27 #define MX6_DBI_ADDR	0x08ffc000  macro
32 #define MX6_DBI_ADDR	0x01ffc000  macro
234 	rc = readl(MX6_DBI_ADDR + PCIE_PHY_DEBUG_R1);  in imx6_pcie_link_up()
246 	pcie_phy_read((void *)MX6_DBI_ADDR, PCIE_PHY_RX_ASIC_OUT, &rx_valid);  in imx6_pcie_link_up()
247 	ltssm = readl(MX6_DBI_ADDR + PCIE_PHY_DEBUG_R0) & 0x3F;  in imx6_pcie_link_up()
257 	pcie_phy_read((void *)MX6_DBI_ADDR, PHY_RX_OVRD_IN_LO, &temp);  in imx6_pcie_link_up()
259 	pcie_phy_write((void *)MX6_DBI_ADDR, PHY_RX_OVRD_IN_LO, temp);  in imx6_pcie_link_up()
263 	pcie_phy_read((void *)MX6_DBI_ADDR, PHY_RX_OVRD_IN_LO, &temp);  in imx6_pcie_link_up()
265 	pcie_phy_write((void *)MX6_DBI_ADDR, PHY_RX_OVRD_IN_LO, temp);  in imx6_pcie_link_up()
288 	setbits_le32(MX6_DBI_ADDR | PCI_COMMAND,  in imx_pcie_regions_setup()
292 	setbits_le32(MX6_DBI_ADDR + PCI_CLASS_REVISION,  in imx_pcie_regions_setup()
296 	writel(0, MX6_DBI_ADDR + PCIE_ATU_VIEWPORT);  in imx_pcie_regions_setup()
298 	writel(MX6_ROOT_ADDR, MX6_DBI_ADDR + PCIE_ATU_LOWER_BASE);  in imx_pcie_regions_setup()
299 	writel(0, MX6_DBI_ADDR + PCIE_ATU_UPPER_BASE);  in imx_pcie_regions_setup()
300 	writel(MX6_ROOT_ADDR + MX6_ROOT_SIZE, MX6_DBI_ADDR + PCIE_ATU_LIMIT);  in imx_pcie_regions_setup()
302 	writel(0, MX6_DBI_ADDR + PCIE_ATU_LOWER_TARGET);  in imx_pcie_regions_setup()
303 	writel(0, MX6_DBI_ADDR + PCIE_ATU_UPPER_TARGET);  in imx_pcie_regions_setup()
304 	writel(PCIE_ATU_TYPE_CFG0, MX6_DBI_ADDR + PCIE_ATU_CR1);  in imx_pcie_regions_setup()
305 	writel(PCIE_ATU_ENABLE, MX6_DBI_ADDR + PCIE_ATU_CR2);  in imx_pcie_regions_setup()
318 	writel(0, MX6_DBI_ADDR + PCIE_ATU_VIEWPORT);  in get_bus_address()
321 		writel(PCIE_ATU_TYPE_CFG0, MX6_DBI_ADDR + PCIE_ATU_CR1);  in get_bus_address()
323 		writel(PCIE_ATU_TYPE_CFG1, MX6_DBI_ADDR + PCIE_ATU_CR1);  in get_bus_address()
326 		va_address = MX6_DBI_ADDR;  in get_bus_address()
328 		writel(d << 8, MX6_DBI_ADDR + PCIE_ATU_LOWER_TARGET);  in get_bus_address()
468 			val = readl(MX6_DBI_ADDR + PCIE_PL_PFLR);  in imx6_pcie_assert_core_reset()
473 			writel(val, MX6_DBI_ADDR + PCIE_PL_PFLR);  in imx6_pcie_assert_core_reset()
624 	tmp = readl(MX6_DBI_ADDR + 0x18);  in imx_pcie_link_up()
626 	writel(tmp, MX6_DBI_ADDR + 0x18);  in imx_pcie_link_up()
634 	tmp = readl(MX6_DBI_ADDR + 0x7c);  in imx_pcie_link_up()
637 	writel(tmp, MX6_DBI_ADDR + 0x7c);  in imx_pcie_link_up()
650 			      readl(MX6_DBI_ADDR + PCIE_PHY_DEBUG_R0),  in imx_pcie_link_up()
651 			      readl(MX6_DBI_ADDR + PCIE_PHY_DEBUG_R1));  in imx_pcie_link_up()