13f6c8e36SNobuhiro Iwamatsu /* 23f6c8e36SNobuhiro Iwamatsu * Copy and modify from linux/drivers/serial/sh-sci.h 33f6c8e36SNobuhiro Iwamatsu */ 43f6c8e36SNobuhiro Iwamatsu 53f6c8e36SNobuhiro Iwamatsu struct uart_port { 63f6c8e36SNobuhiro Iwamatsu unsigned long iobase; /* in/out[bwl] */ 73f6c8e36SNobuhiro Iwamatsu unsigned char *membase; /* read/write[bwl] */ 83f6c8e36SNobuhiro Iwamatsu unsigned long mapbase; /* for ioremap */ 93f6c8e36SNobuhiro Iwamatsu unsigned int type; /* port type */ 103f6c8e36SNobuhiro Iwamatsu }; 113f6c8e36SNobuhiro Iwamatsu 123f6c8e36SNobuhiro Iwamatsu #define PORT_SCI 52 133f6c8e36SNobuhiro Iwamatsu #define PORT_SCIF 53 143f6c8e36SNobuhiro Iwamatsu #define PORT_SCIFA 83 153f6c8e36SNobuhiro Iwamatsu #define PORT_SCIFB 93 163f6c8e36SNobuhiro Iwamatsu 173f6c8e36SNobuhiro Iwamatsu #if defined(CONFIG_H83007) || defined(CONFIG_H83068) 183f6c8e36SNobuhiro Iwamatsu #include <asm/regs306x.h> 193f6c8e36SNobuhiro Iwamatsu #endif 203f6c8e36SNobuhiro Iwamatsu #if defined(CONFIG_H8S2678) 213f6c8e36SNobuhiro Iwamatsu #include <asm/regs267x.h> 223f6c8e36SNobuhiro Iwamatsu #endif 233f6c8e36SNobuhiro Iwamatsu 243f6c8e36SNobuhiro Iwamatsu #if defined(CONFIG_CPU_SH7706) || \ 253f6c8e36SNobuhiro Iwamatsu defined(CONFIG_CPU_SH7707) || \ 263f6c8e36SNobuhiro Iwamatsu defined(CONFIG_CPU_SH7708) || \ 273f6c8e36SNobuhiro Iwamatsu defined(CONFIG_CPU_SH7709) 283f6c8e36SNobuhiro Iwamatsu # define SCPCR 0xA4000116 /* 16 bit SCI and SCIF */ 293f6c8e36SNobuhiro Iwamatsu # define SCPDR 0xA4000136 /* 8 bit SCI and SCIF */ 303f6c8e36SNobuhiro Iwamatsu # define SCSCR_INIT(port) 0x30 /* TIE=0,RIE=0,TE=1,RE=1 */ 313f6c8e36SNobuhiro Iwamatsu #elif defined(CONFIG_CPU_SH7705) 323f6c8e36SNobuhiro Iwamatsu # define SCIF0 0xA4400000 333f6c8e36SNobuhiro Iwamatsu # define SCIF2 0xA4410000 343f6c8e36SNobuhiro Iwamatsu # define SCSMR_Ir 0xA44A0000 353f6c8e36SNobuhiro Iwamatsu # define IRDA_SCIF SCIF0 363f6c8e36SNobuhiro Iwamatsu # define SCPCR 0xA4000116 373f6c8e36SNobuhiro Iwamatsu # define SCPDR 0xA4000136 383f6c8e36SNobuhiro Iwamatsu 393f6c8e36SNobuhiro Iwamatsu /* Set the clock source, 403f6c8e36SNobuhiro Iwamatsu * SCIF2 (0xA4410000) -> External clock, SCK pin used as clock input 413f6c8e36SNobuhiro Iwamatsu * SCIF0 (0xA4400000) -> Internal clock, SCK pin as serial clock output 423f6c8e36SNobuhiro Iwamatsu */ 433f6c8e36SNobuhiro Iwamatsu # define SCSCR_INIT(port) (port->mapbase == SCIF2) ? 0xF3 : 0xF0 443f6c8e36SNobuhiro Iwamatsu #elif defined(CONFIG_CPU_SH7720) || \ 453f6c8e36SNobuhiro Iwamatsu defined(CONFIG_CPU_SH7721) || \ 463f6c8e36SNobuhiro Iwamatsu defined(CONFIG_ARCH_SH7367) || \ 473f6c8e36SNobuhiro Iwamatsu defined(CONFIG_ARCH_SH7377) || \ 483f6c8e36SNobuhiro Iwamatsu defined(CONFIG_ARCH_SH7372) 493f6c8e36SNobuhiro Iwamatsu # define SCSCR_INIT(port) 0x0030 /* TIE=0,RIE=0,TE=1,RE=1 */ 503f6c8e36SNobuhiro Iwamatsu # define PORT_PTCR 0xA405011EUL 513f6c8e36SNobuhiro Iwamatsu # define PORT_PVCR 0xA4050122UL 523f6c8e36SNobuhiro Iwamatsu # define SCIF_ORER 0x0200 /* overrun error bit */ 533f6c8e36SNobuhiro Iwamatsu #elif defined(CONFIG_SH_RTS7751R2D) 543f6c8e36SNobuhiro Iwamatsu # define SCSPTR1 0xFFE0001C /* 8 bit SCIF */ 553f6c8e36SNobuhiro Iwamatsu # define SCSPTR2 0xFFE80020 /* 16 bit SCIF */ 563f6c8e36SNobuhiro Iwamatsu # define SCIF_ORER 0x0001 /* overrun error bit */ 573f6c8e36SNobuhiro Iwamatsu # define SCSCR_INIT(port) 0x3a /* TIE=0,RIE=0,TE=1,RE=1,REIE=1 */ 583f6c8e36SNobuhiro Iwamatsu #elif defined(CONFIG_CPU_SH7750) || \ 593f6c8e36SNobuhiro Iwamatsu defined(CONFIG_CPU_SH7750R) || \ 603f6c8e36SNobuhiro Iwamatsu defined(CONFIG_CPU_SH7750S) || \ 613f6c8e36SNobuhiro Iwamatsu defined(CONFIG_CPU_SH7091) || \ 623f6c8e36SNobuhiro Iwamatsu defined(CONFIG_CPU_SH7751) || \ 633f6c8e36SNobuhiro Iwamatsu defined(CONFIG_CPU_SH7751R) 643f6c8e36SNobuhiro Iwamatsu # define SCSPTR1 0xffe0001c /* 8 bit SCI */ 653f6c8e36SNobuhiro Iwamatsu # define SCSPTR2 0xFFE80020 /* 16 bit SCIF */ 663f6c8e36SNobuhiro Iwamatsu # define SCIF_ORER 0x0001 /* overrun error bit */ 673f6c8e36SNobuhiro Iwamatsu # define SCSCR_INIT(port) (((port)->type == PORT_SCI) ? \ 683f6c8e36SNobuhiro Iwamatsu 0x30 /* TIE=0,RIE=0,TE=1,RE=1 */ : \ 693f6c8e36SNobuhiro Iwamatsu 0x38 /* TIE=0,RIE=0,TE=1,RE=1,REIE=1 */) 703f6c8e36SNobuhiro Iwamatsu #elif defined(CONFIG_CPU_SH7760) 713f6c8e36SNobuhiro Iwamatsu # define SCSPTR0 0xfe600024 /* 16 bit SCIF */ 723f6c8e36SNobuhiro Iwamatsu # define SCSPTR1 0xfe610024 /* 16 bit SCIF */ 733f6c8e36SNobuhiro Iwamatsu # define SCSPTR2 0xfe620024 /* 16 bit SCIF */ 743f6c8e36SNobuhiro Iwamatsu # define SCIF_ORER 0x0001 /* overrun error bit */ 753f6c8e36SNobuhiro Iwamatsu # define SCSCR_INIT(port) 0x38 /* TIE=0,RIE=0,TE=1,RE=1,REIE=1 */ 763f6c8e36SNobuhiro Iwamatsu #elif defined(CONFIG_CPU_SH7710) || defined(CONFIG_CPU_SH7712) 773f6c8e36SNobuhiro Iwamatsu # define SCSPTR0 0xA4400000 /* 16 bit SCIF */ 783f6c8e36SNobuhiro Iwamatsu # define SCIF_ORER 0x0001 /* overrun error bit */ 793f6c8e36SNobuhiro Iwamatsu # define PACR 0xa4050100 803f6c8e36SNobuhiro Iwamatsu # define PBCR 0xa4050102 813f6c8e36SNobuhiro Iwamatsu # define SCSCR_INIT(port) 0x3B 823f6c8e36SNobuhiro Iwamatsu #elif defined(CONFIG_CPU_SH7343) 833f6c8e36SNobuhiro Iwamatsu # define SCSPTR0 0xffe00010 /* 16 bit SCIF */ 843f6c8e36SNobuhiro Iwamatsu # define SCSPTR1 0xffe10010 /* 16 bit SCIF */ 853f6c8e36SNobuhiro Iwamatsu # define SCSPTR2 0xffe20010 /* 16 bit SCIF */ 863f6c8e36SNobuhiro Iwamatsu # define SCSPTR3 0xffe30010 /* 16 bit SCIF */ 873f6c8e36SNobuhiro Iwamatsu # define SCSCR_INIT(port) 0x32 /* TIE=0,RIE=0,TE=1,RE=1,REIE=0,CKE=1 */ 883f6c8e36SNobuhiro Iwamatsu #elif defined(CONFIG_CPU_SH7722) 893f6c8e36SNobuhiro Iwamatsu # define PADR 0xA4050120 9099057064SNobuhiro Iwamatsu # undef PSDR 913f6c8e36SNobuhiro Iwamatsu # define PSDR 0xA405013e 923f6c8e36SNobuhiro Iwamatsu # define PWDR 0xA4050166 933f6c8e36SNobuhiro Iwamatsu # define PSCR 0xA405011E 943f6c8e36SNobuhiro Iwamatsu # define SCIF_ORER 0x0001 /* overrun error bit */ 953f6c8e36SNobuhiro Iwamatsu # define SCSCR_INIT(port) 0x0038 /* TIE=0,RIE=0,TE=1,RE=1,REIE=1 */ 963f6c8e36SNobuhiro Iwamatsu #elif defined(CONFIG_CPU_SH7366) 973f6c8e36SNobuhiro Iwamatsu # define SCPDR0 0xA405013E /* 16 bit SCIF0 PSDR */ 983f6c8e36SNobuhiro Iwamatsu # define SCSPTR0 SCPDR0 993f6c8e36SNobuhiro Iwamatsu # define SCIF_ORER 0x0001 /* overrun error bit */ 1003f6c8e36SNobuhiro Iwamatsu # define SCSCR_INIT(port) 0x0038 /* TIE=0,RIE=0,TE=1,RE=1,REIE=1 */ 1013f6c8e36SNobuhiro Iwamatsu #elif defined(CONFIG_CPU_SH7723) 1023f6c8e36SNobuhiro Iwamatsu # define SCSPTR0 0xa4050160 1033f6c8e36SNobuhiro Iwamatsu # define SCSPTR1 0xa405013e 1043f6c8e36SNobuhiro Iwamatsu # define SCSPTR2 0xa4050160 1053f6c8e36SNobuhiro Iwamatsu # define SCSPTR3 0xa405013e 1063f6c8e36SNobuhiro Iwamatsu # define SCSPTR4 0xa4050128 1073f6c8e36SNobuhiro Iwamatsu # define SCSPTR5 0xa4050128 1083f6c8e36SNobuhiro Iwamatsu # define SCIF_ORER 0x0001 /* overrun error bit */ 1093f6c8e36SNobuhiro Iwamatsu # define SCSCR_INIT(port) 0x0038 /* TIE=0,RIE=0,TE=1,RE=1,REIE=1 */ 1103f6c8e36SNobuhiro Iwamatsu #elif defined(CONFIG_CPU_SH7724) 1113f6c8e36SNobuhiro Iwamatsu # define SCIF_ORER 0x0001 /* overrun error bit */ 1123f6c8e36SNobuhiro Iwamatsu # define SCSCR_INIT(port) ((port)->type == PORT_SCIFA ? \ 1133f6c8e36SNobuhiro Iwamatsu 0x30 /* TIE=0,RIE=0,TE=1,RE=1 */ : \ 1143f6c8e36SNobuhiro Iwamatsu 0x38 /* TIE=0,RIE=0,TE=1,RE=1,REIE=1 */) 1153f6c8e36SNobuhiro Iwamatsu #elif defined(CONFIG_CPU_SH4_202) 1163f6c8e36SNobuhiro Iwamatsu # define SCSPTR2 0xffe80020 /* 16 bit SCIF */ 1173f6c8e36SNobuhiro Iwamatsu # define SCIF_ORER 0x0001 /* overrun error bit */ 1183f6c8e36SNobuhiro Iwamatsu # define SCSCR_INIT(port) 0x38 /* TIE=0,RIE=0,TE=1,RE=1,REIE=1 */ 1193f6c8e36SNobuhiro Iwamatsu #elif defined(CONFIG_CPU_SH5_101) || defined(CONFIG_CPU_SH5_103) 1203f6c8e36SNobuhiro Iwamatsu # define SCIF_BASE_ADDR 0x01030000 1213f6c8e36SNobuhiro Iwamatsu # define SCIF_ADDR_SH5 (PHYS_PERIPHERAL_BLOCK+SCIF_BASE_ADDR) 1223f6c8e36SNobuhiro Iwamatsu # define SCIF_PTR2_OFFS 0x0000020 1233f6c8e36SNobuhiro Iwamatsu # define SCIF_LSR2_OFFS 0x0000024 1243f6c8e36SNobuhiro Iwamatsu # define SCSPTR\ 1253f6c8e36SNobuhiro Iwamatsu ((port->mapbase)+SCIF_PTR2_OFFS) /* 16 bit SCIF */ 1263f6c8e36SNobuhiro Iwamatsu # define SCLSR2\ 1273f6c8e36SNobuhiro Iwamatsu ((port->mapbase)+SCIF_LSR2_OFFS) /* 16 bit SCIF */ 1283f6c8e36SNobuhiro Iwamatsu # define SCSCR_INIT(port) 0x38 /* TIE=0,RIE=0, TE=1,RE=1,REIE=1 */ 1293f6c8e36SNobuhiro Iwamatsu #elif defined(CONFIG_H83007) || defined(CONFIG_H83068) 1303f6c8e36SNobuhiro Iwamatsu # define SCSCR_INIT(port) 0x30 /* TIE=0,RIE=0,TE=1,RE=1 */ 1313f6c8e36SNobuhiro Iwamatsu # define H8300_SCI_DR(ch) (*(volatile char *)(P1DR + h8300_sci_pins[ch].port)) 1323f6c8e36SNobuhiro Iwamatsu #elif defined(CONFIG_H8S2678) 1333f6c8e36SNobuhiro Iwamatsu # define SCSCR_INIT(port) 0x30 /* TIE=0,RIE=0,TE=1,RE=1 */ 1343f6c8e36SNobuhiro Iwamatsu # define H8300_SCI_DR(ch) (*(volatile char *)(P1DR + h8300_sci_pins[ch].port)) 1353f6c8e36SNobuhiro Iwamatsu #elif defined(CONFIG_CPU_SH7757) 1363f6c8e36SNobuhiro Iwamatsu # define SCSPTR0 0xfe4b0020 1373f6c8e36SNobuhiro Iwamatsu # define SCSPTR1 0xfe4b0020 1383f6c8e36SNobuhiro Iwamatsu # define SCSPTR2 0xfe4b0020 1393f6c8e36SNobuhiro Iwamatsu # define SCIF_ORER 0x0001 1403f6c8e36SNobuhiro Iwamatsu # define SCSCR_INIT(port) 0x38 1413f6c8e36SNobuhiro Iwamatsu # define SCIF_ONLY 1423f6c8e36SNobuhiro Iwamatsu #elif defined(CONFIG_CPU_SH7763) 1433f6c8e36SNobuhiro Iwamatsu # define SCSPTR0 0xffe00024 /* 16 bit SCIF */ 1443f6c8e36SNobuhiro Iwamatsu # define SCSPTR1 0xffe08024 /* 16 bit SCIF */ 1453f6c8e36SNobuhiro Iwamatsu # define SCSPTR2 0xffe10020 /* 16 bit SCIF/IRDA */ 1463f6c8e36SNobuhiro Iwamatsu # define SCIF_ORER 0x0001 /* overrun error bit */ 1473f6c8e36SNobuhiro Iwamatsu # define SCSCR_INIT(port) 0x38 /* TIE=0,RIE=0,TE=1,RE=1,REIE=1 */ 1483f6c8e36SNobuhiro Iwamatsu #elif defined(CONFIG_CPU_SH7770) 1493f6c8e36SNobuhiro Iwamatsu # define SCSPTR0 0xff923020 /* 16 bit SCIF */ 1503f6c8e36SNobuhiro Iwamatsu # define SCSPTR1 0xff924020 /* 16 bit SCIF */ 1513f6c8e36SNobuhiro Iwamatsu # define SCSPTR2 0xff925020 /* 16 bit SCIF */ 1523f6c8e36SNobuhiro Iwamatsu # define SCIF_ORER 0x0001 /* overrun error bit */ 1533f6c8e36SNobuhiro Iwamatsu # define SCSCR_INIT(port) 0x3c /* TIE=0,RIE=0,TE=1,RE=1,REIE=1,cke=2 */ 1543f6c8e36SNobuhiro Iwamatsu #elif defined(CONFIG_CPU_SH7780) 1553f6c8e36SNobuhiro Iwamatsu # define SCSPTR0 0xffe00024 /* 16 bit SCIF */ 1563f6c8e36SNobuhiro Iwamatsu # define SCSPTR1 0xffe10024 /* 16 bit SCIF */ 1573f6c8e36SNobuhiro Iwamatsu # define SCIF_ORER 0x0001 /* Overrun error bit */ 1583f6c8e36SNobuhiro Iwamatsu 1593f6c8e36SNobuhiro Iwamatsu #if defined(CONFIG_SH_SH2007) 1603f6c8e36SNobuhiro Iwamatsu /* TIE=0,RIE=0,TE=1,RE=1,REIE=1,CKE1=0 */ 1613f6c8e36SNobuhiro Iwamatsu # define SCSCR_INIT(port) 0x38 1623f6c8e36SNobuhiro Iwamatsu #else 1633f6c8e36SNobuhiro Iwamatsu /* TIE=0,RIE=0,TE=1,RE=1,REIE=1,CKE1=1 */ 1643f6c8e36SNobuhiro Iwamatsu # define SCSCR_INIT(port) 0x3a 1653f6c8e36SNobuhiro Iwamatsu #endif 1663f6c8e36SNobuhiro Iwamatsu 1673f6c8e36SNobuhiro Iwamatsu #elif defined(CONFIG_CPU_SH7785) || \ 1683f6c8e36SNobuhiro Iwamatsu defined(CONFIG_CPU_SH7786) 1693f6c8e36SNobuhiro Iwamatsu # define SCSPTR0 0xffea0024 /* 16 bit SCIF */ 1703f6c8e36SNobuhiro Iwamatsu # define SCSPTR1 0xffeb0024 /* 16 bit SCIF */ 1713f6c8e36SNobuhiro Iwamatsu # define SCSPTR2 0xffec0024 /* 16 bit SCIF */ 1723f6c8e36SNobuhiro Iwamatsu # define SCSPTR3 0xffed0024 /* 16 bit SCIF */ 1733f6c8e36SNobuhiro Iwamatsu # define SCSPTR4 0xffee0024 /* 16 bit SCIF */ 1743f6c8e36SNobuhiro Iwamatsu # define SCSPTR5 0xffef0024 /* 16 bit SCIF */ 1753f6c8e36SNobuhiro Iwamatsu # define SCIF_ORER 0x0001 /* Overrun error bit */ 1763f6c8e36SNobuhiro Iwamatsu # define SCSCR_INIT(port) 0x3a /* TIE=0,RIE=0,TE=1,RE=1,REIE=1 */ 1773f6c8e36SNobuhiro Iwamatsu #elif defined(CONFIG_CPU_SH7201) || \ 1783f6c8e36SNobuhiro Iwamatsu defined(CONFIG_CPU_SH7203) || \ 1793f6c8e36SNobuhiro Iwamatsu defined(CONFIG_CPU_SH7206) || \ 1803f6c8e36SNobuhiro Iwamatsu defined(CONFIG_CPU_SH7263) 1813f6c8e36SNobuhiro Iwamatsu # define SCSPTR0 0xfffe8020 /* 16 bit SCIF */ 1823f6c8e36SNobuhiro Iwamatsu # define SCSPTR1 0xfffe8820 /* 16 bit SCIF */ 1833f6c8e36SNobuhiro Iwamatsu # define SCSPTR2 0xfffe9020 /* 16 bit SCIF */ 1843f6c8e36SNobuhiro Iwamatsu # define SCSPTR3 0xfffe9820 /* 16 bit SCIF */ 1853f6c8e36SNobuhiro Iwamatsu # if defined(CONFIG_CPU_SH7201) 1863f6c8e36SNobuhiro Iwamatsu # define SCSPTR4 0xfffeA020 /* 16 bit SCIF */ 1873f6c8e36SNobuhiro Iwamatsu # define SCSPTR5 0xfffeA820 /* 16 bit SCIF */ 1883f6c8e36SNobuhiro Iwamatsu # define SCSPTR6 0xfffeB020 /* 16 bit SCIF */ 1893f6c8e36SNobuhiro Iwamatsu # define SCSPTR7 0xfffeB820 /* 16 bit SCIF */ 1903f6c8e36SNobuhiro Iwamatsu # endif 1913f6c8e36SNobuhiro Iwamatsu # define SCSCR_INIT(port) 0x38 /* TIE=0,RIE=0,TE=1,RE=1,REIE=1 */ 1923f6c8e36SNobuhiro Iwamatsu #elif defined(CONFIG_CPU_SH7619) 1933f6c8e36SNobuhiro Iwamatsu # define SCSPTR0 0xf8400020 /* 16 bit SCIF */ 1943f6c8e36SNobuhiro Iwamatsu # define SCSPTR1 0xf8410020 /* 16 bit SCIF */ 1953f6c8e36SNobuhiro Iwamatsu # define SCSPTR2 0xf8420020 /* 16 bit SCIF */ 1963f6c8e36SNobuhiro Iwamatsu # define SCIF_ORER 0x0001 /* overrun error bit */ 1973f6c8e36SNobuhiro Iwamatsu # define SCSCR_INIT(port) 0x38 /* TIE=0,RIE=0,TE=1,RE=1,REIE=1 */ 1983f6c8e36SNobuhiro Iwamatsu #elif defined(CONFIG_CPU_SHX3) 1993f6c8e36SNobuhiro Iwamatsu # define SCSPTR0 0xffc30020 /* 16 bit SCIF */ 2003f6c8e36SNobuhiro Iwamatsu # define SCSPTR1 0xffc40020 /* 16 bit SCIF */ 2013f6c8e36SNobuhiro Iwamatsu # define SCSPTR2 0xffc50020 /* 16 bit SCIF */ 2023f6c8e36SNobuhiro Iwamatsu # define SCSPTR3 0xffc60020 /* 16 bit SCIF */ 2033f6c8e36SNobuhiro Iwamatsu # define SCIF_ORER 0x0001 /* Overrun error bit */ 2043f6c8e36SNobuhiro Iwamatsu # define SCSCR_INIT(port) 0x38 /* TIE=0,RIE=0,TE=1,RE=1,REIE=1 */ 2053f6c8e36SNobuhiro Iwamatsu #else 2063f6c8e36SNobuhiro Iwamatsu # error CPU subtype not defined 2073f6c8e36SNobuhiro Iwamatsu #endif 2083f6c8e36SNobuhiro Iwamatsu 2093f6c8e36SNobuhiro Iwamatsu /* SCSCR */ 2103f6c8e36SNobuhiro Iwamatsu #define SCI_CTRL_FLAGS_TIE 0x80 /* all */ 2113f6c8e36SNobuhiro Iwamatsu #define SCI_CTRL_FLAGS_RIE 0x40 /* all */ 2123f6c8e36SNobuhiro Iwamatsu #define SCI_CTRL_FLAGS_TE 0x20 /* all */ 2133f6c8e36SNobuhiro Iwamatsu #define SCI_CTRL_FLAGS_RE 0x10 /* all */ 2143f6c8e36SNobuhiro Iwamatsu #if defined(CONFIG_CPU_SH7750) || \ 2153f6c8e36SNobuhiro Iwamatsu defined(CONFIG_CPU_SH7091) || \ 2163f6c8e36SNobuhiro Iwamatsu defined(CONFIG_CPU_SH7750R) || \ 2173f6c8e36SNobuhiro Iwamatsu defined(CONFIG_CPU_SH7722) || \ 2183f6c8e36SNobuhiro Iwamatsu defined(CONFIG_CPU_SH7750S) || \ 2193f6c8e36SNobuhiro Iwamatsu defined(CONFIG_CPU_SH7751) || \ 2203f6c8e36SNobuhiro Iwamatsu defined(CONFIG_CPU_SH7751R) || \ 2213f6c8e36SNobuhiro Iwamatsu defined(CONFIG_CPU_SH7763) || \ 2223f6c8e36SNobuhiro Iwamatsu defined(CONFIG_CPU_SH7780) || \ 2233f6c8e36SNobuhiro Iwamatsu defined(CONFIG_CPU_SH7785) || \ 2243f6c8e36SNobuhiro Iwamatsu defined(CONFIG_CPU_SH7786) || \ 2253f6c8e36SNobuhiro Iwamatsu defined(CONFIG_CPU_SHX3) 2263f6c8e36SNobuhiro Iwamatsu #define SCI_CTRL_FLAGS_REIE 0x08 /* 7750 SCIF */ 2273f6c8e36SNobuhiro Iwamatsu #elif defined(CONFIG_CPU_SH7724) 2283f6c8e36SNobuhiro Iwamatsu #define SCI_CTRL_FLAGS_REIE ((port)->type == PORT_SCIFA ? 0 : 8) 2293f6c8e36SNobuhiro Iwamatsu #else 2303f6c8e36SNobuhiro Iwamatsu #define SCI_CTRL_FLAGS_REIE 0 2313f6c8e36SNobuhiro Iwamatsu #endif 2323f6c8e36SNobuhiro Iwamatsu /* SCI_CTRL_FLAGS_MPIE 0x08 * 7707 SCI, 7708 SCI, 7709 SCI, 7750 SCI */ 2333f6c8e36SNobuhiro Iwamatsu /* SCI_CTRL_FLAGS_TEIE 0x04 * 7707 SCI, 7708 SCI, 7709 SCI, 7750 SCI */ 2343f6c8e36SNobuhiro Iwamatsu /* SCI_CTRL_FLAGS_CKE1 0x02 * all */ 2353f6c8e36SNobuhiro Iwamatsu /* SCI_CTRL_FLAGS_CKE0 0x01 * 7707 SCI/SCIF, 7708 SCI, 7709 SCI/SCIF, 7750 SCI */ 2363f6c8e36SNobuhiro Iwamatsu 2373f6c8e36SNobuhiro Iwamatsu /* SCxSR SCI */ 2383f6c8e36SNobuhiro Iwamatsu #define SCI_TDRE 0x80 /* 7707 SCI, 7708 SCI, 7709 SCI, 7750 SCI */ 2393f6c8e36SNobuhiro Iwamatsu #define SCI_RDRF 0x40 /* 7707 SCI, 7708 SCI, 7709 SCI, 7750 SCI */ 2403f6c8e36SNobuhiro Iwamatsu #define SCI_ORER 0x20 /* 7707 SCI, 7708 SCI, 7709 SCI, 7750 SCI */ 2413f6c8e36SNobuhiro Iwamatsu #define SCI_FER 0x10 /* 7707 SCI, 7708 SCI, 7709 SCI, 7750 SCI */ 2423f6c8e36SNobuhiro Iwamatsu #define SCI_PER 0x08 /* 7707 SCI, 7708 SCI, 7709 SCI, 7750 SCI */ 2433f6c8e36SNobuhiro Iwamatsu #define SCI_TEND 0x04 /* 7707 SCI, 7708 SCI, 7709 SCI, 7750 SCI */ 2443f6c8e36SNobuhiro Iwamatsu /* SCI_MPB 0x02 * 7707 SCI, 7708 SCI, 7709 SCI, 7750 SCI */ 2453f6c8e36SNobuhiro Iwamatsu /* SCI_MPBT 0x01 * 7707 SCI, 7708 SCI, 7709 SCI, 7750 SCI */ 2463f6c8e36SNobuhiro Iwamatsu 2473f6c8e36SNobuhiro Iwamatsu #define SCI_ERRORS ( SCI_PER | SCI_FER | SCI_ORER) 2483f6c8e36SNobuhiro Iwamatsu 2493f6c8e36SNobuhiro Iwamatsu /* SCxSR SCIF */ 2503f6c8e36SNobuhiro Iwamatsu #define SCIF_ER 0x0080 /* 7705 SCIF, 7707 SCIF, 7709 SCIF, 7750 SCIF */ 2513f6c8e36SNobuhiro Iwamatsu #define SCIF_TEND 0x0040 /* 7705 SCIF, 7707 SCIF, 7709 SCIF, 7750 SCIF */ 2523f6c8e36SNobuhiro Iwamatsu #define SCIF_TDFE 0x0020 /* 7705 SCIF, 7707 SCIF, 7709 SCIF, 7750 SCIF */ 2533f6c8e36SNobuhiro Iwamatsu #define SCIF_BRK 0x0010 /* 7705 SCIF, 7707 SCIF, 7709 SCIF, 7750 SCIF */ 2543f6c8e36SNobuhiro Iwamatsu #define SCIF_FER 0x0008 /* 7705 SCIF, 7707 SCIF, 7709 SCIF, 7750 SCIF */ 2553f6c8e36SNobuhiro Iwamatsu #define SCIF_PER 0x0004 /* 7705 SCIF, 7707 SCIF, 7709 SCIF, 7750 SCIF */ 2563f6c8e36SNobuhiro Iwamatsu #define SCIF_RDF 0x0002 /* 7705 SCIF, 7707 SCIF, 7709 SCIF, 7750 SCIF */ 2573f6c8e36SNobuhiro Iwamatsu #define SCIF_DR 0x0001 /* 7705 SCIF, 7707 SCIF, 7709 SCIF, 7750 SCIF */ 2583f6c8e36SNobuhiro Iwamatsu 2593f6c8e36SNobuhiro Iwamatsu #if defined(CONFIG_CPU_SH7705) || \ 2603f6c8e36SNobuhiro Iwamatsu defined(CONFIG_CPU_SH7720) || \ 2613f6c8e36SNobuhiro Iwamatsu defined(CONFIG_CPU_SH7721) || \ 2623f6c8e36SNobuhiro Iwamatsu defined(CONFIG_ARCH_SH7367) || \ 2633f6c8e36SNobuhiro Iwamatsu defined(CONFIG_ARCH_SH7377) || \ 2643f6c8e36SNobuhiro Iwamatsu defined(CONFIG_ARCH_SH7372) 2653f6c8e36SNobuhiro Iwamatsu # define SCIF_ORER 0x0200 2663f6c8e36SNobuhiro Iwamatsu # define SCIF_ERRORS (SCIF_PER | SCIF_FER | SCIF_ER | SCIF_BRK | SCIF_ORER) 2673f6c8e36SNobuhiro Iwamatsu # define SCIF_RFDC_MASK 0x007f 2683f6c8e36SNobuhiro Iwamatsu # define SCIF_TXROOM_MAX 64 2693f6c8e36SNobuhiro Iwamatsu #elif defined(CONFIG_CPU_SH7763) 2703f6c8e36SNobuhiro Iwamatsu # define SCIF_ERRORS (SCIF_PER | SCIF_FER | SCIF_ER | SCIF_BRK) 2713f6c8e36SNobuhiro Iwamatsu # define SCIF_RFDC_MASK 0x007f 2723f6c8e36SNobuhiro Iwamatsu # define SCIF_TXROOM_MAX 64 2733f6c8e36SNobuhiro Iwamatsu /* SH7763 SCIF2 support */ 2743f6c8e36SNobuhiro Iwamatsu # define SCIF2_RFDC_MASK 0x001f 2753f6c8e36SNobuhiro Iwamatsu # define SCIF2_TXROOM_MAX 16 2763f6c8e36SNobuhiro Iwamatsu #else 2773f6c8e36SNobuhiro Iwamatsu # define SCIF_ERRORS (SCIF_PER | SCIF_FER | SCIF_ER | SCIF_BRK) 2783f6c8e36SNobuhiro Iwamatsu # define SCIF_RFDC_MASK 0x001f 2793f6c8e36SNobuhiro Iwamatsu # define SCIF_TXROOM_MAX 16 2803f6c8e36SNobuhiro Iwamatsu #endif 2813f6c8e36SNobuhiro Iwamatsu 2823f6c8e36SNobuhiro Iwamatsu #ifndef SCIF_ORER 2833f6c8e36SNobuhiro Iwamatsu #define SCIF_ORER 0x0000 2843f6c8e36SNobuhiro Iwamatsu #endif 2853f6c8e36SNobuhiro Iwamatsu 2863f6c8e36SNobuhiro Iwamatsu #define SCxSR_TEND(port)\ 2873f6c8e36SNobuhiro Iwamatsu (((port)->type == PORT_SCI) ? SCI_TEND : SCIF_TEND) 2883f6c8e36SNobuhiro Iwamatsu #define SCxSR_ERRORS(port)\ 2893f6c8e36SNobuhiro Iwamatsu (((port)->type == PORT_SCI) ? SCI_ERRORS : SCIF_ERRORS) 2903f6c8e36SNobuhiro Iwamatsu #define SCxSR_RDxF(port)\ 2913f6c8e36SNobuhiro Iwamatsu (((port)->type == PORT_SCI) ? SCI_RDRF : SCIF_RDF) 2923f6c8e36SNobuhiro Iwamatsu #define SCxSR_TDxE(port)\ 2933f6c8e36SNobuhiro Iwamatsu (((port)->type == PORT_SCI) ? SCI_TDRE : SCIF_TDFE) 2943f6c8e36SNobuhiro Iwamatsu #define SCxSR_FER(port)\ 2953f6c8e36SNobuhiro Iwamatsu (((port)->type == PORT_SCI) ? SCI_FER : SCIF_FER) 2963f6c8e36SNobuhiro Iwamatsu #define SCxSR_PER(port)\ 2973f6c8e36SNobuhiro Iwamatsu (((port)->type == PORT_SCI) ? SCI_PER : SCIF_PER) 2983f6c8e36SNobuhiro Iwamatsu #define SCxSR_BRK(port)\ 2993f6c8e36SNobuhiro Iwamatsu ((port)->type == PORT_SCI) ? 0x00 : SCIF_BRK) 3003f6c8e36SNobuhiro Iwamatsu #define SCxSR_ORER(port)\ 3013f6c8e36SNobuhiro Iwamatsu (((port)->type == PORT_SCI) ? SCI_ORER : SCIF_ORER) 3023f6c8e36SNobuhiro Iwamatsu 3033f6c8e36SNobuhiro Iwamatsu #if defined(CONFIG_CPU_SH7705) || \ 3043f6c8e36SNobuhiro Iwamatsu defined(CONFIG_CPU_SH7720) || \ 3053f6c8e36SNobuhiro Iwamatsu defined(CONFIG_CPU_SH7721) || \ 3063f6c8e36SNobuhiro Iwamatsu defined(CONFIG_ARCH_SH7367) || \ 3073f6c8e36SNobuhiro Iwamatsu defined(CONFIG_ARCH_SH7377) || \ 3083f6c8e36SNobuhiro Iwamatsu defined(CONFIG_ARCH_SH7372) 3093f6c8e36SNobuhiro Iwamatsu # define SCxSR_RDxF_CLEAR(port) (sci_in(port, SCxSR) & 0xfffc) 3103f6c8e36SNobuhiro Iwamatsu # define SCxSR_ERROR_CLEAR(port) (sci_in(port, SCxSR) & 0xfd73) 3113f6c8e36SNobuhiro Iwamatsu # define SCxSR_TDxE_CLEAR(port) (sci_in(port, SCxSR) & 0xffdf) 3123f6c8e36SNobuhiro Iwamatsu # define SCxSR_BREAK_CLEAR(port) (sci_in(port, SCxSR) & 0xffe3) 3133f6c8e36SNobuhiro Iwamatsu #else 3143f6c8e36SNobuhiro Iwamatsu # define SCxSR_RDxF_CLEAR(port) (((port)->type == PORT_SCI) ? 0xbc : 0x00fc) 3153f6c8e36SNobuhiro Iwamatsu # define SCxSR_ERROR_CLEAR(port) (((port)->type == PORT_SCI) ? 0xc4 : 0x0073) 3163f6c8e36SNobuhiro Iwamatsu # define SCxSR_TDxE_CLEAR(port) (((port)->type == PORT_SCI) ? 0x78 : 0x00df) 3173f6c8e36SNobuhiro Iwamatsu # define SCxSR_BREAK_CLEAR(port) (((port)->type == PORT_SCI) ? 0xc4 : 0x00e3) 3183f6c8e36SNobuhiro Iwamatsu #endif 3193f6c8e36SNobuhiro Iwamatsu 3203f6c8e36SNobuhiro Iwamatsu /* SCFCR */ 3213f6c8e36SNobuhiro Iwamatsu #define SCFCR_RFRST 0x0002 3223f6c8e36SNobuhiro Iwamatsu #define SCFCR_TFRST 0x0004 3233f6c8e36SNobuhiro Iwamatsu #define SCFCR_TCRST 0x4000 3243f6c8e36SNobuhiro Iwamatsu #define SCFCR_MCE 0x0008 3253f6c8e36SNobuhiro Iwamatsu 3263f6c8e36SNobuhiro Iwamatsu #define SCI_MAJOR 204 3273f6c8e36SNobuhiro Iwamatsu #define SCI_MINOR_START 8 3283f6c8e36SNobuhiro Iwamatsu 3293f6c8e36SNobuhiro Iwamatsu /* Generic serial flags */ 3303f6c8e36SNobuhiro Iwamatsu #define SCI_RX_THROTTLE 0x0000001 3313f6c8e36SNobuhiro Iwamatsu 3323f6c8e36SNobuhiro Iwamatsu #define SCI_MAGIC 0xbabeface 3333f6c8e36SNobuhiro Iwamatsu 3343f6c8e36SNobuhiro Iwamatsu /* 3353f6c8e36SNobuhiro Iwamatsu * Events are used to schedule things to happen at timer-interrupt 3363f6c8e36SNobuhiro Iwamatsu * time, instead of at rs interrupt time. 3373f6c8e36SNobuhiro Iwamatsu */ 3383f6c8e36SNobuhiro Iwamatsu #define SCI_EVENT_WRITE_WAKEUP 0 3393f6c8e36SNobuhiro Iwamatsu 3403f6c8e36SNobuhiro Iwamatsu #define SCI_IN(size, offset)\ 3413f6c8e36SNobuhiro Iwamatsu if ((size) == 8) {\ 3423f6c8e36SNobuhiro Iwamatsu return readb(port->membase + (offset));\ 3433f6c8e36SNobuhiro Iwamatsu } else {\ 3443f6c8e36SNobuhiro Iwamatsu return readw(port->membase + (offset));\ 3453f6c8e36SNobuhiro Iwamatsu } 3463f6c8e36SNobuhiro Iwamatsu #define SCI_OUT(size, offset, value)\ 3473f6c8e36SNobuhiro Iwamatsu if ((size) == 8) {\ 3483f6c8e36SNobuhiro Iwamatsu writeb(value, port->membase + (offset));\ 3493f6c8e36SNobuhiro Iwamatsu } else if ((size) == 16) {\ 3503f6c8e36SNobuhiro Iwamatsu writew(value, port->membase + (offset));\ 3513f6c8e36SNobuhiro Iwamatsu } 3523f6c8e36SNobuhiro Iwamatsu 3533f6c8e36SNobuhiro Iwamatsu #define CPU_SCIx_FNS(name, sci_offset, sci_size, scif_offset, scif_size)\ 3543f6c8e36SNobuhiro Iwamatsu static inline unsigned int sci_##name##_in(struct uart_port *port) {\ 3553f6c8e36SNobuhiro Iwamatsu if (port->type == PORT_SCIF || port->type == PORT_SCIFB) {\ 3563f6c8e36SNobuhiro Iwamatsu SCI_IN(scif_size, scif_offset)\ 3573f6c8e36SNobuhiro Iwamatsu } else { /* PORT_SCI or PORT_SCIFA */\ 3583f6c8e36SNobuhiro Iwamatsu SCI_IN(sci_size, sci_offset);\ 3593f6c8e36SNobuhiro Iwamatsu }\ 3603f6c8e36SNobuhiro Iwamatsu }\ 3613f6c8e36SNobuhiro Iwamatsu static inline void sci_##name##_out(struct uart_port *port,\ 3623f6c8e36SNobuhiro Iwamatsu unsigned int value) {\ 3633f6c8e36SNobuhiro Iwamatsu if (port->type == PORT_SCIF || port->type == PORT_SCIFB) {\ 3643f6c8e36SNobuhiro Iwamatsu SCI_OUT(scif_size, scif_offset, value)\ 3653f6c8e36SNobuhiro Iwamatsu } else { /* PORT_SCI or PORT_SCIFA */\ 3663f6c8e36SNobuhiro Iwamatsu SCI_OUT(sci_size, sci_offset, value);\ 3673f6c8e36SNobuhiro Iwamatsu }\ 3683f6c8e36SNobuhiro Iwamatsu } 3693f6c8e36SNobuhiro Iwamatsu 3703f6c8e36SNobuhiro Iwamatsu #ifdef CONFIG_H8300 3713f6c8e36SNobuhiro Iwamatsu /* h8300 don't have SCIF */ 3723f6c8e36SNobuhiro Iwamatsu #define CPU_SCIF_FNS(name) \ 3733f6c8e36SNobuhiro Iwamatsu static inline unsigned int sci_##name##_in(struct uart_port *port) {\ 3743f6c8e36SNobuhiro Iwamatsu return 0;\ 3753f6c8e36SNobuhiro Iwamatsu }\ 3763f6c8e36SNobuhiro Iwamatsu static inline void sci_##name##_out(struct uart_port *port,\ 3773f6c8e36SNobuhiro Iwamatsu unsigned int value) {\ 3783f6c8e36SNobuhiro Iwamatsu } 3793f6c8e36SNobuhiro Iwamatsu #else 3803f6c8e36SNobuhiro Iwamatsu #define CPU_SCIF_FNS(name, scif_offset, scif_size) \ 3813f6c8e36SNobuhiro Iwamatsu static inline unsigned int sci_##name##_in(struct uart_port *port) {\ 3823f6c8e36SNobuhiro Iwamatsu SCI_IN(scif_size, scif_offset);\ 3833f6c8e36SNobuhiro Iwamatsu }\ 3843f6c8e36SNobuhiro Iwamatsu static inline void sci_##name##_out(struct uart_port *port,\ 3853f6c8e36SNobuhiro Iwamatsu unsigned int value) {\ 3863f6c8e36SNobuhiro Iwamatsu SCI_OUT(scif_size, scif_offset, value);\ 3873f6c8e36SNobuhiro Iwamatsu } 3883f6c8e36SNobuhiro Iwamatsu #endif 3893f6c8e36SNobuhiro Iwamatsu 3903f6c8e36SNobuhiro Iwamatsu #define CPU_SCI_FNS(name, sci_offset, sci_size)\ 3913f6c8e36SNobuhiro Iwamatsu static inline unsigned int sci_##name##_in(struct uart_port *port) {\ 3923f6c8e36SNobuhiro Iwamatsu SCI_IN(sci_size, sci_offset);\ 3933f6c8e36SNobuhiro Iwamatsu }\ 3943f6c8e36SNobuhiro Iwamatsu static inline void sci_##name##_out(struct uart_port *port,\ 3953f6c8e36SNobuhiro Iwamatsu unsigned int value) {\ 3963f6c8e36SNobuhiro Iwamatsu SCI_OUT(sci_size, sci_offset, value);\ 3973f6c8e36SNobuhiro Iwamatsu } 3983f6c8e36SNobuhiro Iwamatsu 3993f6c8e36SNobuhiro Iwamatsu #if defined(CONFIG_SH3) || \ 4003f6c8e36SNobuhiro Iwamatsu defined(CONFIG_ARCH_SH7367) || \ 4013f6c8e36SNobuhiro Iwamatsu defined(CONFIG_ARCH_SH7377) || \ 4023f6c8e36SNobuhiro Iwamatsu defined(CONFIG_ARCH_SH7372) 4033f6c8e36SNobuhiro Iwamatsu #if defined(CONFIG_CPU_SH7710) || defined(CONFIG_CPU_SH7712) 4043f6c8e36SNobuhiro Iwamatsu #define SCIx_FNS(name, sh3_sci_offset, sh3_sci_size,\ 4053f6c8e36SNobuhiro Iwamatsu sh4_sci_offset, sh4_sci_size, \ 4063f6c8e36SNobuhiro Iwamatsu sh3_scif_offset, sh3_scif_size, \ 4073f6c8e36SNobuhiro Iwamatsu sh4_scif_offset, sh4_scif_size, \ 4083f6c8e36SNobuhiro Iwamatsu h8_sci_offset, h8_sci_size) \ 4093f6c8e36SNobuhiro Iwamatsu CPU_SCIx_FNS(name, sh4_sci_offset, sh4_sci_size,\ 4103f6c8e36SNobuhiro Iwamatsu sh4_scif_offset, sh4_scif_size) 4113f6c8e36SNobuhiro Iwamatsu #define SCIF_FNS(name, sh3_scif_offset, sh3_scif_size,\ 4123f6c8e36SNobuhiro Iwamatsu sh4_scif_offset, sh4_scif_size) \ 4133f6c8e36SNobuhiro Iwamatsu CPU_SCIF_FNS(name, sh4_scif_offset, sh4_scif_size) 4143f6c8e36SNobuhiro Iwamatsu #elif defined(CONFIG_CPU_SH7705) || \ 4153f6c8e36SNobuhiro Iwamatsu defined(CONFIG_CPU_SH7720) || \ 4163f6c8e36SNobuhiro Iwamatsu defined(CONFIG_CPU_SH7721) || \ 4173f6c8e36SNobuhiro Iwamatsu defined(CONFIG_ARCH_SH7367) || \ 4183f6c8e36SNobuhiro Iwamatsu defined(CONFIG_ARCH_SH7377) 4193f6c8e36SNobuhiro Iwamatsu #define SCIF_FNS(name, scif_offset, scif_size) \ 4203f6c8e36SNobuhiro Iwamatsu CPU_SCIF_FNS(name, scif_offset, scif_size) 4213f6c8e36SNobuhiro Iwamatsu #elif defined(CONFIG_ARCH_SH7372) 4223f6c8e36SNobuhiro Iwamatsu #define SCIx_FNS(name, sh4_scifa_offset, sh4_scifa_size,\ 4233f6c8e36SNobuhiro Iwamatsu sh4_scifb_offset, sh4_scifb_size) \ 4243f6c8e36SNobuhiro Iwamatsu CPU_SCIx_FNS(name, sh4_scifa_offset, sh4_scifa_size,\ 4253f6c8e36SNobuhiro Iwamatsu sh4_scifb_offset, sh4_scifb_size) 4263f6c8e36SNobuhiro Iwamatsu #define SCIF_FNS(name, scif_offset, scif_size) \ 4273f6c8e36SNobuhiro Iwamatsu CPU_SCIF_FNS(name, scif_offset, scif_size) 4283f6c8e36SNobuhiro Iwamatsu #else 4293f6c8e36SNobuhiro Iwamatsu #define SCIx_FNS(name, sh3_sci_offset, sh3_sci_size,\ 4303f6c8e36SNobuhiro Iwamatsu sh4_sci_offset, sh4_sci_size, \ 4313f6c8e36SNobuhiro Iwamatsu sh3_scif_offset, sh3_scif_size,\ 4323f6c8e36SNobuhiro Iwamatsu sh4_scif_offset, sh4_scif_size, \ 4333f6c8e36SNobuhiro Iwamatsu h8_sci_offset, h8_sci_size) \ 4343f6c8e36SNobuhiro Iwamatsu CPU_SCIx_FNS(name, sh3_sci_offset, sh3_sci_size,\ 4353f6c8e36SNobuhiro Iwamatsu sh3_scif_offset, sh3_scif_size) 4363f6c8e36SNobuhiro Iwamatsu #define SCIF_FNS(name, sh3_scif_offset, sh3_scif_size,\ 4373f6c8e36SNobuhiro Iwamatsu sh4_scif_offset, sh4_scif_size) \ 4383f6c8e36SNobuhiro Iwamatsu CPU_SCIF_FNS(name, sh3_scif_offset, sh3_scif_size) 4393f6c8e36SNobuhiro Iwamatsu #endif 4403f6c8e36SNobuhiro Iwamatsu #elif defined(__H8300H__) || defined(__H8300S__) 4413f6c8e36SNobuhiro Iwamatsu #define SCIx_FNS(name, sh3_sci_offset, sh3_sci_size,\ 4423f6c8e36SNobuhiro Iwamatsu sh4_sci_offset, sh4_sci_size, \ 4433f6c8e36SNobuhiro Iwamatsu sh3_scif_offset, sh3_scif_size,\ 4443f6c8e36SNobuhiro Iwamatsu sh4_scif_offset, sh4_scif_size, \ 4453f6c8e36SNobuhiro Iwamatsu h8_sci_offset, h8_sci_size) \ 4463f6c8e36SNobuhiro Iwamatsu CPU_SCI_FNS(name, h8_sci_offset, h8_sci_size) 4473f6c8e36SNobuhiro Iwamatsu #define SCIF_FNS(name, sh3_scif_offset, sh3_scif_size,\ 4483f6c8e36SNobuhiro Iwamatsu sh4_scif_offset, sh4_scif_size) \ 4493f6c8e36SNobuhiro Iwamatsu CPU_SCIF_FNS(name) 4503f6c8e36SNobuhiro Iwamatsu #elif defined(CONFIG_CPU_SH7723) || defined(CONFIG_CPU_SH7724) 4513f6c8e36SNobuhiro Iwamatsu #define SCIx_FNS(name, sh4_scifa_offset, sh4_scifa_size,\ 4523f6c8e36SNobuhiro Iwamatsu sh4_scif_offset, sh4_scif_size) \ 4533f6c8e36SNobuhiro Iwamatsu CPU_SCIx_FNS(name, sh4_scifa_offset, sh4_scifa_size,\ 4543f6c8e36SNobuhiro Iwamatsu sh4_scif_offset, sh4_scif_size) 4553f6c8e36SNobuhiro Iwamatsu #define SCIF_FNS(name, sh4_scif_offset, sh4_scif_size) \ 4563f6c8e36SNobuhiro Iwamatsu CPU_SCIF_FNS(name, sh4_scif_offset, sh4_scif_size) 4573f6c8e36SNobuhiro Iwamatsu #else 4583f6c8e36SNobuhiro Iwamatsu #define SCIx_FNS(name, sh3_sci_offset, sh3_sci_size,\ 4593f6c8e36SNobuhiro Iwamatsu sh4_sci_offset, sh4_sci_size, \ 4603f6c8e36SNobuhiro Iwamatsu sh3_scif_offset, sh3_scif_size,\ 4613f6c8e36SNobuhiro Iwamatsu sh4_scif_offset, sh4_scif_size, \ 4623f6c8e36SNobuhiro Iwamatsu h8_sci_offset, h8_sci_size) \ 4633f6c8e36SNobuhiro Iwamatsu CPU_SCIx_FNS(name, sh4_sci_offset, sh4_sci_size,\ 4643f6c8e36SNobuhiro Iwamatsu sh4_scif_offset, sh4_scif_size) 4653f6c8e36SNobuhiro Iwamatsu #define SCIF_FNS(name, sh3_scif_offset, sh3_scif_size, \ 4663f6c8e36SNobuhiro Iwamatsu sh4_scif_offset, sh4_scif_size) \ 4673f6c8e36SNobuhiro Iwamatsu CPU_SCIF_FNS(name, sh4_scif_offset, sh4_scif_size) 4683f6c8e36SNobuhiro Iwamatsu #endif 4693f6c8e36SNobuhiro Iwamatsu 4703f6c8e36SNobuhiro Iwamatsu #if defined(CONFIG_CPU_SH7705) || \ 4713f6c8e36SNobuhiro Iwamatsu defined(CONFIG_CPU_SH7720) || \ 4723f6c8e36SNobuhiro Iwamatsu defined(CONFIG_CPU_SH7721) || \ 4733f6c8e36SNobuhiro Iwamatsu defined(CONFIG_ARCH_SH7367) || \ 4743f6c8e36SNobuhiro Iwamatsu defined(CONFIG_ARCH_SH7377) 4753f6c8e36SNobuhiro Iwamatsu 4763f6c8e36SNobuhiro Iwamatsu SCIF_FNS(SCSMR, 0x00, 16) 4773f6c8e36SNobuhiro Iwamatsu SCIF_FNS(SCBRR, 0x04, 8) 4783f6c8e36SNobuhiro Iwamatsu SCIF_FNS(SCSCR, 0x08, 16) 4793f6c8e36SNobuhiro Iwamatsu SCIF_FNS(SCTDSR, 0x0c, 8) 4803f6c8e36SNobuhiro Iwamatsu SCIF_FNS(SCFER, 0x10, 16) 4813f6c8e36SNobuhiro Iwamatsu SCIF_FNS(SCxSR, 0x14, 16) 4823f6c8e36SNobuhiro Iwamatsu SCIF_FNS(SCFCR, 0x18, 16) 4833f6c8e36SNobuhiro Iwamatsu SCIF_FNS(SCFDR, 0x1c, 16) 4843f6c8e36SNobuhiro Iwamatsu SCIF_FNS(SCxTDR, 0x20, 8) 4853f6c8e36SNobuhiro Iwamatsu SCIF_FNS(SCxRDR, 0x24, 8) 4863f6c8e36SNobuhiro Iwamatsu SCIF_FNS(SCLSR, 0x00, 0) 4873f6c8e36SNobuhiro Iwamatsu #elif defined(CONFIG_ARCH_SH7372) 4883f6c8e36SNobuhiro Iwamatsu SCIF_FNS(SCSMR, 0x00, 16) 4893f6c8e36SNobuhiro Iwamatsu SCIF_FNS(SCBRR, 0x04, 8) 4903f6c8e36SNobuhiro Iwamatsu SCIF_FNS(SCSCR, 0x08, 16) 4913f6c8e36SNobuhiro Iwamatsu SCIF_FNS(SCTDSR, 0x0c, 16) 4923f6c8e36SNobuhiro Iwamatsu SCIF_FNS(SCFER, 0x10, 16) 4933f6c8e36SNobuhiro Iwamatsu SCIF_FNS(SCxSR, 0x14, 16) 4943f6c8e36SNobuhiro Iwamatsu SCIF_FNS(SCFCR, 0x18, 16) 4953f6c8e36SNobuhiro Iwamatsu SCIF_FNS(SCFDR, 0x1c, 16) 4963f6c8e36SNobuhiro Iwamatsu SCIF_FNS(SCTFDR, 0x38, 16) 4973f6c8e36SNobuhiro Iwamatsu SCIF_FNS(SCRFDR, 0x3c, 16) 4983f6c8e36SNobuhiro Iwamatsu SCIx_FNS(SCxTDR, 0x20, 8, 0x40, 8) 4993f6c8e36SNobuhiro Iwamatsu SCIx_FNS(SCxRDR, 0x24, 8, 0x60, 8) 5003f6c8e36SNobuhiro Iwamatsu SCIF_FNS(SCLSR, 0x00, 0) 5013f6c8e36SNobuhiro Iwamatsu #elif defined(CONFIG_CPU_SH7723) ||\ 5023f6c8e36SNobuhiro Iwamatsu defined(CONFIG_CPU_SH7724) 5033f6c8e36SNobuhiro Iwamatsu SCIx_FNS(SCSMR, 0x00, 16, 0x00, 16) 5043f6c8e36SNobuhiro Iwamatsu SCIx_FNS(SCBRR, 0x04, 8, 0x04, 8) 5053f6c8e36SNobuhiro Iwamatsu SCIx_FNS(SCSCR, 0x08, 16, 0x08, 16) 5063f6c8e36SNobuhiro Iwamatsu SCIx_FNS(SCxTDR, 0x20, 8, 0x0c, 8) 5073f6c8e36SNobuhiro Iwamatsu SCIx_FNS(SCxSR, 0x14, 16, 0x10, 16) 5083f6c8e36SNobuhiro Iwamatsu SCIx_FNS(SCxRDR, 0x24, 8, 0x14, 8) 5093f6c8e36SNobuhiro Iwamatsu SCIx_FNS(SCSPTR, 0, 0, 0, 0) 5103f6c8e36SNobuhiro Iwamatsu SCIF_FNS(SCTDSR, 0x0c, 8) 5113f6c8e36SNobuhiro Iwamatsu SCIF_FNS(SCFER, 0x10, 16) 5123f6c8e36SNobuhiro Iwamatsu SCIF_FNS(SCFCR, 0x18, 16) 5133f6c8e36SNobuhiro Iwamatsu SCIF_FNS(SCFDR, 0x1c, 16) 5143f6c8e36SNobuhiro Iwamatsu SCIF_FNS(SCLSR, 0x24, 16) 5153f6c8e36SNobuhiro Iwamatsu #else 5163f6c8e36SNobuhiro Iwamatsu /* reg SCI/SH3 SCI/SH4 SCIF/SH3 SCIF/SH4 SCI/H8*/ 5173f6c8e36SNobuhiro Iwamatsu /* name off sz off sz off sz off sz off sz*/ 5183f6c8e36SNobuhiro Iwamatsu SCIx_FNS(SCSMR, 0x00, 8, 0x00, 8, 0x00, 8, 0x00, 16, 0x00, 8) 5193f6c8e36SNobuhiro Iwamatsu SCIx_FNS(SCBRR, 0x02, 8, 0x04, 8, 0x02, 8, 0x04, 8, 0x01, 8) 5203f6c8e36SNobuhiro Iwamatsu SCIx_FNS(SCSCR, 0x04, 8, 0x08, 8, 0x04, 8, 0x08, 16, 0x02, 8) 5213f6c8e36SNobuhiro Iwamatsu SCIx_FNS(SCxTDR, 0x06, 8, 0x0c, 8, 0x06, 8, 0x0C, 8, 0x03, 8) 5223f6c8e36SNobuhiro Iwamatsu SCIx_FNS(SCxSR, 0x08, 8, 0x10, 8, 0x08, 16, 0x10, 16, 0x04, 8) 5233f6c8e36SNobuhiro Iwamatsu SCIx_FNS(SCxRDR, 0x0a, 8, 0x14, 8, 0x0A, 8, 0x14, 8, 0x05, 8) 5243f6c8e36SNobuhiro Iwamatsu SCIF_FNS(SCFCR, 0x0c, 8, 0x18, 16) 5253f6c8e36SNobuhiro Iwamatsu #if defined(CONFIG_CPU_SH7760) || \ 5263f6c8e36SNobuhiro Iwamatsu defined(CONFIG_CPU_SH7780) || \ 5273f6c8e36SNobuhiro Iwamatsu defined(CONFIG_CPU_SH7785) || \ 5283f6c8e36SNobuhiro Iwamatsu defined(CONFIG_CPU_SH7786) 5293f6c8e36SNobuhiro Iwamatsu SCIF_FNS(SCFDR, 0x0e, 16, 0x1C, 16) 5303f6c8e36SNobuhiro Iwamatsu SCIF_FNS(SCTFDR, 0x0e, 16, 0x1C, 16) 5313f6c8e36SNobuhiro Iwamatsu SCIF_FNS(SCRFDR, 0x0e, 16, 0x20, 16) 5323f6c8e36SNobuhiro Iwamatsu SCIF_FNS(SCSPTR, 0, 0, 0x24, 16) 5333f6c8e36SNobuhiro Iwamatsu SCIF_FNS(SCLSR, 0, 0, 0x28, 16) 5343f6c8e36SNobuhiro Iwamatsu #elif defined(CONFIG_CPU_SH7763) 5353f6c8e36SNobuhiro Iwamatsu SCIF_FNS(SCFDR, 0, 0, 0x1C, 16) 5363f6c8e36SNobuhiro Iwamatsu SCIF_FNS(SCSPTR2, 0, 0, 0x20, 16) 5373f6c8e36SNobuhiro Iwamatsu SCIF_FNS(SCLSR2, 0, 0, 0x24, 16) 5383f6c8e36SNobuhiro Iwamatsu SCIF_FNS(SCTFDR, 0x0e, 16, 0x1C, 16) 5393f6c8e36SNobuhiro Iwamatsu SCIF_FNS(SCRFDR, 0x0e, 16, 0x20, 16) 5403f6c8e36SNobuhiro Iwamatsu SCIF_FNS(SCSPTR, 0, 0, 0x24, 16) 5413f6c8e36SNobuhiro Iwamatsu SCIF_FNS(SCLSR, 0, 0, 0x28, 16) 5423f6c8e36SNobuhiro Iwamatsu #else 5433f6c8e36SNobuhiro Iwamatsu SCIF_FNS(SCFDR, 0x0e, 16, 0x1C, 16) 5443f6c8e36SNobuhiro Iwamatsu #if defined(CONFIG_CPU_SH7722) 5453f6c8e36SNobuhiro Iwamatsu SCIF_FNS(SCSPTR, 0, 0, 0, 0) 5463f6c8e36SNobuhiro Iwamatsu #else 5473f6c8e36SNobuhiro Iwamatsu SCIF_FNS(SCSPTR, 0, 0, 0x20, 16) 5483f6c8e36SNobuhiro Iwamatsu #endif 5493f6c8e36SNobuhiro Iwamatsu SCIF_FNS(SCLSR, 0, 0, 0x24, 16) 5503f6c8e36SNobuhiro Iwamatsu #endif 5513f6c8e36SNobuhiro Iwamatsu #endif 5523f6c8e36SNobuhiro Iwamatsu #define sci_in(port, reg) sci_##reg##_in(port) 5533f6c8e36SNobuhiro Iwamatsu #define sci_out(port, reg, value) sci_##reg##_out(port, value) 5543f6c8e36SNobuhiro Iwamatsu 5553f6c8e36SNobuhiro Iwamatsu /* H8/300 series SCI pins assignment */ 5563f6c8e36SNobuhiro Iwamatsu #if defined(__H8300H__) || defined(__H8300S__) 5573f6c8e36SNobuhiro Iwamatsu static const struct __attribute__((packed)) { 5583f6c8e36SNobuhiro Iwamatsu int port; /* GPIO port no */ 5593f6c8e36SNobuhiro Iwamatsu unsigned short rx, tx; /* GPIO bit no */ 5603f6c8e36SNobuhiro Iwamatsu } h8300_sci_pins[] = { 5613f6c8e36SNobuhiro Iwamatsu #if defined(CONFIG_H83007) || defined(CONFIG_H83068) 5623f6c8e36SNobuhiro Iwamatsu { /* SCI0 */ 5633f6c8e36SNobuhiro Iwamatsu .port = H8300_GPIO_P9, 5643f6c8e36SNobuhiro Iwamatsu .rx = H8300_GPIO_B2, 5653f6c8e36SNobuhiro Iwamatsu .tx = H8300_GPIO_B0, 5663f6c8e36SNobuhiro Iwamatsu }, 5673f6c8e36SNobuhiro Iwamatsu { /* SCI1 */ 5683f6c8e36SNobuhiro Iwamatsu .port = H8300_GPIO_P9, 5693f6c8e36SNobuhiro Iwamatsu .rx = H8300_GPIO_B3, 5703f6c8e36SNobuhiro Iwamatsu .tx = H8300_GPIO_B1, 5713f6c8e36SNobuhiro Iwamatsu }, 5723f6c8e36SNobuhiro Iwamatsu { /* SCI2 */ 5733f6c8e36SNobuhiro Iwamatsu .port = H8300_GPIO_PB, 5743f6c8e36SNobuhiro Iwamatsu .rx = H8300_GPIO_B7, 5753f6c8e36SNobuhiro Iwamatsu .tx = H8300_GPIO_B6, 5763f6c8e36SNobuhiro Iwamatsu } 5773f6c8e36SNobuhiro Iwamatsu #elif defined(CONFIG_H8S2678) 5783f6c8e36SNobuhiro Iwamatsu { /* SCI0 */ 5793f6c8e36SNobuhiro Iwamatsu .port = H8300_GPIO_P3, 5803f6c8e36SNobuhiro Iwamatsu .rx = H8300_GPIO_B2, 5813f6c8e36SNobuhiro Iwamatsu .tx = H8300_GPIO_B0, 5823f6c8e36SNobuhiro Iwamatsu }, 5833f6c8e36SNobuhiro Iwamatsu { /* SCI1 */ 5843f6c8e36SNobuhiro Iwamatsu .port = H8300_GPIO_P3, 5853f6c8e36SNobuhiro Iwamatsu .rx = H8300_GPIO_B3, 5863f6c8e36SNobuhiro Iwamatsu .tx = H8300_GPIO_B1, 5873f6c8e36SNobuhiro Iwamatsu }, 5883f6c8e36SNobuhiro Iwamatsu { /* SCI2 */ 5893f6c8e36SNobuhiro Iwamatsu .port = H8300_GPIO_P5, 5903f6c8e36SNobuhiro Iwamatsu .rx = H8300_GPIO_B1, 5913f6c8e36SNobuhiro Iwamatsu .tx = H8300_GPIO_B0, 5923f6c8e36SNobuhiro Iwamatsu } 5933f6c8e36SNobuhiro Iwamatsu #endif 5943f6c8e36SNobuhiro Iwamatsu }; 5953f6c8e36SNobuhiro Iwamatsu #endif 5963f6c8e36SNobuhiro Iwamatsu 5973f6c8e36SNobuhiro Iwamatsu #if defined(CONFIG_CPU_SH7706) || \ 5983f6c8e36SNobuhiro Iwamatsu defined(CONFIG_CPU_SH7707) || \ 5993f6c8e36SNobuhiro Iwamatsu defined(CONFIG_CPU_SH7708) || \ 6003f6c8e36SNobuhiro Iwamatsu defined(CONFIG_CPU_SH7709) 6013f6c8e36SNobuhiro Iwamatsu static inline int sci_rxd_in(struct uart_port *port) 6023f6c8e36SNobuhiro Iwamatsu { 6033f6c8e36SNobuhiro Iwamatsu if (port->mapbase == 0xfffffe80) 6043f6c8e36SNobuhiro Iwamatsu return __raw_readb(SCPDR)&0x01 ? 1 : 0; /* SCI */ 6053f6c8e36SNobuhiro Iwamatsu return 1; 6063f6c8e36SNobuhiro Iwamatsu } 6073f6c8e36SNobuhiro Iwamatsu #elif defined(CONFIG_CPU_SH7750) || \ 6083f6c8e36SNobuhiro Iwamatsu defined(CONFIG_CPU_SH7751) || \ 6093f6c8e36SNobuhiro Iwamatsu defined(CONFIG_CPU_SH7751R) || \ 6103f6c8e36SNobuhiro Iwamatsu defined(CONFIG_CPU_SH7750R) || \ 6113f6c8e36SNobuhiro Iwamatsu defined(CONFIG_CPU_SH7750S) || \ 6123f6c8e36SNobuhiro Iwamatsu defined(CONFIG_CPU_SH7091) 6133f6c8e36SNobuhiro Iwamatsu static inline int sci_rxd_in(struct uart_port *port) 6143f6c8e36SNobuhiro Iwamatsu { 6153f6c8e36SNobuhiro Iwamatsu if (port->mapbase == 0xffe00000) 6163f6c8e36SNobuhiro Iwamatsu return __raw_readb(SCSPTR1)&0x01 ? 1 : 0; /* SCI */ 6173f6c8e36SNobuhiro Iwamatsu return 1; 6183f6c8e36SNobuhiro Iwamatsu } 6193f6c8e36SNobuhiro Iwamatsu #elif defined(__H8300H__) || defined(__H8300S__) 6203f6c8e36SNobuhiro Iwamatsu static inline int sci_rxd_in(struct uart_port *port) 6213f6c8e36SNobuhiro Iwamatsu { 6223f6c8e36SNobuhiro Iwamatsu int ch = (port->mapbase - SMR0) >> 3; 6233f6c8e36SNobuhiro Iwamatsu return (H8300_SCI_DR(ch) & h8300_sci_pins[ch].rx) ? 1 : 0; 6243f6c8e36SNobuhiro Iwamatsu } 6253f6c8e36SNobuhiro Iwamatsu #else /* default case for non-SCI processors */ 6263f6c8e36SNobuhiro Iwamatsu static inline int sci_rxd_in(struct uart_port *port) 6273f6c8e36SNobuhiro Iwamatsu { 6283f6c8e36SNobuhiro Iwamatsu return 1; 6293f6c8e36SNobuhiro Iwamatsu } 6303f6c8e36SNobuhiro Iwamatsu #endif 6313f6c8e36SNobuhiro Iwamatsu 6323f6c8e36SNobuhiro Iwamatsu /* 6333f6c8e36SNobuhiro Iwamatsu * Values for the BitRate Register (SCBRR) 6343f6c8e36SNobuhiro Iwamatsu * 6353f6c8e36SNobuhiro Iwamatsu * The values are actually divisors for a frequency which can 6363f6c8e36SNobuhiro Iwamatsu * be internal to the SH3 (14.7456MHz) or derived from an external 6373f6c8e36SNobuhiro Iwamatsu * clock source. This driver assumes the internal clock is used; 6383f6c8e36SNobuhiro Iwamatsu * to support using an external clock source, config options or 6393f6c8e36SNobuhiro Iwamatsu * possibly command-line options would need to be added. 6403f6c8e36SNobuhiro Iwamatsu * 6413f6c8e36SNobuhiro Iwamatsu * Also, to support speeds below 2400 (why?) the lower 2 bits of 6423f6c8e36SNobuhiro Iwamatsu * the SCSMR register would also need to be set to non-zero values. 6433f6c8e36SNobuhiro Iwamatsu * 6443f6c8e36SNobuhiro Iwamatsu * -- Greg Banks 27Feb2000 6453f6c8e36SNobuhiro Iwamatsu * 6463f6c8e36SNobuhiro Iwamatsu * Answer: The SCBRR register is only eight bits, and the value in 6473f6c8e36SNobuhiro Iwamatsu * it gets larger with lower baud rates. At around 2400 (depending on 6483f6c8e36SNobuhiro Iwamatsu * the peripherial module clock) you run out of bits. However the 6493f6c8e36SNobuhiro Iwamatsu * lower two bits of SCSMR allow the module clock to be divided down, 6503f6c8e36SNobuhiro Iwamatsu * scaling the value which is needed in SCBRR. 6513f6c8e36SNobuhiro Iwamatsu * 6523f6c8e36SNobuhiro Iwamatsu * -- Stuart Menefy - 23 May 2000 6533f6c8e36SNobuhiro Iwamatsu * 6543f6c8e36SNobuhiro Iwamatsu * I meant, why would anyone bother with bitrates below 2400. 6553f6c8e36SNobuhiro Iwamatsu * 6563f6c8e36SNobuhiro Iwamatsu * -- Greg Banks - 7Jul2000 6573f6c8e36SNobuhiro Iwamatsu * 6583f6c8e36SNobuhiro Iwamatsu * You "speedist"! How will I use my 110bps ASR-33 teletype with paper 6593f6c8e36SNobuhiro Iwamatsu * tape reader as a console! 6603f6c8e36SNobuhiro Iwamatsu * 6613f6c8e36SNobuhiro Iwamatsu * -- Mitch Davis - 15 Jul 2000 6623f6c8e36SNobuhiro Iwamatsu */ 6633f6c8e36SNobuhiro Iwamatsu 6643f6c8e36SNobuhiro Iwamatsu #if (defined(CONFIG_CPU_SH7780) || \ 6653f6c8e36SNobuhiro Iwamatsu defined(CONFIG_CPU_SH7785) || \ 6663f6c8e36SNobuhiro Iwamatsu defined(CONFIG_CPU_SH7786)) && \ 6673f6c8e36SNobuhiro Iwamatsu !defined(CONFIG_SH_SH2007) 6683f6c8e36SNobuhiro Iwamatsu #define SCBRR_VALUE(bps, clk) ((clk+16*bps)/(16*bps)-1) 6693f6c8e36SNobuhiro Iwamatsu #elif defined(CONFIG_CPU_SH7705) || \ 6703f6c8e36SNobuhiro Iwamatsu defined(CONFIG_CPU_SH7720) || \ 6713f6c8e36SNobuhiro Iwamatsu defined(CONFIG_CPU_SH7721) || \ 6723f6c8e36SNobuhiro Iwamatsu defined(CONFIG_ARCH_SH7367) || \ 6733f6c8e36SNobuhiro Iwamatsu defined(CONFIG_ARCH_SH7377) || \ 6743f6c8e36SNobuhiro Iwamatsu defined(CONFIG_ARCH_SH7372) 6753f6c8e36SNobuhiro Iwamatsu #define SCBRR_VALUE(bps, clk) (((clk*2)+16*bps)/(32*bps)-1) 6763f6c8e36SNobuhiro Iwamatsu #elif defined(CONFIG_CPU_SH7723) ||\ 6773f6c8e36SNobuhiro Iwamatsu defined(CONFIG_CPU_SH7724) 678*f3038cdeSNobuhiro Iwamatsu static inline int scbrr_calc(struct uart_port port, int bps, int clk) 6793f6c8e36SNobuhiro Iwamatsu { 680*f3038cdeSNobuhiro Iwamatsu if (port.type == PORT_SCIF) 6813f6c8e36SNobuhiro Iwamatsu return (clk+16*bps)/(32*bps)-1; 6823f6c8e36SNobuhiro Iwamatsu else 6833f6c8e36SNobuhiro Iwamatsu return ((clk*2)+16*bps)/(16*bps)-1; 6843f6c8e36SNobuhiro Iwamatsu } 685*f3038cdeSNobuhiro Iwamatsu #define SCBRR_VALUE(bps, clk) scbrr_calc(sh_sci, bps, clk) 6863f6c8e36SNobuhiro Iwamatsu #elif defined(__H8300H__) || defined(__H8300S__) 6873f6c8e36SNobuhiro Iwamatsu #define SCBRR_VALUE(bps, clk) (((clk*1000/32)/bps)-1) 6883f6c8e36SNobuhiro Iwamatsu #else /* Generic SH */ 6893f6c8e36SNobuhiro Iwamatsu #define SCBRR_VALUE(bps, clk) ((clk+16*bps)/(32*bps)-1) 6903f6c8e36SNobuhiro Iwamatsu #endif 691