13f6c8e36SNobuhiro Iwamatsu /* 23f6c8e36SNobuhiro Iwamatsu * Copy and modify from linux/drivers/serial/sh-sci.h 33f6c8e36SNobuhiro Iwamatsu */ 43f6c8e36SNobuhiro Iwamatsu 53f6c8e36SNobuhiro Iwamatsu struct uart_port { 63f6c8e36SNobuhiro Iwamatsu unsigned long iobase; /* in/out[bwl] */ 73f6c8e36SNobuhiro Iwamatsu unsigned char *membase; /* read/write[bwl] */ 83f6c8e36SNobuhiro Iwamatsu unsigned long mapbase; /* for ioremap */ 93f6c8e36SNobuhiro Iwamatsu unsigned int type; /* port type */ 103f6c8e36SNobuhiro Iwamatsu }; 113f6c8e36SNobuhiro Iwamatsu 123f6c8e36SNobuhiro Iwamatsu #define PORT_SCI 52 133f6c8e36SNobuhiro Iwamatsu #define PORT_SCIF 53 143f6c8e36SNobuhiro Iwamatsu #define PORT_SCIFA 83 153f6c8e36SNobuhiro Iwamatsu #define PORT_SCIFB 93 163f6c8e36SNobuhiro Iwamatsu 173f6c8e36SNobuhiro Iwamatsu #if defined(CONFIG_H83007) || defined(CONFIG_H83068) 183f6c8e36SNobuhiro Iwamatsu #include <asm/regs306x.h> 193f6c8e36SNobuhiro Iwamatsu #endif 203f6c8e36SNobuhiro Iwamatsu #if defined(CONFIG_H8S2678) 213f6c8e36SNobuhiro Iwamatsu #include <asm/regs267x.h> 223f6c8e36SNobuhiro Iwamatsu #endif 233f6c8e36SNobuhiro Iwamatsu 243f6c8e36SNobuhiro Iwamatsu #if defined(CONFIG_CPU_SH7706) || \ 253f6c8e36SNobuhiro Iwamatsu defined(CONFIG_CPU_SH7707) || \ 263f6c8e36SNobuhiro Iwamatsu defined(CONFIG_CPU_SH7708) || \ 273f6c8e36SNobuhiro Iwamatsu defined(CONFIG_CPU_SH7709) 283f6c8e36SNobuhiro Iwamatsu # define SCPCR 0xA4000116 /* 16 bit SCI and SCIF */ 293f6c8e36SNobuhiro Iwamatsu # define SCPDR 0xA4000136 /* 8 bit SCI and SCIF */ 303f6c8e36SNobuhiro Iwamatsu # define SCSCR_INIT(port) 0x30 /* TIE=0,RIE=0,TE=1,RE=1 */ 313f6c8e36SNobuhiro Iwamatsu #elif defined(CONFIG_CPU_SH7705) 323f6c8e36SNobuhiro Iwamatsu # define SCIF0 0xA4400000 333f6c8e36SNobuhiro Iwamatsu # define SCIF2 0xA4410000 343f6c8e36SNobuhiro Iwamatsu # define SCSMR_Ir 0xA44A0000 353f6c8e36SNobuhiro Iwamatsu # define IRDA_SCIF SCIF0 363f6c8e36SNobuhiro Iwamatsu # define SCPCR 0xA4000116 373f6c8e36SNobuhiro Iwamatsu # define SCPDR 0xA4000136 383f6c8e36SNobuhiro Iwamatsu 393f6c8e36SNobuhiro Iwamatsu /* Set the clock source, 403f6c8e36SNobuhiro Iwamatsu * SCIF2 (0xA4410000) -> External clock, SCK pin used as clock input 413f6c8e36SNobuhiro Iwamatsu * SCIF0 (0xA4400000) -> Internal clock, SCK pin as serial clock output 423f6c8e36SNobuhiro Iwamatsu */ 433f6c8e36SNobuhiro Iwamatsu # define SCSCR_INIT(port) (port->mapbase == SCIF2) ? 0xF3 : 0xF0 443f6c8e36SNobuhiro Iwamatsu #elif defined(CONFIG_CPU_SH7720) || \ 453f6c8e36SNobuhiro Iwamatsu defined(CONFIG_CPU_SH7721) || \ 463f6c8e36SNobuhiro Iwamatsu defined(CONFIG_ARCH_SH7367) || \ 473f6c8e36SNobuhiro Iwamatsu defined(CONFIG_ARCH_SH7377) || \ 48c3d6a357SNobuhiro Iwamatsu defined(CONFIG_ARCH_SH7372) || \ 49d61678e0SHideyuki Sano defined(CONFIG_SH73A0) || \ 50d61678e0SHideyuki Sano defined(CONFIG_R8A7740) 513f6c8e36SNobuhiro Iwamatsu # define SCSCR_INIT(port) 0x0030 /* TIE=0,RIE=0,TE=1,RE=1 */ 523f6c8e36SNobuhiro Iwamatsu # define PORT_PTCR 0xA405011EUL 533f6c8e36SNobuhiro Iwamatsu # define PORT_PVCR 0xA4050122UL 543f6c8e36SNobuhiro Iwamatsu # define SCIF_ORER 0x0200 /* overrun error bit */ 553f6c8e36SNobuhiro Iwamatsu #elif defined(CONFIG_SH_RTS7751R2D) 563f6c8e36SNobuhiro Iwamatsu # define SCSPTR1 0xFFE0001C /* 8 bit SCIF */ 573f6c8e36SNobuhiro Iwamatsu # define SCSPTR2 0xFFE80020 /* 16 bit SCIF */ 583f6c8e36SNobuhiro Iwamatsu # define SCIF_ORER 0x0001 /* overrun error bit */ 593f6c8e36SNobuhiro Iwamatsu # define SCSCR_INIT(port) 0x3a /* TIE=0,RIE=0,TE=1,RE=1,REIE=1 */ 603f6c8e36SNobuhiro Iwamatsu #elif defined(CONFIG_CPU_SH7750) || \ 613f6c8e36SNobuhiro Iwamatsu defined(CONFIG_CPU_SH7750R) || \ 623f6c8e36SNobuhiro Iwamatsu defined(CONFIG_CPU_SH7750S) || \ 633f6c8e36SNobuhiro Iwamatsu defined(CONFIG_CPU_SH7091) || \ 643f6c8e36SNobuhiro Iwamatsu defined(CONFIG_CPU_SH7751) || \ 653f6c8e36SNobuhiro Iwamatsu defined(CONFIG_CPU_SH7751R) 663f6c8e36SNobuhiro Iwamatsu # define SCSPTR1 0xffe0001c /* 8 bit SCI */ 673f6c8e36SNobuhiro Iwamatsu # define SCSPTR2 0xFFE80020 /* 16 bit SCIF */ 683f6c8e36SNobuhiro Iwamatsu # define SCIF_ORER 0x0001 /* overrun error bit */ 693f6c8e36SNobuhiro Iwamatsu # define SCSCR_INIT(port) (((port)->type == PORT_SCI) ? \ 703f6c8e36SNobuhiro Iwamatsu 0x30 /* TIE=0,RIE=0,TE=1,RE=1 */ : \ 713f6c8e36SNobuhiro Iwamatsu 0x38 /* TIE=0,RIE=0,TE=1,RE=1,REIE=1 */) 723f6c8e36SNobuhiro Iwamatsu #elif defined(CONFIG_CPU_SH7760) 733f6c8e36SNobuhiro Iwamatsu # define SCSPTR0 0xfe600024 /* 16 bit SCIF */ 743f6c8e36SNobuhiro Iwamatsu # define SCSPTR1 0xfe610024 /* 16 bit SCIF */ 753f6c8e36SNobuhiro Iwamatsu # define SCSPTR2 0xfe620024 /* 16 bit SCIF */ 763f6c8e36SNobuhiro Iwamatsu # define SCIF_ORER 0x0001 /* overrun error bit */ 773f6c8e36SNobuhiro Iwamatsu # define SCSCR_INIT(port) 0x38 /* TIE=0,RIE=0,TE=1,RE=1,REIE=1 */ 783f6c8e36SNobuhiro Iwamatsu #elif defined(CONFIG_CPU_SH7710) || defined(CONFIG_CPU_SH7712) 793f6c8e36SNobuhiro Iwamatsu # define SCSPTR0 0xA4400000 /* 16 bit SCIF */ 803f6c8e36SNobuhiro Iwamatsu # define SCIF_ORER 0x0001 /* overrun error bit */ 813f6c8e36SNobuhiro Iwamatsu # define PACR 0xa4050100 823f6c8e36SNobuhiro Iwamatsu # define PBCR 0xa4050102 833f6c8e36SNobuhiro Iwamatsu # define SCSCR_INIT(port) 0x3B 843f6c8e36SNobuhiro Iwamatsu #elif defined(CONFIG_CPU_SH7343) 853f6c8e36SNobuhiro Iwamatsu # define SCSPTR0 0xffe00010 /* 16 bit SCIF */ 863f6c8e36SNobuhiro Iwamatsu # define SCSPTR1 0xffe10010 /* 16 bit SCIF */ 873f6c8e36SNobuhiro Iwamatsu # define SCSPTR2 0xffe20010 /* 16 bit SCIF */ 883f6c8e36SNobuhiro Iwamatsu # define SCSPTR3 0xffe30010 /* 16 bit SCIF */ 893f6c8e36SNobuhiro Iwamatsu # define SCSCR_INIT(port) 0x32 /* TIE=0,RIE=0,TE=1,RE=1,REIE=0,CKE=1 */ 903f6c8e36SNobuhiro Iwamatsu #elif defined(CONFIG_CPU_SH7722) 913f6c8e36SNobuhiro Iwamatsu # define PADR 0xA4050120 9299057064SNobuhiro Iwamatsu # undef PSDR 933f6c8e36SNobuhiro Iwamatsu # define PSDR 0xA405013e 943f6c8e36SNobuhiro Iwamatsu # define PWDR 0xA4050166 953f6c8e36SNobuhiro Iwamatsu # define PSCR 0xA405011E 963f6c8e36SNobuhiro Iwamatsu # define SCIF_ORER 0x0001 /* overrun error bit */ 973f6c8e36SNobuhiro Iwamatsu # define SCSCR_INIT(port) 0x0038 /* TIE=0,RIE=0,TE=1,RE=1,REIE=1 */ 983f6c8e36SNobuhiro Iwamatsu #elif defined(CONFIG_CPU_SH7366) 993f6c8e36SNobuhiro Iwamatsu # define SCPDR0 0xA405013E /* 16 bit SCIF0 PSDR */ 1003f6c8e36SNobuhiro Iwamatsu # define SCSPTR0 SCPDR0 1013f6c8e36SNobuhiro Iwamatsu # define SCIF_ORER 0x0001 /* overrun error bit */ 1023f6c8e36SNobuhiro Iwamatsu # define SCSCR_INIT(port) 0x0038 /* TIE=0,RIE=0,TE=1,RE=1,REIE=1 */ 1033f6c8e36SNobuhiro Iwamatsu #elif defined(CONFIG_CPU_SH7723) 1043f6c8e36SNobuhiro Iwamatsu # define SCSPTR0 0xa4050160 1053f6c8e36SNobuhiro Iwamatsu # define SCSPTR1 0xa405013e 1063f6c8e36SNobuhiro Iwamatsu # define SCSPTR2 0xa4050160 1073f6c8e36SNobuhiro Iwamatsu # define SCSPTR3 0xa405013e 1083f6c8e36SNobuhiro Iwamatsu # define SCSPTR4 0xa4050128 1093f6c8e36SNobuhiro Iwamatsu # define SCSPTR5 0xa4050128 1103f6c8e36SNobuhiro Iwamatsu # define SCIF_ORER 0x0001 /* overrun error bit */ 1113f6c8e36SNobuhiro Iwamatsu # define SCSCR_INIT(port) 0x0038 /* TIE=0,RIE=0,TE=1,RE=1,REIE=1 */ 1123f6c8e36SNobuhiro Iwamatsu #elif defined(CONFIG_CPU_SH7724) 1133f6c8e36SNobuhiro Iwamatsu # define SCIF_ORER 0x0001 /* overrun error bit */ 1143f6c8e36SNobuhiro Iwamatsu # define SCSCR_INIT(port) ((port)->type == PORT_SCIFA ? \ 1153f6c8e36SNobuhiro Iwamatsu 0x30 /* TIE=0,RIE=0,TE=1,RE=1 */ : \ 1163f6c8e36SNobuhiro Iwamatsu 0x38 /* TIE=0,RIE=0,TE=1,RE=1,REIE=1 */) 1172a57e7ecSNobuhiro Iwamatsu #elif defined(CONFIG_CPU_SH7734) 1182a57e7ecSNobuhiro Iwamatsu # define SCSPTR0 0xFFE40020 1192a57e7ecSNobuhiro Iwamatsu # define SCSPTR1 0xFFE41020 1202a57e7ecSNobuhiro Iwamatsu # define SCSPTR2 0xFFE42020 1212a57e7ecSNobuhiro Iwamatsu # define SCSPTR3 0xFFE43020 1222a57e7ecSNobuhiro Iwamatsu # define SCSPTR4 0xFFE44020 1232a57e7ecSNobuhiro Iwamatsu # define SCSPTR5 0xFFE45020 1242a57e7ecSNobuhiro Iwamatsu # define SCIF_ORER 0x0001 /* overrun error bit */ 1252a57e7ecSNobuhiro Iwamatsu # define SCSCR_INIT(port) 0x0038 /* TIE=0,RIE=0,TE=1,RE=1,REIE=1 */ 1263f6c8e36SNobuhiro Iwamatsu #elif defined(CONFIG_CPU_SH4_202) 1273f6c8e36SNobuhiro Iwamatsu # define SCSPTR2 0xffe80020 /* 16 bit SCIF */ 1283f6c8e36SNobuhiro Iwamatsu # define SCIF_ORER 0x0001 /* overrun error bit */ 1293f6c8e36SNobuhiro Iwamatsu # define SCSCR_INIT(port) 0x38 /* TIE=0,RIE=0,TE=1,RE=1,REIE=1 */ 1303f6c8e36SNobuhiro Iwamatsu #elif defined(CONFIG_CPU_SH5_101) || defined(CONFIG_CPU_SH5_103) 1313f6c8e36SNobuhiro Iwamatsu # define SCIF_BASE_ADDR 0x01030000 1323f6c8e36SNobuhiro Iwamatsu # define SCIF_ADDR_SH5 (PHYS_PERIPHERAL_BLOCK+SCIF_BASE_ADDR) 1333f6c8e36SNobuhiro Iwamatsu # define SCIF_PTR2_OFFS 0x0000020 1343f6c8e36SNobuhiro Iwamatsu # define SCIF_LSR2_OFFS 0x0000024 1353f6c8e36SNobuhiro Iwamatsu # define SCSPTR\ 1363f6c8e36SNobuhiro Iwamatsu ((port->mapbase)+SCIF_PTR2_OFFS) /* 16 bit SCIF */ 1373f6c8e36SNobuhiro Iwamatsu # define SCLSR2\ 1383f6c8e36SNobuhiro Iwamatsu ((port->mapbase)+SCIF_LSR2_OFFS) /* 16 bit SCIF */ 1393f6c8e36SNobuhiro Iwamatsu # define SCSCR_INIT(port) 0x38 /* TIE=0,RIE=0, TE=1,RE=1,REIE=1 */ 1403f6c8e36SNobuhiro Iwamatsu #elif defined(CONFIG_H83007) || defined(CONFIG_H83068) 1413f6c8e36SNobuhiro Iwamatsu # define SCSCR_INIT(port) 0x30 /* TIE=0,RIE=0,TE=1,RE=1 */ 1423f6c8e36SNobuhiro Iwamatsu # define H8300_SCI_DR(ch) (*(volatile char *)(P1DR + h8300_sci_pins[ch].port)) 1433f6c8e36SNobuhiro Iwamatsu #elif defined(CONFIG_H8S2678) 1443f6c8e36SNobuhiro Iwamatsu # define SCSCR_INIT(port) 0x30 /* TIE=0,RIE=0,TE=1,RE=1 */ 1453f6c8e36SNobuhiro Iwamatsu # define H8300_SCI_DR(ch) (*(volatile char *)(P1DR + h8300_sci_pins[ch].port)) 146bb474b81SYoshihiro Shimoda #elif defined(CONFIG_CPU_SH7757) || defined(CONFIG_CPU_SH7752) 1473f6c8e36SNobuhiro Iwamatsu # define SCSPTR0 0xfe4b0020 1483f6c8e36SNobuhiro Iwamatsu # define SCSPTR1 0xfe4b0020 1493f6c8e36SNobuhiro Iwamatsu # define SCSPTR2 0xfe4b0020 1503f6c8e36SNobuhiro Iwamatsu # define SCIF_ORER 0x0001 1513f6c8e36SNobuhiro Iwamatsu # define SCSCR_INIT(port) 0x38 1523f6c8e36SNobuhiro Iwamatsu # define SCIF_ONLY 1533f6c8e36SNobuhiro Iwamatsu #elif defined(CONFIG_CPU_SH7763) 1543f6c8e36SNobuhiro Iwamatsu # define SCSPTR0 0xffe00024 /* 16 bit SCIF */ 1553f6c8e36SNobuhiro Iwamatsu # define SCSPTR1 0xffe08024 /* 16 bit SCIF */ 1563f6c8e36SNobuhiro Iwamatsu # define SCSPTR2 0xffe10020 /* 16 bit SCIF/IRDA */ 1573f6c8e36SNobuhiro Iwamatsu # define SCIF_ORER 0x0001 /* overrun error bit */ 1583f6c8e36SNobuhiro Iwamatsu # define SCSCR_INIT(port) 0x38 /* TIE=0,RIE=0,TE=1,RE=1,REIE=1 */ 1593f6c8e36SNobuhiro Iwamatsu #elif defined(CONFIG_CPU_SH7770) 1603f6c8e36SNobuhiro Iwamatsu # define SCSPTR0 0xff923020 /* 16 bit SCIF */ 1613f6c8e36SNobuhiro Iwamatsu # define SCSPTR1 0xff924020 /* 16 bit SCIF */ 1623f6c8e36SNobuhiro Iwamatsu # define SCSPTR2 0xff925020 /* 16 bit SCIF */ 1633f6c8e36SNobuhiro Iwamatsu # define SCIF_ORER 0x0001 /* overrun error bit */ 1643f6c8e36SNobuhiro Iwamatsu # define SCSCR_INIT(port) 0x3c /* TIE=0,RIE=0,TE=1,RE=1,REIE=1,cke=2 */ 1653f6c8e36SNobuhiro Iwamatsu #elif defined(CONFIG_CPU_SH7780) 1663f6c8e36SNobuhiro Iwamatsu # define SCSPTR0 0xffe00024 /* 16 bit SCIF */ 1673f6c8e36SNobuhiro Iwamatsu # define SCSPTR1 0xffe10024 /* 16 bit SCIF */ 1683f6c8e36SNobuhiro Iwamatsu # define SCIF_ORER 0x0001 /* Overrun error bit */ 1693f6c8e36SNobuhiro Iwamatsu 1703f6c8e36SNobuhiro Iwamatsu #if defined(CONFIG_SH_SH2007) 1713f6c8e36SNobuhiro Iwamatsu /* TIE=0,RIE=0,TE=1,RE=1,REIE=1,CKE1=0 */ 1723f6c8e36SNobuhiro Iwamatsu # define SCSCR_INIT(port) 0x38 1733f6c8e36SNobuhiro Iwamatsu #else 1743f6c8e36SNobuhiro Iwamatsu /* TIE=0,RIE=0,TE=1,RE=1,REIE=1,CKE1=1 */ 1753f6c8e36SNobuhiro Iwamatsu # define SCSCR_INIT(port) 0x3a 1763f6c8e36SNobuhiro Iwamatsu #endif 1773f6c8e36SNobuhiro Iwamatsu 1783f6c8e36SNobuhiro Iwamatsu #elif defined(CONFIG_CPU_SH7785) || \ 1793f6c8e36SNobuhiro Iwamatsu defined(CONFIG_CPU_SH7786) 1803f6c8e36SNobuhiro Iwamatsu # define SCSPTR0 0xffea0024 /* 16 bit SCIF */ 1813f6c8e36SNobuhiro Iwamatsu # define SCSPTR1 0xffeb0024 /* 16 bit SCIF */ 1823f6c8e36SNobuhiro Iwamatsu # define SCSPTR2 0xffec0024 /* 16 bit SCIF */ 1833f6c8e36SNobuhiro Iwamatsu # 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if defined(CONFIG_CPU_SH7201) 1983f6c8e36SNobuhiro Iwamatsu # define SCSPTR4 0xfffeA020 /* 16 bit SCIF */ 1993f6c8e36SNobuhiro Iwamatsu # define SCSPTR5 0xfffeA820 /* 16 bit SCIF */ 2003f6c8e36SNobuhiro Iwamatsu # define SCSPTR6 0xfffeB020 /* 16 bit SCIF */ 2013f6c8e36SNobuhiro Iwamatsu # define SCSPTR7 0xfffeB820 /* 16 bit SCIF */ 2023f6c8e36SNobuhiro Iwamatsu # endif 2033f6c8e36SNobuhiro Iwamatsu # define SCSCR_INIT(port) 0x38 /* TIE=0,RIE=0,TE=1,RE=1,REIE=1 */ 20499744b7eSPhil Edworthy #elif defined(CONFIG_CPU_SH7269) 20599744b7eSPhil Edworthy # define SCSPTR0 0xe8007020 /* 16 bit SCIF */ 20699744b7eSPhil Edworthy # define SCSPTR1 0xe8007820 /* 16 bit SCIF */ 20799744b7eSPhil Edworthy # define SCSPTR2 0xe8008020 /* 16 bit SCIF */ 20899744b7eSPhil Edworthy # define SCSPTR3 0xe8008820 /* 16 bit SCIF */ 20999744b7eSPhil Edworthy # define SCSPTR4 0xe8009020 /* 16 bit SCIF */ 21099744b7eSPhil Edworthy # define SCSPTR5 0xe8009820 /* 16 bit SCIF */ 21199744b7eSPhil Edworthy # define SCSPTR6 0xe800a020 /* 16 bit SCIF */ 21299744b7eSPhil Edworthy # define SCSPTR7 0xe800a820 /* 16 bit SCIF */ 21399744b7eSPhil Edworthy # define SCSCR_INIT(port) 0x38 /* TIE=0,RIE=0,TE=1,RE=1,REIE=1 */ 2143f6c8e36SNobuhiro Iwamatsu #elif defined(CONFIG_CPU_SH7619) 2153f6c8e36SNobuhiro Iwamatsu # define SCSPTR0 0xf8400020 /* 16 bit SCIF */ 2163f6c8e36SNobuhiro Iwamatsu # define SCSPTR1 0xf8410020 /* 16 bit SCIF */ 2173f6c8e36SNobuhiro Iwamatsu # define SCSPTR2 0xf8420020 /* 16 bit SCIF */ 2183f6c8e36SNobuhiro Iwamatsu # define SCIF_ORER 0x0001 /* overrun error bit */ 2193f6c8e36SNobuhiro Iwamatsu # define SCSCR_INIT(port) 0x38 /* TIE=0,RIE=0,TE=1,RE=1,REIE=1 */ 2203f6c8e36SNobuhiro Iwamatsu #elif defined(CONFIG_CPU_SHX3) 2213f6c8e36SNobuhiro Iwamatsu # define SCSPTR0 0xffc30020 /* 16 bit SCIF */ 2223f6c8e36SNobuhiro Iwamatsu # define SCSPTR1 0xffc40020 /* 16 bit SCIF */ 2233f6c8e36SNobuhiro Iwamatsu # define SCSPTR2 0xffc50020 /* 16 bit SCIF */ 2243f6c8e36SNobuhiro Iwamatsu # define SCSPTR3 0xffc60020 /* 16 bit SCIF */ 2253f6c8e36SNobuhiro Iwamatsu # define SCIF_ORER 0x0001 /* Overrun error bit */ 2263f6c8e36SNobuhiro Iwamatsu # define SCSCR_INIT(port) 0x38 /* TIE=0,RIE=0,TE=1,RE=1,REIE=1 */ 227*48ca882cSNobuhiro Iwamatsu #elif defined(CONFIG_R8A7790) 228*48ca882cSNobuhiro Iwamatsu # define SCIF_ORER 0x0001 229*48ca882cSNobuhiro Iwamatsu # define SCSCR_INIT(port) 0x32 /* TIE=0,RIE=0,TE=1,RE=1,REIE=0, */ 2303f6c8e36SNobuhiro Iwamatsu #else 2313f6c8e36SNobuhiro Iwamatsu # error CPU subtype not defined 2323f6c8e36SNobuhiro Iwamatsu #endif 2333f6c8e36SNobuhiro Iwamatsu 2343f6c8e36SNobuhiro Iwamatsu /* SCSCR */ 2353f6c8e36SNobuhiro Iwamatsu #define SCI_CTRL_FLAGS_TIE 0x80 /* all */ 2363f6c8e36SNobuhiro Iwamatsu #define SCI_CTRL_FLAGS_RIE 0x40 /* all */ 2373f6c8e36SNobuhiro Iwamatsu #define SCI_CTRL_FLAGS_TE 0x20 /* all */ 2383f6c8e36SNobuhiro Iwamatsu #define SCI_CTRL_FLAGS_RE 0x10 /* all */ 2393f6c8e36SNobuhiro Iwamatsu #if defined(CONFIG_CPU_SH7750) || \ 2403f6c8e36SNobuhiro Iwamatsu defined(CONFIG_CPU_SH7091) || \ 2413f6c8e36SNobuhiro Iwamatsu defined(CONFIG_CPU_SH7750R) || \ 2423f6c8e36SNobuhiro Iwamatsu defined(CONFIG_CPU_SH7722) || \ 2432a57e7ecSNobuhiro Iwamatsu defined(CONFIG_CPU_SH7734) || \ 2443f6c8e36SNobuhiro Iwamatsu defined(CONFIG_CPU_SH7750S) || \ 2453f6c8e36SNobuhiro Iwamatsu defined(CONFIG_CPU_SH7751) || \ 2463f6c8e36SNobuhiro Iwamatsu defined(CONFIG_CPU_SH7751R) || \ 2473f6c8e36SNobuhiro Iwamatsu defined(CONFIG_CPU_SH7763) || \ 2483f6c8e36SNobuhiro Iwamatsu defined(CONFIG_CPU_SH7780) || \ 2493f6c8e36SNobuhiro Iwamatsu defined(CONFIG_CPU_SH7785) || \ 2503f6c8e36SNobuhiro Iwamatsu defined(CONFIG_CPU_SH7786) || \ 2513f6c8e36SNobuhiro Iwamatsu defined(CONFIG_CPU_SHX3) 2523f6c8e36SNobuhiro Iwamatsu #define SCI_CTRL_FLAGS_REIE 0x08 /* 7750 SCIF */ 2533f6c8e36SNobuhiro Iwamatsu #elif defined(CONFIG_CPU_SH7724) 2543f6c8e36SNobuhiro Iwamatsu #define SCI_CTRL_FLAGS_REIE ((port)->type == PORT_SCIFA ? 0 : 8) 2553f6c8e36SNobuhiro Iwamatsu #else 2563f6c8e36SNobuhiro Iwamatsu #define SCI_CTRL_FLAGS_REIE 0 2573f6c8e36SNobuhiro Iwamatsu #endif 2583f6c8e36SNobuhiro Iwamatsu /* SCI_CTRL_FLAGS_MPIE 0x08 * 7707 SCI, 7708 SCI, 7709 SCI, 7750 SCI */ 2593f6c8e36SNobuhiro Iwamatsu /* SCI_CTRL_FLAGS_TEIE 0x04 * 7707 SCI, 7708 SCI, 7709 SCI, 7750 SCI */ 2603f6c8e36SNobuhiro Iwamatsu /* SCI_CTRL_FLAGS_CKE1 0x02 * all */ 2613f6c8e36SNobuhiro Iwamatsu /* SCI_CTRL_FLAGS_CKE0 0x01 * 7707 SCI/SCIF, 7708 SCI, 7709 SCI/SCIF, 7750 SCI */ 2623f6c8e36SNobuhiro Iwamatsu 2633f6c8e36SNobuhiro Iwamatsu /* SCxSR SCI */ 2643f6c8e36SNobuhiro Iwamatsu #define SCI_TDRE 0x80 /* 7707 SCI, 7708 SCI, 7709 SCI, 7750 SCI */ 2653f6c8e36SNobuhiro Iwamatsu #define SCI_RDRF 0x40 /* 7707 SCI, 7708 SCI, 7709 SCI, 7750 SCI */ 2663f6c8e36SNobuhiro Iwamatsu #define SCI_ORER 0x20 /* 7707 SCI, 7708 SCI, 7709 SCI, 7750 SCI */ 2673f6c8e36SNobuhiro Iwamatsu #define SCI_FER 0x10 /* 7707 SCI, 7708 SCI, 7709 SCI, 7750 SCI */ 2683f6c8e36SNobuhiro Iwamatsu #define SCI_PER 0x08 /* 7707 SCI, 7708 SCI, 7709 SCI, 7750 SCI */ 2693f6c8e36SNobuhiro Iwamatsu #define SCI_TEND 0x04 /* 7707 SCI, 7708 SCI, 7709 SCI, 7750 SCI */ 2703f6c8e36SNobuhiro Iwamatsu /* SCI_MPB 0x02 * 7707 SCI, 7708 SCI, 7709 SCI, 7750 SCI */ 2713f6c8e36SNobuhiro Iwamatsu /* SCI_MPBT 0x01 * 7707 SCI, 7708 SCI, 7709 SCI, 7750 SCI */ 2723f6c8e36SNobuhiro Iwamatsu 2733f6c8e36SNobuhiro Iwamatsu #define SCI_ERRORS ( SCI_PER | SCI_FER | SCI_ORER) 2743f6c8e36SNobuhiro Iwamatsu 2753f6c8e36SNobuhiro Iwamatsu /* SCxSR SCIF */ 2763f6c8e36SNobuhiro Iwamatsu #define SCIF_ER 0x0080 /* 7705 SCIF, 7707 SCIF, 7709 SCIF, 7750 SCIF */ 2773f6c8e36SNobuhiro Iwamatsu #define SCIF_TEND 0x0040 /* 7705 SCIF, 7707 SCIF, 7709 SCIF, 7750 SCIF */ 2783f6c8e36SNobuhiro Iwamatsu #define SCIF_TDFE 0x0020 /* 7705 SCIF, 7707 SCIF, 7709 SCIF, 7750 SCIF */ 2793f6c8e36SNobuhiro Iwamatsu #define SCIF_BRK 0x0010 /* 7705 SCIF, 7707 SCIF, 7709 SCIF, 7750 SCIF */ 2803f6c8e36SNobuhiro Iwamatsu #define SCIF_FER 0x0008 /* 7705 SCIF, 7707 SCIF, 7709 SCIF, 7750 SCIF */ 2813f6c8e36SNobuhiro Iwamatsu #define SCIF_PER 0x0004 /* 7705 SCIF, 7707 SCIF, 7709 SCIF, 7750 SCIF */ 2823f6c8e36SNobuhiro Iwamatsu #define SCIF_RDF 0x0002 /* 7705 SCIF, 7707 SCIF, 7709 SCIF, 7750 SCIF */ 2833f6c8e36SNobuhiro Iwamatsu #define SCIF_DR 0x0001 /* 7705 SCIF, 7707 SCIF, 7709 SCIF, 7750 SCIF */ 2843f6c8e36SNobuhiro Iwamatsu 2853f6c8e36SNobuhiro Iwamatsu #if defined(CONFIG_CPU_SH7705) || \ 2863f6c8e36SNobuhiro Iwamatsu defined(CONFIG_CPU_SH7720) || \ 2873f6c8e36SNobuhiro Iwamatsu defined(CONFIG_CPU_SH7721) || \ 2883f6c8e36SNobuhiro Iwamatsu defined(CONFIG_ARCH_SH7367) || \ 2893f6c8e36SNobuhiro Iwamatsu defined(CONFIG_ARCH_SH7377) || \ 290c3d6a357SNobuhiro Iwamatsu defined(CONFIG_ARCH_SH7372) || \ 291d61678e0SHideyuki Sano defined(CONFIG_SH73A0) || \ 292d61678e0SHideyuki Sano defined(CONFIG_R8A7740) 2933f6c8e36SNobuhiro Iwamatsu # define SCIF_ORER 0x0200 2943f6c8e36SNobuhiro Iwamatsu # define SCIF_ERRORS (SCIF_PER | SCIF_FER | SCIF_ER | SCIF_BRK | SCIF_ORER) 2953f6c8e36SNobuhiro Iwamatsu # define SCIF_RFDC_MASK 0x007f 2963f6c8e36SNobuhiro Iwamatsu # define SCIF_TXROOM_MAX 64 2973f6c8e36SNobuhiro Iwamatsu #elif defined(CONFIG_CPU_SH7763) 2983f6c8e36SNobuhiro Iwamatsu # define SCIF_ERRORS (SCIF_PER | SCIF_FER | SCIF_ER | SCIF_BRK) 2993f6c8e36SNobuhiro Iwamatsu # define SCIF_RFDC_MASK 0x007f 3003f6c8e36SNobuhiro Iwamatsu # define SCIF_TXROOM_MAX 64 3013f6c8e36SNobuhiro Iwamatsu /* SH7763 SCIF2 support */ 3023f6c8e36SNobuhiro Iwamatsu # define SCIF2_RFDC_MASK 0x001f 3033f6c8e36SNobuhiro Iwamatsu # define SCIF2_TXROOM_MAX 16 304*48ca882cSNobuhiro Iwamatsu #elif defined(CONFIG_R8A7790) 305*48ca882cSNobuhiro Iwamatsu # define SCIF_ERRORS (SCIF_PER | SCIF_FER | SCIF_ER | SCIF_BRK) 306*48ca882cSNobuhiro Iwamatsu # define SCIF_RFDC_MASK 0x003f 3073f6c8e36SNobuhiro Iwamatsu #else 3083f6c8e36SNobuhiro Iwamatsu # define SCIF_ERRORS (SCIF_PER | SCIF_FER | SCIF_ER | SCIF_BRK) 3093f6c8e36SNobuhiro Iwamatsu # define SCIF_RFDC_MASK 0x001f 3103f6c8e36SNobuhiro Iwamatsu # define SCIF_TXROOM_MAX 16 3113f6c8e36SNobuhiro Iwamatsu #endif 3123f6c8e36SNobuhiro Iwamatsu 3133f6c8e36SNobuhiro Iwamatsu #ifndef SCIF_ORER 3143f6c8e36SNobuhiro Iwamatsu #define SCIF_ORER 0x0000 3153f6c8e36SNobuhiro Iwamatsu #endif 3163f6c8e36SNobuhiro Iwamatsu 3173f6c8e36SNobuhiro Iwamatsu #define SCxSR_TEND(port)\ 3183f6c8e36SNobuhiro Iwamatsu (((port)->type == PORT_SCI) ? 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SCxSR_RDxF_CLEAR(port) (((port)->type == PORT_SCI) ? 0xbc : 0x00fc) 3483f6c8e36SNobuhiro Iwamatsu # define SCxSR_ERROR_CLEAR(port) (((port)->type == PORT_SCI) ? 0xc4 : 0x0073) 3493f6c8e36SNobuhiro Iwamatsu # define SCxSR_TDxE_CLEAR(port) (((port)->type == PORT_SCI) ? 0x78 : 0x00df) 3503f6c8e36SNobuhiro Iwamatsu # define SCxSR_BREAK_CLEAR(port) (((port)->type == PORT_SCI) ? 0xc4 : 0x00e3) 3513f6c8e36SNobuhiro Iwamatsu #endif 3523f6c8e36SNobuhiro Iwamatsu 3533f6c8e36SNobuhiro Iwamatsu /* SCFCR */ 3543f6c8e36SNobuhiro Iwamatsu #define SCFCR_RFRST 0x0002 3553f6c8e36SNobuhiro Iwamatsu #define SCFCR_TFRST 0x0004 3563f6c8e36SNobuhiro Iwamatsu #define SCFCR_TCRST 0x4000 3573f6c8e36SNobuhiro Iwamatsu #define SCFCR_MCE 0x0008 3583f6c8e36SNobuhiro Iwamatsu 3593f6c8e36SNobuhiro Iwamatsu #define SCI_MAJOR 204 3603f6c8e36SNobuhiro Iwamatsu #define SCI_MINOR_START 8 3613f6c8e36SNobuhiro Iwamatsu 3623f6c8e36SNobuhiro Iwamatsu /* Generic serial flags */ 3633f6c8e36SNobuhiro Iwamatsu #define SCI_RX_THROTTLE 0x0000001 3643f6c8e36SNobuhiro Iwamatsu 3653f6c8e36SNobuhiro Iwamatsu #define SCI_MAGIC 0xbabeface 3663f6c8e36SNobuhiro Iwamatsu 3673f6c8e36SNobuhiro Iwamatsu /* 3683f6c8e36SNobuhiro Iwamatsu * Events are used to schedule things to happen at timer-interrupt 3693f6c8e36SNobuhiro Iwamatsu * time, instead of at rs interrupt time. 3703f6c8e36SNobuhiro Iwamatsu */ 3713f6c8e36SNobuhiro Iwamatsu #define SCI_EVENT_WRITE_WAKEUP 0 3723f6c8e36SNobuhiro Iwamatsu 3733f6c8e36SNobuhiro Iwamatsu #define SCI_IN(size, offset)\ 3743f6c8e36SNobuhiro Iwamatsu if ((size) == 8) {\ 3753f6c8e36SNobuhiro Iwamatsu return readb(port->membase + (offset));\ 3763f6c8e36SNobuhiro Iwamatsu } else {\ 3773f6c8e36SNobuhiro Iwamatsu return readw(port->membase + (offset));\ 3783f6c8e36SNobuhiro Iwamatsu } 3793f6c8e36SNobuhiro Iwamatsu #define SCI_OUT(size, offset, value)\ 3803f6c8e36SNobuhiro Iwamatsu if ((size) == 8) {\ 3813f6c8e36SNobuhiro Iwamatsu writeb(value, port->membase + (offset));\ 3823f6c8e36SNobuhiro Iwamatsu } else if ((size) == 16) {\ 3833f6c8e36SNobuhiro Iwamatsu writew(value, port->membase + (offset));\ 3843f6c8e36SNobuhiro Iwamatsu } 3853f6c8e36SNobuhiro Iwamatsu 3863f6c8e36SNobuhiro Iwamatsu #define CPU_SCIx_FNS(name, sci_offset, sci_size, scif_offset, scif_size)\ 3873f6c8e36SNobuhiro Iwamatsu static inline unsigned int sci_##name##_in(struct uart_port *port) {\ 3883f6c8e36SNobuhiro Iwamatsu if (port->type == PORT_SCIF || port->type == PORT_SCIFB) {\ 3893f6c8e36SNobuhiro Iwamatsu SCI_IN(scif_size, scif_offset)\ 3903f6c8e36SNobuhiro Iwamatsu } else { /* PORT_SCI or PORT_SCIFA */\ 3913f6c8e36SNobuhiro Iwamatsu SCI_IN(sci_size, sci_offset);\ 3923f6c8e36SNobuhiro Iwamatsu }\ 3933f6c8e36SNobuhiro Iwamatsu }\ 3943f6c8e36SNobuhiro Iwamatsu static inline void sci_##name##_out(struct uart_port *port,\ 3953f6c8e36SNobuhiro Iwamatsu unsigned int value) {\ 3963f6c8e36SNobuhiro Iwamatsu if (port->type == PORT_SCIF || port->type == PORT_SCIFB) {\ 3973f6c8e36SNobuhiro Iwamatsu SCI_OUT(scif_size, scif_offset, value)\ 3983f6c8e36SNobuhiro Iwamatsu } else { /* PORT_SCI or PORT_SCIFA */\ 3993f6c8e36SNobuhiro Iwamatsu SCI_OUT(sci_size, sci_offset, value);\ 4003f6c8e36SNobuhiro Iwamatsu }\ 4013f6c8e36SNobuhiro Iwamatsu } 4023f6c8e36SNobuhiro Iwamatsu 4033f6c8e36SNobuhiro Iwamatsu #ifdef CONFIG_H8300 4043f6c8e36SNobuhiro Iwamatsu /* h8300 don't have SCIF */ 4053f6c8e36SNobuhiro Iwamatsu #define CPU_SCIF_FNS(name) \ 4063f6c8e36SNobuhiro Iwamatsu static inline unsigned int sci_##name##_in(struct uart_port *port) {\ 4073f6c8e36SNobuhiro Iwamatsu return 0;\ 4083f6c8e36SNobuhiro Iwamatsu }\ 4093f6c8e36SNobuhiro Iwamatsu static inline void sci_##name##_out(struct uart_port *port,\ 4103f6c8e36SNobuhiro Iwamatsu unsigned int value) {\ 4113f6c8e36SNobuhiro Iwamatsu } 4123f6c8e36SNobuhiro Iwamatsu #else 4133f6c8e36SNobuhiro Iwamatsu #define CPU_SCIF_FNS(name, scif_offset, scif_size) \ 4143f6c8e36SNobuhiro Iwamatsu static inline unsigned int sci_##name##_in(struct uart_port *port) {\ 4153f6c8e36SNobuhiro Iwamatsu SCI_IN(scif_size, scif_offset);\ 4163f6c8e36SNobuhiro Iwamatsu }\ 4173f6c8e36SNobuhiro Iwamatsu static inline void sci_##name##_out(struct uart_port *port,\ 4183f6c8e36SNobuhiro Iwamatsu unsigned int value) {\ 4193f6c8e36SNobuhiro Iwamatsu SCI_OUT(scif_size, scif_offset, value);\ 4203f6c8e36SNobuhiro Iwamatsu } 4213f6c8e36SNobuhiro Iwamatsu #endif 4223f6c8e36SNobuhiro Iwamatsu 4233f6c8e36SNobuhiro Iwamatsu #define CPU_SCI_FNS(name, sci_offset, sci_size)\ 4243f6c8e36SNobuhiro Iwamatsu static inline unsigned int sci_##name##_in(struct uart_port *port) {\ 4253f6c8e36SNobuhiro Iwamatsu SCI_IN(sci_size, sci_offset);\ 4263f6c8e36SNobuhiro Iwamatsu }\ 4273f6c8e36SNobuhiro Iwamatsu static inline void sci_##name##_out(struct uart_port *port,\ 4283f6c8e36SNobuhiro Iwamatsu unsigned int value) {\ 4293f6c8e36SNobuhiro Iwamatsu SCI_OUT(sci_size, sci_offset, value);\ 4303f6c8e36SNobuhiro Iwamatsu } 4313f6c8e36SNobuhiro Iwamatsu 4323f6c8e36SNobuhiro Iwamatsu #if defined(CONFIG_SH3) || \ 4333f6c8e36SNobuhiro Iwamatsu defined(CONFIG_ARCH_SH7367) || \ 4343f6c8e36SNobuhiro Iwamatsu defined(CONFIG_ARCH_SH7377) || \ 435c3d6a357SNobuhiro Iwamatsu defined(CONFIG_ARCH_SH7372) || \ 436d61678e0SHideyuki Sano defined(CONFIG_SH73A0) || \ 437d61678e0SHideyuki Sano defined(CONFIG_R8A7740) 4383f6c8e36SNobuhiro Iwamatsu #if defined(CONFIG_CPU_SH7710) || defined(CONFIG_CPU_SH7712) 4393f6c8e36SNobuhiro Iwamatsu #define SCIx_FNS(name, sh3_sci_offset, sh3_sci_size,\ 4403f6c8e36SNobuhiro Iwamatsu sh4_sci_offset, sh4_sci_size, \ 4413f6c8e36SNobuhiro Iwamatsu sh3_scif_offset, sh3_scif_size, \ 4423f6c8e36SNobuhiro Iwamatsu sh4_scif_offset, sh4_scif_size, \ 4433f6c8e36SNobuhiro Iwamatsu h8_sci_offset, h8_sci_size) \ 4443f6c8e36SNobuhiro Iwamatsu CPU_SCIx_FNS(name, sh4_sci_offset, sh4_sci_size,\ 4453f6c8e36SNobuhiro Iwamatsu sh4_scif_offset, sh4_scif_size) 4463f6c8e36SNobuhiro Iwamatsu #define SCIF_FNS(name, sh3_scif_offset, sh3_scif_size,\ 4473f6c8e36SNobuhiro Iwamatsu sh4_scif_offset, sh4_scif_size) \ 4483f6c8e36SNobuhiro Iwamatsu CPU_SCIF_FNS(name, sh4_scif_offset, sh4_scif_size) 4493f6c8e36SNobuhiro Iwamatsu #elif defined(CONFIG_CPU_SH7705) || \ 4503f6c8e36SNobuhiro Iwamatsu defined(CONFIG_CPU_SH7720) || \ 4513f6c8e36SNobuhiro Iwamatsu defined(CONFIG_CPU_SH7721) || \ 4523f6c8e36SNobuhiro Iwamatsu defined(CONFIG_ARCH_SH7367) || \ 453c3d6a357SNobuhiro Iwamatsu defined(CONFIG_ARCH_SH7377) || \ 454c3d6a357SNobuhiro Iwamatsu defined(CONFIG_SH73A0) 4553f6c8e36SNobuhiro Iwamatsu #define SCIF_FNS(name, scif_offset, scif_size) \ 4563f6c8e36SNobuhiro Iwamatsu CPU_SCIF_FNS(name, scif_offset, scif_size) 457d61678e0SHideyuki Sano #elif defined(CONFIG_ARCH_SH7372) || \ 458d61678e0SHideyuki Sano defined(CONFIG_R8A7740) 4593f6c8e36SNobuhiro Iwamatsu #define SCIx_FNS(name, sh4_scifa_offset, sh4_scifa_size,\ 4603f6c8e36SNobuhiro Iwamatsu sh4_scifb_offset, sh4_scifb_size) \ 4613f6c8e36SNobuhiro Iwamatsu CPU_SCIx_FNS(name, sh4_scifa_offset, sh4_scifa_size,\ 4623f6c8e36SNobuhiro Iwamatsu sh4_scifb_offset, sh4_scifb_size) 4633f6c8e36SNobuhiro Iwamatsu #define SCIF_FNS(name, scif_offset, scif_size) \ 4643f6c8e36SNobuhiro Iwamatsu CPU_SCIF_FNS(name, scif_offset, scif_size) 4653f6c8e36SNobuhiro Iwamatsu #else 4663f6c8e36SNobuhiro Iwamatsu #define SCIx_FNS(name, sh3_sci_offset, sh3_sci_size,\ 4673f6c8e36SNobuhiro Iwamatsu sh4_sci_offset, sh4_sci_size, \ 4683f6c8e36SNobuhiro Iwamatsu sh3_scif_offset, sh3_scif_size,\ 4693f6c8e36SNobuhiro Iwamatsu sh4_scif_offset, sh4_scif_size, \ 4703f6c8e36SNobuhiro Iwamatsu h8_sci_offset, h8_sci_size) \ 4713f6c8e36SNobuhiro Iwamatsu CPU_SCIx_FNS(name, sh3_sci_offset, sh3_sci_size,\ 4723f6c8e36SNobuhiro Iwamatsu sh3_scif_offset, sh3_scif_size) 4733f6c8e36SNobuhiro Iwamatsu #define SCIF_FNS(name, sh3_scif_offset, sh3_scif_size,\ 4743f6c8e36SNobuhiro Iwamatsu sh4_scif_offset, sh4_scif_size) \ 4753f6c8e36SNobuhiro Iwamatsu CPU_SCIF_FNS(name, sh3_scif_offset, sh3_scif_size) 4763f6c8e36SNobuhiro Iwamatsu #endif 4773f6c8e36SNobuhiro Iwamatsu #elif defined(__H8300H__) || defined(__H8300S__) 4783f6c8e36SNobuhiro Iwamatsu #define SCIx_FNS(name, sh3_sci_offset, sh3_sci_size,\ 4793f6c8e36SNobuhiro Iwamatsu sh4_sci_offset, sh4_sci_size, \ 4803f6c8e36SNobuhiro Iwamatsu sh3_scif_offset, sh3_scif_size,\ 4813f6c8e36SNobuhiro Iwamatsu sh4_scif_offset, sh4_scif_size, \ 4823f6c8e36SNobuhiro Iwamatsu h8_sci_offset, h8_sci_size) \ 4833f6c8e36SNobuhiro Iwamatsu CPU_SCI_FNS(name, h8_sci_offset, h8_sci_size) 4843f6c8e36SNobuhiro Iwamatsu #define SCIF_FNS(name, sh3_scif_offset, sh3_scif_size,\ 4853f6c8e36SNobuhiro Iwamatsu sh4_scif_offset, sh4_scif_size) \ 4863f6c8e36SNobuhiro Iwamatsu CPU_SCIF_FNS(name) 4873f6c8e36SNobuhiro Iwamatsu #elif defined(CONFIG_CPU_SH7723) || defined(CONFIG_CPU_SH7724) 4883f6c8e36SNobuhiro Iwamatsu #define SCIx_FNS(name, sh4_scifa_offset, sh4_scifa_size,\ 4893f6c8e36SNobuhiro Iwamatsu sh4_scif_offset, sh4_scif_size) \ 4903f6c8e36SNobuhiro Iwamatsu CPU_SCIx_FNS(name, sh4_scifa_offset, sh4_scifa_size,\ 4913f6c8e36SNobuhiro Iwamatsu sh4_scif_offset, sh4_scif_size) 4923f6c8e36SNobuhiro Iwamatsu #define SCIF_FNS(name, sh4_scif_offset, sh4_scif_size) \ 4933f6c8e36SNobuhiro Iwamatsu CPU_SCIF_FNS(name, sh4_scif_offset, sh4_scif_size) 4943f6c8e36SNobuhiro Iwamatsu #else 4953f6c8e36SNobuhiro Iwamatsu #define SCIx_FNS(name, sh3_sci_offset, sh3_sci_size,\ 4963f6c8e36SNobuhiro Iwamatsu sh4_sci_offset, sh4_sci_size, \ 4973f6c8e36SNobuhiro Iwamatsu sh3_scif_offset, sh3_scif_size,\ 4983f6c8e36SNobuhiro Iwamatsu sh4_scif_offset, sh4_scif_size, \ 4993f6c8e36SNobuhiro Iwamatsu h8_sci_offset, h8_sci_size) \ 5003f6c8e36SNobuhiro Iwamatsu CPU_SCIx_FNS(name, sh4_sci_offset, sh4_sci_size,\ 5013f6c8e36SNobuhiro Iwamatsu sh4_scif_offset, sh4_scif_size) 5023f6c8e36SNobuhiro Iwamatsu #define SCIF_FNS(name, sh3_scif_offset, sh3_scif_size, \ 5033f6c8e36SNobuhiro Iwamatsu sh4_scif_offset, sh4_scif_size) \ 5043f6c8e36SNobuhiro Iwamatsu CPU_SCIF_FNS(name, sh4_scif_offset, sh4_scif_size) 5053f6c8e36SNobuhiro Iwamatsu #endif 5063f6c8e36SNobuhiro Iwamatsu 5073f6c8e36SNobuhiro Iwamatsu #if defined(CONFIG_CPU_SH7705) || \ 5083f6c8e36SNobuhiro Iwamatsu defined(CONFIG_CPU_SH7720) || \ 5093f6c8e36SNobuhiro Iwamatsu defined(CONFIG_CPU_SH7721) || \ 5103f6c8e36SNobuhiro Iwamatsu defined(CONFIG_ARCH_SH7367) || \ 511c3d6a357SNobuhiro Iwamatsu defined(CONFIG_ARCH_SH7377) || \ 512c3d6a357SNobuhiro Iwamatsu defined(CONFIG_SH73A0) 5133f6c8e36SNobuhiro Iwamatsu 5143f6c8e36SNobuhiro Iwamatsu SCIF_FNS(SCSMR, 0x00, 16) 5153f6c8e36SNobuhiro Iwamatsu SCIF_FNS(SCBRR, 0x04, 8) 5163f6c8e36SNobuhiro Iwamatsu SCIF_FNS(SCSCR, 0x08, 16) 5173f6c8e36SNobuhiro Iwamatsu SCIF_FNS(SCTDSR, 0x0c, 8) 5183f6c8e36SNobuhiro Iwamatsu SCIF_FNS(SCFER, 0x10, 16) 5193f6c8e36SNobuhiro Iwamatsu SCIF_FNS(SCxSR, 0x14, 16) 5203f6c8e36SNobuhiro Iwamatsu SCIF_FNS(SCFCR, 0x18, 16) 5213f6c8e36SNobuhiro Iwamatsu SCIF_FNS(SCFDR, 0x1c, 16) 5223f6c8e36SNobuhiro Iwamatsu SCIF_FNS(SCxTDR, 0x20, 8) 5233f6c8e36SNobuhiro Iwamatsu SCIF_FNS(SCxRDR, 0x24, 8) 5243f6c8e36SNobuhiro Iwamatsu SCIF_FNS(SCLSR, 0x00, 0) 525d61678e0SHideyuki Sano #elif defined(CONFIG_ARCH_SH7372) || \ 526d61678e0SHideyuki Sano defined(CONFIG_R8A7740) 5273f6c8e36SNobuhiro Iwamatsu SCIF_FNS(SCSMR, 0x00, 16) 5283f6c8e36SNobuhiro Iwamatsu SCIF_FNS(SCBRR, 0x04, 8) 5293f6c8e36SNobuhiro Iwamatsu SCIF_FNS(SCSCR, 0x08, 16) 5303f6c8e36SNobuhiro Iwamatsu SCIF_FNS(SCTDSR, 0x0c, 16) 5313f6c8e36SNobuhiro Iwamatsu SCIF_FNS(SCFER, 0x10, 16) 5323f6c8e36SNobuhiro Iwamatsu SCIF_FNS(SCxSR, 0x14, 16) 5333f6c8e36SNobuhiro Iwamatsu SCIF_FNS(SCFCR, 0x18, 16) 5343f6c8e36SNobuhiro Iwamatsu SCIF_FNS(SCFDR, 0x1c, 16) 5353f6c8e36SNobuhiro Iwamatsu SCIF_FNS(SCTFDR, 0x38, 16) 5363f6c8e36SNobuhiro Iwamatsu SCIF_FNS(SCRFDR, 0x3c, 16) 5373f6c8e36SNobuhiro Iwamatsu SCIx_FNS(SCxTDR, 0x20, 8, 0x40, 8) 5383f6c8e36SNobuhiro Iwamatsu SCIx_FNS(SCxRDR, 0x24, 8, 0x60, 8) 5393f6c8e36SNobuhiro Iwamatsu SCIF_FNS(SCLSR, 0x00, 0) 5403f6c8e36SNobuhiro Iwamatsu #elif defined(CONFIG_CPU_SH7723) ||\ 5413f6c8e36SNobuhiro Iwamatsu defined(CONFIG_CPU_SH7724) 5423f6c8e36SNobuhiro Iwamatsu SCIx_FNS(SCSMR, 0x00, 16, 0x00, 16) 5433f6c8e36SNobuhiro Iwamatsu SCIx_FNS(SCBRR, 0x04, 8, 0x04, 8) 5443f6c8e36SNobuhiro Iwamatsu SCIx_FNS(SCSCR, 0x08, 16, 0x08, 16) 5453f6c8e36SNobuhiro Iwamatsu SCIx_FNS(SCxTDR, 0x20, 8, 0x0c, 8) 5463f6c8e36SNobuhiro Iwamatsu SCIx_FNS(SCxSR, 0x14, 16, 0x10, 16) 5473f6c8e36SNobuhiro Iwamatsu SCIx_FNS(SCxRDR, 0x24, 8, 0x14, 8) 5483f6c8e36SNobuhiro Iwamatsu SCIx_FNS(SCSPTR, 0, 0, 0, 0) 5493f6c8e36SNobuhiro Iwamatsu SCIF_FNS(SCTDSR, 0x0c, 8) 5503f6c8e36SNobuhiro Iwamatsu SCIF_FNS(SCFER, 0x10, 16) 5513f6c8e36SNobuhiro Iwamatsu SCIF_FNS(SCFCR, 0x18, 16) 5523f6c8e36SNobuhiro Iwamatsu SCIF_FNS(SCFDR, 0x1c, 16) 5533f6c8e36SNobuhiro Iwamatsu SCIF_FNS(SCLSR, 0x24, 16) 5543f6c8e36SNobuhiro Iwamatsu #else 5553f6c8e36SNobuhiro Iwamatsu /* reg SCI/SH3 SCI/SH4 SCIF/SH3 SCIF/SH4 SCI/H8*/ 5563f6c8e36SNobuhiro Iwamatsu /* name off sz off sz off sz off sz off sz*/ 5573f6c8e36SNobuhiro Iwamatsu SCIx_FNS(SCSMR, 0x00, 8, 0x00, 8, 0x00, 8, 0x00, 16, 0x00, 8) 5583f6c8e36SNobuhiro Iwamatsu SCIx_FNS(SCBRR, 0x02, 8, 0x04, 8, 0x02, 8, 0x04, 8, 0x01, 8) 5593f6c8e36SNobuhiro Iwamatsu SCIx_FNS(SCSCR, 0x04, 8, 0x08, 8, 0x04, 8, 0x08, 16, 0x02, 8) 5603f6c8e36SNobuhiro Iwamatsu SCIx_FNS(SCxTDR, 0x06, 8, 0x0c, 8, 0x06, 8, 0x0C, 8, 0x03, 8) 5613f6c8e36SNobuhiro Iwamatsu SCIx_FNS(SCxSR, 0x08, 8, 0x10, 8, 0x08, 16, 0x10, 16, 0x04, 8) 5623f6c8e36SNobuhiro Iwamatsu SCIx_FNS(SCxRDR, 0x0a, 8, 0x14, 8, 0x0A, 8, 0x14, 8, 0x05, 8) 5633f6c8e36SNobuhiro Iwamatsu SCIF_FNS(SCFCR, 0x0c, 8, 0x18, 16) 5643f6c8e36SNobuhiro Iwamatsu #if defined(CONFIG_CPU_SH7760) || \ 5653f6c8e36SNobuhiro Iwamatsu defined(CONFIG_CPU_SH7780) || \ 5663f6c8e36SNobuhiro Iwamatsu defined(CONFIG_CPU_SH7785) || \ 5673f6c8e36SNobuhiro Iwamatsu defined(CONFIG_CPU_SH7786) 5683f6c8e36SNobuhiro Iwamatsu SCIF_FNS(SCFDR, 0x0e, 16, 0x1C, 16) 5693f6c8e36SNobuhiro Iwamatsu SCIF_FNS(SCTFDR, 0x0e, 16, 0x1C, 16) 5703f6c8e36SNobuhiro Iwamatsu SCIF_FNS(SCRFDR, 0x0e, 16, 0x20, 16) 5713f6c8e36SNobuhiro Iwamatsu SCIF_FNS(SCSPTR, 0, 0, 0x24, 16) 5723f6c8e36SNobuhiro Iwamatsu SCIF_FNS(SCLSR, 0, 0, 0x28, 16) 5733f6c8e36SNobuhiro Iwamatsu #elif defined(CONFIG_CPU_SH7763) 5743f6c8e36SNobuhiro Iwamatsu SCIF_FNS(SCFDR, 0, 0, 0x1C, 16) 5753f6c8e36SNobuhiro Iwamatsu SCIF_FNS(SCSPTR2, 0, 0, 0x20, 16) 5763f6c8e36SNobuhiro Iwamatsu SCIF_FNS(SCLSR2, 0, 0, 0x24, 16) 5773f6c8e36SNobuhiro Iwamatsu SCIF_FNS(SCTFDR, 0x0e, 16, 0x1C, 16) 5783f6c8e36SNobuhiro Iwamatsu SCIF_FNS(SCRFDR, 0x0e, 16, 0x20, 16) 5793f6c8e36SNobuhiro Iwamatsu SCIF_FNS(SCSPTR, 0, 0, 0x24, 16) 5803f6c8e36SNobuhiro Iwamatsu SCIF_FNS(SCLSR, 0, 0, 0x28, 16) 5813f6c8e36SNobuhiro Iwamatsu #else 5823f6c8e36SNobuhiro Iwamatsu SCIF_FNS(SCFDR, 0x0e, 16, 0x1C, 16) 5833f6c8e36SNobuhiro Iwamatsu #if defined(CONFIG_CPU_SH7722) 5843f6c8e36SNobuhiro Iwamatsu SCIF_FNS(SCSPTR, 0, 0, 0, 0) 5853f6c8e36SNobuhiro Iwamatsu #else 5863f6c8e36SNobuhiro Iwamatsu SCIF_FNS(SCSPTR, 0, 0, 0x20, 16) 5873f6c8e36SNobuhiro Iwamatsu #endif 588*48ca882cSNobuhiro Iwamatsu #if defined(CONFIG_R8A7790) 589*48ca882cSNobuhiro Iwamatsu SCIF_FNS(DL, 0, 0, 0x30, 16) 590*48ca882cSNobuhiro Iwamatsu SCIF_FNS(CKS, 0, 0, 0x34, 16) 591*48ca882cSNobuhiro Iwamatsu #endif 5923f6c8e36SNobuhiro Iwamatsu SCIF_FNS(SCLSR, 0, 0, 0x24, 16) 5933f6c8e36SNobuhiro Iwamatsu #endif 5943f6c8e36SNobuhiro Iwamatsu #endif 5953f6c8e36SNobuhiro Iwamatsu #define sci_in(port, reg) sci_##reg##_in(port) 5963f6c8e36SNobuhiro Iwamatsu #define sci_out(port, reg, value) sci_##reg##_out(port, value) 5973f6c8e36SNobuhiro Iwamatsu 5983f6c8e36SNobuhiro Iwamatsu /* H8/300 series SCI pins assignment */ 5993f6c8e36SNobuhiro Iwamatsu #if defined(__H8300H__) || defined(__H8300S__) 6003f6c8e36SNobuhiro Iwamatsu static const struct __attribute__((packed)) { 6013f6c8e36SNobuhiro Iwamatsu int port; /* GPIO port no */ 6023f6c8e36SNobuhiro Iwamatsu unsigned short rx, tx; /* GPIO bit no */ 6033f6c8e36SNobuhiro Iwamatsu } h8300_sci_pins[] = { 6043f6c8e36SNobuhiro Iwamatsu #if defined(CONFIG_H83007) || defined(CONFIG_H83068) 6053f6c8e36SNobuhiro Iwamatsu { /* SCI0 */ 6063f6c8e36SNobuhiro Iwamatsu .port = H8300_GPIO_P9, 6073f6c8e36SNobuhiro Iwamatsu .rx = H8300_GPIO_B2, 6083f6c8e36SNobuhiro Iwamatsu .tx = H8300_GPIO_B0, 6093f6c8e36SNobuhiro Iwamatsu }, 6103f6c8e36SNobuhiro Iwamatsu { /* SCI1 */ 6113f6c8e36SNobuhiro Iwamatsu .port = H8300_GPIO_P9, 6123f6c8e36SNobuhiro Iwamatsu .rx = H8300_GPIO_B3, 6133f6c8e36SNobuhiro Iwamatsu .tx = H8300_GPIO_B1, 6143f6c8e36SNobuhiro Iwamatsu }, 6153f6c8e36SNobuhiro Iwamatsu { /* SCI2 */ 6163f6c8e36SNobuhiro Iwamatsu .port = H8300_GPIO_PB, 6173f6c8e36SNobuhiro Iwamatsu .rx = H8300_GPIO_B7, 6183f6c8e36SNobuhiro Iwamatsu .tx = H8300_GPIO_B6, 6193f6c8e36SNobuhiro Iwamatsu } 6203f6c8e36SNobuhiro Iwamatsu #elif defined(CONFIG_H8S2678) 6213f6c8e36SNobuhiro Iwamatsu { /* SCI0 */ 6223f6c8e36SNobuhiro Iwamatsu .port = H8300_GPIO_P3, 6233f6c8e36SNobuhiro Iwamatsu .rx = H8300_GPIO_B2, 6243f6c8e36SNobuhiro Iwamatsu .tx = H8300_GPIO_B0, 6253f6c8e36SNobuhiro Iwamatsu }, 6263f6c8e36SNobuhiro Iwamatsu { /* SCI1 */ 6273f6c8e36SNobuhiro Iwamatsu .port = H8300_GPIO_P3, 6283f6c8e36SNobuhiro Iwamatsu .rx = H8300_GPIO_B3, 6293f6c8e36SNobuhiro Iwamatsu .tx = H8300_GPIO_B1, 6303f6c8e36SNobuhiro Iwamatsu }, 6313f6c8e36SNobuhiro Iwamatsu { /* SCI2 */ 6323f6c8e36SNobuhiro Iwamatsu .port = H8300_GPIO_P5, 6333f6c8e36SNobuhiro Iwamatsu .rx = H8300_GPIO_B1, 6343f6c8e36SNobuhiro Iwamatsu .tx = H8300_GPIO_B0, 6353f6c8e36SNobuhiro Iwamatsu } 6363f6c8e36SNobuhiro Iwamatsu #endif 6373f6c8e36SNobuhiro Iwamatsu }; 6383f6c8e36SNobuhiro Iwamatsu #endif 6393f6c8e36SNobuhiro Iwamatsu 6403f6c8e36SNobuhiro Iwamatsu #if defined(CONFIG_CPU_SH7706) || \ 6413f6c8e36SNobuhiro Iwamatsu defined(CONFIG_CPU_SH7707) || \ 6423f6c8e36SNobuhiro Iwamatsu defined(CONFIG_CPU_SH7708) || \ 6433f6c8e36SNobuhiro Iwamatsu defined(CONFIG_CPU_SH7709) 6443f6c8e36SNobuhiro Iwamatsu static inline int sci_rxd_in(struct uart_port *port) 6453f6c8e36SNobuhiro Iwamatsu { 6463f6c8e36SNobuhiro Iwamatsu if (port->mapbase == 0xfffffe80) 6473f6c8e36SNobuhiro Iwamatsu return __raw_readb(SCPDR)&0x01 ? 1 : 0; /* SCI */ 6483f6c8e36SNobuhiro Iwamatsu return 1; 6493f6c8e36SNobuhiro Iwamatsu } 6503f6c8e36SNobuhiro Iwamatsu #elif defined(CONFIG_CPU_SH7750) || \ 6513f6c8e36SNobuhiro Iwamatsu defined(CONFIG_CPU_SH7751) || \ 6523f6c8e36SNobuhiro Iwamatsu defined(CONFIG_CPU_SH7751R) || \ 6533f6c8e36SNobuhiro Iwamatsu defined(CONFIG_CPU_SH7750R) || \ 6543f6c8e36SNobuhiro Iwamatsu defined(CONFIG_CPU_SH7750S) || \ 6553f6c8e36SNobuhiro Iwamatsu defined(CONFIG_CPU_SH7091) 6563f6c8e36SNobuhiro Iwamatsu static inline int sci_rxd_in(struct uart_port *port) 6573f6c8e36SNobuhiro Iwamatsu { 6583f6c8e36SNobuhiro Iwamatsu if (port->mapbase == 0xffe00000) 6593f6c8e36SNobuhiro Iwamatsu return __raw_readb(SCSPTR1)&0x01 ? 1 : 0; /* SCI */ 6603f6c8e36SNobuhiro Iwamatsu return 1; 6613f6c8e36SNobuhiro Iwamatsu } 6623f6c8e36SNobuhiro Iwamatsu #elif defined(__H8300H__) || defined(__H8300S__) 6633f6c8e36SNobuhiro Iwamatsu static inline int sci_rxd_in(struct uart_port *port) 6643f6c8e36SNobuhiro Iwamatsu { 6653f6c8e36SNobuhiro Iwamatsu int ch = (port->mapbase - SMR0) >> 3; 6663f6c8e36SNobuhiro Iwamatsu return (H8300_SCI_DR(ch) & h8300_sci_pins[ch].rx) ? 1 : 0; 6673f6c8e36SNobuhiro Iwamatsu } 6683f6c8e36SNobuhiro Iwamatsu #else /* default case for non-SCI processors */ 6693f6c8e36SNobuhiro Iwamatsu static inline int sci_rxd_in(struct uart_port *port) 6703f6c8e36SNobuhiro Iwamatsu { 6713f6c8e36SNobuhiro Iwamatsu return 1; 6723f6c8e36SNobuhiro Iwamatsu } 6733f6c8e36SNobuhiro Iwamatsu #endif 6743f6c8e36SNobuhiro Iwamatsu 6753f6c8e36SNobuhiro Iwamatsu /* 6763f6c8e36SNobuhiro Iwamatsu * Values for the BitRate Register (SCBRR) 6773f6c8e36SNobuhiro Iwamatsu * 6783f6c8e36SNobuhiro Iwamatsu * The values are actually divisors for a frequency which can 6793f6c8e36SNobuhiro Iwamatsu * be internal to the SH3 (14.7456MHz) or derived from an external 6803f6c8e36SNobuhiro Iwamatsu * clock source. This driver assumes the internal clock is used; 6813f6c8e36SNobuhiro Iwamatsu * to support using an external clock source, config options or 6823f6c8e36SNobuhiro Iwamatsu * possibly command-line options would need to be added. 6833f6c8e36SNobuhiro Iwamatsu * 6843f6c8e36SNobuhiro Iwamatsu * Also, to support speeds below 2400 (why?) the lower 2 bits of 6853f6c8e36SNobuhiro Iwamatsu * the SCSMR register would also need to be set to non-zero values. 6863f6c8e36SNobuhiro Iwamatsu * 6873f6c8e36SNobuhiro Iwamatsu * -- Greg Banks 27Feb2000 6883f6c8e36SNobuhiro Iwamatsu * 6893f6c8e36SNobuhiro Iwamatsu * Answer: The SCBRR register is only eight bits, and the value in 6903f6c8e36SNobuhiro Iwamatsu * it gets larger with lower baud rates. At around 2400 (depending on 6913f6c8e36SNobuhiro Iwamatsu * the peripherial module clock) you run out of bits. However the 6923f6c8e36SNobuhiro Iwamatsu * lower two bits of SCSMR allow the module clock to be divided down, 6933f6c8e36SNobuhiro Iwamatsu * scaling the value which is needed in SCBRR. 6943f6c8e36SNobuhiro Iwamatsu * 6953f6c8e36SNobuhiro Iwamatsu * -- Stuart Menefy - 23 May 2000 6963f6c8e36SNobuhiro Iwamatsu * 6973f6c8e36SNobuhiro Iwamatsu * I meant, why would anyone bother with bitrates below 2400. 6983f6c8e36SNobuhiro Iwamatsu * 6993f6c8e36SNobuhiro Iwamatsu * -- Greg Banks - 7Jul2000 7003f6c8e36SNobuhiro Iwamatsu * 7013f6c8e36SNobuhiro Iwamatsu * You "speedist"! How will I use my 110bps ASR-33 teletype with paper 7023f6c8e36SNobuhiro Iwamatsu * tape reader as a console! 7033f6c8e36SNobuhiro Iwamatsu * 7043f6c8e36SNobuhiro Iwamatsu * -- Mitch Davis - 15 Jul 2000 7053f6c8e36SNobuhiro Iwamatsu */ 7063f6c8e36SNobuhiro Iwamatsu 7073f6c8e36SNobuhiro Iwamatsu #if (defined(CONFIG_CPU_SH7780) || \ 7083f6c8e36SNobuhiro Iwamatsu defined(CONFIG_CPU_SH7785) || \ 7093f6c8e36SNobuhiro Iwamatsu defined(CONFIG_CPU_SH7786)) && \ 7103f6c8e36SNobuhiro Iwamatsu !defined(CONFIG_SH_SH2007) 7113f6c8e36SNobuhiro Iwamatsu #define SCBRR_VALUE(bps, clk) ((clk+16*bps)/(16*bps)-1) 7123f6c8e36SNobuhiro Iwamatsu #elif defined(CONFIG_CPU_SH7705) || \ 7133f6c8e36SNobuhiro Iwamatsu defined(CONFIG_CPU_SH7720) || \ 7143f6c8e36SNobuhiro Iwamatsu defined(CONFIG_CPU_SH7721) || \ 7153f6c8e36SNobuhiro Iwamatsu defined(CONFIG_ARCH_SH7367) || \ 7163f6c8e36SNobuhiro Iwamatsu defined(CONFIG_ARCH_SH7377) || \ 717c3d6a357SNobuhiro Iwamatsu defined(CONFIG_ARCH_SH7372) || \ 718d61678e0SHideyuki Sano defined(CONFIG_SH73A0) || \ 719d61678e0SHideyuki Sano defined(CONFIG_R8A7740) 7203f6c8e36SNobuhiro Iwamatsu #define SCBRR_VALUE(bps, clk) (((clk*2)+16*bps)/(32*bps)-1) 7213f6c8e36SNobuhiro Iwamatsu #elif defined(CONFIG_CPU_SH7723) ||\ 7223f6c8e36SNobuhiro Iwamatsu defined(CONFIG_CPU_SH7724) 723f3038cdeSNobuhiro Iwamatsu static inline int scbrr_calc(struct uart_port port, int bps, int clk) 7243f6c8e36SNobuhiro Iwamatsu { 725f3038cdeSNobuhiro Iwamatsu if (port.type == PORT_SCIF) 7263f6c8e36SNobuhiro Iwamatsu return (clk+16*bps)/(32*bps)-1; 7273f6c8e36SNobuhiro Iwamatsu else 7283f6c8e36SNobuhiro Iwamatsu return ((clk*2)+16*bps)/(16*bps)-1; 7293f6c8e36SNobuhiro Iwamatsu } 730f3038cdeSNobuhiro Iwamatsu #define SCBRR_VALUE(bps, clk) scbrr_calc(sh_sci, bps, clk) 7313f6c8e36SNobuhiro Iwamatsu #elif defined(__H8300H__) || defined(__H8300S__) 7323f6c8e36SNobuhiro Iwamatsu #define SCBRR_VALUE(bps, clk) (((clk*1000/32)/bps)-1) 733*48ca882cSNobuhiro Iwamatsu #elif defined(CONFIG_R8A7790) 734*48ca882cSNobuhiro Iwamatsu #define SCBRR DL 735*48ca882cSNobuhiro Iwamatsu #define SCBRR_VALUE(bps, clk) (clk / bps / 16) 7363f6c8e36SNobuhiro Iwamatsu #else /* Generic SH */ 7373f6c8e36SNobuhiro Iwamatsu #define SCBRR_VALUE(bps, clk) ((clk+16*bps)/(32*bps)-1) 7383f6c8e36SNobuhiro Iwamatsu #endif 739