1*e3963c09SPeng Fan // SPDX-License-Identifier: GPL-2.0+ 2*e3963c09SPeng Fan /* 3*e3963c09SPeng Fan * Copyright 2018 NXP 4*e3963c09SPeng Fan */ 5*e3963c09SPeng Fan 6*e3963c09SPeng Fan #include <common.h> 7*e3963c09SPeng Fan #include <errno.h> 8*e3963c09SPeng Fan #include <asm/io.h> 9*e3963c09SPeng Fan #include <asm/arch/ddr.h> 10*e3963c09SPeng Fan #include <asm/arch/clock.h> 11*e3963c09SPeng Fan #include <asm/arch/imx8m_ddr.h> 12*e3963c09SPeng Fan #include <asm/arch/sys_proto.h> 13*e3963c09SPeng Fan 14*e3963c09SPeng Fan void ddr4_cfg_umctl2(struct dram_cfg_param *ddrc_cfg, int num) 15*e3963c09SPeng Fan { 16*e3963c09SPeng Fan int i = 0; 17*e3963c09SPeng Fan 18*e3963c09SPeng Fan for (i = 0; i < num; i++) { 19*e3963c09SPeng Fan reg32_write(ddrc_cfg->reg, ddrc_cfg->val); 20*e3963c09SPeng Fan ddrc_cfg++; 21*e3963c09SPeng Fan } 22*e3963c09SPeng Fan } 23*e3963c09SPeng Fan 24*e3963c09SPeng Fan void ddr_init(struct dram_timing_info *dram_timing) 25*e3963c09SPeng Fan { 26*e3963c09SPeng Fan volatile unsigned int tmp_t; 27*e3963c09SPeng Fan /* 28*e3963c09SPeng Fan * assert [0]ddr1_preset_n, [1]ddr1_core_reset_n, 29*e3963c09SPeng Fan * [2]ddr1_phy_reset, [3]ddr1_phy_pwrokin_n, 30*e3963c09SPeng Fan * [4]src_system_rst_b! 31*e3963c09SPeng Fan */ 32*e3963c09SPeng Fan reg32_write(SRC_DDRC_RCR_ADDR, 0x8F00003F); 33*e3963c09SPeng Fan /* deassert [4]src_system_rst_b! */ 34*e3963c09SPeng Fan reg32_write(SRC_DDRC_RCR_ADDR, 0x8F00000F); 35*e3963c09SPeng Fan 36*e3963c09SPeng Fan /* 37*e3963c09SPeng Fan * change the clock source of dram_apb_clk_root 38*e3963c09SPeng Fan * to source 4 --800MHz/4 39*e3963c09SPeng Fan */ 40*e3963c09SPeng Fan clock_set_target_val(DRAM_APB_CLK_ROOT, CLK_ROOT_ON | 41*e3963c09SPeng Fan CLK_ROOT_SOURCE_SEL(4) | 42*e3963c09SPeng Fan CLK_ROOT_PRE_DIV(CLK_ROOT_PRE_DIV4)); 43*e3963c09SPeng Fan 44*e3963c09SPeng Fan dram_pll_init(DRAM_PLL_OUT_600M); 45*e3963c09SPeng Fan 46*e3963c09SPeng Fan reg32_write(0x303A00EC, 0x0000ffff); /* PGC_CPU_MAPPING */ 47*e3963c09SPeng Fan reg32setbit(0x303A00F8, 5); /* PU_PGC_SW_PUP_REQ */ 48*e3963c09SPeng Fan 49*e3963c09SPeng Fan /* release [0]ddr1_preset_n, [3]ddr1_phy_pwrokin_n */ 50*e3963c09SPeng Fan reg32_write(SRC_DDRC_RCR_ADDR, 0x8F000006); 51*e3963c09SPeng Fan 52*e3963c09SPeng Fan reg32_write(DDRC_DBG1(0), 0x00000001); 53*e3963c09SPeng Fan reg32_write(DDRC_PWRCTL(0), 0x00000001); 54*e3963c09SPeng Fan 55*e3963c09SPeng Fan while (0 != (0x7 & reg32_read(DDRC_STAT(0)))) 56*e3963c09SPeng Fan ; 57*e3963c09SPeng Fan 58*e3963c09SPeng Fan /* config the uMCTL2's registers */ 59*e3963c09SPeng Fan ddr4_cfg_umctl2(dram_timing->ddrc_cfg, dram_timing->ddrc_cfg_num); 60*e3963c09SPeng Fan 61*e3963c09SPeng Fan reg32_write(DDRC_RFSHCTL3(0), 0x00000001); 62*e3963c09SPeng Fan /* RESET: <ctn> DEASSERTED */ 63*e3963c09SPeng Fan /* RESET: <a Port 0 DEASSERTED(0) */ 64*e3963c09SPeng Fan reg32_write(SRC_DDRC_RCR_ADDR, 0x8F000004); 65*e3963c09SPeng Fan reg32_write(SRC_DDRC_RCR_ADDR, 0x8F000000); 66*e3963c09SPeng Fan 67*e3963c09SPeng Fan reg32_write(DDRC_DBG1(0), 0x00000000); 68*e3963c09SPeng Fan reg32_write(DDRC_PWRCTL(0), 0x00000aa); 69*e3963c09SPeng Fan reg32_write(DDRC_SWCTL(0), 0x00000000); 70*e3963c09SPeng Fan 71*e3963c09SPeng Fan reg32_write(DDRC_DFIMISC(0), 0x00000000); 72*e3963c09SPeng Fan 73*e3963c09SPeng Fan /* config the DDR PHY's registers */ 74*e3963c09SPeng Fan ddr_cfg_phy(dram_timing); 75*e3963c09SPeng Fan 76*e3963c09SPeng Fan do { 77*e3963c09SPeng Fan tmp_t = reg32_read(IP2APB_DDRPHY_IPS_BASE_ADDR(0) + 78*e3963c09SPeng Fan 4 * 0x00020097); 79*e3963c09SPeng Fan } while (tmp_t != 0); 80*e3963c09SPeng Fan 81*e3963c09SPeng Fan reg32_write(DDRC_DFIMISC(0), 0x00000020); 82*e3963c09SPeng Fan 83*e3963c09SPeng Fan /* wait DFISTAT.dfi_init_complete to 1 */ 84*e3963c09SPeng Fan while (0 == (0x1 & reg32_read(DDRC_DFISTAT(0)))) 85*e3963c09SPeng Fan ; 86*e3963c09SPeng Fan 87*e3963c09SPeng Fan /* clear DFIMISC.dfi_init_complete_en */ 88*e3963c09SPeng Fan reg32_write(DDRC_DFIMISC(0), 0x00000000); 89*e3963c09SPeng Fan /* set DFIMISC.dfi_init_complete_en again */ 90*e3963c09SPeng Fan reg32_write(DDRC_DFIMISC(0), 0x00000001); 91*e3963c09SPeng Fan reg32_write(DDRC_PWRCTL(0), 0x0000088); 92*e3963c09SPeng Fan 93*e3963c09SPeng Fan /* 94*e3963c09SPeng Fan * set SWCTL.sw_done to enable quasi-dynamic register 95*e3963c09SPeng Fan * programming outside reset. 96*e3963c09SPeng Fan */ 97*e3963c09SPeng Fan reg32_write(DDRC_SWCTL(0), 0x00000001); 98*e3963c09SPeng Fan /* wait SWSTAT.sw_done_ack to 1 */ 99*e3963c09SPeng Fan while (0 == (0x1 & reg32_read(DDRC_SWSTAT(0)))) 100*e3963c09SPeng Fan ; 101*e3963c09SPeng Fan 102*e3963c09SPeng Fan /* wait STAT to normal state */ 103*e3963c09SPeng Fan while (0x1 != (0x7 & reg32_read(DDRC_STAT(0)))) 104*e3963c09SPeng Fan ; 105*e3963c09SPeng Fan 106*e3963c09SPeng Fan reg32_write(DDRC_PWRCTL(0), 0x0000088); 107*e3963c09SPeng Fan reg32_write(DDRC_PCTRL_0(0), 0x00000001); 108*e3963c09SPeng Fan /* dis_auto-refresh is set to 0 */ 109*e3963c09SPeng Fan reg32_write(DDRC_RFSHCTL3(0), 0x00000000); 110*e3963c09SPeng Fan 111*e3963c09SPeng Fan /* save the dram timing config into memory */ 112*e3963c09SPeng Fan dram_config_save(dram_timing, CONFIG_SAVED_DRAM_TIMING_BASE); 113*e3963c09SPeng Fan } 114