1 /****************************************************************************** 2 * (c) Copyright 2010-2014 Xilinx, Inc. All rights reserved. 3 * 4 * SPDX-License-Identifier: GPL-2.0+ 5 * 6 * 7 ******************************************************************************/ 8 /****************************************************************************/ 9 /** 10 * 11 * @file ps7_init_gpl.c 12 * 13 * This file is automatically generated 14 * 15 *****************************************************************************/ 16 17 #include "ps7_init_gpl.h" 18 19 unsigned long ps7_pll_init_data_3_0[] = { 20 // START: top 21 // .. START: SLCR SETTINGS 22 // .. UNLOCK_KEY = 0XDF0D 23 // .. ==> 0XF8000008[15:0] = 0x0000DF0DU 24 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU 25 // .. 26 EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU), 27 // .. FINISH: SLCR SETTINGS 28 // .. START: PLL SLCR REGISTERS 29 // .. .. START: ARM PLL INIT 30 // .. .. PLL_RES = 0x2 31 // .. .. ==> 0XF8000110[7:4] = 0x00000002U 32 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000020U 33 // .. .. PLL_CP = 0x2 34 // .. .. ==> 0XF8000110[11:8] = 0x00000002U 35 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U 36 // .. .. LOCK_CNT = 0xfa 37 // .. .. ==> 0XF8000110[21:12] = 0x000000FAU 38 // .. .. ==> MASK : 0x003FF000U VAL : 0x000FA000U 39 // .. .. 40 EMIT_MASKWRITE(0XF8000110, 0x003FFFF0U ,0x000FA220U), 41 // .. .. .. START: UPDATE FB_DIV 42 // .. .. .. PLL_FDIV = 0x28 43 // .. .. .. ==> 0XF8000100[18:12] = 0x00000028U 44 // .. .. .. ==> MASK : 0x0007F000U VAL : 0x00028000U 45 // .. .. .. 46 EMIT_MASKWRITE(0XF8000100, 0x0007F000U ,0x00028000U), 47 // .. .. .. FINISH: UPDATE FB_DIV 48 // .. .. .. START: BY PASS PLL 49 // .. .. .. PLL_BYPASS_FORCE = 1 50 // .. .. .. ==> 0XF8000100[4:4] = 0x00000001U 51 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000010U 52 // .. .. .. 53 EMIT_MASKWRITE(0XF8000100, 0x00000010U ,0x00000010U), 54 // .. .. .. FINISH: BY PASS PLL 55 // .. .. .. START: ASSERT RESET 56 // .. .. .. PLL_RESET = 1 57 // .. .. .. ==> 0XF8000100[0:0] = 0x00000001U 58 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 59 // .. .. .. 60 EMIT_MASKWRITE(0XF8000100, 0x00000001U ,0x00000001U), 61 // .. .. .. FINISH: ASSERT RESET 62 // .. .. .. START: DEASSERT RESET 63 // .. .. .. PLL_RESET = 0 64 // .. .. .. ==> 0XF8000100[0:0] = 0x00000000U 65 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 66 // .. .. .. 67 EMIT_MASKWRITE(0XF8000100, 0x00000001U ,0x00000000U), 68 // .. .. .. FINISH: DEASSERT RESET 69 // .. .. .. START: CHECK PLL STATUS 70 // .. .. .. ARM_PLL_LOCK = 1 71 // .. .. .. ==> 0XF800010C[0:0] = 0x00000001U 72 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 73 // .. .. .. 74 EMIT_MASKPOLL(0XF800010C, 0x00000001U), 75 // .. .. .. FINISH: CHECK PLL STATUS 76 // .. .. .. START: REMOVE PLL BY PASS 77 // .. .. .. PLL_BYPASS_FORCE = 0 78 // .. .. .. ==> 0XF8000100[4:4] = 0x00000000U 79 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000000U 80 // .. .. .. 81 EMIT_MASKWRITE(0XF8000100, 0x00000010U ,0x00000000U), 82 // .. .. .. FINISH: REMOVE PLL BY PASS 83 // .. .. .. SRCSEL = 0x0 84 // .. .. .. ==> 0XF8000120[5:4] = 0x00000000U 85 // .. .. .. ==> MASK : 0x00000030U VAL : 0x00000000U 86 // .. .. .. DIVISOR = 0x2 87 // .. .. .. ==> 0XF8000120[13:8] = 0x00000002U 88 // .. .. .. ==> MASK : 0x00003F00U VAL : 0x00000200U 89 // .. .. .. CPU_6OR4XCLKACT = 0x1 90 // .. .. .. ==> 0XF8000120[24:24] = 0x00000001U 91 // .. .. .. ==> MASK : 0x01000000U VAL : 0x01000000U 92 // .. .. .. CPU_3OR2XCLKACT = 0x1 93 // .. .. .. ==> 0XF8000120[25:25] = 0x00000001U 94 // .. .. .. ==> MASK : 0x02000000U VAL : 0x02000000U 95 // .. .. .. CPU_2XCLKACT = 0x1 96 // .. .. .. ==> 0XF8000120[26:26] = 0x00000001U 97 // .. .. .. ==> MASK : 0x04000000U VAL : 0x04000000U 98 // .. .. .. CPU_1XCLKACT = 0x1 99 // .. .. .. ==> 0XF8000120[27:27] = 0x00000001U 100 // .. .. .. ==> MASK : 0x08000000U VAL : 0x08000000U 101 // .. .. .. CPU_PERI_CLKACT = 0x1 102 // .. .. .. ==> 0XF8000120[28:28] = 0x00000001U 103 // .. .. .. ==> MASK : 0x10000000U VAL : 0x10000000U 104 // .. .. .. 105 EMIT_MASKWRITE(0XF8000120, 0x1F003F30U ,0x1F000200U), 106 // .. .. FINISH: ARM PLL INIT 107 // .. .. START: DDR PLL INIT 108 // .. .. PLL_RES = 0x2 109 // .. .. ==> 0XF8000114[7:4] = 0x00000002U 110 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000020U 111 // .. .. PLL_CP = 0x2 112 // .. .. ==> 0XF8000114[11:8] = 0x00000002U 113 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U 114 // .. .. LOCK_CNT = 0x12c 115 // .. .. ==> 0XF8000114[21:12] = 0x0000012CU 116 // .. .. ==> MASK : 0x003FF000U VAL : 0x0012C000U 117 // .. .. 118 EMIT_MASKWRITE(0XF8000114, 0x003FFFF0U ,0x0012C220U), 119 // .. .. .. START: UPDATE FB_DIV 120 // .. .. .. PLL_FDIV = 0x20 121 // .. .. .. ==> 0XF8000104[18:12] = 0x00000020U 122 // .. .. .. ==> MASK : 0x0007F000U VAL : 0x00020000U 123 // .. .. .. 124 EMIT_MASKWRITE(0XF8000104, 0x0007F000U ,0x00020000U), 125 // .. .. .. FINISH: UPDATE FB_DIV 126 // .. .. .. START: BY PASS PLL 127 // .. .. .. PLL_BYPASS_FORCE = 1 128 // .. .. .. ==> 0XF8000104[4:4] = 0x00000001U 129 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000010U 130 // .. .. .. 131 EMIT_MASKWRITE(0XF8000104, 0x00000010U ,0x00000010U), 132 // .. .. .. FINISH: BY PASS PLL 133 // .. .. .. START: ASSERT RESET 134 // .. .. .. PLL_RESET = 1 135 // .. .. .. ==> 0XF8000104[0:0] = 0x00000001U 136 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 137 // .. .. .. 138 EMIT_MASKWRITE(0XF8000104, 0x00000001U ,0x00000001U), 139 // .. .. .. FINISH: ASSERT RESET 140 // .. .. .. START: DEASSERT RESET 141 // .. .. .. PLL_RESET = 0 142 // .. .. .. ==> 0XF8000104[0:0] = 0x00000000U 143 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 144 // .. .. .. 145 EMIT_MASKWRITE(0XF8000104, 0x00000001U ,0x00000000U), 146 // .. .. .. FINISH: DEASSERT RESET 147 // .. .. .. START: CHECK PLL STATUS 148 // .. .. .. DDR_PLL_LOCK = 1 149 // .. .. .. ==> 0XF800010C[1:1] = 0x00000001U 150 // .. .. .. ==> MASK : 0x00000002U VAL : 0x00000002U 151 // .. .. .. 152 EMIT_MASKPOLL(0XF800010C, 0x00000002U), 153 // .. .. .. FINISH: CHECK PLL STATUS 154 // .. .. .. START: REMOVE PLL BY PASS 155 // .. .. .. PLL_BYPASS_FORCE = 0 156 // .. .. .. ==> 0XF8000104[4:4] = 0x00000000U 157 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000000U 158 // .. .. .. 159 EMIT_MASKWRITE(0XF8000104, 0x00000010U ,0x00000000U), 160 // .. .. .. FINISH: REMOVE PLL BY PASS 161 // .. .. .. DDR_3XCLKACT = 0x1 162 // .. .. .. ==> 0XF8000124[0:0] = 0x00000001U 163 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 164 // .. .. .. DDR_2XCLKACT = 0x1 165 // .. .. .. ==> 0XF8000124[1:1] = 0x00000001U 166 // .. .. .. ==> MASK : 0x00000002U VAL : 0x00000002U 167 // .. .. .. DDR_3XCLK_DIVISOR = 0x2 168 // .. .. .. ==> 0XF8000124[25:20] = 0x00000002U 169 // .. .. .. ==> MASK : 0x03F00000U VAL : 0x00200000U 170 // .. .. .. DDR_2XCLK_DIVISOR = 0x3 171 // .. .. .. ==> 0XF8000124[31:26] = 0x00000003U 172 // .. .. .. ==> MASK : 0xFC000000U VAL : 0x0C000000U 173 // .. .. .. 174 EMIT_MASKWRITE(0XF8000124, 0xFFF00003U ,0x0C200003U), 175 // .. .. FINISH: DDR PLL INIT 176 // .. .. START: IO PLL INIT 177 // .. .. PLL_RES = 0xc 178 // .. .. ==> 0XF8000118[7:4] = 0x0000000CU 179 // .. .. ==> MASK : 0x000000F0U VAL : 0x000000C0U 180 // .. .. PLL_CP = 0x2 181 // .. .. ==> 0XF8000118[11:8] = 0x00000002U 182 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U 183 // .. .. LOCK_CNT = 0x145 184 // .. .. ==> 0XF8000118[21:12] = 0x00000145U 185 // .. .. ==> MASK : 0x003FF000U VAL : 0x00145000U 186 // .. .. 187 EMIT_MASKWRITE(0XF8000118, 0x003FFFF0U ,0x001452C0U), 188 // .. .. .. START: UPDATE FB_DIV 189 // .. .. .. PLL_FDIV = 0x1e 190 // .. .. .. ==> 0XF8000108[18:12] = 0x0000001EU 191 // .. .. .. ==> MASK : 0x0007F000U VAL : 0x0001E000U 192 // .. .. .. 193 EMIT_MASKWRITE(0XF8000108, 0x0007F000U ,0x0001E000U), 194 // .. .. .. FINISH: UPDATE FB_DIV 195 // .. .. .. START: BY PASS PLL 196 // .. .. .. PLL_BYPASS_FORCE = 1 197 // .. .. .. ==> 0XF8000108[4:4] = 0x00000001U 198 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000010U 199 // .. .. .. 200 EMIT_MASKWRITE(0XF8000108, 0x00000010U ,0x00000010U), 201 // .. .. .. FINISH: BY PASS PLL 202 // .. .. .. START: ASSERT RESET 203 // .. .. .. PLL_RESET = 1 204 // .. .. .. ==> 0XF8000108[0:0] = 0x00000001U 205 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 206 // .. .. .. 207 EMIT_MASKWRITE(0XF8000108, 0x00000001U ,0x00000001U), 208 // .. .. .. FINISH: ASSERT RESET 209 // .. .. .. START: DEASSERT RESET 210 // .. .. .. PLL_RESET = 0 211 // .. .. .. ==> 0XF8000108[0:0] = 0x00000000U 212 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 213 // .. .. .. 214 EMIT_MASKWRITE(0XF8000108, 0x00000001U ,0x00000000U), 215 // .. .. .. FINISH: DEASSERT RESET 216 // .. .. .. START: CHECK PLL STATUS 217 // .. .. .. IO_PLL_LOCK = 1 218 // .. .. .. ==> 0XF800010C[2:2] = 0x00000001U 219 // .. .. .. ==> MASK : 0x00000004U VAL : 0x00000004U 220 // .. .. .. 221 EMIT_MASKPOLL(0XF800010C, 0x00000004U), 222 // .. .. .. FINISH: CHECK PLL STATUS 223 // .. .. .. START: REMOVE PLL BY PASS 224 // .. .. .. PLL_BYPASS_FORCE = 0 225 // .. .. .. ==> 0XF8000108[4:4] = 0x00000000U 226 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000000U 227 // .. .. .. 228 EMIT_MASKWRITE(0XF8000108, 0x00000010U ,0x00000000U), 229 // .. .. .. FINISH: REMOVE PLL BY PASS 230 // .. .. FINISH: IO PLL INIT 231 // .. FINISH: PLL SLCR REGISTERS 232 // .. START: LOCK IT BACK 233 // .. LOCK_KEY = 0X767B 234 // .. ==> 0XF8000004[15:0] = 0x0000767BU 235 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU 236 // .. 237 EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU), 238 // .. FINISH: LOCK IT BACK 239 // FINISH: top 240 // 241 EMIT_EXIT(), 242 243 // 244 }; 245 246 unsigned long ps7_clock_init_data_3_0[] = { 247 // START: top 248 // .. START: SLCR SETTINGS 249 // .. UNLOCK_KEY = 0XDF0D 250 // .. ==> 0XF8000008[15:0] = 0x0000DF0DU 251 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU 252 // .. 253 EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU), 254 // .. FINISH: SLCR SETTINGS 255 // .. START: CLOCK CONTROL SLCR REGISTERS 256 // .. CLKACT = 0x1 257 // .. ==> 0XF8000128[0:0] = 0x00000001U 258 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 259 // .. DIVISOR0 = 0x23 260 // .. ==> 0XF8000128[13:8] = 0x00000023U 261 // .. ==> MASK : 0x00003F00U VAL : 0x00002300U 262 // .. DIVISOR1 = 0x3 263 // .. ==> 0XF8000128[25:20] = 0x00000003U 264 // .. ==> MASK : 0x03F00000U VAL : 0x00300000U 265 // .. 266 EMIT_MASKWRITE(0XF8000128, 0x03F03F01U ,0x00302301U), 267 // .. CLKACT = 0x1 268 // .. ==> 0XF8000138[0:0] = 0x00000001U 269 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 270 // .. SRCSEL = 0x0 271 // .. ==> 0XF8000138[4:4] = 0x00000000U 272 // .. ==> MASK : 0x00000010U VAL : 0x00000000U 273 // .. 274 EMIT_MASKWRITE(0XF8000138, 0x00000011U ,0x00000001U), 275 // .. CLKACT = 0x1 276 // .. ==> 0XF8000140[0:0] = 0x00000001U 277 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 278 // .. SRCSEL = 0x0 279 // .. ==> 0XF8000140[6:4] = 0x00000000U 280 // .. ==> MASK : 0x00000070U VAL : 0x00000000U 281 // .. DIVISOR = 0x8 282 // .. ==> 0XF8000140[13:8] = 0x00000008U 283 // .. ==> MASK : 0x00003F00U VAL : 0x00000800U 284 // .. DIVISOR1 = 0x1 285 // .. ==> 0XF8000140[25:20] = 0x00000001U 286 // .. ==> MASK : 0x03F00000U VAL : 0x00100000U 287 // .. 288 EMIT_MASKWRITE(0XF8000140, 0x03F03F71U ,0x00100801U), 289 // .. CLKACT = 0x1 290 // .. ==> 0XF800014C[0:0] = 0x00000001U 291 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 292 // .. SRCSEL = 0x0 293 // .. ==> 0XF800014C[5:4] = 0x00000000U 294 // .. ==> MASK : 0x00000030U VAL : 0x00000000U 295 // .. DIVISOR = 0x5 296 // .. ==> 0XF800014C[13:8] = 0x00000005U 297 // .. ==> MASK : 0x00003F00U VAL : 0x00000500U 298 // .. 299 EMIT_MASKWRITE(0XF800014C, 0x00003F31U ,0x00000501U), 300 // .. CLKACT0 = 0x1 301 // .. ==> 0XF8000150[0:0] = 0x00000001U 302 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 303 // .. CLKACT1 = 0x0 304 // .. ==> 0XF8000150[1:1] = 0x00000000U 305 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 306 // .. SRCSEL = 0x0 307 // .. ==> 0XF8000150[5:4] = 0x00000000U 308 // .. ==> MASK : 0x00000030U VAL : 0x00000000U 309 // .. DIVISOR = 0x14 310 // .. ==> 0XF8000150[13:8] = 0x00000014U 311 // .. ==> MASK : 0x00003F00U VAL : 0x00001400U 312 // .. 313 EMIT_MASKWRITE(0XF8000150, 0x00003F33U ,0x00001401U), 314 // .. CLKACT0 = 0x0 315 // .. ==> 0XF8000154[0:0] = 0x00000000U 316 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 317 // .. CLKACT1 = 0x1 318 // .. ==> 0XF8000154[1:1] = 0x00000001U 319 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 320 // .. SRCSEL = 0x0 321 // .. ==> 0XF8000154[5:4] = 0x00000000U 322 // .. ==> MASK : 0x00000030U VAL : 0x00000000U 323 // .. DIVISOR = 0x14 324 // .. ==> 0XF8000154[13:8] = 0x00000014U 325 // .. ==> MASK : 0x00003F00U VAL : 0x00001400U 326 // .. 327 EMIT_MASKWRITE(0XF8000154, 0x00003F33U ,0x00001402U), 328 // .. CLKACT = 0x1 329 // .. ==> 0XF8000168[0:0] = 0x00000001U 330 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 331 // .. SRCSEL = 0x0 332 // .. ==> 0XF8000168[5:4] = 0x00000000U 333 // .. ==> MASK : 0x00000030U VAL : 0x00000000U 334 // .. DIVISOR = 0x5 335 // .. ==> 0XF8000168[13:8] = 0x00000005U 336 // .. ==> MASK : 0x00003F00U VAL : 0x00000500U 337 // .. 338 EMIT_MASKWRITE(0XF8000168, 0x00003F31U ,0x00000501U), 339 // .. SRCSEL = 0x0 340 // .. ==> 0XF8000170[5:4] = 0x00000000U 341 // .. ==> MASK : 0x00000030U VAL : 0x00000000U 342 // .. DIVISOR0 = 0xa 343 // .. ==> 0XF8000170[13:8] = 0x0000000AU 344 // .. ==> MASK : 0x00003F00U VAL : 0x00000A00U 345 // .. DIVISOR1 = 0x1 346 // .. ==> 0XF8000170[25:20] = 0x00000001U 347 // .. ==> MASK : 0x03F00000U VAL : 0x00100000U 348 // .. 349 EMIT_MASKWRITE(0XF8000170, 0x03F03F30U ,0x00100A00U), 350 // .. SRCSEL = 0x0 351 // .. ==> 0XF8000180[5:4] = 0x00000000U 352 // .. ==> MASK : 0x00000030U VAL : 0x00000000U 353 // .. DIVISOR0 = 0x7 354 // .. ==> 0XF8000180[13:8] = 0x00000007U 355 // .. ==> MASK : 0x00003F00U VAL : 0x00000700U 356 // .. DIVISOR1 = 0x1 357 // .. ==> 0XF8000180[25:20] = 0x00000001U 358 // .. ==> MASK : 0x03F00000U VAL : 0x00100000U 359 // .. 360 EMIT_MASKWRITE(0XF8000180, 0x03F03F30U ,0x00100700U), 361 // .. SRCSEL = 0x0 362 // .. ==> 0XF8000190[5:4] = 0x00000000U 363 // .. ==> MASK : 0x00000030U VAL : 0x00000000U 364 // .. DIVISOR0 = 0x14 365 // .. ==> 0XF8000190[13:8] = 0x00000014U 366 // .. ==> MASK : 0x00003F00U VAL : 0x00001400U 367 // .. DIVISOR1 = 0x1 368 // .. ==> 0XF8000190[25:20] = 0x00000001U 369 // .. ==> MASK : 0x03F00000U VAL : 0x00100000U 370 // .. 371 EMIT_MASKWRITE(0XF8000190, 0x03F03F30U ,0x00101400U), 372 // .. SRCSEL = 0x0 373 // .. ==> 0XF80001A0[5:4] = 0x00000000U 374 // .. ==> MASK : 0x00000030U VAL : 0x00000000U 375 // .. DIVISOR0 = 0x14 376 // .. ==> 0XF80001A0[13:8] = 0x00000014U 377 // .. ==> MASK : 0x00003F00U VAL : 0x00001400U 378 // .. DIVISOR1 = 0x1 379 // .. ==> 0XF80001A0[25:20] = 0x00000001U 380 // .. ==> MASK : 0x03F00000U VAL : 0x00100000U 381 // .. 382 EMIT_MASKWRITE(0XF80001A0, 0x03F03F30U ,0x00101400U), 383 // .. CLK_621_TRUE = 0x1 384 // .. ==> 0XF80001C4[0:0] = 0x00000001U 385 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 386 // .. 387 EMIT_MASKWRITE(0XF80001C4, 0x00000001U ,0x00000001U), 388 // .. DMA_CPU_2XCLKACT = 0x1 389 // .. ==> 0XF800012C[0:0] = 0x00000001U 390 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 391 // .. USB0_CPU_1XCLKACT = 0x1 392 // .. ==> 0XF800012C[2:2] = 0x00000001U 393 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 394 // .. USB1_CPU_1XCLKACT = 0x1 395 // .. ==> 0XF800012C[3:3] = 0x00000001U 396 // .. ==> MASK : 0x00000008U VAL : 0x00000008U 397 // .. GEM0_CPU_1XCLKACT = 0x1 398 // .. ==> 0XF800012C[6:6] = 0x00000001U 399 // .. ==> MASK : 0x00000040U VAL : 0x00000040U 400 // .. GEM1_CPU_1XCLKACT = 0x0 401 // .. ==> 0XF800012C[7:7] = 0x00000000U 402 // .. ==> MASK : 0x00000080U VAL : 0x00000000U 403 // .. SDI0_CPU_1XCLKACT = 0x1 404 // .. ==> 0XF800012C[10:10] = 0x00000001U 405 // .. ==> MASK : 0x00000400U VAL : 0x00000400U 406 // .. SDI1_CPU_1XCLKACT = 0x0 407 // .. ==> 0XF800012C[11:11] = 0x00000000U 408 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 409 // .. SPI0_CPU_1XCLKACT = 0x0 410 // .. ==> 0XF800012C[14:14] = 0x00000000U 411 // .. ==> MASK : 0x00004000U VAL : 0x00000000U 412 // .. SPI1_CPU_1XCLKACT = 0x0 413 // .. ==> 0XF800012C[15:15] = 0x00000000U 414 // .. ==> MASK : 0x00008000U VAL : 0x00000000U 415 // .. CAN0_CPU_1XCLKACT = 0x0 416 // .. ==> 0XF800012C[16:16] = 0x00000000U 417 // .. ==> MASK : 0x00010000U VAL : 0x00000000U 418 // .. CAN1_CPU_1XCLKACT = 0x0 419 // .. ==> 0XF800012C[17:17] = 0x00000000U 420 // .. ==> MASK : 0x00020000U VAL : 0x00000000U 421 // .. I2C0_CPU_1XCLKACT = 0x1 422 // .. ==> 0XF800012C[18:18] = 0x00000001U 423 // .. ==> MASK : 0x00040000U VAL : 0x00040000U 424 // .. I2C1_CPU_1XCLKACT = 0x1 425 // .. ==> 0XF800012C[19:19] = 0x00000001U 426 // .. ==> MASK : 0x00080000U VAL : 0x00080000U 427 // .. UART0_CPU_1XCLKACT = 0x0 428 // .. ==> 0XF800012C[20:20] = 0x00000000U 429 // .. ==> MASK : 0x00100000U VAL : 0x00000000U 430 // .. UART1_CPU_1XCLKACT = 0x1 431 // .. ==> 0XF800012C[21:21] = 0x00000001U 432 // .. ==> MASK : 0x00200000U VAL : 0x00200000U 433 // .. GPIO_CPU_1XCLKACT = 0x1 434 // .. ==> 0XF800012C[22:22] = 0x00000001U 435 // .. ==> MASK : 0x00400000U VAL : 0x00400000U 436 // .. LQSPI_CPU_1XCLKACT = 0x1 437 // .. ==> 0XF800012C[23:23] = 0x00000001U 438 // .. ==> MASK : 0x00800000U VAL : 0x00800000U 439 // .. SMC_CPU_1XCLKACT = 0x1 440 // .. ==> 0XF800012C[24:24] = 0x00000001U 441 // .. ==> MASK : 0x01000000U VAL : 0x01000000U 442 // .. 443 EMIT_MASKWRITE(0XF800012C, 0x01FFCCCDU ,0x01EC044DU), 444 // .. FINISH: CLOCK CONTROL SLCR REGISTERS 445 // .. START: THIS SHOULD BE BLANK 446 // .. FINISH: THIS SHOULD BE BLANK 447 // .. START: LOCK IT BACK 448 // .. LOCK_KEY = 0X767B 449 // .. ==> 0XF8000004[15:0] = 0x0000767BU 450 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU 451 // .. 452 EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU), 453 // .. FINISH: LOCK IT BACK 454 // FINISH: top 455 // 456 EMIT_EXIT(), 457 458 // 459 }; 460 461 unsigned long ps7_ddr_init_data_3_0[] = { 462 // START: top 463 // .. START: DDR INITIALIZATION 464 // .. .. START: LOCK DDR 465 // .. .. reg_ddrc_soft_rstb = 0 466 // .. .. ==> 0XF8006000[0:0] = 0x00000000U 467 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 468 // .. .. reg_ddrc_powerdown_en = 0x0 469 // .. .. ==> 0XF8006000[1:1] = 0x00000000U 470 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 471 // .. .. reg_ddrc_data_bus_width = 0x0 472 // .. .. ==> 0XF8006000[3:2] = 0x00000000U 473 // .. .. ==> MASK : 0x0000000CU VAL : 0x00000000U 474 // .. .. reg_ddrc_burst8_refresh = 0x0 475 // .. .. ==> 0XF8006000[6:4] = 0x00000000U 476 // .. .. ==> MASK : 0x00000070U VAL : 0x00000000U 477 // .. .. reg_ddrc_rdwr_idle_gap = 0x1 478 // .. .. ==> 0XF8006000[13:7] = 0x00000001U 479 // .. .. ==> MASK : 0x00003F80U VAL : 0x00000080U 480 // .. .. reg_ddrc_dis_rd_bypass = 0x0 481 // .. .. ==> 0XF8006000[14:14] = 0x00000000U 482 // .. .. ==> MASK : 0x00004000U VAL : 0x00000000U 483 // .. .. reg_ddrc_dis_act_bypass = 0x0 484 // .. .. ==> 0XF8006000[15:15] = 0x00000000U 485 // .. .. ==> MASK : 0x00008000U VAL : 0x00000000U 486 // .. .. reg_ddrc_dis_auto_refresh = 0x0 487 // .. .. ==> 0XF8006000[16:16] = 0x00000000U 488 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 489 // .. .. 490 EMIT_MASKWRITE(0XF8006000, 0x0001FFFFU ,0x00000080U), 491 // .. .. FINISH: LOCK DDR 492 // .. .. reg_ddrc_t_rfc_nom_x32 = 0x81 493 // .. .. ==> 0XF8006004[11:0] = 0x00000081U 494 // .. .. ==> MASK : 0x00000FFFU VAL : 0x00000081U 495 // .. .. reserved_reg_ddrc_active_ranks = 0x1 496 // .. .. ==> 0XF8006004[13:12] = 0x00000001U 497 // .. .. ==> MASK : 0x00003000U VAL : 0x00001000U 498 // .. .. reg_ddrc_addrmap_cs_bit0 = 0x0 499 // .. .. ==> 0XF8006004[18:14] = 0x00000000U 500 // .. .. ==> MASK : 0x0007C000U VAL : 0x00000000U 501 // .. .. 502 EMIT_MASKWRITE(0XF8006004, 0x0007FFFFU ,0x00001081U), 503 // .. .. reg_ddrc_hpr_min_non_critical_x32 = 0xf 504 // .. .. ==> 0XF8006008[10:0] = 0x0000000FU 505 // .. .. ==> MASK : 0x000007FFU VAL : 0x0000000FU 506 // .. .. reg_ddrc_hpr_max_starve_x32 = 0xf 507 // .. .. ==> 0XF8006008[21:11] = 0x0000000FU 508 // .. .. ==> MASK : 0x003FF800U VAL : 0x00007800U 509 // .. .. reg_ddrc_hpr_xact_run_length = 0xf 510 // .. .. ==> 0XF8006008[25:22] = 0x0000000FU 511 // .. .. ==> MASK : 0x03C00000U VAL : 0x03C00000U 512 // .. .. 513 EMIT_MASKWRITE(0XF8006008, 0x03FFFFFFU ,0x03C0780FU), 514 // .. .. reg_ddrc_lpr_min_non_critical_x32 = 0x1 515 // .. .. ==> 0XF800600C[10:0] = 0x00000001U 516 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000001U 517 // .. .. reg_ddrc_lpr_max_starve_x32 = 0x2 518 // .. .. ==> 0XF800600C[21:11] = 0x00000002U 519 // .. .. ==> MASK : 0x003FF800U VAL : 0x00001000U 520 // .. .. reg_ddrc_lpr_xact_run_length = 0x8 521 // .. .. ==> 0XF800600C[25:22] = 0x00000008U 522 // .. .. ==> MASK : 0x03C00000U VAL : 0x02000000U 523 // .. .. 524 EMIT_MASKWRITE(0XF800600C, 0x03FFFFFFU ,0x02001001U), 525 // .. .. reg_ddrc_w_min_non_critical_x32 = 0x1 526 // .. .. ==> 0XF8006010[10:0] = 0x00000001U 527 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000001U 528 // .. .. reg_ddrc_w_xact_run_length = 0x8 529 // .. .. ==> 0XF8006010[14:11] = 0x00000008U 530 // .. .. ==> MASK : 0x00007800U VAL : 0x00004000U 531 // .. .. reg_ddrc_w_max_starve_x32 = 0x2 532 // .. .. ==> 0XF8006010[25:15] = 0x00000002U 533 // .. .. ==> MASK : 0x03FF8000U VAL : 0x00010000U 534 // .. .. 535 EMIT_MASKWRITE(0XF8006010, 0x03FFFFFFU ,0x00014001U), 536 // .. .. reg_ddrc_t_rc = 0x1b 537 // .. .. ==> 0XF8006014[5:0] = 0x0000001BU 538 // .. .. ==> MASK : 0x0000003FU VAL : 0x0000001BU 539 // .. .. reg_ddrc_t_rfc_min = 0x56 540 // .. .. ==> 0XF8006014[13:6] = 0x00000056U 541 // .. .. ==> MASK : 0x00003FC0U VAL : 0x00001580U 542 // .. .. reg_ddrc_post_selfref_gap_x32 = 0x10 543 // .. .. ==> 0XF8006014[20:14] = 0x00000010U 544 // .. .. ==> MASK : 0x001FC000U VAL : 0x00040000U 545 // .. .. 546 EMIT_MASKWRITE(0XF8006014, 0x001FFFFFU ,0x0004159BU), 547 // .. .. reg_ddrc_wr2pre = 0x12 548 // .. .. ==> 0XF8006018[4:0] = 0x00000012U 549 // .. .. ==> MASK : 0x0000001FU VAL : 0x00000012U 550 // .. .. reg_ddrc_powerdown_to_x32 = 0x6 551 // .. .. ==> 0XF8006018[9:5] = 0x00000006U 552 // .. .. ==> MASK : 0x000003E0U VAL : 0x000000C0U 553 // .. .. reg_ddrc_t_faw = 0x18 554 // .. .. ==> 0XF8006018[15:10] = 0x00000018U 555 // .. .. ==> MASK : 0x0000FC00U VAL : 0x00006000U 556 // .. .. reg_ddrc_t_ras_max = 0x24 557 // .. .. ==> 0XF8006018[21:16] = 0x00000024U 558 // .. .. ==> MASK : 0x003F0000U VAL : 0x00240000U 559 // .. .. reg_ddrc_t_ras_min = 0x14 560 // .. .. ==> 0XF8006018[26:22] = 0x00000014U 561 // .. .. ==> MASK : 0x07C00000U VAL : 0x05000000U 562 // .. .. reg_ddrc_t_cke = 0x4 563 // .. .. ==> 0XF8006018[31:28] = 0x00000004U 564 // .. .. ==> MASK : 0xF0000000U VAL : 0x40000000U 565 // .. .. 566 EMIT_MASKWRITE(0XF8006018, 0xF7FFFFFFU ,0x452460D2U), 567 // .. .. reg_ddrc_write_latency = 0x5 568 // .. .. ==> 0XF800601C[4:0] = 0x00000005U 569 // .. .. ==> MASK : 0x0000001FU VAL : 0x00000005U 570 // .. .. reg_ddrc_rd2wr = 0x7 571 // .. .. ==> 0XF800601C[9:5] = 0x00000007U 572 // .. .. ==> MASK : 0x000003E0U VAL : 0x000000E0U 573 // .. .. reg_ddrc_wr2rd = 0xe 574 // .. .. ==> 0XF800601C[14:10] = 0x0000000EU 575 // .. .. ==> MASK : 0x00007C00U VAL : 0x00003800U 576 // .. .. reg_ddrc_t_xp = 0x4 577 // .. .. ==> 0XF800601C[19:15] = 0x00000004U 578 // .. .. ==> MASK : 0x000F8000U VAL : 0x00020000U 579 // .. .. reg_ddrc_pad_pd = 0x0 580 // .. .. ==> 0XF800601C[22:20] = 0x00000000U 581 // .. .. ==> MASK : 0x00700000U VAL : 0x00000000U 582 // .. .. reg_ddrc_rd2pre = 0x4 583 // .. .. ==> 0XF800601C[27:23] = 0x00000004U 584 // .. .. ==> MASK : 0x0F800000U VAL : 0x02000000U 585 // .. .. reg_ddrc_t_rcd = 0x7 586 // .. .. ==> 0XF800601C[31:28] = 0x00000007U 587 // .. .. ==> MASK : 0xF0000000U VAL : 0x70000000U 588 // .. .. 589 EMIT_MASKWRITE(0XF800601C, 0xFFFFFFFFU ,0x720238E5U), 590 // .. .. reg_ddrc_t_ccd = 0x4 591 // .. .. ==> 0XF8006020[4:2] = 0x00000004U 592 // .. .. ==> MASK : 0x0000001CU VAL : 0x00000010U 593 // .. .. reg_ddrc_t_rrd = 0x6 594 // .. .. ==> 0XF8006020[7:5] = 0x00000006U 595 // .. .. ==> MASK : 0x000000E0U VAL : 0x000000C0U 596 // .. .. reg_ddrc_refresh_margin = 0x2 597 // .. .. ==> 0XF8006020[11:8] = 0x00000002U 598 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U 599 // .. .. reg_ddrc_t_rp = 0x7 600 // .. .. ==> 0XF8006020[15:12] = 0x00000007U 601 // .. .. ==> MASK : 0x0000F000U VAL : 0x00007000U 602 // .. .. reg_ddrc_refresh_to_x32 = 0x8 603 // .. .. ==> 0XF8006020[20:16] = 0x00000008U 604 // .. .. ==> MASK : 0x001F0000U VAL : 0x00080000U 605 // .. .. reg_ddrc_mobile = 0x0 606 // .. .. ==> 0XF8006020[22:22] = 0x00000000U 607 // .. .. ==> MASK : 0x00400000U VAL : 0x00000000U 608 // .. .. reg_ddrc_en_dfi_dram_clk_disable = 0x0 609 // .. .. ==> 0XF8006020[23:23] = 0x00000000U 610 // .. .. ==> MASK : 0x00800000U VAL : 0x00000000U 611 // .. .. reg_ddrc_read_latency = 0x7 612 // .. .. ==> 0XF8006020[28:24] = 0x00000007U 613 // .. .. ==> MASK : 0x1F000000U VAL : 0x07000000U 614 // .. .. reg_phy_mode_ddr1_ddr2 = 0x1 615 // .. .. ==> 0XF8006020[29:29] = 0x00000001U 616 // .. .. ==> MASK : 0x20000000U VAL : 0x20000000U 617 // .. .. reg_ddrc_dis_pad_pd = 0x0 618 // .. .. ==> 0XF8006020[30:30] = 0x00000000U 619 // .. .. ==> MASK : 0x40000000U VAL : 0x00000000U 620 // .. .. 621 EMIT_MASKWRITE(0XF8006020, 0x7FDFFFFCU ,0x270872D0U), 622 // .. .. reg_ddrc_en_2t_timing_mode = 0x0 623 // .. .. ==> 0XF8006024[0:0] = 0x00000000U 624 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 625 // .. .. reg_ddrc_prefer_write = 0x0 626 // .. .. ==> 0XF8006024[1:1] = 0x00000000U 627 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 628 // .. .. reg_ddrc_mr_wr = 0x0 629 // .. .. ==> 0XF8006024[6:6] = 0x00000000U 630 // .. .. ==> MASK : 0x00000040U VAL : 0x00000000U 631 // .. .. reg_ddrc_mr_addr = 0x0 632 // .. .. ==> 0XF8006024[8:7] = 0x00000000U 633 // .. .. ==> MASK : 0x00000180U VAL : 0x00000000U 634 // .. .. reg_ddrc_mr_data = 0x0 635 // .. .. ==> 0XF8006024[24:9] = 0x00000000U 636 // .. .. ==> MASK : 0x01FFFE00U VAL : 0x00000000U 637 // .. .. ddrc_reg_mr_wr_busy = 0x0 638 // .. .. ==> 0XF8006024[25:25] = 0x00000000U 639 // .. .. ==> MASK : 0x02000000U VAL : 0x00000000U 640 // .. .. reg_ddrc_mr_type = 0x0 641 // .. .. ==> 0XF8006024[26:26] = 0x00000000U 642 // .. .. ==> MASK : 0x04000000U VAL : 0x00000000U 643 // .. .. reg_ddrc_mr_rdata_valid = 0x0 644 // .. .. ==> 0XF8006024[27:27] = 0x00000000U 645 // .. .. ==> MASK : 0x08000000U VAL : 0x00000000U 646 // .. .. 647 EMIT_MASKWRITE(0XF8006024, 0x0FFFFFC3U ,0x00000000U), 648 // .. .. reg_ddrc_final_wait_x32 = 0x7 649 // .. .. ==> 0XF8006028[6:0] = 0x00000007U 650 // .. .. ==> MASK : 0x0000007FU VAL : 0x00000007U 651 // .. .. reg_ddrc_pre_ocd_x32 = 0x0 652 // .. .. ==> 0XF8006028[10:7] = 0x00000000U 653 // .. .. ==> MASK : 0x00000780U VAL : 0x00000000U 654 // .. .. reg_ddrc_t_mrd = 0x4 655 // .. .. ==> 0XF8006028[13:11] = 0x00000004U 656 // .. .. ==> MASK : 0x00003800U VAL : 0x00002000U 657 // .. .. 658 EMIT_MASKWRITE(0XF8006028, 0x00003FFFU ,0x00002007U), 659 // .. .. reg_ddrc_emr2 = 0x8 660 // .. .. ==> 0XF800602C[15:0] = 0x00000008U 661 // .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000008U 662 // .. .. reg_ddrc_emr3 = 0x0 663 // .. .. ==> 0XF800602C[31:16] = 0x00000000U 664 // .. .. ==> MASK : 0xFFFF0000U VAL : 0x00000000U 665 // .. .. 666 EMIT_MASKWRITE(0XF800602C, 0xFFFFFFFFU ,0x00000008U), 667 // .. .. reg_ddrc_mr = 0x930 668 // .. .. ==> 0XF8006030[15:0] = 0x00000930U 669 // .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000930U 670 // .. .. reg_ddrc_emr = 0x4 671 // .. .. ==> 0XF8006030[31:16] = 0x00000004U 672 // .. .. ==> MASK : 0xFFFF0000U VAL : 0x00040000U 673 // .. .. 674 EMIT_MASKWRITE(0XF8006030, 0xFFFFFFFFU ,0x00040930U), 675 // .. .. reg_ddrc_burst_rdwr = 0x4 676 // .. .. ==> 0XF8006034[3:0] = 0x00000004U 677 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000004U 678 // .. .. reg_ddrc_pre_cke_x1024 = 0x105 679 // .. .. ==> 0XF8006034[13:4] = 0x00000105U 680 // .. .. ==> MASK : 0x00003FF0U VAL : 0x00001050U 681 // .. .. reg_ddrc_post_cke_x1024 = 0x1 682 // .. .. ==> 0XF8006034[25:16] = 0x00000001U 683 // .. .. ==> MASK : 0x03FF0000U VAL : 0x00010000U 684 // .. .. reg_ddrc_burstchop = 0x0 685 // .. .. ==> 0XF8006034[28:28] = 0x00000000U 686 // .. .. ==> MASK : 0x10000000U VAL : 0x00000000U 687 // .. .. 688 EMIT_MASKWRITE(0XF8006034, 0x13FF3FFFU ,0x00011054U), 689 // .. .. reg_ddrc_force_low_pri_n = 0x0 690 // .. .. ==> 0XF8006038[0:0] = 0x00000000U 691 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 692 // .. .. reg_ddrc_dis_dq = 0x0 693 // .. .. ==> 0XF8006038[1:1] = 0x00000000U 694 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 695 // .. .. 696 EMIT_MASKWRITE(0XF8006038, 0x00000003U ,0x00000000U), 697 // .. .. reg_ddrc_addrmap_bank_b0 = 0x7 698 // .. .. ==> 0XF800603C[3:0] = 0x00000007U 699 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000007U 700 // .. .. reg_ddrc_addrmap_bank_b1 = 0x7 701 // .. .. ==> 0XF800603C[7:4] = 0x00000007U 702 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000070U 703 // .. .. reg_ddrc_addrmap_bank_b2 = 0x7 704 // .. .. ==> 0XF800603C[11:8] = 0x00000007U 705 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000700U 706 // .. .. reg_ddrc_addrmap_col_b5 = 0x0 707 // .. .. ==> 0XF800603C[15:12] = 0x00000000U 708 // .. .. ==> MASK : 0x0000F000U VAL : 0x00000000U 709 // .. .. reg_ddrc_addrmap_col_b6 = 0x0 710 // .. .. ==> 0XF800603C[19:16] = 0x00000000U 711 // .. .. ==> MASK : 0x000F0000U VAL : 0x00000000U 712 // .. .. 713 EMIT_MASKWRITE(0XF800603C, 0x000FFFFFU ,0x00000777U), 714 // .. .. reg_ddrc_addrmap_col_b2 = 0x0 715 // .. .. ==> 0XF8006040[3:0] = 0x00000000U 716 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000000U 717 // .. .. reg_ddrc_addrmap_col_b3 = 0x0 718 // .. .. ==> 0XF8006040[7:4] = 0x00000000U 719 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000000U 720 // .. .. reg_ddrc_addrmap_col_b4 = 0x0 721 // .. .. ==> 0XF8006040[11:8] = 0x00000000U 722 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000000U 723 // .. .. reg_ddrc_addrmap_col_b7 = 0x0 724 // .. .. ==> 0XF8006040[15:12] = 0x00000000U 725 // .. .. ==> MASK : 0x0000F000U VAL : 0x00000000U 726 // .. .. reg_ddrc_addrmap_col_b8 = 0x0 727 // .. .. ==> 0XF8006040[19:16] = 0x00000000U 728 // .. .. ==> MASK : 0x000F0000U VAL : 0x00000000U 729 // .. .. reg_ddrc_addrmap_col_b9 = 0xf 730 // .. .. ==> 0XF8006040[23:20] = 0x0000000FU 731 // .. .. ==> MASK : 0x00F00000U VAL : 0x00F00000U 732 // .. .. reg_ddrc_addrmap_col_b10 = 0xf 733 // .. .. ==> 0XF8006040[27:24] = 0x0000000FU 734 // .. .. ==> MASK : 0x0F000000U VAL : 0x0F000000U 735 // .. .. reg_ddrc_addrmap_col_b11 = 0xf 736 // .. .. ==> 0XF8006040[31:28] = 0x0000000FU 737 // .. .. ==> MASK : 0xF0000000U VAL : 0xF0000000U 738 // .. .. 739 EMIT_MASKWRITE(0XF8006040, 0xFFFFFFFFU ,0xFFF00000U), 740 // .. .. reg_ddrc_addrmap_row_b0 = 0x6 741 // .. .. ==> 0XF8006044[3:0] = 0x00000006U 742 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000006U 743 // .. .. reg_ddrc_addrmap_row_b1 = 0x6 744 // .. .. ==> 0XF8006044[7:4] = 0x00000006U 745 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000060U 746 // .. .. reg_ddrc_addrmap_row_b2_11 = 0x6 747 // .. .. ==> 0XF8006044[11:8] = 0x00000006U 748 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000600U 749 // .. .. reg_ddrc_addrmap_row_b12 = 0x6 750 // .. .. ==> 0XF8006044[15:12] = 0x00000006U 751 // .. .. ==> MASK : 0x0000F000U VAL : 0x00006000U 752 // .. .. reg_ddrc_addrmap_row_b13 = 0x6 753 // .. .. ==> 0XF8006044[19:16] = 0x00000006U 754 // .. .. ==> MASK : 0x000F0000U VAL : 0x00060000U 755 // .. .. reg_ddrc_addrmap_row_b14 = 0xf 756 // .. .. ==> 0XF8006044[23:20] = 0x0000000FU 757 // .. .. ==> MASK : 0x00F00000U VAL : 0x00F00000U 758 // .. .. reg_ddrc_addrmap_row_b15 = 0xf 759 // .. .. ==> 0XF8006044[27:24] = 0x0000000FU 760 // .. .. ==> MASK : 0x0F000000U VAL : 0x0F000000U 761 // .. .. 762 EMIT_MASKWRITE(0XF8006044, 0x0FFFFFFFU ,0x0FF66666U), 763 // .. .. reg_phy_rd_local_odt = 0x0 764 // .. .. ==> 0XF8006048[13:12] = 0x00000000U 765 // .. .. ==> MASK : 0x00003000U VAL : 0x00000000U 766 // .. .. reg_phy_wr_local_odt = 0x3 767 // .. .. ==> 0XF8006048[15:14] = 0x00000003U 768 // .. .. ==> MASK : 0x0000C000U VAL : 0x0000C000U 769 // .. .. reg_phy_idle_local_odt = 0x3 770 // .. .. ==> 0XF8006048[17:16] = 0x00000003U 771 // .. .. ==> MASK : 0x00030000U VAL : 0x00030000U 772 // .. .. 773 EMIT_MASKWRITE(0XF8006048, 0x0003F000U ,0x0003C000U), 774 // .. .. reg_phy_rd_cmd_to_data = 0x0 775 // .. .. ==> 0XF8006050[3:0] = 0x00000000U 776 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000000U 777 // .. .. reg_phy_wr_cmd_to_data = 0x0 778 // .. .. ==> 0XF8006050[7:4] = 0x00000000U 779 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000000U 780 // .. .. reg_phy_rdc_we_to_re_delay = 0x8 781 // .. .. ==> 0XF8006050[11:8] = 0x00000008U 782 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000800U 783 // .. .. reg_phy_rdc_fifo_rst_disable = 0x0 784 // .. .. ==> 0XF8006050[15:15] = 0x00000000U 785 // .. .. ==> MASK : 0x00008000U VAL : 0x00000000U 786 // .. .. reg_phy_use_fixed_re = 0x1 787 // .. .. ==> 0XF8006050[16:16] = 0x00000001U 788 // .. .. ==> MASK : 0x00010000U VAL : 0x00010000U 789 // .. .. reg_phy_rdc_fifo_rst_err_cnt_clr = 0x0 790 // .. .. ==> 0XF8006050[17:17] = 0x00000000U 791 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 792 // .. .. reg_phy_dis_phy_ctrl_rstn = 0x0 793 // .. .. ==> 0XF8006050[18:18] = 0x00000000U 794 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U 795 // .. .. reg_phy_clk_stall_level = 0x0 796 // .. .. ==> 0XF8006050[19:19] = 0x00000000U 797 // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U 798 // .. .. reg_phy_gatelvl_num_of_dq0 = 0x7 799 // .. .. ==> 0XF8006050[27:24] = 0x00000007U 800 // .. .. ==> MASK : 0x0F000000U VAL : 0x07000000U 801 // .. .. reg_phy_wrlvl_num_of_dq0 = 0x7 802 // .. .. ==> 0XF8006050[31:28] = 0x00000007U 803 // .. .. ==> MASK : 0xF0000000U VAL : 0x70000000U 804 // .. .. 805 EMIT_MASKWRITE(0XF8006050, 0xFF0F8FFFU ,0x77010800U), 806 // .. .. reg_ddrc_dis_dll_calib = 0x0 807 // .. .. ==> 0XF8006058[16:16] = 0x00000000U 808 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 809 // .. .. 810 EMIT_MASKWRITE(0XF8006058, 0x00010000U ,0x00000000U), 811 // .. .. reg_ddrc_rd_odt_delay = 0x3 812 // .. .. ==> 0XF800605C[3:0] = 0x00000003U 813 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000003U 814 // .. .. reg_ddrc_wr_odt_delay = 0x0 815 // .. .. ==> 0XF800605C[7:4] = 0x00000000U 816 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000000U 817 // .. .. reg_ddrc_rd_odt_hold = 0x0 818 // .. .. ==> 0XF800605C[11:8] = 0x00000000U 819 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000000U 820 // .. .. reg_ddrc_wr_odt_hold = 0x5 821 // .. .. ==> 0XF800605C[15:12] = 0x00000005U 822 // .. .. ==> MASK : 0x0000F000U VAL : 0x00005000U 823 // .. .. 824 EMIT_MASKWRITE(0XF800605C, 0x0000FFFFU ,0x00005003U), 825 // .. .. reg_ddrc_pageclose = 0x0 826 // .. .. ==> 0XF8006060[0:0] = 0x00000000U 827 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 828 // .. .. reg_ddrc_lpr_num_entries = 0x1f 829 // .. .. ==> 0XF8006060[6:1] = 0x0000001FU 830 // .. .. ==> MASK : 0x0000007EU VAL : 0x0000003EU 831 // .. .. reg_ddrc_auto_pre_en = 0x0 832 // .. .. ==> 0XF8006060[7:7] = 0x00000000U 833 // .. .. ==> MASK : 0x00000080U VAL : 0x00000000U 834 // .. .. reg_ddrc_refresh_update_level = 0x0 835 // .. .. ==> 0XF8006060[8:8] = 0x00000000U 836 // .. .. ==> MASK : 0x00000100U VAL : 0x00000000U 837 // .. .. reg_ddrc_dis_wc = 0x0 838 // .. .. ==> 0XF8006060[9:9] = 0x00000000U 839 // .. .. ==> MASK : 0x00000200U VAL : 0x00000000U 840 // .. .. reg_ddrc_dis_collision_page_opt = 0x0 841 // .. .. ==> 0XF8006060[10:10] = 0x00000000U 842 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 843 // .. .. reg_ddrc_selfref_en = 0x0 844 // .. .. ==> 0XF8006060[12:12] = 0x00000000U 845 // .. .. ==> MASK : 0x00001000U VAL : 0x00000000U 846 // .. .. 847 EMIT_MASKWRITE(0XF8006060, 0x000017FFU ,0x0000003EU), 848 // .. .. reg_ddrc_go2critical_hysteresis = 0x0 849 // .. .. ==> 0XF8006064[12:5] = 0x00000000U 850 // .. .. ==> MASK : 0x00001FE0U VAL : 0x00000000U 851 // .. .. reg_arb_go2critical_en = 0x1 852 // .. .. ==> 0XF8006064[17:17] = 0x00000001U 853 // .. .. ==> MASK : 0x00020000U VAL : 0x00020000U 854 // .. .. 855 EMIT_MASKWRITE(0XF8006064, 0x00021FE0U ,0x00020000U), 856 // .. .. reg_ddrc_wrlvl_ww = 0x41 857 // .. .. ==> 0XF8006068[7:0] = 0x00000041U 858 // .. .. ==> MASK : 0x000000FFU VAL : 0x00000041U 859 // .. .. reg_ddrc_rdlvl_rr = 0x41 860 // .. .. ==> 0XF8006068[15:8] = 0x00000041U 861 // .. .. ==> MASK : 0x0000FF00U VAL : 0x00004100U 862 // .. .. reg_ddrc_dfi_t_wlmrd = 0x28 863 // .. .. ==> 0XF8006068[25:16] = 0x00000028U 864 // .. .. ==> MASK : 0x03FF0000U VAL : 0x00280000U 865 // .. .. 866 EMIT_MASKWRITE(0XF8006068, 0x03FFFFFFU ,0x00284141U), 867 // .. .. dfi_t_ctrlupd_interval_min_x1024 = 0x10 868 // .. .. ==> 0XF800606C[7:0] = 0x00000010U 869 // .. .. ==> MASK : 0x000000FFU VAL : 0x00000010U 870 // .. .. dfi_t_ctrlupd_interval_max_x1024 = 0x16 871 // .. .. ==> 0XF800606C[15:8] = 0x00000016U 872 // .. .. ==> MASK : 0x0000FF00U VAL : 0x00001600U 873 // .. .. 874 EMIT_MASKWRITE(0XF800606C, 0x0000FFFFU ,0x00001610U), 875 // .. .. reg_ddrc_dfi_t_ctrl_delay = 0x1 876 // .. .. ==> 0XF8006078[3:0] = 0x00000001U 877 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000001U 878 // .. .. reg_ddrc_dfi_t_dram_clk_disable = 0x1 879 // .. .. ==> 0XF8006078[7:4] = 0x00000001U 880 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000010U 881 // .. .. reg_ddrc_dfi_t_dram_clk_enable = 0x1 882 // .. .. ==> 0XF8006078[11:8] = 0x00000001U 883 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000100U 884 // .. .. reg_ddrc_t_cksre = 0x6 885 // .. .. ==> 0XF8006078[15:12] = 0x00000006U 886 // .. .. ==> MASK : 0x0000F000U VAL : 0x00006000U 887 // .. .. reg_ddrc_t_cksrx = 0x6 888 // .. .. ==> 0XF8006078[19:16] = 0x00000006U 889 // .. .. ==> MASK : 0x000F0000U VAL : 0x00060000U 890 // .. .. reg_ddrc_t_ckesr = 0x4 891 // .. .. ==> 0XF8006078[25:20] = 0x00000004U 892 // .. .. ==> MASK : 0x03F00000U VAL : 0x00400000U 893 // .. .. 894 EMIT_MASKWRITE(0XF8006078, 0x03FFFFFFU ,0x00466111U), 895 // .. .. reg_ddrc_t_ckpde = 0x2 896 // .. .. ==> 0XF800607C[3:0] = 0x00000002U 897 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000002U 898 // .. .. reg_ddrc_t_ckpdx = 0x2 899 // .. .. ==> 0XF800607C[7:4] = 0x00000002U 900 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000020U 901 // .. .. reg_ddrc_t_ckdpde = 0x2 902 // .. .. ==> 0XF800607C[11:8] = 0x00000002U 903 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U 904 // .. .. reg_ddrc_t_ckdpdx = 0x2 905 // .. .. ==> 0XF800607C[15:12] = 0x00000002U 906 // .. .. ==> MASK : 0x0000F000U VAL : 0x00002000U 907 // .. .. reg_ddrc_t_ckcsx = 0x3 908 // .. .. ==> 0XF800607C[19:16] = 0x00000003U 909 // .. .. ==> MASK : 0x000F0000U VAL : 0x00030000U 910 // .. .. 911 EMIT_MASKWRITE(0XF800607C, 0x000FFFFFU ,0x00032222U), 912 // .. .. reg_ddrc_dis_auto_zq = 0x0 913 // .. .. ==> 0XF80060A4[0:0] = 0x00000000U 914 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 915 // .. .. reg_ddrc_ddr3 = 0x1 916 // .. .. ==> 0XF80060A4[1:1] = 0x00000001U 917 // .. .. ==> MASK : 0x00000002U VAL : 0x00000002U 918 // .. .. reg_ddrc_t_mod = 0x200 919 // .. .. ==> 0XF80060A4[11:2] = 0x00000200U 920 // .. .. ==> MASK : 0x00000FFCU VAL : 0x00000800U 921 // .. .. reg_ddrc_t_zq_long_nop = 0x200 922 // .. .. ==> 0XF80060A4[21:12] = 0x00000200U 923 // .. .. ==> MASK : 0x003FF000U VAL : 0x00200000U 924 // .. .. reg_ddrc_t_zq_short_nop = 0x40 925 // .. .. ==> 0XF80060A4[31:22] = 0x00000040U 926 // .. .. ==> MASK : 0xFFC00000U VAL : 0x10000000U 927 // .. .. 928 EMIT_MASKWRITE(0XF80060A4, 0xFFFFFFFFU ,0x10200802U), 929 // .. .. t_zq_short_interval_x1024 = 0xcb73 930 // .. .. ==> 0XF80060A8[19:0] = 0x0000CB73U 931 // .. .. ==> MASK : 0x000FFFFFU VAL : 0x0000CB73U 932 // .. .. dram_rstn_x1024 = 0x69 933 // .. .. ==> 0XF80060A8[27:20] = 0x00000069U 934 // .. .. ==> MASK : 0x0FF00000U VAL : 0x06900000U 935 // .. .. 936 EMIT_MASKWRITE(0XF80060A8, 0x0FFFFFFFU ,0x0690CB73U), 937 // .. .. deeppowerdown_en = 0x0 938 // .. .. ==> 0XF80060AC[0:0] = 0x00000000U 939 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 940 // .. .. deeppowerdown_to_x1024 = 0xff 941 // .. .. ==> 0XF80060AC[8:1] = 0x000000FFU 942 // .. .. ==> MASK : 0x000001FEU VAL : 0x000001FEU 943 // .. .. 944 EMIT_MASKWRITE(0XF80060AC, 0x000001FFU ,0x000001FEU), 945 // .. .. dfi_wrlvl_max_x1024 = 0xfff 946 // .. .. ==> 0XF80060B0[11:0] = 0x00000FFFU 947 // .. .. ==> MASK : 0x00000FFFU VAL : 0x00000FFFU 948 // .. .. dfi_rdlvl_max_x1024 = 0xfff 949 // .. .. ==> 0XF80060B0[23:12] = 0x00000FFFU 950 // .. .. ==> MASK : 0x00FFF000U VAL : 0x00FFF000U 951 // .. .. ddrc_reg_twrlvl_max_error = 0x0 952 // .. .. ==> 0XF80060B0[24:24] = 0x00000000U 953 // .. .. ==> MASK : 0x01000000U VAL : 0x00000000U 954 // .. .. ddrc_reg_trdlvl_max_error = 0x0 955 // .. .. ==> 0XF80060B0[25:25] = 0x00000000U 956 // .. .. ==> MASK : 0x02000000U VAL : 0x00000000U 957 // .. .. reg_ddrc_dfi_wr_level_en = 0x1 958 // .. .. ==> 0XF80060B0[26:26] = 0x00000001U 959 // .. .. ==> MASK : 0x04000000U VAL : 0x04000000U 960 // .. .. reg_ddrc_dfi_rd_dqs_gate_level = 0x1 961 // .. .. ==> 0XF80060B0[27:27] = 0x00000001U 962 // .. .. ==> MASK : 0x08000000U VAL : 0x08000000U 963 // .. .. reg_ddrc_dfi_rd_data_eye_train = 0x1 964 // .. .. ==> 0XF80060B0[28:28] = 0x00000001U 965 // .. .. ==> MASK : 0x10000000U VAL : 0x10000000U 966 // .. .. 967 EMIT_MASKWRITE(0XF80060B0, 0x1FFFFFFFU ,0x1CFFFFFFU), 968 // .. .. reg_ddrc_skip_ocd = 0x1 969 // .. .. ==> 0XF80060B4[9:9] = 0x00000001U 970 // .. .. ==> MASK : 0x00000200U VAL : 0x00000200U 971 // .. .. 972 EMIT_MASKWRITE(0XF80060B4, 0x00000200U ,0x00000200U), 973 // .. .. reg_ddrc_dfi_t_rddata_en = 0x6 974 // .. .. ==> 0XF80060B8[4:0] = 0x00000006U 975 // .. .. ==> MASK : 0x0000001FU VAL : 0x00000006U 976 // .. .. reg_ddrc_dfi_t_ctrlup_min = 0x3 977 // .. .. ==> 0XF80060B8[14:5] = 0x00000003U 978 // .. .. ==> MASK : 0x00007FE0U VAL : 0x00000060U 979 // .. .. reg_ddrc_dfi_t_ctrlup_max = 0x40 980 // .. .. ==> 0XF80060B8[24:15] = 0x00000040U 981 // .. .. ==> MASK : 0x01FF8000U VAL : 0x00200000U 982 // .. .. 983 EMIT_MASKWRITE(0XF80060B8, 0x01FFFFFFU ,0x00200066U), 984 // .. .. START: RESET ECC ERROR 985 // .. .. Clear_Uncorrectable_DRAM_ECC_error = 1 986 // .. .. ==> 0XF80060C4[0:0] = 0x00000001U 987 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 988 // .. .. Clear_Correctable_DRAM_ECC_error = 1 989 // .. .. ==> 0XF80060C4[1:1] = 0x00000001U 990 // .. .. ==> MASK : 0x00000002U VAL : 0x00000002U 991 // .. .. 992 EMIT_MASKWRITE(0XF80060C4, 0x00000003U ,0x00000003U), 993 // .. .. FINISH: RESET ECC ERROR 994 // .. .. Clear_Uncorrectable_DRAM_ECC_error = 0x0 995 // .. .. ==> 0XF80060C4[0:0] = 0x00000000U 996 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 997 // .. .. Clear_Correctable_DRAM_ECC_error = 0x0 998 // .. .. ==> 0XF80060C4[1:1] = 0x00000000U 999 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 1000 // .. .. 1001 EMIT_MASKWRITE(0XF80060C4, 0x00000003U ,0x00000000U), 1002 // .. .. CORR_ECC_LOG_VALID = 0x0 1003 // .. .. ==> 0XF80060C8[0:0] = 0x00000000U 1004 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 1005 // .. .. ECC_CORRECTED_BIT_NUM = 0x0 1006 // .. .. ==> 0XF80060C8[7:1] = 0x00000000U 1007 // .. .. ==> MASK : 0x000000FEU VAL : 0x00000000U 1008 // .. .. 1009 EMIT_MASKWRITE(0XF80060C8, 0x000000FFU ,0x00000000U), 1010 // .. .. UNCORR_ECC_LOG_VALID = 0x0 1011 // .. .. ==> 0XF80060DC[0:0] = 0x00000000U 1012 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 1013 // .. .. 1014 EMIT_MASKWRITE(0XF80060DC, 0x00000001U ,0x00000000U), 1015 // .. .. STAT_NUM_CORR_ERR = 0x0 1016 // .. .. ==> 0XF80060F0[15:8] = 0x00000000U 1017 // .. .. ==> MASK : 0x0000FF00U VAL : 0x00000000U 1018 // .. .. STAT_NUM_UNCORR_ERR = 0x0 1019 // .. .. ==> 0XF80060F0[7:0] = 0x00000000U 1020 // .. .. ==> MASK : 0x000000FFU VAL : 0x00000000U 1021 // .. .. 1022 EMIT_MASKWRITE(0XF80060F0, 0x0000FFFFU ,0x00000000U), 1023 // .. .. reg_ddrc_ecc_mode = 0x0 1024 // .. .. ==> 0XF80060F4[2:0] = 0x00000000U 1025 // .. .. ==> MASK : 0x00000007U VAL : 0x00000000U 1026 // .. .. reg_ddrc_dis_scrub = 0x1 1027 // .. .. ==> 0XF80060F4[3:3] = 0x00000001U 1028 // .. .. ==> MASK : 0x00000008U VAL : 0x00000008U 1029 // .. .. 1030 EMIT_MASKWRITE(0XF80060F4, 0x0000000FU ,0x00000008U), 1031 // .. .. reg_phy_dif_on = 0x0 1032 // .. .. ==> 0XF8006114[3:0] = 0x00000000U 1033 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000000U 1034 // .. .. reg_phy_dif_off = 0x0 1035 // .. .. ==> 0XF8006114[7:4] = 0x00000000U 1036 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000000U 1037 // .. .. 1038 EMIT_MASKWRITE(0XF8006114, 0x000000FFU ,0x00000000U), 1039 // .. .. reg_phy_data_slice_in_use = 0x1 1040 // .. .. ==> 0XF8006118[0:0] = 0x00000001U 1041 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 1042 // .. .. reg_phy_rdlvl_inc_mode = 0x0 1043 // .. .. ==> 0XF8006118[1:1] = 0x00000000U 1044 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 1045 // .. .. reg_phy_gatelvl_inc_mode = 0x0 1046 // .. .. ==> 0XF8006118[2:2] = 0x00000000U 1047 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U 1048 // .. .. reg_phy_wrlvl_inc_mode = 0x0 1049 // .. .. ==> 0XF8006118[3:3] = 0x00000000U 1050 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U 1051 // .. .. reg_phy_bist_shift_dq = 0x0 1052 // .. .. ==> 0XF8006118[14:6] = 0x00000000U 1053 // .. .. ==> MASK : 0x00007FC0U VAL : 0x00000000U 1054 // .. .. reg_phy_bist_err_clr = 0x0 1055 // .. .. ==> 0XF8006118[23:15] = 0x00000000U 1056 // .. .. ==> MASK : 0x00FF8000U VAL : 0x00000000U 1057 // .. .. reg_phy_dq_offset = 0x40 1058 // .. .. ==> 0XF8006118[30:24] = 0x00000040U 1059 // .. .. ==> MASK : 0x7F000000U VAL : 0x40000000U 1060 // .. .. 1061 EMIT_MASKWRITE(0XF8006118, 0x7FFFFFCFU ,0x40000001U), 1062 // .. .. reg_phy_data_slice_in_use = 0x1 1063 // .. .. ==> 0XF800611C[0:0] = 0x00000001U 1064 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 1065 // .. .. reg_phy_rdlvl_inc_mode = 0x0 1066 // .. .. ==> 0XF800611C[1:1] = 0x00000000U 1067 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 1068 // .. .. reg_phy_gatelvl_inc_mode = 0x0 1069 // .. .. ==> 0XF800611C[2:2] = 0x00000000U 1070 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U 1071 // .. .. reg_phy_wrlvl_inc_mode = 0x0 1072 // .. .. ==> 0XF800611C[3:3] = 0x00000000U 1073 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U 1074 // .. .. reg_phy_bist_shift_dq = 0x0 1075 // .. .. ==> 0XF800611C[14:6] = 0x00000000U 1076 // .. .. ==> MASK : 0x00007FC0U VAL : 0x00000000U 1077 // .. .. reg_phy_bist_err_clr = 0x0 1078 // .. .. ==> 0XF800611C[23:15] = 0x00000000U 1079 // .. .. ==> MASK : 0x00FF8000U VAL : 0x00000000U 1080 // .. .. reg_phy_dq_offset = 0x40 1081 // .. .. ==> 0XF800611C[30:24] = 0x00000040U 1082 // .. .. ==> MASK : 0x7F000000U VAL : 0x40000000U 1083 // .. .. 1084 EMIT_MASKWRITE(0XF800611C, 0x7FFFFFCFU ,0x40000001U), 1085 // .. .. reg_phy_data_slice_in_use = 0x1 1086 // .. .. ==> 0XF8006120[0:0] = 0x00000001U 1087 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 1088 // .. .. reg_phy_rdlvl_inc_mode = 0x0 1089 // .. .. ==> 0XF8006120[1:1] = 0x00000000U 1090 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 1091 // .. .. reg_phy_gatelvl_inc_mode = 0x0 1092 // .. .. ==> 0XF8006120[2:2] = 0x00000000U 1093 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U 1094 // .. .. reg_phy_wrlvl_inc_mode = 0x0 1095 // .. .. ==> 0XF8006120[3:3] = 0x00000000U 1096 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U 1097 // .. .. reg_phy_bist_shift_dq = 0x0 1098 // .. .. ==> 0XF8006120[14:6] = 0x00000000U 1099 // .. .. ==> MASK : 0x00007FC0U VAL : 0x00000000U 1100 // .. .. reg_phy_bist_err_clr = 0x0 1101 // .. .. ==> 0XF8006120[23:15] = 0x00000000U 1102 // .. .. ==> MASK : 0x00FF8000U VAL : 0x00000000U 1103 // .. .. reg_phy_dq_offset = 0x40 1104 // .. .. ==> 0XF8006120[30:24] = 0x00000040U 1105 // .. .. ==> MASK : 0x7F000000U VAL : 0x40000000U 1106 // .. .. 1107 EMIT_MASKWRITE(0XF8006120, 0x7FFFFFCFU ,0x40000001U), 1108 // .. .. reg_phy_data_slice_in_use = 0x1 1109 // .. .. ==> 0XF8006124[0:0] = 0x00000001U 1110 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 1111 // .. .. reg_phy_rdlvl_inc_mode = 0x0 1112 // .. .. ==> 0XF8006124[1:1] = 0x00000000U 1113 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 1114 // .. .. reg_phy_gatelvl_inc_mode = 0x0 1115 // .. .. ==> 0XF8006124[2:2] = 0x00000000U 1116 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U 1117 // .. .. reg_phy_wrlvl_inc_mode = 0x0 1118 // .. .. ==> 0XF8006124[3:3] = 0x00000000U 1119 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U 1120 // .. .. reg_phy_bist_shift_dq = 0x0 1121 // .. .. ==> 0XF8006124[14:6] = 0x00000000U 1122 // .. .. ==> MASK : 0x00007FC0U VAL : 0x00000000U 1123 // .. .. reg_phy_bist_err_clr = 0x0 1124 // .. .. ==> 0XF8006124[23:15] = 0x00000000U 1125 // .. .. ==> MASK : 0x00FF8000U VAL : 0x00000000U 1126 // .. .. reg_phy_dq_offset = 0x40 1127 // .. .. ==> 0XF8006124[30:24] = 0x00000040U 1128 // .. .. ==> MASK : 0x7F000000U VAL : 0x40000000U 1129 // .. .. 1130 EMIT_MASKWRITE(0XF8006124, 0x7FFFFFCFU ,0x40000001U), 1131 // .. .. reg_phy_wrlvl_init_ratio = 0x3 1132 // .. .. ==> 0XF800612C[9:0] = 0x00000003U 1133 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000003U 1134 // .. .. reg_phy_gatelvl_init_ratio = 0xcf 1135 // .. .. ==> 0XF800612C[19:10] = 0x000000CFU 1136 // .. .. ==> MASK : 0x000FFC00U VAL : 0x00033C00U 1137 // .. .. 1138 EMIT_MASKWRITE(0XF800612C, 0x000FFFFFU ,0x00033C03U), 1139 // .. .. reg_phy_wrlvl_init_ratio = 0x3 1140 // .. .. ==> 0XF8006130[9:0] = 0x00000003U 1141 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000003U 1142 // .. .. reg_phy_gatelvl_init_ratio = 0xd0 1143 // .. .. ==> 0XF8006130[19:10] = 0x000000D0U 1144 // .. .. ==> MASK : 0x000FFC00U VAL : 0x00034000U 1145 // .. .. 1146 EMIT_MASKWRITE(0XF8006130, 0x000FFFFFU ,0x00034003U), 1147 // .. .. reg_phy_wrlvl_init_ratio = 0x0 1148 // .. .. ==> 0XF8006134[9:0] = 0x00000000U 1149 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000000U 1150 // .. .. reg_phy_gatelvl_init_ratio = 0xbd 1151 // .. .. ==> 0XF8006134[19:10] = 0x000000BDU 1152 // .. .. ==> MASK : 0x000FFC00U VAL : 0x0002F400U 1153 // .. .. 1154 EMIT_MASKWRITE(0XF8006134, 0x000FFFFFU ,0x0002F400U), 1155 // .. .. reg_phy_wrlvl_init_ratio = 0x0 1156 // .. .. ==> 0XF8006138[9:0] = 0x00000000U 1157 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000000U 1158 // .. .. reg_phy_gatelvl_init_ratio = 0xc1 1159 // .. .. ==> 0XF8006138[19:10] = 0x000000C1U 1160 // .. .. ==> MASK : 0x000FFC00U VAL : 0x00030400U 1161 // .. .. 1162 EMIT_MASKWRITE(0XF8006138, 0x000FFFFFU ,0x00030400U), 1163 // .. .. reg_phy_rd_dqs_slave_ratio = 0x35 1164 // .. .. ==> 0XF8006140[9:0] = 0x00000035U 1165 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000035U 1166 // .. .. reg_phy_rd_dqs_slave_force = 0x0 1167 // .. .. ==> 0XF8006140[10:10] = 0x00000000U 1168 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 1169 // .. .. reg_phy_rd_dqs_slave_delay = 0x0 1170 // .. .. ==> 0XF8006140[19:11] = 0x00000000U 1171 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 1172 // .. .. 1173 EMIT_MASKWRITE(0XF8006140, 0x000FFFFFU ,0x00000035U), 1174 // .. .. reg_phy_rd_dqs_slave_ratio = 0x35 1175 // .. .. ==> 0XF8006144[9:0] = 0x00000035U 1176 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000035U 1177 // .. .. reg_phy_rd_dqs_slave_force = 0x0 1178 // .. .. ==> 0XF8006144[10:10] = 0x00000000U 1179 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 1180 // .. .. reg_phy_rd_dqs_slave_delay = 0x0 1181 // .. .. ==> 0XF8006144[19:11] = 0x00000000U 1182 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 1183 // .. .. 1184 EMIT_MASKWRITE(0XF8006144, 0x000FFFFFU ,0x00000035U), 1185 // .. .. reg_phy_rd_dqs_slave_ratio = 0x35 1186 // .. .. ==> 0XF8006148[9:0] = 0x00000035U 1187 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000035U 1188 // .. .. reg_phy_rd_dqs_slave_force = 0x0 1189 // .. .. ==> 0XF8006148[10:10] = 0x00000000U 1190 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 1191 // .. .. reg_phy_rd_dqs_slave_delay = 0x0 1192 // .. .. ==> 0XF8006148[19:11] = 0x00000000U 1193 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 1194 // .. .. 1195 EMIT_MASKWRITE(0XF8006148, 0x000FFFFFU ,0x00000035U), 1196 // .. .. reg_phy_rd_dqs_slave_ratio = 0x35 1197 // .. .. ==> 0XF800614C[9:0] = 0x00000035U 1198 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000035U 1199 // .. .. reg_phy_rd_dqs_slave_force = 0x0 1200 // .. .. ==> 0XF800614C[10:10] = 0x00000000U 1201 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 1202 // .. .. reg_phy_rd_dqs_slave_delay = 0x0 1203 // .. .. ==> 0XF800614C[19:11] = 0x00000000U 1204 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 1205 // .. .. 1206 EMIT_MASKWRITE(0XF800614C, 0x000FFFFFU ,0x00000035U), 1207 // .. .. reg_phy_wr_dqs_slave_ratio = 0x83 1208 // .. .. ==> 0XF8006154[9:0] = 0x00000083U 1209 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000083U 1210 // .. .. reg_phy_wr_dqs_slave_force = 0x0 1211 // .. .. ==> 0XF8006154[10:10] = 0x00000000U 1212 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 1213 // .. .. reg_phy_wr_dqs_slave_delay = 0x0 1214 // .. .. ==> 0XF8006154[19:11] = 0x00000000U 1215 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 1216 // .. .. 1217 EMIT_MASKWRITE(0XF8006154, 0x000FFFFFU ,0x00000083U), 1218 // .. .. reg_phy_wr_dqs_slave_ratio = 0x83 1219 // .. .. ==> 0XF8006158[9:0] = 0x00000083U 1220 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000083U 1221 // .. .. reg_phy_wr_dqs_slave_force = 0x0 1222 // .. .. ==> 0XF8006158[10:10] = 0x00000000U 1223 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 1224 // .. .. reg_phy_wr_dqs_slave_delay = 0x0 1225 // .. .. ==> 0XF8006158[19:11] = 0x00000000U 1226 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 1227 // .. .. 1228 EMIT_MASKWRITE(0XF8006158, 0x000FFFFFU ,0x00000083U), 1229 // .. .. reg_phy_wr_dqs_slave_ratio = 0x7f 1230 // .. .. ==> 0XF800615C[9:0] = 0x0000007FU 1231 // .. .. ==> MASK : 0x000003FFU VAL : 0x0000007FU 1232 // .. .. reg_phy_wr_dqs_slave_force = 0x0 1233 // .. .. ==> 0XF800615C[10:10] = 0x00000000U 1234 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 1235 // .. .. reg_phy_wr_dqs_slave_delay = 0x0 1236 // .. .. ==> 0XF800615C[19:11] = 0x00000000U 1237 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 1238 // .. .. 1239 EMIT_MASKWRITE(0XF800615C, 0x000FFFFFU ,0x0000007FU), 1240 // .. .. reg_phy_wr_dqs_slave_ratio = 0x78 1241 // .. .. ==> 0XF8006160[9:0] = 0x00000078U 1242 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000078U 1243 // .. .. reg_phy_wr_dqs_slave_force = 0x0 1244 // .. .. ==> 0XF8006160[10:10] = 0x00000000U 1245 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 1246 // .. .. reg_phy_wr_dqs_slave_delay = 0x0 1247 // .. .. ==> 0XF8006160[19:11] = 0x00000000U 1248 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 1249 // .. .. 1250 EMIT_MASKWRITE(0XF8006160, 0x000FFFFFU ,0x00000078U), 1251 // .. .. reg_phy_fifo_we_slave_ratio = 0x124 1252 // .. .. ==> 0XF8006168[10:0] = 0x00000124U 1253 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000124U 1254 // .. .. reg_phy_fifo_we_in_force = 0x0 1255 // .. .. ==> 0XF8006168[11:11] = 0x00000000U 1256 // .. .. ==> MASK : 0x00000800U VAL : 0x00000000U 1257 // .. .. reg_phy_fifo_we_in_delay = 0x0 1258 // .. .. ==> 0XF8006168[20:12] = 0x00000000U 1259 // .. .. ==> MASK : 0x001FF000U VAL : 0x00000000U 1260 // .. .. 1261 EMIT_MASKWRITE(0XF8006168, 0x001FFFFFU ,0x00000124U), 1262 // .. .. reg_phy_fifo_we_slave_ratio = 0x125 1263 // .. .. ==> 0XF800616C[10:0] = 0x00000125U 1264 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000125U 1265 // .. .. reg_phy_fifo_we_in_force = 0x0 1266 // .. .. ==> 0XF800616C[11:11] = 0x00000000U 1267 // .. .. ==> MASK : 0x00000800U VAL : 0x00000000U 1268 // .. .. reg_phy_fifo_we_in_delay = 0x0 1269 // .. .. ==> 0XF800616C[20:12] = 0x00000000U 1270 // .. .. ==> MASK : 0x001FF000U VAL : 0x00000000U 1271 // .. .. 1272 EMIT_MASKWRITE(0XF800616C, 0x001FFFFFU ,0x00000125U), 1273 // .. .. reg_phy_fifo_we_slave_ratio = 0x112 1274 // .. .. ==> 0XF8006170[10:0] = 0x00000112U 1275 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000112U 1276 // .. .. reg_phy_fifo_we_in_force = 0x0 1277 // .. .. ==> 0XF8006170[11:11] = 0x00000000U 1278 // .. .. ==> MASK : 0x00000800U VAL : 0x00000000U 1279 // .. .. reg_phy_fifo_we_in_delay = 0x0 1280 // .. .. ==> 0XF8006170[20:12] = 0x00000000U 1281 // .. .. ==> MASK : 0x001FF000U VAL : 0x00000000U 1282 // .. .. 1283 EMIT_MASKWRITE(0XF8006170, 0x001FFFFFU ,0x00000112U), 1284 // .. .. reg_phy_fifo_we_slave_ratio = 0x116 1285 // .. .. ==> 0XF8006174[10:0] = 0x00000116U 1286 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000116U 1287 // .. .. reg_phy_fifo_we_in_force = 0x0 1288 // .. .. ==> 0XF8006174[11:11] = 0x00000000U 1289 // .. .. ==> MASK : 0x00000800U VAL : 0x00000000U 1290 // .. .. reg_phy_fifo_we_in_delay = 0x0 1291 // .. .. ==> 0XF8006174[20:12] = 0x00000000U 1292 // .. .. ==> MASK : 0x001FF000U VAL : 0x00000000U 1293 // .. .. 1294 EMIT_MASKWRITE(0XF8006174, 0x001FFFFFU ,0x00000116U), 1295 // .. .. reg_phy_wr_data_slave_ratio = 0xc3 1296 // .. .. ==> 0XF800617C[9:0] = 0x000000C3U 1297 // .. .. ==> MASK : 0x000003FFU VAL : 0x000000C3U 1298 // .. .. reg_phy_wr_data_slave_force = 0x0 1299 // .. .. ==> 0XF800617C[10:10] = 0x00000000U 1300 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 1301 // .. .. reg_phy_wr_data_slave_delay = 0x0 1302 // .. .. ==> 0XF800617C[19:11] = 0x00000000U 1303 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 1304 // .. .. 1305 EMIT_MASKWRITE(0XF800617C, 0x000FFFFFU ,0x000000C3U), 1306 // .. .. reg_phy_wr_data_slave_ratio = 0xc3 1307 // .. .. ==> 0XF8006180[9:0] = 0x000000C3U 1308 // .. .. ==> MASK : 0x000003FFU VAL : 0x000000C3U 1309 // .. .. reg_phy_wr_data_slave_force = 0x0 1310 // .. .. ==> 0XF8006180[10:10] = 0x00000000U 1311 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 1312 // .. .. reg_phy_wr_data_slave_delay = 0x0 1313 // .. .. ==> 0XF8006180[19:11] = 0x00000000U 1314 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 1315 // .. .. 1316 EMIT_MASKWRITE(0XF8006180, 0x000FFFFFU ,0x000000C3U), 1317 // .. .. reg_phy_wr_data_slave_ratio = 0xbf 1318 // .. .. ==> 0XF8006184[9:0] = 0x000000BFU 1319 // .. .. ==> MASK : 0x000003FFU VAL : 0x000000BFU 1320 // .. .. reg_phy_wr_data_slave_force = 0x0 1321 // .. .. ==> 0XF8006184[10:10] = 0x00000000U 1322 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 1323 // .. .. reg_phy_wr_data_slave_delay = 0x0 1324 // .. .. ==> 0XF8006184[19:11] = 0x00000000U 1325 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 1326 // .. .. 1327 EMIT_MASKWRITE(0XF8006184, 0x000FFFFFU ,0x000000BFU), 1328 // .. .. reg_phy_wr_data_slave_ratio = 0xb8 1329 // .. .. ==> 0XF8006188[9:0] = 0x000000B8U 1330 // .. .. ==> MASK : 0x000003FFU VAL : 0x000000B8U 1331 // .. .. reg_phy_wr_data_slave_force = 0x0 1332 // .. .. ==> 0XF8006188[10:10] = 0x00000000U 1333 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 1334 // .. .. reg_phy_wr_data_slave_delay = 0x0 1335 // .. .. ==> 0XF8006188[19:11] = 0x00000000U 1336 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 1337 // .. .. 1338 EMIT_MASKWRITE(0XF8006188, 0x000FFFFFU ,0x000000B8U), 1339 // .. .. reg_phy_bl2 = 0x0 1340 // .. .. ==> 0XF8006190[1:1] = 0x00000000U 1341 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 1342 // .. .. reg_phy_at_spd_atpg = 0x0 1343 // .. .. ==> 0XF8006190[2:2] = 0x00000000U 1344 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U 1345 // .. .. reg_phy_bist_enable = 0x0 1346 // .. .. ==> 0XF8006190[3:3] = 0x00000000U 1347 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U 1348 // .. .. reg_phy_bist_force_err = 0x0 1349 // .. .. ==> 0XF8006190[4:4] = 0x00000000U 1350 // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U 1351 // .. .. reg_phy_bist_mode = 0x0 1352 // .. .. ==> 0XF8006190[6:5] = 0x00000000U 1353 // .. .. ==> MASK : 0x00000060U VAL : 0x00000000U 1354 // .. .. reg_phy_invert_clkout = 0x1 1355 // .. .. ==> 0XF8006190[7:7] = 0x00000001U 1356 // .. .. ==> MASK : 0x00000080U VAL : 0x00000080U 1357 // .. .. reg_phy_sel_logic = 0x0 1358 // .. .. ==> 0XF8006190[9:9] = 0x00000000U 1359 // .. .. ==> MASK : 0x00000200U VAL : 0x00000000U 1360 // .. .. reg_phy_ctrl_slave_ratio = 0x100 1361 // .. .. ==> 0XF8006190[19:10] = 0x00000100U 1362 // .. .. ==> MASK : 0x000FFC00U VAL : 0x00040000U 1363 // .. .. reg_phy_ctrl_slave_force = 0x0 1364 // .. .. ==> 0XF8006190[20:20] = 0x00000000U 1365 // .. .. ==> MASK : 0x00100000U VAL : 0x00000000U 1366 // .. .. reg_phy_ctrl_slave_delay = 0x0 1367 // .. .. ==> 0XF8006190[27:21] = 0x00000000U 1368 // .. .. ==> MASK : 0x0FE00000U VAL : 0x00000000U 1369 // .. .. reg_phy_lpddr = 0x0 1370 // .. .. ==> 0XF8006190[29:29] = 0x00000000U 1371 // .. .. ==> MASK : 0x20000000U VAL : 0x00000000U 1372 // .. .. reg_phy_cmd_latency = 0x0 1373 // .. .. ==> 0XF8006190[30:30] = 0x00000000U 1374 // .. .. ==> MASK : 0x40000000U VAL : 0x00000000U 1375 // .. .. 1376 EMIT_MASKWRITE(0XF8006190, 0x6FFFFEFEU ,0x00040080U), 1377 // .. .. reg_phy_wr_rl_delay = 0x2 1378 // .. .. ==> 0XF8006194[4:0] = 0x00000002U 1379 // .. .. ==> MASK : 0x0000001FU VAL : 0x00000002U 1380 // .. .. reg_phy_rd_rl_delay = 0x4 1381 // .. .. ==> 0XF8006194[9:5] = 0x00000004U 1382 // .. .. ==> MASK : 0x000003E0U VAL : 0x00000080U 1383 // .. .. reg_phy_dll_lock_diff = 0xf 1384 // .. .. ==> 0XF8006194[13:10] = 0x0000000FU 1385 // .. .. ==> MASK : 0x00003C00U VAL : 0x00003C00U 1386 // .. .. reg_phy_use_wr_level = 0x1 1387 // .. .. ==> 0XF8006194[14:14] = 0x00000001U 1388 // .. .. ==> MASK : 0x00004000U VAL : 0x00004000U 1389 // .. .. reg_phy_use_rd_dqs_gate_level = 0x1 1390 // .. .. ==> 0XF8006194[15:15] = 0x00000001U 1391 // .. .. ==> MASK : 0x00008000U VAL : 0x00008000U 1392 // .. .. reg_phy_use_rd_data_eye_level = 0x1 1393 // .. .. ==> 0XF8006194[16:16] = 0x00000001U 1394 // .. .. ==> MASK : 0x00010000U VAL : 0x00010000U 1395 // .. .. reg_phy_dis_calib_rst = 0x0 1396 // .. .. ==> 0XF8006194[17:17] = 0x00000000U 1397 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 1398 // .. .. reg_phy_ctrl_slave_delay = 0x0 1399 // .. .. ==> 0XF8006194[19:18] = 0x00000000U 1400 // .. .. ==> MASK : 0x000C0000U VAL : 0x00000000U 1401 // .. .. 1402 EMIT_MASKWRITE(0XF8006194, 0x000FFFFFU ,0x0001FC82U), 1403 // .. .. reg_arb_page_addr_mask = 0x0 1404 // .. .. ==> 0XF8006204[31:0] = 0x00000000U 1405 // .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00000000U 1406 // .. .. 1407 EMIT_MASKWRITE(0XF8006204, 0xFFFFFFFFU ,0x00000000U), 1408 // .. .. reg_arb_pri_wr_portn = 0x3ff 1409 // .. .. ==> 0XF8006208[9:0] = 0x000003FFU 1410 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU 1411 // .. .. reg_arb_disable_aging_wr_portn = 0x0 1412 // .. .. ==> 0XF8006208[16:16] = 0x00000000U 1413 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 1414 // .. .. reg_arb_disable_urgent_wr_portn = 0x0 1415 // .. .. ==> 0XF8006208[17:17] = 0x00000000U 1416 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 1417 // .. .. reg_arb_dis_page_match_wr_portn = 0x0 1418 // .. .. ==> 0XF8006208[18:18] = 0x00000000U 1419 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U 1420 // .. .. 1421 EMIT_MASKWRITE(0XF8006208, 0x000703FFU ,0x000003FFU), 1422 // .. .. reg_arb_pri_wr_portn = 0x3ff 1423 // .. .. ==> 0XF800620C[9:0] = 0x000003FFU 1424 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU 1425 // .. .. reg_arb_disable_aging_wr_portn = 0x0 1426 // .. .. ==> 0XF800620C[16:16] = 0x00000000U 1427 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 1428 // .. .. reg_arb_disable_urgent_wr_portn = 0x0 1429 // .. .. ==> 0XF800620C[17:17] = 0x00000000U 1430 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 1431 // .. .. reg_arb_dis_page_match_wr_portn = 0x0 1432 // .. .. ==> 0XF800620C[18:18] = 0x00000000U 1433 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U 1434 // .. .. 1435 EMIT_MASKWRITE(0XF800620C, 0x000703FFU ,0x000003FFU), 1436 // .. .. reg_arb_pri_wr_portn = 0x3ff 1437 // .. .. ==> 0XF8006210[9:0] = 0x000003FFU 1438 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU 1439 // .. .. reg_arb_disable_aging_wr_portn = 0x0 1440 // .. .. ==> 0XF8006210[16:16] = 0x00000000U 1441 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 1442 // .. .. reg_arb_disable_urgent_wr_portn = 0x0 1443 // .. .. ==> 0XF8006210[17:17] = 0x00000000U 1444 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 1445 // .. .. reg_arb_dis_page_match_wr_portn = 0x0 1446 // .. .. ==> 0XF8006210[18:18] = 0x00000000U 1447 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U 1448 // .. .. 1449 EMIT_MASKWRITE(0XF8006210, 0x000703FFU ,0x000003FFU), 1450 // .. .. reg_arb_pri_wr_portn = 0x3ff 1451 // .. .. ==> 0XF8006214[9:0] = 0x000003FFU 1452 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU 1453 // .. .. reg_arb_disable_aging_wr_portn = 0x0 1454 // .. .. ==> 0XF8006214[16:16] = 0x00000000U 1455 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 1456 // .. .. reg_arb_disable_urgent_wr_portn = 0x0 1457 // .. .. ==> 0XF8006214[17:17] = 0x00000000U 1458 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 1459 // .. .. reg_arb_dis_page_match_wr_portn = 0x0 1460 // .. .. ==> 0XF8006214[18:18] = 0x00000000U 1461 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U 1462 // .. .. 1463 EMIT_MASKWRITE(0XF8006214, 0x000703FFU ,0x000003FFU), 1464 // .. .. reg_arb_pri_rd_portn = 0x3ff 1465 // .. .. ==> 0XF8006218[9:0] = 0x000003FFU 1466 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU 1467 // .. .. reg_arb_disable_aging_rd_portn = 0x0 1468 // .. .. ==> 0XF8006218[16:16] = 0x00000000U 1469 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 1470 // .. .. reg_arb_disable_urgent_rd_portn = 0x0 1471 // .. .. ==> 0XF8006218[17:17] = 0x00000000U 1472 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 1473 // .. .. reg_arb_dis_page_match_rd_portn = 0x0 1474 // .. .. ==> 0XF8006218[18:18] = 0x00000000U 1475 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U 1476 // .. .. reg_arb_set_hpr_rd_portn = 0x0 1477 // .. .. ==> 0XF8006218[19:19] = 0x00000000U 1478 // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U 1479 // .. .. 1480 EMIT_MASKWRITE(0XF8006218, 0x000F03FFU ,0x000003FFU), 1481 // .. .. reg_arb_pri_rd_portn = 0x3ff 1482 // .. .. ==> 0XF800621C[9:0] = 0x000003FFU 1483 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU 1484 // .. .. reg_arb_disable_aging_rd_portn = 0x0 1485 // .. .. ==> 0XF800621C[16:16] = 0x00000000U 1486 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 1487 // .. .. reg_arb_disable_urgent_rd_portn = 0x0 1488 // .. .. ==> 0XF800621C[17:17] = 0x00000000U 1489 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 1490 // .. .. reg_arb_dis_page_match_rd_portn = 0x0 1491 // .. .. ==> 0XF800621C[18:18] = 0x00000000U 1492 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U 1493 // .. .. reg_arb_set_hpr_rd_portn = 0x0 1494 // .. .. ==> 0XF800621C[19:19] = 0x00000000U 1495 // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U 1496 // .. .. 1497 EMIT_MASKWRITE(0XF800621C, 0x000F03FFU ,0x000003FFU), 1498 // .. .. reg_arb_pri_rd_portn = 0x3ff 1499 // .. .. ==> 0XF8006220[9:0] = 0x000003FFU 1500 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU 1501 // .. .. reg_arb_disable_aging_rd_portn = 0x0 1502 // .. .. ==> 0XF8006220[16:16] = 0x00000000U 1503 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 1504 // .. .. reg_arb_disable_urgent_rd_portn = 0x0 1505 // .. .. ==> 0XF8006220[17:17] = 0x00000000U 1506 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 1507 // .. .. reg_arb_dis_page_match_rd_portn = 0x0 1508 // .. .. ==> 0XF8006220[18:18] = 0x00000000U 1509 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U 1510 // .. .. reg_arb_set_hpr_rd_portn = 0x0 1511 // .. .. ==> 0XF8006220[19:19] = 0x00000000U 1512 // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U 1513 // .. .. 1514 EMIT_MASKWRITE(0XF8006220, 0x000F03FFU ,0x000003FFU), 1515 // .. .. reg_arb_pri_rd_portn = 0x3ff 1516 // .. .. ==> 0XF8006224[9:0] = 0x000003FFU 1517 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU 1518 // .. .. reg_arb_disable_aging_rd_portn = 0x0 1519 // .. .. ==> 0XF8006224[16:16] = 0x00000000U 1520 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 1521 // .. .. reg_arb_disable_urgent_rd_portn = 0x0 1522 // .. .. ==> 0XF8006224[17:17] = 0x00000000U 1523 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 1524 // .. .. reg_arb_dis_page_match_rd_portn = 0x0 1525 // .. .. ==> 0XF8006224[18:18] = 0x00000000U 1526 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U 1527 // .. .. reg_arb_set_hpr_rd_portn = 0x0 1528 // .. .. ==> 0XF8006224[19:19] = 0x00000000U 1529 // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U 1530 // .. .. 1531 EMIT_MASKWRITE(0XF8006224, 0x000F03FFU ,0x000003FFU), 1532 // .. .. reg_ddrc_lpddr2 = 0x0 1533 // .. .. ==> 0XF80062A8[0:0] = 0x00000000U 1534 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 1535 // .. .. reg_ddrc_derate_enable = 0x0 1536 // .. .. ==> 0XF80062A8[2:2] = 0x00000000U 1537 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U 1538 // .. .. reg_ddrc_mr4_margin = 0x0 1539 // .. .. ==> 0XF80062A8[11:4] = 0x00000000U 1540 // .. .. ==> MASK : 0x00000FF0U VAL : 0x00000000U 1541 // .. .. 1542 EMIT_MASKWRITE(0XF80062A8, 0x00000FF5U ,0x00000000U), 1543 // .. .. reg_ddrc_mr4_read_interval = 0x0 1544 // .. .. ==> 0XF80062AC[31:0] = 0x00000000U 1545 // .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00000000U 1546 // .. .. 1547 EMIT_MASKWRITE(0XF80062AC, 0xFFFFFFFFU ,0x00000000U), 1548 // .. .. reg_ddrc_min_stable_clock_x1 = 0x5 1549 // .. .. ==> 0XF80062B0[3:0] = 0x00000005U 1550 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000005U 1551 // .. .. reg_ddrc_idle_after_reset_x32 = 0x12 1552 // .. .. ==> 0XF80062B0[11:4] = 0x00000012U 1553 // .. .. ==> MASK : 0x00000FF0U VAL : 0x00000120U 1554 // .. .. reg_ddrc_t_mrw = 0x5 1555 // .. .. ==> 0XF80062B0[21:12] = 0x00000005U 1556 // .. .. ==> MASK : 0x003FF000U VAL : 0x00005000U 1557 // .. .. 1558 EMIT_MASKWRITE(0XF80062B0, 0x003FFFFFU ,0x00005125U), 1559 // .. .. reg_ddrc_max_auto_init_x1024 = 0xa8 1560 // .. .. ==> 0XF80062B4[7:0] = 0x000000A8U 1561 // .. .. ==> MASK : 0x000000FFU VAL : 0x000000A8U 1562 // .. .. reg_ddrc_dev_zqinit_x32 = 0x12 1563 // .. .. ==> 0XF80062B4[17:8] = 0x00000012U 1564 // .. .. ==> MASK : 0x0003FF00U VAL : 0x00001200U 1565 // .. .. 1566 EMIT_MASKWRITE(0XF80062B4, 0x0003FFFFU ,0x000012A8U), 1567 // .. .. START: POLL ON DCI STATUS 1568 // .. .. DONE = 1 1569 // .. .. ==> 0XF8000B74[13:13] = 0x00000001U 1570 // .. .. ==> MASK : 0x00002000U VAL : 0x00002000U 1571 // .. .. 1572 EMIT_MASKPOLL(0XF8000B74, 0x00002000U), 1573 // .. .. FINISH: POLL ON DCI STATUS 1574 // .. .. START: UNLOCK DDR 1575 // .. .. reg_ddrc_soft_rstb = 0x1 1576 // .. .. ==> 0XF8006000[0:0] = 0x00000001U 1577 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 1578 // .. .. reg_ddrc_powerdown_en = 0x0 1579 // .. .. ==> 0XF8006000[1:1] = 0x00000000U 1580 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 1581 // .. .. reg_ddrc_data_bus_width = 0x0 1582 // .. .. ==> 0XF8006000[3:2] = 0x00000000U 1583 // .. .. ==> MASK : 0x0000000CU VAL : 0x00000000U 1584 // .. .. reg_ddrc_burst8_refresh = 0x0 1585 // .. .. ==> 0XF8006000[6:4] = 0x00000000U 1586 // .. .. ==> MASK : 0x00000070U VAL : 0x00000000U 1587 // .. .. reg_ddrc_rdwr_idle_gap = 1 1588 // .. .. ==> 0XF8006000[13:7] = 0x00000001U 1589 // .. .. ==> MASK : 0x00003F80U VAL : 0x00000080U 1590 // .. .. reg_ddrc_dis_rd_bypass = 0x0 1591 // .. .. ==> 0XF8006000[14:14] = 0x00000000U 1592 // .. .. ==> MASK : 0x00004000U VAL : 0x00000000U 1593 // .. .. reg_ddrc_dis_act_bypass = 0x0 1594 // .. .. ==> 0XF8006000[15:15] = 0x00000000U 1595 // .. .. ==> MASK : 0x00008000U VAL : 0x00000000U 1596 // .. .. reg_ddrc_dis_auto_refresh = 0x0 1597 // .. .. ==> 0XF8006000[16:16] = 0x00000000U 1598 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 1599 // .. .. 1600 EMIT_MASKWRITE(0XF8006000, 0x0001FFFFU ,0x00000081U), 1601 // .. .. FINISH: UNLOCK DDR 1602 // .. .. START: CHECK DDR STATUS 1603 // .. .. ddrc_reg_operating_mode = 1 1604 // .. .. ==> 0XF8006054[2:0] = 0x00000001U 1605 // .. .. ==> MASK : 0x00000007U VAL : 0x00000001U 1606 // .. .. 1607 EMIT_MASKPOLL(0XF8006054, 0x00000007U), 1608 // .. .. FINISH: CHECK DDR STATUS 1609 // .. FINISH: DDR INITIALIZATION 1610 // FINISH: top 1611 // 1612 EMIT_EXIT(), 1613 1614 // 1615 }; 1616 1617 unsigned long ps7_mio_init_data_3_0[] = { 1618 // START: top 1619 // .. START: SLCR SETTINGS 1620 // .. UNLOCK_KEY = 0XDF0D 1621 // .. ==> 0XF8000008[15:0] = 0x0000DF0DU 1622 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU 1623 // .. 1624 EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU), 1625 // .. FINISH: SLCR SETTINGS 1626 // .. START: OCM REMAPPING 1627 // .. FINISH: OCM REMAPPING 1628 // .. START: DDRIOB SETTINGS 1629 // .. reserved_INP_POWER = 0x0 1630 // .. ==> 0XF8000B40[0:0] = 0x00000000U 1631 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 1632 // .. INP_TYPE = 0x0 1633 // .. ==> 0XF8000B40[2:1] = 0x00000000U 1634 // .. ==> MASK : 0x00000006U VAL : 0x00000000U 1635 // .. DCI_UPDATE_B = 0x0 1636 // .. ==> 0XF8000B40[3:3] = 0x00000000U 1637 // .. ==> MASK : 0x00000008U VAL : 0x00000000U 1638 // .. TERM_EN = 0x0 1639 // .. ==> 0XF8000B40[4:4] = 0x00000000U 1640 // .. ==> MASK : 0x00000010U VAL : 0x00000000U 1641 // .. DCI_TYPE = 0x0 1642 // .. ==> 0XF8000B40[6:5] = 0x00000000U 1643 // .. ==> MASK : 0x00000060U VAL : 0x00000000U 1644 // .. IBUF_DISABLE_MODE = 0x0 1645 // .. ==> 0XF8000B40[7:7] = 0x00000000U 1646 // .. ==> MASK : 0x00000080U VAL : 0x00000000U 1647 // .. TERM_DISABLE_MODE = 0x0 1648 // .. ==> 0XF8000B40[8:8] = 0x00000000U 1649 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 1650 // .. OUTPUT_EN = 0x3 1651 // .. ==> 0XF8000B40[10:9] = 0x00000003U 1652 // .. ==> MASK : 0x00000600U VAL : 0x00000600U 1653 // .. PULLUP_EN = 0x0 1654 // .. ==> 0XF8000B40[11:11] = 0x00000000U 1655 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 1656 // .. 1657 EMIT_MASKWRITE(0XF8000B40, 0x00000FFFU ,0x00000600U), 1658 // .. reserved_INP_POWER = 0x0 1659 // .. ==> 0XF8000B44[0:0] = 0x00000000U 1660 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 1661 // .. INP_TYPE = 0x0 1662 // .. ==> 0XF8000B44[2:1] = 0x00000000U 1663 // .. ==> MASK : 0x00000006U VAL : 0x00000000U 1664 // .. DCI_UPDATE_B = 0x0 1665 // .. ==> 0XF8000B44[3:3] = 0x00000000U 1666 // .. ==> MASK : 0x00000008U VAL : 0x00000000U 1667 // .. TERM_EN = 0x0 1668 // .. ==> 0XF8000B44[4:4] = 0x00000000U 1669 // .. ==> MASK : 0x00000010U VAL : 0x00000000U 1670 // .. DCI_TYPE = 0x0 1671 // .. ==> 0XF8000B44[6:5] = 0x00000000U 1672 // .. ==> MASK : 0x00000060U VAL : 0x00000000U 1673 // .. IBUF_DISABLE_MODE = 0x0 1674 // .. ==> 0XF8000B44[7:7] = 0x00000000U 1675 // .. ==> MASK : 0x00000080U VAL : 0x00000000U 1676 // .. TERM_DISABLE_MODE = 0x0 1677 // .. ==> 0XF8000B44[8:8] = 0x00000000U 1678 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 1679 // .. OUTPUT_EN = 0x3 1680 // .. ==> 0XF8000B44[10:9] = 0x00000003U 1681 // .. ==> MASK : 0x00000600U VAL : 0x00000600U 1682 // .. PULLUP_EN = 0x0 1683 // .. ==> 0XF8000B44[11:11] = 0x00000000U 1684 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 1685 // .. 1686 EMIT_MASKWRITE(0XF8000B44, 0x00000FFFU ,0x00000600U), 1687 // .. reserved_INP_POWER = 0x0 1688 // .. ==> 0XF8000B48[0:0] = 0x00000000U 1689 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 1690 // .. INP_TYPE = 0x1 1691 // .. ==> 0XF8000B48[2:1] = 0x00000001U 1692 // .. ==> MASK : 0x00000006U VAL : 0x00000002U 1693 // .. DCI_UPDATE_B = 0x0 1694 // .. ==> 0XF8000B48[3:3] = 0x00000000U 1695 // .. ==> MASK : 0x00000008U VAL : 0x00000000U 1696 // .. TERM_EN = 0x1 1697 // .. ==> 0XF8000B48[4:4] = 0x00000001U 1698 // .. ==> MASK : 0x00000010U VAL : 0x00000010U 1699 // .. DCI_TYPE = 0x3 1700 // .. ==> 0XF8000B48[6:5] = 0x00000003U 1701 // .. ==> MASK : 0x00000060U VAL : 0x00000060U 1702 // .. IBUF_DISABLE_MODE = 0 1703 // .. ==> 0XF8000B48[7:7] = 0x00000000U 1704 // .. ==> MASK : 0x00000080U VAL : 0x00000000U 1705 // .. TERM_DISABLE_MODE = 0 1706 // .. ==> 0XF8000B48[8:8] = 0x00000000U 1707 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 1708 // .. OUTPUT_EN = 0x3 1709 // .. ==> 0XF8000B48[10:9] = 0x00000003U 1710 // .. ==> MASK : 0x00000600U VAL : 0x00000600U 1711 // .. PULLUP_EN = 0x0 1712 // .. ==> 0XF8000B48[11:11] = 0x00000000U 1713 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 1714 // .. 1715 EMIT_MASKWRITE(0XF8000B48, 0x00000FFFU ,0x00000672U), 1716 // .. reserved_INP_POWER = 0x0 1717 // .. ==> 0XF8000B4C[0:0] = 0x00000000U 1718 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 1719 // .. INP_TYPE = 0x1 1720 // .. ==> 0XF8000B4C[2:1] = 0x00000001U 1721 // .. ==> MASK : 0x00000006U VAL : 0x00000002U 1722 // .. DCI_UPDATE_B = 0x0 1723 // .. ==> 0XF8000B4C[3:3] = 0x00000000U 1724 // .. ==> MASK : 0x00000008U VAL : 0x00000000U 1725 // .. TERM_EN = 0x1 1726 // .. ==> 0XF8000B4C[4:4] = 0x00000001U 1727 // .. ==> MASK : 0x00000010U VAL : 0x00000010U 1728 // .. DCI_TYPE = 0x3 1729 // .. ==> 0XF8000B4C[6:5] = 0x00000003U 1730 // .. ==> MASK : 0x00000060U VAL : 0x00000060U 1731 // .. IBUF_DISABLE_MODE = 0 1732 // .. ==> 0XF8000B4C[7:7] = 0x00000000U 1733 // .. ==> MASK : 0x00000080U VAL : 0x00000000U 1734 // .. TERM_DISABLE_MODE = 0 1735 // .. ==> 0XF8000B4C[8:8] = 0x00000000U 1736 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 1737 // .. OUTPUT_EN = 0x3 1738 // .. ==> 0XF8000B4C[10:9] = 0x00000003U 1739 // .. ==> MASK : 0x00000600U VAL : 0x00000600U 1740 // .. PULLUP_EN = 0x0 1741 // .. ==> 0XF8000B4C[11:11] = 0x00000000U 1742 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 1743 // .. 1744 EMIT_MASKWRITE(0XF8000B4C, 0x00000FFFU ,0x00000672U), 1745 // .. reserved_INP_POWER = 0x0 1746 // .. ==> 0XF8000B50[0:0] = 0x00000000U 1747 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 1748 // .. INP_TYPE = 0x2 1749 // .. ==> 0XF8000B50[2:1] = 0x00000002U 1750 // .. ==> MASK : 0x00000006U VAL : 0x00000004U 1751 // .. DCI_UPDATE_B = 0x0 1752 // .. ==> 0XF8000B50[3:3] = 0x00000000U 1753 // .. ==> MASK : 0x00000008U VAL : 0x00000000U 1754 // .. TERM_EN = 0x1 1755 // .. ==> 0XF8000B50[4:4] = 0x00000001U 1756 // .. ==> MASK : 0x00000010U VAL : 0x00000010U 1757 // .. DCI_TYPE = 0x3 1758 // .. ==> 0XF8000B50[6:5] = 0x00000003U 1759 // .. ==> MASK : 0x00000060U VAL : 0x00000060U 1760 // .. IBUF_DISABLE_MODE = 0 1761 // .. ==> 0XF8000B50[7:7] = 0x00000000U 1762 // .. ==> MASK : 0x00000080U VAL : 0x00000000U 1763 // .. TERM_DISABLE_MODE = 0 1764 // .. ==> 0XF8000B50[8:8] = 0x00000000U 1765 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 1766 // .. OUTPUT_EN = 0x3 1767 // .. ==> 0XF8000B50[10:9] = 0x00000003U 1768 // .. ==> MASK : 0x00000600U VAL : 0x00000600U 1769 // .. PULLUP_EN = 0x0 1770 // .. ==> 0XF8000B50[11:11] = 0x00000000U 1771 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 1772 // .. 1773 EMIT_MASKWRITE(0XF8000B50, 0x00000FFFU ,0x00000674U), 1774 // .. reserved_INP_POWER = 0x0 1775 // .. ==> 0XF8000B54[0:0] = 0x00000000U 1776 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 1777 // .. INP_TYPE = 0x2 1778 // .. ==> 0XF8000B54[2:1] = 0x00000002U 1779 // .. ==> MASK : 0x00000006U VAL : 0x00000004U 1780 // .. DCI_UPDATE_B = 0x0 1781 // .. ==> 0XF8000B54[3:3] = 0x00000000U 1782 // .. ==> MASK : 0x00000008U VAL : 0x00000000U 1783 // .. TERM_EN = 0x1 1784 // .. ==> 0XF8000B54[4:4] = 0x00000001U 1785 // .. ==> MASK : 0x00000010U VAL : 0x00000010U 1786 // .. DCI_TYPE = 0x3 1787 // .. ==> 0XF8000B54[6:5] = 0x00000003U 1788 // .. ==> MASK : 0x00000060U VAL : 0x00000060U 1789 // .. IBUF_DISABLE_MODE = 0 1790 // .. ==> 0XF8000B54[7:7] = 0x00000000U 1791 // .. ==> MASK : 0x00000080U VAL : 0x00000000U 1792 // .. TERM_DISABLE_MODE = 0 1793 // .. ==> 0XF8000B54[8:8] = 0x00000000U 1794 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 1795 // .. OUTPUT_EN = 0x3 1796 // .. ==> 0XF8000B54[10:9] = 0x00000003U 1797 // .. ==> MASK : 0x00000600U VAL : 0x00000600U 1798 // .. PULLUP_EN = 0x0 1799 // .. ==> 0XF8000B54[11:11] = 0x00000000U 1800 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 1801 // .. 1802 EMIT_MASKWRITE(0XF8000B54, 0x00000FFFU ,0x00000674U), 1803 // .. reserved_INP_POWER = 0x0 1804 // .. ==> 0XF8000B58[0:0] = 0x00000000U 1805 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 1806 // .. INP_TYPE = 0x0 1807 // .. ==> 0XF8000B58[2:1] = 0x00000000U 1808 // .. ==> MASK : 0x00000006U VAL : 0x00000000U 1809 // .. DCI_UPDATE_B = 0x0 1810 // .. ==> 0XF8000B58[3:3] = 0x00000000U 1811 // .. ==> MASK : 0x00000008U VAL : 0x00000000U 1812 // .. TERM_EN = 0x0 1813 // .. ==> 0XF8000B58[4:4] = 0x00000000U 1814 // .. ==> MASK : 0x00000010U VAL : 0x00000000U 1815 // .. DCI_TYPE = 0x0 1816 // .. ==> 0XF8000B58[6:5] = 0x00000000U 1817 // .. ==> MASK : 0x00000060U VAL : 0x00000000U 1818 // .. IBUF_DISABLE_MODE = 0x0 1819 // .. ==> 0XF8000B58[7:7] = 0x00000000U 1820 // .. ==> MASK : 0x00000080U VAL : 0x00000000U 1821 // .. TERM_DISABLE_MODE = 0x0 1822 // .. ==> 0XF8000B58[8:8] = 0x00000000U 1823 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 1824 // .. OUTPUT_EN = 0x3 1825 // .. ==> 0XF8000B58[10:9] = 0x00000003U 1826 // .. ==> MASK : 0x00000600U VAL : 0x00000600U 1827 // .. PULLUP_EN = 0x0 1828 // .. ==> 0XF8000B58[11:11] = 0x00000000U 1829 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 1830 // .. 1831 EMIT_MASKWRITE(0XF8000B58, 0x00000FFFU ,0x00000600U), 1832 // .. reserved_DRIVE_P = 0x1c 1833 // .. ==> 0XF8000B5C[6:0] = 0x0000001CU 1834 // .. ==> MASK : 0x0000007FU VAL : 0x0000001CU 1835 // .. reserved_DRIVE_N = 0xc 1836 // .. ==> 0XF8000B5C[13:7] = 0x0000000CU 1837 // .. ==> MASK : 0x00003F80U VAL : 0x00000600U 1838 // .. reserved_SLEW_P = 0x3 1839 // .. ==> 0XF8000B5C[18:14] = 0x00000003U 1840 // .. ==> MASK : 0x0007C000U VAL : 0x0000C000U 1841 // .. reserved_SLEW_N = 0x3 1842 // .. ==> 0XF8000B5C[23:19] = 0x00000003U 1843 // .. ==> MASK : 0x00F80000U VAL : 0x00180000U 1844 // .. reserved_GTL = 0x0 1845 // .. ==> 0XF8000B5C[26:24] = 0x00000000U 1846 // .. ==> MASK : 0x07000000U VAL : 0x00000000U 1847 // .. reserved_RTERM = 0x0 1848 // .. ==> 0XF8000B5C[31:27] = 0x00000000U 1849 // .. ==> MASK : 0xF8000000U VAL : 0x00000000U 1850 // .. 1851 EMIT_MASKWRITE(0XF8000B5C, 0xFFFFFFFFU ,0x0018C61CU), 1852 // .. reserved_DRIVE_P = 0x1c 1853 // .. ==> 0XF8000B60[6:0] = 0x0000001CU 1854 // .. ==> MASK : 0x0000007FU VAL : 0x0000001CU 1855 // .. reserved_DRIVE_N = 0xc 1856 // .. ==> 0XF8000B60[13:7] = 0x0000000CU 1857 // .. ==> MASK : 0x00003F80U VAL : 0x00000600U 1858 // .. reserved_SLEW_P = 0x6 1859 // .. ==> 0XF8000B60[18:14] = 0x00000006U 1860 // .. ==> MASK : 0x0007C000U VAL : 0x00018000U 1861 // .. reserved_SLEW_N = 0x1f 1862 // .. ==> 0XF8000B60[23:19] = 0x0000001FU 1863 // .. ==> MASK : 0x00F80000U VAL : 0x00F80000U 1864 // .. reserved_GTL = 0x0 1865 // .. ==> 0XF8000B60[26:24] = 0x00000000U 1866 // .. ==> MASK : 0x07000000U VAL : 0x00000000U 1867 // .. reserved_RTERM = 0x0 1868 // .. ==> 0XF8000B60[31:27] = 0x00000000U 1869 // .. ==> MASK : 0xF8000000U VAL : 0x00000000U 1870 // .. 1871 EMIT_MASKWRITE(0XF8000B60, 0xFFFFFFFFU ,0x00F9861CU), 1872 // .. reserved_DRIVE_P = 0x1c 1873 // .. ==> 0XF8000B64[6:0] = 0x0000001CU 1874 // .. ==> MASK : 0x0000007FU VAL : 0x0000001CU 1875 // .. reserved_DRIVE_N = 0xc 1876 // .. ==> 0XF8000B64[13:7] = 0x0000000CU 1877 // .. ==> MASK : 0x00003F80U VAL : 0x00000600U 1878 // .. reserved_SLEW_P = 0x6 1879 // .. ==> 0XF8000B64[18:14] = 0x00000006U 1880 // .. ==> MASK : 0x0007C000U VAL : 0x00018000U 1881 // .. reserved_SLEW_N = 0x1f 1882 // .. ==> 0XF8000B64[23:19] = 0x0000001FU 1883 // .. ==> MASK : 0x00F80000U VAL : 0x00F80000U 1884 // .. reserved_GTL = 0x0 1885 // .. ==> 0XF8000B64[26:24] = 0x00000000U 1886 // .. ==> MASK : 0x07000000U VAL : 0x00000000U 1887 // .. reserved_RTERM = 0x0 1888 // .. ==> 0XF8000B64[31:27] = 0x00000000U 1889 // .. ==> MASK : 0xF8000000U VAL : 0x00000000U 1890 // .. 1891 EMIT_MASKWRITE(0XF8000B64, 0xFFFFFFFFU ,0x00F9861CU), 1892 // .. reserved_DRIVE_P = 0x1c 1893 // .. ==> 0XF8000B68[6:0] = 0x0000001CU 1894 // .. ==> MASK : 0x0000007FU VAL : 0x0000001CU 1895 // .. reserved_DRIVE_N = 0xc 1896 // .. ==> 0XF8000B68[13:7] = 0x0000000CU 1897 // .. ==> MASK : 0x00003F80U VAL : 0x00000600U 1898 // .. reserved_SLEW_P = 0x6 1899 // .. ==> 0XF8000B68[18:14] = 0x00000006U 1900 // .. ==> MASK : 0x0007C000U VAL : 0x00018000U 1901 // .. reserved_SLEW_N = 0x1f 1902 // .. ==> 0XF8000B68[23:19] = 0x0000001FU 1903 // .. ==> MASK : 0x00F80000U VAL : 0x00F80000U 1904 // .. reserved_GTL = 0x0 1905 // .. ==> 0XF8000B68[26:24] = 0x00000000U 1906 // .. ==> MASK : 0x07000000U VAL : 0x00000000U 1907 // .. reserved_RTERM = 0x0 1908 // .. ==> 0XF8000B68[31:27] = 0x00000000U 1909 // .. ==> MASK : 0xF8000000U VAL : 0x00000000U 1910 // .. 1911 EMIT_MASKWRITE(0XF8000B68, 0xFFFFFFFFU ,0x00F9861CU), 1912 // .. VREF_INT_EN = 0x1 1913 // .. ==> 0XF8000B6C[0:0] = 0x00000001U 1914 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 1915 // .. VREF_SEL = 0x4 1916 // .. ==> 0XF8000B6C[4:1] = 0x00000004U 1917 // .. ==> MASK : 0x0000001EU VAL : 0x00000008U 1918 // .. VREF_EXT_EN = 0x0 1919 // .. ==> 0XF8000B6C[6:5] = 0x00000000U 1920 // .. ==> MASK : 0x00000060U VAL : 0x00000000U 1921 // .. reserved_VREF_PULLUP_EN = 0x0 1922 // .. ==> 0XF8000B6C[8:7] = 0x00000000U 1923 // .. ==> MASK : 0x00000180U VAL : 0x00000000U 1924 // .. REFIO_EN = 0x1 1925 // .. ==> 0XF8000B6C[9:9] = 0x00000001U 1926 // .. ==> MASK : 0x00000200U VAL : 0x00000200U 1927 // .. reserved_REFIO_TEST = 0x3 1928 // .. ==> 0XF8000B6C[11:10] = 0x00000003U 1929 // .. ==> MASK : 0x00000C00U VAL : 0x00000C00U 1930 // .. reserved_REFIO_PULLUP_EN = 0x0 1931 // .. ==> 0XF8000B6C[12:12] = 0x00000000U 1932 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 1933 // .. reserved_DRST_B_PULLUP_EN = 0x0 1934 // .. ==> 0XF8000B6C[13:13] = 0x00000000U 1935 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 1936 // .. reserved_CKE_PULLUP_EN = 0x0 1937 // .. ==> 0XF8000B6C[14:14] = 0x00000000U 1938 // .. ==> MASK : 0x00004000U VAL : 0x00000000U 1939 // .. 1940 EMIT_MASKWRITE(0XF8000B6C, 0x00007FFFU ,0x00000E09U), 1941 // .. .. START: ASSERT RESET 1942 // .. .. RESET = 1 1943 // .. .. ==> 0XF8000B70[0:0] = 0x00000001U 1944 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 1945 // .. .. 1946 EMIT_MASKWRITE(0XF8000B70, 0x00000001U ,0x00000001U), 1947 // .. .. FINISH: ASSERT RESET 1948 // .. .. START: DEASSERT RESET 1949 // .. .. RESET = 0 1950 // .. .. ==> 0XF8000B70[0:0] = 0x00000000U 1951 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 1952 // .. .. reserved_VRN_OUT = 0x1 1953 // .. .. ==> 0XF8000B70[5:5] = 0x00000001U 1954 // .. .. ==> MASK : 0x00000020U VAL : 0x00000020U 1955 // .. .. 1956 EMIT_MASKWRITE(0XF8000B70, 0x00000021U ,0x00000020U), 1957 // .. .. FINISH: DEASSERT RESET 1958 // .. .. RESET = 0x1 1959 // .. .. ==> 0XF8000B70[0:0] = 0x00000001U 1960 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 1961 // .. .. ENABLE = 0x1 1962 // .. .. ==> 0XF8000B70[1:1] = 0x00000001U 1963 // .. .. ==> MASK : 0x00000002U VAL : 0x00000002U 1964 // .. .. reserved_VRP_TRI = 0x0 1965 // .. .. ==> 0XF8000B70[2:2] = 0x00000000U 1966 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U 1967 // .. .. reserved_VRN_TRI = 0x0 1968 // .. .. ==> 0XF8000B70[3:3] = 0x00000000U 1969 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U 1970 // .. .. reserved_VRP_OUT = 0x0 1971 // .. .. ==> 0XF8000B70[4:4] = 0x00000000U 1972 // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U 1973 // .. .. reserved_VRN_OUT = 0x1 1974 // .. .. ==> 0XF8000B70[5:5] = 0x00000001U 1975 // .. .. ==> MASK : 0x00000020U VAL : 0x00000020U 1976 // .. .. NREF_OPT1 = 0x0 1977 // .. .. ==> 0XF8000B70[7:6] = 0x00000000U 1978 // .. .. ==> MASK : 0x000000C0U VAL : 0x00000000U 1979 // .. .. NREF_OPT2 = 0x0 1980 // .. .. ==> 0XF8000B70[10:8] = 0x00000000U 1981 // .. .. ==> MASK : 0x00000700U VAL : 0x00000000U 1982 // .. .. NREF_OPT4 = 0x1 1983 // .. .. ==> 0XF8000B70[13:11] = 0x00000001U 1984 // .. .. ==> MASK : 0x00003800U VAL : 0x00000800U 1985 // .. .. PREF_OPT1 = 0x0 1986 // .. .. ==> 0XF8000B70[15:14] = 0x00000000U 1987 // .. .. ==> MASK : 0x0000C000U VAL : 0x00000000U 1988 // .. .. PREF_OPT2 = 0x0 1989 // .. .. ==> 0XF8000B70[19:17] = 0x00000000U 1990 // .. .. ==> MASK : 0x000E0000U VAL : 0x00000000U 1991 // .. .. UPDATE_CONTROL = 0x0 1992 // .. .. ==> 0XF8000B70[20:20] = 0x00000000U 1993 // .. .. ==> MASK : 0x00100000U VAL : 0x00000000U 1994 // .. .. reserved_INIT_COMPLETE = 0x0 1995 // .. .. ==> 0XF8000B70[21:21] = 0x00000000U 1996 // .. .. ==> MASK : 0x00200000U VAL : 0x00000000U 1997 // .. .. reserved_TST_CLK = 0x0 1998 // .. .. ==> 0XF8000B70[22:22] = 0x00000000U 1999 // .. .. ==> MASK : 0x00400000U VAL : 0x00000000U 2000 // .. .. reserved_TST_HLN = 0x0 2001 // .. .. ==> 0XF8000B70[23:23] = 0x00000000U 2002 // .. .. ==> MASK : 0x00800000U VAL : 0x00000000U 2003 // .. .. reserved_TST_HLP = 0x0 2004 // .. .. ==> 0XF8000B70[24:24] = 0x00000000U 2005 // .. .. ==> MASK : 0x01000000U VAL : 0x00000000U 2006 // .. .. reserved_TST_RST = 0x0 2007 // .. .. ==> 0XF8000B70[25:25] = 0x00000000U 2008 // .. .. ==> MASK : 0x02000000U VAL : 0x00000000U 2009 // .. .. reserved_INT_DCI_EN = 0x0 2010 // .. .. ==> 0XF8000B70[26:26] = 0x00000000U 2011 // .. .. ==> MASK : 0x04000000U VAL : 0x00000000U 2012 // .. .. 2013 EMIT_MASKWRITE(0XF8000B70, 0x07FEFFFFU ,0x00000823U), 2014 // .. FINISH: DDRIOB SETTINGS 2015 // .. START: MIO PROGRAMMING 2016 // .. TRI_ENABLE = 0 2017 // .. ==> 0XF8000700[0:0] = 0x00000000U 2018 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 2019 // .. L0_SEL = 0 2020 // .. ==> 0XF8000700[1:1] = 0x00000000U 2021 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 2022 // .. L1_SEL = 0 2023 // .. ==> 0XF8000700[2:2] = 0x00000000U 2024 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 2025 // .. L2_SEL = 0 2026 // .. ==> 0XF8000700[4:3] = 0x00000000U 2027 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2028 // .. L3_SEL = 0 2029 // .. ==> 0XF8000700[7:5] = 0x00000000U 2030 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2031 // .. Speed = 0 2032 // .. ==> 0XF8000700[8:8] = 0x00000000U 2033 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 2034 // .. IO_Type = 3 2035 // .. ==> 0XF8000700[11:9] = 0x00000003U 2036 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 2037 // .. PULLUP = 0 2038 // .. ==> 0XF8000700[12:12] = 0x00000000U 2039 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2040 // .. DisableRcvr = 0 2041 // .. ==> 0XF8000700[13:13] = 0x00000000U 2042 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2043 // .. 2044 EMIT_MASKWRITE(0XF8000700, 0x00003FFFU ,0x00000600U), 2045 // .. TRI_ENABLE = 0 2046 // .. ==> 0XF8000704[0:0] = 0x00000000U 2047 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 2048 // .. L0_SEL = 1 2049 // .. ==> 0XF8000704[1:1] = 0x00000001U 2050 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 2051 // .. L1_SEL = 0 2052 // .. ==> 0XF8000704[2:2] = 0x00000000U 2053 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 2054 // .. L2_SEL = 0 2055 // .. ==> 0XF8000704[4:3] = 0x00000000U 2056 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2057 // .. L3_SEL = 0 2058 // .. ==> 0XF8000704[7:5] = 0x00000000U 2059 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2060 // .. Speed = 1 2061 // .. ==> 0XF8000704[8:8] = 0x00000001U 2062 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 2063 // .. IO_Type = 3 2064 // .. ==> 0XF8000704[11:9] = 0x00000003U 2065 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 2066 // .. PULLUP = 0 2067 // .. ==> 0XF8000704[12:12] = 0x00000000U 2068 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2069 // .. DisableRcvr = 0 2070 // .. ==> 0XF8000704[13:13] = 0x00000000U 2071 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2072 // .. 2073 EMIT_MASKWRITE(0XF8000704, 0x00003FFFU ,0x00000702U), 2074 // .. TRI_ENABLE = 0 2075 // .. ==> 0XF8000708[0:0] = 0x00000000U 2076 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 2077 // .. L0_SEL = 1 2078 // .. ==> 0XF8000708[1:1] = 0x00000001U 2079 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 2080 // .. L1_SEL = 0 2081 // .. ==> 0XF8000708[2:2] = 0x00000000U 2082 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 2083 // .. L2_SEL = 0 2084 // .. ==> 0XF8000708[4:3] = 0x00000000U 2085 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2086 // .. L3_SEL = 0 2087 // .. ==> 0XF8000708[7:5] = 0x00000000U 2088 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2089 // .. Speed = 1 2090 // .. ==> 0XF8000708[8:8] = 0x00000001U 2091 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 2092 // .. IO_Type = 3 2093 // .. ==> 0XF8000708[11:9] = 0x00000003U 2094 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 2095 // .. PULLUP = 0 2096 // .. ==> 0XF8000708[12:12] = 0x00000000U 2097 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2098 // .. DisableRcvr = 0 2099 // .. ==> 0XF8000708[13:13] = 0x00000000U 2100 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2101 // .. 2102 EMIT_MASKWRITE(0XF8000708, 0x00003FFFU ,0x00000702U), 2103 // .. TRI_ENABLE = 0 2104 // .. ==> 0XF800070C[0:0] = 0x00000000U 2105 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 2106 // .. L0_SEL = 1 2107 // .. ==> 0XF800070C[1:1] = 0x00000001U 2108 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 2109 // .. L1_SEL = 0 2110 // .. ==> 0XF800070C[2:2] = 0x00000000U 2111 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 2112 // .. L2_SEL = 0 2113 // .. ==> 0XF800070C[4:3] = 0x00000000U 2114 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2115 // .. L3_SEL = 0 2116 // .. ==> 0XF800070C[7:5] = 0x00000000U 2117 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2118 // .. Speed = 1 2119 // .. ==> 0XF800070C[8:8] = 0x00000001U 2120 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 2121 // .. IO_Type = 3 2122 // .. ==> 0XF800070C[11:9] = 0x00000003U 2123 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 2124 // .. PULLUP = 0 2125 // .. ==> 0XF800070C[12:12] = 0x00000000U 2126 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2127 // .. DisableRcvr = 0 2128 // .. ==> 0XF800070C[13:13] = 0x00000000U 2129 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2130 // .. 2131 EMIT_MASKWRITE(0XF800070C, 0x00003FFFU ,0x00000702U), 2132 // .. TRI_ENABLE = 0 2133 // .. ==> 0XF8000710[0:0] = 0x00000000U 2134 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 2135 // .. L0_SEL = 1 2136 // .. ==> 0XF8000710[1:1] = 0x00000001U 2137 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 2138 // .. L1_SEL = 0 2139 // .. ==> 0XF8000710[2:2] = 0x00000000U 2140 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 2141 // .. L2_SEL = 0 2142 // .. ==> 0XF8000710[4:3] = 0x00000000U 2143 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2144 // .. L3_SEL = 0 2145 // .. ==> 0XF8000710[7:5] = 0x00000000U 2146 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2147 // .. Speed = 1 2148 // .. ==> 0XF8000710[8:8] = 0x00000001U 2149 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 2150 // .. IO_Type = 3 2151 // .. ==> 0XF8000710[11:9] = 0x00000003U 2152 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 2153 // .. PULLUP = 0 2154 // .. ==> 0XF8000710[12:12] = 0x00000000U 2155 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2156 // .. DisableRcvr = 0 2157 // .. ==> 0XF8000710[13:13] = 0x00000000U 2158 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2159 // .. 2160 EMIT_MASKWRITE(0XF8000710, 0x00003FFFU ,0x00000702U), 2161 // .. TRI_ENABLE = 0 2162 // .. ==> 0XF8000714[0:0] = 0x00000000U 2163 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 2164 // .. L0_SEL = 1 2165 // .. ==> 0XF8000714[1:1] = 0x00000001U 2166 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 2167 // .. L1_SEL = 0 2168 // .. ==> 0XF8000714[2:2] = 0x00000000U 2169 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 2170 // .. L2_SEL = 0 2171 // .. ==> 0XF8000714[4:3] = 0x00000000U 2172 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2173 // .. L3_SEL = 0 2174 // .. ==> 0XF8000714[7:5] = 0x00000000U 2175 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2176 // .. Speed = 1 2177 // .. ==> 0XF8000714[8:8] = 0x00000001U 2178 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 2179 // .. IO_Type = 3 2180 // .. ==> 0XF8000714[11:9] = 0x00000003U 2181 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 2182 // .. PULLUP = 0 2183 // .. ==> 0XF8000714[12:12] = 0x00000000U 2184 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2185 // .. DisableRcvr = 0 2186 // .. ==> 0XF8000714[13:13] = 0x00000000U 2187 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2188 // .. 2189 EMIT_MASKWRITE(0XF8000714, 0x00003FFFU ,0x00000702U), 2190 // .. TRI_ENABLE = 0 2191 // .. ==> 0XF8000718[0:0] = 0x00000000U 2192 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 2193 // .. L0_SEL = 1 2194 // .. ==> 0XF8000718[1:1] = 0x00000001U 2195 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 2196 // .. L1_SEL = 0 2197 // .. ==> 0XF8000718[2:2] = 0x00000000U 2198 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 2199 // .. L2_SEL = 0 2200 // .. ==> 0XF8000718[4:3] = 0x00000000U 2201 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2202 // .. L3_SEL = 0 2203 // .. ==> 0XF8000718[7:5] = 0x00000000U 2204 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2205 // .. Speed = 1 2206 // .. ==> 0XF8000718[8:8] = 0x00000001U 2207 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 2208 // .. IO_Type = 3 2209 // .. ==> 0XF8000718[11:9] = 0x00000003U 2210 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 2211 // .. PULLUP = 0 2212 // .. ==> 0XF8000718[12:12] = 0x00000000U 2213 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2214 // .. DisableRcvr = 0 2215 // .. ==> 0XF8000718[13:13] = 0x00000000U 2216 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2217 // .. 2218 EMIT_MASKWRITE(0XF8000718, 0x00003FFFU ,0x00000702U), 2219 // .. TRI_ENABLE = 0 2220 // .. ==> 0XF800071C[0:0] = 0x00000000U 2221 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 2222 // .. L0_SEL = 0 2223 // .. ==> 0XF800071C[1:1] = 0x00000000U 2224 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 2225 // .. L1_SEL = 0 2226 // .. ==> 0XF800071C[2:2] = 0x00000000U 2227 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 2228 // .. L2_SEL = 0 2229 // .. ==> 0XF800071C[4:3] = 0x00000000U 2230 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2231 // .. L3_SEL = 0 2232 // .. ==> 0XF800071C[7:5] = 0x00000000U 2233 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2234 // .. Speed = 0 2235 // .. ==> 0XF800071C[8:8] = 0x00000000U 2236 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 2237 // .. IO_Type = 3 2238 // .. ==> 0XF800071C[11:9] = 0x00000003U 2239 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 2240 // .. PULLUP = 0 2241 // .. ==> 0XF800071C[12:12] = 0x00000000U 2242 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2243 // .. DisableRcvr = 0 2244 // .. ==> 0XF800071C[13:13] = 0x00000000U 2245 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2246 // .. 2247 EMIT_MASKWRITE(0XF800071C, 0x00003FFFU ,0x00000600U), 2248 // .. TRI_ENABLE = 0 2249 // .. ==> 0XF8000720[0:0] = 0x00000000U 2250 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 2251 // .. L0_SEL = 0 2252 // .. ==> 0XF8000720[1:1] = 0x00000000U 2253 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 2254 // .. L1_SEL = 0 2255 // .. ==> 0XF8000720[2:2] = 0x00000000U 2256 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 2257 // .. L2_SEL = 0 2258 // .. ==> 0XF8000720[4:3] = 0x00000000U 2259 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2260 // .. L3_SEL = 0 2261 // .. ==> 0XF8000720[7:5] = 0x00000000U 2262 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2263 // .. Speed = 1 2264 // .. ==> 0XF8000720[8:8] = 0x00000001U 2265 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 2266 // .. IO_Type = 3 2267 // .. ==> 0XF8000720[11:9] = 0x00000003U 2268 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 2269 // .. PULLUP = 0 2270 // .. ==> 0XF8000720[12:12] = 0x00000000U 2271 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2272 // .. DisableRcvr = 0 2273 // .. ==> 0XF8000720[13:13] = 0x00000000U 2274 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2275 // .. 2276 EMIT_MASKWRITE(0XF8000720, 0x00003FFFU ,0x00000700U), 2277 // .. TRI_ENABLE = 0 2278 // .. ==> 0XF8000724[0:0] = 0x00000000U 2279 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 2280 // .. L0_SEL = 0 2281 // .. ==> 0XF8000724[1:1] = 0x00000000U 2282 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 2283 // .. L1_SEL = 0 2284 // .. ==> 0XF8000724[2:2] = 0x00000000U 2285 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 2286 // .. L2_SEL = 0 2287 // .. ==> 0XF8000724[4:3] = 0x00000000U 2288 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2289 // .. L3_SEL = 0 2290 // .. ==> 0XF8000724[7:5] = 0x00000000U 2291 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2292 // .. Speed = 0 2293 // .. ==> 0XF8000724[8:8] = 0x00000000U 2294 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 2295 // .. IO_Type = 3 2296 // .. ==> 0XF8000724[11:9] = 0x00000003U 2297 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 2298 // .. PULLUP = 0 2299 // .. ==> 0XF8000724[12:12] = 0x00000000U 2300 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2301 // .. DisableRcvr = 0 2302 // .. ==> 0XF8000724[13:13] = 0x00000000U 2303 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2304 // .. 2305 EMIT_MASKWRITE(0XF8000724, 0x00003FFFU ,0x00000600U), 2306 // .. TRI_ENABLE = 0 2307 // .. ==> 0XF8000728[0:0] = 0x00000000U 2308 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 2309 // .. L0_SEL = 0 2310 // .. ==> 0XF8000728[1:1] = 0x00000000U 2311 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 2312 // .. L1_SEL = 0 2313 // .. ==> 0XF8000728[2:2] = 0x00000000U 2314 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 2315 // .. L2_SEL = 0 2316 // .. ==> 0XF8000728[4:3] = 0x00000000U 2317 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2318 // .. L3_SEL = 0 2319 // .. ==> 0XF8000728[7:5] = 0x00000000U 2320 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2321 // .. Speed = 0 2322 // .. ==> 0XF8000728[8:8] = 0x00000000U 2323 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 2324 // .. IO_Type = 3 2325 // .. ==> 0XF8000728[11:9] = 0x00000003U 2326 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 2327 // .. PULLUP = 0 2328 // .. ==> 0XF8000728[12:12] = 0x00000000U 2329 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2330 // .. DisableRcvr = 0 2331 // .. ==> 0XF8000728[13:13] = 0x00000000U 2332 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2333 // .. 2334 EMIT_MASKWRITE(0XF8000728, 0x00003FFFU ,0x00000600U), 2335 // .. TRI_ENABLE = 0 2336 // .. ==> 0XF800072C[0:0] = 0x00000000U 2337 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 2338 // .. L0_SEL = 0 2339 // .. ==> 0XF800072C[1:1] = 0x00000000U 2340 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 2341 // .. L1_SEL = 0 2342 // .. ==> 0XF800072C[2:2] = 0x00000000U 2343 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 2344 // .. L2_SEL = 0 2345 // .. ==> 0XF800072C[4:3] = 0x00000000U 2346 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2347 // .. L3_SEL = 0 2348 // .. ==> 0XF800072C[7:5] = 0x00000000U 2349 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2350 // .. Speed = 0 2351 // .. ==> 0XF800072C[8:8] = 0x00000000U 2352 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 2353 // .. IO_Type = 3 2354 // .. ==> 0XF800072C[11:9] = 0x00000003U 2355 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 2356 // .. PULLUP = 0 2357 // .. ==> 0XF800072C[12:12] = 0x00000000U 2358 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2359 // .. DisableRcvr = 0 2360 // .. ==> 0XF800072C[13:13] = 0x00000000U 2361 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2362 // .. 2363 EMIT_MASKWRITE(0XF800072C, 0x00003FFFU ,0x00000600U), 2364 // .. TRI_ENABLE = 0 2365 // .. ==> 0XF8000730[0:0] = 0x00000000U 2366 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 2367 // .. L0_SEL = 0 2368 // .. ==> 0XF8000730[1:1] = 0x00000000U 2369 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 2370 // .. L1_SEL = 0 2371 // .. ==> 0XF8000730[2:2] = 0x00000000U 2372 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 2373 // .. L2_SEL = 0 2374 // .. ==> 0XF8000730[4:3] = 0x00000000U 2375 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2376 // .. L3_SEL = 0 2377 // .. ==> 0XF8000730[7:5] = 0x00000000U 2378 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2379 // .. Speed = 0 2380 // .. ==> 0XF8000730[8:8] = 0x00000000U 2381 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 2382 // .. IO_Type = 3 2383 // .. ==> 0XF8000730[11:9] = 0x00000003U 2384 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 2385 // .. PULLUP = 0 2386 // .. ==> 0XF8000730[12:12] = 0x00000000U 2387 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2388 // .. DisableRcvr = 0 2389 // .. ==> 0XF8000730[13:13] = 0x00000000U 2390 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2391 // .. 2392 EMIT_MASKWRITE(0XF8000730, 0x00003FFFU ,0x00000600U), 2393 // .. TRI_ENABLE = 0 2394 // .. ==> 0XF8000734[0:0] = 0x00000000U 2395 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 2396 // .. L0_SEL = 0 2397 // .. ==> 0XF8000734[1:1] = 0x00000000U 2398 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 2399 // .. L1_SEL = 0 2400 // .. ==> 0XF8000734[2:2] = 0x00000000U 2401 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 2402 // .. L2_SEL = 0 2403 // .. ==> 0XF8000734[4:3] = 0x00000000U 2404 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2405 // .. L3_SEL = 0 2406 // .. ==> 0XF8000734[7:5] = 0x00000000U 2407 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2408 // .. Speed = 0 2409 // .. ==> 0XF8000734[8:8] = 0x00000000U 2410 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 2411 // .. IO_Type = 3 2412 // .. ==> 0XF8000734[11:9] = 0x00000003U 2413 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 2414 // .. PULLUP = 0 2415 // .. ==> 0XF8000734[12:12] = 0x00000000U 2416 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2417 // .. DisableRcvr = 0 2418 // .. ==> 0XF8000734[13:13] = 0x00000000U 2419 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2420 // .. 2421 EMIT_MASKWRITE(0XF8000734, 0x00003FFFU ,0x00000600U), 2422 // .. TRI_ENABLE = 0 2423 // .. ==> 0XF8000738[0:0] = 0x00000000U 2424 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 2425 // .. L0_SEL = 0 2426 // .. ==> 0XF8000738[1:1] = 0x00000000U 2427 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 2428 // .. L1_SEL = 0 2429 // .. ==> 0XF8000738[2:2] = 0x00000000U 2430 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 2431 // .. L2_SEL = 0 2432 // .. ==> 0XF8000738[4:3] = 0x00000000U 2433 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2434 // .. L3_SEL = 0 2435 // .. ==> 0XF8000738[7:5] = 0x00000000U 2436 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2437 // .. Speed = 0 2438 // .. ==> 0XF8000738[8:8] = 0x00000000U 2439 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 2440 // .. IO_Type = 3 2441 // .. ==> 0XF8000738[11:9] = 0x00000003U 2442 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 2443 // .. PULLUP = 0 2444 // .. ==> 0XF8000738[12:12] = 0x00000000U 2445 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2446 // .. DisableRcvr = 0 2447 // .. ==> 0XF8000738[13:13] = 0x00000000U 2448 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2449 // .. 2450 EMIT_MASKWRITE(0XF8000738, 0x00003FFFU ,0x00000600U), 2451 // .. TRI_ENABLE = 0 2452 // .. ==> 0XF800073C[0:0] = 0x00000000U 2453 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 2454 // .. L0_SEL = 0 2455 // .. ==> 0XF800073C[1:1] = 0x00000000U 2456 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 2457 // .. L1_SEL = 0 2458 // .. ==> 0XF800073C[2:2] = 0x00000000U 2459 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 2460 // .. L2_SEL = 0 2461 // .. ==> 0XF800073C[4:3] = 0x00000000U 2462 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2463 // .. L3_SEL = 0 2464 // .. ==> 0XF800073C[7:5] = 0x00000000U 2465 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2466 // .. Speed = 0 2467 // .. ==> 0XF800073C[8:8] = 0x00000000U 2468 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 2469 // .. IO_Type = 3 2470 // .. ==> 0XF800073C[11:9] = 0x00000003U 2471 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 2472 // .. PULLUP = 0 2473 // .. ==> 0XF800073C[12:12] = 0x00000000U 2474 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2475 // .. DisableRcvr = 0 2476 // .. ==> 0XF800073C[13:13] = 0x00000000U 2477 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2478 // .. 2479 EMIT_MASKWRITE(0XF800073C, 0x00003FFFU ,0x00000600U), 2480 // .. TRI_ENABLE = 0 2481 // .. ==> 0XF8000740[0:0] = 0x00000000U 2482 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 2483 // .. L0_SEL = 1 2484 // .. ==> 0XF8000740[1:1] = 0x00000001U 2485 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 2486 // .. L1_SEL = 0 2487 // .. ==> 0XF8000740[2:2] = 0x00000000U 2488 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 2489 // .. L2_SEL = 0 2490 // .. ==> 0XF8000740[4:3] = 0x00000000U 2491 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2492 // .. L3_SEL = 0 2493 // .. ==> 0XF8000740[7:5] = 0x00000000U 2494 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2495 // .. Speed = 1 2496 // .. ==> 0XF8000740[8:8] = 0x00000001U 2497 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 2498 // .. IO_Type = 1 2499 // .. ==> 0XF8000740[11:9] = 0x00000001U 2500 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 2501 // .. PULLUP = 0 2502 // .. ==> 0XF8000740[12:12] = 0x00000000U 2503 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2504 // .. DisableRcvr = 0 2505 // .. ==> 0XF8000740[13:13] = 0x00000000U 2506 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2507 // .. 2508 EMIT_MASKWRITE(0XF8000740, 0x00003FFFU ,0x00000302U), 2509 // .. TRI_ENABLE = 0 2510 // .. ==> 0XF8000744[0:0] = 0x00000000U 2511 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 2512 // .. L0_SEL = 1 2513 // .. ==> 0XF8000744[1:1] = 0x00000001U 2514 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 2515 // .. L1_SEL = 0 2516 // .. ==> 0XF8000744[2:2] = 0x00000000U 2517 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 2518 // .. L2_SEL = 0 2519 // .. ==> 0XF8000744[4:3] = 0x00000000U 2520 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2521 // .. L3_SEL = 0 2522 // .. ==> 0XF8000744[7:5] = 0x00000000U 2523 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2524 // .. Speed = 1 2525 // .. ==> 0XF8000744[8:8] = 0x00000001U 2526 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 2527 // .. IO_Type = 1 2528 // .. ==> 0XF8000744[11:9] = 0x00000001U 2529 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 2530 // .. PULLUP = 0 2531 // .. ==> 0XF8000744[12:12] = 0x00000000U 2532 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2533 // .. DisableRcvr = 0 2534 // .. ==> 0XF8000744[13:13] = 0x00000000U 2535 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2536 // .. 2537 EMIT_MASKWRITE(0XF8000744, 0x00003FFFU ,0x00000302U), 2538 // .. TRI_ENABLE = 0 2539 // .. ==> 0XF8000748[0:0] = 0x00000000U 2540 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 2541 // .. L0_SEL = 1 2542 // .. ==> 0XF8000748[1:1] = 0x00000001U 2543 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 2544 // .. L1_SEL = 0 2545 // .. ==> 0XF8000748[2:2] = 0x00000000U 2546 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 2547 // .. L2_SEL = 0 2548 // .. ==> 0XF8000748[4:3] = 0x00000000U 2549 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2550 // .. L3_SEL = 0 2551 // .. ==> 0XF8000748[7:5] = 0x00000000U 2552 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2553 // .. Speed = 1 2554 // .. ==> 0XF8000748[8:8] = 0x00000001U 2555 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 2556 // .. IO_Type = 1 2557 // .. ==> 0XF8000748[11:9] = 0x00000001U 2558 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 2559 // .. PULLUP = 0 2560 // .. ==> 0XF8000748[12:12] = 0x00000000U 2561 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2562 // .. DisableRcvr = 0 2563 // .. ==> 0XF8000748[13:13] = 0x00000000U 2564 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2565 // .. 2566 EMIT_MASKWRITE(0XF8000748, 0x00003FFFU ,0x00000302U), 2567 // .. TRI_ENABLE = 0 2568 // .. ==> 0XF800074C[0:0] = 0x00000000U 2569 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 2570 // .. L0_SEL = 1 2571 // .. ==> 0XF800074C[1:1] = 0x00000001U 2572 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 2573 // .. L1_SEL = 0 2574 // .. ==> 0XF800074C[2:2] = 0x00000000U 2575 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 2576 // .. L2_SEL = 0 2577 // .. ==> 0XF800074C[4:3] = 0x00000000U 2578 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2579 // .. L3_SEL = 0 2580 // .. ==> 0XF800074C[7:5] = 0x00000000U 2581 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2582 // .. Speed = 1 2583 // .. ==> 0XF800074C[8:8] = 0x00000001U 2584 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 2585 // .. IO_Type = 1 2586 // .. ==> 0XF800074C[11:9] = 0x00000001U 2587 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 2588 // .. PULLUP = 0 2589 // .. ==> 0XF800074C[12:12] = 0x00000000U 2590 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2591 // .. DisableRcvr = 0 2592 // .. ==> 0XF800074C[13:13] = 0x00000000U 2593 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2594 // .. 2595 EMIT_MASKWRITE(0XF800074C, 0x00003FFFU ,0x00000302U), 2596 // .. TRI_ENABLE = 0 2597 // .. ==> 0XF8000750[0:0] = 0x00000000U 2598 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 2599 // .. L0_SEL = 1 2600 // .. ==> 0XF8000750[1:1] = 0x00000001U 2601 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 2602 // .. L1_SEL = 0 2603 // .. ==> 0XF8000750[2:2] = 0x00000000U 2604 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 2605 // .. L2_SEL = 0 2606 // .. ==> 0XF8000750[4:3] = 0x00000000U 2607 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2608 // .. L3_SEL = 0 2609 // .. ==> 0XF8000750[7:5] = 0x00000000U 2610 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2611 // .. Speed = 1 2612 // .. ==> 0XF8000750[8:8] = 0x00000001U 2613 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 2614 // .. IO_Type = 1 2615 // .. ==> 0XF8000750[11:9] = 0x00000001U 2616 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 2617 // .. PULLUP = 0 2618 // .. ==> 0XF8000750[12:12] = 0x00000000U 2619 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2620 // .. DisableRcvr = 0 2621 // .. ==> 0XF8000750[13:13] = 0x00000000U 2622 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2623 // .. 2624 EMIT_MASKWRITE(0XF8000750, 0x00003FFFU ,0x00000302U), 2625 // .. TRI_ENABLE = 0 2626 // .. ==> 0XF8000754[0:0] = 0x00000000U 2627 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 2628 // .. L0_SEL = 1 2629 // .. ==> 0XF8000754[1:1] = 0x00000001U 2630 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 2631 // .. L1_SEL = 0 2632 // .. ==> 0XF8000754[2:2] = 0x00000000U 2633 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 2634 // .. L2_SEL = 0 2635 // .. ==> 0XF8000754[4:3] = 0x00000000U 2636 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2637 // .. L3_SEL = 0 2638 // .. ==> 0XF8000754[7:5] = 0x00000000U 2639 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2640 // .. Speed = 1 2641 // .. ==> 0XF8000754[8:8] = 0x00000001U 2642 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 2643 // .. IO_Type = 1 2644 // .. ==> 0XF8000754[11:9] = 0x00000001U 2645 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 2646 // .. PULLUP = 0 2647 // .. ==> 0XF8000754[12:12] = 0x00000000U 2648 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2649 // .. DisableRcvr = 0 2650 // .. ==> 0XF8000754[13:13] = 0x00000000U 2651 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2652 // .. 2653 EMIT_MASKWRITE(0XF8000754, 0x00003FFFU ,0x00000302U), 2654 // .. TRI_ENABLE = 1 2655 // .. ==> 0XF8000758[0:0] = 0x00000001U 2656 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 2657 // .. L0_SEL = 1 2658 // .. ==> 0XF8000758[1:1] = 0x00000001U 2659 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 2660 // .. L1_SEL = 0 2661 // .. ==> 0XF8000758[2:2] = 0x00000000U 2662 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 2663 // .. L2_SEL = 0 2664 // .. ==> 0XF8000758[4:3] = 0x00000000U 2665 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2666 // .. L3_SEL = 0 2667 // .. ==> 0XF8000758[7:5] = 0x00000000U 2668 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2669 // .. Speed = 1 2670 // .. ==> 0XF8000758[8:8] = 0x00000001U 2671 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 2672 // .. IO_Type = 1 2673 // .. ==> 0XF8000758[11:9] = 0x00000001U 2674 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 2675 // .. PULLUP = 0 2676 // .. ==> 0XF8000758[12:12] = 0x00000000U 2677 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2678 // .. DisableRcvr = 0 2679 // .. ==> 0XF8000758[13:13] = 0x00000000U 2680 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2681 // .. 2682 EMIT_MASKWRITE(0XF8000758, 0x00003FFFU ,0x00000303U), 2683 // .. TRI_ENABLE = 1 2684 // .. ==> 0XF800075C[0:0] = 0x00000001U 2685 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 2686 // .. L0_SEL = 1 2687 // .. ==> 0XF800075C[1:1] = 0x00000001U 2688 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 2689 // .. L1_SEL = 0 2690 // .. ==> 0XF800075C[2:2] = 0x00000000U 2691 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 2692 // .. L2_SEL = 0 2693 // .. ==> 0XF800075C[4:3] = 0x00000000U 2694 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2695 // .. L3_SEL = 0 2696 // .. ==> 0XF800075C[7:5] = 0x00000000U 2697 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2698 // .. Speed = 1 2699 // .. ==> 0XF800075C[8:8] = 0x00000001U 2700 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 2701 // .. IO_Type = 1 2702 // .. ==> 0XF800075C[11:9] = 0x00000001U 2703 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 2704 // .. PULLUP = 0 2705 // .. ==> 0XF800075C[12:12] = 0x00000000U 2706 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2707 // .. DisableRcvr = 0 2708 // .. ==> 0XF800075C[13:13] = 0x00000000U 2709 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2710 // .. 2711 EMIT_MASKWRITE(0XF800075C, 0x00003FFFU ,0x00000303U), 2712 // .. TRI_ENABLE = 1 2713 // .. ==> 0XF8000760[0:0] = 0x00000001U 2714 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 2715 // .. L0_SEL = 1 2716 // .. ==> 0XF8000760[1:1] = 0x00000001U 2717 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 2718 // .. L1_SEL = 0 2719 // .. ==> 0XF8000760[2:2] = 0x00000000U 2720 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 2721 // .. L2_SEL = 0 2722 // .. ==> 0XF8000760[4:3] = 0x00000000U 2723 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2724 // .. L3_SEL = 0 2725 // .. ==> 0XF8000760[7:5] = 0x00000000U 2726 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2727 // .. Speed = 1 2728 // .. ==> 0XF8000760[8:8] = 0x00000001U 2729 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 2730 // .. IO_Type = 1 2731 // .. ==> 0XF8000760[11:9] = 0x00000001U 2732 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 2733 // .. PULLUP = 0 2734 // .. ==> 0XF8000760[12:12] = 0x00000000U 2735 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2736 // .. DisableRcvr = 0 2737 // .. ==> 0XF8000760[13:13] = 0x00000000U 2738 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2739 // .. 2740 EMIT_MASKWRITE(0XF8000760, 0x00003FFFU ,0x00000303U), 2741 // .. TRI_ENABLE = 1 2742 // .. ==> 0XF8000764[0:0] = 0x00000001U 2743 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 2744 // .. L0_SEL = 1 2745 // .. ==> 0XF8000764[1:1] = 0x00000001U 2746 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 2747 // .. L1_SEL = 0 2748 // .. ==> 0XF8000764[2:2] = 0x00000000U 2749 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 2750 // .. L2_SEL = 0 2751 // .. ==> 0XF8000764[4:3] = 0x00000000U 2752 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2753 // .. L3_SEL = 0 2754 // .. ==> 0XF8000764[7:5] = 0x00000000U 2755 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2756 // .. Speed = 1 2757 // .. ==> 0XF8000764[8:8] = 0x00000001U 2758 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 2759 // .. IO_Type = 1 2760 // .. ==> 0XF8000764[11:9] = 0x00000001U 2761 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 2762 // .. PULLUP = 0 2763 // .. ==> 0XF8000764[12:12] = 0x00000000U 2764 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2765 // .. DisableRcvr = 0 2766 // .. ==> 0XF8000764[13:13] = 0x00000000U 2767 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2768 // .. 2769 EMIT_MASKWRITE(0XF8000764, 0x00003FFFU ,0x00000303U), 2770 // .. TRI_ENABLE = 1 2771 // .. ==> 0XF8000768[0:0] = 0x00000001U 2772 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 2773 // .. L0_SEL = 1 2774 // .. ==> 0XF8000768[1:1] = 0x00000001U 2775 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 2776 // .. L1_SEL = 0 2777 // .. ==> 0XF8000768[2:2] = 0x00000000U 2778 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 2779 // .. L2_SEL = 0 2780 // .. ==> 0XF8000768[4:3] = 0x00000000U 2781 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2782 // .. L3_SEL = 0 2783 // .. ==> 0XF8000768[7:5] = 0x00000000U 2784 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2785 // .. Speed = 1 2786 // .. ==> 0XF8000768[8:8] = 0x00000001U 2787 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 2788 // .. IO_Type = 1 2789 // .. ==> 0XF8000768[11:9] = 0x00000001U 2790 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 2791 // .. PULLUP = 0 2792 // .. ==> 0XF8000768[12:12] = 0x00000000U 2793 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2794 // .. DisableRcvr = 0 2795 // .. ==> 0XF8000768[13:13] = 0x00000000U 2796 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2797 // .. 2798 EMIT_MASKWRITE(0XF8000768, 0x00003FFFU ,0x00000303U), 2799 // .. TRI_ENABLE = 1 2800 // .. ==> 0XF800076C[0:0] = 0x00000001U 2801 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 2802 // .. L0_SEL = 1 2803 // .. ==> 0XF800076C[1:1] = 0x00000001U 2804 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 2805 // .. L1_SEL = 0 2806 // .. ==> 0XF800076C[2:2] = 0x00000000U 2807 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 2808 // .. L2_SEL = 0 2809 // .. ==> 0XF800076C[4:3] = 0x00000000U 2810 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2811 // .. L3_SEL = 0 2812 // .. ==> 0XF800076C[7:5] = 0x00000000U 2813 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2814 // .. Speed = 1 2815 // .. ==> 0XF800076C[8:8] = 0x00000001U 2816 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 2817 // .. IO_Type = 1 2818 // .. ==> 0XF800076C[11:9] = 0x00000001U 2819 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 2820 // .. PULLUP = 0 2821 // .. ==> 0XF800076C[12:12] = 0x00000000U 2822 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2823 // .. DisableRcvr = 0 2824 // .. ==> 0XF800076C[13:13] = 0x00000000U 2825 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2826 // .. 2827 EMIT_MASKWRITE(0XF800076C, 0x00003FFFU ,0x00000303U), 2828 // .. TRI_ENABLE = 0 2829 // .. ==> 0XF8000770[0:0] = 0x00000000U 2830 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 2831 // .. L0_SEL = 0 2832 // .. ==> 0XF8000770[1:1] = 0x00000000U 2833 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 2834 // .. L1_SEL = 1 2835 // .. ==> 0XF8000770[2:2] = 0x00000001U 2836 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 2837 // .. L2_SEL = 0 2838 // .. ==> 0XF8000770[4:3] = 0x00000000U 2839 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2840 // .. L3_SEL = 0 2841 // .. ==> 0XF8000770[7:5] = 0x00000000U 2842 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2843 // .. Speed = 1 2844 // .. ==> 0XF8000770[8:8] = 0x00000001U 2845 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 2846 // .. IO_Type = 1 2847 // .. ==> 0XF8000770[11:9] = 0x00000001U 2848 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 2849 // .. PULLUP = 0 2850 // .. ==> 0XF8000770[12:12] = 0x00000000U 2851 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2852 // .. DisableRcvr = 0 2853 // .. ==> 0XF8000770[13:13] = 0x00000000U 2854 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2855 // .. 2856 EMIT_MASKWRITE(0XF8000770, 0x00003FFFU ,0x00000304U), 2857 // .. TRI_ENABLE = 1 2858 // .. ==> 0XF8000774[0:0] = 0x00000001U 2859 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 2860 // .. L0_SEL = 0 2861 // .. ==> 0XF8000774[1:1] = 0x00000000U 2862 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 2863 // .. L1_SEL = 1 2864 // .. ==> 0XF8000774[2:2] = 0x00000001U 2865 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 2866 // .. L2_SEL = 0 2867 // .. ==> 0XF8000774[4:3] = 0x00000000U 2868 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2869 // .. L3_SEL = 0 2870 // .. ==> 0XF8000774[7:5] = 0x00000000U 2871 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2872 // .. Speed = 1 2873 // .. ==> 0XF8000774[8:8] = 0x00000001U 2874 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 2875 // .. IO_Type = 1 2876 // .. ==> 0XF8000774[11:9] = 0x00000001U 2877 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 2878 // .. PULLUP = 0 2879 // .. ==> 0XF8000774[12:12] = 0x00000000U 2880 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2881 // .. DisableRcvr = 0 2882 // .. ==> 0XF8000774[13:13] = 0x00000000U 2883 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2884 // .. 2885 EMIT_MASKWRITE(0XF8000774, 0x00003FFFU ,0x00000305U), 2886 // .. TRI_ENABLE = 0 2887 // .. ==> 0XF8000778[0:0] = 0x00000000U 2888 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 2889 // .. L0_SEL = 0 2890 // .. ==> 0XF8000778[1:1] = 0x00000000U 2891 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 2892 // .. L1_SEL = 1 2893 // .. ==> 0XF8000778[2:2] = 0x00000001U 2894 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 2895 // .. L2_SEL = 0 2896 // .. ==> 0XF8000778[4:3] = 0x00000000U 2897 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2898 // .. L3_SEL = 0 2899 // .. ==> 0XF8000778[7:5] = 0x00000000U 2900 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2901 // .. Speed = 1 2902 // .. ==> 0XF8000778[8:8] = 0x00000001U 2903 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 2904 // .. IO_Type = 1 2905 // .. ==> 0XF8000778[11:9] = 0x00000001U 2906 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 2907 // .. PULLUP = 0 2908 // .. ==> 0XF8000778[12:12] = 0x00000000U 2909 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2910 // .. DisableRcvr = 0 2911 // .. ==> 0XF8000778[13:13] = 0x00000000U 2912 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2913 // .. 2914 EMIT_MASKWRITE(0XF8000778, 0x00003FFFU ,0x00000304U), 2915 // .. TRI_ENABLE = 1 2916 // .. ==> 0XF800077C[0:0] = 0x00000001U 2917 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 2918 // .. L0_SEL = 0 2919 // .. ==> 0XF800077C[1:1] = 0x00000000U 2920 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 2921 // .. L1_SEL = 1 2922 // .. ==> 0XF800077C[2:2] = 0x00000001U 2923 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 2924 // .. L2_SEL = 0 2925 // .. ==> 0XF800077C[4:3] = 0x00000000U 2926 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2927 // .. L3_SEL = 0 2928 // .. ==> 0XF800077C[7:5] = 0x00000000U 2929 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2930 // .. Speed = 1 2931 // .. ==> 0XF800077C[8:8] = 0x00000001U 2932 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 2933 // .. IO_Type = 1 2934 // .. ==> 0XF800077C[11:9] = 0x00000001U 2935 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 2936 // .. PULLUP = 0 2937 // .. ==> 0XF800077C[12:12] = 0x00000000U 2938 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2939 // .. DisableRcvr = 0 2940 // .. ==> 0XF800077C[13:13] = 0x00000000U 2941 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2942 // .. 2943 EMIT_MASKWRITE(0XF800077C, 0x00003FFFU ,0x00000305U), 2944 // .. TRI_ENABLE = 0 2945 // .. ==> 0XF8000780[0:0] = 0x00000000U 2946 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 2947 // .. L0_SEL = 0 2948 // .. ==> 0XF8000780[1:1] = 0x00000000U 2949 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 2950 // .. L1_SEL = 1 2951 // .. ==> 0XF8000780[2:2] = 0x00000001U 2952 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 2953 // .. L2_SEL = 0 2954 // .. ==> 0XF8000780[4:3] = 0x00000000U 2955 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2956 // .. L3_SEL = 0 2957 // .. ==> 0XF8000780[7:5] = 0x00000000U 2958 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2959 // .. Speed = 1 2960 // .. ==> 0XF8000780[8:8] = 0x00000001U 2961 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 2962 // .. IO_Type = 1 2963 // .. ==> 0XF8000780[11:9] = 0x00000001U 2964 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 2965 // .. PULLUP = 0 2966 // .. ==> 0XF8000780[12:12] = 0x00000000U 2967 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2968 // .. DisableRcvr = 0 2969 // .. ==> 0XF8000780[13:13] = 0x00000000U 2970 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2971 // .. 2972 EMIT_MASKWRITE(0XF8000780, 0x00003FFFU ,0x00000304U), 2973 // .. TRI_ENABLE = 0 2974 // .. ==> 0XF8000784[0:0] = 0x00000000U 2975 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 2976 // .. L0_SEL = 0 2977 // .. ==> 0XF8000784[1:1] = 0x00000000U 2978 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 2979 // .. L1_SEL = 1 2980 // .. ==> 0XF8000784[2:2] = 0x00000001U 2981 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 2982 // .. L2_SEL = 0 2983 // .. ==> 0XF8000784[4:3] = 0x00000000U 2984 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2985 // .. L3_SEL = 0 2986 // .. ==> 0XF8000784[7:5] = 0x00000000U 2987 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2988 // .. Speed = 1 2989 // .. ==> 0XF8000784[8:8] = 0x00000001U 2990 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 2991 // .. IO_Type = 1 2992 // .. ==> 0XF8000784[11:9] = 0x00000001U 2993 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 2994 // .. PULLUP = 0 2995 // .. ==> 0XF8000784[12:12] = 0x00000000U 2996 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2997 // .. DisableRcvr = 0 2998 // .. ==> 0XF8000784[13:13] = 0x00000000U 2999 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 3000 // .. 3001 EMIT_MASKWRITE(0XF8000784, 0x00003FFFU ,0x00000304U), 3002 // .. TRI_ENABLE = 0 3003 // .. ==> 0XF8000788[0:0] = 0x00000000U 3004 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 3005 // .. L0_SEL = 0 3006 // .. ==> 0XF8000788[1:1] = 0x00000000U 3007 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 3008 // .. L1_SEL = 1 3009 // .. ==> 0XF8000788[2:2] = 0x00000001U 3010 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 3011 // .. L2_SEL = 0 3012 // .. ==> 0XF8000788[4:3] = 0x00000000U 3013 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 3014 // .. L3_SEL = 0 3015 // .. ==> 0XF8000788[7:5] = 0x00000000U 3016 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 3017 // .. Speed = 1 3018 // .. ==> 0XF8000788[8:8] = 0x00000001U 3019 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 3020 // .. IO_Type = 1 3021 // .. ==> 0XF8000788[11:9] = 0x00000001U 3022 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 3023 // .. PULLUP = 0 3024 // .. ==> 0XF8000788[12:12] = 0x00000000U 3025 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 3026 // .. DisableRcvr = 0 3027 // .. ==> 0XF8000788[13:13] = 0x00000000U 3028 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 3029 // .. 3030 EMIT_MASKWRITE(0XF8000788, 0x00003FFFU ,0x00000304U), 3031 // .. TRI_ENABLE = 0 3032 // .. ==> 0XF800078C[0:0] = 0x00000000U 3033 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 3034 // .. L0_SEL = 0 3035 // .. ==> 0XF800078C[1:1] = 0x00000000U 3036 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 3037 // .. L1_SEL = 1 3038 // .. ==> 0XF800078C[2:2] = 0x00000001U 3039 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 3040 // .. L2_SEL = 0 3041 // .. ==> 0XF800078C[4:3] = 0x00000000U 3042 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 3043 // .. L3_SEL = 0 3044 // .. ==> 0XF800078C[7:5] = 0x00000000U 3045 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 3046 // .. Speed = 1 3047 // .. ==> 0XF800078C[8:8] = 0x00000001U 3048 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 3049 // .. IO_Type = 1 3050 // .. ==> 0XF800078C[11:9] = 0x00000001U 3051 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 3052 // .. PULLUP = 0 3053 // .. ==> 0XF800078C[12:12] = 0x00000000U 3054 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 3055 // .. DisableRcvr = 0 3056 // .. ==> 0XF800078C[13:13] = 0x00000000U 3057 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 3058 // .. 3059 EMIT_MASKWRITE(0XF800078C, 0x00003FFFU ,0x00000304U), 3060 // .. TRI_ENABLE = 1 3061 // .. ==> 0XF8000790[0:0] = 0x00000001U 3062 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 3063 // .. L0_SEL = 0 3064 // .. ==> 0XF8000790[1:1] = 0x00000000U 3065 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 3066 // .. L1_SEL = 1 3067 // .. ==> 0XF8000790[2:2] = 0x00000001U 3068 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 3069 // .. L2_SEL = 0 3070 // .. ==> 0XF8000790[4:3] = 0x00000000U 3071 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 3072 // .. L3_SEL = 0 3073 // .. ==> 0XF8000790[7:5] = 0x00000000U 3074 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 3075 // .. Speed = 1 3076 // .. ==> 0XF8000790[8:8] = 0x00000001U 3077 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 3078 // .. IO_Type = 1 3079 // .. ==> 0XF8000790[11:9] = 0x00000001U 3080 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 3081 // .. PULLUP = 0 3082 // .. ==> 0XF8000790[12:12] = 0x00000000U 3083 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 3084 // .. DisableRcvr = 0 3085 // .. ==> 0XF8000790[13:13] = 0x00000000U 3086 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 3087 // .. 3088 EMIT_MASKWRITE(0XF8000790, 0x00003FFFU ,0x00000305U), 3089 // .. TRI_ENABLE = 0 3090 // .. ==> 0XF8000794[0:0] = 0x00000000U 3091 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 3092 // .. L0_SEL = 0 3093 // .. ==> 0XF8000794[1:1] = 0x00000000U 3094 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 3095 // .. L1_SEL = 1 3096 // .. ==> 0XF8000794[2:2] = 0x00000001U 3097 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 3098 // .. L2_SEL = 0 3099 // .. ==> 0XF8000794[4:3] = 0x00000000U 3100 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 3101 // .. L3_SEL = 0 3102 // .. ==> 0XF8000794[7:5] = 0x00000000U 3103 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 3104 // .. Speed = 1 3105 // .. ==> 0XF8000794[8:8] = 0x00000001U 3106 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 3107 // .. IO_Type = 1 3108 // .. ==> 0XF8000794[11:9] = 0x00000001U 3109 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 3110 // .. PULLUP = 0 3111 // .. ==> 0XF8000794[12:12] = 0x00000000U 3112 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 3113 // .. DisableRcvr = 0 3114 // .. ==> 0XF8000794[13:13] = 0x00000000U 3115 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 3116 // .. 3117 EMIT_MASKWRITE(0XF8000794, 0x00003FFFU ,0x00000304U), 3118 // .. TRI_ENABLE = 0 3119 // .. ==> 0XF8000798[0:0] = 0x00000000U 3120 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 3121 // .. L0_SEL = 0 3122 // .. ==> 0XF8000798[1:1] = 0x00000000U 3123 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 3124 // .. L1_SEL = 1 3125 // .. ==> 0XF8000798[2:2] = 0x00000001U 3126 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 3127 // .. L2_SEL = 0 3128 // .. ==> 0XF8000798[4:3] = 0x00000000U 3129 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 3130 // .. L3_SEL = 0 3131 // .. ==> 0XF8000798[7:5] = 0x00000000U 3132 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 3133 // .. Speed = 1 3134 // .. ==> 0XF8000798[8:8] = 0x00000001U 3135 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 3136 // .. IO_Type = 1 3137 // .. ==> 0XF8000798[11:9] = 0x00000001U 3138 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 3139 // .. PULLUP = 0 3140 // .. ==> 0XF8000798[12:12] = 0x00000000U 3141 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 3142 // .. DisableRcvr = 0 3143 // .. ==> 0XF8000798[13:13] = 0x00000000U 3144 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 3145 // .. 3146 EMIT_MASKWRITE(0XF8000798, 0x00003FFFU ,0x00000304U), 3147 // .. TRI_ENABLE = 0 3148 // .. ==> 0XF800079C[0:0] = 0x00000000U 3149 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 3150 // .. L0_SEL = 0 3151 // .. ==> 0XF800079C[1:1] = 0x00000000U 3152 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 3153 // .. L1_SEL = 1 3154 // .. ==> 0XF800079C[2:2] = 0x00000001U 3155 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 3156 // .. L2_SEL = 0 3157 // .. ==> 0XF800079C[4:3] = 0x00000000U 3158 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 3159 // .. L3_SEL = 0 3160 // .. ==> 0XF800079C[7:5] = 0x00000000U 3161 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 3162 // .. Speed = 1 3163 // .. ==> 0XF800079C[8:8] = 0x00000001U 3164 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 3165 // .. IO_Type = 1 3166 // .. ==> 0XF800079C[11:9] = 0x00000001U 3167 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 3168 // .. PULLUP = 0 3169 // .. ==> 0XF800079C[12:12] = 0x00000000U 3170 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 3171 // .. DisableRcvr = 0 3172 // .. ==> 0XF800079C[13:13] = 0x00000000U 3173 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 3174 // .. 3175 EMIT_MASKWRITE(0XF800079C, 0x00003FFFU ,0x00000304U), 3176 // .. TRI_ENABLE = 0 3177 // .. ==> 0XF80007A0[0:0] = 0x00000000U 3178 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 3179 // .. L0_SEL = 0 3180 // .. ==> 0XF80007A0[1:1] = 0x00000000U 3181 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 3182 // .. L1_SEL = 0 3183 // .. ==> 0XF80007A0[2:2] = 0x00000000U 3184 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 3185 // .. L2_SEL = 0 3186 // .. ==> 0XF80007A0[4:3] = 0x00000000U 3187 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 3188 // .. L3_SEL = 4 3189 // .. ==> 0XF80007A0[7:5] = 0x00000004U 3190 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U 3191 // .. Speed = 1 3192 // .. ==> 0XF80007A0[8:8] = 0x00000001U 3193 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 3194 // .. IO_Type = 1 3195 // .. ==> 0XF80007A0[11:9] = 0x00000001U 3196 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 3197 // .. PULLUP = 0 3198 // .. ==> 0XF80007A0[12:12] = 0x00000000U 3199 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 3200 // .. DisableRcvr = 0 3201 // .. ==> 0XF80007A0[13:13] = 0x00000000U 3202 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 3203 // .. 3204 EMIT_MASKWRITE(0XF80007A0, 0x00003FFFU ,0x00000380U), 3205 // .. TRI_ENABLE = 0 3206 // .. ==> 0XF80007A4[0:0] = 0x00000000U 3207 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 3208 // .. L0_SEL = 0 3209 // .. ==> 0XF80007A4[1:1] = 0x00000000U 3210 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 3211 // .. L1_SEL = 0 3212 // .. ==> 0XF80007A4[2:2] = 0x00000000U 3213 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 3214 // .. L2_SEL = 0 3215 // .. ==> 0XF80007A4[4:3] = 0x00000000U 3216 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 3217 // .. L3_SEL = 4 3218 // .. ==> 0XF80007A4[7:5] = 0x00000004U 3219 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U 3220 // .. Speed = 1 3221 // .. ==> 0XF80007A4[8:8] = 0x00000001U 3222 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 3223 // .. IO_Type = 1 3224 // .. ==> 0XF80007A4[11:9] = 0x00000001U 3225 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 3226 // .. PULLUP = 0 3227 // .. ==> 0XF80007A4[12:12] = 0x00000000U 3228 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 3229 // .. DisableRcvr = 0 3230 // .. ==> 0XF80007A4[13:13] = 0x00000000U 3231 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 3232 // .. 3233 EMIT_MASKWRITE(0XF80007A4, 0x00003FFFU ,0x00000380U), 3234 // .. TRI_ENABLE = 0 3235 // .. ==> 0XF80007A8[0:0] = 0x00000000U 3236 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 3237 // .. L0_SEL = 0 3238 // .. ==> 0XF80007A8[1:1] = 0x00000000U 3239 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 3240 // .. L1_SEL = 0 3241 // .. ==> 0XF80007A8[2:2] = 0x00000000U 3242 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 3243 // .. L2_SEL = 0 3244 // .. ==> 0XF80007A8[4:3] = 0x00000000U 3245 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 3246 // .. L3_SEL = 4 3247 // .. ==> 0XF80007A8[7:5] = 0x00000004U 3248 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U 3249 // .. Speed = 1 3250 // .. ==> 0XF80007A8[8:8] = 0x00000001U 3251 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 3252 // .. IO_Type = 1 3253 // .. ==> 0XF80007A8[11:9] = 0x00000001U 3254 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 3255 // .. PULLUP = 0 3256 // .. ==> 0XF80007A8[12:12] = 0x00000000U 3257 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 3258 // .. DisableRcvr = 0 3259 // .. ==> 0XF80007A8[13:13] = 0x00000000U 3260 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 3261 // .. 3262 EMIT_MASKWRITE(0XF80007A8, 0x00003FFFU ,0x00000380U), 3263 // .. TRI_ENABLE = 0 3264 // .. ==> 0XF80007AC[0:0] = 0x00000000U 3265 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 3266 // .. L0_SEL = 0 3267 // .. ==> 0XF80007AC[1:1] = 0x00000000U 3268 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 3269 // .. L1_SEL = 0 3270 // .. ==> 0XF80007AC[2:2] = 0x00000000U 3271 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 3272 // .. L2_SEL = 0 3273 // .. ==> 0XF80007AC[4:3] = 0x00000000U 3274 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 3275 // .. L3_SEL = 4 3276 // .. ==> 0XF80007AC[7:5] = 0x00000004U 3277 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U 3278 // .. Speed = 1 3279 // .. ==> 0XF80007AC[8:8] = 0x00000001U 3280 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 3281 // .. IO_Type = 1 3282 // .. ==> 0XF80007AC[11:9] = 0x00000001U 3283 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 3284 // .. PULLUP = 0 3285 // .. ==> 0XF80007AC[12:12] = 0x00000000U 3286 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 3287 // .. DisableRcvr = 0 3288 // .. ==> 0XF80007AC[13:13] = 0x00000000U 3289 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 3290 // .. 3291 EMIT_MASKWRITE(0XF80007AC, 0x00003FFFU ,0x00000380U), 3292 // .. TRI_ENABLE = 0 3293 // .. ==> 0XF80007B0[0:0] = 0x00000000U 3294 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 3295 // .. L0_SEL = 0 3296 // .. ==> 0XF80007B0[1:1] = 0x00000000U 3297 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 3298 // .. L1_SEL = 0 3299 // .. ==> 0XF80007B0[2:2] = 0x00000000U 3300 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 3301 // .. L2_SEL = 0 3302 // .. ==> 0XF80007B0[4:3] = 0x00000000U 3303 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 3304 // .. L3_SEL = 4 3305 // .. ==> 0XF80007B0[7:5] = 0x00000004U 3306 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U 3307 // .. Speed = 1 3308 // .. ==> 0XF80007B0[8:8] = 0x00000001U 3309 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 3310 // .. IO_Type = 1 3311 // .. ==> 0XF80007B0[11:9] = 0x00000001U 3312 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 3313 // .. PULLUP = 0 3314 // .. ==> 0XF80007B0[12:12] = 0x00000000U 3315 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 3316 // .. DisableRcvr = 0 3317 // .. ==> 0XF80007B0[13:13] = 0x00000000U 3318 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 3319 // .. 3320 EMIT_MASKWRITE(0XF80007B0, 0x00003FFFU ,0x00000380U), 3321 // .. TRI_ENABLE = 0 3322 // .. ==> 0XF80007B4[0:0] = 0x00000000U 3323 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 3324 // .. L0_SEL = 0 3325 // .. ==> 0XF80007B4[1:1] = 0x00000000U 3326 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 3327 // .. L1_SEL = 0 3328 // .. ==> 0XF80007B4[2:2] = 0x00000000U 3329 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 3330 // .. L2_SEL = 0 3331 // .. ==> 0XF80007B4[4:3] = 0x00000000U 3332 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 3333 // .. L3_SEL = 4 3334 // .. ==> 0XF80007B4[7:5] = 0x00000004U 3335 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U 3336 // .. Speed = 1 3337 // .. ==> 0XF80007B4[8:8] = 0x00000001U 3338 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 3339 // .. IO_Type = 1 3340 // .. ==> 0XF80007B4[11:9] = 0x00000001U 3341 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 3342 // .. PULLUP = 0 3343 // .. ==> 0XF80007B4[12:12] = 0x00000000U 3344 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 3345 // .. DisableRcvr = 0 3346 // .. ==> 0XF80007B4[13:13] = 0x00000000U 3347 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 3348 // .. 3349 EMIT_MASKWRITE(0XF80007B4, 0x00003FFFU ,0x00000380U), 3350 // .. TRI_ENABLE = 1 3351 // .. ==> 0XF80007B8[0:0] = 0x00000001U 3352 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 3353 // .. Speed = 0 3354 // .. ==> 0XF80007B8[8:8] = 0x00000000U 3355 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 3356 // .. IO_Type = 1 3357 // .. ==> 0XF80007B8[11:9] = 0x00000001U 3358 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 3359 // .. PULLUP = 0 3360 // .. ==> 0XF80007B8[12:12] = 0x00000000U 3361 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 3362 // .. DisableRcvr = 0 3363 // .. ==> 0XF80007B8[13:13] = 0x00000000U 3364 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 3365 // .. 3366 EMIT_MASKWRITE(0XF80007B8, 0x00003F01U ,0x00000201U), 3367 // .. TRI_ENABLE = 1 3368 // .. ==> 0XF80007BC[0:0] = 0x00000001U 3369 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 3370 // .. Speed = 0 3371 // .. ==> 0XF80007BC[8:8] = 0x00000000U 3372 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 3373 // .. IO_Type = 1 3374 // .. ==> 0XF80007BC[11:9] = 0x00000001U 3375 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 3376 // .. PULLUP = 0 3377 // .. ==> 0XF80007BC[12:12] = 0x00000000U 3378 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 3379 // .. DisableRcvr = 0 3380 // .. ==> 0XF80007BC[13:13] = 0x00000000U 3381 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 3382 // .. 3383 EMIT_MASKWRITE(0XF80007BC, 0x00003F01U ,0x00000201U), 3384 // .. TRI_ENABLE = 0 3385 // .. ==> 0XF80007C0[0:0] = 0x00000000U 3386 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 3387 // .. L0_SEL = 0 3388 // .. ==> 0XF80007C0[1:1] = 0x00000000U 3389 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 3390 // .. L1_SEL = 0 3391 // .. ==> 0XF80007C0[2:2] = 0x00000000U 3392 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 3393 // .. L2_SEL = 0 3394 // .. ==> 0XF80007C0[4:3] = 0x00000000U 3395 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 3396 // .. L3_SEL = 7 3397 // .. ==> 0XF80007C0[7:5] = 0x00000007U 3398 // .. ==> MASK : 0x000000E0U VAL : 0x000000E0U 3399 // .. Speed = 0 3400 // .. ==> 0XF80007C0[8:8] = 0x00000000U 3401 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 3402 // .. IO_Type = 1 3403 // .. ==> 0XF80007C0[11:9] = 0x00000001U 3404 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 3405 // .. PULLUP = 0 3406 // .. ==> 0XF80007C0[12:12] = 0x00000000U 3407 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 3408 // .. DisableRcvr = 0 3409 // .. ==> 0XF80007C0[13:13] = 0x00000000U 3410 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 3411 // .. 3412 EMIT_MASKWRITE(0XF80007C0, 0x00003FFFU ,0x000002E0U), 3413 // .. TRI_ENABLE = 1 3414 // .. ==> 0XF80007C4[0:0] = 0x00000001U 3415 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 3416 // .. L0_SEL = 0 3417 // .. ==> 0XF80007C4[1:1] = 0x00000000U 3418 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 3419 // .. L1_SEL = 0 3420 // .. ==> 0XF80007C4[2:2] = 0x00000000U 3421 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 3422 // .. L2_SEL = 0 3423 // .. ==> 0XF80007C4[4:3] = 0x00000000U 3424 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 3425 // .. L3_SEL = 7 3426 // .. ==> 0XF80007C4[7:5] = 0x00000007U 3427 // .. ==> MASK : 0x000000E0U VAL : 0x000000E0U 3428 // .. Speed = 0 3429 // .. ==> 0XF80007C4[8:8] = 0x00000000U 3430 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 3431 // .. IO_Type = 1 3432 // .. ==> 0XF80007C4[11:9] = 0x00000001U 3433 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 3434 // .. PULLUP = 0 3435 // .. ==> 0XF80007C4[12:12] = 0x00000000U 3436 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 3437 // .. DisableRcvr = 0 3438 // .. ==> 0XF80007C4[13:13] = 0x00000000U 3439 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 3440 // .. 3441 EMIT_MASKWRITE(0XF80007C4, 0x00003FFFU ,0x000002E1U), 3442 // .. TRI_ENABLE = 1 3443 // .. ==> 0XF80007C8[0:0] = 0x00000001U 3444 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 3445 // .. L0_SEL = 0 3446 // .. ==> 0XF80007C8[1:1] = 0x00000000U 3447 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 3448 // .. L1_SEL = 0 3449 // .. ==> 0XF80007C8[2:2] = 0x00000000U 3450 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 3451 // .. L2_SEL = 0 3452 // .. ==> 0XF80007C8[4:3] = 0x00000000U 3453 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 3454 // .. L3_SEL = 0 3455 // .. ==> 0XF80007C8[7:5] = 0x00000000U 3456 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 3457 // .. Speed = 0 3458 // .. ==> 0XF80007C8[8:8] = 0x00000000U 3459 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 3460 // .. IO_Type = 1 3461 // .. ==> 0XF80007C8[11:9] = 0x00000001U 3462 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 3463 // .. PULLUP = 0 3464 // .. ==> 0XF80007C8[12:12] = 0x00000000U 3465 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 3466 // .. DisableRcvr = 0 3467 // .. ==> 0XF80007C8[13:13] = 0x00000000U 3468 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 3469 // .. 3470 EMIT_MASKWRITE(0XF80007C8, 0x00003FFFU ,0x00000201U), 3471 // .. TRI_ENABLE = 1 3472 // .. ==> 0XF80007CC[0:0] = 0x00000001U 3473 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 3474 // .. L0_SEL = 0 3475 // .. ==> 0XF80007CC[1:1] = 0x00000000U 3476 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 3477 // .. L1_SEL = 0 3478 // .. ==> 0XF80007CC[2:2] = 0x00000000U 3479 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 3480 // .. L2_SEL = 0 3481 // .. ==> 0XF80007CC[4:3] = 0x00000000U 3482 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 3483 // .. L3_SEL = 0 3484 // .. ==> 0XF80007CC[7:5] = 0x00000000U 3485 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 3486 // .. Speed = 0 3487 // .. ==> 0XF80007CC[8:8] = 0x00000000U 3488 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 3489 // .. IO_Type = 1 3490 // .. ==> 0XF80007CC[11:9] = 0x00000001U 3491 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 3492 // .. PULLUP = 0 3493 // .. ==> 0XF80007CC[12:12] = 0x00000000U 3494 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 3495 // .. DisableRcvr = 0 3496 // .. ==> 0XF80007CC[13:13] = 0x00000000U 3497 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 3498 // .. 3499 EMIT_MASKWRITE(0XF80007CC, 0x00003FFFU ,0x00000201U), 3500 // .. TRI_ENABLE = 0 3501 // .. ==> 0XF80007D0[0:0] = 0x00000000U 3502 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 3503 // .. L0_SEL = 0 3504 // .. ==> 0XF80007D0[1:1] = 0x00000000U 3505 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 3506 // .. L1_SEL = 0 3507 // .. ==> 0XF80007D0[2:2] = 0x00000000U 3508 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 3509 // .. L2_SEL = 0 3510 // .. ==> 0XF80007D0[4:3] = 0x00000000U 3511 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 3512 // .. L3_SEL = 4 3513 // .. ==> 0XF80007D0[7:5] = 0x00000004U 3514 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U 3515 // .. Speed = 0 3516 // .. ==> 0XF80007D0[8:8] = 0x00000000U 3517 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 3518 // .. IO_Type = 1 3519 // .. ==> 0XF80007D0[11:9] = 0x00000001U 3520 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 3521 // .. PULLUP = 0 3522 // .. ==> 0XF80007D0[12:12] = 0x00000000U 3523 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 3524 // .. DisableRcvr = 0 3525 // .. ==> 0XF80007D0[13:13] = 0x00000000U 3526 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 3527 // .. 3528 EMIT_MASKWRITE(0XF80007D0, 0x00003FFFU ,0x00000280U), 3529 // .. TRI_ENABLE = 0 3530 // .. ==> 0XF80007D4[0:0] = 0x00000000U 3531 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 3532 // .. L0_SEL = 0 3533 // .. ==> 0XF80007D4[1:1] = 0x00000000U 3534 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 3535 // .. L1_SEL = 0 3536 // .. ==> 0XF80007D4[2:2] = 0x00000000U 3537 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 3538 // .. L2_SEL = 0 3539 // .. ==> 0XF80007D4[4:3] = 0x00000000U 3540 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 3541 // .. L3_SEL = 4 3542 // .. ==> 0XF80007D4[7:5] = 0x00000004U 3543 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U 3544 // .. Speed = 0 3545 // .. ==> 0XF80007D4[8:8] = 0x00000000U 3546 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 3547 // .. IO_Type = 1 3548 // .. ==> 0XF80007D4[11:9] = 0x00000001U 3549 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 3550 // .. PULLUP = 0 3551 // .. ==> 0XF80007D4[12:12] = 0x00000000U 3552 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 3553 // .. DisableRcvr = 0 3554 // .. ==> 0XF80007D4[13:13] = 0x00000000U 3555 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 3556 // .. 3557 EMIT_MASKWRITE(0XF80007D4, 0x00003FFFU ,0x00000280U), 3558 // .. SDIO0_WP_SEL = 46 3559 // .. ==> 0XF8000830[5:0] = 0x0000002EU 3560 // .. ==> MASK : 0x0000003FU VAL : 0x0000002EU 3561 // .. SDIO0_CD_SEL = 47 3562 // .. ==> 0XF8000830[21:16] = 0x0000002FU 3563 // .. ==> MASK : 0x003F0000U VAL : 0x002F0000U 3564 // .. 3565 EMIT_MASKWRITE(0XF8000830, 0x003F003FU ,0x002F002EU), 3566 // .. FINISH: MIO PROGRAMMING 3567 // .. START: LOCK IT BACK 3568 // .. LOCK_KEY = 0X767B 3569 // .. ==> 0XF8000004[15:0] = 0x0000767BU 3570 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU 3571 // .. 3572 EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU), 3573 // .. FINISH: LOCK IT BACK 3574 // FINISH: top 3575 // 3576 EMIT_EXIT(), 3577 3578 // 3579 }; 3580 3581 unsigned long ps7_peripherals_init_data_3_0[] = { 3582 // START: top 3583 // .. START: SLCR SETTINGS 3584 // .. UNLOCK_KEY = 0XDF0D 3585 // .. ==> 0XF8000008[15:0] = 0x0000DF0DU 3586 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU 3587 // .. 3588 EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU), 3589 // .. FINISH: SLCR SETTINGS 3590 // .. START: DDR TERM/IBUF_DISABLE_MODE SETTINGS 3591 // .. IBUF_DISABLE_MODE = 0x1 3592 // .. ==> 0XF8000B48[7:7] = 0x00000001U 3593 // .. ==> MASK : 0x00000080U VAL : 0x00000080U 3594 // .. TERM_DISABLE_MODE = 0x1 3595 // .. ==> 0XF8000B48[8:8] = 0x00000001U 3596 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 3597 // .. 3598 EMIT_MASKWRITE(0XF8000B48, 0x00000180U ,0x00000180U), 3599 // .. IBUF_DISABLE_MODE = 0x1 3600 // .. ==> 0XF8000B4C[7:7] = 0x00000001U 3601 // .. ==> MASK : 0x00000080U VAL : 0x00000080U 3602 // .. TERM_DISABLE_MODE = 0x1 3603 // .. ==> 0XF8000B4C[8:8] = 0x00000001U 3604 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 3605 // .. 3606 EMIT_MASKWRITE(0XF8000B4C, 0x00000180U ,0x00000180U), 3607 // .. IBUF_DISABLE_MODE = 0x1 3608 // .. ==> 0XF8000B50[7:7] = 0x00000001U 3609 // .. ==> MASK : 0x00000080U VAL : 0x00000080U 3610 // .. TERM_DISABLE_MODE = 0x1 3611 // .. ==> 0XF8000B50[8:8] = 0x00000001U 3612 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 3613 // .. 3614 EMIT_MASKWRITE(0XF8000B50, 0x00000180U ,0x00000180U), 3615 // .. IBUF_DISABLE_MODE = 0x1 3616 // .. ==> 0XF8000B54[7:7] = 0x00000001U 3617 // .. ==> MASK : 0x00000080U VAL : 0x00000080U 3618 // .. TERM_DISABLE_MODE = 0x1 3619 // .. ==> 0XF8000B54[8:8] = 0x00000001U 3620 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 3621 // .. 3622 EMIT_MASKWRITE(0XF8000B54, 0x00000180U ,0x00000180U), 3623 // .. FINISH: DDR TERM/IBUF_DISABLE_MODE SETTINGS 3624 // .. START: LOCK IT BACK 3625 // .. LOCK_KEY = 0X767B 3626 // .. ==> 0XF8000004[15:0] = 0x0000767BU 3627 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU 3628 // .. 3629 EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU), 3630 // .. FINISH: LOCK IT BACK 3631 // .. START: SRAM/NOR SET OPMODE 3632 // .. FINISH: SRAM/NOR SET OPMODE 3633 // .. START: UART REGISTERS 3634 // .. BDIV = 0x6 3635 // .. ==> 0XE0001034[7:0] = 0x00000006U 3636 // .. ==> MASK : 0x000000FFU VAL : 0x00000006U 3637 // .. 3638 EMIT_MASKWRITE(0XE0001034, 0x000000FFU ,0x00000006U), 3639 // .. CD = 0x3e 3640 // .. ==> 0XE0001018[15:0] = 0x0000003EU 3641 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000003EU 3642 // .. 3643 EMIT_MASKWRITE(0XE0001018, 0x0000FFFFU ,0x0000003EU), 3644 // .. STPBRK = 0x0 3645 // .. ==> 0XE0001000[8:8] = 0x00000000U 3646 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 3647 // .. STTBRK = 0x0 3648 // .. ==> 0XE0001000[7:7] = 0x00000000U 3649 // .. ==> MASK : 0x00000080U VAL : 0x00000000U 3650 // .. RSTTO = 0x0 3651 // .. ==> 0XE0001000[6:6] = 0x00000000U 3652 // .. ==> MASK : 0x00000040U VAL : 0x00000000U 3653 // .. TXDIS = 0x0 3654 // .. ==> 0XE0001000[5:5] = 0x00000000U 3655 // .. ==> MASK : 0x00000020U VAL : 0x00000000U 3656 // .. TXEN = 0x1 3657 // .. ==> 0XE0001000[4:4] = 0x00000001U 3658 // .. ==> MASK : 0x00000010U VAL : 0x00000010U 3659 // .. RXDIS = 0x0 3660 // .. ==> 0XE0001000[3:3] = 0x00000000U 3661 // .. ==> MASK : 0x00000008U VAL : 0x00000000U 3662 // .. RXEN = 0x1 3663 // .. ==> 0XE0001000[2:2] = 0x00000001U 3664 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 3665 // .. TXRES = 0x1 3666 // .. ==> 0XE0001000[1:1] = 0x00000001U 3667 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 3668 // .. RXRES = 0x1 3669 // .. ==> 0XE0001000[0:0] = 0x00000001U 3670 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 3671 // .. 3672 EMIT_MASKWRITE(0XE0001000, 0x000001FFU ,0x00000017U), 3673 // .. CHMODE = 0x0 3674 // .. ==> 0XE0001004[9:8] = 0x00000000U 3675 // .. ==> MASK : 0x00000300U VAL : 0x00000000U 3676 // .. NBSTOP = 0x0 3677 // .. ==> 0XE0001004[7:6] = 0x00000000U 3678 // .. ==> MASK : 0x000000C0U VAL : 0x00000000U 3679 // .. PAR = 0x4 3680 // .. ==> 0XE0001004[5:3] = 0x00000004U 3681 // .. ==> MASK : 0x00000038U VAL : 0x00000020U 3682 // .. CHRL = 0x0 3683 // .. ==> 0XE0001004[2:1] = 0x00000000U 3684 // .. ==> MASK : 0x00000006U VAL : 0x00000000U 3685 // .. CLKS = 0x0 3686 // .. ==> 0XE0001004[0:0] = 0x00000000U 3687 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 3688 // .. 3689 EMIT_MASKWRITE(0XE0001004, 0x000003FFU ,0x00000020U), 3690 // .. FINISH: UART REGISTERS 3691 // .. START: QSPI REGISTERS 3692 // .. Holdb_dr = 1 3693 // .. ==> 0XE000D000[19:19] = 0x00000001U 3694 // .. ==> MASK : 0x00080000U VAL : 0x00080000U 3695 // .. 3696 EMIT_MASKWRITE(0XE000D000, 0x00080000U ,0x00080000U), 3697 // .. FINISH: QSPI REGISTERS 3698 // .. START: PL POWER ON RESET REGISTERS 3699 // .. PCFG_POR_CNT_4K = 0 3700 // .. ==> 0XF8007000[29:29] = 0x00000000U 3701 // .. ==> MASK : 0x20000000U VAL : 0x00000000U 3702 // .. 3703 EMIT_MASKWRITE(0XF8007000, 0x20000000U ,0x00000000U), 3704 // .. FINISH: PL POWER ON RESET REGISTERS 3705 // .. START: SMC TIMING CALCULATION REGISTER UPDATE 3706 // .. .. START: NAND SET CYCLE 3707 // .. .. FINISH: NAND SET CYCLE 3708 // .. .. START: OPMODE 3709 // .. .. FINISH: OPMODE 3710 // .. .. START: DIRECT COMMAND 3711 // .. .. FINISH: DIRECT COMMAND 3712 // .. .. START: SRAM/NOR CS0 SET CYCLE 3713 // .. .. FINISH: SRAM/NOR CS0 SET CYCLE 3714 // .. .. START: DIRECT COMMAND 3715 // .. .. FINISH: DIRECT COMMAND 3716 // .. .. START: NOR CS0 BASE ADDRESS 3717 // .. .. FINISH: NOR CS0 BASE ADDRESS 3718 // .. .. START: SRAM/NOR CS1 SET CYCLE 3719 // .. .. FINISH: SRAM/NOR CS1 SET CYCLE 3720 // .. .. START: DIRECT COMMAND 3721 // .. .. FINISH: DIRECT COMMAND 3722 // .. .. START: NOR CS1 BASE ADDRESS 3723 // .. .. FINISH: NOR CS1 BASE ADDRESS 3724 // .. .. START: USB RESET 3725 // .. .. .. START: USB0 RESET 3726 // .. .. .. .. START: DIR MODE BANK 0 3727 // .. .. .. .. FINISH: DIR MODE BANK 0 3728 // .. .. .. .. START: DIR MODE BANK 1 3729 // .. .. .. .. FINISH: DIR MODE BANK 1 3730 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 3731 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 3732 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 3733 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 3734 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 3735 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 3736 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 3737 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 3738 // .. .. .. .. START: OUTPUT ENABLE BANK 0 3739 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0 3740 // .. .. .. .. START: OUTPUT ENABLE BANK 1 3741 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1 3742 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0] 3743 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0] 3744 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16] 3745 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16] 3746 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32] 3747 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32] 3748 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48] 3749 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48] 3750 // .. .. .. .. START: ADD 1 MS DELAY 3751 // .. .. .. .. 3752 EMIT_MASKDELAY(0XF8F00200, 1), 3753 // .. .. .. .. FINISH: ADD 1 MS DELAY 3754 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 3755 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 3756 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 3757 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 3758 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 3759 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 3760 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 3761 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 3762 // .. .. .. FINISH: USB0 RESET 3763 // .. .. .. START: USB1 RESET 3764 // .. .. .. .. START: DIR MODE BANK 0 3765 // .. .. .. .. FINISH: DIR MODE BANK 0 3766 // .. .. .. .. START: DIR MODE BANK 1 3767 // .. .. .. .. FINISH: DIR MODE BANK 1 3768 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 3769 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 3770 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 3771 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 3772 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 3773 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 3774 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 3775 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 3776 // .. .. .. .. START: OUTPUT ENABLE BANK 0 3777 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0 3778 // .. .. .. .. START: OUTPUT ENABLE BANK 1 3779 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1 3780 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0] 3781 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0] 3782 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16] 3783 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16] 3784 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32] 3785 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32] 3786 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48] 3787 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48] 3788 // .. .. .. .. START: ADD 1 MS DELAY 3789 // .. .. .. .. 3790 EMIT_MASKDELAY(0XF8F00200, 1), 3791 // .. .. .. .. FINISH: ADD 1 MS DELAY 3792 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 3793 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 3794 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 3795 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 3796 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 3797 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 3798 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 3799 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 3800 // .. .. .. FINISH: USB1 RESET 3801 // .. .. FINISH: USB RESET 3802 // .. .. START: ENET RESET 3803 // .. .. .. START: ENET0 RESET 3804 // .. .. .. .. START: DIR MODE BANK 0 3805 // .. .. .. .. FINISH: DIR MODE BANK 0 3806 // .. .. .. .. START: DIR MODE BANK 1 3807 // .. .. .. .. FINISH: DIR MODE BANK 1 3808 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 3809 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 3810 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 3811 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 3812 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 3813 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 3814 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 3815 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 3816 // .. .. .. .. START: OUTPUT ENABLE BANK 0 3817 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0 3818 // .. .. .. .. START: OUTPUT ENABLE BANK 1 3819 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1 3820 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0] 3821 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0] 3822 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16] 3823 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16] 3824 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32] 3825 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32] 3826 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48] 3827 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48] 3828 // .. .. .. .. START: ADD 1 MS DELAY 3829 // .. .. .. .. 3830 EMIT_MASKDELAY(0XF8F00200, 1), 3831 // .. .. .. .. FINISH: ADD 1 MS DELAY 3832 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 3833 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 3834 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 3835 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 3836 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 3837 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 3838 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 3839 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 3840 // .. .. .. FINISH: ENET0 RESET 3841 // .. .. .. START: ENET1 RESET 3842 // .. .. .. .. START: DIR MODE BANK 0 3843 // .. .. .. .. FINISH: DIR MODE BANK 0 3844 // .. .. .. .. START: DIR MODE BANK 1 3845 // .. .. .. .. FINISH: DIR MODE BANK 1 3846 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 3847 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 3848 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 3849 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 3850 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 3851 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 3852 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 3853 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 3854 // .. .. .. .. START: OUTPUT ENABLE BANK 0 3855 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0 3856 // .. .. .. .. START: OUTPUT ENABLE BANK 1 3857 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1 3858 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0] 3859 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0] 3860 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16] 3861 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16] 3862 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32] 3863 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32] 3864 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48] 3865 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48] 3866 // .. .. .. .. START: ADD 1 MS DELAY 3867 // .. .. .. .. 3868 EMIT_MASKDELAY(0XF8F00200, 1), 3869 // .. .. .. .. FINISH: ADD 1 MS DELAY 3870 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 3871 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 3872 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 3873 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 3874 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 3875 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 3876 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 3877 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 3878 // .. .. .. FINISH: ENET1 RESET 3879 // .. .. FINISH: ENET RESET 3880 // .. .. START: I2C RESET 3881 // .. .. .. START: I2C0 RESET 3882 // .. .. .. .. START: DIR MODE GPIO BANK0 3883 // .. .. .. .. FINISH: DIR MODE GPIO BANK0 3884 // .. .. .. .. START: DIR MODE GPIO BANK1 3885 // .. .. .. .. FINISH: DIR MODE GPIO BANK1 3886 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 3887 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 3888 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 3889 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 3890 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 3891 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 3892 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 3893 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 3894 // .. .. .. .. START: OUTPUT ENABLE 3895 // .. .. .. .. FINISH: OUTPUT ENABLE 3896 // .. .. .. .. START: OUTPUT ENABLE 3897 // .. .. .. .. FINISH: OUTPUT ENABLE 3898 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0] 3899 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0] 3900 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16] 3901 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16] 3902 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32] 3903 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32] 3904 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48] 3905 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48] 3906 // .. .. .. .. START: ADD 1 MS DELAY 3907 // .. .. .. .. 3908 EMIT_MASKDELAY(0XF8F00200, 1), 3909 // .. .. .. .. FINISH: ADD 1 MS DELAY 3910 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 3911 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 3912 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 3913 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 3914 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 3915 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 3916 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 3917 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 3918 // .. .. .. FINISH: I2C0 RESET 3919 // .. .. .. START: I2C1 RESET 3920 // .. .. .. .. START: DIR MODE GPIO BANK0 3921 // .. .. .. .. FINISH: DIR MODE GPIO BANK0 3922 // .. .. .. .. START: DIR MODE GPIO BANK1 3923 // .. .. .. .. FINISH: DIR MODE GPIO BANK1 3924 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 3925 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 3926 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 3927 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 3928 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 3929 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 3930 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 3931 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 3932 // .. .. .. .. START: OUTPUT ENABLE 3933 // .. .. .. .. FINISH: OUTPUT ENABLE 3934 // .. .. .. .. START: OUTPUT ENABLE 3935 // .. .. .. .. FINISH: OUTPUT ENABLE 3936 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0] 3937 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0] 3938 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16] 3939 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16] 3940 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32] 3941 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32] 3942 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48] 3943 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48] 3944 // .. .. .. .. START: ADD 1 MS DELAY 3945 // .. .. .. .. 3946 EMIT_MASKDELAY(0XF8F00200, 1), 3947 // .. .. .. .. FINISH: ADD 1 MS DELAY 3948 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 3949 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 3950 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 3951 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 3952 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 3953 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 3954 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 3955 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 3956 // .. .. .. FINISH: I2C1 RESET 3957 // .. .. FINISH: I2C RESET 3958 // .. .. START: NOR CHIP SELECT 3959 // .. .. .. START: DIR MODE BANK 0 3960 // .. .. .. FINISH: DIR MODE BANK 0 3961 // .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 3962 // .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 3963 // .. .. .. START: OUTPUT ENABLE BANK 0 3964 // .. .. .. FINISH: OUTPUT ENABLE BANK 0 3965 // .. .. FINISH: NOR CHIP SELECT 3966 // .. FINISH: SMC TIMING CALCULATION REGISTER UPDATE 3967 // FINISH: top 3968 // 3969 EMIT_EXIT(), 3970 3971 // 3972 }; 3973 3974 unsigned long ps7_post_config_3_0[] = { 3975 // START: top 3976 // .. START: SLCR SETTINGS 3977 // .. UNLOCK_KEY = 0XDF0D 3978 // .. ==> 0XF8000008[15:0] = 0x0000DF0DU 3979 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU 3980 // .. 3981 EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU), 3982 // .. FINISH: SLCR SETTINGS 3983 // .. START: ENABLING LEVEL SHIFTER 3984 // .. USER_LVL_INP_EN_0 = 1 3985 // .. ==> 0XF8000900[3:3] = 0x00000001U 3986 // .. ==> MASK : 0x00000008U VAL : 0x00000008U 3987 // .. USER_LVL_OUT_EN_0 = 1 3988 // .. ==> 0XF8000900[2:2] = 0x00000001U 3989 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 3990 // .. USER_LVL_INP_EN_1 = 1 3991 // .. ==> 0XF8000900[1:1] = 0x00000001U 3992 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 3993 // .. USER_LVL_OUT_EN_1 = 1 3994 // .. ==> 0XF8000900[0:0] = 0x00000001U 3995 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 3996 // .. 3997 EMIT_MASKWRITE(0XF8000900, 0x0000000FU ,0x0000000FU), 3998 // .. FINISH: ENABLING LEVEL SHIFTER 3999 // .. START: FPGA RESETS TO 0 4000 // .. reserved_3 = 0 4001 // .. ==> 0XF8000240[31:25] = 0x00000000U 4002 // .. ==> MASK : 0xFE000000U VAL : 0x00000000U 4003 // .. reserved_FPGA_ACP_RST = 0 4004 // .. ==> 0XF8000240[24:24] = 0x00000000U 4005 // .. ==> MASK : 0x01000000U VAL : 0x00000000U 4006 // .. reserved_FPGA_AXDS3_RST = 0 4007 // .. ==> 0XF8000240[23:23] = 0x00000000U 4008 // .. ==> MASK : 0x00800000U VAL : 0x00000000U 4009 // .. reserved_FPGA_AXDS2_RST = 0 4010 // .. ==> 0XF8000240[22:22] = 0x00000000U 4011 // .. ==> MASK : 0x00400000U VAL : 0x00000000U 4012 // .. reserved_FPGA_AXDS1_RST = 0 4013 // .. ==> 0XF8000240[21:21] = 0x00000000U 4014 // .. ==> MASK : 0x00200000U VAL : 0x00000000U 4015 // .. reserved_FPGA_AXDS0_RST = 0 4016 // .. ==> 0XF8000240[20:20] = 0x00000000U 4017 // .. ==> MASK : 0x00100000U VAL : 0x00000000U 4018 // .. reserved_2 = 0 4019 // .. ==> 0XF8000240[19:18] = 0x00000000U 4020 // .. ==> MASK : 0x000C0000U VAL : 0x00000000U 4021 // .. reserved_FSSW1_FPGA_RST = 0 4022 // .. ==> 0XF8000240[17:17] = 0x00000000U 4023 // .. ==> MASK : 0x00020000U VAL : 0x00000000U 4024 // .. reserved_FSSW0_FPGA_RST = 0 4025 // .. ==> 0XF8000240[16:16] = 0x00000000U 4026 // .. ==> MASK : 0x00010000U VAL : 0x00000000U 4027 // .. reserved_1 = 0 4028 // .. ==> 0XF8000240[15:14] = 0x00000000U 4029 // .. ==> MASK : 0x0000C000U VAL : 0x00000000U 4030 // .. reserved_FPGA_FMSW1_RST = 0 4031 // .. ==> 0XF8000240[13:13] = 0x00000000U 4032 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 4033 // .. reserved_FPGA_FMSW0_RST = 0 4034 // .. ==> 0XF8000240[12:12] = 0x00000000U 4035 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 4036 // .. reserved_FPGA_DMA3_RST = 0 4037 // .. ==> 0XF8000240[11:11] = 0x00000000U 4038 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 4039 // .. reserved_FPGA_DMA2_RST = 0 4040 // .. ==> 0XF8000240[10:10] = 0x00000000U 4041 // .. ==> MASK : 0x00000400U VAL : 0x00000000U 4042 // .. reserved_FPGA_DMA1_RST = 0 4043 // .. ==> 0XF8000240[9:9] = 0x00000000U 4044 // .. ==> MASK : 0x00000200U VAL : 0x00000000U 4045 // .. reserved_FPGA_DMA0_RST = 0 4046 // .. ==> 0XF8000240[8:8] = 0x00000000U 4047 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 4048 // .. reserved = 0 4049 // .. ==> 0XF8000240[7:4] = 0x00000000U 4050 // .. ==> MASK : 0x000000F0U VAL : 0x00000000U 4051 // .. FPGA3_OUT_RST = 0 4052 // .. ==> 0XF8000240[3:3] = 0x00000000U 4053 // .. ==> MASK : 0x00000008U VAL : 0x00000000U 4054 // .. FPGA2_OUT_RST = 0 4055 // .. ==> 0XF8000240[2:2] = 0x00000000U 4056 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 4057 // .. FPGA1_OUT_RST = 0 4058 // .. ==> 0XF8000240[1:1] = 0x00000000U 4059 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 4060 // .. FPGA0_OUT_RST = 0 4061 // .. ==> 0XF8000240[0:0] = 0x00000000U 4062 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 4063 // .. 4064 EMIT_MASKWRITE(0XF8000240, 0xFFFFFFFFU ,0x00000000U), 4065 // .. FINISH: FPGA RESETS TO 0 4066 // .. START: AFI REGISTERS 4067 // .. .. START: AFI0 REGISTERS 4068 // .. .. FINISH: AFI0 REGISTERS 4069 // .. .. START: AFI1 REGISTERS 4070 // .. .. FINISH: AFI1 REGISTERS 4071 // .. .. START: AFI2 REGISTERS 4072 // .. .. FINISH: AFI2 REGISTERS 4073 // .. .. START: AFI3 REGISTERS 4074 // .. .. FINISH: AFI3 REGISTERS 4075 // .. FINISH: AFI REGISTERS 4076 // .. START: LOCK IT BACK 4077 // .. LOCK_KEY = 0X767B 4078 // .. ==> 0XF8000004[15:0] = 0x0000767BU 4079 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU 4080 // .. 4081 EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU), 4082 // .. FINISH: LOCK IT BACK 4083 // FINISH: top 4084 // 4085 EMIT_EXIT(), 4086 4087 // 4088 }; 4089 4090 4091 unsigned long ps7_pll_init_data_2_0[] = { 4092 // START: top 4093 // .. START: SLCR SETTINGS 4094 // .. UNLOCK_KEY = 0XDF0D 4095 // .. ==> 0XF8000008[15:0] = 0x0000DF0DU 4096 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU 4097 // .. 4098 EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU), 4099 // .. FINISH: SLCR SETTINGS 4100 // .. START: PLL SLCR REGISTERS 4101 // .. .. START: ARM PLL INIT 4102 // .. .. PLL_RES = 0x2 4103 // .. .. ==> 0XF8000110[7:4] = 0x00000002U 4104 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000020U 4105 // .. .. PLL_CP = 0x2 4106 // .. .. ==> 0XF8000110[11:8] = 0x00000002U 4107 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U 4108 // .. .. LOCK_CNT = 0xfa 4109 // .. .. ==> 0XF8000110[21:12] = 0x000000FAU 4110 // .. .. ==> MASK : 0x003FF000U VAL : 0x000FA000U 4111 // .. .. 4112 EMIT_MASKWRITE(0XF8000110, 0x003FFFF0U ,0x000FA220U), 4113 // .. .. .. START: UPDATE FB_DIV 4114 // .. .. .. PLL_FDIV = 0x28 4115 // .. .. .. ==> 0XF8000100[18:12] = 0x00000028U 4116 // .. .. .. ==> MASK : 0x0007F000U VAL : 0x00028000U 4117 // .. .. .. 4118 EMIT_MASKWRITE(0XF8000100, 0x0007F000U ,0x00028000U), 4119 // .. .. .. FINISH: UPDATE FB_DIV 4120 // .. .. .. START: BY PASS PLL 4121 // .. .. .. PLL_BYPASS_FORCE = 1 4122 // .. .. .. ==> 0XF8000100[4:4] = 0x00000001U 4123 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000010U 4124 // .. .. .. 4125 EMIT_MASKWRITE(0XF8000100, 0x00000010U ,0x00000010U), 4126 // .. .. .. FINISH: BY PASS PLL 4127 // .. .. .. START: ASSERT RESET 4128 // .. .. .. PLL_RESET = 1 4129 // .. .. .. ==> 0XF8000100[0:0] = 0x00000001U 4130 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 4131 // .. .. .. 4132 EMIT_MASKWRITE(0XF8000100, 0x00000001U ,0x00000001U), 4133 // .. .. .. FINISH: ASSERT RESET 4134 // .. .. .. START: DEASSERT RESET 4135 // .. .. .. PLL_RESET = 0 4136 // .. .. .. ==> 0XF8000100[0:0] = 0x00000000U 4137 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 4138 // .. .. .. 4139 EMIT_MASKWRITE(0XF8000100, 0x00000001U ,0x00000000U), 4140 // .. .. .. FINISH: DEASSERT RESET 4141 // .. .. .. START: CHECK PLL STATUS 4142 // .. .. .. ARM_PLL_LOCK = 1 4143 // .. .. .. ==> 0XF800010C[0:0] = 0x00000001U 4144 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 4145 // .. .. .. 4146 EMIT_MASKPOLL(0XF800010C, 0x00000001U), 4147 // .. .. .. FINISH: CHECK PLL STATUS 4148 // .. .. .. START: REMOVE PLL BY PASS 4149 // .. .. .. PLL_BYPASS_FORCE = 0 4150 // .. .. .. ==> 0XF8000100[4:4] = 0x00000000U 4151 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000000U 4152 // .. .. .. 4153 EMIT_MASKWRITE(0XF8000100, 0x00000010U ,0x00000000U), 4154 // .. .. .. FINISH: REMOVE PLL BY PASS 4155 // .. .. .. SRCSEL = 0x0 4156 // .. .. .. ==> 0XF8000120[5:4] = 0x00000000U 4157 // .. .. .. ==> MASK : 0x00000030U VAL : 0x00000000U 4158 // .. .. .. DIVISOR = 0x2 4159 // .. .. .. ==> 0XF8000120[13:8] = 0x00000002U 4160 // .. .. .. ==> MASK : 0x00003F00U VAL : 0x00000200U 4161 // .. .. .. CPU_6OR4XCLKACT = 0x1 4162 // .. .. .. ==> 0XF8000120[24:24] = 0x00000001U 4163 // .. .. .. ==> MASK : 0x01000000U VAL : 0x01000000U 4164 // .. .. .. CPU_3OR2XCLKACT = 0x1 4165 // .. .. .. ==> 0XF8000120[25:25] = 0x00000001U 4166 // .. .. .. ==> MASK : 0x02000000U VAL : 0x02000000U 4167 // .. .. .. CPU_2XCLKACT = 0x1 4168 // .. .. .. ==> 0XF8000120[26:26] = 0x00000001U 4169 // .. .. .. ==> MASK : 0x04000000U VAL : 0x04000000U 4170 // .. .. .. CPU_1XCLKACT = 0x1 4171 // .. .. .. ==> 0XF8000120[27:27] = 0x00000001U 4172 // .. .. .. ==> MASK : 0x08000000U VAL : 0x08000000U 4173 // .. .. .. CPU_PERI_CLKACT = 0x1 4174 // .. .. .. ==> 0XF8000120[28:28] = 0x00000001U 4175 // .. .. .. ==> MASK : 0x10000000U VAL : 0x10000000U 4176 // .. .. .. 4177 EMIT_MASKWRITE(0XF8000120, 0x1F003F30U ,0x1F000200U), 4178 // .. .. FINISH: ARM PLL INIT 4179 // .. .. START: DDR PLL INIT 4180 // .. .. PLL_RES = 0x2 4181 // .. .. ==> 0XF8000114[7:4] = 0x00000002U 4182 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000020U 4183 // .. .. PLL_CP = 0x2 4184 // .. .. ==> 0XF8000114[11:8] = 0x00000002U 4185 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U 4186 // .. .. LOCK_CNT = 0x12c 4187 // .. .. ==> 0XF8000114[21:12] = 0x0000012CU 4188 // .. .. ==> MASK : 0x003FF000U VAL : 0x0012C000U 4189 // .. .. 4190 EMIT_MASKWRITE(0XF8000114, 0x003FFFF0U ,0x0012C220U), 4191 // .. .. .. START: UPDATE FB_DIV 4192 // .. .. .. PLL_FDIV = 0x20 4193 // .. .. .. ==> 0XF8000104[18:12] = 0x00000020U 4194 // .. .. .. ==> MASK : 0x0007F000U VAL : 0x00020000U 4195 // .. .. .. 4196 EMIT_MASKWRITE(0XF8000104, 0x0007F000U ,0x00020000U), 4197 // .. .. .. FINISH: UPDATE FB_DIV 4198 // .. .. .. START: BY PASS PLL 4199 // .. .. .. PLL_BYPASS_FORCE = 1 4200 // .. .. .. ==> 0XF8000104[4:4] = 0x00000001U 4201 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000010U 4202 // .. .. .. 4203 EMIT_MASKWRITE(0XF8000104, 0x00000010U ,0x00000010U), 4204 // .. .. .. FINISH: BY PASS PLL 4205 // .. .. .. START: ASSERT RESET 4206 // .. .. .. PLL_RESET = 1 4207 // .. .. .. ==> 0XF8000104[0:0] = 0x00000001U 4208 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 4209 // .. .. .. 4210 EMIT_MASKWRITE(0XF8000104, 0x00000001U ,0x00000001U), 4211 // .. .. .. FINISH: ASSERT RESET 4212 // .. .. .. START: DEASSERT RESET 4213 // .. .. .. PLL_RESET = 0 4214 // .. .. .. ==> 0XF8000104[0:0] = 0x00000000U 4215 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 4216 // .. .. .. 4217 EMIT_MASKWRITE(0XF8000104, 0x00000001U ,0x00000000U), 4218 // .. .. .. FINISH: DEASSERT RESET 4219 // .. .. .. START: CHECK PLL STATUS 4220 // .. .. .. DDR_PLL_LOCK = 1 4221 // .. .. .. ==> 0XF800010C[1:1] = 0x00000001U 4222 // .. .. .. ==> MASK : 0x00000002U VAL : 0x00000002U 4223 // .. .. .. 4224 EMIT_MASKPOLL(0XF800010C, 0x00000002U), 4225 // .. .. .. FINISH: CHECK PLL STATUS 4226 // .. .. .. START: REMOVE PLL BY PASS 4227 // .. .. .. PLL_BYPASS_FORCE = 0 4228 // .. .. .. ==> 0XF8000104[4:4] = 0x00000000U 4229 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000000U 4230 // .. .. .. 4231 EMIT_MASKWRITE(0XF8000104, 0x00000010U ,0x00000000U), 4232 // .. .. .. FINISH: REMOVE PLL BY PASS 4233 // .. .. .. DDR_3XCLKACT = 0x1 4234 // .. .. .. ==> 0XF8000124[0:0] = 0x00000001U 4235 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 4236 // .. .. .. DDR_2XCLKACT = 0x1 4237 // .. .. .. ==> 0XF8000124[1:1] = 0x00000001U 4238 // .. .. .. ==> MASK : 0x00000002U VAL : 0x00000002U 4239 // .. .. .. DDR_3XCLK_DIVISOR = 0x2 4240 // .. .. .. ==> 0XF8000124[25:20] = 0x00000002U 4241 // .. .. .. ==> MASK : 0x03F00000U VAL : 0x00200000U 4242 // .. .. .. DDR_2XCLK_DIVISOR = 0x3 4243 // .. .. .. ==> 0XF8000124[31:26] = 0x00000003U 4244 // .. .. .. ==> MASK : 0xFC000000U VAL : 0x0C000000U 4245 // .. .. .. 4246 EMIT_MASKWRITE(0XF8000124, 0xFFF00003U ,0x0C200003U), 4247 // .. .. FINISH: DDR PLL INIT 4248 // .. .. START: IO PLL INIT 4249 // .. .. PLL_RES = 0xc 4250 // .. .. ==> 0XF8000118[7:4] = 0x0000000CU 4251 // .. .. ==> MASK : 0x000000F0U VAL : 0x000000C0U 4252 // .. .. PLL_CP = 0x2 4253 // .. .. ==> 0XF8000118[11:8] = 0x00000002U 4254 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U 4255 // .. .. LOCK_CNT = 0x145 4256 // .. .. ==> 0XF8000118[21:12] = 0x00000145U 4257 // .. .. ==> MASK : 0x003FF000U VAL : 0x00145000U 4258 // .. .. 4259 EMIT_MASKWRITE(0XF8000118, 0x003FFFF0U ,0x001452C0U), 4260 // .. .. .. START: UPDATE FB_DIV 4261 // .. .. .. PLL_FDIV = 0x1e 4262 // .. .. .. ==> 0XF8000108[18:12] = 0x0000001EU 4263 // .. .. .. ==> MASK : 0x0007F000U VAL : 0x0001E000U 4264 // .. .. .. 4265 EMIT_MASKWRITE(0XF8000108, 0x0007F000U ,0x0001E000U), 4266 // .. .. .. FINISH: UPDATE FB_DIV 4267 // .. .. .. START: BY PASS PLL 4268 // .. .. .. PLL_BYPASS_FORCE = 1 4269 // .. .. .. ==> 0XF8000108[4:4] = 0x00000001U 4270 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000010U 4271 // .. .. .. 4272 EMIT_MASKWRITE(0XF8000108, 0x00000010U ,0x00000010U), 4273 // .. .. .. FINISH: BY PASS PLL 4274 // .. .. .. START: ASSERT RESET 4275 // .. .. .. PLL_RESET = 1 4276 // .. .. .. ==> 0XF8000108[0:0] = 0x00000001U 4277 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 4278 // .. .. .. 4279 EMIT_MASKWRITE(0XF8000108, 0x00000001U ,0x00000001U), 4280 // .. .. .. FINISH: ASSERT RESET 4281 // .. .. .. START: DEASSERT RESET 4282 // .. .. .. PLL_RESET = 0 4283 // .. .. .. ==> 0XF8000108[0:0] = 0x00000000U 4284 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 4285 // .. .. .. 4286 EMIT_MASKWRITE(0XF8000108, 0x00000001U ,0x00000000U), 4287 // .. .. .. FINISH: DEASSERT RESET 4288 // .. .. .. START: CHECK PLL STATUS 4289 // .. .. .. IO_PLL_LOCK = 1 4290 // .. .. .. ==> 0XF800010C[2:2] = 0x00000001U 4291 // .. .. .. ==> MASK : 0x00000004U VAL : 0x00000004U 4292 // .. .. .. 4293 EMIT_MASKPOLL(0XF800010C, 0x00000004U), 4294 // .. .. .. FINISH: CHECK PLL STATUS 4295 // .. .. .. START: REMOVE PLL BY PASS 4296 // .. .. .. PLL_BYPASS_FORCE = 0 4297 // .. .. .. ==> 0XF8000108[4:4] = 0x00000000U 4298 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000000U 4299 // .. .. .. 4300 EMIT_MASKWRITE(0XF8000108, 0x00000010U ,0x00000000U), 4301 // .. .. .. FINISH: REMOVE PLL BY PASS 4302 // .. .. FINISH: IO PLL INIT 4303 // .. FINISH: PLL SLCR REGISTERS 4304 // .. START: LOCK IT BACK 4305 // .. LOCK_KEY = 0X767B 4306 // .. ==> 0XF8000004[15:0] = 0x0000767BU 4307 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU 4308 // .. 4309 EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU), 4310 // .. FINISH: LOCK IT BACK 4311 // FINISH: top 4312 // 4313 EMIT_EXIT(), 4314 4315 // 4316 }; 4317 4318 unsigned long ps7_clock_init_data_2_0[] = { 4319 // START: top 4320 // .. START: SLCR SETTINGS 4321 // .. UNLOCK_KEY = 0XDF0D 4322 // .. ==> 0XF8000008[15:0] = 0x0000DF0DU 4323 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU 4324 // .. 4325 EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU), 4326 // .. FINISH: SLCR SETTINGS 4327 // .. START: CLOCK CONTROL SLCR REGISTERS 4328 // .. CLKACT = 0x1 4329 // .. ==> 0XF8000128[0:0] = 0x00000001U 4330 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 4331 // .. DIVISOR0 = 0x23 4332 // .. ==> 0XF8000128[13:8] = 0x00000023U 4333 // .. ==> MASK : 0x00003F00U VAL : 0x00002300U 4334 // .. DIVISOR1 = 0x3 4335 // .. ==> 0XF8000128[25:20] = 0x00000003U 4336 // .. ==> MASK : 0x03F00000U VAL : 0x00300000U 4337 // .. 4338 EMIT_MASKWRITE(0XF8000128, 0x03F03F01U ,0x00302301U), 4339 // .. CLKACT = 0x1 4340 // .. ==> 0XF8000138[0:0] = 0x00000001U 4341 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 4342 // .. SRCSEL = 0x0 4343 // .. ==> 0XF8000138[4:4] = 0x00000000U 4344 // .. ==> MASK : 0x00000010U VAL : 0x00000000U 4345 // .. 4346 EMIT_MASKWRITE(0XF8000138, 0x00000011U ,0x00000001U), 4347 // .. CLKACT = 0x1 4348 // .. ==> 0XF8000140[0:0] = 0x00000001U 4349 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 4350 // .. SRCSEL = 0x0 4351 // .. ==> 0XF8000140[6:4] = 0x00000000U 4352 // .. ==> MASK : 0x00000070U VAL : 0x00000000U 4353 // .. DIVISOR = 0x8 4354 // .. ==> 0XF8000140[13:8] = 0x00000008U 4355 // .. ==> MASK : 0x00003F00U VAL : 0x00000800U 4356 // .. DIVISOR1 = 0x1 4357 // .. ==> 0XF8000140[25:20] = 0x00000001U 4358 // .. ==> MASK : 0x03F00000U VAL : 0x00100000U 4359 // .. 4360 EMIT_MASKWRITE(0XF8000140, 0x03F03F71U ,0x00100801U), 4361 // .. CLKACT = 0x1 4362 // .. ==> 0XF800014C[0:0] = 0x00000001U 4363 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 4364 // .. SRCSEL = 0x0 4365 // .. ==> 0XF800014C[5:4] = 0x00000000U 4366 // .. ==> MASK : 0x00000030U VAL : 0x00000000U 4367 // .. DIVISOR = 0x5 4368 // .. ==> 0XF800014C[13:8] = 0x00000005U 4369 // .. ==> MASK : 0x00003F00U VAL : 0x00000500U 4370 // .. 4371 EMIT_MASKWRITE(0XF800014C, 0x00003F31U ,0x00000501U), 4372 // .. CLKACT0 = 0x1 4373 // .. ==> 0XF8000150[0:0] = 0x00000001U 4374 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 4375 // .. CLKACT1 = 0x0 4376 // .. ==> 0XF8000150[1:1] = 0x00000000U 4377 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 4378 // .. SRCSEL = 0x0 4379 // .. ==> 0XF8000150[5:4] = 0x00000000U 4380 // .. ==> MASK : 0x00000030U VAL : 0x00000000U 4381 // .. DIVISOR = 0x14 4382 // .. ==> 0XF8000150[13:8] = 0x00000014U 4383 // .. ==> MASK : 0x00003F00U VAL : 0x00001400U 4384 // .. 4385 EMIT_MASKWRITE(0XF8000150, 0x00003F33U ,0x00001401U), 4386 // .. CLKACT0 = 0x0 4387 // .. ==> 0XF8000154[0:0] = 0x00000000U 4388 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 4389 // .. CLKACT1 = 0x1 4390 // .. ==> 0XF8000154[1:1] = 0x00000001U 4391 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 4392 // .. SRCSEL = 0x0 4393 // .. ==> 0XF8000154[5:4] = 0x00000000U 4394 // .. ==> MASK : 0x00000030U VAL : 0x00000000U 4395 // .. DIVISOR = 0x14 4396 // .. ==> 0XF8000154[13:8] = 0x00000014U 4397 // .. ==> MASK : 0x00003F00U VAL : 0x00001400U 4398 // .. 4399 EMIT_MASKWRITE(0XF8000154, 0x00003F33U ,0x00001402U), 4400 // .. CLKACT = 0x1 4401 // .. ==> 0XF8000168[0:0] = 0x00000001U 4402 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 4403 // .. SRCSEL = 0x0 4404 // .. ==> 0XF8000168[5:4] = 0x00000000U 4405 // .. ==> MASK : 0x00000030U VAL : 0x00000000U 4406 // .. DIVISOR = 0x5 4407 // .. ==> 0XF8000168[13:8] = 0x00000005U 4408 // .. ==> MASK : 0x00003F00U VAL : 0x00000500U 4409 // .. 4410 EMIT_MASKWRITE(0XF8000168, 0x00003F31U ,0x00000501U), 4411 // .. SRCSEL = 0x0 4412 // .. ==> 0XF8000170[5:4] = 0x00000000U 4413 // .. ==> MASK : 0x00000030U VAL : 0x00000000U 4414 // .. DIVISOR0 = 0xa 4415 // .. ==> 0XF8000170[13:8] = 0x0000000AU 4416 // .. ==> MASK : 0x00003F00U VAL : 0x00000A00U 4417 // .. DIVISOR1 = 0x1 4418 // .. ==> 0XF8000170[25:20] = 0x00000001U 4419 // .. ==> MASK : 0x03F00000U VAL : 0x00100000U 4420 // .. 4421 EMIT_MASKWRITE(0XF8000170, 0x03F03F30U ,0x00100A00U), 4422 // .. SRCSEL = 0x0 4423 // .. ==> 0XF8000180[5:4] = 0x00000000U 4424 // .. ==> MASK : 0x00000030U VAL : 0x00000000U 4425 // .. DIVISOR0 = 0x7 4426 // .. ==> 0XF8000180[13:8] = 0x00000007U 4427 // .. ==> MASK : 0x00003F00U VAL : 0x00000700U 4428 // .. DIVISOR1 = 0x1 4429 // .. ==> 0XF8000180[25:20] = 0x00000001U 4430 // .. ==> MASK : 0x03F00000U VAL : 0x00100000U 4431 // .. 4432 EMIT_MASKWRITE(0XF8000180, 0x03F03F30U ,0x00100700U), 4433 // .. SRCSEL = 0x0 4434 // .. ==> 0XF8000190[5:4] = 0x00000000U 4435 // .. ==> MASK : 0x00000030U VAL : 0x00000000U 4436 // .. DIVISOR0 = 0x14 4437 // .. ==> 0XF8000190[13:8] = 0x00000014U 4438 // .. ==> MASK : 0x00003F00U VAL : 0x00001400U 4439 // .. DIVISOR1 = 0x1 4440 // .. ==> 0XF8000190[25:20] = 0x00000001U 4441 // .. ==> MASK : 0x03F00000U VAL : 0x00100000U 4442 // .. 4443 EMIT_MASKWRITE(0XF8000190, 0x03F03F30U ,0x00101400U), 4444 // .. SRCSEL = 0x0 4445 // .. ==> 0XF80001A0[5:4] = 0x00000000U 4446 // .. ==> MASK : 0x00000030U VAL : 0x00000000U 4447 // .. DIVISOR0 = 0x14 4448 // .. ==> 0XF80001A0[13:8] = 0x00000014U 4449 // .. ==> MASK : 0x00003F00U VAL : 0x00001400U 4450 // .. DIVISOR1 = 0x1 4451 // .. ==> 0XF80001A0[25:20] = 0x00000001U 4452 // .. ==> MASK : 0x03F00000U VAL : 0x00100000U 4453 // .. 4454 EMIT_MASKWRITE(0XF80001A0, 0x03F03F30U ,0x00101400U), 4455 // .. CLK_621_TRUE = 0x1 4456 // .. ==> 0XF80001C4[0:0] = 0x00000001U 4457 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 4458 // .. 4459 EMIT_MASKWRITE(0XF80001C4, 0x00000001U ,0x00000001U), 4460 // .. DMA_CPU_2XCLKACT = 0x1 4461 // .. ==> 0XF800012C[0:0] = 0x00000001U 4462 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 4463 // .. USB0_CPU_1XCLKACT = 0x1 4464 // .. ==> 0XF800012C[2:2] = 0x00000001U 4465 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 4466 // .. USB1_CPU_1XCLKACT = 0x1 4467 // .. ==> 0XF800012C[3:3] = 0x00000001U 4468 // .. ==> MASK : 0x00000008U VAL : 0x00000008U 4469 // .. GEM0_CPU_1XCLKACT = 0x1 4470 // .. ==> 0XF800012C[6:6] = 0x00000001U 4471 // .. ==> MASK : 0x00000040U VAL : 0x00000040U 4472 // .. GEM1_CPU_1XCLKACT = 0x0 4473 // .. ==> 0XF800012C[7:7] = 0x00000000U 4474 // .. ==> MASK : 0x00000080U VAL : 0x00000000U 4475 // .. SDI0_CPU_1XCLKACT = 0x1 4476 // .. ==> 0XF800012C[10:10] = 0x00000001U 4477 // .. ==> MASK : 0x00000400U VAL : 0x00000400U 4478 // .. SDI1_CPU_1XCLKACT = 0x0 4479 // .. ==> 0XF800012C[11:11] = 0x00000000U 4480 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 4481 // .. SPI0_CPU_1XCLKACT = 0x0 4482 // .. ==> 0XF800012C[14:14] = 0x00000000U 4483 // .. ==> MASK : 0x00004000U VAL : 0x00000000U 4484 // .. SPI1_CPU_1XCLKACT = 0x0 4485 // .. ==> 0XF800012C[15:15] = 0x00000000U 4486 // .. ==> MASK : 0x00008000U VAL : 0x00000000U 4487 // .. CAN0_CPU_1XCLKACT = 0x0 4488 // .. ==> 0XF800012C[16:16] = 0x00000000U 4489 // .. ==> MASK : 0x00010000U VAL : 0x00000000U 4490 // .. CAN1_CPU_1XCLKACT = 0x0 4491 // .. ==> 0XF800012C[17:17] = 0x00000000U 4492 // .. ==> MASK : 0x00020000U VAL : 0x00000000U 4493 // .. I2C0_CPU_1XCLKACT = 0x1 4494 // .. ==> 0XF800012C[18:18] = 0x00000001U 4495 // .. ==> MASK : 0x00040000U VAL : 0x00040000U 4496 // .. I2C1_CPU_1XCLKACT = 0x1 4497 // .. ==> 0XF800012C[19:19] = 0x00000001U 4498 // .. ==> MASK : 0x00080000U VAL : 0x00080000U 4499 // .. UART0_CPU_1XCLKACT = 0x0 4500 // .. ==> 0XF800012C[20:20] = 0x00000000U 4501 // .. ==> MASK : 0x00100000U VAL : 0x00000000U 4502 // .. UART1_CPU_1XCLKACT = 0x1 4503 // .. ==> 0XF800012C[21:21] = 0x00000001U 4504 // .. ==> MASK : 0x00200000U VAL : 0x00200000U 4505 // .. GPIO_CPU_1XCLKACT = 0x1 4506 // .. ==> 0XF800012C[22:22] = 0x00000001U 4507 // .. ==> MASK : 0x00400000U VAL : 0x00400000U 4508 // .. LQSPI_CPU_1XCLKACT = 0x1 4509 // .. ==> 0XF800012C[23:23] = 0x00000001U 4510 // .. ==> MASK : 0x00800000U VAL : 0x00800000U 4511 // .. SMC_CPU_1XCLKACT = 0x1 4512 // .. ==> 0XF800012C[24:24] = 0x00000001U 4513 // .. ==> MASK : 0x01000000U VAL : 0x01000000U 4514 // .. 4515 EMIT_MASKWRITE(0XF800012C, 0x01FFCCCDU ,0x01EC044DU), 4516 // .. FINISH: CLOCK CONTROL SLCR REGISTERS 4517 // .. START: THIS SHOULD BE BLANK 4518 // .. FINISH: THIS SHOULD BE BLANK 4519 // .. START: LOCK IT BACK 4520 // .. LOCK_KEY = 0X767B 4521 // .. ==> 0XF8000004[15:0] = 0x0000767BU 4522 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU 4523 // .. 4524 EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU), 4525 // .. FINISH: LOCK IT BACK 4526 // FINISH: top 4527 // 4528 EMIT_EXIT(), 4529 4530 // 4531 }; 4532 4533 unsigned long ps7_ddr_init_data_2_0[] = { 4534 // START: top 4535 // .. START: DDR INITIALIZATION 4536 // .. .. START: LOCK DDR 4537 // .. .. reg_ddrc_soft_rstb = 0 4538 // .. .. ==> 0XF8006000[0:0] = 0x00000000U 4539 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 4540 // .. .. reg_ddrc_powerdown_en = 0x0 4541 // .. .. ==> 0XF8006000[1:1] = 0x00000000U 4542 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 4543 // .. .. reg_ddrc_data_bus_width = 0x0 4544 // .. .. ==> 0XF8006000[3:2] = 0x00000000U 4545 // .. .. ==> MASK : 0x0000000CU VAL : 0x00000000U 4546 // .. .. reg_ddrc_burst8_refresh = 0x0 4547 // .. .. ==> 0XF8006000[6:4] = 0x00000000U 4548 // .. .. ==> MASK : 0x00000070U VAL : 0x00000000U 4549 // .. .. reg_ddrc_rdwr_idle_gap = 0x1 4550 // .. .. ==> 0XF8006000[13:7] = 0x00000001U 4551 // .. .. ==> MASK : 0x00003F80U VAL : 0x00000080U 4552 // .. .. reg_ddrc_dis_rd_bypass = 0x0 4553 // .. .. ==> 0XF8006000[14:14] = 0x00000000U 4554 // .. .. ==> MASK : 0x00004000U VAL : 0x00000000U 4555 // .. .. reg_ddrc_dis_act_bypass = 0x0 4556 // .. .. ==> 0XF8006000[15:15] = 0x00000000U 4557 // .. .. ==> MASK : 0x00008000U VAL : 0x00000000U 4558 // .. .. reg_ddrc_dis_auto_refresh = 0x0 4559 // .. .. ==> 0XF8006000[16:16] = 0x00000000U 4560 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 4561 // .. .. 4562 EMIT_MASKWRITE(0XF8006000, 0x0001FFFFU ,0x00000080U), 4563 // .. .. FINISH: LOCK DDR 4564 // .. .. reg_ddrc_t_rfc_nom_x32 = 0x81 4565 // .. .. ==> 0XF8006004[11:0] = 0x00000081U 4566 // .. .. ==> MASK : 0x00000FFFU VAL : 0x00000081U 4567 // .. .. reg_ddrc_active_ranks = 0x1 4568 // .. .. ==> 0XF8006004[13:12] = 0x00000001U 4569 // .. .. ==> MASK : 0x00003000U VAL : 0x00001000U 4570 // .. .. reg_ddrc_addrmap_cs_bit0 = 0x0 4571 // .. .. ==> 0XF8006004[18:14] = 0x00000000U 4572 // .. .. ==> MASK : 0x0007C000U VAL : 0x00000000U 4573 // .. .. reg_ddrc_wr_odt_block = 0x1 4574 // .. .. ==> 0XF8006004[20:19] = 0x00000001U 4575 // .. .. ==> MASK : 0x00180000U VAL : 0x00080000U 4576 // .. .. reg_ddrc_diff_rank_rd_2cycle_gap = 0x0 4577 // .. .. ==> 0XF8006004[21:21] = 0x00000000U 4578 // .. .. ==> MASK : 0x00200000U VAL : 0x00000000U 4579 // .. .. reg_ddrc_addrmap_cs_bit1 = 0x0 4580 // .. .. ==> 0XF8006004[26:22] = 0x00000000U 4581 // .. .. ==> MASK : 0x07C00000U VAL : 0x00000000U 4582 // .. .. reg_ddrc_addrmap_open_bank = 0x0 4583 // .. .. ==> 0XF8006004[27:27] = 0x00000000U 4584 // .. .. ==> MASK : 0x08000000U VAL : 0x00000000U 4585 // .. .. reg_ddrc_addrmap_4bank_ram = 0x0 4586 // .. .. ==> 0XF8006004[28:28] = 0x00000000U 4587 // .. .. ==> MASK : 0x10000000U VAL : 0x00000000U 4588 // .. .. 4589 EMIT_MASKWRITE(0XF8006004, 0x1FFFFFFFU ,0x00081081U), 4590 // .. .. reg_ddrc_hpr_min_non_critical_x32 = 0xf 4591 // .. .. ==> 0XF8006008[10:0] = 0x0000000FU 4592 // .. .. ==> MASK : 0x000007FFU VAL : 0x0000000FU 4593 // .. .. reg_ddrc_hpr_max_starve_x32 = 0xf 4594 // .. .. ==> 0XF8006008[21:11] = 0x0000000FU 4595 // .. .. ==> MASK : 0x003FF800U VAL : 0x00007800U 4596 // .. .. reg_ddrc_hpr_xact_run_length = 0xf 4597 // .. .. ==> 0XF8006008[25:22] = 0x0000000FU 4598 // .. .. ==> MASK : 0x03C00000U VAL : 0x03C00000U 4599 // .. .. 4600 EMIT_MASKWRITE(0XF8006008, 0x03FFFFFFU ,0x03C0780FU), 4601 // .. .. reg_ddrc_lpr_min_non_critical_x32 = 0x1 4602 // .. .. ==> 0XF800600C[10:0] = 0x00000001U 4603 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000001U 4604 // .. .. reg_ddrc_lpr_max_starve_x32 = 0x2 4605 // .. .. ==> 0XF800600C[21:11] = 0x00000002U 4606 // .. .. ==> MASK : 0x003FF800U VAL : 0x00001000U 4607 // .. .. reg_ddrc_lpr_xact_run_length = 0x8 4608 // .. .. ==> 0XF800600C[25:22] = 0x00000008U 4609 // .. .. ==> MASK : 0x03C00000U VAL : 0x02000000U 4610 // .. .. 4611 EMIT_MASKWRITE(0XF800600C, 0x03FFFFFFU ,0x02001001U), 4612 // .. .. reg_ddrc_w_min_non_critical_x32 = 0x1 4613 // .. .. ==> 0XF8006010[10:0] = 0x00000001U 4614 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000001U 4615 // .. .. reg_ddrc_w_xact_run_length = 0x8 4616 // .. .. ==> 0XF8006010[14:11] = 0x00000008U 4617 // .. .. ==> MASK : 0x00007800U VAL : 0x00004000U 4618 // .. .. reg_ddrc_w_max_starve_x32 = 0x2 4619 // .. .. ==> 0XF8006010[25:15] = 0x00000002U 4620 // .. .. ==> MASK : 0x03FF8000U VAL : 0x00010000U 4621 // .. .. 4622 EMIT_MASKWRITE(0XF8006010, 0x03FFFFFFU ,0x00014001U), 4623 // .. .. reg_ddrc_t_rc = 0x1b 4624 // .. .. ==> 0XF8006014[5:0] = 0x0000001BU 4625 // .. .. ==> MASK : 0x0000003FU VAL : 0x0000001BU 4626 // .. .. reg_ddrc_t_rfc_min = 0x56 4627 // .. .. ==> 0XF8006014[13:6] = 0x00000056U 4628 // .. .. ==> MASK : 0x00003FC0U VAL : 0x00001580U 4629 // .. .. reg_ddrc_post_selfref_gap_x32 = 0x10 4630 // .. .. ==> 0XF8006014[20:14] = 0x00000010U 4631 // .. .. ==> MASK : 0x001FC000U VAL : 0x00040000U 4632 // .. .. 4633 EMIT_MASKWRITE(0XF8006014, 0x001FFFFFU ,0x0004159BU), 4634 // .. .. reg_ddrc_wr2pre = 0x12 4635 // .. .. ==> 0XF8006018[4:0] = 0x00000012U 4636 // .. .. ==> MASK : 0x0000001FU VAL : 0x00000012U 4637 // .. .. reg_ddrc_powerdown_to_x32 = 0x6 4638 // .. .. ==> 0XF8006018[9:5] = 0x00000006U 4639 // .. .. ==> MASK : 0x000003E0U VAL : 0x000000C0U 4640 // .. .. reg_ddrc_t_faw = 0x18 4641 // .. .. ==> 0XF8006018[15:10] = 0x00000018U 4642 // .. .. ==> MASK : 0x0000FC00U VAL : 0x00006000U 4643 // .. .. reg_ddrc_t_ras_max = 0x24 4644 // .. .. ==> 0XF8006018[21:16] = 0x00000024U 4645 // .. .. ==> MASK : 0x003F0000U VAL : 0x00240000U 4646 // .. .. reg_ddrc_t_ras_min = 0x14 4647 // .. .. ==> 0XF8006018[26:22] = 0x00000014U 4648 // .. .. ==> MASK : 0x07C00000U VAL : 0x05000000U 4649 // .. .. reg_ddrc_t_cke = 0x4 4650 // .. .. ==> 0XF8006018[31:28] = 0x00000004U 4651 // .. .. ==> MASK : 0xF0000000U VAL : 0x40000000U 4652 // .. .. 4653 EMIT_MASKWRITE(0XF8006018, 0xF7FFFFFFU ,0x452460D2U), 4654 // .. .. reg_ddrc_write_latency = 0x5 4655 // .. .. ==> 0XF800601C[4:0] = 0x00000005U 4656 // .. .. ==> MASK : 0x0000001FU VAL : 0x00000005U 4657 // .. .. reg_ddrc_rd2wr = 0x7 4658 // .. .. ==> 0XF800601C[9:5] = 0x00000007U 4659 // .. .. ==> MASK : 0x000003E0U VAL : 0x000000E0U 4660 // .. .. reg_ddrc_wr2rd = 0xe 4661 // .. .. ==> 0XF800601C[14:10] = 0x0000000EU 4662 // .. .. ==> MASK : 0x00007C00U VAL : 0x00003800U 4663 // .. .. reg_ddrc_t_xp = 0x4 4664 // .. .. ==> 0XF800601C[19:15] = 0x00000004U 4665 // .. .. ==> MASK : 0x000F8000U VAL : 0x00020000U 4666 // .. .. reg_ddrc_pad_pd = 0x0 4667 // .. .. ==> 0XF800601C[22:20] = 0x00000000U 4668 // .. .. ==> MASK : 0x00700000U VAL : 0x00000000U 4669 // .. .. reg_ddrc_rd2pre = 0x4 4670 // .. .. ==> 0XF800601C[27:23] = 0x00000004U 4671 // .. .. ==> MASK : 0x0F800000U VAL : 0x02000000U 4672 // .. .. reg_ddrc_t_rcd = 0x7 4673 // .. .. ==> 0XF800601C[31:28] = 0x00000007U 4674 // .. .. ==> MASK : 0xF0000000U VAL : 0x70000000U 4675 // .. .. 4676 EMIT_MASKWRITE(0XF800601C, 0xFFFFFFFFU ,0x720238E5U), 4677 // .. .. reg_ddrc_t_ccd = 0x4 4678 // .. .. ==> 0XF8006020[4:2] = 0x00000004U 4679 // .. .. ==> MASK : 0x0000001CU VAL : 0x00000010U 4680 // .. .. reg_ddrc_t_rrd = 0x6 4681 // .. .. ==> 0XF8006020[7:5] = 0x00000006U 4682 // .. .. ==> MASK : 0x000000E0U VAL : 0x000000C0U 4683 // .. .. reg_ddrc_refresh_margin = 0x2 4684 // .. .. ==> 0XF8006020[11:8] = 0x00000002U 4685 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U 4686 // .. .. reg_ddrc_t_rp = 0x7 4687 // .. .. ==> 0XF8006020[15:12] = 0x00000007U 4688 // .. .. ==> MASK : 0x0000F000U VAL : 0x00007000U 4689 // .. .. reg_ddrc_refresh_to_x32 = 0x8 4690 // .. .. ==> 0XF8006020[20:16] = 0x00000008U 4691 // .. .. ==> MASK : 0x001F0000U VAL : 0x00080000U 4692 // .. .. reg_ddrc_sdram = 0x1 4693 // .. .. ==> 0XF8006020[21:21] = 0x00000001U 4694 // .. .. ==> MASK : 0x00200000U VAL : 0x00200000U 4695 // .. .. reg_ddrc_mobile = 0x0 4696 // .. .. ==> 0XF8006020[22:22] = 0x00000000U 4697 // .. .. ==> MASK : 0x00400000U VAL : 0x00000000U 4698 // .. .. reg_ddrc_clock_stop_en = 0x0 4699 // .. .. ==> 0XF8006020[23:23] = 0x00000000U 4700 // .. .. ==> MASK : 0x00800000U VAL : 0x00000000U 4701 // .. .. reg_ddrc_read_latency = 0x7 4702 // .. .. ==> 0XF8006020[28:24] = 0x00000007U 4703 // .. .. ==> MASK : 0x1F000000U VAL : 0x07000000U 4704 // .. .. reg_phy_mode_ddr1_ddr2 = 0x1 4705 // .. .. ==> 0XF8006020[29:29] = 0x00000001U 4706 // .. .. ==> MASK : 0x20000000U VAL : 0x20000000U 4707 // .. .. reg_ddrc_dis_pad_pd = 0x0 4708 // .. .. ==> 0XF8006020[30:30] = 0x00000000U 4709 // .. .. ==> MASK : 0x40000000U VAL : 0x00000000U 4710 // .. .. reg_ddrc_loopback = 0x0 4711 // .. .. ==> 0XF8006020[31:31] = 0x00000000U 4712 // .. .. ==> MASK : 0x80000000U VAL : 0x00000000U 4713 // .. .. 4714 EMIT_MASKWRITE(0XF8006020, 0xFFFFFFFCU ,0x272872D0U), 4715 // .. .. reg_ddrc_en_2t_timing_mode = 0x0 4716 // .. .. ==> 0XF8006024[0:0] = 0x00000000U 4717 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 4718 // .. .. reg_ddrc_prefer_write = 0x0 4719 // .. .. ==> 0XF8006024[1:1] = 0x00000000U 4720 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 4721 // .. .. reg_ddrc_max_rank_rd = 0xf 4722 // .. .. ==> 0XF8006024[5:2] = 0x0000000FU 4723 // .. .. ==> MASK : 0x0000003CU VAL : 0x0000003CU 4724 // .. .. reg_ddrc_mr_wr = 0x0 4725 // .. .. ==> 0XF8006024[6:6] = 0x00000000U 4726 // .. .. ==> MASK : 0x00000040U VAL : 0x00000000U 4727 // .. .. reg_ddrc_mr_addr = 0x0 4728 // .. .. ==> 0XF8006024[8:7] = 0x00000000U 4729 // .. .. ==> MASK : 0x00000180U VAL : 0x00000000U 4730 // .. .. reg_ddrc_mr_data = 0x0 4731 // .. .. ==> 0XF8006024[24:9] = 0x00000000U 4732 // .. .. ==> MASK : 0x01FFFE00U VAL : 0x00000000U 4733 // .. .. ddrc_reg_mr_wr_busy = 0x0 4734 // .. .. ==> 0XF8006024[25:25] = 0x00000000U 4735 // .. .. ==> MASK : 0x02000000U VAL : 0x00000000U 4736 // .. .. reg_ddrc_mr_type = 0x0 4737 // .. .. ==> 0XF8006024[26:26] = 0x00000000U 4738 // .. .. ==> MASK : 0x04000000U VAL : 0x00000000U 4739 // .. .. reg_ddrc_mr_rdata_valid = 0x0 4740 // .. .. ==> 0XF8006024[27:27] = 0x00000000U 4741 // .. .. ==> MASK : 0x08000000U VAL : 0x00000000U 4742 // .. .. 4743 EMIT_MASKWRITE(0XF8006024, 0x0FFFFFFFU ,0x0000003CU), 4744 // .. .. reg_ddrc_final_wait_x32 = 0x7 4745 // .. .. ==> 0XF8006028[6:0] = 0x00000007U 4746 // .. .. ==> MASK : 0x0000007FU VAL : 0x00000007U 4747 // .. .. reg_ddrc_pre_ocd_x32 = 0x0 4748 // .. .. ==> 0XF8006028[10:7] = 0x00000000U 4749 // .. .. ==> MASK : 0x00000780U VAL : 0x00000000U 4750 // .. .. reg_ddrc_t_mrd = 0x4 4751 // .. .. ==> 0XF8006028[13:11] = 0x00000004U 4752 // .. .. ==> MASK : 0x00003800U VAL : 0x00002000U 4753 // .. .. 4754 EMIT_MASKWRITE(0XF8006028, 0x00003FFFU ,0x00002007U), 4755 // .. .. reg_ddrc_emr2 = 0x8 4756 // .. .. ==> 0XF800602C[15:0] = 0x00000008U 4757 // .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000008U 4758 // .. .. reg_ddrc_emr3 = 0x0 4759 // .. .. ==> 0XF800602C[31:16] = 0x00000000U 4760 // .. .. ==> MASK : 0xFFFF0000U VAL : 0x00000000U 4761 // .. .. 4762 EMIT_MASKWRITE(0XF800602C, 0xFFFFFFFFU ,0x00000008U), 4763 // .. .. reg_ddrc_mr = 0x930 4764 // .. .. ==> 0XF8006030[15:0] = 0x00000930U 4765 // .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000930U 4766 // .. .. reg_ddrc_emr = 0x4 4767 // .. .. ==> 0XF8006030[31:16] = 0x00000004U 4768 // .. .. ==> MASK : 0xFFFF0000U VAL : 0x00040000U 4769 // .. .. 4770 EMIT_MASKWRITE(0XF8006030, 0xFFFFFFFFU ,0x00040930U), 4771 // .. .. reg_ddrc_burst_rdwr = 0x4 4772 // .. .. ==> 0XF8006034[3:0] = 0x00000004U 4773 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000004U 4774 // .. .. reg_ddrc_pre_cke_x1024 = 0x105 4775 // .. .. ==> 0XF8006034[13:4] = 0x00000105U 4776 // .. .. ==> MASK : 0x00003FF0U VAL : 0x00001050U 4777 // .. .. reg_ddrc_post_cke_x1024 = 0x1 4778 // .. .. ==> 0XF8006034[25:16] = 0x00000001U 4779 // .. .. ==> MASK : 0x03FF0000U VAL : 0x00010000U 4780 // .. .. reg_ddrc_burstchop = 0x0 4781 // .. .. ==> 0XF8006034[28:28] = 0x00000000U 4782 // .. .. ==> MASK : 0x10000000U VAL : 0x00000000U 4783 // .. .. 4784 EMIT_MASKWRITE(0XF8006034, 0x13FF3FFFU ,0x00011054U), 4785 // .. .. reg_ddrc_force_low_pri_n = 0x0 4786 // .. .. ==> 0XF8006038[0:0] = 0x00000000U 4787 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 4788 // .. .. reg_ddrc_dis_dq = 0x0 4789 // .. .. ==> 0XF8006038[1:1] = 0x00000000U 4790 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 4791 // .. .. reg_phy_debug_mode = 0x0 4792 // .. .. ==> 0XF8006038[6:6] = 0x00000000U 4793 // .. .. ==> MASK : 0x00000040U VAL : 0x00000000U 4794 // .. .. reg_phy_wr_level_start = 0x0 4795 // .. .. ==> 0XF8006038[7:7] = 0x00000000U 4796 // .. .. ==> MASK : 0x00000080U VAL : 0x00000000U 4797 // .. .. reg_phy_rd_level_start = 0x0 4798 // .. .. ==> 0XF8006038[8:8] = 0x00000000U 4799 // .. .. ==> MASK : 0x00000100U VAL : 0x00000000U 4800 // .. .. reg_phy_dq0_wait_t = 0x0 4801 // .. .. ==> 0XF8006038[12:9] = 0x00000000U 4802 // .. .. ==> MASK : 0x00001E00U VAL : 0x00000000U 4803 // .. .. 4804 EMIT_MASKWRITE(0XF8006038, 0x00001FC3U ,0x00000000U), 4805 // .. .. reg_ddrc_addrmap_bank_b0 = 0x7 4806 // .. .. ==> 0XF800603C[3:0] = 0x00000007U 4807 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000007U 4808 // .. .. reg_ddrc_addrmap_bank_b1 = 0x7 4809 // .. .. ==> 0XF800603C[7:4] = 0x00000007U 4810 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000070U 4811 // .. .. reg_ddrc_addrmap_bank_b2 = 0x7 4812 // .. .. ==> 0XF800603C[11:8] = 0x00000007U 4813 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000700U 4814 // .. .. reg_ddrc_addrmap_col_b5 = 0x0 4815 // .. .. ==> 0XF800603C[15:12] = 0x00000000U 4816 // .. .. ==> MASK : 0x0000F000U VAL : 0x00000000U 4817 // .. .. reg_ddrc_addrmap_col_b6 = 0x0 4818 // .. .. ==> 0XF800603C[19:16] = 0x00000000U 4819 // .. .. ==> MASK : 0x000F0000U VAL : 0x00000000U 4820 // .. .. 4821 EMIT_MASKWRITE(0XF800603C, 0x000FFFFFU ,0x00000777U), 4822 // .. .. reg_ddrc_addrmap_col_b2 = 0x0 4823 // .. .. ==> 0XF8006040[3:0] = 0x00000000U 4824 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000000U 4825 // .. .. reg_ddrc_addrmap_col_b3 = 0x0 4826 // .. .. ==> 0XF8006040[7:4] = 0x00000000U 4827 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000000U 4828 // .. .. reg_ddrc_addrmap_col_b4 = 0x0 4829 // .. .. ==> 0XF8006040[11:8] = 0x00000000U 4830 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000000U 4831 // .. .. reg_ddrc_addrmap_col_b7 = 0x0 4832 // .. .. ==> 0XF8006040[15:12] = 0x00000000U 4833 // .. .. ==> MASK : 0x0000F000U VAL : 0x00000000U 4834 // .. .. reg_ddrc_addrmap_col_b8 = 0x0 4835 // .. .. ==> 0XF8006040[19:16] = 0x00000000U 4836 // .. .. ==> MASK : 0x000F0000U VAL : 0x00000000U 4837 // .. .. reg_ddrc_addrmap_col_b9 = 0xf 4838 // .. .. ==> 0XF8006040[23:20] = 0x0000000FU 4839 // .. .. ==> MASK : 0x00F00000U VAL : 0x00F00000U 4840 // .. .. reg_ddrc_addrmap_col_b10 = 0xf 4841 // .. .. ==> 0XF8006040[27:24] = 0x0000000FU 4842 // .. .. ==> MASK : 0x0F000000U VAL : 0x0F000000U 4843 // .. .. reg_ddrc_addrmap_col_b11 = 0xf 4844 // .. .. ==> 0XF8006040[31:28] = 0x0000000FU 4845 // .. .. ==> MASK : 0xF0000000U VAL : 0xF0000000U 4846 // .. .. 4847 EMIT_MASKWRITE(0XF8006040, 0xFFFFFFFFU ,0xFFF00000U), 4848 // .. .. reg_ddrc_addrmap_row_b0 = 0x6 4849 // .. .. ==> 0XF8006044[3:0] = 0x00000006U 4850 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000006U 4851 // .. .. reg_ddrc_addrmap_row_b1 = 0x6 4852 // .. .. ==> 0XF8006044[7:4] = 0x00000006U 4853 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000060U 4854 // .. .. reg_ddrc_addrmap_row_b2_11 = 0x6 4855 // .. .. ==> 0XF8006044[11:8] = 0x00000006U 4856 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000600U 4857 // .. .. reg_ddrc_addrmap_row_b12 = 0x6 4858 // .. .. ==> 0XF8006044[15:12] = 0x00000006U 4859 // .. .. ==> MASK : 0x0000F000U VAL : 0x00006000U 4860 // .. .. reg_ddrc_addrmap_row_b13 = 0x6 4861 // .. .. ==> 0XF8006044[19:16] = 0x00000006U 4862 // .. .. ==> MASK : 0x000F0000U VAL : 0x00060000U 4863 // .. .. reg_ddrc_addrmap_row_b14 = 0xf 4864 // .. .. ==> 0XF8006044[23:20] = 0x0000000FU 4865 // .. .. ==> MASK : 0x00F00000U VAL : 0x00F00000U 4866 // .. .. reg_ddrc_addrmap_row_b15 = 0xf 4867 // .. .. ==> 0XF8006044[27:24] = 0x0000000FU 4868 // .. .. ==> MASK : 0x0F000000U VAL : 0x0F000000U 4869 // .. .. 4870 EMIT_MASKWRITE(0XF8006044, 0x0FFFFFFFU ,0x0FF66666U), 4871 // .. .. reg_ddrc_rank0_rd_odt = 0x0 4872 // .. .. ==> 0XF8006048[2:0] = 0x00000000U 4873 // .. .. ==> MASK : 0x00000007U VAL : 0x00000000U 4874 // .. .. reg_ddrc_rank0_wr_odt = 0x1 4875 // .. .. ==> 0XF8006048[5:3] = 0x00000001U 4876 // .. .. ==> MASK : 0x00000038U VAL : 0x00000008U 4877 // .. .. reg_ddrc_rank1_rd_odt = 0x1 4878 // .. .. ==> 0XF8006048[8:6] = 0x00000001U 4879 // .. .. ==> MASK : 0x000001C0U VAL : 0x00000040U 4880 // .. .. reg_ddrc_rank1_wr_odt = 0x1 4881 // .. .. ==> 0XF8006048[11:9] = 0x00000001U 4882 // .. .. ==> MASK : 0x00000E00U VAL : 0x00000200U 4883 // .. .. reg_phy_rd_local_odt = 0x0 4884 // .. .. ==> 0XF8006048[13:12] = 0x00000000U 4885 // .. .. ==> MASK : 0x00003000U VAL : 0x00000000U 4886 // .. .. reg_phy_wr_local_odt = 0x3 4887 // .. .. ==> 0XF8006048[15:14] = 0x00000003U 4888 // .. .. ==> MASK : 0x0000C000U VAL : 0x0000C000U 4889 // .. .. reg_phy_idle_local_odt = 0x3 4890 // .. .. ==> 0XF8006048[17:16] = 0x00000003U 4891 // .. .. ==> MASK : 0x00030000U VAL : 0x00030000U 4892 // .. .. reg_ddrc_rank2_rd_odt = 0x0 4893 // .. .. ==> 0XF8006048[20:18] = 0x00000000U 4894 // .. .. ==> MASK : 0x001C0000U VAL : 0x00000000U 4895 // .. .. reg_ddrc_rank2_wr_odt = 0x0 4896 // .. .. ==> 0XF8006048[23:21] = 0x00000000U 4897 // .. .. ==> MASK : 0x00E00000U VAL : 0x00000000U 4898 // .. .. reg_ddrc_rank3_rd_odt = 0x0 4899 // .. .. ==> 0XF8006048[26:24] = 0x00000000U 4900 // .. .. ==> MASK : 0x07000000U VAL : 0x00000000U 4901 // .. .. reg_ddrc_rank3_wr_odt = 0x0 4902 // .. .. ==> 0XF8006048[29:27] = 0x00000000U 4903 // .. .. ==> MASK : 0x38000000U VAL : 0x00000000U 4904 // .. .. 4905 EMIT_MASKWRITE(0XF8006048, 0x3FFFFFFFU ,0x0003C248U), 4906 // .. .. reg_phy_rd_cmd_to_data = 0x0 4907 // .. .. ==> 0XF8006050[3:0] = 0x00000000U 4908 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000000U 4909 // .. .. reg_phy_wr_cmd_to_data = 0x0 4910 // .. .. ==> 0XF8006050[7:4] = 0x00000000U 4911 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000000U 4912 // .. .. reg_phy_rdc_we_to_re_delay = 0x8 4913 // .. .. ==> 0XF8006050[11:8] = 0x00000008U 4914 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000800U 4915 // .. .. reg_phy_rdc_fifo_rst_disable = 0x0 4916 // .. .. ==> 0XF8006050[15:15] = 0x00000000U 4917 // .. .. ==> MASK : 0x00008000U VAL : 0x00000000U 4918 // .. .. reg_phy_use_fixed_re = 0x1 4919 // .. .. ==> 0XF8006050[16:16] = 0x00000001U 4920 // .. .. ==> MASK : 0x00010000U VAL : 0x00010000U 4921 // .. .. reg_phy_rdc_fifo_rst_err_cnt_clr = 0x0 4922 // .. .. ==> 0XF8006050[17:17] = 0x00000000U 4923 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 4924 // .. .. reg_phy_dis_phy_ctrl_rstn = 0x0 4925 // .. .. ==> 0XF8006050[18:18] = 0x00000000U 4926 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U 4927 // .. .. reg_phy_clk_stall_level = 0x0 4928 // .. .. ==> 0XF8006050[19:19] = 0x00000000U 4929 // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U 4930 // .. .. reg_phy_gatelvl_num_of_dq0 = 0x7 4931 // .. .. ==> 0XF8006050[27:24] = 0x00000007U 4932 // .. .. ==> MASK : 0x0F000000U VAL : 0x07000000U 4933 // .. .. reg_phy_wrlvl_num_of_dq0 = 0x7 4934 // .. .. ==> 0XF8006050[31:28] = 0x00000007U 4935 // .. .. ==> MASK : 0xF0000000U VAL : 0x70000000U 4936 // .. .. 4937 EMIT_MASKWRITE(0XF8006050, 0xFF0F8FFFU ,0x77010800U), 4938 // .. .. reg_ddrc_dll_calib_to_min_x1024 = 0x1 4939 // .. .. ==> 0XF8006058[7:0] = 0x00000001U 4940 // .. .. ==> MASK : 0x000000FFU VAL : 0x00000001U 4941 // .. .. reg_ddrc_dll_calib_to_max_x1024 = 0x1 4942 // .. .. ==> 0XF8006058[15:8] = 0x00000001U 4943 // .. .. ==> MASK : 0x0000FF00U VAL : 0x00000100U 4944 // .. .. reg_ddrc_dis_dll_calib = 0x0 4945 // .. .. ==> 0XF8006058[16:16] = 0x00000000U 4946 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 4947 // .. .. 4948 EMIT_MASKWRITE(0XF8006058, 0x0001FFFFU ,0x00000101U), 4949 // .. .. reg_ddrc_rd_odt_delay = 0x3 4950 // .. .. ==> 0XF800605C[3:0] = 0x00000003U 4951 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000003U 4952 // .. .. reg_ddrc_wr_odt_delay = 0x0 4953 // .. .. ==> 0XF800605C[7:4] = 0x00000000U 4954 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000000U 4955 // .. .. reg_ddrc_rd_odt_hold = 0x0 4956 // .. .. ==> 0XF800605C[11:8] = 0x00000000U 4957 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000000U 4958 // .. .. reg_ddrc_wr_odt_hold = 0x5 4959 // .. .. ==> 0XF800605C[15:12] = 0x00000005U 4960 // .. .. ==> MASK : 0x0000F000U VAL : 0x00005000U 4961 // .. .. 4962 EMIT_MASKWRITE(0XF800605C, 0x0000FFFFU ,0x00005003U), 4963 // .. .. reg_ddrc_pageclose = 0x0 4964 // .. .. ==> 0XF8006060[0:0] = 0x00000000U 4965 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 4966 // .. .. reg_ddrc_lpr_num_entries = 0x1f 4967 // .. .. ==> 0XF8006060[6:1] = 0x0000001FU 4968 // .. .. ==> MASK : 0x0000007EU VAL : 0x0000003EU 4969 // .. .. reg_ddrc_auto_pre_en = 0x0 4970 // .. .. ==> 0XF8006060[7:7] = 0x00000000U 4971 // .. .. ==> MASK : 0x00000080U VAL : 0x00000000U 4972 // .. .. reg_ddrc_refresh_update_level = 0x0 4973 // .. .. ==> 0XF8006060[8:8] = 0x00000000U 4974 // .. .. ==> MASK : 0x00000100U VAL : 0x00000000U 4975 // .. .. reg_ddrc_dis_wc = 0x0 4976 // .. .. ==> 0XF8006060[9:9] = 0x00000000U 4977 // .. .. ==> MASK : 0x00000200U VAL : 0x00000000U 4978 // .. .. reg_ddrc_dis_collision_page_opt = 0x0 4979 // .. .. ==> 0XF8006060[10:10] = 0x00000000U 4980 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 4981 // .. .. reg_ddrc_selfref_en = 0x0 4982 // .. .. ==> 0XF8006060[12:12] = 0x00000000U 4983 // .. .. ==> MASK : 0x00001000U VAL : 0x00000000U 4984 // .. .. 4985 EMIT_MASKWRITE(0XF8006060, 0x000017FFU ,0x0000003EU), 4986 // .. .. reg_ddrc_go2critical_hysteresis = 0x0 4987 // .. .. ==> 0XF8006064[12:5] = 0x00000000U 4988 // .. .. ==> MASK : 0x00001FE0U VAL : 0x00000000U 4989 // .. .. reg_arb_go2critical_en = 0x1 4990 // .. .. ==> 0XF8006064[17:17] = 0x00000001U 4991 // .. .. ==> MASK : 0x00020000U VAL : 0x00020000U 4992 // .. .. 4993 EMIT_MASKWRITE(0XF8006064, 0x00021FE0U ,0x00020000U), 4994 // .. .. reg_ddrc_wrlvl_ww = 0x41 4995 // .. .. ==> 0XF8006068[7:0] = 0x00000041U 4996 // .. .. ==> MASK : 0x000000FFU VAL : 0x00000041U 4997 // .. .. reg_ddrc_rdlvl_rr = 0x41 4998 // .. .. ==> 0XF8006068[15:8] = 0x00000041U 4999 // .. .. ==> MASK : 0x0000FF00U VAL : 0x00004100U 5000 // .. .. reg_ddrc_dfi_t_wlmrd = 0x28 5001 // .. .. ==> 0XF8006068[25:16] = 0x00000028U 5002 // .. .. ==> MASK : 0x03FF0000U VAL : 0x00280000U 5003 // .. .. 5004 EMIT_MASKWRITE(0XF8006068, 0x03FFFFFFU ,0x00284141U), 5005 // .. .. dfi_t_ctrlupd_interval_min_x1024 = 0x10 5006 // .. .. ==> 0XF800606C[7:0] = 0x00000010U 5007 // .. .. ==> MASK : 0x000000FFU VAL : 0x00000010U 5008 // .. .. dfi_t_ctrlupd_interval_max_x1024 = 0x16 5009 // .. .. ==> 0XF800606C[15:8] = 0x00000016U 5010 // .. .. ==> MASK : 0x0000FF00U VAL : 0x00001600U 5011 // .. .. 5012 EMIT_MASKWRITE(0XF800606C, 0x0000FFFFU ,0x00001610U), 5013 // .. .. reg_ddrc_dfi_t_ctrl_delay = 0x1 5014 // .. .. ==> 0XF8006078[3:0] = 0x00000001U 5015 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000001U 5016 // .. .. reg_ddrc_dfi_t_dram_clk_disable = 0x1 5017 // .. .. ==> 0XF8006078[7:4] = 0x00000001U 5018 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000010U 5019 // .. .. reg_ddrc_dfi_t_dram_clk_enable = 0x1 5020 // .. .. ==> 0XF8006078[11:8] = 0x00000001U 5021 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000100U 5022 // .. .. reg_ddrc_t_cksre = 0x6 5023 // .. .. ==> 0XF8006078[15:12] = 0x00000006U 5024 // .. .. ==> MASK : 0x0000F000U VAL : 0x00006000U 5025 // .. .. reg_ddrc_t_cksrx = 0x6 5026 // .. .. ==> 0XF8006078[19:16] = 0x00000006U 5027 // .. .. ==> MASK : 0x000F0000U VAL : 0x00060000U 5028 // .. .. reg_ddrc_t_ckesr = 0x4 5029 // .. .. ==> 0XF8006078[25:20] = 0x00000004U 5030 // .. .. ==> MASK : 0x03F00000U VAL : 0x00400000U 5031 // .. .. 5032 EMIT_MASKWRITE(0XF8006078, 0x03FFFFFFU ,0x00466111U), 5033 // .. .. reg_ddrc_t_ckpde = 0x2 5034 // .. .. ==> 0XF800607C[3:0] = 0x00000002U 5035 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000002U 5036 // .. .. reg_ddrc_t_ckpdx = 0x2 5037 // .. .. ==> 0XF800607C[7:4] = 0x00000002U 5038 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000020U 5039 // .. .. reg_ddrc_t_ckdpde = 0x2 5040 // .. .. ==> 0XF800607C[11:8] = 0x00000002U 5041 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U 5042 // .. .. reg_ddrc_t_ckdpdx = 0x2 5043 // .. .. ==> 0XF800607C[15:12] = 0x00000002U 5044 // .. .. ==> MASK : 0x0000F000U VAL : 0x00002000U 5045 // .. .. reg_ddrc_t_ckcsx = 0x3 5046 // .. .. ==> 0XF800607C[19:16] = 0x00000003U 5047 // .. .. ==> MASK : 0x000F0000U VAL : 0x00030000U 5048 // .. .. 5049 EMIT_MASKWRITE(0XF800607C, 0x000FFFFFU ,0x00032222U), 5050 // .. .. refresh_timer0_start_value_x32 = 0x0 5051 // .. .. ==> 0XF80060A0[11:0] = 0x00000000U 5052 // .. .. ==> MASK : 0x00000FFFU VAL : 0x00000000U 5053 // .. .. refresh_timer1_start_value_x32 = 0x8 5054 // .. .. ==> 0XF80060A0[23:12] = 0x00000008U 5055 // .. .. ==> MASK : 0x00FFF000U VAL : 0x00008000U 5056 // .. .. 5057 EMIT_MASKWRITE(0XF80060A0, 0x00FFFFFFU ,0x00008000U), 5058 // .. .. reg_ddrc_dis_auto_zq = 0x0 5059 // .. .. ==> 0XF80060A4[0:0] = 0x00000000U 5060 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 5061 // .. .. reg_ddrc_ddr3 = 0x1 5062 // .. .. ==> 0XF80060A4[1:1] = 0x00000001U 5063 // .. .. ==> MASK : 0x00000002U VAL : 0x00000002U 5064 // .. .. reg_ddrc_t_mod = 0x200 5065 // .. .. ==> 0XF80060A4[11:2] = 0x00000200U 5066 // .. .. ==> MASK : 0x00000FFCU VAL : 0x00000800U 5067 // .. .. reg_ddrc_t_zq_long_nop = 0x200 5068 // .. .. ==> 0XF80060A4[21:12] = 0x00000200U 5069 // .. .. ==> MASK : 0x003FF000U VAL : 0x00200000U 5070 // .. .. reg_ddrc_t_zq_short_nop = 0x40 5071 // .. .. ==> 0XF80060A4[31:22] = 0x00000040U 5072 // .. .. ==> MASK : 0xFFC00000U VAL : 0x10000000U 5073 // .. .. 5074 EMIT_MASKWRITE(0XF80060A4, 0xFFFFFFFFU ,0x10200802U), 5075 // .. .. t_zq_short_interval_x1024 = 0xcb73 5076 // .. .. ==> 0XF80060A8[19:0] = 0x0000CB73U 5077 // .. .. ==> MASK : 0x000FFFFFU VAL : 0x0000CB73U 5078 // .. .. dram_rstn_x1024 = 0x69 5079 // .. .. ==> 0XF80060A8[27:20] = 0x00000069U 5080 // .. .. ==> MASK : 0x0FF00000U VAL : 0x06900000U 5081 // .. .. 5082 EMIT_MASKWRITE(0XF80060A8, 0x0FFFFFFFU ,0x0690CB73U), 5083 // .. .. deeppowerdown_en = 0x0 5084 // .. .. ==> 0XF80060AC[0:0] = 0x00000000U 5085 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 5086 // .. .. deeppowerdown_to_x1024 = 0xff 5087 // .. .. ==> 0XF80060AC[8:1] = 0x000000FFU 5088 // .. .. ==> MASK : 0x000001FEU VAL : 0x000001FEU 5089 // .. .. 5090 EMIT_MASKWRITE(0XF80060AC, 0x000001FFU ,0x000001FEU), 5091 // .. .. dfi_wrlvl_max_x1024 = 0xfff 5092 // .. .. ==> 0XF80060B0[11:0] = 0x00000FFFU 5093 // .. .. ==> MASK : 0x00000FFFU VAL : 0x00000FFFU 5094 // .. .. dfi_rdlvl_max_x1024 = 0xfff 5095 // .. .. ==> 0XF80060B0[23:12] = 0x00000FFFU 5096 // .. .. ==> MASK : 0x00FFF000U VAL : 0x00FFF000U 5097 // .. .. ddrc_reg_twrlvl_max_error = 0x0 5098 // .. .. ==> 0XF80060B0[24:24] = 0x00000000U 5099 // .. .. ==> MASK : 0x01000000U VAL : 0x00000000U 5100 // .. .. ddrc_reg_trdlvl_max_error = 0x0 5101 // .. .. ==> 0XF80060B0[25:25] = 0x00000000U 5102 // .. .. ==> MASK : 0x02000000U VAL : 0x00000000U 5103 // .. .. reg_ddrc_dfi_wr_level_en = 0x1 5104 // .. .. ==> 0XF80060B0[26:26] = 0x00000001U 5105 // .. .. ==> MASK : 0x04000000U VAL : 0x04000000U 5106 // .. .. reg_ddrc_dfi_rd_dqs_gate_level = 0x1 5107 // .. .. ==> 0XF80060B0[27:27] = 0x00000001U 5108 // .. .. ==> MASK : 0x08000000U VAL : 0x08000000U 5109 // .. .. reg_ddrc_dfi_rd_data_eye_train = 0x1 5110 // .. .. ==> 0XF80060B0[28:28] = 0x00000001U 5111 // .. .. ==> MASK : 0x10000000U VAL : 0x10000000U 5112 // .. .. 5113 EMIT_MASKWRITE(0XF80060B0, 0x1FFFFFFFU ,0x1CFFFFFFU), 5114 // .. .. reg_ddrc_2t_delay = 0x0 5115 // .. .. ==> 0XF80060B4[8:0] = 0x00000000U 5116 // .. .. ==> MASK : 0x000001FFU VAL : 0x00000000U 5117 // .. .. reg_ddrc_skip_ocd = 0x1 5118 // .. .. ==> 0XF80060B4[9:9] = 0x00000001U 5119 // .. .. ==> MASK : 0x00000200U VAL : 0x00000200U 5120 // .. .. reg_ddrc_dis_pre_bypass = 0x0 5121 // .. .. ==> 0XF80060B4[10:10] = 0x00000000U 5122 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 5123 // .. .. 5124 EMIT_MASKWRITE(0XF80060B4, 0x000007FFU ,0x00000200U), 5125 // .. .. reg_ddrc_dfi_t_rddata_en = 0x6 5126 // .. .. ==> 0XF80060B8[4:0] = 0x00000006U 5127 // .. .. ==> MASK : 0x0000001FU VAL : 0x00000006U 5128 // .. .. reg_ddrc_dfi_t_ctrlup_min = 0x3 5129 // .. .. ==> 0XF80060B8[14:5] = 0x00000003U 5130 // .. .. ==> MASK : 0x00007FE0U VAL : 0x00000060U 5131 // .. .. reg_ddrc_dfi_t_ctrlup_max = 0x40 5132 // .. .. ==> 0XF80060B8[24:15] = 0x00000040U 5133 // .. .. ==> MASK : 0x01FF8000U VAL : 0x00200000U 5134 // .. .. 5135 EMIT_MASKWRITE(0XF80060B8, 0x01FFFFFFU ,0x00200066U), 5136 // .. .. START: RESET ECC ERROR 5137 // .. .. Clear_Uncorrectable_DRAM_ECC_error = 1 5138 // .. .. ==> 0XF80060C4[0:0] = 0x00000001U 5139 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 5140 // .. .. Clear_Correctable_DRAM_ECC_error = 1 5141 // .. .. ==> 0XF80060C4[1:1] = 0x00000001U 5142 // .. .. ==> MASK : 0x00000002U VAL : 0x00000002U 5143 // .. .. 5144 EMIT_MASKWRITE(0XF80060C4, 0x00000003U ,0x00000003U), 5145 // .. .. FINISH: RESET ECC ERROR 5146 // .. .. Clear_Uncorrectable_DRAM_ECC_error = 0x0 5147 // .. .. ==> 0XF80060C4[0:0] = 0x00000000U 5148 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 5149 // .. .. Clear_Correctable_DRAM_ECC_error = 0x0 5150 // .. .. ==> 0XF80060C4[1:1] = 0x00000000U 5151 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 5152 // .. .. 5153 EMIT_MASKWRITE(0XF80060C4, 0x00000003U ,0x00000000U), 5154 // .. .. CORR_ECC_LOG_VALID = 0x0 5155 // .. .. ==> 0XF80060C8[0:0] = 0x00000000U 5156 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 5157 // .. .. ECC_CORRECTED_BIT_NUM = 0x0 5158 // .. .. ==> 0XF80060C8[7:1] = 0x00000000U 5159 // .. .. ==> MASK : 0x000000FEU VAL : 0x00000000U 5160 // .. .. 5161 EMIT_MASKWRITE(0XF80060C8, 0x000000FFU ,0x00000000U), 5162 // .. .. UNCORR_ECC_LOG_VALID = 0x0 5163 // .. .. ==> 0XF80060DC[0:0] = 0x00000000U 5164 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 5165 // .. .. 5166 EMIT_MASKWRITE(0XF80060DC, 0x00000001U ,0x00000000U), 5167 // .. .. STAT_NUM_CORR_ERR = 0x0 5168 // .. .. ==> 0XF80060F0[15:8] = 0x00000000U 5169 // .. .. ==> MASK : 0x0000FF00U VAL : 0x00000000U 5170 // .. .. STAT_NUM_UNCORR_ERR = 0x0 5171 // .. .. ==> 0XF80060F0[7:0] = 0x00000000U 5172 // .. .. ==> MASK : 0x000000FFU VAL : 0x00000000U 5173 // .. .. 5174 EMIT_MASKWRITE(0XF80060F0, 0x0000FFFFU ,0x00000000U), 5175 // .. .. reg_ddrc_ecc_mode = 0x0 5176 // .. .. ==> 0XF80060F4[2:0] = 0x00000000U 5177 // .. .. ==> MASK : 0x00000007U VAL : 0x00000000U 5178 // .. .. reg_ddrc_dis_scrub = 0x1 5179 // .. .. ==> 0XF80060F4[3:3] = 0x00000001U 5180 // .. .. ==> MASK : 0x00000008U VAL : 0x00000008U 5181 // .. .. 5182 EMIT_MASKWRITE(0XF80060F4, 0x0000000FU ,0x00000008U), 5183 // .. .. reg_phy_dif_on = 0x0 5184 // .. .. ==> 0XF8006114[3:0] = 0x00000000U 5185 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000000U 5186 // .. .. reg_phy_dif_off = 0x0 5187 // .. .. ==> 0XF8006114[7:4] = 0x00000000U 5188 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000000U 5189 // .. .. 5190 EMIT_MASKWRITE(0XF8006114, 0x000000FFU ,0x00000000U), 5191 // .. .. reg_phy_data_slice_in_use = 0x1 5192 // .. .. ==> 0XF8006118[0:0] = 0x00000001U 5193 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 5194 // .. .. reg_phy_rdlvl_inc_mode = 0x0 5195 // .. .. ==> 0XF8006118[1:1] = 0x00000000U 5196 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 5197 // .. .. reg_phy_gatelvl_inc_mode = 0x0 5198 // .. .. ==> 0XF8006118[2:2] = 0x00000000U 5199 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U 5200 // .. .. reg_phy_wrlvl_inc_mode = 0x0 5201 // .. .. ==> 0XF8006118[3:3] = 0x00000000U 5202 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U 5203 // .. .. reg_phy_board_lpbk_tx = 0x0 5204 // .. .. ==> 0XF8006118[4:4] = 0x00000000U 5205 // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U 5206 // .. .. reg_phy_board_lpbk_rx = 0x0 5207 // .. .. ==> 0XF8006118[5:5] = 0x00000000U 5208 // .. .. ==> MASK : 0x00000020U VAL : 0x00000000U 5209 // .. .. reg_phy_bist_shift_dq = 0x0 5210 // .. .. ==> 0XF8006118[14:6] = 0x00000000U 5211 // .. .. ==> MASK : 0x00007FC0U VAL : 0x00000000U 5212 // .. .. reg_phy_bist_err_clr = 0x0 5213 // .. .. ==> 0XF8006118[23:15] = 0x00000000U 5214 // .. .. ==> MASK : 0x00FF8000U VAL : 0x00000000U 5215 // .. .. reg_phy_dq_offset = 0x40 5216 // .. .. ==> 0XF8006118[30:24] = 0x00000040U 5217 // .. .. ==> MASK : 0x7F000000U VAL : 0x40000000U 5218 // .. .. 5219 EMIT_MASKWRITE(0XF8006118, 0x7FFFFFFFU ,0x40000001U), 5220 // .. .. reg_phy_data_slice_in_use = 0x1 5221 // .. .. ==> 0XF800611C[0:0] = 0x00000001U 5222 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 5223 // .. .. reg_phy_rdlvl_inc_mode = 0x0 5224 // .. .. ==> 0XF800611C[1:1] = 0x00000000U 5225 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 5226 // .. .. reg_phy_gatelvl_inc_mode = 0x0 5227 // .. .. ==> 0XF800611C[2:2] = 0x00000000U 5228 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U 5229 // .. .. reg_phy_wrlvl_inc_mode = 0x0 5230 // .. .. ==> 0XF800611C[3:3] = 0x00000000U 5231 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U 5232 // .. .. reg_phy_board_lpbk_tx = 0x0 5233 // .. .. ==> 0XF800611C[4:4] = 0x00000000U 5234 // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U 5235 // .. .. reg_phy_board_lpbk_rx = 0x0 5236 // .. .. ==> 0XF800611C[5:5] = 0x00000000U 5237 // .. .. ==> MASK : 0x00000020U VAL : 0x00000000U 5238 // .. .. reg_phy_bist_shift_dq = 0x0 5239 // .. .. ==> 0XF800611C[14:6] = 0x00000000U 5240 // .. .. ==> MASK : 0x00007FC0U VAL : 0x00000000U 5241 // .. .. reg_phy_bist_err_clr = 0x0 5242 // .. .. ==> 0XF800611C[23:15] = 0x00000000U 5243 // .. .. ==> MASK : 0x00FF8000U VAL : 0x00000000U 5244 // .. .. reg_phy_dq_offset = 0x40 5245 // .. .. ==> 0XF800611C[30:24] = 0x00000040U 5246 // .. .. ==> MASK : 0x7F000000U VAL : 0x40000000U 5247 // .. .. 5248 EMIT_MASKWRITE(0XF800611C, 0x7FFFFFFFU ,0x40000001U), 5249 // .. .. reg_phy_data_slice_in_use = 0x1 5250 // .. .. ==> 0XF8006120[0:0] = 0x00000001U 5251 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 5252 // .. .. reg_phy_rdlvl_inc_mode = 0x0 5253 // .. .. ==> 0XF8006120[1:1] = 0x00000000U 5254 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 5255 // .. .. reg_phy_gatelvl_inc_mode = 0x0 5256 // .. .. ==> 0XF8006120[2:2] = 0x00000000U 5257 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U 5258 // .. .. reg_phy_wrlvl_inc_mode = 0x0 5259 // .. .. ==> 0XF8006120[3:3] = 0x00000000U 5260 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U 5261 // .. .. reg_phy_board_lpbk_tx = 0x0 5262 // .. .. ==> 0XF8006120[4:4] = 0x00000000U 5263 // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U 5264 // .. .. reg_phy_board_lpbk_rx = 0x0 5265 // .. .. ==> 0XF8006120[5:5] = 0x00000000U 5266 // .. .. ==> MASK : 0x00000020U VAL : 0x00000000U 5267 // .. .. reg_phy_bist_shift_dq = 0x0 5268 // .. .. ==> 0XF8006120[14:6] = 0x00000000U 5269 // .. .. ==> MASK : 0x00007FC0U VAL : 0x00000000U 5270 // .. .. reg_phy_bist_err_clr = 0x0 5271 // .. .. ==> 0XF8006120[23:15] = 0x00000000U 5272 // .. .. ==> MASK : 0x00FF8000U VAL : 0x00000000U 5273 // .. .. reg_phy_dq_offset = 0x40 5274 // .. .. ==> 0XF8006120[30:24] = 0x00000040U 5275 // .. .. ==> MASK : 0x7F000000U VAL : 0x40000000U 5276 // .. .. reg_phy_data_slice_in_use = 0x1 5277 // .. .. ==> 0XF8006120[0:0] = 0x00000001U 5278 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 5279 // .. .. reg_phy_rdlvl_inc_mode = 0x0 5280 // .. .. ==> 0XF8006120[1:1] = 0x00000000U 5281 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 5282 // .. .. reg_phy_gatelvl_inc_mode = 0x0 5283 // .. .. ==> 0XF8006120[2:2] = 0x00000000U 5284 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U 5285 // .. .. reg_phy_wrlvl_inc_mode = 0x0 5286 // .. .. ==> 0XF8006120[3:3] = 0x00000000U 5287 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U 5288 // .. .. reg_phy_board_lpbk_tx = 0x0 5289 // .. .. ==> 0XF8006120[4:4] = 0x00000000U 5290 // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U 5291 // .. .. reg_phy_board_lpbk_rx = 0x0 5292 // .. .. ==> 0XF8006120[5:5] = 0x00000000U 5293 // .. .. ==> MASK : 0x00000020U VAL : 0x00000000U 5294 // .. .. reg_phy_bist_shift_dq = 0x0 5295 // .. .. ==> 0XF8006120[14:6] = 0x00000000U 5296 // .. .. ==> MASK : 0x00007FC0U VAL : 0x00000000U 5297 // .. .. reg_phy_bist_err_clr = 0x0 5298 // .. .. ==> 0XF8006120[23:15] = 0x00000000U 5299 // .. .. ==> MASK : 0x00FF8000U VAL : 0x00000000U 5300 // .. .. reg_phy_dq_offset = 0x40 5301 // .. .. ==> 0XF8006120[30:24] = 0x00000040U 5302 // .. .. ==> MASK : 0x7F000000U VAL : 0x40000000U 5303 // .. .. 5304 EMIT_MASKWRITE(0XF8006120, 0x7FFFFFFFU ,0x40000001U), 5305 // .. .. reg_phy_data_slice_in_use = 0x1 5306 // .. .. ==> 0XF8006124[0:0] = 0x00000001U 5307 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 5308 // .. .. reg_phy_rdlvl_inc_mode = 0x0 5309 // .. .. ==> 0XF8006124[1:1] = 0x00000000U 5310 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 5311 // .. .. reg_phy_gatelvl_inc_mode = 0x0 5312 // .. .. ==> 0XF8006124[2:2] = 0x00000000U 5313 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U 5314 // .. .. reg_phy_wrlvl_inc_mode = 0x0 5315 // .. .. ==> 0XF8006124[3:3] = 0x00000000U 5316 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U 5317 // .. .. reg_phy_board_lpbk_tx = 0x0 5318 // .. .. ==> 0XF8006124[4:4] = 0x00000000U 5319 // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U 5320 // .. .. reg_phy_board_lpbk_rx = 0x0 5321 // .. .. ==> 0XF8006124[5:5] = 0x00000000U 5322 // .. .. ==> MASK : 0x00000020U VAL : 0x00000000U 5323 // .. .. reg_phy_bist_shift_dq = 0x0 5324 // .. .. ==> 0XF8006124[14:6] = 0x00000000U 5325 // .. .. ==> MASK : 0x00007FC0U VAL : 0x00000000U 5326 // .. .. reg_phy_bist_err_clr = 0x0 5327 // .. .. ==> 0XF8006124[23:15] = 0x00000000U 5328 // .. .. ==> MASK : 0x00FF8000U VAL : 0x00000000U 5329 // .. .. reg_phy_dq_offset = 0x40 5330 // .. .. ==> 0XF8006124[30:24] = 0x00000040U 5331 // .. .. ==> MASK : 0x7F000000U VAL : 0x40000000U 5332 // .. .. 5333 EMIT_MASKWRITE(0XF8006124, 0x7FFFFFFFU ,0x40000001U), 5334 // .. .. reg_phy_wrlvl_init_ratio = 0x3 5335 // .. .. ==> 0XF800612C[9:0] = 0x00000003U 5336 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000003U 5337 // .. .. reg_phy_gatelvl_init_ratio = 0xcf 5338 // .. .. ==> 0XF800612C[19:10] = 0x000000CFU 5339 // .. .. ==> MASK : 0x000FFC00U VAL : 0x00033C00U 5340 // .. .. 5341 EMIT_MASKWRITE(0XF800612C, 0x000FFFFFU ,0x00033C03U), 5342 // .. .. reg_phy_wrlvl_init_ratio = 0x3 5343 // .. .. ==> 0XF8006130[9:0] = 0x00000003U 5344 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000003U 5345 // .. .. reg_phy_gatelvl_init_ratio = 0xd0 5346 // .. .. ==> 0XF8006130[19:10] = 0x000000D0U 5347 // .. .. ==> MASK : 0x000FFC00U VAL : 0x00034000U 5348 // .. .. 5349 EMIT_MASKWRITE(0XF8006130, 0x000FFFFFU ,0x00034003U), 5350 // .. .. reg_phy_wrlvl_init_ratio = 0x0 5351 // .. .. ==> 0XF8006134[9:0] = 0x00000000U 5352 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000000U 5353 // .. .. reg_phy_gatelvl_init_ratio = 0xbd 5354 // .. .. ==> 0XF8006134[19:10] = 0x000000BDU 5355 // .. .. ==> MASK : 0x000FFC00U VAL : 0x0002F400U 5356 // .. .. 5357 EMIT_MASKWRITE(0XF8006134, 0x000FFFFFU ,0x0002F400U), 5358 // .. .. reg_phy_wrlvl_init_ratio = 0x0 5359 // .. .. ==> 0XF8006138[9:0] = 0x00000000U 5360 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000000U 5361 // .. .. reg_phy_gatelvl_init_ratio = 0xc1 5362 // .. .. ==> 0XF8006138[19:10] = 0x000000C1U 5363 // .. .. ==> MASK : 0x000FFC00U VAL : 0x00030400U 5364 // .. .. 5365 EMIT_MASKWRITE(0XF8006138, 0x000FFFFFU ,0x00030400U), 5366 // .. .. reg_phy_rd_dqs_slave_ratio = 0x35 5367 // .. .. ==> 0XF8006140[9:0] = 0x00000035U 5368 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000035U 5369 // .. .. reg_phy_rd_dqs_slave_force = 0x0 5370 // .. .. ==> 0XF8006140[10:10] = 0x00000000U 5371 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 5372 // .. .. reg_phy_rd_dqs_slave_delay = 0x0 5373 // .. .. ==> 0XF8006140[19:11] = 0x00000000U 5374 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 5375 // .. .. 5376 EMIT_MASKWRITE(0XF8006140, 0x000FFFFFU ,0x00000035U), 5377 // .. .. reg_phy_rd_dqs_slave_ratio = 0x35 5378 // .. .. ==> 0XF8006144[9:0] = 0x00000035U 5379 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000035U 5380 // .. .. reg_phy_rd_dqs_slave_force = 0x0 5381 // .. .. ==> 0XF8006144[10:10] = 0x00000000U 5382 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 5383 // .. .. reg_phy_rd_dqs_slave_delay = 0x0 5384 // .. .. ==> 0XF8006144[19:11] = 0x00000000U 5385 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 5386 // .. .. 5387 EMIT_MASKWRITE(0XF8006144, 0x000FFFFFU ,0x00000035U), 5388 // .. .. reg_phy_rd_dqs_slave_ratio = 0x35 5389 // .. .. ==> 0XF8006148[9:0] = 0x00000035U 5390 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000035U 5391 // .. .. reg_phy_rd_dqs_slave_force = 0x0 5392 // .. .. ==> 0XF8006148[10:10] = 0x00000000U 5393 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 5394 // .. .. reg_phy_rd_dqs_slave_delay = 0x0 5395 // .. .. ==> 0XF8006148[19:11] = 0x00000000U 5396 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 5397 // .. .. 5398 EMIT_MASKWRITE(0XF8006148, 0x000FFFFFU ,0x00000035U), 5399 // .. .. reg_phy_rd_dqs_slave_ratio = 0x35 5400 // .. .. ==> 0XF800614C[9:0] = 0x00000035U 5401 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000035U 5402 // .. .. reg_phy_rd_dqs_slave_force = 0x0 5403 // .. .. ==> 0XF800614C[10:10] = 0x00000000U 5404 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 5405 // .. .. reg_phy_rd_dqs_slave_delay = 0x0 5406 // .. .. ==> 0XF800614C[19:11] = 0x00000000U 5407 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 5408 // .. .. 5409 EMIT_MASKWRITE(0XF800614C, 0x000FFFFFU ,0x00000035U), 5410 // .. .. reg_phy_wr_dqs_slave_ratio = 0x83 5411 // .. .. ==> 0XF8006154[9:0] = 0x00000083U 5412 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000083U 5413 // .. .. reg_phy_wr_dqs_slave_force = 0x0 5414 // .. .. ==> 0XF8006154[10:10] = 0x00000000U 5415 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 5416 // .. .. reg_phy_wr_dqs_slave_delay = 0x0 5417 // .. .. ==> 0XF8006154[19:11] = 0x00000000U 5418 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 5419 // .. .. 5420 EMIT_MASKWRITE(0XF8006154, 0x000FFFFFU ,0x00000083U), 5421 // .. .. reg_phy_wr_dqs_slave_ratio = 0x83 5422 // .. .. ==> 0XF8006158[9:0] = 0x00000083U 5423 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000083U 5424 // .. .. reg_phy_wr_dqs_slave_force = 0x0 5425 // .. .. ==> 0XF8006158[10:10] = 0x00000000U 5426 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 5427 // .. .. reg_phy_wr_dqs_slave_delay = 0x0 5428 // .. .. ==> 0XF8006158[19:11] = 0x00000000U 5429 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 5430 // .. .. 5431 EMIT_MASKWRITE(0XF8006158, 0x000FFFFFU ,0x00000083U), 5432 // .. .. reg_phy_wr_dqs_slave_ratio = 0x7f 5433 // .. .. ==> 0XF800615C[9:0] = 0x0000007FU 5434 // .. .. ==> MASK : 0x000003FFU VAL : 0x0000007FU 5435 // .. .. reg_phy_wr_dqs_slave_force = 0x0 5436 // .. .. ==> 0XF800615C[10:10] = 0x00000000U 5437 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 5438 // .. .. reg_phy_wr_dqs_slave_delay = 0x0 5439 // .. .. ==> 0XF800615C[19:11] = 0x00000000U 5440 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 5441 // .. .. 5442 EMIT_MASKWRITE(0XF800615C, 0x000FFFFFU ,0x0000007FU), 5443 // .. .. reg_phy_wr_dqs_slave_ratio = 0x78 5444 // .. .. ==> 0XF8006160[9:0] = 0x00000078U 5445 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000078U 5446 // .. .. reg_phy_wr_dqs_slave_force = 0x0 5447 // .. .. ==> 0XF8006160[10:10] = 0x00000000U 5448 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 5449 // .. .. reg_phy_wr_dqs_slave_delay = 0x0 5450 // .. .. ==> 0XF8006160[19:11] = 0x00000000U 5451 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 5452 // .. .. 5453 EMIT_MASKWRITE(0XF8006160, 0x000FFFFFU ,0x00000078U), 5454 // .. .. reg_phy_fifo_we_slave_ratio = 0x124 5455 // .. .. ==> 0XF8006168[10:0] = 0x00000124U 5456 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000124U 5457 // .. .. reg_phy_fifo_we_in_force = 0x0 5458 // .. .. ==> 0XF8006168[11:11] = 0x00000000U 5459 // .. .. ==> MASK : 0x00000800U VAL : 0x00000000U 5460 // .. .. reg_phy_fifo_we_in_delay = 0x0 5461 // .. .. ==> 0XF8006168[20:12] = 0x00000000U 5462 // .. .. ==> MASK : 0x001FF000U VAL : 0x00000000U 5463 // .. .. 5464 EMIT_MASKWRITE(0XF8006168, 0x001FFFFFU ,0x00000124U), 5465 // .. .. reg_phy_fifo_we_slave_ratio = 0x125 5466 // .. .. ==> 0XF800616C[10:0] = 0x00000125U 5467 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000125U 5468 // .. .. reg_phy_fifo_we_in_force = 0x0 5469 // .. .. ==> 0XF800616C[11:11] = 0x00000000U 5470 // .. .. ==> MASK : 0x00000800U VAL : 0x00000000U 5471 // .. .. reg_phy_fifo_we_in_delay = 0x0 5472 // .. .. ==> 0XF800616C[20:12] = 0x00000000U 5473 // .. .. ==> MASK : 0x001FF000U VAL : 0x00000000U 5474 // .. .. 5475 EMIT_MASKWRITE(0XF800616C, 0x001FFFFFU ,0x00000125U), 5476 // .. .. reg_phy_fifo_we_slave_ratio = 0x112 5477 // .. .. ==> 0XF8006170[10:0] = 0x00000112U 5478 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000112U 5479 // .. .. reg_phy_fifo_we_in_force = 0x0 5480 // .. .. ==> 0XF8006170[11:11] = 0x00000000U 5481 // .. .. ==> MASK : 0x00000800U VAL : 0x00000000U 5482 // .. .. reg_phy_fifo_we_in_delay = 0x0 5483 // .. .. ==> 0XF8006170[20:12] = 0x00000000U 5484 // .. .. ==> MASK : 0x001FF000U VAL : 0x00000000U 5485 // .. .. 5486 EMIT_MASKWRITE(0XF8006170, 0x001FFFFFU ,0x00000112U), 5487 // .. .. reg_phy_fifo_we_slave_ratio = 0x116 5488 // .. .. ==> 0XF8006174[10:0] = 0x00000116U 5489 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000116U 5490 // .. .. reg_phy_fifo_we_in_force = 0x0 5491 // .. .. ==> 0XF8006174[11:11] = 0x00000000U 5492 // .. .. ==> MASK : 0x00000800U VAL : 0x00000000U 5493 // .. .. reg_phy_fifo_we_in_delay = 0x0 5494 // .. .. ==> 0XF8006174[20:12] = 0x00000000U 5495 // .. .. ==> MASK : 0x001FF000U VAL : 0x00000000U 5496 // .. .. 5497 EMIT_MASKWRITE(0XF8006174, 0x001FFFFFU ,0x00000116U), 5498 // .. .. reg_phy_wr_data_slave_ratio = 0xc3 5499 // .. .. ==> 0XF800617C[9:0] = 0x000000C3U 5500 // .. .. ==> MASK : 0x000003FFU VAL : 0x000000C3U 5501 // .. .. reg_phy_wr_data_slave_force = 0x0 5502 // .. .. ==> 0XF800617C[10:10] = 0x00000000U 5503 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 5504 // .. .. reg_phy_wr_data_slave_delay = 0x0 5505 // .. .. ==> 0XF800617C[19:11] = 0x00000000U 5506 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 5507 // .. .. 5508 EMIT_MASKWRITE(0XF800617C, 0x000FFFFFU ,0x000000C3U), 5509 // .. .. reg_phy_wr_data_slave_ratio = 0xc3 5510 // .. .. ==> 0XF8006180[9:0] = 0x000000C3U 5511 // .. .. ==> MASK : 0x000003FFU VAL : 0x000000C3U 5512 // .. .. reg_phy_wr_data_slave_force = 0x0 5513 // .. .. ==> 0XF8006180[10:10] = 0x00000000U 5514 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 5515 // .. .. reg_phy_wr_data_slave_delay = 0x0 5516 // .. .. ==> 0XF8006180[19:11] = 0x00000000U 5517 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 5518 // .. .. 5519 EMIT_MASKWRITE(0XF8006180, 0x000FFFFFU ,0x000000C3U), 5520 // .. .. reg_phy_wr_data_slave_ratio = 0xbf 5521 // .. .. ==> 0XF8006184[9:0] = 0x000000BFU 5522 // .. .. ==> MASK : 0x000003FFU VAL : 0x000000BFU 5523 // .. .. reg_phy_wr_data_slave_force = 0x0 5524 // .. .. ==> 0XF8006184[10:10] = 0x00000000U 5525 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 5526 // .. .. reg_phy_wr_data_slave_delay = 0x0 5527 // .. .. ==> 0XF8006184[19:11] = 0x00000000U 5528 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 5529 // .. .. 5530 EMIT_MASKWRITE(0XF8006184, 0x000FFFFFU ,0x000000BFU), 5531 // .. .. reg_phy_wr_data_slave_ratio = 0xb8 5532 // .. .. ==> 0XF8006188[9:0] = 0x000000B8U 5533 // .. .. ==> MASK : 0x000003FFU VAL : 0x000000B8U 5534 // .. .. reg_phy_wr_data_slave_force = 0x0 5535 // .. .. ==> 0XF8006188[10:10] = 0x00000000U 5536 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 5537 // .. .. reg_phy_wr_data_slave_delay = 0x0 5538 // .. .. ==> 0XF8006188[19:11] = 0x00000000U 5539 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 5540 // .. .. 5541 EMIT_MASKWRITE(0XF8006188, 0x000FFFFFU ,0x000000B8U), 5542 // .. .. reg_phy_loopback = 0x0 5543 // .. .. ==> 0XF8006190[0:0] = 0x00000000U 5544 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 5545 // .. .. reg_phy_bl2 = 0x0 5546 // .. .. ==> 0XF8006190[1:1] = 0x00000000U 5547 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 5548 // .. .. reg_phy_at_spd_atpg = 0x0 5549 // .. .. ==> 0XF8006190[2:2] = 0x00000000U 5550 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U 5551 // .. .. reg_phy_bist_enable = 0x0 5552 // .. .. ==> 0XF8006190[3:3] = 0x00000000U 5553 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U 5554 // .. .. reg_phy_bist_force_err = 0x0 5555 // .. .. ==> 0XF8006190[4:4] = 0x00000000U 5556 // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U 5557 // .. .. reg_phy_bist_mode = 0x0 5558 // .. .. ==> 0XF8006190[6:5] = 0x00000000U 5559 // .. .. ==> MASK : 0x00000060U VAL : 0x00000000U 5560 // .. .. reg_phy_invert_clkout = 0x1 5561 // .. .. ==> 0XF8006190[7:7] = 0x00000001U 5562 // .. .. ==> MASK : 0x00000080U VAL : 0x00000080U 5563 // .. .. reg_phy_all_dq_mpr_rd_resp = 0x0 5564 // .. .. ==> 0XF8006190[8:8] = 0x00000000U 5565 // .. .. ==> MASK : 0x00000100U VAL : 0x00000000U 5566 // .. .. reg_phy_sel_logic = 0x0 5567 // .. .. ==> 0XF8006190[9:9] = 0x00000000U 5568 // .. .. ==> MASK : 0x00000200U VAL : 0x00000000U 5569 // .. .. reg_phy_ctrl_slave_ratio = 0x100 5570 // .. .. ==> 0XF8006190[19:10] = 0x00000100U 5571 // .. .. ==> MASK : 0x000FFC00U VAL : 0x00040000U 5572 // .. .. reg_phy_ctrl_slave_force = 0x0 5573 // .. .. ==> 0XF8006190[20:20] = 0x00000000U 5574 // .. .. ==> MASK : 0x00100000U VAL : 0x00000000U 5575 // .. .. reg_phy_ctrl_slave_delay = 0x0 5576 // .. .. ==> 0XF8006190[27:21] = 0x00000000U 5577 // .. .. ==> MASK : 0x0FE00000U VAL : 0x00000000U 5578 // .. .. reg_phy_use_rank0_delays = 0x1 5579 // .. .. ==> 0XF8006190[28:28] = 0x00000001U 5580 // .. .. ==> MASK : 0x10000000U VAL : 0x10000000U 5581 // .. .. reg_phy_lpddr = 0x0 5582 // .. .. ==> 0XF8006190[29:29] = 0x00000000U 5583 // .. .. ==> MASK : 0x20000000U VAL : 0x00000000U 5584 // .. .. reg_phy_cmd_latency = 0x0 5585 // .. .. ==> 0XF8006190[30:30] = 0x00000000U 5586 // .. .. ==> MASK : 0x40000000U VAL : 0x00000000U 5587 // .. .. reg_phy_int_lpbk = 0x0 5588 // .. .. ==> 0XF8006190[31:31] = 0x00000000U 5589 // .. .. ==> MASK : 0x80000000U VAL : 0x00000000U 5590 // .. .. 5591 EMIT_MASKWRITE(0XF8006190, 0xFFFFFFFFU ,0x10040080U), 5592 // .. .. reg_phy_wr_rl_delay = 0x2 5593 // .. .. ==> 0XF8006194[4:0] = 0x00000002U 5594 // .. .. ==> MASK : 0x0000001FU VAL : 0x00000002U 5595 // .. .. reg_phy_rd_rl_delay = 0x4 5596 // .. .. ==> 0XF8006194[9:5] = 0x00000004U 5597 // .. .. ==> MASK : 0x000003E0U VAL : 0x00000080U 5598 // .. .. reg_phy_dll_lock_diff = 0xf 5599 // .. .. ==> 0XF8006194[13:10] = 0x0000000FU 5600 // .. .. ==> MASK : 0x00003C00U VAL : 0x00003C00U 5601 // .. .. reg_phy_use_wr_level = 0x1 5602 // .. .. ==> 0XF8006194[14:14] = 0x00000001U 5603 // .. .. ==> MASK : 0x00004000U VAL : 0x00004000U 5604 // .. .. reg_phy_use_rd_dqs_gate_level = 0x1 5605 // .. .. ==> 0XF8006194[15:15] = 0x00000001U 5606 // .. .. ==> MASK : 0x00008000U VAL : 0x00008000U 5607 // .. .. reg_phy_use_rd_data_eye_level = 0x1 5608 // .. .. ==> 0XF8006194[16:16] = 0x00000001U 5609 // .. .. ==> MASK : 0x00010000U VAL : 0x00010000U 5610 // .. .. reg_phy_dis_calib_rst = 0x0 5611 // .. .. ==> 0XF8006194[17:17] = 0x00000000U 5612 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 5613 // .. .. reg_phy_ctrl_slave_delay = 0x0 5614 // .. .. ==> 0XF8006194[19:18] = 0x00000000U 5615 // .. .. ==> MASK : 0x000C0000U VAL : 0x00000000U 5616 // .. .. 5617 EMIT_MASKWRITE(0XF8006194, 0x000FFFFFU ,0x0001FC82U), 5618 // .. .. reg_arb_page_addr_mask = 0x0 5619 // .. .. ==> 0XF8006204[31:0] = 0x00000000U 5620 // .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00000000U 5621 // .. .. 5622 EMIT_MASKWRITE(0XF8006204, 0xFFFFFFFFU ,0x00000000U), 5623 // .. .. reg_arb_pri_wr_portn = 0x3ff 5624 // .. .. ==> 0XF8006208[9:0] = 0x000003FFU 5625 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU 5626 // .. .. reg_arb_disable_aging_wr_portn = 0x0 5627 // .. .. ==> 0XF8006208[16:16] = 0x00000000U 5628 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 5629 // .. .. reg_arb_disable_urgent_wr_portn = 0x0 5630 // .. .. ==> 0XF8006208[17:17] = 0x00000000U 5631 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 5632 // .. .. reg_arb_dis_page_match_wr_portn = 0x0 5633 // .. .. ==> 0XF8006208[18:18] = 0x00000000U 5634 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U 5635 // .. .. reg_arb_dis_rmw_portn = 0x1 5636 // .. .. ==> 0XF8006208[19:19] = 0x00000001U 5637 // .. .. ==> MASK : 0x00080000U VAL : 0x00080000U 5638 // .. .. 5639 EMIT_MASKWRITE(0XF8006208, 0x000F03FFU ,0x000803FFU), 5640 // .. .. reg_arb_pri_wr_portn = 0x3ff 5641 // .. .. ==> 0XF800620C[9:0] = 0x000003FFU 5642 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU 5643 // .. .. reg_arb_disable_aging_wr_portn = 0x0 5644 // .. .. ==> 0XF800620C[16:16] = 0x00000000U 5645 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 5646 // .. .. reg_arb_disable_urgent_wr_portn = 0x0 5647 // .. .. ==> 0XF800620C[17:17] = 0x00000000U 5648 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 5649 // .. .. reg_arb_dis_page_match_wr_portn = 0x0 5650 // .. .. ==> 0XF800620C[18:18] = 0x00000000U 5651 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U 5652 // .. .. reg_arb_dis_rmw_portn = 0x1 5653 // .. .. ==> 0XF800620C[19:19] = 0x00000001U 5654 // .. .. ==> MASK : 0x00080000U VAL : 0x00080000U 5655 // .. .. 5656 EMIT_MASKWRITE(0XF800620C, 0x000F03FFU ,0x000803FFU), 5657 // .. .. reg_arb_pri_wr_portn = 0x3ff 5658 // .. .. ==> 0XF8006210[9:0] = 0x000003FFU 5659 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU 5660 // .. .. reg_arb_disable_aging_wr_portn = 0x0 5661 // .. .. ==> 0XF8006210[16:16] = 0x00000000U 5662 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 5663 // .. .. reg_arb_disable_urgent_wr_portn = 0x0 5664 // .. .. ==> 0XF8006210[17:17] = 0x00000000U 5665 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 5666 // .. .. reg_arb_dis_page_match_wr_portn = 0x0 5667 // .. .. ==> 0XF8006210[18:18] = 0x00000000U 5668 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U 5669 // .. .. reg_arb_dis_rmw_portn = 0x1 5670 // .. .. ==> 0XF8006210[19:19] = 0x00000001U 5671 // .. .. ==> MASK : 0x00080000U VAL : 0x00080000U 5672 // .. .. 5673 EMIT_MASKWRITE(0XF8006210, 0x000F03FFU ,0x000803FFU), 5674 // .. .. reg_arb_pri_wr_portn = 0x3ff 5675 // .. .. ==> 0XF8006214[9:0] = 0x000003FFU 5676 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU 5677 // .. .. reg_arb_disable_aging_wr_portn = 0x0 5678 // .. .. ==> 0XF8006214[16:16] = 0x00000000U 5679 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 5680 // .. .. reg_arb_disable_urgent_wr_portn = 0x0 5681 // .. .. ==> 0XF8006214[17:17] = 0x00000000U 5682 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 5683 // .. .. reg_arb_dis_page_match_wr_portn = 0x0 5684 // .. .. ==> 0XF8006214[18:18] = 0x00000000U 5685 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U 5686 // .. .. reg_arb_dis_rmw_portn = 0x1 5687 // .. .. ==> 0XF8006214[19:19] = 0x00000001U 5688 // .. .. ==> MASK : 0x00080000U VAL : 0x00080000U 5689 // .. .. 5690 EMIT_MASKWRITE(0XF8006214, 0x000F03FFU ,0x000803FFU), 5691 // .. .. reg_arb_pri_rd_portn = 0x3ff 5692 // .. .. ==> 0XF8006218[9:0] = 0x000003FFU 5693 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU 5694 // .. .. reg_arb_disable_aging_rd_portn = 0x0 5695 // .. .. ==> 0XF8006218[16:16] = 0x00000000U 5696 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 5697 // .. .. reg_arb_disable_urgent_rd_portn = 0x0 5698 // .. .. ==> 0XF8006218[17:17] = 0x00000000U 5699 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 5700 // .. .. reg_arb_dis_page_match_rd_portn = 0x0 5701 // .. .. ==> 0XF8006218[18:18] = 0x00000000U 5702 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U 5703 // .. .. reg_arb_set_hpr_rd_portn = 0x0 5704 // .. .. ==> 0XF8006218[19:19] = 0x00000000U 5705 // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U 5706 // .. .. 5707 EMIT_MASKWRITE(0XF8006218, 0x000F03FFU ,0x000003FFU), 5708 // .. .. reg_arb_pri_rd_portn = 0x3ff 5709 // .. .. ==> 0XF800621C[9:0] = 0x000003FFU 5710 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU 5711 // .. .. reg_arb_disable_aging_rd_portn = 0x0 5712 // .. .. ==> 0XF800621C[16:16] = 0x00000000U 5713 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 5714 // .. .. reg_arb_disable_urgent_rd_portn = 0x0 5715 // .. .. ==> 0XF800621C[17:17] = 0x00000000U 5716 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 5717 // .. .. reg_arb_dis_page_match_rd_portn = 0x0 5718 // .. .. ==> 0XF800621C[18:18] = 0x00000000U 5719 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U 5720 // .. .. reg_arb_set_hpr_rd_portn = 0x0 5721 // .. .. ==> 0XF800621C[19:19] = 0x00000000U 5722 // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U 5723 // .. .. 5724 EMIT_MASKWRITE(0XF800621C, 0x000F03FFU ,0x000003FFU), 5725 // .. .. reg_arb_pri_rd_portn = 0x3ff 5726 // .. .. ==> 0XF8006220[9:0] = 0x000003FFU 5727 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU 5728 // .. .. reg_arb_disable_aging_rd_portn = 0x0 5729 // .. .. ==> 0XF8006220[16:16] = 0x00000000U 5730 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 5731 // .. .. reg_arb_disable_urgent_rd_portn = 0x0 5732 // .. .. ==> 0XF8006220[17:17] = 0x00000000U 5733 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 5734 // .. .. reg_arb_dis_page_match_rd_portn = 0x0 5735 // .. .. ==> 0XF8006220[18:18] = 0x00000000U 5736 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U 5737 // .. .. reg_arb_set_hpr_rd_portn = 0x0 5738 // .. .. ==> 0XF8006220[19:19] = 0x00000000U 5739 // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U 5740 // .. .. 5741 EMIT_MASKWRITE(0XF8006220, 0x000F03FFU ,0x000003FFU), 5742 // .. .. reg_arb_pri_rd_portn = 0x3ff 5743 // .. .. ==> 0XF8006224[9:0] = 0x000003FFU 5744 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU 5745 // .. .. reg_arb_disable_aging_rd_portn = 0x0 5746 // .. .. ==> 0XF8006224[16:16] = 0x00000000U 5747 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 5748 // .. .. reg_arb_disable_urgent_rd_portn = 0x0 5749 // .. .. ==> 0XF8006224[17:17] = 0x00000000U 5750 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 5751 // .. .. reg_arb_dis_page_match_rd_portn = 0x0 5752 // .. .. ==> 0XF8006224[18:18] = 0x00000000U 5753 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U 5754 // .. .. reg_arb_set_hpr_rd_portn = 0x0 5755 // .. .. ==> 0XF8006224[19:19] = 0x00000000U 5756 // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U 5757 // .. .. 5758 EMIT_MASKWRITE(0XF8006224, 0x000F03FFU ,0x000003FFU), 5759 // .. .. reg_ddrc_lpddr2 = 0x0 5760 // .. .. ==> 0XF80062A8[0:0] = 0x00000000U 5761 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 5762 // .. .. reg_ddrc_per_bank_refresh = 0x0 5763 // .. .. ==> 0XF80062A8[1:1] = 0x00000000U 5764 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 5765 // .. .. reg_ddrc_derate_enable = 0x0 5766 // .. .. ==> 0XF80062A8[2:2] = 0x00000000U 5767 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U 5768 // .. .. reg_ddrc_mr4_margin = 0x0 5769 // .. .. ==> 0XF80062A8[11:4] = 0x00000000U 5770 // .. .. ==> MASK : 0x00000FF0U VAL : 0x00000000U 5771 // .. .. 5772 EMIT_MASKWRITE(0XF80062A8, 0x00000FF7U ,0x00000000U), 5773 // .. .. reg_ddrc_mr4_read_interval = 0x0 5774 // .. .. ==> 0XF80062AC[31:0] = 0x00000000U 5775 // .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00000000U 5776 // .. .. 5777 EMIT_MASKWRITE(0XF80062AC, 0xFFFFFFFFU ,0x00000000U), 5778 // .. .. reg_ddrc_min_stable_clock_x1 = 0x5 5779 // .. .. ==> 0XF80062B0[3:0] = 0x00000005U 5780 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000005U 5781 // .. .. reg_ddrc_idle_after_reset_x32 = 0x12 5782 // .. .. ==> 0XF80062B0[11:4] = 0x00000012U 5783 // .. .. ==> MASK : 0x00000FF0U VAL : 0x00000120U 5784 // .. .. reg_ddrc_t_mrw = 0x5 5785 // .. .. ==> 0XF80062B0[21:12] = 0x00000005U 5786 // .. .. ==> MASK : 0x003FF000U VAL : 0x00005000U 5787 // .. .. 5788 EMIT_MASKWRITE(0XF80062B0, 0x003FFFFFU ,0x00005125U), 5789 // .. .. reg_ddrc_max_auto_init_x1024 = 0xa8 5790 // .. .. ==> 0XF80062B4[7:0] = 0x000000A8U 5791 // .. .. ==> MASK : 0x000000FFU VAL : 0x000000A8U 5792 // .. .. reg_ddrc_dev_zqinit_x32 = 0x12 5793 // .. .. ==> 0XF80062B4[17:8] = 0x00000012U 5794 // .. .. ==> MASK : 0x0003FF00U VAL : 0x00001200U 5795 // .. .. 5796 EMIT_MASKWRITE(0XF80062B4, 0x0003FFFFU ,0x000012A8U), 5797 // .. .. START: POLL ON DCI STATUS 5798 // .. .. DONE = 1 5799 // .. .. ==> 0XF8000B74[13:13] = 0x00000001U 5800 // .. .. ==> MASK : 0x00002000U VAL : 0x00002000U 5801 // .. .. 5802 EMIT_MASKPOLL(0XF8000B74, 0x00002000U), 5803 // .. .. FINISH: POLL ON DCI STATUS 5804 // .. .. START: UNLOCK DDR 5805 // .. .. reg_ddrc_soft_rstb = 0x1 5806 // .. .. ==> 0XF8006000[0:0] = 0x00000001U 5807 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 5808 // .. .. reg_ddrc_powerdown_en = 0x0 5809 // .. .. ==> 0XF8006000[1:1] = 0x00000000U 5810 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 5811 // .. .. reg_ddrc_data_bus_width = 0x0 5812 // .. .. ==> 0XF8006000[3:2] = 0x00000000U 5813 // .. .. ==> MASK : 0x0000000CU VAL : 0x00000000U 5814 // .. .. reg_ddrc_burst8_refresh = 0x0 5815 // .. .. ==> 0XF8006000[6:4] = 0x00000000U 5816 // .. .. ==> MASK : 0x00000070U VAL : 0x00000000U 5817 // .. .. reg_ddrc_rdwr_idle_gap = 1 5818 // .. .. ==> 0XF8006000[13:7] = 0x00000001U 5819 // .. .. ==> MASK : 0x00003F80U VAL : 0x00000080U 5820 // .. .. reg_ddrc_dis_rd_bypass = 0x0 5821 // .. .. ==> 0XF8006000[14:14] = 0x00000000U 5822 // .. .. ==> MASK : 0x00004000U VAL : 0x00000000U 5823 // .. .. reg_ddrc_dis_act_bypass = 0x0 5824 // .. .. ==> 0XF8006000[15:15] = 0x00000000U 5825 // .. .. ==> MASK : 0x00008000U VAL : 0x00000000U 5826 // .. .. reg_ddrc_dis_auto_refresh = 0x0 5827 // .. .. ==> 0XF8006000[16:16] = 0x00000000U 5828 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 5829 // .. .. 5830 EMIT_MASKWRITE(0XF8006000, 0x0001FFFFU ,0x00000081U), 5831 // .. .. FINISH: UNLOCK DDR 5832 // .. .. START: CHECK DDR STATUS 5833 // .. .. ddrc_reg_operating_mode = 1 5834 // .. .. ==> 0XF8006054[2:0] = 0x00000001U 5835 // .. .. ==> MASK : 0x00000007U VAL : 0x00000001U 5836 // .. .. 5837 EMIT_MASKPOLL(0XF8006054, 0x00000007U), 5838 // .. .. FINISH: CHECK DDR STATUS 5839 // .. FINISH: DDR INITIALIZATION 5840 // FINISH: top 5841 // 5842 EMIT_EXIT(), 5843 5844 // 5845 }; 5846 5847 unsigned long ps7_mio_init_data_2_0[] = { 5848 // START: top 5849 // .. START: SLCR SETTINGS 5850 // .. UNLOCK_KEY = 0XDF0D 5851 // .. ==> 0XF8000008[15:0] = 0x0000DF0DU 5852 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU 5853 // .. 5854 EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU), 5855 // .. FINISH: SLCR SETTINGS 5856 // .. START: OCM REMAPPING 5857 // .. FINISH: OCM REMAPPING 5858 // .. START: DDRIOB SETTINGS 5859 // .. INP_POWER = 0x0 5860 // .. ==> 0XF8000B40[0:0] = 0x00000000U 5861 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 5862 // .. INP_TYPE = 0x0 5863 // .. ==> 0XF8000B40[2:1] = 0x00000000U 5864 // .. ==> MASK : 0x00000006U VAL : 0x00000000U 5865 // .. DCI_UPDATE = 0x0 5866 // .. ==> 0XF8000B40[3:3] = 0x00000000U 5867 // .. ==> MASK : 0x00000008U VAL : 0x00000000U 5868 // .. TERM_EN = 0x0 5869 // .. ==> 0XF8000B40[4:4] = 0x00000000U 5870 // .. ==> MASK : 0x00000010U VAL : 0x00000000U 5871 // .. DCR_TYPE = 0x0 5872 // .. ==> 0XF8000B40[6:5] = 0x00000000U 5873 // .. ==> MASK : 0x00000060U VAL : 0x00000000U 5874 // .. IBUF_DISABLE_MODE = 0x0 5875 // .. ==> 0XF8000B40[7:7] = 0x00000000U 5876 // .. ==> MASK : 0x00000080U VAL : 0x00000000U 5877 // .. TERM_DISABLE_MODE = 0x0 5878 // .. ==> 0XF8000B40[8:8] = 0x00000000U 5879 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 5880 // .. OUTPUT_EN = 0x3 5881 // .. ==> 0XF8000B40[10:9] = 0x00000003U 5882 // .. ==> MASK : 0x00000600U VAL : 0x00000600U 5883 // .. PULLUP_EN = 0x0 5884 // .. ==> 0XF8000B40[11:11] = 0x00000000U 5885 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 5886 // .. 5887 EMIT_MASKWRITE(0XF8000B40, 0x00000FFFU ,0x00000600U), 5888 // .. INP_POWER = 0x0 5889 // .. ==> 0XF8000B44[0:0] = 0x00000000U 5890 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 5891 // .. INP_TYPE = 0x0 5892 // .. ==> 0XF8000B44[2:1] = 0x00000000U 5893 // .. ==> MASK : 0x00000006U VAL : 0x00000000U 5894 // .. DCI_UPDATE = 0x0 5895 // .. ==> 0XF8000B44[3:3] = 0x00000000U 5896 // .. ==> MASK : 0x00000008U VAL : 0x00000000U 5897 // .. TERM_EN = 0x0 5898 // .. ==> 0XF8000B44[4:4] = 0x00000000U 5899 // .. ==> MASK : 0x00000010U VAL : 0x00000000U 5900 // .. DCR_TYPE = 0x0 5901 // .. ==> 0XF8000B44[6:5] = 0x00000000U 5902 // .. ==> MASK : 0x00000060U VAL : 0x00000000U 5903 // .. IBUF_DISABLE_MODE = 0x0 5904 // .. ==> 0XF8000B44[7:7] = 0x00000000U 5905 // .. ==> MASK : 0x00000080U VAL : 0x00000000U 5906 // .. TERM_DISABLE_MODE = 0x0 5907 // .. ==> 0XF8000B44[8:8] = 0x00000000U 5908 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 5909 // .. OUTPUT_EN = 0x3 5910 // .. ==> 0XF8000B44[10:9] = 0x00000003U 5911 // .. ==> MASK : 0x00000600U VAL : 0x00000600U 5912 // .. PULLUP_EN = 0x0 5913 // .. ==> 0XF8000B44[11:11] = 0x00000000U 5914 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 5915 // .. 5916 EMIT_MASKWRITE(0XF8000B44, 0x00000FFFU ,0x00000600U), 5917 // .. INP_POWER = 0x0 5918 // .. ==> 0XF8000B48[0:0] = 0x00000000U 5919 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 5920 // .. INP_TYPE = 0x1 5921 // .. ==> 0XF8000B48[2:1] = 0x00000001U 5922 // .. ==> MASK : 0x00000006U VAL : 0x00000002U 5923 // .. DCI_UPDATE = 0x0 5924 // .. ==> 0XF8000B48[3:3] = 0x00000000U 5925 // .. ==> MASK : 0x00000008U VAL : 0x00000000U 5926 // .. TERM_EN = 0x1 5927 // .. ==> 0XF8000B48[4:4] = 0x00000001U 5928 // .. ==> MASK : 0x00000010U VAL : 0x00000010U 5929 // .. DCR_TYPE = 0x3 5930 // .. ==> 0XF8000B48[6:5] = 0x00000003U 5931 // .. ==> MASK : 0x00000060U VAL : 0x00000060U 5932 // .. IBUF_DISABLE_MODE = 0 5933 // .. ==> 0XF8000B48[7:7] = 0x00000000U 5934 // .. ==> MASK : 0x00000080U VAL : 0x00000000U 5935 // .. TERM_DISABLE_MODE = 0 5936 // .. ==> 0XF8000B48[8:8] = 0x00000000U 5937 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 5938 // .. OUTPUT_EN = 0x3 5939 // .. ==> 0XF8000B48[10:9] = 0x00000003U 5940 // .. ==> MASK : 0x00000600U VAL : 0x00000600U 5941 // .. PULLUP_EN = 0x0 5942 // .. ==> 0XF8000B48[11:11] = 0x00000000U 5943 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 5944 // .. 5945 EMIT_MASKWRITE(0XF8000B48, 0x00000FFFU ,0x00000672U), 5946 // .. INP_POWER = 0x0 5947 // .. ==> 0XF8000B4C[0:0] = 0x00000000U 5948 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 5949 // .. INP_TYPE = 0x1 5950 // .. ==> 0XF8000B4C[2:1] = 0x00000001U 5951 // .. ==> MASK : 0x00000006U VAL : 0x00000002U 5952 // .. DCI_UPDATE = 0x0 5953 // .. ==> 0XF8000B4C[3:3] = 0x00000000U 5954 // .. ==> MASK : 0x00000008U VAL : 0x00000000U 5955 // .. TERM_EN = 0x1 5956 // .. ==> 0XF8000B4C[4:4] = 0x00000001U 5957 // .. ==> MASK : 0x00000010U VAL : 0x00000010U 5958 // .. DCR_TYPE = 0x3 5959 // .. ==> 0XF8000B4C[6:5] = 0x00000003U 5960 // .. ==> MASK : 0x00000060U VAL : 0x00000060U 5961 // .. IBUF_DISABLE_MODE = 0 5962 // .. ==> 0XF8000B4C[7:7] = 0x00000000U 5963 // .. ==> MASK : 0x00000080U VAL : 0x00000000U 5964 // .. TERM_DISABLE_MODE = 0 5965 // .. ==> 0XF8000B4C[8:8] = 0x00000000U 5966 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 5967 // .. OUTPUT_EN = 0x3 5968 // .. ==> 0XF8000B4C[10:9] = 0x00000003U 5969 // .. ==> MASK : 0x00000600U VAL : 0x00000600U 5970 // .. PULLUP_EN = 0x0 5971 // .. ==> 0XF8000B4C[11:11] = 0x00000000U 5972 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 5973 // .. 5974 EMIT_MASKWRITE(0XF8000B4C, 0x00000FFFU ,0x00000672U), 5975 // .. INP_POWER = 0x0 5976 // .. ==> 0XF8000B50[0:0] = 0x00000000U 5977 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 5978 // .. INP_TYPE = 0x2 5979 // .. ==> 0XF8000B50[2:1] = 0x00000002U 5980 // .. ==> MASK : 0x00000006U VAL : 0x00000004U 5981 // .. DCI_UPDATE = 0x0 5982 // .. ==> 0XF8000B50[3:3] = 0x00000000U 5983 // .. ==> MASK : 0x00000008U VAL : 0x00000000U 5984 // .. TERM_EN = 0x1 5985 // .. ==> 0XF8000B50[4:4] = 0x00000001U 5986 // .. ==> MASK : 0x00000010U VAL : 0x00000010U 5987 // .. DCR_TYPE = 0x3 5988 // .. ==> 0XF8000B50[6:5] = 0x00000003U 5989 // .. ==> MASK : 0x00000060U VAL : 0x00000060U 5990 // .. IBUF_DISABLE_MODE = 0 5991 // .. ==> 0XF8000B50[7:7] = 0x00000000U 5992 // .. ==> MASK : 0x00000080U VAL : 0x00000000U 5993 // .. TERM_DISABLE_MODE = 0 5994 // .. ==> 0XF8000B50[8:8] = 0x00000000U 5995 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 5996 // .. OUTPUT_EN = 0x3 5997 // .. ==> 0XF8000B50[10:9] = 0x00000003U 5998 // .. ==> MASK : 0x00000600U VAL : 0x00000600U 5999 // .. PULLUP_EN = 0x0 6000 // .. ==> 0XF8000B50[11:11] = 0x00000000U 6001 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 6002 // .. 6003 EMIT_MASKWRITE(0XF8000B50, 0x00000FFFU ,0x00000674U), 6004 // .. INP_POWER = 0x0 6005 // .. ==> 0XF8000B54[0:0] = 0x00000000U 6006 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 6007 // .. INP_TYPE = 0x2 6008 // .. ==> 0XF8000B54[2:1] = 0x00000002U 6009 // .. ==> MASK : 0x00000006U VAL : 0x00000004U 6010 // .. DCI_UPDATE = 0x0 6011 // .. ==> 0XF8000B54[3:3] = 0x00000000U 6012 // .. ==> MASK : 0x00000008U VAL : 0x00000000U 6013 // .. TERM_EN = 0x1 6014 // .. ==> 0XF8000B54[4:4] = 0x00000001U 6015 // .. ==> MASK : 0x00000010U VAL : 0x00000010U 6016 // .. DCR_TYPE = 0x3 6017 // .. ==> 0XF8000B54[6:5] = 0x00000003U 6018 // .. ==> MASK : 0x00000060U VAL : 0x00000060U 6019 // .. IBUF_DISABLE_MODE = 0 6020 // .. ==> 0XF8000B54[7:7] = 0x00000000U 6021 // .. ==> MASK : 0x00000080U VAL : 0x00000000U 6022 // .. TERM_DISABLE_MODE = 0 6023 // .. ==> 0XF8000B54[8:8] = 0x00000000U 6024 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 6025 // .. OUTPUT_EN = 0x3 6026 // .. ==> 0XF8000B54[10:9] = 0x00000003U 6027 // .. ==> MASK : 0x00000600U VAL : 0x00000600U 6028 // .. PULLUP_EN = 0x0 6029 // .. ==> 0XF8000B54[11:11] = 0x00000000U 6030 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 6031 // .. 6032 EMIT_MASKWRITE(0XF8000B54, 0x00000FFFU ,0x00000674U), 6033 // .. INP_POWER = 0x0 6034 // .. ==> 0XF8000B58[0:0] = 0x00000000U 6035 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 6036 // .. INP_TYPE = 0x0 6037 // .. ==> 0XF8000B58[2:1] = 0x00000000U 6038 // .. ==> MASK : 0x00000006U VAL : 0x00000000U 6039 // .. DCI_UPDATE = 0x0 6040 // .. ==> 0XF8000B58[3:3] = 0x00000000U 6041 // .. ==> MASK : 0x00000008U VAL : 0x00000000U 6042 // .. TERM_EN = 0x0 6043 // .. ==> 0XF8000B58[4:4] = 0x00000000U 6044 // .. ==> MASK : 0x00000010U VAL : 0x00000000U 6045 // .. DCR_TYPE = 0x0 6046 // .. ==> 0XF8000B58[6:5] = 0x00000000U 6047 // .. ==> MASK : 0x00000060U VAL : 0x00000000U 6048 // .. IBUF_DISABLE_MODE = 0x0 6049 // .. ==> 0XF8000B58[7:7] = 0x00000000U 6050 // .. ==> MASK : 0x00000080U VAL : 0x00000000U 6051 // .. TERM_DISABLE_MODE = 0x0 6052 // .. ==> 0XF8000B58[8:8] = 0x00000000U 6053 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 6054 // .. OUTPUT_EN = 0x3 6055 // .. ==> 0XF8000B58[10:9] = 0x00000003U 6056 // .. ==> MASK : 0x00000600U VAL : 0x00000600U 6057 // .. PULLUP_EN = 0x0 6058 // .. ==> 0XF8000B58[11:11] = 0x00000000U 6059 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 6060 // .. 6061 EMIT_MASKWRITE(0XF8000B58, 0x00000FFFU ,0x00000600U), 6062 // .. DRIVE_P = 0x1c 6063 // .. ==> 0XF8000B5C[6:0] = 0x0000001CU 6064 // .. ==> MASK : 0x0000007FU VAL : 0x0000001CU 6065 // .. DRIVE_N = 0xc 6066 // .. ==> 0XF8000B5C[13:7] = 0x0000000CU 6067 // .. ==> MASK : 0x00003F80U VAL : 0x00000600U 6068 // .. SLEW_P = 0x3 6069 // .. ==> 0XF8000B5C[18:14] = 0x00000003U 6070 // .. ==> MASK : 0x0007C000U VAL : 0x0000C000U 6071 // .. SLEW_N = 0x3 6072 // .. ==> 0XF8000B5C[23:19] = 0x00000003U 6073 // .. ==> MASK : 0x00F80000U VAL : 0x00180000U 6074 // .. GTL = 0x0 6075 // .. ==> 0XF8000B5C[26:24] = 0x00000000U 6076 // .. ==> MASK : 0x07000000U VAL : 0x00000000U 6077 // .. RTERM = 0x0 6078 // .. ==> 0XF8000B5C[31:27] = 0x00000000U 6079 // .. ==> MASK : 0xF8000000U VAL : 0x00000000U 6080 // .. 6081 EMIT_MASKWRITE(0XF8000B5C, 0xFFFFFFFFU ,0x0018C61CU), 6082 // .. DRIVE_P = 0x1c 6083 // .. ==> 0XF8000B60[6:0] = 0x0000001CU 6084 // .. ==> MASK : 0x0000007FU VAL : 0x0000001CU 6085 // .. DRIVE_N = 0xc 6086 // .. ==> 0XF8000B60[13:7] = 0x0000000CU 6087 // .. ==> MASK : 0x00003F80U VAL : 0x00000600U 6088 // .. SLEW_P = 0x6 6089 // .. ==> 0XF8000B60[18:14] = 0x00000006U 6090 // .. ==> MASK : 0x0007C000U VAL : 0x00018000U 6091 // .. SLEW_N = 0x1f 6092 // .. ==> 0XF8000B60[23:19] = 0x0000001FU 6093 // .. ==> MASK : 0x00F80000U VAL : 0x00F80000U 6094 // .. GTL = 0x0 6095 // .. ==> 0XF8000B60[26:24] = 0x00000000U 6096 // .. ==> MASK : 0x07000000U VAL : 0x00000000U 6097 // .. RTERM = 0x0 6098 // .. ==> 0XF8000B60[31:27] = 0x00000000U 6099 // .. ==> MASK : 0xF8000000U VAL : 0x00000000U 6100 // .. 6101 EMIT_MASKWRITE(0XF8000B60, 0xFFFFFFFFU ,0x00F9861CU), 6102 // .. DRIVE_P = 0x1c 6103 // .. ==> 0XF8000B64[6:0] = 0x0000001CU 6104 // .. ==> MASK : 0x0000007FU VAL : 0x0000001CU 6105 // .. DRIVE_N = 0xc 6106 // .. ==> 0XF8000B64[13:7] = 0x0000000CU 6107 // .. ==> MASK : 0x00003F80U VAL : 0x00000600U 6108 // .. SLEW_P = 0x6 6109 // .. ==> 0XF8000B64[18:14] = 0x00000006U 6110 // .. ==> MASK : 0x0007C000U VAL : 0x00018000U 6111 // .. SLEW_N = 0x1f 6112 // .. ==> 0XF8000B64[23:19] = 0x0000001FU 6113 // .. ==> MASK : 0x00F80000U VAL : 0x00F80000U 6114 // .. GTL = 0x0 6115 // .. ==> 0XF8000B64[26:24] = 0x00000000U 6116 // .. ==> MASK : 0x07000000U VAL : 0x00000000U 6117 // .. RTERM = 0x0 6118 // .. ==> 0XF8000B64[31:27] = 0x00000000U 6119 // .. ==> MASK : 0xF8000000U VAL : 0x00000000U 6120 // .. 6121 EMIT_MASKWRITE(0XF8000B64, 0xFFFFFFFFU ,0x00F9861CU), 6122 // .. DRIVE_P = 0x1c 6123 // .. ==> 0XF8000B68[6:0] = 0x0000001CU 6124 // .. ==> MASK : 0x0000007FU VAL : 0x0000001CU 6125 // .. DRIVE_N = 0xc 6126 // .. ==> 0XF8000B68[13:7] = 0x0000000CU 6127 // .. ==> MASK : 0x00003F80U VAL : 0x00000600U 6128 // .. SLEW_P = 0x6 6129 // .. ==> 0XF8000B68[18:14] = 0x00000006U 6130 // .. ==> MASK : 0x0007C000U VAL : 0x00018000U 6131 // .. SLEW_N = 0x1f 6132 // .. ==> 0XF8000B68[23:19] = 0x0000001FU 6133 // .. ==> MASK : 0x00F80000U VAL : 0x00F80000U 6134 // .. GTL = 0x0 6135 // .. ==> 0XF8000B68[26:24] = 0x00000000U 6136 // .. ==> MASK : 0x07000000U VAL : 0x00000000U 6137 // .. RTERM = 0x0 6138 // .. ==> 0XF8000B68[31:27] = 0x00000000U 6139 // .. ==> MASK : 0xF8000000U VAL : 0x00000000U 6140 // .. 6141 EMIT_MASKWRITE(0XF8000B68, 0xFFFFFFFFU ,0x00F9861CU), 6142 // .. VREF_INT_EN = 0x1 6143 // .. ==> 0XF8000B6C[0:0] = 0x00000001U 6144 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 6145 // .. VREF_SEL = 0x4 6146 // .. ==> 0XF8000B6C[4:1] = 0x00000004U 6147 // .. ==> MASK : 0x0000001EU VAL : 0x00000008U 6148 // .. VREF_EXT_EN = 0x0 6149 // .. ==> 0XF8000B6C[6:5] = 0x00000000U 6150 // .. ==> MASK : 0x00000060U VAL : 0x00000000U 6151 // .. VREF_PULLUP_EN = 0x0 6152 // .. ==> 0XF8000B6C[8:7] = 0x00000000U 6153 // .. ==> MASK : 0x00000180U VAL : 0x00000000U 6154 // .. REFIO_EN = 0x1 6155 // .. ==> 0XF8000B6C[9:9] = 0x00000001U 6156 // .. ==> MASK : 0x00000200U VAL : 0x00000200U 6157 // .. REFIO_TEST = 0x3 6158 // .. ==> 0XF8000B6C[11:10] = 0x00000003U 6159 // .. ==> MASK : 0x00000C00U VAL : 0x00000C00U 6160 // .. REFIO_PULLUP_EN = 0x0 6161 // .. ==> 0XF8000B6C[12:12] = 0x00000000U 6162 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 6163 // .. DRST_B_PULLUP_EN = 0x0 6164 // .. ==> 0XF8000B6C[13:13] = 0x00000000U 6165 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 6166 // .. CKE_PULLUP_EN = 0x0 6167 // .. ==> 0XF8000B6C[14:14] = 0x00000000U 6168 // .. ==> MASK : 0x00004000U VAL : 0x00000000U 6169 // .. 6170 EMIT_MASKWRITE(0XF8000B6C, 0x00007FFFU ,0x00000E09U), 6171 // .. .. START: ASSERT RESET 6172 // .. .. RESET = 1 6173 // .. .. ==> 0XF8000B70[0:0] = 0x00000001U 6174 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 6175 // .. .. VRN_OUT = 0x1 6176 // .. .. ==> 0XF8000B70[5:5] = 0x00000001U 6177 // .. .. ==> MASK : 0x00000020U VAL : 0x00000020U 6178 // .. .. 6179 EMIT_MASKWRITE(0XF8000B70, 0x00000021U ,0x00000021U), 6180 // .. .. FINISH: ASSERT RESET 6181 // .. .. START: DEASSERT RESET 6182 // .. .. RESET = 0 6183 // .. .. ==> 0XF8000B70[0:0] = 0x00000000U 6184 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 6185 // .. .. VRN_OUT = 0x1 6186 // .. .. ==> 0XF8000B70[5:5] = 0x00000001U 6187 // .. .. ==> MASK : 0x00000020U VAL : 0x00000020U 6188 // .. .. 6189 EMIT_MASKWRITE(0XF8000B70, 0x00000021U ,0x00000020U), 6190 // .. .. FINISH: DEASSERT RESET 6191 // .. .. RESET = 0x1 6192 // .. .. ==> 0XF8000B70[0:0] = 0x00000001U 6193 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 6194 // .. .. ENABLE = 0x1 6195 // .. .. ==> 0XF8000B70[1:1] = 0x00000001U 6196 // .. .. ==> MASK : 0x00000002U VAL : 0x00000002U 6197 // .. .. VRP_TRI = 0x0 6198 // .. .. ==> 0XF8000B70[2:2] = 0x00000000U 6199 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U 6200 // .. .. VRN_TRI = 0x0 6201 // .. .. ==> 0XF8000B70[3:3] = 0x00000000U 6202 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U 6203 // .. .. VRP_OUT = 0x0 6204 // .. .. ==> 0XF8000B70[4:4] = 0x00000000U 6205 // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U 6206 // .. .. VRN_OUT = 0x1 6207 // .. .. ==> 0XF8000B70[5:5] = 0x00000001U 6208 // .. .. ==> MASK : 0x00000020U VAL : 0x00000020U 6209 // .. .. NREF_OPT1 = 0x0 6210 // .. .. ==> 0XF8000B70[7:6] = 0x00000000U 6211 // .. .. ==> MASK : 0x000000C0U VAL : 0x00000000U 6212 // .. .. NREF_OPT2 = 0x0 6213 // .. .. ==> 0XF8000B70[10:8] = 0x00000000U 6214 // .. .. ==> MASK : 0x00000700U VAL : 0x00000000U 6215 // .. .. NREF_OPT4 = 0x1 6216 // .. .. ==> 0XF8000B70[13:11] = 0x00000001U 6217 // .. .. ==> MASK : 0x00003800U VAL : 0x00000800U 6218 // .. .. PREF_OPT1 = 0x0 6219 // .. .. ==> 0XF8000B70[16:14] = 0x00000000U 6220 // .. .. ==> MASK : 0x0001C000U VAL : 0x00000000U 6221 // .. .. PREF_OPT2 = 0x0 6222 // .. .. ==> 0XF8000B70[19:17] = 0x00000000U 6223 // .. .. ==> MASK : 0x000E0000U VAL : 0x00000000U 6224 // .. .. UPDATE_CONTROL = 0x0 6225 // .. .. ==> 0XF8000B70[20:20] = 0x00000000U 6226 // .. .. ==> MASK : 0x00100000U VAL : 0x00000000U 6227 // .. .. INIT_COMPLETE = 0x0 6228 // .. .. ==> 0XF8000B70[21:21] = 0x00000000U 6229 // .. .. ==> MASK : 0x00200000U VAL : 0x00000000U 6230 // .. .. TST_CLK = 0x0 6231 // .. .. ==> 0XF8000B70[22:22] = 0x00000000U 6232 // .. .. ==> MASK : 0x00400000U VAL : 0x00000000U 6233 // .. .. TST_HLN = 0x0 6234 // .. .. ==> 0XF8000B70[23:23] = 0x00000000U 6235 // .. .. ==> MASK : 0x00800000U VAL : 0x00000000U 6236 // .. .. TST_HLP = 0x0 6237 // .. .. ==> 0XF8000B70[24:24] = 0x00000000U 6238 // .. .. ==> MASK : 0x01000000U VAL : 0x00000000U 6239 // .. .. TST_RST = 0x0 6240 // .. .. ==> 0XF8000B70[25:25] = 0x00000000U 6241 // .. .. ==> MASK : 0x02000000U VAL : 0x00000000U 6242 // .. .. INT_DCI_EN = 0x0 6243 // .. .. ==> 0XF8000B70[26:26] = 0x00000000U 6244 // .. .. ==> MASK : 0x04000000U VAL : 0x00000000U 6245 // .. .. 6246 EMIT_MASKWRITE(0XF8000B70, 0x07FFFFFFU ,0x00000823U), 6247 // .. FINISH: DDRIOB SETTINGS 6248 // .. START: MIO PROGRAMMING 6249 // .. TRI_ENABLE = 0 6250 // .. ==> 0XF8000700[0:0] = 0x00000000U 6251 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 6252 // .. L0_SEL = 0 6253 // .. ==> 0XF8000700[1:1] = 0x00000000U 6254 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 6255 // .. L1_SEL = 0 6256 // .. ==> 0XF8000700[2:2] = 0x00000000U 6257 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 6258 // .. L2_SEL = 0 6259 // .. ==> 0XF8000700[4:3] = 0x00000000U 6260 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 6261 // .. L3_SEL = 0 6262 // .. ==> 0XF8000700[7:5] = 0x00000000U 6263 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 6264 // .. Speed = 0 6265 // .. ==> 0XF8000700[8:8] = 0x00000000U 6266 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 6267 // .. IO_Type = 3 6268 // .. ==> 0XF8000700[11:9] = 0x00000003U 6269 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 6270 // .. PULLUP = 0 6271 // .. ==> 0XF8000700[12:12] = 0x00000000U 6272 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 6273 // .. DisableRcvr = 0 6274 // .. ==> 0XF8000700[13:13] = 0x00000000U 6275 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 6276 // .. 6277 EMIT_MASKWRITE(0XF8000700, 0x00003FFFU ,0x00000600U), 6278 // .. TRI_ENABLE = 0 6279 // .. ==> 0XF8000704[0:0] = 0x00000000U 6280 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 6281 // .. L0_SEL = 1 6282 // .. ==> 0XF8000704[1:1] = 0x00000001U 6283 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 6284 // .. L1_SEL = 0 6285 // .. ==> 0XF8000704[2:2] = 0x00000000U 6286 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 6287 // .. L2_SEL = 0 6288 // .. ==> 0XF8000704[4:3] = 0x00000000U 6289 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 6290 // .. L3_SEL = 0 6291 // .. ==> 0XF8000704[7:5] = 0x00000000U 6292 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 6293 // .. Speed = 1 6294 // .. ==> 0XF8000704[8:8] = 0x00000001U 6295 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 6296 // .. IO_Type = 3 6297 // .. ==> 0XF8000704[11:9] = 0x00000003U 6298 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 6299 // .. PULLUP = 0 6300 // .. ==> 0XF8000704[12:12] = 0x00000000U 6301 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 6302 // .. DisableRcvr = 0 6303 // .. ==> 0XF8000704[13:13] = 0x00000000U 6304 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 6305 // .. 6306 EMIT_MASKWRITE(0XF8000704, 0x00003FFFU ,0x00000702U), 6307 // .. TRI_ENABLE = 0 6308 // .. ==> 0XF8000708[0:0] = 0x00000000U 6309 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 6310 // .. L0_SEL = 1 6311 // .. ==> 0XF8000708[1:1] = 0x00000001U 6312 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 6313 // .. L1_SEL = 0 6314 // .. ==> 0XF8000708[2:2] = 0x00000000U 6315 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 6316 // .. L2_SEL = 0 6317 // .. ==> 0XF8000708[4:3] = 0x00000000U 6318 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 6319 // .. L3_SEL = 0 6320 // .. ==> 0XF8000708[7:5] = 0x00000000U 6321 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 6322 // .. Speed = 1 6323 // .. ==> 0XF8000708[8:8] = 0x00000001U 6324 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 6325 // .. IO_Type = 3 6326 // .. ==> 0XF8000708[11:9] = 0x00000003U 6327 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 6328 // .. PULLUP = 0 6329 // .. ==> 0XF8000708[12:12] = 0x00000000U 6330 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 6331 // .. DisableRcvr = 0 6332 // .. ==> 0XF8000708[13:13] = 0x00000000U 6333 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 6334 // .. 6335 EMIT_MASKWRITE(0XF8000708, 0x00003FFFU ,0x00000702U), 6336 // .. TRI_ENABLE = 0 6337 // .. ==> 0XF800070C[0:0] = 0x00000000U 6338 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 6339 // .. L0_SEL = 1 6340 // .. ==> 0XF800070C[1:1] = 0x00000001U 6341 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 6342 // .. L1_SEL = 0 6343 // .. ==> 0XF800070C[2:2] = 0x00000000U 6344 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 6345 // .. L2_SEL = 0 6346 // .. ==> 0XF800070C[4:3] = 0x00000000U 6347 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 6348 // .. L3_SEL = 0 6349 // .. ==> 0XF800070C[7:5] = 0x00000000U 6350 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 6351 // .. Speed = 1 6352 // .. ==> 0XF800070C[8:8] = 0x00000001U 6353 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 6354 // .. IO_Type = 3 6355 // .. ==> 0XF800070C[11:9] = 0x00000003U 6356 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 6357 // .. PULLUP = 0 6358 // .. ==> 0XF800070C[12:12] = 0x00000000U 6359 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 6360 // .. DisableRcvr = 0 6361 // .. ==> 0XF800070C[13:13] = 0x00000000U 6362 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 6363 // .. 6364 EMIT_MASKWRITE(0XF800070C, 0x00003FFFU ,0x00000702U), 6365 // .. TRI_ENABLE = 0 6366 // .. ==> 0XF8000710[0:0] = 0x00000000U 6367 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 6368 // .. L0_SEL = 1 6369 // .. ==> 0XF8000710[1:1] = 0x00000001U 6370 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 6371 // .. L1_SEL = 0 6372 // .. ==> 0XF8000710[2:2] = 0x00000000U 6373 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 6374 // .. L2_SEL = 0 6375 // .. ==> 0XF8000710[4:3] = 0x00000000U 6376 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 6377 // .. L3_SEL = 0 6378 // .. ==> 0XF8000710[7:5] = 0x00000000U 6379 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 6380 // .. Speed = 1 6381 // .. ==> 0XF8000710[8:8] = 0x00000001U 6382 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 6383 // .. IO_Type = 3 6384 // .. ==> 0XF8000710[11:9] = 0x00000003U 6385 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 6386 // .. PULLUP = 0 6387 // .. ==> 0XF8000710[12:12] = 0x00000000U 6388 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 6389 // .. DisableRcvr = 0 6390 // .. ==> 0XF8000710[13:13] = 0x00000000U 6391 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 6392 // .. 6393 EMIT_MASKWRITE(0XF8000710, 0x00003FFFU ,0x00000702U), 6394 // .. TRI_ENABLE = 0 6395 // .. ==> 0XF8000714[0:0] = 0x00000000U 6396 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 6397 // .. L0_SEL = 1 6398 // .. ==> 0XF8000714[1:1] = 0x00000001U 6399 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 6400 // .. L1_SEL = 0 6401 // .. ==> 0XF8000714[2:2] = 0x00000000U 6402 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 6403 // .. L2_SEL = 0 6404 // .. ==> 0XF8000714[4:3] = 0x00000000U 6405 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 6406 // .. L3_SEL = 0 6407 // .. ==> 0XF8000714[7:5] = 0x00000000U 6408 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 6409 // .. Speed = 1 6410 // .. ==> 0XF8000714[8:8] = 0x00000001U 6411 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 6412 // .. IO_Type = 3 6413 // .. ==> 0XF8000714[11:9] = 0x00000003U 6414 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 6415 // .. PULLUP = 0 6416 // .. ==> 0XF8000714[12:12] = 0x00000000U 6417 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 6418 // .. DisableRcvr = 0 6419 // .. ==> 0XF8000714[13:13] = 0x00000000U 6420 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 6421 // .. 6422 EMIT_MASKWRITE(0XF8000714, 0x00003FFFU ,0x00000702U), 6423 // .. TRI_ENABLE = 0 6424 // .. ==> 0XF8000718[0:0] = 0x00000000U 6425 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 6426 // .. L0_SEL = 1 6427 // .. ==> 0XF8000718[1:1] = 0x00000001U 6428 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 6429 // .. L1_SEL = 0 6430 // .. ==> 0XF8000718[2:2] = 0x00000000U 6431 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 6432 // .. L2_SEL = 0 6433 // .. ==> 0XF8000718[4:3] = 0x00000000U 6434 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 6435 // .. L3_SEL = 0 6436 // .. ==> 0XF8000718[7:5] = 0x00000000U 6437 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 6438 // .. Speed = 1 6439 // .. ==> 0XF8000718[8:8] = 0x00000001U 6440 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 6441 // .. IO_Type = 3 6442 // .. ==> 0XF8000718[11:9] = 0x00000003U 6443 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 6444 // .. PULLUP = 0 6445 // .. ==> 0XF8000718[12:12] = 0x00000000U 6446 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 6447 // .. DisableRcvr = 0 6448 // .. ==> 0XF8000718[13:13] = 0x00000000U 6449 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 6450 // .. 6451 EMIT_MASKWRITE(0XF8000718, 0x00003FFFU ,0x00000702U), 6452 // .. TRI_ENABLE = 0 6453 // .. ==> 0XF800071C[0:0] = 0x00000000U 6454 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 6455 // .. L0_SEL = 0 6456 // .. ==> 0XF800071C[1:1] = 0x00000000U 6457 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 6458 // .. L1_SEL = 0 6459 // .. ==> 0XF800071C[2:2] = 0x00000000U 6460 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 6461 // .. L2_SEL = 0 6462 // .. ==> 0XF800071C[4:3] = 0x00000000U 6463 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 6464 // .. L3_SEL = 0 6465 // .. ==> 0XF800071C[7:5] = 0x00000000U 6466 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 6467 // .. Speed = 0 6468 // .. ==> 0XF800071C[8:8] = 0x00000000U 6469 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 6470 // .. IO_Type = 3 6471 // .. ==> 0XF800071C[11:9] = 0x00000003U 6472 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 6473 // .. PULLUP = 0 6474 // .. ==> 0XF800071C[12:12] = 0x00000000U 6475 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 6476 // .. DisableRcvr = 0 6477 // .. ==> 0XF800071C[13:13] = 0x00000000U 6478 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 6479 // .. 6480 EMIT_MASKWRITE(0XF800071C, 0x00003FFFU ,0x00000600U), 6481 // .. TRI_ENABLE = 0 6482 // .. ==> 0XF8000720[0:0] = 0x00000000U 6483 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 6484 // .. L0_SEL = 0 6485 // .. ==> 0XF8000720[1:1] = 0x00000000U 6486 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 6487 // .. L1_SEL = 0 6488 // .. ==> 0XF8000720[2:2] = 0x00000000U 6489 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 6490 // .. L2_SEL = 0 6491 // .. ==> 0XF8000720[4:3] = 0x00000000U 6492 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 6493 // .. L3_SEL = 0 6494 // .. ==> 0XF8000720[7:5] = 0x00000000U 6495 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 6496 // .. Speed = 1 6497 // .. ==> 0XF8000720[8:8] = 0x00000001U 6498 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 6499 // .. IO_Type = 3 6500 // .. ==> 0XF8000720[11:9] = 0x00000003U 6501 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 6502 // .. PULLUP = 0 6503 // .. ==> 0XF8000720[12:12] = 0x00000000U 6504 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 6505 // .. DisableRcvr = 0 6506 // .. ==> 0XF8000720[13:13] = 0x00000000U 6507 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 6508 // .. 6509 EMIT_MASKWRITE(0XF8000720, 0x00003FFFU ,0x00000700U), 6510 // .. TRI_ENABLE = 0 6511 // .. ==> 0XF8000724[0:0] = 0x00000000U 6512 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 6513 // .. L0_SEL = 0 6514 // .. ==> 0XF8000724[1:1] = 0x00000000U 6515 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 6516 // .. L1_SEL = 0 6517 // .. ==> 0XF8000724[2:2] = 0x00000000U 6518 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 6519 // .. L2_SEL = 0 6520 // .. ==> 0XF8000724[4:3] = 0x00000000U 6521 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 6522 // .. L3_SEL = 0 6523 // .. ==> 0XF8000724[7:5] = 0x00000000U 6524 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 6525 // .. Speed = 0 6526 // .. ==> 0XF8000724[8:8] = 0x00000000U 6527 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 6528 // .. IO_Type = 3 6529 // .. ==> 0XF8000724[11:9] = 0x00000003U 6530 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 6531 // .. PULLUP = 0 6532 // .. ==> 0XF8000724[12:12] = 0x00000000U 6533 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 6534 // .. DisableRcvr = 0 6535 // .. ==> 0XF8000724[13:13] = 0x00000000U 6536 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 6537 // .. 6538 EMIT_MASKWRITE(0XF8000724, 0x00003FFFU ,0x00000600U), 6539 // .. TRI_ENABLE = 0 6540 // .. ==> 0XF8000728[0:0] = 0x00000000U 6541 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 6542 // .. L0_SEL = 0 6543 // .. ==> 0XF8000728[1:1] = 0x00000000U 6544 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 6545 // .. L1_SEL = 0 6546 // .. ==> 0XF8000728[2:2] = 0x00000000U 6547 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 6548 // .. L2_SEL = 0 6549 // .. ==> 0XF8000728[4:3] = 0x00000000U 6550 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 6551 // .. L3_SEL = 0 6552 // .. ==> 0XF8000728[7:5] = 0x00000000U 6553 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 6554 // .. Speed = 0 6555 // .. ==> 0XF8000728[8:8] = 0x00000000U 6556 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 6557 // .. IO_Type = 3 6558 // .. ==> 0XF8000728[11:9] = 0x00000003U 6559 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 6560 // .. PULLUP = 0 6561 // .. ==> 0XF8000728[12:12] = 0x00000000U 6562 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 6563 // .. DisableRcvr = 0 6564 // .. ==> 0XF8000728[13:13] = 0x00000000U 6565 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 6566 // .. 6567 EMIT_MASKWRITE(0XF8000728, 0x00003FFFU ,0x00000600U), 6568 // .. TRI_ENABLE = 0 6569 // .. ==> 0XF800072C[0:0] = 0x00000000U 6570 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 6571 // .. L0_SEL = 0 6572 // .. ==> 0XF800072C[1:1] = 0x00000000U 6573 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 6574 // .. L1_SEL = 0 6575 // .. ==> 0XF800072C[2:2] = 0x00000000U 6576 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 6577 // .. L2_SEL = 0 6578 // .. ==> 0XF800072C[4:3] = 0x00000000U 6579 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 6580 // .. L3_SEL = 0 6581 // .. ==> 0XF800072C[7:5] = 0x00000000U 6582 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 6583 // .. Speed = 0 6584 // .. ==> 0XF800072C[8:8] = 0x00000000U 6585 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 6586 // .. IO_Type = 3 6587 // .. ==> 0XF800072C[11:9] = 0x00000003U 6588 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 6589 // .. PULLUP = 0 6590 // .. ==> 0XF800072C[12:12] = 0x00000000U 6591 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 6592 // .. DisableRcvr = 0 6593 // .. ==> 0XF800072C[13:13] = 0x00000000U 6594 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 6595 // .. 6596 EMIT_MASKWRITE(0XF800072C, 0x00003FFFU ,0x00000600U), 6597 // .. TRI_ENABLE = 0 6598 // .. ==> 0XF8000730[0:0] = 0x00000000U 6599 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 6600 // .. L0_SEL = 0 6601 // .. ==> 0XF8000730[1:1] = 0x00000000U 6602 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 6603 // .. L1_SEL = 0 6604 // .. ==> 0XF8000730[2:2] = 0x00000000U 6605 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 6606 // .. L2_SEL = 0 6607 // .. ==> 0XF8000730[4:3] = 0x00000000U 6608 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 6609 // .. L3_SEL = 0 6610 // .. ==> 0XF8000730[7:5] = 0x00000000U 6611 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 6612 // .. Speed = 0 6613 // .. ==> 0XF8000730[8:8] = 0x00000000U 6614 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 6615 // .. IO_Type = 3 6616 // .. ==> 0XF8000730[11:9] = 0x00000003U 6617 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 6618 // .. PULLUP = 0 6619 // .. ==> 0XF8000730[12:12] = 0x00000000U 6620 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 6621 // .. DisableRcvr = 0 6622 // .. ==> 0XF8000730[13:13] = 0x00000000U 6623 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 6624 // .. 6625 EMIT_MASKWRITE(0XF8000730, 0x00003FFFU ,0x00000600U), 6626 // .. TRI_ENABLE = 0 6627 // .. ==> 0XF8000734[0:0] = 0x00000000U 6628 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 6629 // .. L0_SEL = 0 6630 // .. ==> 0XF8000734[1:1] = 0x00000000U 6631 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 6632 // .. L1_SEL = 0 6633 // .. ==> 0XF8000734[2:2] = 0x00000000U 6634 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 6635 // .. L2_SEL = 0 6636 // .. ==> 0XF8000734[4:3] = 0x00000000U 6637 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 6638 // .. L3_SEL = 0 6639 // .. ==> 0XF8000734[7:5] = 0x00000000U 6640 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 6641 // .. Speed = 0 6642 // .. ==> 0XF8000734[8:8] = 0x00000000U 6643 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 6644 // .. IO_Type = 3 6645 // .. ==> 0XF8000734[11:9] = 0x00000003U 6646 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 6647 // .. PULLUP = 0 6648 // .. ==> 0XF8000734[12:12] = 0x00000000U 6649 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 6650 // .. DisableRcvr = 0 6651 // .. ==> 0XF8000734[13:13] = 0x00000000U 6652 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 6653 // .. 6654 EMIT_MASKWRITE(0XF8000734, 0x00003FFFU ,0x00000600U), 6655 // .. TRI_ENABLE = 0 6656 // .. ==> 0XF8000738[0:0] = 0x00000000U 6657 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 6658 // .. L0_SEL = 0 6659 // .. ==> 0XF8000738[1:1] = 0x00000000U 6660 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 6661 // .. L1_SEL = 0 6662 // .. ==> 0XF8000738[2:2] = 0x00000000U 6663 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 6664 // .. L2_SEL = 0 6665 // .. ==> 0XF8000738[4:3] = 0x00000000U 6666 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 6667 // .. L3_SEL = 0 6668 // .. ==> 0XF8000738[7:5] = 0x00000000U 6669 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 6670 // .. Speed = 0 6671 // .. ==> 0XF8000738[8:8] = 0x00000000U 6672 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 6673 // .. IO_Type = 3 6674 // .. ==> 0XF8000738[11:9] = 0x00000003U 6675 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 6676 // .. PULLUP = 0 6677 // .. ==> 0XF8000738[12:12] = 0x00000000U 6678 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 6679 // .. DisableRcvr = 0 6680 // .. ==> 0XF8000738[13:13] = 0x00000000U 6681 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 6682 // .. 6683 EMIT_MASKWRITE(0XF8000738, 0x00003FFFU ,0x00000600U), 6684 // .. TRI_ENABLE = 0 6685 // .. ==> 0XF800073C[0:0] = 0x00000000U 6686 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 6687 // .. L0_SEL = 0 6688 // .. ==> 0XF800073C[1:1] = 0x00000000U 6689 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 6690 // .. L1_SEL = 0 6691 // .. ==> 0XF800073C[2:2] = 0x00000000U 6692 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 6693 // .. L2_SEL = 0 6694 // .. ==> 0XF800073C[4:3] = 0x00000000U 6695 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 6696 // .. L3_SEL = 0 6697 // .. ==> 0XF800073C[7:5] = 0x00000000U 6698 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 6699 // .. Speed = 0 6700 // .. ==> 0XF800073C[8:8] = 0x00000000U 6701 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 6702 // .. IO_Type = 3 6703 // .. ==> 0XF800073C[11:9] = 0x00000003U 6704 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 6705 // .. PULLUP = 0 6706 // .. ==> 0XF800073C[12:12] = 0x00000000U 6707 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 6708 // .. DisableRcvr = 0 6709 // .. ==> 0XF800073C[13:13] = 0x00000000U 6710 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 6711 // .. 6712 EMIT_MASKWRITE(0XF800073C, 0x00003FFFU ,0x00000600U), 6713 // .. TRI_ENABLE = 0 6714 // .. ==> 0XF8000740[0:0] = 0x00000000U 6715 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 6716 // .. L0_SEL = 1 6717 // .. ==> 0XF8000740[1:1] = 0x00000001U 6718 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 6719 // .. L1_SEL = 0 6720 // .. ==> 0XF8000740[2:2] = 0x00000000U 6721 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 6722 // .. L2_SEL = 0 6723 // .. ==> 0XF8000740[4:3] = 0x00000000U 6724 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 6725 // .. L3_SEL = 0 6726 // .. ==> 0XF8000740[7:5] = 0x00000000U 6727 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 6728 // .. Speed = 1 6729 // .. ==> 0XF8000740[8:8] = 0x00000001U 6730 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 6731 // .. IO_Type = 1 6732 // .. ==> 0XF8000740[11:9] = 0x00000001U 6733 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 6734 // .. PULLUP = 0 6735 // .. ==> 0XF8000740[12:12] = 0x00000000U 6736 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 6737 // .. DisableRcvr = 0 6738 // .. ==> 0XF8000740[13:13] = 0x00000000U 6739 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 6740 // .. 6741 EMIT_MASKWRITE(0XF8000740, 0x00003FFFU ,0x00000302U), 6742 // .. TRI_ENABLE = 0 6743 // .. ==> 0XF8000744[0:0] = 0x00000000U 6744 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 6745 // .. L0_SEL = 1 6746 // .. ==> 0XF8000744[1:1] = 0x00000001U 6747 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 6748 // .. L1_SEL = 0 6749 // .. ==> 0XF8000744[2:2] = 0x00000000U 6750 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 6751 // .. L2_SEL = 0 6752 // .. ==> 0XF8000744[4:3] = 0x00000000U 6753 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 6754 // .. L3_SEL = 0 6755 // .. ==> 0XF8000744[7:5] = 0x00000000U 6756 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 6757 // .. Speed = 1 6758 // .. ==> 0XF8000744[8:8] = 0x00000001U 6759 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 6760 // .. IO_Type = 1 6761 // .. ==> 0XF8000744[11:9] = 0x00000001U 6762 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 6763 // .. PULLUP = 0 6764 // .. ==> 0XF8000744[12:12] = 0x00000000U 6765 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 6766 // .. DisableRcvr = 0 6767 // .. ==> 0XF8000744[13:13] = 0x00000000U 6768 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 6769 // .. 6770 EMIT_MASKWRITE(0XF8000744, 0x00003FFFU ,0x00000302U), 6771 // .. TRI_ENABLE = 0 6772 // .. ==> 0XF8000748[0:0] = 0x00000000U 6773 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 6774 // .. L0_SEL = 1 6775 // .. ==> 0XF8000748[1:1] = 0x00000001U 6776 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 6777 // .. L1_SEL = 0 6778 // .. ==> 0XF8000748[2:2] = 0x00000000U 6779 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 6780 // .. L2_SEL = 0 6781 // .. ==> 0XF8000748[4:3] = 0x00000000U 6782 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 6783 // .. L3_SEL = 0 6784 // .. ==> 0XF8000748[7:5] = 0x00000000U 6785 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 6786 // .. Speed = 1 6787 // .. ==> 0XF8000748[8:8] = 0x00000001U 6788 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 6789 // .. IO_Type = 1 6790 // .. ==> 0XF8000748[11:9] = 0x00000001U 6791 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 6792 // .. PULLUP = 0 6793 // .. ==> 0XF8000748[12:12] = 0x00000000U 6794 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 6795 // .. DisableRcvr = 0 6796 // .. ==> 0XF8000748[13:13] = 0x00000000U 6797 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 6798 // .. 6799 EMIT_MASKWRITE(0XF8000748, 0x00003FFFU ,0x00000302U), 6800 // .. TRI_ENABLE = 0 6801 // .. ==> 0XF800074C[0:0] = 0x00000000U 6802 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 6803 // .. L0_SEL = 1 6804 // .. ==> 0XF800074C[1:1] = 0x00000001U 6805 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 6806 // .. L1_SEL = 0 6807 // .. ==> 0XF800074C[2:2] = 0x00000000U 6808 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 6809 // .. L2_SEL = 0 6810 // .. ==> 0XF800074C[4:3] = 0x00000000U 6811 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 6812 // .. L3_SEL = 0 6813 // .. ==> 0XF800074C[7:5] = 0x00000000U 6814 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 6815 // .. Speed = 1 6816 // .. ==> 0XF800074C[8:8] = 0x00000001U 6817 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 6818 // .. IO_Type = 1 6819 // .. ==> 0XF800074C[11:9] = 0x00000001U 6820 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 6821 // .. PULLUP = 0 6822 // .. ==> 0XF800074C[12:12] = 0x00000000U 6823 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 6824 // .. DisableRcvr = 0 6825 // .. ==> 0XF800074C[13:13] = 0x00000000U 6826 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 6827 // .. 6828 EMIT_MASKWRITE(0XF800074C, 0x00003FFFU ,0x00000302U), 6829 // .. TRI_ENABLE = 0 6830 // .. ==> 0XF8000750[0:0] = 0x00000000U 6831 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 6832 // .. L0_SEL = 1 6833 // .. ==> 0XF8000750[1:1] = 0x00000001U 6834 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 6835 // .. L1_SEL = 0 6836 // .. ==> 0XF8000750[2:2] = 0x00000000U 6837 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 6838 // .. L2_SEL = 0 6839 // .. ==> 0XF8000750[4:3] = 0x00000000U 6840 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 6841 // .. L3_SEL = 0 6842 // .. ==> 0XF8000750[7:5] = 0x00000000U 6843 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 6844 // .. Speed = 1 6845 // .. ==> 0XF8000750[8:8] = 0x00000001U 6846 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 6847 // .. IO_Type = 1 6848 // .. ==> 0XF8000750[11:9] = 0x00000001U 6849 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 6850 // .. PULLUP = 0 6851 // .. ==> 0XF8000750[12:12] = 0x00000000U 6852 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 6853 // .. DisableRcvr = 0 6854 // .. ==> 0XF8000750[13:13] = 0x00000000U 6855 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 6856 // .. 6857 EMIT_MASKWRITE(0XF8000750, 0x00003FFFU ,0x00000302U), 6858 // .. TRI_ENABLE = 0 6859 // .. ==> 0XF8000754[0:0] = 0x00000000U 6860 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 6861 // .. L0_SEL = 1 6862 // .. ==> 0XF8000754[1:1] = 0x00000001U 6863 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 6864 // .. L1_SEL = 0 6865 // .. ==> 0XF8000754[2:2] = 0x00000000U 6866 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 6867 // .. L2_SEL = 0 6868 // .. ==> 0XF8000754[4:3] = 0x00000000U 6869 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 6870 // .. L3_SEL = 0 6871 // .. ==> 0XF8000754[7:5] = 0x00000000U 6872 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 6873 // .. Speed = 1 6874 // .. ==> 0XF8000754[8:8] = 0x00000001U 6875 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 6876 // .. IO_Type = 1 6877 // .. ==> 0XF8000754[11:9] = 0x00000001U 6878 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 6879 // .. PULLUP = 0 6880 // .. ==> 0XF8000754[12:12] = 0x00000000U 6881 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 6882 // .. DisableRcvr = 0 6883 // .. ==> 0XF8000754[13:13] = 0x00000000U 6884 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 6885 // .. 6886 EMIT_MASKWRITE(0XF8000754, 0x00003FFFU ,0x00000302U), 6887 // .. TRI_ENABLE = 1 6888 // .. ==> 0XF8000758[0:0] = 0x00000001U 6889 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 6890 // .. L0_SEL = 1 6891 // .. ==> 0XF8000758[1:1] = 0x00000001U 6892 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 6893 // .. L1_SEL = 0 6894 // .. ==> 0XF8000758[2:2] = 0x00000000U 6895 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 6896 // .. L2_SEL = 0 6897 // .. ==> 0XF8000758[4:3] = 0x00000000U 6898 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 6899 // .. L3_SEL = 0 6900 // .. ==> 0XF8000758[7:5] = 0x00000000U 6901 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 6902 // .. Speed = 1 6903 // .. ==> 0XF8000758[8:8] = 0x00000001U 6904 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 6905 // .. IO_Type = 1 6906 // .. ==> 0XF8000758[11:9] = 0x00000001U 6907 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 6908 // .. PULLUP = 0 6909 // .. ==> 0XF8000758[12:12] = 0x00000000U 6910 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 6911 // .. DisableRcvr = 0 6912 // .. ==> 0XF8000758[13:13] = 0x00000000U 6913 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 6914 // .. 6915 EMIT_MASKWRITE(0XF8000758, 0x00003FFFU ,0x00000303U), 6916 // .. TRI_ENABLE = 1 6917 // .. ==> 0XF800075C[0:0] = 0x00000001U 6918 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 6919 // .. L0_SEL = 1 6920 // .. ==> 0XF800075C[1:1] = 0x00000001U 6921 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 6922 // .. L1_SEL = 0 6923 // .. ==> 0XF800075C[2:2] = 0x00000000U 6924 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 6925 // .. L2_SEL = 0 6926 // .. ==> 0XF800075C[4:3] = 0x00000000U 6927 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 6928 // .. L3_SEL = 0 6929 // .. ==> 0XF800075C[7:5] = 0x00000000U 6930 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 6931 // .. Speed = 1 6932 // .. ==> 0XF800075C[8:8] = 0x00000001U 6933 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 6934 // .. IO_Type = 1 6935 // .. ==> 0XF800075C[11:9] = 0x00000001U 6936 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 6937 // .. PULLUP = 0 6938 // .. ==> 0XF800075C[12:12] = 0x00000000U 6939 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 6940 // .. DisableRcvr = 0 6941 // .. ==> 0XF800075C[13:13] = 0x00000000U 6942 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 6943 // .. 6944 EMIT_MASKWRITE(0XF800075C, 0x00003FFFU ,0x00000303U), 6945 // .. TRI_ENABLE = 1 6946 // .. ==> 0XF8000760[0:0] = 0x00000001U 6947 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 6948 // .. L0_SEL = 1 6949 // .. ==> 0XF8000760[1:1] = 0x00000001U 6950 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 6951 // .. L1_SEL = 0 6952 // .. ==> 0XF8000760[2:2] = 0x00000000U 6953 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 6954 // .. L2_SEL = 0 6955 // .. ==> 0XF8000760[4:3] = 0x00000000U 6956 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 6957 // .. L3_SEL = 0 6958 // .. ==> 0XF8000760[7:5] = 0x00000000U 6959 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 6960 // .. Speed = 1 6961 // .. ==> 0XF8000760[8:8] = 0x00000001U 6962 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 6963 // .. IO_Type = 1 6964 // .. ==> 0XF8000760[11:9] = 0x00000001U 6965 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 6966 // .. PULLUP = 0 6967 // .. ==> 0XF8000760[12:12] = 0x00000000U 6968 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 6969 // .. DisableRcvr = 0 6970 // .. ==> 0XF8000760[13:13] = 0x00000000U 6971 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 6972 // .. 6973 EMIT_MASKWRITE(0XF8000760, 0x00003FFFU ,0x00000303U), 6974 // .. TRI_ENABLE = 1 6975 // .. ==> 0XF8000764[0:0] = 0x00000001U 6976 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 6977 // .. L0_SEL = 1 6978 // .. ==> 0XF8000764[1:1] = 0x00000001U 6979 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 6980 // .. L1_SEL = 0 6981 // .. ==> 0XF8000764[2:2] = 0x00000000U 6982 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 6983 // .. L2_SEL = 0 6984 // .. ==> 0XF8000764[4:3] = 0x00000000U 6985 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 6986 // .. L3_SEL = 0 6987 // .. ==> 0XF8000764[7:5] = 0x00000000U 6988 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 6989 // .. Speed = 1 6990 // .. ==> 0XF8000764[8:8] = 0x00000001U 6991 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 6992 // .. IO_Type = 1 6993 // .. ==> 0XF8000764[11:9] = 0x00000001U 6994 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 6995 // .. PULLUP = 0 6996 // .. ==> 0XF8000764[12:12] = 0x00000000U 6997 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 6998 // .. DisableRcvr = 0 6999 // .. ==> 0XF8000764[13:13] = 0x00000000U 7000 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 7001 // .. 7002 EMIT_MASKWRITE(0XF8000764, 0x00003FFFU ,0x00000303U), 7003 // .. TRI_ENABLE = 1 7004 // .. ==> 0XF8000768[0:0] = 0x00000001U 7005 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 7006 // .. L0_SEL = 1 7007 // .. ==> 0XF8000768[1:1] = 0x00000001U 7008 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 7009 // .. L1_SEL = 0 7010 // .. ==> 0XF8000768[2:2] = 0x00000000U 7011 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 7012 // .. L2_SEL = 0 7013 // .. ==> 0XF8000768[4:3] = 0x00000000U 7014 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 7015 // .. L3_SEL = 0 7016 // .. ==> 0XF8000768[7:5] = 0x00000000U 7017 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 7018 // .. Speed = 1 7019 // .. ==> 0XF8000768[8:8] = 0x00000001U 7020 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 7021 // .. IO_Type = 1 7022 // .. ==> 0XF8000768[11:9] = 0x00000001U 7023 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 7024 // .. PULLUP = 0 7025 // .. ==> 0XF8000768[12:12] = 0x00000000U 7026 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 7027 // .. DisableRcvr = 0 7028 // .. ==> 0XF8000768[13:13] = 0x00000000U 7029 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 7030 // .. 7031 EMIT_MASKWRITE(0XF8000768, 0x00003FFFU ,0x00000303U), 7032 // .. TRI_ENABLE = 1 7033 // .. ==> 0XF800076C[0:0] = 0x00000001U 7034 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 7035 // .. L0_SEL = 1 7036 // .. ==> 0XF800076C[1:1] = 0x00000001U 7037 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 7038 // .. L1_SEL = 0 7039 // .. ==> 0XF800076C[2:2] = 0x00000000U 7040 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 7041 // .. L2_SEL = 0 7042 // .. ==> 0XF800076C[4:3] = 0x00000000U 7043 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 7044 // .. L3_SEL = 0 7045 // .. ==> 0XF800076C[7:5] = 0x00000000U 7046 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 7047 // .. Speed = 1 7048 // .. ==> 0XF800076C[8:8] = 0x00000001U 7049 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 7050 // .. IO_Type = 1 7051 // .. ==> 0XF800076C[11:9] = 0x00000001U 7052 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 7053 // .. PULLUP = 0 7054 // .. ==> 0XF800076C[12:12] = 0x00000000U 7055 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 7056 // .. DisableRcvr = 0 7057 // .. ==> 0XF800076C[13:13] = 0x00000000U 7058 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 7059 // .. 7060 EMIT_MASKWRITE(0XF800076C, 0x00003FFFU ,0x00000303U), 7061 // .. TRI_ENABLE = 0 7062 // .. ==> 0XF8000770[0:0] = 0x00000000U 7063 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 7064 // .. L0_SEL = 0 7065 // .. ==> 0XF8000770[1:1] = 0x00000000U 7066 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 7067 // .. L1_SEL = 1 7068 // .. ==> 0XF8000770[2:2] = 0x00000001U 7069 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 7070 // .. L2_SEL = 0 7071 // .. ==> 0XF8000770[4:3] = 0x00000000U 7072 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 7073 // .. L3_SEL = 0 7074 // .. ==> 0XF8000770[7:5] = 0x00000000U 7075 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 7076 // .. Speed = 1 7077 // .. ==> 0XF8000770[8:8] = 0x00000001U 7078 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 7079 // .. IO_Type = 1 7080 // .. ==> 0XF8000770[11:9] = 0x00000001U 7081 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 7082 // .. PULLUP = 0 7083 // .. ==> 0XF8000770[12:12] = 0x00000000U 7084 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 7085 // .. DisableRcvr = 0 7086 // .. ==> 0XF8000770[13:13] = 0x00000000U 7087 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 7088 // .. 7089 EMIT_MASKWRITE(0XF8000770, 0x00003FFFU ,0x00000304U), 7090 // .. TRI_ENABLE = 1 7091 // .. ==> 0XF8000774[0:0] = 0x00000001U 7092 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 7093 // .. L0_SEL = 0 7094 // .. ==> 0XF8000774[1:1] = 0x00000000U 7095 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 7096 // .. L1_SEL = 1 7097 // .. ==> 0XF8000774[2:2] = 0x00000001U 7098 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 7099 // .. L2_SEL = 0 7100 // .. ==> 0XF8000774[4:3] = 0x00000000U 7101 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 7102 // .. L3_SEL = 0 7103 // .. ==> 0XF8000774[7:5] = 0x00000000U 7104 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 7105 // .. Speed = 1 7106 // .. ==> 0XF8000774[8:8] = 0x00000001U 7107 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 7108 // .. IO_Type = 1 7109 // .. ==> 0XF8000774[11:9] = 0x00000001U 7110 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 7111 // .. PULLUP = 0 7112 // .. ==> 0XF8000774[12:12] = 0x00000000U 7113 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 7114 // .. DisableRcvr = 0 7115 // .. ==> 0XF8000774[13:13] = 0x00000000U 7116 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 7117 // .. 7118 EMIT_MASKWRITE(0XF8000774, 0x00003FFFU ,0x00000305U), 7119 // .. TRI_ENABLE = 0 7120 // .. ==> 0XF8000778[0:0] = 0x00000000U 7121 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 7122 // .. L0_SEL = 0 7123 // .. ==> 0XF8000778[1:1] = 0x00000000U 7124 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 7125 // .. L1_SEL = 1 7126 // .. ==> 0XF8000778[2:2] = 0x00000001U 7127 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 7128 // .. L2_SEL = 0 7129 // .. ==> 0XF8000778[4:3] = 0x00000000U 7130 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 7131 // .. L3_SEL = 0 7132 // .. ==> 0XF8000778[7:5] = 0x00000000U 7133 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 7134 // .. Speed = 1 7135 // .. ==> 0XF8000778[8:8] = 0x00000001U 7136 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 7137 // .. IO_Type = 1 7138 // .. ==> 0XF8000778[11:9] = 0x00000001U 7139 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 7140 // .. PULLUP = 0 7141 // .. ==> 0XF8000778[12:12] = 0x00000000U 7142 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 7143 // .. DisableRcvr = 0 7144 // .. ==> 0XF8000778[13:13] = 0x00000000U 7145 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 7146 // .. 7147 EMIT_MASKWRITE(0XF8000778, 0x00003FFFU ,0x00000304U), 7148 // .. TRI_ENABLE = 1 7149 // .. ==> 0XF800077C[0:0] = 0x00000001U 7150 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 7151 // .. L0_SEL = 0 7152 // .. ==> 0XF800077C[1:1] = 0x00000000U 7153 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 7154 // .. L1_SEL = 1 7155 // .. ==> 0XF800077C[2:2] = 0x00000001U 7156 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 7157 // .. L2_SEL = 0 7158 // .. ==> 0XF800077C[4:3] = 0x00000000U 7159 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 7160 // .. L3_SEL = 0 7161 // .. ==> 0XF800077C[7:5] = 0x00000000U 7162 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 7163 // .. Speed = 1 7164 // .. ==> 0XF800077C[8:8] = 0x00000001U 7165 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 7166 // .. IO_Type = 1 7167 // .. ==> 0XF800077C[11:9] = 0x00000001U 7168 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 7169 // .. PULLUP = 0 7170 // .. ==> 0XF800077C[12:12] = 0x00000000U 7171 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 7172 // .. DisableRcvr = 0 7173 // .. ==> 0XF800077C[13:13] = 0x00000000U 7174 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 7175 // .. 7176 EMIT_MASKWRITE(0XF800077C, 0x00003FFFU ,0x00000305U), 7177 // .. TRI_ENABLE = 0 7178 // .. ==> 0XF8000780[0:0] = 0x00000000U 7179 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 7180 // .. L0_SEL = 0 7181 // .. ==> 0XF8000780[1:1] = 0x00000000U 7182 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 7183 // .. L1_SEL = 1 7184 // .. ==> 0XF8000780[2:2] = 0x00000001U 7185 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 7186 // .. L2_SEL = 0 7187 // .. ==> 0XF8000780[4:3] = 0x00000000U 7188 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 7189 // .. L3_SEL = 0 7190 // .. ==> 0XF8000780[7:5] = 0x00000000U 7191 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 7192 // .. Speed = 1 7193 // .. ==> 0XF8000780[8:8] = 0x00000001U 7194 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 7195 // .. IO_Type = 1 7196 // .. ==> 0XF8000780[11:9] = 0x00000001U 7197 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 7198 // .. PULLUP = 0 7199 // .. ==> 0XF8000780[12:12] = 0x00000000U 7200 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 7201 // .. DisableRcvr = 0 7202 // .. ==> 0XF8000780[13:13] = 0x00000000U 7203 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 7204 // .. 7205 EMIT_MASKWRITE(0XF8000780, 0x00003FFFU ,0x00000304U), 7206 // .. TRI_ENABLE = 0 7207 // .. ==> 0XF8000784[0:0] = 0x00000000U 7208 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 7209 // .. L0_SEL = 0 7210 // .. ==> 0XF8000784[1:1] = 0x00000000U 7211 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 7212 // .. L1_SEL = 1 7213 // .. ==> 0XF8000784[2:2] = 0x00000001U 7214 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 7215 // .. L2_SEL = 0 7216 // .. ==> 0XF8000784[4:3] = 0x00000000U 7217 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 7218 // .. L3_SEL = 0 7219 // .. ==> 0XF8000784[7:5] = 0x00000000U 7220 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 7221 // .. Speed = 1 7222 // .. ==> 0XF8000784[8:8] = 0x00000001U 7223 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 7224 // .. IO_Type = 1 7225 // .. ==> 0XF8000784[11:9] = 0x00000001U 7226 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 7227 // .. PULLUP = 0 7228 // .. ==> 0XF8000784[12:12] = 0x00000000U 7229 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 7230 // .. DisableRcvr = 0 7231 // .. ==> 0XF8000784[13:13] = 0x00000000U 7232 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 7233 // .. 7234 EMIT_MASKWRITE(0XF8000784, 0x00003FFFU ,0x00000304U), 7235 // .. TRI_ENABLE = 0 7236 // .. ==> 0XF8000788[0:0] = 0x00000000U 7237 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 7238 // .. L0_SEL = 0 7239 // .. ==> 0XF8000788[1:1] = 0x00000000U 7240 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 7241 // .. L1_SEL = 1 7242 // .. ==> 0XF8000788[2:2] = 0x00000001U 7243 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 7244 // .. L2_SEL = 0 7245 // .. ==> 0XF8000788[4:3] = 0x00000000U 7246 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 7247 // .. L3_SEL = 0 7248 // .. ==> 0XF8000788[7:5] = 0x00000000U 7249 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 7250 // .. Speed = 1 7251 // .. ==> 0XF8000788[8:8] = 0x00000001U 7252 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 7253 // .. IO_Type = 1 7254 // .. ==> 0XF8000788[11:9] = 0x00000001U 7255 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 7256 // .. PULLUP = 0 7257 // .. ==> 0XF8000788[12:12] = 0x00000000U 7258 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 7259 // .. DisableRcvr = 0 7260 // .. ==> 0XF8000788[13:13] = 0x00000000U 7261 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 7262 // .. 7263 EMIT_MASKWRITE(0XF8000788, 0x00003FFFU ,0x00000304U), 7264 // .. TRI_ENABLE = 0 7265 // .. ==> 0XF800078C[0:0] = 0x00000000U 7266 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 7267 // .. L0_SEL = 0 7268 // .. ==> 0XF800078C[1:1] = 0x00000000U 7269 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 7270 // .. L1_SEL = 1 7271 // .. ==> 0XF800078C[2:2] = 0x00000001U 7272 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 7273 // .. L2_SEL = 0 7274 // .. ==> 0XF800078C[4:3] = 0x00000000U 7275 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 7276 // .. L3_SEL = 0 7277 // .. ==> 0XF800078C[7:5] = 0x00000000U 7278 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 7279 // .. Speed = 1 7280 // .. ==> 0XF800078C[8:8] = 0x00000001U 7281 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 7282 // .. IO_Type = 1 7283 // .. ==> 0XF800078C[11:9] = 0x00000001U 7284 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 7285 // .. PULLUP = 0 7286 // .. ==> 0XF800078C[12:12] = 0x00000000U 7287 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 7288 // .. DisableRcvr = 0 7289 // .. ==> 0XF800078C[13:13] = 0x00000000U 7290 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 7291 // .. 7292 EMIT_MASKWRITE(0XF800078C, 0x00003FFFU ,0x00000304U), 7293 // .. TRI_ENABLE = 1 7294 // .. ==> 0XF8000790[0:0] = 0x00000001U 7295 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 7296 // .. L0_SEL = 0 7297 // .. ==> 0XF8000790[1:1] = 0x00000000U 7298 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 7299 // .. L1_SEL = 1 7300 // .. ==> 0XF8000790[2:2] = 0x00000001U 7301 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 7302 // .. L2_SEL = 0 7303 // .. ==> 0XF8000790[4:3] = 0x00000000U 7304 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 7305 // .. L3_SEL = 0 7306 // .. ==> 0XF8000790[7:5] = 0x00000000U 7307 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 7308 // .. Speed = 1 7309 // .. ==> 0XF8000790[8:8] = 0x00000001U 7310 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 7311 // .. IO_Type = 1 7312 // .. ==> 0XF8000790[11:9] = 0x00000001U 7313 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 7314 // .. PULLUP = 0 7315 // .. ==> 0XF8000790[12:12] = 0x00000000U 7316 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 7317 // .. DisableRcvr = 0 7318 // .. ==> 0XF8000790[13:13] = 0x00000000U 7319 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 7320 // .. 7321 EMIT_MASKWRITE(0XF8000790, 0x00003FFFU ,0x00000305U), 7322 // .. TRI_ENABLE = 0 7323 // .. ==> 0XF8000794[0:0] = 0x00000000U 7324 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 7325 // .. L0_SEL = 0 7326 // .. ==> 0XF8000794[1:1] = 0x00000000U 7327 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 7328 // .. L1_SEL = 1 7329 // .. ==> 0XF8000794[2:2] = 0x00000001U 7330 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 7331 // .. L2_SEL = 0 7332 // .. ==> 0XF8000794[4:3] = 0x00000000U 7333 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 7334 // .. L3_SEL = 0 7335 // .. ==> 0XF8000794[7:5] = 0x00000000U 7336 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 7337 // .. Speed = 1 7338 // .. ==> 0XF8000794[8:8] = 0x00000001U 7339 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 7340 // .. IO_Type = 1 7341 // .. ==> 0XF8000794[11:9] = 0x00000001U 7342 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 7343 // .. PULLUP = 0 7344 // .. ==> 0XF8000794[12:12] = 0x00000000U 7345 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 7346 // .. DisableRcvr = 0 7347 // .. ==> 0XF8000794[13:13] = 0x00000000U 7348 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 7349 // .. 7350 EMIT_MASKWRITE(0XF8000794, 0x00003FFFU ,0x00000304U), 7351 // .. TRI_ENABLE = 0 7352 // .. ==> 0XF8000798[0:0] = 0x00000000U 7353 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 7354 // .. L0_SEL = 0 7355 // .. ==> 0XF8000798[1:1] = 0x00000000U 7356 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 7357 // .. L1_SEL = 1 7358 // .. ==> 0XF8000798[2:2] = 0x00000001U 7359 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 7360 // .. L2_SEL = 0 7361 // .. ==> 0XF8000798[4:3] = 0x00000000U 7362 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 7363 // .. L3_SEL = 0 7364 // .. ==> 0XF8000798[7:5] = 0x00000000U 7365 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 7366 // .. Speed = 1 7367 // .. ==> 0XF8000798[8:8] = 0x00000001U 7368 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 7369 // .. IO_Type = 1 7370 // .. ==> 0XF8000798[11:9] = 0x00000001U 7371 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 7372 // .. PULLUP = 0 7373 // .. ==> 0XF8000798[12:12] = 0x00000000U 7374 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 7375 // .. DisableRcvr = 0 7376 // .. ==> 0XF8000798[13:13] = 0x00000000U 7377 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 7378 // .. 7379 EMIT_MASKWRITE(0XF8000798, 0x00003FFFU ,0x00000304U), 7380 // .. TRI_ENABLE = 0 7381 // .. ==> 0XF800079C[0:0] = 0x00000000U 7382 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 7383 // .. L0_SEL = 0 7384 // .. ==> 0XF800079C[1:1] = 0x00000000U 7385 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 7386 // .. L1_SEL = 1 7387 // .. ==> 0XF800079C[2:2] = 0x00000001U 7388 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 7389 // .. L2_SEL = 0 7390 // .. ==> 0XF800079C[4:3] = 0x00000000U 7391 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 7392 // .. L3_SEL = 0 7393 // .. ==> 0XF800079C[7:5] = 0x00000000U 7394 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 7395 // .. Speed = 1 7396 // .. ==> 0XF800079C[8:8] = 0x00000001U 7397 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 7398 // .. IO_Type = 1 7399 // .. ==> 0XF800079C[11:9] = 0x00000001U 7400 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 7401 // .. PULLUP = 0 7402 // .. ==> 0XF800079C[12:12] = 0x00000000U 7403 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 7404 // .. DisableRcvr = 0 7405 // .. ==> 0XF800079C[13:13] = 0x00000000U 7406 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 7407 // .. 7408 EMIT_MASKWRITE(0XF800079C, 0x00003FFFU ,0x00000304U), 7409 // .. TRI_ENABLE = 0 7410 // .. ==> 0XF80007A0[0:0] = 0x00000000U 7411 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 7412 // .. L0_SEL = 0 7413 // .. ==> 0XF80007A0[1:1] = 0x00000000U 7414 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 7415 // .. L1_SEL = 0 7416 // .. ==> 0XF80007A0[2:2] = 0x00000000U 7417 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 7418 // .. L2_SEL = 0 7419 // .. ==> 0XF80007A0[4:3] = 0x00000000U 7420 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 7421 // .. L3_SEL = 4 7422 // .. ==> 0XF80007A0[7:5] = 0x00000004U 7423 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U 7424 // .. Speed = 1 7425 // .. ==> 0XF80007A0[8:8] = 0x00000001U 7426 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 7427 // .. IO_Type = 1 7428 // .. ==> 0XF80007A0[11:9] = 0x00000001U 7429 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 7430 // .. PULLUP = 0 7431 // .. ==> 0XF80007A0[12:12] = 0x00000000U 7432 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 7433 // .. DisableRcvr = 0 7434 // .. ==> 0XF80007A0[13:13] = 0x00000000U 7435 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 7436 // .. 7437 EMIT_MASKWRITE(0XF80007A0, 0x00003FFFU ,0x00000380U), 7438 // .. TRI_ENABLE = 0 7439 // .. ==> 0XF80007A4[0:0] = 0x00000000U 7440 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 7441 // .. L0_SEL = 0 7442 // .. ==> 0XF80007A4[1:1] = 0x00000000U 7443 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 7444 // .. L1_SEL = 0 7445 // .. ==> 0XF80007A4[2:2] = 0x00000000U 7446 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 7447 // .. L2_SEL = 0 7448 // .. ==> 0XF80007A4[4:3] = 0x00000000U 7449 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 7450 // .. L3_SEL = 4 7451 // .. ==> 0XF80007A4[7:5] = 0x00000004U 7452 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U 7453 // .. Speed = 1 7454 // .. ==> 0XF80007A4[8:8] = 0x00000001U 7455 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 7456 // .. IO_Type = 1 7457 // .. ==> 0XF80007A4[11:9] = 0x00000001U 7458 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 7459 // .. PULLUP = 0 7460 // .. ==> 0XF80007A4[12:12] = 0x00000000U 7461 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 7462 // .. DisableRcvr = 0 7463 // .. ==> 0XF80007A4[13:13] = 0x00000000U 7464 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 7465 // .. 7466 EMIT_MASKWRITE(0XF80007A4, 0x00003FFFU ,0x00000380U), 7467 // .. TRI_ENABLE = 0 7468 // .. ==> 0XF80007A8[0:0] = 0x00000000U 7469 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 7470 // .. L0_SEL = 0 7471 // .. ==> 0XF80007A8[1:1] = 0x00000000U 7472 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 7473 // .. L1_SEL = 0 7474 // .. ==> 0XF80007A8[2:2] = 0x00000000U 7475 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 7476 // .. L2_SEL = 0 7477 // .. ==> 0XF80007A8[4:3] = 0x00000000U 7478 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 7479 // .. L3_SEL = 4 7480 // .. ==> 0XF80007A8[7:5] = 0x00000004U 7481 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U 7482 // .. Speed = 1 7483 // .. ==> 0XF80007A8[8:8] = 0x00000001U 7484 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 7485 // .. IO_Type = 1 7486 // .. ==> 0XF80007A8[11:9] = 0x00000001U 7487 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 7488 // .. PULLUP = 0 7489 // .. ==> 0XF80007A8[12:12] = 0x00000000U 7490 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 7491 // .. DisableRcvr = 0 7492 // .. ==> 0XF80007A8[13:13] = 0x00000000U 7493 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 7494 // .. 7495 EMIT_MASKWRITE(0XF80007A8, 0x00003FFFU ,0x00000380U), 7496 // .. TRI_ENABLE = 0 7497 // .. ==> 0XF80007AC[0:0] = 0x00000000U 7498 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 7499 // .. L0_SEL = 0 7500 // .. ==> 0XF80007AC[1:1] = 0x00000000U 7501 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 7502 // .. L1_SEL = 0 7503 // .. ==> 0XF80007AC[2:2] = 0x00000000U 7504 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 7505 // .. L2_SEL = 0 7506 // .. ==> 0XF80007AC[4:3] = 0x00000000U 7507 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 7508 // .. L3_SEL = 4 7509 // .. ==> 0XF80007AC[7:5] = 0x00000004U 7510 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U 7511 // .. Speed = 1 7512 // .. ==> 0XF80007AC[8:8] = 0x00000001U 7513 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 7514 // .. IO_Type = 1 7515 // .. ==> 0XF80007AC[11:9] = 0x00000001U 7516 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 7517 // .. PULLUP = 0 7518 // .. ==> 0XF80007AC[12:12] = 0x00000000U 7519 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 7520 // .. DisableRcvr = 0 7521 // .. ==> 0XF80007AC[13:13] = 0x00000000U 7522 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 7523 // .. 7524 EMIT_MASKWRITE(0XF80007AC, 0x00003FFFU ,0x00000380U), 7525 // .. TRI_ENABLE = 0 7526 // .. ==> 0XF80007B0[0:0] = 0x00000000U 7527 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 7528 // .. L0_SEL = 0 7529 // .. ==> 0XF80007B0[1:1] = 0x00000000U 7530 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 7531 // .. L1_SEL = 0 7532 // .. ==> 0XF80007B0[2:2] = 0x00000000U 7533 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 7534 // .. L2_SEL = 0 7535 // .. ==> 0XF80007B0[4:3] = 0x00000000U 7536 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 7537 // .. L3_SEL = 4 7538 // .. ==> 0XF80007B0[7:5] = 0x00000004U 7539 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U 7540 // .. Speed = 1 7541 // .. ==> 0XF80007B0[8:8] = 0x00000001U 7542 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 7543 // .. IO_Type = 1 7544 // .. ==> 0XF80007B0[11:9] = 0x00000001U 7545 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 7546 // .. PULLUP = 0 7547 // .. ==> 0XF80007B0[12:12] = 0x00000000U 7548 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 7549 // .. DisableRcvr = 0 7550 // .. ==> 0XF80007B0[13:13] = 0x00000000U 7551 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 7552 // .. 7553 EMIT_MASKWRITE(0XF80007B0, 0x00003FFFU ,0x00000380U), 7554 // .. TRI_ENABLE = 0 7555 // .. ==> 0XF80007B4[0:0] = 0x00000000U 7556 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 7557 // .. L0_SEL = 0 7558 // .. ==> 0XF80007B4[1:1] = 0x00000000U 7559 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 7560 // .. L1_SEL = 0 7561 // .. ==> 0XF80007B4[2:2] = 0x00000000U 7562 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 7563 // .. L2_SEL = 0 7564 // .. ==> 0XF80007B4[4:3] = 0x00000000U 7565 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 7566 // .. L3_SEL = 4 7567 // .. ==> 0XF80007B4[7:5] = 0x00000004U 7568 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U 7569 // .. Speed = 1 7570 // .. ==> 0XF80007B4[8:8] = 0x00000001U 7571 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 7572 // .. IO_Type = 1 7573 // .. ==> 0XF80007B4[11:9] = 0x00000001U 7574 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 7575 // .. PULLUP = 0 7576 // .. ==> 0XF80007B4[12:12] = 0x00000000U 7577 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 7578 // .. DisableRcvr = 0 7579 // .. ==> 0XF80007B4[13:13] = 0x00000000U 7580 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 7581 // .. 7582 EMIT_MASKWRITE(0XF80007B4, 0x00003FFFU ,0x00000380U), 7583 // .. TRI_ENABLE = 1 7584 // .. ==> 0XF80007B8[0:0] = 0x00000001U 7585 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 7586 // .. Speed = 0 7587 // .. ==> 0XF80007B8[8:8] = 0x00000000U 7588 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 7589 // .. IO_Type = 1 7590 // .. ==> 0XF80007B8[11:9] = 0x00000001U 7591 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 7592 // .. PULLUP = 0 7593 // .. ==> 0XF80007B8[12:12] = 0x00000000U 7594 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 7595 // .. DisableRcvr = 0 7596 // .. ==> 0XF80007B8[13:13] = 0x00000000U 7597 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 7598 // .. 7599 EMIT_MASKWRITE(0XF80007B8, 0x00003F01U ,0x00000201U), 7600 // .. TRI_ENABLE = 1 7601 // .. ==> 0XF80007BC[0:0] = 0x00000001U 7602 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 7603 // .. Speed = 0 7604 // .. ==> 0XF80007BC[8:8] = 0x00000000U 7605 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 7606 // .. IO_Type = 1 7607 // .. ==> 0XF80007BC[11:9] = 0x00000001U 7608 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 7609 // .. PULLUP = 0 7610 // .. ==> 0XF80007BC[12:12] = 0x00000000U 7611 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 7612 // .. DisableRcvr = 0 7613 // .. ==> 0XF80007BC[13:13] = 0x00000000U 7614 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 7615 // .. 7616 EMIT_MASKWRITE(0XF80007BC, 0x00003F01U ,0x00000201U), 7617 // .. TRI_ENABLE = 0 7618 // .. ==> 0XF80007C0[0:0] = 0x00000000U 7619 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 7620 // .. L0_SEL = 0 7621 // .. ==> 0XF80007C0[1:1] = 0x00000000U 7622 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 7623 // .. L1_SEL = 0 7624 // .. ==> 0XF80007C0[2:2] = 0x00000000U 7625 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 7626 // .. L2_SEL = 0 7627 // .. ==> 0XF80007C0[4:3] = 0x00000000U 7628 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 7629 // .. L3_SEL = 7 7630 // .. ==> 0XF80007C0[7:5] = 0x00000007U 7631 // .. ==> MASK : 0x000000E0U VAL : 0x000000E0U 7632 // .. Speed = 0 7633 // .. ==> 0XF80007C0[8:8] = 0x00000000U 7634 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 7635 // .. IO_Type = 1 7636 // .. ==> 0XF80007C0[11:9] = 0x00000001U 7637 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 7638 // .. PULLUP = 0 7639 // .. ==> 0XF80007C0[12:12] = 0x00000000U 7640 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 7641 // .. DisableRcvr = 0 7642 // .. ==> 0XF80007C0[13:13] = 0x00000000U 7643 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 7644 // .. 7645 EMIT_MASKWRITE(0XF80007C0, 0x00003FFFU ,0x000002E0U), 7646 // .. TRI_ENABLE = 1 7647 // .. ==> 0XF80007C4[0:0] = 0x00000001U 7648 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 7649 // .. L0_SEL = 0 7650 // .. ==> 0XF80007C4[1:1] = 0x00000000U 7651 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 7652 // .. L1_SEL = 0 7653 // .. ==> 0XF80007C4[2:2] = 0x00000000U 7654 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 7655 // .. L2_SEL = 0 7656 // .. ==> 0XF80007C4[4:3] = 0x00000000U 7657 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 7658 // .. L3_SEL = 7 7659 // .. ==> 0XF80007C4[7:5] = 0x00000007U 7660 // .. ==> MASK : 0x000000E0U VAL : 0x000000E0U 7661 // .. Speed = 0 7662 // .. ==> 0XF80007C4[8:8] = 0x00000000U 7663 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 7664 // .. IO_Type = 1 7665 // .. ==> 0XF80007C4[11:9] = 0x00000001U 7666 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 7667 // .. PULLUP = 0 7668 // .. ==> 0XF80007C4[12:12] = 0x00000000U 7669 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 7670 // .. DisableRcvr = 0 7671 // .. ==> 0XF80007C4[13:13] = 0x00000000U 7672 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 7673 // .. 7674 EMIT_MASKWRITE(0XF80007C4, 0x00003FFFU ,0x000002E1U), 7675 // .. TRI_ENABLE = 1 7676 // .. ==> 0XF80007C8[0:0] = 0x00000001U 7677 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 7678 // .. L0_SEL = 0 7679 // .. ==> 0XF80007C8[1:1] = 0x00000000U 7680 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 7681 // .. L1_SEL = 0 7682 // .. ==> 0XF80007C8[2:2] = 0x00000000U 7683 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 7684 // .. L2_SEL = 0 7685 // .. ==> 0XF80007C8[4:3] = 0x00000000U 7686 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 7687 // .. L3_SEL = 0 7688 // .. ==> 0XF80007C8[7:5] = 0x00000000U 7689 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 7690 // .. Speed = 0 7691 // .. ==> 0XF80007C8[8:8] = 0x00000000U 7692 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 7693 // .. IO_Type = 1 7694 // .. ==> 0XF80007C8[11:9] = 0x00000001U 7695 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 7696 // .. PULLUP = 0 7697 // .. ==> 0XF80007C8[12:12] = 0x00000000U 7698 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 7699 // .. DisableRcvr = 0 7700 // .. ==> 0XF80007C8[13:13] = 0x00000000U 7701 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 7702 // .. 7703 EMIT_MASKWRITE(0XF80007C8, 0x00003FFFU ,0x00000201U), 7704 // .. TRI_ENABLE = 1 7705 // .. ==> 0XF80007CC[0:0] = 0x00000001U 7706 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 7707 // .. L0_SEL = 0 7708 // .. ==> 0XF80007CC[1:1] = 0x00000000U 7709 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 7710 // .. L1_SEL = 0 7711 // .. ==> 0XF80007CC[2:2] = 0x00000000U 7712 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 7713 // .. L2_SEL = 0 7714 // .. ==> 0XF80007CC[4:3] = 0x00000000U 7715 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 7716 // .. L3_SEL = 0 7717 // .. ==> 0XF80007CC[7:5] = 0x00000000U 7718 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 7719 // .. Speed = 0 7720 // .. ==> 0XF80007CC[8:8] = 0x00000000U 7721 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 7722 // .. IO_Type = 1 7723 // .. ==> 0XF80007CC[11:9] = 0x00000001U 7724 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 7725 // .. PULLUP = 0 7726 // .. ==> 0XF80007CC[12:12] = 0x00000000U 7727 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 7728 // .. DisableRcvr = 0 7729 // .. ==> 0XF80007CC[13:13] = 0x00000000U 7730 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 7731 // .. 7732 EMIT_MASKWRITE(0XF80007CC, 0x00003FFFU ,0x00000201U), 7733 // .. TRI_ENABLE = 0 7734 // .. ==> 0XF80007D0[0:0] = 0x00000000U 7735 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 7736 // .. L0_SEL = 0 7737 // .. ==> 0XF80007D0[1:1] = 0x00000000U 7738 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 7739 // .. L1_SEL = 0 7740 // .. ==> 0XF80007D0[2:2] = 0x00000000U 7741 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 7742 // .. L2_SEL = 0 7743 // .. ==> 0XF80007D0[4:3] = 0x00000000U 7744 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 7745 // .. L3_SEL = 4 7746 // .. ==> 0XF80007D0[7:5] = 0x00000004U 7747 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U 7748 // .. Speed = 0 7749 // .. ==> 0XF80007D0[8:8] = 0x00000000U 7750 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 7751 // .. IO_Type = 1 7752 // .. ==> 0XF80007D0[11:9] = 0x00000001U 7753 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 7754 // .. PULLUP = 0 7755 // .. ==> 0XF80007D0[12:12] = 0x00000000U 7756 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 7757 // .. DisableRcvr = 0 7758 // .. ==> 0XF80007D0[13:13] = 0x00000000U 7759 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 7760 // .. 7761 EMIT_MASKWRITE(0XF80007D0, 0x00003FFFU ,0x00000280U), 7762 // .. TRI_ENABLE = 0 7763 // .. ==> 0XF80007D4[0:0] = 0x00000000U 7764 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 7765 // .. L0_SEL = 0 7766 // .. ==> 0XF80007D4[1:1] = 0x00000000U 7767 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 7768 // .. L1_SEL = 0 7769 // .. ==> 0XF80007D4[2:2] = 0x00000000U 7770 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 7771 // .. L2_SEL = 0 7772 // .. ==> 0XF80007D4[4:3] = 0x00000000U 7773 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 7774 // .. L3_SEL = 4 7775 // .. ==> 0XF80007D4[7:5] = 0x00000004U 7776 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U 7777 // .. Speed = 0 7778 // .. ==> 0XF80007D4[8:8] = 0x00000000U 7779 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 7780 // .. IO_Type = 1 7781 // .. ==> 0XF80007D4[11:9] = 0x00000001U 7782 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 7783 // .. PULLUP = 0 7784 // .. ==> 0XF80007D4[12:12] = 0x00000000U 7785 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 7786 // .. DisableRcvr = 0 7787 // .. ==> 0XF80007D4[13:13] = 0x00000000U 7788 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 7789 // .. 7790 EMIT_MASKWRITE(0XF80007D4, 0x00003FFFU ,0x00000280U), 7791 // .. SDIO0_WP_SEL = 46 7792 // .. ==> 0XF8000830[5:0] = 0x0000002EU 7793 // .. ==> MASK : 0x0000003FU VAL : 0x0000002EU 7794 // .. SDIO0_CD_SEL = 47 7795 // .. ==> 0XF8000830[21:16] = 0x0000002FU 7796 // .. ==> MASK : 0x003F0000U VAL : 0x002F0000U 7797 // .. 7798 EMIT_MASKWRITE(0XF8000830, 0x003F003FU ,0x002F002EU), 7799 // .. FINISH: MIO PROGRAMMING 7800 // .. START: LOCK IT BACK 7801 // .. LOCK_KEY = 0X767B 7802 // .. ==> 0XF8000004[15:0] = 0x0000767BU 7803 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU 7804 // .. 7805 EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU), 7806 // .. FINISH: LOCK IT BACK 7807 // FINISH: top 7808 // 7809 EMIT_EXIT(), 7810 7811 // 7812 }; 7813 7814 unsigned long ps7_peripherals_init_data_2_0[] = { 7815 // START: top 7816 // .. START: SLCR SETTINGS 7817 // .. UNLOCK_KEY = 0XDF0D 7818 // .. ==> 0XF8000008[15:0] = 0x0000DF0DU 7819 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU 7820 // .. 7821 EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU), 7822 // .. FINISH: SLCR SETTINGS 7823 // .. START: DDR TERM/IBUF_DISABLE_MODE SETTINGS 7824 // .. IBUF_DISABLE_MODE = 0x1 7825 // .. ==> 0XF8000B48[7:7] = 0x00000001U 7826 // .. ==> MASK : 0x00000080U VAL : 0x00000080U 7827 // .. TERM_DISABLE_MODE = 0x1 7828 // .. ==> 0XF8000B48[8:8] = 0x00000001U 7829 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 7830 // .. 7831 EMIT_MASKWRITE(0XF8000B48, 0x00000180U ,0x00000180U), 7832 // .. IBUF_DISABLE_MODE = 0x1 7833 // .. ==> 0XF8000B4C[7:7] = 0x00000001U 7834 // .. ==> MASK : 0x00000080U VAL : 0x00000080U 7835 // .. TERM_DISABLE_MODE = 0x1 7836 // .. ==> 0XF8000B4C[8:8] = 0x00000001U 7837 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 7838 // .. 7839 EMIT_MASKWRITE(0XF8000B4C, 0x00000180U ,0x00000180U), 7840 // .. IBUF_DISABLE_MODE = 0x1 7841 // .. ==> 0XF8000B50[7:7] = 0x00000001U 7842 // .. ==> MASK : 0x00000080U VAL : 0x00000080U 7843 // .. TERM_DISABLE_MODE = 0x1 7844 // .. ==> 0XF8000B50[8:8] = 0x00000001U 7845 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 7846 // .. 7847 EMIT_MASKWRITE(0XF8000B50, 0x00000180U ,0x00000180U), 7848 // .. IBUF_DISABLE_MODE = 0x1 7849 // .. ==> 0XF8000B54[7:7] = 0x00000001U 7850 // .. ==> MASK : 0x00000080U VAL : 0x00000080U 7851 // .. TERM_DISABLE_MODE = 0x1 7852 // .. ==> 0XF8000B54[8:8] = 0x00000001U 7853 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 7854 // .. 7855 EMIT_MASKWRITE(0XF8000B54, 0x00000180U ,0x00000180U), 7856 // .. FINISH: DDR TERM/IBUF_DISABLE_MODE SETTINGS 7857 // .. START: LOCK IT BACK 7858 // .. LOCK_KEY = 0X767B 7859 // .. ==> 0XF8000004[15:0] = 0x0000767BU 7860 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU 7861 // .. 7862 EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU), 7863 // .. FINISH: LOCK IT BACK 7864 // .. START: SRAM/NOR SET OPMODE 7865 // .. FINISH: SRAM/NOR SET OPMODE 7866 // .. START: UART REGISTERS 7867 // .. BDIV = 0x6 7868 // .. ==> 0XE0001034[7:0] = 0x00000006U 7869 // .. ==> MASK : 0x000000FFU VAL : 0x00000006U 7870 // .. 7871 EMIT_MASKWRITE(0XE0001034, 0x000000FFU ,0x00000006U), 7872 // .. CD = 0x3e 7873 // .. ==> 0XE0001018[15:0] = 0x0000003EU 7874 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000003EU 7875 // .. 7876 EMIT_MASKWRITE(0XE0001018, 0x0000FFFFU ,0x0000003EU), 7877 // .. STPBRK = 0x0 7878 // .. ==> 0XE0001000[8:8] = 0x00000000U 7879 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 7880 // .. STTBRK = 0x0 7881 // .. ==> 0XE0001000[7:7] = 0x00000000U 7882 // .. ==> MASK : 0x00000080U VAL : 0x00000000U 7883 // .. RSTTO = 0x0 7884 // .. ==> 0XE0001000[6:6] = 0x00000000U 7885 // .. ==> MASK : 0x00000040U VAL : 0x00000000U 7886 // .. TXDIS = 0x0 7887 // .. ==> 0XE0001000[5:5] = 0x00000000U 7888 // .. ==> MASK : 0x00000020U VAL : 0x00000000U 7889 // .. TXEN = 0x1 7890 // .. ==> 0XE0001000[4:4] = 0x00000001U 7891 // .. ==> MASK : 0x00000010U VAL : 0x00000010U 7892 // .. RXDIS = 0x0 7893 // .. ==> 0XE0001000[3:3] = 0x00000000U 7894 // .. ==> MASK : 0x00000008U VAL : 0x00000000U 7895 // .. RXEN = 0x1 7896 // .. ==> 0XE0001000[2:2] = 0x00000001U 7897 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 7898 // .. TXRES = 0x1 7899 // .. ==> 0XE0001000[1:1] = 0x00000001U 7900 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 7901 // .. RXRES = 0x1 7902 // .. ==> 0XE0001000[0:0] = 0x00000001U 7903 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 7904 // .. 7905 EMIT_MASKWRITE(0XE0001000, 0x000001FFU ,0x00000017U), 7906 // .. IRMODE = 0x0 7907 // .. ==> 0XE0001004[11:11] = 0x00000000U 7908 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 7909 // .. UCLKEN = 0x0 7910 // .. ==> 0XE0001004[10:10] = 0x00000000U 7911 // .. ==> MASK : 0x00000400U VAL : 0x00000000U 7912 // .. CHMODE = 0x0 7913 // .. ==> 0XE0001004[9:8] = 0x00000000U 7914 // .. ==> MASK : 0x00000300U VAL : 0x00000000U 7915 // .. NBSTOP = 0x0 7916 // .. ==> 0XE0001004[7:6] = 0x00000000U 7917 // .. ==> MASK : 0x000000C0U VAL : 0x00000000U 7918 // .. PAR = 0x4 7919 // .. ==> 0XE0001004[5:3] = 0x00000004U 7920 // .. ==> MASK : 0x00000038U VAL : 0x00000020U 7921 // .. CHRL = 0x0 7922 // .. ==> 0XE0001004[2:1] = 0x00000000U 7923 // .. ==> MASK : 0x00000006U VAL : 0x00000000U 7924 // .. CLKS = 0x0 7925 // .. ==> 0XE0001004[0:0] = 0x00000000U 7926 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 7927 // .. 7928 EMIT_MASKWRITE(0XE0001004, 0x00000FFFU ,0x00000020U), 7929 // .. FINISH: UART REGISTERS 7930 // .. START: QSPI REGISTERS 7931 // .. Holdb_dr = 1 7932 // .. ==> 0XE000D000[19:19] = 0x00000001U 7933 // .. ==> MASK : 0x00080000U VAL : 0x00080000U 7934 // .. 7935 EMIT_MASKWRITE(0XE000D000, 0x00080000U ,0x00080000U), 7936 // .. FINISH: QSPI REGISTERS 7937 // .. START: PL POWER ON RESET REGISTERS 7938 // .. PCFG_POR_CNT_4K = 0 7939 // .. ==> 0XF8007000[29:29] = 0x00000000U 7940 // .. ==> MASK : 0x20000000U VAL : 0x00000000U 7941 // .. 7942 EMIT_MASKWRITE(0XF8007000, 0x20000000U ,0x00000000U), 7943 // .. FINISH: PL POWER ON RESET REGISTERS 7944 // .. START: SMC TIMING CALCULATION REGISTER UPDATE 7945 // .. .. START: NAND SET CYCLE 7946 // .. .. FINISH: NAND SET CYCLE 7947 // .. .. START: OPMODE 7948 // .. .. FINISH: OPMODE 7949 // .. .. START: DIRECT COMMAND 7950 // .. .. FINISH: DIRECT COMMAND 7951 // .. .. START: SRAM/NOR CS0 SET CYCLE 7952 // .. .. FINISH: SRAM/NOR CS0 SET CYCLE 7953 // .. .. START: DIRECT COMMAND 7954 // .. .. FINISH: DIRECT COMMAND 7955 // .. .. START: NOR CS0 BASE ADDRESS 7956 // .. .. FINISH: NOR CS0 BASE ADDRESS 7957 // .. .. START: SRAM/NOR CS1 SET CYCLE 7958 // .. .. FINISH: SRAM/NOR CS1 SET CYCLE 7959 // .. .. START: DIRECT COMMAND 7960 // .. .. FINISH: DIRECT COMMAND 7961 // .. .. START: NOR CS1 BASE ADDRESS 7962 // .. .. FINISH: NOR CS1 BASE ADDRESS 7963 // .. .. START: USB RESET 7964 // .. .. .. START: USB0 RESET 7965 // .. .. .. .. START: DIR MODE BANK 0 7966 // .. .. .. .. FINISH: DIR MODE BANK 0 7967 // .. .. .. .. START: DIR MODE BANK 1 7968 // .. .. .. .. FINISH: DIR MODE BANK 1 7969 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 7970 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 7971 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 7972 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 7973 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 7974 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 7975 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 7976 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 7977 // .. .. .. .. START: OUTPUT ENABLE BANK 0 7978 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0 7979 // .. .. .. .. START: OUTPUT ENABLE BANK 1 7980 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1 7981 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0] 7982 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0] 7983 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16] 7984 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16] 7985 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32] 7986 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32] 7987 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48] 7988 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48] 7989 // .. .. .. .. START: ADD 1 MS DELAY 7990 // .. .. .. .. 7991 EMIT_MASKDELAY(0XF8F00200, 1), 7992 // .. .. .. .. FINISH: ADD 1 MS DELAY 7993 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 7994 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 7995 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 7996 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 7997 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 7998 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 7999 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 8000 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 8001 // .. .. .. FINISH: USB0 RESET 8002 // .. .. .. START: USB1 RESET 8003 // .. .. .. .. START: DIR MODE BANK 0 8004 // .. .. .. .. FINISH: DIR MODE BANK 0 8005 // .. .. .. .. START: DIR MODE BANK 1 8006 // .. .. .. .. FINISH: DIR MODE BANK 1 8007 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 8008 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 8009 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 8010 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 8011 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 8012 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 8013 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 8014 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 8015 // .. .. .. .. START: OUTPUT ENABLE BANK 0 8016 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0 8017 // .. .. .. .. START: OUTPUT ENABLE BANK 1 8018 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1 8019 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0] 8020 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0] 8021 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16] 8022 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16] 8023 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32] 8024 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32] 8025 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48] 8026 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48] 8027 // .. .. .. .. START: ADD 1 MS DELAY 8028 // .. .. .. .. 8029 EMIT_MASKDELAY(0XF8F00200, 1), 8030 // .. .. .. .. FINISH: ADD 1 MS DELAY 8031 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 8032 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 8033 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 8034 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 8035 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 8036 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 8037 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 8038 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 8039 // .. .. .. FINISH: USB1 RESET 8040 // .. .. FINISH: USB RESET 8041 // .. .. START: ENET RESET 8042 // .. .. .. START: ENET0 RESET 8043 // .. .. .. .. START: DIR MODE BANK 0 8044 // .. .. .. .. FINISH: DIR MODE BANK 0 8045 // .. .. .. .. START: DIR MODE BANK 1 8046 // .. .. .. .. FINISH: DIR MODE BANK 1 8047 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 8048 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 8049 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 8050 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 8051 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 8052 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 8053 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 8054 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 8055 // .. .. .. .. START: OUTPUT ENABLE BANK 0 8056 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0 8057 // .. .. .. .. START: OUTPUT ENABLE BANK 1 8058 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1 8059 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0] 8060 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0] 8061 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16] 8062 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16] 8063 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32] 8064 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32] 8065 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48] 8066 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48] 8067 // .. .. .. .. START: ADD 1 MS DELAY 8068 // .. .. .. .. 8069 EMIT_MASKDELAY(0XF8F00200, 1), 8070 // .. .. .. .. FINISH: ADD 1 MS DELAY 8071 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 8072 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 8073 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 8074 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 8075 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 8076 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 8077 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 8078 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 8079 // .. .. .. FINISH: ENET0 RESET 8080 // .. .. .. START: ENET1 RESET 8081 // .. .. .. .. START: DIR MODE BANK 0 8082 // .. .. .. .. FINISH: DIR MODE BANK 0 8083 // .. .. .. .. START: DIR MODE BANK 1 8084 // .. .. .. .. FINISH: DIR MODE BANK 1 8085 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 8086 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 8087 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 8088 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 8089 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 8090 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 8091 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 8092 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 8093 // .. .. .. .. START: OUTPUT ENABLE BANK 0 8094 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0 8095 // .. .. .. .. START: OUTPUT ENABLE BANK 1 8096 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1 8097 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0] 8098 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0] 8099 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16] 8100 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16] 8101 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32] 8102 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32] 8103 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48] 8104 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48] 8105 // .. .. .. .. START: ADD 1 MS DELAY 8106 // .. .. .. .. 8107 EMIT_MASKDELAY(0XF8F00200, 1), 8108 // .. .. .. .. FINISH: ADD 1 MS DELAY 8109 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 8110 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 8111 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 8112 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 8113 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 8114 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 8115 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 8116 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 8117 // .. .. .. FINISH: ENET1 RESET 8118 // .. .. FINISH: ENET RESET 8119 // .. .. START: I2C RESET 8120 // .. .. .. START: I2C0 RESET 8121 // .. .. .. .. START: DIR MODE GPIO BANK0 8122 // .. .. .. .. FINISH: DIR MODE GPIO BANK0 8123 // .. .. .. .. START: DIR MODE GPIO BANK1 8124 // .. .. .. .. FINISH: DIR MODE GPIO BANK1 8125 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 8126 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 8127 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 8128 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 8129 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 8130 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 8131 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 8132 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 8133 // .. .. .. .. START: OUTPUT ENABLE 8134 // .. .. .. .. FINISH: OUTPUT ENABLE 8135 // .. .. .. .. START: OUTPUT ENABLE 8136 // .. .. .. .. FINISH: OUTPUT ENABLE 8137 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0] 8138 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0] 8139 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16] 8140 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16] 8141 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32] 8142 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32] 8143 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48] 8144 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48] 8145 // .. .. .. .. START: ADD 1 MS DELAY 8146 // .. .. .. .. 8147 EMIT_MASKDELAY(0XF8F00200, 1), 8148 // .. .. .. .. FINISH: ADD 1 MS DELAY 8149 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 8150 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 8151 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 8152 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 8153 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 8154 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 8155 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 8156 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 8157 // .. .. .. FINISH: I2C0 RESET 8158 // .. .. .. START: I2C1 RESET 8159 // .. .. .. .. START: DIR MODE GPIO BANK0 8160 // .. .. .. .. FINISH: DIR MODE GPIO BANK0 8161 // .. .. .. .. START: DIR MODE GPIO BANK1 8162 // .. .. .. .. FINISH: DIR MODE GPIO BANK1 8163 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 8164 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 8165 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 8166 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 8167 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 8168 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 8169 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 8170 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 8171 // .. .. .. .. START: OUTPUT ENABLE 8172 // .. .. .. .. FINISH: OUTPUT ENABLE 8173 // .. .. .. .. START: OUTPUT ENABLE 8174 // .. .. .. .. FINISH: OUTPUT ENABLE 8175 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0] 8176 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0] 8177 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16] 8178 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16] 8179 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32] 8180 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32] 8181 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48] 8182 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48] 8183 // .. .. .. .. START: ADD 1 MS DELAY 8184 // .. .. .. .. 8185 EMIT_MASKDELAY(0XF8F00200, 1), 8186 // .. .. .. .. FINISH: ADD 1 MS DELAY 8187 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 8188 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 8189 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 8190 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 8191 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 8192 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 8193 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 8194 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 8195 // .. .. .. FINISH: I2C1 RESET 8196 // .. .. FINISH: I2C RESET 8197 // .. .. START: NOR CHIP SELECT 8198 // .. .. .. START: DIR MODE BANK 0 8199 // .. .. .. FINISH: DIR MODE BANK 0 8200 // .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 8201 // .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 8202 // .. .. .. START: OUTPUT ENABLE BANK 0 8203 // .. .. .. FINISH: OUTPUT ENABLE BANK 0 8204 // .. .. FINISH: NOR CHIP SELECT 8205 // .. FINISH: SMC TIMING CALCULATION REGISTER UPDATE 8206 // FINISH: top 8207 // 8208 EMIT_EXIT(), 8209 8210 // 8211 }; 8212 8213 unsigned long ps7_post_config_2_0[] = { 8214 // START: top 8215 // .. START: SLCR SETTINGS 8216 // .. UNLOCK_KEY = 0XDF0D 8217 // .. ==> 0XF8000008[15:0] = 0x0000DF0DU 8218 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU 8219 // .. 8220 EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU), 8221 // .. FINISH: SLCR SETTINGS 8222 // .. START: ENABLING LEVEL SHIFTER 8223 // .. USER_INP_ICT_EN_0 = 3 8224 // .. ==> 0XF8000900[1:0] = 0x00000003U 8225 // .. ==> MASK : 0x00000003U VAL : 0x00000003U 8226 // .. USER_INP_ICT_EN_1 = 3 8227 // .. ==> 0XF8000900[3:2] = 0x00000003U 8228 // .. ==> MASK : 0x0000000CU VAL : 0x0000000CU 8229 // .. 8230 EMIT_MASKWRITE(0XF8000900, 0x0000000FU ,0x0000000FU), 8231 // .. FINISH: ENABLING LEVEL SHIFTER 8232 // .. START: FPGA RESETS TO 0 8233 // .. reserved_3 = 0 8234 // .. ==> 0XF8000240[31:25] = 0x00000000U 8235 // .. ==> MASK : 0xFE000000U VAL : 0x00000000U 8236 // .. FPGA_ACP_RST = 0 8237 // .. ==> 0XF8000240[24:24] = 0x00000000U 8238 // .. ==> MASK : 0x01000000U VAL : 0x00000000U 8239 // .. FPGA_AXDS3_RST = 0 8240 // .. ==> 0XF8000240[23:23] = 0x00000000U 8241 // .. ==> MASK : 0x00800000U VAL : 0x00000000U 8242 // .. FPGA_AXDS2_RST = 0 8243 // .. ==> 0XF8000240[22:22] = 0x00000000U 8244 // .. ==> MASK : 0x00400000U VAL : 0x00000000U 8245 // .. FPGA_AXDS1_RST = 0 8246 // .. ==> 0XF8000240[21:21] = 0x00000000U 8247 // .. ==> MASK : 0x00200000U VAL : 0x00000000U 8248 // .. FPGA_AXDS0_RST = 0 8249 // .. ==> 0XF8000240[20:20] = 0x00000000U 8250 // .. ==> MASK : 0x00100000U VAL : 0x00000000U 8251 // .. reserved_2 = 0 8252 // .. ==> 0XF8000240[19:18] = 0x00000000U 8253 // .. ==> MASK : 0x000C0000U VAL : 0x00000000U 8254 // .. FSSW1_FPGA_RST = 0 8255 // .. ==> 0XF8000240[17:17] = 0x00000000U 8256 // .. ==> MASK : 0x00020000U VAL : 0x00000000U 8257 // .. FSSW0_FPGA_RST = 0 8258 // .. ==> 0XF8000240[16:16] = 0x00000000U 8259 // .. ==> MASK : 0x00010000U VAL : 0x00000000U 8260 // .. reserved_1 = 0 8261 // .. ==> 0XF8000240[15:14] = 0x00000000U 8262 // .. ==> MASK : 0x0000C000U VAL : 0x00000000U 8263 // .. FPGA_FMSW1_RST = 0 8264 // .. ==> 0XF8000240[13:13] = 0x00000000U 8265 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 8266 // .. FPGA_FMSW0_RST = 0 8267 // .. ==> 0XF8000240[12:12] = 0x00000000U 8268 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 8269 // .. FPGA_DMA3_RST = 0 8270 // .. ==> 0XF8000240[11:11] = 0x00000000U 8271 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 8272 // .. FPGA_DMA2_RST = 0 8273 // .. ==> 0XF8000240[10:10] = 0x00000000U 8274 // .. ==> MASK : 0x00000400U VAL : 0x00000000U 8275 // .. FPGA_DMA1_RST = 0 8276 // .. ==> 0XF8000240[9:9] = 0x00000000U 8277 // .. ==> MASK : 0x00000200U VAL : 0x00000000U 8278 // .. FPGA_DMA0_RST = 0 8279 // .. ==> 0XF8000240[8:8] = 0x00000000U 8280 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 8281 // .. reserved = 0 8282 // .. ==> 0XF8000240[7:4] = 0x00000000U 8283 // .. ==> MASK : 0x000000F0U VAL : 0x00000000U 8284 // .. FPGA3_OUT_RST = 0 8285 // .. ==> 0XF8000240[3:3] = 0x00000000U 8286 // .. ==> MASK : 0x00000008U VAL : 0x00000000U 8287 // .. FPGA2_OUT_RST = 0 8288 // .. ==> 0XF8000240[2:2] = 0x00000000U 8289 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 8290 // .. FPGA1_OUT_RST = 0 8291 // .. ==> 0XF8000240[1:1] = 0x00000000U 8292 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 8293 // .. FPGA0_OUT_RST = 0 8294 // .. ==> 0XF8000240[0:0] = 0x00000000U 8295 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 8296 // .. 8297 EMIT_MASKWRITE(0XF8000240, 0xFFFFFFFFU ,0x00000000U), 8298 // .. FINISH: FPGA RESETS TO 0 8299 // .. START: AFI REGISTERS 8300 // .. .. START: AFI0 REGISTERS 8301 // .. .. FINISH: AFI0 REGISTERS 8302 // .. .. START: AFI1 REGISTERS 8303 // .. .. FINISH: AFI1 REGISTERS 8304 // .. .. START: AFI2 REGISTERS 8305 // .. .. FINISH: AFI2 REGISTERS 8306 // .. .. START: AFI3 REGISTERS 8307 // .. .. FINISH: AFI3 REGISTERS 8308 // .. FINISH: AFI REGISTERS 8309 // .. START: LOCK IT BACK 8310 // .. LOCK_KEY = 0X767B 8311 // .. ==> 0XF8000004[15:0] = 0x0000767BU 8312 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU 8313 // .. 8314 EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU), 8315 // .. FINISH: LOCK IT BACK 8316 // FINISH: top 8317 // 8318 EMIT_EXIT(), 8319 8320 // 8321 }; 8322 8323 8324 unsigned long ps7_pll_init_data_1_0[] = { 8325 // START: top 8326 // .. START: SLCR SETTINGS 8327 // .. UNLOCK_KEY = 0XDF0D 8328 // .. ==> 0XF8000008[15:0] = 0x0000DF0DU 8329 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU 8330 // .. 8331 EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU), 8332 // .. FINISH: SLCR SETTINGS 8333 // .. START: PLL SLCR REGISTERS 8334 // .. .. START: ARM PLL INIT 8335 // .. .. PLL_RES = 0x2 8336 // .. .. ==> 0XF8000110[7:4] = 0x00000002U 8337 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000020U 8338 // .. .. PLL_CP = 0x2 8339 // .. .. ==> 0XF8000110[11:8] = 0x00000002U 8340 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U 8341 // .. .. LOCK_CNT = 0xfa 8342 // .. .. ==> 0XF8000110[21:12] = 0x000000FAU 8343 // .. .. ==> MASK : 0x003FF000U VAL : 0x000FA000U 8344 // .. .. 8345 EMIT_MASKWRITE(0XF8000110, 0x003FFFF0U ,0x000FA220U), 8346 // .. .. .. START: UPDATE FB_DIV 8347 // .. .. .. PLL_FDIV = 0x28 8348 // .. .. .. ==> 0XF8000100[18:12] = 0x00000028U 8349 // .. .. .. ==> MASK : 0x0007F000U VAL : 0x00028000U 8350 // .. .. .. 8351 EMIT_MASKWRITE(0XF8000100, 0x0007F000U ,0x00028000U), 8352 // .. .. .. FINISH: UPDATE FB_DIV 8353 // .. .. .. START: BY PASS PLL 8354 // .. .. .. PLL_BYPASS_FORCE = 1 8355 // .. .. .. ==> 0XF8000100[4:4] = 0x00000001U 8356 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000010U 8357 // .. .. .. 8358 EMIT_MASKWRITE(0XF8000100, 0x00000010U ,0x00000010U), 8359 // .. .. .. FINISH: BY PASS PLL 8360 // .. .. .. START: ASSERT RESET 8361 // .. .. .. PLL_RESET = 1 8362 // .. .. .. ==> 0XF8000100[0:0] = 0x00000001U 8363 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 8364 // .. .. .. 8365 EMIT_MASKWRITE(0XF8000100, 0x00000001U ,0x00000001U), 8366 // .. .. .. FINISH: ASSERT RESET 8367 // .. .. .. START: DEASSERT RESET 8368 // .. .. .. PLL_RESET = 0 8369 // .. .. .. ==> 0XF8000100[0:0] = 0x00000000U 8370 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 8371 // .. .. .. 8372 EMIT_MASKWRITE(0XF8000100, 0x00000001U ,0x00000000U), 8373 // .. .. .. FINISH: DEASSERT RESET 8374 // .. .. .. START: CHECK PLL STATUS 8375 // .. .. .. ARM_PLL_LOCK = 1 8376 // .. .. .. ==> 0XF800010C[0:0] = 0x00000001U 8377 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 8378 // .. .. .. 8379 EMIT_MASKPOLL(0XF800010C, 0x00000001U), 8380 // .. .. .. FINISH: CHECK PLL STATUS 8381 // .. .. .. START: REMOVE PLL BY PASS 8382 // .. .. .. PLL_BYPASS_FORCE = 0 8383 // .. .. .. ==> 0XF8000100[4:4] = 0x00000000U 8384 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000000U 8385 // .. .. .. 8386 EMIT_MASKWRITE(0XF8000100, 0x00000010U ,0x00000000U), 8387 // .. .. .. FINISH: REMOVE PLL BY PASS 8388 // .. .. .. SRCSEL = 0x0 8389 // .. .. .. ==> 0XF8000120[5:4] = 0x00000000U 8390 // .. .. .. ==> MASK : 0x00000030U VAL : 0x00000000U 8391 // .. .. .. DIVISOR = 0x2 8392 // .. .. .. ==> 0XF8000120[13:8] = 0x00000002U 8393 // .. .. .. ==> MASK : 0x00003F00U VAL : 0x00000200U 8394 // .. .. .. CPU_6OR4XCLKACT = 0x1 8395 // .. .. .. ==> 0XF8000120[24:24] = 0x00000001U 8396 // .. .. .. ==> MASK : 0x01000000U VAL : 0x01000000U 8397 // .. .. .. CPU_3OR2XCLKACT = 0x1 8398 // .. .. .. ==> 0XF8000120[25:25] = 0x00000001U 8399 // .. .. .. ==> MASK : 0x02000000U VAL : 0x02000000U 8400 // .. .. .. CPU_2XCLKACT = 0x1 8401 // .. .. .. ==> 0XF8000120[26:26] = 0x00000001U 8402 // .. .. .. ==> MASK : 0x04000000U VAL : 0x04000000U 8403 // .. .. .. CPU_1XCLKACT = 0x1 8404 // .. .. .. ==> 0XF8000120[27:27] = 0x00000001U 8405 // .. .. .. ==> MASK : 0x08000000U VAL : 0x08000000U 8406 // .. .. .. CPU_PERI_CLKACT = 0x1 8407 // .. .. .. ==> 0XF8000120[28:28] = 0x00000001U 8408 // .. .. .. ==> MASK : 0x10000000U VAL : 0x10000000U 8409 // .. .. .. 8410 EMIT_MASKWRITE(0XF8000120, 0x1F003F30U ,0x1F000200U), 8411 // .. .. FINISH: ARM PLL INIT 8412 // .. .. START: DDR PLL INIT 8413 // .. .. PLL_RES = 0x2 8414 // .. .. ==> 0XF8000114[7:4] = 0x00000002U 8415 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000020U 8416 // .. .. PLL_CP = 0x2 8417 // .. .. ==> 0XF8000114[11:8] = 0x00000002U 8418 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U 8419 // .. .. LOCK_CNT = 0x12c 8420 // .. .. ==> 0XF8000114[21:12] = 0x0000012CU 8421 // .. .. ==> MASK : 0x003FF000U VAL : 0x0012C000U 8422 // .. .. 8423 EMIT_MASKWRITE(0XF8000114, 0x003FFFF0U ,0x0012C220U), 8424 // .. .. .. START: UPDATE FB_DIV 8425 // .. .. .. PLL_FDIV = 0x20 8426 // .. .. .. ==> 0XF8000104[18:12] = 0x00000020U 8427 // .. .. .. ==> MASK : 0x0007F000U VAL : 0x00020000U 8428 // .. .. .. 8429 EMIT_MASKWRITE(0XF8000104, 0x0007F000U ,0x00020000U), 8430 // .. .. .. FINISH: UPDATE FB_DIV 8431 // .. .. .. START: BY PASS PLL 8432 // .. .. .. PLL_BYPASS_FORCE = 1 8433 // .. .. .. ==> 0XF8000104[4:4] = 0x00000001U 8434 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000010U 8435 // .. .. .. 8436 EMIT_MASKWRITE(0XF8000104, 0x00000010U ,0x00000010U), 8437 // .. .. .. FINISH: BY PASS PLL 8438 // .. .. .. START: ASSERT RESET 8439 // .. .. .. PLL_RESET = 1 8440 // .. .. .. ==> 0XF8000104[0:0] = 0x00000001U 8441 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 8442 // .. .. .. 8443 EMIT_MASKWRITE(0XF8000104, 0x00000001U ,0x00000001U), 8444 // .. .. .. FINISH: ASSERT RESET 8445 // .. .. .. START: DEASSERT RESET 8446 // .. .. .. PLL_RESET = 0 8447 // .. .. .. ==> 0XF8000104[0:0] = 0x00000000U 8448 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 8449 // .. .. .. 8450 EMIT_MASKWRITE(0XF8000104, 0x00000001U ,0x00000000U), 8451 // .. .. .. FINISH: DEASSERT RESET 8452 // .. .. .. START: CHECK PLL STATUS 8453 // .. .. .. DDR_PLL_LOCK = 1 8454 // .. .. .. ==> 0XF800010C[1:1] = 0x00000001U 8455 // .. .. .. ==> MASK : 0x00000002U VAL : 0x00000002U 8456 // .. .. .. 8457 EMIT_MASKPOLL(0XF800010C, 0x00000002U), 8458 // .. .. .. FINISH: CHECK PLL STATUS 8459 // .. .. .. START: REMOVE PLL BY PASS 8460 // .. .. .. PLL_BYPASS_FORCE = 0 8461 // .. .. .. ==> 0XF8000104[4:4] = 0x00000000U 8462 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000000U 8463 // .. .. .. 8464 EMIT_MASKWRITE(0XF8000104, 0x00000010U ,0x00000000U), 8465 // .. .. .. FINISH: REMOVE PLL BY PASS 8466 // .. .. .. DDR_3XCLKACT = 0x1 8467 // .. .. .. ==> 0XF8000124[0:0] = 0x00000001U 8468 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 8469 // .. .. .. DDR_2XCLKACT = 0x1 8470 // .. .. .. ==> 0XF8000124[1:1] = 0x00000001U 8471 // .. .. .. ==> MASK : 0x00000002U VAL : 0x00000002U 8472 // .. .. .. DDR_3XCLK_DIVISOR = 0x2 8473 // .. .. .. ==> 0XF8000124[25:20] = 0x00000002U 8474 // .. .. .. ==> MASK : 0x03F00000U VAL : 0x00200000U 8475 // .. .. .. DDR_2XCLK_DIVISOR = 0x3 8476 // .. .. .. ==> 0XF8000124[31:26] = 0x00000003U 8477 // .. .. .. ==> MASK : 0xFC000000U VAL : 0x0C000000U 8478 // .. .. .. 8479 EMIT_MASKWRITE(0XF8000124, 0xFFF00003U ,0x0C200003U), 8480 // .. .. FINISH: DDR PLL INIT 8481 // .. .. START: IO PLL INIT 8482 // .. .. PLL_RES = 0xc 8483 // .. .. ==> 0XF8000118[7:4] = 0x0000000CU 8484 // .. .. ==> MASK : 0x000000F0U VAL : 0x000000C0U 8485 // .. .. PLL_CP = 0x2 8486 // .. .. ==> 0XF8000118[11:8] = 0x00000002U 8487 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U 8488 // .. .. LOCK_CNT = 0x145 8489 // .. .. ==> 0XF8000118[21:12] = 0x00000145U 8490 // .. .. ==> MASK : 0x003FF000U VAL : 0x00145000U 8491 // .. .. 8492 EMIT_MASKWRITE(0XF8000118, 0x003FFFF0U ,0x001452C0U), 8493 // .. .. .. START: UPDATE FB_DIV 8494 // .. .. .. PLL_FDIV = 0x1e 8495 // .. .. .. ==> 0XF8000108[18:12] = 0x0000001EU 8496 // .. .. .. ==> MASK : 0x0007F000U VAL : 0x0001E000U 8497 // .. .. .. 8498 EMIT_MASKWRITE(0XF8000108, 0x0007F000U ,0x0001E000U), 8499 // .. .. .. FINISH: UPDATE FB_DIV 8500 // .. .. .. START: BY PASS PLL 8501 // .. .. .. PLL_BYPASS_FORCE = 1 8502 // .. .. .. ==> 0XF8000108[4:4] = 0x00000001U 8503 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000010U 8504 // .. .. .. 8505 EMIT_MASKWRITE(0XF8000108, 0x00000010U ,0x00000010U), 8506 // .. .. .. FINISH: BY PASS PLL 8507 // .. .. .. START: ASSERT RESET 8508 // .. .. .. PLL_RESET = 1 8509 // .. .. .. ==> 0XF8000108[0:0] = 0x00000001U 8510 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 8511 // .. .. .. 8512 EMIT_MASKWRITE(0XF8000108, 0x00000001U ,0x00000001U), 8513 // .. .. .. FINISH: ASSERT RESET 8514 // .. .. .. START: DEASSERT RESET 8515 // .. .. .. PLL_RESET = 0 8516 // .. .. .. ==> 0XF8000108[0:0] = 0x00000000U 8517 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 8518 // .. .. .. 8519 EMIT_MASKWRITE(0XF8000108, 0x00000001U ,0x00000000U), 8520 // .. .. .. FINISH: DEASSERT RESET 8521 // .. .. .. START: CHECK PLL STATUS 8522 // .. .. .. IO_PLL_LOCK = 1 8523 // .. .. .. ==> 0XF800010C[2:2] = 0x00000001U 8524 // .. .. .. ==> MASK : 0x00000004U VAL : 0x00000004U 8525 // .. .. .. 8526 EMIT_MASKPOLL(0XF800010C, 0x00000004U), 8527 // .. .. .. FINISH: CHECK PLL STATUS 8528 // .. .. .. START: REMOVE PLL BY PASS 8529 // .. .. .. PLL_BYPASS_FORCE = 0 8530 // .. .. .. ==> 0XF8000108[4:4] = 0x00000000U 8531 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000000U 8532 // .. .. .. 8533 EMIT_MASKWRITE(0XF8000108, 0x00000010U ,0x00000000U), 8534 // .. .. .. FINISH: REMOVE PLL BY PASS 8535 // .. .. FINISH: IO PLL INIT 8536 // .. FINISH: PLL SLCR REGISTERS 8537 // .. START: LOCK IT BACK 8538 // .. LOCK_KEY = 0X767B 8539 // .. ==> 0XF8000004[15:0] = 0x0000767BU 8540 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU 8541 // .. 8542 EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU), 8543 // .. FINISH: LOCK IT BACK 8544 // FINISH: top 8545 // 8546 EMIT_EXIT(), 8547 8548 // 8549 }; 8550 8551 unsigned long ps7_clock_init_data_1_0[] = { 8552 // START: top 8553 // .. START: SLCR SETTINGS 8554 // .. UNLOCK_KEY = 0XDF0D 8555 // .. ==> 0XF8000008[15:0] = 0x0000DF0DU 8556 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU 8557 // .. 8558 EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU), 8559 // .. FINISH: SLCR SETTINGS 8560 // .. START: CLOCK CONTROL SLCR REGISTERS 8561 // .. CLKACT = 0x1 8562 // .. ==> 0XF8000128[0:0] = 0x00000001U 8563 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 8564 // .. DIVISOR0 = 0x23 8565 // .. ==> 0XF8000128[13:8] = 0x00000023U 8566 // .. ==> MASK : 0x00003F00U VAL : 0x00002300U 8567 // .. DIVISOR1 = 0x3 8568 // .. ==> 0XF8000128[25:20] = 0x00000003U 8569 // .. ==> MASK : 0x03F00000U VAL : 0x00300000U 8570 // .. 8571 EMIT_MASKWRITE(0XF8000128, 0x03F03F01U ,0x00302301U), 8572 // .. CLKACT = 0x1 8573 // .. ==> 0XF8000138[0:0] = 0x00000001U 8574 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 8575 // .. SRCSEL = 0x0 8576 // .. ==> 0XF8000138[4:4] = 0x00000000U 8577 // .. ==> MASK : 0x00000010U VAL : 0x00000000U 8578 // .. 8579 EMIT_MASKWRITE(0XF8000138, 0x00000011U ,0x00000001U), 8580 // .. CLKACT = 0x1 8581 // .. ==> 0XF8000140[0:0] = 0x00000001U 8582 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 8583 // .. SRCSEL = 0x0 8584 // .. ==> 0XF8000140[6:4] = 0x00000000U 8585 // .. ==> MASK : 0x00000070U VAL : 0x00000000U 8586 // .. DIVISOR = 0x8 8587 // .. ==> 0XF8000140[13:8] = 0x00000008U 8588 // .. ==> MASK : 0x00003F00U VAL : 0x00000800U 8589 // .. DIVISOR1 = 0x1 8590 // .. ==> 0XF8000140[25:20] = 0x00000001U 8591 // .. ==> MASK : 0x03F00000U VAL : 0x00100000U 8592 // .. 8593 EMIT_MASKWRITE(0XF8000140, 0x03F03F71U ,0x00100801U), 8594 // .. CLKACT = 0x1 8595 // .. ==> 0XF800014C[0:0] = 0x00000001U 8596 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 8597 // .. SRCSEL = 0x0 8598 // .. ==> 0XF800014C[5:4] = 0x00000000U 8599 // .. ==> MASK : 0x00000030U VAL : 0x00000000U 8600 // .. DIVISOR = 0x5 8601 // .. ==> 0XF800014C[13:8] = 0x00000005U 8602 // .. ==> MASK : 0x00003F00U VAL : 0x00000500U 8603 // .. 8604 EMIT_MASKWRITE(0XF800014C, 0x00003F31U ,0x00000501U), 8605 // .. CLKACT0 = 0x1 8606 // .. ==> 0XF8000150[0:0] = 0x00000001U 8607 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 8608 // .. CLKACT1 = 0x0 8609 // .. ==> 0XF8000150[1:1] = 0x00000000U 8610 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 8611 // .. SRCSEL = 0x0 8612 // .. ==> 0XF8000150[5:4] = 0x00000000U 8613 // .. ==> MASK : 0x00000030U VAL : 0x00000000U 8614 // .. DIVISOR = 0x14 8615 // .. ==> 0XF8000150[13:8] = 0x00000014U 8616 // .. ==> MASK : 0x00003F00U VAL : 0x00001400U 8617 // .. 8618 EMIT_MASKWRITE(0XF8000150, 0x00003F33U ,0x00001401U), 8619 // .. CLKACT0 = 0x0 8620 // .. ==> 0XF8000154[0:0] = 0x00000000U 8621 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 8622 // .. CLKACT1 = 0x1 8623 // .. ==> 0XF8000154[1:1] = 0x00000001U 8624 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 8625 // .. SRCSEL = 0x0 8626 // .. ==> 0XF8000154[5:4] = 0x00000000U 8627 // .. ==> MASK : 0x00000030U VAL : 0x00000000U 8628 // .. DIVISOR = 0x14 8629 // .. ==> 0XF8000154[13:8] = 0x00000014U 8630 // .. ==> MASK : 0x00003F00U VAL : 0x00001400U 8631 // .. 8632 EMIT_MASKWRITE(0XF8000154, 0x00003F33U ,0x00001402U), 8633 // .. CLKACT = 0x1 8634 // .. ==> 0XF8000168[0:0] = 0x00000001U 8635 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 8636 // .. SRCSEL = 0x0 8637 // .. ==> 0XF8000168[5:4] = 0x00000000U 8638 // .. ==> MASK : 0x00000030U VAL : 0x00000000U 8639 // .. DIVISOR = 0x5 8640 // .. ==> 0XF8000168[13:8] = 0x00000005U 8641 // .. ==> MASK : 0x00003F00U VAL : 0x00000500U 8642 // .. 8643 EMIT_MASKWRITE(0XF8000168, 0x00003F31U ,0x00000501U), 8644 // .. SRCSEL = 0x0 8645 // .. ==> 0XF8000170[5:4] = 0x00000000U 8646 // .. ==> MASK : 0x00000030U VAL : 0x00000000U 8647 // .. DIVISOR0 = 0xa 8648 // .. ==> 0XF8000170[13:8] = 0x0000000AU 8649 // .. ==> MASK : 0x00003F00U VAL : 0x00000A00U 8650 // .. DIVISOR1 = 0x1 8651 // .. ==> 0XF8000170[25:20] = 0x00000001U 8652 // .. ==> MASK : 0x03F00000U VAL : 0x00100000U 8653 // .. 8654 EMIT_MASKWRITE(0XF8000170, 0x03F03F30U ,0x00100A00U), 8655 // .. SRCSEL = 0x0 8656 // .. ==> 0XF8000180[5:4] = 0x00000000U 8657 // .. ==> MASK : 0x00000030U VAL : 0x00000000U 8658 // .. DIVISOR0 = 0x7 8659 // .. ==> 0XF8000180[13:8] = 0x00000007U 8660 // .. ==> MASK : 0x00003F00U VAL : 0x00000700U 8661 // .. DIVISOR1 = 0x1 8662 // .. ==> 0XF8000180[25:20] = 0x00000001U 8663 // .. ==> MASK : 0x03F00000U VAL : 0x00100000U 8664 // .. 8665 EMIT_MASKWRITE(0XF8000180, 0x03F03F30U ,0x00100700U), 8666 // .. SRCSEL = 0x0 8667 // .. ==> 0XF8000190[5:4] = 0x00000000U 8668 // .. ==> MASK : 0x00000030U VAL : 0x00000000U 8669 // .. DIVISOR0 = 0x14 8670 // .. ==> 0XF8000190[13:8] = 0x00000014U 8671 // .. ==> MASK : 0x00003F00U VAL : 0x00001400U 8672 // .. DIVISOR1 = 0x1 8673 // .. ==> 0XF8000190[25:20] = 0x00000001U 8674 // .. ==> MASK : 0x03F00000U VAL : 0x00100000U 8675 // .. 8676 EMIT_MASKWRITE(0XF8000190, 0x03F03F30U ,0x00101400U), 8677 // .. SRCSEL = 0x0 8678 // .. ==> 0XF80001A0[5:4] = 0x00000000U 8679 // .. ==> MASK : 0x00000030U VAL : 0x00000000U 8680 // .. DIVISOR0 = 0x14 8681 // .. ==> 0XF80001A0[13:8] = 0x00000014U 8682 // .. ==> MASK : 0x00003F00U VAL : 0x00001400U 8683 // .. DIVISOR1 = 0x1 8684 // .. ==> 0XF80001A0[25:20] = 0x00000001U 8685 // .. ==> MASK : 0x03F00000U VAL : 0x00100000U 8686 // .. 8687 EMIT_MASKWRITE(0XF80001A0, 0x03F03F30U ,0x00101400U), 8688 // .. CLK_621_TRUE = 0x1 8689 // .. ==> 0XF80001C4[0:0] = 0x00000001U 8690 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 8691 // .. 8692 EMIT_MASKWRITE(0XF80001C4, 0x00000001U ,0x00000001U), 8693 // .. DMA_CPU_2XCLKACT = 0x1 8694 // .. ==> 0XF800012C[0:0] = 0x00000001U 8695 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 8696 // .. USB0_CPU_1XCLKACT = 0x1 8697 // .. ==> 0XF800012C[2:2] = 0x00000001U 8698 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 8699 // .. USB1_CPU_1XCLKACT = 0x1 8700 // .. ==> 0XF800012C[3:3] = 0x00000001U 8701 // .. ==> MASK : 0x00000008U VAL : 0x00000008U 8702 // .. GEM0_CPU_1XCLKACT = 0x1 8703 // .. ==> 0XF800012C[6:6] = 0x00000001U 8704 // .. ==> MASK : 0x00000040U VAL : 0x00000040U 8705 // .. GEM1_CPU_1XCLKACT = 0x0 8706 // .. ==> 0XF800012C[7:7] = 0x00000000U 8707 // .. ==> MASK : 0x00000080U VAL : 0x00000000U 8708 // .. SDI0_CPU_1XCLKACT = 0x1 8709 // .. ==> 0XF800012C[10:10] = 0x00000001U 8710 // .. ==> MASK : 0x00000400U VAL : 0x00000400U 8711 // .. SDI1_CPU_1XCLKACT = 0x0 8712 // .. ==> 0XF800012C[11:11] = 0x00000000U 8713 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 8714 // .. SPI0_CPU_1XCLKACT = 0x0 8715 // .. ==> 0XF800012C[14:14] = 0x00000000U 8716 // .. ==> MASK : 0x00004000U VAL : 0x00000000U 8717 // .. SPI1_CPU_1XCLKACT = 0x0 8718 // .. ==> 0XF800012C[15:15] = 0x00000000U 8719 // .. ==> MASK : 0x00008000U VAL : 0x00000000U 8720 // .. CAN0_CPU_1XCLKACT = 0x0 8721 // .. ==> 0XF800012C[16:16] = 0x00000000U 8722 // .. ==> MASK : 0x00010000U VAL : 0x00000000U 8723 // .. CAN1_CPU_1XCLKACT = 0x0 8724 // .. ==> 0XF800012C[17:17] = 0x00000000U 8725 // .. ==> MASK : 0x00020000U VAL : 0x00000000U 8726 // .. I2C0_CPU_1XCLKACT = 0x1 8727 // .. ==> 0XF800012C[18:18] = 0x00000001U 8728 // .. ==> MASK : 0x00040000U VAL : 0x00040000U 8729 // .. I2C1_CPU_1XCLKACT = 0x1 8730 // .. ==> 0XF800012C[19:19] = 0x00000001U 8731 // .. ==> MASK : 0x00080000U VAL : 0x00080000U 8732 // .. UART0_CPU_1XCLKACT = 0x0 8733 // .. ==> 0XF800012C[20:20] = 0x00000000U 8734 // .. ==> MASK : 0x00100000U VAL : 0x00000000U 8735 // .. UART1_CPU_1XCLKACT = 0x1 8736 // .. ==> 0XF800012C[21:21] = 0x00000001U 8737 // .. ==> MASK : 0x00200000U VAL : 0x00200000U 8738 // .. GPIO_CPU_1XCLKACT = 0x1 8739 // .. ==> 0XF800012C[22:22] = 0x00000001U 8740 // .. ==> MASK : 0x00400000U VAL : 0x00400000U 8741 // .. LQSPI_CPU_1XCLKACT = 0x1 8742 // .. ==> 0XF800012C[23:23] = 0x00000001U 8743 // .. ==> MASK : 0x00800000U VAL : 0x00800000U 8744 // .. SMC_CPU_1XCLKACT = 0x1 8745 // .. ==> 0XF800012C[24:24] = 0x00000001U 8746 // .. ==> MASK : 0x01000000U VAL : 0x01000000U 8747 // .. 8748 EMIT_MASKWRITE(0XF800012C, 0x01FFCCCDU ,0x01EC044DU), 8749 // .. FINISH: CLOCK CONTROL SLCR REGISTERS 8750 // .. START: THIS SHOULD BE BLANK 8751 // .. FINISH: THIS SHOULD BE BLANK 8752 // .. START: LOCK IT BACK 8753 // .. LOCK_KEY = 0X767B 8754 // .. ==> 0XF8000004[15:0] = 0x0000767BU 8755 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU 8756 // .. 8757 EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU), 8758 // .. FINISH: LOCK IT BACK 8759 // FINISH: top 8760 // 8761 EMIT_EXIT(), 8762 8763 // 8764 }; 8765 8766 unsigned long ps7_ddr_init_data_1_0[] = { 8767 // START: top 8768 // .. START: DDR INITIALIZATION 8769 // .. .. START: LOCK DDR 8770 // .. .. reg_ddrc_soft_rstb = 0 8771 // .. .. ==> 0XF8006000[0:0] = 0x00000000U 8772 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 8773 // .. .. reg_ddrc_powerdown_en = 0x0 8774 // .. .. ==> 0XF8006000[1:1] = 0x00000000U 8775 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 8776 // .. .. reg_ddrc_data_bus_width = 0x0 8777 // .. .. ==> 0XF8006000[3:2] = 0x00000000U 8778 // .. .. ==> MASK : 0x0000000CU VAL : 0x00000000U 8779 // .. .. reg_ddrc_burst8_refresh = 0x0 8780 // .. .. ==> 0XF8006000[6:4] = 0x00000000U 8781 // .. .. ==> MASK : 0x00000070U VAL : 0x00000000U 8782 // .. .. reg_ddrc_rdwr_idle_gap = 0x1 8783 // .. .. ==> 0XF8006000[13:7] = 0x00000001U 8784 // .. .. ==> MASK : 0x00003F80U VAL : 0x00000080U 8785 // .. .. reg_ddrc_dis_rd_bypass = 0x0 8786 // .. .. ==> 0XF8006000[14:14] = 0x00000000U 8787 // .. .. ==> MASK : 0x00004000U VAL : 0x00000000U 8788 // .. .. reg_ddrc_dis_act_bypass = 0x0 8789 // .. .. ==> 0XF8006000[15:15] = 0x00000000U 8790 // .. .. ==> MASK : 0x00008000U VAL : 0x00000000U 8791 // .. .. reg_ddrc_dis_auto_refresh = 0x0 8792 // .. .. ==> 0XF8006000[16:16] = 0x00000000U 8793 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 8794 // .. .. 8795 EMIT_MASKWRITE(0XF8006000, 0x0001FFFFU ,0x00000080U), 8796 // .. .. FINISH: LOCK DDR 8797 // .. .. reg_ddrc_t_rfc_nom_x32 = 0x81 8798 // .. .. ==> 0XF8006004[11:0] = 0x00000081U 8799 // .. .. ==> MASK : 0x00000FFFU VAL : 0x00000081U 8800 // .. .. reg_ddrc_active_ranks = 0x1 8801 // .. .. ==> 0XF8006004[13:12] = 0x00000001U 8802 // .. .. ==> MASK : 0x00003000U VAL : 0x00001000U 8803 // .. .. reg_ddrc_addrmap_cs_bit0 = 0x0 8804 // .. .. ==> 0XF8006004[18:14] = 0x00000000U 8805 // .. .. ==> MASK : 0x0007C000U VAL : 0x00000000U 8806 // .. .. reg_ddrc_wr_odt_block = 0x1 8807 // .. .. ==> 0XF8006004[20:19] = 0x00000001U 8808 // .. .. ==> MASK : 0x00180000U VAL : 0x00080000U 8809 // .. .. reg_ddrc_diff_rank_rd_2cycle_gap = 0x0 8810 // .. .. ==> 0XF8006004[21:21] = 0x00000000U 8811 // .. .. ==> MASK : 0x00200000U VAL : 0x00000000U 8812 // .. .. reg_ddrc_addrmap_cs_bit1 = 0x0 8813 // .. .. ==> 0XF8006004[26:22] = 0x00000000U 8814 // .. .. ==> MASK : 0x07C00000U VAL : 0x00000000U 8815 // .. .. reg_ddrc_addrmap_open_bank = 0x0 8816 // .. .. ==> 0XF8006004[27:27] = 0x00000000U 8817 // .. .. ==> MASK : 0x08000000U VAL : 0x00000000U 8818 // .. .. reg_ddrc_addrmap_4bank_ram = 0x0 8819 // .. .. ==> 0XF8006004[28:28] = 0x00000000U 8820 // .. .. ==> MASK : 0x10000000U VAL : 0x00000000U 8821 // .. .. 8822 EMIT_MASKWRITE(0XF8006004, 0x1FFFFFFFU ,0x00081081U), 8823 // .. .. reg_ddrc_hpr_min_non_critical_x32 = 0xf 8824 // .. .. ==> 0XF8006008[10:0] = 0x0000000FU 8825 // .. .. ==> MASK : 0x000007FFU VAL : 0x0000000FU 8826 // .. .. reg_ddrc_hpr_max_starve_x32 = 0xf 8827 // .. .. ==> 0XF8006008[21:11] = 0x0000000FU 8828 // .. .. ==> MASK : 0x003FF800U VAL : 0x00007800U 8829 // .. .. reg_ddrc_hpr_xact_run_length = 0xf 8830 // .. .. ==> 0XF8006008[25:22] = 0x0000000FU 8831 // .. .. ==> MASK : 0x03C00000U VAL : 0x03C00000U 8832 // .. .. 8833 EMIT_MASKWRITE(0XF8006008, 0x03FFFFFFU ,0x03C0780FU), 8834 // .. .. reg_ddrc_lpr_min_non_critical_x32 = 0x1 8835 // .. .. ==> 0XF800600C[10:0] = 0x00000001U 8836 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000001U 8837 // .. .. reg_ddrc_lpr_max_starve_x32 = 0x2 8838 // .. .. ==> 0XF800600C[21:11] = 0x00000002U 8839 // .. .. ==> MASK : 0x003FF800U VAL : 0x00001000U 8840 // .. .. reg_ddrc_lpr_xact_run_length = 0x8 8841 // .. .. ==> 0XF800600C[25:22] = 0x00000008U 8842 // .. .. ==> MASK : 0x03C00000U VAL : 0x02000000U 8843 // .. .. 8844 EMIT_MASKWRITE(0XF800600C, 0x03FFFFFFU ,0x02001001U), 8845 // .. .. reg_ddrc_w_min_non_critical_x32 = 0x1 8846 // .. .. ==> 0XF8006010[10:0] = 0x00000001U 8847 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000001U 8848 // .. .. reg_ddrc_w_xact_run_length = 0x8 8849 // .. .. ==> 0XF8006010[14:11] = 0x00000008U 8850 // .. .. ==> MASK : 0x00007800U VAL : 0x00004000U 8851 // .. .. reg_ddrc_w_max_starve_x32 = 0x2 8852 // .. .. ==> 0XF8006010[25:15] = 0x00000002U 8853 // .. .. ==> MASK : 0x03FF8000U VAL : 0x00010000U 8854 // .. .. 8855 EMIT_MASKWRITE(0XF8006010, 0x03FFFFFFU ,0x00014001U), 8856 // .. .. reg_ddrc_t_rc = 0x1b 8857 // .. .. ==> 0XF8006014[5:0] = 0x0000001BU 8858 // .. .. ==> MASK : 0x0000003FU VAL : 0x0000001BU 8859 // .. .. reg_ddrc_t_rfc_min = 0x56 8860 // .. .. ==> 0XF8006014[13:6] = 0x00000056U 8861 // .. .. ==> MASK : 0x00003FC0U VAL : 0x00001580U 8862 // .. .. reg_ddrc_post_selfref_gap_x32 = 0x10 8863 // .. .. ==> 0XF8006014[20:14] = 0x00000010U 8864 // .. .. ==> MASK : 0x001FC000U VAL : 0x00040000U 8865 // .. .. 8866 EMIT_MASKWRITE(0XF8006014, 0x001FFFFFU ,0x0004159BU), 8867 // .. .. reg_ddrc_wr2pre = 0x12 8868 // .. .. ==> 0XF8006018[4:0] = 0x00000012U 8869 // .. .. ==> MASK : 0x0000001FU VAL : 0x00000012U 8870 // .. .. reg_ddrc_powerdown_to_x32 = 0x6 8871 // .. .. ==> 0XF8006018[9:5] = 0x00000006U 8872 // .. .. ==> MASK : 0x000003E0U VAL : 0x000000C0U 8873 // .. .. reg_ddrc_t_faw = 0x18 8874 // .. .. ==> 0XF8006018[15:10] = 0x00000018U 8875 // .. .. ==> MASK : 0x0000FC00U VAL : 0x00006000U 8876 // .. .. reg_ddrc_t_ras_max = 0x24 8877 // .. .. ==> 0XF8006018[21:16] = 0x00000024U 8878 // .. .. ==> MASK : 0x003F0000U VAL : 0x00240000U 8879 // .. .. reg_ddrc_t_ras_min = 0x14 8880 // .. .. ==> 0XF8006018[26:22] = 0x00000014U 8881 // .. .. ==> MASK : 0x07C00000U VAL : 0x05000000U 8882 // .. .. reg_ddrc_t_cke = 0x4 8883 // .. .. ==> 0XF8006018[31:28] = 0x00000004U 8884 // .. .. ==> MASK : 0xF0000000U VAL : 0x40000000U 8885 // .. .. 8886 EMIT_MASKWRITE(0XF8006018, 0xF7FFFFFFU ,0x452460D2U), 8887 // .. .. reg_ddrc_write_latency = 0x5 8888 // .. .. ==> 0XF800601C[4:0] = 0x00000005U 8889 // .. .. ==> MASK : 0x0000001FU VAL : 0x00000005U 8890 // .. .. reg_ddrc_rd2wr = 0x7 8891 // .. .. ==> 0XF800601C[9:5] = 0x00000007U 8892 // .. .. ==> MASK : 0x000003E0U VAL : 0x000000E0U 8893 // .. .. reg_ddrc_wr2rd = 0xe 8894 // .. .. ==> 0XF800601C[14:10] = 0x0000000EU 8895 // .. .. ==> MASK : 0x00007C00U VAL : 0x00003800U 8896 // .. .. reg_ddrc_t_xp = 0x4 8897 // .. .. ==> 0XF800601C[19:15] = 0x00000004U 8898 // .. .. ==> MASK : 0x000F8000U VAL : 0x00020000U 8899 // .. .. reg_ddrc_pad_pd = 0x0 8900 // .. .. ==> 0XF800601C[22:20] = 0x00000000U 8901 // .. .. ==> MASK : 0x00700000U VAL : 0x00000000U 8902 // .. .. reg_ddrc_rd2pre = 0x4 8903 // .. .. ==> 0XF800601C[27:23] = 0x00000004U 8904 // .. .. ==> MASK : 0x0F800000U VAL : 0x02000000U 8905 // .. .. reg_ddrc_t_rcd = 0x7 8906 // .. .. ==> 0XF800601C[31:28] = 0x00000007U 8907 // .. .. ==> MASK : 0xF0000000U VAL : 0x70000000U 8908 // .. .. 8909 EMIT_MASKWRITE(0XF800601C, 0xFFFFFFFFU ,0x720238E5U), 8910 // .. .. reg_ddrc_t_ccd = 0x4 8911 // .. .. ==> 0XF8006020[4:2] = 0x00000004U 8912 // .. .. ==> MASK : 0x0000001CU VAL : 0x00000010U 8913 // .. .. reg_ddrc_t_rrd = 0x6 8914 // .. .. ==> 0XF8006020[7:5] = 0x00000006U 8915 // .. .. ==> MASK : 0x000000E0U VAL : 0x000000C0U 8916 // .. .. reg_ddrc_refresh_margin = 0x2 8917 // .. .. ==> 0XF8006020[11:8] = 0x00000002U 8918 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U 8919 // .. .. reg_ddrc_t_rp = 0x7 8920 // .. .. ==> 0XF8006020[15:12] = 0x00000007U 8921 // .. .. ==> MASK : 0x0000F000U VAL : 0x00007000U 8922 // .. .. reg_ddrc_refresh_to_x32 = 0x8 8923 // .. .. ==> 0XF8006020[20:16] = 0x00000008U 8924 // .. .. ==> MASK : 0x001F0000U VAL : 0x00080000U 8925 // .. .. reg_ddrc_sdram = 0x1 8926 // .. .. ==> 0XF8006020[21:21] = 0x00000001U 8927 // .. .. ==> MASK : 0x00200000U VAL : 0x00200000U 8928 // .. .. reg_ddrc_mobile = 0x0 8929 // .. .. ==> 0XF8006020[22:22] = 0x00000000U 8930 // .. .. ==> MASK : 0x00400000U VAL : 0x00000000U 8931 // .. .. reg_ddrc_clock_stop_en = 0x0 8932 // .. .. ==> 0XF8006020[23:23] = 0x00000000U 8933 // .. .. ==> MASK : 0x00800000U VAL : 0x00000000U 8934 // .. .. reg_ddrc_read_latency = 0x7 8935 // .. .. ==> 0XF8006020[28:24] = 0x00000007U 8936 // .. .. ==> MASK : 0x1F000000U VAL : 0x07000000U 8937 // .. .. reg_phy_mode_ddr1_ddr2 = 0x1 8938 // .. .. ==> 0XF8006020[29:29] = 0x00000001U 8939 // .. .. ==> MASK : 0x20000000U VAL : 0x20000000U 8940 // .. .. reg_ddrc_dis_pad_pd = 0x0 8941 // .. .. ==> 0XF8006020[30:30] = 0x00000000U 8942 // .. .. ==> MASK : 0x40000000U VAL : 0x00000000U 8943 // .. .. reg_ddrc_loopback = 0x0 8944 // .. .. ==> 0XF8006020[31:31] = 0x00000000U 8945 // .. .. ==> MASK : 0x80000000U VAL : 0x00000000U 8946 // .. .. 8947 EMIT_MASKWRITE(0XF8006020, 0xFFFFFFFCU ,0x272872D0U), 8948 // .. .. reg_ddrc_en_2t_timing_mode = 0x0 8949 // .. .. ==> 0XF8006024[0:0] = 0x00000000U 8950 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 8951 // .. .. reg_ddrc_prefer_write = 0x0 8952 // .. .. ==> 0XF8006024[1:1] = 0x00000000U 8953 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 8954 // .. .. reg_ddrc_max_rank_rd = 0xf 8955 // .. .. ==> 0XF8006024[5:2] = 0x0000000FU 8956 // .. .. ==> MASK : 0x0000003CU VAL : 0x0000003CU 8957 // .. .. reg_ddrc_mr_wr = 0x0 8958 // .. .. ==> 0XF8006024[6:6] = 0x00000000U 8959 // .. .. ==> MASK : 0x00000040U VAL : 0x00000000U 8960 // .. .. reg_ddrc_mr_addr = 0x0 8961 // .. .. ==> 0XF8006024[8:7] = 0x00000000U 8962 // .. .. ==> MASK : 0x00000180U VAL : 0x00000000U 8963 // .. .. reg_ddrc_mr_data = 0x0 8964 // .. .. ==> 0XF8006024[24:9] = 0x00000000U 8965 // .. .. ==> MASK : 0x01FFFE00U VAL : 0x00000000U 8966 // .. .. ddrc_reg_mr_wr_busy = 0x0 8967 // .. .. ==> 0XF8006024[25:25] = 0x00000000U 8968 // .. .. ==> MASK : 0x02000000U VAL : 0x00000000U 8969 // .. .. reg_ddrc_mr_type = 0x0 8970 // .. .. ==> 0XF8006024[26:26] = 0x00000000U 8971 // .. .. ==> MASK : 0x04000000U VAL : 0x00000000U 8972 // .. .. reg_ddrc_mr_rdata_valid = 0x0 8973 // .. .. ==> 0XF8006024[27:27] = 0x00000000U 8974 // .. .. ==> MASK : 0x08000000U VAL : 0x00000000U 8975 // .. .. 8976 EMIT_MASKWRITE(0XF8006024, 0x0FFFFFFFU ,0x0000003CU), 8977 // .. .. reg_ddrc_final_wait_x32 = 0x7 8978 // .. .. ==> 0XF8006028[6:0] = 0x00000007U 8979 // .. .. ==> MASK : 0x0000007FU VAL : 0x00000007U 8980 // .. .. reg_ddrc_pre_ocd_x32 = 0x0 8981 // .. .. ==> 0XF8006028[10:7] = 0x00000000U 8982 // .. .. ==> MASK : 0x00000780U VAL : 0x00000000U 8983 // .. .. reg_ddrc_t_mrd = 0x4 8984 // .. .. ==> 0XF8006028[13:11] = 0x00000004U 8985 // .. .. ==> MASK : 0x00003800U VAL : 0x00002000U 8986 // .. .. 8987 EMIT_MASKWRITE(0XF8006028, 0x00003FFFU ,0x00002007U), 8988 // .. .. reg_ddrc_emr2 = 0x8 8989 // .. .. ==> 0XF800602C[15:0] = 0x00000008U 8990 // .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000008U 8991 // .. .. reg_ddrc_emr3 = 0x0 8992 // .. .. ==> 0XF800602C[31:16] = 0x00000000U 8993 // .. .. ==> MASK : 0xFFFF0000U VAL : 0x00000000U 8994 // .. .. 8995 EMIT_MASKWRITE(0XF800602C, 0xFFFFFFFFU ,0x00000008U), 8996 // .. .. reg_ddrc_mr = 0x930 8997 // .. .. ==> 0XF8006030[15:0] = 0x00000930U 8998 // .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000930U 8999 // .. .. reg_ddrc_emr = 0x4 9000 // .. .. ==> 0XF8006030[31:16] = 0x00000004U 9001 // .. .. ==> MASK : 0xFFFF0000U VAL : 0x00040000U 9002 // .. .. 9003 EMIT_MASKWRITE(0XF8006030, 0xFFFFFFFFU ,0x00040930U), 9004 // .. .. reg_ddrc_burst_rdwr = 0x4 9005 // .. .. ==> 0XF8006034[3:0] = 0x00000004U 9006 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000004U 9007 // .. .. reg_ddrc_pre_cke_x1024 = 0x105 9008 // .. .. ==> 0XF8006034[13:4] = 0x00000105U 9009 // .. .. ==> MASK : 0x00003FF0U VAL : 0x00001050U 9010 // .. .. reg_ddrc_post_cke_x1024 = 0x1 9011 // .. .. ==> 0XF8006034[25:16] = 0x00000001U 9012 // .. .. ==> MASK : 0x03FF0000U VAL : 0x00010000U 9013 // .. .. reg_ddrc_burstchop = 0x0 9014 // .. .. ==> 0XF8006034[28:28] = 0x00000000U 9015 // .. .. ==> MASK : 0x10000000U VAL : 0x00000000U 9016 // .. .. 9017 EMIT_MASKWRITE(0XF8006034, 0x13FF3FFFU ,0x00011054U), 9018 // .. .. reg_ddrc_force_low_pri_n = 0x0 9019 // .. .. ==> 0XF8006038[0:0] = 0x00000000U 9020 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 9021 // .. .. reg_ddrc_dis_dq = 0x0 9022 // .. .. ==> 0XF8006038[1:1] = 0x00000000U 9023 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 9024 // .. .. reg_phy_debug_mode = 0x0 9025 // .. .. ==> 0XF8006038[6:6] = 0x00000000U 9026 // .. .. ==> MASK : 0x00000040U VAL : 0x00000000U 9027 // .. .. reg_phy_wr_level_start = 0x0 9028 // .. .. ==> 0XF8006038[7:7] = 0x00000000U 9029 // .. .. ==> MASK : 0x00000080U VAL : 0x00000000U 9030 // .. .. reg_phy_rd_level_start = 0x0 9031 // .. .. ==> 0XF8006038[8:8] = 0x00000000U 9032 // .. .. ==> MASK : 0x00000100U VAL : 0x00000000U 9033 // .. .. reg_phy_dq0_wait_t = 0x0 9034 // .. .. ==> 0XF8006038[12:9] = 0x00000000U 9035 // .. .. ==> MASK : 0x00001E00U VAL : 0x00000000U 9036 // .. .. 9037 EMIT_MASKWRITE(0XF8006038, 0x00001FC3U ,0x00000000U), 9038 // .. .. reg_ddrc_addrmap_bank_b0 = 0x7 9039 // .. .. ==> 0XF800603C[3:0] = 0x00000007U 9040 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000007U 9041 // .. .. reg_ddrc_addrmap_bank_b1 = 0x7 9042 // .. .. ==> 0XF800603C[7:4] = 0x00000007U 9043 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000070U 9044 // .. .. reg_ddrc_addrmap_bank_b2 = 0x7 9045 // .. .. ==> 0XF800603C[11:8] = 0x00000007U 9046 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000700U 9047 // .. .. reg_ddrc_addrmap_col_b5 = 0x0 9048 // .. .. ==> 0XF800603C[15:12] = 0x00000000U 9049 // .. .. ==> MASK : 0x0000F000U VAL : 0x00000000U 9050 // .. .. reg_ddrc_addrmap_col_b6 = 0x0 9051 // .. .. ==> 0XF800603C[19:16] = 0x00000000U 9052 // .. .. ==> MASK : 0x000F0000U VAL : 0x00000000U 9053 // .. .. 9054 EMIT_MASKWRITE(0XF800603C, 0x000FFFFFU ,0x00000777U), 9055 // .. .. reg_ddrc_addrmap_col_b2 = 0x0 9056 // .. .. ==> 0XF8006040[3:0] = 0x00000000U 9057 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000000U 9058 // .. .. reg_ddrc_addrmap_col_b3 = 0x0 9059 // .. .. ==> 0XF8006040[7:4] = 0x00000000U 9060 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000000U 9061 // .. .. reg_ddrc_addrmap_col_b4 = 0x0 9062 // .. .. ==> 0XF8006040[11:8] = 0x00000000U 9063 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000000U 9064 // .. .. reg_ddrc_addrmap_col_b7 = 0x0 9065 // .. .. ==> 0XF8006040[15:12] = 0x00000000U 9066 // .. .. ==> MASK : 0x0000F000U VAL : 0x00000000U 9067 // .. .. reg_ddrc_addrmap_col_b8 = 0x0 9068 // .. .. ==> 0XF8006040[19:16] = 0x00000000U 9069 // .. .. ==> MASK : 0x000F0000U VAL : 0x00000000U 9070 // .. .. reg_ddrc_addrmap_col_b9 = 0xf 9071 // .. .. ==> 0XF8006040[23:20] = 0x0000000FU 9072 // .. .. ==> MASK : 0x00F00000U VAL : 0x00F00000U 9073 // .. .. reg_ddrc_addrmap_col_b10 = 0xf 9074 // .. .. ==> 0XF8006040[27:24] = 0x0000000FU 9075 // .. .. ==> MASK : 0x0F000000U VAL : 0x0F000000U 9076 // .. .. reg_ddrc_addrmap_col_b11 = 0xf 9077 // .. .. ==> 0XF8006040[31:28] = 0x0000000FU 9078 // .. .. ==> MASK : 0xF0000000U VAL : 0xF0000000U 9079 // .. .. 9080 EMIT_MASKWRITE(0XF8006040, 0xFFFFFFFFU ,0xFFF00000U), 9081 // .. .. reg_ddrc_addrmap_row_b0 = 0x6 9082 // .. .. ==> 0XF8006044[3:0] = 0x00000006U 9083 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000006U 9084 // .. .. reg_ddrc_addrmap_row_b1 = 0x6 9085 // .. .. ==> 0XF8006044[7:4] = 0x00000006U 9086 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000060U 9087 // .. .. reg_ddrc_addrmap_row_b2_11 = 0x6 9088 // .. .. ==> 0XF8006044[11:8] = 0x00000006U 9089 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000600U 9090 // .. .. reg_ddrc_addrmap_row_b12 = 0x6 9091 // .. .. ==> 0XF8006044[15:12] = 0x00000006U 9092 // .. .. ==> MASK : 0x0000F000U VAL : 0x00006000U 9093 // .. .. reg_ddrc_addrmap_row_b13 = 0x6 9094 // .. .. ==> 0XF8006044[19:16] = 0x00000006U 9095 // .. .. ==> MASK : 0x000F0000U VAL : 0x00060000U 9096 // .. .. reg_ddrc_addrmap_row_b14 = 0xf 9097 // .. .. ==> 0XF8006044[23:20] = 0x0000000FU 9098 // .. .. ==> MASK : 0x00F00000U VAL : 0x00F00000U 9099 // .. .. reg_ddrc_addrmap_row_b15 = 0xf 9100 // .. .. ==> 0XF8006044[27:24] = 0x0000000FU 9101 // .. .. ==> MASK : 0x0F000000U VAL : 0x0F000000U 9102 // .. .. 9103 EMIT_MASKWRITE(0XF8006044, 0x0FFFFFFFU ,0x0FF66666U), 9104 // .. .. reg_ddrc_rank0_rd_odt = 0x0 9105 // .. .. ==> 0XF8006048[2:0] = 0x00000000U 9106 // .. .. ==> MASK : 0x00000007U VAL : 0x00000000U 9107 // .. .. reg_ddrc_rank0_wr_odt = 0x1 9108 // .. .. ==> 0XF8006048[5:3] = 0x00000001U 9109 // .. .. ==> MASK : 0x00000038U VAL : 0x00000008U 9110 // .. .. reg_ddrc_rank1_rd_odt = 0x1 9111 // .. .. ==> 0XF8006048[8:6] = 0x00000001U 9112 // .. .. ==> MASK : 0x000001C0U VAL : 0x00000040U 9113 // .. .. reg_ddrc_rank1_wr_odt = 0x1 9114 // .. .. ==> 0XF8006048[11:9] = 0x00000001U 9115 // .. .. ==> MASK : 0x00000E00U VAL : 0x00000200U 9116 // .. .. reg_phy_rd_local_odt = 0x0 9117 // .. .. ==> 0XF8006048[13:12] = 0x00000000U 9118 // .. .. ==> MASK : 0x00003000U VAL : 0x00000000U 9119 // .. .. reg_phy_wr_local_odt = 0x3 9120 // .. .. ==> 0XF8006048[15:14] = 0x00000003U 9121 // .. .. ==> MASK : 0x0000C000U VAL : 0x0000C000U 9122 // .. .. reg_phy_idle_local_odt = 0x3 9123 // .. .. ==> 0XF8006048[17:16] = 0x00000003U 9124 // .. .. ==> MASK : 0x00030000U VAL : 0x00030000U 9125 // .. .. reg_ddrc_rank2_rd_odt = 0x0 9126 // .. .. ==> 0XF8006048[20:18] = 0x00000000U 9127 // .. .. ==> MASK : 0x001C0000U VAL : 0x00000000U 9128 // .. .. reg_ddrc_rank2_wr_odt = 0x0 9129 // .. .. ==> 0XF8006048[23:21] = 0x00000000U 9130 // .. .. ==> MASK : 0x00E00000U VAL : 0x00000000U 9131 // .. .. reg_ddrc_rank3_rd_odt = 0x0 9132 // .. .. ==> 0XF8006048[26:24] = 0x00000000U 9133 // .. .. ==> MASK : 0x07000000U VAL : 0x00000000U 9134 // .. .. reg_ddrc_rank3_wr_odt = 0x0 9135 // .. .. ==> 0XF8006048[29:27] = 0x00000000U 9136 // .. .. ==> MASK : 0x38000000U VAL : 0x00000000U 9137 // .. .. 9138 EMIT_MASKWRITE(0XF8006048, 0x3FFFFFFFU ,0x0003C248U), 9139 // .. .. reg_phy_rd_cmd_to_data = 0x0 9140 // .. .. ==> 0XF8006050[3:0] = 0x00000000U 9141 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000000U 9142 // .. .. reg_phy_wr_cmd_to_data = 0x0 9143 // .. .. ==> 0XF8006050[7:4] = 0x00000000U 9144 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000000U 9145 // .. .. reg_phy_rdc_we_to_re_delay = 0x8 9146 // .. .. ==> 0XF8006050[11:8] = 0x00000008U 9147 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000800U 9148 // .. .. reg_phy_rdc_fifo_rst_disable = 0x0 9149 // .. .. ==> 0XF8006050[15:15] = 0x00000000U 9150 // .. .. ==> MASK : 0x00008000U VAL : 0x00000000U 9151 // .. .. reg_phy_use_fixed_re = 0x1 9152 // .. .. ==> 0XF8006050[16:16] = 0x00000001U 9153 // .. .. ==> MASK : 0x00010000U VAL : 0x00010000U 9154 // .. .. reg_phy_rdc_fifo_rst_err_cnt_clr = 0x0 9155 // .. .. ==> 0XF8006050[17:17] = 0x00000000U 9156 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 9157 // .. .. reg_phy_dis_phy_ctrl_rstn = 0x0 9158 // .. .. ==> 0XF8006050[18:18] = 0x00000000U 9159 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U 9160 // .. .. reg_phy_clk_stall_level = 0x0 9161 // .. .. ==> 0XF8006050[19:19] = 0x00000000U 9162 // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U 9163 // .. .. reg_phy_gatelvl_num_of_dq0 = 0x7 9164 // .. .. ==> 0XF8006050[27:24] = 0x00000007U 9165 // .. .. ==> MASK : 0x0F000000U VAL : 0x07000000U 9166 // .. .. reg_phy_wrlvl_num_of_dq0 = 0x7 9167 // .. .. ==> 0XF8006050[31:28] = 0x00000007U 9168 // .. .. ==> MASK : 0xF0000000U VAL : 0x70000000U 9169 // .. .. 9170 EMIT_MASKWRITE(0XF8006050, 0xFF0F8FFFU ,0x77010800U), 9171 // .. .. reg_ddrc_dll_calib_to_min_x1024 = 0x1 9172 // .. .. ==> 0XF8006058[7:0] = 0x00000001U 9173 // .. .. ==> MASK : 0x000000FFU VAL : 0x00000001U 9174 // .. .. reg_ddrc_dll_calib_to_max_x1024 = 0x1 9175 // .. .. ==> 0XF8006058[15:8] = 0x00000001U 9176 // .. .. ==> MASK : 0x0000FF00U VAL : 0x00000100U 9177 // .. .. reg_ddrc_dis_dll_calib = 0x0 9178 // .. .. ==> 0XF8006058[16:16] = 0x00000000U 9179 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 9180 // .. .. 9181 EMIT_MASKWRITE(0XF8006058, 0x0001FFFFU ,0x00000101U), 9182 // .. .. reg_ddrc_rd_odt_delay = 0x3 9183 // .. .. ==> 0XF800605C[3:0] = 0x00000003U 9184 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000003U 9185 // .. .. reg_ddrc_wr_odt_delay = 0x0 9186 // .. .. ==> 0XF800605C[7:4] = 0x00000000U 9187 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000000U 9188 // .. .. reg_ddrc_rd_odt_hold = 0x0 9189 // .. .. ==> 0XF800605C[11:8] = 0x00000000U 9190 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000000U 9191 // .. .. reg_ddrc_wr_odt_hold = 0x5 9192 // .. .. ==> 0XF800605C[15:12] = 0x00000005U 9193 // .. .. ==> MASK : 0x0000F000U VAL : 0x00005000U 9194 // .. .. 9195 EMIT_MASKWRITE(0XF800605C, 0x0000FFFFU ,0x00005003U), 9196 // .. .. reg_ddrc_pageclose = 0x0 9197 // .. .. ==> 0XF8006060[0:0] = 0x00000000U 9198 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 9199 // .. .. reg_ddrc_lpr_num_entries = 0x1f 9200 // .. .. ==> 0XF8006060[6:1] = 0x0000001FU 9201 // .. .. ==> MASK : 0x0000007EU VAL : 0x0000003EU 9202 // .. .. reg_ddrc_auto_pre_en = 0x0 9203 // .. .. ==> 0XF8006060[7:7] = 0x00000000U 9204 // .. .. ==> MASK : 0x00000080U VAL : 0x00000000U 9205 // .. .. reg_ddrc_refresh_update_level = 0x0 9206 // .. .. ==> 0XF8006060[8:8] = 0x00000000U 9207 // .. .. ==> MASK : 0x00000100U VAL : 0x00000000U 9208 // .. .. reg_ddrc_dis_wc = 0x0 9209 // .. .. ==> 0XF8006060[9:9] = 0x00000000U 9210 // .. .. ==> MASK : 0x00000200U VAL : 0x00000000U 9211 // .. .. reg_ddrc_dis_collision_page_opt = 0x0 9212 // .. .. ==> 0XF8006060[10:10] = 0x00000000U 9213 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 9214 // .. .. reg_ddrc_selfref_en = 0x0 9215 // .. .. ==> 0XF8006060[12:12] = 0x00000000U 9216 // .. .. ==> MASK : 0x00001000U VAL : 0x00000000U 9217 // .. .. 9218 EMIT_MASKWRITE(0XF8006060, 0x000017FFU ,0x0000003EU), 9219 // .. .. reg_ddrc_go2critical_hysteresis = 0x0 9220 // .. .. ==> 0XF8006064[12:5] = 0x00000000U 9221 // .. .. ==> MASK : 0x00001FE0U VAL : 0x00000000U 9222 // .. .. reg_arb_go2critical_en = 0x1 9223 // .. .. ==> 0XF8006064[17:17] = 0x00000001U 9224 // .. .. ==> MASK : 0x00020000U VAL : 0x00020000U 9225 // .. .. 9226 EMIT_MASKWRITE(0XF8006064, 0x00021FE0U ,0x00020000U), 9227 // .. .. reg_ddrc_wrlvl_ww = 0x41 9228 // .. .. ==> 0XF8006068[7:0] = 0x00000041U 9229 // .. .. ==> MASK : 0x000000FFU VAL : 0x00000041U 9230 // .. .. reg_ddrc_rdlvl_rr = 0x41 9231 // .. .. ==> 0XF8006068[15:8] = 0x00000041U 9232 // .. .. ==> MASK : 0x0000FF00U VAL : 0x00004100U 9233 // .. .. reg_ddrc_dfi_t_wlmrd = 0x28 9234 // .. .. ==> 0XF8006068[25:16] = 0x00000028U 9235 // .. .. ==> MASK : 0x03FF0000U VAL : 0x00280000U 9236 // .. .. 9237 EMIT_MASKWRITE(0XF8006068, 0x03FFFFFFU ,0x00284141U), 9238 // .. .. dfi_t_ctrlupd_interval_min_x1024 = 0x10 9239 // .. .. ==> 0XF800606C[7:0] = 0x00000010U 9240 // .. .. ==> MASK : 0x000000FFU VAL : 0x00000010U 9241 // .. .. dfi_t_ctrlupd_interval_max_x1024 = 0x16 9242 // .. .. ==> 0XF800606C[15:8] = 0x00000016U 9243 // .. .. ==> MASK : 0x0000FF00U VAL : 0x00001600U 9244 // .. .. 9245 EMIT_MASKWRITE(0XF800606C, 0x0000FFFFU ,0x00001610U), 9246 // .. .. refresh_timer0_start_value_x32 = 0x0 9247 // .. .. ==> 0XF80060A0[11:0] = 0x00000000U 9248 // .. .. ==> MASK : 0x00000FFFU VAL : 0x00000000U 9249 // .. .. refresh_timer1_start_value_x32 = 0x8 9250 // .. .. ==> 0XF80060A0[23:12] = 0x00000008U 9251 // .. .. ==> MASK : 0x00FFF000U VAL : 0x00008000U 9252 // .. .. 9253 EMIT_MASKWRITE(0XF80060A0, 0x00FFFFFFU ,0x00008000U), 9254 // .. .. reg_ddrc_dis_auto_zq = 0x0 9255 // .. .. ==> 0XF80060A4[0:0] = 0x00000000U 9256 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 9257 // .. .. reg_ddrc_ddr3 = 0x1 9258 // .. .. ==> 0XF80060A4[1:1] = 0x00000001U 9259 // .. .. ==> MASK : 0x00000002U VAL : 0x00000002U 9260 // .. .. reg_ddrc_t_mod = 0x200 9261 // .. .. ==> 0XF80060A4[11:2] = 0x00000200U 9262 // .. .. ==> MASK : 0x00000FFCU VAL : 0x00000800U 9263 // .. .. reg_ddrc_t_zq_long_nop = 0x200 9264 // .. .. ==> 0XF80060A4[21:12] = 0x00000200U 9265 // .. .. ==> MASK : 0x003FF000U VAL : 0x00200000U 9266 // .. .. reg_ddrc_t_zq_short_nop = 0x40 9267 // .. .. ==> 0XF80060A4[31:22] = 0x00000040U 9268 // .. .. ==> MASK : 0xFFC00000U VAL : 0x10000000U 9269 // .. .. 9270 EMIT_MASKWRITE(0XF80060A4, 0xFFFFFFFFU ,0x10200802U), 9271 // .. .. t_zq_short_interval_x1024 = 0xcb73 9272 // .. .. ==> 0XF80060A8[19:0] = 0x0000CB73U 9273 // .. .. ==> MASK : 0x000FFFFFU VAL : 0x0000CB73U 9274 // .. .. dram_rstn_x1024 = 0x69 9275 // .. .. ==> 0XF80060A8[27:20] = 0x00000069U 9276 // .. .. ==> MASK : 0x0FF00000U VAL : 0x06900000U 9277 // .. .. 9278 EMIT_MASKWRITE(0XF80060A8, 0x0FFFFFFFU ,0x0690CB73U), 9279 // .. .. deeppowerdown_en = 0x0 9280 // .. .. ==> 0XF80060AC[0:0] = 0x00000000U 9281 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 9282 // .. .. deeppowerdown_to_x1024 = 0xff 9283 // .. .. ==> 0XF80060AC[8:1] = 0x000000FFU 9284 // .. .. ==> MASK : 0x000001FEU VAL : 0x000001FEU 9285 // .. .. 9286 EMIT_MASKWRITE(0XF80060AC, 0x000001FFU ,0x000001FEU), 9287 // .. .. dfi_wrlvl_max_x1024 = 0xfff 9288 // .. .. ==> 0XF80060B0[11:0] = 0x00000FFFU 9289 // .. .. ==> MASK : 0x00000FFFU VAL : 0x00000FFFU 9290 // .. .. dfi_rdlvl_max_x1024 = 0xfff 9291 // .. .. ==> 0XF80060B0[23:12] = 0x00000FFFU 9292 // .. .. ==> MASK : 0x00FFF000U VAL : 0x00FFF000U 9293 // .. .. ddrc_reg_twrlvl_max_error = 0x0 9294 // .. .. ==> 0XF80060B0[24:24] = 0x00000000U 9295 // .. .. ==> MASK : 0x01000000U VAL : 0x00000000U 9296 // .. .. ddrc_reg_trdlvl_max_error = 0x0 9297 // .. .. ==> 0XF80060B0[25:25] = 0x00000000U 9298 // .. .. ==> MASK : 0x02000000U VAL : 0x00000000U 9299 // .. .. reg_ddrc_dfi_wr_level_en = 0x1 9300 // .. .. ==> 0XF80060B0[26:26] = 0x00000001U 9301 // .. .. ==> MASK : 0x04000000U VAL : 0x04000000U 9302 // .. .. reg_ddrc_dfi_rd_dqs_gate_level = 0x1 9303 // .. .. ==> 0XF80060B0[27:27] = 0x00000001U 9304 // .. .. ==> MASK : 0x08000000U VAL : 0x08000000U 9305 // .. .. reg_ddrc_dfi_rd_data_eye_train = 0x1 9306 // .. .. ==> 0XF80060B0[28:28] = 0x00000001U 9307 // .. .. ==> MASK : 0x10000000U VAL : 0x10000000U 9308 // .. .. 9309 EMIT_MASKWRITE(0XF80060B0, 0x1FFFFFFFU ,0x1CFFFFFFU), 9310 // .. .. reg_ddrc_2t_delay = 0x0 9311 // .. .. ==> 0XF80060B4[8:0] = 0x00000000U 9312 // .. .. ==> MASK : 0x000001FFU VAL : 0x00000000U 9313 // .. .. reg_ddrc_skip_ocd = 0x1 9314 // .. .. ==> 0XF80060B4[9:9] = 0x00000001U 9315 // .. .. ==> MASK : 0x00000200U VAL : 0x00000200U 9316 // .. .. reg_ddrc_dis_pre_bypass = 0x0 9317 // .. .. ==> 0XF80060B4[10:10] = 0x00000000U 9318 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 9319 // .. .. 9320 EMIT_MASKWRITE(0XF80060B4, 0x000007FFU ,0x00000200U), 9321 // .. .. reg_ddrc_dfi_t_rddata_en = 0x6 9322 // .. .. ==> 0XF80060B8[4:0] = 0x00000006U 9323 // .. .. ==> MASK : 0x0000001FU VAL : 0x00000006U 9324 // .. .. reg_ddrc_dfi_t_ctrlup_min = 0x3 9325 // .. .. ==> 0XF80060B8[14:5] = 0x00000003U 9326 // .. .. ==> MASK : 0x00007FE0U VAL : 0x00000060U 9327 // .. .. reg_ddrc_dfi_t_ctrlup_max = 0x40 9328 // .. .. ==> 0XF80060B8[24:15] = 0x00000040U 9329 // .. .. ==> MASK : 0x01FF8000U VAL : 0x00200000U 9330 // .. .. 9331 EMIT_MASKWRITE(0XF80060B8, 0x01FFFFFFU ,0x00200066U), 9332 // .. .. START: RESET ECC ERROR 9333 // .. .. Clear_Uncorrectable_DRAM_ECC_error = 1 9334 // .. .. ==> 0XF80060C4[0:0] = 0x00000001U 9335 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 9336 // .. .. Clear_Correctable_DRAM_ECC_error = 1 9337 // .. .. ==> 0XF80060C4[1:1] = 0x00000001U 9338 // .. .. ==> MASK : 0x00000002U VAL : 0x00000002U 9339 // .. .. 9340 EMIT_MASKWRITE(0XF80060C4, 0x00000003U ,0x00000003U), 9341 // .. .. FINISH: RESET ECC ERROR 9342 // .. .. Clear_Uncorrectable_DRAM_ECC_error = 0x0 9343 // .. .. ==> 0XF80060C4[0:0] = 0x00000000U 9344 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 9345 // .. .. Clear_Correctable_DRAM_ECC_error = 0x0 9346 // .. .. ==> 0XF80060C4[1:1] = 0x00000000U 9347 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 9348 // .. .. 9349 EMIT_MASKWRITE(0XF80060C4, 0x00000003U ,0x00000000U), 9350 // .. .. CORR_ECC_LOG_VALID = 0x0 9351 // .. .. ==> 0XF80060C8[0:0] = 0x00000000U 9352 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 9353 // .. .. ECC_CORRECTED_BIT_NUM = 0x0 9354 // .. .. ==> 0XF80060C8[7:1] = 0x00000000U 9355 // .. .. ==> MASK : 0x000000FEU VAL : 0x00000000U 9356 // .. .. 9357 EMIT_MASKWRITE(0XF80060C8, 0x000000FFU ,0x00000000U), 9358 // .. .. UNCORR_ECC_LOG_VALID = 0x0 9359 // .. .. ==> 0XF80060DC[0:0] = 0x00000000U 9360 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 9361 // .. .. 9362 EMIT_MASKWRITE(0XF80060DC, 0x00000001U ,0x00000000U), 9363 // .. .. STAT_NUM_CORR_ERR = 0x0 9364 // .. .. ==> 0XF80060F0[15:8] = 0x00000000U 9365 // .. .. ==> MASK : 0x0000FF00U VAL : 0x00000000U 9366 // .. .. STAT_NUM_UNCORR_ERR = 0x0 9367 // .. .. ==> 0XF80060F0[7:0] = 0x00000000U 9368 // .. .. ==> MASK : 0x000000FFU VAL : 0x00000000U 9369 // .. .. 9370 EMIT_MASKWRITE(0XF80060F0, 0x0000FFFFU ,0x00000000U), 9371 // .. .. reg_ddrc_ecc_mode = 0x0 9372 // .. .. ==> 0XF80060F4[2:0] = 0x00000000U 9373 // .. .. ==> MASK : 0x00000007U VAL : 0x00000000U 9374 // .. .. reg_ddrc_dis_scrub = 0x1 9375 // .. .. ==> 0XF80060F4[3:3] = 0x00000001U 9376 // .. .. ==> MASK : 0x00000008U VAL : 0x00000008U 9377 // .. .. 9378 EMIT_MASKWRITE(0XF80060F4, 0x0000000FU ,0x00000008U), 9379 // .. .. reg_phy_dif_on = 0x0 9380 // .. .. ==> 0XF8006114[3:0] = 0x00000000U 9381 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000000U 9382 // .. .. reg_phy_dif_off = 0x0 9383 // .. .. ==> 0XF8006114[7:4] = 0x00000000U 9384 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000000U 9385 // .. .. 9386 EMIT_MASKWRITE(0XF8006114, 0x000000FFU ,0x00000000U), 9387 // .. .. reg_phy_data_slice_in_use = 0x1 9388 // .. .. ==> 0XF8006118[0:0] = 0x00000001U 9389 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 9390 // .. .. reg_phy_rdlvl_inc_mode = 0x0 9391 // .. .. ==> 0XF8006118[1:1] = 0x00000000U 9392 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 9393 // .. .. reg_phy_gatelvl_inc_mode = 0x0 9394 // .. .. ==> 0XF8006118[2:2] = 0x00000000U 9395 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U 9396 // .. .. reg_phy_wrlvl_inc_mode = 0x0 9397 // .. .. ==> 0XF8006118[3:3] = 0x00000000U 9398 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U 9399 // .. .. reg_phy_board_lpbk_tx = 0x0 9400 // .. .. ==> 0XF8006118[4:4] = 0x00000000U 9401 // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U 9402 // .. .. reg_phy_board_lpbk_rx = 0x0 9403 // .. .. ==> 0XF8006118[5:5] = 0x00000000U 9404 // .. .. ==> MASK : 0x00000020U VAL : 0x00000000U 9405 // .. .. reg_phy_bist_shift_dq = 0x0 9406 // .. .. ==> 0XF8006118[14:6] = 0x00000000U 9407 // .. .. ==> MASK : 0x00007FC0U VAL : 0x00000000U 9408 // .. .. reg_phy_bist_err_clr = 0x0 9409 // .. .. ==> 0XF8006118[23:15] = 0x00000000U 9410 // .. .. ==> MASK : 0x00FF8000U VAL : 0x00000000U 9411 // .. .. reg_phy_dq_offset = 0x40 9412 // .. .. ==> 0XF8006118[30:24] = 0x00000040U 9413 // .. .. ==> MASK : 0x7F000000U VAL : 0x40000000U 9414 // .. .. 9415 EMIT_MASKWRITE(0XF8006118, 0x7FFFFFFFU ,0x40000001U), 9416 // .. .. reg_phy_data_slice_in_use = 0x1 9417 // .. .. ==> 0XF800611C[0:0] = 0x00000001U 9418 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 9419 // .. .. reg_phy_rdlvl_inc_mode = 0x0 9420 // .. .. ==> 0XF800611C[1:1] = 0x00000000U 9421 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 9422 // .. .. reg_phy_gatelvl_inc_mode = 0x0 9423 // .. .. ==> 0XF800611C[2:2] = 0x00000000U 9424 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U 9425 // .. .. reg_phy_wrlvl_inc_mode = 0x0 9426 // .. .. ==> 0XF800611C[3:3] = 0x00000000U 9427 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U 9428 // .. .. reg_phy_board_lpbk_tx = 0x0 9429 // .. .. ==> 0XF800611C[4:4] = 0x00000000U 9430 // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U 9431 // .. .. reg_phy_board_lpbk_rx = 0x0 9432 // .. .. ==> 0XF800611C[5:5] = 0x00000000U 9433 // .. .. ==> MASK : 0x00000020U VAL : 0x00000000U 9434 // .. .. reg_phy_bist_shift_dq = 0x0 9435 // .. .. ==> 0XF800611C[14:6] = 0x00000000U 9436 // .. .. ==> MASK : 0x00007FC0U VAL : 0x00000000U 9437 // .. .. reg_phy_bist_err_clr = 0x0 9438 // .. .. ==> 0XF800611C[23:15] = 0x00000000U 9439 // .. .. ==> MASK : 0x00FF8000U VAL : 0x00000000U 9440 // .. .. reg_phy_dq_offset = 0x40 9441 // .. .. ==> 0XF800611C[30:24] = 0x00000040U 9442 // .. .. ==> MASK : 0x7F000000U VAL : 0x40000000U 9443 // .. .. 9444 EMIT_MASKWRITE(0XF800611C, 0x7FFFFFFFU ,0x40000001U), 9445 // .. .. reg_phy_data_slice_in_use = 0x1 9446 // .. .. ==> 0XF8006120[0:0] = 0x00000001U 9447 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 9448 // .. .. reg_phy_rdlvl_inc_mode = 0x0 9449 // .. .. ==> 0XF8006120[1:1] = 0x00000000U 9450 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 9451 // .. .. reg_phy_gatelvl_inc_mode = 0x0 9452 // .. .. ==> 0XF8006120[2:2] = 0x00000000U 9453 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U 9454 // .. .. reg_phy_wrlvl_inc_mode = 0x0 9455 // .. .. ==> 0XF8006120[3:3] = 0x00000000U 9456 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U 9457 // .. .. reg_phy_board_lpbk_tx = 0x0 9458 // .. .. ==> 0XF8006120[4:4] = 0x00000000U 9459 // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U 9460 // .. .. reg_phy_board_lpbk_rx = 0x0 9461 // .. .. ==> 0XF8006120[5:5] = 0x00000000U 9462 // .. .. ==> MASK : 0x00000020U VAL : 0x00000000U 9463 // .. .. reg_phy_bist_shift_dq = 0x0 9464 // .. .. ==> 0XF8006120[14:6] = 0x00000000U 9465 // .. .. ==> MASK : 0x00007FC0U VAL : 0x00000000U 9466 // .. .. reg_phy_bist_err_clr = 0x0 9467 // .. .. ==> 0XF8006120[23:15] = 0x00000000U 9468 // .. .. ==> MASK : 0x00FF8000U VAL : 0x00000000U 9469 // .. .. reg_phy_dq_offset = 0x40 9470 // .. .. ==> 0XF8006120[30:24] = 0x00000040U 9471 // .. .. ==> MASK : 0x7F000000U VAL : 0x40000000U 9472 // .. .. 9473 EMIT_MASKWRITE(0XF8006120, 0x7FFFFFFFU ,0x40000001U), 9474 // .. .. reg_phy_data_slice_in_use = 0x1 9475 // .. .. ==> 0XF8006124[0:0] = 0x00000001U 9476 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 9477 // .. .. reg_phy_rdlvl_inc_mode = 0x0 9478 // .. .. ==> 0XF8006124[1:1] = 0x00000000U 9479 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 9480 // .. .. reg_phy_gatelvl_inc_mode = 0x0 9481 // .. .. ==> 0XF8006124[2:2] = 0x00000000U 9482 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U 9483 // .. .. reg_phy_wrlvl_inc_mode = 0x0 9484 // .. .. ==> 0XF8006124[3:3] = 0x00000000U 9485 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U 9486 // .. .. reg_phy_board_lpbk_tx = 0x0 9487 // .. .. ==> 0XF8006124[4:4] = 0x00000000U 9488 // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U 9489 // .. .. reg_phy_board_lpbk_rx = 0x0 9490 // .. .. ==> 0XF8006124[5:5] = 0x00000000U 9491 // .. .. ==> MASK : 0x00000020U VAL : 0x00000000U 9492 // .. .. reg_phy_bist_shift_dq = 0x0 9493 // .. .. ==> 0XF8006124[14:6] = 0x00000000U 9494 // .. .. ==> MASK : 0x00007FC0U VAL : 0x00000000U 9495 // .. .. reg_phy_bist_err_clr = 0x0 9496 // .. .. ==> 0XF8006124[23:15] = 0x00000000U 9497 // .. .. ==> MASK : 0x00FF8000U VAL : 0x00000000U 9498 // .. .. reg_phy_dq_offset = 0x40 9499 // .. .. ==> 0XF8006124[30:24] = 0x00000040U 9500 // .. .. ==> MASK : 0x7F000000U VAL : 0x40000000U 9501 // .. .. 9502 EMIT_MASKWRITE(0XF8006124, 0x7FFFFFFFU ,0x40000001U), 9503 // .. .. reg_phy_wrlvl_init_ratio = 0x3 9504 // .. .. ==> 0XF800612C[9:0] = 0x00000003U 9505 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000003U 9506 // .. .. reg_phy_gatelvl_init_ratio = 0xcf 9507 // .. .. ==> 0XF800612C[19:10] = 0x000000CFU 9508 // .. .. ==> MASK : 0x000FFC00U VAL : 0x00033C00U 9509 // .. .. 9510 EMIT_MASKWRITE(0XF800612C, 0x000FFFFFU ,0x00033C03U), 9511 // .. .. reg_phy_wrlvl_init_ratio = 0x3 9512 // .. .. ==> 0XF8006130[9:0] = 0x00000003U 9513 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000003U 9514 // .. .. reg_phy_gatelvl_init_ratio = 0xd0 9515 // .. .. ==> 0XF8006130[19:10] = 0x000000D0U 9516 // .. .. ==> MASK : 0x000FFC00U VAL : 0x00034000U 9517 // .. .. 9518 EMIT_MASKWRITE(0XF8006130, 0x000FFFFFU ,0x00034003U), 9519 // .. .. reg_phy_wrlvl_init_ratio = 0x0 9520 // .. .. ==> 0XF8006134[9:0] = 0x00000000U 9521 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000000U 9522 // .. .. reg_phy_gatelvl_init_ratio = 0xbd 9523 // .. .. ==> 0XF8006134[19:10] = 0x000000BDU 9524 // .. .. ==> MASK : 0x000FFC00U VAL : 0x0002F400U 9525 // .. .. 9526 EMIT_MASKWRITE(0XF8006134, 0x000FFFFFU ,0x0002F400U), 9527 // .. .. reg_phy_wrlvl_init_ratio = 0x0 9528 // .. .. ==> 0XF8006138[9:0] = 0x00000000U 9529 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000000U 9530 // .. .. reg_phy_gatelvl_init_ratio = 0xc1 9531 // .. .. ==> 0XF8006138[19:10] = 0x000000C1U 9532 // .. .. ==> MASK : 0x000FFC00U VAL : 0x00030400U 9533 // .. .. 9534 EMIT_MASKWRITE(0XF8006138, 0x000FFFFFU ,0x00030400U), 9535 // .. .. reg_phy_rd_dqs_slave_ratio = 0x35 9536 // .. .. ==> 0XF8006140[9:0] = 0x00000035U 9537 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000035U 9538 // .. .. reg_phy_rd_dqs_slave_force = 0x0 9539 // .. .. ==> 0XF8006140[10:10] = 0x00000000U 9540 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 9541 // .. .. reg_phy_rd_dqs_slave_delay = 0x0 9542 // .. .. ==> 0XF8006140[19:11] = 0x00000000U 9543 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 9544 // .. .. 9545 EMIT_MASKWRITE(0XF8006140, 0x000FFFFFU ,0x00000035U), 9546 // .. .. reg_phy_rd_dqs_slave_ratio = 0x35 9547 // .. .. ==> 0XF8006144[9:0] = 0x00000035U 9548 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000035U 9549 // .. .. reg_phy_rd_dqs_slave_force = 0x0 9550 // .. .. ==> 0XF8006144[10:10] = 0x00000000U 9551 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 9552 // .. .. reg_phy_rd_dqs_slave_delay = 0x0 9553 // .. .. ==> 0XF8006144[19:11] = 0x00000000U 9554 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 9555 // .. .. 9556 EMIT_MASKWRITE(0XF8006144, 0x000FFFFFU ,0x00000035U), 9557 // .. .. reg_phy_rd_dqs_slave_ratio = 0x35 9558 // .. .. ==> 0XF8006148[9:0] = 0x00000035U 9559 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000035U 9560 // .. .. reg_phy_rd_dqs_slave_force = 0x0 9561 // .. .. ==> 0XF8006148[10:10] = 0x00000000U 9562 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 9563 // .. .. reg_phy_rd_dqs_slave_delay = 0x0 9564 // .. .. ==> 0XF8006148[19:11] = 0x00000000U 9565 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 9566 // .. .. 9567 EMIT_MASKWRITE(0XF8006148, 0x000FFFFFU ,0x00000035U), 9568 // .. .. reg_phy_rd_dqs_slave_ratio = 0x35 9569 // .. .. ==> 0XF800614C[9:0] = 0x00000035U 9570 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000035U 9571 // .. .. reg_phy_rd_dqs_slave_force = 0x0 9572 // .. .. ==> 0XF800614C[10:10] = 0x00000000U 9573 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 9574 // .. .. reg_phy_rd_dqs_slave_delay = 0x0 9575 // .. .. ==> 0XF800614C[19:11] = 0x00000000U 9576 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 9577 // .. .. 9578 EMIT_MASKWRITE(0XF800614C, 0x000FFFFFU ,0x00000035U), 9579 // .. .. reg_phy_wr_dqs_slave_ratio = 0x83 9580 // .. .. ==> 0XF8006154[9:0] = 0x00000083U 9581 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000083U 9582 // .. .. reg_phy_wr_dqs_slave_force = 0x0 9583 // .. .. ==> 0XF8006154[10:10] = 0x00000000U 9584 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 9585 // .. .. reg_phy_wr_dqs_slave_delay = 0x0 9586 // .. .. ==> 0XF8006154[19:11] = 0x00000000U 9587 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 9588 // .. .. 9589 EMIT_MASKWRITE(0XF8006154, 0x000FFFFFU ,0x00000083U), 9590 // .. .. reg_phy_wr_dqs_slave_ratio = 0x83 9591 // .. .. ==> 0XF8006158[9:0] = 0x00000083U 9592 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000083U 9593 // .. .. reg_phy_wr_dqs_slave_force = 0x0 9594 // .. .. ==> 0XF8006158[10:10] = 0x00000000U 9595 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 9596 // .. .. reg_phy_wr_dqs_slave_delay = 0x0 9597 // .. .. ==> 0XF8006158[19:11] = 0x00000000U 9598 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 9599 // .. .. 9600 EMIT_MASKWRITE(0XF8006158, 0x000FFFFFU ,0x00000083U), 9601 // .. .. reg_phy_wr_dqs_slave_ratio = 0x7f 9602 // .. .. ==> 0XF800615C[9:0] = 0x0000007FU 9603 // .. .. ==> MASK : 0x000003FFU VAL : 0x0000007FU 9604 // .. .. reg_phy_wr_dqs_slave_force = 0x0 9605 // .. .. ==> 0XF800615C[10:10] = 0x00000000U 9606 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 9607 // .. .. reg_phy_wr_dqs_slave_delay = 0x0 9608 // .. .. ==> 0XF800615C[19:11] = 0x00000000U 9609 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 9610 // .. .. 9611 EMIT_MASKWRITE(0XF800615C, 0x000FFFFFU ,0x0000007FU), 9612 // .. .. reg_phy_wr_dqs_slave_ratio = 0x78 9613 // .. .. ==> 0XF8006160[9:0] = 0x00000078U 9614 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000078U 9615 // .. .. reg_phy_wr_dqs_slave_force = 0x0 9616 // .. .. ==> 0XF8006160[10:10] = 0x00000000U 9617 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 9618 // .. .. reg_phy_wr_dqs_slave_delay = 0x0 9619 // .. .. ==> 0XF8006160[19:11] = 0x00000000U 9620 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 9621 // .. .. 9622 EMIT_MASKWRITE(0XF8006160, 0x000FFFFFU ,0x00000078U), 9623 // .. .. reg_phy_fifo_we_slave_ratio = 0x124 9624 // .. .. ==> 0XF8006168[10:0] = 0x00000124U 9625 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000124U 9626 // .. .. reg_phy_fifo_we_in_force = 0x0 9627 // .. .. ==> 0XF8006168[11:11] = 0x00000000U 9628 // .. .. ==> MASK : 0x00000800U VAL : 0x00000000U 9629 // .. .. reg_phy_fifo_we_in_delay = 0x0 9630 // .. .. ==> 0XF8006168[20:12] = 0x00000000U 9631 // .. .. ==> MASK : 0x001FF000U VAL : 0x00000000U 9632 // .. .. 9633 EMIT_MASKWRITE(0XF8006168, 0x001FFFFFU ,0x00000124U), 9634 // .. .. reg_phy_fifo_we_slave_ratio = 0x125 9635 // .. .. ==> 0XF800616C[10:0] = 0x00000125U 9636 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000125U 9637 // .. .. reg_phy_fifo_we_in_force = 0x0 9638 // .. .. ==> 0XF800616C[11:11] = 0x00000000U 9639 // .. .. ==> MASK : 0x00000800U VAL : 0x00000000U 9640 // .. .. reg_phy_fifo_we_in_delay = 0x0 9641 // .. .. ==> 0XF800616C[20:12] = 0x00000000U 9642 // .. .. ==> MASK : 0x001FF000U VAL : 0x00000000U 9643 // .. .. 9644 EMIT_MASKWRITE(0XF800616C, 0x001FFFFFU ,0x00000125U), 9645 // .. .. reg_phy_fifo_we_slave_ratio = 0x112 9646 // .. .. ==> 0XF8006170[10:0] = 0x00000112U 9647 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000112U 9648 // .. .. reg_phy_fifo_we_in_force = 0x0 9649 // .. .. ==> 0XF8006170[11:11] = 0x00000000U 9650 // .. .. ==> MASK : 0x00000800U VAL : 0x00000000U 9651 // .. .. reg_phy_fifo_we_in_delay = 0x0 9652 // .. .. ==> 0XF8006170[20:12] = 0x00000000U 9653 // .. .. ==> MASK : 0x001FF000U VAL : 0x00000000U 9654 // .. .. 9655 EMIT_MASKWRITE(0XF8006170, 0x001FFFFFU ,0x00000112U), 9656 // .. .. reg_phy_fifo_we_slave_ratio = 0x116 9657 // .. .. ==> 0XF8006174[10:0] = 0x00000116U 9658 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000116U 9659 // .. .. reg_phy_fifo_we_in_force = 0x0 9660 // .. .. ==> 0XF8006174[11:11] = 0x00000000U 9661 // .. .. ==> MASK : 0x00000800U VAL : 0x00000000U 9662 // .. .. reg_phy_fifo_we_in_delay = 0x0 9663 // .. .. ==> 0XF8006174[20:12] = 0x00000000U 9664 // .. .. ==> MASK : 0x001FF000U VAL : 0x00000000U 9665 // .. .. 9666 EMIT_MASKWRITE(0XF8006174, 0x001FFFFFU ,0x00000116U), 9667 // .. .. reg_phy_wr_data_slave_ratio = 0xc3 9668 // .. .. ==> 0XF800617C[9:0] = 0x000000C3U 9669 // .. .. ==> MASK : 0x000003FFU VAL : 0x000000C3U 9670 // .. .. reg_phy_wr_data_slave_force = 0x0 9671 // .. .. ==> 0XF800617C[10:10] = 0x00000000U 9672 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 9673 // .. .. reg_phy_wr_data_slave_delay = 0x0 9674 // .. .. ==> 0XF800617C[19:11] = 0x00000000U 9675 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 9676 // .. .. 9677 EMIT_MASKWRITE(0XF800617C, 0x000FFFFFU ,0x000000C3U), 9678 // .. .. reg_phy_wr_data_slave_ratio = 0xc3 9679 // .. .. ==> 0XF8006180[9:0] = 0x000000C3U 9680 // .. .. ==> MASK : 0x000003FFU VAL : 0x000000C3U 9681 // .. .. reg_phy_wr_data_slave_force = 0x0 9682 // .. .. ==> 0XF8006180[10:10] = 0x00000000U 9683 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 9684 // .. .. reg_phy_wr_data_slave_delay = 0x0 9685 // .. .. ==> 0XF8006180[19:11] = 0x00000000U 9686 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 9687 // .. .. 9688 EMIT_MASKWRITE(0XF8006180, 0x000FFFFFU ,0x000000C3U), 9689 // .. .. reg_phy_wr_data_slave_ratio = 0xbf 9690 // .. .. ==> 0XF8006184[9:0] = 0x000000BFU 9691 // .. .. ==> MASK : 0x000003FFU VAL : 0x000000BFU 9692 // .. .. reg_phy_wr_data_slave_force = 0x0 9693 // .. .. ==> 0XF8006184[10:10] = 0x00000000U 9694 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 9695 // .. .. reg_phy_wr_data_slave_delay = 0x0 9696 // .. .. ==> 0XF8006184[19:11] = 0x00000000U 9697 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 9698 // .. .. 9699 EMIT_MASKWRITE(0XF8006184, 0x000FFFFFU ,0x000000BFU), 9700 // .. .. reg_phy_wr_data_slave_ratio = 0xb8 9701 // .. .. ==> 0XF8006188[9:0] = 0x000000B8U 9702 // .. .. ==> MASK : 0x000003FFU VAL : 0x000000B8U 9703 // .. .. reg_phy_wr_data_slave_force = 0x0 9704 // .. .. ==> 0XF8006188[10:10] = 0x00000000U 9705 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 9706 // .. .. reg_phy_wr_data_slave_delay = 0x0 9707 // .. .. ==> 0XF8006188[19:11] = 0x00000000U 9708 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 9709 // .. .. 9710 EMIT_MASKWRITE(0XF8006188, 0x000FFFFFU ,0x000000B8U), 9711 // .. .. reg_phy_loopback = 0x0 9712 // .. .. ==> 0XF8006190[0:0] = 0x00000000U 9713 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 9714 // .. .. reg_phy_bl2 = 0x0 9715 // .. .. ==> 0XF8006190[1:1] = 0x00000000U 9716 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 9717 // .. .. reg_phy_at_spd_atpg = 0x0 9718 // .. .. ==> 0XF8006190[2:2] = 0x00000000U 9719 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U 9720 // .. .. reg_phy_bist_enable = 0x0 9721 // .. .. ==> 0XF8006190[3:3] = 0x00000000U 9722 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U 9723 // .. .. reg_phy_bist_force_err = 0x0 9724 // .. .. ==> 0XF8006190[4:4] = 0x00000000U 9725 // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U 9726 // .. .. reg_phy_bist_mode = 0x0 9727 // .. .. ==> 0XF8006190[6:5] = 0x00000000U 9728 // .. .. ==> MASK : 0x00000060U VAL : 0x00000000U 9729 // .. .. reg_phy_invert_clkout = 0x1 9730 // .. .. ==> 0XF8006190[7:7] = 0x00000001U 9731 // .. .. ==> MASK : 0x00000080U VAL : 0x00000080U 9732 // .. .. reg_phy_all_dq_mpr_rd_resp = 0x0 9733 // .. .. ==> 0XF8006190[8:8] = 0x00000000U 9734 // .. .. ==> MASK : 0x00000100U VAL : 0x00000000U 9735 // .. .. reg_phy_sel_logic = 0x0 9736 // .. .. ==> 0XF8006190[9:9] = 0x00000000U 9737 // .. .. ==> MASK : 0x00000200U VAL : 0x00000000U 9738 // .. .. reg_phy_ctrl_slave_ratio = 0x100 9739 // .. .. ==> 0XF8006190[19:10] = 0x00000100U 9740 // .. .. ==> MASK : 0x000FFC00U VAL : 0x00040000U 9741 // .. .. reg_phy_ctrl_slave_force = 0x0 9742 // .. .. ==> 0XF8006190[20:20] = 0x00000000U 9743 // .. .. ==> MASK : 0x00100000U VAL : 0x00000000U 9744 // .. .. reg_phy_ctrl_slave_delay = 0x0 9745 // .. .. ==> 0XF8006190[27:21] = 0x00000000U 9746 // .. .. ==> MASK : 0x0FE00000U VAL : 0x00000000U 9747 // .. .. reg_phy_use_rank0_delays = 0x1 9748 // .. .. ==> 0XF8006190[28:28] = 0x00000001U 9749 // .. .. ==> MASK : 0x10000000U VAL : 0x10000000U 9750 // .. .. reg_phy_lpddr = 0x0 9751 // .. .. ==> 0XF8006190[29:29] = 0x00000000U 9752 // .. .. ==> MASK : 0x20000000U VAL : 0x00000000U 9753 // .. .. reg_phy_cmd_latency = 0x0 9754 // .. .. ==> 0XF8006190[30:30] = 0x00000000U 9755 // .. .. ==> MASK : 0x40000000U VAL : 0x00000000U 9756 // .. .. reg_phy_int_lpbk = 0x0 9757 // .. .. ==> 0XF8006190[31:31] = 0x00000000U 9758 // .. .. ==> MASK : 0x80000000U VAL : 0x00000000U 9759 // .. .. 9760 EMIT_MASKWRITE(0XF8006190, 0xFFFFFFFFU ,0x10040080U), 9761 // .. .. reg_phy_wr_rl_delay = 0x2 9762 // .. .. ==> 0XF8006194[4:0] = 0x00000002U 9763 // .. .. ==> MASK : 0x0000001FU VAL : 0x00000002U 9764 // .. .. reg_phy_rd_rl_delay = 0x4 9765 // .. .. ==> 0XF8006194[9:5] = 0x00000004U 9766 // .. .. ==> MASK : 0x000003E0U VAL : 0x00000080U 9767 // .. .. reg_phy_dll_lock_diff = 0xf 9768 // .. .. ==> 0XF8006194[13:10] = 0x0000000FU 9769 // .. .. ==> MASK : 0x00003C00U VAL : 0x00003C00U 9770 // .. .. reg_phy_use_wr_level = 0x1 9771 // .. .. ==> 0XF8006194[14:14] = 0x00000001U 9772 // .. .. ==> MASK : 0x00004000U VAL : 0x00004000U 9773 // .. .. reg_phy_use_rd_dqs_gate_level = 0x1 9774 // .. .. ==> 0XF8006194[15:15] = 0x00000001U 9775 // .. .. ==> MASK : 0x00008000U VAL : 0x00008000U 9776 // .. .. reg_phy_use_rd_data_eye_level = 0x1 9777 // .. .. ==> 0XF8006194[16:16] = 0x00000001U 9778 // .. .. ==> MASK : 0x00010000U VAL : 0x00010000U 9779 // .. .. reg_phy_dis_calib_rst = 0x0 9780 // .. .. ==> 0XF8006194[17:17] = 0x00000000U 9781 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 9782 // .. .. reg_phy_ctrl_slave_delay = 0x0 9783 // .. .. ==> 0XF8006194[19:18] = 0x00000000U 9784 // .. .. ==> MASK : 0x000C0000U VAL : 0x00000000U 9785 // .. .. 9786 EMIT_MASKWRITE(0XF8006194, 0x000FFFFFU ,0x0001FC82U), 9787 // .. .. reg_arb_page_addr_mask = 0x0 9788 // .. .. ==> 0XF8006204[31:0] = 0x00000000U 9789 // .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00000000U 9790 // .. .. 9791 EMIT_MASKWRITE(0XF8006204, 0xFFFFFFFFU ,0x00000000U), 9792 // .. .. reg_arb_pri_wr_portn = 0x3ff 9793 // .. .. ==> 0XF8006208[9:0] = 0x000003FFU 9794 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU 9795 // .. .. reg_arb_disable_aging_wr_portn = 0x0 9796 // .. .. ==> 0XF8006208[16:16] = 0x00000000U 9797 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 9798 // .. .. reg_arb_disable_urgent_wr_portn = 0x0 9799 // .. .. ==> 0XF8006208[17:17] = 0x00000000U 9800 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 9801 // .. .. reg_arb_dis_page_match_wr_portn = 0x0 9802 // .. .. ==> 0XF8006208[18:18] = 0x00000000U 9803 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U 9804 // .. .. reg_arb_dis_rmw_portn = 0x1 9805 // .. .. ==> 0XF8006208[19:19] = 0x00000001U 9806 // .. .. ==> MASK : 0x00080000U VAL : 0x00080000U 9807 // .. .. 9808 EMIT_MASKWRITE(0XF8006208, 0x000F03FFU ,0x000803FFU), 9809 // .. .. reg_arb_pri_wr_portn = 0x3ff 9810 // .. .. ==> 0XF800620C[9:0] = 0x000003FFU 9811 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU 9812 // .. .. reg_arb_disable_aging_wr_portn = 0x0 9813 // .. .. ==> 0XF800620C[16:16] = 0x00000000U 9814 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 9815 // .. .. reg_arb_disable_urgent_wr_portn = 0x0 9816 // .. .. ==> 0XF800620C[17:17] = 0x00000000U 9817 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 9818 // .. .. reg_arb_dis_page_match_wr_portn = 0x0 9819 // .. .. ==> 0XF800620C[18:18] = 0x00000000U 9820 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U 9821 // .. .. reg_arb_dis_rmw_portn = 0x1 9822 // .. .. ==> 0XF800620C[19:19] = 0x00000001U 9823 // .. .. ==> MASK : 0x00080000U VAL : 0x00080000U 9824 // .. .. 9825 EMIT_MASKWRITE(0XF800620C, 0x000F03FFU ,0x000803FFU), 9826 // .. .. reg_arb_pri_wr_portn = 0x3ff 9827 // .. .. ==> 0XF8006210[9:0] = 0x000003FFU 9828 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU 9829 // .. .. reg_arb_disable_aging_wr_portn = 0x0 9830 // .. .. ==> 0XF8006210[16:16] = 0x00000000U 9831 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 9832 // .. .. reg_arb_disable_urgent_wr_portn = 0x0 9833 // .. .. ==> 0XF8006210[17:17] = 0x00000000U 9834 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 9835 // .. .. reg_arb_dis_page_match_wr_portn = 0x0 9836 // .. .. ==> 0XF8006210[18:18] = 0x00000000U 9837 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U 9838 // .. .. reg_arb_dis_rmw_portn = 0x1 9839 // .. .. ==> 0XF8006210[19:19] = 0x00000001U 9840 // .. .. ==> MASK : 0x00080000U VAL : 0x00080000U 9841 // .. .. 9842 EMIT_MASKWRITE(0XF8006210, 0x000F03FFU ,0x000803FFU), 9843 // .. .. reg_arb_pri_wr_portn = 0x3ff 9844 // .. .. ==> 0XF8006214[9:0] = 0x000003FFU 9845 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU 9846 // .. .. reg_arb_disable_aging_wr_portn = 0x0 9847 // .. .. ==> 0XF8006214[16:16] = 0x00000000U 9848 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 9849 // .. .. reg_arb_disable_urgent_wr_portn = 0x0 9850 // .. .. ==> 0XF8006214[17:17] = 0x00000000U 9851 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 9852 // .. .. reg_arb_dis_page_match_wr_portn = 0x0 9853 // .. .. ==> 0XF8006214[18:18] = 0x00000000U 9854 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U 9855 // .. .. reg_arb_dis_rmw_portn = 0x1 9856 // .. .. ==> 0XF8006214[19:19] = 0x00000001U 9857 // .. .. ==> MASK : 0x00080000U VAL : 0x00080000U 9858 // .. .. 9859 EMIT_MASKWRITE(0XF8006214, 0x000F03FFU ,0x000803FFU), 9860 // .. .. reg_arb_pri_rd_portn = 0x3ff 9861 // .. .. ==> 0XF8006218[9:0] = 0x000003FFU 9862 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU 9863 // .. .. reg_arb_disable_aging_rd_portn = 0x0 9864 // .. .. ==> 0XF8006218[16:16] = 0x00000000U 9865 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 9866 // .. .. reg_arb_disable_urgent_rd_portn = 0x0 9867 // .. .. ==> 0XF8006218[17:17] = 0x00000000U 9868 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 9869 // .. .. reg_arb_dis_page_match_rd_portn = 0x0 9870 // .. .. ==> 0XF8006218[18:18] = 0x00000000U 9871 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U 9872 // .. .. reg_arb_set_hpr_rd_portn = 0x0 9873 // .. .. ==> 0XF8006218[19:19] = 0x00000000U 9874 // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U 9875 // .. .. 9876 EMIT_MASKWRITE(0XF8006218, 0x000F03FFU ,0x000003FFU), 9877 // .. .. reg_arb_pri_rd_portn = 0x3ff 9878 // .. .. ==> 0XF800621C[9:0] = 0x000003FFU 9879 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU 9880 // .. .. reg_arb_disable_aging_rd_portn = 0x0 9881 // .. .. ==> 0XF800621C[16:16] = 0x00000000U 9882 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 9883 // .. .. reg_arb_disable_urgent_rd_portn = 0x0 9884 // .. .. ==> 0XF800621C[17:17] = 0x00000000U 9885 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 9886 // .. .. reg_arb_dis_page_match_rd_portn = 0x0 9887 // .. .. ==> 0XF800621C[18:18] = 0x00000000U 9888 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U 9889 // .. .. reg_arb_set_hpr_rd_portn = 0x0 9890 // .. .. ==> 0XF800621C[19:19] = 0x00000000U 9891 // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U 9892 // .. .. 9893 EMIT_MASKWRITE(0XF800621C, 0x000F03FFU ,0x000003FFU), 9894 // .. .. reg_arb_pri_rd_portn = 0x3ff 9895 // .. .. ==> 0XF8006220[9:0] = 0x000003FFU 9896 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU 9897 // .. .. reg_arb_disable_aging_rd_portn = 0x0 9898 // .. .. ==> 0XF8006220[16:16] = 0x00000000U 9899 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 9900 // .. .. reg_arb_disable_urgent_rd_portn = 0x0 9901 // .. .. ==> 0XF8006220[17:17] = 0x00000000U 9902 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 9903 // .. .. reg_arb_dis_page_match_rd_portn = 0x0 9904 // .. .. ==> 0XF8006220[18:18] = 0x00000000U 9905 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U 9906 // .. .. reg_arb_set_hpr_rd_portn = 0x0 9907 // .. .. ==> 0XF8006220[19:19] = 0x00000000U 9908 // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U 9909 // .. .. 9910 EMIT_MASKWRITE(0XF8006220, 0x000F03FFU ,0x000003FFU), 9911 // .. .. reg_arb_pri_rd_portn = 0x3ff 9912 // .. .. ==> 0XF8006224[9:0] = 0x000003FFU 9913 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU 9914 // .. .. reg_arb_disable_aging_rd_portn = 0x0 9915 // .. .. ==> 0XF8006224[16:16] = 0x00000000U 9916 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 9917 // .. .. reg_arb_disable_urgent_rd_portn = 0x0 9918 // .. .. ==> 0XF8006224[17:17] = 0x00000000U 9919 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 9920 // .. .. reg_arb_dis_page_match_rd_portn = 0x0 9921 // .. .. ==> 0XF8006224[18:18] = 0x00000000U 9922 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U 9923 // .. .. reg_arb_set_hpr_rd_portn = 0x0 9924 // .. .. ==> 0XF8006224[19:19] = 0x00000000U 9925 // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U 9926 // .. .. 9927 EMIT_MASKWRITE(0XF8006224, 0x000F03FFU ,0x000003FFU), 9928 // .. .. reg_ddrc_lpddr2 = 0x0 9929 // .. .. ==> 0XF80062A8[0:0] = 0x00000000U 9930 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 9931 // .. .. reg_ddrc_per_bank_refresh = 0x0 9932 // .. .. ==> 0XF80062A8[1:1] = 0x00000000U 9933 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 9934 // .. .. reg_ddrc_derate_enable = 0x0 9935 // .. .. ==> 0XF80062A8[2:2] = 0x00000000U 9936 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U 9937 // .. .. reg_ddrc_mr4_margin = 0x0 9938 // .. .. ==> 0XF80062A8[11:4] = 0x00000000U 9939 // .. .. ==> MASK : 0x00000FF0U VAL : 0x00000000U 9940 // .. .. 9941 EMIT_MASKWRITE(0XF80062A8, 0x00000FF7U ,0x00000000U), 9942 // .. .. reg_ddrc_mr4_read_interval = 0x0 9943 // .. .. ==> 0XF80062AC[31:0] = 0x00000000U 9944 // .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00000000U 9945 // .. .. 9946 EMIT_MASKWRITE(0XF80062AC, 0xFFFFFFFFU ,0x00000000U), 9947 // .. .. reg_ddrc_min_stable_clock_x1 = 0x5 9948 // .. .. ==> 0XF80062B0[3:0] = 0x00000005U 9949 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000005U 9950 // .. .. reg_ddrc_idle_after_reset_x32 = 0x12 9951 // .. .. ==> 0XF80062B0[11:4] = 0x00000012U 9952 // .. .. ==> MASK : 0x00000FF0U VAL : 0x00000120U 9953 // .. .. reg_ddrc_t_mrw = 0x5 9954 // .. .. ==> 0XF80062B0[21:12] = 0x00000005U 9955 // .. .. ==> MASK : 0x003FF000U VAL : 0x00005000U 9956 // .. .. 9957 EMIT_MASKWRITE(0XF80062B0, 0x003FFFFFU ,0x00005125U), 9958 // .. .. reg_ddrc_max_auto_init_x1024 = 0xa8 9959 // .. .. ==> 0XF80062B4[7:0] = 0x000000A8U 9960 // .. .. ==> MASK : 0x000000FFU VAL : 0x000000A8U 9961 // .. .. reg_ddrc_dev_zqinit_x32 = 0x12 9962 // .. .. ==> 0XF80062B4[17:8] = 0x00000012U 9963 // .. .. ==> MASK : 0x0003FF00U VAL : 0x00001200U 9964 // .. .. 9965 EMIT_MASKWRITE(0XF80062B4, 0x0003FFFFU ,0x000012A8U), 9966 // .. .. START: POLL ON DCI STATUS 9967 // .. .. DONE = 1 9968 // .. .. ==> 0XF8000B74[13:13] = 0x00000001U 9969 // .. .. ==> MASK : 0x00002000U VAL : 0x00002000U 9970 // .. .. 9971 EMIT_MASKPOLL(0XF8000B74, 0x00002000U), 9972 // .. .. FINISH: POLL ON DCI STATUS 9973 // .. .. START: UNLOCK DDR 9974 // .. .. reg_ddrc_soft_rstb = 0x1 9975 // .. .. ==> 0XF8006000[0:0] = 0x00000001U 9976 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 9977 // .. .. reg_ddrc_powerdown_en = 0x0 9978 // .. .. ==> 0XF8006000[1:1] = 0x00000000U 9979 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 9980 // .. .. reg_ddrc_data_bus_width = 0x0 9981 // .. .. ==> 0XF8006000[3:2] = 0x00000000U 9982 // .. .. ==> MASK : 0x0000000CU VAL : 0x00000000U 9983 // .. .. reg_ddrc_burst8_refresh = 0x0 9984 // .. .. ==> 0XF8006000[6:4] = 0x00000000U 9985 // .. .. ==> MASK : 0x00000070U VAL : 0x00000000U 9986 // .. .. reg_ddrc_rdwr_idle_gap = 1 9987 // .. .. ==> 0XF8006000[13:7] = 0x00000001U 9988 // .. .. ==> MASK : 0x00003F80U VAL : 0x00000080U 9989 // .. .. reg_ddrc_dis_rd_bypass = 0x0 9990 // .. .. ==> 0XF8006000[14:14] = 0x00000000U 9991 // .. .. ==> MASK : 0x00004000U VAL : 0x00000000U 9992 // .. .. reg_ddrc_dis_act_bypass = 0x0 9993 // .. .. ==> 0XF8006000[15:15] = 0x00000000U 9994 // .. .. ==> MASK : 0x00008000U VAL : 0x00000000U 9995 // .. .. reg_ddrc_dis_auto_refresh = 0x0 9996 // .. .. ==> 0XF8006000[16:16] = 0x00000000U 9997 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 9998 // .. .. 9999 EMIT_MASKWRITE(0XF8006000, 0x0001FFFFU ,0x00000081U), 10000 // .. .. FINISH: UNLOCK DDR 10001 // .. .. START: CHECK DDR STATUS 10002 // .. .. ddrc_reg_operating_mode = 1 10003 // .. .. ==> 0XF8006054[2:0] = 0x00000001U 10004 // .. .. ==> MASK : 0x00000007U VAL : 0x00000001U 10005 // .. .. 10006 EMIT_MASKPOLL(0XF8006054, 0x00000007U), 10007 // .. .. FINISH: CHECK DDR STATUS 10008 // .. FINISH: DDR INITIALIZATION 10009 // FINISH: top 10010 // 10011 EMIT_EXIT(), 10012 10013 // 10014 }; 10015 10016 unsigned long ps7_mio_init_data_1_0[] = { 10017 // START: top 10018 // .. START: SLCR SETTINGS 10019 // .. UNLOCK_KEY = 0XDF0D 10020 // .. ==> 0XF8000008[15:0] = 0x0000DF0DU 10021 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU 10022 // .. 10023 EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU), 10024 // .. FINISH: SLCR SETTINGS 10025 // .. START: OCM REMAPPING 10026 // .. FINISH: OCM REMAPPING 10027 // .. START: DDRIOB SETTINGS 10028 // .. INP_POWER = 0x0 10029 // .. ==> 0XF8000B40[0:0] = 0x00000000U 10030 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 10031 // .. INP_TYPE = 0x0 10032 // .. ==> 0XF8000B40[2:1] = 0x00000000U 10033 // .. ==> MASK : 0x00000006U VAL : 0x00000000U 10034 // .. DCI_UPDATE = 0x0 10035 // .. ==> 0XF8000B40[3:3] = 0x00000000U 10036 // .. ==> MASK : 0x00000008U VAL : 0x00000000U 10037 // .. TERM_EN = 0x0 10038 // .. ==> 0XF8000B40[4:4] = 0x00000000U 10039 // .. ==> MASK : 0x00000010U VAL : 0x00000000U 10040 // .. DCR_TYPE = 0x0 10041 // .. ==> 0XF8000B40[6:5] = 0x00000000U 10042 // .. ==> MASK : 0x00000060U VAL : 0x00000000U 10043 // .. IBUF_DISABLE_MODE = 0x0 10044 // .. ==> 0XF8000B40[7:7] = 0x00000000U 10045 // .. ==> MASK : 0x00000080U VAL : 0x00000000U 10046 // .. TERM_DISABLE_MODE = 0x0 10047 // .. ==> 0XF8000B40[8:8] = 0x00000000U 10048 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 10049 // .. OUTPUT_EN = 0x3 10050 // .. ==> 0XF8000B40[10:9] = 0x00000003U 10051 // .. ==> MASK : 0x00000600U VAL : 0x00000600U 10052 // .. PULLUP_EN = 0x0 10053 // .. ==> 0XF8000B40[11:11] = 0x00000000U 10054 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 10055 // .. 10056 EMIT_MASKWRITE(0XF8000B40, 0x00000FFFU ,0x00000600U), 10057 // .. INP_POWER = 0x0 10058 // .. ==> 0XF8000B44[0:0] = 0x00000000U 10059 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 10060 // .. INP_TYPE = 0x0 10061 // .. ==> 0XF8000B44[2:1] = 0x00000000U 10062 // .. ==> MASK : 0x00000006U VAL : 0x00000000U 10063 // .. DCI_UPDATE = 0x0 10064 // .. ==> 0XF8000B44[3:3] = 0x00000000U 10065 // .. ==> MASK : 0x00000008U VAL : 0x00000000U 10066 // .. TERM_EN = 0x0 10067 // .. ==> 0XF8000B44[4:4] = 0x00000000U 10068 // .. ==> MASK : 0x00000010U VAL : 0x00000000U 10069 // .. DCR_TYPE = 0x0 10070 // .. ==> 0XF8000B44[6:5] = 0x00000000U 10071 // .. ==> MASK : 0x00000060U VAL : 0x00000000U 10072 // .. IBUF_DISABLE_MODE = 0x0 10073 // .. ==> 0XF8000B44[7:7] = 0x00000000U 10074 // .. ==> MASK : 0x00000080U VAL : 0x00000000U 10075 // .. TERM_DISABLE_MODE = 0x0 10076 // .. ==> 0XF8000B44[8:8] = 0x00000000U 10077 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 10078 // .. OUTPUT_EN = 0x3 10079 // .. ==> 0XF8000B44[10:9] = 0x00000003U 10080 // .. ==> MASK : 0x00000600U VAL : 0x00000600U 10081 // .. PULLUP_EN = 0x0 10082 // .. ==> 0XF8000B44[11:11] = 0x00000000U 10083 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 10084 // .. 10085 EMIT_MASKWRITE(0XF8000B44, 0x00000FFFU ,0x00000600U), 10086 // .. INP_POWER = 0x0 10087 // .. ==> 0XF8000B48[0:0] = 0x00000000U 10088 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 10089 // .. INP_TYPE = 0x1 10090 // .. ==> 0XF8000B48[2:1] = 0x00000001U 10091 // .. ==> MASK : 0x00000006U VAL : 0x00000002U 10092 // .. DCI_UPDATE = 0x0 10093 // .. ==> 0XF8000B48[3:3] = 0x00000000U 10094 // .. ==> MASK : 0x00000008U VAL : 0x00000000U 10095 // .. TERM_EN = 0x1 10096 // .. ==> 0XF8000B48[4:4] = 0x00000001U 10097 // .. ==> MASK : 0x00000010U VAL : 0x00000010U 10098 // .. DCR_TYPE = 0x3 10099 // .. ==> 0XF8000B48[6:5] = 0x00000003U 10100 // .. ==> MASK : 0x00000060U VAL : 0x00000060U 10101 // .. IBUF_DISABLE_MODE = 0 10102 // .. ==> 0XF8000B48[7:7] = 0x00000000U 10103 // .. ==> MASK : 0x00000080U VAL : 0x00000000U 10104 // .. TERM_DISABLE_MODE = 0 10105 // .. ==> 0XF8000B48[8:8] = 0x00000000U 10106 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 10107 // .. OUTPUT_EN = 0x3 10108 // .. ==> 0XF8000B48[10:9] = 0x00000003U 10109 // .. ==> MASK : 0x00000600U VAL : 0x00000600U 10110 // .. PULLUP_EN = 0x0 10111 // .. ==> 0XF8000B48[11:11] = 0x00000000U 10112 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 10113 // .. 10114 EMIT_MASKWRITE(0XF8000B48, 0x00000FFFU ,0x00000672U), 10115 // .. INP_POWER = 0x0 10116 // .. ==> 0XF8000B4C[0:0] = 0x00000000U 10117 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 10118 // .. INP_TYPE = 0x1 10119 // .. ==> 0XF8000B4C[2:1] = 0x00000001U 10120 // .. ==> MASK : 0x00000006U VAL : 0x00000002U 10121 // .. DCI_UPDATE = 0x0 10122 // .. ==> 0XF8000B4C[3:3] = 0x00000000U 10123 // .. ==> MASK : 0x00000008U VAL : 0x00000000U 10124 // .. TERM_EN = 0x1 10125 // .. ==> 0XF8000B4C[4:4] = 0x00000001U 10126 // .. ==> MASK : 0x00000010U VAL : 0x00000010U 10127 // .. DCR_TYPE = 0x3 10128 // .. ==> 0XF8000B4C[6:5] = 0x00000003U 10129 // .. ==> MASK : 0x00000060U VAL : 0x00000060U 10130 // .. IBUF_DISABLE_MODE = 0 10131 // .. ==> 0XF8000B4C[7:7] = 0x00000000U 10132 // .. ==> MASK : 0x00000080U VAL : 0x00000000U 10133 // .. TERM_DISABLE_MODE = 0 10134 // .. ==> 0XF8000B4C[8:8] = 0x00000000U 10135 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 10136 // .. OUTPUT_EN = 0x3 10137 // .. ==> 0XF8000B4C[10:9] = 0x00000003U 10138 // .. ==> MASK : 0x00000600U VAL : 0x00000600U 10139 // .. PULLUP_EN = 0x0 10140 // .. ==> 0XF8000B4C[11:11] = 0x00000000U 10141 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 10142 // .. 10143 EMIT_MASKWRITE(0XF8000B4C, 0x00000FFFU ,0x00000672U), 10144 // .. INP_POWER = 0x0 10145 // .. ==> 0XF8000B50[0:0] = 0x00000000U 10146 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 10147 // .. INP_TYPE = 0x2 10148 // .. ==> 0XF8000B50[2:1] = 0x00000002U 10149 // .. ==> MASK : 0x00000006U VAL : 0x00000004U 10150 // .. DCI_UPDATE = 0x0 10151 // .. ==> 0XF8000B50[3:3] = 0x00000000U 10152 // .. ==> MASK : 0x00000008U VAL : 0x00000000U 10153 // .. TERM_EN = 0x1 10154 // .. ==> 0XF8000B50[4:4] = 0x00000001U 10155 // .. ==> MASK : 0x00000010U VAL : 0x00000010U 10156 // .. DCR_TYPE = 0x3 10157 // .. ==> 0XF8000B50[6:5] = 0x00000003U 10158 // .. ==> MASK : 0x00000060U VAL : 0x00000060U 10159 // .. IBUF_DISABLE_MODE = 0 10160 // .. ==> 0XF8000B50[7:7] = 0x00000000U 10161 // .. ==> MASK : 0x00000080U VAL : 0x00000000U 10162 // .. TERM_DISABLE_MODE = 0 10163 // .. ==> 0XF8000B50[8:8] = 0x00000000U 10164 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 10165 // .. OUTPUT_EN = 0x3 10166 // .. ==> 0XF8000B50[10:9] = 0x00000003U 10167 // .. ==> MASK : 0x00000600U VAL : 0x00000600U 10168 // .. PULLUP_EN = 0x0 10169 // .. ==> 0XF8000B50[11:11] = 0x00000000U 10170 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 10171 // .. 10172 EMIT_MASKWRITE(0XF8000B50, 0x00000FFFU ,0x00000674U), 10173 // .. INP_POWER = 0x0 10174 // .. ==> 0XF8000B54[0:0] = 0x00000000U 10175 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 10176 // .. INP_TYPE = 0x2 10177 // .. ==> 0XF8000B54[2:1] = 0x00000002U 10178 // .. ==> MASK : 0x00000006U VAL : 0x00000004U 10179 // .. DCI_UPDATE = 0x0 10180 // .. ==> 0XF8000B54[3:3] = 0x00000000U 10181 // .. ==> MASK : 0x00000008U VAL : 0x00000000U 10182 // .. TERM_EN = 0x1 10183 // .. ==> 0XF8000B54[4:4] = 0x00000001U 10184 // .. ==> MASK : 0x00000010U VAL : 0x00000010U 10185 // .. DCR_TYPE = 0x3 10186 // .. ==> 0XF8000B54[6:5] = 0x00000003U 10187 // .. ==> MASK : 0x00000060U VAL : 0x00000060U 10188 // .. IBUF_DISABLE_MODE = 0 10189 // .. ==> 0XF8000B54[7:7] = 0x00000000U 10190 // .. ==> MASK : 0x00000080U VAL : 0x00000000U 10191 // .. TERM_DISABLE_MODE = 0 10192 // .. ==> 0XF8000B54[8:8] = 0x00000000U 10193 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 10194 // .. OUTPUT_EN = 0x3 10195 // .. ==> 0XF8000B54[10:9] = 0x00000003U 10196 // .. ==> MASK : 0x00000600U VAL : 0x00000600U 10197 // .. PULLUP_EN = 0x0 10198 // .. ==> 0XF8000B54[11:11] = 0x00000000U 10199 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 10200 // .. 10201 EMIT_MASKWRITE(0XF8000B54, 0x00000FFFU ,0x00000674U), 10202 // .. INP_POWER = 0x0 10203 // .. ==> 0XF8000B58[0:0] = 0x00000000U 10204 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 10205 // .. INP_TYPE = 0x0 10206 // .. ==> 0XF8000B58[2:1] = 0x00000000U 10207 // .. ==> MASK : 0x00000006U VAL : 0x00000000U 10208 // .. DCI_UPDATE = 0x0 10209 // .. ==> 0XF8000B58[3:3] = 0x00000000U 10210 // .. ==> MASK : 0x00000008U VAL : 0x00000000U 10211 // .. TERM_EN = 0x0 10212 // .. ==> 0XF8000B58[4:4] = 0x00000000U 10213 // .. ==> MASK : 0x00000010U VAL : 0x00000000U 10214 // .. DCR_TYPE = 0x0 10215 // .. ==> 0XF8000B58[6:5] = 0x00000000U 10216 // .. ==> MASK : 0x00000060U VAL : 0x00000000U 10217 // .. IBUF_DISABLE_MODE = 0x0 10218 // .. ==> 0XF8000B58[7:7] = 0x00000000U 10219 // .. ==> MASK : 0x00000080U VAL : 0x00000000U 10220 // .. TERM_DISABLE_MODE = 0x0 10221 // .. ==> 0XF8000B58[8:8] = 0x00000000U 10222 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 10223 // .. OUTPUT_EN = 0x3 10224 // .. ==> 0XF8000B58[10:9] = 0x00000003U 10225 // .. ==> MASK : 0x00000600U VAL : 0x00000600U 10226 // .. PULLUP_EN = 0x0 10227 // .. ==> 0XF8000B58[11:11] = 0x00000000U 10228 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 10229 // .. 10230 EMIT_MASKWRITE(0XF8000B58, 0x00000FFFU ,0x00000600U), 10231 // .. DRIVE_P = 0x1c 10232 // .. ==> 0XF8000B5C[6:0] = 0x0000001CU 10233 // .. ==> MASK : 0x0000007FU VAL : 0x0000001CU 10234 // .. DRIVE_N = 0xc 10235 // .. ==> 0XF8000B5C[13:7] = 0x0000000CU 10236 // .. ==> MASK : 0x00003F80U VAL : 0x00000600U 10237 // .. SLEW_P = 0x3 10238 // .. ==> 0XF8000B5C[18:14] = 0x00000003U 10239 // .. ==> MASK : 0x0007C000U VAL : 0x0000C000U 10240 // .. SLEW_N = 0x3 10241 // .. ==> 0XF8000B5C[23:19] = 0x00000003U 10242 // .. ==> MASK : 0x00F80000U VAL : 0x00180000U 10243 // .. GTL = 0x0 10244 // .. ==> 0XF8000B5C[26:24] = 0x00000000U 10245 // .. ==> MASK : 0x07000000U VAL : 0x00000000U 10246 // .. RTERM = 0x0 10247 // .. ==> 0XF8000B5C[31:27] = 0x00000000U 10248 // .. ==> MASK : 0xF8000000U VAL : 0x00000000U 10249 // .. 10250 EMIT_MASKWRITE(0XF8000B5C, 0xFFFFFFFFU ,0x0018C61CU), 10251 // .. DRIVE_P = 0x1c 10252 // .. ==> 0XF8000B60[6:0] = 0x0000001CU 10253 // .. ==> MASK : 0x0000007FU VAL : 0x0000001CU 10254 // .. DRIVE_N = 0xc 10255 // .. ==> 0XF8000B60[13:7] = 0x0000000CU 10256 // .. ==> MASK : 0x00003F80U VAL : 0x00000600U 10257 // .. SLEW_P = 0x6 10258 // .. ==> 0XF8000B60[18:14] = 0x00000006U 10259 // .. ==> MASK : 0x0007C000U VAL : 0x00018000U 10260 // .. SLEW_N = 0x1f 10261 // .. ==> 0XF8000B60[23:19] = 0x0000001FU 10262 // .. ==> MASK : 0x00F80000U VAL : 0x00F80000U 10263 // .. GTL = 0x0 10264 // .. ==> 0XF8000B60[26:24] = 0x00000000U 10265 // .. ==> MASK : 0x07000000U VAL : 0x00000000U 10266 // .. RTERM = 0x0 10267 // .. ==> 0XF8000B60[31:27] = 0x00000000U 10268 // .. ==> MASK : 0xF8000000U VAL : 0x00000000U 10269 // .. 10270 EMIT_MASKWRITE(0XF8000B60, 0xFFFFFFFFU ,0x00F9861CU), 10271 // .. DRIVE_P = 0x1c 10272 // .. ==> 0XF8000B64[6:0] = 0x0000001CU 10273 // .. ==> MASK : 0x0000007FU VAL : 0x0000001CU 10274 // .. DRIVE_N = 0xc 10275 // .. ==> 0XF8000B64[13:7] = 0x0000000CU 10276 // .. ==> MASK : 0x00003F80U VAL : 0x00000600U 10277 // .. SLEW_P = 0x6 10278 // .. ==> 0XF8000B64[18:14] = 0x00000006U 10279 // .. ==> MASK : 0x0007C000U VAL : 0x00018000U 10280 // .. SLEW_N = 0x1f 10281 // .. ==> 0XF8000B64[23:19] = 0x0000001FU 10282 // .. ==> MASK : 0x00F80000U VAL : 0x00F80000U 10283 // .. GTL = 0x0 10284 // .. ==> 0XF8000B64[26:24] = 0x00000000U 10285 // .. ==> MASK : 0x07000000U VAL : 0x00000000U 10286 // .. RTERM = 0x0 10287 // .. ==> 0XF8000B64[31:27] = 0x00000000U 10288 // .. ==> MASK : 0xF8000000U VAL : 0x00000000U 10289 // .. 10290 EMIT_MASKWRITE(0XF8000B64, 0xFFFFFFFFU ,0x00F9861CU), 10291 // .. DRIVE_P = 0x1c 10292 // .. ==> 0XF8000B68[6:0] = 0x0000001CU 10293 // .. ==> MASK : 0x0000007FU VAL : 0x0000001CU 10294 // .. DRIVE_N = 0xc 10295 // .. ==> 0XF8000B68[13:7] = 0x0000000CU 10296 // .. ==> MASK : 0x00003F80U VAL : 0x00000600U 10297 // .. SLEW_P = 0x6 10298 // .. ==> 0XF8000B68[18:14] = 0x00000006U 10299 // .. ==> MASK : 0x0007C000U VAL : 0x00018000U 10300 // .. SLEW_N = 0x1f 10301 // .. ==> 0XF8000B68[23:19] = 0x0000001FU 10302 // .. ==> MASK : 0x00F80000U VAL : 0x00F80000U 10303 // .. GTL = 0x0 10304 // .. ==> 0XF8000B68[26:24] = 0x00000000U 10305 // .. ==> MASK : 0x07000000U VAL : 0x00000000U 10306 // .. RTERM = 0x0 10307 // .. ==> 0XF8000B68[31:27] = 0x00000000U 10308 // .. ==> MASK : 0xF8000000U VAL : 0x00000000U 10309 // .. 10310 EMIT_MASKWRITE(0XF8000B68, 0xFFFFFFFFU ,0x00F9861CU), 10311 // .. VREF_INT_EN = 0x1 10312 // .. ==> 0XF8000B6C[0:0] = 0x00000001U 10313 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 10314 // .. VREF_SEL = 0x4 10315 // .. ==> 0XF8000B6C[4:1] = 0x00000004U 10316 // .. ==> MASK : 0x0000001EU VAL : 0x00000008U 10317 // .. VREF_EXT_EN = 0x0 10318 // .. ==> 0XF8000B6C[6:5] = 0x00000000U 10319 // .. ==> MASK : 0x00000060U VAL : 0x00000000U 10320 // .. VREF_PULLUP_EN = 0x0 10321 // .. ==> 0XF8000B6C[8:7] = 0x00000000U 10322 // .. ==> MASK : 0x00000180U VAL : 0x00000000U 10323 // .. REFIO_EN = 0x1 10324 // .. ==> 0XF8000B6C[9:9] = 0x00000001U 10325 // .. ==> MASK : 0x00000200U VAL : 0x00000200U 10326 // .. REFIO_PULLUP_EN = 0x0 10327 // .. ==> 0XF8000B6C[12:12] = 0x00000000U 10328 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 10329 // .. DRST_B_PULLUP_EN = 0x0 10330 // .. ==> 0XF8000B6C[13:13] = 0x00000000U 10331 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 10332 // .. CKE_PULLUP_EN = 0x0 10333 // .. ==> 0XF8000B6C[14:14] = 0x00000000U 10334 // .. ==> MASK : 0x00004000U VAL : 0x00000000U 10335 // .. 10336 EMIT_MASKWRITE(0XF8000B6C, 0x000073FFU ,0x00000209U), 10337 // .. .. START: ASSERT RESET 10338 // .. .. RESET = 1 10339 // .. .. ==> 0XF8000B70[0:0] = 0x00000001U 10340 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 10341 // .. .. VRN_OUT = 0x1 10342 // .. .. ==> 0XF8000B70[5:5] = 0x00000001U 10343 // .. .. ==> MASK : 0x00000020U VAL : 0x00000020U 10344 // .. .. 10345 EMIT_MASKWRITE(0XF8000B70, 0x00000021U ,0x00000021U), 10346 // .. .. FINISH: ASSERT RESET 10347 // .. .. START: DEASSERT RESET 10348 // .. .. RESET = 0 10349 // .. .. ==> 0XF8000B70[0:0] = 0x00000000U 10350 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 10351 // .. .. VRN_OUT = 0x1 10352 // .. .. ==> 0XF8000B70[5:5] = 0x00000001U 10353 // .. .. ==> MASK : 0x00000020U VAL : 0x00000020U 10354 // .. .. 10355 EMIT_MASKWRITE(0XF8000B70, 0x00000021U ,0x00000020U), 10356 // .. .. FINISH: DEASSERT RESET 10357 // .. .. RESET = 0x1 10358 // .. .. ==> 0XF8000B70[0:0] = 0x00000001U 10359 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 10360 // .. .. ENABLE = 0x1 10361 // .. .. ==> 0XF8000B70[1:1] = 0x00000001U 10362 // .. .. ==> MASK : 0x00000002U VAL : 0x00000002U 10363 // .. .. VRP_TRI = 0x0 10364 // .. .. ==> 0XF8000B70[2:2] = 0x00000000U 10365 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U 10366 // .. .. VRN_TRI = 0x0 10367 // .. .. ==> 0XF8000B70[3:3] = 0x00000000U 10368 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U 10369 // .. .. VRP_OUT = 0x0 10370 // .. .. ==> 0XF8000B70[4:4] = 0x00000000U 10371 // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U 10372 // .. .. VRN_OUT = 0x1 10373 // .. .. ==> 0XF8000B70[5:5] = 0x00000001U 10374 // .. .. ==> MASK : 0x00000020U VAL : 0x00000020U 10375 // .. .. NREF_OPT1 = 0x0 10376 // .. .. ==> 0XF8000B70[7:6] = 0x00000000U 10377 // .. .. ==> MASK : 0x000000C0U VAL : 0x00000000U 10378 // .. .. NREF_OPT2 = 0x0 10379 // .. .. ==> 0XF8000B70[10:8] = 0x00000000U 10380 // .. .. ==> MASK : 0x00000700U VAL : 0x00000000U 10381 // .. .. NREF_OPT4 = 0x1 10382 // .. .. ==> 0XF8000B70[13:11] = 0x00000001U 10383 // .. .. ==> MASK : 0x00003800U VAL : 0x00000800U 10384 // .. .. PREF_OPT1 = 0x0 10385 // .. .. ==> 0XF8000B70[16:14] = 0x00000000U 10386 // .. .. ==> MASK : 0x0001C000U VAL : 0x00000000U 10387 // .. .. PREF_OPT2 = 0x0 10388 // .. .. ==> 0XF8000B70[19:17] = 0x00000000U 10389 // .. .. ==> MASK : 0x000E0000U VAL : 0x00000000U 10390 // .. .. UPDATE_CONTROL = 0x0 10391 // .. .. ==> 0XF8000B70[20:20] = 0x00000000U 10392 // .. .. ==> MASK : 0x00100000U VAL : 0x00000000U 10393 // .. .. INIT_COMPLETE = 0x0 10394 // .. .. ==> 0XF8000B70[21:21] = 0x00000000U 10395 // .. .. ==> MASK : 0x00200000U VAL : 0x00000000U 10396 // .. .. TST_CLK = 0x0 10397 // .. .. ==> 0XF8000B70[22:22] = 0x00000000U 10398 // .. .. ==> MASK : 0x00400000U VAL : 0x00000000U 10399 // .. .. TST_HLN = 0x0 10400 // .. .. ==> 0XF8000B70[23:23] = 0x00000000U 10401 // .. .. ==> MASK : 0x00800000U VAL : 0x00000000U 10402 // .. .. TST_HLP = 0x0 10403 // .. .. ==> 0XF8000B70[24:24] = 0x00000000U 10404 // .. .. ==> MASK : 0x01000000U VAL : 0x00000000U 10405 // .. .. TST_RST = 0x0 10406 // .. .. ==> 0XF8000B70[25:25] = 0x00000000U 10407 // .. .. ==> MASK : 0x02000000U VAL : 0x00000000U 10408 // .. .. INT_DCI_EN = 0x0 10409 // .. .. ==> 0XF8000B70[26:26] = 0x00000000U 10410 // .. .. ==> MASK : 0x04000000U VAL : 0x00000000U 10411 // .. .. 10412 EMIT_MASKWRITE(0XF8000B70, 0x07FFFFFFU ,0x00000823U), 10413 // .. FINISH: DDRIOB SETTINGS 10414 // .. START: MIO PROGRAMMING 10415 // .. TRI_ENABLE = 0 10416 // .. ==> 0XF8000700[0:0] = 0x00000000U 10417 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 10418 // .. L0_SEL = 0 10419 // .. ==> 0XF8000700[1:1] = 0x00000000U 10420 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 10421 // .. L1_SEL = 0 10422 // .. ==> 0XF8000700[2:2] = 0x00000000U 10423 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 10424 // .. L2_SEL = 0 10425 // .. ==> 0XF8000700[4:3] = 0x00000000U 10426 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 10427 // .. L3_SEL = 0 10428 // .. ==> 0XF8000700[7:5] = 0x00000000U 10429 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 10430 // .. Speed = 0 10431 // .. ==> 0XF8000700[8:8] = 0x00000000U 10432 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 10433 // .. IO_Type = 3 10434 // .. ==> 0XF8000700[11:9] = 0x00000003U 10435 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 10436 // .. PULLUP = 0 10437 // .. ==> 0XF8000700[12:12] = 0x00000000U 10438 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 10439 // .. DisableRcvr = 0 10440 // .. ==> 0XF8000700[13:13] = 0x00000000U 10441 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 10442 // .. 10443 EMIT_MASKWRITE(0XF8000700, 0x00003FFFU ,0x00000600U), 10444 // .. TRI_ENABLE = 0 10445 // .. ==> 0XF8000704[0:0] = 0x00000000U 10446 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 10447 // .. L0_SEL = 1 10448 // .. ==> 0XF8000704[1:1] = 0x00000001U 10449 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 10450 // .. L1_SEL = 0 10451 // .. ==> 0XF8000704[2:2] = 0x00000000U 10452 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 10453 // .. L2_SEL = 0 10454 // .. ==> 0XF8000704[4:3] = 0x00000000U 10455 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 10456 // .. L3_SEL = 0 10457 // .. ==> 0XF8000704[7:5] = 0x00000000U 10458 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 10459 // .. Speed = 1 10460 // .. ==> 0XF8000704[8:8] = 0x00000001U 10461 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 10462 // .. IO_Type = 3 10463 // .. ==> 0XF8000704[11:9] = 0x00000003U 10464 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 10465 // .. PULLUP = 0 10466 // .. ==> 0XF8000704[12:12] = 0x00000000U 10467 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 10468 // .. DisableRcvr = 0 10469 // .. ==> 0XF8000704[13:13] = 0x00000000U 10470 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 10471 // .. 10472 EMIT_MASKWRITE(0XF8000704, 0x00003FFFU ,0x00000702U), 10473 // .. TRI_ENABLE = 0 10474 // .. ==> 0XF8000708[0:0] = 0x00000000U 10475 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 10476 // .. L0_SEL = 1 10477 // .. ==> 0XF8000708[1:1] = 0x00000001U 10478 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 10479 // .. L1_SEL = 0 10480 // .. ==> 0XF8000708[2:2] = 0x00000000U 10481 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 10482 // .. L2_SEL = 0 10483 // .. ==> 0XF8000708[4:3] = 0x00000000U 10484 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 10485 // .. L3_SEL = 0 10486 // .. ==> 0XF8000708[7:5] = 0x00000000U 10487 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 10488 // .. Speed = 1 10489 // .. ==> 0XF8000708[8:8] = 0x00000001U 10490 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 10491 // .. IO_Type = 3 10492 // .. ==> 0XF8000708[11:9] = 0x00000003U 10493 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 10494 // .. PULLUP = 0 10495 // .. ==> 0XF8000708[12:12] = 0x00000000U 10496 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 10497 // .. DisableRcvr = 0 10498 // .. ==> 0XF8000708[13:13] = 0x00000000U 10499 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 10500 // .. 10501 EMIT_MASKWRITE(0XF8000708, 0x00003FFFU ,0x00000702U), 10502 // .. TRI_ENABLE = 0 10503 // .. ==> 0XF800070C[0:0] = 0x00000000U 10504 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 10505 // .. L0_SEL = 1 10506 // .. ==> 0XF800070C[1:1] = 0x00000001U 10507 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 10508 // .. L1_SEL = 0 10509 // .. ==> 0XF800070C[2:2] = 0x00000000U 10510 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 10511 // .. L2_SEL = 0 10512 // .. ==> 0XF800070C[4:3] = 0x00000000U 10513 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 10514 // .. L3_SEL = 0 10515 // .. ==> 0XF800070C[7:5] = 0x00000000U 10516 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 10517 // .. Speed = 1 10518 // .. ==> 0XF800070C[8:8] = 0x00000001U 10519 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 10520 // .. IO_Type = 3 10521 // .. ==> 0XF800070C[11:9] = 0x00000003U 10522 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 10523 // .. PULLUP = 0 10524 // .. ==> 0XF800070C[12:12] = 0x00000000U 10525 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 10526 // .. DisableRcvr = 0 10527 // .. ==> 0XF800070C[13:13] = 0x00000000U 10528 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 10529 // .. 10530 EMIT_MASKWRITE(0XF800070C, 0x00003FFFU ,0x00000702U), 10531 // .. TRI_ENABLE = 0 10532 // .. ==> 0XF8000710[0:0] = 0x00000000U 10533 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 10534 // .. L0_SEL = 1 10535 // .. ==> 0XF8000710[1:1] = 0x00000001U 10536 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 10537 // .. L1_SEL = 0 10538 // .. ==> 0XF8000710[2:2] = 0x00000000U 10539 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 10540 // .. L2_SEL = 0 10541 // .. ==> 0XF8000710[4:3] = 0x00000000U 10542 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 10543 // .. L3_SEL = 0 10544 // .. ==> 0XF8000710[7:5] = 0x00000000U 10545 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 10546 // .. Speed = 1 10547 // .. ==> 0XF8000710[8:8] = 0x00000001U 10548 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 10549 // .. IO_Type = 3 10550 // .. ==> 0XF8000710[11:9] = 0x00000003U 10551 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 10552 // .. PULLUP = 0 10553 // .. ==> 0XF8000710[12:12] = 0x00000000U 10554 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 10555 // .. DisableRcvr = 0 10556 // .. ==> 0XF8000710[13:13] = 0x00000000U 10557 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 10558 // .. 10559 EMIT_MASKWRITE(0XF8000710, 0x00003FFFU ,0x00000702U), 10560 // .. TRI_ENABLE = 0 10561 // .. ==> 0XF8000714[0:0] = 0x00000000U 10562 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 10563 // .. L0_SEL = 1 10564 // .. ==> 0XF8000714[1:1] = 0x00000001U 10565 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 10566 // .. L1_SEL = 0 10567 // .. ==> 0XF8000714[2:2] = 0x00000000U 10568 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 10569 // .. L2_SEL = 0 10570 // .. ==> 0XF8000714[4:3] = 0x00000000U 10571 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 10572 // .. L3_SEL = 0 10573 // .. ==> 0XF8000714[7:5] = 0x00000000U 10574 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 10575 // .. Speed = 1 10576 // .. ==> 0XF8000714[8:8] = 0x00000001U 10577 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 10578 // .. IO_Type = 3 10579 // .. ==> 0XF8000714[11:9] = 0x00000003U 10580 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 10581 // .. PULLUP = 0 10582 // .. ==> 0XF8000714[12:12] = 0x00000000U 10583 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 10584 // .. DisableRcvr = 0 10585 // .. ==> 0XF8000714[13:13] = 0x00000000U 10586 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 10587 // .. 10588 EMIT_MASKWRITE(0XF8000714, 0x00003FFFU ,0x00000702U), 10589 // .. TRI_ENABLE = 0 10590 // .. ==> 0XF8000718[0:0] = 0x00000000U 10591 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 10592 // .. L0_SEL = 1 10593 // .. ==> 0XF8000718[1:1] = 0x00000001U 10594 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 10595 // .. L1_SEL = 0 10596 // .. ==> 0XF8000718[2:2] = 0x00000000U 10597 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 10598 // .. L2_SEL = 0 10599 // .. ==> 0XF8000718[4:3] = 0x00000000U 10600 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 10601 // .. L3_SEL = 0 10602 // .. ==> 0XF8000718[7:5] = 0x00000000U 10603 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 10604 // .. Speed = 1 10605 // .. ==> 0XF8000718[8:8] = 0x00000001U 10606 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 10607 // .. IO_Type = 3 10608 // .. ==> 0XF8000718[11:9] = 0x00000003U 10609 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 10610 // .. PULLUP = 0 10611 // .. ==> 0XF8000718[12:12] = 0x00000000U 10612 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 10613 // .. DisableRcvr = 0 10614 // .. ==> 0XF8000718[13:13] = 0x00000000U 10615 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 10616 // .. 10617 EMIT_MASKWRITE(0XF8000718, 0x00003FFFU ,0x00000702U), 10618 // .. TRI_ENABLE = 0 10619 // .. ==> 0XF800071C[0:0] = 0x00000000U 10620 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 10621 // .. L0_SEL = 0 10622 // .. ==> 0XF800071C[1:1] = 0x00000000U 10623 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 10624 // .. L1_SEL = 0 10625 // .. ==> 0XF800071C[2:2] = 0x00000000U 10626 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 10627 // .. L2_SEL = 0 10628 // .. ==> 0XF800071C[4:3] = 0x00000000U 10629 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 10630 // .. L3_SEL = 0 10631 // .. ==> 0XF800071C[7:5] = 0x00000000U 10632 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 10633 // .. Speed = 0 10634 // .. ==> 0XF800071C[8:8] = 0x00000000U 10635 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 10636 // .. IO_Type = 3 10637 // .. ==> 0XF800071C[11:9] = 0x00000003U 10638 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 10639 // .. PULLUP = 0 10640 // .. ==> 0XF800071C[12:12] = 0x00000000U 10641 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 10642 // .. DisableRcvr = 0 10643 // .. ==> 0XF800071C[13:13] = 0x00000000U 10644 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 10645 // .. 10646 EMIT_MASKWRITE(0XF800071C, 0x00003FFFU ,0x00000600U), 10647 // .. TRI_ENABLE = 0 10648 // .. ==> 0XF8000720[0:0] = 0x00000000U 10649 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 10650 // .. L0_SEL = 0 10651 // .. ==> 0XF8000720[1:1] = 0x00000000U 10652 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 10653 // .. L1_SEL = 0 10654 // .. ==> 0XF8000720[2:2] = 0x00000000U 10655 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 10656 // .. L2_SEL = 0 10657 // .. ==> 0XF8000720[4:3] = 0x00000000U 10658 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 10659 // .. L3_SEL = 0 10660 // .. ==> 0XF8000720[7:5] = 0x00000000U 10661 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 10662 // .. Speed = 1 10663 // .. ==> 0XF8000720[8:8] = 0x00000001U 10664 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 10665 // .. IO_Type = 3 10666 // .. ==> 0XF8000720[11:9] = 0x00000003U 10667 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 10668 // .. PULLUP = 0 10669 // .. ==> 0XF8000720[12:12] = 0x00000000U 10670 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 10671 // .. DisableRcvr = 0 10672 // .. ==> 0XF8000720[13:13] = 0x00000000U 10673 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 10674 // .. 10675 EMIT_MASKWRITE(0XF8000720, 0x00003FFFU ,0x00000700U), 10676 // .. TRI_ENABLE = 0 10677 // .. ==> 0XF8000724[0:0] = 0x00000000U 10678 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 10679 // .. L0_SEL = 0 10680 // .. ==> 0XF8000724[1:1] = 0x00000000U 10681 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 10682 // .. L1_SEL = 0 10683 // .. ==> 0XF8000724[2:2] = 0x00000000U 10684 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 10685 // .. L2_SEL = 0 10686 // .. ==> 0XF8000724[4:3] = 0x00000000U 10687 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 10688 // .. L3_SEL = 0 10689 // .. ==> 0XF8000724[7:5] = 0x00000000U 10690 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 10691 // .. Speed = 0 10692 // .. ==> 0XF8000724[8:8] = 0x00000000U 10693 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 10694 // .. IO_Type = 3 10695 // .. ==> 0XF8000724[11:9] = 0x00000003U 10696 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 10697 // .. PULLUP = 0 10698 // .. ==> 0XF8000724[12:12] = 0x00000000U 10699 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 10700 // .. DisableRcvr = 0 10701 // .. ==> 0XF8000724[13:13] = 0x00000000U 10702 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 10703 // .. 10704 EMIT_MASKWRITE(0XF8000724, 0x00003FFFU ,0x00000600U), 10705 // .. TRI_ENABLE = 0 10706 // .. ==> 0XF8000728[0:0] = 0x00000000U 10707 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 10708 // .. L0_SEL = 0 10709 // .. ==> 0XF8000728[1:1] = 0x00000000U 10710 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 10711 // .. L1_SEL = 0 10712 // .. ==> 0XF8000728[2:2] = 0x00000000U 10713 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 10714 // .. L2_SEL = 0 10715 // .. ==> 0XF8000728[4:3] = 0x00000000U 10716 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 10717 // .. L3_SEL = 0 10718 // .. ==> 0XF8000728[7:5] = 0x00000000U 10719 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 10720 // .. Speed = 0 10721 // .. ==> 0XF8000728[8:8] = 0x00000000U 10722 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 10723 // .. IO_Type = 3 10724 // .. ==> 0XF8000728[11:9] = 0x00000003U 10725 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 10726 // .. PULLUP = 0 10727 // .. ==> 0XF8000728[12:12] = 0x00000000U 10728 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 10729 // .. DisableRcvr = 0 10730 // .. ==> 0XF8000728[13:13] = 0x00000000U 10731 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 10732 // .. 10733 EMIT_MASKWRITE(0XF8000728, 0x00003FFFU ,0x00000600U), 10734 // .. TRI_ENABLE = 0 10735 // .. ==> 0XF800072C[0:0] = 0x00000000U 10736 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 10737 // .. L0_SEL = 0 10738 // .. ==> 0XF800072C[1:1] = 0x00000000U 10739 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 10740 // .. L1_SEL = 0 10741 // .. ==> 0XF800072C[2:2] = 0x00000000U 10742 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 10743 // .. L2_SEL = 0 10744 // .. ==> 0XF800072C[4:3] = 0x00000000U 10745 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 10746 // .. L3_SEL = 0 10747 // .. ==> 0XF800072C[7:5] = 0x00000000U 10748 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 10749 // .. Speed = 0 10750 // .. ==> 0XF800072C[8:8] = 0x00000000U 10751 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 10752 // .. IO_Type = 3 10753 // .. ==> 0XF800072C[11:9] = 0x00000003U 10754 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 10755 // .. PULLUP = 0 10756 // .. ==> 0XF800072C[12:12] = 0x00000000U 10757 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 10758 // .. DisableRcvr = 0 10759 // .. ==> 0XF800072C[13:13] = 0x00000000U 10760 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 10761 // .. 10762 EMIT_MASKWRITE(0XF800072C, 0x00003FFFU ,0x00000600U), 10763 // .. TRI_ENABLE = 0 10764 // .. ==> 0XF8000730[0:0] = 0x00000000U 10765 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 10766 // .. L0_SEL = 0 10767 // .. ==> 0XF8000730[1:1] = 0x00000000U 10768 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 10769 // .. L1_SEL = 0 10770 // .. ==> 0XF8000730[2:2] = 0x00000000U 10771 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 10772 // .. L2_SEL = 0 10773 // .. ==> 0XF8000730[4:3] = 0x00000000U 10774 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 10775 // .. L3_SEL = 0 10776 // .. ==> 0XF8000730[7:5] = 0x00000000U 10777 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 10778 // .. Speed = 0 10779 // .. ==> 0XF8000730[8:8] = 0x00000000U 10780 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 10781 // .. IO_Type = 3 10782 // .. ==> 0XF8000730[11:9] = 0x00000003U 10783 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 10784 // .. PULLUP = 0 10785 // .. ==> 0XF8000730[12:12] = 0x00000000U 10786 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 10787 // .. DisableRcvr = 0 10788 // .. ==> 0XF8000730[13:13] = 0x00000000U 10789 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 10790 // .. 10791 EMIT_MASKWRITE(0XF8000730, 0x00003FFFU ,0x00000600U), 10792 // .. TRI_ENABLE = 0 10793 // .. ==> 0XF8000734[0:0] = 0x00000000U 10794 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 10795 // .. L0_SEL = 0 10796 // .. ==> 0XF8000734[1:1] = 0x00000000U 10797 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 10798 // .. L1_SEL = 0 10799 // .. ==> 0XF8000734[2:2] = 0x00000000U 10800 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 10801 // .. L2_SEL = 0 10802 // .. ==> 0XF8000734[4:3] = 0x00000000U 10803 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 10804 // .. L3_SEL = 0 10805 // .. ==> 0XF8000734[7:5] = 0x00000000U 10806 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 10807 // .. Speed = 0 10808 // .. ==> 0XF8000734[8:8] = 0x00000000U 10809 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 10810 // .. IO_Type = 3 10811 // .. ==> 0XF8000734[11:9] = 0x00000003U 10812 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 10813 // .. PULLUP = 0 10814 // .. ==> 0XF8000734[12:12] = 0x00000000U 10815 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 10816 // .. DisableRcvr = 0 10817 // .. ==> 0XF8000734[13:13] = 0x00000000U 10818 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 10819 // .. 10820 EMIT_MASKWRITE(0XF8000734, 0x00003FFFU ,0x00000600U), 10821 // .. TRI_ENABLE = 0 10822 // .. ==> 0XF8000738[0:0] = 0x00000000U 10823 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 10824 // .. L0_SEL = 0 10825 // .. ==> 0XF8000738[1:1] = 0x00000000U 10826 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 10827 // .. L1_SEL = 0 10828 // .. ==> 0XF8000738[2:2] = 0x00000000U 10829 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 10830 // .. L2_SEL = 0 10831 // .. ==> 0XF8000738[4:3] = 0x00000000U 10832 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 10833 // .. L3_SEL = 0 10834 // .. ==> 0XF8000738[7:5] = 0x00000000U 10835 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 10836 // .. Speed = 0 10837 // .. ==> 0XF8000738[8:8] = 0x00000000U 10838 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 10839 // .. IO_Type = 3 10840 // .. ==> 0XF8000738[11:9] = 0x00000003U 10841 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 10842 // .. PULLUP = 0 10843 // .. ==> 0XF8000738[12:12] = 0x00000000U 10844 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 10845 // .. DisableRcvr = 0 10846 // .. ==> 0XF8000738[13:13] = 0x00000000U 10847 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 10848 // .. 10849 EMIT_MASKWRITE(0XF8000738, 0x00003FFFU ,0x00000600U), 10850 // .. TRI_ENABLE = 0 10851 // .. ==> 0XF800073C[0:0] = 0x00000000U 10852 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 10853 // .. L0_SEL = 0 10854 // .. ==> 0XF800073C[1:1] = 0x00000000U 10855 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 10856 // .. L1_SEL = 0 10857 // .. ==> 0XF800073C[2:2] = 0x00000000U 10858 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 10859 // .. L2_SEL = 0 10860 // .. ==> 0XF800073C[4:3] = 0x00000000U 10861 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 10862 // .. L3_SEL = 0 10863 // .. ==> 0XF800073C[7:5] = 0x00000000U 10864 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 10865 // .. Speed = 0 10866 // .. ==> 0XF800073C[8:8] = 0x00000000U 10867 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 10868 // .. IO_Type = 3 10869 // .. ==> 0XF800073C[11:9] = 0x00000003U 10870 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 10871 // .. PULLUP = 0 10872 // .. ==> 0XF800073C[12:12] = 0x00000000U 10873 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 10874 // .. DisableRcvr = 0 10875 // .. ==> 0XF800073C[13:13] = 0x00000000U 10876 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 10877 // .. 10878 EMIT_MASKWRITE(0XF800073C, 0x00003FFFU ,0x00000600U), 10879 // .. TRI_ENABLE = 0 10880 // .. ==> 0XF8000740[0:0] = 0x00000000U 10881 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 10882 // .. L0_SEL = 1 10883 // .. ==> 0XF8000740[1:1] = 0x00000001U 10884 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 10885 // .. L1_SEL = 0 10886 // .. ==> 0XF8000740[2:2] = 0x00000000U 10887 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 10888 // .. L2_SEL = 0 10889 // .. ==> 0XF8000740[4:3] = 0x00000000U 10890 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 10891 // .. L3_SEL = 0 10892 // .. ==> 0XF8000740[7:5] = 0x00000000U 10893 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 10894 // .. Speed = 1 10895 // .. ==> 0XF8000740[8:8] = 0x00000001U 10896 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 10897 // .. IO_Type = 1 10898 // .. ==> 0XF8000740[11:9] = 0x00000001U 10899 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 10900 // .. PULLUP = 0 10901 // .. ==> 0XF8000740[12:12] = 0x00000000U 10902 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 10903 // .. DisableRcvr = 0 10904 // .. ==> 0XF8000740[13:13] = 0x00000000U 10905 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 10906 // .. 10907 EMIT_MASKWRITE(0XF8000740, 0x00003FFFU ,0x00000302U), 10908 // .. TRI_ENABLE = 0 10909 // .. ==> 0XF8000744[0:0] = 0x00000000U 10910 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 10911 // .. L0_SEL = 1 10912 // .. ==> 0XF8000744[1:1] = 0x00000001U 10913 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 10914 // .. L1_SEL = 0 10915 // .. ==> 0XF8000744[2:2] = 0x00000000U 10916 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 10917 // .. L2_SEL = 0 10918 // .. ==> 0XF8000744[4:3] = 0x00000000U 10919 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 10920 // .. L3_SEL = 0 10921 // .. ==> 0XF8000744[7:5] = 0x00000000U 10922 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 10923 // .. Speed = 1 10924 // .. ==> 0XF8000744[8:8] = 0x00000001U 10925 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 10926 // .. IO_Type = 1 10927 // .. ==> 0XF8000744[11:9] = 0x00000001U 10928 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 10929 // .. PULLUP = 0 10930 // .. ==> 0XF8000744[12:12] = 0x00000000U 10931 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 10932 // .. DisableRcvr = 0 10933 // .. ==> 0XF8000744[13:13] = 0x00000000U 10934 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 10935 // .. 10936 EMIT_MASKWRITE(0XF8000744, 0x00003FFFU ,0x00000302U), 10937 // .. TRI_ENABLE = 0 10938 // .. ==> 0XF8000748[0:0] = 0x00000000U 10939 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 10940 // .. L0_SEL = 1 10941 // .. ==> 0XF8000748[1:1] = 0x00000001U 10942 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 10943 // .. L1_SEL = 0 10944 // .. ==> 0XF8000748[2:2] = 0x00000000U 10945 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 10946 // .. L2_SEL = 0 10947 // .. ==> 0XF8000748[4:3] = 0x00000000U 10948 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 10949 // .. L3_SEL = 0 10950 // .. ==> 0XF8000748[7:5] = 0x00000000U 10951 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 10952 // .. Speed = 1 10953 // .. ==> 0XF8000748[8:8] = 0x00000001U 10954 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 10955 // .. IO_Type = 1 10956 // .. ==> 0XF8000748[11:9] = 0x00000001U 10957 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 10958 // .. PULLUP = 0 10959 // .. ==> 0XF8000748[12:12] = 0x00000000U 10960 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 10961 // .. DisableRcvr = 0 10962 // .. ==> 0XF8000748[13:13] = 0x00000000U 10963 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 10964 // .. 10965 EMIT_MASKWRITE(0XF8000748, 0x00003FFFU ,0x00000302U), 10966 // .. TRI_ENABLE = 0 10967 // .. ==> 0XF800074C[0:0] = 0x00000000U 10968 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 10969 // .. L0_SEL = 1 10970 // .. ==> 0XF800074C[1:1] = 0x00000001U 10971 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 10972 // .. L1_SEL = 0 10973 // .. ==> 0XF800074C[2:2] = 0x00000000U 10974 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 10975 // .. L2_SEL = 0 10976 // .. ==> 0XF800074C[4:3] = 0x00000000U 10977 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 10978 // .. L3_SEL = 0 10979 // .. ==> 0XF800074C[7:5] = 0x00000000U 10980 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 10981 // .. Speed = 1 10982 // .. ==> 0XF800074C[8:8] = 0x00000001U 10983 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 10984 // .. IO_Type = 1 10985 // .. ==> 0XF800074C[11:9] = 0x00000001U 10986 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 10987 // .. PULLUP = 0 10988 // .. ==> 0XF800074C[12:12] = 0x00000000U 10989 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 10990 // .. DisableRcvr = 0 10991 // .. ==> 0XF800074C[13:13] = 0x00000000U 10992 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 10993 // .. 10994 EMIT_MASKWRITE(0XF800074C, 0x00003FFFU ,0x00000302U), 10995 // .. TRI_ENABLE = 0 10996 // .. ==> 0XF8000750[0:0] = 0x00000000U 10997 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 10998 // .. L0_SEL = 1 10999 // .. ==> 0XF8000750[1:1] = 0x00000001U 11000 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 11001 // .. L1_SEL = 0 11002 // .. ==> 0XF8000750[2:2] = 0x00000000U 11003 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 11004 // .. L2_SEL = 0 11005 // .. ==> 0XF8000750[4:3] = 0x00000000U 11006 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 11007 // .. L3_SEL = 0 11008 // .. ==> 0XF8000750[7:5] = 0x00000000U 11009 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 11010 // .. Speed = 1 11011 // .. ==> 0XF8000750[8:8] = 0x00000001U 11012 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 11013 // .. IO_Type = 1 11014 // .. ==> 0XF8000750[11:9] = 0x00000001U 11015 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 11016 // .. PULLUP = 0 11017 // .. ==> 0XF8000750[12:12] = 0x00000000U 11018 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 11019 // .. DisableRcvr = 0 11020 // .. ==> 0XF8000750[13:13] = 0x00000000U 11021 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 11022 // .. 11023 EMIT_MASKWRITE(0XF8000750, 0x00003FFFU ,0x00000302U), 11024 // .. TRI_ENABLE = 0 11025 // .. ==> 0XF8000754[0:0] = 0x00000000U 11026 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 11027 // .. L0_SEL = 1 11028 // .. ==> 0XF8000754[1:1] = 0x00000001U 11029 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 11030 // .. L1_SEL = 0 11031 // .. ==> 0XF8000754[2:2] = 0x00000000U 11032 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 11033 // .. L2_SEL = 0 11034 // .. ==> 0XF8000754[4:3] = 0x00000000U 11035 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 11036 // .. L3_SEL = 0 11037 // .. ==> 0XF8000754[7:5] = 0x00000000U 11038 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 11039 // .. Speed = 1 11040 // .. ==> 0XF8000754[8:8] = 0x00000001U 11041 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 11042 // .. IO_Type = 1 11043 // .. ==> 0XF8000754[11:9] = 0x00000001U 11044 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 11045 // .. PULLUP = 0 11046 // .. ==> 0XF8000754[12:12] = 0x00000000U 11047 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 11048 // .. DisableRcvr = 0 11049 // .. ==> 0XF8000754[13:13] = 0x00000000U 11050 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 11051 // .. 11052 EMIT_MASKWRITE(0XF8000754, 0x00003FFFU ,0x00000302U), 11053 // .. TRI_ENABLE = 1 11054 // .. ==> 0XF8000758[0:0] = 0x00000001U 11055 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 11056 // .. L0_SEL = 1 11057 // .. ==> 0XF8000758[1:1] = 0x00000001U 11058 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 11059 // .. L1_SEL = 0 11060 // .. ==> 0XF8000758[2:2] = 0x00000000U 11061 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 11062 // .. L2_SEL = 0 11063 // .. ==> 0XF8000758[4:3] = 0x00000000U 11064 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 11065 // .. L3_SEL = 0 11066 // .. ==> 0XF8000758[7:5] = 0x00000000U 11067 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 11068 // .. Speed = 1 11069 // .. ==> 0XF8000758[8:8] = 0x00000001U 11070 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 11071 // .. IO_Type = 1 11072 // .. ==> 0XF8000758[11:9] = 0x00000001U 11073 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 11074 // .. PULLUP = 0 11075 // .. ==> 0XF8000758[12:12] = 0x00000000U 11076 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 11077 // .. DisableRcvr = 0 11078 // .. ==> 0XF8000758[13:13] = 0x00000000U 11079 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 11080 // .. 11081 EMIT_MASKWRITE(0XF8000758, 0x00003FFFU ,0x00000303U), 11082 // .. TRI_ENABLE = 1 11083 // .. ==> 0XF800075C[0:0] = 0x00000001U 11084 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 11085 // .. L0_SEL = 1 11086 // .. ==> 0XF800075C[1:1] = 0x00000001U 11087 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 11088 // .. L1_SEL = 0 11089 // .. ==> 0XF800075C[2:2] = 0x00000000U 11090 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 11091 // .. L2_SEL = 0 11092 // .. ==> 0XF800075C[4:3] = 0x00000000U 11093 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 11094 // .. L3_SEL = 0 11095 // .. ==> 0XF800075C[7:5] = 0x00000000U 11096 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 11097 // .. Speed = 1 11098 // .. ==> 0XF800075C[8:8] = 0x00000001U 11099 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 11100 // .. IO_Type = 1 11101 // .. ==> 0XF800075C[11:9] = 0x00000001U 11102 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 11103 // .. PULLUP = 0 11104 // .. ==> 0XF800075C[12:12] = 0x00000000U 11105 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 11106 // .. DisableRcvr = 0 11107 // .. ==> 0XF800075C[13:13] = 0x00000000U 11108 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 11109 // .. 11110 EMIT_MASKWRITE(0XF800075C, 0x00003FFFU ,0x00000303U), 11111 // .. TRI_ENABLE = 1 11112 // .. ==> 0XF8000760[0:0] = 0x00000001U 11113 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 11114 // .. L0_SEL = 1 11115 // .. ==> 0XF8000760[1:1] = 0x00000001U 11116 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 11117 // .. L1_SEL = 0 11118 // .. ==> 0XF8000760[2:2] = 0x00000000U 11119 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 11120 // .. L2_SEL = 0 11121 // .. ==> 0XF8000760[4:3] = 0x00000000U 11122 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 11123 // .. L3_SEL = 0 11124 // .. ==> 0XF8000760[7:5] = 0x00000000U 11125 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 11126 // .. Speed = 1 11127 // .. ==> 0XF8000760[8:8] = 0x00000001U 11128 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 11129 // .. IO_Type = 1 11130 // .. ==> 0XF8000760[11:9] = 0x00000001U 11131 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 11132 // .. PULLUP = 0 11133 // .. ==> 0XF8000760[12:12] = 0x00000000U 11134 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 11135 // .. DisableRcvr = 0 11136 // .. ==> 0XF8000760[13:13] = 0x00000000U 11137 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 11138 // .. 11139 EMIT_MASKWRITE(0XF8000760, 0x00003FFFU ,0x00000303U), 11140 // .. TRI_ENABLE = 1 11141 // .. ==> 0XF8000764[0:0] = 0x00000001U 11142 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 11143 // .. L0_SEL = 1 11144 // .. ==> 0XF8000764[1:1] = 0x00000001U 11145 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 11146 // .. L1_SEL = 0 11147 // .. ==> 0XF8000764[2:2] = 0x00000000U 11148 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 11149 // .. L2_SEL = 0 11150 // .. ==> 0XF8000764[4:3] = 0x00000000U 11151 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 11152 // .. L3_SEL = 0 11153 // .. ==> 0XF8000764[7:5] = 0x00000000U 11154 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 11155 // .. Speed = 1 11156 // .. ==> 0XF8000764[8:8] = 0x00000001U 11157 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 11158 // .. IO_Type = 1 11159 // .. ==> 0XF8000764[11:9] = 0x00000001U 11160 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 11161 // .. PULLUP = 0 11162 // .. ==> 0XF8000764[12:12] = 0x00000000U 11163 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 11164 // .. DisableRcvr = 0 11165 // .. ==> 0XF8000764[13:13] = 0x00000000U 11166 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 11167 // .. 11168 EMIT_MASKWRITE(0XF8000764, 0x00003FFFU ,0x00000303U), 11169 // .. TRI_ENABLE = 1 11170 // .. ==> 0XF8000768[0:0] = 0x00000001U 11171 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 11172 // .. L0_SEL = 1 11173 // .. ==> 0XF8000768[1:1] = 0x00000001U 11174 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 11175 // .. L1_SEL = 0 11176 // .. ==> 0XF8000768[2:2] = 0x00000000U 11177 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 11178 // .. L2_SEL = 0 11179 // .. ==> 0XF8000768[4:3] = 0x00000000U 11180 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 11181 // .. L3_SEL = 0 11182 // .. ==> 0XF8000768[7:5] = 0x00000000U 11183 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 11184 // .. Speed = 1 11185 // .. ==> 0XF8000768[8:8] = 0x00000001U 11186 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 11187 // .. IO_Type = 1 11188 // .. ==> 0XF8000768[11:9] = 0x00000001U 11189 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 11190 // .. PULLUP = 0 11191 // .. ==> 0XF8000768[12:12] = 0x00000000U 11192 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 11193 // .. DisableRcvr = 0 11194 // .. ==> 0XF8000768[13:13] = 0x00000000U 11195 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 11196 // .. 11197 EMIT_MASKWRITE(0XF8000768, 0x00003FFFU ,0x00000303U), 11198 // .. TRI_ENABLE = 1 11199 // .. ==> 0XF800076C[0:0] = 0x00000001U 11200 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 11201 // .. L0_SEL = 1 11202 // .. ==> 0XF800076C[1:1] = 0x00000001U 11203 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 11204 // .. L1_SEL = 0 11205 // .. ==> 0XF800076C[2:2] = 0x00000000U 11206 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 11207 // .. L2_SEL = 0 11208 // .. ==> 0XF800076C[4:3] = 0x00000000U 11209 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 11210 // .. L3_SEL = 0 11211 // .. ==> 0XF800076C[7:5] = 0x00000000U 11212 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 11213 // .. Speed = 1 11214 // .. ==> 0XF800076C[8:8] = 0x00000001U 11215 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 11216 // .. IO_Type = 1 11217 // .. ==> 0XF800076C[11:9] = 0x00000001U 11218 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 11219 // .. PULLUP = 0 11220 // .. ==> 0XF800076C[12:12] = 0x00000000U 11221 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 11222 // .. DisableRcvr = 0 11223 // .. ==> 0XF800076C[13:13] = 0x00000000U 11224 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 11225 // .. 11226 EMIT_MASKWRITE(0XF800076C, 0x00003FFFU ,0x00000303U), 11227 // .. TRI_ENABLE = 0 11228 // .. ==> 0XF8000770[0:0] = 0x00000000U 11229 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 11230 // .. L0_SEL = 0 11231 // .. ==> 0XF8000770[1:1] = 0x00000000U 11232 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 11233 // .. L1_SEL = 1 11234 // .. ==> 0XF8000770[2:2] = 0x00000001U 11235 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 11236 // .. L2_SEL = 0 11237 // .. ==> 0XF8000770[4:3] = 0x00000000U 11238 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 11239 // .. L3_SEL = 0 11240 // .. ==> 0XF8000770[7:5] = 0x00000000U 11241 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 11242 // .. Speed = 1 11243 // .. ==> 0XF8000770[8:8] = 0x00000001U 11244 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 11245 // .. IO_Type = 1 11246 // .. ==> 0XF8000770[11:9] = 0x00000001U 11247 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 11248 // .. PULLUP = 0 11249 // .. ==> 0XF8000770[12:12] = 0x00000000U 11250 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 11251 // .. DisableRcvr = 0 11252 // .. ==> 0XF8000770[13:13] = 0x00000000U 11253 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 11254 // .. 11255 EMIT_MASKWRITE(0XF8000770, 0x00003FFFU ,0x00000304U), 11256 // .. TRI_ENABLE = 1 11257 // .. ==> 0XF8000774[0:0] = 0x00000001U 11258 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 11259 // .. L0_SEL = 0 11260 // .. ==> 0XF8000774[1:1] = 0x00000000U 11261 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 11262 // .. L1_SEL = 1 11263 // .. ==> 0XF8000774[2:2] = 0x00000001U 11264 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 11265 // .. L2_SEL = 0 11266 // .. ==> 0XF8000774[4:3] = 0x00000000U 11267 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 11268 // .. L3_SEL = 0 11269 // .. ==> 0XF8000774[7:5] = 0x00000000U 11270 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 11271 // .. Speed = 1 11272 // .. ==> 0XF8000774[8:8] = 0x00000001U 11273 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 11274 // .. IO_Type = 1 11275 // .. ==> 0XF8000774[11:9] = 0x00000001U 11276 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 11277 // .. PULLUP = 0 11278 // .. ==> 0XF8000774[12:12] = 0x00000000U 11279 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 11280 // .. DisableRcvr = 0 11281 // .. ==> 0XF8000774[13:13] = 0x00000000U 11282 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 11283 // .. 11284 EMIT_MASKWRITE(0XF8000774, 0x00003FFFU ,0x00000305U), 11285 // .. TRI_ENABLE = 0 11286 // .. ==> 0XF8000778[0:0] = 0x00000000U 11287 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 11288 // .. L0_SEL = 0 11289 // .. ==> 0XF8000778[1:1] = 0x00000000U 11290 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 11291 // .. L1_SEL = 1 11292 // .. ==> 0XF8000778[2:2] = 0x00000001U 11293 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 11294 // .. L2_SEL = 0 11295 // .. ==> 0XF8000778[4:3] = 0x00000000U 11296 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 11297 // .. L3_SEL = 0 11298 // .. ==> 0XF8000778[7:5] = 0x00000000U 11299 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 11300 // .. Speed = 1 11301 // .. ==> 0XF8000778[8:8] = 0x00000001U 11302 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 11303 // .. IO_Type = 1 11304 // .. ==> 0XF8000778[11:9] = 0x00000001U 11305 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 11306 // .. PULLUP = 0 11307 // .. ==> 0XF8000778[12:12] = 0x00000000U 11308 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 11309 // .. DisableRcvr = 0 11310 // .. ==> 0XF8000778[13:13] = 0x00000000U 11311 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 11312 // .. 11313 EMIT_MASKWRITE(0XF8000778, 0x00003FFFU ,0x00000304U), 11314 // .. TRI_ENABLE = 1 11315 // .. ==> 0XF800077C[0:0] = 0x00000001U 11316 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 11317 // .. L0_SEL = 0 11318 // .. ==> 0XF800077C[1:1] = 0x00000000U 11319 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 11320 // .. L1_SEL = 1 11321 // .. ==> 0XF800077C[2:2] = 0x00000001U 11322 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 11323 // .. L2_SEL = 0 11324 // .. ==> 0XF800077C[4:3] = 0x00000000U 11325 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 11326 // .. L3_SEL = 0 11327 // .. ==> 0XF800077C[7:5] = 0x00000000U 11328 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 11329 // .. Speed = 1 11330 // .. ==> 0XF800077C[8:8] = 0x00000001U 11331 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 11332 // .. IO_Type = 1 11333 // .. ==> 0XF800077C[11:9] = 0x00000001U 11334 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 11335 // .. PULLUP = 0 11336 // .. ==> 0XF800077C[12:12] = 0x00000000U 11337 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 11338 // .. DisableRcvr = 0 11339 // .. ==> 0XF800077C[13:13] = 0x00000000U 11340 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 11341 // .. 11342 EMIT_MASKWRITE(0XF800077C, 0x00003FFFU ,0x00000305U), 11343 // .. TRI_ENABLE = 0 11344 // .. ==> 0XF8000780[0:0] = 0x00000000U 11345 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 11346 // .. L0_SEL = 0 11347 // .. ==> 0XF8000780[1:1] = 0x00000000U 11348 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 11349 // .. L1_SEL = 1 11350 // .. ==> 0XF8000780[2:2] = 0x00000001U 11351 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 11352 // .. L2_SEL = 0 11353 // .. ==> 0XF8000780[4:3] = 0x00000000U 11354 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 11355 // .. L3_SEL = 0 11356 // .. ==> 0XF8000780[7:5] = 0x00000000U 11357 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 11358 // .. Speed = 1 11359 // .. ==> 0XF8000780[8:8] = 0x00000001U 11360 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 11361 // .. IO_Type = 1 11362 // .. ==> 0XF8000780[11:9] = 0x00000001U 11363 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 11364 // .. PULLUP = 0 11365 // .. ==> 0XF8000780[12:12] = 0x00000000U 11366 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 11367 // .. DisableRcvr = 0 11368 // .. ==> 0XF8000780[13:13] = 0x00000000U 11369 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 11370 // .. 11371 EMIT_MASKWRITE(0XF8000780, 0x00003FFFU ,0x00000304U), 11372 // .. TRI_ENABLE = 0 11373 // .. ==> 0XF8000784[0:0] = 0x00000000U 11374 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 11375 // .. L0_SEL = 0 11376 // .. ==> 0XF8000784[1:1] = 0x00000000U 11377 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 11378 // .. L1_SEL = 1 11379 // .. ==> 0XF8000784[2:2] = 0x00000001U 11380 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 11381 // .. L2_SEL = 0 11382 // .. ==> 0XF8000784[4:3] = 0x00000000U 11383 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 11384 // .. L3_SEL = 0 11385 // .. ==> 0XF8000784[7:5] = 0x00000000U 11386 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 11387 // .. Speed = 1 11388 // .. ==> 0XF8000784[8:8] = 0x00000001U 11389 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 11390 // .. IO_Type = 1 11391 // .. ==> 0XF8000784[11:9] = 0x00000001U 11392 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 11393 // .. PULLUP = 0 11394 // .. ==> 0XF8000784[12:12] = 0x00000000U 11395 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 11396 // .. DisableRcvr = 0 11397 // .. ==> 0XF8000784[13:13] = 0x00000000U 11398 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 11399 // .. 11400 EMIT_MASKWRITE(0XF8000784, 0x00003FFFU ,0x00000304U), 11401 // .. TRI_ENABLE = 0 11402 // .. ==> 0XF8000788[0:0] = 0x00000000U 11403 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 11404 // .. L0_SEL = 0 11405 // .. ==> 0XF8000788[1:1] = 0x00000000U 11406 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 11407 // .. L1_SEL = 1 11408 // .. ==> 0XF8000788[2:2] = 0x00000001U 11409 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 11410 // .. L2_SEL = 0 11411 // .. ==> 0XF8000788[4:3] = 0x00000000U 11412 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 11413 // .. L3_SEL = 0 11414 // .. ==> 0XF8000788[7:5] = 0x00000000U 11415 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 11416 // .. Speed = 1 11417 // .. ==> 0XF8000788[8:8] = 0x00000001U 11418 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 11419 // .. IO_Type = 1 11420 // .. ==> 0XF8000788[11:9] = 0x00000001U 11421 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 11422 // .. PULLUP = 0 11423 // .. ==> 0XF8000788[12:12] = 0x00000000U 11424 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 11425 // .. DisableRcvr = 0 11426 // .. ==> 0XF8000788[13:13] = 0x00000000U 11427 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 11428 // .. 11429 EMIT_MASKWRITE(0XF8000788, 0x00003FFFU ,0x00000304U), 11430 // .. TRI_ENABLE = 0 11431 // .. ==> 0XF800078C[0:0] = 0x00000000U 11432 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 11433 // .. L0_SEL = 0 11434 // .. ==> 0XF800078C[1:1] = 0x00000000U 11435 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 11436 // .. L1_SEL = 1 11437 // .. ==> 0XF800078C[2:2] = 0x00000001U 11438 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 11439 // .. L2_SEL = 0 11440 // .. ==> 0XF800078C[4:3] = 0x00000000U 11441 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 11442 // .. L3_SEL = 0 11443 // .. ==> 0XF800078C[7:5] = 0x00000000U 11444 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 11445 // .. Speed = 1 11446 // .. ==> 0XF800078C[8:8] = 0x00000001U 11447 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 11448 // .. IO_Type = 1 11449 // .. ==> 0XF800078C[11:9] = 0x00000001U 11450 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 11451 // .. PULLUP = 0 11452 // .. ==> 0XF800078C[12:12] = 0x00000000U 11453 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 11454 // .. DisableRcvr = 0 11455 // .. ==> 0XF800078C[13:13] = 0x00000000U 11456 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 11457 // .. 11458 EMIT_MASKWRITE(0XF800078C, 0x00003FFFU ,0x00000304U), 11459 // .. TRI_ENABLE = 1 11460 // .. ==> 0XF8000790[0:0] = 0x00000001U 11461 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 11462 // .. L0_SEL = 0 11463 // .. ==> 0XF8000790[1:1] = 0x00000000U 11464 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 11465 // .. L1_SEL = 1 11466 // .. ==> 0XF8000790[2:2] = 0x00000001U 11467 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 11468 // .. L2_SEL = 0 11469 // .. ==> 0XF8000790[4:3] = 0x00000000U 11470 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 11471 // .. L3_SEL = 0 11472 // .. ==> 0XF8000790[7:5] = 0x00000000U 11473 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 11474 // .. Speed = 1 11475 // .. ==> 0XF8000790[8:8] = 0x00000001U 11476 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 11477 // .. IO_Type = 1 11478 // .. ==> 0XF8000790[11:9] = 0x00000001U 11479 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 11480 // .. PULLUP = 0 11481 // .. ==> 0XF8000790[12:12] = 0x00000000U 11482 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 11483 // .. DisableRcvr = 0 11484 // .. ==> 0XF8000790[13:13] = 0x00000000U 11485 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 11486 // .. 11487 EMIT_MASKWRITE(0XF8000790, 0x00003FFFU ,0x00000305U), 11488 // .. TRI_ENABLE = 0 11489 // .. ==> 0XF8000794[0:0] = 0x00000000U 11490 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 11491 // .. L0_SEL = 0 11492 // .. ==> 0XF8000794[1:1] = 0x00000000U 11493 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 11494 // .. L1_SEL = 1 11495 // .. ==> 0XF8000794[2:2] = 0x00000001U 11496 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 11497 // .. L2_SEL = 0 11498 // .. ==> 0XF8000794[4:3] = 0x00000000U 11499 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 11500 // .. L3_SEL = 0 11501 // .. ==> 0XF8000794[7:5] = 0x00000000U 11502 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 11503 // .. Speed = 1 11504 // .. ==> 0XF8000794[8:8] = 0x00000001U 11505 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 11506 // .. IO_Type = 1 11507 // .. ==> 0XF8000794[11:9] = 0x00000001U 11508 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 11509 // .. PULLUP = 0 11510 // .. ==> 0XF8000794[12:12] = 0x00000000U 11511 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 11512 // .. DisableRcvr = 0 11513 // .. ==> 0XF8000794[13:13] = 0x00000000U 11514 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 11515 // .. 11516 EMIT_MASKWRITE(0XF8000794, 0x00003FFFU ,0x00000304U), 11517 // .. TRI_ENABLE = 0 11518 // .. ==> 0XF8000798[0:0] = 0x00000000U 11519 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 11520 // .. L0_SEL = 0 11521 // .. ==> 0XF8000798[1:1] = 0x00000000U 11522 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 11523 // .. L1_SEL = 1 11524 // .. ==> 0XF8000798[2:2] = 0x00000001U 11525 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 11526 // .. L2_SEL = 0 11527 // .. ==> 0XF8000798[4:3] = 0x00000000U 11528 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 11529 // .. L3_SEL = 0 11530 // .. ==> 0XF8000798[7:5] = 0x00000000U 11531 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 11532 // .. Speed = 1 11533 // .. ==> 0XF8000798[8:8] = 0x00000001U 11534 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 11535 // .. IO_Type = 1 11536 // .. ==> 0XF8000798[11:9] = 0x00000001U 11537 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 11538 // .. PULLUP = 0 11539 // .. ==> 0XF8000798[12:12] = 0x00000000U 11540 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 11541 // .. DisableRcvr = 0 11542 // .. ==> 0XF8000798[13:13] = 0x00000000U 11543 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 11544 // .. 11545 EMIT_MASKWRITE(0XF8000798, 0x00003FFFU ,0x00000304U), 11546 // .. TRI_ENABLE = 0 11547 // .. ==> 0XF800079C[0:0] = 0x00000000U 11548 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 11549 // .. L0_SEL = 0 11550 // .. ==> 0XF800079C[1:1] = 0x00000000U 11551 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 11552 // .. L1_SEL = 1 11553 // .. ==> 0XF800079C[2:2] = 0x00000001U 11554 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 11555 // .. L2_SEL = 0 11556 // .. ==> 0XF800079C[4:3] = 0x00000000U 11557 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 11558 // .. L3_SEL = 0 11559 // .. ==> 0XF800079C[7:5] = 0x00000000U 11560 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 11561 // .. Speed = 1 11562 // .. ==> 0XF800079C[8:8] = 0x00000001U 11563 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 11564 // .. IO_Type = 1 11565 // .. ==> 0XF800079C[11:9] = 0x00000001U 11566 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 11567 // .. PULLUP = 0 11568 // .. ==> 0XF800079C[12:12] = 0x00000000U 11569 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 11570 // .. DisableRcvr = 0 11571 // .. ==> 0XF800079C[13:13] = 0x00000000U 11572 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 11573 // .. 11574 EMIT_MASKWRITE(0XF800079C, 0x00003FFFU ,0x00000304U), 11575 // .. TRI_ENABLE = 0 11576 // .. ==> 0XF80007A0[0:0] = 0x00000000U 11577 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 11578 // .. L0_SEL = 0 11579 // .. ==> 0XF80007A0[1:1] = 0x00000000U 11580 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 11581 // .. L1_SEL = 0 11582 // .. ==> 0XF80007A0[2:2] = 0x00000000U 11583 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 11584 // .. L2_SEL = 0 11585 // .. ==> 0XF80007A0[4:3] = 0x00000000U 11586 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 11587 // .. L3_SEL = 4 11588 // .. ==> 0XF80007A0[7:5] = 0x00000004U 11589 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U 11590 // .. Speed = 1 11591 // .. ==> 0XF80007A0[8:8] = 0x00000001U 11592 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 11593 // .. IO_Type = 1 11594 // .. ==> 0XF80007A0[11:9] = 0x00000001U 11595 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 11596 // .. PULLUP = 0 11597 // .. ==> 0XF80007A0[12:12] = 0x00000000U 11598 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 11599 // .. DisableRcvr = 0 11600 // .. ==> 0XF80007A0[13:13] = 0x00000000U 11601 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 11602 // .. 11603 EMIT_MASKWRITE(0XF80007A0, 0x00003FFFU ,0x00000380U), 11604 // .. TRI_ENABLE = 0 11605 // .. ==> 0XF80007A4[0:0] = 0x00000000U 11606 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 11607 // .. L0_SEL = 0 11608 // .. ==> 0XF80007A4[1:1] = 0x00000000U 11609 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 11610 // .. L1_SEL = 0 11611 // .. ==> 0XF80007A4[2:2] = 0x00000000U 11612 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 11613 // .. L2_SEL = 0 11614 // .. ==> 0XF80007A4[4:3] = 0x00000000U 11615 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 11616 // .. L3_SEL = 4 11617 // .. ==> 0XF80007A4[7:5] = 0x00000004U 11618 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U 11619 // .. Speed = 1 11620 // .. ==> 0XF80007A4[8:8] = 0x00000001U 11621 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 11622 // .. IO_Type = 1 11623 // .. ==> 0XF80007A4[11:9] = 0x00000001U 11624 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 11625 // .. PULLUP = 0 11626 // .. ==> 0XF80007A4[12:12] = 0x00000000U 11627 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 11628 // .. DisableRcvr = 0 11629 // .. ==> 0XF80007A4[13:13] = 0x00000000U 11630 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 11631 // .. 11632 EMIT_MASKWRITE(0XF80007A4, 0x00003FFFU ,0x00000380U), 11633 // .. TRI_ENABLE = 0 11634 // .. ==> 0XF80007A8[0:0] = 0x00000000U 11635 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 11636 // .. L0_SEL = 0 11637 // .. ==> 0XF80007A8[1:1] = 0x00000000U 11638 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 11639 // .. L1_SEL = 0 11640 // .. ==> 0XF80007A8[2:2] = 0x00000000U 11641 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 11642 // .. L2_SEL = 0 11643 // .. ==> 0XF80007A8[4:3] = 0x00000000U 11644 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 11645 // .. L3_SEL = 4 11646 // .. ==> 0XF80007A8[7:5] = 0x00000004U 11647 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U 11648 // .. Speed = 1 11649 // .. ==> 0XF80007A8[8:8] = 0x00000001U 11650 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 11651 // .. IO_Type = 1 11652 // .. ==> 0XF80007A8[11:9] = 0x00000001U 11653 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 11654 // .. PULLUP = 0 11655 // .. ==> 0XF80007A8[12:12] = 0x00000000U 11656 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 11657 // .. DisableRcvr = 0 11658 // .. ==> 0XF80007A8[13:13] = 0x00000000U 11659 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 11660 // .. 11661 EMIT_MASKWRITE(0XF80007A8, 0x00003FFFU ,0x00000380U), 11662 // .. TRI_ENABLE = 0 11663 // .. ==> 0XF80007AC[0:0] = 0x00000000U 11664 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 11665 // .. L0_SEL = 0 11666 // .. ==> 0XF80007AC[1:1] = 0x00000000U 11667 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 11668 // .. L1_SEL = 0 11669 // .. ==> 0XF80007AC[2:2] = 0x00000000U 11670 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 11671 // .. L2_SEL = 0 11672 // .. ==> 0XF80007AC[4:3] = 0x00000000U 11673 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 11674 // .. L3_SEL = 4 11675 // .. ==> 0XF80007AC[7:5] = 0x00000004U 11676 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U 11677 // .. Speed = 1 11678 // .. ==> 0XF80007AC[8:8] = 0x00000001U 11679 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 11680 // .. IO_Type = 1 11681 // .. ==> 0XF80007AC[11:9] = 0x00000001U 11682 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 11683 // .. PULLUP = 0 11684 // .. ==> 0XF80007AC[12:12] = 0x00000000U 11685 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 11686 // .. DisableRcvr = 0 11687 // .. ==> 0XF80007AC[13:13] = 0x00000000U 11688 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 11689 // .. 11690 EMIT_MASKWRITE(0XF80007AC, 0x00003FFFU ,0x00000380U), 11691 // .. TRI_ENABLE = 0 11692 // .. ==> 0XF80007B0[0:0] = 0x00000000U 11693 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 11694 // .. L0_SEL = 0 11695 // .. ==> 0XF80007B0[1:1] = 0x00000000U 11696 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 11697 // .. L1_SEL = 0 11698 // .. ==> 0XF80007B0[2:2] = 0x00000000U 11699 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 11700 // .. L2_SEL = 0 11701 // .. ==> 0XF80007B0[4:3] = 0x00000000U 11702 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 11703 // .. L3_SEL = 4 11704 // .. ==> 0XF80007B0[7:5] = 0x00000004U 11705 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U 11706 // .. Speed = 1 11707 // .. ==> 0XF80007B0[8:8] = 0x00000001U 11708 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 11709 // .. IO_Type = 1 11710 // .. ==> 0XF80007B0[11:9] = 0x00000001U 11711 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 11712 // .. PULLUP = 0 11713 // .. ==> 0XF80007B0[12:12] = 0x00000000U 11714 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 11715 // .. DisableRcvr = 0 11716 // .. ==> 0XF80007B0[13:13] = 0x00000000U 11717 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 11718 // .. 11719 EMIT_MASKWRITE(0XF80007B0, 0x00003FFFU ,0x00000380U), 11720 // .. TRI_ENABLE = 0 11721 // .. ==> 0XF80007B4[0:0] = 0x00000000U 11722 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 11723 // .. L0_SEL = 0 11724 // .. ==> 0XF80007B4[1:1] = 0x00000000U 11725 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 11726 // .. L1_SEL = 0 11727 // .. ==> 0XF80007B4[2:2] = 0x00000000U 11728 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 11729 // .. L2_SEL = 0 11730 // .. ==> 0XF80007B4[4:3] = 0x00000000U 11731 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 11732 // .. L3_SEL = 4 11733 // .. ==> 0XF80007B4[7:5] = 0x00000004U 11734 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U 11735 // .. Speed = 1 11736 // .. ==> 0XF80007B4[8:8] = 0x00000001U 11737 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 11738 // .. IO_Type = 1 11739 // .. ==> 0XF80007B4[11:9] = 0x00000001U 11740 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 11741 // .. PULLUP = 0 11742 // .. ==> 0XF80007B4[12:12] = 0x00000000U 11743 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 11744 // .. DisableRcvr = 0 11745 // .. ==> 0XF80007B4[13:13] = 0x00000000U 11746 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 11747 // .. 11748 EMIT_MASKWRITE(0XF80007B4, 0x00003FFFU ,0x00000380U), 11749 // .. TRI_ENABLE = 1 11750 // .. ==> 0XF80007B8[0:0] = 0x00000001U 11751 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 11752 // .. Speed = 0 11753 // .. ==> 0XF80007B8[8:8] = 0x00000000U 11754 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 11755 // .. IO_Type = 1 11756 // .. ==> 0XF80007B8[11:9] = 0x00000001U 11757 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 11758 // .. PULLUP = 0 11759 // .. ==> 0XF80007B8[12:12] = 0x00000000U 11760 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 11761 // .. DisableRcvr = 0 11762 // .. ==> 0XF80007B8[13:13] = 0x00000000U 11763 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 11764 // .. 11765 EMIT_MASKWRITE(0XF80007B8, 0x00003F01U ,0x00000201U), 11766 // .. TRI_ENABLE = 1 11767 // .. ==> 0XF80007BC[0:0] = 0x00000001U 11768 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 11769 // .. Speed = 0 11770 // .. ==> 0XF80007BC[8:8] = 0x00000000U 11771 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 11772 // .. IO_Type = 1 11773 // .. ==> 0XF80007BC[11:9] = 0x00000001U 11774 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 11775 // .. PULLUP = 0 11776 // .. ==> 0XF80007BC[12:12] = 0x00000000U 11777 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 11778 // .. DisableRcvr = 0 11779 // .. ==> 0XF80007BC[13:13] = 0x00000000U 11780 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 11781 // .. 11782 EMIT_MASKWRITE(0XF80007BC, 0x00003F01U ,0x00000201U), 11783 // .. TRI_ENABLE = 0 11784 // .. ==> 0XF80007C0[0:0] = 0x00000000U 11785 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 11786 // .. L0_SEL = 0 11787 // .. ==> 0XF80007C0[1:1] = 0x00000000U 11788 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 11789 // .. L1_SEL = 0 11790 // .. ==> 0XF80007C0[2:2] = 0x00000000U 11791 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 11792 // .. L2_SEL = 0 11793 // .. ==> 0XF80007C0[4:3] = 0x00000000U 11794 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 11795 // .. L3_SEL = 7 11796 // .. ==> 0XF80007C0[7:5] = 0x00000007U 11797 // .. ==> MASK : 0x000000E0U VAL : 0x000000E0U 11798 // .. Speed = 0 11799 // .. ==> 0XF80007C0[8:8] = 0x00000000U 11800 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 11801 // .. IO_Type = 1 11802 // .. ==> 0XF80007C0[11:9] = 0x00000001U 11803 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 11804 // .. PULLUP = 0 11805 // .. ==> 0XF80007C0[12:12] = 0x00000000U 11806 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 11807 // .. DisableRcvr = 0 11808 // .. ==> 0XF80007C0[13:13] = 0x00000000U 11809 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 11810 // .. 11811 EMIT_MASKWRITE(0XF80007C0, 0x00003FFFU ,0x000002E0U), 11812 // .. TRI_ENABLE = 1 11813 // .. ==> 0XF80007C4[0:0] = 0x00000001U 11814 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 11815 // .. L0_SEL = 0 11816 // .. ==> 0XF80007C4[1:1] = 0x00000000U 11817 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 11818 // .. L1_SEL = 0 11819 // .. ==> 0XF80007C4[2:2] = 0x00000000U 11820 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 11821 // .. L2_SEL = 0 11822 // .. ==> 0XF80007C4[4:3] = 0x00000000U 11823 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 11824 // .. L3_SEL = 7 11825 // .. ==> 0XF80007C4[7:5] = 0x00000007U 11826 // .. ==> MASK : 0x000000E0U VAL : 0x000000E0U 11827 // .. Speed = 0 11828 // .. ==> 0XF80007C4[8:8] = 0x00000000U 11829 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 11830 // .. IO_Type = 1 11831 // .. ==> 0XF80007C4[11:9] = 0x00000001U 11832 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 11833 // .. PULLUP = 0 11834 // .. ==> 0XF80007C4[12:12] = 0x00000000U 11835 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 11836 // .. DisableRcvr = 0 11837 // .. ==> 0XF80007C4[13:13] = 0x00000000U 11838 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 11839 // .. 11840 EMIT_MASKWRITE(0XF80007C4, 0x00003FFFU ,0x000002E1U), 11841 // .. TRI_ENABLE = 1 11842 // .. ==> 0XF80007C8[0:0] = 0x00000001U 11843 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 11844 // .. L0_SEL = 0 11845 // .. ==> 0XF80007C8[1:1] = 0x00000000U 11846 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 11847 // .. L1_SEL = 0 11848 // .. ==> 0XF80007C8[2:2] = 0x00000000U 11849 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 11850 // .. L2_SEL = 0 11851 // .. ==> 0XF80007C8[4:3] = 0x00000000U 11852 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 11853 // .. L3_SEL = 0 11854 // .. ==> 0XF80007C8[7:5] = 0x00000000U 11855 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 11856 // .. Speed = 0 11857 // .. ==> 0XF80007C8[8:8] = 0x00000000U 11858 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 11859 // .. IO_Type = 1 11860 // .. ==> 0XF80007C8[11:9] = 0x00000001U 11861 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 11862 // .. PULLUP = 0 11863 // .. ==> 0XF80007C8[12:12] = 0x00000000U 11864 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 11865 // .. DisableRcvr = 0 11866 // .. ==> 0XF80007C8[13:13] = 0x00000000U 11867 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 11868 // .. 11869 EMIT_MASKWRITE(0XF80007C8, 0x00003FFFU ,0x00000201U), 11870 // .. TRI_ENABLE = 1 11871 // .. ==> 0XF80007CC[0:0] = 0x00000001U 11872 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 11873 // .. L0_SEL = 0 11874 // .. ==> 0XF80007CC[1:1] = 0x00000000U 11875 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 11876 // .. L1_SEL = 0 11877 // .. ==> 0XF80007CC[2:2] = 0x00000000U 11878 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 11879 // .. L2_SEL = 0 11880 // .. ==> 0XF80007CC[4:3] = 0x00000000U 11881 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 11882 // .. L3_SEL = 0 11883 // .. ==> 0XF80007CC[7:5] = 0x00000000U 11884 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 11885 // .. Speed = 0 11886 // .. ==> 0XF80007CC[8:8] = 0x00000000U 11887 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 11888 // .. IO_Type = 1 11889 // .. ==> 0XF80007CC[11:9] = 0x00000001U 11890 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 11891 // .. PULLUP = 0 11892 // .. ==> 0XF80007CC[12:12] = 0x00000000U 11893 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 11894 // .. DisableRcvr = 0 11895 // .. ==> 0XF80007CC[13:13] = 0x00000000U 11896 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 11897 // .. 11898 EMIT_MASKWRITE(0XF80007CC, 0x00003FFFU ,0x00000201U), 11899 // .. TRI_ENABLE = 0 11900 // .. ==> 0XF80007D0[0:0] = 0x00000000U 11901 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 11902 // .. L0_SEL = 0 11903 // .. ==> 0XF80007D0[1:1] = 0x00000000U 11904 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 11905 // .. L1_SEL = 0 11906 // .. ==> 0XF80007D0[2:2] = 0x00000000U 11907 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 11908 // .. L2_SEL = 0 11909 // .. ==> 0XF80007D0[4:3] = 0x00000000U 11910 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 11911 // .. L3_SEL = 4 11912 // .. ==> 0XF80007D0[7:5] = 0x00000004U 11913 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U 11914 // .. Speed = 0 11915 // .. ==> 0XF80007D0[8:8] = 0x00000000U 11916 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 11917 // .. IO_Type = 1 11918 // .. ==> 0XF80007D0[11:9] = 0x00000001U 11919 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 11920 // .. PULLUP = 0 11921 // .. ==> 0XF80007D0[12:12] = 0x00000000U 11922 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 11923 // .. DisableRcvr = 0 11924 // .. ==> 0XF80007D0[13:13] = 0x00000000U 11925 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 11926 // .. 11927 EMIT_MASKWRITE(0XF80007D0, 0x00003FFFU ,0x00000280U), 11928 // .. TRI_ENABLE = 0 11929 // .. ==> 0XF80007D4[0:0] = 0x00000000U 11930 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 11931 // .. L0_SEL = 0 11932 // .. ==> 0XF80007D4[1:1] = 0x00000000U 11933 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 11934 // .. L1_SEL = 0 11935 // .. ==> 0XF80007D4[2:2] = 0x00000000U 11936 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 11937 // .. L2_SEL = 0 11938 // .. ==> 0XF80007D4[4:3] = 0x00000000U 11939 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 11940 // .. L3_SEL = 4 11941 // .. ==> 0XF80007D4[7:5] = 0x00000004U 11942 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U 11943 // .. Speed = 0 11944 // .. ==> 0XF80007D4[8:8] = 0x00000000U 11945 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 11946 // .. IO_Type = 1 11947 // .. ==> 0XF80007D4[11:9] = 0x00000001U 11948 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 11949 // .. PULLUP = 0 11950 // .. ==> 0XF80007D4[12:12] = 0x00000000U 11951 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 11952 // .. DisableRcvr = 0 11953 // .. ==> 0XF80007D4[13:13] = 0x00000000U 11954 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 11955 // .. 11956 EMIT_MASKWRITE(0XF80007D4, 0x00003FFFU ,0x00000280U), 11957 // .. SDIO0_WP_SEL = 46 11958 // .. ==> 0XF8000830[5:0] = 0x0000002EU 11959 // .. ==> MASK : 0x0000003FU VAL : 0x0000002EU 11960 // .. SDIO0_CD_SEL = 47 11961 // .. ==> 0XF8000830[21:16] = 0x0000002FU 11962 // .. ==> MASK : 0x003F0000U VAL : 0x002F0000U 11963 // .. 11964 EMIT_MASKWRITE(0XF8000830, 0x003F003FU ,0x002F002EU), 11965 // .. FINISH: MIO PROGRAMMING 11966 // .. START: LOCK IT BACK 11967 // .. LOCK_KEY = 0X767B 11968 // .. ==> 0XF8000004[15:0] = 0x0000767BU 11969 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU 11970 // .. 11971 EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU), 11972 // .. FINISH: LOCK IT BACK 11973 // FINISH: top 11974 // 11975 EMIT_EXIT(), 11976 11977 // 11978 }; 11979 11980 unsigned long ps7_peripherals_init_data_1_0[] = { 11981 // START: top 11982 // .. START: SLCR SETTINGS 11983 // .. UNLOCK_KEY = 0XDF0D 11984 // .. ==> 0XF8000008[15:0] = 0x0000DF0DU 11985 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU 11986 // .. 11987 EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU), 11988 // .. FINISH: SLCR SETTINGS 11989 // .. START: DDR TERM/IBUF_DISABLE_MODE SETTINGS 11990 // .. IBUF_DISABLE_MODE = 0x1 11991 // .. ==> 0XF8000B48[7:7] = 0x00000001U 11992 // .. ==> MASK : 0x00000080U VAL : 0x00000080U 11993 // .. TERM_DISABLE_MODE = 0x1 11994 // .. ==> 0XF8000B48[8:8] = 0x00000001U 11995 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 11996 // .. 11997 EMIT_MASKWRITE(0XF8000B48, 0x00000180U ,0x00000180U), 11998 // .. IBUF_DISABLE_MODE = 0x1 11999 // .. ==> 0XF8000B4C[7:7] = 0x00000001U 12000 // .. ==> MASK : 0x00000080U VAL : 0x00000080U 12001 // .. TERM_DISABLE_MODE = 0x1 12002 // .. ==> 0XF8000B4C[8:8] = 0x00000001U 12003 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 12004 // .. 12005 EMIT_MASKWRITE(0XF8000B4C, 0x00000180U ,0x00000180U), 12006 // .. IBUF_DISABLE_MODE = 0x1 12007 // .. ==> 0XF8000B50[7:7] = 0x00000001U 12008 // .. ==> MASK : 0x00000080U VAL : 0x00000080U 12009 // .. TERM_DISABLE_MODE = 0x1 12010 // .. ==> 0XF8000B50[8:8] = 0x00000001U 12011 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 12012 // .. 12013 EMIT_MASKWRITE(0XF8000B50, 0x00000180U ,0x00000180U), 12014 // .. IBUF_DISABLE_MODE = 0x1 12015 // .. ==> 0XF8000B54[7:7] = 0x00000001U 12016 // .. ==> MASK : 0x00000080U VAL : 0x00000080U 12017 // .. TERM_DISABLE_MODE = 0x1 12018 // .. ==> 0XF8000B54[8:8] = 0x00000001U 12019 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 12020 // .. 12021 EMIT_MASKWRITE(0XF8000B54, 0x00000180U ,0x00000180U), 12022 // .. FINISH: DDR TERM/IBUF_DISABLE_MODE SETTINGS 12023 // .. START: LOCK IT BACK 12024 // .. LOCK_KEY = 0X767B 12025 // .. ==> 0XF8000004[15:0] = 0x0000767BU 12026 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU 12027 // .. 12028 EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU), 12029 // .. FINISH: LOCK IT BACK 12030 // .. START: SRAM/NOR SET OPMODE 12031 // .. FINISH: SRAM/NOR SET OPMODE 12032 // .. START: UART REGISTERS 12033 // .. BDIV = 0x6 12034 // .. ==> 0XE0001034[7:0] = 0x00000006U 12035 // .. ==> MASK : 0x000000FFU VAL : 0x00000006U 12036 // .. 12037 EMIT_MASKWRITE(0XE0001034, 0x000000FFU ,0x00000006U), 12038 // .. CD = 0x3e 12039 // .. ==> 0XE0001018[15:0] = 0x0000003EU 12040 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000003EU 12041 // .. 12042 EMIT_MASKWRITE(0XE0001018, 0x0000FFFFU ,0x0000003EU), 12043 // .. STPBRK = 0x0 12044 // .. ==> 0XE0001000[8:8] = 0x00000000U 12045 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 12046 // .. STTBRK = 0x0 12047 // .. ==> 0XE0001000[7:7] = 0x00000000U 12048 // .. ==> MASK : 0x00000080U VAL : 0x00000000U 12049 // .. RSTTO = 0x0 12050 // .. ==> 0XE0001000[6:6] = 0x00000000U 12051 // .. ==> MASK : 0x00000040U VAL : 0x00000000U 12052 // .. TXDIS = 0x0 12053 // .. ==> 0XE0001000[5:5] = 0x00000000U 12054 // .. ==> MASK : 0x00000020U VAL : 0x00000000U 12055 // .. TXEN = 0x1 12056 // .. ==> 0XE0001000[4:4] = 0x00000001U 12057 // .. ==> MASK : 0x00000010U VAL : 0x00000010U 12058 // .. RXDIS = 0x0 12059 // .. ==> 0XE0001000[3:3] = 0x00000000U 12060 // .. ==> MASK : 0x00000008U VAL : 0x00000000U 12061 // .. RXEN = 0x1 12062 // .. ==> 0XE0001000[2:2] = 0x00000001U 12063 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 12064 // .. TXRES = 0x1 12065 // .. ==> 0XE0001000[1:1] = 0x00000001U 12066 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 12067 // .. RXRES = 0x1 12068 // .. ==> 0XE0001000[0:0] = 0x00000001U 12069 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 12070 // .. 12071 EMIT_MASKWRITE(0XE0001000, 0x000001FFU ,0x00000017U), 12072 // .. IRMODE = 0x0 12073 // .. ==> 0XE0001004[11:11] = 0x00000000U 12074 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 12075 // .. UCLKEN = 0x0 12076 // .. ==> 0XE0001004[10:10] = 0x00000000U 12077 // .. ==> MASK : 0x00000400U VAL : 0x00000000U 12078 // .. CHMODE = 0x0 12079 // .. ==> 0XE0001004[9:8] = 0x00000000U 12080 // .. ==> MASK : 0x00000300U VAL : 0x00000000U 12081 // .. NBSTOP = 0x0 12082 // .. ==> 0XE0001004[7:6] = 0x00000000U 12083 // .. ==> MASK : 0x000000C0U VAL : 0x00000000U 12084 // .. PAR = 0x4 12085 // .. ==> 0XE0001004[5:3] = 0x00000004U 12086 // .. ==> MASK : 0x00000038U VAL : 0x00000020U 12087 // .. CHRL = 0x0 12088 // .. ==> 0XE0001004[2:1] = 0x00000000U 12089 // .. ==> MASK : 0x00000006U VAL : 0x00000000U 12090 // .. CLKS = 0x0 12091 // .. ==> 0XE0001004[0:0] = 0x00000000U 12092 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 12093 // .. 12094 EMIT_MASKWRITE(0XE0001004, 0x00000FFFU ,0x00000020U), 12095 // .. FINISH: UART REGISTERS 12096 // .. START: QSPI REGISTERS 12097 // .. Holdb_dr = 1 12098 // .. ==> 0XE000D000[19:19] = 0x00000001U 12099 // .. ==> MASK : 0x00080000U VAL : 0x00080000U 12100 // .. 12101 EMIT_MASKWRITE(0XE000D000, 0x00080000U ,0x00080000U), 12102 // .. FINISH: QSPI REGISTERS 12103 // .. START: PL POWER ON RESET REGISTERS 12104 // .. PCFG_POR_CNT_4K = 0 12105 // .. ==> 0XF8007000[29:29] = 0x00000000U 12106 // .. ==> MASK : 0x20000000U VAL : 0x00000000U 12107 // .. 12108 EMIT_MASKWRITE(0XF8007000, 0x20000000U ,0x00000000U), 12109 // .. FINISH: PL POWER ON RESET REGISTERS 12110 // .. START: SMC TIMING CALCULATION REGISTER UPDATE 12111 // .. .. START: NAND SET CYCLE 12112 // .. .. FINISH: NAND SET CYCLE 12113 // .. .. START: OPMODE 12114 // .. .. FINISH: OPMODE 12115 // .. .. START: DIRECT COMMAND 12116 // .. .. FINISH: DIRECT COMMAND 12117 // .. .. START: SRAM/NOR CS0 SET CYCLE 12118 // .. .. FINISH: SRAM/NOR CS0 SET CYCLE 12119 // .. .. START: DIRECT COMMAND 12120 // .. .. FINISH: DIRECT COMMAND 12121 // .. .. START: NOR CS0 BASE ADDRESS 12122 // .. .. FINISH: NOR CS0 BASE ADDRESS 12123 // .. .. START: SRAM/NOR CS1 SET CYCLE 12124 // .. .. FINISH: SRAM/NOR CS1 SET CYCLE 12125 // .. .. START: DIRECT COMMAND 12126 // .. .. FINISH: DIRECT COMMAND 12127 // .. .. START: NOR CS1 BASE ADDRESS 12128 // .. .. FINISH: NOR CS1 BASE ADDRESS 12129 // .. .. START: USB RESET 12130 // .. .. .. START: USB0 RESET 12131 // .. .. .. .. START: DIR MODE BANK 0 12132 // .. .. .. .. FINISH: DIR MODE BANK 0 12133 // .. .. .. .. START: DIR MODE BANK 1 12134 // .. .. .. .. FINISH: DIR MODE BANK 1 12135 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 12136 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 12137 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 12138 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 12139 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 12140 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 12141 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 12142 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 12143 // .. .. .. .. START: OUTPUT ENABLE BANK 0 12144 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0 12145 // .. .. .. .. START: OUTPUT ENABLE BANK 1 12146 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1 12147 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0] 12148 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0] 12149 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16] 12150 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16] 12151 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32] 12152 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32] 12153 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48] 12154 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48] 12155 // .. .. .. .. START: ADD 1 MS DELAY 12156 // .. .. .. .. 12157 EMIT_MASKDELAY(0XF8F00200, 1), 12158 // .. .. .. .. FINISH: ADD 1 MS DELAY 12159 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 12160 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 12161 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 12162 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 12163 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 12164 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 12165 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 12166 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 12167 // .. .. .. FINISH: USB0 RESET 12168 // .. .. .. START: USB1 RESET 12169 // .. .. .. .. START: DIR MODE BANK 0 12170 // .. .. .. .. FINISH: DIR MODE BANK 0 12171 // .. .. .. .. START: DIR MODE BANK 1 12172 // .. .. .. .. FINISH: DIR MODE BANK 1 12173 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 12174 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 12175 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 12176 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 12177 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 12178 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 12179 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 12180 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 12181 // .. .. .. .. START: OUTPUT ENABLE BANK 0 12182 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0 12183 // .. .. .. .. START: OUTPUT ENABLE BANK 1 12184 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1 12185 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0] 12186 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0] 12187 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16] 12188 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16] 12189 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32] 12190 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32] 12191 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48] 12192 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48] 12193 // .. .. .. .. START: ADD 1 MS DELAY 12194 // .. .. .. .. 12195 EMIT_MASKDELAY(0XF8F00200, 1), 12196 // .. .. .. .. FINISH: ADD 1 MS DELAY 12197 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 12198 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 12199 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 12200 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 12201 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 12202 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 12203 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 12204 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 12205 // .. .. .. FINISH: USB1 RESET 12206 // .. .. FINISH: USB RESET 12207 // .. .. START: ENET RESET 12208 // .. .. .. START: ENET0 RESET 12209 // .. .. .. .. START: DIR MODE BANK 0 12210 // .. .. .. .. FINISH: DIR MODE BANK 0 12211 // .. .. .. .. START: DIR MODE BANK 1 12212 // .. .. .. .. FINISH: DIR MODE BANK 1 12213 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 12214 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 12215 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 12216 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 12217 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 12218 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 12219 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 12220 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 12221 // .. .. .. .. START: OUTPUT ENABLE BANK 0 12222 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0 12223 // .. .. .. .. START: OUTPUT ENABLE BANK 1 12224 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1 12225 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0] 12226 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0] 12227 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16] 12228 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16] 12229 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32] 12230 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32] 12231 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48] 12232 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48] 12233 // .. .. .. .. START: ADD 1 MS DELAY 12234 // .. .. .. .. 12235 EMIT_MASKDELAY(0XF8F00200, 1), 12236 // .. .. .. .. FINISH: ADD 1 MS DELAY 12237 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 12238 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 12239 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 12240 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 12241 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 12242 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 12243 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 12244 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 12245 // .. .. .. FINISH: ENET0 RESET 12246 // .. .. .. START: ENET1 RESET 12247 // .. .. .. .. START: DIR MODE BANK 0 12248 // .. .. .. .. FINISH: DIR MODE BANK 0 12249 // .. .. .. .. START: DIR MODE BANK 1 12250 // .. .. .. .. FINISH: DIR MODE BANK 1 12251 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 12252 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 12253 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 12254 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 12255 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 12256 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 12257 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 12258 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 12259 // .. .. .. .. START: OUTPUT ENABLE BANK 0 12260 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0 12261 // .. .. .. .. START: OUTPUT ENABLE BANK 1 12262 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1 12263 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0] 12264 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0] 12265 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16] 12266 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16] 12267 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32] 12268 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32] 12269 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48] 12270 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48] 12271 // .. .. .. .. START: ADD 1 MS DELAY 12272 // .. .. .. .. 12273 EMIT_MASKDELAY(0XF8F00200, 1), 12274 // .. .. .. .. FINISH: ADD 1 MS DELAY 12275 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 12276 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 12277 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 12278 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 12279 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 12280 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 12281 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 12282 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 12283 // .. .. .. FINISH: ENET1 RESET 12284 // .. .. FINISH: ENET RESET 12285 // .. .. START: I2C RESET 12286 // .. .. .. START: I2C0 RESET 12287 // .. .. .. .. START: DIR MODE GPIO BANK0 12288 // .. .. .. .. FINISH: DIR MODE GPIO BANK0 12289 // .. .. .. .. START: DIR MODE GPIO BANK1 12290 // .. .. .. .. FINISH: DIR MODE GPIO BANK1 12291 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 12292 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 12293 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 12294 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 12295 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 12296 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 12297 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 12298 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 12299 // .. .. .. .. START: OUTPUT ENABLE 12300 // .. .. .. .. FINISH: OUTPUT ENABLE 12301 // .. .. .. .. START: OUTPUT ENABLE 12302 // .. .. .. .. FINISH: OUTPUT ENABLE 12303 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0] 12304 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0] 12305 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16] 12306 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16] 12307 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32] 12308 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32] 12309 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48] 12310 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48] 12311 // .. .. .. .. START: ADD 1 MS DELAY 12312 // .. .. .. .. 12313 EMIT_MASKDELAY(0XF8F00200, 1), 12314 // .. .. .. .. FINISH: ADD 1 MS DELAY 12315 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 12316 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 12317 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 12318 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 12319 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 12320 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 12321 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 12322 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 12323 // .. .. .. FINISH: I2C0 RESET 12324 // .. .. .. START: I2C1 RESET 12325 // .. .. .. .. START: DIR MODE GPIO BANK0 12326 // .. .. .. .. FINISH: DIR MODE GPIO BANK0 12327 // .. .. .. .. START: DIR MODE GPIO BANK1 12328 // .. .. .. .. FINISH: DIR MODE GPIO BANK1 12329 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 12330 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 12331 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 12332 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 12333 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 12334 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 12335 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 12336 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 12337 // .. .. .. .. START: OUTPUT ENABLE 12338 // .. .. .. .. FINISH: OUTPUT ENABLE 12339 // .. .. .. .. START: OUTPUT ENABLE 12340 // .. .. .. .. FINISH: OUTPUT ENABLE 12341 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0] 12342 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0] 12343 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16] 12344 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16] 12345 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32] 12346 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32] 12347 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48] 12348 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48] 12349 // .. .. .. .. START: ADD 1 MS DELAY 12350 // .. .. .. .. 12351 EMIT_MASKDELAY(0XF8F00200, 1), 12352 // .. .. .. .. FINISH: ADD 1 MS DELAY 12353 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 12354 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 12355 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 12356 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 12357 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 12358 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 12359 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 12360 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 12361 // .. .. .. FINISH: I2C1 RESET 12362 // .. .. FINISH: I2C RESET 12363 // .. .. START: NOR CHIP SELECT 12364 // .. .. .. START: DIR MODE BANK 0 12365 // .. .. .. FINISH: DIR MODE BANK 0 12366 // .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 12367 // .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 12368 // .. .. .. START: OUTPUT ENABLE BANK 0 12369 // .. .. .. FINISH: OUTPUT ENABLE BANK 0 12370 // .. .. FINISH: NOR CHIP SELECT 12371 // .. FINISH: SMC TIMING CALCULATION REGISTER UPDATE 12372 // FINISH: top 12373 // 12374 EMIT_EXIT(), 12375 12376 // 12377 }; 12378 12379 unsigned long ps7_post_config_1_0[] = { 12380 // START: top 12381 // .. START: SLCR SETTINGS 12382 // .. UNLOCK_KEY = 0XDF0D 12383 // .. ==> 0XF8000008[15:0] = 0x0000DF0DU 12384 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU 12385 // .. 12386 EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU), 12387 // .. FINISH: SLCR SETTINGS 12388 // .. START: ENABLING LEVEL SHIFTER 12389 // .. USER_INP_ICT_EN_0 = 3 12390 // .. ==> 0XF8000900[1:0] = 0x00000003U 12391 // .. ==> MASK : 0x00000003U VAL : 0x00000003U 12392 // .. USER_INP_ICT_EN_1 = 3 12393 // .. ==> 0XF8000900[3:2] = 0x00000003U 12394 // .. ==> MASK : 0x0000000CU VAL : 0x0000000CU 12395 // .. 12396 EMIT_MASKWRITE(0XF8000900, 0x0000000FU ,0x0000000FU), 12397 // .. FINISH: ENABLING LEVEL SHIFTER 12398 // .. START: FPGA RESETS TO 0 12399 // .. reserved_3 = 0 12400 // .. ==> 0XF8000240[31:25] = 0x00000000U 12401 // .. ==> MASK : 0xFE000000U VAL : 0x00000000U 12402 // .. FPGA_ACP_RST = 0 12403 // .. ==> 0XF8000240[24:24] = 0x00000000U 12404 // .. ==> MASK : 0x01000000U VAL : 0x00000000U 12405 // .. FPGA_AXDS3_RST = 0 12406 // .. ==> 0XF8000240[23:23] = 0x00000000U 12407 // .. ==> MASK : 0x00800000U VAL : 0x00000000U 12408 // .. FPGA_AXDS2_RST = 0 12409 // .. ==> 0XF8000240[22:22] = 0x00000000U 12410 // .. ==> MASK : 0x00400000U VAL : 0x00000000U 12411 // .. FPGA_AXDS1_RST = 0 12412 // .. ==> 0XF8000240[21:21] = 0x00000000U 12413 // .. ==> MASK : 0x00200000U VAL : 0x00000000U 12414 // .. FPGA_AXDS0_RST = 0 12415 // .. ==> 0XF8000240[20:20] = 0x00000000U 12416 // .. ==> MASK : 0x00100000U VAL : 0x00000000U 12417 // .. reserved_2 = 0 12418 // .. ==> 0XF8000240[19:18] = 0x00000000U 12419 // .. ==> MASK : 0x000C0000U VAL : 0x00000000U 12420 // .. FSSW1_FPGA_RST = 0 12421 // .. ==> 0XF8000240[17:17] = 0x00000000U 12422 // .. ==> MASK : 0x00020000U VAL : 0x00000000U 12423 // .. FSSW0_FPGA_RST = 0 12424 // .. ==> 0XF8000240[16:16] = 0x00000000U 12425 // .. ==> MASK : 0x00010000U VAL : 0x00000000U 12426 // .. reserved_1 = 0 12427 // .. ==> 0XF8000240[15:14] = 0x00000000U 12428 // .. ==> MASK : 0x0000C000U VAL : 0x00000000U 12429 // .. FPGA_FMSW1_RST = 0 12430 // .. ==> 0XF8000240[13:13] = 0x00000000U 12431 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 12432 // .. FPGA_FMSW0_RST = 0 12433 // .. ==> 0XF8000240[12:12] = 0x00000000U 12434 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 12435 // .. FPGA_DMA3_RST = 0 12436 // .. ==> 0XF8000240[11:11] = 0x00000000U 12437 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 12438 // .. FPGA_DMA2_RST = 0 12439 // .. ==> 0XF8000240[10:10] = 0x00000000U 12440 // .. ==> MASK : 0x00000400U VAL : 0x00000000U 12441 // .. FPGA_DMA1_RST = 0 12442 // .. ==> 0XF8000240[9:9] = 0x00000000U 12443 // .. ==> MASK : 0x00000200U VAL : 0x00000000U 12444 // .. FPGA_DMA0_RST = 0 12445 // .. ==> 0XF8000240[8:8] = 0x00000000U 12446 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 12447 // .. reserved = 0 12448 // .. ==> 0XF8000240[7:4] = 0x00000000U 12449 // .. ==> MASK : 0x000000F0U VAL : 0x00000000U 12450 // .. FPGA3_OUT_RST = 0 12451 // .. ==> 0XF8000240[3:3] = 0x00000000U 12452 // .. ==> MASK : 0x00000008U VAL : 0x00000000U 12453 // .. FPGA2_OUT_RST = 0 12454 // .. ==> 0XF8000240[2:2] = 0x00000000U 12455 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 12456 // .. FPGA1_OUT_RST = 0 12457 // .. ==> 0XF8000240[1:1] = 0x00000000U 12458 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 12459 // .. FPGA0_OUT_RST = 0 12460 // .. ==> 0XF8000240[0:0] = 0x00000000U 12461 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 12462 // .. 12463 EMIT_MASKWRITE(0XF8000240, 0xFFFFFFFFU ,0x00000000U), 12464 // .. FINISH: FPGA RESETS TO 0 12465 // .. START: AFI REGISTERS 12466 // .. .. START: AFI0 REGISTERS 12467 // .. .. FINISH: AFI0 REGISTERS 12468 // .. .. START: AFI1 REGISTERS 12469 // .. .. FINISH: AFI1 REGISTERS 12470 // .. .. START: AFI2 REGISTERS 12471 // .. .. FINISH: AFI2 REGISTERS 12472 // .. .. START: AFI3 REGISTERS 12473 // .. .. FINISH: AFI3 REGISTERS 12474 // .. FINISH: AFI REGISTERS 12475 // .. START: LOCK IT BACK 12476 // .. LOCK_KEY = 0X767B 12477 // .. ==> 0XF8000004[15:0] = 0x0000767BU 12478 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU 12479 // .. 12480 EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU), 12481 // .. FINISH: LOCK IT BACK 12482 // FINISH: top 12483 // 12484 EMIT_EXIT(), 12485 12486 // 12487 }; 12488 12489 12490 12491 #include "xil_io.h" 12492 #define PS7_MASK_POLL_TIME 100000000 12493 12494 char* 12495 getPS7MessageInfo(unsigned key) { 12496 12497 char* err_msg = ""; 12498 switch (key) { 12499 case PS7_INIT_SUCCESS: err_msg = "PS7 initialization successful"; break; 12500 case PS7_INIT_CORRUPT: err_msg = "PS7 init Data Corrupted"; break; 12501 case PS7_INIT_TIMEOUT: err_msg = "PS7 init mask poll timeout"; break; 12502 case PS7_POLL_FAILED_DDR_INIT: err_msg = "Mask Poll failed for DDR Init"; break; 12503 case PS7_POLL_FAILED_DMA: err_msg = "Mask Poll failed for PLL Init"; break; 12504 case PS7_POLL_FAILED_PLL: err_msg = "Mask Poll failed for DMA done bit"; break; 12505 default: err_msg = "Undefined error status"; break; 12506 } 12507 12508 return err_msg; 12509 } 12510 12511 unsigned long 12512 ps7GetSiliconVersion () { 12513 // Read PS version from MCTRL register [31:28] 12514 unsigned long mask = 0xF0000000; 12515 unsigned long *addr = (unsigned long*) 0XF8007080; 12516 unsigned long ps_version = (*addr & mask) >> 28; 12517 return ps_version; 12518 } 12519 12520 void mask_write (unsigned long add , unsigned long mask, unsigned long val ) { 12521 unsigned long *addr = (unsigned long*) add; 12522 *addr = ( val & mask ) | ( *addr & ~mask); 12523 //xil_printf("MaskWrite : 0x%x--> 0x%x \n \r" ,add, *addr); 12524 } 12525 12526 12527 int mask_poll(unsigned long add , unsigned long mask ) { 12528 volatile unsigned long *addr = (volatile unsigned long*) add; 12529 int i = 0; 12530 while (!(*addr & mask)) { 12531 if (i == PS7_MASK_POLL_TIME) { 12532 return -1; 12533 } 12534 i++; 12535 } 12536 return 1; 12537 //xil_printf("MaskPoll : 0x%x --> 0x%x \n \r" , add, *addr); 12538 } 12539 12540 unsigned long mask_read(unsigned long add , unsigned long mask ) { 12541 unsigned long *addr = (unsigned long*) add; 12542 unsigned long val = (*addr & mask); 12543 //xil_printf("MaskRead : 0x%x --> 0x%x \n \r" , add, val); 12544 return val; 12545 } 12546 12547 12548 12549 int 12550 ps7_config(unsigned long * ps7_config_init) 12551 { 12552 unsigned long *ptr = ps7_config_init; 12553 12554 unsigned long opcode; // current instruction .. 12555 unsigned long args[16]; // no opcode has so many args ... 12556 int numargs; // number of arguments of this instruction 12557 int j; // general purpose index 12558 12559 volatile unsigned long *addr; // some variable to make code readable 12560 unsigned long val,mask; // some variable to make code readable 12561 12562 int finish = -1 ; // loop while this is negative ! 12563 int i = 0; // Timeout variable 12564 12565 while( finish < 0 ) { 12566 numargs = ptr[0] & 0xF; 12567 opcode = ptr[0] >> 4; 12568 12569 for( j = 0 ; j < numargs ; j ++ ) 12570 args[j] = ptr[j+1]; 12571 ptr += numargs + 1; 12572 12573 12574 switch ( opcode ) { 12575 12576 case OPCODE_EXIT: 12577 finish = PS7_INIT_SUCCESS; 12578 break; 12579 12580 case OPCODE_CLEAR: 12581 addr = (unsigned long*) args[0]; 12582 *addr = 0; 12583 break; 12584 12585 case OPCODE_WRITE: 12586 addr = (unsigned long*) args[0]; 12587 val = args[1]; 12588 *addr = val; 12589 break; 12590 12591 case OPCODE_MASKWRITE: 12592 addr = (unsigned long*) args[0]; 12593 mask = args[1]; 12594 val = args[2]; 12595 *addr = ( val & mask ) | ( *addr & ~mask); 12596 break; 12597 12598 case OPCODE_MASKPOLL: 12599 addr = (unsigned long*) args[0]; 12600 mask = args[1]; 12601 i = 0; 12602 while (!(*addr & mask)) { 12603 if (i == PS7_MASK_POLL_TIME) { 12604 finish = PS7_INIT_TIMEOUT; 12605 break; 12606 } 12607 i++; 12608 } 12609 break; 12610 case OPCODE_MASKDELAY: 12611 addr = (unsigned long*) args[0]; 12612 mask = args[1]; 12613 int delay = get_number_of_cycles_for_delay(mask); 12614 perf_reset_and_start_timer(); 12615 while ((*addr < delay)) { 12616 } 12617 break; 12618 default: 12619 finish = PS7_INIT_CORRUPT; 12620 break; 12621 } 12622 } 12623 return finish; 12624 } 12625 12626 unsigned long *ps7_mio_init_data = ps7_mio_init_data_3_0; 12627 unsigned long *ps7_pll_init_data = ps7_pll_init_data_3_0; 12628 unsigned long *ps7_clock_init_data = ps7_clock_init_data_3_0; 12629 unsigned long *ps7_ddr_init_data = ps7_ddr_init_data_3_0; 12630 unsigned long *ps7_peripherals_init_data = ps7_peripherals_init_data_3_0; 12631 12632 int 12633 ps7_post_config() 12634 { 12635 // Get the PS_VERSION on run time 12636 unsigned long si_ver = ps7GetSiliconVersion (); 12637 int ret = -1; 12638 if (si_ver == PCW_SILICON_VERSION_1) { 12639 ret = ps7_config (ps7_post_config_1_0); 12640 if (ret != PS7_INIT_SUCCESS) return ret; 12641 } else if (si_ver == PCW_SILICON_VERSION_2) { 12642 ret = ps7_config (ps7_post_config_2_0); 12643 if (ret != PS7_INIT_SUCCESS) return ret; 12644 } else { 12645 ret = ps7_config (ps7_post_config_3_0); 12646 if (ret != PS7_INIT_SUCCESS) return ret; 12647 } 12648 return PS7_INIT_SUCCESS; 12649 } 12650 12651 int 12652 ps7_init() 12653 { 12654 // Get the PS_VERSION on run time 12655 unsigned long si_ver = ps7GetSiliconVersion (); 12656 int ret; 12657 //int pcw_ver = 0; 12658 12659 if (si_ver == PCW_SILICON_VERSION_1) { 12660 ps7_mio_init_data = ps7_mio_init_data_1_0; 12661 ps7_pll_init_data = ps7_pll_init_data_1_0; 12662 ps7_clock_init_data = ps7_clock_init_data_1_0; 12663 ps7_ddr_init_data = ps7_ddr_init_data_1_0; 12664 ps7_peripherals_init_data = ps7_peripherals_init_data_1_0; 12665 //pcw_ver = 1; 12666 12667 } else if (si_ver == PCW_SILICON_VERSION_2) { 12668 ps7_mio_init_data = ps7_mio_init_data_2_0; 12669 ps7_pll_init_data = ps7_pll_init_data_2_0; 12670 ps7_clock_init_data = ps7_clock_init_data_2_0; 12671 ps7_ddr_init_data = ps7_ddr_init_data_2_0; 12672 ps7_peripherals_init_data = ps7_peripherals_init_data_2_0; 12673 //pcw_ver = 2; 12674 12675 } else { 12676 ps7_mio_init_data = ps7_mio_init_data_3_0; 12677 ps7_pll_init_data = ps7_pll_init_data_3_0; 12678 ps7_clock_init_data = ps7_clock_init_data_3_0; 12679 ps7_ddr_init_data = ps7_ddr_init_data_3_0; 12680 ps7_peripherals_init_data = ps7_peripherals_init_data_3_0; 12681 //pcw_ver = 3; 12682 } 12683 12684 // MIO init 12685 ret = ps7_config (ps7_mio_init_data); 12686 if (ret != PS7_INIT_SUCCESS) return ret; 12687 12688 // PLL init 12689 ret = ps7_config (ps7_pll_init_data); 12690 if (ret != PS7_INIT_SUCCESS) return ret; 12691 12692 // Clock init 12693 ret = ps7_config (ps7_clock_init_data); 12694 if (ret != PS7_INIT_SUCCESS) return ret; 12695 12696 // DDR init 12697 ret = ps7_config (ps7_ddr_init_data); 12698 if (ret != PS7_INIT_SUCCESS) return ret; 12699 12700 12701 12702 // Peripherals init 12703 ret = ps7_config (ps7_peripherals_init_data); 12704 if (ret != PS7_INIT_SUCCESS) return ret; 12705 //xil_printf ("\n PCW Silicon Version : %d.0", pcw_ver); 12706 return PS7_INIT_SUCCESS; 12707 } 12708 12709 12710 12711 12712 /* For delay calculation using global timer */ 12713 12714 /* start timer */ 12715 void perf_start_clock(void) 12716 { 12717 *(volatile unsigned int*)SCU_GLOBAL_TIMER_CONTROL = ((1 << 0) | // Timer Enable 12718 (1 << 3) | // Auto-increment 12719 (0 << 8) // Pre-scale 12720 ); 12721 } 12722 12723 /* stop timer and reset timer count regs */ 12724 void perf_reset_clock(void) 12725 { 12726 perf_disable_clock(); 12727 *(volatile unsigned int*)SCU_GLOBAL_TIMER_COUNT_L32 = 0; 12728 *(volatile unsigned int*)SCU_GLOBAL_TIMER_COUNT_U32 = 0; 12729 } 12730 12731 /* Compute mask for given delay in miliseconds*/ 12732 int get_number_of_cycles_for_delay(unsigned int delay) 12733 { 12734 // GTC is always clocked at 1/2 of the CPU frequency (CPU_3x2x) 12735 return (APU_FREQ*delay/(2*1000)); 12736 12737 } 12738 12739 /* stop timer */ 12740 void perf_disable_clock(void) 12741 { 12742 *(volatile unsigned int*)SCU_GLOBAL_TIMER_CONTROL = 0; 12743 } 12744 12745 void perf_reset_and_start_timer() 12746 { 12747 perf_reset_clock(); 12748 perf_start_clock(); 12749 } 12750