1 /******************************************************************************
2 * (c) Copyright 2010-2014 Xilinx, Inc. All rights reserved.
3 *
4 * SPDX-License-Identifier:	GPL-2.0+
5 *
6 *
7 ******************************************************************************/
8 /****************************************************************************/
9 /**
10 *
11 * @file ps7_init_gpl.c
12 *
13 * This file is automatically generated
14 *
15 *****************************************************************************/
16 
17 #include "ps7_init_gpl.h"
18 
19 unsigned long ps7_pll_init_data_3_0[] = {
20     // START: top
21     // .. START: SLCR SETTINGS
22     // .. UNLOCK_KEY = 0XDF0D
23     // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
24     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000DF0DU
25     // ..
26     EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU),
27     // .. FINISH: SLCR SETTINGS
28     // .. START: PLL SLCR REGISTERS
29     // .. .. START: ARM PLL INIT
30     // .. .. PLL_RES = 0x2
31     // .. .. ==> 0XF8000110[7:4] = 0x00000002U
32     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000020U
33     // .. .. PLL_CP = 0x2
34     // .. .. ==> 0XF8000110[11:8] = 0x00000002U
35     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000200U
36     // .. .. LOCK_CNT = 0xfa
37     // .. .. ==> 0XF8000110[21:12] = 0x000000FAU
38     // .. ..     ==> MASK : 0x003FF000U    VAL : 0x000FA000U
39     // .. ..
40     EMIT_MASKWRITE(0XF8000110, 0x003FFFF0U ,0x000FA220U),
41     // .. .. .. START: UPDATE FB_DIV
42     // .. .. .. PLL_FDIV = 0x28
43     // .. .. .. ==> 0XF8000100[18:12] = 0x00000028U
44     // .. .. ..     ==> MASK : 0x0007F000U    VAL : 0x00028000U
45     // .. .. ..
46     EMIT_MASKWRITE(0XF8000100, 0x0007F000U ,0x00028000U),
47     // .. .. .. FINISH: UPDATE FB_DIV
48     // .. .. .. START: BY PASS PLL
49     // .. .. .. PLL_BYPASS_FORCE = 1
50     // .. .. .. ==> 0XF8000100[4:4] = 0x00000001U
51     // .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
52     // .. .. ..
53     EMIT_MASKWRITE(0XF8000100, 0x00000010U ,0x00000010U),
54     // .. .. .. FINISH: BY PASS PLL
55     // .. .. .. START: ASSERT RESET
56     // .. .. .. PLL_RESET = 1
57     // .. .. .. ==> 0XF8000100[0:0] = 0x00000001U
58     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
59     // .. .. ..
60     EMIT_MASKWRITE(0XF8000100, 0x00000001U ,0x00000001U),
61     // .. .. .. FINISH: ASSERT RESET
62     // .. .. .. START: DEASSERT RESET
63     // .. .. .. PLL_RESET = 0
64     // .. .. .. ==> 0XF8000100[0:0] = 0x00000000U
65     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
66     // .. .. ..
67     EMIT_MASKWRITE(0XF8000100, 0x00000001U ,0x00000000U),
68     // .. .. .. FINISH: DEASSERT RESET
69     // .. .. .. START: CHECK PLL STATUS
70     // .. .. .. ARM_PLL_LOCK = 1
71     // .. .. .. ==> 0XF800010C[0:0] = 0x00000001U
72     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
73     // .. .. ..
74     EMIT_MASKPOLL(0XF800010C, 0x00000001U),
75     // .. .. .. FINISH: CHECK PLL STATUS
76     // .. .. .. START: REMOVE PLL BY PASS
77     // .. .. .. PLL_BYPASS_FORCE = 0
78     // .. .. .. ==> 0XF8000100[4:4] = 0x00000000U
79     // .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
80     // .. .. ..
81     EMIT_MASKWRITE(0XF8000100, 0x00000010U ,0x00000000U),
82     // .. .. .. FINISH: REMOVE PLL BY PASS
83     // .. .. .. SRCSEL = 0x0
84     // .. .. .. ==> 0XF8000120[5:4] = 0x00000000U
85     // .. .. ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
86     // .. .. .. DIVISOR = 0x2
87     // .. .. .. ==> 0XF8000120[13:8] = 0x00000002U
88     // .. .. ..     ==> MASK : 0x00003F00U    VAL : 0x00000200U
89     // .. .. .. CPU_6OR4XCLKACT = 0x1
90     // .. .. .. ==> 0XF8000120[24:24] = 0x00000001U
91     // .. .. ..     ==> MASK : 0x01000000U    VAL : 0x01000000U
92     // .. .. .. CPU_3OR2XCLKACT = 0x1
93     // .. .. .. ==> 0XF8000120[25:25] = 0x00000001U
94     // .. .. ..     ==> MASK : 0x02000000U    VAL : 0x02000000U
95     // .. .. .. CPU_2XCLKACT = 0x1
96     // .. .. .. ==> 0XF8000120[26:26] = 0x00000001U
97     // .. .. ..     ==> MASK : 0x04000000U    VAL : 0x04000000U
98     // .. .. .. CPU_1XCLKACT = 0x1
99     // .. .. .. ==> 0XF8000120[27:27] = 0x00000001U
100     // .. .. ..     ==> MASK : 0x08000000U    VAL : 0x08000000U
101     // .. .. .. CPU_PERI_CLKACT = 0x1
102     // .. .. .. ==> 0XF8000120[28:28] = 0x00000001U
103     // .. .. ..     ==> MASK : 0x10000000U    VAL : 0x10000000U
104     // .. .. ..
105     EMIT_MASKWRITE(0XF8000120, 0x1F003F30U ,0x1F000200U),
106     // .. .. FINISH: ARM PLL INIT
107     // .. .. START: DDR PLL INIT
108     // .. .. PLL_RES = 0x2
109     // .. .. ==> 0XF8000114[7:4] = 0x00000002U
110     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000020U
111     // .. .. PLL_CP = 0x2
112     // .. .. ==> 0XF8000114[11:8] = 0x00000002U
113     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000200U
114     // .. .. LOCK_CNT = 0x12c
115     // .. .. ==> 0XF8000114[21:12] = 0x0000012CU
116     // .. ..     ==> MASK : 0x003FF000U    VAL : 0x0012C000U
117     // .. ..
118     EMIT_MASKWRITE(0XF8000114, 0x003FFFF0U ,0x0012C220U),
119     // .. .. .. START: UPDATE FB_DIV
120     // .. .. .. PLL_FDIV = 0x20
121     // .. .. .. ==> 0XF8000104[18:12] = 0x00000020U
122     // .. .. ..     ==> MASK : 0x0007F000U    VAL : 0x00020000U
123     // .. .. ..
124     EMIT_MASKWRITE(0XF8000104, 0x0007F000U ,0x00020000U),
125     // .. .. .. FINISH: UPDATE FB_DIV
126     // .. .. .. START: BY PASS PLL
127     // .. .. .. PLL_BYPASS_FORCE = 1
128     // .. .. .. ==> 0XF8000104[4:4] = 0x00000001U
129     // .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
130     // .. .. ..
131     EMIT_MASKWRITE(0XF8000104, 0x00000010U ,0x00000010U),
132     // .. .. .. FINISH: BY PASS PLL
133     // .. .. .. START: ASSERT RESET
134     // .. .. .. PLL_RESET = 1
135     // .. .. .. ==> 0XF8000104[0:0] = 0x00000001U
136     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
137     // .. .. ..
138     EMIT_MASKWRITE(0XF8000104, 0x00000001U ,0x00000001U),
139     // .. .. .. FINISH: ASSERT RESET
140     // .. .. .. START: DEASSERT RESET
141     // .. .. .. PLL_RESET = 0
142     // .. .. .. ==> 0XF8000104[0:0] = 0x00000000U
143     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
144     // .. .. ..
145     EMIT_MASKWRITE(0XF8000104, 0x00000001U ,0x00000000U),
146     // .. .. .. FINISH: DEASSERT RESET
147     // .. .. .. START: CHECK PLL STATUS
148     // .. .. .. DDR_PLL_LOCK = 1
149     // .. .. .. ==> 0XF800010C[1:1] = 0x00000001U
150     // .. .. ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
151     // .. .. ..
152     EMIT_MASKPOLL(0XF800010C, 0x00000002U),
153     // .. .. .. FINISH: CHECK PLL STATUS
154     // .. .. .. START: REMOVE PLL BY PASS
155     // .. .. .. PLL_BYPASS_FORCE = 0
156     // .. .. .. ==> 0XF8000104[4:4] = 0x00000000U
157     // .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
158     // .. .. ..
159     EMIT_MASKWRITE(0XF8000104, 0x00000010U ,0x00000000U),
160     // .. .. .. FINISH: REMOVE PLL BY PASS
161     // .. .. .. DDR_3XCLKACT = 0x1
162     // .. .. .. ==> 0XF8000124[0:0] = 0x00000001U
163     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
164     // .. .. .. DDR_2XCLKACT = 0x1
165     // .. .. .. ==> 0XF8000124[1:1] = 0x00000001U
166     // .. .. ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
167     // .. .. .. DDR_3XCLK_DIVISOR = 0x2
168     // .. .. .. ==> 0XF8000124[25:20] = 0x00000002U
169     // .. .. ..     ==> MASK : 0x03F00000U    VAL : 0x00200000U
170     // .. .. .. DDR_2XCLK_DIVISOR = 0x3
171     // .. .. .. ==> 0XF8000124[31:26] = 0x00000003U
172     // .. .. ..     ==> MASK : 0xFC000000U    VAL : 0x0C000000U
173     // .. .. ..
174     EMIT_MASKWRITE(0XF8000124, 0xFFF00003U ,0x0C200003U),
175     // .. .. FINISH: DDR PLL INIT
176     // .. .. START: IO PLL INIT
177     // .. .. PLL_RES = 0xc
178     // .. .. ==> 0XF8000118[7:4] = 0x0000000CU
179     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x000000C0U
180     // .. .. PLL_CP = 0x2
181     // .. .. ==> 0XF8000118[11:8] = 0x00000002U
182     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000200U
183     // .. .. LOCK_CNT = 0x145
184     // .. .. ==> 0XF8000118[21:12] = 0x00000145U
185     // .. ..     ==> MASK : 0x003FF000U    VAL : 0x00145000U
186     // .. ..
187     EMIT_MASKWRITE(0XF8000118, 0x003FFFF0U ,0x001452C0U),
188     // .. .. .. START: UPDATE FB_DIV
189     // .. .. .. PLL_FDIV = 0x1e
190     // .. .. .. ==> 0XF8000108[18:12] = 0x0000001EU
191     // .. .. ..     ==> MASK : 0x0007F000U    VAL : 0x0001E000U
192     // .. .. ..
193     EMIT_MASKWRITE(0XF8000108, 0x0007F000U ,0x0001E000U),
194     // .. .. .. FINISH: UPDATE FB_DIV
195     // .. .. .. START: BY PASS PLL
196     // .. .. .. PLL_BYPASS_FORCE = 1
197     // .. .. .. ==> 0XF8000108[4:4] = 0x00000001U
198     // .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
199     // .. .. ..
200     EMIT_MASKWRITE(0XF8000108, 0x00000010U ,0x00000010U),
201     // .. .. .. FINISH: BY PASS PLL
202     // .. .. .. START: ASSERT RESET
203     // .. .. .. PLL_RESET = 1
204     // .. .. .. ==> 0XF8000108[0:0] = 0x00000001U
205     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
206     // .. .. ..
207     EMIT_MASKWRITE(0XF8000108, 0x00000001U ,0x00000001U),
208     // .. .. .. FINISH: ASSERT RESET
209     // .. .. .. START: DEASSERT RESET
210     // .. .. .. PLL_RESET = 0
211     // .. .. .. ==> 0XF8000108[0:0] = 0x00000000U
212     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
213     // .. .. ..
214     EMIT_MASKWRITE(0XF8000108, 0x00000001U ,0x00000000U),
215     // .. .. .. FINISH: DEASSERT RESET
216     // .. .. .. START: CHECK PLL STATUS
217     // .. .. .. IO_PLL_LOCK = 1
218     // .. .. .. ==> 0XF800010C[2:2] = 0x00000001U
219     // .. .. ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
220     // .. .. ..
221     EMIT_MASKPOLL(0XF800010C, 0x00000004U),
222     // .. .. .. FINISH: CHECK PLL STATUS
223     // .. .. .. START: REMOVE PLL BY PASS
224     // .. .. .. PLL_BYPASS_FORCE = 0
225     // .. .. .. ==> 0XF8000108[4:4] = 0x00000000U
226     // .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
227     // .. .. ..
228     EMIT_MASKWRITE(0XF8000108, 0x00000010U ,0x00000000U),
229     // .. .. .. FINISH: REMOVE PLL BY PASS
230     // .. .. FINISH: IO PLL INIT
231     // .. FINISH: PLL SLCR REGISTERS
232     // .. START: LOCK IT BACK
233     // .. LOCK_KEY = 0X767B
234     // .. ==> 0XF8000004[15:0] = 0x0000767BU
235     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000767BU
236     // ..
237     EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU),
238     // .. FINISH: LOCK IT BACK
239     // FINISH: top
240     //
241     EMIT_EXIT(),
242 
243     //
244 };
245 
246 unsigned long ps7_clock_init_data_3_0[] = {
247     // START: top
248     // .. START: SLCR SETTINGS
249     // .. UNLOCK_KEY = 0XDF0D
250     // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
251     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000DF0DU
252     // ..
253     EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU),
254     // .. FINISH: SLCR SETTINGS
255     // .. START: CLOCK CONTROL SLCR REGISTERS
256     // .. CLKACT = 0x1
257     // .. ==> 0XF8000128[0:0] = 0x00000001U
258     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
259     // .. DIVISOR0 = 0x23
260     // .. ==> 0XF8000128[13:8] = 0x00000023U
261     // ..     ==> MASK : 0x00003F00U    VAL : 0x00002300U
262     // .. DIVISOR1 = 0x3
263     // .. ==> 0XF8000128[25:20] = 0x00000003U
264     // ..     ==> MASK : 0x03F00000U    VAL : 0x00300000U
265     // ..
266     EMIT_MASKWRITE(0XF8000128, 0x03F03F01U ,0x00302301U),
267     // .. CLKACT = 0x1
268     // .. ==> 0XF8000138[0:0] = 0x00000001U
269     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
270     // .. SRCSEL = 0x0
271     // .. ==> 0XF8000138[4:4] = 0x00000000U
272     // ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
273     // ..
274     EMIT_MASKWRITE(0XF8000138, 0x00000011U ,0x00000001U),
275     // .. CLKACT = 0x1
276     // .. ==> 0XF8000140[0:0] = 0x00000001U
277     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
278     // .. SRCSEL = 0x0
279     // .. ==> 0XF8000140[6:4] = 0x00000000U
280     // ..     ==> MASK : 0x00000070U    VAL : 0x00000000U
281     // .. DIVISOR = 0x8
282     // .. ==> 0XF8000140[13:8] = 0x00000008U
283     // ..     ==> MASK : 0x00003F00U    VAL : 0x00000800U
284     // .. DIVISOR1 = 0x5
285     // .. ==> 0XF8000140[25:20] = 0x00000005U
286     // ..     ==> MASK : 0x03F00000U    VAL : 0x00500000U
287     // ..
288     EMIT_MASKWRITE(0XF8000140, 0x03F03F71U ,0x00500801U),
289     // .. CLKACT = 0x1
290     // .. ==> 0XF800014C[0:0] = 0x00000001U
291     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
292     // .. SRCSEL = 0x0
293     // .. ==> 0XF800014C[5:4] = 0x00000000U
294     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
295     // .. DIVISOR = 0x5
296     // .. ==> 0XF800014C[13:8] = 0x00000005U
297     // ..     ==> MASK : 0x00003F00U    VAL : 0x00000500U
298     // ..
299     EMIT_MASKWRITE(0XF800014C, 0x00003F31U ,0x00000501U),
300     // .. CLKACT0 = 0x1
301     // .. ==> 0XF8000150[0:0] = 0x00000001U
302     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
303     // .. CLKACT1 = 0x0
304     // .. ==> 0XF8000150[1:1] = 0x00000000U
305     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
306     // .. SRCSEL = 0x0
307     // .. ==> 0XF8000150[5:4] = 0x00000000U
308     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
309     // .. DIVISOR = 0x14
310     // .. ==> 0XF8000150[13:8] = 0x00000014U
311     // ..     ==> MASK : 0x00003F00U    VAL : 0x00001400U
312     // ..
313     EMIT_MASKWRITE(0XF8000150, 0x00003F33U ,0x00001401U),
314     // .. CLKACT0 = 0x0
315     // .. ==> 0XF8000154[0:0] = 0x00000000U
316     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
317     // .. CLKACT1 = 0x1
318     // .. ==> 0XF8000154[1:1] = 0x00000001U
319     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
320     // .. SRCSEL = 0x0
321     // .. ==> 0XF8000154[5:4] = 0x00000000U
322     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
323     // .. DIVISOR = 0x14
324     // .. ==> 0XF8000154[13:8] = 0x00000014U
325     // ..     ==> MASK : 0x00003F00U    VAL : 0x00001400U
326     // ..
327     EMIT_MASKWRITE(0XF8000154, 0x00003F33U ,0x00001402U),
328     // .. CLKACT = 0x1
329     // .. ==> 0XF8000168[0:0] = 0x00000001U
330     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
331     // .. SRCSEL = 0x0
332     // .. ==> 0XF8000168[5:4] = 0x00000000U
333     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
334     // .. DIVISOR = 0x5
335     // .. ==> 0XF8000168[13:8] = 0x00000005U
336     // ..     ==> MASK : 0x00003F00U    VAL : 0x00000500U
337     // ..
338     EMIT_MASKWRITE(0XF8000168, 0x00003F31U ,0x00000501U),
339     // .. SRCSEL = 0x0
340     // .. ==> 0XF8000170[5:4] = 0x00000000U
341     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
342     // .. DIVISOR0 = 0x14
343     // .. ==> 0XF8000170[13:8] = 0x00000014U
344     // ..     ==> MASK : 0x00003F00U    VAL : 0x00001400U
345     // .. DIVISOR1 = 0x1
346     // .. ==> 0XF8000170[25:20] = 0x00000001U
347     // ..     ==> MASK : 0x03F00000U    VAL : 0x00100000U
348     // ..
349     EMIT_MASKWRITE(0XF8000170, 0x03F03F30U ,0x00101400U),
350     // .. SRCSEL = 0x0
351     // .. ==> 0XF8000180[5:4] = 0x00000000U
352     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
353     // .. DIVISOR0 = 0x14
354     // .. ==> 0XF8000180[13:8] = 0x00000014U
355     // ..     ==> MASK : 0x00003F00U    VAL : 0x00001400U
356     // .. DIVISOR1 = 0x1
357     // .. ==> 0XF8000180[25:20] = 0x00000001U
358     // ..     ==> MASK : 0x03F00000U    VAL : 0x00100000U
359     // ..
360     EMIT_MASKWRITE(0XF8000180, 0x03F03F30U ,0x00101400U),
361     // .. SRCSEL = 0x0
362     // .. ==> 0XF8000190[5:4] = 0x00000000U
363     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
364     // .. DIVISOR0 = 0x14
365     // .. ==> 0XF8000190[13:8] = 0x00000014U
366     // ..     ==> MASK : 0x00003F00U    VAL : 0x00001400U
367     // .. DIVISOR1 = 0x1
368     // .. ==> 0XF8000190[25:20] = 0x00000001U
369     // ..     ==> MASK : 0x03F00000U    VAL : 0x00100000U
370     // ..
371     EMIT_MASKWRITE(0XF8000190, 0x03F03F30U ,0x00101400U),
372     // .. SRCSEL = 0x0
373     // .. ==> 0XF80001A0[5:4] = 0x00000000U
374     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
375     // .. DIVISOR0 = 0x14
376     // .. ==> 0XF80001A0[13:8] = 0x00000014U
377     // ..     ==> MASK : 0x00003F00U    VAL : 0x00001400U
378     // .. DIVISOR1 = 0x1
379     // .. ==> 0XF80001A0[25:20] = 0x00000001U
380     // ..     ==> MASK : 0x03F00000U    VAL : 0x00100000U
381     // ..
382     EMIT_MASKWRITE(0XF80001A0, 0x03F03F30U ,0x00101400U),
383     // .. CLK_621_TRUE = 0x1
384     // .. ==> 0XF80001C4[0:0] = 0x00000001U
385     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
386     // ..
387     EMIT_MASKWRITE(0XF80001C4, 0x00000001U ,0x00000001U),
388     // .. DMA_CPU_2XCLKACT = 0x1
389     // .. ==> 0XF800012C[0:0] = 0x00000001U
390     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
391     // .. USB0_CPU_1XCLKACT = 0x1
392     // .. ==> 0XF800012C[2:2] = 0x00000001U
393     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
394     // .. USB1_CPU_1XCLKACT = 0x1
395     // .. ==> 0XF800012C[3:3] = 0x00000001U
396     // ..     ==> MASK : 0x00000008U    VAL : 0x00000008U
397     // .. GEM0_CPU_1XCLKACT = 0x1
398     // .. ==> 0XF800012C[6:6] = 0x00000001U
399     // ..     ==> MASK : 0x00000040U    VAL : 0x00000040U
400     // .. GEM1_CPU_1XCLKACT = 0x0
401     // .. ==> 0XF800012C[7:7] = 0x00000000U
402     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
403     // .. SDI0_CPU_1XCLKACT = 0x1
404     // .. ==> 0XF800012C[10:10] = 0x00000001U
405     // ..     ==> MASK : 0x00000400U    VAL : 0x00000400U
406     // .. SDI1_CPU_1XCLKACT = 0x0
407     // .. ==> 0XF800012C[11:11] = 0x00000000U
408     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
409     // .. SPI0_CPU_1XCLKACT = 0x0
410     // .. ==> 0XF800012C[14:14] = 0x00000000U
411     // ..     ==> MASK : 0x00004000U    VAL : 0x00000000U
412     // .. SPI1_CPU_1XCLKACT = 0x0
413     // .. ==> 0XF800012C[15:15] = 0x00000000U
414     // ..     ==> MASK : 0x00008000U    VAL : 0x00000000U
415     // .. CAN0_CPU_1XCLKACT = 0x0
416     // .. ==> 0XF800012C[16:16] = 0x00000000U
417     // ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
418     // .. CAN1_CPU_1XCLKACT = 0x0
419     // .. ==> 0XF800012C[17:17] = 0x00000000U
420     // ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
421     // .. I2C0_CPU_1XCLKACT = 0x1
422     // .. ==> 0XF800012C[18:18] = 0x00000001U
423     // ..     ==> MASK : 0x00040000U    VAL : 0x00040000U
424     // .. I2C1_CPU_1XCLKACT = 0x1
425     // .. ==> 0XF800012C[19:19] = 0x00000001U
426     // ..     ==> MASK : 0x00080000U    VAL : 0x00080000U
427     // .. UART0_CPU_1XCLKACT = 0x0
428     // .. ==> 0XF800012C[20:20] = 0x00000000U
429     // ..     ==> MASK : 0x00100000U    VAL : 0x00000000U
430     // .. UART1_CPU_1XCLKACT = 0x1
431     // .. ==> 0XF800012C[21:21] = 0x00000001U
432     // ..     ==> MASK : 0x00200000U    VAL : 0x00200000U
433     // .. GPIO_CPU_1XCLKACT = 0x1
434     // .. ==> 0XF800012C[22:22] = 0x00000001U
435     // ..     ==> MASK : 0x00400000U    VAL : 0x00400000U
436     // .. LQSPI_CPU_1XCLKACT = 0x1
437     // .. ==> 0XF800012C[23:23] = 0x00000001U
438     // ..     ==> MASK : 0x00800000U    VAL : 0x00800000U
439     // .. SMC_CPU_1XCLKACT = 0x1
440     // .. ==> 0XF800012C[24:24] = 0x00000001U
441     // ..     ==> MASK : 0x01000000U    VAL : 0x01000000U
442     // ..
443     EMIT_MASKWRITE(0XF800012C, 0x01FFCCCDU ,0x01EC044DU),
444     // .. FINISH: CLOCK CONTROL SLCR REGISTERS
445     // .. START: THIS SHOULD BE BLANK
446     // .. FINISH: THIS SHOULD BE BLANK
447     // .. START: LOCK IT BACK
448     // .. LOCK_KEY = 0X767B
449     // .. ==> 0XF8000004[15:0] = 0x0000767BU
450     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000767BU
451     // ..
452     EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU),
453     // .. FINISH: LOCK IT BACK
454     // FINISH: top
455     //
456     EMIT_EXIT(),
457 
458     //
459 };
460 
461 unsigned long ps7_ddr_init_data_3_0[] = {
462     // START: top
463     // .. START: DDR INITIALIZATION
464     // .. .. START: LOCK DDR
465     // .. .. reg_ddrc_soft_rstb = 0
466     // .. .. ==> 0XF8006000[0:0] = 0x00000000U
467     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
468     // .. .. reg_ddrc_powerdown_en = 0x0
469     // .. .. ==> 0XF8006000[1:1] = 0x00000000U
470     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
471     // .. .. reg_ddrc_data_bus_width = 0x0
472     // .. .. ==> 0XF8006000[3:2] = 0x00000000U
473     // .. ..     ==> MASK : 0x0000000CU    VAL : 0x00000000U
474     // .. .. reg_ddrc_burst8_refresh = 0x0
475     // .. .. ==> 0XF8006000[6:4] = 0x00000000U
476     // .. ..     ==> MASK : 0x00000070U    VAL : 0x00000000U
477     // .. .. reg_ddrc_rdwr_idle_gap = 0x1
478     // .. .. ==> 0XF8006000[13:7] = 0x00000001U
479     // .. ..     ==> MASK : 0x00003F80U    VAL : 0x00000080U
480     // .. .. reg_ddrc_dis_rd_bypass = 0x0
481     // .. .. ==> 0XF8006000[14:14] = 0x00000000U
482     // .. ..     ==> MASK : 0x00004000U    VAL : 0x00000000U
483     // .. .. reg_ddrc_dis_act_bypass = 0x0
484     // .. .. ==> 0XF8006000[15:15] = 0x00000000U
485     // .. ..     ==> MASK : 0x00008000U    VAL : 0x00000000U
486     // .. .. reg_ddrc_dis_auto_refresh = 0x0
487     // .. .. ==> 0XF8006000[16:16] = 0x00000000U
488     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
489     // .. ..
490     EMIT_MASKWRITE(0XF8006000, 0x0001FFFFU ,0x00000080U),
491     // .. .. FINISH: LOCK DDR
492     // .. .. reg_ddrc_t_rfc_nom_x32 = 0x81
493     // .. .. ==> 0XF8006004[11:0] = 0x00000081U
494     // .. ..     ==> MASK : 0x00000FFFU    VAL : 0x00000081U
495     // .. .. reserved_reg_ddrc_active_ranks = 0x1
496     // .. .. ==> 0XF8006004[13:12] = 0x00000001U
497     // .. ..     ==> MASK : 0x00003000U    VAL : 0x00001000U
498     // .. .. reg_ddrc_addrmap_cs_bit0 = 0x0
499     // .. .. ==> 0XF8006004[18:14] = 0x00000000U
500     // .. ..     ==> MASK : 0x0007C000U    VAL : 0x00000000U
501     // .. ..
502     EMIT_MASKWRITE(0XF8006004, 0x0007FFFFU ,0x00001081U),
503     // .. .. reg_ddrc_hpr_min_non_critical_x32 = 0xf
504     // .. .. ==> 0XF8006008[10:0] = 0x0000000FU
505     // .. ..     ==> MASK : 0x000007FFU    VAL : 0x0000000FU
506     // .. .. reg_ddrc_hpr_max_starve_x32 = 0xf
507     // .. .. ==> 0XF8006008[21:11] = 0x0000000FU
508     // .. ..     ==> MASK : 0x003FF800U    VAL : 0x00007800U
509     // .. .. reg_ddrc_hpr_xact_run_length = 0xf
510     // .. .. ==> 0XF8006008[25:22] = 0x0000000FU
511     // .. ..     ==> MASK : 0x03C00000U    VAL : 0x03C00000U
512     // .. ..
513     EMIT_MASKWRITE(0XF8006008, 0x03FFFFFFU ,0x03C0780FU),
514     // .. .. reg_ddrc_lpr_min_non_critical_x32 = 0x1
515     // .. .. ==> 0XF800600C[10:0] = 0x00000001U
516     // .. ..     ==> MASK : 0x000007FFU    VAL : 0x00000001U
517     // .. .. reg_ddrc_lpr_max_starve_x32 = 0x2
518     // .. .. ==> 0XF800600C[21:11] = 0x00000002U
519     // .. ..     ==> MASK : 0x003FF800U    VAL : 0x00001000U
520     // .. .. reg_ddrc_lpr_xact_run_length = 0x8
521     // .. .. ==> 0XF800600C[25:22] = 0x00000008U
522     // .. ..     ==> MASK : 0x03C00000U    VAL : 0x02000000U
523     // .. ..
524     EMIT_MASKWRITE(0XF800600C, 0x03FFFFFFU ,0x02001001U),
525     // .. .. reg_ddrc_w_min_non_critical_x32 = 0x1
526     // .. .. ==> 0XF8006010[10:0] = 0x00000001U
527     // .. ..     ==> MASK : 0x000007FFU    VAL : 0x00000001U
528     // .. .. reg_ddrc_w_xact_run_length = 0x8
529     // .. .. ==> 0XF8006010[14:11] = 0x00000008U
530     // .. ..     ==> MASK : 0x00007800U    VAL : 0x00004000U
531     // .. .. reg_ddrc_w_max_starve_x32 = 0x2
532     // .. .. ==> 0XF8006010[25:15] = 0x00000002U
533     // .. ..     ==> MASK : 0x03FF8000U    VAL : 0x00010000U
534     // .. ..
535     EMIT_MASKWRITE(0XF8006010, 0x03FFFFFFU ,0x00014001U),
536     // .. .. reg_ddrc_t_rc = 0x1b
537     // .. .. ==> 0XF8006014[5:0] = 0x0000001BU
538     // .. ..     ==> MASK : 0x0000003FU    VAL : 0x0000001BU
539     // .. .. reg_ddrc_t_rfc_min = 0x56
540     // .. .. ==> 0XF8006014[13:6] = 0x00000056U
541     // .. ..     ==> MASK : 0x00003FC0U    VAL : 0x00001580U
542     // .. .. reg_ddrc_post_selfref_gap_x32 = 0x10
543     // .. .. ==> 0XF8006014[20:14] = 0x00000010U
544     // .. ..     ==> MASK : 0x001FC000U    VAL : 0x00040000U
545     // .. ..
546     EMIT_MASKWRITE(0XF8006014, 0x001FFFFFU ,0x0004159BU),
547     // .. .. reg_ddrc_wr2pre = 0x12
548     // .. .. ==> 0XF8006018[4:0] = 0x00000012U
549     // .. ..     ==> MASK : 0x0000001FU    VAL : 0x00000012U
550     // .. .. reg_ddrc_powerdown_to_x32 = 0x6
551     // .. .. ==> 0XF8006018[9:5] = 0x00000006U
552     // .. ..     ==> MASK : 0x000003E0U    VAL : 0x000000C0U
553     // .. .. reg_ddrc_t_faw = 0x10
554     // .. .. ==> 0XF8006018[15:10] = 0x00000010U
555     // .. ..     ==> MASK : 0x0000FC00U    VAL : 0x00004000U
556     // .. .. reg_ddrc_t_ras_max = 0x24
557     // .. .. ==> 0XF8006018[21:16] = 0x00000024U
558     // .. ..     ==> MASK : 0x003F0000U    VAL : 0x00240000U
559     // .. .. reg_ddrc_t_ras_min = 0x14
560     // .. .. ==> 0XF8006018[26:22] = 0x00000014U
561     // .. ..     ==> MASK : 0x07C00000U    VAL : 0x05000000U
562     // .. .. reg_ddrc_t_cke = 0x4
563     // .. .. ==> 0XF8006018[31:28] = 0x00000004U
564     // .. ..     ==> MASK : 0xF0000000U    VAL : 0x40000000U
565     // .. ..
566     EMIT_MASKWRITE(0XF8006018, 0xF7FFFFFFU ,0x452440D2U),
567     // .. .. reg_ddrc_write_latency = 0x5
568     // .. .. ==> 0XF800601C[4:0] = 0x00000005U
569     // .. ..     ==> MASK : 0x0000001FU    VAL : 0x00000005U
570     // .. .. reg_ddrc_rd2wr = 0x7
571     // .. .. ==> 0XF800601C[9:5] = 0x00000007U
572     // .. ..     ==> MASK : 0x000003E0U    VAL : 0x000000E0U
573     // .. .. reg_ddrc_wr2rd = 0xe
574     // .. .. ==> 0XF800601C[14:10] = 0x0000000EU
575     // .. ..     ==> MASK : 0x00007C00U    VAL : 0x00003800U
576     // .. .. reg_ddrc_t_xp = 0x4
577     // .. .. ==> 0XF800601C[19:15] = 0x00000004U
578     // .. ..     ==> MASK : 0x000F8000U    VAL : 0x00020000U
579     // .. .. reg_ddrc_pad_pd = 0x0
580     // .. .. ==> 0XF800601C[22:20] = 0x00000000U
581     // .. ..     ==> MASK : 0x00700000U    VAL : 0x00000000U
582     // .. .. reg_ddrc_rd2pre = 0x4
583     // .. .. ==> 0XF800601C[27:23] = 0x00000004U
584     // .. ..     ==> MASK : 0x0F800000U    VAL : 0x02000000U
585     // .. .. reg_ddrc_t_rcd = 0x7
586     // .. .. ==> 0XF800601C[31:28] = 0x00000007U
587     // .. ..     ==> MASK : 0xF0000000U    VAL : 0x70000000U
588     // .. ..
589     EMIT_MASKWRITE(0XF800601C, 0xFFFFFFFFU ,0x720238E5U),
590     // .. .. reg_ddrc_t_ccd = 0x4
591     // .. .. ==> 0XF8006020[4:2] = 0x00000004U
592     // .. ..     ==> MASK : 0x0000001CU    VAL : 0x00000010U
593     // .. .. reg_ddrc_t_rrd = 0x4
594     // .. .. ==> 0XF8006020[7:5] = 0x00000004U
595     // .. ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
596     // .. .. reg_ddrc_refresh_margin = 0x2
597     // .. .. ==> 0XF8006020[11:8] = 0x00000002U
598     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000200U
599     // .. .. reg_ddrc_t_rp = 0x7
600     // .. .. ==> 0XF8006020[15:12] = 0x00000007U
601     // .. ..     ==> MASK : 0x0000F000U    VAL : 0x00007000U
602     // .. .. reg_ddrc_refresh_to_x32 = 0x8
603     // .. .. ==> 0XF8006020[20:16] = 0x00000008U
604     // .. ..     ==> MASK : 0x001F0000U    VAL : 0x00080000U
605     // .. .. reg_ddrc_mobile = 0x0
606     // .. .. ==> 0XF8006020[22:22] = 0x00000000U
607     // .. ..     ==> MASK : 0x00400000U    VAL : 0x00000000U
608     // .. .. reg_ddrc_en_dfi_dram_clk_disable = 0x0
609     // .. .. ==> 0XF8006020[23:23] = 0x00000000U
610     // .. ..     ==> MASK : 0x00800000U    VAL : 0x00000000U
611     // .. .. reg_ddrc_read_latency = 0x7
612     // .. .. ==> 0XF8006020[28:24] = 0x00000007U
613     // .. ..     ==> MASK : 0x1F000000U    VAL : 0x07000000U
614     // .. .. reg_phy_mode_ddr1_ddr2 = 0x1
615     // .. .. ==> 0XF8006020[29:29] = 0x00000001U
616     // .. ..     ==> MASK : 0x20000000U    VAL : 0x20000000U
617     // .. .. reg_ddrc_dis_pad_pd = 0x0
618     // .. .. ==> 0XF8006020[30:30] = 0x00000000U
619     // .. ..     ==> MASK : 0x40000000U    VAL : 0x00000000U
620     // .. ..
621     EMIT_MASKWRITE(0XF8006020, 0x7FDFFFFCU ,0x27087290U),
622     // .. .. reg_ddrc_en_2t_timing_mode = 0x0
623     // .. .. ==> 0XF8006024[0:0] = 0x00000000U
624     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
625     // .. .. reg_ddrc_prefer_write = 0x0
626     // .. .. ==> 0XF8006024[1:1] = 0x00000000U
627     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
628     // .. .. reg_ddrc_mr_wr = 0x0
629     // .. .. ==> 0XF8006024[6:6] = 0x00000000U
630     // .. ..     ==> MASK : 0x00000040U    VAL : 0x00000000U
631     // .. .. reg_ddrc_mr_addr = 0x0
632     // .. .. ==> 0XF8006024[8:7] = 0x00000000U
633     // .. ..     ==> MASK : 0x00000180U    VAL : 0x00000000U
634     // .. .. reg_ddrc_mr_data = 0x0
635     // .. .. ==> 0XF8006024[24:9] = 0x00000000U
636     // .. ..     ==> MASK : 0x01FFFE00U    VAL : 0x00000000U
637     // .. .. ddrc_reg_mr_wr_busy = 0x0
638     // .. .. ==> 0XF8006024[25:25] = 0x00000000U
639     // .. ..     ==> MASK : 0x02000000U    VAL : 0x00000000U
640     // .. .. reg_ddrc_mr_type = 0x0
641     // .. .. ==> 0XF8006024[26:26] = 0x00000000U
642     // .. ..     ==> MASK : 0x04000000U    VAL : 0x00000000U
643     // .. .. reg_ddrc_mr_rdata_valid = 0x0
644     // .. .. ==> 0XF8006024[27:27] = 0x00000000U
645     // .. ..     ==> MASK : 0x08000000U    VAL : 0x00000000U
646     // .. ..
647     EMIT_MASKWRITE(0XF8006024, 0x0FFFFFC3U ,0x00000000U),
648     // .. .. reg_ddrc_final_wait_x32 = 0x7
649     // .. .. ==> 0XF8006028[6:0] = 0x00000007U
650     // .. ..     ==> MASK : 0x0000007FU    VAL : 0x00000007U
651     // .. .. reg_ddrc_pre_ocd_x32 = 0x0
652     // .. .. ==> 0XF8006028[10:7] = 0x00000000U
653     // .. ..     ==> MASK : 0x00000780U    VAL : 0x00000000U
654     // .. .. reg_ddrc_t_mrd = 0x4
655     // .. .. ==> 0XF8006028[13:11] = 0x00000004U
656     // .. ..     ==> MASK : 0x00003800U    VAL : 0x00002000U
657     // .. ..
658     EMIT_MASKWRITE(0XF8006028, 0x00003FFFU ,0x00002007U),
659     // .. .. reg_ddrc_emr2 = 0x8
660     // .. .. ==> 0XF800602C[15:0] = 0x00000008U
661     // .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000008U
662     // .. .. reg_ddrc_emr3 = 0x0
663     // .. .. ==> 0XF800602C[31:16] = 0x00000000U
664     // .. ..     ==> MASK : 0xFFFF0000U    VAL : 0x00000000U
665     // .. ..
666     EMIT_MASKWRITE(0XF800602C, 0xFFFFFFFFU ,0x00000008U),
667     // .. .. reg_ddrc_mr = 0x930
668     // .. .. ==> 0XF8006030[15:0] = 0x00000930U
669     // .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000930U
670     // .. .. reg_ddrc_emr = 0x4
671     // .. .. ==> 0XF8006030[31:16] = 0x00000004U
672     // .. ..     ==> MASK : 0xFFFF0000U    VAL : 0x00040000U
673     // .. ..
674     EMIT_MASKWRITE(0XF8006030, 0xFFFFFFFFU ,0x00040930U),
675     // .. .. reg_ddrc_burst_rdwr = 0x4
676     // .. .. ==> 0XF8006034[3:0] = 0x00000004U
677     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000004U
678     // .. .. reg_ddrc_pre_cke_x1024 = 0x105
679     // .. .. ==> 0XF8006034[13:4] = 0x00000105U
680     // .. ..     ==> MASK : 0x00003FF0U    VAL : 0x00001050U
681     // .. .. reg_ddrc_post_cke_x1024 = 0x1
682     // .. .. ==> 0XF8006034[25:16] = 0x00000001U
683     // .. ..     ==> MASK : 0x03FF0000U    VAL : 0x00010000U
684     // .. .. reg_ddrc_burstchop = 0x0
685     // .. .. ==> 0XF8006034[28:28] = 0x00000000U
686     // .. ..     ==> MASK : 0x10000000U    VAL : 0x00000000U
687     // .. ..
688     EMIT_MASKWRITE(0XF8006034, 0x13FF3FFFU ,0x00011054U),
689     // .. .. reg_ddrc_force_low_pri_n = 0x0
690     // .. .. ==> 0XF8006038[0:0] = 0x00000000U
691     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
692     // .. .. reg_ddrc_dis_dq = 0x0
693     // .. .. ==> 0XF8006038[1:1] = 0x00000000U
694     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
695     // .. ..
696     EMIT_MASKWRITE(0XF8006038, 0x00000003U ,0x00000000U),
697     // .. .. reg_ddrc_addrmap_bank_b0 = 0x7
698     // .. .. ==> 0XF800603C[3:0] = 0x00000007U
699     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000007U
700     // .. .. reg_ddrc_addrmap_bank_b1 = 0x7
701     // .. .. ==> 0XF800603C[7:4] = 0x00000007U
702     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000070U
703     // .. .. reg_ddrc_addrmap_bank_b2 = 0x7
704     // .. .. ==> 0XF800603C[11:8] = 0x00000007U
705     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000700U
706     // .. .. reg_ddrc_addrmap_col_b5 = 0x0
707     // .. .. ==> 0XF800603C[15:12] = 0x00000000U
708     // .. ..     ==> MASK : 0x0000F000U    VAL : 0x00000000U
709     // .. .. reg_ddrc_addrmap_col_b6 = 0x0
710     // .. .. ==> 0XF800603C[19:16] = 0x00000000U
711     // .. ..     ==> MASK : 0x000F0000U    VAL : 0x00000000U
712     // .. ..
713     EMIT_MASKWRITE(0XF800603C, 0x000FFFFFU ,0x00000777U),
714     // .. .. reg_ddrc_addrmap_col_b2 = 0x0
715     // .. .. ==> 0XF8006040[3:0] = 0x00000000U
716     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000000U
717     // .. .. reg_ddrc_addrmap_col_b3 = 0x0
718     // .. .. ==> 0XF8006040[7:4] = 0x00000000U
719     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000000U
720     // .. .. reg_ddrc_addrmap_col_b4 = 0x0
721     // .. .. ==> 0XF8006040[11:8] = 0x00000000U
722     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000000U
723     // .. .. reg_ddrc_addrmap_col_b7 = 0x0
724     // .. .. ==> 0XF8006040[15:12] = 0x00000000U
725     // .. ..     ==> MASK : 0x0000F000U    VAL : 0x00000000U
726     // .. .. reg_ddrc_addrmap_col_b8 = 0x0
727     // .. .. ==> 0XF8006040[19:16] = 0x00000000U
728     // .. ..     ==> MASK : 0x000F0000U    VAL : 0x00000000U
729     // .. .. reg_ddrc_addrmap_col_b9 = 0xf
730     // .. .. ==> 0XF8006040[23:20] = 0x0000000FU
731     // .. ..     ==> MASK : 0x00F00000U    VAL : 0x00F00000U
732     // .. .. reg_ddrc_addrmap_col_b10 = 0xf
733     // .. .. ==> 0XF8006040[27:24] = 0x0000000FU
734     // .. ..     ==> MASK : 0x0F000000U    VAL : 0x0F000000U
735     // .. .. reg_ddrc_addrmap_col_b11 = 0xf
736     // .. .. ==> 0XF8006040[31:28] = 0x0000000FU
737     // .. ..     ==> MASK : 0xF0000000U    VAL : 0xF0000000U
738     // .. ..
739     EMIT_MASKWRITE(0XF8006040, 0xFFFFFFFFU ,0xFFF00000U),
740     // .. .. reg_ddrc_addrmap_row_b0 = 0x6
741     // .. .. ==> 0XF8006044[3:0] = 0x00000006U
742     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000006U
743     // .. .. reg_ddrc_addrmap_row_b1 = 0x6
744     // .. .. ==> 0XF8006044[7:4] = 0x00000006U
745     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000060U
746     // .. .. reg_ddrc_addrmap_row_b2_11 = 0x6
747     // .. .. ==> 0XF8006044[11:8] = 0x00000006U
748     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000600U
749     // .. .. reg_ddrc_addrmap_row_b12 = 0x6
750     // .. .. ==> 0XF8006044[15:12] = 0x00000006U
751     // .. ..     ==> MASK : 0x0000F000U    VAL : 0x00006000U
752     // .. .. reg_ddrc_addrmap_row_b13 = 0x6
753     // .. .. ==> 0XF8006044[19:16] = 0x00000006U
754     // .. ..     ==> MASK : 0x000F0000U    VAL : 0x00060000U
755     // .. .. reg_ddrc_addrmap_row_b14 = 0x6
756     // .. .. ==> 0XF8006044[23:20] = 0x00000006U
757     // .. ..     ==> MASK : 0x00F00000U    VAL : 0x00600000U
758     // .. .. reg_ddrc_addrmap_row_b15 = 0xf
759     // .. .. ==> 0XF8006044[27:24] = 0x0000000FU
760     // .. ..     ==> MASK : 0x0F000000U    VAL : 0x0F000000U
761     // .. ..
762     EMIT_MASKWRITE(0XF8006044, 0x0FFFFFFFU ,0x0F666666U),
763     // .. .. reg_phy_rd_local_odt = 0x0
764     // .. .. ==> 0XF8006048[13:12] = 0x00000000U
765     // .. ..     ==> MASK : 0x00003000U    VAL : 0x00000000U
766     // .. .. reg_phy_wr_local_odt = 0x3
767     // .. .. ==> 0XF8006048[15:14] = 0x00000003U
768     // .. ..     ==> MASK : 0x0000C000U    VAL : 0x0000C000U
769     // .. .. reg_phy_idle_local_odt = 0x3
770     // .. .. ==> 0XF8006048[17:16] = 0x00000003U
771     // .. ..     ==> MASK : 0x00030000U    VAL : 0x00030000U
772     // .. ..
773     EMIT_MASKWRITE(0XF8006048, 0x0003F000U ,0x0003C000U),
774     // .. .. reg_phy_rd_cmd_to_data = 0x0
775     // .. .. ==> 0XF8006050[3:0] = 0x00000000U
776     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000000U
777     // .. .. reg_phy_wr_cmd_to_data = 0x0
778     // .. .. ==> 0XF8006050[7:4] = 0x00000000U
779     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000000U
780     // .. .. reg_phy_rdc_we_to_re_delay = 0x8
781     // .. .. ==> 0XF8006050[11:8] = 0x00000008U
782     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000800U
783     // .. .. reg_phy_rdc_fifo_rst_disable = 0x0
784     // .. .. ==> 0XF8006050[15:15] = 0x00000000U
785     // .. ..     ==> MASK : 0x00008000U    VAL : 0x00000000U
786     // .. .. reg_phy_use_fixed_re = 0x1
787     // .. .. ==> 0XF8006050[16:16] = 0x00000001U
788     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00010000U
789     // .. .. reg_phy_rdc_fifo_rst_err_cnt_clr = 0x0
790     // .. .. ==> 0XF8006050[17:17] = 0x00000000U
791     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
792     // .. .. reg_phy_dis_phy_ctrl_rstn = 0x0
793     // .. .. ==> 0XF8006050[18:18] = 0x00000000U
794     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
795     // .. .. reg_phy_clk_stall_level = 0x0
796     // .. .. ==> 0XF8006050[19:19] = 0x00000000U
797     // .. ..     ==> MASK : 0x00080000U    VAL : 0x00000000U
798     // .. .. reg_phy_gatelvl_num_of_dq0 = 0x7
799     // .. .. ==> 0XF8006050[27:24] = 0x00000007U
800     // .. ..     ==> MASK : 0x0F000000U    VAL : 0x07000000U
801     // .. .. reg_phy_wrlvl_num_of_dq0 = 0x7
802     // .. .. ==> 0XF8006050[31:28] = 0x00000007U
803     // .. ..     ==> MASK : 0xF0000000U    VAL : 0x70000000U
804     // .. ..
805     EMIT_MASKWRITE(0XF8006050, 0xFF0F8FFFU ,0x77010800U),
806     // .. .. reg_ddrc_dis_dll_calib = 0x0
807     // .. .. ==> 0XF8006058[16:16] = 0x00000000U
808     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
809     // .. ..
810     EMIT_MASKWRITE(0XF8006058, 0x00010000U ,0x00000000U),
811     // .. .. reg_ddrc_rd_odt_delay = 0x3
812     // .. .. ==> 0XF800605C[3:0] = 0x00000003U
813     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000003U
814     // .. .. reg_ddrc_wr_odt_delay = 0x0
815     // .. .. ==> 0XF800605C[7:4] = 0x00000000U
816     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000000U
817     // .. .. reg_ddrc_rd_odt_hold = 0x0
818     // .. .. ==> 0XF800605C[11:8] = 0x00000000U
819     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000000U
820     // .. .. reg_ddrc_wr_odt_hold = 0x5
821     // .. .. ==> 0XF800605C[15:12] = 0x00000005U
822     // .. ..     ==> MASK : 0x0000F000U    VAL : 0x00005000U
823     // .. ..
824     EMIT_MASKWRITE(0XF800605C, 0x0000FFFFU ,0x00005003U),
825     // .. .. reg_ddrc_pageclose = 0x0
826     // .. .. ==> 0XF8006060[0:0] = 0x00000000U
827     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
828     // .. .. reg_ddrc_lpr_num_entries = 0x1f
829     // .. .. ==> 0XF8006060[6:1] = 0x0000001FU
830     // .. ..     ==> MASK : 0x0000007EU    VAL : 0x0000003EU
831     // .. .. reg_ddrc_auto_pre_en = 0x0
832     // .. .. ==> 0XF8006060[7:7] = 0x00000000U
833     // .. ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
834     // .. .. reg_ddrc_refresh_update_level = 0x0
835     // .. .. ==> 0XF8006060[8:8] = 0x00000000U
836     // .. ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
837     // .. .. reg_ddrc_dis_wc = 0x0
838     // .. .. ==> 0XF8006060[9:9] = 0x00000000U
839     // .. ..     ==> MASK : 0x00000200U    VAL : 0x00000000U
840     // .. .. reg_ddrc_dis_collision_page_opt = 0x0
841     // .. .. ==> 0XF8006060[10:10] = 0x00000000U
842     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
843     // .. .. reg_ddrc_selfref_en = 0x0
844     // .. .. ==> 0XF8006060[12:12] = 0x00000000U
845     // .. ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
846     // .. ..
847     EMIT_MASKWRITE(0XF8006060, 0x000017FFU ,0x0000003EU),
848     // .. .. reg_ddrc_go2critical_hysteresis = 0x0
849     // .. .. ==> 0XF8006064[12:5] = 0x00000000U
850     // .. ..     ==> MASK : 0x00001FE0U    VAL : 0x00000000U
851     // .. .. reg_arb_go2critical_en = 0x1
852     // .. .. ==> 0XF8006064[17:17] = 0x00000001U
853     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00020000U
854     // .. ..
855     EMIT_MASKWRITE(0XF8006064, 0x00021FE0U ,0x00020000U),
856     // .. .. reg_ddrc_wrlvl_ww = 0x41
857     // .. .. ==> 0XF8006068[7:0] = 0x00000041U
858     // .. ..     ==> MASK : 0x000000FFU    VAL : 0x00000041U
859     // .. .. reg_ddrc_rdlvl_rr = 0x41
860     // .. .. ==> 0XF8006068[15:8] = 0x00000041U
861     // .. ..     ==> MASK : 0x0000FF00U    VAL : 0x00004100U
862     // .. .. reg_ddrc_dfi_t_wlmrd = 0x28
863     // .. .. ==> 0XF8006068[25:16] = 0x00000028U
864     // .. ..     ==> MASK : 0x03FF0000U    VAL : 0x00280000U
865     // .. ..
866     EMIT_MASKWRITE(0XF8006068, 0x03FFFFFFU ,0x00284141U),
867     // .. .. dfi_t_ctrlupd_interval_min_x1024 = 0x10
868     // .. .. ==> 0XF800606C[7:0] = 0x00000010U
869     // .. ..     ==> MASK : 0x000000FFU    VAL : 0x00000010U
870     // .. .. dfi_t_ctrlupd_interval_max_x1024 = 0x16
871     // .. .. ==> 0XF800606C[15:8] = 0x00000016U
872     // .. ..     ==> MASK : 0x0000FF00U    VAL : 0x00001600U
873     // .. ..
874     EMIT_MASKWRITE(0XF800606C, 0x0000FFFFU ,0x00001610U),
875     // .. .. reg_ddrc_dfi_t_ctrl_delay = 0x1
876     // .. .. ==> 0XF8006078[3:0] = 0x00000001U
877     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000001U
878     // .. .. reg_ddrc_dfi_t_dram_clk_disable = 0x1
879     // .. .. ==> 0XF8006078[7:4] = 0x00000001U
880     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000010U
881     // .. .. reg_ddrc_dfi_t_dram_clk_enable = 0x1
882     // .. .. ==> 0XF8006078[11:8] = 0x00000001U
883     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000100U
884     // .. .. reg_ddrc_t_cksre = 0x6
885     // .. .. ==> 0XF8006078[15:12] = 0x00000006U
886     // .. ..     ==> MASK : 0x0000F000U    VAL : 0x00006000U
887     // .. .. reg_ddrc_t_cksrx = 0x6
888     // .. .. ==> 0XF8006078[19:16] = 0x00000006U
889     // .. ..     ==> MASK : 0x000F0000U    VAL : 0x00060000U
890     // .. .. reg_ddrc_t_ckesr = 0x4
891     // .. .. ==> 0XF8006078[25:20] = 0x00000004U
892     // .. ..     ==> MASK : 0x03F00000U    VAL : 0x00400000U
893     // .. ..
894     EMIT_MASKWRITE(0XF8006078, 0x03FFFFFFU ,0x00466111U),
895     // .. .. reg_ddrc_t_ckpde = 0x2
896     // .. .. ==> 0XF800607C[3:0] = 0x00000002U
897     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000002U
898     // .. .. reg_ddrc_t_ckpdx = 0x2
899     // .. .. ==> 0XF800607C[7:4] = 0x00000002U
900     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000020U
901     // .. .. reg_ddrc_t_ckdpde = 0x2
902     // .. .. ==> 0XF800607C[11:8] = 0x00000002U
903     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000200U
904     // .. .. reg_ddrc_t_ckdpdx = 0x2
905     // .. .. ==> 0XF800607C[15:12] = 0x00000002U
906     // .. ..     ==> MASK : 0x0000F000U    VAL : 0x00002000U
907     // .. .. reg_ddrc_t_ckcsx = 0x3
908     // .. .. ==> 0XF800607C[19:16] = 0x00000003U
909     // .. ..     ==> MASK : 0x000F0000U    VAL : 0x00030000U
910     // .. ..
911     EMIT_MASKWRITE(0XF800607C, 0x000FFFFFU ,0x00032222U),
912     // .. .. reg_ddrc_dis_auto_zq = 0x0
913     // .. .. ==> 0XF80060A4[0:0] = 0x00000000U
914     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
915     // .. .. reg_ddrc_ddr3 = 0x1
916     // .. .. ==> 0XF80060A4[1:1] = 0x00000001U
917     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
918     // .. .. reg_ddrc_t_mod = 0x200
919     // .. .. ==> 0XF80060A4[11:2] = 0x00000200U
920     // .. ..     ==> MASK : 0x00000FFCU    VAL : 0x00000800U
921     // .. .. reg_ddrc_t_zq_long_nop = 0x200
922     // .. .. ==> 0XF80060A4[21:12] = 0x00000200U
923     // .. ..     ==> MASK : 0x003FF000U    VAL : 0x00200000U
924     // .. .. reg_ddrc_t_zq_short_nop = 0x40
925     // .. .. ==> 0XF80060A4[31:22] = 0x00000040U
926     // .. ..     ==> MASK : 0xFFC00000U    VAL : 0x10000000U
927     // .. ..
928     EMIT_MASKWRITE(0XF80060A4, 0xFFFFFFFFU ,0x10200802U),
929     // .. .. t_zq_short_interval_x1024 = 0xcb73
930     // .. .. ==> 0XF80060A8[19:0] = 0x0000CB73U
931     // .. ..     ==> MASK : 0x000FFFFFU    VAL : 0x0000CB73U
932     // .. .. dram_rstn_x1024 = 0x69
933     // .. .. ==> 0XF80060A8[27:20] = 0x00000069U
934     // .. ..     ==> MASK : 0x0FF00000U    VAL : 0x06900000U
935     // .. ..
936     EMIT_MASKWRITE(0XF80060A8, 0x0FFFFFFFU ,0x0690CB73U),
937     // .. .. deeppowerdown_en = 0x0
938     // .. .. ==> 0XF80060AC[0:0] = 0x00000000U
939     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
940     // .. .. deeppowerdown_to_x1024 = 0xff
941     // .. .. ==> 0XF80060AC[8:1] = 0x000000FFU
942     // .. ..     ==> MASK : 0x000001FEU    VAL : 0x000001FEU
943     // .. ..
944     EMIT_MASKWRITE(0XF80060AC, 0x000001FFU ,0x000001FEU),
945     // .. .. dfi_wrlvl_max_x1024 = 0xfff
946     // .. .. ==> 0XF80060B0[11:0] = 0x00000FFFU
947     // .. ..     ==> MASK : 0x00000FFFU    VAL : 0x00000FFFU
948     // .. .. dfi_rdlvl_max_x1024 = 0xfff
949     // .. .. ==> 0XF80060B0[23:12] = 0x00000FFFU
950     // .. ..     ==> MASK : 0x00FFF000U    VAL : 0x00FFF000U
951     // .. .. ddrc_reg_twrlvl_max_error = 0x0
952     // .. .. ==> 0XF80060B0[24:24] = 0x00000000U
953     // .. ..     ==> MASK : 0x01000000U    VAL : 0x00000000U
954     // .. .. ddrc_reg_trdlvl_max_error = 0x0
955     // .. .. ==> 0XF80060B0[25:25] = 0x00000000U
956     // .. ..     ==> MASK : 0x02000000U    VAL : 0x00000000U
957     // .. .. reg_ddrc_dfi_wr_level_en = 0x1
958     // .. .. ==> 0XF80060B0[26:26] = 0x00000001U
959     // .. ..     ==> MASK : 0x04000000U    VAL : 0x04000000U
960     // .. .. reg_ddrc_dfi_rd_dqs_gate_level = 0x1
961     // .. .. ==> 0XF80060B0[27:27] = 0x00000001U
962     // .. ..     ==> MASK : 0x08000000U    VAL : 0x08000000U
963     // .. .. reg_ddrc_dfi_rd_data_eye_train = 0x1
964     // .. .. ==> 0XF80060B0[28:28] = 0x00000001U
965     // .. ..     ==> MASK : 0x10000000U    VAL : 0x10000000U
966     // .. ..
967     EMIT_MASKWRITE(0XF80060B0, 0x1FFFFFFFU ,0x1CFFFFFFU),
968     // .. .. reg_ddrc_skip_ocd = 0x1
969     // .. .. ==> 0XF80060B4[9:9] = 0x00000001U
970     // .. ..     ==> MASK : 0x00000200U    VAL : 0x00000200U
971     // .. ..
972     EMIT_MASKWRITE(0XF80060B4, 0x00000200U ,0x00000200U),
973     // .. .. reg_ddrc_dfi_t_rddata_en = 0x6
974     // .. .. ==> 0XF80060B8[4:0] = 0x00000006U
975     // .. ..     ==> MASK : 0x0000001FU    VAL : 0x00000006U
976     // .. .. reg_ddrc_dfi_t_ctrlup_min = 0x3
977     // .. .. ==> 0XF80060B8[14:5] = 0x00000003U
978     // .. ..     ==> MASK : 0x00007FE0U    VAL : 0x00000060U
979     // .. .. reg_ddrc_dfi_t_ctrlup_max = 0x40
980     // .. .. ==> 0XF80060B8[24:15] = 0x00000040U
981     // .. ..     ==> MASK : 0x01FF8000U    VAL : 0x00200000U
982     // .. ..
983     EMIT_MASKWRITE(0XF80060B8, 0x01FFFFFFU ,0x00200066U),
984     // .. .. START: RESET ECC ERROR
985     // .. .. Clear_Uncorrectable_DRAM_ECC_error = 1
986     // .. .. ==> 0XF80060C4[0:0] = 0x00000001U
987     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
988     // .. .. Clear_Correctable_DRAM_ECC_error = 1
989     // .. .. ==> 0XF80060C4[1:1] = 0x00000001U
990     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
991     // .. ..
992     EMIT_MASKWRITE(0XF80060C4, 0x00000003U ,0x00000003U),
993     // .. .. FINISH: RESET ECC ERROR
994     // .. .. Clear_Uncorrectable_DRAM_ECC_error = 0x0
995     // .. .. ==> 0XF80060C4[0:0] = 0x00000000U
996     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
997     // .. .. Clear_Correctable_DRAM_ECC_error = 0x0
998     // .. .. ==> 0XF80060C4[1:1] = 0x00000000U
999     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
1000     // .. ..
1001     EMIT_MASKWRITE(0XF80060C4, 0x00000003U ,0x00000000U),
1002     // .. .. CORR_ECC_LOG_VALID = 0x0
1003     // .. .. ==> 0XF80060C8[0:0] = 0x00000000U
1004     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
1005     // .. .. ECC_CORRECTED_BIT_NUM = 0x0
1006     // .. .. ==> 0XF80060C8[7:1] = 0x00000000U
1007     // .. ..     ==> MASK : 0x000000FEU    VAL : 0x00000000U
1008     // .. ..
1009     EMIT_MASKWRITE(0XF80060C8, 0x000000FFU ,0x00000000U),
1010     // .. .. UNCORR_ECC_LOG_VALID = 0x0
1011     // .. .. ==> 0XF80060DC[0:0] = 0x00000000U
1012     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
1013     // .. ..
1014     EMIT_MASKWRITE(0XF80060DC, 0x00000001U ,0x00000000U),
1015     // .. .. STAT_NUM_CORR_ERR = 0x0
1016     // .. .. ==> 0XF80060F0[15:8] = 0x00000000U
1017     // .. ..     ==> MASK : 0x0000FF00U    VAL : 0x00000000U
1018     // .. .. STAT_NUM_UNCORR_ERR = 0x0
1019     // .. .. ==> 0XF80060F0[7:0] = 0x00000000U
1020     // .. ..     ==> MASK : 0x000000FFU    VAL : 0x00000000U
1021     // .. ..
1022     EMIT_MASKWRITE(0XF80060F0, 0x0000FFFFU ,0x00000000U),
1023     // .. .. reg_ddrc_ecc_mode = 0x0
1024     // .. .. ==> 0XF80060F4[2:0] = 0x00000000U
1025     // .. ..     ==> MASK : 0x00000007U    VAL : 0x00000000U
1026     // .. .. reg_ddrc_dis_scrub = 0x1
1027     // .. .. ==> 0XF80060F4[3:3] = 0x00000001U
1028     // .. ..     ==> MASK : 0x00000008U    VAL : 0x00000008U
1029     // .. ..
1030     EMIT_MASKWRITE(0XF80060F4, 0x0000000FU ,0x00000008U),
1031     // .. .. reg_phy_dif_on = 0x0
1032     // .. .. ==> 0XF8006114[3:0] = 0x00000000U
1033     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000000U
1034     // .. .. reg_phy_dif_off = 0x0
1035     // .. .. ==> 0XF8006114[7:4] = 0x00000000U
1036     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000000U
1037     // .. ..
1038     EMIT_MASKWRITE(0XF8006114, 0x000000FFU ,0x00000000U),
1039     // .. .. reg_phy_data_slice_in_use = 0x1
1040     // .. .. ==> 0XF8006118[0:0] = 0x00000001U
1041     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
1042     // .. .. reg_phy_rdlvl_inc_mode = 0x0
1043     // .. .. ==> 0XF8006118[1:1] = 0x00000000U
1044     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
1045     // .. .. reg_phy_gatelvl_inc_mode = 0x0
1046     // .. .. ==> 0XF8006118[2:2] = 0x00000000U
1047     // .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
1048     // .. .. reg_phy_wrlvl_inc_mode = 0x0
1049     // .. .. ==> 0XF8006118[3:3] = 0x00000000U
1050     // .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
1051     // .. .. reg_phy_bist_shift_dq = 0x0
1052     // .. .. ==> 0XF8006118[14:6] = 0x00000000U
1053     // .. ..     ==> MASK : 0x00007FC0U    VAL : 0x00000000U
1054     // .. .. reg_phy_bist_err_clr = 0x0
1055     // .. .. ==> 0XF8006118[23:15] = 0x00000000U
1056     // .. ..     ==> MASK : 0x00FF8000U    VAL : 0x00000000U
1057     // .. .. reg_phy_dq_offset = 0x40
1058     // .. .. ==> 0XF8006118[30:24] = 0x00000040U
1059     // .. ..     ==> MASK : 0x7F000000U    VAL : 0x40000000U
1060     // .. ..
1061     EMIT_MASKWRITE(0XF8006118, 0x7FFFFFCFU ,0x40000001U),
1062     // .. .. reg_phy_data_slice_in_use = 0x1
1063     // .. .. ==> 0XF800611C[0:0] = 0x00000001U
1064     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
1065     // .. .. reg_phy_rdlvl_inc_mode = 0x0
1066     // .. .. ==> 0XF800611C[1:1] = 0x00000000U
1067     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
1068     // .. .. reg_phy_gatelvl_inc_mode = 0x0
1069     // .. .. ==> 0XF800611C[2:2] = 0x00000000U
1070     // .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
1071     // .. .. reg_phy_wrlvl_inc_mode = 0x0
1072     // .. .. ==> 0XF800611C[3:3] = 0x00000000U
1073     // .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
1074     // .. .. reg_phy_bist_shift_dq = 0x0
1075     // .. .. ==> 0XF800611C[14:6] = 0x00000000U
1076     // .. ..     ==> MASK : 0x00007FC0U    VAL : 0x00000000U
1077     // .. .. reg_phy_bist_err_clr = 0x0
1078     // .. .. ==> 0XF800611C[23:15] = 0x00000000U
1079     // .. ..     ==> MASK : 0x00FF8000U    VAL : 0x00000000U
1080     // .. .. reg_phy_dq_offset = 0x40
1081     // .. .. ==> 0XF800611C[30:24] = 0x00000040U
1082     // .. ..     ==> MASK : 0x7F000000U    VAL : 0x40000000U
1083     // .. ..
1084     EMIT_MASKWRITE(0XF800611C, 0x7FFFFFCFU ,0x40000001U),
1085     // .. .. reg_phy_data_slice_in_use = 0x1
1086     // .. .. ==> 0XF8006120[0:0] = 0x00000001U
1087     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
1088     // .. .. reg_phy_rdlvl_inc_mode = 0x0
1089     // .. .. ==> 0XF8006120[1:1] = 0x00000000U
1090     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
1091     // .. .. reg_phy_gatelvl_inc_mode = 0x0
1092     // .. .. ==> 0XF8006120[2:2] = 0x00000000U
1093     // .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
1094     // .. .. reg_phy_wrlvl_inc_mode = 0x0
1095     // .. .. ==> 0XF8006120[3:3] = 0x00000000U
1096     // .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
1097     // .. .. reg_phy_bist_shift_dq = 0x0
1098     // .. .. ==> 0XF8006120[14:6] = 0x00000000U
1099     // .. ..     ==> MASK : 0x00007FC0U    VAL : 0x00000000U
1100     // .. .. reg_phy_bist_err_clr = 0x0
1101     // .. .. ==> 0XF8006120[23:15] = 0x00000000U
1102     // .. ..     ==> MASK : 0x00FF8000U    VAL : 0x00000000U
1103     // .. .. reg_phy_dq_offset = 0x40
1104     // .. .. ==> 0XF8006120[30:24] = 0x00000040U
1105     // .. ..     ==> MASK : 0x7F000000U    VAL : 0x40000000U
1106     // .. ..
1107     EMIT_MASKWRITE(0XF8006120, 0x7FFFFFCFU ,0x40000001U),
1108     // .. .. reg_phy_data_slice_in_use = 0x1
1109     // .. .. ==> 0XF8006124[0:0] = 0x00000001U
1110     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
1111     // .. .. reg_phy_rdlvl_inc_mode = 0x0
1112     // .. .. ==> 0XF8006124[1:1] = 0x00000000U
1113     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
1114     // .. .. reg_phy_gatelvl_inc_mode = 0x0
1115     // .. .. ==> 0XF8006124[2:2] = 0x00000000U
1116     // .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
1117     // .. .. reg_phy_wrlvl_inc_mode = 0x0
1118     // .. .. ==> 0XF8006124[3:3] = 0x00000000U
1119     // .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
1120     // .. .. reg_phy_bist_shift_dq = 0x0
1121     // .. .. ==> 0XF8006124[14:6] = 0x00000000U
1122     // .. ..     ==> MASK : 0x00007FC0U    VAL : 0x00000000U
1123     // .. .. reg_phy_bist_err_clr = 0x0
1124     // .. .. ==> 0XF8006124[23:15] = 0x00000000U
1125     // .. ..     ==> MASK : 0x00FF8000U    VAL : 0x00000000U
1126     // .. .. reg_phy_dq_offset = 0x40
1127     // .. .. ==> 0XF8006124[30:24] = 0x00000040U
1128     // .. ..     ==> MASK : 0x7F000000U    VAL : 0x40000000U
1129     // .. ..
1130     EMIT_MASKWRITE(0XF8006124, 0x7FFFFFCFU ,0x40000001U),
1131     // .. .. reg_phy_wrlvl_init_ratio = 0x1e
1132     // .. .. ==> 0XF800612C[9:0] = 0x0000001EU
1133     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x0000001EU
1134     // .. .. reg_phy_gatelvl_init_ratio = 0xee
1135     // .. .. ==> 0XF800612C[19:10] = 0x000000EEU
1136     // .. ..     ==> MASK : 0x000FFC00U    VAL : 0x0003B800U
1137     // .. ..
1138     EMIT_MASKWRITE(0XF800612C, 0x000FFFFFU ,0x0003B81EU),
1139     // .. .. reg_phy_wrlvl_init_ratio = 0x25
1140     // .. .. ==> 0XF8006130[9:0] = 0x00000025U
1141     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000025U
1142     // .. .. reg_phy_gatelvl_init_ratio = 0x10d
1143     // .. .. ==> 0XF8006130[19:10] = 0x0000010DU
1144     // .. ..     ==> MASK : 0x000FFC00U    VAL : 0x00043400U
1145     // .. ..
1146     EMIT_MASKWRITE(0XF8006130, 0x000FFFFFU ,0x00043425U),
1147     // .. .. reg_phy_wrlvl_init_ratio = 0x19
1148     // .. .. ==> 0XF8006134[9:0] = 0x00000019U
1149     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000019U
1150     // .. .. reg_phy_gatelvl_init_ratio = 0xf3
1151     // .. .. ==> 0XF8006134[19:10] = 0x000000F3U
1152     // .. ..     ==> MASK : 0x000FFC00U    VAL : 0x0003CC00U
1153     // .. ..
1154     EMIT_MASKWRITE(0XF8006134, 0x000FFFFFU ,0x0003CC19U),
1155     // .. .. reg_phy_wrlvl_init_ratio = 0x2a
1156     // .. .. ==> 0XF8006138[9:0] = 0x0000002AU
1157     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x0000002AU
1158     // .. .. reg_phy_gatelvl_init_ratio = 0x109
1159     // .. .. ==> 0XF8006138[19:10] = 0x00000109U
1160     // .. ..     ==> MASK : 0x000FFC00U    VAL : 0x00042400U
1161     // .. ..
1162     EMIT_MASKWRITE(0XF8006138, 0x000FFFFFU ,0x0004242AU),
1163     // .. .. reg_phy_rd_dqs_slave_ratio = 0x35
1164     // .. .. ==> 0XF8006140[9:0] = 0x00000035U
1165     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000035U
1166     // .. .. reg_phy_rd_dqs_slave_force = 0x0
1167     // .. .. ==> 0XF8006140[10:10] = 0x00000000U
1168     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
1169     // .. .. reg_phy_rd_dqs_slave_delay = 0x0
1170     // .. .. ==> 0XF8006140[19:11] = 0x00000000U
1171     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
1172     // .. ..
1173     EMIT_MASKWRITE(0XF8006140, 0x000FFFFFU ,0x00000035U),
1174     // .. .. reg_phy_rd_dqs_slave_ratio = 0x35
1175     // .. .. ==> 0XF8006144[9:0] = 0x00000035U
1176     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000035U
1177     // .. .. reg_phy_rd_dqs_slave_force = 0x0
1178     // .. .. ==> 0XF8006144[10:10] = 0x00000000U
1179     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
1180     // .. .. reg_phy_rd_dqs_slave_delay = 0x0
1181     // .. .. ==> 0XF8006144[19:11] = 0x00000000U
1182     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
1183     // .. ..
1184     EMIT_MASKWRITE(0XF8006144, 0x000FFFFFU ,0x00000035U),
1185     // .. .. reg_phy_rd_dqs_slave_ratio = 0x35
1186     // .. .. ==> 0XF8006148[9:0] = 0x00000035U
1187     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000035U
1188     // .. .. reg_phy_rd_dqs_slave_force = 0x0
1189     // .. .. ==> 0XF8006148[10:10] = 0x00000000U
1190     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
1191     // .. .. reg_phy_rd_dqs_slave_delay = 0x0
1192     // .. .. ==> 0XF8006148[19:11] = 0x00000000U
1193     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
1194     // .. ..
1195     EMIT_MASKWRITE(0XF8006148, 0x000FFFFFU ,0x00000035U),
1196     // .. .. reg_phy_rd_dqs_slave_ratio = 0x35
1197     // .. .. ==> 0XF800614C[9:0] = 0x00000035U
1198     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000035U
1199     // .. .. reg_phy_rd_dqs_slave_force = 0x0
1200     // .. .. ==> 0XF800614C[10:10] = 0x00000000U
1201     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
1202     // .. .. reg_phy_rd_dqs_slave_delay = 0x0
1203     // .. .. ==> 0XF800614C[19:11] = 0x00000000U
1204     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
1205     // .. ..
1206     EMIT_MASKWRITE(0XF800614C, 0x000FFFFFU ,0x00000035U),
1207     // .. .. reg_phy_wr_dqs_slave_ratio = 0x9e
1208     // .. .. ==> 0XF8006154[9:0] = 0x0000009EU
1209     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x0000009EU
1210     // .. .. reg_phy_wr_dqs_slave_force = 0x0
1211     // .. .. ==> 0XF8006154[10:10] = 0x00000000U
1212     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
1213     // .. .. reg_phy_wr_dqs_slave_delay = 0x0
1214     // .. .. ==> 0XF8006154[19:11] = 0x00000000U
1215     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
1216     // .. ..
1217     EMIT_MASKWRITE(0XF8006154, 0x000FFFFFU ,0x0000009EU),
1218     // .. .. reg_phy_wr_dqs_slave_ratio = 0xa5
1219     // .. .. ==> 0XF8006158[9:0] = 0x000000A5U
1220     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000000A5U
1221     // .. .. reg_phy_wr_dqs_slave_force = 0x0
1222     // .. .. ==> 0XF8006158[10:10] = 0x00000000U
1223     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
1224     // .. .. reg_phy_wr_dqs_slave_delay = 0x0
1225     // .. .. ==> 0XF8006158[19:11] = 0x00000000U
1226     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
1227     // .. ..
1228     EMIT_MASKWRITE(0XF8006158, 0x000FFFFFU ,0x000000A5U),
1229     // .. .. reg_phy_wr_dqs_slave_ratio = 0x99
1230     // .. .. ==> 0XF800615C[9:0] = 0x00000099U
1231     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000099U
1232     // .. .. reg_phy_wr_dqs_slave_force = 0x0
1233     // .. .. ==> 0XF800615C[10:10] = 0x00000000U
1234     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
1235     // .. .. reg_phy_wr_dqs_slave_delay = 0x0
1236     // .. .. ==> 0XF800615C[19:11] = 0x00000000U
1237     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
1238     // .. ..
1239     EMIT_MASKWRITE(0XF800615C, 0x000FFFFFU ,0x00000099U),
1240     // .. .. reg_phy_wr_dqs_slave_ratio = 0xaa
1241     // .. .. ==> 0XF8006160[9:0] = 0x000000AAU
1242     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000000AAU
1243     // .. .. reg_phy_wr_dqs_slave_force = 0x0
1244     // .. .. ==> 0XF8006160[10:10] = 0x00000000U
1245     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
1246     // .. .. reg_phy_wr_dqs_slave_delay = 0x0
1247     // .. .. ==> 0XF8006160[19:11] = 0x00000000U
1248     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
1249     // .. ..
1250     EMIT_MASKWRITE(0XF8006160, 0x000FFFFFU ,0x000000AAU),
1251     // .. .. reg_phy_fifo_we_slave_ratio = 0x143
1252     // .. .. ==> 0XF8006168[10:0] = 0x00000143U
1253     // .. ..     ==> MASK : 0x000007FFU    VAL : 0x00000143U
1254     // .. .. reg_phy_fifo_we_in_force = 0x0
1255     // .. .. ==> 0XF8006168[11:11] = 0x00000000U
1256     // .. ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
1257     // .. .. reg_phy_fifo_we_in_delay = 0x0
1258     // .. .. ==> 0XF8006168[20:12] = 0x00000000U
1259     // .. ..     ==> MASK : 0x001FF000U    VAL : 0x00000000U
1260     // .. ..
1261     EMIT_MASKWRITE(0XF8006168, 0x001FFFFFU ,0x00000143U),
1262     // .. .. reg_phy_fifo_we_slave_ratio = 0x162
1263     // .. .. ==> 0XF800616C[10:0] = 0x00000162U
1264     // .. ..     ==> MASK : 0x000007FFU    VAL : 0x00000162U
1265     // .. .. reg_phy_fifo_we_in_force = 0x0
1266     // .. .. ==> 0XF800616C[11:11] = 0x00000000U
1267     // .. ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
1268     // .. .. reg_phy_fifo_we_in_delay = 0x0
1269     // .. .. ==> 0XF800616C[20:12] = 0x00000000U
1270     // .. ..     ==> MASK : 0x001FF000U    VAL : 0x00000000U
1271     // .. ..
1272     EMIT_MASKWRITE(0XF800616C, 0x001FFFFFU ,0x00000162U),
1273     // .. .. reg_phy_fifo_we_slave_ratio = 0x148
1274     // .. .. ==> 0XF8006170[10:0] = 0x00000148U
1275     // .. ..     ==> MASK : 0x000007FFU    VAL : 0x00000148U
1276     // .. .. reg_phy_fifo_we_in_force = 0x0
1277     // .. .. ==> 0XF8006170[11:11] = 0x00000000U
1278     // .. ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
1279     // .. .. reg_phy_fifo_we_in_delay = 0x0
1280     // .. .. ==> 0XF8006170[20:12] = 0x00000000U
1281     // .. ..     ==> MASK : 0x001FF000U    VAL : 0x00000000U
1282     // .. ..
1283     EMIT_MASKWRITE(0XF8006170, 0x001FFFFFU ,0x00000148U),
1284     // .. .. reg_phy_fifo_we_slave_ratio = 0x15e
1285     // .. .. ==> 0XF8006174[10:0] = 0x0000015EU
1286     // .. ..     ==> MASK : 0x000007FFU    VAL : 0x0000015EU
1287     // .. .. reg_phy_fifo_we_in_force = 0x0
1288     // .. .. ==> 0XF8006174[11:11] = 0x00000000U
1289     // .. ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
1290     // .. .. reg_phy_fifo_we_in_delay = 0x0
1291     // .. .. ==> 0XF8006174[20:12] = 0x00000000U
1292     // .. ..     ==> MASK : 0x001FF000U    VAL : 0x00000000U
1293     // .. ..
1294     EMIT_MASKWRITE(0XF8006174, 0x001FFFFFU ,0x0000015EU),
1295     // .. .. reg_phy_wr_data_slave_ratio = 0xde
1296     // .. .. ==> 0XF800617C[9:0] = 0x000000DEU
1297     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000000DEU
1298     // .. .. reg_phy_wr_data_slave_force = 0x0
1299     // .. .. ==> 0XF800617C[10:10] = 0x00000000U
1300     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
1301     // .. .. reg_phy_wr_data_slave_delay = 0x0
1302     // .. .. ==> 0XF800617C[19:11] = 0x00000000U
1303     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
1304     // .. ..
1305     EMIT_MASKWRITE(0XF800617C, 0x000FFFFFU ,0x000000DEU),
1306     // .. .. reg_phy_wr_data_slave_ratio = 0xe5
1307     // .. .. ==> 0XF8006180[9:0] = 0x000000E5U
1308     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000000E5U
1309     // .. .. reg_phy_wr_data_slave_force = 0x0
1310     // .. .. ==> 0XF8006180[10:10] = 0x00000000U
1311     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
1312     // .. .. reg_phy_wr_data_slave_delay = 0x0
1313     // .. .. ==> 0XF8006180[19:11] = 0x00000000U
1314     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
1315     // .. ..
1316     EMIT_MASKWRITE(0XF8006180, 0x000FFFFFU ,0x000000E5U),
1317     // .. .. reg_phy_wr_data_slave_ratio = 0xd9
1318     // .. .. ==> 0XF8006184[9:0] = 0x000000D9U
1319     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000000D9U
1320     // .. .. reg_phy_wr_data_slave_force = 0x0
1321     // .. .. ==> 0XF8006184[10:10] = 0x00000000U
1322     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
1323     // .. .. reg_phy_wr_data_slave_delay = 0x0
1324     // .. .. ==> 0XF8006184[19:11] = 0x00000000U
1325     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
1326     // .. ..
1327     EMIT_MASKWRITE(0XF8006184, 0x000FFFFFU ,0x000000D9U),
1328     // .. .. reg_phy_wr_data_slave_ratio = 0xea
1329     // .. .. ==> 0XF8006188[9:0] = 0x000000EAU
1330     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000000EAU
1331     // .. .. reg_phy_wr_data_slave_force = 0x0
1332     // .. .. ==> 0XF8006188[10:10] = 0x00000000U
1333     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
1334     // .. .. reg_phy_wr_data_slave_delay = 0x0
1335     // .. .. ==> 0XF8006188[19:11] = 0x00000000U
1336     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
1337     // .. ..
1338     EMIT_MASKWRITE(0XF8006188, 0x000FFFFFU ,0x000000EAU),
1339     // .. .. reg_phy_bl2 = 0x0
1340     // .. .. ==> 0XF8006190[1:1] = 0x00000000U
1341     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
1342     // .. .. reg_phy_at_spd_atpg = 0x0
1343     // .. .. ==> 0XF8006190[2:2] = 0x00000000U
1344     // .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
1345     // .. .. reg_phy_bist_enable = 0x0
1346     // .. .. ==> 0XF8006190[3:3] = 0x00000000U
1347     // .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
1348     // .. .. reg_phy_bist_force_err = 0x0
1349     // .. .. ==> 0XF8006190[4:4] = 0x00000000U
1350     // .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
1351     // .. .. reg_phy_bist_mode = 0x0
1352     // .. .. ==> 0XF8006190[6:5] = 0x00000000U
1353     // .. ..     ==> MASK : 0x00000060U    VAL : 0x00000000U
1354     // .. .. reg_phy_invert_clkout = 0x1
1355     // .. .. ==> 0XF8006190[7:7] = 0x00000001U
1356     // .. ..     ==> MASK : 0x00000080U    VAL : 0x00000080U
1357     // .. .. reg_phy_sel_logic = 0x0
1358     // .. .. ==> 0XF8006190[9:9] = 0x00000000U
1359     // .. ..     ==> MASK : 0x00000200U    VAL : 0x00000000U
1360     // .. .. reg_phy_ctrl_slave_ratio = 0x100
1361     // .. .. ==> 0XF8006190[19:10] = 0x00000100U
1362     // .. ..     ==> MASK : 0x000FFC00U    VAL : 0x00040000U
1363     // .. .. reg_phy_ctrl_slave_force = 0x0
1364     // .. .. ==> 0XF8006190[20:20] = 0x00000000U
1365     // .. ..     ==> MASK : 0x00100000U    VAL : 0x00000000U
1366     // .. .. reg_phy_ctrl_slave_delay = 0x0
1367     // .. .. ==> 0XF8006190[27:21] = 0x00000000U
1368     // .. ..     ==> MASK : 0x0FE00000U    VAL : 0x00000000U
1369     // .. .. reg_phy_lpddr = 0x0
1370     // .. .. ==> 0XF8006190[29:29] = 0x00000000U
1371     // .. ..     ==> MASK : 0x20000000U    VAL : 0x00000000U
1372     // .. .. reg_phy_cmd_latency = 0x0
1373     // .. .. ==> 0XF8006190[30:30] = 0x00000000U
1374     // .. ..     ==> MASK : 0x40000000U    VAL : 0x00000000U
1375     // .. ..
1376     EMIT_MASKWRITE(0XF8006190, 0x6FFFFEFEU ,0x00040080U),
1377     // .. .. reg_phy_wr_rl_delay = 0x2
1378     // .. .. ==> 0XF8006194[4:0] = 0x00000002U
1379     // .. ..     ==> MASK : 0x0000001FU    VAL : 0x00000002U
1380     // .. .. reg_phy_rd_rl_delay = 0x4
1381     // .. .. ==> 0XF8006194[9:5] = 0x00000004U
1382     // .. ..     ==> MASK : 0x000003E0U    VAL : 0x00000080U
1383     // .. .. reg_phy_dll_lock_diff = 0xf
1384     // .. .. ==> 0XF8006194[13:10] = 0x0000000FU
1385     // .. ..     ==> MASK : 0x00003C00U    VAL : 0x00003C00U
1386     // .. .. reg_phy_use_wr_level = 0x1
1387     // .. .. ==> 0XF8006194[14:14] = 0x00000001U
1388     // .. ..     ==> MASK : 0x00004000U    VAL : 0x00004000U
1389     // .. .. reg_phy_use_rd_dqs_gate_level = 0x1
1390     // .. .. ==> 0XF8006194[15:15] = 0x00000001U
1391     // .. ..     ==> MASK : 0x00008000U    VAL : 0x00008000U
1392     // .. .. reg_phy_use_rd_data_eye_level = 0x1
1393     // .. .. ==> 0XF8006194[16:16] = 0x00000001U
1394     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00010000U
1395     // .. .. reg_phy_dis_calib_rst = 0x0
1396     // .. .. ==> 0XF8006194[17:17] = 0x00000000U
1397     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
1398     // .. .. reg_phy_ctrl_slave_delay = 0x0
1399     // .. .. ==> 0XF8006194[19:18] = 0x00000000U
1400     // .. ..     ==> MASK : 0x000C0000U    VAL : 0x00000000U
1401     // .. ..
1402     EMIT_MASKWRITE(0XF8006194, 0x000FFFFFU ,0x0001FC82U),
1403     // .. .. reg_arb_page_addr_mask = 0x0
1404     // .. .. ==> 0XF8006204[31:0] = 0x00000000U
1405     // .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0x00000000U
1406     // .. ..
1407     EMIT_MASKWRITE(0XF8006204, 0xFFFFFFFFU ,0x00000000U),
1408     // .. .. reg_arb_pri_wr_portn = 0x3ff
1409     // .. .. ==> 0XF8006208[9:0] = 0x000003FFU
1410     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
1411     // .. .. reg_arb_disable_aging_wr_portn = 0x0
1412     // .. .. ==> 0XF8006208[16:16] = 0x00000000U
1413     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
1414     // .. .. reg_arb_disable_urgent_wr_portn = 0x0
1415     // .. .. ==> 0XF8006208[17:17] = 0x00000000U
1416     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
1417     // .. .. reg_arb_dis_page_match_wr_portn = 0x0
1418     // .. .. ==> 0XF8006208[18:18] = 0x00000000U
1419     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
1420     // .. ..
1421     EMIT_MASKWRITE(0XF8006208, 0x000703FFU ,0x000003FFU),
1422     // .. .. reg_arb_pri_wr_portn = 0x3ff
1423     // .. .. ==> 0XF800620C[9:0] = 0x000003FFU
1424     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
1425     // .. .. reg_arb_disable_aging_wr_portn = 0x0
1426     // .. .. ==> 0XF800620C[16:16] = 0x00000000U
1427     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
1428     // .. .. reg_arb_disable_urgent_wr_portn = 0x0
1429     // .. .. ==> 0XF800620C[17:17] = 0x00000000U
1430     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
1431     // .. .. reg_arb_dis_page_match_wr_portn = 0x0
1432     // .. .. ==> 0XF800620C[18:18] = 0x00000000U
1433     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
1434     // .. ..
1435     EMIT_MASKWRITE(0XF800620C, 0x000703FFU ,0x000003FFU),
1436     // .. .. reg_arb_pri_wr_portn = 0x3ff
1437     // .. .. ==> 0XF8006210[9:0] = 0x000003FFU
1438     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
1439     // .. .. reg_arb_disable_aging_wr_portn = 0x0
1440     // .. .. ==> 0XF8006210[16:16] = 0x00000000U
1441     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
1442     // .. .. reg_arb_disable_urgent_wr_portn = 0x0
1443     // .. .. ==> 0XF8006210[17:17] = 0x00000000U
1444     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
1445     // .. .. reg_arb_dis_page_match_wr_portn = 0x0
1446     // .. .. ==> 0XF8006210[18:18] = 0x00000000U
1447     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
1448     // .. ..
1449     EMIT_MASKWRITE(0XF8006210, 0x000703FFU ,0x000003FFU),
1450     // .. .. reg_arb_pri_wr_portn = 0x3ff
1451     // .. .. ==> 0XF8006214[9:0] = 0x000003FFU
1452     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
1453     // .. .. reg_arb_disable_aging_wr_portn = 0x0
1454     // .. .. ==> 0XF8006214[16:16] = 0x00000000U
1455     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
1456     // .. .. reg_arb_disable_urgent_wr_portn = 0x0
1457     // .. .. ==> 0XF8006214[17:17] = 0x00000000U
1458     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
1459     // .. .. reg_arb_dis_page_match_wr_portn = 0x0
1460     // .. .. ==> 0XF8006214[18:18] = 0x00000000U
1461     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
1462     // .. ..
1463     EMIT_MASKWRITE(0XF8006214, 0x000703FFU ,0x000003FFU),
1464     // .. .. reg_arb_pri_rd_portn = 0x3ff
1465     // .. .. ==> 0XF8006218[9:0] = 0x000003FFU
1466     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
1467     // .. .. reg_arb_disable_aging_rd_portn = 0x0
1468     // .. .. ==> 0XF8006218[16:16] = 0x00000000U
1469     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
1470     // .. .. reg_arb_disable_urgent_rd_portn = 0x0
1471     // .. .. ==> 0XF8006218[17:17] = 0x00000000U
1472     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
1473     // .. .. reg_arb_dis_page_match_rd_portn = 0x0
1474     // .. .. ==> 0XF8006218[18:18] = 0x00000000U
1475     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
1476     // .. .. reg_arb_set_hpr_rd_portn = 0x0
1477     // .. .. ==> 0XF8006218[19:19] = 0x00000000U
1478     // .. ..     ==> MASK : 0x00080000U    VAL : 0x00000000U
1479     // .. ..
1480     EMIT_MASKWRITE(0XF8006218, 0x000F03FFU ,0x000003FFU),
1481     // .. .. reg_arb_pri_rd_portn = 0x3ff
1482     // .. .. ==> 0XF800621C[9:0] = 0x000003FFU
1483     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
1484     // .. .. reg_arb_disable_aging_rd_portn = 0x0
1485     // .. .. ==> 0XF800621C[16:16] = 0x00000000U
1486     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
1487     // .. .. reg_arb_disable_urgent_rd_portn = 0x0
1488     // .. .. ==> 0XF800621C[17:17] = 0x00000000U
1489     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
1490     // .. .. reg_arb_dis_page_match_rd_portn = 0x0
1491     // .. .. ==> 0XF800621C[18:18] = 0x00000000U
1492     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
1493     // .. .. reg_arb_set_hpr_rd_portn = 0x0
1494     // .. .. ==> 0XF800621C[19:19] = 0x00000000U
1495     // .. ..     ==> MASK : 0x00080000U    VAL : 0x00000000U
1496     // .. ..
1497     EMIT_MASKWRITE(0XF800621C, 0x000F03FFU ,0x000003FFU),
1498     // .. .. reg_arb_pri_rd_portn = 0x3ff
1499     // .. .. ==> 0XF8006220[9:0] = 0x000003FFU
1500     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
1501     // .. .. reg_arb_disable_aging_rd_portn = 0x0
1502     // .. .. ==> 0XF8006220[16:16] = 0x00000000U
1503     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
1504     // .. .. reg_arb_disable_urgent_rd_portn = 0x0
1505     // .. .. ==> 0XF8006220[17:17] = 0x00000000U
1506     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
1507     // .. .. reg_arb_dis_page_match_rd_portn = 0x0
1508     // .. .. ==> 0XF8006220[18:18] = 0x00000000U
1509     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
1510     // .. .. reg_arb_set_hpr_rd_portn = 0x0
1511     // .. .. ==> 0XF8006220[19:19] = 0x00000000U
1512     // .. ..     ==> MASK : 0x00080000U    VAL : 0x00000000U
1513     // .. ..
1514     EMIT_MASKWRITE(0XF8006220, 0x000F03FFU ,0x000003FFU),
1515     // .. .. reg_arb_pri_rd_portn = 0x3ff
1516     // .. .. ==> 0XF8006224[9:0] = 0x000003FFU
1517     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
1518     // .. .. reg_arb_disable_aging_rd_portn = 0x0
1519     // .. .. ==> 0XF8006224[16:16] = 0x00000000U
1520     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
1521     // .. .. reg_arb_disable_urgent_rd_portn = 0x0
1522     // .. .. ==> 0XF8006224[17:17] = 0x00000000U
1523     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
1524     // .. .. reg_arb_dis_page_match_rd_portn = 0x0
1525     // .. .. ==> 0XF8006224[18:18] = 0x00000000U
1526     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
1527     // .. .. reg_arb_set_hpr_rd_portn = 0x0
1528     // .. .. ==> 0XF8006224[19:19] = 0x00000000U
1529     // .. ..     ==> MASK : 0x00080000U    VAL : 0x00000000U
1530     // .. ..
1531     EMIT_MASKWRITE(0XF8006224, 0x000F03FFU ,0x000003FFU),
1532     // .. .. reg_ddrc_lpddr2 = 0x0
1533     // .. .. ==> 0XF80062A8[0:0] = 0x00000000U
1534     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
1535     // .. .. reg_ddrc_derate_enable = 0x0
1536     // .. .. ==> 0XF80062A8[2:2] = 0x00000000U
1537     // .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
1538     // .. .. reg_ddrc_mr4_margin = 0x0
1539     // .. .. ==> 0XF80062A8[11:4] = 0x00000000U
1540     // .. ..     ==> MASK : 0x00000FF0U    VAL : 0x00000000U
1541     // .. ..
1542     EMIT_MASKWRITE(0XF80062A8, 0x00000FF5U ,0x00000000U),
1543     // .. .. reg_ddrc_mr4_read_interval = 0x0
1544     // .. .. ==> 0XF80062AC[31:0] = 0x00000000U
1545     // .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0x00000000U
1546     // .. ..
1547     EMIT_MASKWRITE(0XF80062AC, 0xFFFFFFFFU ,0x00000000U),
1548     // .. .. reg_ddrc_min_stable_clock_x1 = 0x5
1549     // .. .. ==> 0XF80062B0[3:0] = 0x00000005U
1550     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000005U
1551     // .. .. reg_ddrc_idle_after_reset_x32 = 0x12
1552     // .. .. ==> 0XF80062B0[11:4] = 0x00000012U
1553     // .. ..     ==> MASK : 0x00000FF0U    VAL : 0x00000120U
1554     // .. .. reg_ddrc_t_mrw = 0x5
1555     // .. .. ==> 0XF80062B0[21:12] = 0x00000005U
1556     // .. ..     ==> MASK : 0x003FF000U    VAL : 0x00005000U
1557     // .. ..
1558     EMIT_MASKWRITE(0XF80062B0, 0x003FFFFFU ,0x00005125U),
1559     // .. .. reg_ddrc_max_auto_init_x1024 = 0xa8
1560     // .. .. ==> 0XF80062B4[7:0] = 0x000000A8U
1561     // .. ..     ==> MASK : 0x000000FFU    VAL : 0x000000A8U
1562     // .. .. reg_ddrc_dev_zqinit_x32 = 0x12
1563     // .. .. ==> 0XF80062B4[17:8] = 0x00000012U
1564     // .. ..     ==> MASK : 0x0003FF00U    VAL : 0x00001200U
1565     // .. ..
1566     EMIT_MASKWRITE(0XF80062B4, 0x0003FFFFU ,0x000012A8U),
1567     // .. .. START: POLL ON DCI STATUS
1568     // .. .. DONE = 1
1569     // .. .. ==> 0XF8000B74[13:13] = 0x00000001U
1570     // .. ..     ==> MASK : 0x00002000U    VAL : 0x00002000U
1571     // .. ..
1572     EMIT_MASKPOLL(0XF8000B74, 0x00002000U),
1573     // .. .. FINISH: POLL ON DCI STATUS
1574     // .. .. START: UNLOCK DDR
1575     // .. .. reg_ddrc_soft_rstb = 0x1
1576     // .. .. ==> 0XF8006000[0:0] = 0x00000001U
1577     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
1578     // .. .. reg_ddrc_powerdown_en = 0x0
1579     // .. .. ==> 0XF8006000[1:1] = 0x00000000U
1580     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
1581     // .. .. reg_ddrc_data_bus_width = 0x0
1582     // .. .. ==> 0XF8006000[3:2] = 0x00000000U
1583     // .. ..     ==> MASK : 0x0000000CU    VAL : 0x00000000U
1584     // .. .. reg_ddrc_burst8_refresh = 0x0
1585     // .. .. ==> 0XF8006000[6:4] = 0x00000000U
1586     // .. ..     ==> MASK : 0x00000070U    VAL : 0x00000000U
1587     // .. .. reg_ddrc_rdwr_idle_gap = 1
1588     // .. .. ==> 0XF8006000[13:7] = 0x00000001U
1589     // .. ..     ==> MASK : 0x00003F80U    VAL : 0x00000080U
1590     // .. .. reg_ddrc_dis_rd_bypass = 0x0
1591     // .. .. ==> 0XF8006000[14:14] = 0x00000000U
1592     // .. ..     ==> MASK : 0x00004000U    VAL : 0x00000000U
1593     // .. .. reg_ddrc_dis_act_bypass = 0x0
1594     // .. .. ==> 0XF8006000[15:15] = 0x00000000U
1595     // .. ..     ==> MASK : 0x00008000U    VAL : 0x00000000U
1596     // .. .. reg_ddrc_dis_auto_refresh = 0x0
1597     // .. .. ==> 0XF8006000[16:16] = 0x00000000U
1598     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
1599     // .. ..
1600     EMIT_MASKWRITE(0XF8006000, 0x0001FFFFU ,0x00000081U),
1601     // .. .. FINISH: UNLOCK DDR
1602     // .. .. START: CHECK DDR STATUS
1603     // .. .. ddrc_reg_operating_mode = 1
1604     // .. .. ==> 0XF8006054[2:0] = 0x00000001U
1605     // .. ..     ==> MASK : 0x00000007U    VAL : 0x00000001U
1606     // .. ..
1607     EMIT_MASKPOLL(0XF8006054, 0x00000007U),
1608     // .. .. FINISH: CHECK DDR STATUS
1609     // .. FINISH: DDR INITIALIZATION
1610     // FINISH: top
1611     //
1612     EMIT_EXIT(),
1613 
1614     //
1615 };
1616 
1617 unsigned long ps7_mio_init_data_3_0[] = {
1618     // START: top
1619     // .. START: SLCR SETTINGS
1620     // .. UNLOCK_KEY = 0XDF0D
1621     // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
1622     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000DF0DU
1623     // ..
1624     EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU),
1625     // .. FINISH: SLCR SETTINGS
1626     // .. START: OCM REMAPPING
1627     // .. VREF_EN = 0x1
1628     // .. ==> 0XF8000B00[0:0] = 0x00000001U
1629     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
1630     // .. VREF_SEL = 0x0
1631     // .. ==> 0XF8000B00[6:4] = 0x00000000U
1632     // ..     ==> MASK : 0x00000070U    VAL : 0x00000000U
1633     // ..
1634     EMIT_MASKWRITE(0XF8000B00, 0x00000071U ,0x00000001U),
1635     // .. FINISH: OCM REMAPPING
1636     // .. START: DDRIOB SETTINGS
1637     // .. reserved_INP_POWER = 0x0
1638     // .. ==> 0XF8000B40[0:0] = 0x00000000U
1639     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
1640     // .. INP_TYPE = 0x0
1641     // .. ==> 0XF8000B40[2:1] = 0x00000000U
1642     // ..     ==> MASK : 0x00000006U    VAL : 0x00000000U
1643     // .. DCI_UPDATE_B = 0x0
1644     // .. ==> 0XF8000B40[3:3] = 0x00000000U
1645     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
1646     // .. TERM_EN = 0x0
1647     // .. ==> 0XF8000B40[4:4] = 0x00000000U
1648     // ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
1649     // .. DCI_TYPE = 0x0
1650     // .. ==> 0XF8000B40[6:5] = 0x00000000U
1651     // ..     ==> MASK : 0x00000060U    VAL : 0x00000000U
1652     // .. IBUF_DISABLE_MODE = 0x0
1653     // .. ==> 0XF8000B40[7:7] = 0x00000000U
1654     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
1655     // .. TERM_DISABLE_MODE = 0x0
1656     // .. ==> 0XF8000B40[8:8] = 0x00000000U
1657     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
1658     // .. OUTPUT_EN = 0x3
1659     // .. ==> 0XF8000B40[10:9] = 0x00000003U
1660     // ..     ==> MASK : 0x00000600U    VAL : 0x00000600U
1661     // .. PULLUP_EN = 0x0
1662     // .. ==> 0XF8000B40[11:11] = 0x00000000U
1663     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
1664     // ..
1665     EMIT_MASKWRITE(0XF8000B40, 0x00000FFFU ,0x00000600U),
1666     // .. reserved_INP_POWER = 0x0
1667     // .. ==> 0XF8000B44[0:0] = 0x00000000U
1668     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
1669     // .. INP_TYPE = 0x0
1670     // .. ==> 0XF8000B44[2:1] = 0x00000000U
1671     // ..     ==> MASK : 0x00000006U    VAL : 0x00000000U
1672     // .. DCI_UPDATE_B = 0x0
1673     // .. ==> 0XF8000B44[3:3] = 0x00000000U
1674     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
1675     // .. TERM_EN = 0x0
1676     // .. ==> 0XF8000B44[4:4] = 0x00000000U
1677     // ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
1678     // .. DCI_TYPE = 0x0
1679     // .. ==> 0XF8000B44[6:5] = 0x00000000U
1680     // ..     ==> MASK : 0x00000060U    VAL : 0x00000000U
1681     // .. IBUF_DISABLE_MODE = 0x0
1682     // .. ==> 0XF8000B44[7:7] = 0x00000000U
1683     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
1684     // .. TERM_DISABLE_MODE = 0x0
1685     // .. ==> 0XF8000B44[8:8] = 0x00000000U
1686     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
1687     // .. OUTPUT_EN = 0x3
1688     // .. ==> 0XF8000B44[10:9] = 0x00000003U
1689     // ..     ==> MASK : 0x00000600U    VAL : 0x00000600U
1690     // .. PULLUP_EN = 0x0
1691     // .. ==> 0XF8000B44[11:11] = 0x00000000U
1692     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
1693     // ..
1694     EMIT_MASKWRITE(0XF8000B44, 0x00000FFFU ,0x00000600U),
1695     // .. reserved_INP_POWER = 0x0
1696     // .. ==> 0XF8000B48[0:0] = 0x00000000U
1697     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
1698     // .. INP_TYPE = 0x1
1699     // .. ==> 0XF8000B48[2:1] = 0x00000001U
1700     // ..     ==> MASK : 0x00000006U    VAL : 0x00000002U
1701     // .. DCI_UPDATE_B = 0x0
1702     // .. ==> 0XF8000B48[3:3] = 0x00000000U
1703     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
1704     // .. TERM_EN = 0x1
1705     // .. ==> 0XF8000B48[4:4] = 0x00000001U
1706     // ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
1707     // .. DCI_TYPE = 0x3
1708     // .. ==> 0XF8000B48[6:5] = 0x00000003U
1709     // ..     ==> MASK : 0x00000060U    VAL : 0x00000060U
1710     // .. IBUF_DISABLE_MODE = 0
1711     // .. ==> 0XF8000B48[7:7] = 0x00000000U
1712     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
1713     // .. TERM_DISABLE_MODE = 0
1714     // .. ==> 0XF8000B48[8:8] = 0x00000000U
1715     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
1716     // .. OUTPUT_EN = 0x3
1717     // .. ==> 0XF8000B48[10:9] = 0x00000003U
1718     // ..     ==> MASK : 0x00000600U    VAL : 0x00000600U
1719     // .. PULLUP_EN = 0x0
1720     // .. ==> 0XF8000B48[11:11] = 0x00000000U
1721     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
1722     // ..
1723     EMIT_MASKWRITE(0XF8000B48, 0x00000FFFU ,0x00000672U),
1724     // .. reserved_INP_POWER = 0x0
1725     // .. ==> 0XF8000B4C[0:0] = 0x00000000U
1726     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
1727     // .. INP_TYPE = 0x1
1728     // .. ==> 0XF8000B4C[2:1] = 0x00000001U
1729     // ..     ==> MASK : 0x00000006U    VAL : 0x00000002U
1730     // .. DCI_UPDATE_B = 0x0
1731     // .. ==> 0XF8000B4C[3:3] = 0x00000000U
1732     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
1733     // .. TERM_EN = 0x1
1734     // .. ==> 0XF8000B4C[4:4] = 0x00000001U
1735     // ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
1736     // .. DCI_TYPE = 0x3
1737     // .. ==> 0XF8000B4C[6:5] = 0x00000003U
1738     // ..     ==> MASK : 0x00000060U    VAL : 0x00000060U
1739     // .. IBUF_DISABLE_MODE = 0
1740     // .. ==> 0XF8000B4C[7:7] = 0x00000000U
1741     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
1742     // .. TERM_DISABLE_MODE = 0
1743     // .. ==> 0XF8000B4C[8:8] = 0x00000000U
1744     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
1745     // .. OUTPUT_EN = 0x3
1746     // .. ==> 0XF8000B4C[10:9] = 0x00000003U
1747     // ..     ==> MASK : 0x00000600U    VAL : 0x00000600U
1748     // .. PULLUP_EN = 0x0
1749     // .. ==> 0XF8000B4C[11:11] = 0x00000000U
1750     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
1751     // ..
1752     EMIT_MASKWRITE(0XF8000B4C, 0x00000FFFU ,0x00000672U),
1753     // .. reserved_INP_POWER = 0x0
1754     // .. ==> 0XF8000B50[0:0] = 0x00000000U
1755     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
1756     // .. INP_TYPE = 0x2
1757     // .. ==> 0XF8000B50[2:1] = 0x00000002U
1758     // ..     ==> MASK : 0x00000006U    VAL : 0x00000004U
1759     // .. DCI_UPDATE_B = 0x0
1760     // .. ==> 0XF8000B50[3:3] = 0x00000000U
1761     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
1762     // .. TERM_EN = 0x1
1763     // .. ==> 0XF8000B50[4:4] = 0x00000001U
1764     // ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
1765     // .. DCI_TYPE = 0x3
1766     // .. ==> 0XF8000B50[6:5] = 0x00000003U
1767     // ..     ==> MASK : 0x00000060U    VAL : 0x00000060U
1768     // .. IBUF_DISABLE_MODE = 0
1769     // .. ==> 0XF8000B50[7:7] = 0x00000000U
1770     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
1771     // .. TERM_DISABLE_MODE = 0
1772     // .. ==> 0XF8000B50[8:8] = 0x00000000U
1773     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
1774     // .. OUTPUT_EN = 0x3
1775     // .. ==> 0XF8000B50[10:9] = 0x00000003U
1776     // ..     ==> MASK : 0x00000600U    VAL : 0x00000600U
1777     // .. PULLUP_EN = 0x0
1778     // .. ==> 0XF8000B50[11:11] = 0x00000000U
1779     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
1780     // ..
1781     EMIT_MASKWRITE(0XF8000B50, 0x00000FFFU ,0x00000674U),
1782     // .. reserved_INP_POWER = 0x0
1783     // .. ==> 0XF8000B54[0:0] = 0x00000000U
1784     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
1785     // .. INP_TYPE = 0x2
1786     // .. ==> 0XF8000B54[2:1] = 0x00000002U
1787     // ..     ==> MASK : 0x00000006U    VAL : 0x00000004U
1788     // .. DCI_UPDATE_B = 0x0
1789     // .. ==> 0XF8000B54[3:3] = 0x00000000U
1790     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
1791     // .. TERM_EN = 0x1
1792     // .. ==> 0XF8000B54[4:4] = 0x00000001U
1793     // ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
1794     // .. DCI_TYPE = 0x3
1795     // .. ==> 0XF8000B54[6:5] = 0x00000003U
1796     // ..     ==> MASK : 0x00000060U    VAL : 0x00000060U
1797     // .. IBUF_DISABLE_MODE = 0
1798     // .. ==> 0XF8000B54[7:7] = 0x00000000U
1799     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
1800     // .. TERM_DISABLE_MODE = 0
1801     // .. ==> 0XF8000B54[8:8] = 0x00000000U
1802     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
1803     // .. OUTPUT_EN = 0x3
1804     // .. ==> 0XF8000B54[10:9] = 0x00000003U
1805     // ..     ==> MASK : 0x00000600U    VAL : 0x00000600U
1806     // .. PULLUP_EN = 0x0
1807     // .. ==> 0XF8000B54[11:11] = 0x00000000U
1808     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
1809     // ..
1810     EMIT_MASKWRITE(0XF8000B54, 0x00000FFFU ,0x00000674U),
1811     // .. reserved_INP_POWER = 0x0
1812     // .. ==> 0XF8000B58[0:0] = 0x00000000U
1813     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
1814     // .. INP_TYPE = 0x0
1815     // .. ==> 0XF8000B58[2:1] = 0x00000000U
1816     // ..     ==> MASK : 0x00000006U    VAL : 0x00000000U
1817     // .. DCI_UPDATE_B = 0x0
1818     // .. ==> 0XF8000B58[3:3] = 0x00000000U
1819     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
1820     // .. TERM_EN = 0x0
1821     // .. ==> 0XF8000B58[4:4] = 0x00000000U
1822     // ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
1823     // .. DCI_TYPE = 0x0
1824     // .. ==> 0XF8000B58[6:5] = 0x00000000U
1825     // ..     ==> MASK : 0x00000060U    VAL : 0x00000000U
1826     // .. IBUF_DISABLE_MODE = 0x0
1827     // .. ==> 0XF8000B58[7:7] = 0x00000000U
1828     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
1829     // .. TERM_DISABLE_MODE = 0x0
1830     // .. ==> 0XF8000B58[8:8] = 0x00000000U
1831     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
1832     // .. OUTPUT_EN = 0x3
1833     // .. ==> 0XF8000B58[10:9] = 0x00000003U
1834     // ..     ==> MASK : 0x00000600U    VAL : 0x00000600U
1835     // .. PULLUP_EN = 0x0
1836     // .. ==> 0XF8000B58[11:11] = 0x00000000U
1837     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
1838     // ..
1839     EMIT_MASKWRITE(0XF8000B58, 0x00000FFFU ,0x00000600U),
1840     // .. reserved_DRIVE_P = 0x1c
1841     // .. ==> 0XF8000B5C[6:0] = 0x0000001CU
1842     // ..     ==> MASK : 0x0000007FU    VAL : 0x0000001CU
1843     // .. reserved_DRIVE_N = 0xc
1844     // .. ==> 0XF8000B5C[13:7] = 0x0000000CU
1845     // ..     ==> MASK : 0x00003F80U    VAL : 0x00000600U
1846     // .. reserved_SLEW_P = 0x3
1847     // .. ==> 0XF8000B5C[18:14] = 0x00000003U
1848     // ..     ==> MASK : 0x0007C000U    VAL : 0x0000C000U
1849     // .. reserved_SLEW_N = 0x3
1850     // .. ==> 0XF8000B5C[23:19] = 0x00000003U
1851     // ..     ==> MASK : 0x00F80000U    VAL : 0x00180000U
1852     // .. reserved_GTL = 0x0
1853     // .. ==> 0XF8000B5C[26:24] = 0x00000000U
1854     // ..     ==> MASK : 0x07000000U    VAL : 0x00000000U
1855     // .. reserved_RTERM = 0x0
1856     // .. ==> 0XF8000B5C[31:27] = 0x00000000U
1857     // ..     ==> MASK : 0xF8000000U    VAL : 0x00000000U
1858     // ..
1859     EMIT_MASKWRITE(0XF8000B5C, 0xFFFFFFFFU ,0x0018C61CU),
1860     // .. reserved_DRIVE_P = 0x1c
1861     // .. ==> 0XF8000B60[6:0] = 0x0000001CU
1862     // ..     ==> MASK : 0x0000007FU    VAL : 0x0000001CU
1863     // .. reserved_DRIVE_N = 0xc
1864     // .. ==> 0XF8000B60[13:7] = 0x0000000CU
1865     // ..     ==> MASK : 0x00003F80U    VAL : 0x00000600U
1866     // .. reserved_SLEW_P = 0x6
1867     // .. ==> 0XF8000B60[18:14] = 0x00000006U
1868     // ..     ==> MASK : 0x0007C000U    VAL : 0x00018000U
1869     // .. reserved_SLEW_N = 0x1f
1870     // .. ==> 0XF8000B60[23:19] = 0x0000001FU
1871     // ..     ==> MASK : 0x00F80000U    VAL : 0x00F80000U
1872     // .. reserved_GTL = 0x0
1873     // .. ==> 0XF8000B60[26:24] = 0x00000000U
1874     // ..     ==> MASK : 0x07000000U    VAL : 0x00000000U
1875     // .. reserved_RTERM = 0x0
1876     // .. ==> 0XF8000B60[31:27] = 0x00000000U
1877     // ..     ==> MASK : 0xF8000000U    VAL : 0x00000000U
1878     // ..
1879     EMIT_MASKWRITE(0XF8000B60, 0xFFFFFFFFU ,0x00F9861CU),
1880     // .. reserved_DRIVE_P = 0x1c
1881     // .. ==> 0XF8000B64[6:0] = 0x0000001CU
1882     // ..     ==> MASK : 0x0000007FU    VAL : 0x0000001CU
1883     // .. reserved_DRIVE_N = 0xc
1884     // .. ==> 0XF8000B64[13:7] = 0x0000000CU
1885     // ..     ==> MASK : 0x00003F80U    VAL : 0x00000600U
1886     // .. reserved_SLEW_P = 0x6
1887     // .. ==> 0XF8000B64[18:14] = 0x00000006U
1888     // ..     ==> MASK : 0x0007C000U    VAL : 0x00018000U
1889     // .. reserved_SLEW_N = 0x1f
1890     // .. ==> 0XF8000B64[23:19] = 0x0000001FU
1891     // ..     ==> MASK : 0x00F80000U    VAL : 0x00F80000U
1892     // .. reserved_GTL = 0x0
1893     // .. ==> 0XF8000B64[26:24] = 0x00000000U
1894     // ..     ==> MASK : 0x07000000U    VAL : 0x00000000U
1895     // .. reserved_RTERM = 0x0
1896     // .. ==> 0XF8000B64[31:27] = 0x00000000U
1897     // ..     ==> MASK : 0xF8000000U    VAL : 0x00000000U
1898     // ..
1899     EMIT_MASKWRITE(0XF8000B64, 0xFFFFFFFFU ,0x00F9861CU),
1900     // .. reserved_DRIVE_P = 0x1c
1901     // .. ==> 0XF8000B68[6:0] = 0x0000001CU
1902     // ..     ==> MASK : 0x0000007FU    VAL : 0x0000001CU
1903     // .. reserved_DRIVE_N = 0xc
1904     // .. ==> 0XF8000B68[13:7] = 0x0000000CU
1905     // ..     ==> MASK : 0x00003F80U    VAL : 0x00000600U
1906     // .. reserved_SLEW_P = 0x6
1907     // .. ==> 0XF8000B68[18:14] = 0x00000006U
1908     // ..     ==> MASK : 0x0007C000U    VAL : 0x00018000U
1909     // .. reserved_SLEW_N = 0x1f
1910     // .. ==> 0XF8000B68[23:19] = 0x0000001FU
1911     // ..     ==> MASK : 0x00F80000U    VAL : 0x00F80000U
1912     // .. reserved_GTL = 0x0
1913     // .. ==> 0XF8000B68[26:24] = 0x00000000U
1914     // ..     ==> MASK : 0x07000000U    VAL : 0x00000000U
1915     // .. reserved_RTERM = 0x0
1916     // .. ==> 0XF8000B68[31:27] = 0x00000000U
1917     // ..     ==> MASK : 0xF8000000U    VAL : 0x00000000U
1918     // ..
1919     EMIT_MASKWRITE(0XF8000B68, 0xFFFFFFFFU ,0x00F9861CU),
1920     // .. VREF_INT_EN = 0x1
1921     // .. ==> 0XF8000B6C[0:0] = 0x00000001U
1922     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
1923     // .. VREF_SEL = 0x4
1924     // .. ==> 0XF8000B6C[4:1] = 0x00000004U
1925     // ..     ==> MASK : 0x0000001EU    VAL : 0x00000008U
1926     // .. VREF_EXT_EN = 0x0
1927     // .. ==> 0XF8000B6C[6:5] = 0x00000000U
1928     // ..     ==> MASK : 0x00000060U    VAL : 0x00000000U
1929     // .. reserved_VREF_PULLUP_EN = 0x0
1930     // .. ==> 0XF8000B6C[8:7] = 0x00000000U
1931     // ..     ==> MASK : 0x00000180U    VAL : 0x00000000U
1932     // .. REFIO_EN = 0x1
1933     // .. ==> 0XF8000B6C[9:9] = 0x00000001U
1934     // ..     ==> MASK : 0x00000200U    VAL : 0x00000200U
1935     // .. reserved_REFIO_TEST = 0x3
1936     // .. ==> 0XF8000B6C[11:10] = 0x00000003U
1937     // ..     ==> MASK : 0x00000C00U    VAL : 0x00000C00U
1938     // .. reserved_REFIO_PULLUP_EN = 0x0
1939     // .. ==> 0XF8000B6C[12:12] = 0x00000000U
1940     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
1941     // .. reserved_DRST_B_PULLUP_EN = 0x0
1942     // .. ==> 0XF8000B6C[13:13] = 0x00000000U
1943     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
1944     // .. reserved_CKE_PULLUP_EN = 0x0
1945     // .. ==> 0XF8000B6C[14:14] = 0x00000000U
1946     // ..     ==> MASK : 0x00004000U    VAL : 0x00000000U
1947     // ..
1948     EMIT_MASKWRITE(0XF8000B6C, 0x00007FFFU ,0x00000E09U),
1949     // .. .. START: ASSERT RESET
1950     // .. .. RESET = 1
1951     // .. .. ==> 0XF8000B70[0:0] = 0x00000001U
1952     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
1953     // .. ..
1954     EMIT_MASKWRITE(0XF8000B70, 0x00000001U ,0x00000001U),
1955     // .. .. FINISH: ASSERT RESET
1956     // .. .. START: DEASSERT RESET
1957     // .. .. RESET = 0
1958     // .. .. ==> 0XF8000B70[0:0] = 0x00000000U
1959     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
1960     // .. .. reserved_VRN_OUT = 0x1
1961     // .. .. ==> 0XF8000B70[5:5] = 0x00000001U
1962     // .. ..     ==> MASK : 0x00000020U    VAL : 0x00000020U
1963     // .. ..
1964     EMIT_MASKWRITE(0XF8000B70, 0x00000021U ,0x00000020U),
1965     // .. .. FINISH: DEASSERT RESET
1966     // .. .. RESET = 0x1
1967     // .. .. ==> 0XF8000B70[0:0] = 0x00000001U
1968     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
1969     // .. .. ENABLE = 0x1
1970     // .. .. ==> 0XF8000B70[1:1] = 0x00000001U
1971     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
1972     // .. .. reserved_VRP_TRI = 0x0
1973     // .. .. ==> 0XF8000B70[2:2] = 0x00000000U
1974     // .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
1975     // .. .. reserved_VRN_TRI = 0x0
1976     // .. .. ==> 0XF8000B70[3:3] = 0x00000000U
1977     // .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
1978     // .. .. reserved_VRP_OUT = 0x0
1979     // .. .. ==> 0XF8000B70[4:4] = 0x00000000U
1980     // .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
1981     // .. .. reserved_VRN_OUT = 0x1
1982     // .. .. ==> 0XF8000B70[5:5] = 0x00000001U
1983     // .. ..     ==> MASK : 0x00000020U    VAL : 0x00000020U
1984     // .. .. NREF_OPT1 = 0x0
1985     // .. .. ==> 0XF8000B70[7:6] = 0x00000000U
1986     // .. ..     ==> MASK : 0x000000C0U    VAL : 0x00000000U
1987     // .. .. NREF_OPT2 = 0x0
1988     // .. .. ==> 0XF8000B70[10:8] = 0x00000000U
1989     // .. ..     ==> MASK : 0x00000700U    VAL : 0x00000000U
1990     // .. .. NREF_OPT4 = 0x1
1991     // .. .. ==> 0XF8000B70[13:11] = 0x00000001U
1992     // .. ..     ==> MASK : 0x00003800U    VAL : 0x00000800U
1993     // .. .. PREF_OPT1 = 0x0
1994     // .. .. ==> 0XF8000B70[15:14] = 0x00000000U
1995     // .. ..     ==> MASK : 0x0000C000U    VAL : 0x00000000U
1996     // .. .. PREF_OPT2 = 0x0
1997     // .. .. ==> 0XF8000B70[19:17] = 0x00000000U
1998     // .. ..     ==> MASK : 0x000E0000U    VAL : 0x00000000U
1999     // .. .. UPDATE_CONTROL = 0x0
2000     // .. .. ==> 0XF8000B70[20:20] = 0x00000000U
2001     // .. ..     ==> MASK : 0x00100000U    VAL : 0x00000000U
2002     // .. .. reserved_INIT_COMPLETE = 0x0
2003     // .. .. ==> 0XF8000B70[21:21] = 0x00000000U
2004     // .. ..     ==> MASK : 0x00200000U    VAL : 0x00000000U
2005     // .. .. reserved_TST_CLK = 0x0
2006     // .. .. ==> 0XF8000B70[22:22] = 0x00000000U
2007     // .. ..     ==> MASK : 0x00400000U    VAL : 0x00000000U
2008     // .. .. reserved_TST_HLN = 0x0
2009     // .. .. ==> 0XF8000B70[23:23] = 0x00000000U
2010     // .. ..     ==> MASK : 0x00800000U    VAL : 0x00000000U
2011     // .. .. reserved_TST_HLP = 0x0
2012     // .. .. ==> 0XF8000B70[24:24] = 0x00000000U
2013     // .. ..     ==> MASK : 0x01000000U    VAL : 0x00000000U
2014     // .. .. reserved_TST_RST = 0x0
2015     // .. .. ==> 0XF8000B70[25:25] = 0x00000000U
2016     // .. ..     ==> MASK : 0x02000000U    VAL : 0x00000000U
2017     // .. .. reserved_INT_DCI_EN = 0x0
2018     // .. .. ==> 0XF8000B70[26:26] = 0x00000000U
2019     // .. ..     ==> MASK : 0x04000000U    VAL : 0x00000000U
2020     // .. ..
2021     EMIT_MASKWRITE(0XF8000B70, 0x07FEFFFFU ,0x00000823U),
2022     // .. FINISH: DDRIOB SETTINGS
2023     // .. START: MIO PROGRAMMING
2024     // .. TRI_ENABLE = 0
2025     // .. ==> 0XF8000700[0:0] = 0x00000000U
2026     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2027     // .. L0_SEL = 1
2028     // .. ==> 0XF8000700[1:1] = 0x00000001U
2029     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
2030     // .. L1_SEL = 0
2031     // .. ==> 0XF8000700[2:2] = 0x00000000U
2032     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2033     // .. L2_SEL = 0
2034     // .. ==> 0XF8000700[4:3] = 0x00000000U
2035     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2036     // .. L3_SEL = 0
2037     // .. ==> 0XF8000700[7:5] = 0x00000000U
2038     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2039     // .. Speed = 0
2040     // .. ==> 0XF8000700[8:8] = 0x00000000U
2041     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2042     // .. IO_Type = 1
2043     // .. ==> 0XF8000700[11:9] = 0x00000001U
2044     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
2045     // .. PULLUP = 1
2046     // .. ==> 0XF8000700[12:12] = 0x00000001U
2047     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
2048     // .. DisableRcvr = 0
2049     // .. ==> 0XF8000700[13:13] = 0x00000000U
2050     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2051     // ..
2052     EMIT_MASKWRITE(0XF8000700, 0x00003FFFU ,0x00001202U),
2053     // .. TRI_ENABLE = 0
2054     // .. ==> 0XF8000704[0:0] = 0x00000000U
2055     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2056     // .. L0_SEL = 1
2057     // .. ==> 0XF8000704[1:1] = 0x00000001U
2058     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
2059     // .. L1_SEL = 0
2060     // .. ==> 0XF8000704[2:2] = 0x00000000U
2061     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2062     // .. L2_SEL = 0
2063     // .. ==> 0XF8000704[4:3] = 0x00000000U
2064     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2065     // .. L3_SEL = 0
2066     // .. ==> 0XF8000704[7:5] = 0x00000000U
2067     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2068     // .. Speed = 0
2069     // .. ==> 0XF8000704[8:8] = 0x00000000U
2070     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2071     // .. IO_Type = 1
2072     // .. ==> 0XF8000704[11:9] = 0x00000001U
2073     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
2074     // .. PULLUP = 1
2075     // .. ==> 0XF8000704[12:12] = 0x00000001U
2076     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
2077     // .. DisableRcvr = 0
2078     // .. ==> 0XF8000704[13:13] = 0x00000000U
2079     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2080     // ..
2081     EMIT_MASKWRITE(0XF8000704, 0x00003FFFU ,0x00001202U),
2082     // .. TRI_ENABLE = 0
2083     // .. ==> 0XF8000708[0:0] = 0x00000000U
2084     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2085     // .. L0_SEL = 1
2086     // .. ==> 0XF8000708[1:1] = 0x00000001U
2087     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
2088     // .. L1_SEL = 0
2089     // .. ==> 0XF8000708[2:2] = 0x00000000U
2090     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2091     // .. L2_SEL = 0
2092     // .. ==> 0XF8000708[4:3] = 0x00000000U
2093     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2094     // .. L3_SEL = 0
2095     // .. ==> 0XF8000708[7:5] = 0x00000000U
2096     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2097     // .. Speed = 0
2098     // .. ==> 0XF8000708[8:8] = 0x00000000U
2099     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2100     // .. IO_Type = 1
2101     // .. ==> 0XF8000708[11:9] = 0x00000001U
2102     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
2103     // .. PULLUP = 0
2104     // .. ==> 0XF8000708[12:12] = 0x00000000U
2105     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2106     // .. DisableRcvr = 0
2107     // .. ==> 0XF8000708[13:13] = 0x00000000U
2108     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2109     // ..
2110     EMIT_MASKWRITE(0XF8000708, 0x00003FFFU ,0x00000202U),
2111     // .. TRI_ENABLE = 0
2112     // .. ==> 0XF800070C[0:0] = 0x00000000U
2113     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2114     // .. L0_SEL = 1
2115     // .. ==> 0XF800070C[1:1] = 0x00000001U
2116     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
2117     // .. L1_SEL = 0
2118     // .. ==> 0XF800070C[2:2] = 0x00000000U
2119     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2120     // .. L2_SEL = 0
2121     // .. ==> 0XF800070C[4:3] = 0x00000000U
2122     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2123     // .. L3_SEL = 0
2124     // .. ==> 0XF800070C[7:5] = 0x00000000U
2125     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2126     // .. Speed = 0
2127     // .. ==> 0XF800070C[8:8] = 0x00000000U
2128     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2129     // .. IO_Type = 1
2130     // .. ==> 0XF800070C[11:9] = 0x00000001U
2131     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
2132     // .. PULLUP = 0
2133     // .. ==> 0XF800070C[12:12] = 0x00000000U
2134     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2135     // .. DisableRcvr = 0
2136     // .. ==> 0XF800070C[13:13] = 0x00000000U
2137     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2138     // ..
2139     EMIT_MASKWRITE(0XF800070C, 0x00003FFFU ,0x00000202U),
2140     // .. TRI_ENABLE = 0
2141     // .. ==> 0XF8000710[0:0] = 0x00000000U
2142     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2143     // .. L0_SEL = 1
2144     // .. ==> 0XF8000710[1:1] = 0x00000001U
2145     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
2146     // .. L1_SEL = 0
2147     // .. ==> 0XF8000710[2:2] = 0x00000000U
2148     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2149     // .. L2_SEL = 0
2150     // .. ==> 0XF8000710[4:3] = 0x00000000U
2151     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2152     // .. L3_SEL = 0
2153     // .. ==> 0XF8000710[7:5] = 0x00000000U
2154     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2155     // .. Speed = 0
2156     // .. ==> 0XF8000710[8:8] = 0x00000000U
2157     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2158     // .. IO_Type = 1
2159     // .. ==> 0XF8000710[11:9] = 0x00000001U
2160     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
2161     // .. PULLUP = 0
2162     // .. ==> 0XF8000710[12:12] = 0x00000000U
2163     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2164     // .. DisableRcvr = 0
2165     // .. ==> 0XF8000710[13:13] = 0x00000000U
2166     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2167     // ..
2168     EMIT_MASKWRITE(0XF8000710, 0x00003FFFU ,0x00000202U),
2169     // .. TRI_ENABLE = 0
2170     // .. ==> 0XF8000714[0:0] = 0x00000000U
2171     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2172     // .. L0_SEL = 1
2173     // .. ==> 0XF8000714[1:1] = 0x00000001U
2174     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
2175     // .. L1_SEL = 0
2176     // .. ==> 0XF8000714[2:2] = 0x00000000U
2177     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2178     // .. L2_SEL = 0
2179     // .. ==> 0XF8000714[4:3] = 0x00000000U
2180     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2181     // .. L3_SEL = 0
2182     // .. ==> 0XF8000714[7:5] = 0x00000000U
2183     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2184     // .. Speed = 0
2185     // .. ==> 0XF8000714[8:8] = 0x00000000U
2186     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2187     // .. IO_Type = 1
2188     // .. ==> 0XF8000714[11:9] = 0x00000001U
2189     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
2190     // .. PULLUP = 0
2191     // .. ==> 0XF8000714[12:12] = 0x00000000U
2192     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2193     // .. DisableRcvr = 0
2194     // .. ==> 0XF8000714[13:13] = 0x00000000U
2195     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2196     // ..
2197     EMIT_MASKWRITE(0XF8000714, 0x00003FFFU ,0x00000202U),
2198     // .. TRI_ENABLE = 0
2199     // .. ==> 0XF8000718[0:0] = 0x00000000U
2200     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2201     // .. L0_SEL = 1
2202     // .. ==> 0XF8000718[1:1] = 0x00000001U
2203     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
2204     // .. L1_SEL = 0
2205     // .. ==> 0XF8000718[2:2] = 0x00000000U
2206     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2207     // .. L2_SEL = 0
2208     // .. ==> 0XF8000718[4:3] = 0x00000000U
2209     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2210     // .. L3_SEL = 0
2211     // .. ==> 0XF8000718[7:5] = 0x00000000U
2212     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2213     // .. Speed = 0
2214     // .. ==> 0XF8000718[8:8] = 0x00000000U
2215     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2216     // .. IO_Type = 1
2217     // .. ==> 0XF8000718[11:9] = 0x00000001U
2218     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
2219     // .. PULLUP = 0
2220     // .. ==> 0XF8000718[12:12] = 0x00000000U
2221     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2222     // .. DisableRcvr = 0
2223     // .. ==> 0XF8000718[13:13] = 0x00000000U
2224     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2225     // ..
2226     EMIT_MASKWRITE(0XF8000718, 0x00003FFFU ,0x00000202U),
2227     // .. TRI_ENABLE = 0
2228     // .. ==> 0XF800071C[0:0] = 0x00000000U
2229     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2230     // .. L0_SEL = 0
2231     // .. ==> 0XF800071C[1:1] = 0x00000000U
2232     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
2233     // .. L1_SEL = 0
2234     // .. ==> 0XF800071C[2:2] = 0x00000000U
2235     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2236     // .. L2_SEL = 0
2237     // .. ==> 0XF800071C[4:3] = 0x00000000U
2238     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2239     // .. L3_SEL = 0
2240     // .. ==> 0XF800071C[7:5] = 0x00000000U
2241     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2242     // .. Speed = 0
2243     // .. ==> 0XF800071C[8:8] = 0x00000000U
2244     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2245     // .. IO_Type = 1
2246     // .. ==> 0XF800071C[11:9] = 0x00000001U
2247     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
2248     // .. PULLUP = 0
2249     // .. ==> 0XF800071C[12:12] = 0x00000000U
2250     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2251     // .. DisableRcvr = 0
2252     // .. ==> 0XF800071C[13:13] = 0x00000000U
2253     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2254     // ..
2255     EMIT_MASKWRITE(0XF800071C, 0x00003FFFU ,0x00000200U),
2256     // .. TRI_ENABLE = 0
2257     // .. ==> 0XF8000720[0:0] = 0x00000000U
2258     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2259     // .. L0_SEL = 1
2260     // .. ==> 0XF8000720[1:1] = 0x00000001U
2261     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
2262     // .. L1_SEL = 0
2263     // .. ==> 0XF8000720[2:2] = 0x00000000U
2264     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2265     // .. L2_SEL = 0
2266     // .. ==> 0XF8000720[4:3] = 0x00000000U
2267     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2268     // .. L3_SEL = 0
2269     // .. ==> 0XF8000720[7:5] = 0x00000000U
2270     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2271     // .. Speed = 0
2272     // .. ==> 0XF8000720[8:8] = 0x00000000U
2273     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2274     // .. IO_Type = 1
2275     // .. ==> 0XF8000720[11:9] = 0x00000001U
2276     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
2277     // .. PULLUP = 0
2278     // .. ==> 0XF8000720[12:12] = 0x00000000U
2279     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2280     // .. DisableRcvr = 0
2281     // .. ==> 0XF8000720[13:13] = 0x00000000U
2282     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2283     // ..
2284     EMIT_MASKWRITE(0XF8000720, 0x00003FFFU ,0x00000202U),
2285     // .. TRI_ENABLE = 0
2286     // .. ==> 0XF8000724[0:0] = 0x00000000U
2287     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2288     // .. L0_SEL = 1
2289     // .. ==> 0XF8000724[1:1] = 0x00000001U
2290     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
2291     // .. L1_SEL = 0
2292     // .. ==> 0XF8000724[2:2] = 0x00000000U
2293     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2294     // .. L2_SEL = 0
2295     // .. ==> 0XF8000724[4:3] = 0x00000000U
2296     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2297     // .. L3_SEL = 0
2298     // .. ==> 0XF8000724[7:5] = 0x00000000U
2299     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2300     // .. Speed = 0
2301     // .. ==> 0XF8000724[8:8] = 0x00000000U
2302     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2303     // .. IO_Type = 1
2304     // .. ==> 0XF8000724[11:9] = 0x00000001U
2305     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
2306     // .. PULLUP = 1
2307     // .. ==> 0XF8000724[12:12] = 0x00000001U
2308     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
2309     // .. DisableRcvr = 0
2310     // .. ==> 0XF8000724[13:13] = 0x00000000U
2311     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2312     // ..
2313     EMIT_MASKWRITE(0XF8000724, 0x00003FFFU ,0x00001202U),
2314     // .. TRI_ENABLE = 0
2315     // .. ==> 0XF8000728[0:0] = 0x00000000U
2316     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2317     // .. L0_SEL = 1
2318     // .. ==> 0XF8000728[1:1] = 0x00000001U
2319     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
2320     // .. L1_SEL = 0
2321     // .. ==> 0XF8000728[2:2] = 0x00000000U
2322     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2323     // .. L2_SEL = 0
2324     // .. ==> 0XF8000728[4:3] = 0x00000000U
2325     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2326     // .. L3_SEL = 0
2327     // .. ==> 0XF8000728[7:5] = 0x00000000U
2328     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2329     // .. Speed = 0
2330     // .. ==> 0XF8000728[8:8] = 0x00000000U
2331     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2332     // .. IO_Type = 1
2333     // .. ==> 0XF8000728[11:9] = 0x00000001U
2334     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
2335     // .. PULLUP = 1
2336     // .. ==> 0XF8000728[12:12] = 0x00000001U
2337     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
2338     // .. DisableRcvr = 0
2339     // .. ==> 0XF8000728[13:13] = 0x00000000U
2340     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2341     // ..
2342     EMIT_MASKWRITE(0XF8000728, 0x00003FFFU ,0x00001202U),
2343     // .. TRI_ENABLE = 0
2344     // .. ==> 0XF800072C[0:0] = 0x00000000U
2345     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2346     // .. L0_SEL = 1
2347     // .. ==> 0XF800072C[1:1] = 0x00000001U
2348     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
2349     // .. L1_SEL = 0
2350     // .. ==> 0XF800072C[2:2] = 0x00000000U
2351     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2352     // .. L2_SEL = 0
2353     // .. ==> 0XF800072C[4:3] = 0x00000000U
2354     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2355     // .. L3_SEL = 0
2356     // .. ==> 0XF800072C[7:5] = 0x00000000U
2357     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2358     // .. Speed = 0
2359     // .. ==> 0XF800072C[8:8] = 0x00000000U
2360     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2361     // .. IO_Type = 1
2362     // .. ==> 0XF800072C[11:9] = 0x00000001U
2363     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
2364     // .. PULLUP = 1
2365     // .. ==> 0XF800072C[12:12] = 0x00000001U
2366     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
2367     // .. DisableRcvr = 0
2368     // .. ==> 0XF800072C[13:13] = 0x00000000U
2369     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2370     // ..
2371     EMIT_MASKWRITE(0XF800072C, 0x00003FFFU ,0x00001202U),
2372     // .. TRI_ENABLE = 0
2373     // .. ==> 0XF8000730[0:0] = 0x00000000U
2374     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2375     // .. L0_SEL = 1
2376     // .. ==> 0XF8000730[1:1] = 0x00000001U
2377     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
2378     // .. L1_SEL = 0
2379     // .. ==> 0XF8000730[2:2] = 0x00000000U
2380     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2381     // .. L2_SEL = 0
2382     // .. ==> 0XF8000730[4:3] = 0x00000000U
2383     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2384     // .. L3_SEL = 0
2385     // .. ==> 0XF8000730[7:5] = 0x00000000U
2386     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2387     // .. Speed = 0
2388     // .. ==> 0XF8000730[8:8] = 0x00000000U
2389     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2390     // .. IO_Type = 1
2391     // .. ==> 0XF8000730[11:9] = 0x00000001U
2392     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
2393     // .. PULLUP = 1
2394     // .. ==> 0XF8000730[12:12] = 0x00000001U
2395     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
2396     // .. DisableRcvr = 0
2397     // .. ==> 0XF8000730[13:13] = 0x00000000U
2398     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2399     // ..
2400     EMIT_MASKWRITE(0XF8000730, 0x00003FFFU ,0x00001202U),
2401     // .. TRI_ENABLE = 0
2402     // .. ==> 0XF8000734[0:0] = 0x00000000U
2403     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2404     // .. L0_SEL = 1
2405     // .. ==> 0XF8000734[1:1] = 0x00000001U
2406     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
2407     // .. L1_SEL = 0
2408     // .. ==> 0XF8000734[2:2] = 0x00000000U
2409     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2410     // .. L2_SEL = 0
2411     // .. ==> 0XF8000734[4:3] = 0x00000000U
2412     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2413     // .. L3_SEL = 0
2414     // .. ==> 0XF8000734[7:5] = 0x00000000U
2415     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2416     // .. Speed = 0
2417     // .. ==> 0XF8000734[8:8] = 0x00000000U
2418     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2419     // .. IO_Type = 1
2420     // .. ==> 0XF8000734[11:9] = 0x00000001U
2421     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
2422     // .. PULLUP = 1
2423     // .. ==> 0XF8000734[12:12] = 0x00000001U
2424     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
2425     // .. DisableRcvr = 0
2426     // .. ==> 0XF8000734[13:13] = 0x00000000U
2427     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2428     // ..
2429     EMIT_MASKWRITE(0XF8000734, 0x00003FFFU ,0x00001202U),
2430     // .. TRI_ENABLE = 1
2431     // .. ==> 0XF8000738[0:0] = 0x00000001U
2432     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
2433     // .. Speed = 0
2434     // .. ==> 0XF8000738[8:8] = 0x00000000U
2435     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2436     // .. IO_Type = 1
2437     // .. ==> 0XF8000738[11:9] = 0x00000001U
2438     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
2439     // .. PULLUP = 1
2440     // .. ==> 0XF8000738[12:12] = 0x00000001U
2441     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
2442     // .. DisableRcvr = 0
2443     // .. ==> 0XF8000738[13:13] = 0x00000000U
2444     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2445     // ..
2446     EMIT_MASKWRITE(0XF8000738, 0x00003F01U ,0x00001201U),
2447     // .. TRI_ENABLE = 1
2448     // .. ==> 0XF800073C[0:0] = 0x00000001U
2449     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
2450     // .. Speed = 0
2451     // .. ==> 0XF800073C[8:8] = 0x00000000U
2452     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2453     // .. IO_Type = 1
2454     // .. ==> 0XF800073C[11:9] = 0x00000001U
2455     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
2456     // .. PULLUP = 1
2457     // .. ==> 0XF800073C[12:12] = 0x00000001U
2458     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
2459     // .. DisableRcvr = 0
2460     // .. ==> 0XF800073C[13:13] = 0x00000000U
2461     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2462     // ..
2463     EMIT_MASKWRITE(0XF800073C, 0x00003F01U ,0x00001201U),
2464     // .. TRI_ENABLE = 0
2465     // .. ==> 0XF8000740[0:0] = 0x00000000U
2466     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2467     // .. L0_SEL = 1
2468     // .. ==> 0XF8000740[1:1] = 0x00000001U
2469     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
2470     // .. L1_SEL = 0
2471     // .. ==> 0XF8000740[2:2] = 0x00000000U
2472     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2473     // .. L2_SEL = 0
2474     // .. ==> 0XF8000740[4:3] = 0x00000000U
2475     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2476     // .. L3_SEL = 0
2477     // .. ==> 0XF8000740[7:5] = 0x00000000U
2478     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2479     // .. Speed = 0
2480     // .. ==> 0XF8000740[8:8] = 0x00000000U
2481     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2482     // .. IO_Type = 4
2483     // .. ==> 0XF8000740[11:9] = 0x00000004U
2484     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
2485     // .. PULLUP = 0
2486     // .. ==> 0XF8000740[12:12] = 0x00000000U
2487     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2488     // .. DisableRcvr = 1
2489     // .. ==> 0XF8000740[13:13] = 0x00000001U
2490     // ..     ==> MASK : 0x00002000U    VAL : 0x00002000U
2491     // ..
2492     EMIT_MASKWRITE(0XF8000740, 0x00003FFFU ,0x00002802U),
2493     // .. TRI_ENABLE = 0
2494     // .. ==> 0XF8000744[0:0] = 0x00000000U
2495     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2496     // .. L0_SEL = 1
2497     // .. ==> 0XF8000744[1:1] = 0x00000001U
2498     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
2499     // .. L1_SEL = 0
2500     // .. ==> 0XF8000744[2:2] = 0x00000000U
2501     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2502     // .. L2_SEL = 0
2503     // .. ==> 0XF8000744[4:3] = 0x00000000U
2504     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2505     // .. L3_SEL = 0
2506     // .. ==> 0XF8000744[7:5] = 0x00000000U
2507     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2508     // .. Speed = 0
2509     // .. ==> 0XF8000744[8:8] = 0x00000000U
2510     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2511     // .. IO_Type = 4
2512     // .. ==> 0XF8000744[11:9] = 0x00000004U
2513     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
2514     // .. PULLUP = 0
2515     // .. ==> 0XF8000744[12:12] = 0x00000000U
2516     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2517     // .. DisableRcvr = 1
2518     // .. ==> 0XF8000744[13:13] = 0x00000001U
2519     // ..     ==> MASK : 0x00002000U    VAL : 0x00002000U
2520     // ..
2521     EMIT_MASKWRITE(0XF8000744, 0x00003FFFU ,0x00002802U),
2522     // .. TRI_ENABLE = 0
2523     // .. ==> 0XF8000748[0:0] = 0x00000000U
2524     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2525     // .. L0_SEL = 1
2526     // .. ==> 0XF8000748[1:1] = 0x00000001U
2527     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
2528     // .. L1_SEL = 0
2529     // .. ==> 0XF8000748[2:2] = 0x00000000U
2530     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2531     // .. L2_SEL = 0
2532     // .. ==> 0XF8000748[4:3] = 0x00000000U
2533     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2534     // .. L3_SEL = 0
2535     // .. ==> 0XF8000748[7:5] = 0x00000000U
2536     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2537     // .. Speed = 0
2538     // .. ==> 0XF8000748[8:8] = 0x00000000U
2539     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2540     // .. IO_Type = 4
2541     // .. ==> 0XF8000748[11:9] = 0x00000004U
2542     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
2543     // .. PULLUP = 0
2544     // .. ==> 0XF8000748[12:12] = 0x00000000U
2545     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2546     // .. DisableRcvr = 1
2547     // .. ==> 0XF8000748[13:13] = 0x00000001U
2548     // ..     ==> MASK : 0x00002000U    VAL : 0x00002000U
2549     // ..
2550     EMIT_MASKWRITE(0XF8000748, 0x00003FFFU ,0x00002802U),
2551     // .. TRI_ENABLE = 0
2552     // .. ==> 0XF800074C[0:0] = 0x00000000U
2553     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2554     // .. L0_SEL = 1
2555     // .. ==> 0XF800074C[1:1] = 0x00000001U
2556     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
2557     // .. L1_SEL = 0
2558     // .. ==> 0XF800074C[2:2] = 0x00000000U
2559     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2560     // .. L2_SEL = 0
2561     // .. ==> 0XF800074C[4:3] = 0x00000000U
2562     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2563     // .. L3_SEL = 0
2564     // .. ==> 0XF800074C[7:5] = 0x00000000U
2565     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2566     // .. Speed = 0
2567     // .. ==> 0XF800074C[8:8] = 0x00000000U
2568     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2569     // .. IO_Type = 4
2570     // .. ==> 0XF800074C[11:9] = 0x00000004U
2571     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
2572     // .. PULLUP = 0
2573     // .. ==> 0XF800074C[12:12] = 0x00000000U
2574     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2575     // .. DisableRcvr = 1
2576     // .. ==> 0XF800074C[13:13] = 0x00000001U
2577     // ..     ==> MASK : 0x00002000U    VAL : 0x00002000U
2578     // ..
2579     EMIT_MASKWRITE(0XF800074C, 0x00003FFFU ,0x00002802U),
2580     // .. TRI_ENABLE = 0
2581     // .. ==> 0XF8000750[0:0] = 0x00000000U
2582     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2583     // .. L0_SEL = 1
2584     // .. ==> 0XF8000750[1:1] = 0x00000001U
2585     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
2586     // .. L1_SEL = 0
2587     // .. ==> 0XF8000750[2:2] = 0x00000000U
2588     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2589     // .. L2_SEL = 0
2590     // .. ==> 0XF8000750[4:3] = 0x00000000U
2591     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2592     // .. L3_SEL = 0
2593     // .. ==> 0XF8000750[7:5] = 0x00000000U
2594     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2595     // .. Speed = 0
2596     // .. ==> 0XF8000750[8:8] = 0x00000000U
2597     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2598     // .. IO_Type = 4
2599     // .. ==> 0XF8000750[11:9] = 0x00000004U
2600     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
2601     // .. PULLUP = 0
2602     // .. ==> 0XF8000750[12:12] = 0x00000000U
2603     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2604     // .. DisableRcvr = 1
2605     // .. ==> 0XF8000750[13:13] = 0x00000001U
2606     // ..     ==> MASK : 0x00002000U    VAL : 0x00002000U
2607     // ..
2608     EMIT_MASKWRITE(0XF8000750, 0x00003FFFU ,0x00002802U),
2609     // .. TRI_ENABLE = 0
2610     // .. ==> 0XF8000754[0:0] = 0x00000000U
2611     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2612     // .. L0_SEL = 1
2613     // .. ==> 0XF8000754[1:1] = 0x00000001U
2614     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
2615     // .. L1_SEL = 0
2616     // .. ==> 0XF8000754[2:2] = 0x00000000U
2617     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2618     // .. L2_SEL = 0
2619     // .. ==> 0XF8000754[4:3] = 0x00000000U
2620     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2621     // .. L3_SEL = 0
2622     // .. ==> 0XF8000754[7:5] = 0x00000000U
2623     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2624     // .. Speed = 0
2625     // .. ==> 0XF8000754[8:8] = 0x00000000U
2626     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2627     // .. IO_Type = 4
2628     // .. ==> 0XF8000754[11:9] = 0x00000004U
2629     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
2630     // .. PULLUP = 0
2631     // .. ==> 0XF8000754[12:12] = 0x00000000U
2632     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2633     // .. DisableRcvr = 1
2634     // .. ==> 0XF8000754[13:13] = 0x00000001U
2635     // ..     ==> MASK : 0x00002000U    VAL : 0x00002000U
2636     // ..
2637     EMIT_MASKWRITE(0XF8000754, 0x00003FFFU ,0x00002802U),
2638     // .. TRI_ENABLE = 1
2639     // .. ==> 0XF8000758[0:0] = 0x00000001U
2640     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
2641     // .. L0_SEL = 1
2642     // .. ==> 0XF8000758[1:1] = 0x00000001U
2643     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
2644     // .. L1_SEL = 0
2645     // .. ==> 0XF8000758[2:2] = 0x00000000U
2646     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2647     // .. L2_SEL = 0
2648     // .. ==> 0XF8000758[4:3] = 0x00000000U
2649     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2650     // .. L3_SEL = 0
2651     // .. ==> 0XF8000758[7:5] = 0x00000000U
2652     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2653     // .. Speed = 0
2654     // .. ==> 0XF8000758[8:8] = 0x00000000U
2655     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2656     // .. IO_Type = 4
2657     // .. ==> 0XF8000758[11:9] = 0x00000004U
2658     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
2659     // .. PULLUP = 0
2660     // .. ==> 0XF8000758[12:12] = 0x00000000U
2661     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2662     // .. DisableRcvr = 0
2663     // .. ==> 0XF8000758[13:13] = 0x00000000U
2664     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2665     // ..
2666     EMIT_MASKWRITE(0XF8000758, 0x00003FFFU ,0x00000803U),
2667     // .. TRI_ENABLE = 1
2668     // .. ==> 0XF800075C[0:0] = 0x00000001U
2669     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
2670     // .. L0_SEL = 1
2671     // .. ==> 0XF800075C[1:1] = 0x00000001U
2672     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
2673     // .. L1_SEL = 0
2674     // .. ==> 0XF800075C[2:2] = 0x00000000U
2675     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2676     // .. L2_SEL = 0
2677     // .. ==> 0XF800075C[4:3] = 0x00000000U
2678     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2679     // .. L3_SEL = 0
2680     // .. ==> 0XF800075C[7:5] = 0x00000000U
2681     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2682     // .. Speed = 0
2683     // .. ==> 0XF800075C[8:8] = 0x00000000U
2684     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2685     // .. IO_Type = 4
2686     // .. ==> 0XF800075C[11:9] = 0x00000004U
2687     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
2688     // .. PULLUP = 0
2689     // .. ==> 0XF800075C[12:12] = 0x00000000U
2690     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2691     // .. DisableRcvr = 0
2692     // .. ==> 0XF800075C[13:13] = 0x00000000U
2693     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2694     // ..
2695     EMIT_MASKWRITE(0XF800075C, 0x00003FFFU ,0x00000803U),
2696     // .. TRI_ENABLE = 1
2697     // .. ==> 0XF8000760[0:0] = 0x00000001U
2698     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
2699     // .. L0_SEL = 1
2700     // .. ==> 0XF8000760[1:1] = 0x00000001U
2701     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
2702     // .. L1_SEL = 0
2703     // .. ==> 0XF8000760[2:2] = 0x00000000U
2704     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2705     // .. L2_SEL = 0
2706     // .. ==> 0XF8000760[4:3] = 0x00000000U
2707     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2708     // .. L3_SEL = 0
2709     // .. ==> 0XF8000760[7:5] = 0x00000000U
2710     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2711     // .. Speed = 0
2712     // .. ==> 0XF8000760[8:8] = 0x00000000U
2713     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2714     // .. IO_Type = 4
2715     // .. ==> 0XF8000760[11:9] = 0x00000004U
2716     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
2717     // .. PULLUP = 0
2718     // .. ==> 0XF8000760[12:12] = 0x00000000U
2719     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2720     // .. DisableRcvr = 0
2721     // .. ==> 0XF8000760[13:13] = 0x00000000U
2722     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2723     // ..
2724     EMIT_MASKWRITE(0XF8000760, 0x00003FFFU ,0x00000803U),
2725     // .. TRI_ENABLE = 1
2726     // .. ==> 0XF8000764[0:0] = 0x00000001U
2727     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
2728     // .. L0_SEL = 1
2729     // .. ==> 0XF8000764[1:1] = 0x00000001U
2730     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
2731     // .. L1_SEL = 0
2732     // .. ==> 0XF8000764[2:2] = 0x00000000U
2733     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2734     // .. L2_SEL = 0
2735     // .. ==> 0XF8000764[4:3] = 0x00000000U
2736     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2737     // .. L3_SEL = 0
2738     // .. ==> 0XF8000764[7:5] = 0x00000000U
2739     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2740     // .. Speed = 0
2741     // .. ==> 0XF8000764[8:8] = 0x00000000U
2742     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2743     // .. IO_Type = 4
2744     // .. ==> 0XF8000764[11:9] = 0x00000004U
2745     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
2746     // .. PULLUP = 0
2747     // .. ==> 0XF8000764[12:12] = 0x00000000U
2748     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2749     // .. DisableRcvr = 0
2750     // .. ==> 0XF8000764[13:13] = 0x00000000U
2751     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2752     // ..
2753     EMIT_MASKWRITE(0XF8000764, 0x00003FFFU ,0x00000803U),
2754     // .. TRI_ENABLE = 1
2755     // .. ==> 0XF8000768[0:0] = 0x00000001U
2756     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
2757     // .. L0_SEL = 1
2758     // .. ==> 0XF8000768[1:1] = 0x00000001U
2759     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
2760     // .. L1_SEL = 0
2761     // .. ==> 0XF8000768[2:2] = 0x00000000U
2762     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2763     // .. L2_SEL = 0
2764     // .. ==> 0XF8000768[4:3] = 0x00000000U
2765     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2766     // .. L3_SEL = 0
2767     // .. ==> 0XF8000768[7:5] = 0x00000000U
2768     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2769     // .. Speed = 0
2770     // .. ==> 0XF8000768[8:8] = 0x00000000U
2771     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2772     // .. IO_Type = 4
2773     // .. ==> 0XF8000768[11:9] = 0x00000004U
2774     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
2775     // .. PULLUP = 0
2776     // .. ==> 0XF8000768[12:12] = 0x00000000U
2777     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2778     // .. DisableRcvr = 0
2779     // .. ==> 0XF8000768[13:13] = 0x00000000U
2780     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2781     // ..
2782     EMIT_MASKWRITE(0XF8000768, 0x00003FFFU ,0x00000803U),
2783     // .. TRI_ENABLE = 1
2784     // .. ==> 0XF800076C[0:0] = 0x00000001U
2785     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
2786     // .. L0_SEL = 1
2787     // .. ==> 0XF800076C[1:1] = 0x00000001U
2788     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
2789     // .. L1_SEL = 0
2790     // .. ==> 0XF800076C[2:2] = 0x00000000U
2791     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2792     // .. L2_SEL = 0
2793     // .. ==> 0XF800076C[4:3] = 0x00000000U
2794     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2795     // .. L3_SEL = 0
2796     // .. ==> 0XF800076C[7:5] = 0x00000000U
2797     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2798     // .. Speed = 0
2799     // .. ==> 0XF800076C[8:8] = 0x00000000U
2800     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2801     // .. IO_Type = 4
2802     // .. ==> 0XF800076C[11:9] = 0x00000004U
2803     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
2804     // .. PULLUP = 0
2805     // .. ==> 0XF800076C[12:12] = 0x00000000U
2806     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2807     // .. DisableRcvr = 0
2808     // .. ==> 0XF800076C[13:13] = 0x00000000U
2809     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2810     // ..
2811     EMIT_MASKWRITE(0XF800076C, 0x00003FFFU ,0x00000803U),
2812     // .. TRI_ENABLE = 0
2813     // .. ==> 0XF8000770[0:0] = 0x00000000U
2814     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2815     // .. L0_SEL = 0
2816     // .. ==> 0XF8000770[1:1] = 0x00000000U
2817     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
2818     // .. L1_SEL = 1
2819     // .. ==> 0XF8000770[2:2] = 0x00000001U
2820     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
2821     // .. L2_SEL = 0
2822     // .. ==> 0XF8000770[4:3] = 0x00000000U
2823     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2824     // .. L3_SEL = 0
2825     // .. ==> 0XF8000770[7:5] = 0x00000000U
2826     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2827     // .. Speed = 0
2828     // .. ==> 0XF8000770[8:8] = 0x00000000U
2829     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2830     // .. IO_Type = 1
2831     // .. ==> 0XF8000770[11:9] = 0x00000001U
2832     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
2833     // .. PULLUP = 0
2834     // .. ==> 0XF8000770[12:12] = 0x00000000U
2835     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2836     // .. DisableRcvr = 0
2837     // .. ==> 0XF8000770[13:13] = 0x00000000U
2838     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2839     // ..
2840     EMIT_MASKWRITE(0XF8000770, 0x00003FFFU ,0x00000204U),
2841     // .. TRI_ENABLE = 1
2842     // .. ==> 0XF8000774[0:0] = 0x00000001U
2843     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
2844     // .. L0_SEL = 0
2845     // .. ==> 0XF8000774[1:1] = 0x00000000U
2846     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
2847     // .. L1_SEL = 1
2848     // .. ==> 0XF8000774[2:2] = 0x00000001U
2849     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
2850     // .. L2_SEL = 0
2851     // .. ==> 0XF8000774[4:3] = 0x00000000U
2852     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2853     // .. L3_SEL = 0
2854     // .. ==> 0XF8000774[7:5] = 0x00000000U
2855     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2856     // .. Speed = 0
2857     // .. ==> 0XF8000774[8:8] = 0x00000000U
2858     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2859     // .. IO_Type = 1
2860     // .. ==> 0XF8000774[11:9] = 0x00000001U
2861     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
2862     // .. PULLUP = 0
2863     // .. ==> 0XF8000774[12:12] = 0x00000000U
2864     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2865     // .. DisableRcvr = 0
2866     // .. ==> 0XF8000774[13:13] = 0x00000000U
2867     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2868     // ..
2869     EMIT_MASKWRITE(0XF8000774, 0x00003FFFU ,0x00000205U),
2870     // .. TRI_ENABLE = 0
2871     // .. ==> 0XF8000778[0:0] = 0x00000000U
2872     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2873     // .. L0_SEL = 0
2874     // .. ==> 0XF8000778[1:1] = 0x00000000U
2875     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
2876     // .. L1_SEL = 1
2877     // .. ==> 0XF8000778[2:2] = 0x00000001U
2878     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
2879     // .. L2_SEL = 0
2880     // .. ==> 0XF8000778[4:3] = 0x00000000U
2881     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2882     // .. L3_SEL = 0
2883     // .. ==> 0XF8000778[7:5] = 0x00000000U
2884     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2885     // .. Speed = 0
2886     // .. ==> 0XF8000778[8:8] = 0x00000000U
2887     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2888     // .. IO_Type = 1
2889     // .. ==> 0XF8000778[11:9] = 0x00000001U
2890     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
2891     // .. PULLUP = 0
2892     // .. ==> 0XF8000778[12:12] = 0x00000000U
2893     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2894     // .. DisableRcvr = 0
2895     // .. ==> 0XF8000778[13:13] = 0x00000000U
2896     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2897     // ..
2898     EMIT_MASKWRITE(0XF8000778, 0x00003FFFU ,0x00000204U),
2899     // .. TRI_ENABLE = 1
2900     // .. ==> 0XF800077C[0:0] = 0x00000001U
2901     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
2902     // .. L0_SEL = 0
2903     // .. ==> 0XF800077C[1:1] = 0x00000000U
2904     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
2905     // .. L1_SEL = 1
2906     // .. ==> 0XF800077C[2:2] = 0x00000001U
2907     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
2908     // .. L2_SEL = 0
2909     // .. ==> 0XF800077C[4:3] = 0x00000000U
2910     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2911     // .. L3_SEL = 0
2912     // .. ==> 0XF800077C[7:5] = 0x00000000U
2913     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2914     // .. Speed = 0
2915     // .. ==> 0XF800077C[8:8] = 0x00000000U
2916     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2917     // .. IO_Type = 1
2918     // .. ==> 0XF800077C[11:9] = 0x00000001U
2919     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
2920     // .. PULLUP = 0
2921     // .. ==> 0XF800077C[12:12] = 0x00000000U
2922     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2923     // .. DisableRcvr = 0
2924     // .. ==> 0XF800077C[13:13] = 0x00000000U
2925     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2926     // ..
2927     EMIT_MASKWRITE(0XF800077C, 0x00003FFFU ,0x00000205U),
2928     // .. TRI_ENABLE = 0
2929     // .. ==> 0XF8000780[0:0] = 0x00000000U
2930     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2931     // .. L0_SEL = 0
2932     // .. ==> 0XF8000780[1:1] = 0x00000000U
2933     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
2934     // .. L1_SEL = 1
2935     // .. ==> 0XF8000780[2:2] = 0x00000001U
2936     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
2937     // .. L2_SEL = 0
2938     // .. ==> 0XF8000780[4:3] = 0x00000000U
2939     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2940     // .. L3_SEL = 0
2941     // .. ==> 0XF8000780[7:5] = 0x00000000U
2942     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2943     // .. Speed = 0
2944     // .. ==> 0XF8000780[8:8] = 0x00000000U
2945     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2946     // .. IO_Type = 1
2947     // .. ==> 0XF8000780[11:9] = 0x00000001U
2948     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
2949     // .. PULLUP = 0
2950     // .. ==> 0XF8000780[12:12] = 0x00000000U
2951     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2952     // .. DisableRcvr = 0
2953     // .. ==> 0XF8000780[13:13] = 0x00000000U
2954     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2955     // ..
2956     EMIT_MASKWRITE(0XF8000780, 0x00003FFFU ,0x00000204U),
2957     // .. TRI_ENABLE = 0
2958     // .. ==> 0XF8000784[0:0] = 0x00000000U
2959     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2960     // .. L0_SEL = 0
2961     // .. ==> 0XF8000784[1:1] = 0x00000000U
2962     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
2963     // .. L1_SEL = 1
2964     // .. ==> 0XF8000784[2:2] = 0x00000001U
2965     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
2966     // .. L2_SEL = 0
2967     // .. ==> 0XF8000784[4:3] = 0x00000000U
2968     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2969     // .. L3_SEL = 0
2970     // .. ==> 0XF8000784[7:5] = 0x00000000U
2971     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2972     // .. Speed = 0
2973     // .. ==> 0XF8000784[8:8] = 0x00000000U
2974     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2975     // .. IO_Type = 1
2976     // .. ==> 0XF8000784[11:9] = 0x00000001U
2977     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
2978     // .. PULLUP = 0
2979     // .. ==> 0XF8000784[12:12] = 0x00000000U
2980     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2981     // .. DisableRcvr = 0
2982     // .. ==> 0XF8000784[13:13] = 0x00000000U
2983     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2984     // ..
2985     EMIT_MASKWRITE(0XF8000784, 0x00003FFFU ,0x00000204U),
2986     // .. TRI_ENABLE = 0
2987     // .. ==> 0XF8000788[0:0] = 0x00000000U
2988     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2989     // .. L0_SEL = 0
2990     // .. ==> 0XF8000788[1:1] = 0x00000000U
2991     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
2992     // .. L1_SEL = 1
2993     // .. ==> 0XF8000788[2:2] = 0x00000001U
2994     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
2995     // .. L2_SEL = 0
2996     // .. ==> 0XF8000788[4:3] = 0x00000000U
2997     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2998     // .. L3_SEL = 0
2999     // .. ==> 0XF8000788[7:5] = 0x00000000U
3000     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
3001     // .. Speed = 0
3002     // .. ==> 0XF8000788[8:8] = 0x00000000U
3003     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
3004     // .. IO_Type = 1
3005     // .. ==> 0XF8000788[11:9] = 0x00000001U
3006     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
3007     // .. PULLUP = 0
3008     // .. ==> 0XF8000788[12:12] = 0x00000000U
3009     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
3010     // .. DisableRcvr = 0
3011     // .. ==> 0XF8000788[13:13] = 0x00000000U
3012     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
3013     // ..
3014     EMIT_MASKWRITE(0XF8000788, 0x00003FFFU ,0x00000204U),
3015     // .. TRI_ENABLE = 0
3016     // .. ==> 0XF800078C[0:0] = 0x00000000U
3017     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
3018     // .. L0_SEL = 0
3019     // .. ==> 0XF800078C[1:1] = 0x00000000U
3020     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
3021     // .. L1_SEL = 1
3022     // .. ==> 0XF800078C[2:2] = 0x00000001U
3023     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
3024     // .. L2_SEL = 0
3025     // .. ==> 0XF800078C[4:3] = 0x00000000U
3026     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
3027     // .. L3_SEL = 0
3028     // .. ==> 0XF800078C[7:5] = 0x00000000U
3029     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
3030     // .. Speed = 0
3031     // .. ==> 0XF800078C[8:8] = 0x00000000U
3032     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
3033     // .. IO_Type = 1
3034     // .. ==> 0XF800078C[11:9] = 0x00000001U
3035     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
3036     // .. PULLUP = 0
3037     // .. ==> 0XF800078C[12:12] = 0x00000000U
3038     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
3039     // .. DisableRcvr = 0
3040     // .. ==> 0XF800078C[13:13] = 0x00000000U
3041     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
3042     // ..
3043     EMIT_MASKWRITE(0XF800078C, 0x00003FFFU ,0x00000204U),
3044     // .. TRI_ENABLE = 1
3045     // .. ==> 0XF8000790[0:0] = 0x00000001U
3046     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
3047     // .. L0_SEL = 0
3048     // .. ==> 0XF8000790[1:1] = 0x00000000U
3049     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
3050     // .. L1_SEL = 1
3051     // .. ==> 0XF8000790[2:2] = 0x00000001U
3052     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
3053     // .. L2_SEL = 0
3054     // .. ==> 0XF8000790[4:3] = 0x00000000U
3055     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
3056     // .. L3_SEL = 0
3057     // .. ==> 0XF8000790[7:5] = 0x00000000U
3058     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
3059     // .. Speed = 0
3060     // .. ==> 0XF8000790[8:8] = 0x00000000U
3061     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
3062     // .. IO_Type = 1
3063     // .. ==> 0XF8000790[11:9] = 0x00000001U
3064     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
3065     // .. PULLUP = 0
3066     // .. ==> 0XF8000790[12:12] = 0x00000000U
3067     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
3068     // .. DisableRcvr = 0
3069     // .. ==> 0XF8000790[13:13] = 0x00000000U
3070     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
3071     // ..
3072     EMIT_MASKWRITE(0XF8000790, 0x00003FFFU ,0x00000205U),
3073     // .. TRI_ENABLE = 0
3074     // .. ==> 0XF8000794[0:0] = 0x00000000U
3075     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
3076     // .. L0_SEL = 0
3077     // .. ==> 0XF8000794[1:1] = 0x00000000U
3078     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
3079     // .. L1_SEL = 1
3080     // .. ==> 0XF8000794[2:2] = 0x00000001U
3081     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
3082     // .. L2_SEL = 0
3083     // .. ==> 0XF8000794[4:3] = 0x00000000U
3084     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
3085     // .. L3_SEL = 0
3086     // .. ==> 0XF8000794[7:5] = 0x00000000U
3087     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
3088     // .. Speed = 0
3089     // .. ==> 0XF8000794[8:8] = 0x00000000U
3090     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
3091     // .. IO_Type = 1
3092     // .. ==> 0XF8000794[11:9] = 0x00000001U
3093     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
3094     // .. PULLUP = 0
3095     // .. ==> 0XF8000794[12:12] = 0x00000000U
3096     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
3097     // .. DisableRcvr = 0
3098     // .. ==> 0XF8000794[13:13] = 0x00000000U
3099     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
3100     // ..
3101     EMIT_MASKWRITE(0XF8000794, 0x00003FFFU ,0x00000204U),
3102     // .. TRI_ENABLE = 0
3103     // .. ==> 0XF8000798[0:0] = 0x00000000U
3104     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
3105     // .. L0_SEL = 0
3106     // .. ==> 0XF8000798[1:1] = 0x00000000U
3107     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
3108     // .. L1_SEL = 1
3109     // .. ==> 0XF8000798[2:2] = 0x00000001U
3110     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
3111     // .. L2_SEL = 0
3112     // .. ==> 0XF8000798[4:3] = 0x00000000U
3113     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
3114     // .. L3_SEL = 0
3115     // .. ==> 0XF8000798[7:5] = 0x00000000U
3116     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
3117     // .. Speed = 0
3118     // .. ==> 0XF8000798[8:8] = 0x00000000U
3119     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
3120     // .. IO_Type = 1
3121     // .. ==> 0XF8000798[11:9] = 0x00000001U
3122     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
3123     // .. PULLUP = 0
3124     // .. ==> 0XF8000798[12:12] = 0x00000000U
3125     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
3126     // .. DisableRcvr = 0
3127     // .. ==> 0XF8000798[13:13] = 0x00000000U
3128     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
3129     // ..
3130     EMIT_MASKWRITE(0XF8000798, 0x00003FFFU ,0x00000204U),
3131     // .. TRI_ENABLE = 0
3132     // .. ==> 0XF800079C[0:0] = 0x00000000U
3133     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
3134     // .. L0_SEL = 0
3135     // .. ==> 0XF800079C[1:1] = 0x00000000U
3136     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
3137     // .. L1_SEL = 1
3138     // .. ==> 0XF800079C[2:2] = 0x00000001U
3139     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
3140     // .. L2_SEL = 0
3141     // .. ==> 0XF800079C[4:3] = 0x00000000U
3142     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
3143     // .. L3_SEL = 0
3144     // .. ==> 0XF800079C[7:5] = 0x00000000U
3145     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
3146     // .. Speed = 0
3147     // .. ==> 0XF800079C[8:8] = 0x00000000U
3148     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
3149     // .. IO_Type = 1
3150     // .. ==> 0XF800079C[11:9] = 0x00000001U
3151     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
3152     // .. PULLUP = 0
3153     // .. ==> 0XF800079C[12:12] = 0x00000000U
3154     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
3155     // .. DisableRcvr = 0
3156     // .. ==> 0XF800079C[13:13] = 0x00000000U
3157     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
3158     // ..
3159     EMIT_MASKWRITE(0XF800079C, 0x00003FFFU ,0x00000204U),
3160     // .. TRI_ENABLE = 0
3161     // .. ==> 0XF80007A0[0:0] = 0x00000000U
3162     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
3163     // .. L0_SEL = 0
3164     // .. ==> 0XF80007A0[1:1] = 0x00000000U
3165     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
3166     // .. L1_SEL = 0
3167     // .. ==> 0XF80007A0[2:2] = 0x00000000U
3168     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
3169     // .. L2_SEL = 0
3170     // .. ==> 0XF80007A0[4:3] = 0x00000000U
3171     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
3172     // .. L3_SEL = 4
3173     // .. ==> 0XF80007A0[7:5] = 0x00000004U
3174     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
3175     // .. Speed = 0
3176     // .. ==> 0XF80007A0[8:8] = 0x00000000U
3177     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
3178     // .. IO_Type = 1
3179     // .. ==> 0XF80007A0[11:9] = 0x00000001U
3180     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
3181     // .. PULLUP = 0
3182     // .. ==> 0XF80007A0[12:12] = 0x00000000U
3183     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
3184     // .. DisableRcvr = 0
3185     // .. ==> 0XF80007A0[13:13] = 0x00000000U
3186     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
3187     // ..
3188     EMIT_MASKWRITE(0XF80007A0, 0x00003FFFU ,0x00000280U),
3189     // .. TRI_ENABLE = 0
3190     // .. ==> 0XF80007A4[0:0] = 0x00000000U
3191     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
3192     // .. L0_SEL = 0
3193     // .. ==> 0XF80007A4[1:1] = 0x00000000U
3194     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
3195     // .. L1_SEL = 0
3196     // .. ==> 0XF80007A4[2:2] = 0x00000000U
3197     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
3198     // .. L2_SEL = 0
3199     // .. ==> 0XF80007A4[4:3] = 0x00000000U
3200     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
3201     // .. L3_SEL = 4
3202     // .. ==> 0XF80007A4[7:5] = 0x00000004U
3203     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
3204     // .. Speed = 0
3205     // .. ==> 0XF80007A4[8:8] = 0x00000000U
3206     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
3207     // .. IO_Type = 1
3208     // .. ==> 0XF80007A4[11:9] = 0x00000001U
3209     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
3210     // .. PULLUP = 0
3211     // .. ==> 0XF80007A4[12:12] = 0x00000000U
3212     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
3213     // .. DisableRcvr = 0
3214     // .. ==> 0XF80007A4[13:13] = 0x00000000U
3215     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
3216     // ..
3217     EMIT_MASKWRITE(0XF80007A4, 0x00003FFFU ,0x00000280U),
3218     // .. TRI_ENABLE = 0
3219     // .. ==> 0XF80007A8[0:0] = 0x00000000U
3220     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
3221     // .. L0_SEL = 0
3222     // .. ==> 0XF80007A8[1:1] = 0x00000000U
3223     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
3224     // .. L1_SEL = 0
3225     // .. ==> 0XF80007A8[2:2] = 0x00000000U
3226     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
3227     // .. L2_SEL = 0
3228     // .. ==> 0XF80007A8[4:3] = 0x00000000U
3229     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
3230     // .. L3_SEL = 4
3231     // .. ==> 0XF80007A8[7:5] = 0x00000004U
3232     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
3233     // .. Speed = 0
3234     // .. ==> 0XF80007A8[8:8] = 0x00000000U
3235     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
3236     // .. IO_Type = 1
3237     // .. ==> 0XF80007A8[11:9] = 0x00000001U
3238     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
3239     // .. PULLUP = 0
3240     // .. ==> 0XF80007A8[12:12] = 0x00000000U
3241     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
3242     // .. DisableRcvr = 0
3243     // .. ==> 0XF80007A8[13:13] = 0x00000000U
3244     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
3245     // ..
3246     EMIT_MASKWRITE(0XF80007A8, 0x00003FFFU ,0x00000280U),
3247     // .. TRI_ENABLE = 0
3248     // .. ==> 0XF80007AC[0:0] = 0x00000000U
3249     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
3250     // .. L0_SEL = 0
3251     // .. ==> 0XF80007AC[1:1] = 0x00000000U
3252     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
3253     // .. L1_SEL = 0
3254     // .. ==> 0XF80007AC[2:2] = 0x00000000U
3255     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
3256     // .. L2_SEL = 0
3257     // .. ==> 0XF80007AC[4:3] = 0x00000000U
3258     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
3259     // .. L3_SEL = 4
3260     // .. ==> 0XF80007AC[7:5] = 0x00000004U
3261     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
3262     // .. Speed = 0
3263     // .. ==> 0XF80007AC[8:8] = 0x00000000U
3264     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
3265     // .. IO_Type = 1
3266     // .. ==> 0XF80007AC[11:9] = 0x00000001U
3267     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
3268     // .. PULLUP = 0
3269     // .. ==> 0XF80007AC[12:12] = 0x00000000U
3270     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
3271     // .. DisableRcvr = 0
3272     // .. ==> 0XF80007AC[13:13] = 0x00000000U
3273     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
3274     // ..
3275     EMIT_MASKWRITE(0XF80007AC, 0x00003FFFU ,0x00000280U),
3276     // .. TRI_ENABLE = 0
3277     // .. ==> 0XF80007B0[0:0] = 0x00000000U
3278     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
3279     // .. L0_SEL = 0
3280     // .. ==> 0XF80007B0[1:1] = 0x00000000U
3281     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
3282     // .. L1_SEL = 0
3283     // .. ==> 0XF80007B0[2:2] = 0x00000000U
3284     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
3285     // .. L2_SEL = 0
3286     // .. ==> 0XF80007B0[4:3] = 0x00000000U
3287     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
3288     // .. L3_SEL = 4
3289     // .. ==> 0XF80007B0[7:5] = 0x00000004U
3290     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
3291     // .. Speed = 0
3292     // .. ==> 0XF80007B0[8:8] = 0x00000000U
3293     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
3294     // .. IO_Type = 1
3295     // .. ==> 0XF80007B0[11:9] = 0x00000001U
3296     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
3297     // .. PULLUP = 0
3298     // .. ==> 0XF80007B0[12:12] = 0x00000000U
3299     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
3300     // .. DisableRcvr = 0
3301     // .. ==> 0XF80007B0[13:13] = 0x00000000U
3302     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
3303     // ..
3304     EMIT_MASKWRITE(0XF80007B0, 0x00003FFFU ,0x00000280U),
3305     // .. TRI_ENABLE = 0
3306     // .. ==> 0XF80007B4[0:0] = 0x00000000U
3307     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
3308     // .. L0_SEL = 0
3309     // .. ==> 0XF80007B4[1:1] = 0x00000000U
3310     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
3311     // .. L1_SEL = 0
3312     // .. ==> 0XF80007B4[2:2] = 0x00000000U
3313     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
3314     // .. L2_SEL = 0
3315     // .. ==> 0XF80007B4[4:3] = 0x00000000U
3316     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
3317     // .. L3_SEL = 4
3318     // .. ==> 0XF80007B4[7:5] = 0x00000004U
3319     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
3320     // .. Speed = 0
3321     // .. ==> 0XF80007B4[8:8] = 0x00000000U
3322     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
3323     // .. IO_Type = 1
3324     // .. ==> 0XF80007B4[11:9] = 0x00000001U
3325     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
3326     // .. PULLUP = 0
3327     // .. ==> 0XF80007B4[12:12] = 0x00000000U
3328     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
3329     // .. DisableRcvr = 0
3330     // .. ==> 0XF80007B4[13:13] = 0x00000000U
3331     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
3332     // ..
3333     EMIT_MASKWRITE(0XF80007B4, 0x00003FFFU ,0x00000280U),
3334     // .. TRI_ENABLE = 0
3335     // .. ==> 0XF80007B8[0:0] = 0x00000000U
3336     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
3337     // .. L0_SEL = 0
3338     // .. ==> 0XF80007B8[1:1] = 0x00000000U
3339     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
3340     // .. L1_SEL = 0
3341     // .. ==> 0XF80007B8[2:2] = 0x00000000U
3342     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
3343     // .. L2_SEL = 0
3344     // .. ==> 0XF80007B8[4:3] = 0x00000000U
3345     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
3346     // .. L3_SEL = 0
3347     // .. ==> 0XF80007B8[7:5] = 0x00000000U
3348     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
3349     // .. Speed = 0
3350     // .. ==> 0XF80007B8[8:8] = 0x00000000U
3351     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
3352     // .. IO_Type = 1
3353     // .. ==> 0XF80007B8[11:9] = 0x00000001U
3354     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
3355     // .. PULLUP = 1
3356     // .. ==> 0XF80007B8[12:12] = 0x00000001U
3357     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
3358     // .. DisableRcvr = 0
3359     // .. ==> 0XF80007B8[13:13] = 0x00000000U
3360     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
3361     // ..
3362     EMIT_MASKWRITE(0XF80007B8, 0x00003FFFU ,0x00001200U),
3363     // .. TRI_ENABLE = 0
3364     // .. ==> 0XF80007BC[0:0] = 0x00000000U
3365     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
3366     // .. L0_SEL = 0
3367     // .. ==> 0XF80007BC[1:1] = 0x00000000U
3368     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
3369     // .. L1_SEL = 0
3370     // .. ==> 0XF80007BC[2:2] = 0x00000000U
3371     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
3372     // .. L2_SEL = 0
3373     // .. ==> 0XF80007BC[4:3] = 0x00000000U
3374     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
3375     // .. L3_SEL = 0
3376     // .. ==> 0XF80007BC[7:5] = 0x00000000U
3377     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
3378     // .. Speed = 0
3379     // .. ==> 0XF80007BC[8:8] = 0x00000000U
3380     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
3381     // .. IO_Type = 1
3382     // .. ==> 0XF80007BC[11:9] = 0x00000001U
3383     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
3384     // .. PULLUP = 1
3385     // .. ==> 0XF80007BC[12:12] = 0x00000001U
3386     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
3387     // .. DisableRcvr = 0
3388     // .. ==> 0XF80007BC[13:13] = 0x00000000U
3389     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
3390     // ..
3391     EMIT_MASKWRITE(0XF80007BC, 0x00003FFFU ,0x00001200U),
3392     // .. TRI_ENABLE = 0
3393     // .. ==> 0XF80007C0[0:0] = 0x00000000U
3394     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
3395     // .. L0_SEL = 0
3396     // .. ==> 0XF80007C0[1:1] = 0x00000000U
3397     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
3398     // .. L1_SEL = 0
3399     // .. ==> 0XF80007C0[2:2] = 0x00000000U
3400     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
3401     // .. L2_SEL = 0
3402     // .. ==> 0XF80007C0[4:3] = 0x00000000U
3403     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
3404     // .. L3_SEL = 7
3405     // .. ==> 0XF80007C0[7:5] = 0x00000007U
3406     // ..     ==> MASK : 0x000000E0U    VAL : 0x000000E0U
3407     // .. Speed = 0
3408     // .. ==> 0XF80007C0[8:8] = 0x00000000U
3409     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
3410     // .. IO_Type = 1
3411     // .. ==> 0XF80007C0[11:9] = 0x00000001U
3412     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
3413     // .. PULLUP = 0
3414     // .. ==> 0XF80007C0[12:12] = 0x00000000U
3415     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
3416     // .. DisableRcvr = 0
3417     // .. ==> 0XF80007C0[13:13] = 0x00000000U
3418     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
3419     // ..
3420     EMIT_MASKWRITE(0XF80007C0, 0x00003FFFU ,0x000002E0U),
3421     // .. TRI_ENABLE = 1
3422     // .. ==> 0XF80007C4[0:0] = 0x00000001U
3423     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
3424     // .. L0_SEL = 0
3425     // .. ==> 0XF80007C4[1:1] = 0x00000000U
3426     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
3427     // .. L1_SEL = 0
3428     // .. ==> 0XF80007C4[2:2] = 0x00000000U
3429     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
3430     // .. L2_SEL = 0
3431     // .. ==> 0XF80007C4[4:3] = 0x00000000U
3432     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
3433     // .. L3_SEL = 7
3434     // .. ==> 0XF80007C4[7:5] = 0x00000007U
3435     // ..     ==> MASK : 0x000000E0U    VAL : 0x000000E0U
3436     // .. Speed = 0
3437     // .. ==> 0XF80007C4[8:8] = 0x00000000U
3438     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
3439     // .. IO_Type = 1
3440     // .. ==> 0XF80007C4[11:9] = 0x00000001U
3441     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
3442     // .. PULLUP = 0
3443     // .. ==> 0XF80007C4[12:12] = 0x00000000U
3444     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
3445     // .. DisableRcvr = 0
3446     // .. ==> 0XF80007C4[13:13] = 0x00000000U
3447     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
3448     // ..
3449     EMIT_MASKWRITE(0XF80007C4, 0x00003FFFU ,0x000002E1U),
3450     // .. TRI_ENABLE = 0
3451     // .. ==> 0XF80007C8[0:0] = 0x00000000U
3452     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
3453     // .. L0_SEL = 0
3454     // .. ==> 0XF80007C8[1:1] = 0x00000000U
3455     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
3456     // .. L1_SEL = 0
3457     // .. ==> 0XF80007C8[2:2] = 0x00000000U
3458     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
3459     // .. L2_SEL = 0
3460     // .. ==> 0XF80007C8[4:3] = 0x00000000U
3461     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
3462     // .. L3_SEL = 2
3463     // .. ==> 0XF80007C8[7:5] = 0x00000002U
3464     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000040U
3465     // .. Speed = 0
3466     // .. ==> 0XF80007C8[8:8] = 0x00000000U
3467     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
3468     // .. IO_Type = 1
3469     // .. ==> 0XF80007C8[11:9] = 0x00000001U
3470     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
3471     // .. PULLUP = 1
3472     // .. ==> 0XF80007C8[12:12] = 0x00000001U
3473     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
3474     // .. DisableRcvr = 0
3475     // .. ==> 0XF80007C8[13:13] = 0x00000000U
3476     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
3477     // ..
3478     EMIT_MASKWRITE(0XF80007C8, 0x00003FFFU ,0x00001240U),
3479     // .. TRI_ENABLE = 0
3480     // .. ==> 0XF80007CC[0:0] = 0x00000000U
3481     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
3482     // .. L0_SEL = 0
3483     // .. ==> 0XF80007CC[1:1] = 0x00000000U
3484     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
3485     // .. L1_SEL = 0
3486     // .. ==> 0XF80007CC[2:2] = 0x00000000U
3487     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
3488     // .. L2_SEL = 0
3489     // .. ==> 0XF80007CC[4:3] = 0x00000000U
3490     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
3491     // .. L3_SEL = 2
3492     // .. ==> 0XF80007CC[7:5] = 0x00000002U
3493     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000040U
3494     // .. Speed = 0
3495     // .. ==> 0XF80007CC[8:8] = 0x00000000U
3496     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
3497     // .. IO_Type = 1
3498     // .. ==> 0XF80007CC[11:9] = 0x00000001U
3499     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
3500     // .. PULLUP = 1
3501     // .. ==> 0XF80007CC[12:12] = 0x00000001U
3502     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
3503     // .. DisableRcvr = 0
3504     // .. ==> 0XF80007CC[13:13] = 0x00000000U
3505     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
3506     // ..
3507     EMIT_MASKWRITE(0XF80007CC, 0x00003FFFU ,0x00001240U),
3508     // .. TRI_ENABLE = 0
3509     // .. ==> 0XF80007D0[0:0] = 0x00000000U
3510     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
3511     // .. L0_SEL = 0
3512     // .. ==> 0XF80007D0[1:1] = 0x00000000U
3513     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
3514     // .. L1_SEL = 0
3515     // .. ==> 0XF80007D0[2:2] = 0x00000000U
3516     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
3517     // .. L2_SEL = 0
3518     // .. ==> 0XF80007D0[4:3] = 0x00000000U
3519     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
3520     // .. L3_SEL = 4
3521     // .. ==> 0XF80007D0[7:5] = 0x00000004U
3522     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
3523     // .. Speed = 0
3524     // .. ==> 0XF80007D0[8:8] = 0x00000000U
3525     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
3526     // .. IO_Type = 1
3527     // .. ==> 0XF80007D0[11:9] = 0x00000001U
3528     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
3529     // .. PULLUP = 0
3530     // .. ==> 0XF80007D0[12:12] = 0x00000000U
3531     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
3532     // .. DisableRcvr = 0
3533     // .. ==> 0XF80007D0[13:13] = 0x00000000U
3534     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
3535     // ..
3536     EMIT_MASKWRITE(0XF80007D0, 0x00003FFFU ,0x00000280U),
3537     // .. TRI_ENABLE = 0
3538     // .. ==> 0XF80007D4[0:0] = 0x00000000U
3539     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
3540     // .. L0_SEL = 0
3541     // .. ==> 0XF80007D4[1:1] = 0x00000000U
3542     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
3543     // .. L1_SEL = 0
3544     // .. ==> 0XF80007D4[2:2] = 0x00000000U
3545     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
3546     // .. L2_SEL = 0
3547     // .. ==> 0XF80007D4[4:3] = 0x00000000U
3548     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
3549     // .. L3_SEL = 4
3550     // .. ==> 0XF80007D4[7:5] = 0x00000004U
3551     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
3552     // .. Speed = 0
3553     // .. ==> 0XF80007D4[8:8] = 0x00000000U
3554     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
3555     // .. IO_Type = 1
3556     // .. ==> 0XF80007D4[11:9] = 0x00000001U
3557     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
3558     // .. PULLUP = 0
3559     // .. ==> 0XF80007D4[12:12] = 0x00000000U
3560     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
3561     // .. DisableRcvr = 0
3562     // .. ==> 0XF80007D4[13:13] = 0x00000000U
3563     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
3564     // ..
3565     EMIT_MASKWRITE(0XF80007D4, 0x00003FFFU ,0x00000280U),
3566     // .. SDIO0_WP_SEL = 15
3567     // .. ==> 0XF8000830[5:0] = 0x0000000FU
3568     // ..     ==> MASK : 0x0000003FU    VAL : 0x0000000FU
3569     // .. SDIO0_CD_SEL = 14
3570     // .. ==> 0XF8000830[21:16] = 0x0000000EU
3571     // ..     ==> MASK : 0x003F0000U    VAL : 0x000E0000U
3572     // ..
3573     EMIT_MASKWRITE(0XF8000830, 0x003F003FU ,0x000E000FU),
3574     // .. FINISH: MIO PROGRAMMING
3575     // .. START: LOCK IT BACK
3576     // .. LOCK_KEY = 0X767B
3577     // .. ==> 0XF8000004[15:0] = 0x0000767BU
3578     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000767BU
3579     // ..
3580     EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU),
3581     // .. FINISH: LOCK IT BACK
3582     // FINISH: top
3583     //
3584     EMIT_EXIT(),
3585 
3586     //
3587 };
3588 
3589 unsigned long ps7_peripherals_init_data_3_0[] = {
3590     // START: top
3591     // .. START: SLCR SETTINGS
3592     // .. UNLOCK_KEY = 0XDF0D
3593     // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
3594     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000DF0DU
3595     // ..
3596     EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU),
3597     // .. FINISH: SLCR SETTINGS
3598     // .. START: DDR TERM/IBUF_DISABLE_MODE SETTINGS
3599     // .. IBUF_DISABLE_MODE = 0x1
3600     // .. ==> 0XF8000B48[7:7] = 0x00000001U
3601     // ..     ==> MASK : 0x00000080U    VAL : 0x00000080U
3602     // .. TERM_DISABLE_MODE = 0x1
3603     // .. ==> 0XF8000B48[8:8] = 0x00000001U
3604     // ..     ==> MASK : 0x00000100U    VAL : 0x00000100U
3605     // ..
3606     EMIT_MASKWRITE(0XF8000B48, 0x00000180U ,0x00000180U),
3607     // .. IBUF_DISABLE_MODE = 0x1
3608     // .. ==> 0XF8000B4C[7:7] = 0x00000001U
3609     // ..     ==> MASK : 0x00000080U    VAL : 0x00000080U
3610     // .. TERM_DISABLE_MODE = 0x1
3611     // .. ==> 0XF8000B4C[8:8] = 0x00000001U
3612     // ..     ==> MASK : 0x00000100U    VAL : 0x00000100U
3613     // ..
3614     EMIT_MASKWRITE(0XF8000B4C, 0x00000180U ,0x00000180U),
3615     // .. IBUF_DISABLE_MODE = 0x1
3616     // .. ==> 0XF8000B50[7:7] = 0x00000001U
3617     // ..     ==> MASK : 0x00000080U    VAL : 0x00000080U
3618     // .. TERM_DISABLE_MODE = 0x1
3619     // .. ==> 0XF8000B50[8:8] = 0x00000001U
3620     // ..     ==> MASK : 0x00000100U    VAL : 0x00000100U
3621     // ..
3622     EMIT_MASKWRITE(0XF8000B50, 0x00000180U ,0x00000180U),
3623     // .. IBUF_DISABLE_MODE = 0x1
3624     // .. ==> 0XF8000B54[7:7] = 0x00000001U
3625     // ..     ==> MASK : 0x00000080U    VAL : 0x00000080U
3626     // .. TERM_DISABLE_MODE = 0x1
3627     // .. ==> 0XF8000B54[8:8] = 0x00000001U
3628     // ..     ==> MASK : 0x00000100U    VAL : 0x00000100U
3629     // ..
3630     EMIT_MASKWRITE(0XF8000B54, 0x00000180U ,0x00000180U),
3631     // .. FINISH: DDR TERM/IBUF_DISABLE_MODE SETTINGS
3632     // .. START: LOCK IT BACK
3633     // .. LOCK_KEY = 0X767B
3634     // .. ==> 0XF8000004[15:0] = 0x0000767BU
3635     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000767BU
3636     // ..
3637     EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU),
3638     // .. FINISH: LOCK IT BACK
3639     // .. START: SRAM/NOR SET OPMODE
3640     // .. FINISH: SRAM/NOR SET OPMODE
3641     // .. START: UART REGISTERS
3642     // .. BDIV = 0x6
3643     // .. ==> 0XE0001034[7:0] = 0x00000006U
3644     // ..     ==> MASK : 0x000000FFU    VAL : 0x00000006U
3645     // ..
3646     EMIT_MASKWRITE(0XE0001034, 0x000000FFU ,0x00000006U),
3647     // .. CD = 0x3e
3648     // .. ==> 0XE0001018[15:0] = 0x0000003EU
3649     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000003EU
3650     // ..
3651     EMIT_MASKWRITE(0XE0001018, 0x0000FFFFU ,0x0000003EU),
3652     // .. STPBRK = 0x0
3653     // .. ==> 0XE0001000[8:8] = 0x00000000U
3654     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
3655     // .. STTBRK = 0x0
3656     // .. ==> 0XE0001000[7:7] = 0x00000000U
3657     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
3658     // .. RSTTO = 0x0
3659     // .. ==> 0XE0001000[6:6] = 0x00000000U
3660     // ..     ==> MASK : 0x00000040U    VAL : 0x00000000U
3661     // .. TXDIS = 0x0
3662     // .. ==> 0XE0001000[5:5] = 0x00000000U
3663     // ..     ==> MASK : 0x00000020U    VAL : 0x00000000U
3664     // .. TXEN = 0x1
3665     // .. ==> 0XE0001000[4:4] = 0x00000001U
3666     // ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
3667     // .. RXDIS = 0x0
3668     // .. ==> 0XE0001000[3:3] = 0x00000000U
3669     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
3670     // .. RXEN = 0x1
3671     // .. ==> 0XE0001000[2:2] = 0x00000001U
3672     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
3673     // .. TXRES = 0x1
3674     // .. ==> 0XE0001000[1:1] = 0x00000001U
3675     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
3676     // .. RXRES = 0x1
3677     // .. ==> 0XE0001000[0:0] = 0x00000001U
3678     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
3679     // ..
3680     EMIT_MASKWRITE(0XE0001000, 0x000001FFU ,0x00000017U),
3681     // .. CHMODE = 0x0
3682     // .. ==> 0XE0001004[9:8] = 0x00000000U
3683     // ..     ==> MASK : 0x00000300U    VAL : 0x00000000U
3684     // .. NBSTOP = 0x0
3685     // .. ==> 0XE0001004[7:6] = 0x00000000U
3686     // ..     ==> MASK : 0x000000C0U    VAL : 0x00000000U
3687     // .. PAR = 0x4
3688     // .. ==> 0XE0001004[5:3] = 0x00000004U
3689     // ..     ==> MASK : 0x00000038U    VAL : 0x00000020U
3690     // .. CHRL = 0x0
3691     // .. ==> 0XE0001004[2:1] = 0x00000000U
3692     // ..     ==> MASK : 0x00000006U    VAL : 0x00000000U
3693     // .. CLKS = 0x0
3694     // .. ==> 0XE0001004[0:0] = 0x00000000U
3695     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
3696     // ..
3697     EMIT_MASKWRITE(0XE0001004, 0x000003FFU ,0x00000020U),
3698     // .. FINISH: UART REGISTERS
3699     // .. START: QSPI REGISTERS
3700     // .. Holdb_dr = 1
3701     // .. ==> 0XE000D000[19:19] = 0x00000001U
3702     // ..     ==> MASK : 0x00080000U    VAL : 0x00080000U
3703     // ..
3704     EMIT_MASKWRITE(0XE000D000, 0x00080000U ,0x00080000U),
3705     // .. FINISH: QSPI REGISTERS
3706     // .. START: PL POWER ON RESET REGISTERS
3707     // .. PCFG_POR_CNT_4K = 0
3708     // .. ==> 0XF8007000[29:29] = 0x00000000U
3709     // ..     ==> MASK : 0x20000000U    VAL : 0x00000000U
3710     // ..
3711     EMIT_MASKWRITE(0XF8007000, 0x20000000U ,0x00000000U),
3712     // .. FINISH: PL POWER ON RESET REGISTERS
3713     // .. START: SMC TIMING CALCULATION REGISTER UPDATE
3714     // .. .. START: NAND SET CYCLE
3715     // .. .. FINISH: NAND SET CYCLE
3716     // .. .. START: OPMODE
3717     // .. .. FINISH: OPMODE
3718     // .. .. START: DIRECT COMMAND
3719     // .. .. FINISH: DIRECT COMMAND
3720     // .. .. START: SRAM/NOR CS0 SET CYCLE
3721     // .. .. FINISH: SRAM/NOR CS0 SET CYCLE
3722     // .. .. START: DIRECT COMMAND
3723     // .. .. FINISH: DIRECT COMMAND
3724     // .. .. START: NOR CS0 BASE ADDRESS
3725     // .. .. FINISH: NOR CS0 BASE ADDRESS
3726     // .. .. START: SRAM/NOR CS1 SET CYCLE
3727     // .. .. FINISH: SRAM/NOR CS1 SET CYCLE
3728     // .. .. START: DIRECT COMMAND
3729     // .. .. FINISH: DIRECT COMMAND
3730     // .. .. START: NOR CS1 BASE ADDRESS
3731     // .. .. FINISH: NOR CS1 BASE ADDRESS
3732     // .. .. START: USB RESET
3733     // .. .. .. START: USB0 RESET
3734     // .. .. .. .. START: DIR MODE BANK 0
3735     // .. .. .. .. DIRECTION_0 = 0x80
3736     // .. .. .. .. ==> 0XE000A204[31:0] = 0x00000080U
3737     // .. .. .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0x00000080U
3738     // .. .. .. ..
3739     EMIT_MASKWRITE(0XE000A204, 0xFFFFFFFFU ,0x00000080U),
3740     // .. .. .. .. FINISH: DIR MODE BANK 0
3741     // .. .. .. .. START: DIR MODE BANK 1
3742     // .. .. .. .. FINISH: DIR MODE BANK 1
3743     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
3744     // .. .. .. .. MASK_0_LSW = 0xff7f
3745     // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000FF7FU
3746     // .. .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xFF7F0000U
3747     // .. .. .. .. DATA_0_LSW = 0x80
3748     // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000080U
3749     // .. .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000080U
3750     // .. .. .. ..
3751     EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xFF7F0080U),
3752     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
3753     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
3754     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
3755     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
3756     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
3757     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
3758     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
3759     // .. .. .. .. START: OUTPUT ENABLE BANK 0
3760     // .. .. .. .. OP_ENABLE_0 = 0x80
3761     // .. .. .. .. ==> 0XE000A208[31:0] = 0x00000080U
3762     // .. .. .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0x00000080U
3763     // .. .. .. ..
3764     EMIT_MASKWRITE(0XE000A208, 0xFFFFFFFFU ,0x00000080U),
3765     // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0
3766     // .. .. .. .. START: OUTPUT ENABLE BANK 1
3767     // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1
3768     // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
3769     // .. .. .. .. MASK_0_LSW = 0xff7f
3770     // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000FF7FU
3771     // .. .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xFF7F0000U
3772     // .. .. .. .. DATA_0_LSW = 0x0
3773     // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000000U
3774     // .. .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000000U
3775     // .. .. .. ..
3776     EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xFF7F0000U),
3777     // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
3778     // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
3779     // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
3780     // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
3781     // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
3782     // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
3783     // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
3784     // .. .. .. .. START: ADD 1 MS DELAY
3785     // .. .. .. ..
3786     EMIT_MASKDELAY(0XF8F00200, 1),
3787     // .. .. .. .. FINISH: ADD 1 MS DELAY
3788     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
3789     // .. .. .. .. MASK_0_LSW = 0xff7f
3790     // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000FF7FU
3791     // .. .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xFF7F0000U
3792     // .. .. .. .. DATA_0_LSW = 0x80
3793     // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000080U
3794     // .. .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000080U
3795     // .. .. .. ..
3796     EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xFF7F0080U),
3797     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
3798     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
3799     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
3800     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
3801     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
3802     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
3803     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
3804     // .. .. .. FINISH: USB0 RESET
3805     // .. .. .. START: USB1 RESET
3806     // .. .. .. .. START: DIR MODE BANK 0
3807     // .. .. .. .. FINISH: DIR MODE BANK 0
3808     // .. .. .. .. START: DIR MODE BANK 1
3809     // .. .. .. .. FINISH: DIR MODE BANK 1
3810     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
3811     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
3812     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
3813     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
3814     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
3815     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
3816     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
3817     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
3818     // .. .. .. .. START: OUTPUT ENABLE BANK 0
3819     // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0
3820     // .. .. .. .. START: OUTPUT ENABLE BANK 1
3821     // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1
3822     // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
3823     // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
3824     // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
3825     // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
3826     // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
3827     // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
3828     // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
3829     // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
3830     // .. .. .. .. START: ADD 1 MS DELAY
3831     // .. .. .. ..
3832     EMIT_MASKDELAY(0XF8F00200, 1),
3833     // .. .. .. .. FINISH: ADD 1 MS DELAY
3834     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
3835     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
3836     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
3837     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
3838     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
3839     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
3840     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
3841     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
3842     // .. .. .. FINISH: USB1 RESET
3843     // .. .. FINISH: USB RESET
3844     // .. .. START: ENET RESET
3845     // .. .. .. START: ENET0 RESET
3846     // .. .. .. .. START: DIR MODE BANK 0
3847     // .. .. .. .. FINISH: DIR MODE BANK 0
3848     // .. .. .. .. START: DIR MODE BANK 1
3849     // .. .. .. .. DIRECTION_1 = 0x8000
3850     // .. .. .. .. ==> 0XE000A244[21:0] = 0x00008000U
3851     // .. .. .. ..     ==> MASK : 0x003FFFFFU    VAL : 0x00008000U
3852     // .. .. .. ..
3853     EMIT_MASKWRITE(0XE000A244, 0x003FFFFFU ,0x00008000U),
3854     // .. .. .. .. FINISH: DIR MODE BANK 1
3855     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
3856     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
3857     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
3858     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
3859     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
3860     // .. .. .. .. MASK_1_LSW = 0x7fff
3861     // .. .. .. .. ==> 0XE000A008[31:16] = 0x00007FFFU
3862     // .. .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0x7FFF0000U
3863     // .. .. .. .. DATA_1_LSW = 0x8000
3864     // .. .. .. .. ==> 0XE000A008[15:0] = 0x00008000U
3865     // .. .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00008000U
3866     // .. .. .. ..
3867     EMIT_MASKWRITE(0XE000A008, 0xFFFFFFFFU ,0x7FFF8000U),
3868     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
3869     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
3870     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
3871     // .. .. .. .. START: OUTPUT ENABLE BANK 0
3872     // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0
3873     // .. .. .. .. START: OUTPUT ENABLE BANK 1
3874     // .. .. .. .. OP_ENABLE_1 = 0x8000
3875     // .. .. .. .. ==> 0XE000A248[21:0] = 0x00008000U
3876     // .. .. .. ..     ==> MASK : 0x003FFFFFU    VAL : 0x00008000U
3877     // .. .. .. ..
3878     EMIT_MASKWRITE(0XE000A248, 0x003FFFFFU ,0x00008000U),
3879     // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1
3880     // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
3881     // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
3882     // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
3883     // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
3884     // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
3885     // .. .. .. .. MASK_1_LSW = 0x7fff
3886     // .. .. .. .. ==> 0XE000A008[31:16] = 0x00007FFFU
3887     // .. .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0x7FFF0000U
3888     // .. .. .. .. DATA_1_LSW = 0x0
3889     // .. .. .. .. ==> 0XE000A008[15:0] = 0x00000000U
3890     // .. .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000000U
3891     // .. .. .. ..
3892     EMIT_MASKWRITE(0XE000A008, 0xFFFFFFFFU ,0x7FFF0000U),
3893     // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
3894     // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
3895     // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
3896     // .. .. .. .. START: ADD 1 MS DELAY
3897     // .. .. .. ..
3898     EMIT_MASKDELAY(0XF8F00200, 1),
3899     // .. .. .. .. FINISH: ADD 1 MS DELAY
3900     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
3901     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
3902     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
3903     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
3904     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
3905     // .. .. .. .. MASK_1_LSW = 0x7fff
3906     // .. .. .. .. ==> 0XE000A008[31:16] = 0x00007FFFU
3907     // .. .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0x7FFF0000U
3908     // .. .. .. .. DATA_1_LSW = 0x8000
3909     // .. .. .. .. ==> 0XE000A008[15:0] = 0x00008000U
3910     // .. .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00008000U
3911     // .. .. .. ..
3912     EMIT_MASKWRITE(0XE000A008, 0xFFFFFFFFU ,0x7FFF8000U),
3913     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
3914     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
3915     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
3916     // .. .. .. FINISH: ENET0 RESET
3917     // .. .. .. START: ENET1 RESET
3918     // .. .. .. .. START: DIR MODE BANK 0
3919     // .. .. .. .. FINISH: DIR MODE BANK 0
3920     // .. .. .. .. START: DIR MODE BANK 1
3921     // .. .. .. .. FINISH: DIR MODE BANK 1
3922     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
3923     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
3924     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
3925     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
3926     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
3927     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
3928     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
3929     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
3930     // .. .. .. .. START: OUTPUT ENABLE BANK 0
3931     // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0
3932     // .. .. .. .. START: OUTPUT ENABLE BANK 1
3933     // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1
3934     // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
3935     // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
3936     // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
3937     // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
3938     // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
3939     // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
3940     // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
3941     // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
3942     // .. .. .. .. START: ADD 1 MS DELAY
3943     // .. .. .. ..
3944     EMIT_MASKDELAY(0XF8F00200, 1),
3945     // .. .. .. .. FINISH: ADD 1 MS DELAY
3946     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
3947     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
3948     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
3949     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
3950     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
3951     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
3952     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
3953     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
3954     // .. .. .. FINISH: ENET1 RESET
3955     // .. .. FINISH: ENET RESET
3956     // .. .. START: I2C RESET
3957     // .. .. .. START: I2C0 RESET
3958     // .. .. .. .. START: DIR MODE GPIO BANK0
3959     // .. .. .. .. FINISH: DIR MODE GPIO BANK0
3960     // .. .. .. .. START: DIR MODE GPIO BANK1
3961     // .. .. .. .. DIRECTION_1 = 0x4000
3962     // .. .. .. .. ==> 0XE000A244[21:0] = 0x00004000U
3963     // .. .. .. ..     ==> MASK : 0x003FFFFFU    VAL : 0x00004000U
3964     // .. .. .. ..
3965     EMIT_MASKWRITE(0XE000A244, 0x003FFFFFU ,0x00004000U),
3966     // .. .. .. .. FINISH: DIR MODE GPIO BANK1
3967     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
3968     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
3969     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
3970     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
3971     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
3972     // .. .. .. .. MASK_1_LSW = 0xbfff
3973     // .. .. .. .. ==> 0XE000A008[31:16] = 0x0000BFFFU
3974     // .. .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xBFFF0000U
3975     // .. .. .. .. DATA_1_LSW = 0x4000
3976     // .. .. .. .. ==> 0XE000A008[15:0] = 0x00004000U
3977     // .. .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00004000U
3978     // .. .. .. ..
3979     EMIT_MASKWRITE(0XE000A008, 0xFFFFFFFFU ,0xBFFF4000U),
3980     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
3981     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
3982     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
3983     // .. .. .. .. START: OUTPUT ENABLE
3984     // .. .. .. .. FINISH: OUTPUT ENABLE
3985     // .. .. .. .. START: OUTPUT ENABLE
3986     // .. .. .. .. OP_ENABLE_1 = 0x4000
3987     // .. .. .. .. ==> 0XE000A248[21:0] = 0x00004000U
3988     // .. .. .. ..     ==> MASK : 0x003FFFFFU    VAL : 0x00004000U
3989     // .. .. .. ..
3990     EMIT_MASKWRITE(0XE000A248, 0x003FFFFFU ,0x00004000U),
3991     // .. .. .. .. FINISH: OUTPUT ENABLE
3992     // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
3993     // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
3994     // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
3995     // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
3996     // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
3997     // .. .. .. .. MASK_1_LSW = 0xbfff
3998     // .. .. .. .. ==> 0XE000A008[31:16] = 0x0000BFFFU
3999     // .. .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xBFFF0000U
4000     // .. .. .. .. DATA_1_LSW = 0x0
4001     // .. .. .. .. ==> 0XE000A008[15:0] = 0x00000000U
4002     // .. .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000000U
4003     // .. .. .. ..
4004     EMIT_MASKWRITE(0XE000A008, 0xFFFFFFFFU ,0xBFFF0000U),
4005     // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
4006     // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
4007     // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
4008     // .. .. .. .. START: ADD 1 MS DELAY
4009     // .. .. .. ..
4010     EMIT_MASKDELAY(0XF8F00200, 1),
4011     // .. .. .. .. FINISH: ADD 1 MS DELAY
4012     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
4013     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
4014     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
4015     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
4016     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
4017     // .. .. .. .. MASK_1_LSW = 0xbfff
4018     // .. .. .. .. ==> 0XE000A008[31:16] = 0x0000BFFFU
4019     // .. .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xBFFF0000U
4020     // .. .. .. .. DATA_1_LSW = 0x4000
4021     // .. .. .. .. ==> 0XE000A008[15:0] = 0x00004000U
4022     // .. .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00004000U
4023     // .. .. .. ..
4024     EMIT_MASKWRITE(0XE000A008, 0xFFFFFFFFU ,0xBFFF4000U),
4025     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
4026     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
4027     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
4028     // .. .. .. FINISH: I2C0 RESET
4029     // .. .. .. START: I2C1 RESET
4030     // .. .. .. .. START: DIR MODE GPIO BANK0
4031     // .. .. .. .. FINISH: DIR MODE GPIO BANK0
4032     // .. .. .. .. START: DIR MODE GPIO BANK1
4033     // .. .. .. .. FINISH: DIR MODE GPIO BANK1
4034     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
4035     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
4036     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
4037     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
4038     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
4039     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
4040     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
4041     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
4042     // .. .. .. .. START: OUTPUT ENABLE
4043     // .. .. .. .. FINISH: OUTPUT ENABLE
4044     // .. .. .. .. START: OUTPUT ENABLE
4045     // .. .. .. .. FINISH: OUTPUT ENABLE
4046     // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
4047     // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
4048     // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
4049     // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
4050     // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
4051     // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
4052     // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
4053     // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
4054     // .. .. .. .. START: ADD 1 MS DELAY
4055     // .. .. .. ..
4056     EMIT_MASKDELAY(0XF8F00200, 1),
4057     // .. .. .. .. FINISH: ADD 1 MS DELAY
4058     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
4059     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
4060     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
4061     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
4062     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
4063     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
4064     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
4065     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
4066     // .. .. .. FINISH: I2C1 RESET
4067     // .. .. FINISH: I2C RESET
4068     // .. .. START: NOR CHIP SELECT
4069     // .. .. .. START: DIR MODE BANK 0
4070     // .. .. .. FINISH: DIR MODE BANK 0
4071     // .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
4072     // .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
4073     // .. .. .. START: OUTPUT ENABLE BANK 0
4074     // .. .. .. FINISH: OUTPUT ENABLE BANK 0
4075     // .. .. FINISH: NOR CHIP SELECT
4076     // .. FINISH: SMC TIMING CALCULATION REGISTER UPDATE
4077     // FINISH: top
4078     //
4079     EMIT_EXIT(),
4080 
4081     //
4082 };
4083 
4084 unsigned long ps7_post_config_3_0[] = {
4085     // START: top
4086     // .. START: SLCR SETTINGS
4087     // .. UNLOCK_KEY = 0XDF0D
4088     // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
4089     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000DF0DU
4090     // ..
4091     EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU),
4092     // .. FINISH: SLCR SETTINGS
4093     // .. START: ENABLING LEVEL SHIFTER
4094     // .. USER_LVL_INP_EN_0 = 1
4095     // .. ==> 0XF8000900[3:3] = 0x00000001U
4096     // ..     ==> MASK : 0x00000008U    VAL : 0x00000008U
4097     // .. USER_LVL_OUT_EN_0 = 1
4098     // .. ==> 0XF8000900[2:2] = 0x00000001U
4099     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
4100     // .. USER_LVL_INP_EN_1 = 1
4101     // .. ==> 0XF8000900[1:1] = 0x00000001U
4102     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
4103     // .. USER_LVL_OUT_EN_1 = 1
4104     // .. ==> 0XF8000900[0:0] = 0x00000001U
4105     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
4106     // ..
4107     EMIT_MASKWRITE(0XF8000900, 0x0000000FU ,0x0000000FU),
4108     // .. FINISH: ENABLING LEVEL SHIFTER
4109     // .. START: FPGA RESETS TO 0
4110     // .. reserved_3 = 0
4111     // .. ==> 0XF8000240[31:25] = 0x00000000U
4112     // ..     ==> MASK : 0xFE000000U    VAL : 0x00000000U
4113     // .. reserved_FPGA_ACP_RST = 0
4114     // .. ==> 0XF8000240[24:24] = 0x00000000U
4115     // ..     ==> MASK : 0x01000000U    VAL : 0x00000000U
4116     // .. reserved_FPGA_AXDS3_RST = 0
4117     // .. ==> 0XF8000240[23:23] = 0x00000000U
4118     // ..     ==> MASK : 0x00800000U    VAL : 0x00000000U
4119     // .. reserved_FPGA_AXDS2_RST = 0
4120     // .. ==> 0XF8000240[22:22] = 0x00000000U
4121     // ..     ==> MASK : 0x00400000U    VAL : 0x00000000U
4122     // .. reserved_FPGA_AXDS1_RST = 0
4123     // .. ==> 0XF8000240[21:21] = 0x00000000U
4124     // ..     ==> MASK : 0x00200000U    VAL : 0x00000000U
4125     // .. reserved_FPGA_AXDS0_RST = 0
4126     // .. ==> 0XF8000240[20:20] = 0x00000000U
4127     // ..     ==> MASK : 0x00100000U    VAL : 0x00000000U
4128     // .. reserved_2 = 0
4129     // .. ==> 0XF8000240[19:18] = 0x00000000U
4130     // ..     ==> MASK : 0x000C0000U    VAL : 0x00000000U
4131     // .. reserved_FSSW1_FPGA_RST = 0
4132     // .. ==> 0XF8000240[17:17] = 0x00000000U
4133     // ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
4134     // .. reserved_FSSW0_FPGA_RST = 0
4135     // .. ==> 0XF8000240[16:16] = 0x00000000U
4136     // ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
4137     // .. reserved_1 = 0
4138     // .. ==> 0XF8000240[15:14] = 0x00000000U
4139     // ..     ==> MASK : 0x0000C000U    VAL : 0x00000000U
4140     // .. reserved_FPGA_FMSW1_RST = 0
4141     // .. ==> 0XF8000240[13:13] = 0x00000000U
4142     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
4143     // .. reserved_FPGA_FMSW0_RST = 0
4144     // .. ==> 0XF8000240[12:12] = 0x00000000U
4145     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
4146     // .. reserved_FPGA_DMA3_RST = 0
4147     // .. ==> 0XF8000240[11:11] = 0x00000000U
4148     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
4149     // .. reserved_FPGA_DMA2_RST = 0
4150     // .. ==> 0XF8000240[10:10] = 0x00000000U
4151     // ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
4152     // .. reserved_FPGA_DMA1_RST = 0
4153     // .. ==> 0XF8000240[9:9] = 0x00000000U
4154     // ..     ==> MASK : 0x00000200U    VAL : 0x00000000U
4155     // .. reserved_FPGA_DMA0_RST = 0
4156     // .. ==> 0XF8000240[8:8] = 0x00000000U
4157     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
4158     // .. reserved = 0
4159     // .. ==> 0XF8000240[7:4] = 0x00000000U
4160     // ..     ==> MASK : 0x000000F0U    VAL : 0x00000000U
4161     // .. FPGA3_OUT_RST = 0
4162     // .. ==> 0XF8000240[3:3] = 0x00000000U
4163     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
4164     // .. FPGA2_OUT_RST = 0
4165     // .. ==> 0XF8000240[2:2] = 0x00000000U
4166     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
4167     // .. FPGA1_OUT_RST = 0
4168     // .. ==> 0XF8000240[1:1] = 0x00000000U
4169     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
4170     // .. FPGA0_OUT_RST = 0
4171     // .. ==> 0XF8000240[0:0] = 0x00000000U
4172     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
4173     // ..
4174     EMIT_MASKWRITE(0XF8000240, 0xFFFFFFFFU ,0x00000000U),
4175     // .. FINISH: FPGA RESETS TO 0
4176     // .. START: AFI REGISTERS
4177     // .. .. START: AFI0 REGISTERS
4178     // .. .. FINISH: AFI0 REGISTERS
4179     // .. .. START: AFI1 REGISTERS
4180     // .. .. FINISH: AFI1 REGISTERS
4181     // .. .. START: AFI2 REGISTERS
4182     // .. .. FINISH: AFI2 REGISTERS
4183     // .. .. START: AFI3 REGISTERS
4184     // .. .. FINISH: AFI3 REGISTERS
4185     // .. FINISH: AFI REGISTERS
4186     // .. START: LOCK IT BACK
4187     // .. LOCK_KEY = 0X767B
4188     // .. ==> 0XF8000004[15:0] = 0x0000767BU
4189     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000767BU
4190     // ..
4191     EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU),
4192     // .. FINISH: LOCK IT BACK
4193     // FINISH: top
4194     //
4195     EMIT_EXIT(),
4196 
4197     //
4198 };
4199 
4200 unsigned long ps7_debug_3_0[] = {
4201     // START: top
4202     // .. START: CROSS TRIGGER CONFIGURATIONS
4203     // .. .. START: UNLOCKING CTI REGISTERS
4204     // .. .. KEY = 0XC5ACCE55
4205     // .. .. ==> 0XF8898FB0[31:0] = 0xC5ACCE55U
4206     // .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0xC5ACCE55U
4207     // .. ..
4208     EMIT_MASKWRITE(0XF8898FB0, 0xFFFFFFFFU ,0xC5ACCE55U),
4209     // .. .. KEY = 0XC5ACCE55
4210     // .. .. ==> 0XF8899FB0[31:0] = 0xC5ACCE55U
4211     // .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0xC5ACCE55U
4212     // .. ..
4213     EMIT_MASKWRITE(0XF8899FB0, 0xFFFFFFFFU ,0xC5ACCE55U),
4214     // .. .. KEY = 0XC5ACCE55
4215     // .. .. ==> 0XF8809FB0[31:0] = 0xC5ACCE55U
4216     // .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0xC5ACCE55U
4217     // .. ..
4218     EMIT_MASKWRITE(0XF8809FB0, 0xFFFFFFFFU ,0xC5ACCE55U),
4219     // .. .. FINISH: UNLOCKING CTI REGISTERS
4220     // .. .. START: ENABLING CTI MODULES AND CHANNELS
4221     // .. .. FINISH: ENABLING CTI MODULES AND CHANNELS
4222     // .. .. START: MAPPING CPU0, CPU1 AND FTM EVENTS TO CTM CHANNELS
4223     // .. .. FINISH: MAPPING CPU0, CPU1 AND FTM EVENTS TO CTM CHANNELS
4224     // .. FINISH: CROSS TRIGGER CONFIGURATIONS
4225     // FINISH: top
4226     //
4227     EMIT_EXIT(),
4228 
4229     //
4230 };
4231 
4232 unsigned long ps7_pll_init_data_2_0[] = {
4233     // START: top
4234     // .. START: SLCR SETTINGS
4235     // .. UNLOCK_KEY = 0XDF0D
4236     // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
4237     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000DF0DU
4238     // ..
4239     EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU),
4240     // .. FINISH: SLCR SETTINGS
4241     // .. START: PLL SLCR REGISTERS
4242     // .. .. START: ARM PLL INIT
4243     // .. .. PLL_RES = 0x2
4244     // .. .. ==> 0XF8000110[7:4] = 0x00000002U
4245     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000020U
4246     // .. .. PLL_CP = 0x2
4247     // .. .. ==> 0XF8000110[11:8] = 0x00000002U
4248     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000200U
4249     // .. .. LOCK_CNT = 0xfa
4250     // .. .. ==> 0XF8000110[21:12] = 0x000000FAU
4251     // .. ..     ==> MASK : 0x003FF000U    VAL : 0x000FA000U
4252     // .. ..
4253     EMIT_MASKWRITE(0XF8000110, 0x003FFFF0U ,0x000FA220U),
4254     // .. .. .. START: UPDATE FB_DIV
4255     // .. .. .. PLL_FDIV = 0x28
4256     // .. .. .. ==> 0XF8000100[18:12] = 0x00000028U
4257     // .. .. ..     ==> MASK : 0x0007F000U    VAL : 0x00028000U
4258     // .. .. ..
4259     EMIT_MASKWRITE(0XF8000100, 0x0007F000U ,0x00028000U),
4260     // .. .. .. FINISH: UPDATE FB_DIV
4261     // .. .. .. START: BY PASS PLL
4262     // .. .. .. PLL_BYPASS_FORCE = 1
4263     // .. .. .. ==> 0XF8000100[4:4] = 0x00000001U
4264     // .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
4265     // .. .. ..
4266     EMIT_MASKWRITE(0XF8000100, 0x00000010U ,0x00000010U),
4267     // .. .. .. FINISH: BY PASS PLL
4268     // .. .. .. START: ASSERT RESET
4269     // .. .. .. PLL_RESET = 1
4270     // .. .. .. ==> 0XF8000100[0:0] = 0x00000001U
4271     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
4272     // .. .. ..
4273     EMIT_MASKWRITE(0XF8000100, 0x00000001U ,0x00000001U),
4274     // .. .. .. FINISH: ASSERT RESET
4275     // .. .. .. START: DEASSERT RESET
4276     // .. .. .. PLL_RESET = 0
4277     // .. .. .. ==> 0XF8000100[0:0] = 0x00000000U
4278     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
4279     // .. .. ..
4280     EMIT_MASKWRITE(0XF8000100, 0x00000001U ,0x00000000U),
4281     // .. .. .. FINISH: DEASSERT RESET
4282     // .. .. .. START: CHECK PLL STATUS
4283     // .. .. .. ARM_PLL_LOCK = 1
4284     // .. .. .. ==> 0XF800010C[0:0] = 0x00000001U
4285     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
4286     // .. .. ..
4287     EMIT_MASKPOLL(0XF800010C, 0x00000001U),
4288     // .. .. .. FINISH: CHECK PLL STATUS
4289     // .. .. .. START: REMOVE PLL BY PASS
4290     // .. .. .. PLL_BYPASS_FORCE = 0
4291     // .. .. .. ==> 0XF8000100[4:4] = 0x00000000U
4292     // .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
4293     // .. .. ..
4294     EMIT_MASKWRITE(0XF8000100, 0x00000010U ,0x00000000U),
4295     // .. .. .. FINISH: REMOVE PLL BY PASS
4296     // .. .. .. SRCSEL = 0x0
4297     // .. .. .. ==> 0XF8000120[5:4] = 0x00000000U
4298     // .. .. ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
4299     // .. .. .. DIVISOR = 0x2
4300     // .. .. .. ==> 0XF8000120[13:8] = 0x00000002U
4301     // .. .. ..     ==> MASK : 0x00003F00U    VAL : 0x00000200U
4302     // .. .. .. CPU_6OR4XCLKACT = 0x1
4303     // .. .. .. ==> 0XF8000120[24:24] = 0x00000001U
4304     // .. .. ..     ==> MASK : 0x01000000U    VAL : 0x01000000U
4305     // .. .. .. CPU_3OR2XCLKACT = 0x1
4306     // .. .. .. ==> 0XF8000120[25:25] = 0x00000001U
4307     // .. .. ..     ==> MASK : 0x02000000U    VAL : 0x02000000U
4308     // .. .. .. CPU_2XCLKACT = 0x1
4309     // .. .. .. ==> 0XF8000120[26:26] = 0x00000001U
4310     // .. .. ..     ==> MASK : 0x04000000U    VAL : 0x04000000U
4311     // .. .. .. CPU_1XCLKACT = 0x1
4312     // .. .. .. ==> 0XF8000120[27:27] = 0x00000001U
4313     // .. .. ..     ==> MASK : 0x08000000U    VAL : 0x08000000U
4314     // .. .. .. CPU_PERI_CLKACT = 0x1
4315     // .. .. .. ==> 0XF8000120[28:28] = 0x00000001U
4316     // .. .. ..     ==> MASK : 0x10000000U    VAL : 0x10000000U
4317     // .. .. ..
4318     EMIT_MASKWRITE(0XF8000120, 0x1F003F30U ,0x1F000200U),
4319     // .. .. FINISH: ARM PLL INIT
4320     // .. .. START: DDR PLL INIT
4321     // .. .. PLL_RES = 0x2
4322     // .. .. ==> 0XF8000114[7:4] = 0x00000002U
4323     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000020U
4324     // .. .. PLL_CP = 0x2
4325     // .. .. ==> 0XF8000114[11:8] = 0x00000002U
4326     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000200U
4327     // .. .. LOCK_CNT = 0x12c
4328     // .. .. ==> 0XF8000114[21:12] = 0x0000012CU
4329     // .. ..     ==> MASK : 0x003FF000U    VAL : 0x0012C000U
4330     // .. ..
4331     EMIT_MASKWRITE(0XF8000114, 0x003FFFF0U ,0x0012C220U),
4332     // .. .. .. START: UPDATE FB_DIV
4333     // .. .. .. PLL_FDIV = 0x20
4334     // .. .. .. ==> 0XF8000104[18:12] = 0x00000020U
4335     // .. .. ..     ==> MASK : 0x0007F000U    VAL : 0x00020000U
4336     // .. .. ..
4337     EMIT_MASKWRITE(0XF8000104, 0x0007F000U ,0x00020000U),
4338     // .. .. .. FINISH: UPDATE FB_DIV
4339     // .. .. .. START: BY PASS PLL
4340     // .. .. .. PLL_BYPASS_FORCE = 1
4341     // .. .. .. ==> 0XF8000104[4:4] = 0x00000001U
4342     // .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
4343     // .. .. ..
4344     EMIT_MASKWRITE(0XF8000104, 0x00000010U ,0x00000010U),
4345     // .. .. .. FINISH: BY PASS PLL
4346     // .. .. .. START: ASSERT RESET
4347     // .. .. .. PLL_RESET = 1
4348     // .. .. .. ==> 0XF8000104[0:0] = 0x00000001U
4349     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
4350     // .. .. ..
4351     EMIT_MASKWRITE(0XF8000104, 0x00000001U ,0x00000001U),
4352     // .. .. .. FINISH: ASSERT RESET
4353     // .. .. .. START: DEASSERT RESET
4354     // .. .. .. PLL_RESET = 0
4355     // .. .. .. ==> 0XF8000104[0:0] = 0x00000000U
4356     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
4357     // .. .. ..
4358     EMIT_MASKWRITE(0XF8000104, 0x00000001U ,0x00000000U),
4359     // .. .. .. FINISH: DEASSERT RESET
4360     // .. .. .. START: CHECK PLL STATUS
4361     // .. .. .. DDR_PLL_LOCK = 1
4362     // .. .. .. ==> 0XF800010C[1:1] = 0x00000001U
4363     // .. .. ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
4364     // .. .. ..
4365     EMIT_MASKPOLL(0XF800010C, 0x00000002U),
4366     // .. .. .. FINISH: CHECK PLL STATUS
4367     // .. .. .. START: REMOVE PLL BY PASS
4368     // .. .. .. PLL_BYPASS_FORCE = 0
4369     // .. .. .. ==> 0XF8000104[4:4] = 0x00000000U
4370     // .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
4371     // .. .. ..
4372     EMIT_MASKWRITE(0XF8000104, 0x00000010U ,0x00000000U),
4373     // .. .. .. FINISH: REMOVE PLL BY PASS
4374     // .. .. .. DDR_3XCLKACT = 0x1
4375     // .. .. .. ==> 0XF8000124[0:0] = 0x00000001U
4376     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
4377     // .. .. .. DDR_2XCLKACT = 0x1
4378     // .. .. .. ==> 0XF8000124[1:1] = 0x00000001U
4379     // .. .. ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
4380     // .. .. .. DDR_3XCLK_DIVISOR = 0x2
4381     // .. .. .. ==> 0XF8000124[25:20] = 0x00000002U
4382     // .. .. ..     ==> MASK : 0x03F00000U    VAL : 0x00200000U
4383     // .. .. .. DDR_2XCLK_DIVISOR = 0x3
4384     // .. .. .. ==> 0XF8000124[31:26] = 0x00000003U
4385     // .. .. ..     ==> MASK : 0xFC000000U    VAL : 0x0C000000U
4386     // .. .. ..
4387     EMIT_MASKWRITE(0XF8000124, 0xFFF00003U ,0x0C200003U),
4388     // .. .. FINISH: DDR PLL INIT
4389     // .. .. START: IO PLL INIT
4390     // .. .. PLL_RES = 0xc
4391     // .. .. ==> 0XF8000118[7:4] = 0x0000000CU
4392     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x000000C0U
4393     // .. .. PLL_CP = 0x2
4394     // .. .. ==> 0XF8000118[11:8] = 0x00000002U
4395     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000200U
4396     // .. .. LOCK_CNT = 0x145
4397     // .. .. ==> 0XF8000118[21:12] = 0x00000145U
4398     // .. ..     ==> MASK : 0x003FF000U    VAL : 0x00145000U
4399     // .. ..
4400     EMIT_MASKWRITE(0XF8000118, 0x003FFFF0U ,0x001452C0U),
4401     // .. .. .. START: UPDATE FB_DIV
4402     // .. .. .. PLL_FDIV = 0x1e
4403     // .. .. .. ==> 0XF8000108[18:12] = 0x0000001EU
4404     // .. .. ..     ==> MASK : 0x0007F000U    VAL : 0x0001E000U
4405     // .. .. ..
4406     EMIT_MASKWRITE(0XF8000108, 0x0007F000U ,0x0001E000U),
4407     // .. .. .. FINISH: UPDATE FB_DIV
4408     // .. .. .. START: BY PASS PLL
4409     // .. .. .. PLL_BYPASS_FORCE = 1
4410     // .. .. .. ==> 0XF8000108[4:4] = 0x00000001U
4411     // .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
4412     // .. .. ..
4413     EMIT_MASKWRITE(0XF8000108, 0x00000010U ,0x00000010U),
4414     // .. .. .. FINISH: BY PASS PLL
4415     // .. .. .. START: ASSERT RESET
4416     // .. .. .. PLL_RESET = 1
4417     // .. .. .. ==> 0XF8000108[0:0] = 0x00000001U
4418     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
4419     // .. .. ..
4420     EMIT_MASKWRITE(0XF8000108, 0x00000001U ,0x00000001U),
4421     // .. .. .. FINISH: ASSERT RESET
4422     // .. .. .. START: DEASSERT RESET
4423     // .. .. .. PLL_RESET = 0
4424     // .. .. .. ==> 0XF8000108[0:0] = 0x00000000U
4425     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
4426     // .. .. ..
4427     EMIT_MASKWRITE(0XF8000108, 0x00000001U ,0x00000000U),
4428     // .. .. .. FINISH: DEASSERT RESET
4429     // .. .. .. START: CHECK PLL STATUS
4430     // .. .. .. IO_PLL_LOCK = 1
4431     // .. .. .. ==> 0XF800010C[2:2] = 0x00000001U
4432     // .. .. ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
4433     // .. .. ..
4434     EMIT_MASKPOLL(0XF800010C, 0x00000004U),
4435     // .. .. .. FINISH: CHECK PLL STATUS
4436     // .. .. .. START: REMOVE PLL BY PASS
4437     // .. .. .. PLL_BYPASS_FORCE = 0
4438     // .. .. .. ==> 0XF8000108[4:4] = 0x00000000U
4439     // .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
4440     // .. .. ..
4441     EMIT_MASKWRITE(0XF8000108, 0x00000010U ,0x00000000U),
4442     // .. .. .. FINISH: REMOVE PLL BY PASS
4443     // .. .. FINISH: IO PLL INIT
4444     // .. FINISH: PLL SLCR REGISTERS
4445     // .. START: LOCK IT BACK
4446     // .. LOCK_KEY = 0X767B
4447     // .. ==> 0XF8000004[15:0] = 0x0000767BU
4448     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000767BU
4449     // ..
4450     EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU),
4451     // .. FINISH: LOCK IT BACK
4452     // FINISH: top
4453     //
4454     EMIT_EXIT(),
4455 
4456     //
4457 };
4458 
4459 unsigned long ps7_clock_init_data_2_0[] = {
4460     // START: top
4461     // .. START: SLCR SETTINGS
4462     // .. UNLOCK_KEY = 0XDF0D
4463     // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
4464     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000DF0DU
4465     // ..
4466     EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU),
4467     // .. FINISH: SLCR SETTINGS
4468     // .. START: CLOCK CONTROL SLCR REGISTERS
4469     // .. CLKACT = 0x1
4470     // .. ==> 0XF8000128[0:0] = 0x00000001U
4471     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
4472     // .. DIVISOR0 = 0x23
4473     // .. ==> 0XF8000128[13:8] = 0x00000023U
4474     // ..     ==> MASK : 0x00003F00U    VAL : 0x00002300U
4475     // .. DIVISOR1 = 0x3
4476     // .. ==> 0XF8000128[25:20] = 0x00000003U
4477     // ..     ==> MASK : 0x03F00000U    VAL : 0x00300000U
4478     // ..
4479     EMIT_MASKWRITE(0XF8000128, 0x03F03F01U ,0x00302301U),
4480     // .. CLKACT = 0x1
4481     // .. ==> 0XF8000138[0:0] = 0x00000001U
4482     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
4483     // .. SRCSEL = 0x0
4484     // .. ==> 0XF8000138[4:4] = 0x00000000U
4485     // ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
4486     // ..
4487     EMIT_MASKWRITE(0XF8000138, 0x00000011U ,0x00000001U),
4488     // .. CLKACT = 0x1
4489     // .. ==> 0XF8000140[0:0] = 0x00000001U
4490     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
4491     // .. SRCSEL = 0x0
4492     // .. ==> 0XF8000140[6:4] = 0x00000000U
4493     // ..     ==> MASK : 0x00000070U    VAL : 0x00000000U
4494     // .. DIVISOR = 0x8
4495     // .. ==> 0XF8000140[13:8] = 0x00000008U
4496     // ..     ==> MASK : 0x00003F00U    VAL : 0x00000800U
4497     // .. DIVISOR1 = 0x5
4498     // .. ==> 0XF8000140[25:20] = 0x00000005U
4499     // ..     ==> MASK : 0x03F00000U    VAL : 0x00500000U
4500     // ..
4501     EMIT_MASKWRITE(0XF8000140, 0x03F03F71U ,0x00500801U),
4502     // .. CLKACT = 0x1
4503     // .. ==> 0XF800014C[0:0] = 0x00000001U
4504     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
4505     // .. SRCSEL = 0x0
4506     // .. ==> 0XF800014C[5:4] = 0x00000000U
4507     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
4508     // .. DIVISOR = 0x5
4509     // .. ==> 0XF800014C[13:8] = 0x00000005U
4510     // ..     ==> MASK : 0x00003F00U    VAL : 0x00000500U
4511     // ..
4512     EMIT_MASKWRITE(0XF800014C, 0x00003F31U ,0x00000501U),
4513     // .. CLKACT0 = 0x1
4514     // .. ==> 0XF8000150[0:0] = 0x00000001U
4515     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
4516     // .. CLKACT1 = 0x0
4517     // .. ==> 0XF8000150[1:1] = 0x00000000U
4518     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
4519     // .. SRCSEL = 0x0
4520     // .. ==> 0XF8000150[5:4] = 0x00000000U
4521     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
4522     // .. DIVISOR = 0x14
4523     // .. ==> 0XF8000150[13:8] = 0x00000014U
4524     // ..     ==> MASK : 0x00003F00U    VAL : 0x00001400U
4525     // ..
4526     EMIT_MASKWRITE(0XF8000150, 0x00003F33U ,0x00001401U),
4527     // .. CLKACT0 = 0x0
4528     // .. ==> 0XF8000154[0:0] = 0x00000000U
4529     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
4530     // .. CLKACT1 = 0x1
4531     // .. ==> 0XF8000154[1:1] = 0x00000001U
4532     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
4533     // .. SRCSEL = 0x0
4534     // .. ==> 0XF8000154[5:4] = 0x00000000U
4535     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
4536     // .. DIVISOR = 0x14
4537     // .. ==> 0XF8000154[13:8] = 0x00000014U
4538     // ..     ==> MASK : 0x00003F00U    VAL : 0x00001400U
4539     // ..
4540     EMIT_MASKWRITE(0XF8000154, 0x00003F33U ,0x00001402U),
4541     // .. CLKACT = 0x1
4542     // .. ==> 0XF8000168[0:0] = 0x00000001U
4543     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
4544     // .. SRCSEL = 0x0
4545     // .. ==> 0XF8000168[5:4] = 0x00000000U
4546     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
4547     // .. DIVISOR = 0x5
4548     // .. ==> 0XF8000168[13:8] = 0x00000005U
4549     // ..     ==> MASK : 0x00003F00U    VAL : 0x00000500U
4550     // ..
4551     EMIT_MASKWRITE(0XF8000168, 0x00003F31U ,0x00000501U),
4552     // .. SRCSEL = 0x0
4553     // .. ==> 0XF8000170[5:4] = 0x00000000U
4554     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
4555     // .. DIVISOR0 = 0x14
4556     // .. ==> 0XF8000170[13:8] = 0x00000014U
4557     // ..     ==> MASK : 0x00003F00U    VAL : 0x00001400U
4558     // .. DIVISOR1 = 0x1
4559     // .. ==> 0XF8000170[25:20] = 0x00000001U
4560     // ..     ==> MASK : 0x03F00000U    VAL : 0x00100000U
4561     // ..
4562     EMIT_MASKWRITE(0XF8000170, 0x03F03F30U ,0x00101400U),
4563     // .. SRCSEL = 0x0
4564     // .. ==> 0XF8000180[5:4] = 0x00000000U
4565     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
4566     // .. DIVISOR0 = 0x14
4567     // .. ==> 0XF8000180[13:8] = 0x00000014U
4568     // ..     ==> MASK : 0x00003F00U    VAL : 0x00001400U
4569     // .. DIVISOR1 = 0x1
4570     // .. ==> 0XF8000180[25:20] = 0x00000001U
4571     // ..     ==> MASK : 0x03F00000U    VAL : 0x00100000U
4572     // ..
4573     EMIT_MASKWRITE(0XF8000180, 0x03F03F30U ,0x00101400U),
4574     // .. SRCSEL = 0x0
4575     // .. ==> 0XF8000190[5:4] = 0x00000000U
4576     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
4577     // .. DIVISOR0 = 0x14
4578     // .. ==> 0XF8000190[13:8] = 0x00000014U
4579     // ..     ==> MASK : 0x00003F00U    VAL : 0x00001400U
4580     // .. DIVISOR1 = 0x1
4581     // .. ==> 0XF8000190[25:20] = 0x00000001U
4582     // ..     ==> MASK : 0x03F00000U    VAL : 0x00100000U
4583     // ..
4584     EMIT_MASKWRITE(0XF8000190, 0x03F03F30U ,0x00101400U),
4585     // .. SRCSEL = 0x0
4586     // .. ==> 0XF80001A0[5:4] = 0x00000000U
4587     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
4588     // .. DIVISOR0 = 0x14
4589     // .. ==> 0XF80001A0[13:8] = 0x00000014U
4590     // ..     ==> MASK : 0x00003F00U    VAL : 0x00001400U
4591     // .. DIVISOR1 = 0x1
4592     // .. ==> 0XF80001A0[25:20] = 0x00000001U
4593     // ..     ==> MASK : 0x03F00000U    VAL : 0x00100000U
4594     // ..
4595     EMIT_MASKWRITE(0XF80001A0, 0x03F03F30U ,0x00101400U),
4596     // .. CLK_621_TRUE = 0x1
4597     // .. ==> 0XF80001C4[0:0] = 0x00000001U
4598     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
4599     // ..
4600     EMIT_MASKWRITE(0XF80001C4, 0x00000001U ,0x00000001U),
4601     // .. DMA_CPU_2XCLKACT = 0x1
4602     // .. ==> 0XF800012C[0:0] = 0x00000001U
4603     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
4604     // .. USB0_CPU_1XCLKACT = 0x1
4605     // .. ==> 0XF800012C[2:2] = 0x00000001U
4606     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
4607     // .. USB1_CPU_1XCLKACT = 0x1
4608     // .. ==> 0XF800012C[3:3] = 0x00000001U
4609     // ..     ==> MASK : 0x00000008U    VAL : 0x00000008U
4610     // .. GEM0_CPU_1XCLKACT = 0x1
4611     // .. ==> 0XF800012C[6:6] = 0x00000001U
4612     // ..     ==> MASK : 0x00000040U    VAL : 0x00000040U
4613     // .. GEM1_CPU_1XCLKACT = 0x0
4614     // .. ==> 0XF800012C[7:7] = 0x00000000U
4615     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
4616     // .. SDI0_CPU_1XCLKACT = 0x1
4617     // .. ==> 0XF800012C[10:10] = 0x00000001U
4618     // ..     ==> MASK : 0x00000400U    VAL : 0x00000400U
4619     // .. SDI1_CPU_1XCLKACT = 0x0
4620     // .. ==> 0XF800012C[11:11] = 0x00000000U
4621     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
4622     // .. SPI0_CPU_1XCLKACT = 0x0
4623     // .. ==> 0XF800012C[14:14] = 0x00000000U
4624     // ..     ==> MASK : 0x00004000U    VAL : 0x00000000U
4625     // .. SPI1_CPU_1XCLKACT = 0x0
4626     // .. ==> 0XF800012C[15:15] = 0x00000000U
4627     // ..     ==> MASK : 0x00008000U    VAL : 0x00000000U
4628     // .. CAN0_CPU_1XCLKACT = 0x0
4629     // .. ==> 0XF800012C[16:16] = 0x00000000U
4630     // ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
4631     // .. CAN1_CPU_1XCLKACT = 0x0
4632     // .. ==> 0XF800012C[17:17] = 0x00000000U
4633     // ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
4634     // .. I2C0_CPU_1XCLKACT = 0x1
4635     // .. ==> 0XF800012C[18:18] = 0x00000001U
4636     // ..     ==> MASK : 0x00040000U    VAL : 0x00040000U
4637     // .. I2C1_CPU_1XCLKACT = 0x1
4638     // .. ==> 0XF800012C[19:19] = 0x00000001U
4639     // ..     ==> MASK : 0x00080000U    VAL : 0x00080000U
4640     // .. UART0_CPU_1XCLKACT = 0x0
4641     // .. ==> 0XF800012C[20:20] = 0x00000000U
4642     // ..     ==> MASK : 0x00100000U    VAL : 0x00000000U
4643     // .. UART1_CPU_1XCLKACT = 0x1
4644     // .. ==> 0XF800012C[21:21] = 0x00000001U
4645     // ..     ==> MASK : 0x00200000U    VAL : 0x00200000U
4646     // .. GPIO_CPU_1XCLKACT = 0x1
4647     // .. ==> 0XF800012C[22:22] = 0x00000001U
4648     // ..     ==> MASK : 0x00400000U    VAL : 0x00400000U
4649     // .. LQSPI_CPU_1XCLKACT = 0x1
4650     // .. ==> 0XF800012C[23:23] = 0x00000001U
4651     // ..     ==> MASK : 0x00800000U    VAL : 0x00800000U
4652     // .. SMC_CPU_1XCLKACT = 0x1
4653     // .. ==> 0XF800012C[24:24] = 0x00000001U
4654     // ..     ==> MASK : 0x01000000U    VAL : 0x01000000U
4655     // ..
4656     EMIT_MASKWRITE(0XF800012C, 0x01FFCCCDU ,0x01EC044DU),
4657     // .. FINISH: CLOCK CONTROL SLCR REGISTERS
4658     // .. START: THIS SHOULD BE BLANK
4659     // .. FINISH: THIS SHOULD BE BLANK
4660     // .. START: LOCK IT BACK
4661     // .. LOCK_KEY = 0X767B
4662     // .. ==> 0XF8000004[15:0] = 0x0000767BU
4663     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000767BU
4664     // ..
4665     EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU),
4666     // .. FINISH: LOCK IT BACK
4667     // FINISH: top
4668     //
4669     EMIT_EXIT(),
4670 
4671     //
4672 };
4673 
4674 unsigned long ps7_ddr_init_data_2_0[] = {
4675     // START: top
4676     // .. START: DDR INITIALIZATION
4677     // .. .. START: LOCK DDR
4678     // .. .. reg_ddrc_soft_rstb = 0
4679     // .. .. ==> 0XF8006000[0:0] = 0x00000000U
4680     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
4681     // .. .. reg_ddrc_powerdown_en = 0x0
4682     // .. .. ==> 0XF8006000[1:1] = 0x00000000U
4683     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
4684     // .. .. reg_ddrc_data_bus_width = 0x0
4685     // .. .. ==> 0XF8006000[3:2] = 0x00000000U
4686     // .. ..     ==> MASK : 0x0000000CU    VAL : 0x00000000U
4687     // .. .. reg_ddrc_burst8_refresh = 0x0
4688     // .. .. ==> 0XF8006000[6:4] = 0x00000000U
4689     // .. ..     ==> MASK : 0x00000070U    VAL : 0x00000000U
4690     // .. .. reg_ddrc_rdwr_idle_gap = 0x1
4691     // .. .. ==> 0XF8006000[13:7] = 0x00000001U
4692     // .. ..     ==> MASK : 0x00003F80U    VAL : 0x00000080U
4693     // .. .. reg_ddrc_dis_rd_bypass = 0x0
4694     // .. .. ==> 0XF8006000[14:14] = 0x00000000U
4695     // .. ..     ==> MASK : 0x00004000U    VAL : 0x00000000U
4696     // .. .. reg_ddrc_dis_act_bypass = 0x0
4697     // .. .. ==> 0XF8006000[15:15] = 0x00000000U
4698     // .. ..     ==> MASK : 0x00008000U    VAL : 0x00000000U
4699     // .. .. reg_ddrc_dis_auto_refresh = 0x0
4700     // .. .. ==> 0XF8006000[16:16] = 0x00000000U
4701     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
4702     // .. ..
4703     EMIT_MASKWRITE(0XF8006000, 0x0001FFFFU ,0x00000080U),
4704     // .. .. FINISH: LOCK DDR
4705     // .. .. reg_ddrc_t_rfc_nom_x32 = 0x81
4706     // .. .. ==> 0XF8006004[11:0] = 0x00000081U
4707     // .. ..     ==> MASK : 0x00000FFFU    VAL : 0x00000081U
4708     // .. .. reg_ddrc_active_ranks = 0x1
4709     // .. .. ==> 0XF8006004[13:12] = 0x00000001U
4710     // .. ..     ==> MASK : 0x00003000U    VAL : 0x00001000U
4711     // .. .. reg_ddrc_addrmap_cs_bit0 = 0x0
4712     // .. .. ==> 0XF8006004[18:14] = 0x00000000U
4713     // .. ..     ==> MASK : 0x0007C000U    VAL : 0x00000000U
4714     // .. .. reg_ddrc_wr_odt_block = 0x1
4715     // .. .. ==> 0XF8006004[20:19] = 0x00000001U
4716     // .. ..     ==> MASK : 0x00180000U    VAL : 0x00080000U
4717     // .. .. reg_ddrc_diff_rank_rd_2cycle_gap = 0x0
4718     // .. .. ==> 0XF8006004[21:21] = 0x00000000U
4719     // .. ..     ==> MASK : 0x00200000U    VAL : 0x00000000U
4720     // .. .. reg_ddrc_addrmap_cs_bit1 = 0x0
4721     // .. .. ==> 0XF8006004[26:22] = 0x00000000U
4722     // .. ..     ==> MASK : 0x07C00000U    VAL : 0x00000000U
4723     // .. .. reg_ddrc_addrmap_open_bank = 0x0
4724     // .. .. ==> 0XF8006004[27:27] = 0x00000000U
4725     // .. ..     ==> MASK : 0x08000000U    VAL : 0x00000000U
4726     // .. .. reg_ddrc_addrmap_4bank_ram = 0x0
4727     // .. .. ==> 0XF8006004[28:28] = 0x00000000U
4728     // .. ..     ==> MASK : 0x10000000U    VAL : 0x00000000U
4729     // .. ..
4730     EMIT_MASKWRITE(0XF8006004, 0x1FFFFFFFU ,0x00081081U),
4731     // .. .. reg_ddrc_hpr_min_non_critical_x32 = 0xf
4732     // .. .. ==> 0XF8006008[10:0] = 0x0000000FU
4733     // .. ..     ==> MASK : 0x000007FFU    VAL : 0x0000000FU
4734     // .. .. reg_ddrc_hpr_max_starve_x32 = 0xf
4735     // .. .. ==> 0XF8006008[21:11] = 0x0000000FU
4736     // .. ..     ==> MASK : 0x003FF800U    VAL : 0x00007800U
4737     // .. .. reg_ddrc_hpr_xact_run_length = 0xf
4738     // .. .. ==> 0XF8006008[25:22] = 0x0000000FU
4739     // .. ..     ==> MASK : 0x03C00000U    VAL : 0x03C00000U
4740     // .. ..
4741     EMIT_MASKWRITE(0XF8006008, 0x03FFFFFFU ,0x03C0780FU),
4742     // .. .. reg_ddrc_lpr_min_non_critical_x32 = 0x1
4743     // .. .. ==> 0XF800600C[10:0] = 0x00000001U
4744     // .. ..     ==> MASK : 0x000007FFU    VAL : 0x00000001U
4745     // .. .. reg_ddrc_lpr_max_starve_x32 = 0x2
4746     // .. .. ==> 0XF800600C[21:11] = 0x00000002U
4747     // .. ..     ==> MASK : 0x003FF800U    VAL : 0x00001000U
4748     // .. .. reg_ddrc_lpr_xact_run_length = 0x8
4749     // .. .. ==> 0XF800600C[25:22] = 0x00000008U
4750     // .. ..     ==> MASK : 0x03C00000U    VAL : 0x02000000U
4751     // .. ..
4752     EMIT_MASKWRITE(0XF800600C, 0x03FFFFFFU ,0x02001001U),
4753     // .. .. reg_ddrc_w_min_non_critical_x32 = 0x1
4754     // .. .. ==> 0XF8006010[10:0] = 0x00000001U
4755     // .. ..     ==> MASK : 0x000007FFU    VAL : 0x00000001U
4756     // .. .. reg_ddrc_w_xact_run_length = 0x8
4757     // .. .. ==> 0XF8006010[14:11] = 0x00000008U
4758     // .. ..     ==> MASK : 0x00007800U    VAL : 0x00004000U
4759     // .. .. reg_ddrc_w_max_starve_x32 = 0x2
4760     // .. .. ==> 0XF8006010[25:15] = 0x00000002U
4761     // .. ..     ==> MASK : 0x03FF8000U    VAL : 0x00010000U
4762     // .. ..
4763     EMIT_MASKWRITE(0XF8006010, 0x03FFFFFFU ,0x00014001U),
4764     // .. .. reg_ddrc_t_rc = 0x1b
4765     // .. .. ==> 0XF8006014[5:0] = 0x0000001BU
4766     // .. ..     ==> MASK : 0x0000003FU    VAL : 0x0000001BU
4767     // .. .. reg_ddrc_t_rfc_min = 0x56
4768     // .. .. ==> 0XF8006014[13:6] = 0x00000056U
4769     // .. ..     ==> MASK : 0x00003FC0U    VAL : 0x00001580U
4770     // .. .. reg_ddrc_post_selfref_gap_x32 = 0x10
4771     // .. .. ==> 0XF8006014[20:14] = 0x00000010U
4772     // .. ..     ==> MASK : 0x001FC000U    VAL : 0x00040000U
4773     // .. ..
4774     EMIT_MASKWRITE(0XF8006014, 0x001FFFFFU ,0x0004159BU),
4775     // .. .. reg_ddrc_wr2pre = 0x12
4776     // .. .. ==> 0XF8006018[4:0] = 0x00000012U
4777     // .. ..     ==> MASK : 0x0000001FU    VAL : 0x00000012U
4778     // .. .. reg_ddrc_powerdown_to_x32 = 0x6
4779     // .. .. ==> 0XF8006018[9:5] = 0x00000006U
4780     // .. ..     ==> MASK : 0x000003E0U    VAL : 0x000000C0U
4781     // .. .. reg_ddrc_t_faw = 0x10
4782     // .. .. ==> 0XF8006018[15:10] = 0x00000010U
4783     // .. ..     ==> MASK : 0x0000FC00U    VAL : 0x00004000U
4784     // .. .. reg_ddrc_t_ras_max = 0x24
4785     // .. .. ==> 0XF8006018[21:16] = 0x00000024U
4786     // .. ..     ==> MASK : 0x003F0000U    VAL : 0x00240000U
4787     // .. .. reg_ddrc_t_ras_min = 0x14
4788     // .. .. ==> 0XF8006018[26:22] = 0x00000014U
4789     // .. ..     ==> MASK : 0x07C00000U    VAL : 0x05000000U
4790     // .. .. reg_ddrc_t_cke = 0x4
4791     // .. .. ==> 0XF8006018[31:28] = 0x00000004U
4792     // .. ..     ==> MASK : 0xF0000000U    VAL : 0x40000000U
4793     // .. ..
4794     EMIT_MASKWRITE(0XF8006018, 0xF7FFFFFFU ,0x452440D2U),
4795     // .. .. reg_ddrc_write_latency = 0x5
4796     // .. .. ==> 0XF800601C[4:0] = 0x00000005U
4797     // .. ..     ==> MASK : 0x0000001FU    VAL : 0x00000005U
4798     // .. .. reg_ddrc_rd2wr = 0x7
4799     // .. .. ==> 0XF800601C[9:5] = 0x00000007U
4800     // .. ..     ==> MASK : 0x000003E0U    VAL : 0x000000E0U
4801     // .. .. reg_ddrc_wr2rd = 0xe
4802     // .. .. ==> 0XF800601C[14:10] = 0x0000000EU
4803     // .. ..     ==> MASK : 0x00007C00U    VAL : 0x00003800U
4804     // .. .. reg_ddrc_t_xp = 0x4
4805     // .. .. ==> 0XF800601C[19:15] = 0x00000004U
4806     // .. ..     ==> MASK : 0x000F8000U    VAL : 0x00020000U
4807     // .. .. reg_ddrc_pad_pd = 0x0
4808     // .. .. ==> 0XF800601C[22:20] = 0x00000000U
4809     // .. ..     ==> MASK : 0x00700000U    VAL : 0x00000000U
4810     // .. .. reg_ddrc_rd2pre = 0x4
4811     // .. .. ==> 0XF800601C[27:23] = 0x00000004U
4812     // .. ..     ==> MASK : 0x0F800000U    VAL : 0x02000000U
4813     // .. .. reg_ddrc_t_rcd = 0x7
4814     // .. .. ==> 0XF800601C[31:28] = 0x00000007U
4815     // .. ..     ==> MASK : 0xF0000000U    VAL : 0x70000000U
4816     // .. ..
4817     EMIT_MASKWRITE(0XF800601C, 0xFFFFFFFFU ,0x720238E5U),
4818     // .. .. reg_ddrc_t_ccd = 0x4
4819     // .. .. ==> 0XF8006020[4:2] = 0x00000004U
4820     // .. ..     ==> MASK : 0x0000001CU    VAL : 0x00000010U
4821     // .. .. reg_ddrc_t_rrd = 0x4
4822     // .. .. ==> 0XF8006020[7:5] = 0x00000004U
4823     // .. ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
4824     // .. .. reg_ddrc_refresh_margin = 0x2
4825     // .. .. ==> 0XF8006020[11:8] = 0x00000002U
4826     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000200U
4827     // .. .. reg_ddrc_t_rp = 0x7
4828     // .. .. ==> 0XF8006020[15:12] = 0x00000007U
4829     // .. ..     ==> MASK : 0x0000F000U    VAL : 0x00007000U
4830     // .. .. reg_ddrc_refresh_to_x32 = 0x8
4831     // .. .. ==> 0XF8006020[20:16] = 0x00000008U
4832     // .. ..     ==> MASK : 0x001F0000U    VAL : 0x00080000U
4833     // .. .. reg_ddrc_sdram = 0x1
4834     // .. .. ==> 0XF8006020[21:21] = 0x00000001U
4835     // .. ..     ==> MASK : 0x00200000U    VAL : 0x00200000U
4836     // .. .. reg_ddrc_mobile = 0x0
4837     // .. .. ==> 0XF8006020[22:22] = 0x00000000U
4838     // .. ..     ==> MASK : 0x00400000U    VAL : 0x00000000U
4839     // .. .. reg_ddrc_clock_stop_en = 0x0
4840     // .. .. ==> 0XF8006020[23:23] = 0x00000000U
4841     // .. ..     ==> MASK : 0x00800000U    VAL : 0x00000000U
4842     // .. .. reg_ddrc_read_latency = 0x7
4843     // .. .. ==> 0XF8006020[28:24] = 0x00000007U
4844     // .. ..     ==> MASK : 0x1F000000U    VAL : 0x07000000U
4845     // .. .. reg_phy_mode_ddr1_ddr2 = 0x1
4846     // .. .. ==> 0XF8006020[29:29] = 0x00000001U
4847     // .. ..     ==> MASK : 0x20000000U    VAL : 0x20000000U
4848     // .. .. reg_ddrc_dis_pad_pd = 0x0
4849     // .. .. ==> 0XF8006020[30:30] = 0x00000000U
4850     // .. ..     ==> MASK : 0x40000000U    VAL : 0x00000000U
4851     // .. .. reg_ddrc_loopback = 0x0
4852     // .. .. ==> 0XF8006020[31:31] = 0x00000000U
4853     // .. ..     ==> MASK : 0x80000000U    VAL : 0x00000000U
4854     // .. ..
4855     EMIT_MASKWRITE(0XF8006020, 0xFFFFFFFCU ,0x27287290U),
4856     // .. .. reg_ddrc_en_2t_timing_mode = 0x0
4857     // .. .. ==> 0XF8006024[0:0] = 0x00000000U
4858     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
4859     // .. .. reg_ddrc_prefer_write = 0x0
4860     // .. .. ==> 0XF8006024[1:1] = 0x00000000U
4861     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
4862     // .. .. reg_ddrc_max_rank_rd = 0xf
4863     // .. .. ==> 0XF8006024[5:2] = 0x0000000FU
4864     // .. ..     ==> MASK : 0x0000003CU    VAL : 0x0000003CU
4865     // .. .. reg_ddrc_mr_wr = 0x0
4866     // .. .. ==> 0XF8006024[6:6] = 0x00000000U
4867     // .. ..     ==> MASK : 0x00000040U    VAL : 0x00000000U
4868     // .. .. reg_ddrc_mr_addr = 0x0
4869     // .. .. ==> 0XF8006024[8:7] = 0x00000000U
4870     // .. ..     ==> MASK : 0x00000180U    VAL : 0x00000000U
4871     // .. .. reg_ddrc_mr_data = 0x0
4872     // .. .. ==> 0XF8006024[24:9] = 0x00000000U
4873     // .. ..     ==> MASK : 0x01FFFE00U    VAL : 0x00000000U
4874     // .. .. ddrc_reg_mr_wr_busy = 0x0
4875     // .. .. ==> 0XF8006024[25:25] = 0x00000000U
4876     // .. ..     ==> MASK : 0x02000000U    VAL : 0x00000000U
4877     // .. .. reg_ddrc_mr_type = 0x0
4878     // .. .. ==> 0XF8006024[26:26] = 0x00000000U
4879     // .. ..     ==> MASK : 0x04000000U    VAL : 0x00000000U
4880     // .. .. reg_ddrc_mr_rdata_valid = 0x0
4881     // .. .. ==> 0XF8006024[27:27] = 0x00000000U
4882     // .. ..     ==> MASK : 0x08000000U    VAL : 0x00000000U
4883     // .. ..
4884     EMIT_MASKWRITE(0XF8006024, 0x0FFFFFFFU ,0x0000003CU),
4885     // .. .. reg_ddrc_final_wait_x32 = 0x7
4886     // .. .. ==> 0XF8006028[6:0] = 0x00000007U
4887     // .. ..     ==> MASK : 0x0000007FU    VAL : 0x00000007U
4888     // .. .. reg_ddrc_pre_ocd_x32 = 0x0
4889     // .. .. ==> 0XF8006028[10:7] = 0x00000000U
4890     // .. ..     ==> MASK : 0x00000780U    VAL : 0x00000000U
4891     // .. .. reg_ddrc_t_mrd = 0x4
4892     // .. .. ==> 0XF8006028[13:11] = 0x00000004U
4893     // .. ..     ==> MASK : 0x00003800U    VAL : 0x00002000U
4894     // .. ..
4895     EMIT_MASKWRITE(0XF8006028, 0x00003FFFU ,0x00002007U),
4896     // .. .. reg_ddrc_emr2 = 0x8
4897     // .. .. ==> 0XF800602C[15:0] = 0x00000008U
4898     // .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000008U
4899     // .. .. reg_ddrc_emr3 = 0x0
4900     // .. .. ==> 0XF800602C[31:16] = 0x00000000U
4901     // .. ..     ==> MASK : 0xFFFF0000U    VAL : 0x00000000U
4902     // .. ..
4903     EMIT_MASKWRITE(0XF800602C, 0xFFFFFFFFU ,0x00000008U),
4904     // .. .. reg_ddrc_mr = 0x930
4905     // .. .. ==> 0XF8006030[15:0] = 0x00000930U
4906     // .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000930U
4907     // .. .. reg_ddrc_emr = 0x4
4908     // .. .. ==> 0XF8006030[31:16] = 0x00000004U
4909     // .. ..     ==> MASK : 0xFFFF0000U    VAL : 0x00040000U
4910     // .. ..
4911     EMIT_MASKWRITE(0XF8006030, 0xFFFFFFFFU ,0x00040930U),
4912     // .. .. reg_ddrc_burst_rdwr = 0x4
4913     // .. .. ==> 0XF8006034[3:0] = 0x00000004U
4914     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000004U
4915     // .. .. reg_ddrc_pre_cke_x1024 = 0x105
4916     // .. .. ==> 0XF8006034[13:4] = 0x00000105U
4917     // .. ..     ==> MASK : 0x00003FF0U    VAL : 0x00001050U
4918     // .. .. reg_ddrc_post_cke_x1024 = 0x1
4919     // .. .. ==> 0XF8006034[25:16] = 0x00000001U
4920     // .. ..     ==> MASK : 0x03FF0000U    VAL : 0x00010000U
4921     // .. .. reg_ddrc_burstchop = 0x0
4922     // .. .. ==> 0XF8006034[28:28] = 0x00000000U
4923     // .. ..     ==> MASK : 0x10000000U    VAL : 0x00000000U
4924     // .. ..
4925     EMIT_MASKWRITE(0XF8006034, 0x13FF3FFFU ,0x00011054U),
4926     // .. .. reg_ddrc_force_low_pri_n = 0x0
4927     // .. .. ==> 0XF8006038[0:0] = 0x00000000U
4928     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
4929     // .. .. reg_ddrc_dis_dq = 0x0
4930     // .. .. ==> 0XF8006038[1:1] = 0x00000000U
4931     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
4932     // .. .. reg_phy_debug_mode = 0x0
4933     // .. .. ==> 0XF8006038[6:6] = 0x00000000U
4934     // .. ..     ==> MASK : 0x00000040U    VAL : 0x00000000U
4935     // .. .. reg_phy_wr_level_start = 0x0
4936     // .. .. ==> 0XF8006038[7:7] = 0x00000000U
4937     // .. ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
4938     // .. .. reg_phy_rd_level_start = 0x0
4939     // .. .. ==> 0XF8006038[8:8] = 0x00000000U
4940     // .. ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
4941     // .. .. reg_phy_dq0_wait_t = 0x0
4942     // .. .. ==> 0XF8006038[12:9] = 0x00000000U
4943     // .. ..     ==> MASK : 0x00001E00U    VAL : 0x00000000U
4944     // .. ..
4945     EMIT_MASKWRITE(0XF8006038, 0x00001FC3U ,0x00000000U),
4946     // .. .. reg_ddrc_addrmap_bank_b0 = 0x7
4947     // .. .. ==> 0XF800603C[3:0] = 0x00000007U
4948     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000007U
4949     // .. .. reg_ddrc_addrmap_bank_b1 = 0x7
4950     // .. .. ==> 0XF800603C[7:4] = 0x00000007U
4951     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000070U
4952     // .. .. reg_ddrc_addrmap_bank_b2 = 0x7
4953     // .. .. ==> 0XF800603C[11:8] = 0x00000007U
4954     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000700U
4955     // .. .. reg_ddrc_addrmap_col_b5 = 0x0
4956     // .. .. ==> 0XF800603C[15:12] = 0x00000000U
4957     // .. ..     ==> MASK : 0x0000F000U    VAL : 0x00000000U
4958     // .. .. reg_ddrc_addrmap_col_b6 = 0x0
4959     // .. .. ==> 0XF800603C[19:16] = 0x00000000U
4960     // .. ..     ==> MASK : 0x000F0000U    VAL : 0x00000000U
4961     // .. ..
4962     EMIT_MASKWRITE(0XF800603C, 0x000FFFFFU ,0x00000777U),
4963     // .. .. reg_ddrc_addrmap_col_b2 = 0x0
4964     // .. .. ==> 0XF8006040[3:0] = 0x00000000U
4965     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000000U
4966     // .. .. reg_ddrc_addrmap_col_b3 = 0x0
4967     // .. .. ==> 0XF8006040[7:4] = 0x00000000U
4968     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000000U
4969     // .. .. reg_ddrc_addrmap_col_b4 = 0x0
4970     // .. .. ==> 0XF8006040[11:8] = 0x00000000U
4971     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000000U
4972     // .. .. reg_ddrc_addrmap_col_b7 = 0x0
4973     // .. .. ==> 0XF8006040[15:12] = 0x00000000U
4974     // .. ..     ==> MASK : 0x0000F000U    VAL : 0x00000000U
4975     // .. .. reg_ddrc_addrmap_col_b8 = 0x0
4976     // .. .. ==> 0XF8006040[19:16] = 0x00000000U
4977     // .. ..     ==> MASK : 0x000F0000U    VAL : 0x00000000U
4978     // .. .. reg_ddrc_addrmap_col_b9 = 0xf
4979     // .. .. ==> 0XF8006040[23:20] = 0x0000000FU
4980     // .. ..     ==> MASK : 0x00F00000U    VAL : 0x00F00000U
4981     // .. .. reg_ddrc_addrmap_col_b10 = 0xf
4982     // .. .. ==> 0XF8006040[27:24] = 0x0000000FU
4983     // .. ..     ==> MASK : 0x0F000000U    VAL : 0x0F000000U
4984     // .. .. reg_ddrc_addrmap_col_b11 = 0xf
4985     // .. .. ==> 0XF8006040[31:28] = 0x0000000FU
4986     // .. ..     ==> MASK : 0xF0000000U    VAL : 0xF0000000U
4987     // .. ..
4988     EMIT_MASKWRITE(0XF8006040, 0xFFFFFFFFU ,0xFFF00000U),
4989     // .. .. reg_ddrc_addrmap_row_b0 = 0x6
4990     // .. .. ==> 0XF8006044[3:0] = 0x00000006U
4991     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000006U
4992     // .. .. reg_ddrc_addrmap_row_b1 = 0x6
4993     // .. .. ==> 0XF8006044[7:4] = 0x00000006U
4994     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000060U
4995     // .. .. reg_ddrc_addrmap_row_b2_11 = 0x6
4996     // .. .. ==> 0XF8006044[11:8] = 0x00000006U
4997     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000600U
4998     // .. .. reg_ddrc_addrmap_row_b12 = 0x6
4999     // .. .. ==> 0XF8006044[15:12] = 0x00000006U
5000     // .. ..     ==> MASK : 0x0000F000U    VAL : 0x00006000U
5001     // .. .. reg_ddrc_addrmap_row_b13 = 0x6
5002     // .. .. ==> 0XF8006044[19:16] = 0x00000006U
5003     // .. ..     ==> MASK : 0x000F0000U    VAL : 0x00060000U
5004     // .. .. reg_ddrc_addrmap_row_b14 = 0x6
5005     // .. .. ==> 0XF8006044[23:20] = 0x00000006U
5006     // .. ..     ==> MASK : 0x00F00000U    VAL : 0x00600000U
5007     // .. .. reg_ddrc_addrmap_row_b15 = 0xf
5008     // .. .. ==> 0XF8006044[27:24] = 0x0000000FU
5009     // .. ..     ==> MASK : 0x0F000000U    VAL : 0x0F000000U
5010     // .. ..
5011     EMIT_MASKWRITE(0XF8006044, 0x0FFFFFFFU ,0x0F666666U),
5012     // .. .. reg_ddrc_rank0_rd_odt = 0x0
5013     // .. .. ==> 0XF8006048[2:0] = 0x00000000U
5014     // .. ..     ==> MASK : 0x00000007U    VAL : 0x00000000U
5015     // .. .. reg_ddrc_rank0_wr_odt = 0x1
5016     // .. .. ==> 0XF8006048[5:3] = 0x00000001U
5017     // .. ..     ==> MASK : 0x00000038U    VAL : 0x00000008U
5018     // .. .. reg_ddrc_rank1_rd_odt = 0x1
5019     // .. .. ==> 0XF8006048[8:6] = 0x00000001U
5020     // .. ..     ==> MASK : 0x000001C0U    VAL : 0x00000040U
5021     // .. .. reg_ddrc_rank1_wr_odt = 0x1
5022     // .. .. ==> 0XF8006048[11:9] = 0x00000001U
5023     // .. ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
5024     // .. .. reg_phy_rd_local_odt = 0x0
5025     // .. .. ==> 0XF8006048[13:12] = 0x00000000U
5026     // .. ..     ==> MASK : 0x00003000U    VAL : 0x00000000U
5027     // .. .. reg_phy_wr_local_odt = 0x3
5028     // .. .. ==> 0XF8006048[15:14] = 0x00000003U
5029     // .. ..     ==> MASK : 0x0000C000U    VAL : 0x0000C000U
5030     // .. .. reg_phy_idle_local_odt = 0x3
5031     // .. .. ==> 0XF8006048[17:16] = 0x00000003U
5032     // .. ..     ==> MASK : 0x00030000U    VAL : 0x00030000U
5033     // .. .. reg_ddrc_rank2_rd_odt = 0x0
5034     // .. .. ==> 0XF8006048[20:18] = 0x00000000U
5035     // .. ..     ==> MASK : 0x001C0000U    VAL : 0x00000000U
5036     // .. .. reg_ddrc_rank2_wr_odt = 0x0
5037     // .. .. ==> 0XF8006048[23:21] = 0x00000000U
5038     // .. ..     ==> MASK : 0x00E00000U    VAL : 0x00000000U
5039     // .. .. reg_ddrc_rank3_rd_odt = 0x0
5040     // .. .. ==> 0XF8006048[26:24] = 0x00000000U
5041     // .. ..     ==> MASK : 0x07000000U    VAL : 0x00000000U
5042     // .. .. reg_ddrc_rank3_wr_odt = 0x0
5043     // .. .. ==> 0XF8006048[29:27] = 0x00000000U
5044     // .. ..     ==> MASK : 0x38000000U    VAL : 0x00000000U
5045     // .. ..
5046     EMIT_MASKWRITE(0XF8006048, 0x3FFFFFFFU ,0x0003C248U),
5047     // .. .. reg_phy_rd_cmd_to_data = 0x0
5048     // .. .. ==> 0XF8006050[3:0] = 0x00000000U
5049     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000000U
5050     // .. .. reg_phy_wr_cmd_to_data = 0x0
5051     // .. .. ==> 0XF8006050[7:4] = 0x00000000U
5052     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000000U
5053     // .. .. reg_phy_rdc_we_to_re_delay = 0x8
5054     // .. .. ==> 0XF8006050[11:8] = 0x00000008U
5055     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000800U
5056     // .. .. reg_phy_rdc_fifo_rst_disable = 0x0
5057     // .. .. ==> 0XF8006050[15:15] = 0x00000000U
5058     // .. ..     ==> MASK : 0x00008000U    VAL : 0x00000000U
5059     // .. .. reg_phy_use_fixed_re = 0x1
5060     // .. .. ==> 0XF8006050[16:16] = 0x00000001U
5061     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00010000U
5062     // .. .. reg_phy_rdc_fifo_rst_err_cnt_clr = 0x0
5063     // .. .. ==> 0XF8006050[17:17] = 0x00000000U
5064     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
5065     // .. .. reg_phy_dis_phy_ctrl_rstn = 0x0
5066     // .. .. ==> 0XF8006050[18:18] = 0x00000000U
5067     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
5068     // .. .. reg_phy_clk_stall_level = 0x0
5069     // .. .. ==> 0XF8006050[19:19] = 0x00000000U
5070     // .. ..     ==> MASK : 0x00080000U    VAL : 0x00000000U
5071     // .. .. reg_phy_gatelvl_num_of_dq0 = 0x7
5072     // .. .. ==> 0XF8006050[27:24] = 0x00000007U
5073     // .. ..     ==> MASK : 0x0F000000U    VAL : 0x07000000U
5074     // .. .. reg_phy_wrlvl_num_of_dq0 = 0x7
5075     // .. .. ==> 0XF8006050[31:28] = 0x00000007U
5076     // .. ..     ==> MASK : 0xF0000000U    VAL : 0x70000000U
5077     // .. ..
5078     EMIT_MASKWRITE(0XF8006050, 0xFF0F8FFFU ,0x77010800U),
5079     // .. .. reg_ddrc_dll_calib_to_min_x1024 = 0x1
5080     // .. .. ==> 0XF8006058[7:0] = 0x00000001U
5081     // .. ..     ==> MASK : 0x000000FFU    VAL : 0x00000001U
5082     // .. .. reg_ddrc_dll_calib_to_max_x1024 = 0x1
5083     // .. .. ==> 0XF8006058[15:8] = 0x00000001U
5084     // .. ..     ==> MASK : 0x0000FF00U    VAL : 0x00000100U
5085     // .. .. reg_ddrc_dis_dll_calib = 0x0
5086     // .. .. ==> 0XF8006058[16:16] = 0x00000000U
5087     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
5088     // .. ..
5089     EMIT_MASKWRITE(0XF8006058, 0x0001FFFFU ,0x00000101U),
5090     // .. .. reg_ddrc_rd_odt_delay = 0x3
5091     // .. .. ==> 0XF800605C[3:0] = 0x00000003U
5092     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000003U
5093     // .. .. reg_ddrc_wr_odt_delay = 0x0
5094     // .. .. ==> 0XF800605C[7:4] = 0x00000000U
5095     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000000U
5096     // .. .. reg_ddrc_rd_odt_hold = 0x0
5097     // .. .. ==> 0XF800605C[11:8] = 0x00000000U
5098     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000000U
5099     // .. .. reg_ddrc_wr_odt_hold = 0x5
5100     // .. .. ==> 0XF800605C[15:12] = 0x00000005U
5101     // .. ..     ==> MASK : 0x0000F000U    VAL : 0x00005000U
5102     // .. ..
5103     EMIT_MASKWRITE(0XF800605C, 0x0000FFFFU ,0x00005003U),
5104     // .. .. reg_ddrc_pageclose = 0x0
5105     // .. .. ==> 0XF8006060[0:0] = 0x00000000U
5106     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
5107     // .. .. reg_ddrc_lpr_num_entries = 0x1f
5108     // .. .. ==> 0XF8006060[6:1] = 0x0000001FU
5109     // .. ..     ==> MASK : 0x0000007EU    VAL : 0x0000003EU
5110     // .. .. reg_ddrc_auto_pre_en = 0x0
5111     // .. .. ==> 0XF8006060[7:7] = 0x00000000U
5112     // .. ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
5113     // .. .. reg_ddrc_refresh_update_level = 0x0
5114     // .. .. ==> 0XF8006060[8:8] = 0x00000000U
5115     // .. ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
5116     // .. .. reg_ddrc_dis_wc = 0x0
5117     // .. .. ==> 0XF8006060[9:9] = 0x00000000U
5118     // .. ..     ==> MASK : 0x00000200U    VAL : 0x00000000U
5119     // .. .. reg_ddrc_dis_collision_page_opt = 0x0
5120     // .. .. ==> 0XF8006060[10:10] = 0x00000000U
5121     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
5122     // .. .. reg_ddrc_selfref_en = 0x0
5123     // .. .. ==> 0XF8006060[12:12] = 0x00000000U
5124     // .. ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
5125     // .. ..
5126     EMIT_MASKWRITE(0XF8006060, 0x000017FFU ,0x0000003EU),
5127     // .. .. reg_ddrc_go2critical_hysteresis = 0x0
5128     // .. .. ==> 0XF8006064[12:5] = 0x00000000U
5129     // .. ..     ==> MASK : 0x00001FE0U    VAL : 0x00000000U
5130     // .. .. reg_arb_go2critical_en = 0x1
5131     // .. .. ==> 0XF8006064[17:17] = 0x00000001U
5132     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00020000U
5133     // .. ..
5134     EMIT_MASKWRITE(0XF8006064, 0x00021FE0U ,0x00020000U),
5135     // .. .. reg_ddrc_wrlvl_ww = 0x41
5136     // .. .. ==> 0XF8006068[7:0] = 0x00000041U
5137     // .. ..     ==> MASK : 0x000000FFU    VAL : 0x00000041U
5138     // .. .. reg_ddrc_rdlvl_rr = 0x41
5139     // .. .. ==> 0XF8006068[15:8] = 0x00000041U
5140     // .. ..     ==> MASK : 0x0000FF00U    VAL : 0x00004100U
5141     // .. .. reg_ddrc_dfi_t_wlmrd = 0x28
5142     // .. .. ==> 0XF8006068[25:16] = 0x00000028U
5143     // .. ..     ==> MASK : 0x03FF0000U    VAL : 0x00280000U
5144     // .. ..
5145     EMIT_MASKWRITE(0XF8006068, 0x03FFFFFFU ,0x00284141U),
5146     // .. .. dfi_t_ctrlupd_interval_min_x1024 = 0x10
5147     // .. .. ==> 0XF800606C[7:0] = 0x00000010U
5148     // .. ..     ==> MASK : 0x000000FFU    VAL : 0x00000010U
5149     // .. .. dfi_t_ctrlupd_interval_max_x1024 = 0x16
5150     // .. .. ==> 0XF800606C[15:8] = 0x00000016U
5151     // .. ..     ==> MASK : 0x0000FF00U    VAL : 0x00001600U
5152     // .. ..
5153     EMIT_MASKWRITE(0XF800606C, 0x0000FFFFU ,0x00001610U),
5154     // .. .. reg_ddrc_dfi_t_ctrl_delay = 0x1
5155     // .. .. ==> 0XF8006078[3:0] = 0x00000001U
5156     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000001U
5157     // .. .. reg_ddrc_dfi_t_dram_clk_disable = 0x1
5158     // .. .. ==> 0XF8006078[7:4] = 0x00000001U
5159     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000010U
5160     // .. .. reg_ddrc_dfi_t_dram_clk_enable = 0x1
5161     // .. .. ==> 0XF8006078[11:8] = 0x00000001U
5162     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000100U
5163     // .. .. reg_ddrc_t_cksre = 0x6
5164     // .. .. ==> 0XF8006078[15:12] = 0x00000006U
5165     // .. ..     ==> MASK : 0x0000F000U    VAL : 0x00006000U
5166     // .. .. reg_ddrc_t_cksrx = 0x6
5167     // .. .. ==> 0XF8006078[19:16] = 0x00000006U
5168     // .. ..     ==> MASK : 0x000F0000U    VAL : 0x00060000U
5169     // .. .. reg_ddrc_t_ckesr = 0x4
5170     // .. .. ==> 0XF8006078[25:20] = 0x00000004U
5171     // .. ..     ==> MASK : 0x03F00000U    VAL : 0x00400000U
5172     // .. ..
5173     EMIT_MASKWRITE(0XF8006078, 0x03FFFFFFU ,0x00466111U),
5174     // .. .. reg_ddrc_t_ckpde = 0x2
5175     // .. .. ==> 0XF800607C[3:0] = 0x00000002U
5176     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000002U
5177     // .. .. reg_ddrc_t_ckpdx = 0x2
5178     // .. .. ==> 0XF800607C[7:4] = 0x00000002U
5179     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000020U
5180     // .. .. reg_ddrc_t_ckdpde = 0x2
5181     // .. .. ==> 0XF800607C[11:8] = 0x00000002U
5182     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000200U
5183     // .. .. reg_ddrc_t_ckdpdx = 0x2
5184     // .. .. ==> 0XF800607C[15:12] = 0x00000002U
5185     // .. ..     ==> MASK : 0x0000F000U    VAL : 0x00002000U
5186     // .. .. reg_ddrc_t_ckcsx = 0x3
5187     // .. .. ==> 0XF800607C[19:16] = 0x00000003U
5188     // .. ..     ==> MASK : 0x000F0000U    VAL : 0x00030000U
5189     // .. ..
5190     EMIT_MASKWRITE(0XF800607C, 0x000FFFFFU ,0x00032222U),
5191     // .. .. refresh_timer0_start_value_x32 = 0x0
5192     // .. .. ==> 0XF80060A0[11:0] = 0x00000000U
5193     // .. ..     ==> MASK : 0x00000FFFU    VAL : 0x00000000U
5194     // .. .. refresh_timer1_start_value_x32 = 0x8
5195     // .. .. ==> 0XF80060A0[23:12] = 0x00000008U
5196     // .. ..     ==> MASK : 0x00FFF000U    VAL : 0x00008000U
5197     // .. ..
5198     EMIT_MASKWRITE(0XF80060A0, 0x00FFFFFFU ,0x00008000U),
5199     // .. .. reg_ddrc_dis_auto_zq = 0x0
5200     // .. .. ==> 0XF80060A4[0:0] = 0x00000000U
5201     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
5202     // .. .. reg_ddrc_ddr3 = 0x1
5203     // .. .. ==> 0XF80060A4[1:1] = 0x00000001U
5204     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
5205     // .. .. reg_ddrc_t_mod = 0x200
5206     // .. .. ==> 0XF80060A4[11:2] = 0x00000200U
5207     // .. ..     ==> MASK : 0x00000FFCU    VAL : 0x00000800U
5208     // .. .. reg_ddrc_t_zq_long_nop = 0x200
5209     // .. .. ==> 0XF80060A4[21:12] = 0x00000200U
5210     // .. ..     ==> MASK : 0x003FF000U    VAL : 0x00200000U
5211     // .. .. reg_ddrc_t_zq_short_nop = 0x40
5212     // .. .. ==> 0XF80060A4[31:22] = 0x00000040U
5213     // .. ..     ==> MASK : 0xFFC00000U    VAL : 0x10000000U
5214     // .. ..
5215     EMIT_MASKWRITE(0XF80060A4, 0xFFFFFFFFU ,0x10200802U),
5216     // .. .. t_zq_short_interval_x1024 = 0xcb73
5217     // .. .. ==> 0XF80060A8[19:0] = 0x0000CB73U
5218     // .. ..     ==> MASK : 0x000FFFFFU    VAL : 0x0000CB73U
5219     // .. .. dram_rstn_x1024 = 0x69
5220     // .. .. ==> 0XF80060A8[27:20] = 0x00000069U
5221     // .. ..     ==> MASK : 0x0FF00000U    VAL : 0x06900000U
5222     // .. ..
5223     EMIT_MASKWRITE(0XF80060A8, 0x0FFFFFFFU ,0x0690CB73U),
5224     // .. .. deeppowerdown_en = 0x0
5225     // .. .. ==> 0XF80060AC[0:0] = 0x00000000U
5226     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
5227     // .. .. deeppowerdown_to_x1024 = 0xff
5228     // .. .. ==> 0XF80060AC[8:1] = 0x000000FFU
5229     // .. ..     ==> MASK : 0x000001FEU    VAL : 0x000001FEU
5230     // .. ..
5231     EMIT_MASKWRITE(0XF80060AC, 0x000001FFU ,0x000001FEU),
5232     // .. .. dfi_wrlvl_max_x1024 = 0xfff
5233     // .. .. ==> 0XF80060B0[11:0] = 0x00000FFFU
5234     // .. ..     ==> MASK : 0x00000FFFU    VAL : 0x00000FFFU
5235     // .. .. dfi_rdlvl_max_x1024 = 0xfff
5236     // .. .. ==> 0XF80060B0[23:12] = 0x00000FFFU
5237     // .. ..     ==> MASK : 0x00FFF000U    VAL : 0x00FFF000U
5238     // .. .. ddrc_reg_twrlvl_max_error = 0x0
5239     // .. .. ==> 0XF80060B0[24:24] = 0x00000000U
5240     // .. ..     ==> MASK : 0x01000000U    VAL : 0x00000000U
5241     // .. .. ddrc_reg_trdlvl_max_error = 0x0
5242     // .. .. ==> 0XF80060B0[25:25] = 0x00000000U
5243     // .. ..     ==> MASK : 0x02000000U    VAL : 0x00000000U
5244     // .. .. reg_ddrc_dfi_wr_level_en = 0x1
5245     // .. .. ==> 0XF80060B0[26:26] = 0x00000001U
5246     // .. ..     ==> MASK : 0x04000000U    VAL : 0x04000000U
5247     // .. .. reg_ddrc_dfi_rd_dqs_gate_level = 0x1
5248     // .. .. ==> 0XF80060B0[27:27] = 0x00000001U
5249     // .. ..     ==> MASK : 0x08000000U    VAL : 0x08000000U
5250     // .. .. reg_ddrc_dfi_rd_data_eye_train = 0x1
5251     // .. .. ==> 0XF80060B0[28:28] = 0x00000001U
5252     // .. ..     ==> MASK : 0x10000000U    VAL : 0x10000000U
5253     // .. ..
5254     EMIT_MASKWRITE(0XF80060B0, 0x1FFFFFFFU ,0x1CFFFFFFU),
5255     // .. .. reg_ddrc_2t_delay = 0x0
5256     // .. .. ==> 0XF80060B4[8:0] = 0x00000000U
5257     // .. ..     ==> MASK : 0x000001FFU    VAL : 0x00000000U
5258     // .. .. reg_ddrc_skip_ocd = 0x1
5259     // .. .. ==> 0XF80060B4[9:9] = 0x00000001U
5260     // .. ..     ==> MASK : 0x00000200U    VAL : 0x00000200U
5261     // .. .. reg_ddrc_dis_pre_bypass = 0x0
5262     // .. .. ==> 0XF80060B4[10:10] = 0x00000000U
5263     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
5264     // .. ..
5265     EMIT_MASKWRITE(0XF80060B4, 0x000007FFU ,0x00000200U),
5266     // .. .. reg_ddrc_dfi_t_rddata_en = 0x6
5267     // .. .. ==> 0XF80060B8[4:0] = 0x00000006U
5268     // .. ..     ==> MASK : 0x0000001FU    VAL : 0x00000006U
5269     // .. .. reg_ddrc_dfi_t_ctrlup_min = 0x3
5270     // .. .. ==> 0XF80060B8[14:5] = 0x00000003U
5271     // .. ..     ==> MASK : 0x00007FE0U    VAL : 0x00000060U
5272     // .. .. reg_ddrc_dfi_t_ctrlup_max = 0x40
5273     // .. .. ==> 0XF80060B8[24:15] = 0x00000040U
5274     // .. ..     ==> MASK : 0x01FF8000U    VAL : 0x00200000U
5275     // .. ..
5276     EMIT_MASKWRITE(0XF80060B8, 0x01FFFFFFU ,0x00200066U),
5277     // .. .. START: RESET ECC ERROR
5278     // .. .. Clear_Uncorrectable_DRAM_ECC_error = 1
5279     // .. .. ==> 0XF80060C4[0:0] = 0x00000001U
5280     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
5281     // .. .. Clear_Correctable_DRAM_ECC_error = 1
5282     // .. .. ==> 0XF80060C4[1:1] = 0x00000001U
5283     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
5284     // .. ..
5285     EMIT_MASKWRITE(0XF80060C4, 0x00000003U ,0x00000003U),
5286     // .. .. FINISH: RESET ECC ERROR
5287     // .. .. Clear_Uncorrectable_DRAM_ECC_error = 0x0
5288     // .. .. ==> 0XF80060C4[0:0] = 0x00000000U
5289     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
5290     // .. .. Clear_Correctable_DRAM_ECC_error = 0x0
5291     // .. .. ==> 0XF80060C4[1:1] = 0x00000000U
5292     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
5293     // .. ..
5294     EMIT_MASKWRITE(0XF80060C4, 0x00000003U ,0x00000000U),
5295     // .. .. CORR_ECC_LOG_VALID = 0x0
5296     // .. .. ==> 0XF80060C8[0:0] = 0x00000000U
5297     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
5298     // .. .. ECC_CORRECTED_BIT_NUM = 0x0
5299     // .. .. ==> 0XF80060C8[7:1] = 0x00000000U
5300     // .. ..     ==> MASK : 0x000000FEU    VAL : 0x00000000U
5301     // .. ..
5302     EMIT_MASKWRITE(0XF80060C8, 0x000000FFU ,0x00000000U),
5303     // .. .. UNCORR_ECC_LOG_VALID = 0x0
5304     // .. .. ==> 0XF80060DC[0:0] = 0x00000000U
5305     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
5306     // .. ..
5307     EMIT_MASKWRITE(0XF80060DC, 0x00000001U ,0x00000000U),
5308     // .. .. STAT_NUM_CORR_ERR = 0x0
5309     // .. .. ==> 0XF80060F0[15:8] = 0x00000000U
5310     // .. ..     ==> MASK : 0x0000FF00U    VAL : 0x00000000U
5311     // .. .. STAT_NUM_UNCORR_ERR = 0x0
5312     // .. .. ==> 0XF80060F0[7:0] = 0x00000000U
5313     // .. ..     ==> MASK : 0x000000FFU    VAL : 0x00000000U
5314     // .. ..
5315     EMIT_MASKWRITE(0XF80060F0, 0x0000FFFFU ,0x00000000U),
5316     // .. .. reg_ddrc_ecc_mode = 0x0
5317     // .. .. ==> 0XF80060F4[2:0] = 0x00000000U
5318     // .. ..     ==> MASK : 0x00000007U    VAL : 0x00000000U
5319     // .. .. reg_ddrc_dis_scrub = 0x1
5320     // .. .. ==> 0XF80060F4[3:3] = 0x00000001U
5321     // .. ..     ==> MASK : 0x00000008U    VAL : 0x00000008U
5322     // .. ..
5323     EMIT_MASKWRITE(0XF80060F4, 0x0000000FU ,0x00000008U),
5324     // .. .. reg_phy_dif_on = 0x0
5325     // .. .. ==> 0XF8006114[3:0] = 0x00000000U
5326     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000000U
5327     // .. .. reg_phy_dif_off = 0x0
5328     // .. .. ==> 0XF8006114[7:4] = 0x00000000U
5329     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000000U
5330     // .. ..
5331     EMIT_MASKWRITE(0XF8006114, 0x000000FFU ,0x00000000U),
5332     // .. .. reg_phy_data_slice_in_use = 0x1
5333     // .. .. ==> 0XF8006118[0:0] = 0x00000001U
5334     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
5335     // .. .. reg_phy_rdlvl_inc_mode = 0x0
5336     // .. .. ==> 0XF8006118[1:1] = 0x00000000U
5337     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
5338     // .. .. reg_phy_gatelvl_inc_mode = 0x0
5339     // .. .. ==> 0XF8006118[2:2] = 0x00000000U
5340     // .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
5341     // .. .. reg_phy_wrlvl_inc_mode = 0x0
5342     // .. .. ==> 0XF8006118[3:3] = 0x00000000U
5343     // .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
5344     // .. .. reg_phy_board_lpbk_tx = 0x0
5345     // .. .. ==> 0XF8006118[4:4] = 0x00000000U
5346     // .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
5347     // .. .. reg_phy_board_lpbk_rx = 0x0
5348     // .. .. ==> 0XF8006118[5:5] = 0x00000000U
5349     // .. ..     ==> MASK : 0x00000020U    VAL : 0x00000000U
5350     // .. .. reg_phy_bist_shift_dq = 0x0
5351     // .. .. ==> 0XF8006118[14:6] = 0x00000000U
5352     // .. ..     ==> MASK : 0x00007FC0U    VAL : 0x00000000U
5353     // .. .. reg_phy_bist_err_clr = 0x0
5354     // .. .. ==> 0XF8006118[23:15] = 0x00000000U
5355     // .. ..     ==> MASK : 0x00FF8000U    VAL : 0x00000000U
5356     // .. .. reg_phy_dq_offset = 0x40
5357     // .. .. ==> 0XF8006118[30:24] = 0x00000040U
5358     // .. ..     ==> MASK : 0x7F000000U    VAL : 0x40000000U
5359     // .. ..
5360     EMIT_MASKWRITE(0XF8006118, 0x7FFFFFFFU ,0x40000001U),
5361     // .. .. reg_phy_data_slice_in_use = 0x1
5362     // .. .. ==> 0XF800611C[0:0] = 0x00000001U
5363     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
5364     // .. .. reg_phy_rdlvl_inc_mode = 0x0
5365     // .. .. ==> 0XF800611C[1:1] = 0x00000000U
5366     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
5367     // .. .. reg_phy_gatelvl_inc_mode = 0x0
5368     // .. .. ==> 0XF800611C[2:2] = 0x00000000U
5369     // .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
5370     // .. .. reg_phy_wrlvl_inc_mode = 0x0
5371     // .. .. ==> 0XF800611C[3:3] = 0x00000000U
5372     // .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
5373     // .. .. reg_phy_board_lpbk_tx = 0x0
5374     // .. .. ==> 0XF800611C[4:4] = 0x00000000U
5375     // .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
5376     // .. .. reg_phy_board_lpbk_rx = 0x0
5377     // .. .. ==> 0XF800611C[5:5] = 0x00000000U
5378     // .. ..     ==> MASK : 0x00000020U    VAL : 0x00000000U
5379     // .. .. reg_phy_bist_shift_dq = 0x0
5380     // .. .. ==> 0XF800611C[14:6] = 0x00000000U
5381     // .. ..     ==> MASK : 0x00007FC0U    VAL : 0x00000000U
5382     // .. .. reg_phy_bist_err_clr = 0x0
5383     // .. .. ==> 0XF800611C[23:15] = 0x00000000U
5384     // .. ..     ==> MASK : 0x00FF8000U    VAL : 0x00000000U
5385     // .. .. reg_phy_dq_offset = 0x40
5386     // .. .. ==> 0XF800611C[30:24] = 0x00000040U
5387     // .. ..     ==> MASK : 0x7F000000U    VAL : 0x40000000U
5388     // .. ..
5389     EMIT_MASKWRITE(0XF800611C, 0x7FFFFFFFU ,0x40000001U),
5390     // .. .. reg_phy_data_slice_in_use = 0x1
5391     // .. .. ==> 0XF8006120[0:0] = 0x00000001U
5392     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
5393     // .. .. reg_phy_rdlvl_inc_mode = 0x0
5394     // .. .. ==> 0XF8006120[1:1] = 0x00000000U
5395     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
5396     // .. .. reg_phy_gatelvl_inc_mode = 0x0
5397     // .. .. ==> 0XF8006120[2:2] = 0x00000000U
5398     // .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
5399     // .. .. reg_phy_wrlvl_inc_mode = 0x0
5400     // .. .. ==> 0XF8006120[3:3] = 0x00000000U
5401     // .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
5402     // .. .. reg_phy_board_lpbk_tx = 0x0
5403     // .. .. ==> 0XF8006120[4:4] = 0x00000000U
5404     // .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
5405     // .. .. reg_phy_board_lpbk_rx = 0x0
5406     // .. .. ==> 0XF8006120[5:5] = 0x00000000U
5407     // .. ..     ==> MASK : 0x00000020U    VAL : 0x00000000U
5408     // .. .. reg_phy_bist_shift_dq = 0x0
5409     // .. .. ==> 0XF8006120[14:6] = 0x00000000U
5410     // .. ..     ==> MASK : 0x00007FC0U    VAL : 0x00000000U
5411     // .. .. reg_phy_bist_err_clr = 0x0
5412     // .. .. ==> 0XF8006120[23:15] = 0x00000000U
5413     // .. ..     ==> MASK : 0x00FF8000U    VAL : 0x00000000U
5414     // .. .. reg_phy_dq_offset = 0x40
5415     // .. .. ==> 0XF8006120[30:24] = 0x00000040U
5416     // .. ..     ==> MASK : 0x7F000000U    VAL : 0x40000000U
5417     // .. .. reg_phy_data_slice_in_use = 0x1
5418     // .. .. ==> 0XF8006120[0:0] = 0x00000001U
5419     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
5420     // .. .. reg_phy_rdlvl_inc_mode = 0x0
5421     // .. .. ==> 0XF8006120[1:1] = 0x00000000U
5422     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
5423     // .. .. reg_phy_gatelvl_inc_mode = 0x0
5424     // .. .. ==> 0XF8006120[2:2] = 0x00000000U
5425     // .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
5426     // .. .. reg_phy_wrlvl_inc_mode = 0x0
5427     // .. .. ==> 0XF8006120[3:3] = 0x00000000U
5428     // .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
5429     // .. .. reg_phy_board_lpbk_tx = 0x0
5430     // .. .. ==> 0XF8006120[4:4] = 0x00000000U
5431     // .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
5432     // .. .. reg_phy_board_lpbk_rx = 0x0
5433     // .. .. ==> 0XF8006120[5:5] = 0x00000000U
5434     // .. ..     ==> MASK : 0x00000020U    VAL : 0x00000000U
5435     // .. .. reg_phy_bist_shift_dq = 0x0
5436     // .. .. ==> 0XF8006120[14:6] = 0x00000000U
5437     // .. ..     ==> MASK : 0x00007FC0U    VAL : 0x00000000U
5438     // .. .. reg_phy_bist_err_clr = 0x0
5439     // .. .. ==> 0XF8006120[23:15] = 0x00000000U
5440     // .. ..     ==> MASK : 0x00FF8000U    VAL : 0x00000000U
5441     // .. .. reg_phy_dq_offset = 0x40
5442     // .. .. ==> 0XF8006120[30:24] = 0x00000040U
5443     // .. ..     ==> MASK : 0x7F000000U    VAL : 0x40000000U
5444     // .. ..
5445     EMIT_MASKWRITE(0XF8006120, 0x7FFFFFFFU ,0x40000001U),
5446     // .. .. reg_phy_data_slice_in_use = 0x1
5447     // .. .. ==> 0XF8006124[0:0] = 0x00000001U
5448     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
5449     // .. .. reg_phy_rdlvl_inc_mode = 0x0
5450     // .. .. ==> 0XF8006124[1:1] = 0x00000000U
5451     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
5452     // .. .. reg_phy_gatelvl_inc_mode = 0x0
5453     // .. .. ==> 0XF8006124[2:2] = 0x00000000U
5454     // .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
5455     // .. .. reg_phy_wrlvl_inc_mode = 0x0
5456     // .. .. ==> 0XF8006124[3:3] = 0x00000000U
5457     // .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
5458     // .. .. reg_phy_board_lpbk_tx = 0x0
5459     // .. .. ==> 0XF8006124[4:4] = 0x00000000U
5460     // .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
5461     // .. .. reg_phy_board_lpbk_rx = 0x0
5462     // .. .. ==> 0XF8006124[5:5] = 0x00000000U
5463     // .. ..     ==> MASK : 0x00000020U    VAL : 0x00000000U
5464     // .. .. reg_phy_bist_shift_dq = 0x0
5465     // .. .. ==> 0XF8006124[14:6] = 0x00000000U
5466     // .. ..     ==> MASK : 0x00007FC0U    VAL : 0x00000000U
5467     // .. .. reg_phy_bist_err_clr = 0x0
5468     // .. .. ==> 0XF8006124[23:15] = 0x00000000U
5469     // .. ..     ==> MASK : 0x00FF8000U    VAL : 0x00000000U
5470     // .. .. reg_phy_dq_offset = 0x40
5471     // .. .. ==> 0XF8006124[30:24] = 0x00000040U
5472     // .. ..     ==> MASK : 0x7F000000U    VAL : 0x40000000U
5473     // .. ..
5474     EMIT_MASKWRITE(0XF8006124, 0x7FFFFFFFU ,0x40000001U),
5475     // .. .. reg_phy_wrlvl_init_ratio = 0x1e
5476     // .. .. ==> 0XF800612C[9:0] = 0x0000001EU
5477     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x0000001EU
5478     // .. .. reg_phy_gatelvl_init_ratio = 0xee
5479     // .. .. ==> 0XF800612C[19:10] = 0x000000EEU
5480     // .. ..     ==> MASK : 0x000FFC00U    VAL : 0x0003B800U
5481     // .. ..
5482     EMIT_MASKWRITE(0XF800612C, 0x000FFFFFU ,0x0003B81EU),
5483     // .. .. reg_phy_wrlvl_init_ratio = 0x25
5484     // .. .. ==> 0XF8006130[9:0] = 0x00000025U
5485     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000025U
5486     // .. .. reg_phy_gatelvl_init_ratio = 0x10d
5487     // .. .. ==> 0XF8006130[19:10] = 0x0000010DU
5488     // .. ..     ==> MASK : 0x000FFC00U    VAL : 0x00043400U
5489     // .. ..
5490     EMIT_MASKWRITE(0XF8006130, 0x000FFFFFU ,0x00043425U),
5491     // .. .. reg_phy_wrlvl_init_ratio = 0x19
5492     // .. .. ==> 0XF8006134[9:0] = 0x00000019U
5493     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000019U
5494     // .. .. reg_phy_gatelvl_init_ratio = 0xf3
5495     // .. .. ==> 0XF8006134[19:10] = 0x000000F3U
5496     // .. ..     ==> MASK : 0x000FFC00U    VAL : 0x0003CC00U
5497     // .. ..
5498     EMIT_MASKWRITE(0XF8006134, 0x000FFFFFU ,0x0003CC19U),
5499     // .. .. reg_phy_wrlvl_init_ratio = 0x2a
5500     // .. .. ==> 0XF8006138[9:0] = 0x0000002AU
5501     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x0000002AU
5502     // .. .. reg_phy_gatelvl_init_ratio = 0x109
5503     // .. .. ==> 0XF8006138[19:10] = 0x00000109U
5504     // .. ..     ==> MASK : 0x000FFC00U    VAL : 0x00042400U
5505     // .. ..
5506     EMIT_MASKWRITE(0XF8006138, 0x000FFFFFU ,0x0004242AU),
5507     // .. .. reg_phy_rd_dqs_slave_ratio = 0x35
5508     // .. .. ==> 0XF8006140[9:0] = 0x00000035U
5509     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000035U
5510     // .. .. reg_phy_rd_dqs_slave_force = 0x0
5511     // .. .. ==> 0XF8006140[10:10] = 0x00000000U
5512     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
5513     // .. .. reg_phy_rd_dqs_slave_delay = 0x0
5514     // .. .. ==> 0XF8006140[19:11] = 0x00000000U
5515     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
5516     // .. ..
5517     EMIT_MASKWRITE(0XF8006140, 0x000FFFFFU ,0x00000035U),
5518     // .. .. reg_phy_rd_dqs_slave_ratio = 0x35
5519     // .. .. ==> 0XF8006144[9:0] = 0x00000035U
5520     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000035U
5521     // .. .. reg_phy_rd_dqs_slave_force = 0x0
5522     // .. .. ==> 0XF8006144[10:10] = 0x00000000U
5523     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
5524     // .. .. reg_phy_rd_dqs_slave_delay = 0x0
5525     // .. .. ==> 0XF8006144[19:11] = 0x00000000U
5526     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
5527     // .. ..
5528     EMIT_MASKWRITE(0XF8006144, 0x000FFFFFU ,0x00000035U),
5529     // .. .. reg_phy_rd_dqs_slave_ratio = 0x35
5530     // .. .. ==> 0XF8006148[9:0] = 0x00000035U
5531     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000035U
5532     // .. .. reg_phy_rd_dqs_slave_force = 0x0
5533     // .. .. ==> 0XF8006148[10:10] = 0x00000000U
5534     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
5535     // .. .. reg_phy_rd_dqs_slave_delay = 0x0
5536     // .. .. ==> 0XF8006148[19:11] = 0x00000000U
5537     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
5538     // .. ..
5539     EMIT_MASKWRITE(0XF8006148, 0x000FFFFFU ,0x00000035U),
5540     // .. .. reg_phy_rd_dqs_slave_ratio = 0x35
5541     // .. .. ==> 0XF800614C[9:0] = 0x00000035U
5542     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000035U
5543     // .. .. reg_phy_rd_dqs_slave_force = 0x0
5544     // .. .. ==> 0XF800614C[10:10] = 0x00000000U
5545     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
5546     // .. .. reg_phy_rd_dqs_slave_delay = 0x0
5547     // .. .. ==> 0XF800614C[19:11] = 0x00000000U
5548     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
5549     // .. ..
5550     EMIT_MASKWRITE(0XF800614C, 0x000FFFFFU ,0x00000035U),
5551     // .. .. reg_phy_wr_dqs_slave_ratio = 0x9e
5552     // .. .. ==> 0XF8006154[9:0] = 0x0000009EU
5553     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x0000009EU
5554     // .. .. reg_phy_wr_dqs_slave_force = 0x0
5555     // .. .. ==> 0XF8006154[10:10] = 0x00000000U
5556     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
5557     // .. .. reg_phy_wr_dqs_slave_delay = 0x0
5558     // .. .. ==> 0XF8006154[19:11] = 0x00000000U
5559     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
5560     // .. ..
5561     EMIT_MASKWRITE(0XF8006154, 0x000FFFFFU ,0x0000009EU),
5562     // .. .. reg_phy_wr_dqs_slave_ratio = 0xa5
5563     // .. .. ==> 0XF8006158[9:0] = 0x000000A5U
5564     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000000A5U
5565     // .. .. reg_phy_wr_dqs_slave_force = 0x0
5566     // .. .. ==> 0XF8006158[10:10] = 0x00000000U
5567     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
5568     // .. .. reg_phy_wr_dqs_slave_delay = 0x0
5569     // .. .. ==> 0XF8006158[19:11] = 0x00000000U
5570     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
5571     // .. ..
5572     EMIT_MASKWRITE(0XF8006158, 0x000FFFFFU ,0x000000A5U),
5573     // .. .. reg_phy_wr_dqs_slave_ratio = 0x99
5574     // .. .. ==> 0XF800615C[9:0] = 0x00000099U
5575     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000099U
5576     // .. .. reg_phy_wr_dqs_slave_force = 0x0
5577     // .. .. ==> 0XF800615C[10:10] = 0x00000000U
5578     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
5579     // .. .. reg_phy_wr_dqs_slave_delay = 0x0
5580     // .. .. ==> 0XF800615C[19:11] = 0x00000000U
5581     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
5582     // .. ..
5583     EMIT_MASKWRITE(0XF800615C, 0x000FFFFFU ,0x00000099U),
5584     // .. .. reg_phy_wr_dqs_slave_ratio = 0xaa
5585     // .. .. ==> 0XF8006160[9:0] = 0x000000AAU
5586     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000000AAU
5587     // .. .. reg_phy_wr_dqs_slave_force = 0x0
5588     // .. .. ==> 0XF8006160[10:10] = 0x00000000U
5589     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
5590     // .. .. reg_phy_wr_dqs_slave_delay = 0x0
5591     // .. .. ==> 0XF8006160[19:11] = 0x00000000U
5592     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
5593     // .. ..
5594     EMIT_MASKWRITE(0XF8006160, 0x000FFFFFU ,0x000000AAU),
5595     // .. .. reg_phy_fifo_we_slave_ratio = 0x143
5596     // .. .. ==> 0XF8006168[10:0] = 0x00000143U
5597     // .. ..     ==> MASK : 0x000007FFU    VAL : 0x00000143U
5598     // .. .. reg_phy_fifo_we_in_force = 0x0
5599     // .. .. ==> 0XF8006168[11:11] = 0x00000000U
5600     // .. ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
5601     // .. .. reg_phy_fifo_we_in_delay = 0x0
5602     // .. .. ==> 0XF8006168[20:12] = 0x00000000U
5603     // .. ..     ==> MASK : 0x001FF000U    VAL : 0x00000000U
5604     // .. ..
5605     EMIT_MASKWRITE(0XF8006168, 0x001FFFFFU ,0x00000143U),
5606     // .. .. reg_phy_fifo_we_slave_ratio = 0x162
5607     // .. .. ==> 0XF800616C[10:0] = 0x00000162U
5608     // .. ..     ==> MASK : 0x000007FFU    VAL : 0x00000162U
5609     // .. .. reg_phy_fifo_we_in_force = 0x0
5610     // .. .. ==> 0XF800616C[11:11] = 0x00000000U
5611     // .. ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
5612     // .. .. reg_phy_fifo_we_in_delay = 0x0
5613     // .. .. ==> 0XF800616C[20:12] = 0x00000000U
5614     // .. ..     ==> MASK : 0x001FF000U    VAL : 0x00000000U
5615     // .. ..
5616     EMIT_MASKWRITE(0XF800616C, 0x001FFFFFU ,0x00000162U),
5617     // .. .. reg_phy_fifo_we_slave_ratio = 0x148
5618     // .. .. ==> 0XF8006170[10:0] = 0x00000148U
5619     // .. ..     ==> MASK : 0x000007FFU    VAL : 0x00000148U
5620     // .. .. reg_phy_fifo_we_in_force = 0x0
5621     // .. .. ==> 0XF8006170[11:11] = 0x00000000U
5622     // .. ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
5623     // .. .. reg_phy_fifo_we_in_delay = 0x0
5624     // .. .. ==> 0XF8006170[20:12] = 0x00000000U
5625     // .. ..     ==> MASK : 0x001FF000U    VAL : 0x00000000U
5626     // .. ..
5627     EMIT_MASKWRITE(0XF8006170, 0x001FFFFFU ,0x00000148U),
5628     // .. .. reg_phy_fifo_we_slave_ratio = 0x15e
5629     // .. .. ==> 0XF8006174[10:0] = 0x0000015EU
5630     // .. ..     ==> MASK : 0x000007FFU    VAL : 0x0000015EU
5631     // .. .. reg_phy_fifo_we_in_force = 0x0
5632     // .. .. ==> 0XF8006174[11:11] = 0x00000000U
5633     // .. ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
5634     // .. .. reg_phy_fifo_we_in_delay = 0x0
5635     // .. .. ==> 0XF8006174[20:12] = 0x00000000U
5636     // .. ..     ==> MASK : 0x001FF000U    VAL : 0x00000000U
5637     // .. ..
5638     EMIT_MASKWRITE(0XF8006174, 0x001FFFFFU ,0x0000015EU),
5639     // .. .. reg_phy_wr_data_slave_ratio = 0xde
5640     // .. .. ==> 0XF800617C[9:0] = 0x000000DEU
5641     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000000DEU
5642     // .. .. reg_phy_wr_data_slave_force = 0x0
5643     // .. .. ==> 0XF800617C[10:10] = 0x00000000U
5644     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
5645     // .. .. reg_phy_wr_data_slave_delay = 0x0
5646     // .. .. ==> 0XF800617C[19:11] = 0x00000000U
5647     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
5648     // .. ..
5649     EMIT_MASKWRITE(0XF800617C, 0x000FFFFFU ,0x000000DEU),
5650     // .. .. reg_phy_wr_data_slave_ratio = 0xe5
5651     // .. .. ==> 0XF8006180[9:0] = 0x000000E5U
5652     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000000E5U
5653     // .. .. reg_phy_wr_data_slave_force = 0x0
5654     // .. .. ==> 0XF8006180[10:10] = 0x00000000U
5655     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
5656     // .. .. reg_phy_wr_data_slave_delay = 0x0
5657     // .. .. ==> 0XF8006180[19:11] = 0x00000000U
5658     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
5659     // .. ..
5660     EMIT_MASKWRITE(0XF8006180, 0x000FFFFFU ,0x000000E5U),
5661     // .. .. reg_phy_wr_data_slave_ratio = 0xd9
5662     // .. .. ==> 0XF8006184[9:0] = 0x000000D9U
5663     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000000D9U
5664     // .. .. reg_phy_wr_data_slave_force = 0x0
5665     // .. .. ==> 0XF8006184[10:10] = 0x00000000U
5666     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
5667     // .. .. reg_phy_wr_data_slave_delay = 0x0
5668     // .. .. ==> 0XF8006184[19:11] = 0x00000000U
5669     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
5670     // .. ..
5671     EMIT_MASKWRITE(0XF8006184, 0x000FFFFFU ,0x000000D9U),
5672     // .. .. reg_phy_wr_data_slave_ratio = 0xea
5673     // .. .. ==> 0XF8006188[9:0] = 0x000000EAU
5674     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000000EAU
5675     // .. .. reg_phy_wr_data_slave_force = 0x0
5676     // .. .. ==> 0XF8006188[10:10] = 0x00000000U
5677     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
5678     // .. .. reg_phy_wr_data_slave_delay = 0x0
5679     // .. .. ==> 0XF8006188[19:11] = 0x00000000U
5680     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
5681     // .. ..
5682     EMIT_MASKWRITE(0XF8006188, 0x000FFFFFU ,0x000000EAU),
5683     // .. .. reg_phy_loopback = 0x0
5684     // .. .. ==> 0XF8006190[0:0] = 0x00000000U
5685     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
5686     // .. .. reg_phy_bl2 = 0x0
5687     // .. .. ==> 0XF8006190[1:1] = 0x00000000U
5688     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
5689     // .. .. reg_phy_at_spd_atpg = 0x0
5690     // .. .. ==> 0XF8006190[2:2] = 0x00000000U
5691     // .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
5692     // .. .. reg_phy_bist_enable = 0x0
5693     // .. .. ==> 0XF8006190[3:3] = 0x00000000U
5694     // .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
5695     // .. .. reg_phy_bist_force_err = 0x0
5696     // .. .. ==> 0XF8006190[4:4] = 0x00000000U
5697     // .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
5698     // .. .. reg_phy_bist_mode = 0x0
5699     // .. .. ==> 0XF8006190[6:5] = 0x00000000U
5700     // .. ..     ==> MASK : 0x00000060U    VAL : 0x00000000U
5701     // .. .. reg_phy_invert_clkout = 0x1
5702     // .. .. ==> 0XF8006190[7:7] = 0x00000001U
5703     // .. ..     ==> MASK : 0x00000080U    VAL : 0x00000080U
5704     // .. .. reg_phy_all_dq_mpr_rd_resp = 0x0
5705     // .. .. ==> 0XF8006190[8:8] = 0x00000000U
5706     // .. ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
5707     // .. .. reg_phy_sel_logic = 0x0
5708     // .. .. ==> 0XF8006190[9:9] = 0x00000000U
5709     // .. ..     ==> MASK : 0x00000200U    VAL : 0x00000000U
5710     // .. .. reg_phy_ctrl_slave_ratio = 0x100
5711     // .. .. ==> 0XF8006190[19:10] = 0x00000100U
5712     // .. ..     ==> MASK : 0x000FFC00U    VAL : 0x00040000U
5713     // .. .. reg_phy_ctrl_slave_force = 0x0
5714     // .. .. ==> 0XF8006190[20:20] = 0x00000000U
5715     // .. ..     ==> MASK : 0x00100000U    VAL : 0x00000000U
5716     // .. .. reg_phy_ctrl_slave_delay = 0x0
5717     // .. .. ==> 0XF8006190[27:21] = 0x00000000U
5718     // .. ..     ==> MASK : 0x0FE00000U    VAL : 0x00000000U
5719     // .. .. reg_phy_use_rank0_delays = 0x1
5720     // .. .. ==> 0XF8006190[28:28] = 0x00000001U
5721     // .. ..     ==> MASK : 0x10000000U    VAL : 0x10000000U
5722     // .. .. reg_phy_lpddr = 0x0
5723     // .. .. ==> 0XF8006190[29:29] = 0x00000000U
5724     // .. ..     ==> MASK : 0x20000000U    VAL : 0x00000000U
5725     // .. .. reg_phy_cmd_latency = 0x0
5726     // .. .. ==> 0XF8006190[30:30] = 0x00000000U
5727     // .. ..     ==> MASK : 0x40000000U    VAL : 0x00000000U
5728     // .. .. reg_phy_int_lpbk = 0x0
5729     // .. .. ==> 0XF8006190[31:31] = 0x00000000U
5730     // .. ..     ==> MASK : 0x80000000U    VAL : 0x00000000U
5731     // .. ..
5732     EMIT_MASKWRITE(0XF8006190, 0xFFFFFFFFU ,0x10040080U),
5733     // .. .. reg_phy_wr_rl_delay = 0x2
5734     // .. .. ==> 0XF8006194[4:0] = 0x00000002U
5735     // .. ..     ==> MASK : 0x0000001FU    VAL : 0x00000002U
5736     // .. .. reg_phy_rd_rl_delay = 0x4
5737     // .. .. ==> 0XF8006194[9:5] = 0x00000004U
5738     // .. ..     ==> MASK : 0x000003E0U    VAL : 0x00000080U
5739     // .. .. reg_phy_dll_lock_diff = 0xf
5740     // .. .. ==> 0XF8006194[13:10] = 0x0000000FU
5741     // .. ..     ==> MASK : 0x00003C00U    VAL : 0x00003C00U
5742     // .. .. reg_phy_use_wr_level = 0x1
5743     // .. .. ==> 0XF8006194[14:14] = 0x00000001U
5744     // .. ..     ==> MASK : 0x00004000U    VAL : 0x00004000U
5745     // .. .. reg_phy_use_rd_dqs_gate_level = 0x1
5746     // .. .. ==> 0XF8006194[15:15] = 0x00000001U
5747     // .. ..     ==> MASK : 0x00008000U    VAL : 0x00008000U
5748     // .. .. reg_phy_use_rd_data_eye_level = 0x1
5749     // .. .. ==> 0XF8006194[16:16] = 0x00000001U
5750     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00010000U
5751     // .. .. reg_phy_dis_calib_rst = 0x0
5752     // .. .. ==> 0XF8006194[17:17] = 0x00000000U
5753     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
5754     // .. .. reg_phy_ctrl_slave_delay = 0x0
5755     // .. .. ==> 0XF8006194[19:18] = 0x00000000U
5756     // .. ..     ==> MASK : 0x000C0000U    VAL : 0x00000000U
5757     // .. ..
5758     EMIT_MASKWRITE(0XF8006194, 0x000FFFFFU ,0x0001FC82U),
5759     // .. .. reg_arb_page_addr_mask = 0x0
5760     // .. .. ==> 0XF8006204[31:0] = 0x00000000U
5761     // .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0x00000000U
5762     // .. ..
5763     EMIT_MASKWRITE(0XF8006204, 0xFFFFFFFFU ,0x00000000U),
5764     // .. .. reg_arb_pri_wr_portn = 0x3ff
5765     // .. .. ==> 0XF8006208[9:0] = 0x000003FFU
5766     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
5767     // .. .. reg_arb_disable_aging_wr_portn = 0x0
5768     // .. .. ==> 0XF8006208[16:16] = 0x00000000U
5769     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
5770     // .. .. reg_arb_disable_urgent_wr_portn = 0x0
5771     // .. .. ==> 0XF8006208[17:17] = 0x00000000U
5772     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
5773     // .. .. reg_arb_dis_page_match_wr_portn = 0x0
5774     // .. .. ==> 0XF8006208[18:18] = 0x00000000U
5775     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
5776     // .. .. reg_arb_dis_rmw_portn = 0x1
5777     // .. .. ==> 0XF8006208[19:19] = 0x00000001U
5778     // .. ..     ==> MASK : 0x00080000U    VAL : 0x00080000U
5779     // .. ..
5780     EMIT_MASKWRITE(0XF8006208, 0x000F03FFU ,0x000803FFU),
5781     // .. .. reg_arb_pri_wr_portn = 0x3ff
5782     // .. .. ==> 0XF800620C[9:0] = 0x000003FFU
5783     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
5784     // .. .. reg_arb_disable_aging_wr_portn = 0x0
5785     // .. .. ==> 0XF800620C[16:16] = 0x00000000U
5786     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
5787     // .. .. reg_arb_disable_urgent_wr_portn = 0x0
5788     // .. .. ==> 0XF800620C[17:17] = 0x00000000U
5789     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
5790     // .. .. reg_arb_dis_page_match_wr_portn = 0x0
5791     // .. .. ==> 0XF800620C[18:18] = 0x00000000U
5792     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
5793     // .. .. reg_arb_dis_rmw_portn = 0x1
5794     // .. .. ==> 0XF800620C[19:19] = 0x00000001U
5795     // .. ..     ==> MASK : 0x00080000U    VAL : 0x00080000U
5796     // .. ..
5797     EMIT_MASKWRITE(0XF800620C, 0x000F03FFU ,0x000803FFU),
5798     // .. .. reg_arb_pri_wr_portn = 0x3ff
5799     // .. .. ==> 0XF8006210[9:0] = 0x000003FFU
5800     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
5801     // .. .. reg_arb_disable_aging_wr_portn = 0x0
5802     // .. .. ==> 0XF8006210[16:16] = 0x00000000U
5803     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
5804     // .. .. reg_arb_disable_urgent_wr_portn = 0x0
5805     // .. .. ==> 0XF8006210[17:17] = 0x00000000U
5806     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
5807     // .. .. reg_arb_dis_page_match_wr_portn = 0x0
5808     // .. .. ==> 0XF8006210[18:18] = 0x00000000U
5809     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
5810     // .. .. reg_arb_dis_rmw_portn = 0x1
5811     // .. .. ==> 0XF8006210[19:19] = 0x00000001U
5812     // .. ..     ==> MASK : 0x00080000U    VAL : 0x00080000U
5813     // .. ..
5814     EMIT_MASKWRITE(0XF8006210, 0x000F03FFU ,0x000803FFU),
5815     // .. .. reg_arb_pri_wr_portn = 0x3ff
5816     // .. .. ==> 0XF8006214[9:0] = 0x000003FFU
5817     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
5818     // .. .. reg_arb_disable_aging_wr_portn = 0x0
5819     // .. .. ==> 0XF8006214[16:16] = 0x00000000U
5820     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
5821     // .. .. reg_arb_disable_urgent_wr_portn = 0x0
5822     // .. .. ==> 0XF8006214[17:17] = 0x00000000U
5823     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
5824     // .. .. reg_arb_dis_page_match_wr_portn = 0x0
5825     // .. .. ==> 0XF8006214[18:18] = 0x00000000U
5826     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
5827     // .. .. reg_arb_dis_rmw_portn = 0x1
5828     // .. .. ==> 0XF8006214[19:19] = 0x00000001U
5829     // .. ..     ==> MASK : 0x00080000U    VAL : 0x00080000U
5830     // .. ..
5831     EMIT_MASKWRITE(0XF8006214, 0x000F03FFU ,0x000803FFU),
5832     // .. .. reg_arb_pri_rd_portn = 0x3ff
5833     // .. .. ==> 0XF8006218[9:0] = 0x000003FFU
5834     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
5835     // .. .. reg_arb_disable_aging_rd_portn = 0x0
5836     // .. .. ==> 0XF8006218[16:16] = 0x00000000U
5837     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
5838     // .. .. reg_arb_disable_urgent_rd_portn = 0x0
5839     // .. .. ==> 0XF8006218[17:17] = 0x00000000U
5840     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
5841     // .. .. reg_arb_dis_page_match_rd_portn = 0x0
5842     // .. .. ==> 0XF8006218[18:18] = 0x00000000U
5843     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
5844     // .. .. reg_arb_set_hpr_rd_portn = 0x0
5845     // .. .. ==> 0XF8006218[19:19] = 0x00000000U
5846     // .. ..     ==> MASK : 0x00080000U    VAL : 0x00000000U
5847     // .. ..
5848     EMIT_MASKWRITE(0XF8006218, 0x000F03FFU ,0x000003FFU),
5849     // .. .. reg_arb_pri_rd_portn = 0x3ff
5850     // .. .. ==> 0XF800621C[9:0] = 0x000003FFU
5851     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
5852     // .. .. reg_arb_disable_aging_rd_portn = 0x0
5853     // .. .. ==> 0XF800621C[16:16] = 0x00000000U
5854     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
5855     // .. .. reg_arb_disable_urgent_rd_portn = 0x0
5856     // .. .. ==> 0XF800621C[17:17] = 0x00000000U
5857     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
5858     // .. .. reg_arb_dis_page_match_rd_portn = 0x0
5859     // .. .. ==> 0XF800621C[18:18] = 0x00000000U
5860     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
5861     // .. .. reg_arb_set_hpr_rd_portn = 0x0
5862     // .. .. ==> 0XF800621C[19:19] = 0x00000000U
5863     // .. ..     ==> MASK : 0x00080000U    VAL : 0x00000000U
5864     // .. ..
5865     EMIT_MASKWRITE(0XF800621C, 0x000F03FFU ,0x000003FFU),
5866     // .. .. reg_arb_pri_rd_portn = 0x3ff
5867     // .. .. ==> 0XF8006220[9:0] = 0x000003FFU
5868     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
5869     // .. .. reg_arb_disable_aging_rd_portn = 0x0
5870     // .. .. ==> 0XF8006220[16:16] = 0x00000000U
5871     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
5872     // .. .. reg_arb_disable_urgent_rd_portn = 0x0
5873     // .. .. ==> 0XF8006220[17:17] = 0x00000000U
5874     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
5875     // .. .. reg_arb_dis_page_match_rd_portn = 0x0
5876     // .. .. ==> 0XF8006220[18:18] = 0x00000000U
5877     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
5878     // .. .. reg_arb_set_hpr_rd_portn = 0x0
5879     // .. .. ==> 0XF8006220[19:19] = 0x00000000U
5880     // .. ..     ==> MASK : 0x00080000U    VAL : 0x00000000U
5881     // .. ..
5882     EMIT_MASKWRITE(0XF8006220, 0x000F03FFU ,0x000003FFU),
5883     // .. .. reg_arb_pri_rd_portn = 0x3ff
5884     // .. .. ==> 0XF8006224[9:0] = 0x000003FFU
5885     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
5886     // .. .. reg_arb_disable_aging_rd_portn = 0x0
5887     // .. .. ==> 0XF8006224[16:16] = 0x00000000U
5888     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
5889     // .. .. reg_arb_disable_urgent_rd_portn = 0x0
5890     // .. .. ==> 0XF8006224[17:17] = 0x00000000U
5891     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
5892     // .. .. reg_arb_dis_page_match_rd_portn = 0x0
5893     // .. .. ==> 0XF8006224[18:18] = 0x00000000U
5894     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
5895     // .. .. reg_arb_set_hpr_rd_portn = 0x0
5896     // .. .. ==> 0XF8006224[19:19] = 0x00000000U
5897     // .. ..     ==> MASK : 0x00080000U    VAL : 0x00000000U
5898     // .. ..
5899     EMIT_MASKWRITE(0XF8006224, 0x000F03FFU ,0x000003FFU),
5900     // .. .. reg_ddrc_lpddr2 = 0x0
5901     // .. .. ==> 0XF80062A8[0:0] = 0x00000000U
5902     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
5903     // .. .. reg_ddrc_per_bank_refresh = 0x0
5904     // .. .. ==> 0XF80062A8[1:1] = 0x00000000U
5905     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
5906     // .. .. reg_ddrc_derate_enable = 0x0
5907     // .. .. ==> 0XF80062A8[2:2] = 0x00000000U
5908     // .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
5909     // .. .. reg_ddrc_mr4_margin = 0x0
5910     // .. .. ==> 0XF80062A8[11:4] = 0x00000000U
5911     // .. ..     ==> MASK : 0x00000FF0U    VAL : 0x00000000U
5912     // .. ..
5913     EMIT_MASKWRITE(0XF80062A8, 0x00000FF7U ,0x00000000U),
5914     // .. .. reg_ddrc_mr4_read_interval = 0x0
5915     // .. .. ==> 0XF80062AC[31:0] = 0x00000000U
5916     // .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0x00000000U
5917     // .. ..
5918     EMIT_MASKWRITE(0XF80062AC, 0xFFFFFFFFU ,0x00000000U),
5919     // .. .. reg_ddrc_min_stable_clock_x1 = 0x5
5920     // .. .. ==> 0XF80062B0[3:0] = 0x00000005U
5921     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000005U
5922     // .. .. reg_ddrc_idle_after_reset_x32 = 0x12
5923     // .. .. ==> 0XF80062B0[11:4] = 0x00000012U
5924     // .. ..     ==> MASK : 0x00000FF0U    VAL : 0x00000120U
5925     // .. .. reg_ddrc_t_mrw = 0x5
5926     // .. .. ==> 0XF80062B0[21:12] = 0x00000005U
5927     // .. ..     ==> MASK : 0x003FF000U    VAL : 0x00005000U
5928     // .. ..
5929     EMIT_MASKWRITE(0XF80062B0, 0x003FFFFFU ,0x00005125U),
5930     // .. .. reg_ddrc_max_auto_init_x1024 = 0xa8
5931     // .. .. ==> 0XF80062B4[7:0] = 0x000000A8U
5932     // .. ..     ==> MASK : 0x000000FFU    VAL : 0x000000A8U
5933     // .. .. reg_ddrc_dev_zqinit_x32 = 0x12
5934     // .. .. ==> 0XF80062B4[17:8] = 0x00000012U
5935     // .. ..     ==> MASK : 0x0003FF00U    VAL : 0x00001200U
5936     // .. ..
5937     EMIT_MASKWRITE(0XF80062B4, 0x0003FFFFU ,0x000012A8U),
5938     // .. .. START: POLL ON DCI STATUS
5939     // .. .. DONE = 1
5940     // .. .. ==> 0XF8000B74[13:13] = 0x00000001U
5941     // .. ..     ==> MASK : 0x00002000U    VAL : 0x00002000U
5942     // .. ..
5943     EMIT_MASKPOLL(0XF8000B74, 0x00002000U),
5944     // .. .. FINISH: POLL ON DCI STATUS
5945     // .. .. START: UNLOCK DDR
5946     // .. .. reg_ddrc_soft_rstb = 0x1
5947     // .. .. ==> 0XF8006000[0:0] = 0x00000001U
5948     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
5949     // .. .. reg_ddrc_powerdown_en = 0x0
5950     // .. .. ==> 0XF8006000[1:1] = 0x00000000U
5951     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
5952     // .. .. reg_ddrc_data_bus_width = 0x0
5953     // .. .. ==> 0XF8006000[3:2] = 0x00000000U
5954     // .. ..     ==> MASK : 0x0000000CU    VAL : 0x00000000U
5955     // .. .. reg_ddrc_burst8_refresh = 0x0
5956     // .. .. ==> 0XF8006000[6:4] = 0x00000000U
5957     // .. ..     ==> MASK : 0x00000070U    VAL : 0x00000000U
5958     // .. .. reg_ddrc_rdwr_idle_gap = 1
5959     // .. .. ==> 0XF8006000[13:7] = 0x00000001U
5960     // .. ..     ==> MASK : 0x00003F80U    VAL : 0x00000080U
5961     // .. .. reg_ddrc_dis_rd_bypass = 0x0
5962     // .. .. ==> 0XF8006000[14:14] = 0x00000000U
5963     // .. ..     ==> MASK : 0x00004000U    VAL : 0x00000000U
5964     // .. .. reg_ddrc_dis_act_bypass = 0x0
5965     // .. .. ==> 0XF8006000[15:15] = 0x00000000U
5966     // .. ..     ==> MASK : 0x00008000U    VAL : 0x00000000U
5967     // .. .. reg_ddrc_dis_auto_refresh = 0x0
5968     // .. .. ==> 0XF8006000[16:16] = 0x00000000U
5969     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
5970     // .. ..
5971     EMIT_MASKWRITE(0XF8006000, 0x0001FFFFU ,0x00000081U),
5972     // .. .. FINISH: UNLOCK DDR
5973     // .. .. START: CHECK DDR STATUS
5974     // .. .. ddrc_reg_operating_mode = 1
5975     // .. .. ==> 0XF8006054[2:0] = 0x00000001U
5976     // .. ..     ==> MASK : 0x00000007U    VAL : 0x00000001U
5977     // .. ..
5978     EMIT_MASKPOLL(0XF8006054, 0x00000007U),
5979     // .. .. FINISH: CHECK DDR STATUS
5980     // .. FINISH: DDR INITIALIZATION
5981     // FINISH: top
5982     //
5983     EMIT_EXIT(),
5984 
5985     //
5986 };
5987 
5988 unsigned long ps7_mio_init_data_2_0[] = {
5989     // START: top
5990     // .. START: SLCR SETTINGS
5991     // .. UNLOCK_KEY = 0XDF0D
5992     // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
5993     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000DF0DU
5994     // ..
5995     EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU),
5996     // .. FINISH: SLCR SETTINGS
5997     // .. START: OCM REMAPPING
5998     // .. VREF_EN = 0x1
5999     // .. ==> 0XF8000B00[0:0] = 0x00000001U
6000     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
6001     // .. VREF_PULLUP_EN = 0x0
6002     // .. ==> 0XF8000B00[1:1] = 0x00000000U
6003     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
6004     // .. CLK_PULLUP_EN = 0x0
6005     // .. ==> 0XF8000B00[8:8] = 0x00000000U
6006     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6007     // .. SRSTN_PULLUP_EN = 0x0
6008     // .. ==> 0XF8000B00[9:9] = 0x00000000U
6009     // ..     ==> MASK : 0x00000200U    VAL : 0x00000000U
6010     // ..
6011     EMIT_MASKWRITE(0XF8000B00, 0x00000303U ,0x00000001U),
6012     // .. FINISH: OCM REMAPPING
6013     // .. START: DDRIOB SETTINGS
6014     // .. INP_POWER = 0x0
6015     // .. ==> 0XF8000B40[0:0] = 0x00000000U
6016     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6017     // .. INP_TYPE = 0x0
6018     // .. ==> 0XF8000B40[2:1] = 0x00000000U
6019     // ..     ==> MASK : 0x00000006U    VAL : 0x00000000U
6020     // .. DCI_UPDATE = 0x0
6021     // .. ==> 0XF8000B40[3:3] = 0x00000000U
6022     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
6023     // .. TERM_EN = 0x0
6024     // .. ==> 0XF8000B40[4:4] = 0x00000000U
6025     // ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
6026     // .. DCR_TYPE = 0x0
6027     // .. ==> 0XF8000B40[6:5] = 0x00000000U
6028     // ..     ==> MASK : 0x00000060U    VAL : 0x00000000U
6029     // .. IBUF_DISABLE_MODE = 0x0
6030     // .. ==> 0XF8000B40[7:7] = 0x00000000U
6031     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
6032     // .. TERM_DISABLE_MODE = 0x0
6033     // .. ==> 0XF8000B40[8:8] = 0x00000000U
6034     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6035     // .. OUTPUT_EN = 0x3
6036     // .. ==> 0XF8000B40[10:9] = 0x00000003U
6037     // ..     ==> MASK : 0x00000600U    VAL : 0x00000600U
6038     // .. PULLUP_EN = 0x0
6039     // .. ==> 0XF8000B40[11:11] = 0x00000000U
6040     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
6041     // ..
6042     EMIT_MASKWRITE(0XF8000B40, 0x00000FFFU ,0x00000600U),
6043     // .. INP_POWER = 0x0
6044     // .. ==> 0XF8000B44[0:0] = 0x00000000U
6045     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6046     // .. INP_TYPE = 0x0
6047     // .. ==> 0XF8000B44[2:1] = 0x00000000U
6048     // ..     ==> MASK : 0x00000006U    VAL : 0x00000000U
6049     // .. DCI_UPDATE = 0x0
6050     // .. ==> 0XF8000B44[3:3] = 0x00000000U
6051     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
6052     // .. TERM_EN = 0x0
6053     // .. ==> 0XF8000B44[4:4] = 0x00000000U
6054     // ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
6055     // .. DCR_TYPE = 0x0
6056     // .. ==> 0XF8000B44[6:5] = 0x00000000U
6057     // ..     ==> MASK : 0x00000060U    VAL : 0x00000000U
6058     // .. IBUF_DISABLE_MODE = 0x0
6059     // .. ==> 0XF8000B44[7:7] = 0x00000000U
6060     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
6061     // .. TERM_DISABLE_MODE = 0x0
6062     // .. ==> 0XF8000B44[8:8] = 0x00000000U
6063     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6064     // .. OUTPUT_EN = 0x3
6065     // .. ==> 0XF8000B44[10:9] = 0x00000003U
6066     // ..     ==> MASK : 0x00000600U    VAL : 0x00000600U
6067     // .. PULLUP_EN = 0x0
6068     // .. ==> 0XF8000B44[11:11] = 0x00000000U
6069     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
6070     // ..
6071     EMIT_MASKWRITE(0XF8000B44, 0x00000FFFU ,0x00000600U),
6072     // .. INP_POWER = 0x0
6073     // .. ==> 0XF8000B48[0:0] = 0x00000000U
6074     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6075     // .. INP_TYPE = 0x1
6076     // .. ==> 0XF8000B48[2:1] = 0x00000001U
6077     // ..     ==> MASK : 0x00000006U    VAL : 0x00000002U
6078     // .. DCI_UPDATE = 0x0
6079     // .. ==> 0XF8000B48[3:3] = 0x00000000U
6080     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
6081     // .. TERM_EN = 0x1
6082     // .. ==> 0XF8000B48[4:4] = 0x00000001U
6083     // ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
6084     // .. DCR_TYPE = 0x3
6085     // .. ==> 0XF8000B48[6:5] = 0x00000003U
6086     // ..     ==> MASK : 0x00000060U    VAL : 0x00000060U
6087     // .. IBUF_DISABLE_MODE = 0
6088     // .. ==> 0XF8000B48[7:7] = 0x00000000U
6089     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
6090     // .. TERM_DISABLE_MODE = 0
6091     // .. ==> 0XF8000B48[8:8] = 0x00000000U
6092     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6093     // .. OUTPUT_EN = 0x3
6094     // .. ==> 0XF8000B48[10:9] = 0x00000003U
6095     // ..     ==> MASK : 0x00000600U    VAL : 0x00000600U
6096     // .. PULLUP_EN = 0x0
6097     // .. ==> 0XF8000B48[11:11] = 0x00000000U
6098     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
6099     // ..
6100     EMIT_MASKWRITE(0XF8000B48, 0x00000FFFU ,0x00000672U),
6101     // .. INP_POWER = 0x0
6102     // .. ==> 0XF8000B4C[0:0] = 0x00000000U
6103     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6104     // .. INP_TYPE = 0x1
6105     // .. ==> 0XF8000B4C[2:1] = 0x00000001U
6106     // ..     ==> MASK : 0x00000006U    VAL : 0x00000002U
6107     // .. DCI_UPDATE = 0x0
6108     // .. ==> 0XF8000B4C[3:3] = 0x00000000U
6109     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
6110     // .. TERM_EN = 0x1
6111     // .. ==> 0XF8000B4C[4:4] = 0x00000001U
6112     // ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
6113     // .. DCR_TYPE = 0x3
6114     // .. ==> 0XF8000B4C[6:5] = 0x00000003U
6115     // ..     ==> MASK : 0x00000060U    VAL : 0x00000060U
6116     // .. IBUF_DISABLE_MODE = 0
6117     // .. ==> 0XF8000B4C[7:7] = 0x00000000U
6118     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
6119     // .. TERM_DISABLE_MODE = 0
6120     // .. ==> 0XF8000B4C[8:8] = 0x00000000U
6121     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6122     // .. OUTPUT_EN = 0x3
6123     // .. ==> 0XF8000B4C[10:9] = 0x00000003U
6124     // ..     ==> MASK : 0x00000600U    VAL : 0x00000600U
6125     // .. PULLUP_EN = 0x0
6126     // .. ==> 0XF8000B4C[11:11] = 0x00000000U
6127     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
6128     // ..
6129     EMIT_MASKWRITE(0XF8000B4C, 0x00000FFFU ,0x00000672U),
6130     // .. INP_POWER = 0x0
6131     // .. ==> 0XF8000B50[0:0] = 0x00000000U
6132     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6133     // .. INP_TYPE = 0x2
6134     // .. ==> 0XF8000B50[2:1] = 0x00000002U
6135     // ..     ==> MASK : 0x00000006U    VAL : 0x00000004U
6136     // .. DCI_UPDATE = 0x0
6137     // .. ==> 0XF8000B50[3:3] = 0x00000000U
6138     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
6139     // .. TERM_EN = 0x1
6140     // .. ==> 0XF8000B50[4:4] = 0x00000001U
6141     // ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
6142     // .. DCR_TYPE = 0x3
6143     // .. ==> 0XF8000B50[6:5] = 0x00000003U
6144     // ..     ==> MASK : 0x00000060U    VAL : 0x00000060U
6145     // .. IBUF_DISABLE_MODE = 0
6146     // .. ==> 0XF8000B50[7:7] = 0x00000000U
6147     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
6148     // .. TERM_DISABLE_MODE = 0
6149     // .. ==> 0XF8000B50[8:8] = 0x00000000U
6150     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6151     // .. OUTPUT_EN = 0x3
6152     // .. ==> 0XF8000B50[10:9] = 0x00000003U
6153     // ..     ==> MASK : 0x00000600U    VAL : 0x00000600U
6154     // .. PULLUP_EN = 0x0
6155     // .. ==> 0XF8000B50[11:11] = 0x00000000U
6156     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
6157     // ..
6158     EMIT_MASKWRITE(0XF8000B50, 0x00000FFFU ,0x00000674U),
6159     // .. INP_POWER = 0x0
6160     // .. ==> 0XF8000B54[0:0] = 0x00000000U
6161     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6162     // .. INP_TYPE = 0x2
6163     // .. ==> 0XF8000B54[2:1] = 0x00000002U
6164     // ..     ==> MASK : 0x00000006U    VAL : 0x00000004U
6165     // .. DCI_UPDATE = 0x0
6166     // .. ==> 0XF8000B54[3:3] = 0x00000000U
6167     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
6168     // .. TERM_EN = 0x1
6169     // .. ==> 0XF8000B54[4:4] = 0x00000001U
6170     // ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
6171     // .. DCR_TYPE = 0x3
6172     // .. ==> 0XF8000B54[6:5] = 0x00000003U
6173     // ..     ==> MASK : 0x00000060U    VAL : 0x00000060U
6174     // .. IBUF_DISABLE_MODE = 0
6175     // .. ==> 0XF8000B54[7:7] = 0x00000000U
6176     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
6177     // .. TERM_DISABLE_MODE = 0
6178     // .. ==> 0XF8000B54[8:8] = 0x00000000U
6179     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6180     // .. OUTPUT_EN = 0x3
6181     // .. ==> 0XF8000B54[10:9] = 0x00000003U
6182     // ..     ==> MASK : 0x00000600U    VAL : 0x00000600U
6183     // .. PULLUP_EN = 0x0
6184     // .. ==> 0XF8000B54[11:11] = 0x00000000U
6185     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
6186     // ..
6187     EMIT_MASKWRITE(0XF8000B54, 0x00000FFFU ,0x00000674U),
6188     // .. INP_POWER = 0x0
6189     // .. ==> 0XF8000B58[0:0] = 0x00000000U
6190     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6191     // .. INP_TYPE = 0x0
6192     // .. ==> 0XF8000B58[2:1] = 0x00000000U
6193     // ..     ==> MASK : 0x00000006U    VAL : 0x00000000U
6194     // .. DCI_UPDATE = 0x0
6195     // .. ==> 0XF8000B58[3:3] = 0x00000000U
6196     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
6197     // .. TERM_EN = 0x0
6198     // .. ==> 0XF8000B58[4:4] = 0x00000000U
6199     // ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
6200     // .. DCR_TYPE = 0x0
6201     // .. ==> 0XF8000B58[6:5] = 0x00000000U
6202     // ..     ==> MASK : 0x00000060U    VAL : 0x00000000U
6203     // .. IBUF_DISABLE_MODE = 0x0
6204     // .. ==> 0XF8000B58[7:7] = 0x00000000U
6205     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
6206     // .. TERM_DISABLE_MODE = 0x0
6207     // .. ==> 0XF8000B58[8:8] = 0x00000000U
6208     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6209     // .. OUTPUT_EN = 0x3
6210     // .. ==> 0XF8000B58[10:9] = 0x00000003U
6211     // ..     ==> MASK : 0x00000600U    VAL : 0x00000600U
6212     // .. PULLUP_EN = 0x0
6213     // .. ==> 0XF8000B58[11:11] = 0x00000000U
6214     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
6215     // ..
6216     EMIT_MASKWRITE(0XF8000B58, 0x00000FFFU ,0x00000600U),
6217     // .. DRIVE_P = 0x1c
6218     // .. ==> 0XF8000B5C[6:0] = 0x0000001CU
6219     // ..     ==> MASK : 0x0000007FU    VAL : 0x0000001CU
6220     // .. DRIVE_N = 0xc
6221     // .. ==> 0XF8000B5C[13:7] = 0x0000000CU
6222     // ..     ==> MASK : 0x00003F80U    VAL : 0x00000600U
6223     // .. SLEW_P = 0x3
6224     // .. ==> 0XF8000B5C[18:14] = 0x00000003U
6225     // ..     ==> MASK : 0x0007C000U    VAL : 0x0000C000U
6226     // .. SLEW_N = 0x3
6227     // .. ==> 0XF8000B5C[23:19] = 0x00000003U
6228     // ..     ==> MASK : 0x00F80000U    VAL : 0x00180000U
6229     // .. GTL = 0x0
6230     // .. ==> 0XF8000B5C[26:24] = 0x00000000U
6231     // ..     ==> MASK : 0x07000000U    VAL : 0x00000000U
6232     // .. RTERM = 0x0
6233     // .. ==> 0XF8000B5C[31:27] = 0x00000000U
6234     // ..     ==> MASK : 0xF8000000U    VAL : 0x00000000U
6235     // ..
6236     EMIT_MASKWRITE(0XF8000B5C, 0xFFFFFFFFU ,0x0018C61CU),
6237     // .. DRIVE_P = 0x1c
6238     // .. ==> 0XF8000B60[6:0] = 0x0000001CU
6239     // ..     ==> MASK : 0x0000007FU    VAL : 0x0000001CU
6240     // .. DRIVE_N = 0xc
6241     // .. ==> 0XF8000B60[13:7] = 0x0000000CU
6242     // ..     ==> MASK : 0x00003F80U    VAL : 0x00000600U
6243     // .. SLEW_P = 0x6
6244     // .. ==> 0XF8000B60[18:14] = 0x00000006U
6245     // ..     ==> MASK : 0x0007C000U    VAL : 0x00018000U
6246     // .. SLEW_N = 0x1f
6247     // .. ==> 0XF8000B60[23:19] = 0x0000001FU
6248     // ..     ==> MASK : 0x00F80000U    VAL : 0x00F80000U
6249     // .. GTL = 0x0
6250     // .. ==> 0XF8000B60[26:24] = 0x00000000U
6251     // ..     ==> MASK : 0x07000000U    VAL : 0x00000000U
6252     // .. RTERM = 0x0
6253     // .. ==> 0XF8000B60[31:27] = 0x00000000U
6254     // ..     ==> MASK : 0xF8000000U    VAL : 0x00000000U
6255     // ..
6256     EMIT_MASKWRITE(0XF8000B60, 0xFFFFFFFFU ,0x00F9861CU),
6257     // .. DRIVE_P = 0x1c
6258     // .. ==> 0XF8000B64[6:0] = 0x0000001CU
6259     // ..     ==> MASK : 0x0000007FU    VAL : 0x0000001CU
6260     // .. DRIVE_N = 0xc
6261     // .. ==> 0XF8000B64[13:7] = 0x0000000CU
6262     // ..     ==> MASK : 0x00003F80U    VAL : 0x00000600U
6263     // .. SLEW_P = 0x6
6264     // .. ==> 0XF8000B64[18:14] = 0x00000006U
6265     // ..     ==> MASK : 0x0007C000U    VAL : 0x00018000U
6266     // .. SLEW_N = 0x1f
6267     // .. ==> 0XF8000B64[23:19] = 0x0000001FU
6268     // ..     ==> MASK : 0x00F80000U    VAL : 0x00F80000U
6269     // .. GTL = 0x0
6270     // .. ==> 0XF8000B64[26:24] = 0x00000000U
6271     // ..     ==> MASK : 0x07000000U    VAL : 0x00000000U
6272     // .. RTERM = 0x0
6273     // .. ==> 0XF8000B64[31:27] = 0x00000000U
6274     // ..     ==> MASK : 0xF8000000U    VAL : 0x00000000U
6275     // ..
6276     EMIT_MASKWRITE(0XF8000B64, 0xFFFFFFFFU ,0x00F9861CU),
6277     // .. DRIVE_P = 0x1c
6278     // .. ==> 0XF8000B68[6:0] = 0x0000001CU
6279     // ..     ==> MASK : 0x0000007FU    VAL : 0x0000001CU
6280     // .. DRIVE_N = 0xc
6281     // .. ==> 0XF8000B68[13:7] = 0x0000000CU
6282     // ..     ==> MASK : 0x00003F80U    VAL : 0x00000600U
6283     // .. SLEW_P = 0x6
6284     // .. ==> 0XF8000B68[18:14] = 0x00000006U
6285     // ..     ==> MASK : 0x0007C000U    VAL : 0x00018000U
6286     // .. SLEW_N = 0x1f
6287     // .. ==> 0XF8000B68[23:19] = 0x0000001FU
6288     // ..     ==> MASK : 0x00F80000U    VAL : 0x00F80000U
6289     // .. GTL = 0x0
6290     // .. ==> 0XF8000B68[26:24] = 0x00000000U
6291     // ..     ==> MASK : 0x07000000U    VAL : 0x00000000U
6292     // .. RTERM = 0x0
6293     // .. ==> 0XF8000B68[31:27] = 0x00000000U
6294     // ..     ==> MASK : 0xF8000000U    VAL : 0x00000000U
6295     // ..
6296     EMIT_MASKWRITE(0XF8000B68, 0xFFFFFFFFU ,0x00F9861CU),
6297     // .. VREF_INT_EN = 0x1
6298     // .. ==> 0XF8000B6C[0:0] = 0x00000001U
6299     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
6300     // .. VREF_SEL = 0x4
6301     // .. ==> 0XF8000B6C[4:1] = 0x00000004U
6302     // ..     ==> MASK : 0x0000001EU    VAL : 0x00000008U
6303     // .. VREF_EXT_EN = 0x0
6304     // .. ==> 0XF8000B6C[6:5] = 0x00000000U
6305     // ..     ==> MASK : 0x00000060U    VAL : 0x00000000U
6306     // .. VREF_PULLUP_EN = 0x0
6307     // .. ==> 0XF8000B6C[8:7] = 0x00000000U
6308     // ..     ==> MASK : 0x00000180U    VAL : 0x00000000U
6309     // .. REFIO_EN = 0x1
6310     // .. ==> 0XF8000B6C[9:9] = 0x00000001U
6311     // ..     ==> MASK : 0x00000200U    VAL : 0x00000200U
6312     // .. REFIO_TEST = 0x3
6313     // .. ==> 0XF8000B6C[11:10] = 0x00000003U
6314     // ..     ==> MASK : 0x00000C00U    VAL : 0x00000C00U
6315     // .. REFIO_PULLUP_EN = 0x0
6316     // .. ==> 0XF8000B6C[12:12] = 0x00000000U
6317     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
6318     // .. DRST_B_PULLUP_EN = 0x0
6319     // .. ==> 0XF8000B6C[13:13] = 0x00000000U
6320     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
6321     // .. CKE_PULLUP_EN = 0x0
6322     // .. ==> 0XF8000B6C[14:14] = 0x00000000U
6323     // ..     ==> MASK : 0x00004000U    VAL : 0x00000000U
6324     // ..
6325     EMIT_MASKWRITE(0XF8000B6C, 0x00007FFFU ,0x00000E09U),
6326     // .. .. START: ASSERT RESET
6327     // .. .. RESET = 1
6328     // .. .. ==> 0XF8000B70[0:0] = 0x00000001U
6329     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
6330     // .. .. VRN_OUT = 0x1
6331     // .. .. ==> 0XF8000B70[5:5] = 0x00000001U
6332     // .. ..     ==> MASK : 0x00000020U    VAL : 0x00000020U
6333     // .. ..
6334     EMIT_MASKWRITE(0XF8000B70, 0x00000021U ,0x00000021U),
6335     // .. .. FINISH: ASSERT RESET
6336     // .. .. START: DEASSERT RESET
6337     // .. .. RESET = 0
6338     // .. .. ==> 0XF8000B70[0:0] = 0x00000000U
6339     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6340     // .. .. VRN_OUT = 0x1
6341     // .. .. ==> 0XF8000B70[5:5] = 0x00000001U
6342     // .. ..     ==> MASK : 0x00000020U    VAL : 0x00000020U
6343     // .. ..
6344     EMIT_MASKWRITE(0XF8000B70, 0x00000021U ,0x00000020U),
6345     // .. .. FINISH: DEASSERT RESET
6346     // .. .. RESET = 0x1
6347     // .. .. ==> 0XF8000B70[0:0] = 0x00000001U
6348     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
6349     // .. .. ENABLE = 0x1
6350     // .. .. ==> 0XF8000B70[1:1] = 0x00000001U
6351     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
6352     // .. .. VRP_TRI = 0x0
6353     // .. .. ==> 0XF8000B70[2:2] = 0x00000000U
6354     // .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
6355     // .. .. VRN_TRI = 0x0
6356     // .. .. ==> 0XF8000B70[3:3] = 0x00000000U
6357     // .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
6358     // .. .. VRP_OUT = 0x0
6359     // .. .. ==> 0XF8000B70[4:4] = 0x00000000U
6360     // .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
6361     // .. .. VRN_OUT = 0x1
6362     // .. .. ==> 0XF8000B70[5:5] = 0x00000001U
6363     // .. ..     ==> MASK : 0x00000020U    VAL : 0x00000020U
6364     // .. .. NREF_OPT1 = 0x0
6365     // .. .. ==> 0XF8000B70[7:6] = 0x00000000U
6366     // .. ..     ==> MASK : 0x000000C0U    VAL : 0x00000000U
6367     // .. .. NREF_OPT2 = 0x0
6368     // .. .. ==> 0XF8000B70[10:8] = 0x00000000U
6369     // .. ..     ==> MASK : 0x00000700U    VAL : 0x00000000U
6370     // .. .. NREF_OPT4 = 0x1
6371     // .. .. ==> 0XF8000B70[13:11] = 0x00000001U
6372     // .. ..     ==> MASK : 0x00003800U    VAL : 0x00000800U
6373     // .. .. PREF_OPT1 = 0x0
6374     // .. .. ==> 0XF8000B70[16:14] = 0x00000000U
6375     // .. ..     ==> MASK : 0x0001C000U    VAL : 0x00000000U
6376     // .. .. PREF_OPT2 = 0x0
6377     // .. .. ==> 0XF8000B70[19:17] = 0x00000000U
6378     // .. ..     ==> MASK : 0x000E0000U    VAL : 0x00000000U
6379     // .. .. UPDATE_CONTROL = 0x0
6380     // .. .. ==> 0XF8000B70[20:20] = 0x00000000U
6381     // .. ..     ==> MASK : 0x00100000U    VAL : 0x00000000U
6382     // .. .. INIT_COMPLETE = 0x0
6383     // .. .. ==> 0XF8000B70[21:21] = 0x00000000U
6384     // .. ..     ==> MASK : 0x00200000U    VAL : 0x00000000U
6385     // .. .. TST_CLK = 0x0
6386     // .. .. ==> 0XF8000B70[22:22] = 0x00000000U
6387     // .. ..     ==> MASK : 0x00400000U    VAL : 0x00000000U
6388     // .. .. TST_HLN = 0x0
6389     // .. .. ==> 0XF8000B70[23:23] = 0x00000000U
6390     // .. ..     ==> MASK : 0x00800000U    VAL : 0x00000000U
6391     // .. .. TST_HLP = 0x0
6392     // .. .. ==> 0XF8000B70[24:24] = 0x00000000U
6393     // .. ..     ==> MASK : 0x01000000U    VAL : 0x00000000U
6394     // .. .. TST_RST = 0x0
6395     // .. .. ==> 0XF8000B70[25:25] = 0x00000000U
6396     // .. ..     ==> MASK : 0x02000000U    VAL : 0x00000000U
6397     // .. .. INT_DCI_EN = 0x0
6398     // .. .. ==> 0XF8000B70[26:26] = 0x00000000U
6399     // .. ..     ==> MASK : 0x04000000U    VAL : 0x00000000U
6400     // .. ..
6401     EMIT_MASKWRITE(0XF8000B70, 0x07FFFFFFU ,0x00000823U),
6402     // .. FINISH: DDRIOB SETTINGS
6403     // .. START: MIO PROGRAMMING
6404     // .. TRI_ENABLE = 0
6405     // .. ==> 0XF8000700[0:0] = 0x00000000U
6406     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6407     // .. L0_SEL = 1
6408     // .. ==> 0XF8000700[1:1] = 0x00000001U
6409     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
6410     // .. L1_SEL = 0
6411     // .. ==> 0XF8000700[2:2] = 0x00000000U
6412     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
6413     // .. L2_SEL = 0
6414     // .. ==> 0XF8000700[4:3] = 0x00000000U
6415     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
6416     // .. L3_SEL = 0
6417     // .. ==> 0XF8000700[7:5] = 0x00000000U
6418     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
6419     // .. Speed = 0
6420     // .. ==> 0XF8000700[8:8] = 0x00000000U
6421     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6422     // .. IO_Type = 1
6423     // .. ==> 0XF8000700[11:9] = 0x00000001U
6424     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
6425     // .. PULLUP = 1
6426     // .. ==> 0XF8000700[12:12] = 0x00000001U
6427     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
6428     // .. DisableRcvr = 0
6429     // .. ==> 0XF8000700[13:13] = 0x00000000U
6430     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
6431     // ..
6432     EMIT_MASKWRITE(0XF8000700, 0x00003FFFU ,0x00001202U),
6433     // .. TRI_ENABLE = 0
6434     // .. ==> 0XF8000704[0:0] = 0x00000000U
6435     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6436     // .. L0_SEL = 1
6437     // .. ==> 0XF8000704[1:1] = 0x00000001U
6438     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
6439     // .. L1_SEL = 0
6440     // .. ==> 0XF8000704[2:2] = 0x00000000U
6441     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
6442     // .. L2_SEL = 0
6443     // .. ==> 0XF8000704[4:3] = 0x00000000U
6444     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
6445     // .. L3_SEL = 0
6446     // .. ==> 0XF8000704[7:5] = 0x00000000U
6447     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
6448     // .. Speed = 0
6449     // .. ==> 0XF8000704[8:8] = 0x00000000U
6450     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6451     // .. IO_Type = 1
6452     // .. ==> 0XF8000704[11:9] = 0x00000001U
6453     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
6454     // .. PULLUP = 1
6455     // .. ==> 0XF8000704[12:12] = 0x00000001U
6456     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
6457     // .. DisableRcvr = 0
6458     // .. ==> 0XF8000704[13:13] = 0x00000000U
6459     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
6460     // ..
6461     EMIT_MASKWRITE(0XF8000704, 0x00003FFFU ,0x00001202U),
6462     // .. TRI_ENABLE = 0
6463     // .. ==> 0XF8000708[0:0] = 0x00000000U
6464     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6465     // .. L0_SEL = 1
6466     // .. ==> 0XF8000708[1:1] = 0x00000001U
6467     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
6468     // .. L1_SEL = 0
6469     // .. ==> 0XF8000708[2:2] = 0x00000000U
6470     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
6471     // .. L2_SEL = 0
6472     // .. ==> 0XF8000708[4:3] = 0x00000000U
6473     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
6474     // .. L3_SEL = 0
6475     // .. ==> 0XF8000708[7:5] = 0x00000000U
6476     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
6477     // .. Speed = 0
6478     // .. ==> 0XF8000708[8:8] = 0x00000000U
6479     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6480     // .. IO_Type = 1
6481     // .. ==> 0XF8000708[11:9] = 0x00000001U
6482     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
6483     // .. PULLUP = 0
6484     // .. ==> 0XF8000708[12:12] = 0x00000000U
6485     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
6486     // .. DisableRcvr = 0
6487     // .. ==> 0XF8000708[13:13] = 0x00000000U
6488     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
6489     // ..
6490     EMIT_MASKWRITE(0XF8000708, 0x00003FFFU ,0x00000202U),
6491     // .. TRI_ENABLE = 0
6492     // .. ==> 0XF800070C[0:0] = 0x00000000U
6493     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6494     // .. L0_SEL = 1
6495     // .. ==> 0XF800070C[1:1] = 0x00000001U
6496     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
6497     // .. L1_SEL = 0
6498     // .. ==> 0XF800070C[2:2] = 0x00000000U
6499     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
6500     // .. L2_SEL = 0
6501     // .. ==> 0XF800070C[4:3] = 0x00000000U
6502     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
6503     // .. L3_SEL = 0
6504     // .. ==> 0XF800070C[7:5] = 0x00000000U
6505     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
6506     // .. Speed = 0
6507     // .. ==> 0XF800070C[8:8] = 0x00000000U
6508     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6509     // .. IO_Type = 1
6510     // .. ==> 0XF800070C[11:9] = 0x00000001U
6511     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
6512     // .. PULLUP = 0
6513     // .. ==> 0XF800070C[12:12] = 0x00000000U
6514     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
6515     // .. DisableRcvr = 0
6516     // .. ==> 0XF800070C[13:13] = 0x00000000U
6517     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
6518     // ..
6519     EMIT_MASKWRITE(0XF800070C, 0x00003FFFU ,0x00000202U),
6520     // .. TRI_ENABLE = 0
6521     // .. ==> 0XF8000710[0:0] = 0x00000000U
6522     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6523     // .. L0_SEL = 1
6524     // .. ==> 0XF8000710[1:1] = 0x00000001U
6525     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
6526     // .. L1_SEL = 0
6527     // .. ==> 0XF8000710[2:2] = 0x00000000U
6528     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
6529     // .. L2_SEL = 0
6530     // .. ==> 0XF8000710[4:3] = 0x00000000U
6531     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
6532     // .. L3_SEL = 0
6533     // .. ==> 0XF8000710[7:5] = 0x00000000U
6534     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
6535     // .. Speed = 0
6536     // .. ==> 0XF8000710[8:8] = 0x00000000U
6537     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6538     // .. IO_Type = 1
6539     // .. ==> 0XF8000710[11:9] = 0x00000001U
6540     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
6541     // .. PULLUP = 0
6542     // .. ==> 0XF8000710[12:12] = 0x00000000U
6543     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
6544     // .. DisableRcvr = 0
6545     // .. ==> 0XF8000710[13:13] = 0x00000000U
6546     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
6547     // ..
6548     EMIT_MASKWRITE(0XF8000710, 0x00003FFFU ,0x00000202U),
6549     // .. TRI_ENABLE = 0
6550     // .. ==> 0XF8000714[0:0] = 0x00000000U
6551     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6552     // .. L0_SEL = 1
6553     // .. ==> 0XF8000714[1:1] = 0x00000001U
6554     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
6555     // .. L1_SEL = 0
6556     // .. ==> 0XF8000714[2:2] = 0x00000000U
6557     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
6558     // .. L2_SEL = 0
6559     // .. ==> 0XF8000714[4:3] = 0x00000000U
6560     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
6561     // .. L3_SEL = 0
6562     // .. ==> 0XF8000714[7:5] = 0x00000000U
6563     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
6564     // .. Speed = 0
6565     // .. ==> 0XF8000714[8:8] = 0x00000000U
6566     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6567     // .. IO_Type = 1
6568     // .. ==> 0XF8000714[11:9] = 0x00000001U
6569     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
6570     // .. PULLUP = 0
6571     // .. ==> 0XF8000714[12:12] = 0x00000000U
6572     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
6573     // .. DisableRcvr = 0
6574     // .. ==> 0XF8000714[13:13] = 0x00000000U
6575     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
6576     // ..
6577     EMIT_MASKWRITE(0XF8000714, 0x00003FFFU ,0x00000202U),
6578     // .. TRI_ENABLE = 0
6579     // .. ==> 0XF8000718[0:0] = 0x00000000U
6580     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6581     // .. L0_SEL = 1
6582     // .. ==> 0XF8000718[1:1] = 0x00000001U
6583     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
6584     // .. L1_SEL = 0
6585     // .. ==> 0XF8000718[2:2] = 0x00000000U
6586     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
6587     // .. L2_SEL = 0
6588     // .. ==> 0XF8000718[4:3] = 0x00000000U
6589     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
6590     // .. L3_SEL = 0
6591     // .. ==> 0XF8000718[7:5] = 0x00000000U
6592     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
6593     // .. Speed = 0
6594     // .. ==> 0XF8000718[8:8] = 0x00000000U
6595     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6596     // .. IO_Type = 1
6597     // .. ==> 0XF8000718[11:9] = 0x00000001U
6598     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
6599     // .. PULLUP = 0
6600     // .. ==> 0XF8000718[12:12] = 0x00000000U
6601     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
6602     // .. DisableRcvr = 0
6603     // .. ==> 0XF8000718[13:13] = 0x00000000U
6604     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
6605     // ..
6606     EMIT_MASKWRITE(0XF8000718, 0x00003FFFU ,0x00000202U),
6607     // .. TRI_ENABLE = 0
6608     // .. ==> 0XF800071C[0:0] = 0x00000000U
6609     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6610     // .. L0_SEL = 0
6611     // .. ==> 0XF800071C[1:1] = 0x00000000U
6612     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
6613     // .. L1_SEL = 0
6614     // .. ==> 0XF800071C[2:2] = 0x00000000U
6615     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
6616     // .. L2_SEL = 0
6617     // .. ==> 0XF800071C[4:3] = 0x00000000U
6618     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
6619     // .. L3_SEL = 0
6620     // .. ==> 0XF800071C[7:5] = 0x00000000U
6621     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
6622     // .. Speed = 0
6623     // .. ==> 0XF800071C[8:8] = 0x00000000U
6624     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6625     // .. IO_Type = 1
6626     // .. ==> 0XF800071C[11:9] = 0x00000001U
6627     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
6628     // .. PULLUP = 0
6629     // .. ==> 0XF800071C[12:12] = 0x00000000U
6630     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
6631     // .. DisableRcvr = 0
6632     // .. ==> 0XF800071C[13:13] = 0x00000000U
6633     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
6634     // ..
6635     EMIT_MASKWRITE(0XF800071C, 0x00003FFFU ,0x00000200U),
6636     // .. TRI_ENABLE = 0
6637     // .. ==> 0XF8000720[0:0] = 0x00000000U
6638     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6639     // .. L0_SEL = 1
6640     // .. ==> 0XF8000720[1:1] = 0x00000001U
6641     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
6642     // .. L1_SEL = 0
6643     // .. ==> 0XF8000720[2:2] = 0x00000000U
6644     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
6645     // .. L2_SEL = 0
6646     // .. ==> 0XF8000720[4:3] = 0x00000000U
6647     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
6648     // .. L3_SEL = 0
6649     // .. ==> 0XF8000720[7:5] = 0x00000000U
6650     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
6651     // .. Speed = 0
6652     // .. ==> 0XF8000720[8:8] = 0x00000000U
6653     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6654     // .. IO_Type = 1
6655     // .. ==> 0XF8000720[11:9] = 0x00000001U
6656     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
6657     // .. PULLUP = 0
6658     // .. ==> 0XF8000720[12:12] = 0x00000000U
6659     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
6660     // .. DisableRcvr = 0
6661     // .. ==> 0XF8000720[13:13] = 0x00000000U
6662     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
6663     // ..
6664     EMIT_MASKWRITE(0XF8000720, 0x00003FFFU ,0x00000202U),
6665     // .. TRI_ENABLE = 0
6666     // .. ==> 0XF8000724[0:0] = 0x00000000U
6667     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6668     // .. L0_SEL = 1
6669     // .. ==> 0XF8000724[1:1] = 0x00000001U
6670     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
6671     // .. L1_SEL = 0
6672     // .. ==> 0XF8000724[2:2] = 0x00000000U
6673     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
6674     // .. L2_SEL = 0
6675     // .. ==> 0XF8000724[4:3] = 0x00000000U
6676     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
6677     // .. L3_SEL = 0
6678     // .. ==> 0XF8000724[7:5] = 0x00000000U
6679     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
6680     // .. Speed = 0
6681     // .. ==> 0XF8000724[8:8] = 0x00000000U
6682     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6683     // .. IO_Type = 1
6684     // .. ==> 0XF8000724[11:9] = 0x00000001U
6685     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
6686     // .. PULLUP = 1
6687     // .. ==> 0XF8000724[12:12] = 0x00000001U
6688     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
6689     // .. DisableRcvr = 0
6690     // .. ==> 0XF8000724[13:13] = 0x00000000U
6691     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
6692     // ..
6693     EMIT_MASKWRITE(0XF8000724, 0x00003FFFU ,0x00001202U),
6694     // .. TRI_ENABLE = 0
6695     // .. ==> 0XF8000728[0:0] = 0x00000000U
6696     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6697     // .. L0_SEL = 1
6698     // .. ==> 0XF8000728[1:1] = 0x00000001U
6699     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
6700     // .. L1_SEL = 0
6701     // .. ==> 0XF8000728[2:2] = 0x00000000U
6702     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
6703     // .. L2_SEL = 0
6704     // .. ==> 0XF8000728[4:3] = 0x00000000U
6705     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
6706     // .. L3_SEL = 0
6707     // .. ==> 0XF8000728[7:5] = 0x00000000U
6708     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
6709     // .. Speed = 0
6710     // .. ==> 0XF8000728[8:8] = 0x00000000U
6711     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6712     // .. IO_Type = 1
6713     // .. ==> 0XF8000728[11:9] = 0x00000001U
6714     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
6715     // .. PULLUP = 1
6716     // .. ==> 0XF8000728[12:12] = 0x00000001U
6717     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
6718     // .. DisableRcvr = 0
6719     // .. ==> 0XF8000728[13:13] = 0x00000000U
6720     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
6721     // ..
6722     EMIT_MASKWRITE(0XF8000728, 0x00003FFFU ,0x00001202U),
6723     // .. TRI_ENABLE = 0
6724     // .. ==> 0XF800072C[0:0] = 0x00000000U
6725     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6726     // .. L0_SEL = 1
6727     // .. ==> 0XF800072C[1:1] = 0x00000001U
6728     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
6729     // .. L1_SEL = 0
6730     // .. ==> 0XF800072C[2:2] = 0x00000000U
6731     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
6732     // .. L2_SEL = 0
6733     // .. ==> 0XF800072C[4:3] = 0x00000000U
6734     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
6735     // .. L3_SEL = 0
6736     // .. ==> 0XF800072C[7:5] = 0x00000000U
6737     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
6738     // .. Speed = 0
6739     // .. ==> 0XF800072C[8:8] = 0x00000000U
6740     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6741     // .. IO_Type = 1
6742     // .. ==> 0XF800072C[11:9] = 0x00000001U
6743     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
6744     // .. PULLUP = 1
6745     // .. ==> 0XF800072C[12:12] = 0x00000001U
6746     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
6747     // .. DisableRcvr = 0
6748     // .. ==> 0XF800072C[13:13] = 0x00000000U
6749     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
6750     // ..
6751     EMIT_MASKWRITE(0XF800072C, 0x00003FFFU ,0x00001202U),
6752     // .. TRI_ENABLE = 0
6753     // .. ==> 0XF8000730[0:0] = 0x00000000U
6754     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6755     // .. L0_SEL = 1
6756     // .. ==> 0XF8000730[1:1] = 0x00000001U
6757     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
6758     // .. L1_SEL = 0
6759     // .. ==> 0XF8000730[2:2] = 0x00000000U
6760     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
6761     // .. L2_SEL = 0
6762     // .. ==> 0XF8000730[4:3] = 0x00000000U
6763     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
6764     // .. L3_SEL = 0
6765     // .. ==> 0XF8000730[7:5] = 0x00000000U
6766     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
6767     // .. Speed = 0
6768     // .. ==> 0XF8000730[8:8] = 0x00000000U
6769     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6770     // .. IO_Type = 1
6771     // .. ==> 0XF8000730[11:9] = 0x00000001U
6772     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
6773     // .. PULLUP = 1
6774     // .. ==> 0XF8000730[12:12] = 0x00000001U
6775     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
6776     // .. DisableRcvr = 0
6777     // .. ==> 0XF8000730[13:13] = 0x00000000U
6778     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
6779     // ..
6780     EMIT_MASKWRITE(0XF8000730, 0x00003FFFU ,0x00001202U),
6781     // .. TRI_ENABLE = 0
6782     // .. ==> 0XF8000734[0:0] = 0x00000000U
6783     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6784     // .. L0_SEL = 1
6785     // .. ==> 0XF8000734[1:1] = 0x00000001U
6786     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
6787     // .. L1_SEL = 0
6788     // .. ==> 0XF8000734[2:2] = 0x00000000U
6789     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
6790     // .. L2_SEL = 0
6791     // .. ==> 0XF8000734[4:3] = 0x00000000U
6792     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
6793     // .. L3_SEL = 0
6794     // .. ==> 0XF8000734[7:5] = 0x00000000U
6795     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
6796     // .. Speed = 0
6797     // .. ==> 0XF8000734[8:8] = 0x00000000U
6798     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6799     // .. IO_Type = 1
6800     // .. ==> 0XF8000734[11:9] = 0x00000001U
6801     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
6802     // .. PULLUP = 1
6803     // .. ==> 0XF8000734[12:12] = 0x00000001U
6804     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
6805     // .. DisableRcvr = 0
6806     // .. ==> 0XF8000734[13:13] = 0x00000000U
6807     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
6808     // ..
6809     EMIT_MASKWRITE(0XF8000734, 0x00003FFFU ,0x00001202U),
6810     // .. TRI_ENABLE = 1
6811     // .. ==> 0XF8000738[0:0] = 0x00000001U
6812     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
6813     // .. Speed = 0
6814     // .. ==> 0XF8000738[8:8] = 0x00000000U
6815     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6816     // .. IO_Type = 1
6817     // .. ==> 0XF8000738[11:9] = 0x00000001U
6818     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
6819     // .. PULLUP = 1
6820     // .. ==> 0XF8000738[12:12] = 0x00000001U
6821     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
6822     // .. DisableRcvr = 0
6823     // .. ==> 0XF8000738[13:13] = 0x00000000U
6824     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
6825     // ..
6826     EMIT_MASKWRITE(0XF8000738, 0x00003F01U ,0x00001201U),
6827     // .. TRI_ENABLE = 1
6828     // .. ==> 0XF800073C[0:0] = 0x00000001U
6829     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
6830     // .. Speed = 0
6831     // .. ==> 0XF800073C[8:8] = 0x00000000U
6832     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6833     // .. IO_Type = 1
6834     // .. ==> 0XF800073C[11:9] = 0x00000001U
6835     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
6836     // .. PULLUP = 1
6837     // .. ==> 0XF800073C[12:12] = 0x00000001U
6838     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
6839     // .. DisableRcvr = 0
6840     // .. ==> 0XF800073C[13:13] = 0x00000000U
6841     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
6842     // ..
6843     EMIT_MASKWRITE(0XF800073C, 0x00003F01U ,0x00001201U),
6844     // .. TRI_ENABLE = 0
6845     // .. ==> 0XF8000740[0:0] = 0x00000000U
6846     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6847     // .. L0_SEL = 1
6848     // .. ==> 0XF8000740[1:1] = 0x00000001U
6849     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
6850     // .. L1_SEL = 0
6851     // .. ==> 0XF8000740[2:2] = 0x00000000U
6852     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
6853     // .. L2_SEL = 0
6854     // .. ==> 0XF8000740[4:3] = 0x00000000U
6855     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
6856     // .. L3_SEL = 0
6857     // .. ==> 0XF8000740[7:5] = 0x00000000U
6858     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
6859     // .. Speed = 0
6860     // .. ==> 0XF8000740[8:8] = 0x00000000U
6861     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6862     // .. IO_Type = 4
6863     // .. ==> 0XF8000740[11:9] = 0x00000004U
6864     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
6865     // .. PULLUP = 0
6866     // .. ==> 0XF8000740[12:12] = 0x00000000U
6867     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
6868     // .. DisableRcvr = 1
6869     // .. ==> 0XF8000740[13:13] = 0x00000001U
6870     // ..     ==> MASK : 0x00002000U    VAL : 0x00002000U
6871     // ..
6872     EMIT_MASKWRITE(0XF8000740, 0x00003FFFU ,0x00002802U),
6873     // .. TRI_ENABLE = 0
6874     // .. ==> 0XF8000744[0:0] = 0x00000000U
6875     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6876     // .. L0_SEL = 1
6877     // .. ==> 0XF8000744[1:1] = 0x00000001U
6878     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
6879     // .. L1_SEL = 0
6880     // .. ==> 0XF8000744[2:2] = 0x00000000U
6881     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
6882     // .. L2_SEL = 0
6883     // .. ==> 0XF8000744[4:3] = 0x00000000U
6884     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
6885     // .. L3_SEL = 0
6886     // .. ==> 0XF8000744[7:5] = 0x00000000U
6887     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
6888     // .. Speed = 0
6889     // .. ==> 0XF8000744[8:8] = 0x00000000U
6890     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6891     // .. IO_Type = 4
6892     // .. ==> 0XF8000744[11:9] = 0x00000004U
6893     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
6894     // .. PULLUP = 0
6895     // .. ==> 0XF8000744[12:12] = 0x00000000U
6896     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
6897     // .. DisableRcvr = 1
6898     // .. ==> 0XF8000744[13:13] = 0x00000001U
6899     // ..     ==> MASK : 0x00002000U    VAL : 0x00002000U
6900     // ..
6901     EMIT_MASKWRITE(0XF8000744, 0x00003FFFU ,0x00002802U),
6902     // .. TRI_ENABLE = 0
6903     // .. ==> 0XF8000748[0:0] = 0x00000000U
6904     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6905     // .. L0_SEL = 1
6906     // .. ==> 0XF8000748[1:1] = 0x00000001U
6907     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
6908     // .. L1_SEL = 0
6909     // .. ==> 0XF8000748[2:2] = 0x00000000U
6910     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
6911     // .. L2_SEL = 0
6912     // .. ==> 0XF8000748[4:3] = 0x00000000U
6913     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
6914     // .. L3_SEL = 0
6915     // .. ==> 0XF8000748[7:5] = 0x00000000U
6916     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
6917     // .. Speed = 0
6918     // .. ==> 0XF8000748[8:8] = 0x00000000U
6919     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6920     // .. IO_Type = 4
6921     // .. ==> 0XF8000748[11:9] = 0x00000004U
6922     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
6923     // .. PULLUP = 0
6924     // .. ==> 0XF8000748[12:12] = 0x00000000U
6925     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
6926     // .. DisableRcvr = 1
6927     // .. ==> 0XF8000748[13:13] = 0x00000001U
6928     // ..     ==> MASK : 0x00002000U    VAL : 0x00002000U
6929     // ..
6930     EMIT_MASKWRITE(0XF8000748, 0x00003FFFU ,0x00002802U),
6931     // .. TRI_ENABLE = 0
6932     // .. ==> 0XF800074C[0:0] = 0x00000000U
6933     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6934     // .. L0_SEL = 1
6935     // .. ==> 0XF800074C[1:1] = 0x00000001U
6936     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
6937     // .. L1_SEL = 0
6938     // .. ==> 0XF800074C[2:2] = 0x00000000U
6939     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
6940     // .. L2_SEL = 0
6941     // .. ==> 0XF800074C[4:3] = 0x00000000U
6942     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
6943     // .. L3_SEL = 0
6944     // .. ==> 0XF800074C[7:5] = 0x00000000U
6945     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
6946     // .. Speed = 0
6947     // .. ==> 0XF800074C[8:8] = 0x00000000U
6948     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6949     // .. IO_Type = 4
6950     // .. ==> 0XF800074C[11:9] = 0x00000004U
6951     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
6952     // .. PULLUP = 0
6953     // .. ==> 0XF800074C[12:12] = 0x00000000U
6954     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
6955     // .. DisableRcvr = 1
6956     // .. ==> 0XF800074C[13:13] = 0x00000001U
6957     // ..     ==> MASK : 0x00002000U    VAL : 0x00002000U
6958     // ..
6959     EMIT_MASKWRITE(0XF800074C, 0x00003FFFU ,0x00002802U),
6960     // .. TRI_ENABLE = 0
6961     // .. ==> 0XF8000750[0:0] = 0x00000000U
6962     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6963     // .. L0_SEL = 1
6964     // .. ==> 0XF8000750[1:1] = 0x00000001U
6965     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
6966     // .. L1_SEL = 0
6967     // .. ==> 0XF8000750[2:2] = 0x00000000U
6968     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
6969     // .. L2_SEL = 0
6970     // .. ==> 0XF8000750[4:3] = 0x00000000U
6971     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
6972     // .. L3_SEL = 0
6973     // .. ==> 0XF8000750[7:5] = 0x00000000U
6974     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
6975     // .. Speed = 0
6976     // .. ==> 0XF8000750[8:8] = 0x00000000U
6977     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6978     // .. IO_Type = 4
6979     // .. ==> 0XF8000750[11:9] = 0x00000004U
6980     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
6981     // .. PULLUP = 0
6982     // .. ==> 0XF8000750[12:12] = 0x00000000U
6983     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
6984     // .. DisableRcvr = 1
6985     // .. ==> 0XF8000750[13:13] = 0x00000001U
6986     // ..     ==> MASK : 0x00002000U    VAL : 0x00002000U
6987     // ..
6988     EMIT_MASKWRITE(0XF8000750, 0x00003FFFU ,0x00002802U),
6989     // .. TRI_ENABLE = 0
6990     // .. ==> 0XF8000754[0:0] = 0x00000000U
6991     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6992     // .. L0_SEL = 1
6993     // .. ==> 0XF8000754[1:1] = 0x00000001U
6994     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
6995     // .. L1_SEL = 0
6996     // .. ==> 0XF8000754[2:2] = 0x00000000U
6997     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
6998     // .. L2_SEL = 0
6999     // .. ==> 0XF8000754[4:3] = 0x00000000U
7000     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7001     // .. L3_SEL = 0
7002     // .. ==> 0XF8000754[7:5] = 0x00000000U
7003     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
7004     // .. Speed = 0
7005     // .. ==> 0XF8000754[8:8] = 0x00000000U
7006     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7007     // .. IO_Type = 4
7008     // .. ==> 0XF8000754[11:9] = 0x00000004U
7009     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
7010     // .. PULLUP = 0
7011     // .. ==> 0XF8000754[12:12] = 0x00000000U
7012     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7013     // .. DisableRcvr = 1
7014     // .. ==> 0XF8000754[13:13] = 0x00000001U
7015     // ..     ==> MASK : 0x00002000U    VAL : 0x00002000U
7016     // ..
7017     EMIT_MASKWRITE(0XF8000754, 0x00003FFFU ,0x00002802U),
7018     // .. TRI_ENABLE = 1
7019     // .. ==> 0XF8000758[0:0] = 0x00000001U
7020     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
7021     // .. L0_SEL = 1
7022     // .. ==> 0XF8000758[1:1] = 0x00000001U
7023     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
7024     // .. L1_SEL = 0
7025     // .. ==> 0XF8000758[2:2] = 0x00000000U
7026     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
7027     // .. L2_SEL = 0
7028     // .. ==> 0XF8000758[4:3] = 0x00000000U
7029     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7030     // .. L3_SEL = 0
7031     // .. ==> 0XF8000758[7:5] = 0x00000000U
7032     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
7033     // .. Speed = 0
7034     // .. ==> 0XF8000758[8:8] = 0x00000000U
7035     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7036     // .. IO_Type = 4
7037     // .. ==> 0XF8000758[11:9] = 0x00000004U
7038     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
7039     // .. PULLUP = 0
7040     // .. ==> 0XF8000758[12:12] = 0x00000000U
7041     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7042     // .. DisableRcvr = 0
7043     // .. ==> 0XF8000758[13:13] = 0x00000000U
7044     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7045     // ..
7046     EMIT_MASKWRITE(0XF8000758, 0x00003FFFU ,0x00000803U),
7047     // .. TRI_ENABLE = 1
7048     // .. ==> 0XF800075C[0:0] = 0x00000001U
7049     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
7050     // .. L0_SEL = 1
7051     // .. ==> 0XF800075C[1:1] = 0x00000001U
7052     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
7053     // .. L1_SEL = 0
7054     // .. ==> 0XF800075C[2:2] = 0x00000000U
7055     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
7056     // .. L2_SEL = 0
7057     // .. ==> 0XF800075C[4:3] = 0x00000000U
7058     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7059     // .. L3_SEL = 0
7060     // .. ==> 0XF800075C[7:5] = 0x00000000U
7061     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
7062     // .. Speed = 0
7063     // .. ==> 0XF800075C[8:8] = 0x00000000U
7064     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7065     // .. IO_Type = 4
7066     // .. ==> 0XF800075C[11:9] = 0x00000004U
7067     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
7068     // .. PULLUP = 0
7069     // .. ==> 0XF800075C[12:12] = 0x00000000U
7070     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7071     // .. DisableRcvr = 0
7072     // .. ==> 0XF800075C[13:13] = 0x00000000U
7073     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7074     // ..
7075     EMIT_MASKWRITE(0XF800075C, 0x00003FFFU ,0x00000803U),
7076     // .. TRI_ENABLE = 1
7077     // .. ==> 0XF8000760[0:0] = 0x00000001U
7078     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
7079     // .. L0_SEL = 1
7080     // .. ==> 0XF8000760[1:1] = 0x00000001U
7081     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
7082     // .. L1_SEL = 0
7083     // .. ==> 0XF8000760[2:2] = 0x00000000U
7084     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
7085     // .. L2_SEL = 0
7086     // .. ==> 0XF8000760[4:3] = 0x00000000U
7087     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7088     // .. L3_SEL = 0
7089     // .. ==> 0XF8000760[7:5] = 0x00000000U
7090     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
7091     // .. Speed = 0
7092     // .. ==> 0XF8000760[8:8] = 0x00000000U
7093     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7094     // .. IO_Type = 4
7095     // .. ==> 0XF8000760[11:9] = 0x00000004U
7096     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
7097     // .. PULLUP = 0
7098     // .. ==> 0XF8000760[12:12] = 0x00000000U
7099     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7100     // .. DisableRcvr = 0
7101     // .. ==> 0XF8000760[13:13] = 0x00000000U
7102     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7103     // ..
7104     EMIT_MASKWRITE(0XF8000760, 0x00003FFFU ,0x00000803U),
7105     // .. TRI_ENABLE = 1
7106     // .. ==> 0XF8000764[0:0] = 0x00000001U
7107     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
7108     // .. L0_SEL = 1
7109     // .. ==> 0XF8000764[1:1] = 0x00000001U
7110     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
7111     // .. L1_SEL = 0
7112     // .. ==> 0XF8000764[2:2] = 0x00000000U
7113     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
7114     // .. L2_SEL = 0
7115     // .. ==> 0XF8000764[4:3] = 0x00000000U
7116     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7117     // .. L3_SEL = 0
7118     // .. ==> 0XF8000764[7:5] = 0x00000000U
7119     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
7120     // .. Speed = 0
7121     // .. ==> 0XF8000764[8:8] = 0x00000000U
7122     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7123     // .. IO_Type = 4
7124     // .. ==> 0XF8000764[11:9] = 0x00000004U
7125     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
7126     // .. PULLUP = 0
7127     // .. ==> 0XF8000764[12:12] = 0x00000000U
7128     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7129     // .. DisableRcvr = 0
7130     // .. ==> 0XF8000764[13:13] = 0x00000000U
7131     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7132     // ..
7133     EMIT_MASKWRITE(0XF8000764, 0x00003FFFU ,0x00000803U),
7134     // .. TRI_ENABLE = 1
7135     // .. ==> 0XF8000768[0:0] = 0x00000001U
7136     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
7137     // .. L0_SEL = 1
7138     // .. ==> 0XF8000768[1:1] = 0x00000001U
7139     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
7140     // .. L1_SEL = 0
7141     // .. ==> 0XF8000768[2:2] = 0x00000000U
7142     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
7143     // .. L2_SEL = 0
7144     // .. ==> 0XF8000768[4:3] = 0x00000000U
7145     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7146     // .. L3_SEL = 0
7147     // .. ==> 0XF8000768[7:5] = 0x00000000U
7148     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
7149     // .. Speed = 0
7150     // .. ==> 0XF8000768[8:8] = 0x00000000U
7151     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7152     // .. IO_Type = 4
7153     // .. ==> 0XF8000768[11:9] = 0x00000004U
7154     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
7155     // .. PULLUP = 0
7156     // .. ==> 0XF8000768[12:12] = 0x00000000U
7157     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7158     // .. DisableRcvr = 0
7159     // .. ==> 0XF8000768[13:13] = 0x00000000U
7160     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7161     // ..
7162     EMIT_MASKWRITE(0XF8000768, 0x00003FFFU ,0x00000803U),
7163     // .. TRI_ENABLE = 1
7164     // .. ==> 0XF800076C[0:0] = 0x00000001U
7165     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
7166     // .. L0_SEL = 1
7167     // .. ==> 0XF800076C[1:1] = 0x00000001U
7168     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
7169     // .. L1_SEL = 0
7170     // .. ==> 0XF800076C[2:2] = 0x00000000U
7171     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
7172     // .. L2_SEL = 0
7173     // .. ==> 0XF800076C[4:3] = 0x00000000U
7174     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7175     // .. L3_SEL = 0
7176     // .. ==> 0XF800076C[7:5] = 0x00000000U
7177     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
7178     // .. Speed = 0
7179     // .. ==> 0XF800076C[8:8] = 0x00000000U
7180     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7181     // .. IO_Type = 4
7182     // .. ==> 0XF800076C[11:9] = 0x00000004U
7183     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
7184     // .. PULLUP = 0
7185     // .. ==> 0XF800076C[12:12] = 0x00000000U
7186     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7187     // .. DisableRcvr = 0
7188     // .. ==> 0XF800076C[13:13] = 0x00000000U
7189     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7190     // ..
7191     EMIT_MASKWRITE(0XF800076C, 0x00003FFFU ,0x00000803U),
7192     // .. TRI_ENABLE = 0
7193     // .. ==> 0XF8000770[0:0] = 0x00000000U
7194     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
7195     // .. L0_SEL = 0
7196     // .. ==> 0XF8000770[1:1] = 0x00000000U
7197     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7198     // .. L1_SEL = 1
7199     // .. ==> 0XF8000770[2:2] = 0x00000001U
7200     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
7201     // .. L2_SEL = 0
7202     // .. ==> 0XF8000770[4:3] = 0x00000000U
7203     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7204     // .. L3_SEL = 0
7205     // .. ==> 0XF8000770[7:5] = 0x00000000U
7206     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
7207     // .. Speed = 0
7208     // .. ==> 0XF8000770[8:8] = 0x00000000U
7209     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7210     // .. IO_Type = 1
7211     // .. ==> 0XF8000770[11:9] = 0x00000001U
7212     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7213     // .. PULLUP = 0
7214     // .. ==> 0XF8000770[12:12] = 0x00000000U
7215     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7216     // .. DisableRcvr = 0
7217     // .. ==> 0XF8000770[13:13] = 0x00000000U
7218     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7219     // ..
7220     EMIT_MASKWRITE(0XF8000770, 0x00003FFFU ,0x00000204U),
7221     // .. TRI_ENABLE = 1
7222     // .. ==> 0XF8000774[0:0] = 0x00000001U
7223     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
7224     // .. L0_SEL = 0
7225     // .. ==> 0XF8000774[1:1] = 0x00000000U
7226     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7227     // .. L1_SEL = 1
7228     // .. ==> 0XF8000774[2:2] = 0x00000001U
7229     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
7230     // .. L2_SEL = 0
7231     // .. ==> 0XF8000774[4:3] = 0x00000000U
7232     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7233     // .. L3_SEL = 0
7234     // .. ==> 0XF8000774[7:5] = 0x00000000U
7235     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
7236     // .. Speed = 0
7237     // .. ==> 0XF8000774[8:8] = 0x00000000U
7238     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7239     // .. IO_Type = 1
7240     // .. ==> 0XF8000774[11:9] = 0x00000001U
7241     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7242     // .. PULLUP = 0
7243     // .. ==> 0XF8000774[12:12] = 0x00000000U
7244     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7245     // .. DisableRcvr = 0
7246     // .. ==> 0XF8000774[13:13] = 0x00000000U
7247     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7248     // ..
7249     EMIT_MASKWRITE(0XF8000774, 0x00003FFFU ,0x00000205U),
7250     // .. TRI_ENABLE = 0
7251     // .. ==> 0XF8000778[0:0] = 0x00000000U
7252     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
7253     // .. L0_SEL = 0
7254     // .. ==> 0XF8000778[1:1] = 0x00000000U
7255     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7256     // .. L1_SEL = 1
7257     // .. ==> 0XF8000778[2:2] = 0x00000001U
7258     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
7259     // .. L2_SEL = 0
7260     // .. ==> 0XF8000778[4:3] = 0x00000000U
7261     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7262     // .. L3_SEL = 0
7263     // .. ==> 0XF8000778[7:5] = 0x00000000U
7264     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
7265     // .. Speed = 0
7266     // .. ==> 0XF8000778[8:8] = 0x00000000U
7267     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7268     // .. IO_Type = 1
7269     // .. ==> 0XF8000778[11:9] = 0x00000001U
7270     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7271     // .. PULLUP = 0
7272     // .. ==> 0XF8000778[12:12] = 0x00000000U
7273     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7274     // .. DisableRcvr = 0
7275     // .. ==> 0XF8000778[13:13] = 0x00000000U
7276     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7277     // ..
7278     EMIT_MASKWRITE(0XF8000778, 0x00003FFFU ,0x00000204U),
7279     // .. TRI_ENABLE = 1
7280     // .. ==> 0XF800077C[0:0] = 0x00000001U
7281     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
7282     // .. L0_SEL = 0
7283     // .. ==> 0XF800077C[1:1] = 0x00000000U
7284     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7285     // .. L1_SEL = 1
7286     // .. ==> 0XF800077C[2:2] = 0x00000001U
7287     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
7288     // .. L2_SEL = 0
7289     // .. ==> 0XF800077C[4:3] = 0x00000000U
7290     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7291     // .. L3_SEL = 0
7292     // .. ==> 0XF800077C[7:5] = 0x00000000U
7293     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
7294     // .. Speed = 0
7295     // .. ==> 0XF800077C[8:8] = 0x00000000U
7296     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7297     // .. IO_Type = 1
7298     // .. ==> 0XF800077C[11:9] = 0x00000001U
7299     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7300     // .. PULLUP = 0
7301     // .. ==> 0XF800077C[12:12] = 0x00000000U
7302     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7303     // .. DisableRcvr = 0
7304     // .. ==> 0XF800077C[13:13] = 0x00000000U
7305     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7306     // ..
7307     EMIT_MASKWRITE(0XF800077C, 0x00003FFFU ,0x00000205U),
7308     // .. TRI_ENABLE = 0
7309     // .. ==> 0XF8000780[0:0] = 0x00000000U
7310     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
7311     // .. L0_SEL = 0
7312     // .. ==> 0XF8000780[1:1] = 0x00000000U
7313     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7314     // .. L1_SEL = 1
7315     // .. ==> 0XF8000780[2:2] = 0x00000001U
7316     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
7317     // .. L2_SEL = 0
7318     // .. ==> 0XF8000780[4:3] = 0x00000000U
7319     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7320     // .. L3_SEL = 0
7321     // .. ==> 0XF8000780[7:5] = 0x00000000U
7322     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
7323     // .. Speed = 0
7324     // .. ==> 0XF8000780[8:8] = 0x00000000U
7325     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7326     // .. IO_Type = 1
7327     // .. ==> 0XF8000780[11:9] = 0x00000001U
7328     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7329     // .. PULLUP = 0
7330     // .. ==> 0XF8000780[12:12] = 0x00000000U
7331     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7332     // .. DisableRcvr = 0
7333     // .. ==> 0XF8000780[13:13] = 0x00000000U
7334     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7335     // ..
7336     EMIT_MASKWRITE(0XF8000780, 0x00003FFFU ,0x00000204U),
7337     // .. TRI_ENABLE = 0
7338     // .. ==> 0XF8000784[0:0] = 0x00000000U
7339     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
7340     // .. L0_SEL = 0
7341     // .. ==> 0XF8000784[1:1] = 0x00000000U
7342     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7343     // .. L1_SEL = 1
7344     // .. ==> 0XF8000784[2:2] = 0x00000001U
7345     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
7346     // .. L2_SEL = 0
7347     // .. ==> 0XF8000784[4:3] = 0x00000000U
7348     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7349     // .. L3_SEL = 0
7350     // .. ==> 0XF8000784[7:5] = 0x00000000U
7351     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
7352     // .. Speed = 0
7353     // .. ==> 0XF8000784[8:8] = 0x00000000U
7354     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7355     // .. IO_Type = 1
7356     // .. ==> 0XF8000784[11:9] = 0x00000001U
7357     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7358     // .. PULLUP = 0
7359     // .. ==> 0XF8000784[12:12] = 0x00000000U
7360     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7361     // .. DisableRcvr = 0
7362     // .. ==> 0XF8000784[13:13] = 0x00000000U
7363     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7364     // ..
7365     EMIT_MASKWRITE(0XF8000784, 0x00003FFFU ,0x00000204U),
7366     // .. TRI_ENABLE = 0
7367     // .. ==> 0XF8000788[0:0] = 0x00000000U
7368     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
7369     // .. L0_SEL = 0
7370     // .. ==> 0XF8000788[1:1] = 0x00000000U
7371     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7372     // .. L1_SEL = 1
7373     // .. ==> 0XF8000788[2:2] = 0x00000001U
7374     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
7375     // .. L2_SEL = 0
7376     // .. ==> 0XF8000788[4:3] = 0x00000000U
7377     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7378     // .. L3_SEL = 0
7379     // .. ==> 0XF8000788[7:5] = 0x00000000U
7380     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
7381     // .. Speed = 0
7382     // .. ==> 0XF8000788[8:8] = 0x00000000U
7383     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7384     // .. IO_Type = 1
7385     // .. ==> 0XF8000788[11:9] = 0x00000001U
7386     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7387     // .. PULLUP = 0
7388     // .. ==> 0XF8000788[12:12] = 0x00000000U
7389     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7390     // .. DisableRcvr = 0
7391     // .. ==> 0XF8000788[13:13] = 0x00000000U
7392     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7393     // ..
7394     EMIT_MASKWRITE(0XF8000788, 0x00003FFFU ,0x00000204U),
7395     // .. TRI_ENABLE = 0
7396     // .. ==> 0XF800078C[0:0] = 0x00000000U
7397     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
7398     // .. L0_SEL = 0
7399     // .. ==> 0XF800078C[1:1] = 0x00000000U
7400     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7401     // .. L1_SEL = 1
7402     // .. ==> 0XF800078C[2:2] = 0x00000001U
7403     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
7404     // .. L2_SEL = 0
7405     // .. ==> 0XF800078C[4:3] = 0x00000000U
7406     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7407     // .. L3_SEL = 0
7408     // .. ==> 0XF800078C[7:5] = 0x00000000U
7409     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
7410     // .. Speed = 0
7411     // .. ==> 0XF800078C[8:8] = 0x00000000U
7412     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7413     // .. IO_Type = 1
7414     // .. ==> 0XF800078C[11:9] = 0x00000001U
7415     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7416     // .. PULLUP = 0
7417     // .. ==> 0XF800078C[12:12] = 0x00000000U
7418     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7419     // .. DisableRcvr = 0
7420     // .. ==> 0XF800078C[13:13] = 0x00000000U
7421     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7422     // ..
7423     EMIT_MASKWRITE(0XF800078C, 0x00003FFFU ,0x00000204U),
7424     // .. TRI_ENABLE = 1
7425     // .. ==> 0XF8000790[0:0] = 0x00000001U
7426     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
7427     // .. L0_SEL = 0
7428     // .. ==> 0XF8000790[1:1] = 0x00000000U
7429     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7430     // .. L1_SEL = 1
7431     // .. ==> 0XF8000790[2:2] = 0x00000001U
7432     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
7433     // .. L2_SEL = 0
7434     // .. ==> 0XF8000790[4:3] = 0x00000000U
7435     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7436     // .. L3_SEL = 0
7437     // .. ==> 0XF8000790[7:5] = 0x00000000U
7438     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
7439     // .. Speed = 0
7440     // .. ==> 0XF8000790[8:8] = 0x00000000U
7441     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7442     // .. IO_Type = 1
7443     // .. ==> 0XF8000790[11:9] = 0x00000001U
7444     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7445     // .. PULLUP = 0
7446     // .. ==> 0XF8000790[12:12] = 0x00000000U
7447     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7448     // .. DisableRcvr = 0
7449     // .. ==> 0XF8000790[13:13] = 0x00000000U
7450     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7451     // ..
7452     EMIT_MASKWRITE(0XF8000790, 0x00003FFFU ,0x00000205U),
7453     // .. TRI_ENABLE = 0
7454     // .. ==> 0XF8000794[0:0] = 0x00000000U
7455     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
7456     // .. L0_SEL = 0
7457     // .. ==> 0XF8000794[1:1] = 0x00000000U
7458     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7459     // .. L1_SEL = 1
7460     // .. ==> 0XF8000794[2:2] = 0x00000001U
7461     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
7462     // .. L2_SEL = 0
7463     // .. ==> 0XF8000794[4:3] = 0x00000000U
7464     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7465     // .. L3_SEL = 0
7466     // .. ==> 0XF8000794[7:5] = 0x00000000U
7467     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
7468     // .. Speed = 0
7469     // .. ==> 0XF8000794[8:8] = 0x00000000U
7470     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7471     // .. IO_Type = 1
7472     // .. ==> 0XF8000794[11:9] = 0x00000001U
7473     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7474     // .. PULLUP = 0
7475     // .. ==> 0XF8000794[12:12] = 0x00000000U
7476     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7477     // .. DisableRcvr = 0
7478     // .. ==> 0XF8000794[13:13] = 0x00000000U
7479     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7480     // ..
7481     EMIT_MASKWRITE(0XF8000794, 0x00003FFFU ,0x00000204U),
7482     // .. TRI_ENABLE = 0
7483     // .. ==> 0XF8000798[0:0] = 0x00000000U
7484     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
7485     // .. L0_SEL = 0
7486     // .. ==> 0XF8000798[1:1] = 0x00000000U
7487     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7488     // .. L1_SEL = 1
7489     // .. ==> 0XF8000798[2:2] = 0x00000001U
7490     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
7491     // .. L2_SEL = 0
7492     // .. ==> 0XF8000798[4:3] = 0x00000000U
7493     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7494     // .. L3_SEL = 0
7495     // .. ==> 0XF8000798[7:5] = 0x00000000U
7496     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
7497     // .. Speed = 0
7498     // .. ==> 0XF8000798[8:8] = 0x00000000U
7499     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7500     // .. IO_Type = 1
7501     // .. ==> 0XF8000798[11:9] = 0x00000001U
7502     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7503     // .. PULLUP = 0
7504     // .. ==> 0XF8000798[12:12] = 0x00000000U
7505     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7506     // .. DisableRcvr = 0
7507     // .. ==> 0XF8000798[13:13] = 0x00000000U
7508     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7509     // ..
7510     EMIT_MASKWRITE(0XF8000798, 0x00003FFFU ,0x00000204U),
7511     // .. TRI_ENABLE = 0
7512     // .. ==> 0XF800079C[0:0] = 0x00000000U
7513     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
7514     // .. L0_SEL = 0
7515     // .. ==> 0XF800079C[1:1] = 0x00000000U
7516     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7517     // .. L1_SEL = 1
7518     // .. ==> 0XF800079C[2:2] = 0x00000001U
7519     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
7520     // .. L2_SEL = 0
7521     // .. ==> 0XF800079C[4:3] = 0x00000000U
7522     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7523     // .. L3_SEL = 0
7524     // .. ==> 0XF800079C[7:5] = 0x00000000U
7525     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
7526     // .. Speed = 0
7527     // .. ==> 0XF800079C[8:8] = 0x00000000U
7528     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7529     // .. IO_Type = 1
7530     // .. ==> 0XF800079C[11:9] = 0x00000001U
7531     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7532     // .. PULLUP = 0
7533     // .. ==> 0XF800079C[12:12] = 0x00000000U
7534     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7535     // .. DisableRcvr = 0
7536     // .. ==> 0XF800079C[13:13] = 0x00000000U
7537     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7538     // ..
7539     EMIT_MASKWRITE(0XF800079C, 0x00003FFFU ,0x00000204U),
7540     // .. TRI_ENABLE = 0
7541     // .. ==> 0XF80007A0[0:0] = 0x00000000U
7542     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
7543     // .. L0_SEL = 0
7544     // .. ==> 0XF80007A0[1:1] = 0x00000000U
7545     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7546     // .. L1_SEL = 0
7547     // .. ==> 0XF80007A0[2:2] = 0x00000000U
7548     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
7549     // .. L2_SEL = 0
7550     // .. ==> 0XF80007A0[4:3] = 0x00000000U
7551     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7552     // .. L3_SEL = 4
7553     // .. ==> 0XF80007A0[7:5] = 0x00000004U
7554     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
7555     // .. Speed = 0
7556     // .. ==> 0XF80007A0[8:8] = 0x00000000U
7557     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7558     // .. IO_Type = 1
7559     // .. ==> 0XF80007A0[11:9] = 0x00000001U
7560     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7561     // .. PULLUP = 0
7562     // .. ==> 0XF80007A0[12:12] = 0x00000000U
7563     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7564     // .. DisableRcvr = 0
7565     // .. ==> 0XF80007A0[13:13] = 0x00000000U
7566     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7567     // ..
7568     EMIT_MASKWRITE(0XF80007A0, 0x00003FFFU ,0x00000280U),
7569     // .. TRI_ENABLE = 0
7570     // .. ==> 0XF80007A4[0:0] = 0x00000000U
7571     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
7572     // .. L0_SEL = 0
7573     // .. ==> 0XF80007A4[1:1] = 0x00000000U
7574     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7575     // .. L1_SEL = 0
7576     // .. ==> 0XF80007A4[2:2] = 0x00000000U
7577     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
7578     // .. L2_SEL = 0
7579     // .. ==> 0XF80007A4[4:3] = 0x00000000U
7580     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7581     // .. L3_SEL = 4
7582     // .. ==> 0XF80007A4[7:5] = 0x00000004U
7583     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
7584     // .. Speed = 0
7585     // .. ==> 0XF80007A4[8:8] = 0x00000000U
7586     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7587     // .. IO_Type = 1
7588     // .. ==> 0XF80007A4[11:9] = 0x00000001U
7589     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7590     // .. PULLUP = 0
7591     // .. ==> 0XF80007A4[12:12] = 0x00000000U
7592     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7593     // .. DisableRcvr = 0
7594     // .. ==> 0XF80007A4[13:13] = 0x00000000U
7595     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7596     // ..
7597     EMIT_MASKWRITE(0XF80007A4, 0x00003FFFU ,0x00000280U),
7598     // .. TRI_ENABLE = 0
7599     // .. ==> 0XF80007A8[0:0] = 0x00000000U
7600     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
7601     // .. L0_SEL = 0
7602     // .. ==> 0XF80007A8[1:1] = 0x00000000U
7603     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7604     // .. L1_SEL = 0
7605     // .. ==> 0XF80007A8[2:2] = 0x00000000U
7606     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
7607     // .. L2_SEL = 0
7608     // .. ==> 0XF80007A8[4:3] = 0x00000000U
7609     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7610     // .. L3_SEL = 4
7611     // .. ==> 0XF80007A8[7:5] = 0x00000004U
7612     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
7613     // .. Speed = 0
7614     // .. ==> 0XF80007A8[8:8] = 0x00000000U
7615     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7616     // .. IO_Type = 1
7617     // .. ==> 0XF80007A8[11:9] = 0x00000001U
7618     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7619     // .. PULLUP = 0
7620     // .. ==> 0XF80007A8[12:12] = 0x00000000U
7621     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7622     // .. DisableRcvr = 0
7623     // .. ==> 0XF80007A8[13:13] = 0x00000000U
7624     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7625     // ..
7626     EMIT_MASKWRITE(0XF80007A8, 0x00003FFFU ,0x00000280U),
7627     // .. TRI_ENABLE = 0
7628     // .. ==> 0XF80007AC[0:0] = 0x00000000U
7629     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
7630     // .. L0_SEL = 0
7631     // .. ==> 0XF80007AC[1:1] = 0x00000000U
7632     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7633     // .. L1_SEL = 0
7634     // .. ==> 0XF80007AC[2:2] = 0x00000000U
7635     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
7636     // .. L2_SEL = 0
7637     // .. ==> 0XF80007AC[4:3] = 0x00000000U
7638     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7639     // .. L3_SEL = 4
7640     // .. ==> 0XF80007AC[7:5] = 0x00000004U
7641     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
7642     // .. Speed = 0
7643     // .. ==> 0XF80007AC[8:8] = 0x00000000U
7644     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7645     // .. IO_Type = 1
7646     // .. ==> 0XF80007AC[11:9] = 0x00000001U
7647     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7648     // .. PULLUP = 0
7649     // .. ==> 0XF80007AC[12:12] = 0x00000000U
7650     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7651     // .. DisableRcvr = 0
7652     // .. ==> 0XF80007AC[13:13] = 0x00000000U
7653     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7654     // ..
7655     EMIT_MASKWRITE(0XF80007AC, 0x00003FFFU ,0x00000280U),
7656     // .. TRI_ENABLE = 0
7657     // .. ==> 0XF80007B0[0:0] = 0x00000000U
7658     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
7659     // .. L0_SEL = 0
7660     // .. ==> 0XF80007B0[1:1] = 0x00000000U
7661     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7662     // .. L1_SEL = 0
7663     // .. ==> 0XF80007B0[2:2] = 0x00000000U
7664     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
7665     // .. L2_SEL = 0
7666     // .. ==> 0XF80007B0[4:3] = 0x00000000U
7667     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7668     // .. L3_SEL = 4
7669     // .. ==> 0XF80007B0[7:5] = 0x00000004U
7670     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
7671     // .. Speed = 0
7672     // .. ==> 0XF80007B0[8:8] = 0x00000000U
7673     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7674     // .. IO_Type = 1
7675     // .. ==> 0XF80007B0[11:9] = 0x00000001U
7676     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7677     // .. PULLUP = 0
7678     // .. ==> 0XF80007B0[12:12] = 0x00000000U
7679     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7680     // .. DisableRcvr = 0
7681     // .. ==> 0XF80007B0[13:13] = 0x00000000U
7682     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7683     // ..
7684     EMIT_MASKWRITE(0XF80007B0, 0x00003FFFU ,0x00000280U),
7685     // .. TRI_ENABLE = 0
7686     // .. ==> 0XF80007B4[0:0] = 0x00000000U
7687     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
7688     // .. L0_SEL = 0
7689     // .. ==> 0XF80007B4[1:1] = 0x00000000U
7690     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7691     // .. L1_SEL = 0
7692     // .. ==> 0XF80007B4[2:2] = 0x00000000U
7693     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
7694     // .. L2_SEL = 0
7695     // .. ==> 0XF80007B4[4:3] = 0x00000000U
7696     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7697     // .. L3_SEL = 4
7698     // .. ==> 0XF80007B4[7:5] = 0x00000004U
7699     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
7700     // .. Speed = 0
7701     // .. ==> 0XF80007B4[8:8] = 0x00000000U
7702     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7703     // .. IO_Type = 1
7704     // .. ==> 0XF80007B4[11:9] = 0x00000001U
7705     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7706     // .. PULLUP = 0
7707     // .. ==> 0XF80007B4[12:12] = 0x00000000U
7708     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7709     // .. DisableRcvr = 0
7710     // .. ==> 0XF80007B4[13:13] = 0x00000000U
7711     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7712     // ..
7713     EMIT_MASKWRITE(0XF80007B4, 0x00003FFFU ,0x00000280U),
7714     // .. TRI_ENABLE = 0
7715     // .. ==> 0XF80007B8[0:0] = 0x00000000U
7716     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
7717     // .. L0_SEL = 0
7718     // .. ==> 0XF80007B8[1:1] = 0x00000000U
7719     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7720     // .. L1_SEL = 0
7721     // .. ==> 0XF80007B8[2:2] = 0x00000000U
7722     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
7723     // .. L2_SEL = 0
7724     // .. ==> 0XF80007B8[4:3] = 0x00000000U
7725     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7726     // .. L3_SEL = 0
7727     // .. ==> 0XF80007B8[7:5] = 0x00000000U
7728     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
7729     // .. Speed = 0
7730     // .. ==> 0XF80007B8[8:8] = 0x00000000U
7731     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7732     // .. IO_Type = 1
7733     // .. ==> 0XF80007B8[11:9] = 0x00000001U
7734     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7735     // .. PULLUP = 1
7736     // .. ==> 0XF80007B8[12:12] = 0x00000001U
7737     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
7738     // .. DisableRcvr = 0
7739     // .. ==> 0XF80007B8[13:13] = 0x00000000U
7740     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7741     // ..
7742     EMIT_MASKWRITE(0XF80007B8, 0x00003FFFU ,0x00001200U),
7743     // .. TRI_ENABLE = 0
7744     // .. ==> 0XF80007BC[0:0] = 0x00000000U
7745     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
7746     // .. L0_SEL = 0
7747     // .. ==> 0XF80007BC[1:1] = 0x00000000U
7748     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7749     // .. L1_SEL = 0
7750     // .. ==> 0XF80007BC[2:2] = 0x00000000U
7751     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
7752     // .. L2_SEL = 0
7753     // .. ==> 0XF80007BC[4:3] = 0x00000000U
7754     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7755     // .. L3_SEL = 0
7756     // .. ==> 0XF80007BC[7:5] = 0x00000000U
7757     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
7758     // .. Speed = 0
7759     // .. ==> 0XF80007BC[8:8] = 0x00000000U
7760     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7761     // .. IO_Type = 1
7762     // .. ==> 0XF80007BC[11:9] = 0x00000001U
7763     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7764     // .. PULLUP = 1
7765     // .. ==> 0XF80007BC[12:12] = 0x00000001U
7766     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
7767     // .. DisableRcvr = 0
7768     // .. ==> 0XF80007BC[13:13] = 0x00000000U
7769     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7770     // ..
7771     EMIT_MASKWRITE(0XF80007BC, 0x00003FFFU ,0x00001200U),
7772     // .. TRI_ENABLE = 0
7773     // .. ==> 0XF80007C0[0:0] = 0x00000000U
7774     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
7775     // .. L0_SEL = 0
7776     // .. ==> 0XF80007C0[1:1] = 0x00000000U
7777     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7778     // .. L1_SEL = 0
7779     // .. ==> 0XF80007C0[2:2] = 0x00000000U
7780     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
7781     // .. L2_SEL = 0
7782     // .. ==> 0XF80007C0[4:3] = 0x00000000U
7783     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7784     // .. L3_SEL = 7
7785     // .. ==> 0XF80007C0[7:5] = 0x00000007U
7786     // ..     ==> MASK : 0x000000E0U    VAL : 0x000000E0U
7787     // .. Speed = 0
7788     // .. ==> 0XF80007C0[8:8] = 0x00000000U
7789     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7790     // .. IO_Type = 1
7791     // .. ==> 0XF80007C0[11:9] = 0x00000001U
7792     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7793     // .. PULLUP = 0
7794     // .. ==> 0XF80007C0[12:12] = 0x00000000U
7795     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7796     // .. DisableRcvr = 0
7797     // .. ==> 0XF80007C0[13:13] = 0x00000000U
7798     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7799     // ..
7800     EMIT_MASKWRITE(0XF80007C0, 0x00003FFFU ,0x000002E0U),
7801     // .. TRI_ENABLE = 1
7802     // .. ==> 0XF80007C4[0:0] = 0x00000001U
7803     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
7804     // .. L0_SEL = 0
7805     // .. ==> 0XF80007C4[1:1] = 0x00000000U
7806     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7807     // .. L1_SEL = 0
7808     // .. ==> 0XF80007C4[2:2] = 0x00000000U
7809     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
7810     // .. L2_SEL = 0
7811     // .. ==> 0XF80007C4[4:3] = 0x00000000U
7812     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7813     // .. L3_SEL = 7
7814     // .. ==> 0XF80007C4[7:5] = 0x00000007U
7815     // ..     ==> MASK : 0x000000E0U    VAL : 0x000000E0U
7816     // .. Speed = 0
7817     // .. ==> 0XF80007C4[8:8] = 0x00000000U
7818     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7819     // .. IO_Type = 1
7820     // .. ==> 0XF80007C4[11:9] = 0x00000001U
7821     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7822     // .. PULLUP = 0
7823     // .. ==> 0XF80007C4[12:12] = 0x00000000U
7824     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7825     // .. DisableRcvr = 0
7826     // .. ==> 0XF80007C4[13:13] = 0x00000000U
7827     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7828     // ..
7829     EMIT_MASKWRITE(0XF80007C4, 0x00003FFFU ,0x000002E1U),
7830     // .. TRI_ENABLE = 0
7831     // .. ==> 0XF80007C8[0:0] = 0x00000000U
7832     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
7833     // .. L0_SEL = 0
7834     // .. ==> 0XF80007C8[1:1] = 0x00000000U
7835     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7836     // .. L1_SEL = 0
7837     // .. ==> 0XF80007C8[2:2] = 0x00000000U
7838     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
7839     // .. L2_SEL = 0
7840     // .. ==> 0XF80007C8[4:3] = 0x00000000U
7841     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7842     // .. L3_SEL = 2
7843     // .. ==> 0XF80007C8[7:5] = 0x00000002U
7844     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000040U
7845     // .. Speed = 0
7846     // .. ==> 0XF80007C8[8:8] = 0x00000000U
7847     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7848     // .. IO_Type = 1
7849     // .. ==> 0XF80007C8[11:9] = 0x00000001U
7850     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7851     // .. PULLUP = 1
7852     // .. ==> 0XF80007C8[12:12] = 0x00000001U
7853     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
7854     // .. DisableRcvr = 0
7855     // .. ==> 0XF80007C8[13:13] = 0x00000000U
7856     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7857     // ..
7858     EMIT_MASKWRITE(0XF80007C8, 0x00003FFFU ,0x00001240U),
7859     // .. TRI_ENABLE = 0
7860     // .. ==> 0XF80007CC[0:0] = 0x00000000U
7861     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
7862     // .. L0_SEL = 0
7863     // .. ==> 0XF80007CC[1:1] = 0x00000000U
7864     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7865     // .. L1_SEL = 0
7866     // .. ==> 0XF80007CC[2:2] = 0x00000000U
7867     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
7868     // .. L2_SEL = 0
7869     // .. ==> 0XF80007CC[4:3] = 0x00000000U
7870     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7871     // .. L3_SEL = 2
7872     // .. ==> 0XF80007CC[7:5] = 0x00000002U
7873     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000040U
7874     // .. Speed = 0
7875     // .. ==> 0XF80007CC[8:8] = 0x00000000U
7876     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7877     // .. IO_Type = 1
7878     // .. ==> 0XF80007CC[11:9] = 0x00000001U
7879     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7880     // .. PULLUP = 1
7881     // .. ==> 0XF80007CC[12:12] = 0x00000001U
7882     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
7883     // .. DisableRcvr = 0
7884     // .. ==> 0XF80007CC[13:13] = 0x00000000U
7885     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7886     // ..
7887     EMIT_MASKWRITE(0XF80007CC, 0x00003FFFU ,0x00001240U),
7888     // .. TRI_ENABLE = 0
7889     // .. ==> 0XF80007D0[0:0] = 0x00000000U
7890     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
7891     // .. L0_SEL = 0
7892     // .. ==> 0XF80007D0[1:1] = 0x00000000U
7893     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7894     // .. L1_SEL = 0
7895     // .. ==> 0XF80007D0[2:2] = 0x00000000U
7896     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
7897     // .. L2_SEL = 0
7898     // .. ==> 0XF80007D0[4:3] = 0x00000000U
7899     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7900     // .. L3_SEL = 4
7901     // .. ==> 0XF80007D0[7:5] = 0x00000004U
7902     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
7903     // .. Speed = 0
7904     // .. ==> 0XF80007D0[8:8] = 0x00000000U
7905     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7906     // .. IO_Type = 1
7907     // .. ==> 0XF80007D0[11:9] = 0x00000001U
7908     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7909     // .. PULLUP = 0
7910     // .. ==> 0XF80007D0[12:12] = 0x00000000U
7911     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7912     // .. DisableRcvr = 0
7913     // .. ==> 0XF80007D0[13:13] = 0x00000000U
7914     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7915     // ..
7916     EMIT_MASKWRITE(0XF80007D0, 0x00003FFFU ,0x00000280U),
7917     // .. TRI_ENABLE = 0
7918     // .. ==> 0XF80007D4[0:0] = 0x00000000U
7919     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
7920     // .. L0_SEL = 0
7921     // .. ==> 0XF80007D4[1:1] = 0x00000000U
7922     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7923     // .. L1_SEL = 0
7924     // .. ==> 0XF80007D4[2:2] = 0x00000000U
7925     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
7926     // .. L2_SEL = 0
7927     // .. ==> 0XF80007D4[4:3] = 0x00000000U
7928     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7929     // .. L3_SEL = 4
7930     // .. ==> 0XF80007D4[7:5] = 0x00000004U
7931     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
7932     // .. Speed = 0
7933     // .. ==> 0XF80007D4[8:8] = 0x00000000U
7934     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7935     // .. IO_Type = 1
7936     // .. ==> 0XF80007D4[11:9] = 0x00000001U
7937     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7938     // .. PULLUP = 0
7939     // .. ==> 0XF80007D4[12:12] = 0x00000000U
7940     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7941     // .. DisableRcvr = 0
7942     // .. ==> 0XF80007D4[13:13] = 0x00000000U
7943     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7944     // ..
7945     EMIT_MASKWRITE(0XF80007D4, 0x00003FFFU ,0x00000280U),
7946     // .. SDIO0_WP_SEL = 15
7947     // .. ==> 0XF8000830[5:0] = 0x0000000FU
7948     // ..     ==> MASK : 0x0000003FU    VAL : 0x0000000FU
7949     // .. SDIO0_CD_SEL = 14
7950     // .. ==> 0XF8000830[21:16] = 0x0000000EU
7951     // ..     ==> MASK : 0x003F0000U    VAL : 0x000E0000U
7952     // ..
7953     EMIT_MASKWRITE(0XF8000830, 0x003F003FU ,0x000E000FU),
7954     // .. FINISH: MIO PROGRAMMING
7955     // .. START: LOCK IT BACK
7956     // .. LOCK_KEY = 0X767B
7957     // .. ==> 0XF8000004[15:0] = 0x0000767BU
7958     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000767BU
7959     // ..
7960     EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU),
7961     // .. FINISH: LOCK IT BACK
7962     // FINISH: top
7963     //
7964     EMIT_EXIT(),
7965 
7966     //
7967 };
7968 
7969 unsigned long ps7_peripherals_init_data_2_0[] = {
7970     // START: top
7971     // .. START: SLCR SETTINGS
7972     // .. UNLOCK_KEY = 0XDF0D
7973     // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
7974     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000DF0DU
7975     // ..
7976     EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU),
7977     // .. FINISH: SLCR SETTINGS
7978     // .. START: DDR TERM/IBUF_DISABLE_MODE SETTINGS
7979     // .. IBUF_DISABLE_MODE = 0x1
7980     // .. ==> 0XF8000B48[7:7] = 0x00000001U
7981     // ..     ==> MASK : 0x00000080U    VAL : 0x00000080U
7982     // .. TERM_DISABLE_MODE = 0x1
7983     // .. ==> 0XF8000B48[8:8] = 0x00000001U
7984     // ..     ==> MASK : 0x00000100U    VAL : 0x00000100U
7985     // ..
7986     EMIT_MASKWRITE(0XF8000B48, 0x00000180U ,0x00000180U),
7987     // .. IBUF_DISABLE_MODE = 0x1
7988     // .. ==> 0XF8000B4C[7:7] = 0x00000001U
7989     // ..     ==> MASK : 0x00000080U    VAL : 0x00000080U
7990     // .. TERM_DISABLE_MODE = 0x1
7991     // .. ==> 0XF8000B4C[8:8] = 0x00000001U
7992     // ..     ==> MASK : 0x00000100U    VAL : 0x00000100U
7993     // ..
7994     EMIT_MASKWRITE(0XF8000B4C, 0x00000180U ,0x00000180U),
7995     // .. IBUF_DISABLE_MODE = 0x1
7996     // .. ==> 0XF8000B50[7:7] = 0x00000001U
7997     // ..     ==> MASK : 0x00000080U    VAL : 0x00000080U
7998     // .. TERM_DISABLE_MODE = 0x1
7999     // .. ==> 0XF8000B50[8:8] = 0x00000001U
8000     // ..     ==> MASK : 0x00000100U    VAL : 0x00000100U
8001     // ..
8002     EMIT_MASKWRITE(0XF8000B50, 0x00000180U ,0x00000180U),
8003     // .. IBUF_DISABLE_MODE = 0x1
8004     // .. ==> 0XF8000B54[7:7] = 0x00000001U
8005     // ..     ==> MASK : 0x00000080U    VAL : 0x00000080U
8006     // .. TERM_DISABLE_MODE = 0x1
8007     // .. ==> 0XF8000B54[8:8] = 0x00000001U
8008     // ..     ==> MASK : 0x00000100U    VAL : 0x00000100U
8009     // ..
8010     EMIT_MASKWRITE(0XF8000B54, 0x00000180U ,0x00000180U),
8011     // .. FINISH: DDR TERM/IBUF_DISABLE_MODE SETTINGS
8012     // .. START: LOCK IT BACK
8013     // .. LOCK_KEY = 0X767B
8014     // .. ==> 0XF8000004[15:0] = 0x0000767BU
8015     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000767BU
8016     // ..
8017     EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU),
8018     // .. FINISH: LOCK IT BACK
8019     // .. START: SRAM/NOR SET OPMODE
8020     // .. FINISH: SRAM/NOR SET OPMODE
8021     // .. START: UART REGISTERS
8022     // .. BDIV = 0x6
8023     // .. ==> 0XE0001034[7:0] = 0x00000006U
8024     // ..     ==> MASK : 0x000000FFU    VAL : 0x00000006U
8025     // ..
8026     EMIT_MASKWRITE(0XE0001034, 0x000000FFU ,0x00000006U),
8027     // .. CD = 0x3e
8028     // .. ==> 0XE0001018[15:0] = 0x0000003EU
8029     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000003EU
8030     // ..
8031     EMIT_MASKWRITE(0XE0001018, 0x0000FFFFU ,0x0000003EU),
8032     // .. STPBRK = 0x0
8033     // .. ==> 0XE0001000[8:8] = 0x00000000U
8034     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
8035     // .. STTBRK = 0x0
8036     // .. ==> 0XE0001000[7:7] = 0x00000000U
8037     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
8038     // .. RSTTO = 0x0
8039     // .. ==> 0XE0001000[6:6] = 0x00000000U
8040     // ..     ==> MASK : 0x00000040U    VAL : 0x00000000U
8041     // .. TXDIS = 0x0
8042     // .. ==> 0XE0001000[5:5] = 0x00000000U
8043     // ..     ==> MASK : 0x00000020U    VAL : 0x00000000U
8044     // .. TXEN = 0x1
8045     // .. ==> 0XE0001000[4:4] = 0x00000001U
8046     // ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
8047     // .. RXDIS = 0x0
8048     // .. ==> 0XE0001000[3:3] = 0x00000000U
8049     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
8050     // .. RXEN = 0x1
8051     // .. ==> 0XE0001000[2:2] = 0x00000001U
8052     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
8053     // .. TXRES = 0x1
8054     // .. ==> 0XE0001000[1:1] = 0x00000001U
8055     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
8056     // .. RXRES = 0x1
8057     // .. ==> 0XE0001000[0:0] = 0x00000001U
8058     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
8059     // ..
8060     EMIT_MASKWRITE(0XE0001000, 0x000001FFU ,0x00000017U),
8061     // .. IRMODE = 0x0
8062     // .. ==> 0XE0001004[11:11] = 0x00000000U
8063     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
8064     // .. UCLKEN = 0x0
8065     // .. ==> 0XE0001004[10:10] = 0x00000000U
8066     // ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
8067     // .. CHMODE = 0x0
8068     // .. ==> 0XE0001004[9:8] = 0x00000000U
8069     // ..     ==> MASK : 0x00000300U    VAL : 0x00000000U
8070     // .. NBSTOP = 0x0
8071     // .. ==> 0XE0001004[7:6] = 0x00000000U
8072     // ..     ==> MASK : 0x000000C0U    VAL : 0x00000000U
8073     // .. PAR = 0x4
8074     // .. ==> 0XE0001004[5:3] = 0x00000004U
8075     // ..     ==> MASK : 0x00000038U    VAL : 0x00000020U
8076     // .. CHRL = 0x0
8077     // .. ==> 0XE0001004[2:1] = 0x00000000U
8078     // ..     ==> MASK : 0x00000006U    VAL : 0x00000000U
8079     // .. CLKS = 0x0
8080     // .. ==> 0XE0001004[0:0] = 0x00000000U
8081     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
8082     // ..
8083     EMIT_MASKWRITE(0XE0001004, 0x00000FFFU ,0x00000020U),
8084     // .. FINISH: UART REGISTERS
8085     // .. START: QSPI REGISTERS
8086     // .. Holdb_dr = 1
8087     // .. ==> 0XE000D000[19:19] = 0x00000001U
8088     // ..     ==> MASK : 0x00080000U    VAL : 0x00080000U
8089     // ..
8090     EMIT_MASKWRITE(0XE000D000, 0x00080000U ,0x00080000U),
8091     // .. FINISH: QSPI REGISTERS
8092     // .. START: PL POWER ON RESET REGISTERS
8093     // .. PCFG_POR_CNT_4K = 0
8094     // .. ==> 0XF8007000[29:29] = 0x00000000U
8095     // ..     ==> MASK : 0x20000000U    VAL : 0x00000000U
8096     // ..
8097     EMIT_MASKWRITE(0XF8007000, 0x20000000U ,0x00000000U),
8098     // .. FINISH: PL POWER ON RESET REGISTERS
8099     // .. START: SMC TIMING CALCULATION REGISTER UPDATE
8100     // .. .. START: NAND SET CYCLE
8101     // .. .. FINISH: NAND SET CYCLE
8102     // .. .. START: OPMODE
8103     // .. .. FINISH: OPMODE
8104     // .. .. START: DIRECT COMMAND
8105     // .. .. FINISH: DIRECT COMMAND
8106     // .. .. START: SRAM/NOR CS0 SET CYCLE
8107     // .. .. FINISH: SRAM/NOR CS0 SET CYCLE
8108     // .. .. START: DIRECT COMMAND
8109     // .. .. FINISH: DIRECT COMMAND
8110     // .. .. START: NOR CS0 BASE ADDRESS
8111     // .. .. FINISH: NOR CS0 BASE ADDRESS
8112     // .. .. START: SRAM/NOR CS1 SET CYCLE
8113     // .. .. FINISH: SRAM/NOR CS1 SET CYCLE
8114     // .. .. START: DIRECT COMMAND
8115     // .. .. FINISH: DIRECT COMMAND
8116     // .. .. START: NOR CS1 BASE ADDRESS
8117     // .. .. FINISH: NOR CS1 BASE ADDRESS
8118     // .. .. START: USB RESET
8119     // .. .. .. START: USB0 RESET
8120     // .. .. .. .. START: DIR MODE BANK 0
8121     // .. .. .. .. DIRECTION_0 = 0x80
8122     // .. .. .. .. ==> 0XE000A204[31:0] = 0x00000080U
8123     // .. .. .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0x00000080U
8124     // .. .. .. ..
8125     EMIT_MASKWRITE(0XE000A204, 0xFFFFFFFFU ,0x00000080U),
8126     // .. .. .. .. FINISH: DIR MODE BANK 0
8127     // .. .. .. .. START: DIR MODE BANK 1
8128     // .. .. .. .. FINISH: DIR MODE BANK 1
8129     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
8130     // .. .. .. .. MASK_0_LSW = 0xff7f
8131     // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000FF7FU
8132     // .. .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xFF7F0000U
8133     // .. .. .. .. DATA_0_LSW = 0x80
8134     // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000080U
8135     // .. .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000080U
8136     // .. .. .. ..
8137     EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xFF7F0080U),
8138     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
8139     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
8140     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
8141     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
8142     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
8143     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
8144     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
8145     // .. .. .. .. START: OUTPUT ENABLE BANK 0
8146     // .. .. .. .. OP_ENABLE_0 = 0x80
8147     // .. .. .. .. ==> 0XE000A208[31:0] = 0x00000080U
8148     // .. .. .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0x00000080U
8149     // .. .. .. ..
8150     EMIT_MASKWRITE(0XE000A208, 0xFFFFFFFFU ,0x00000080U),
8151     // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0
8152     // .. .. .. .. START: OUTPUT ENABLE BANK 1
8153     // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1
8154     // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
8155     // .. .. .. .. MASK_0_LSW = 0xff7f
8156     // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000FF7FU
8157     // .. .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xFF7F0000U
8158     // .. .. .. .. DATA_0_LSW = 0x0
8159     // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000000U
8160     // .. .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000000U
8161     // .. .. .. ..
8162     EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xFF7F0000U),
8163     // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
8164     // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
8165     // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
8166     // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
8167     // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
8168     // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
8169     // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
8170     // .. .. .. .. START: ADD 1 MS DELAY
8171     // .. .. .. ..
8172     EMIT_MASKDELAY(0XF8F00200, 1),
8173     // .. .. .. .. FINISH: ADD 1 MS DELAY
8174     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
8175     // .. .. .. .. MASK_0_LSW = 0xff7f
8176     // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000FF7FU
8177     // .. .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xFF7F0000U
8178     // .. .. .. .. DATA_0_LSW = 0x80
8179     // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000080U
8180     // .. .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000080U
8181     // .. .. .. ..
8182     EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xFF7F0080U),
8183     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
8184     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
8185     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
8186     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
8187     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
8188     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
8189     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
8190     // .. .. .. FINISH: USB0 RESET
8191     // .. .. .. START: USB1 RESET
8192     // .. .. .. .. START: DIR MODE BANK 0
8193     // .. .. .. .. FINISH: DIR MODE BANK 0
8194     // .. .. .. .. START: DIR MODE BANK 1
8195     // .. .. .. .. FINISH: DIR MODE BANK 1
8196     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
8197     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
8198     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
8199     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
8200     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
8201     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
8202     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
8203     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
8204     // .. .. .. .. START: OUTPUT ENABLE BANK 0
8205     // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0
8206     // .. .. .. .. START: OUTPUT ENABLE BANK 1
8207     // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1
8208     // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
8209     // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
8210     // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
8211     // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
8212     // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
8213     // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
8214     // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
8215     // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
8216     // .. .. .. .. START: ADD 1 MS DELAY
8217     // .. .. .. ..
8218     EMIT_MASKDELAY(0XF8F00200, 1),
8219     // .. .. .. .. FINISH: ADD 1 MS DELAY
8220     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
8221     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
8222     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
8223     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
8224     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
8225     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
8226     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
8227     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
8228     // .. .. .. FINISH: USB1 RESET
8229     // .. .. FINISH: USB RESET
8230     // .. .. START: ENET RESET
8231     // .. .. .. START: ENET0 RESET
8232     // .. .. .. .. START: DIR MODE BANK 0
8233     // .. .. .. .. FINISH: DIR MODE BANK 0
8234     // .. .. .. .. START: DIR MODE BANK 1
8235     // .. .. .. .. DIRECTION_1 = 0x8000
8236     // .. .. .. .. ==> 0XE000A244[21:0] = 0x00008000U
8237     // .. .. .. ..     ==> MASK : 0x003FFFFFU    VAL : 0x00008000U
8238     // .. .. .. ..
8239     EMIT_MASKWRITE(0XE000A244, 0x003FFFFFU ,0x00008000U),
8240     // .. .. .. .. FINISH: DIR MODE BANK 1
8241     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
8242     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
8243     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
8244     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
8245     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
8246     // .. .. .. .. MASK_1_LSW = 0x7fff
8247     // .. .. .. .. ==> 0XE000A008[31:16] = 0x00007FFFU
8248     // .. .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0x7FFF0000U
8249     // .. .. .. .. DATA_1_LSW = 0x8000
8250     // .. .. .. .. ==> 0XE000A008[15:0] = 0x00008000U
8251     // .. .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00008000U
8252     // .. .. .. ..
8253     EMIT_MASKWRITE(0XE000A008, 0xFFFFFFFFU ,0x7FFF8000U),
8254     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
8255     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
8256     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
8257     // .. .. .. .. START: OUTPUT ENABLE BANK 0
8258     // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0
8259     // .. .. .. .. START: OUTPUT ENABLE BANK 1
8260     // .. .. .. .. OP_ENABLE_1 = 0x8000
8261     // .. .. .. .. ==> 0XE000A248[21:0] = 0x00008000U
8262     // .. .. .. ..     ==> MASK : 0x003FFFFFU    VAL : 0x00008000U
8263     // .. .. .. ..
8264     EMIT_MASKWRITE(0XE000A248, 0x003FFFFFU ,0x00008000U),
8265     // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1
8266     // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
8267     // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
8268     // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
8269     // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
8270     // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
8271     // .. .. .. .. MASK_1_LSW = 0x7fff
8272     // .. .. .. .. ==> 0XE000A008[31:16] = 0x00007FFFU
8273     // .. .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0x7FFF0000U
8274     // .. .. .. .. DATA_1_LSW = 0x0
8275     // .. .. .. .. ==> 0XE000A008[15:0] = 0x00000000U
8276     // .. .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000000U
8277     // .. .. .. ..
8278     EMIT_MASKWRITE(0XE000A008, 0xFFFFFFFFU ,0x7FFF0000U),
8279     // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
8280     // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
8281     // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
8282     // .. .. .. .. START: ADD 1 MS DELAY
8283     // .. .. .. ..
8284     EMIT_MASKDELAY(0XF8F00200, 1),
8285     // .. .. .. .. FINISH: ADD 1 MS DELAY
8286     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
8287     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
8288     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
8289     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
8290     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
8291     // .. .. .. .. MASK_1_LSW = 0x7fff
8292     // .. .. .. .. ==> 0XE000A008[31:16] = 0x00007FFFU
8293     // .. .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0x7FFF0000U
8294     // .. .. .. .. DATA_1_LSW = 0x8000
8295     // .. .. .. .. ==> 0XE000A008[15:0] = 0x00008000U
8296     // .. .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00008000U
8297     // .. .. .. ..
8298     EMIT_MASKWRITE(0XE000A008, 0xFFFFFFFFU ,0x7FFF8000U),
8299     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
8300     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
8301     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
8302     // .. .. .. FINISH: ENET0 RESET
8303     // .. .. .. START: ENET1 RESET
8304     // .. .. .. .. START: DIR MODE BANK 0
8305     // .. .. .. .. FINISH: DIR MODE BANK 0
8306     // .. .. .. .. START: DIR MODE BANK 1
8307     // .. .. .. .. FINISH: DIR MODE BANK 1
8308     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
8309     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
8310     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
8311     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
8312     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
8313     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
8314     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
8315     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
8316     // .. .. .. .. START: OUTPUT ENABLE BANK 0
8317     // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0
8318     // .. .. .. .. START: OUTPUT ENABLE BANK 1
8319     // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1
8320     // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
8321     // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
8322     // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
8323     // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
8324     // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
8325     // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
8326     // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
8327     // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
8328     // .. .. .. .. START: ADD 1 MS DELAY
8329     // .. .. .. ..
8330     EMIT_MASKDELAY(0XF8F00200, 1),
8331     // .. .. .. .. FINISH: ADD 1 MS DELAY
8332     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
8333     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
8334     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
8335     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
8336     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
8337     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
8338     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
8339     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
8340     // .. .. .. FINISH: ENET1 RESET
8341     // .. .. FINISH: ENET RESET
8342     // .. .. START: I2C RESET
8343     // .. .. .. START: I2C0 RESET
8344     // .. .. .. .. START: DIR MODE GPIO BANK0
8345     // .. .. .. .. FINISH: DIR MODE GPIO BANK0
8346     // .. .. .. .. START: DIR MODE GPIO BANK1
8347     // .. .. .. .. DIRECTION_1 = 0x4000
8348     // .. .. .. .. ==> 0XE000A244[21:0] = 0x00004000U
8349     // .. .. .. ..     ==> MASK : 0x003FFFFFU    VAL : 0x00004000U
8350     // .. .. .. ..
8351     EMIT_MASKWRITE(0XE000A244, 0x003FFFFFU ,0x00004000U),
8352     // .. .. .. .. FINISH: DIR MODE GPIO BANK1
8353     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
8354     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
8355     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
8356     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
8357     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
8358     // .. .. .. .. MASK_1_LSW = 0xbfff
8359     // .. .. .. .. ==> 0XE000A008[31:16] = 0x0000BFFFU
8360     // .. .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xBFFF0000U
8361     // .. .. .. .. DATA_1_LSW = 0x4000
8362     // .. .. .. .. ==> 0XE000A008[15:0] = 0x00004000U
8363     // .. .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00004000U
8364     // .. .. .. ..
8365     EMIT_MASKWRITE(0XE000A008, 0xFFFFFFFFU ,0xBFFF4000U),
8366     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
8367     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
8368     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
8369     // .. .. .. .. START: OUTPUT ENABLE
8370     // .. .. .. .. FINISH: OUTPUT ENABLE
8371     // .. .. .. .. START: OUTPUT ENABLE
8372     // .. .. .. .. OP_ENABLE_1 = 0x4000
8373     // .. .. .. .. ==> 0XE000A248[21:0] = 0x00004000U
8374     // .. .. .. ..     ==> MASK : 0x003FFFFFU    VAL : 0x00004000U
8375     // .. .. .. ..
8376     EMIT_MASKWRITE(0XE000A248, 0x003FFFFFU ,0x00004000U),
8377     // .. .. .. .. FINISH: OUTPUT ENABLE
8378     // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
8379     // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
8380     // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
8381     // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
8382     // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
8383     // .. .. .. .. MASK_1_LSW = 0xbfff
8384     // .. .. .. .. ==> 0XE000A008[31:16] = 0x0000BFFFU
8385     // .. .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xBFFF0000U
8386     // .. .. .. .. DATA_1_LSW = 0x0
8387     // .. .. .. .. ==> 0XE000A008[15:0] = 0x00000000U
8388     // .. .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000000U
8389     // .. .. .. ..
8390     EMIT_MASKWRITE(0XE000A008, 0xFFFFFFFFU ,0xBFFF0000U),
8391     // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
8392     // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
8393     // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
8394     // .. .. .. .. START: ADD 1 MS DELAY
8395     // .. .. .. ..
8396     EMIT_MASKDELAY(0XF8F00200, 1),
8397     // .. .. .. .. FINISH: ADD 1 MS DELAY
8398     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
8399     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
8400     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
8401     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
8402     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
8403     // .. .. .. .. MASK_1_LSW = 0xbfff
8404     // .. .. .. .. ==> 0XE000A008[31:16] = 0x0000BFFFU
8405     // .. .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xBFFF0000U
8406     // .. .. .. .. DATA_1_LSW = 0x4000
8407     // .. .. .. .. ==> 0XE000A008[15:0] = 0x00004000U
8408     // .. .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00004000U
8409     // .. .. .. ..
8410     EMIT_MASKWRITE(0XE000A008, 0xFFFFFFFFU ,0xBFFF4000U),
8411     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
8412     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
8413     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
8414     // .. .. .. FINISH: I2C0 RESET
8415     // .. .. .. START: I2C1 RESET
8416     // .. .. .. .. START: DIR MODE GPIO BANK0
8417     // .. .. .. .. FINISH: DIR MODE GPIO BANK0
8418     // .. .. .. .. START: DIR MODE GPIO BANK1
8419     // .. .. .. .. FINISH: DIR MODE GPIO BANK1
8420     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
8421     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
8422     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
8423     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
8424     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
8425     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
8426     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
8427     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
8428     // .. .. .. .. START: OUTPUT ENABLE
8429     // .. .. .. .. FINISH: OUTPUT ENABLE
8430     // .. .. .. .. START: OUTPUT ENABLE
8431     // .. .. .. .. FINISH: OUTPUT ENABLE
8432     // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
8433     // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
8434     // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
8435     // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
8436     // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
8437     // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
8438     // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
8439     // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
8440     // .. .. .. .. START: ADD 1 MS DELAY
8441     // .. .. .. ..
8442     EMIT_MASKDELAY(0XF8F00200, 1),
8443     // .. .. .. .. FINISH: ADD 1 MS DELAY
8444     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
8445     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
8446     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
8447     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
8448     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
8449     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
8450     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
8451     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
8452     // .. .. .. FINISH: I2C1 RESET
8453     // .. .. FINISH: I2C RESET
8454     // .. .. START: NOR CHIP SELECT
8455     // .. .. .. START: DIR MODE BANK 0
8456     // .. .. .. FINISH: DIR MODE BANK 0
8457     // .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
8458     // .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
8459     // .. .. .. START: OUTPUT ENABLE BANK 0
8460     // .. .. .. FINISH: OUTPUT ENABLE BANK 0
8461     // .. .. FINISH: NOR CHIP SELECT
8462     // .. FINISH: SMC TIMING CALCULATION REGISTER UPDATE
8463     // FINISH: top
8464     //
8465     EMIT_EXIT(),
8466 
8467     //
8468 };
8469 
8470 unsigned long ps7_post_config_2_0[] = {
8471     // START: top
8472     // .. START: SLCR SETTINGS
8473     // .. UNLOCK_KEY = 0XDF0D
8474     // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
8475     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000DF0DU
8476     // ..
8477     EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU),
8478     // .. FINISH: SLCR SETTINGS
8479     // .. START: ENABLING LEVEL SHIFTER
8480     // .. USER_INP_ICT_EN_0 = 3
8481     // .. ==> 0XF8000900[1:0] = 0x00000003U
8482     // ..     ==> MASK : 0x00000003U    VAL : 0x00000003U
8483     // .. USER_INP_ICT_EN_1 = 3
8484     // .. ==> 0XF8000900[3:2] = 0x00000003U
8485     // ..     ==> MASK : 0x0000000CU    VAL : 0x0000000CU
8486     // ..
8487     EMIT_MASKWRITE(0XF8000900, 0x0000000FU ,0x0000000FU),
8488     // .. FINISH: ENABLING LEVEL SHIFTER
8489     // .. START: FPGA RESETS TO 0
8490     // .. reserved_3 = 0
8491     // .. ==> 0XF8000240[31:25] = 0x00000000U
8492     // ..     ==> MASK : 0xFE000000U    VAL : 0x00000000U
8493     // .. FPGA_ACP_RST = 0
8494     // .. ==> 0XF8000240[24:24] = 0x00000000U
8495     // ..     ==> MASK : 0x01000000U    VAL : 0x00000000U
8496     // .. FPGA_AXDS3_RST = 0
8497     // .. ==> 0XF8000240[23:23] = 0x00000000U
8498     // ..     ==> MASK : 0x00800000U    VAL : 0x00000000U
8499     // .. FPGA_AXDS2_RST = 0
8500     // .. ==> 0XF8000240[22:22] = 0x00000000U
8501     // ..     ==> MASK : 0x00400000U    VAL : 0x00000000U
8502     // .. FPGA_AXDS1_RST = 0
8503     // .. ==> 0XF8000240[21:21] = 0x00000000U
8504     // ..     ==> MASK : 0x00200000U    VAL : 0x00000000U
8505     // .. FPGA_AXDS0_RST = 0
8506     // .. ==> 0XF8000240[20:20] = 0x00000000U
8507     // ..     ==> MASK : 0x00100000U    VAL : 0x00000000U
8508     // .. reserved_2 = 0
8509     // .. ==> 0XF8000240[19:18] = 0x00000000U
8510     // ..     ==> MASK : 0x000C0000U    VAL : 0x00000000U
8511     // .. FSSW1_FPGA_RST = 0
8512     // .. ==> 0XF8000240[17:17] = 0x00000000U
8513     // ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
8514     // .. FSSW0_FPGA_RST = 0
8515     // .. ==> 0XF8000240[16:16] = 0x00000000U
8516     // ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
8517     // .. reserved_1 = 0
8518     // .. ==> 0XF8000240[15:14] = 0x00000000U
8519     // ..     ==> MASK : 0x0000C000U    VAL : 0x00000000U
8520     // .. FPGA_FMSW1_RST = 0
8521     // .. ==> 0XF8000240[13:13] = 0x00000000U
8522     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
8523     // .. FPGA_FMSW0_RST = 0
8524     // .. ==> 0XF8000240[12:12] = 0x00000000U
8525     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
8526     // .. FPGA_DMA3_RST = 0
8527     // .. ==> 0XF8000240[11:11] = 0x00000000U
8528     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
8529     // .. FPGA_DMA2_RST = 0
8530     // .. ==> 0XF8000240[10:10] = 0x00000000U
8531     // ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
8532     // .. FPGA_DMA1_RST = 0
8533     // .. ==> 0XF8000240[9:9] = 0x00000000U
8534     // ..     ==> MASK : 0x00000200U    VAL : 0x00000000U
8535     // .. FPGA_DMA0_RST = 0
8536     // .. ==> 0XF8000240[8:8] = 0x00000000U
8537     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
8538     // .. reserved = 0
8539     // .. ==> 0XF8000240[7:4] = 0x00000000U
8540     // ..     ==> MASK : 0x000000F0U    VAL : 0x00000000U
8541     // .. FPGA3_OUT_RST = 0
8542     // .. ==> 0XF8000240[3:3] = 0x00000000U
8543     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
8544     // .. FPGA2_OUT_RST = 0
8545     // .. ==> 0XF8000240[2:2] = 0x00000000U
8546     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
8547     // .. FPGA1_OUT_RST = 0
8548     // .. ==> 0XF8000240[1:1] = 0x00000000U
8549     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
8550     // .. FPGA0_OUT_RST = 0
8551     // .. ==> 0XF8000240[0:0] = 0x00000000U
8552     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
8553     // ..
8554     EMIT_MASKWRITE(0XF8000240, 0xFFFFFFFFU ,0x00000000U),
8555     // .. FINISH: FPGA RESETS TO 0
8556     // .. START: AFI REGISTERS
8557     // .. .. START: AFI0 REGISTERS
8558     // .. .. FINISH: AFI0 REGISTERS
8559     // .. .. START: AFI1 REGISTERS
8560     // .. .. FINISH: AFI1 REGISTERS
8561     // .. .. START: AFI2 REGISTERS
8562     // .. .. FINISH: AFI2 REGISTERS
8563     // .. .. START: AFI3 REGISTERS
8564     // .. .. FINISH: AFI3 REGISTERS
8565     // .. FINISH: AFI REGISTERS
8566     // .. START: LOCK IT BACK
8567     // .. LOCK_KEY = 0X767B
8568     // .. ==> 0XF8000004[15:0] = 0x0000767BU
8569     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000767BU
8570     // ..
8571     EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU),
8572     // .. FINISH: LOCK IT BACK
8573     // FINISH: top
8574     //
8575     EMIT_EXIT(),
8576 
8577     //
8578 };
8579 
8580 unsigned long ps7_debug_2_0[] = {
8581     // START: top
8582     // .. START: CROSS TRIGGER CONFIGURATIONS
8583     // .. .. START: UNLOCKING CTI REGISTERS
8584     // .. .. KEY = 0XC5ACCE55
8585     // .. .. ==> 0XF8898FB0[31:0] = 0xC5ACCE55U
8586     // .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0xC5ACCE55U
8587     // .. ..
8588     EMIT_MASKWRITE(0XF8898FB0, 0xFFFFFFFFU ,0xC5ACCE55U),
8589     // .. .. KEY = 0XC5ACCE55
8590     // .. .. ==> 0XF8899FB0[31:0] = 0xC5ACCE55U
8591     // .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0xC5ACCE55U
8592     // .. ..
8593     EMIT_MASKWRITE(0XF8899FB0, 0xFFFFFFFFU ,0xC5ACCE55U),
8594     // .. .. KEY = 0XC5ACCE55
8595     // .. .. ==> 0XF8809FB0[31:0] = 0xC5ACCE55U
8596     // .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0xC5ACCE55U
8597     // .. ..
8598     EMIT_MASKWRITE(0XF8809FB0, 0xFFFFFFFFU ,0xC5ACCE55U),
8599     // .. .. FINISH: UNLOCKING CTI REGISTERS
8600     // .. .. START: ENABLING CTI MODULES AND CHANNELS
8601     // .. .. FINISH: ENABLING CTI MODULES AND CHANNELS
8602     // .. .. START: MAPPING CPU0, CPU1 AND FTM EVENTS TO CTM CHANNELS
8603     // .. .. FINISH: MAPPING CPU0, CPU1 AND FTM EVENTS TO CTM CHANNELS
8604     // .. FINISH: CROSS TRIGGER CONFIGURATIONS
8605     // FINISH: top
8606     //
8607     EMIT_EXIT(),
8608 
8609     //
8610 };
8611 
8612 unsigned long ps7_pll_init_data_1_0[] = {
8613     // START: top
8614     // .. START: SLCR SETTINGS
8615     // .. UNLOCK_KEY = 0XDF0D
8616     // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
8617     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000DF0DU
8618     // ..
8619     EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU),
8620     // .. FINISH: SLCR SETTINGS
8621     // .. START: PLL SLCR REGISTERS
8622     // .. .. START: ARM PLL INIT
8623     // .. .. PLL_RES = 0x2
8624     // .. .. ==> 0XF8000110[7:4] = 0x00000002U
8625     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000020U
8626     // .. .. PLL_CP = 0x2
8627     // .. .. ==> 0XF8000110[11:8] = 0x00000002U
8628     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000200U
8629     // .. .. LOCK_CNT = 0xfa
8630     // .. .. ==> 0XF8000110[21:12] = 0x000000FAU
8631     // .. ..     ==> MASK : 0x003FF000U    VAL : 0x000FA000U
8632     // .. ..
8633     EMIT_MASKWRITE(0XF8000110, 0x003FFFF0U ,0x000FA220U),
8634     // .. .. .. START: UPDATE FB_DIV
8635     // .. .. .. PLL_FDIV = 0x28
8636     // .. .. .. ==> 0XF8000100[18:12] = 0x00000028U
8637     // .. .. ..     ==> MASK : 0x0007F000U    VAL : 0x00028000U
8638     // .. .. ..
8639     EMIT_MASKWRITE(0XF8000100, 0x0007F000U ,0x00028000U),
8640     // .. .. .. FINISH: UPDATE FB_DIV
8641     // .. .. .. START: BY PASS PLL
8642     // .. .. .. PLL_BYPASS_FORCE = 1
8643     // .. .. .. ==> 0XF8000100[4:4] = 0x00000001U
8644     // .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
8645     // .. .. ..
8646     EMIT_MASKWRITE(0XF8000100, 0x00000010U ,0x00000010U),
8647     // .. .. .. FINISH: BY PASS PLL
8648     // .. .. .. START: ASSERT RESET
8649     // .. .. .. PLL_RESET = 1
8650     // .. .. .. ==> 0XF8000100[0:0] = 0x00000001U
8651     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
8652     // .. .. ..
8653     EMIT_MASKWRITE(0XF8000100, 0x00000001U ,0x00000001U),
8654     // .. .. .. FINISH: ASSERT RESET
8655     // .. .. .. START: DEASSERT RESET
8656     // .. .. .. PLL_RESET = 0
8657     // .. .. .. ==> 0XF8000100[0:0] = 0x00000000U
8658     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
8659     // .. .. ..
8660     EMIT_MASKWRITE(0XF8000100, 0x00000001U ,0x00000000U),
8661     // .. .. .. FINISH: DEASSERT RESET
8662     // .. .. .. START: CHECK PLL STATUS
8663     // .. .. .. ARM_PLL_LOCK = 1
8664     // .. .. .. ==> 0XF800010C[0:0] = 0x00000001U
8665     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
8666     // .. .. ..
8667     EMIT_MASKPOLL(0XF800010C, 0x00000001U),
8668     // .. .. .. FINISH: CHECK PLL STATUS
8669     // .. .. .. START: REMOVE PLL BY PASS
8670     // .. .. .. PLL_BYPASS_FORCE = 0
8671     // .. .. .. ==> 0XF8000100[4:4] = 0x00000000U
8672     // .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
8673     // .. .. ..
8674     EMIT_MASKWRITE(0XF8000100, 0x00000010U ,0x00000000U),
8675     // .. .. .. FINISH: REMOVE PLL BY PASS
8676     // .. .. .. SRCSEL = 0x0
8677     // .. .. .. ==> 0XF8000120[5:4] = 0x00000000U
8678     // .. .. ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
8679     // .. .. .. DIVISOR = 0x2
8680     // .. .. .. ==> 0XF8000120[13:8] = 0x00000002U
8681     // .. .. ..     ==> MASK : 0x00003F00U    VAL : 0x00000200U
8682     // .. .. .. CPU_6OR4XCLKACT = 0x1
8683     // .. .. .. ==> 0XF8000120[24:24] = 0x00000001U
8684     // .. .. ..     ==> MASK : 0x01000000U    VAL : 0x01000000U
8685     // .. .. .. CPU_3OR2XCLKACT = 0x1
8686     // .. .. .. ==> 0XF8000120[25:25] = 0x00000001U
8687     // .. .. ..     ==> MASK : 0x02000000U    VAL : 0x02000000U
8688     // .. .. .. CPU_2XCLKACT = 0x1
8689     // .. .. .. ==> 0XF8000120[26:26] = 0x00000001U
8690     // .. .. ..     ==> MASK : 0x04000000U    VAL : 0x04000000U
8691     // .. .. .. CPU_1XCLKACT = 0x1
8692     // .. .. .. ==> 0XF8000120[27:27] = 0x00000001U
8693     // .. .. ..     ==> MASK : 0x08000000U    VAL : 0x08000000U
8694     // .. .. .. CPU_PERI_CLKACT = 0x1
8695     // .. .. .. ==> 0XF8000120[28:28] = 0x00000001U
8696     // .. .. ..     ==> MASK : 0x10000000U    VAL : 0x10000000U
8697     // .. .. ..
8698     EMIT_MASKWRITE(0XF8000120, 0x1F003F30U ,0x1F000200U),
8699     // .. .. FINISH: ARM PLL INIT
8700     // .. .. START: DDR PLL INIT
8701     // .. .. PLL_RES = 0x2
8702     // .. .. ==> 0XF8000114[7:4] = 0x00000002U
8703     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000020U
8704     // .. .. PLL_CP = 0x2
8705     // .. .. ==> 0XF8000114[11:8] = 0x00000002U
8706     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000200U
8707     // .. .. LOCK_CNT = 0x12c
8708     // .. .. ==> 0XF8000114[21:12] = 0x0000012CU
8709     // .. ..     ==> MASK : 0x003FF000U    VAL : 0x0012C000U
8710     // .. ..
8711     EMIT_MASKWRITE(0XF8000114, 0x003FFFF0U ,0x0012C220U),
8712     // .. .. .. START: UPDATE FB_DIV
8713     // .. .. .. PLL_FDIV = 0x20
8714     // .. .. .. ==> 0XF8000104[18:12] = 0x00000020U
8715     // .. .. ..     ==> MASK : 0x0007F000U    VAL : 0x00020000U
8716     // .. .. ..
8717     EMIT_MASKWRITE(0XF8000104, 0x0007F000U ,0x00020000U),
8718     // .. .. .. FINISH: UPDATE FB_DIV
8719     // .. .. .. START: BY PASS PLL
8720     // .. .. .. PLL_BYPASS_FORCE = 1
8721     // .. .. .. ==> 0XF8000104[4:4] = 0x00000001U
8722     // .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
8723     // .. .. ..
8724     EMIT_MASKWRITE(0XF8000104, 0x00000010U ,0x00000010U),
8725     // .. .. .. FINISH: BY PASS PLL
8726     // .. .. .. START: ASSERT RESET
8727     // .. .. .. PLL_RESET = 1
8728     // .. .. .. ==> 0XF8000104[0:0] = 0x00000001U
8729     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
8730     // .. .. ..
8731     EMIT_MASKWRITE(0XF8000104, 0x00000001U ,0x00000001U),
8732     // .. .. .. FINISH: ASSERT RESET
8733     // .. .. .. START: DEASSERT RESET
8734     // .. .. .. PLL_RESET = 0
8735     // .. .. .. ==> 0XF8000104[0:0] = 0x00000000U
8736     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
8737     // .. .. ..
8738     EMIT_MASKWRITE(0XF8000104, 0x00000001U ,0x00000000U),
8739     // .. .. .. FINISH: DEASSERT RESET
8740     // .. .. .. START: CHECK PLL STATUS
8741     // .. .. .. DDR_PLL_LOCK = 1
8742     // .. .. .. ==> 0XF800010C[1:1] = 0x00000001U
8743     // .. .. ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
8744     // .. .. ..
8745     EMIT_MASKPOLL(0XF800010C, 0x00000002U),
8746     // .. .. .. FINISH: CHECK PLL STATUS
8747     // .. .. .. START: REMOVE PLL BY PASS
8748     // .. .. .. PLL_BYPASS_FORCE = 0
8749     // .. .. .. ==> 0XF8000104[4:4] = 0x00000000U
8750     // .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
8751     // .. .. ..
8752     EMIT_MASKWRITE(0XF8000104, 0x00000010U ,0x00000000U),
8753     // .. .. .. FINISH: REMOVE PLL BY PASS
8754     // .. .. .. DDR_3XCLKACT = 0x1
8755     // .. .. .. ==> 0XF8000124[0:0] = 0x00000001U
8756     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
8757     // .. .. .. DDR_2XCLKACT = 0x1
8758     // .. .. .. ==> 0XF8000124[1:1] = 0x00000001U
8759     // .. .. ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
8760     // .. .. .. DDR_3XCLK_DIVISOR = 0x2
8761     // .. .. .. ==> 0XF8000124[25:20] = 0x00000002U
8762     // .. .. ..     ==> MASK : 0x03F00000U    VAL : 0x00200000U
8763     // .. .. .. DDR_2XCLK_DIVISOR = 0x3
8764     // .. .. .. ==> 0XF8000124[31:26] = 0x00000003U
8765     // .. .. ..     ==> MASK : 0xFC000000U    VAL : 0x0C000000U
8766     // .. .. ..
8767     EMIT_MASKWRITE(0XF8000124, 0xFFF00003U ,0x0C200003U),
8768     // .. .. FINISH: DDR PLL INIT
8769     // .. .. START: IO PLL INIT
8770     // .. .. PLL_RES = 0xc
8771     // .. .. ==> 0XF8000118[7:4] = 0x0000000CU
8772     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x000000C0U
8773     // .. .. PLL_CP = 0x2
8774     // .. .. ==> 0XF8000118[11:8] = 0x00000002U
8775     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000200U
8776     // .. .. LOCK_CNT = 0x145
8777     // .. .. ==> 0XF8000118[21:12] = 0x00000145U
8778     // .. ..     ==> MASK : 0x003FF000U    VAL : 0x00145000U
8779     // .. ..
8780     EMIT_MASKWRITE(0XF8000118, 0x003FFFF0U ,0x001452C0U),
8781     // .. .. .. START: UPDATE FB_DIV
8782     // .. .. .. PLL_FDIV = 0x1e
8783     // .. .. .. ==> 0XF8000108[18:12] = 0x0000001EU
8784     // .. .. ..     ==> MASK : 0x0007F000U    VAL : 0x0001E000U
8785     // .. .. ..
8786     EMIT_MASKWRITE(0XF8000108, 0x0007F000U ,0x0001E000U),
8787     // .. .. .. FINISH: UPDATE FB_DIV
8788     // .. .. .. START: BY PASS PLL
8789     // .. .. .. PLL_BYPASS_FORCE = 1
8790     // .. .. .. ==> 0XF8000108[4:4] = 0x00000001U
8791     // .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
8792     // .. .. ..
8793     EMIT_MASKWRITE(0XF8000108, 0x00000010U ,0x00000010U),
8794     // .. .. .. FINISH: BY PASS PLL
8795     // .. .. .. START: ASSERT RESET
8796     // .. .. .. PLL_RESET = 1
8797     // .. .. .. ==> 0XF8000108[0:0] = 0x00000001U
8798     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
8799     // .. .. ..
8800     EMIT_MASKWRITE(0XF8000108, 0x00000001U ,0x00000001U),
8801     // .. .. .. FINISH: ASSERT RESET
8802     // .. .. .. START: DEASSERT RESET
8803     // .. .. .. PLL_RESET = 0
8804     // .. .. .. ==> 0XF8000108[0:0] = 0x00000000U
8805     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
8806     // .. .. ..
8807     EMIT_MASKWRITE(0XF8000108, 0x00000001U ,0x00000000U),
8808     // .. .. .. FINISH: DEASSERT RESET
8809     // .. .. .. START: CHECK PLL STATUS
8810     // .. .. .. IO_PLL_LOCK = 1
8811     // .. .. .. ==> 0XF800010C[2:2] = 0x00000001U
8812     // .. .. ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
8813     // .. .. ..
8814     EMIT_MASKPOLL(0XF800010C, 0x00000004U),
8815     // .. .. .. FINISH: CHECK PLL STATUS
8816     // .. .. .. START: REMOVE PLL BY PASS
8817     // .. .. .. PLL_BYPASS_FORCE = 0
8818     // .. .. .. ==> 0XF8000108[4:4] = 0x00000000U
8819     // .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
8820     // .. .. ..
8821     EMIT_MASKWRITE(0XF8000108, 0x00000010U ,0x00000000U),
8822     // .. .. .. FINISH: REMOVE PLL BY PASS
8823     // .. .. FINISH: IO PLL INIT
8824     // .. FINISH: PLL SLCR REGISTERS
8825     // .. START: LOCK IT BACK
8826     // .. LOCK_KEY = 0X767B
8827     // .. ==> 0XF8000004[15:0] = 0x0000767BU
8828     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000767BU
8829     // ..
8830     EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU),
8831     // .. FINISH: LOCK IT BACK
8832     // FINISH: top
8833     //
8834     EMIT_EXIT(),
8835 
8836     //
8837 };
8838 
8839 unsigned long ps7_clock_init_data_1_0[] = {
8840     // START: top
8841     // .. START: SLCR SETTINGS
8842     // .. UNLOCK_KEY = 0XDF0D
8843     // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
8844     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000DF0DU
8845     // ..
8846     EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU),
8847     // .. FINISH: SLCR SETTINGS
8848     // .. START: CLOCK CONTROL SLCR REGISTERS
8849     // .. CLKACT = 0x1
8850     // .. ==> 0XF8000128[0:0] = 0x00000001U
8851     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
8852     // .. DIVISOR0 = 0x23
8853     // .. ==> 0XF8000128[13:8] = 0x00000023U
8854     // ..     ==> MASK : 0x00003F00U    VAL : 0x00002300U
8855     // .. DIVISOR1 = 0x3
8856     // .. ==> 0XF8000128[25:20] = 0x00000003U
8857     // ..     ==> MASK : 0x03F00000U    VAL : 0x00300000U
8858     // ..
8859     EMIT_MASKWRITE(0XF8000128, 0x03F03F01U ,0x00302301U),
8860     // .. CLKACT = 0x1
8861     // .. ==> 0XF8000138[0:0] = 0x00000001U
8862     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
8863     // .. SRCSEL = 0x0
8864     // .. ==> 0XF8000138[4:4] = 0x00000000U
8865     // ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
8866     // ..
8867     EMIT_MASKWRITE(0XF8000138, 0x00000011U ,0x00000001U),
8868     // .. CLKACT = 0x1
8869     // .. ==> 0XF8000140[0:0] = 0x00000001U
8870     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
8871     // .. SRCSEL = 0x0
8872     // .. ==> 0XF8000140[6:4] = 0x00000000U
8873     // ..     ==> MASK : 0x00000070U    VAL : 0x00000000U
8874     // .. DIVISOR = 0x8
8875     // .. ==> 0XF8000140[13:8] = 0x00000008U
8876     // ..     ==> MASK : 0x00003F00U    VAL : 0x00000800U
8877     // .. DIVISOR1 = 0x5
8878     // .. ==> 0XF8000140[25:20] = 0x00000005U
8879     // ..     ==> MASK : 0x03F00000U    VAL : 0x00500000U
8880     // ..
8881     EMIT_MASKWRITE(0XF8000140, 0x03F03F71U ,0x00500801U),
8882     // .. CLKACT = 0x1
8883     // .. ==> 0XF800014C[0:0] = 0x00000001U
8884     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
8885     // .. SRCSEL = 0x0
8886     // .. ==> 0XF800014C[5:4] = 0x00000000U
8887     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
8888     // .. DIVISOR = 0x5
8889     // .. ==> 0XF800014C[13:8] = 0x00000005U
8890     // ..     ==> MASK : 0x00003F00U    VAL : 0x00000500U
8891     // ..
8892     EMIT_MASKWRITE(0XF800014C, 0x00003F31U ,0x00000501U),
8893     // .. CLKACT0 = 0x1
8894     // .. ==> 0XF8000150[0:0] = 0x00000001U
8895     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
8896     // .. CLKACT1 = 0x0
8897     // .. ==> 0XF8000150[1:1] = 0x00000000U
8898     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
8899     // .. SRCSEL = 0x0
8900     // .. ==> 0XF8000150[5:4] = 0x00000000U
8901     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
8902     // .. DIVISOR = 0x14
8903     // .. ==> 0XF8000150[13:8] = 0x00000014U
8904     // ..     ==> MASK : 0x00003F00U    VAL : 0x00001400U
8905     // ..
8906     EMIT_MASKWRITE(0XF8000150, 0x00003F33U ,0x00001401U),
8907     // .. CLKACT0 = 0x0
8908     // .. ==> 0XF8000154[0:0] = 0x00000000U
8909     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
8910     // .. CLKACT1 = 0x1
8911     // .. ==> 0XF8000154[1:1] = 0x00000001U
8912     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
8913     // .. SRCSEL = 0x0
8914     // .. ==> 0XF8000154[5:4] = 0x00000000U
8915     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
8916     // .. DIVISOR = 0x14
8917     // .. ==> 0XF8000154[13:8] = 0x00000014U
8918     // ..     ==> MASK : 0x00003F00U    VAL : 0x00001400U
8919     // ..
8920     EMIT_MASKWRITE(0XF8000154, 0x00003F33U ,0x00001402U),
8921     // .. CLKACT = 0x1
8922     // .. ==> 0XF8000168[0:0] = 0x00000001U
8923     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
8924     // .. SRCSEL = 0x0
8925     // .. ==> 0XF8000168[5:4] = 0x00000000U
8926     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
8927     // .. DIVISOR = 0x5
8928     // .. ==> 0XF8000168[13:8] = 0x00000005U
8929     // ..     ==> MASK : 0x00003F00U    VAL : 0x00000500U
8930     // ..
8931     EMIT_MASKWRITE(0XF8000168, 0x00003F31U ,0x00000501U),
8932     // .. SRCSEL = 0x0
8933     // .. ==> 0XF8000170[5:4] = 0x00000000U
8934     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
8935     // .. DIVISOR0 = 0x14
8936     // .. ==> 0XF8000170[13:8] = 0x00000014U
8937     // ..     ==> MASK : 0x00003F00U    VAL : 0x00001400U
8938     // .. DIVISOR1 = 0x1
8939     // .. ==> 0XF8000170[25:20] = 0x00000001U
8940     // ..     ==> MASK : 0x03F00000U    VAL : 0x00100000U
8941     // ..
8942     EMIT_MASKWRITE(0XF8000170, 0x03F03F30U ,0x00101400U),
8943     // .. SRCSEL = 0x0
8944     // .. ==> 0XF8000180[5:4] = 0x00000000U
8945     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
8946     // .. DIVISOR0 = 0x14
8947     // .. ==> 0XF8000180[13:8] = 0x00000014U
8948     // ..     ==> MASK : 0x00003F00U    VAL : 0x00001400U
8949     // .. DIVISOR1 = 0x1
8950     // .. ==> 0XF8000180[25:20] = 0x00000001U
8951     // ..     ==> MASK : 0x03F00000U    VAL : 0x00100000U
8952     // ..
8953     EMIT_MASKWRITE(0XF8000180, 0x03F03F30U ,0x00101400U),
8954     // .. SRCSEL = 0x0
8955     // .. ==> 0XF8000190[5:4] = 0x00000000U
8956     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
8957     // .. DIVISOR0 = 0x14
8958     // .. ==> 0XF8000190[13:8] = 0x00000014U
8959     // ..     ==> MASK : 0x00003F00U    VAL : 0x00001400U
8960     // .. DIVISOR1 = 0x1
8961     // .. ==> 0XF8000190[25:20] = 0x00000001U
8962     // ..     ==> MASK : 0x03F00000U    VAL : 0x00100000U
8963     // ..
8964     EMIT_MASKWRITE(0XF8000190, 0x03F03F30U ,0x00101400U),
8965     // .. SRCSEL = 0x0
8966     // .. ==> 0XF80001A0[5:4] = 0x00000000U
8967     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
8968     // .. DIVISOR0 = 0x14
8969     // .. ==> 0XF80001A0[13:8] = 0x00000014U
8970     // ..     ==> MASK : 0x00003F00U    VAL : 0x00001400U
8971     // .. DIVISOR1 = 0x1
8972     // .. ==> 0XF80001A0[25:20] = 0x00000001U
8973     // ..     ==> MASK : 0x03F00000U    VAL : 0x00100000U
8974     // ..
8975     EMIT_MASKWRITE(0XF80001A0, 0x03F03F30U ,0x00101400U),
8976     // .. CLK_621_TRUE = 0x1
8977     // .. ==> 0XF80001C4[0:0] = 0x00000001U
8978     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
8979     // ..
8980     EMIT_MASKWRITE(0XF80001C4, 0x00000001U ,0x00000001U),
8981     // .. DMA_CPU_2XCLKACT = 0x1
8982     // .. ==> 0XF800012C[0:0] = 0x00000001U
8983     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
8984     // .. USB0_CPU_1XCLKACT = 0x1
8985     // .. ==> 0XF800012C[2:2] = 0x00000001U
8986     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
8987     // .. USB1_CPU_1XCLKACT = 0x1
8988     // .. ==> 0XF800012C[3:3] = 0x00000001U
8989     // ..     ==> MASK : 0x00000008U    VAL : 0x00000008U
8990     // .. GEM0_CPU_1XCLKACT = 0x1
8991     // .. ==> 0XF800012C[6:6] = 0x00000001U
8992     // ..     ==> MASK : 0x00000040U    VAL : 0x00000040U
8993     // .. GEM1_CPU_1XCLKACT = 0x0
8994     // .. ==> 0XF800012C[7:7] = 0x00000000U
8995     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
8996     // .. SDI0_CPU_1XCLKACT = 0x1
8997     // .. ==> 0XF800012C[10:10] = 0x00000001U
8998     // ..     ==> MASK : 0x00000400U    VAL : 0x00000400U
8999     // .. SDI1_CPU_1XCLKACT = 0x0
9000     // .. ==> 0XF800012C[11:11] = 0x00000000U
9001     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
9002     // .. SPI0_CPU_1XCLKACT = 0x0
9003     // .. ==> 0XF800012C[14:14] = 0x00000000U
9004     // ..     ==> MASK : 0x00004000U    VAL : 0x00000000U
9005     // .. SPI1_CPU_1XCLKACT = 0x0
9006     // .. ==> 0XF800012C[15:15] = 0x00000000U
9007     // ..     ==> MASK : 0x00008000U    VAL : 0x00000000U
9008     // .. CAN0_CPU_1XCLKACT = 0x0
9009     // .. ==> 0XF800012C[16:16] = 0x00000000U
9010     // ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
9011     // .. CAN1_CPU_1XCLKACT = 0x0
9012     // .. ==> 0XF800012C[17:17] = 0x00000000U
9013     // ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
9014     // .. I2C0_CPU_1XCLKACT = 0x1
9015     // .. ==> 0XF800012C[18:18] = 0x00000001U
9016     // ..     ==> MASK : 0x00040000U    VAL : 0x00040000U
9017     // .. I2C1_CPU_1XCLKACT = 0x1
9018     // .. ==> 0XF800012C[19:19] = 0x00000001U
9019     // ..     ==> MASK : 0x00080000U    VAL : 0x00080000U
9020     // .. UART0_CPU_1XCLKACT = 0x0
9021     // .. ==> 0XF800012C[20:20] = 0x00000000U
9022     // ..     ==> MASK : 0x00100000U    VAL : 0x00000000U
9023     // .. UART1_CPU_1XCLKACT = 0x1
9024     // .. ==> 0XF800012C[21:21] = 0x00000001U
9025     // ..     ==> MASK : 0x00200000U    VAL : 0x00200000U
9026     // .. GPIO_CPU_1XCLKACT = 0x1
9027     // .. ==> 0XF800012C[22:22] = 0x00000001U
9028     // ..     ==> MASK : 0x00400000U    VAL : 0x00400000U
9029     // .. LQSPI_CPU_1XCLKACT = 0x1
9030     // .. ==> 0XF800012C[23:23] = 0x00000001U
9031     // ..     ==> MASK : 0x00800000U    VAL : 0x00800000U
9032     // .. SMC_CPU_1XCLKACT = 0x1
9033     // .. ==> 0XF800012C[24:24] = 0x00000001U
9034     // ..     ==> MASK : 0x01000000U    VAL : 0x01000000U
9035     // ..
9036     EMIT_MASKWRITE(0XF800012C, 0x01FFCCCDU ,0x01EC044DU),
9037     // .. FINISH: CLOCK CONTROL SLCR REGISTERS
9038     // .. START: THIS SHOULD BE BLANK
9039     // .. FINISH: THIS SHOULD BE BLANK
9040     // .. START: LOCK IT BACK
9041     // .. LOCK_KEY = 0X767B
9042     // .. ==> 0XF8000004[15:0] = 0x0000767BU
9043     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000767BU
9044     // ..
9045     EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU),
9046     // .. FINISH: LOCK IT BACK
9047     // FINISH: top
9048     //
9049     EMIT_EXIT(),
9050 
9051     //
9052 };
9053 
9054 unsigned long ps7_ddr_init_data_1_0[] = {
9055     // START: top
9056     // .. START: DDR INITIALIZATION
9057     // .. .. START: LOCK DDR
9058     // .. .. reg_ddrc_soft_rstb = 0
9059     // .. .. ==> 0XF8006000[0:0] = 0x00000000U
9060     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
9061     // .. .. reg_ddrc_powerdown_en = 0x0
9062     // .. .. ==> 0XF8006000[1:1] = 0x00000000U
9063     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
9064     // .. .. reg_ddrc_data_bus_width = 0x0
9065     // .. .. ==> 0XF8006000[3:2] = 0x00000000U
9066     // .. ..     ==> MASK : 0x0000000CU    VAL : 0x00000000U
9067     // .. .. reg_ddrc_burst8_refresh = 0x0
9068     // .. .. ==> 0XF8006000[6:4] = 0x00000000U
9069     // .. ..     ==> MASK : 0x00000070U    VAL : 0x00000000U
9070     // .. .. reg_ddrc_rdwr_idle_gap = 0x1
9071     // .. .. ==> 0XF8006000[13:7] = 0x00000001U
9072     // .. ..     ==> MASK : 0x00003F80U    VAL : 0x00000080U
9073     // .. .. reg_ddrc_dis_rd_bypass = 0x0
9074     // .. .. ==> 0XF8006000[14:14] = 0x00000000U
9075     // .. ..     ==> MASK : 0x00004000U    VAL : 0x00000000U
9076     // .. .. reg_ddrc_dis_act_bypass = 0x0
9077     // .. .. ==> 0XF8006000[15:15] = 0x00000000U
9078     // .. ..     ==> MASK : 0x00008000U    VAL : 0x00000000U
9079     // .. .. reg_ddrc_dis_auto_refresh = 0x0
9080     // .. .. ==> 0XF8006000[16:16] = 0x00000000U
9081     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
9082     // .. ..
9083     EMIT_MASKWRITE(0XF8006000, 0x0001FFFFU ,0x00000080U),
9084     // .. .. FINISH: LOCK DDR
9085     // .. .. reg_ddrc_t_rfc_nom_x32 = 0x81
9086     // .. .. ==> 0XF8006004[11:0] = 0x00000081U
9087     // .. ..     ==> MASK : 0x00000FFFU    VAL : 0x00000081U
9088     // .. .. reg_ddrc_active_ranks = 0x1
9089     // .. .. ==> 0XF8006004[13:12] = 0x00000001U
9090     // .. ..     ==> MASK : 0x00003000U    VAL : 0x00001000U
9091     // .. .. reg_ddrc_addrmap_cs_bit0 = 0x0
9092     // .. .. ==> 0XF8006004[18:14] = 0x00000000U
9093     // .. ..     ==> MASK : 0x0007C000U    VAL : 0x00000000U
9094     // .. .. reg_ddrc_wr_odt_block = 0x1
9095     // .. .. ==> 0XF8006004[20:19] = 0x00000001U
9096     // .. ..     ==> MASK : 0x00180000U    VAL : 0x00080000U
9097     // .. .. reg_ddrc_diff_rank_rd_2cycle_gap = 0x0
9098     // .. .. ==> 0XF8006004[21:21] = 0x00000000U
9099     // .. ..     ==> MASK : 0x00200000U    VAL : 0x00000000U
9100     // .. .. reg_ddrc_addrmap_cs_bit1 = 0x0
9101     // .. .. ==> 0XF8006004[26:22] = 0x00000000U
9102     // .. ..     ==> MASK : 0x07C00000U    VAL : 0x00000000U
9103     // .. .. reg_ddrc_addrmap_open_bank = 0x0
9104     // .. .. ==> 0XF8006004[27:27] = 0x00000000U
9105     // .. ..     ==> MASK : 0x08000000U    VAL : 0x00000000U
9106     // .. .. reg_ddrc_addrmap_4bank_ram = 0x0
9107     // .. .. ==> 0XF8006004[28:28] = 0x00000000U
9108     // .. ..     ==> MASK : 0x10000000U    VAL : 0x00000000U
9109     // .. ..
9110     EMIT_MASKWRITE(0XF8006004, 0x1FFFFFFFU ,0x00081081U),
9111     // .. .. reg_ddrc_hpr_min_non_critical_x32 = 0xf
9112     // .. .. ==> 0XF8006008[10:0] = 0x0000000FU
9113     // .. ..     ==> MASK : 0x000007FFU    VAL : 0x0000000FU
9114     // .. .. reg_ddrc_hpr_max_starve_x32 = 0xf
9115     // .. .. ==> 0XF8006008[21:11] = 0x0000000FU
9116     // .. ..     ==> MASK : 0x003FF800U    VAL : 0x00007800U
9117     // .. .. reg_ddrc_hpr_xact_run_length = 0xf
9118     // .. .. ==> 0XF8006008[25:22] = 0x0000000FU
9119     // .. ..     ==> MASK : 0x03C00000U    VAL : 0x03C00000U
9120     // .. ..
9121     EMIT_MASKWRITE(0XF8006008, 0x03FFFFFFU ,0x03C0780FU),
9122     // .. .. reg_ddrc_lpr_min_non_critical_x32 = 0x1
9123     // .. .. ==> 0XF800600C[10:0] = 0x00000001U
9124     // .. ..     ==> MASK : 0x000007FFU    VAL : 0x00000001U
9125     // .. .. reg_ddrc_lpr_max_starve_x32 = 0x2
9126     // .. .. ==> 0XF800600C[21:11] = 0x00000002U
9127     // .. ..     ==> MASK : 0x003FF800U    VAL : 0x00001000U
9128     // .. .. reg_ddrc_lpr_xact_run_length = 0x8
9129     // .. .. ==> 0XF800600C[25:22] = 0x00000008U
9130     // .. ..     ==> MASK : 0x03C00000U    VAL : 0x02000000U
9131     // .. ..
9132     EMIT_MASKWRITE(0XF800600C, 0x03FFFFFFU ,0x02001001U),
9133     // .. .. reg_ddrc_w_min_non_critical_x32 = 0x1
9134     // .. .. ==> 0XF8006010[10:0] = 0x00000001U
9135     // .. ..     ==> MASK : 0x000007FFU    VAL : 0x00000001U
9136     // .. .. reg_ddrc_w_xact_run_length = 0x8
9137     // .. .. ==> 0XF8006010[14:11] = 0x00000008U
9138     // .. ..     ==> MASK : 0x00007800U    VAL : 0x00004000U
9139     // .. .. reg_ddrc_w_max_starve_x32 = 0x2
9140     // .. .. ==> 0XF8006010[25:15] = 0x00000002U
9141     // .. ..     ==> MASK : 0x03FF8000U    VAL : 0x00010000U
9142     // .. ..
9143     EMIT_MASKWRITE(0XF8006010, 0x03FFFFFFU ,0x00014001U),
9144     // .. .. reg_ddrc_t_rc = 0x1b
9145     // .. .. ==> 0XF8006014[5:0] = 0x0000001BU
9146     // .. ..     ==> MASK : 0x0000003FU    VAL : 0x0000001BU
9147     // .. .. reg_ddrc_t_rfc_min = 0x56
9148     // .. .. ==> 0XF8006014[13:6] = 0x00000056U
9149     // .. ..     ==> MASK : 0x00003FC0U    VAL : 0x00001580U
9150     // .. .. reg_ddrc_post_selfref_gap_x32 = 0x10
9151     // .. .. ==> 0XF8006014[20:14] = 0x00000010U
9152     // .. ..     ==> MASK : 0x001FC000U    VAL : 0x00040000U
9153     // .. ..
9154     EMIT_MASKWRITE(0XF8006014, 0x001FFFFFU ,0x0004159BU),
9155     // .. .. reg_ddrc_wr2pre = 0x12
9156     // .. .. ==> 0XF8006018[4:0] = 0x00000012U
9157     // .. ..     ==> MASK : 0x0000001FU    VAL : 0x00000012U
9158     // .. .. reg_ddrc_powerdown_to_x32 = 0x6
9159     // .. .. ==> 0XF8006018[9:5] = 0x00000006U
9160     // .. ..     ==> MASK : 0x000003E0U    VAL : 0x000000C0U
9161     // .. .. reg_ddrc_t_faw = 0x10
9162     // .. .. ==> 0XF8006018[15:10] = 0x00000010U
9163     // .. ..     ==> MASK : 0x0000FC00U    VAL : 0x00004000U
9164     // .. .. reg_ddrc_t_ras_max = 0x24
9165     // .. .. ==> 0XF8006018[21:16] = 0x00000024U
9166     // .. ..     ==> MASK : 0x003F0000U    VAL : 0x00240000U
9167     // .. .. reg_ddrc_t_ras_min = 0x14
9168     // .. .. ==> 0XF8006018[26:22] = 0x00000014U
9169     // .. ..     ==> MASK : 0x07C00000U    VAL : 0x05000000U
9170     // .. .. reg_ddrc_t_cke = 0x4
9171     // .. .. ==> 0XF8006018[31:28] = 0x00000004U
9172     // .. ..     ==> MASK : 0xF0000000U    VAL : 0x40000000U
9173     // .. ..
9174     EMIT_MASKWRITE(0XF8006018, 0xF7FFFFFFU ,0x452440D2U),
9175     // .. .. reg_ddrc_write_latency = 0x5
9176     // .. .. ==> 0XF800601C[4:0] = 0x00000005U
9177     // .. ..     ==> MASK : 0x0000001FU    VAL : 0x00000005U
9178     // .. .. reg_ddrc_rd2wr = 0x7
9179     // .. .. ==> 0XF800601C[9:5] = 0x00000007U
9180     // .. ..     ==> MASK : 0x000003E0U    VAL : 0x000000E0U
9181     // .. .. reg_ddrc_wr2rd = 0xe
9182     // .. .. ==> 0XF800601C[14:10] = 0x0000000EU
9183     // .. ..     ==> MASK : 0x00007C00U    VAL : 0x00003800U
9184     // .. .. reg_ddrc_t_xp = 0x4
9185     // .. .. ==> 0XF800601C[19:15] = 0x00000004U
9186     // .. ..     ==> MASK : 0x000F8000U    VAL : 0x00020000U
9187     // .. .. reg_ddrc_pad_pd = 0x0
9188     // .. .. ==> 0XF800601C[22:20] = 0x00000000U
9189     // .. ..     ==> MASK : 0x00700000U    VAL : 0x00000000U
9190     // .. .. reg_ddrc_rd2pre = 0x4
9191     // .. .. ==> 0XF800601C[27:23] = 0x00000004U
9192     // .. ..     ==> MASK : 0x0F800000U    VAL : 0x02000000U
9193     // .. .. reg_ddrc_t_rcd = 0x7
9194     // .. .. ==> 0XF800601C[31:28] = 0x00000007U
9195     // .. ..     ==> MASK : 0xF0000000U    VAL : 0x70000000U
9196     // .. ..
9197     EMIT_MASKWRITE(0XF800601C, 0xFFFFFFFFU ,0x720238E5U),
9198     // .. .. reg_ddrc_t_ccd = 0x4
9199     // .. .. ==> 0XF8006020[4:2] = 0x00000004U
9200     // .. ..     ==> MASK : 0x0000001CU    VAL : 0x00000010U
9201     // .. .. reg_ddrc_t_rrd = 0x4
9202     // .. .. ==> 0XF8006020[7:5] = 0x00000004U
9203     // .. ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
9204     // .. .. reg_ddrc_refresh_margin = 0x2
9205     // .. .. ==> 0XF8006020[11:8] = 0x00000002U
9206     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000200U
9207     // .. .. reg_ddrc_t_rp = 0x7
9208     // .. .. ==> 0XF8006020[15:12] = 0x00000007U
9209     // .. ..     ==> MASK : 0x0000F000U    VAL : 0x00007000U
9210     // .. .. reg_ddrc_refresh_to_x32 = 0x8
9211     // .. .. ==> 0XF8006020[20:16] = 0x00000008U
9212     // .. ..     ==> MASK : 0x001F0000U    VAL : 0x00080000U
9213     // .. .. reg_ddrc_sdram = 0x1
9214     // .. .. ==> 0XF8006020[21:21] = 0x00000001U
9215     // .. ..     ==> MASK : 0x00200000U    VAL : 0x00200000U
9216     // .. .. reg_ddrc_mobile = 0x0
9217     // .. .. ==> 0XF8006020[22:22] = 0x00000000U
9218     // .. ..     ==> MASK : 0x00400000U    VAL : 0x00000000U
9219     // .. .. reg_ddrc_clock_stop_en = 0x0
9220     // .. .. ==> 0XF8006020[23:23] = 0x00000000U
9221     // .. ..     ==> MASK : 0x00800000U    VAL : 0x00000000U
9222     // .. .. reg_ddrc_read_latency = 0x7
9223     // .. .. ==> 0XF8006020[28:24] = 0x00000007U
9224     // .. ..     ==> MASK : 0x1F000000U    VAL : 0x07000000U
9225     // .. .. reg_phy_mode_ddr1_ddr2 = 0x1
9226     // .. .. ==> 0XF8006020[29:29] = 0x00000001U
9227     // .. ..     ==> MASK : 0x20000000U    VAL : 0x20000000U
9228     // .. .. reg_ddrc_dis_pad_pd = 0x0
9229     // .. .. ==> 0XF8006020[30:30] = 0x00000000U
9230     // .. ..     ==> MASK : 0x40000000U    VAL : 0x00000000U
9231     // .. .. reg_ddrc_loopback = 0x0
9232     // .. .. ==> 0XF8006020[31:31] = 0x00000000U
9233     // .. ..     ==> MASK : 0x80000000U    VAL : 0x00000000U
9234     // .. ..
9235     EMIT_MASKWRITE(0XF8006020, 0xFFFFFFFCU ,0x27287290U),
9236     // .. .. reg_ddrc_en_2t_timing_mode = 0x0
9237     // .. .. ==> 0XF8006024[0:0] = 0x00000000U
9238     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
9239     // .. .. reg_ddrc_prefer_write = 0x0
9240     // .. .. ==> 0XF8006024[1:1] = 0x00000000U
9241     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
9242     // .. .. reg_ddrc_max_rank_rd = 0xf
9243     // .. .. ==> 0XF8006024[5:2] = 0x0000000FU
9244     // .. ..     ==> MASK : 0x0000003CU    VAL : 0x0000003CU
9245     // .. .. reg_ddrc_mr_wr = 0x0
9246     // .. .. ==> 0XF8006024[6:6] = 0x00000000U
9247     // .. ..     ==> MASK : 0x00000040U    VAL : 0x00000000U
9248     // .. .. reg_ddrc_mr_addr = 0x0
9249     // .. .. ==> 0XF8006024[8:7] = 0x00000000U
9250     // .. ..     ==> MASK : 0x00000180U    VAL : 0x00000000U
9251     // .. .. reg_ddrc_mr_data = 0x0
9252     // .. .. ==> 0XF8006024[24:9] = 0x00000000U
9253     // .. ..     ==> MASK : 0x01FFFE00U    VAL : 0x00000000U
9254     // .. .. ddrc_reg_mr_wr_busy = 0x0
9255     // .. .. ==> 0XF8006024[25:25] = 0x00000000U
9256     // .. ..     ==> MASK : 0x02000000U    VAL : 0x00000000U
9257     // .. .. reg_ddrc_mr_type = 0x0
9258     // .. .. ==> 0XF8006024[26:26] = 0x00000000U
9259     // .. ..     ==> MASK : 0x04000000U    VAL : 0x00000000U
9260     // .. .. reg_ddrc_mr_rdata_valid = 0x0
9261     // .. .. ==> 0XF8006024[27:27] = 0x00000000U
9262     // .. ..     ==> MASK : 0x08000000U    VAL : 0x00000000U
9263     // .. ..
9264     EMIT_MASKWRITE(0XF8006024, 0x0FFFFFFFU ,0x0000003CU),
9265     // .. .. reg_ddrc_final_wait_x32 = 0x7
9266     // .. .. ==> 0XF8006028[6:0] = 0x00000007U
9267     // .. ..     ==> MASK : 0x0000007FU    VAL : 0x00000007U
9268     // .. .. reg_ddrc_pre_ocd_x32 = 0x0
9269     // .. .. ==> 0XF8006028[10:7] = 0x00000000U
9270     // .. ..     ==> MASK : 0x00000780U    VAL : 0x00000000U
9271     // .. .. reg_ddrc_t_mrd = 0x4
9272     // .. .. ==> 0XF8006028[13:11] = 0x00000004U
9273     // .. ..     ==> MASK : 0x00003800U    VAL : 0x00002000U
9274     // .. ..
9275     EMIT_MASKWRITE(0XF8006028, 0x00003FFFU ,0x00002007U),
9276     // .. .. reg_ddrc_emr2 = 0x8
9277     // .. .. ==> 0XF800602C[15:0] = 0x00000008U
9278     // .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000008U
9279     // .. .. reg_ddrc_emr3 = 0x0
9280     // .. .. ==> 0XF800602C[31:16] = 0x00000000U
9281     // .. ..     ==> MASK : 0xFFFF0000U    VAL : 0x00000000U
9282     // .. ..
9283     EMIT_MASKWRITE(0XF800602C, 0xFFFFFFFFU ,0x00000008U),
9284     // .. .. reg_ddrc_mr = 0x930
9285     // .. .. ==> 0XF8006030[15:0] = 0x00000930U
9286     // .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000930U
9287     // .. .. reg_ddrc_emr = 0x4
9288     // .. .. ==> 0XF8006030[31:16] = 0x00000004U
9289     // .. ..     ==> MASK : 0xFFFF0000U    VAL : 0x00040000U
9290     // .. ..
9291     EMIT_MASKWRITE(0XF8006030, 0xFFFFFFFFU ,0x00040930U),
9292     // .. .. reg_ddrc_burst_rdwr = 0x4
9293     // .. .. ==> 0XF8006034[3:0] = 0x00000004U
9294     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000004U
9295     // .. .. reg_ddrc_pre_cke_x1024 = 0x105
9296     // .. .. ==> 0XF8006034[13:4] = 0x00000105U
9297     // .. ..     ==> MASK : 0x00003FF0U    VAL : 0x00001050U
9298     // .. .. reg_ddrc_post_cke_x1024 = 0x1
9299     // .. .. ==> 0XF8006034[25:16] = 0x00000001U
9300     // .. ..     ==> MASK : 0x03FF0000U    VAL : 0x00010000U
9301     // .. .. reg_ddrc_burstchop = 0x0
9302     // .. .. ==> 0XF8006034[28:28] = 0x00000000U
9303     // .. ..     ==> MASK : 0x10000000U    VAL : 0x00000000U
9304     // .. ..
9305     EMIT_MASKWRITE(0XF8006034, 0x13FF3FFFU ,0x00011054U),
9306     // .. .. reg_ddrc_force_low_pri_n = 0x0
9307     // .. .. ==> 0XF8006038[0:0] = 0x00000000U
9308     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
9309     // .. .. reg_ddrc_dis_dq = 0x0
9310     // .. .. ==> 0XF8006038[1:1] = 0x00000000U
9311     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
9312     // .. .. reg_phy_debug_mode = 0x0
9313     // .. .. ==> 0XF8006038[6:6] = 0x00000000U
9314     // .. ..     ==> MASK : 0x00000040U    VAL : 0x00000000U
9315     // .. .. reg_phy_wr_level_start = 0x0
9316     // .. .. ==> 0XF8006038[7:7] = 0x00000000U
9317     // .. ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
9318     // .. .. reg_phy_rd_level_start = 0x0
9319     // .. .. ==> 0XF8006038[8:8] = 0x00000000U
9320     // .. ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
9321     // .. .. reg_phy_dq0_wait_t = 0x0
9322     // .. .. ==> 0XF8006038[12:9] = 0x00000000U
9323     // .. ..     ==> MASK : 0x00001E00U    VAL : 0x00000000U
9324     // .. ..
9325     EMIT_MASKWRITE(0XF8006038, 0x00001FC3U ,0x00000000U),
9326     // .. .. reg_ddrc_addrmap_bank_b0 = 0x7
9327     // .. .. ==> 0XF800603C[3:0] = 0x00000007U
9328     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000007U
9329     // .. .. reg_ddrc_addrmap_bank_b1 = 0x7
9330     // .. .. ==> 0XF800603C[7:4] = 0x00000007U
9331     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000070U
9332     // .. .. reg_ddrc_addrmap_bank_b2 = 0x7
9333     // .. .. ==> 0XF800603C[11:8] = 0x00000007U
9334     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000700U
9335     // .. .. reg_ddrc_addrmap_col_b5 = 0x0
9336     // .. .. ==> 0XF800603C[15:12] = 0x00000000U
9337     // .. ..     ==> MASK : 0x0000F000U    VAL : 0x00000000U
9338     // .. .. reg_ddrc_addrmap_col_b6 = 0x0
9339     // .. .. ==> 0XF800603C[19:16] = 0x00000000U
9340     // .. ..     ==> MASK : 0x000F0000U    VAL : 0x00000000U
9341     // .. ..
9342     EMIT_MASKWRITE(0XF800603C, 0x000FFFFFU ,0x00000777U),
9343     // .. .. reg_ddrc_addrmap_col_b2 = 0x0
9344     // .. .. ==> 0XF8006040[3:0] = 0x00000000U
9345     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000000U
9346     // .. .. reg_ddrc_addrmap_col_b3 = 0x0
9347     // .. .. ==> 0XF8006040[7:4] = 0x00000000U
9348     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000000U
9349     // .. .. reg_ddrc_addrmap_col_b4 = 0x0
9350     // .. .. ==> 0XF8006040[11:8] = 0x00000000U
9351     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000000U
9352     // .. .. reg_ddrc_addrmap_col_b7 = 0x0
9353     // .. .. ==> 0XF8006040[15:12] = 0x00000000U
9354     // .. ..     ==> MASK : 0x0000F000U    VAL : 0x00000000U
9355     // .. .. reg_ddrc_addrmap_col_b8 = 0x0
9356     // .. .. ==> 0XF8006040[19:16] = 0x00000000U
9357     // .. ..     ==> MASK : 0x000F0000U    VAL : 0x00000000U
9358     // .. .. reg_ddrc_addrmap_col_b9 = 0xf
9359     // .. .. ==> 0XF8006040[23:20] = 0x0000000FU
9360     // .. ..     ==> MASK : 0x00F00000U    VAL : 0x00F00000U
9361     // .. .. reg_ddrc_addrmap_col_b10 = 0xf
9362     // .. .. ==> 0XF8006040[27:24] = 0x0000000FU
9363     // .. ..     ==> MASK : 0x0F000000U    VAL : 0x0F000000U
9364     // .. .. reg_ddrc_addrmap_col_b11 = 0xf
9365     // .. .. ==> 0XF8006040[31:28] = 0x0000000FU
9366     // .. ..     ==> MASK : 0xF0000000U    VAL : 0xF0000000U
9367     // .. ..
9368     EMIT_MASKWRITE(0XF8006040, 0xFFFFFFFFU ,0xFFF00000U),
9369     // .. .. reg_ddrc_addrmap_row_b0 = 0x6
9370     // .. .. ==> 0XF8006044[3:0] = 0x00000006U
9371     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000006U
9372     // .. .. reg_ddrc_addrmap_row_b1 = 0x6
9373     // .. .. ==> 0XF8006044[7:4] = 0x00000006U
9374     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000060U
9375     // .. .. reg_ddrc_addrmap_row_b2_11 = 0x6
9376     // .. .. ==> 0XF8006044[11:8] = 0x00000006U
9377     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000600U
9378     // .. .. reg_ddrc_addrmap_row_b12 = 0x6
9379     // .. .. ==> 0XF8006044[15:12] = 0x00000006U
9380     // .. ..     ==> MASK : 0x0000F000U    VAL : 0x00006000U
9381     // .. .. reg_ddrc_addrmap_row_b13 = 0x6
9382     // .. .. ==> 0XF8006044[19:16] = 0x00000006U
9383     // .. ..     ==> MASK : 0x000F0000U    VAL : 0x00060000U
9384     // .. .. reg_ddrc_addrmap_row_b14 = 0x6
9385     // .. .. ==> 0XF8006044[23:20] = 0x00000006U
9386     // .. ..     ==> MASK : 0x00F00000U    VAL : 0x00600000U
9387     // .. .. reg_ddrc_addrmap_row_b15 = 0xf
9388     // .. .. ==> 0XF8006044[27:24] = 0x0000000FU
9389     // .. ..     ==> MASK : 0x0F000000U    VAL : 0x0F000000U
9390     // .. ..
9391     EMIT_MASKWRITE(0XF8006044, 0x0FFFFFFFU ,0x0F666666U),
9392     // .. .. reg_ddrc_rank0_rd_odt = 0x0
9393     // .. .. ==> 0XF8006048[2:0] = 0x00000000U
9394     // .. ..     ==> MASK : 0x00000007U    VAL : 0x00000000U
9395     // .. .. reg_ddrc_rank0_wr_odt = 0x1
9396     // .. .. ==> 0XF8006048[5:3] = 0x00000001U
9397     // .. ..     ==> MASK : 0x00000038U    VAL : 0x00000008U
9398     // .. .. reg_ddrc_rank1_rd_odt = 0x1
9399     // .. .. ==> 0XF8006048[8:6] = 0x00000001U
9400     // .. ..     ==> MASK : 0x000001C0U    VAL : 0x00000040U
9401     // .. .. reg_ddrc_rank1_wr_odt = 0x1
9402     // .. .. ==> 0XF8006048[11:9] = 0x00000001U
9403     // .. ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
9404     // .. .. reg_phy_rd_local_odt = 0x0
9405     // .. .. ==> 0XF8006048[13:12] = 0x00000000U
9406     // .. ..     ==> MASK : 0x00003000U    VAL : 0x00000000U
9407     // .. .. reg_phy_wr_local_odt = 0x3
9408     // .. .. ==> 0XF8006048[15:14] = 0x00000003U
9409     // .. ..     ==> MASK : 0x0000C000U    VAL : 0x0000C000U
9410     // .. .. reg_phy_idle_local_odt = 0x3
9411     // .. .. ==> 0XF8006048[17:16] = 0x00000003U
9412     // .. ..     ==> MASK : 0x00030000U    VAL : 0x00030000U
9413     // .. .. reg_ddrc_rank2_rd_odt = 0x0
9414     // .. .. ==> 0XF8006048[20:18] = 0x00000000U
9415     // .. ..     ==> MASK : 0x001C0000U    VAL : 0x00000000U
9416     // .. .. reg_ddrc_rank2_wr_odt = 0x0
9417     // .. .. ==> 0XF8006048[23:21] = 0x00000000U
9418     // .. ..     ==> MASK : 0x00E00000U    VAL : 0x00000000U
9419     // .. .. reg_ddrc_rank3_rd_odt = 0x0
9420     // .. .. ==> 0XF8006048[26:24] = 0x00000000U
9421     // .. ..     ==> MASK : 0x07000000U    VAL : 0x00000000U
9422     // .. .. reg_ddrc_rank3_wr_odt = 0x0
9423     // .. .. ==> 0XF8006048[29:27] = 0x00000000U
9424     // .. ..     ==> MASK : 0x38000000U    VAL : 0x00000000U
9425     // .. ..
9426     EMIT_MASKWRITE(0XF8006048, 0x3FFFFFFFU ,0x0003C248U),
9427     // .. .. reg_phy_rd_cmd_to_data = 0x0
9428     // .. .. ==> 0XF8006050[3:0] = 0x00000000U
9429     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000000U
9430     // .. .. reg_phy_wr_cmd_to_data = 0x0
9431     // .. .. ==> 0XF8006050[7:4] = 0x00000000U
9432     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000000U
9433     // .. .. reg_phy_rdc_we_to_re_delay = 0x8
9434     // .. .. ==> 0XF8006050[11:8] = 0x00000008U
9435     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000800U
9436     // .. .. reg_phy_rdc_fifo_rst_disable = 0x0
9437     // .. .. ==> 0XF8006050[15:15] = 0x00000000U
9438     // .. ..     ==> MASK : 0x00008000U    VAL : 0x00000000U
9439     // .. .. reg_phy_use_fixed_re = 0x1
9440     // .. .. ==> 0XF8006050[16:16] = 0x00000001U
9441     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00010000U
9442     // .. .. reg_phy_rdc_fifo_rst_err_cnt_clr = 0x0
9443     // .. .. ==> 0XF8006050[17:17] = 0x00000000U
9444     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
9445     // .. .. reg_phy_dis_phy_ctrl_rstn = 0x0
9446     // .. .. ==> 0XF8006050[18:18] = 0x00000000U
9447     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
9448     // .. .. reg_phy_clk_stall_level = 0x0
9449     // .. .. ==> 0XF8006050[19:19] = 0x00000000U
9450     // .. ..     ==> MASK : 0x00080000U    VAL : 0x00000000U
9451     // .. .. reg_phy_gatelvl_num_of_dq0 = 0x7
9452     // .. .. ==> 0XF8006050[27:24] = 0x00000007U
9453     // .. ..     ==> MASK : 0x0F000000U    VAL : 0x07000000U
9454     // .. .. reg_phy_wrlvl_num_of_dq0 = 0x7
9455     // .. .. ==> 0XF8006050[31:28] = 0x00000007U
9456     // .. ..     ==> MASK : 0xF0000000U    VAL : 0x70000000U
9457     // .. ..
9458     EMIT_MASKWRITE(0XF8006050, 0xFF0F8FFFU ,0x77010800U),
9459     // .. .. reg_ddrc_dll_calib_to_min_x1024 = 0x1
9460     // .. .. ==> 0XF8006058[7:0] = 0x00000001U
9461     // .. ..     ==> MASK : 0x000000FFU    VAL : 0x00000001U
9462     // .. .. reg_ddrc_dll_calib_to_max_x1024 = 0x1
9463     // .. .. ==> 0XF8006058[15:8] = 0x00000001U
9464     // .. ..     ==> MASK : 0x0000FF00U    VAL : 0x00000100U
9465     // .. .. reg_ddrc_dis_dll_calib = 0x0
9466     // .. .. ==> 0XF8006058[16:16] = 0x00000000U
9467     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
9468     // .. ..
9469     EMIT_MASKWRITE(0XF8006058, 0x0001FFFFU ,0x00000101U),
9470     // .. .. reg_ddrc_rd_odt_delay = 0x3
9471     // .. .. ==> 0XF800605C[3:0] = 0x00000003U
9472     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000003U
9473     // .. .. reg_ddrc_wr_odt_delay = 0x0
9474     // .. .. ==> 0XF800605C[7:4] = 0x00000000U
9475     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000000U
9476     // .. .. reg_ddrc_rd_odt_hold = 0x0
9477     // .. .. ==> 0XF800605C[11:8] = 0x00000000U
9478     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000000U
9479     // .. .. reg_ddrc_wr_odt_hold = 0x5
9480     // .. .. ==> 0XF800605C[15:12] = 0x00000005U
9481     // .. ..     ==> MASK : 0x0000F000U    VAL : 0x00005000U
9482     // .. ..
9483     EMIT_MASKWRITE(0XF800605C, 0x0000FFFFU ,0x00005003U),
9484     // .. .. reg_ddrc_pageclose = 0x0
9485     // .. .. ==> 0XF8006060[0:0] = 0x00000000U
9486     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
9487     // .. .. reg_ddrc_lpr_num_entries = 0x1f
9488     // .. .. ==> 0XF8006060[6:1] = 0x0000001FU
9489     // .. ..     ==> MASK : 0x0000007EU    VAL : 0x0000003EU
9490     // .. .. reg_ddrc_auto_pre_en = 0x0
9491     // .. .. ==> 0XF8006060[7:7] = 0x00000000U
9492     // .. ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
9493     // .. .. reg_ddrc_refresh_update_level = 0x0
9494     // .. .. ==> 0XF8006060[8:8] = 0x00000000U
9495     // .. ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
9496     // .. .. reg_ddrc_dis_wc = 0x0
9497     // .. .. ==> 0XF8006060[9:9] = 0x00000000U
9498     // .. ..     ==> MASK : 0x00000200U    VAL : 0x00000000U
9499     // .. .. reg_ddrc_dis_collision_page_opt = 0x0
9500     // .. .. ==> 0XF8006060[10:10] = 0x00000000U
9501     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
9502     // .. .. reg_ddrc_selfref_en = 0x0
9503     // .. .. ==> 0XF8006060[12:12] = 0x00000000U
9504     // .. ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
9505     // .. ..
9506     EMIT_MASKWRITE(0XF8006060, 0x000017FFU ,0x0000003EU),
9507     // .. .. reg_ddrc_go2critical_hysteresis = 0x0
9508     // .. .. ==> 0XF8006064[12:5] = 0x00000000U
9509     // .. ..     ==> MASK : 0x00001FE0U    VAL : 0x00000000U
9510     // .. .. reg_arb_go2critical_en = 0x1
9511     // .. .. ==> 0XF8006064[17:17] = 0x00000001U
9512     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00020000U
9513     // .. ..
9514     EMIT_MASKWRITE(0XF8006064, 0x00021FE0U ,0x00020000U),
9515     // .. .. reg_ddrc_wrlvl_ww = 0x41
9516     // .. .. ==> 0XF8006068[7:0] = 0x00000041U
9517     // .. ..     ==> MASK : 0x000000FFU    VAL : 0x00000041U
9518     // .. .. reg_ddrc_rdlvl_rr = 0x41
9519     // .. .. ==> 0XF8006068[15:8] = 0x00000041U
9520     // .. ..     ==> MASK : 0x0000FF00U    VAL : 0x00004100U
9521     // .. .. reg_ddrc_dfi_t_wlmrd = 0x28
9522     // .. .. ==> 0XF8006068[25:16] = 0x00000028U
9523     // .. ..     ==> MASK : 0x03FF0000U    VAL : 0x00280000U
9524     // .. ..
9525     EMIT_MASKWRITE(0XF8006068, 0x03FFFFFFU ,0x00284141U),
9526     // .. .. dfi_t_ctrlupd_interval_min_x1024 = 0x10
9527     // .. .. ==> 0XF800606C[7:0] = 0x00000010U
9528     // .. ..     ==> MASK : 0x000000FFU    VAL : 0x00000010U
9529     // .. .. dfi_t_ctrlupd_interval_max_x1024 = 0x16
9530     // .. .. ==> 0XF800606C[15:8] = 0x00000016U
9531     // .. ..     ==> MASK : 0x0000FF00U    VAL : 0x00001600U
9532     // .. ..
9533     EMIT_MASKWRITE(0XF800606C, 0x0000FFFFU ,0x00001610U),
9534     // .. .. refresh_timer0_start_value_x32 = 0x0
9535     // .. .. ==> 0XF80060A0[11:0] = 0x00000000U
9536     // .. ..     ==> MASK : 0x00000FFFU    VAL : 0x00000000U
9537     // .. .. refresh_timer1_start_value_x32 = 0x8
9538     // .. .. ==> 0XF80060A0[23:12] = 0x00000008U
9539     // .. ..     ==> MASK : 0x00FFF000U    VAL : 0x00008000U
9540     // .. ..
9541     EMIT_MASKWRITE(0XF80060A0, 0x00FFFFFFU ,0x00008000U),
9542     // .. .. reg_ddrc_dis_auto_zq = 0x0
9543     // .. .. ==> 0XF80060A4[0:0] = 0x00000000U
9544     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
9545     // .. .. reg_ddrc_ddr3 = 0x1
9546     // .. .. ==> 0XF80060A4[1:1] = 0x00000001U
9547     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
9548     // .. .. reg_ddrc_t_mod = 0x200
9549     // .. .. ==> 0XF80060A4[11:2] = 0x00000200U
9550     // .. ..     ==> MASK : 0x00000FFCU    VAL : 0x00000800U
9551     // .. .. reg_ddrc_t_zq_long_nop = 0x200
9552     // .. .. ==> 0XF80060A4[21:12] = 0x00000200U
9553     // .. ..     ==> MASK : 0x003FF000U    VAL : 0x00200000U
9554     // .. .. reg_ddrc_t_zq_short_nop = 0x40
9555     // .. .. ==> 0XF80060A4[31:22] = 0x00000040U
9556     // .. ..     ==> MASK : 0xFFC00000U    VAL : 0x10000000U
9557     // .. ..
9558     EMIT_MASKWRITE(0XF80060A4, 0xFFFFFFFFU ,0x10200802U),
9559     // .. .. t_zq_short_interval_x1024 = 0xcb73
9560     // .. .. ==> 0XF80060A8[19:0] = 0x0000CB73U
9561     // .. ..     ==> MASK : 0x000FFFFFU    VAL : 0x0000CB73U
9562     // .. .. dram_rstn_x1024 = 0x69
9563     // .. .. ==> 0XF80060A8[27:20] = 0x00000069U
9564     // .. ..     ==> MASK : 0x0FF00000U    VAL : 0x06900000U
9565     // .. ..
9566     EMIT_MASKWRITE(0XF80060A8, 0x0FFFFFFFU ,0x0690CB73U),
9567     // .. .. deeppowerdown_en = 0x0
9568     // .. .. ==> 0XF80060AC[0:0] = 0x00000000U
9569     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
9570     // .. .. deeppowerdown_to_x1024 = 0xff
9571     // .. .. ==> 0XF80060AC[8:1] = 0x000000FFU
9572     // .. ..     ==> MASK : 0x000001FEU    VAL : 0x000001FEU
9573     // .. ..
9574     EMIT_MASKWRITE(0XF80060AC, 0x000001FFU ,0x000001FEU),
9575     // .. .. dfi_wrlvl_max_x1024 = 0xfff
9576     // .. .. ==> 0XF80060B0[11:0] = 0x00000FFFU
9577     // .. ..     ==> MASK : 0x00000FFFU    VAL : 0x00000FFFU
9578     // .. .. dfi_rdlvl_max_x1024 = 0xfff
9579     // .. .. ==> 0XF80060B0[23:12] = 0x00000FFFU
9580     // .. ..     ==> MASK : 0x00FFF000U    VAL : 0x00FFF000U
9581     // .. .. ddrc_reg_twrlvl_max_error = 0x0
9582     // .. .. ==> 0XF80060B0[24:24] = 0x00000000U
9583     // .. ..     ==> MASK : 0x01000000U    VAL : 0x00000000U
9584     // .. .. ddrc_reg_trdlvl_max_error = 0x0
9585     // .. .. ==> 0XF80060B0[25:25] = 0x00000000U
9586     // .. ..     ==> MASK : 0x02000000U    VAL : 0x00000000U
9587     // .. .. reg_ddrc_dfi_wr_level_en = 0x1
9588     // .. .. ==> 0XF80060B0[26:26] = 0x00000001U
9589     // .. ..     ==> MASK : 0x04000000U    VAL : 0x04000000U
9590     // .. .. reg_ddrc_dfi_rd_dqs_gate_level = 0x1
9591     // .. .. ==> 0XF80060B0[27:27] = 0x00000001U
9592     // .. ..     ==> MASK : 0x08000000U    VAL : 0x08000000U
9593     // .. .. reg_ddrc_dfi_rd_data_eye_train = 0x1
9594     // .. .. ==> 0XF80060B0[28:28] = 0x00000001U
9595     // .. ..     ==> MASK : 0x10000000U    VAL : 0x10000000U
9596     // .. ..
9597     EMIT_MASKWRITE(0XF80060B0, 0x1FFFFFFFU ,0x1CFFFFFFU),
9598     // .. .. reg_ddrc_2t_delay = 0x0
9599     // .. .. ==> 0XF80060B4[8:0] = 0x00000000U
9600     // .. ..     ==> MASK : 0x000001FFU    VAL : 0x00000000U
9601     // .. .. reg_ddrc_skip_ocd = 0x1
9602     // .. .. ==> 0XF80060B4[9:9] = 0x00000001U
9603     // .. ..     ==> MASK : 0x00000200U    VAL : 0x00000200U
9604     // .. .. reg_ddrc_dis_pre_bypass = 0x0
9605     // .. .. ==> 0XF80060B4[10:10] = 0x00000000U
9606     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
9607     // .. ..
9608     EMIT_MASKWRITE(0XF80060B4, 0x000007FFU ,0x00000200U),
9609     // .. .. reg_ddrc_dfi_t_rddata_en = 0x6
9610     // .. .. ==> 0XF80060B8[4:0] = 0x00000006U
9611     // .. ..     ==> MASK : 0x0000001FU    VAL : 0x00000006U
9612     // .. .. reg_ddrc_dfi_t_ctrlup_min = 0x3
9613     // .. .. ==> 0XF80060B8[14:5] = 0x00000003U
9614     // .. ..     ==> MASK : 0x00007FE0U    VAL : 0x00000060U
9615     // .. .. reg_ddrc_dfi_t_ctrlup_max = 0x40
9616     // .. .. ==> 0XF80060B8[24:15] = 0x00000040U
9617     // .. ..     ==> MASK : 0x01FF8000U    VAL : 0x00200000U
9618     // .. ..
9619     EMIT_MASKWRITE(0XF80060B8, 0x01FFFFFFU ,0x00200066U),
9620     // .. .. START: RESET ECC ERROR
9621     // .. .. Clear_Uncorrectable_DRAM_ECC_error = 1
9622     // .. .. ==> 0XF80060C4[0:0] = 0x00000001U
9623     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
9624     // .. .. Clear_Correctable_DRAM_ECC_error = 1
9625     // .. .. ==> 0XF80060C4[1:1] = 0x00000001U
9626     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
9627     // .. ..
9628     EMIT_MASKWRITE(0XF80060C4, 0x00000003U ,0x00000003U),
9629     // .. .. FINISH: RESET ECC ERROR
9630     // .. .. Clear_Uncorrectable_DRAM_ECC_error = 0x0
9631     // .. .. ==> 0XF80060C4[0:0] = 0x00000000U
9632     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
9633     // .. .. Clear_Correctable_DRAM_ECC_error = 0x0
9634     // .. .. ==> 0XF80060C4[1:1] = 0x00000000U
9635     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
9636     // .. ..
9637     EMIT_MASKWRITE(0XF80060C4, 0x00000003U ,0x00000000U),
9638     // .. .. CORR_ECC_LOG_VALID = 0x0
9639     // .. .. ==> 0XF80060C8[0:0] = 0x00000000U
9640     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
9641     // .. .. ECC_CORRECTED_BIT_NUM = 0x0
9642     // .. .. ==> 0XF80060C8[7:1] = 0x00000000U
9643     // .. ..     ==> MASK : 0x000000FEU    VAL : 0x00000000U
9644     // .. ..
9645     EMIT_MASKWRITE(0XF80060C8, 0x000000FFU ,0x00000000U),
9646     // .. .. UNCORR_ECC_LOG_VALID = 0x0
9647     // .. .. ==> 0XF80060DC[0:0] = 0x00000000U
9648     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
9649     // .. ..
9650     EMIT_MASKWRITE(0XF80060DC, 0x00000001U ,0x00000000U),
9651     // .. .. STAT_NUM_CORR_ERR = 0x0
9652     // .. .. ==> 0XF80060F0[15:8] = 0x00000000U
9653     // .. ..     ==> MASK : 0x0000FF00U    VAL : 0x00000000U
9654     // .. .. STAT_NUM_UNCORR_ERR = 0x0
9655     // .. .. ==> 0XF80060F0[7:0] = 0x00000000U
9656     // .. ..     ==> MASK : 0x000000FFU    VAL : 0x00000000U
9657     // .. ..
9658     EMIT_MASKWRITE(0XF80060F0, 0x0000FFFFU ,0x00000000U),
9659     // .. .. reg_ddrc_ecc_mode = 0x0
9660     // .. .. ==> 0XF80060F4[2:0] = 0x00000000U
9661     // .. ..     ==> MASK : 0x00000007U    VAL : 0x00000000U
9662     // .. .. reg_ddrc_dis_scrub = 0x1
9663     // .. .. ==> 0XF80060F4[3:3] = 0x00000001U
9664     // .. ..     ==> MASK : 0x00000008U    VAL : 0x00000008U
9665     // .. ..
9666     EMIT_MASKWRITE(0XF80060F4, 0x0000000FU ,0x00000008U),
9667     // .. .. reg_phy_dif_on = 0x0
9668     // .. .. ==> 0XF8006114[3:0] = 0x00000000U
9669     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000000U
9670     // .. .. reg_phy_dif_off = 0x0
9671     // .. .. ==> 0XF8006114[7:4] = 0x00000000U
9672     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000000U
9673     // .. ..
9674     EMIT_MASKWRITE(0XF8006114, 0x000000FFU ,0x00000000U),
9675     // .. .. reg_phy_data_slice_in_use = 0x1
9676     // .. .. ==> 0XF8006118[0:0] = 0x00000001U
9677     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
9678     // .. .. reg_phy_rdlvl_inc_mode = 0x0
9679     // .. .. ==> 0XF8006118[1:1] = 0x00000000U
9680     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
9681     // .. .. reg_phy_gatelvl_inc_mode = 0x0
9682     // .. .. ==> 0XF8006118[2:2] = 0x00000000U
9683     // .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
9684     // .. .. reg_phy_wrlvl_inc_mode = 0x0
9685     // .. .. ==> 0XF8006118[3:3] = 0x00000000U
9686     // .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
9687     // .. .. reg_phy_board_lpbk_tx = 0x0
9688     // .. .. ==> 0XF8006118[4:4] = 0x00000000U
9689     // .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
9690     // .. .. reg_phy_board_lpbk_rx = 0x0
9691     // .. .. ==> 0XF8006118[5:5] = 0x00000000U
9692     // .. ..     ==> MASK : 0x00000020U    VAL : 0x00000000U
9693     // .. .. reg_phy_bist_shift_dq = 0x0
9694     // .. .. ==> 0XF8006118[14:6] = 0x00000000U
9695     // .. ..     ==> MASK : 0x00007FC0U    VAL : 0x00000000U
9696     // .. .. reg_phy_bist_err_clr = 0x0
9697     // .. .. ==> 0XF8006118[23:15] = 0x00000000U
9698     // .. ..     ==> MASK : 0x00FF8000U    VAL : 0x00000000U
9699     // .. .. reg_phy_dq_offset = 0x40
9700     // .. .. ==> 0XF8006118[30:24] = 0x00000040U
9701     // .. ..     ==> MASK : 0x7F000000U    VAL : 0x40000000U
9702     // .. ..
9703     EMIT_MASKWRITE(0XF8006118, 0x7FFFFFFFU ,0x40000001U),
9704     // .. .. reg_phy_data_slice_in_use = 0x1
9705     // .. .. ==> 0XF800611C[0:0] = 0x00000001U
9706     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
9707     // .. .. reg_phy_rdlvl_inc_mode = 0x0
9708     // .. .. ==> 0XF800611C[1:1] = 0x00000000U
9709     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
9710     // .. .. reg_phy_gatelvl_inc_mode = 0x0
9711     // .. .. ==> 0XF800611C[2:2] = 0x00000000U
9712     // .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
9713     // .. .. reg_phy_wrlvl_inc_mode = 0x0
9714     // .. .. ==> 0XF800611C[3:3] = 0x00000000U
9715     // .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
9716     // .. .. reg_phy_board_lpbk_tx = 0x0
9717     // .. .. ==> 0XF800611C[4:4] = 0x00000000U
9718     // .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
9719     // .. .. reg_phy_board_lpbk_rx = 0x0
9720     // .. .. ==> 0XF800611C[5:5] = 0x00000000U
9721     // .. ..     ==> MASK : 0x00000020U    VAL : 0x00000000U
9722     // .. .. reg_phy_bist_shift_dq = 0x0
9723     // .. .. ==> 0XF800611C[14:6] = 0x00000000U
9724     // .. ..     ==> MASK : 0x00007FC0U    VAL : 0x00000000U
9725     // .. .. reg_phy_bist_err_clr = 0x0
9726     // .. .. ==> 0XF800611C[23:15] = 0x00000000U
9727     // .. ..     ==> MASK : 0x00FF8000U    VAL : 0x00000000U
9728     // .. .. reg_phy_dq_offset = 0x40
9729     // .. .. ==> 0XF800611C[30:24] = 0x00000040U
9730     // .. ..     ==> MASK : 0x7F000000U    VAL : 0x40000000U
9731     // .. ..
9732     EMIT_MASKWRITE(0XF800611C, 0x7FFFFFFFU ,0x40000001U),
9733     // .. .. reg_phy_data_slice_in_use = 0x1
9734     // .. .. ==> 0XF8006120[0:0] = 0x00000001U
9735     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
9736     // .. .. reg_phy_rdlvl_inc_mode = 0x0
9737     // .. .. ==> 0XF8006120[1:1] = 0x00000000U
9738     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
9739     // .. .. reg_phy_gatelvl_inc_mode = 0x0
9740     // .. .. ==> 0XF8006120[2:2] = 0x00000000U
9741     // .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
9742     // .. .. reg_phy_wrlvl_inc_mode = 0x0
9743     // .. .. ==> 0XF8006120[3:3] = 0x00000000U
9744     // .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
9745     // .. .. reg_phy_board_lpbk_tx = 0x0
9746     // .. .. ==> 0XF8006120[4:4] = 0x00000000U
9747     // .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
9748     // .. .. reg_phy_board_lpbk_rx = 0x0
9749     // .. .. ==> 0XF8006120[5:5] = 0x00000000U
9750     // .. ..     ==> MASK : 0x00000020U    VAL : 0x00000000U
9751     // .. .. reg_phy_bist_shift_dq = 0x0
9752     // .. .. ==> 0XF8006120[14:6] = 0x00000000U
9753     // .. ..     ==> MASK : 0x00007FC0U    VAL : 0x00000000U
9754     // .. .. reg_phy_bist_err_clr = 0x0
9755     // .. .. ==> 0XF8006120[23:15] = 0x00000000U
9756     // .. ..     ==> MASK : 0x00FF8000U    VAL : 0x00000000U
9757     // .. .. reg_phy_dq_offset = 0x40
9758     // .. .. ==> 0XF8006120[30:24] = 0x00000040U
9759     // .. ..     ==> MASK : 0x7F000000U    VAL : 0x40000000U
9760     // .. ..
9761     EMIT_MASKWRITE(0XF8006120, 0x7FFFFFFFU ,0x40000001U),
9762     // .. .. reg_phy_data_slice_in_use = 0x1
9763     // .. .. ==> 0XF8006124[0:0] = 0x00000001U
9764     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
9765     // .. .. reg_phy_rdlvl_inc_mode = 0x0
9766     // .. .. ==> 0XF8006124[1:1] = 0x00000000U
9767     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
9768     // .. .. reg_phy_gatelvl_inc_mode = 0x0
9769     // .. .. ==> 0XF8006124[2:2] = 0x00000000U
9770     // .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
9771     // .. .. reg_phy_wrlvl_inc_mode = 0x0
9772     // .. .. ==> 0XF8006124[3:3] = 0x00000000U
9773     // .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
9774     // .. .. reg_phy_board_lpbk_tx = 0x0
9775     // .. .. ==> 0XF8006124[4:4] = 0x00000000U
9776     // .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
9777     // .. .. reg_phy_board_lpbk_rx = 0x0
9778     // .. .. ==> 0XF8006124[5:5] = 0x00000000U
9779     // .. ..     ==> MASK : 0x00000020U    VAL : 0x00000000U
9780     // .. .. reg_phy_bist_shift_dq = 0x0
9781     // .. .. ==> 0XF8006124[14:6] = 0x00000000U
9782     // .. ..     ==> MASK : 0x00007FC0U    VAL : 0x00000000U
9783     // .. .. reg_phy_bist_err_clr = 0x0
9784     // .. .. ==> 0XF8006124[23:15] = 0x00000000U
9785     // .. ..     ==> MASK : 0x00FF8000U    VAL : 0x00000000U
9786     // .. .. reg_phy_dq_offset = 0x40
9787     // .. .. ==> 0XF8006124[30:24] = 0x00000040U
9788     // .. ..     ==> MASK : 0x7F000000U    VAL : 0x40000000U
9789     // .. ..
9790     EMIT_MASKWRITE(0XF8006124, 0x7FFFFFFFU ,0x40000001U),
9791     // .. .. reg_phy_wrlvl_init_ratio = 0x1e
9792     // .. .. ==> 0XF800612C[9:0] = 0x0000001EU
9793     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x0000001EU
9794     // .. .. reg_phy_gatelvl_init_ratio = 0xee
9795     // .. .. ==> 0XF800612C[19:10] = 0x000000EEU
9796     // .. ..     ==> MASK : 0x000FFC00U    VAL : 0x0003B800U
9797     // .. ..
9798     EMIT_MASKWRITE(0XF800612C, 0x000FFFFFU ,0x0003B81EU),
9799     // .. .. reg_phy_wrlvl_init_ratio = 0x25
9800     // .. .. ==> 0XF8006130[9:0] = 0x00000025U
9801     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000025U
9802     // .. .. reg_phy_gatelvl_init_ratio = 0x10d
9803     // .. .. ==> 0XF8006130[19:10] = 0x0000010DU
9804     // .. ..     ==> MASK : 0x000FFC00U    VAL : 0x00043400U
9805     // .. ..
9806     EMIT_MASKWRITE(0XF8006130, 0x000FFFFFU ,0x00043425U),
9807     // .. .. reg_phy_wrlvl_init_ratio = 0x19
9808     // .. .. ==> 0XF8006134[9:0] = 0x00000019U
9809     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000019U
9810     // .. .. reg_phy_gatelvl_init_ratio = 0xf3
9811     // .. .. ==> 0XF8006134[19:10] = 0x000000F3U
9812     // .. ..     ==> MASK : 0x000FFC00U    VAL : 0x0003CC00U
9813     // .. ..
9814     EMIT_MASKWRITE(0XF8006134, 0x000FFFFFU ,0x0003CC19U),
9815     // .. .. reg_phy_wrlvl_init_ratio = 0x2a
9816     // .. .. ==> 0XF8006138[9:0] = 0x0000002AU
9817     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x0000002AU
9818     // .. .. reg_phy_gatelvl_init_ratio = 0x109
9819     // .. .. ==> 0XF8006138[19:10] = 0x00000109U
9820     // .. ..     ==> MASK : 0x000FFC00U    VAL : 0x00042400U
9821     // .. ..
9822     EMIT_MASKWRITE(0XF8006138, 0x000FFFFFU ,0x0004242AU),
9823     // .. .. reg_phy_rd_dqs_slave_ratio = 0x35
9824     // .. .. ==> 0XF8006140[9:0] = 0x00000035U
9825     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000035U
9826     // .. .. reg_phy_rd_dqs_slave_force = 0x0
9827     // .. .. ==> 0XF8006140[10:10] = 0x00000000U
9828     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
9829     // .. .. reg_phy_rd_dqs_slave_delay = 0x0
9830     // .. .. ==> 0XF8006140[19:11] = 0x00000000U
9831     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
9832     // .. ..
9833     EMIT_MASKWRITE(0XF8006140, 0x000FFFFFU ,0x00000035U),
9834     // .. .. reg_phy_rd_dqs_slave_ratio = 0x35
9835     // .. .. ==> 0XF8006144[9:0] = 0x00000035U
9836     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000035U
9837     // .. .. reg_phy_rd_dqs_slave_force = 0x0
9838     // .. .. ==> 0XF8006144[10:10] = 0x00000000U
9839     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
9840     // .. .. reg_phy_rd_dqs_slave_delay = 0x0
9841     // .. .. ==> 0XF8006144[19:11] = 0x00000000U
9842     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
9843     // .. ..
9844     EMIT_MASKWRITE(0XF8006144, 0x000FFFFFU ,0x00000035U),
9845     // .. .. reg_phy_rd_dqs_slave_ratio = 0x35
9846     // .. .. ==> 0XF8006148[9:0] = 0x00000035U
9847     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000035U
9848     // .. .. reg_phy_rd_dqs_slave_force = 0x0
9849     // .. .. ==> 0XF8006148[10:10] = 0x00000000U
9850     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
9851     // .. .. reg_phy_rd_dqs_slave_delay = 0x0
9852     // .. .. ==> 0XF8006148[19:11] = 0x00000000U
9853     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
9854     // .. ..
9855     EMIT_MASKWRITE(0XF8006148, 0x000FFFFFU ,0x00000035U),
9856     // .. .. reg_phy_rd_dqs_slave_ratio = 0x35
9857     // .. .. ==> 0XF800614C[9:0] = 0x00000035U
9858     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000035U
9859     // .. .. reg_phy_rd_dqs_slave_force = 0x0
9860     // .. .. ==> 0XF800614C[10:10] = 0x00000000U
9861     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
9862     // .. .. reg_phy_rd_dqs_slave_delay = 0x0
9863     // .. .. ==> 0XF800614C[19:11] = 0x00000000U
9864     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
9865     // .. ..
9866     EMIT_MASKWRITE(0XF800614C, 0x000FFFFFU ,0x00000035U),
9867     // .. .. reg_phy_wr_dqs_slave_ratio = 0x9e
9868     // .. .. ==> 0XF8006154[9:0] = 0x0000009EU
9869     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x0000009EU
9870     // .. .. reg_phy_wr_dqs_slave_force = 0x0
9871     // .. .. ==> 0XF8006154[10:10] = 0x00000000U
9872     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
9873     // .. .. reg_phy_wr_dqs_slave_delay = 0x0
9874     // .. .. ==> 0XF8006154[19:11] = 0x00000000U
9875     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
9876     // .. ..
9877     EMIT_MASKWRITE(0XF8006154, 0x000FFFFFU ,0x0000009EU),
9878     // .. .. reg_phy_wr_dqs_slave_ratio = 0xa5
9879     // .. .. ==> 0XF8006158[9:0] = 0x000000A5U
9880     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000000A5U
9881     // .. .. reg_phy_wr_dqs_slave_force = 0x0
9882     // .. .. ==> 0XF8006158[10:10] = 0x00000000U
9883     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
9884     // .. .. reg_phy_wr_dqs_slave_delay = 0x0
9885     // .. .. ==> 0XF8006158[19:11] = 0x00000000U
9886     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
9887     // .. ..
9888     EMIT_MASKWRITE(0XF8006158, 0x000FFFFFU ,0x000000A5U),
9889     // .. .. reg_phy_wr_dqs_slave_ratio = 0x99
9890     // .. .. ==> 0XF800615C[9:0] = 0x00000099U
9891     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000099U
9892     // .. .. reg_phy_wr_dqs_slave_force = 0x0
9893     // .. .. ==> 0XF800615C[10:10] = 0x00000000U
9894     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
9895     // .. .. reg_phy_wr_dqs_slave_delay = 0x0
9896     // .. .. ==> 0XF800615C[19:11] = 0x00000000U
9897     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
9898     // .. ..
9899     EMIT_MASKWRITE(0XF800615C, 0x000FFFFFU ,0x00000099U),
9900     // .. .. reg_phy_wr_dqs_slave_ratio = 0xaa
9901     // .. .. ==> 0XF8006160[9:0] = 0x000000AAU
9902     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000000AAU
9903     // .. .. reg_phy_wr_dqs_slave_force = 0x0
9904     // .. .. ==> 0XF8006160[10:10] = 0x00000000U
9905     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
9906     // .. .. reg_phy_wr_dqs_slave_delay = 0x0
9907     // .. .. ==> 0XF8006160[19:11] = 0x00000000U
9908     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
9909     // .. ..
9910     EMIT_MASKWRITE(0XF8006160, 0x000FFFFFU ,0x000000AAU),
9911     // .. .. reg_phy_fifo_we_slave_ratio = 0x143
9912     // .. .. ==> 0XF8006168[10:0] = 0x00000143U
9913     // .. ..     ==> MASK : 0x000007FFU    VAL : 0x00000143U
9914     // .. .. reg_phy_fifo_we_in_force = 0x0
9915     // .. .. ==> 0XF8006168[11:11] = 0x00000000U
9916     // .. ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
9917     // .. .. reg_phy_fifo_we_in_delay = 0x0
9918     // .. .. ==> 0XF8006168[20:12] = 0x00000000U
9919     // .. ..     ==> MASK : 0x001FF000U    VAL : 0x00000000U
9920     // .. ..
9921     EMIT_MASKWRITE(0XF8006168, 0x001FFFFFU ,0x00000143U),
9922     // .. .. reg_phy_fifo_we_slave_ratio = 0x162
9923     // .. .. ==> 0XF800616C[10:0] = 0x00000162U
9924     // .. ..     ==> MASK : 0x000007FFU    VAL : 0x00000162U
9925     // .. .. reg_phy_fifo_we_in_force = 0x0
9926     // .. .. ==> 0XF800616C[11:11] = 0x00000000U
9927     // .. ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
9928     // .. .. reg_phy_fifo_we_in_delay = 0x0
9929     // .. .. ==> 0XF800616C[20:12] = 0x00000000U
9930     // .. ..     ==> MASK : 0x001FF000U    VAL : 0x00000000U
9931     // .. ..
9932     EMIT_MASKWRITE(0XF800616C, 0x001FFFFFU ,0x00000162U),
9933     // .. .. reg_phy_fifo_we_slave_ratio = 0x148
9934     // .. .. ==> 0XF8006170[10:0] = 0x00000148U
9935     // .. ..     ==> MASK : 0x000007FFU    VAL : 0x00000148U
9936     // .. .. reg_phy_fifo_we_in_force = 0x0
9937     // .. .. ==> 0XF8006170[11:11] = 0x00000000U
9938     // .. ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
9939     // .. .. reg_phy_fifo_we_in_delay = 0x0
9940     // .. .. ==> 0XF8006170[20:12] = 0x00000000U
9941     // .. ..     ==> MASK : 0x001FF000U    VAL : 0x00000000U
9942     // .. ..
9943     EMIT_MASKWRITE(0XF8006170, 0x001FFFFFU ,0x00000148U),
9944     // .. .. reg_phy_fifo_we_slave_ratio = 0x15e
9945     // .. .. ==> 0XF8006174[10:0] = 0x0000015EU
9946     // .. ..     ==> MASK : 0x000007FFU    VAL : 0x0000015EU
9947     // .. .. reg_phy_fifo_we_in_force = 0x0
9948     // .. .. ==> 0XF8006174[11:11] = 0x00000000U
9949     // .. ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
9950     // .. .. reg_phy_fifo_we_in_delay = 0x0
9951     // .. .. ==> 0XF8006174[20:12] = 0x00000000U
9952     // .. ..     ==> MASK : 0x001FF000U    VAL : 0x00000000U
9953     // .. ..
9954     EMIT_MASKWRITE(0XF8006174, 0x001FFFFFU ,0x0000015EU),
9955     // .. .. reg_phy_wr_data_slave_ratio = 0xde
9956     // .. .. ==> 0XF800617C[9:0] = 0x000000DEU
9957     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000000DEU
9958     // .. .. reg_phy_wr_data_slave_force = 0x0
9959     // .. .. ==> 0XF800617C[10:10] = 0x00000000U
9960     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
9961     // .. .. reg_phy_wr_data_slave_delay = 0x0
9962     // .. .. ==> 0XF800617C[19:11] = 0x00000000U
9963     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
9964     // .. ..
9965     EMIT_MASKWRITE(0XF800617C, 0x000FFFFFU ,0x000000DEU),
9966     // .. .. reg_phy_wr_data_slave_ratio = 0xe5
9967     // .. .. ==> 0XF8006180[9:0] = 0x000000E5U
9968     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000000E5U
9969     // .. .. reg_phy_wr_data_slave_force = 0x0
9970     // .. .. ==> 0XF8006180[10:10] = 0x00000000U
9971     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
9972     // .. .. reg_phy_wr_data_slave_delay = 0x0
9973     // .. .. ==> 0XF8006180[19:11] = 0x00000000U
9974     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
9975     // .. ..
9976     EMIT_MASKWRITE(0XF8006180, 0x000FFFFFU ,0x000000E5U),
9977     // .. .. reg_phy_wr_data_slave_ratio = 0xd9
9978     // .. .. ==> 0XF8006184[9:0] = 0x000000D9U
9979     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000000D9U
9980     // .. .. reg_phy_wr_data_slave_force = 0x0
9981     // .. .. ==> 0XF8006184[10:10] = 0x00000000U
9982     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
9983     // .. .. reg_phy_wr_data_slave_delay = 0x0
9984     // .. .. ==> 0XF8006184[19:11] = 0x00000000U
9985     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
9986     // .. ..
9987     EMIT_MASKWRITE(0XF8006184, 0x000FFFFFU ,0x000000D9U),
9988     // .. .. reg_phy_wr_data_slave_ratio = 0xea
9989     // .. .. ==> 0XF8006188[9:0] = 0x000000EAU
9990     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000000EAU
9991     // .. .. reg_phy_wr_data_slave_force = 0x0
9992     // .. .. ==> 0XF8006188[10:10] = 0x00000000U
9993     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
9994     // .. .. reg_phy_wr_data_slave_delay = 0x0
9995     // .. .. ==> 0XF8006188[19:11] = 0x00000000U
9996     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
9997     // .. ..
9998     EMIT_MASKWRITE(0XF8006188, 0x000FFFFFU ,0x000000EAU),
9999     // .. .. reg_phy_loopback = 0x0
10000     // .. .. ==> 0XF8006190[0:0] = 0x00000000U
10001     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
10002     // .. .. reg_phy_bl2 = 0x0
10003     // .. .. ==> 0XF8006190[1:1] = 0x00000000U
10004     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
10005     // .. .. reg_phy_at_spd_atpg = 0x0
10006     // .. .. ==> 0XF8006190[2:2] = 0x00000000U
10007     // .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
10008     // .. .. reg_phy_bist_enable = 0x0
10009     // .. .. ==> 0XF8006190[3:3] = 0x00000000U
10010     // .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
10011     // .. .. reg_phy_bist_force_err = 0x0
10012     // .. .. ==> 0XF8006190[4:4] = 0x00000000U
10013     // .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
10014     // .. .. reg_phy_bist_mode = 0x0
10015     // .. .. ==> 0XF8006190[6:5] = 0x00000000U
10016     // .. ..     ==> MASK : 0x00000060U    VAL : 0x00000000U
10017     // .. .. reg_phy_invert_clkout = 0x1
10018     // .. .. ==> 0XF8006190[7:7] = 0x00000001U
10019     // .. ..     ==> MASK : 0x00000080U    VAL : 0x00000080U
10020     // .. .. reg_phy_all_dq_mpr_rd_resp = 0x0
10021     // .. .. ==> 0XF8006190[8:8] = 0x00000000U
10022     // .. ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
10023     // .. .. reg_phy_sel_logic = 0x0
10024     // .. .. ==> 0XF8006190[9:9] = 0x00000000U
10025     // .. ..     ==> MASK : 0x00000200U    VAL : 0x00000000U
10026     // .. .. reg_phy_ctrl_slave_ratio = 0x100
10027     // .. .. ==> 0XF8006190[19:10] = 0x00000100U
10028     // .. ..     ==> MASK : 0x000FFC00U    VAL : 0x00040000U
10029     // .. .. reg_phy_ctrl_slave_force = 0x0
10030     // .. .. ==> 0XF8006190[20:20] = 0x00000000U
10031     // .. ..     ==> MASK : 0x00100000U    VAL : 0x00000000U
10032     // .. .. reg_phy_ctrl_slave_delay = 0x0
10033     // .. .. ==> 0XF8006190[27:21] = 0x00000000U
10034     // .. ..     ==> MASK : 0x0FE00000U    VAL : 0x00000000U
10035     // .. .. reg_phy_use_rank0_delays = 0x1
10036     // .. .. ==> 0XF8006190[28:28] = 0x00000001U
10037     // .. ..     ==> MASK : 0x10000000U    VAL : 0x10000000U
10038     // .. .. reg_phy_lpddr = 0x0
10039     // .. .. ==> 0XF8006190[29:29] = 0x00000000U
10040     // .. ..     ==> MASK : 0x20000000U    VAL : 0x00000000U
10041     // .. .. reg_phy_cmd_latency = 0x0
10042     // .. .. ==> 0XF8006190[30:30] = 0x00000000U
10043     // .. ..     ==> MASK : 0x40000000U    VAL : 0x00000000U
10044     // .. .. reg_phy_int_lpbk = 0x0
10045     // .. .. ==> 0XF8006190[31:31] = 0x00000000U
10046     // .. ..     ==> MASK : 0x80000000U    VAL : 0x00000000U
10047     // .. ..
10048     EMIT_MASKWRITE(0XF8006190, 0xFFFFFFFFU ,0x10040080U),
10049     // .. .. reg_phy_wr_rl_delay = 0x2
10050     // .. .. ==> 0XF8006194[4:0] = 0x00000002U
10051     // .. ..     ==> MASK : 0x0000001FU    VAL : 0x00000002U
10052     // .. .. reg_phy_rd_rl_delay = 0x4
10053     // .. .. ==> 0XF8006194[9:5] = 0x00000004U
10054     // .. ..     ==> MASK : 0x000003E0U    VAL : 0x00000080U
10055     // .. .. reg_phy_dll_lock_diff = 0xf
10056     // .. .. ==> 0XF8006194[13:10] = 0x0000000FU
10057     // .. ..     ==> MASK : 0x00003C00U    VAL : 0x00003C00U
10058     // .. .. reg_phy_use_wr_level = 0x1
10059     // .. .. ==> 0XF8006194[14:14] = 0x00000001U
10060     // .. ..     ==> MASK : 0x00004000U    VAL : 0x00004000U
10061     // .. .. reg_phy_use_rd_dqs_gate_level = 0x1
10062     // .. .. ==> 0XF8006194[15:15] = 0x00000001U
10063     // .. ..     ==> MASK : 0x00008000U    VAL : 0x00008000U
10064     // .. .. reg_phy_use_rd_data_eye_level = 0x1
10065     // .. .. ==> 0XF8006194[16:16] = 0x00000001U
10066     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00010000U
10067     // .. .. reg_phy_dis_calib_rst = 0x0
10068     // .. .. ==> 0XF8006194[17:17] = 0x00000000U
10069     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
10070     // .. .. reg_phy_ctrl_slave_delay = 0x0
10071     // .. .. ==> 0XF8006194[19:18] = 0x00000000U
10072     // .. ..     ==> MASK : 0x000C0000U    VAL : 0x00000000U
10073     // .. ..
10074     EMIT_MASKWRITE(0XF8006194, 0x000FFFFFU ,0x0001FC82U),
10075     // .. .. reg_arb_page_addr_mask = 0x0
10076     // .. .. ==> 0XF8006204[31:0] = 0x00000000U
10077     // .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0x00000000U
10078     // .. ..
10079     EMIT_MASKWRITE(0XF8006204, 0xFFFFFFFFU ,0x00000000U),
10080     // .. .. reg_arb_pri_wr_portn = 0x3ff
10081     // .. .. ==> 0XF8006208[9:0] = 0x000003FFU
10082     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
10083     // .. .. reg_arb_disable_aging_wr_portn = 0x0
10084     // .. .. ==> 0XF8006208[16:16] = 0x00000000U
10085     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
10086     // .. .. reg_arb_disable_urgent_wr_portn = 0x0
10087     // .. .. ==> 0XF8006208[17:17] = 0x00000000U
10088     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
10089     // .. .. reg_arb_dis_page_match_wr_portn = 0x0
10090     // .. .. ==> 0XF8006208[18:18] = 0x00000000U
10091     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
10092     // .. .. reg_arb_dis_rmw_portn = 0x1
10093     // .. .. ==> 0XF8006208[19:19] = 0x00000001U
10094     // .. ..     ==> MASK : 0x00080000U    VAL : 0x00080000U
10095     // .. ..
10096     EMIT_MASKWRITE(0XF8006208, 0x000F03FFU ,0x000803FFU),
10097     // .. .. reg_arb_pri_wr_portn = 0x3ff
10098     // .. .. ==> 0XF800620C[9:0] = 0x000003FFU
10099     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
10100     // .. .. reg_arb_disable_aging_wr_portn = 0x0
10101     // .. .. ==> 0XF800620C[16:16] = 0x00000000U
10102     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
10103     // .. .. reg_arb_disable_urgent_wr_portn = 0x0
10104     // .. .. ==> 0XF800620C[17:17] = 0x00000000U
10105     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
10106     // .. .. reg_arb_dis_page_match_wr_portn = 0x0
10107     // .. .. ==> 0XF800620C[18:18] = 0x00000000U
10108     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
10109     // .. .. reg_arb_dis_rmw_portn = 0x1
10110     // .. .. ==> 0XF800620C[19:19] = 0x00000001U
10111     // .. ..     ==> MASK : 0x00080000U    VAL : 0x00080000U
10112     // .. ..
10113     EMIT_MASKWRITE(0XF800620C, 0x000F03FFU ,0x000803FFU),
10114     // .. .. reg_arb_pri_wr_portn = 0x3ff
10115     // .. .. ==> 0XF8006210[9:0] = 0x000003FFU
10116     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
10117     // .. .. reg_arb_disable_aging_wr_portn = 0x0
10118     // .. .. ==> 0XF8006210[16:16] = 0x00000000U
10119     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
10120     // .. .. reg_arb_disable_urgent_wr_portn = 0x0
10121     // .. .. ==> 0XF8006210[17:17] = 0x00000000U
10122     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
10123     // .. .. reg_arb_dis_page_match_wr_portn = 0x0
10124     // .. .. ==> 0XF8006210[18:18] = 0x00000000U
10125     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
10126     // .. .. reg_arb_dis_rmw_portn = 0x1
10127     // .. .. ==> 0XF8006210[19:19] = 0x00000001U
10128     // .. ..     ==> MASK : 0x00080000U    VAL : 0x00080000U
10129     // .. ..
10130     EMIT_MASKWRITE(0XF8006210, 0x000F03FFU ,0x000803FFU),
10131     // .. .. reg_arb_pri_wr_portn = 0x3ff
10132     // .. .. ==> 0XF8006214[9:0] = 0x000003FFU
10133     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
10134     // .. .. reg_arb_disable_aging_wr_portn = 0x0
10135     // .. .. ==> 0XF8006214[16:16] = 0x00000000U
10136     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
10137     // .. .. reg_arb_disable_urgent_wr_portn = 0x0
10138     // .. .. ==> 0XF8006214[17:17] = 0x00000000U
10139     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
10140     // .. .. reg_arb_dis_page_match_wr_portn = 0x0
10141     // .. .. ==> 0XF8006214[18:18] = 0x00000000U
10142     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
10143     // .. .. reg_arb_dis_rmw_portn = 0x1
10144     // .. .. ==> 0XF8006214[19:19] = 0x00000001U
10145     // .. ..     ==> MASK : 0x00080000U    VAL : 0x00080000U
10146     // .. ..
10147     EMIT_MASKWRITE(0XF8006214, 0x000F03FFU ,0x000803FFU),
10148     // .. .. reg_arb_pri_rd_portn = 0x3ff
10149     // .. .. ==> 0XF8006218[9:0] = 0x000003FFU
10150     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
10151     // .. .. reg_arb_disable_aging_rd_portn = 0x0
10152     // .. .. ==> 0XF8006218[16:16] = 0x00000000U
10153     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
10154     // .. .. reg_arb_disable_urgent_rd_portn = 0x0
10155     // .. .. ==> 0XF8006218[17:17] = 0x00000000U
10156     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
10157     // .. .. reg_arb_dis_page_match_rd_portn = 0x0
10158     // .. .. ==> 0XF8006218[18:18] = 0x00000000U
10159     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
10160     // .. .. reg_arb_set_hpr_rd_portn = 0x0
10161     // .. .. ==> 0XF8006218[19:19] = 0x00000000U
10162     // .. ..     ==> MASK : 0x00080000U    VAL : 0x00000000U
10163     // .. ..
10164     EMIT_MASKWRITE(0XF8006218, 0x000F03FFU ,0x000003FFU),
10165     // .. .. reg_arb_pri_rd_portn = 0x3ff
10166     // .. .. ==> 0XF800621C[9:0] = 0x000003FFU
10167     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
10168     // .. .. reg_arb_disable_aging_rd_portn = 0x0
10169     // .. .. ==> 0XF800621C[16:16] = 0x00000000U
10170     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
10171     // .. .. reg_arb_disable_urgent_rd_portn = 0x0
10172     // .. .. ==> 0XF800621C[17:17] = 0x00000000U
10173     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
10174     // .. .. reg_arb_dis_page_match_rd_portn = 0x0
10175     // .. .. ==> 0XF800621C[18:18] = 0x00000000U
10176     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
10177     // .. .. reg_arb_set_hpr_rd_portn = 0x0
10178     // .. .. ==> 0XF800621C[19:19] = 0x00000000U
10179     // .. ..     ==> MASK : 0x00080000U    VAL : 0x00000000U
10180     // .. ..
10181     EMIT_MASKWRITE(0XF800621C, 0x000F03FFU ,0x000003FFU),
10182     // .. .. reg_arb_pri_rd_portn = 0x3ff
10183     // .. .. ==> 0XF8006220[9:0] = 0x000003FFU
10184     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
10185     // .. .. reg_arb_disable_aging_rd_portn = 0x0
10186     // .. .. ==> 0XF8006220[16:16] = 0x00000000U
10187     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
10188     // .. .. reg_arb_disable_urgent_rd_portn = 0x0
10189     // .. .. ==> 0XF8006220[17:17] = 0x00000000U
10190     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
10191     // .. .. reg_arb_dis_page_match_rd_portn = 0x0
10192     // .. .. ==> 0XF8006220[18:18] = 0x00000000U
10193     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
10194     // .. .. reg_arb_set_hpr_rd_portn = 0x0
10195     // .. .. ==> 0XF8006220[19:19] = 0x00000000U
10196     // .. ..     ==> MASK : 0x00080000U    VAL : 0x00000000U
10197     // .. ..
10198     EMIT_MASKWRITE(0XF8006220, 0x000F03FFU ,0x000003FFU),
10199     // .. .. reg_arb_pri_rd_portn = 0x3ff
10200     // .. .. ==> 0XF8006224[9:0] = 0x000003FFU
10201     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
10202     // .. .. reg_arb_disable_aging_rd_portn = 0x0
10203     // .. .. ==> 0XF8006224[16:16] = 0x00000000U
10204     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
10205     // .. .. reg_arb_disable_urgent_rd_portn = 0x0
10206     // .. .. ==> 0XF8006224[17:17] = 0x00000000U
10207     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
10208     // .. .. reg_arb_dis_page_match_rd_portn = 0x0
10209     // .. .. ==> 0XF8006224[18:18] = 0x00000000U
10210     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
10211     // .. .. reg_arb_set_hpr_rd_portn = 0x0
10212     // .. .. ==> 0XF8006224[19:19] = 0x00000000U
10213     // .. ..     ==> MASK : 0x00080000U    VAL : 0x00000000U
10214     // .. ..
10215     EMIT_MASKWRITE(0XF8006224, 0x000F03FFU ,0x000003FFU),
10216     // .. .. reg_ddrc_lpddr2 = 0x0
10217     // .. .. ==> 0XF80062A8[0:0] = 0x00000000U
10218     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
10219     // .. .. reg_ddrc_per_bank_refresh = 0x0
10220     // .. .. ==> 0XF80062A8[1:1] = 0x00000000U
10221     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
10222     // .. .. reg_ddrc_derate_enable = 0x0
10223     // .. .. ==> 0XF80062A8[2:2] = 0x00000000U
10224     // .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
10225     // .. .. reg_ddrc_mr4_margin = 0x0
10226     // .. .. ==> 0XF80062A8[11:4] = 0x00000000U
10227     // .. ..     ==> MASK : 0x00000FF0U    VAL : 0x00000000U
10228     // .. ..
10229     EMIT_MASKWRITE(0XF80062A8, 0x00000FF7U ,0x00000000U),
10230     // .. .. reg_ddrc_mr4_read_interval = 0x0
10231     // .. .. ==> 0XF80062AC[31:0] = 0x00000000U
10232     // .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0x00000000U
10233     // .. ..
10234     EMIT_MASKWRITE(0XF80062AC, 0xFFFFFFFFU ,0x00000000U),
10235     // .. .. reg_ddrc_min_stable_clock_x1 = 0x5
10236     // .. .. ==> 0XF80062B0[3:0] = 0x00000005U
10237     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000005U
10238     // .. .. reg_ddrc_idle_after_reset_x32 = 0x12
10239     // .. .. ==> 0XF80062B0[11:4] = 0x00000012U
10240     // .. ..     ==> MASK : 0x00000FF0U    VAL : 0x00000120U
10241     // .. .. reg_ddrc_t_mrw = 0x5
10242     // .. .. ==> 0XF80062B0[21:12] = 0x00000005U
10243     // .. ..     ==> MASK : 0x003FF000U    VAL : 0x00005000U
10244     // .. ..
10245     EMIT_MASKWRITE(0XF80062B0, 0x003FFFFFU ,0x00005125U),
10246     // .. .. reg_ddrc_max_auto_init_x1024 = 0xa8
10247     // .. .. ==> 0XF80062B4[7:0] = 0x000000A8U
10248     // .. ..     ==> MASK : 0x000000FFU    VAL : 0x000000A8U
10249     // .. .. reg_ddrc_dev_zqinit_x32 = 0x12
10250     // .. .. ==> 0XF80062B4[17:8] = 0x00000012U
10251     // .. ..     ==> MASK : 0x0003FF00U    VAL : 0x00001200U
10252     // .. ..
10253     EMIT_MASKWRITE(0XF80062B4, 0x0003FFFFU ,0x000012A8U),
10254     // .. .. START: POLL ON DCI STATUS
10255     // .. .. DONE = 1
10256     // .. .. ==> 0XF8000B74[13:13] = 0x00000001U
10257     // .. ..     ==> MASK : 0x00002000U    VAL : 0x00002000U
10258     // .. ..
10259     EMIT_MASKPOLL(0XF8000B74, 0x00002000U),
10260     // .. .. FINISH: POLL ON DCI STATUS
10261     // .. .. START: UNLOCK DDR
10262     // .. .. reg_ddrc_soft_rstb = 0x1
10263     // .. .. ==> 0XF8006000[0:0] = 0x00000001U
10264     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
10265     // .. .. reg_ddrc_powerdown_en = 0x0
10266     // .. .. ==> 0XF8006000[1:1] = 0x00000000U
10267     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
10268     // .. .. reg_ddrc_data_bus_width = 0x0
10269     // .. .. ==> 0XF8006000[3:2] = 0x00000000U
10270     // .. ..     ==> MASK : 0x0000000CU    VAL : 0x00000000U
10271     // .. .. reg_ddrc_burst8_refresh = 0x0
10272     // .. .. ==> 0XF8006000[6:4] = 0x00000000U
10273     // .. ..     ==> MASK : 0x00000070U    VAL : 0x00000000U
10274     // .. .. reg_ddrc_rdwr_idle_gap = 1
10275     // .. .. ==> 0XF8006000[13:7] = 0x00000001U
10276     // .. ..     ==> MASK : 0x00003F80U    VAL : 0x00000080U
10277     // .. .. reg_ddrc_dis_rd_bypass = 0x0
10278     // .. .. ==> 0XF8006000[14:14] = 0x00000000U
10279     // .. ..     ==> MASK : 0x00004000U    VAL : 0x00000000U
10280     // .. .. reg_ddrc_dis_act_bypass = 0x0
10281     // .. .. ==> 0XF8006000[15:15] = 0x00000000U
10282     // .. ..     ==> MASK : 0x00008000U    VAL : 0x00000000U
10283     // .. .. reg_ddrc_dis_auto_refresh = 0x0
10284     // .. .. ==> 0XF8006000[16:16] = 0x00000000U
10285     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
10286     // .. ..
10287     EMIT_MASKWRITE(0XF8006000, 0x0001FFFFU ,0x00000081U),
10288     // .. .. FINISH: UNLOCK DDR
10289     // .. .. START: CHECK DDR STATUS
10290     // .. .. ddrc_reg_operating_mode = 1
10291     // .. .. ==> 0XF8006054[2:0] = 0x00000001U
10292     // .. ..     ==> MASK : 0x00000007U    VAL : 0x00000001U
10293     // .. ..
10294     EMIT_MASKPOLL(0XF8006054, 0x00000007U),
10295     // .. .. FINISH: CHECK DDR STATUS
10296     // .. FINISH: DDR INITIALIZATION
10297     // FINISH: top
10298     //
10299     EMIT_EXIT(),
10300 
10301     //
10302 };
10303 
10304 unsigned long ps7_mio_init_data_1_0[] = {
10305     // START: top
10306     // .. START: SLCR SETTINGS
10307     // .. UNLOCK_KEY = 0XDF0D
10308     // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
10309     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000DF0DU
10310     // ..
10311     EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU),
10312     // .. FINISH: SLCR SETTINGS
10313     // .. START: OCM REMAPPING
10314     // .. VREF_EN = 0x1
10315     // .. ==> 0XF8000B00[0:0] = 0x00000001U
10316     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
10317     // .. VREF_PULLUP_EN = 0x0
10318     // .. ==> 0XF8000B00[1:1] = 0x00000000U
10319     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
10320     // .. CLK_PULLUP_EN = 0x0
10321     // .. ==> 0XF8000B00[8:8] = 0x00000000U
10322     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
10323     // .. SRSTN_PULLUP_EN = 0x0
10324     // .. ==> 0XF8000B00[9:9] = 0x00000000U
10325     // ..     ==> MASK : 0x00000200U    VAL : 0x00000000U
10326     // ..
10327     EMIT_MASKWRITE(0XF8000B00, 0x00000303U ,0x00000001U),
10328     // .. FINISH: OCM REMAPPING
10329     // .. START: DDRIOB SETTINGS
10330     // .. INP_POWER = 0x0
10331     // .. ==> 0XF8000B40[0:0] = 0x00000000U
10332     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
10333     // .. INP_TYPE = 0x0
10334     // .. ==> 0XF8000B40[2:1] = 0x00000000U
10335     // ..     ==> MASK : 0x00000006U    VAL : 0x00000000U
10336     // .. DCI_UPDATE = 0x0
10337     // .. ==> 0XF8000B40[3:3] = 0x00000000U
10338     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
10339     // .. TERM_EN = 0x0
10340     // .. ==> 0XF8000B40[4:4] = 0x00000000U
10341     // ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
10342     // .. DCR_TYPE = 0x0
10343     // .. ==> 0XF8000B40[6:5] = 0x00000000U
10344     // ..     ==> MASK : 0x00000060U    VAL : 0x00000000U
10345     // .. IBUF_DISABLE_MODE = 0x0
10346     // .. ==> 0XF8000B40[7:7] = 0x00000000U
10347     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
10348     // .. TERM_DISABLE_MODE = 0x0
10349     // .. ==> 0XF8000B40[8:8] = 0x00000000U
10350     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
10351     // .. OUTPUT_EN = 0x3
10352     // .. ==> 0XF8000B40[10:9] = 0x00000003U
10353     // ..     ==> MASK : 0x00000600U    VAL : 0x00000600U
10354     // .. PULLUP_EN = 0x0
10355     // .. ==> 0XF8000B40[11:11] = 0x00000000U
10356     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
10357     // ..
10358     EMIT_MASKWRITE(0XF8000B40, 0x00000FFFU ,0x00000600U),
10359     // .. INP_POWER = 0x0
10360     // .. ==> 0XF8000B44[0:0] = 0x00000000U
10361     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
10362     // .. INP_TYPE = 0x0
10363     // .. ==> 0XF8000B44[2:1] = 0x00000000U
10364     // ..     ==> MASK : 0x00000006U    VAL : 0x00000000U
10365     // .. DCI_UPDATE = 0x0
10366     // .. ==> 0XF8000B44[3:3] = 0x00000000U
10367     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
10368     // .. TERM_EN = 0x0
10369     // .. ==> 0XF8000B44[4:4] = 0x00000000U
10370     // ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
10371     // .. DCR_TYPE = 0x0
10372     // .. ==> 0XF8000B44[6:5] = 0x00000000U
10373     // ..     ==> MASK : 0x00000060U    VAL : 0x00000000U
10374     // .. IBUF_DISABLE_MODE = 0x0
10375     // .. ==> 0XF8000B44[7:7] = 0x00000000U
10376     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
10377     // .. TERM_DISABLE_MODE = 0x0
10378     // .. ==> 0XF8000B44[8:8] = 0x00000000U
10379     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
10380     // .. OUTPUT_EN = 0x3
10381     // .. ==> 0XF8000B44[10:9] = 0x00000003U
10382     // ..     ==> MASK : 0x00000600U    VAL : 0x00000600U
10383     // .. PULLUP_EN = 0x0
10384     // .. ==> 0XF8000B44[11:11] = 0x00000000U
10385     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
10386     // ..
10387     EMIT_MASKWRITE(0XF8000B44, 0x00000FFFU ,0x00000600U),
10388     // .. INP_POWER = 0x0
10389     // .. ==> 0XF8000B48[0:0] = 0x00000000U
10390     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
10391     // .. INP_TYPE = 0x1
10392     // .. ==> 0XF8000B48[2:1] = 0x00000001U
10393     // ..     ==> MASK : 0x00000006U    VAL : 0x00000002U
10394     // .. DCI_UPDATE = 0x0
10395     // .. ==> 0XF8000B48[3:3] = 0x00000000U
10396     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
10397     // .. TERM_EN = 0x1
10398     // .. ==> 0XF8000B48[4:4] = 0x00000001U
10399     // ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
10400     // .. DCR_TYPE = 0x3
10401     // .. ==> 0XF8000B48[6:5] = 0x00000003U
10402     // ..     ==> MASK : 0x00000060U    VAL : 0x00000060U
10403     // .. IBUF_DISABLE_MODE = 0
10404     // .. ==> 0XF8000B48[7:7] = 0x00000000U
10405     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
10406     // .. TERM_DISABLE_MODE = 0
10407     // .. ==> 0XF8000B48[8:8] = 0x00000000U
10408     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
10409     // .. OUTPUT_EN = 0x3
10410     // .. ==> 0XF8000B48[10:9] = 0x00000003U
10411     // ..     ==> MASK : 0x00000600U    VAL : 0x00000600U
10412     // .. PULLUP_EN = 0x0
10413     // .. ==> 0XF8000B48[11:11] = 0x00000000U
10414     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
10415     // ..
10416     EMIT_MASKWRITE(0XF8000B48, 0x00000FFFU ,0x00000672U),
10417     // .. INP_POWER = 0x0
10418     // .. ==> 0XF8000B4C[0:0] = 0x00000000U
10419     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
10420     // .. INP_TYPE = 0x1
10421     // .. ==> 0XF8000B4C[2:1] = 0x00000001U
10422     // ..     ==> MASK : 0x00000006U    VAL : 0x00000002U
10423     // .. DCI_UPDATE = 0x0
10424     // .. ==> 0XF8000B4C[3:3] = 0x00000000U
10425     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
10426     // .. TERM_EN = 0x1
10427     // .. ==> 0XF8000B4C[4:4] = 0x00000001U
10428     // ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
10429     // .. DCR_TYPE = 0x3
10430     // .. ==> 0XF8000B4C[6:5] = 0x00000003U
10431     // ..     ==> MASK : 0x00000060U    VAL : 0x00000060U
10432     // .. IBUF_DISABLE_MODE = 0
10433     // .. ==> 0XF8000B4C[7:7] = 0x00000000U
10434     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
10435     // .. TERM_DISABLE_MODE = 0
10436     // .. ==> 0XF8000B4C[8:8] = 0x00000000U
10437     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
10438     // .. OUTPUT_EN = 0x3
10439     // .. ==> 0XF8000B4C[10:9] = 0x00000003U
10440     // ..     ==> MASK : 0x00000600U    VAL : 0x00000600U
10441     // .. PULLUP_EN = 0x0
10442     // .. ==> 0XF8000B4C[11:11] = 0x00000000U
10443     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
10444     // ..
10445     EMIT_MASKWRITE(0XF8000B4C, 0x00000FFFU ,0x00000672U),
10446     // .. INP_POWER = 0x0
10447     // .. ==> 0XF8000B50[0:0] = 0x00000000U
10448     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
10449     // .. INP_TYPE = 0x2
10450     // .. ==> 0XF8000B50[2:1] = 0x00000002U
10451     // ..     ==> MASK : 0x00000006U    VAL : 0x00000004U
10452     // .. DCI_UPDATE = 0x0
10453     // .. ==> 0XF8000B50[3:3] = 0x00000000U
10454     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
10455     // .. TERM_EN = 0x1
10456     // .. ==> 0XF8000B50[4:4] = 0x00000001U
10457     // ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
10458     // .. DCR_TYPE = 0x3
10459     // .. ==> 0XF8000B50[6:5] = 0x00000003U
10460     // ..     ==> MASK : 0x00000060U    VAL : 0x00000060U
10461     // .. IBUF_DISABLE_MODE = 0
10462     // .. ==> 0XF8000B50[7:7] = 0x00000000U
10463     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
10464     // .. TERM_DISABLE_MODE = 0
10465     // .. ==> 0XF8000B50[8:8] = 0x00000000U
10466     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
10467     // .. OUTPUT_EN = 0x3
10468     // .. ==> 0XF8000B50[10:9] = 0x00000003U
10469     // ..     ==> MASK : 0x00000600U    VAL : 0x00000600U
10470     // .. PULLUP_EN = 0x0
10471     // .. ==> 0XF8000B50[11:11] = 0x00000000U
10472     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
10473     // ..
10474     EMIT_MASKWRITE(0XF8000B50, 0x00000FFFU ,0x00000674U),
10475     // .. INP_POWER = 0x0
10476     // .. ==> 0XF8000B54[0:0] = 0x00000000U
10477     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
10478     // .. INP_TYPE = 0x2
10479     // .. ==> 0XF8000B54[2:1] = 0x00000002U
10480     // ..     ==> MASK : 0x00000006U    VAL : 0x00000004U
10481     // .. DCI_UPDATE = 0x0
10482     // .. ==> 0XF8000B54[3:3] = 0x00000000U
10483     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
10484     // .. TERM_EN = 0x1
10485     // .. ==> 0XF8000B54[4:4] = 0x00000001U
10486     // ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
10487     // .. DCR_TYPE = 0x3
10488     // .. ==> 0XF8000B54[6:5] = 0x00000003U
10489     // ..     ==> MASK : 0x00000060U    VAL : 0x00000060U
10490     // .. IBUF_DISABLE_MODE = 0
10491     // .. ==> 0XF8000B54[7:7] = 0x00000000U
10492     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
10493     // .. TERM_DISABLE_MODE = 0
10494     // .. ==> 0XF8000B54[8:8] = 0x00000000U
10495     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
10496     // .. OUTPUT_EN = 0x3
10497     // .. ==> 0XF8000B54[10:9] = 0x00000003U
10498     // ..     ==> MASK : 0x00000600U    VAL : 0x00000600U
10499     // .. PULLUP_EN = 0x0
10500     // .. ==> 0XF8000B54[11:11] = 0x00000000U
10501     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
10502     // ..
10503     EMIT_MASKWRITE(0XF8000B54, 0x00000FFFU ,0x00000674U),
10504     // .. INP_POWER = 0x0
10505     // .. ==> 0XF8000B58[0:0] = 0x00000000U
10506     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
10507     // .. INP_TYPE = 0x0
10508     // .. ==> 0XF8000B58[2:1] = 0x00000000U
10509     // ..     ==> MASK : 0x00000006U    VAL : 0x00000000U
10510     // .. DCI_UPDATE = 0x0
10511     // .. ==> 0XF8000B58[3:3] = 0x00000000U
10512     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
10513     // .. TERM_EN = 0x0
10514     // .. ==> 0XF8000B58[4:4] = 0x00000000U
10515     // ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
10516     // .. DCR_TYPE = 0x0
10517     // .. ==> 0XF8000B58[6:5] = 0x00000000U
10518     // ..     ==> MASK : 0x00000060U    VAL : 0x00000000U
10519     // .. IBUF_DISABLE_MODE = 0x0
10520     // .. ==> 0XF8000B58[7:7] = 0x00000000U
10521     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
10522     // .. TERM_DISABLE_MODE = 0x0
10523     // .. ==> 0XF8000B58[8:8] = 0x00000000U
10524     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
10525     // .. OUTPUT_EN = 0x3
10526     // .. ==> 0XF8000B58[10:9] = 0x00000003U
10527     // ..     ==> MASK : 0x00000600U    VAL : 0x00000600U
10528     // .. PULLUP_EN = 0x0
10529     // .. ==> 0XF8000B58[11:11] = 0x00000000U
10530     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
10531     // ..
10532     EMIT_MASKWRITE(0XF8000B58, 0x00000FFFU ,0x00000600U),
10533     // .. DRIVE_P = 0x1c
10534     // .. ==> 0XF8000B5C[6:0] = 0x0000001CU
10535     // ..     ==> MASK : 0x0000007FU    VAL : 0x0000001CU
10536     // .. DRIVE_N = 0xc
10537     // .. ==> 0XF8000B5C[13:7] = 0x0000000CU
10538     // ..     ==> MASK : 0x00003F80U    VAL : 0x00000600U
10539     // .. SLEW_P = 0x3
10540     // .. ==> 0XF8000B5C[18:14] = 0x00000003U
10541     // ..     ==> MASK : 0x0007C000U    VAL : 0x0000C000U
10542     // .. SLEW_N = 0x3
10543     // .. ==> 0XF8000B5C[23:19] = 0x00000003U
10544     // ..     ==> MASK : 0x00F80000U    VAL : 0x00180000U
10545     // .. GTL = 0x0
10546     // .. ==> 0XF8000B5C[26:24] = 0x00000000U
10547     // ..     ==> MASK : 0x07000000U    VAL : 0x00000000U
10548     // .. RTERM = 0x0
10549     // .. ==> 0XF8000B5C[31:27] = 0x00000000U
10550     // ..     ==> MASK : 0xF8000000U    VAL : 0x00000000U
10551     // ..
10552     EMIT_MASKWRITE(0XF8000B5C, 0xFFFFFFFFU ,0x0018C61CU),
10553     // .. DRIVE_P = 0x1c
10554     // .. ==> 0XF8000B60[6:0] = 0x0000001CU
10555     // ..     ==> MASK : 0x0000007FU    VAL : 0x0000001CU
10556     // .. DRIVE_N = 0xc
10557     // .. ==> 0XF8000B60[13:7] = 0x0000000CU
10558     // ..     ==> MASK : 0x00003F80U    VAL : 0x00000600U
10559     // .. SLEW_P = 0x6
10560     // .. ==> 0XF8000B60[18:14] = 0x00000006U
10561     // ..     ==> MASK : 0x0007C000U    VAL : 0x00018000U
10562     // .. SLEW_N = 0x1f
10563     // .. ==> 0XF8000B60[23:19] = 0x0000001FU
10564     // ..     ==> MASK : 0x00F80000U    VAL : 0x00F80000U
10565     // .. GTL = 0x0
10566     // .. ==> 0XF8000B60[26:24] = 0x00000000U
10567     // ..     ==> MASK : 0x07000000U    VAL : 0x00000000U
10568     // .. RTERM = 0x0
10569     // .. ==> 0XF8000B60[31:27] = 0x00000000U
10570     // ..     ==> MASK : 0xF8000000U    VAL : 0x00000000U
10571     // ..
10572     EMIT_MASKWRITE(0XF8000B60, 0xFFFFFFFFU ,0x00F9861CU),
10573     // .. DRIVE_P = 0x1c
10574     // .. ==> 0XF8000B64[6:0] = 0x0000001CU
10575     // ..     ==> MASK : 0x0000007FU    VAL : 0x0000001CU
10576     // .. DRIVE_N = 0xc
10577     // .. ==> 0XF8000B64[13:7] = 0x0000000CU
10578     // ..     ==> MASK : 0x00003F80U    VAL : 0x00000600U
10579     // .. SLEW_P = 0x6
10580     // .. ==> 0XF8000B64[18:14] = 0x00000006U
10581     // ..     ==> MASK : 0x0007C000U    VAL : 0x00018000U
10582     // .. SLEW_N = 0x1f
10583     // .. ==> 0XF8000B64[23:19] = 0x0000001FU
10584     // ..     ==> MASK : 0x00F80000U    VAL : 0x00F80000U
10585     // .. GTL = 0x0
10586     // .. ==> 0XF8000B64[26:24] = 0x00000000U
10587     // ..     ==> MASK : 0x07000000U    VAL : 0x00000000U
10588     // .. RTERM = 0x0
10589     // .. ==> 0XF8000B64[31:27] = 0x00000000U
10590     // ..     ==> MASK : 0xF8000000U    VAL : 0x00000000U
10591     // ..
10592     EMIT_MASKWRITE(0XF8000B64, 0xFFFFFFFFU ,0x00F9861CU),
10593     // .. DRIVE_P = 0x1c
10594     // .. ==> 0XF8000B68[6:0] = 0x0000001CU
10595     // ..     ==> MASK : 0x0000007FU    VAL : 0x0000001CU
10596     // .. DRIVE_N = 0xc
10597     // .. ==> 0XF8000B68[13:7] = 0x0000000CU
10598     // ..     ==> MASK : 0x00003F80U    VAL : 0x00000600U
10599     // .. SLEW_P = 0x6
10600     // .. ==> 0XF8000B68[18:14] = 0x00000006U
10601     // ..     ==> MASK : 0x0007C000U    VAL : 0x00018000U
10602     // .. SLEW_N = 0x1f
10603     // .. ==> 0XF8000B68[23:19] = 0x0000001FU
10604     // ..     ==> MASK : 0x00F80000U    VAL : 0x00F80000U
10605     // .. GTL = 0x0
10606     // .. ==> 0XF8000B68[26:24] = 0x00000000U
10607     // ..     ==> MASK : 0x07000000U    VAL : 0x00000000U
10608     // .. RTERM = 0x0
10609     // .. ==> 0XF8000B68[31:27] = 0x00000000U
10610     // ..     ==> MASK : 0xF8000000U    VAL : 0x00000000U
10611     // ..
10612     EMIT_MASKWRITE(0XF8000B68, 0xFFFFFFFFU ,0x00F9861CU),
10613     // .. VREF_INT_EN = 0x1
10614     // .. ==> 0XF8000B6C[0:0] = 0x00000001U
10615     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
10616     // .. VREF_SEL = 0x4
10617     // .. ==> 0XF8000B6C[4:1] = 0x00000004U
10618     // ..     ==> MASK : 0x0000001EU    VAL : 0x00000008U
10619     // .. VREF_EXT_EN = 0x0
10620     // .. ==> 0XF8000B6C[6:5] = 0x00000000U
10621     // ..     ==> MASK : 0x00000060U    VAL : 0x00000000U
10622     // .. VREF_PULLUP_EN = 0x0
10623     // .. ==> 0XF8000B6C[8:7] = 0x00000000U
10624     // ..     ==> MASK : 0x00000180U    VAL : 0x00000000U
10625     // .. REFIO_EN = 0x1
10626     // .. ==> 0XF8000B6C[9:9] = 0x00000001U
10627     // ..     ==> MASK : 0x00000200U    VAL : 0x00000200U
10628     // .. REFIO_PULLUP_EN = 0x0
10629     // .. ==> 0XF8000B6C[12:12] = 0x00000000U
10630     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
10631     // .. DRST_B_PULLUP_EN = 0x0
10632     // .. ==> 0XF8000B6C[13:13] = 0x00000000U
10633     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
10634     // .. CKE_PULLUP_EN = 0x0
10635     // .. ==> 0XF8000B6C[14:14] = 0x00000000U
10636     // ..     ==> MASK : 0x00004000U    VAL : 0x00000000U
10637     // ..
10638     EMIT_MASKWRITE(0XF8000B6C, 0x000073FFU ,0x00000209U),
10639     // .. .. START: ASSERT RESET
10640     // .. .. RESET = 1
10641     // .. .. ==> 0XF8000B70[0:0] = 0x00000001U
10642     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
10643     // .. .. VRN_OUT = 0x1
10644     // .. .. ==> 0XF8000B70[5:5] = 0x00000001U
10645     // .. ..     ==> MASK : 0x00000020U    VAL : 0x00000020U
10646     // .. ..
10647     EMIT_MASKWRITE(0XF8000B70, 0x00000021U ,0x00000021U),
10648     // .. .. FINISH: ASSERT RESET
10649     // .. .. START: DEASSERT RESET
10650     // .. .. RESET = 0
10651     // .. .. ==> 0XF8000B70[0:0] = 0x00000000U
10652     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
10653     // .. .. VRN_OUT = 0x1
10654     // .. .. ==> 0XF8000B70[5:5] = 0x00000001U
10655     // .. ..     ==> MASK : 0x00000020U    VAL : 0x00000020U
10656     // .. ..
10657     EMIT_MASKWRITE(0XF8000B70, 0x00000021U ,0x00000020U),
10658     // .. .. FINISH: DEASSERT RESET
10659     // .. .. RESET = 0x1
10660     // .. .. ==> 0XF8000B70[0:0] = 0x00000001U
10661     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
10662     // .. .. ENABLE = 0x1
10663     // .. .. ==> 0XF8000B70[1:1] = 0x00000001U
10664     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
10665     // .. .. VRP_TRI = 0x0
10666     // .. .. ==> 0XF8000B70[2:2] = 0x00000000U
10667     // .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
10668     // .. .. VRN_TRI = 0x0
10669     // .. .. ==> 0XF8000B70[3:3] = 0x00000000U
10670     // .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
10671     // .. .. VRP_OUT = 0x0
10672     // .. .. ==> 0XF8000B70[4:4] = 0x00000000U
10673     // .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
10674     // .. .. VRN_OUT = 0x1
10675     // .. .. ==> 0XF8000B70[5:5] = 0x00000001U
10676     // .. ..     ==> MASK : 0x00000020U    VAL : 0x00000020U
10677     // .. .. NREF_OPT1 = 0x0
10678     // .. .. ==> 0XF8000B70[7:6] = 0x00000000U
10679     // .. ..     ==> MASK : 0x000000C0U    VAL : 0x00000000U
10680     // .. .. NREF_OPT2 = 0x0
10681     // .. .. ==> 0XF8000B70[10:8] = 0x00000000U
10682     // .. ..     ==> MASK : 0x00000700U    VAL : 0x00000000U
10683     // .. .. NREF_OPT4 = 0x1
10684     // .. .. ==> 0XF8000B70[13:11] = 0x00000001U
10685     // .. ..     ==> MASK : 0x00003800U    VAL : 0x00000800U
10686     // .. .. PREF_OPT1 = 0x0
10687     // .. .. ==> 0XF8000B70[16:14] = 0x00000000U
10688     // .. ..     ==> MASK : 0x0001C000U    VAL : 0x00000000U
10689     // .. .. PREF_OPT2 = 0x0
10690     // .. .. ==> 0XF8000B70[19:17] = 0x00000000U
10691     // .. ..     ==> MASK : 0x000E0000U    VAL : 0x00000000U
10692     // .. .. UPDATE_CONTROL = 0x0
10693     // .. .. ==> 0XF8000B70[20:20] = 0x00000000U
10694     // .. ..     ==> MASK : 0x00100000U    VAL : 0x00000000U
10695     // .. .. INIT_COMPLETE = 0x0
10696     // .. .. ==> 0XF8000B70[21:21] = 0x00000000U
10697     // .. ..     ==> MASK : 0x00200000U    VAL : 0x00000000U
10698     // .. .. TST_CLK = 0x0
10699     // .. .. ==> 0XF8000B70[22:22] = 0x00000000U
10700     // .. ..     ==> MASK : 0x00400000U    VAL : 0x00000000U
10701     // .. .. TST_HLN = 0x0
10702     // .. .. ==> 0XF8000B70[23:23] = 0x00000000U
10703     // .. ..     ==> MASK : 0x00800000U    VAL : 0x00000000U
10704     // .. .. TST_HLP = 0x0
10705     // .. .. ==> 0XF8000B70[24:24] = 0x00000000U
10706     // .. ..     ==> MASK : 0x01000000U    VAL : 0x00000000U
10707     // .. .. TST_RST = 0x0
10708     // .. .. ==> 0XF8000B70[25:25] = 0x00000000U
10709     // .. ..     ==> MASK : 0x02000000U    VAL : 0x00000000U
10710     // .. .. INT_DCI_EN = 0x0
10711     // .. .. ==> 0XF8000B70[26:26] = 0x00000000U
10712     // .. ..     ==> MASK : 0x04000000U    VAL : 0x00000000U
10713     // .. ..
10714     EMIT_MASKWRITE(0XF8000B70, 0x07FFFFFFU ,0x00000823U),
10715     // .. FINISH: DDRIOB SETTINGS
10716     // .. START: MIO PROGRAMMING
10717     // .. TRI_ENABLE = 0
10718     // .. ==> 0XF8000700[0:0] = 0x00000000U
10719     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
10720     // .. L0_SEL = 1
10721     // .. ==> 0XF8000700[1:1] = 0x00000001U
10722     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
10723     // .. L1_SEL = 0
10724     // .. ==> 0XF8000700[2:2] = 0x00000000U
10725     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
10726     // .. L2_SEL = 0
10727     // .. ==> 0XF8000700[4:3] = 0x00000000U
10728     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
10729     // .. L3_SEL = 0
10730     // .. ==> 0XF8000700[7:5] = 0x00000000U
10731     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
10732     // .. Speed = 0
10733     // .. ==> 0XF8000700[8:8] = 0x00000000U
10734     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
10735     // .. IO_Type = 1
10736     // .. ==> 0XF8000700[11:9] = 0x00000001U
10737     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
10738     // .. PULLUP = 1
10739     // .. ==> 0XF8000700[12:12] = 0x00000001U
10740     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
10741     // .. DisableRcvr = 0
10742     // .. ==> 0XF8000700[13:13] = 0x00000000U
10743     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
10744     // ..
10745     EMIT_MASKWRITE(0XF8000700, 0x00003FFFU ,0x00001202U),
10746     // .. TRI_ENABLE = 0
10747     // .. ==> 0XF8000704[0:0] = 0x00000000U
10748     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
10749     // .. L0_SEL = 1
10750     // .. ==> 0XF8000704[1:1] = 0x00000001U
10751     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
10752     // .. L1_SEL = 0
10753     // .. ==> 0XF8000704[2:2] = 0x00000000U
10754     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
10755     // .. L2_SEL = 0
10756     // .. ==> 0XF8000704[4:3] = 0x00000000U
10757     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
10758     // .. L3_SEL = 0
10759     // .. ==> 0XF8000704[7:5] = 0x00000000U
10760     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
10761     // .. Speed = 0
10762     // .. ==> 0XF8000704[8:8] = 0x00000000U
10763     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
10764     // .. IO_Type = 1
10765     // .. ==> 0XF8000704[11:9] = 0x00000001U
10766     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
10767     // .. PULLUP = 1
10768     // .. ==> 0XF8000704[12:12] = 0x00000001U
10769     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
10770     // .. DisableRcvr = 0
10771     // .. ==> 0XF8000704[13:13] = 0x00000000U
10772     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
10773     // ..
10774     EMIT_MASKWRITE(0XF8000704, 0x00003FFFU ,0x00001202U),
10775     // .. TRI_ENABLE = 0
10776     // .. ==> 0XF8000708[0:0] = 0x00000000U
10777     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
10778     // .. L0_SEL = 1
10779     // .. ==> 0XF8000708[1:1] = 0x00000001U
10780     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
10781     // .. L1_SEL = 0
10782     // .. ==> 0XF8000708[2:2] = 0x00000000U
10783     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
10784     // .. L2_SEL = 0
10785     // .. ==> 0XF8000708[4:3] = 0x00000000U
10786     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
10787     // .. L3_SEL = 0
10788     // .. ==> 0XF8000708[7:5] = 0x00000000U
10789     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
10790     // .. Speed = 0
10791     // .. ==> 0XF8000708[8:8] = 0x00000000U
10792     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
10793     // .. IO_Type = 1
10794     // .. ==> 0XF8000708[11:9] = 0x00000001U
10795     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
10796     // .. PULLUP = 0
10797     // .. ==> 0XF8000708[12:12] = 0x00000000U
10798     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
10799     // .. DisableRcvr = 0
10800     // .. ==> 0XF8000708[13:13] = 0x00000000U
10801     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
10802     // ..
10803     EMIT_MASKWRITE(0XF8000708, 0x00003FFFU ,0x00000202U),
10804     // .. TRI_ENABLE = 0
10805     // .. ==> 0XF800070C[0:0] = 0x00000000U
10806     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
10807     // .. L0_SEL = 1
10808     // .. ==> 0XF800070C[1:1] = 0x00000001U
10809     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
10810     // .. L1_SEL = 0
10811     // .. ==> 0XF800070C[2:2] = 0x00000000U
10812     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
10813     // .. L2_SEL = 0
10814     // .. ==> 0XF800070C[4:3] = 0x00000000U
10815     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
10816     // .. L3_SEL = 0
10817     // .. ==> 0XF800070C[7:5] = 0x00000000U
10818     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
10819     // .. Speed = 0
10820     // .. ==> 0XF800070C[8:8] = 0x00000000U
10821     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
10822     // .. IO_Type = 1
10823     // .. ==> 0XF800070C[11:9] = 0x00000001U
10824     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
10825     // .. PULLUP = 0
10826     // .. ==> 0XF800070C[12:12] = 0x00000000U
10827     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
10828     // .. DisableRcvr = 0
10829     // .. ==> 0XF800070C[13:13] = 0x00000000U
10830     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
10831     // ..
10832     EMIT_MASKWRITE(0XF800070C, 0x00003FFFU ,0x00000202U),
10833     // .. TRI_ENABLE = 0
10834     // .. ==> 0XF8000710[0:0] = 0x00000000U
10835     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
10836     // .. L0_SEL = 1
10837     // .. ==> 0XF8000710[1:1] = 0x00000001U
10838     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
10839     // .. L1_SEL = 0
10840     // .. ==> 0XF8000710[2:2] = 0x00000000U
10841     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
10842     // .. L2_SEL = 0
10843     // .. ==> 0XF8000710[4:3] = 0x00000000U
10844     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
10845     // .. L3_SEL = 0
10846     // .. ==> 0XF8000710[7:5] = 0x00000000U
10847     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
10848     // .. Speed = 0
10849     // .. ==> 0XF8000710[8:8] = 0x00000000U
10850     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
10851     // .. IO_Type = 1
10852     // .. ==> 0XF8000710[11:9] = 0x00000001U
10853     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
10854     // .. PULLUP = 0
10855     // .. ==> 0XF8000710[12:12] = 0x00000000U
10856     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
10857     // .. DisableRcvr = 0
10858     // .. ==> 0XF8000710[13:13] = 0x00000000U
10859     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
10860     // ..
10861     EMIT_MASKWRITE(0XF8000710, 0x00003FFFU ,0x00000202U),
10862     // .. TRI_ENABLE = 0
10863     // .. ==> 0XF8000714[0:0] = 0x00000000U
10864     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
10865     // .. L0_SEL = 1
10866     // .. ==> 0XF8000714[1:1] = 0x00000001U
10867     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
10868     // .. L1_SEL = 0
10869     // .. ==> 0XF8000714[2:2] = 0x00000000U
10870     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
10871     // .. L2_SEL = 0
10872     // .. ==> 0XF8000714[4:3] = 0x00000000U
10873     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
10874     // .. L3_SEL = 0
10875     // .. ==> 0XF8000714[7:5] = 0x00000000U
10876     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
10877     // .. Speed = 0
10878     // .. ==> 0XF8000714[8:8] = 0x00000000U
10879     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
10880     // .. IO_Type = 1
10881     // .. ==> 0XF8000714[11:9] = 0x00000001U
10882     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
10883     // .. PULLUP = 0
10884     // .. ==> 0XF8000714[12:12] = 0x00000000U
10885     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
10886     // .. DisableRcvr = 0
10887     // .. ==> 0XF8000714[13:13] = 0x00000000U
10888     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
10889     // ..
10890     EMIT_MASKWRITE(0XF8000714, 0x00003FFFU ,0x00000202U),
10891     // .. TRI_ENABLE = 0
10892     // .. ==> 0XF8000718[0:0] = 0x00000000U
10893     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
10894     // .. L0_SEL = 1
10895     // .. ==> 0XF8000718[1:1] = 0x00000001U
10896     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
10897     // .. L1_SEL = 0
10898     // .. ==> 0XF8000718[2:2] = 0x00000000U
10899     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
10900     // .. L2_SEL = 0
10901     // .. ==> 0XF8000718[4:3] = 0x00000000U
10902     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
10903     // .. L3_SEL = 0
10904     // .. ==> 0XF8000718[7:5] = 0x00000000U
10905     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
10906     // .. Speed = 0
10907     // .. ==> 0XF8000718[8:8] = 0x00000000U
10908     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
10909     // .. IO_Type = 1
10910     // .. ==> 0XF8000718[11:9] = 0x00000001U
10911     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
10912     // .. PULLUP = 0
10913     // .. ==> 0XF8000718[12:12] = 0x00000000U
10914     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
10915     // .. DisableRcvr = 0
10916     // .. ==> 0XF8000718[13:13] = 0x00000000U
10917     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
10918     // ..
10919     EMIT_MASKWRITE(0XF8000718, 0x00003FFFU ,0x00000202U),
10920     // .. TRI_ENABLE = 0
10921     // .. ==> 0XF800071C[0:0] = 0x00000000U
10922     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
10923     // .. L0_SEL = 0
10924     // .. ==> 0XF800071C[1:1] = 0x00000000U
10925     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
10926     // .. L1_SEL = 0
10927     // .. ==> 0XF800071C[2:2] = 0x00000000U
10928     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
10929     // .. L2_SEL = 0
10930     // .. ==> 0XF800071C[4:3] = 0x00000000U
10931     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
10932     // .. L3_SEL = 0
10933     // .. ==> 0XF800071C[7:5] = 0x00000000U
10934     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
10935     // .. Speed = 0
10936     // .. ==> 0XF800071C[8:8] = 0x00000000U
10937     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
10938     // .. IO_Type = 1
10939     // .. ==> 0XF800071C[11:9] = 0x00000001U
10940     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
10941     // .. PULLUP = 0
10942     // .. ==> 0XF800071C[12:12] = 0x00000000U
10943     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
10944     // .. DisableRcvr = 0
10945     // .. ==> 0XF800071C[13:13] = 0x00000000U
10946     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
10947     // ..
10948     EMIT_MASKWRITE(0XF800071C, 0x00003FFFU ,0x00000200U),
10949     // .. TRI_ENABLE = 0
10950     // .. ==> 0XF8000720[0:0] = 0x00000000U
10951     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
10952     // .. L0_SEL = 1
10953     // .. ==> 0XF8000720[1:1] = 0x00000001U
10954     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
10955     // .. L1_SEL = 0
10956     // .. ==> 0XF8000720[2:2] = 0x00000000U
10957     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
10958     // .. L2_SEL = 0
10959     // .. ==> 0XF8000720[4:3] = 0x00000000U
10960     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
10961     // .. L3_SEL = 0
10962     // .. ==> 0XF8000720[7:5] = 0x00000000U
10963     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
10964     // .. Speed = 0
10965     // .. ==> 0XF8000720[8:8] = 0x00000000U
10966     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
10967     // .. IO_Type = 1
10968     // .. ==> 0XF8000720[11:9] = 0x00000001U
10969     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
10970     // .. PULLUP = 0
10971     // .. ==> 0XF8000720[12:12] = 0x00000000U
10972     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
10973     // .. DisableRcvr = 0
10974     // .. ==> 0XF8000720[13:13] = 0x00000000U
10975     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
10976     // ..
10977     EMIT_MASKWRITE(0XF8000720, 0x00003FFFU ,0x00000202U),
10978     // .. TRI_ENABLE = 0
10979     // .. ==> 0XF8000724[0:0] = 0x00000000U
10980     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
10981     // .. L0_SEL = 1
10982     // .. ==> 0XF8000724[1:1] = 0x00000001U
10983     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
10984     // .. L1_SEL = 0
10985     // .. ==> 0XF8000724[2:2] = 0x00000000U
10986     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
10987     // .. L2_SEL = 0
10988     // .. ==> 0XF8000724[4:3] = 0x00000000U
10989     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
10990     // .. L3_SEL = 0
10991     // .. ==> 0XF8000724[7:5] = 0x00000000U
10992     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
10993     // .. Speed = 0
10994     // .. ==> 0XF8000724[8:8] = 0x00000000U
10995     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
10996     // .. IO_Type = 1
10997     // .. ==> 0XF8000724[11:9] = 0x00000001U
10998     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
10999     // .. PULLUP = 1
11000     // .. ==> 0XF8000724[12:12] = 0x00000001U
11001     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
11002     // .. DisableRcvr = 0
11003     // .. ==> 0XF8000724[13:13] = 0x00000000U
11004     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11005     // ..
11006     EMIT_MASKWRITE(0XF8000724, 0x00003FFFU ,0x00001202U),
11007     // .. TRI_ENABLE = 0
11008     // .. ==> 0XF8000728[0:0] = 0x00000000U
11009     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11010     // .. L0_SEL = 1
11011     // .. ==> 0XF8000728[1:1] = 0x00000001U
11012     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
11013     // .. L1_SEL = 0
11014     // .. ==> 0XF8000728[2:2] = 0x00000000U
11015     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
11016     // .. L2_SEL = 0
11017     // .. ==> 0XF8000728[4:3] = 0x00000000U
11018     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11019     // .. L3_SEL = 0
11020     // .. ==> 0XF8000728[7:5] = 0x00000000U
11021     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11022     // .. Speed = 0
11023     // .. ==> 0XF8000728[8:8] = 0x00000000U
11024     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11025     // .. IO_Type = 1
11026     // .. ==> 0XF8000728[11:9] = 0x00000001U
11027     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11028     // .. PULLUP = 1
11029     // .. ==> 0XF8000728[12:12] = 0x00000001U
11030     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
11031     // .. DisableRcvr = 0
11032     // .. ==> 0XF8000728[13:13] = 0x00000000U
11033     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11034     // ..
11035     EMIT_MASKWRITE(0XF8000728, 0x00003FFFU ,0x00001202U),
11036     // .. TRI_ENABLE = 0
11037     // .. ==> 0XF800072C[0:0] = 0x00000000U
11038     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11039     // .. L0_SEL = 1
11040     // .. ==> 0XF800072C[1:1] = 0x00000001U
11041     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
11042     // .. L1_SEL = 0
11043     // .. ==> 0XF800072C[2:2] = 0x00000000U
11044     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
11045     // .. L2_SEL = 0
11046     // .. ==> 0XF800072C[4:3] = 0x00000000U
11047     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11048     // .. L3_SEL = 0
11049     // .. ==> 0XF800072C[7:5] = 0x00000000U
11050     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11051     // .. Speed = 0
11052     // .. ==> 0XF800072C[8:8] = 0x00000000U
11053     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11054     // .. IO_Type = 1
11055     // .. ==> 0XF800072C[11:9] = 0x00000001U
11056     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11057     // .. PULLUP = 1
11058     // .. ==> 0XF800072C[12:12] = 0x00000001U
11059     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
11060     // .. DisableRcvr = 0
11061     // .. ==> 0XF800072C[13:13] = 0x00000000U
11062     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11063     // ..
11064     EMIT_MASKWRITE(0XF800072C, 0x00003FFFU ,0x00001202U),
11065     // .. TRI_ENABLE = 0
11066     // .. ==> 0XF8000730[0:0] = 0x00000000U
11067     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11068     // .. L0_SEL = 1
11069     // .. ==> 0XF8000730[1:1] = 0x00000001U
11070     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
11071     // .. L1_SEL = 0
11072     // .. ==> 0XF8000730[2:2] = 0x00000000U
11073     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
11074     // .. L2_SEL = 0
11075     // .. ==> 0XF8000730[4:3] = 0x00000000U
11076     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11077     // .. L3_SEL = 0
11078     // .. ==> 0XF8000730[7:5] = 0x00000000U
11079     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11080     // .. Speed = 0
11081     // .. ==> 0XF8000730[8:8] = 0x00000000U
11082     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11083     // .. IO_Type = 1
11084     // .. ==> 0XF8000730[11:9] = 0x00000001U
11085     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11086     // .. PULLUP = 1
11087     // .. ==> 0XF8000730[12:12] = 0x00000001U
11088     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
11089     // .. DisableRcvr = 0
11090     // .. ==> 0XF8000730[13:13] = 0x00000000U
11091     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11092     // ..
11093     EMIT_MASKWRITE(0XF8000730, 0x00003FFFU ,0x00001202U),
11094     // .. TRI_ENABLE = 0
11095     // .. ==> 0XF8000734[0:0] = 0x00000000U
11096     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11097     // .. L0_SEL = 1
11098     // .. ==> 0XF8000734[1:1] = 0x00000001U
11099     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
11100     // .. L1_SEL = 0
11101     // .. ==> 0XF8000734[2:2] = 0x00000000U
11102     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
11103     // .. L2_SEL = 0
11104     // .. ==> 0XF8000734[4:3] = 0x00000000U
11105     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11106     // .. L3_SEL = 0
11107     // .. ==> 0XF8000734[7:5] = 0x00000000U
11108     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11109     // .. Speed = 0
11110     // .. ==> 0XF8000734[8:8] = 0x00000000U
11111     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11112     // .. IO_Type = 1
11113     // .. ==> 0XF8000734[11:9] = 0x00000001U
11114     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11115     // .. PULLUP = 1
11116     // .. ==> 0XF8000734[12:12] = 0x00000001U
11117     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
11118     // .. DisableRcvr = 0
11119     // .. ==> 0XF8000734[13:13] = 0x00000000U
11120     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11121     // ..
11122     EMIT_MASKWRITE(0XF8000734, 0x00003FFFU ,0x00001202U),
11123     // .. TRI_ENABLE = 1
11124     // .. ==> 0XF8000738[0:0] = 0x00000001U
11125     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
11126     // .. Speed = 0
11127     // .. ==> 0XF8000738[8:8] = 0x00000000U
11128     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11129     // .. IO_Type = 1
11130     // .. ==> 0XF8000738[11:9] = 0x00000001U
11131     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11132     // .. PULLUP = 1
11133     // .. ==> 0XF8000738[12:12] = 0x00000001U
11134     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
11135     // .. DisableRcvr = 0
11136     // .. ==> 0XF8000738[13:13] = 0x00000000U
11137     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11138     // ..
11139     EMIT_MASKWRITE(0XF8000738, 0x00003F01U ,0x00001201U),
11140     // .. TRI_ENABLE = 1
11141     // .. ==> 0XF800073C[0:0] = 0x00000001U
11142     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
11143     // .. Speed = 0
11144     // .. ==> 0XF800073C[8:8] = 0x00000000U
11145     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11146     // .. IO_Type = 1
11147     // .. ==> 0XF800073C[11:9] = 0x00000001U
11148     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11149     // .. PULLUP = 1
11150     // .. ==> 0XF800073C[12:12] = 0x00000001U
11151     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
11152     // .. DisableRcvr = 0
11153     // .. ==> 0XF800073C[13:13] = 0x00000000U
11154     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11155     // ..
11156     EMIT_MASKWRITE(0XF800073C, 0x00003F01U ,0x00001201U),
11157     // .. TRI_ENABLE = 0
11158     // .. ==> 0XF8000740[0:0] = 0x00000000U
11159     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11160     // .. L0_SEL = 1
11161     // .. ==> 0XF8000740[1:1] = 0x00000001U
11162     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
11163     // .. L1_SEL = 0
11164     // .. ==> 0XF8000740[2:2] = 0x00000000U
11165     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
11166     // .. L2_SEL = 0
11167     // .. ==> 0XF8000740[4:3] = 0x00000000U
11168     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11169     // .. L3_SEL = 0
11170     // .. ==> 0XF8000740[7:5] = 0x00000000U
11171     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11172     // .. Speed = 0
11173     // .. ==> 0XF8000740[8:8] = 0x00000000U
11174     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11175     // .. IO_Type = 4
11176     // .. ==> 0XF8000740[11:9] = 0x00000004U
11177     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
11178     // .. PULLUP = 0
11179     // .. ==> 0XF8000740[12:12] = 0x00000000U
11180     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11181     // .. DisableRcvr = 1
11182     // .. ==> 0XF8000740[13:13] = 0x00000001U
11183     // ..     ==> MASK : 0x00002000U    VAL : 0x00002000U
11184     // ..
11185     EMIT_MASKWRITE(0XF8000740, 0x00003FFFU ,0x00002802U),
11186     // .. TRI_ENABLE = 0
11187     // .. ==> 0XF8000744[0:0] = 0x00000000U
11188     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11189     // .. L0_SEL = 1
11190     // .. ==> 0XF8000744[1:1] = 0x00000001U
11191     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
11192     // .. L1_SEL = 0
11193     // .. ==> 0XF8000744[2:2] = 0x00000000U
11194     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
11195     // .. L2_SEL = 0
11196     // .. ==> 0XF8000744[4:3] = 0x00000000U
11197     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11198     // .. L3_SEL = 0
11199     // .. ==> 0XF8000744[7:5] = 0x00000000U
11200     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11201     // .. Speed = 0
11202     // .. ==> 0XF8000744[8:8] = 0x00000000U
11203     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11204     // .. IO_Type = 4
11205     // .. ==> 0XF8000744[11:9] = 0x00000004U
11206     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
11207     // .. PULLUP = 0
11208     // .. ==> 0XF8000744[12:12] = 0x00000000U
11209     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11210     // .. DisableRcvr = 1
11211     // .. ==> 0XF8000744[13:13] = 0x00000001U
11212     // ..     ==> MASK : 0x00002000U    VAL : 0x00002000U
11213     // ..
11214     EMIT_MASKWRITE(0XF8000744, 0x00003FFFU ,0x00002802U),
11215     // .. TRI_ENABLE = 0
11216     // .. ==> 0XF8000748[0:0] = 0x00000000U
11217     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11218     // .. L0_SEL = 1
11219     // .. ==> 0XF8000748[1:1] = 0x00000001U
11220     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
11221     // .. L1_SEL = 0
11222     // .. ==> 0XF8000748[2:2] = 0x00000000U
11223     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
11224     // .. L2_SEL = 0
11225     // .. ==> 0XF8000748[4:3] = 0x00000000U
11226     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11227     // .. L3_SEL = 0
11228     // .. ==> 0XF8000748[7:5] = 0x00000000U
11229     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11230     // .. Speed = 0
11231     // .. ==> 0XF8000748[8:8] = 0x00000000U
11232     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11233     // .. IO_Type = 4
11234     // .. ==> 0XF8000748[11:9] = 0x00000004U
11235     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
11236     // .. PULLUP = 0
11237     // .. ==> 0XF8000748[12:12] = 0x00000000U
11238     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11239     // .. DisableRcvr = 1
11240     // .. ==> 0XF8000748[13:13] = 0x00000001U
11241     // ..     ==> MASK : 0x00002000U    VAL : 0x00002000U
11242     // ..
11243     EMIT_MASKWRITE(0XF8000748, 0x00003FFFU ,0x00002802U),
11244     // .. TRI_ENABLE = 0
11245     // .. ==> 0XF800074C[0:0] = 0x00000000U
11246     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11247     // .. L0_SEL = 1
11248     // .. ==> 0XF800074C[1:1] = 0x00000001U
11249     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
11250     // .. L1_SEL = 0
11251     // .. ==> 0XF800074C[2:2] = 0x00000000U
11252     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
11253     // .. L2_SEL = 0
11254     // .. ==> 0XF800074C[4:3] = 0x00000000U
11255     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11256     // .. L3_SEL = 0
11257     // .. ==> 0XF800074C[7:5] = 0x00000000U
11258     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11259     // .. Speed = 0
11260     // .. ==> 0XF800074C[8:8] = 0x00000000U
11261     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11262     // .. IO_Type = 4
11263     // .. ==> 0XF800074C[11:9] = 0x00000004U
11264     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
11265     // .. PULLUP = 0
11266     // .. ==> 0XF800074C[12:12] = 0x00000000U
11267     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11268     // .. DisableRcvr = 1
11269     // .. ==> 0XF800074C[13:13] = 0x00000001U
11270     // ..     ==> MASK : 0x00002000U    VAL : 0x00002000U
11271     // ..
11272     EMIT_MASKWRITE(0XF800074C, 0x00003FFFU ,0x00002802U),
11273     // .. TRI_ENABLE = 0
11274     // .. ==> 0XF8000750[0:0] = 0x00000000U
11275     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11276     // .. L0_SEL = 1
11277     // .. ==> 0XF8000750[1:1] = 0x00000001U
11278     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
11279     // .. L1_SEL = 0
11280     // .. ==> 0XF8000750[2:2] = 0x00000000U
11281     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
11282     // .. L2_SEL = 0
11283     // .. ==> 0XF8000750[4:3] = 0x00000000U
11284     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11285     // .. L3_SEL = 0
11286     // .. ==> 0XF8000750[7:5] = 0x00000000U
11287     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11288     // .. Speed = 0
11289     // .. ==> 0XF8000750[8:8] = 0x00000000U
11290     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11291     // .. IO_Type = 4
11292     // .. ==> 0XF8000750[11:9] = 0x00000004U
11293     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
11294     // .. PULLUP = 0
11295     // .. ==> 0XF8000750[12:12] = 0x00000000U
11296     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11297     // .. DisableRcvr = 1
11298     // .. ==> 0XF8000750[13:13] = 0x00000001U
11299     // ..     ==> MASK : 0x00002000U    VAL : 0x00002000U
11300     // ..
11301     EMIT_MASKWRITE(0XF8000750, 0x00003FFFU ,0x00002802U),
11302     // .. TRI_ENABLE = 0
11303     // .. ==> 0XF8000754[0:0] = 0x00000000U
11304     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11305     // .. L0_SEL = 1
11306     // .. ==> 0XF8000754[1:1] = 0x00000001U
11307     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
11308     // .. L1_SEL = 0
11309     // .. ==> 0XF8000754[2:2] = 0x00000000U
11310     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
11311     // .. L2_SEL = 0
11312     // .. ==> 0XF8000754[4:3] = 0x00000000U
11313     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11314     // .. L3_SEL = 0
11315     // .. ==> 0XF8000754[7:5] = 0x00000000U
11316     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11317     // .. Speed = 0
11318     // .. ==> 0XF8000754[8:8] = 0x00000000U
11319     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11320     // .. IO_Type = 4
11321     // .. ==> 0XF8000754[11:9] = 0x00000004U
11322     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
11323     // .. PULLUP = 0
11324     // .. ==> 0XF8000754[12:12] = 0x00000000U
11325     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11326     // .. DisableRcvr = 1
11327     // .. ==> 0XF8000754[13:13] = 0x00000001U
11328     // ..     ==> MASK : 0x00002000U    VAL : 0x00002000U
11329     // ..
11330     EMIT_MASKWRITE(0XF8000754, 0x00003FFFU ,0x00002802U),
11331     // .. TRI_ENABLE = 1
11332     // .. ==> 0XF8000758[0:0] = 0x00000001U
11333     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
11334     // .. L0_SEL = 1
11335     // .. ==> 0XF8000758[1:1] = 0x00000001U
11336     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
11337     // .. L1_SEL = 0
11338     // .. ==> 0XF8000758[2:2] = 0x00000000U
11339     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
11340     // .. L2_SEL = 0
11341     // .. ==> 0XF8000758[4:3] = 0x00000000U
11342     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11343     // .. L3_SEL = 0
11344     // .. ==> 0XF8000758[7:5] = 0x00000000U
11345     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11346     // .. Speed = 0
11347     // .. ==> 0XF8000758[8:8] = 0x00000000U
11348     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11349     // .. IO_Type = 4
11350     // .. ==> 0XF8000758[11:9] = 0x00000004U
11351     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
11352     // .. PULLUP = 0
11353     // .. ==> 0XF8000758[12:12] = 0x00000000U
11354     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11355     // .. DisableRcvr = 0
11356     // .. ==> 0XF8000758[13:13] = 0x00000000U
11357     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11358     // ..
11359     EMIT_MASKWRITE(0XF8000758, 0x00003FFFU ,0x00000803U),
11360     // .. TRI_ENABLE = 1
11361     // .. ==> 0XF800075C[0:0] = 0x00000001U
11362     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
11363     // .. L0_SEL = 1
11364     // .. ==> 0XF800075C[1:1] = 0x00000001U
11365     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
11366     // .. L1_SEL = 0
11367     // .. ==> 0XF800075C[2:2] = 0x00000000U
11368     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
11369     // .. L2_SEL = 0
11370     // .. ==> 0XF800075C[4:3] = 0x00000000U
11371     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11372     // .. L3_SEL = 0
11373     // .. ==> 0XF800075C[7:5] = 0x00000000U
11374     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11375     // .. Speed = 0
11376     // .. ==> 0XF800075C[8:8] = 0x00000000U
11377     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11378     // .. IO_Type = 4
11379     // .. ==> 0XF800075C[11:9] = 0x00000004U
11380     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
11381     // .. PULLUP = 0
11382     // .. ==> 0XF800075C[12:12] = 0x00000000U
11383     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11384     // .. DisableRcvr = 0
11385     // .. ==> 0XF800075C[13:13] = 0x00000000U
11386     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11387     // ..
11388     EMIT_MASKWRITE(0XF800075C, 0x00003FFFU ,0x00000803U),
11389     // .. TRI_ENABLE = 1
11390     // .. ==> 0XF8000760[0:0] = 0x00000001U
11391     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
11392     // .. L0_SEL = 1
11393     // .. ==> 0XF8000760[1:1] = 0x00000001U
11394     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
11395     // .. L1_SEL = 0
11396     // .. ==> 0XF8000760[2:2] = 0x00000000U
11397     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
11398     // .. L2_SEL = 0
11399     // .. ==> 0XF8000760[4:3] = 0x00000000U
11400     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11401     // .. L3_SEL = 0
11402     // .. ==> 0XF8000760[7:5] = 0x00000000U
11403     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11404     // .. Speed = 0
11405     // .. ==> 0XF8000760[8:8] = 0x00000000U
11406     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11407     // .. IO_Type = 4
11408     // .. ==> 0XF8000760[11:9] = 0x00000004U
11409     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
11410     // .. PULLUP = 0
11411     // .. ==> 0XF8000760[12:12] = 0x00000000U
11412     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11413     // .. DisableRcvr = 0
11414     // .. ==> 0XF8000760[13:13] = 0x00000000U
11415     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11416     // ..
11417     EMIT_MASKWRITE(0XF8000760, 0x00003FFFU ,0x00000803U),
11418     // .. TRI_ENABLE = 1
11419     // .. ==> 0XF8000764[0:0] = 0x00000001U
11420     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
11421     // .. L0_SEL = 1
11422     // .. ==> 0XF8000764[1:1] = 0x00000001U
11423     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
11424     // .. L1_SEL = 0
11425     // .. ==> 0XF8000764[2:2] = 0x00000000U
11426     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
11427     // .. L2_SEL = 0
11428     // .. ==> 0XF8000764[4:3] = 0x00000000U
11429     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11430     // .. L3_SEL = 0
11431     // .. ==> 0XF8000764[7:5] = 0x00000000U
11432     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11433     // .. Speed = 0
11434     // .. ==> 0XF8000764[8:8] = 0x00000000U
11435     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11436     // .. IO_Type = 4
11437     // .. ==> 0XF8000764[11:9] = 0x00000004U
11438     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
11439     // .. PULLUP = 0
11440     // .. ==> 0XF8000764[12:12] = 0x00000000U
11441     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11442     // .. DisableRcvr = 0
11443     // .. ==> 0XF8000764[13:13] = 0x00000000U
11444     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11445     // ..
11446     EMIT_MASKWRITE(0XF8000764, 0x00003FFFU ,0x00000803U),
11447     // .. TRI_ENABLE = 1
11448     // .. ==> 0XF8000768[0:0] = 0x00000001U
11449     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
11450     // .. L0_SEL = 1
11451     // .. ==> 0XF8000768[1:1] = 0x00000001U
11452     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
11453     // .. L1_SEL = 0
11454     // .. ==> 0XF8000768[2:2] = 0x00000000U
11455     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
11456     // .. L2_SEL = 0
11457     // .. ==> 0XF8000768[4:3] = 0x00000000U
11458     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11459     // .. L3_SEL = 0
11460     // .. ==> 0XF8000768[7:5] = 0x00000000U
11461     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11462     // .. Speed = 0
11463     // .. ==> 0XF8000768[8:8] = 0x00000000U
11464     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11465     // .. IO_Type = 4
11466     // .. ==> 0XF8000768[11:9] = 0x00000004U
11467     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
11468     // .. PULLUP = 0
11469     // .. ==> 0XF8000768[12:12] = 0x00000000U
11470     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11471     // .. DisableRcvr = 0
11472     // .. ==> 0XF8000768[13:13] = 0x00000000U
11473     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11474     // ..
11475     EMIT_MASKWRITE(0XF8000768, 0x00003FFFU ,0x00000803U),
11476     // .. TRI_ENABLE = 1
11477     // .. ==> 0XF800076C[0:0] = 0x00000001U
11478     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
11479     // .. L0_SEL = 1
11480     // .. ==> 0XF800076C[1:1] = 0x00000001U
11481     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
11482     // .. L1_SEL = 0
11483     // .. ==> 0XF800076C[2:2] = 0x00000000U
11484     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
11485     // .. L2_SEL = 0
11486     // .. ==> 0XF800076C[4:3] = 0x00000000U
11487     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11488     // .. L3_SEL = 0
11489     // .. ==> 0XF800076C[7:5] = 0x00000000U
11490     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11491     // .. Speed = 0
11492     // .. ==> 0XF800076C[8:8] = 0x00000000U
11493     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11494     // .. IO_Type = 4
11495     // .. ==> 0XF800076C[11:9] = 0x00000004U
11496     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
11497     // .. PULLUP = 0
11498     // .. ==> 0XF800076C[12:12] = 0x00000000U
11499     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11500     // .. DisableRcvr = 0
11501     // .. ==> 0XF800076C[13:13] = 0x00000000U
11502     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11503     // ..
11504     EMIT_MASKWRITE(0XF800076C, 0x00003FFFU ,0x00000803U),
11505     // .. TRI_ENABLE = 0
11506     // .. ==> 0XF8000770[0:0] = 0x00000000U
11507     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11508     // .. L0_SEL = 0
11509     // .. ==> 0XF8000770[1:1] = 0x00000000U
11510     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
11511     // .. L1_SEL = 1
11512     // .. ==> 0XF8000770[2:2] = 0x00000001U
11513     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
11514     // .. L2_SEL = 0
11515     // .. ==> 0XF8000770[4:3] = 0x00000000U
11516     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11517     // .. L3_SEL = 0
11518     // .. ==> 0XF8000770[7:5] = 0x00000000U
11519     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11520     // .. Speed = 0
11521     // .. ==> 0XF8000770[8:8] = 0x00000000U
11522     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11523     // .. IO_Type = 1
11524     // .. ==> 0XF8000770[11:9] = 0x00000001U
11525     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11526     // .. PULLUP = 0
11527     // .. ==> 0XF8000770[12:12] = 0x00000000U
11528     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11529     // .. DisableRcvr = 0
11530     // .. ==> 0XF8000770[13:13] = 0x00000000U
11531     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11532     // ..
11533     EMIT_MASKWRITE(0XF8000770, 0x00003FFFU ,0x00000204U),
11534     // .. TRI_ENABLE = 1
11535     // .. ==> 0XF8000774[0:0] = 0x00000001U
11536     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
11537     // .. L0_SEL = 0
11538     // .. ==> 0XF8000774[1:1] = 0x00000000U
11539     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
11540     // .. L1_SEL = 1
11541     // .. ==> 0XF8000774[2:2] = 0x00000001U
11542     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
11543     // .. L2_SEL = 0
11544     // .. ==> 0XF8000774[4:3] = 0x00000000U
11545     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11546     // .. L3_SEL = 0
11547     // .. ==> 0XF8000774[7:5] = 0x00000000U
11548     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11549     // .. Speed = 0
11550     // .. ==> 0XF8000774[8:8] = 0x00000000U
11551     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11552     // .. IO_Type = 1
11553     // .. ==> 0XF8000774[11:9] = 0x00000001U
11554     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11555     // .. PULLUP = 0
11556     // .. ==> 0XF8000774[12:12] = 0x00000000U
11557     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11558     // .. DisableRcvr = 0
11559     // .. ==> 0XF8000774[13:13] = 0x00000000U
11560     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11561     // ..
11562     EMIT_MASKWRITE(0XF8000774, 0x00003FFFU ,0x00000205U),
11563     // .. TRI_ENABLE = 0
11564     // .. ==> 0XF8000778[0:0] = 0x00000000U
11565     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11566     // .. L0_SEL = 0
11567     // .. ==> 0XF8000778[1:1] = 0x00000000U
11568     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
11569     // .. L1_SEL = 1
11570     // .. ==> 0XF8000778[2:2] = 0x00000001U
11571     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
11572     // .. L2_SEL = 0
11573     // .. ==> 0XF8000778[4:3] = 0x00000000U
11574     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11575     // .. L3_SEL = 0
11576     // .. ==> 0XF8000778[7:5] = 0x00000000U
11577     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11578     // .. Speed = 0
11579     // .. ==> 0XF8000778[8:8] = 0x00000000U
11580     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11581     // .. IO_Type = 1
11582     // .. ==> 0XF8000778[11:9] = 0x00000001U
11583     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11584     // .. PULLUP = 0
11585     // .. ==> 0XF8000778[12:12] = 0x00000000U
11586     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11587     // .. DisableRcvr = 0
11588     // .. ==> 0XF8000778[13:13] = 0x00000000U
11589     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11590     // ..
11591     EMIT_MASKWRITE(0XF8000778, 0x00003FFFU ,0x00000204U),
11592     // .. TRI_ENABLE = 1
11593     // .. ==> 0XF800077C[0:0] = 0x00000001U
11594     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
11595     // .. L0_SEL = 0
11596     // .. ==> 0XF800077C[1:1] = 0x00000000U
11597     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
11598     // .. L1_SEL = 1
11599     // .. ==> 0XF800077C[2:2] = 0x00000001U
11600     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
11601     // .. L2_SEL = 0
11602     // .. ==> 0XF800077C[4:3] = 0x00000000U
11603     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11604     // .. L3_SEL = 0
11605     // .. ==> 0XF800077C[7:5] = 0x00000000U
11606     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11607     // .. Speed = 0
11608     // .. ==> 0XF800077C[8:8] = 0x00000000U
11609     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11610     // .. IO_Type = 1
11611     // .. ==> 0XF800077C[11:9] = 0x00000001U
11612     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11613     // .. PULLUP = 0
11614     // .. ==> 0XF800077C[12:12] = 0x00000000U
11615     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11616     // .. DisableRcvr = 0
11617     // .. ==> 0XF800077C[13:13] = 0x00000000U
11618     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11619     // ..
11620     EMIT_MASKWRITE(0XF800077C, 0x00003FFFU ,0x00000205U),
11621     // .. TRI_ENABLE = 0
11622     // .. ==> 0XF8000780[0:0] = 0x00000000U
11623     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11624     // .. L0_SEL = 0
11625     // .. ==> 0XF8000780[1:1] = 0x00000000U
11626     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
11627     // .. L1_SEL = 1
11628     // .. ==> 0XF8000780[2:2] = 0x00000001U
11629     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
11630     // .. L2_SEL = 0
11631     // .. ==> 0XF8000780[4:3] = 0x00000000U
11632     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11633     // .. L3_SEL = 0
11634     // .. ==> 0XF8000780[7:5] = 0x00000000U
11635     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11636     // .. Speed = 0
11637     // .. ==> 0XF8000780[8:8] = 0x00000000U
11638     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11639     // .. IO_Type = 1
11640     // .. ==> 0XF8000780[11:9] = 0x00000001U
11641     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11642     // .. PULLUP = 0
11643     // .. ==> 0XF8000780[12:12] = 0x00000000U
11644     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11645     // .. DisableRcvr = 0
11646     // .. ==> 0XF8000780[13:13] = 0x00000000U
11647     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11648     // ..
11649     EMIT_MASKWRITE(0XF8000780, 0x00003FFFU ,0x00000204U),
11650     // .. TRI_ENABLE = 0
11651     // .. ==> 0XF8000784[0:0] = 0x00000000U
11652     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11653     // .. L0_SEL = 0
11654     // .. ==> 0XF8000784[1:1] = 0x00000000U
11655     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
11656     // .. L1_SEL = 1
11657     // .. ==> 0XF8000784[2:2] = 0x00000001U
11658     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
11659     // .. L2_SEL = 0
11660     // .. ==> 0XF8000784[4:3] = 0x00000000U
11661     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11662     // .. L3_SEL = 0
11663     // .. ==> 0XF8000784[7:5] = 0x00000000U
11664     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11665     // .. Speed = 0
11666     // .. ==> 0XF8000784[8:8] = 0x00000000U
11667     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11668     // .. IO_Type = 1
11669     // .. ==> 0XF8000784[11:9] = 0x00000001U
11670     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11671     // .. PULLUP = 0
11672     // .. ==> 0XF8000784[12:12] = 0x00000000U
11673     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11674     // .. DisableRcvr = 0
11675     // .. ==> 0XF8000784[13:13] = 0x00000000U
11676     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11677     // ..
11678     EMIT_MASKWRITE(0XF8000784, 0x00003FFFU ,0x00000204U),
11679     // .. TRI_ENABLE = 0
11680     // .. ==> 0XF8000788[0:0] = 0x00000000U
11681     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11682     // .. L0_SEL = 0
11683     // .. ==> 0XF8000788[1:1] = 0x00000000U
11684     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
11685     // .. L1_SEL = 1
11686     // .. ==> 0XF8000788[2:2] = 0x00000001U
11687     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
11688     // .. L2_SEL = 0
11689     // .. ==> 0XF8000788[4:3] = 0x00000000U
11690     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11691     // .. L3_SEL = 0
11692     // .. ==> 0XF8000788[7:5] = 0x00000000U
11693     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11694     // .. Speed = 0
11695     // .. ==> 0XF8000788[8:8] = 0x00000000U
11696     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11697     // .. IO_Type = 1
11698     // .. ==> 0XF8000788[11:9] = 0x00000001U
11699     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11700     // .. PULLUP = 0
11701     // .. ==> 0XF8000788[12:12] = 0x00000000U
11702     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11703     // .. DisableRcvr = 0
11704     // .. ==> 0XF8000788[13:13] = 0x00000000U
11705     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11706     // ..
11707     EMIT_MASKWRITE(0XF8000788, 0x00003FFFU ,0x00000204U),
11708     // .. TRI_ENABLE = 0
11709     // .. ==> 0XF800078C[0:0] = 0x00000000U
11710     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11711     // .. L0_SEL = 0
11712     // .. ==> 0XF800078C[1:1] = 0x00000000U
11713     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
11714     // .. L1_SEL = 1
11715     // .. ==> 0XF800078C[2:2] = 0x00000001U
11716     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
11717     // .. L2_SEL = 0
11718     // .. ==> 0XF800078C[4:3] = 0x00000000U
11719     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11720     // .. L3_SEL = 0
11721     // .. ==> 0XF800078C[7:5] = 0x00000000U
11722     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11723     // .. Speed = 0
11724     // .. ==> 0XF800078C[8:8] = 0x00000000U
11725     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11726     // .. IO_Type = 1
11727     // .. ==> 0XF800078C[11:9] = 0x00000001U
11728     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11729     // .. PULLUP = 0
11730     // .. ==> 0XF800078C[12:12] = 0x00000000U
11731     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11732     // .. DisableRcvr = 0
11733     // .. ==> 0XF800078C[13:13] = 0x00000000U
11734     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11735     // ..
11736     EMIT_MASKWRITE(0XF800078C, 0x00003FFFU ,0x00000204U),
11737     // .. TRI_ENABLE = 1
11738     // .. ==> 0XF8000790[0:0] = 0x00000001U
11739     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
11740     // .. L0_SEL = 0
11741     // .. ==> 0XF8000790[1:1] = 0x00000000U
11742     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
11743     // .. L1_SEL = 1
11744     // .. ==> 0XF8000790[2:2] = 0x00000001U
11745     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
11746     // .. L2_SEL = 0
11747     // .. ==> 0XF8000790[4:3] = 0x00000000U
11748     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11749     // .. L3_SEL = 0
11750     // .. ==> 0XF8000790[7:5] = 0x00000000U
11751     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11752     // .. Speed = 0
11753     // .. ==> 0XF8000790[8:8] = 0x00000000U
11754     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11755     // .. IO_Type = 1
11756     // .. ==> 0XF8000790[11:9] = 0x00000001U
11757     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11758     // .. PULLUP = 0
11759     // .. ==> 0XF8000790[12:12] = 0x00000000U
11760     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11761     // .. DisableRcvr = 0
11762     // .. ==> 0XF8000790[13:13] = 0x00000000U
11763     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11764     // ..
11765     EMIT_MASKWRITE(0XF8000790, 0x00003FFFU ,0x00000205U),
11766     // .. TRI_ENABLE = 0
11767     // .. ==> 0XF8000794[0:0] = 0x00000000U
11768     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11769     // .. L0_SEL = 0
11770     // .. ==> 0XF8000794[1:1] = 0x00000000U
11771     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
11772     // .. L1_SEL = 1
11773     // .. ==> 0XF8000794[2:2] = 0x00000001U
11774     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
11775     // .. L2_SEL = 0
11776     // .. ==> 0XF8000794[4:3] = 0x00000000U
11777     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11778     // .. L3_SEL = 0
11779     // .. ==> 0XF8000794[7:5] = 0x00000000U
11780     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11781     // .. Speed = 0
11782     // .. ==> 0XF8000794[8:8] = 0x00000000U
11783     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11784     // .. IO_Type = 1
11785     // .. ==> 0XF8000794[11:9] = 0x00000001U
11786     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11787     // .. PULLUP = 0
11788     // .. ==> 0XF8000794[12:12] = 0x00000000U
11789     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11790     // .. DisableRcvr = 0
11791     // .. ==> 0XF8000794[13:13] = 0x00000000U
11792     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11793     // ..
11794     EMIT_MASKWRITE(0XF8000794, 0x00003FFFU ,0x00000204U),
11795     // .. TRI_ENABLE = 0
11796     // .. ==> 0XF8000798[0:0] = 0x00000000U
11797     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11798     // .. L0_SEL = 0
11799     // .. ==> 0XF8000798[1:1] = 0x00000000U
11800     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
11801     // .. L1_SEL = 1
11802     // .. ==> 0XF8000798[2:2] = 0x00000001U
11803     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
11804     // .. L2_SEL = 0
11805     // .. ==> 0XF8000798[4:3] = 0x00000000U
11806     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11807     // .. L3_SEL = 0
11808     // .. ==> 0XF8000798[7:5] = 0x00000000U
11809     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11810     // .. Speed = 0
11811     // .. ==> 0XF8000798[8:8] = 0x00000000U
11812     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11813     // .. IO_Type = 1
11814     // .. ==> 0XF8000798[11:9] = 0x00000001U
11815     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11816     // .. PULLUP = 0
11817     // .. ==> 0XF8000798[12:12] = 0x00000000U
11818     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11819     // .. DisableRcvr = 0
11820     // .. ==> 0XF8000798[13:13] = 0x00000000U
11821     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11822     // ..
11823     EMIT_MASKWRITE(0XF8000798, 0x00003FFFU ,0x00000204U),
11824     // .. TRI_ENABLE = 0
11825     // .. ==> 0XF800079C[0:0] = 0x00000000U
11826     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11827     // .. L0_SEL = 0
11828     // .. ==> 0XF800079C[1:1] = 0x00000000U
11829     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
11830     // .. L1_SEL = 1
11831     // .. ==> 0XF800079C[2:2] = 0x00000001U
11832     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
11833     // .. L2_SEL = 0
11834     // .. ==> 0XF800079C[4:3] = 0x00000000U
11835     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11836     // .. L3_SEL = 0
11837     // .. ==> 0XF800079C[7:5] = 0x00000000U
11838     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11839     // .. Speed = 0
11840     // .. ==> 0XF800079C[8:8] = 0x00000000U
11841     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11842     // .. IO_Type = 1
11843     // .. ==> 0XF800079C[11:9] = 0x00000001U
11844     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11845     // .. PULLUP = 0
11846     // .. ==> 0XF800079C[12:12] = 0x00000000U
11847     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11848     // .. DisableRcvr = 0
11849     // .. ==> 0XF800079C[13:13] = 0x00000000U
11850     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11851     // ..
11852     EMIT_MASKWRITE(0XF800079C, 0x00003FFFU ,0x00000204U),
11853     // .. TRI_ENABLE = 0
11854     // .. ==> 0XF80007A0[0:0] = 0x00000000U
11855     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11856     // .. L0_SEL = 0
11857     // .. ==> 0XF80007A0[1:1] = 0x00000000U
11858     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
11859     // .. L1_SEL = 0
11860     // .. ==> 0XF80007A0[2:2] = 0x00000000U
11861     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
11862     // .. L2_SEL = 0
11863     // .. ==> 0XF80007A0[4:3] = 0x00000000U
11864     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11865     // .. L3_SEL = 4
11866     // .. ==> 0XF80007A0[7:5] = 0x00000004U
11867     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
11868     // .. Speed = 0
11869     // .. ==> 0XF80007A0[8:8] = 0x00000000U
11870     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11871     // .. IO_Type = 1
11872     // .. ==> 0XF80007A0[11:9] = 0x00000001U
11873     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11874     // .. PULLUP = 0
11875     // .. ==> 0XF80007A0[12:12] = 0x00000000U
11876     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11877     // .. DisableRcvr = 0
11878     // .. ==> 0XF80007A0[13:13] = 0x00000000U
11879     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11880     // ..
11881     EMIT_MASKWRITE(0XF80007A0, 0x00003FFFU ,0x00000280U),
11882     // .. TRI_ENABLE = 0
11883     // .. ==> 0XF80007A4[0:0] = 0x00000000U
11884     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11885     // .. L0_SEL = 0
11886     // .. ==> 0XF80007A4[1:1] = 0x00000000U
11887     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
11888     // .. L1_SEL = 0
11889     // .. ==> 0XF80007A4[2:2] = 0x00000000U
11890     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
11891     // .. L2_SEL = 0
11892     // .. ==> 0XF80007A4[4:3] = 0x00000000U
11893     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11894     // .. L3_SEL = 4
11895     // .. ==> 0XF80007A4[7:5] = 0x00000004U
11896     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
11897     // .. Speed = 0
11898     // .. ==> 0XF80007A4[8:8] = 0x00000000U
11899     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11900     // .. IO_Type = 1
11901     // .. ==> 0XF80007A4[11:9] = 0x00000001U
11902     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11903     // .. PULLUP = 0
11904     // .. ==> 0XF80007A4[12:12] = 0x00000000U
11905     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11906     // .. DisableRcvr = 0
11907     // .. ==> 0XF80007A4[13:13] = 0x00000000U
11908     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11909     // ..
11910     EMIT_MASKWRITE(0XF80007A4, 0x00003FFFU ,0x00000280U),
11911     // .. TRI_ENABLE = 0
11912     // .. ==> 0XF80007A8[0:0] = 0x00000000U
11913     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11914     // .. L0_SEL = 0
11915     // .. ==> 0XF80007A8[1:1] = 0x00000000U
11916     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
11917     // .. L1_SEL = 0
11918     // .. ==> 0XF80007A8[2:2] = 0x00000000U
11919     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
11920     // .. L2_SEL = 0
11921     // .. ==> 0XF80007A8[4:3] = 0x00000000U
11922     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11923     // .. L3_SEL = 4
11924     // .. ==> 0XF80007A8[7:5] = 0x00000004U
11925     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
11926     // .. Speed = 0
11927     // .. ==> 0XF80007A8[8:8] = 0x00000000U
11928     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11929     // .. IO_Type = 1
11930     // .. ==> 0XF80007A8[11:9] = 0x00000001U
11931     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11932     // .. PULLUP = 0
11933     // .. ==> 0XF80007A8[12:12] = 0x00000000U
11934     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11935     // .. DisableRcvr = 0
11936     // .. ==> 0XF80007A8[13:13] = 0x00000000U
11937     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11938     // ..
11939     EMIT_MASKWRITE(0XF80007A8, 0x00003FFFU ,0x00000280U),
11940     // .. TRI_ENABLE = 0
11941     // .. ==> 0XF80007AC[0:0] = 0x00000000U
11942     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11943     // .. L0_SEL = 0
11944     // .. ==> 0XF80007AC[1:1] = 0x00000000U
11945     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
11946     // .. L1_SEL = 0
11947     // .. ==> 0XF80007AC[2:2] = 0x00000000U
11948     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
11949     // .. L2_SEL = 0
11950     // .. ==> 0XF80007AC[4:3] = 0x00000000U
11951     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11952     // .. L3_SEL = 4
11953     // .. ==> 0XF80007AC[7:5] = 0x00000004U
11954     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
11955     // .. Speed = 0
11956     // .. ==> 0XF80007AC[8:8] = 0x00000000U
11957     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11958     // .. IO_Type = 1
11959     // .. ==> 0XF80007AC[11:9] = 0x00000001U
11960     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11961     // .. PULLUP = 0
11962     // .. ==> 0XF80007AC[12:12] = 0x00000000U
11963     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11964     // .. DisableRcvr = 0
11965     // .. ==> 0XF80007AC[13:13] = 0x00000000U
11966     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11967     // ..
11968     EMIT_MASKWRITE(0XF80007AC, 0x00003FFFU ,0x00000280U),
11969     // .. TRI_ENABLE = 0
11970     // .. ==> 0XF80007B0[0:0] = 0x00000000U
11971     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11972     // .. L0_SEL = 0
11973     // .. ==> 0XF80007B0[1:1] = 0x00000000U
11974     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
11975     // .. L1_SEL = 0
11976     // .. ==> 0XF80007B0[2:2] = 0x00000000U
11977     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
11978     // .. L2_SEL = 0
11979     // .. ==> 0XF80007B0[4:3] = 0x00000000U
11980     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11981     // .. L3_SEL = 4
11982     // .. ==> 0XF80007B0[7:5] = 0x00000004U
11983     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
11984     // .. Speed = 0
11985     // .. ==> 0XF80007B0[8:8] = 0x00000000U
11986     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11987     // .. IO_Type = 1
11988     // .. ==> 0XF80007B0[11:9] = 0x00000001U
11989     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11990     // .. PULLUP = 0
11991     // .. ==> 0XF80007B0[12:12] = 0x00000000U
11992     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11993     // .. DisableRcvr = 0
11994     // .. ==> 0XF80007B0[13:13] = 0x00000000U
11995     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11996     // ..
11997     EMIT_MASKWRITE(0XF80007B0, 0x00003FFFU ,0x00000280U),
11998     // .. TRI_ENABLE = 0
11999     // .. ==> 0XF80007B4[0:0] = 0x00000000U
12000     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
12001     // .. L0_SEL = 0
12002     // .. ==> 0XF80007B4[1:1] = 0x00000000U
12003     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
12004     // .. L1_SEL = 0
12005     // .. ==> 0XF80007B4[2:2] = 0x00000000U
12006     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
12007     // .. L2_SEL = 0
12008     // .. ==> 0XF80007B4[4:3] = 0x00000000U
12009     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
12010     // .. L3_SEL = 4
12011     // .. ==> 0XF80007B4[7:5] = 0x00000004U
12012     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
12013     // .. Speed = 0
12014     // .. ==> 0XF80007B4[8:8] = 0x00000000U
12015     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
12016     // .. IO_Type = 1
12017     // .. ==> 0XF80007B4[11:9] = 0x00000001U
12018     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
12019     // .. PULLUP = 0
12020     // .. ==> 0XF80007B4[12:12] = 0x00000000U
12021     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
12022     // .. DisableRcvr = 0
12023     // .. ==> 0XF80007B4[13:13] = 0x00000000U
12024     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
12025     // ..
12026     EMIT_MASKWRITE(0XF80007B4, 0x00003FFFU ,0x00000280U),
12027     // .. TRI_ENABLE = 0
12028     // .. ==> 0XF80007B8[0:0] = 0x00000000U
12029     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
12030     // .. L0_SEL = 0
12031     // .. ==> 0XF80007B8[1:1] = 0x00000000U
12032     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
12033     // .. L1_SEL = 0
12034     // .. ==> 0XF80007B8[2:2] = 0x00000000U
12035     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
12036     // .. L2_SEL = 0
12037     // .. ==> 0XF80007B8[4:3] = 0x00000000U
12038     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
12039     // .. L3_SEL = 0
12040     // .. ==> 0XF80007B8[7:5] = 0x00000000U
12041     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
12042     // .. Speed = 0
12043     // .. ==> 0XF80007B8[8:8] = 0x00000000U
12044     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
12045     // .. IO_Type = 1
12046     // .. ==> 0XF80007B8[11:9] = 0x00000001U
12047     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
12048     // .. PULLUP = 1
12049     // .. ==> 0XF80007B8[12:12] = 0x00000001U
12050     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
12051     // .. DisableRcvr = 0
12052     // .. ==> 0XF80007B8[13:13] = 0x00000000U
12053     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
12054     // ..
12055     EMIT_MASKWRITE(0XF80007B8, 0x00003FFFU ,0x00001200U),
12056     // .. TRI_ENABLE = 0
12057     // .. ==> 0XF80007BC[0:0] = 0x00000000U
12058     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
12059     // .. L0_SEL = 0
12060     // .. ==> 0XF80007BC[1:1] = 0x00000000U
12061     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
12062     // .. L1_SEL = 0
12063     // .. ==> 0XF80007BC[2:2] = 0x00000000U
12064     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
12065     // .. L2_SEL = 0
12066     // .. ==> 0XF80007BC[4:3] = 0x00000000U
12067     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
12068     // .. L3_SEL = 0
12069     // .. ==> 0XF80007BC[7:5] = 0x00000000U
12070     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
12071     // .. Speed = 0
12072     // .. ==> 0XF80007BC[8:8] = 0x00000000U
12073     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
12074     // .. IO_Type = 1
12075     // .. ==> 0XF80007BC[11:9] = 0x00000001U
12076     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
12077     // .. PULLUP = 1
12078     // .. ==> 0XF80007BC[12:12] = 0x00000001U
12079     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
12080     // .. DisableRcvr = 0
12081     // .. ==> 0XF80007BC[13:13] = 0x00000000U
12082     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
12083     // ..
12084     EMIT_MASKWRITE(0XF80007BC, 0x00003FFFU ,0x00001200U),
12085     // .. TRI_ENABLE = 0
12086     // .. ==> 0XF80007C0[0:0] = 0x00000000U
12087     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
12088     // .. L0_SEL = 0
12089     // .. ==> 0XF80007C0[1:1] = 0x00000000U
12090     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
12091     // .. L1_SEL = 0
12092     // .. ==> 0XF80007C0[2:2] = 0x00000000U
12093     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
12094     // .. L2_SEL = 0
12095     // .. ==> 0XF80007C0[4:3] = 0x00000000U
12096     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
12097     // .. L3_SEL = 7
12098     // .. ==> 0XF80007C0[7:5] = 0x00000007U
12099     // ..     ==> MASK : 0x000000E0U    VAL : 0x000000E0U
12100     // .. Speed = 0
12101     // .. ==> 0XF80007C0[8:8] = 0x00000000U
12102     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
12103     // .. IO_Type = 1
12104     // .. ==> 0XF80007C0[11:9] = 0x00000001U
12105     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
12106     // .. PULLUP = 0
12107     // .. ==> 0XF80007C0[12:12] = 0x00000000U
12108     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
12109     // .. DisableRcvr = 0
12110     // .. ==> 0XF80007C0[13:13] = 0x00000000U
12111     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
12112     // ..
12113     EMIT_MASKWRITE(0XF80007C0, 0x00003FFFU ,0x000002E0U),
12114     // .. TRI_ENABLE = 1
12115     // .. ==> 0XF80007C4[0:0] = 0x00000001U
12116     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
12117     // .. L0_SEL = 0
12118     // .. ==> 0XF80007C4[1:1] = 0x00000000U
12119     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
12120     // .. L1_SEL = 0
12121     // .. ==> 0XF80007C4[2:2] = 0x00000000U
12122     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
12123     // .. L2_SEL = 0
12124     // .. ==> 0XF80007C4[4:3] = 0x00000000U
12125     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
12126     // .. L3_SEL = 7
12127     // .. ==> 0XF80007C4[7:5] = 0x00000007U
12128     // ..     ==> MASK : 0x000000E0U    VAL : 0x000000E0U
12129     // .. Speed = 0
12130     // .. ==> 0XF80007C4[8:8] = 0x00000000U
12131     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
12132     // .. IO_Type = 1
12133     // .. ==> 0XF80007C4[11:9] = 0x00000001U
12134     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
12135     // .. PULLUP = 0
12136     // .. ==> 0XF80007C4[12:12] = 0x00000000U
12137     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
12138     // .. DisableRcvr = 0
12139     // .. ==> 0XF80007C4[13:13] = 0x00000000U
12140     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
12141     // ..
12142     EMIT_MASKWRITE(0XF80007C4, 0x00003FFFU ,0x000002E1U),
12143     // .. TRI_ENABLE = 0
12144     // .. ==> 0XF80007C8[0:0] = 0x00000000U
12145     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
12146     // .. L0_SEL = 0
12147     // .. ==> 0XF80007C8[1:1] = 0x00000000U
12148     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
12149     // .. L1_SEL = 0
12150     // .. ==> 0XF80007C8[2:2] = 0x00000000U
12151     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
12152     // .. L2_SEL = 0
12153     // .. ==> 0XF80007C8[4:3] = 0x00000000U
12154     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
12155     // .. L3_SEL = 2
12156     // .. ==> 0XF80007C8[7:5] = 0x00000002U
12157     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000040U
12158     // .. Speed = 0
12159     // .. ==> 0XF80007C8[8:8] = 0x00000000U
12160     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
12161     // .. IO_Type = 1
12162     // .. ==> 0XF80007C8[11:9] = 0x00000001U
12163     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
12164     // .. PULLUP = 1
12165     // .. ==> 0XF80007C8[12:12] = 0x00000001U
12166     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
12167     // .. DisableRcvr = 0
12168     // .. ==> 0XF80007C8[13:13] = 0x00000000U
12169     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
12170     // ..
12171     EMIT_MASKWRITE(0XF80007C8, 0x00003FFFU ,0x00001240U),
12172     // .. TRI_ENABLE = 0
12173     // .. ==> 0XF80007CC[0:0] = 0x00000000U
12174     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
12175     // .. L0_SEL = 0
12176     // .. ==> 0XF80007CC[1:1] = 0x00000000U
12177     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
12178     // .. L1_SEL = 0
12179     // .. ==> 0XF80007CC[2:2] = 0x00000000U
12180     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
12181     // .. L2_SEL = 0
12182     // .. ==> 0XF80007CC[4:3] = 0x00000000U
12183     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
12184     // .. L3_SEL = 2
12185     // .. ==> 0XF80007CC[7:5] = 0x00000002U
12186     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000040U
12187     // .. Speed = 0
12188     // .. ==> 0XF80007CC[8:8] = 0x00000000U
12189     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
12190     // .. IO_Type = 1
12191     // .. ==> 0XF80007CC[11:9] = 0x00000001U
12192     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
12193     // .. PULLUP = 1
12194     // .. ==> 0XF80007CC[12:12] = 0x00000001U
12195     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
12196     // .. DisableRcvr = 0
12197     // .. ==> 0XF80007CC[13:13] = 0x00000000U
12198     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
12199     // ..
12200     EMIT_MASKWRITE(0XF80007CC, 0x00003FFFU ,0x00001240U),
12201     // .. TRI_ENABLE = 0
12202     // .. ==> 0XF80007D0[0:0] = 0x00000000U
12203     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
12204     // .. L0_SEL = 0
12205     // .. ==> 0XF80007D0[1:1] = 0x00000000U
12206     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
12207     // .. L1_SEL = 0
12208     // .. ==> 0XF80007D0[2:2] = 0x00000000U
12209     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
12210     // .. L2_SEL = 0
12211     // .. ==> 0XF80007D0[4:3] = 0x00000000U
12212     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
12213     // .. L3_SEL = 4
12214     // .. ==> 0XF80007D0[7:5] = 0x00000004U
12215     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
12216     // .. Speed = 0
12217     // .. ==> 0XF80007D0[8:8] = 0x00000000U
12218     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
12219     // .. IO_Type = 1
12220     // .. ==> 0XF80007D0[11:9] = 0x00000001U
12221     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
12222     // .. PULLUP = 0
12223     // .. ==> 0XF80007D0[12:12] = 0x00000000U
12224     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
12225     // .. DisableRcvr = 0
12226     // .. ==> 0XF80007D0[13:13] = 0x00000000U
12227     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
12228     // ..
12229     EMIT_MASKWRITE(0XF80007D0, 0x00003FFFU ,0x00000280U),
12230     // .. TRI_ENABLE = 0
12231     // .. ==> 0XF80007D4[0:0] = 0x00000000U
12232     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
12233     // .. L0_SEL = 0
12234     // .. ==> 0XF80007D4[1:1] = 0x00000000U
12235     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
12236     // .. L1_SEL = 0
12237     // .. ==> 0XF80007D4[2:2] = 0x00000000U
12238     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
12239     // .. L2_SEL = 0
12240     // .. ==> 0XF80007D4[4:3] = 0x00000000U
12241     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
12242     // .. L3_SEL = 4
12243     // .. ==> 0XF80007D4[7:5] = 0x00000004U
12244     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
12245     // .. Speed = 0
12246     // .. ==> 0XF80007D4[8:8] = 0x00000000U
12247     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
12248     // .. IO_Type = 1
12249     // .. ==> 0XF80007D4[11:9] = 0x00000001U
12250     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
12251     // .. PULLUP = 0
12252     // .. ==> 0XF80007D4[12:12] = 0x00000000U
12253     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
12254     // .. DisableRcvr = 0
12255     // .. ==> 0XF80007D4[13:13] = 0x00000000U
12256     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
12257     // ..
12258     EMIT_MASKWRITE(0XF80007D4, 0x00003FFFU ,0x00000280U),
12259     // .. SDIO0_WP_SEL = 15
12260     // .. ==> 0XF8000830[5:0] = 0x0000000FU
12261     // ..     ==> MASK : 0x0000003FU    VAL : 0x0000000FU
12262     // .. SDIO0_CD_SEL = 14
12263     // .. ==> 0XF8000830[21:16] = 0x0000000EU
12264     // ..     ==> MASK : 0x003F0000U    VAL : 0x000E0000U
12265     // ..
12266     EMIT_MASKWRITE(0XF8000830, 0x003F003FU ,0x000E000FU),
12267     // .. FINISH: MIO PROGRAMMING
12268     // .. START: LOCK IT BACK
12269     // .. LOCK_KEY = 0X767B
12270     // .. ==> 0XF8000004[15:0] = 0x0000767BU
12271     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000767BU
12272     // ..
12273     EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU),
12274     // .. FINISH: LOCK IT BACK
12275     // FINISH: top
12276     //
12277     EMIT_EXIT(),
12278 
12279     //
12280 };
12281 
12282 unsigned long ps7_peripherals_init_data_1_0[] = {
12283     // START: top
12284     // .. START: SLCR SETTINGS
12285     // .. UNLOCK_KEY = 0XDF0D
12286     // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
12287     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000DF0DU
12288     // ..
12289     EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU),
12290     // .. FINISH: SLCR SETTINGS
12291     // .. START: DDR TERM/IBUF_DISABLE_MODE SETTINGS
12292     // .. IBUF_DISABLE_MODE = 0x1
12293     // .. ==> 0XF8000B48[7:7] = 0x00000001U
12294     // ..     ==> MASK : 0x00000080U    VAL : 0x00000080U
12295     // .. TERM_DISABLE_MODE = 0x1
12296     // .. ==> 0XF8000B48[8:8] = 0x00000001U
12297     // ..     ==> MASK : 0x00000100U    VAL : 0x00000100U
12298     // ..
12299     EMIT_MASKWRITE(0XF8000B48, 0x00000180U ,0x00000180U),
12300     // .. IBUF_DISABLE_MODE = 0x1
12301     // .. ==> 0XF8000B4C[7:7] = 0x00000001U
12302     // ..     ==> MASK : 0x00000080U    VAL : 0x00000080U
12303     // .. TERM_DISABLE_MODE = 0x1
12304     // .. ==> 0XF8000B4C[8:8] = 0x00000001U
12305     // ..     ==> MASK : 0x00000100U    VAL : 0x00000100U
12306     // ..
12307     EMIT_MASKWRITE(0XF8000B4C, 0x00000180U ,0x00000180U),
12308     // .. IBUF_DISABLE_MODE = 0x1
12309     // .. ==> 0XF8000B50[7:7] = 0x00000001U
12310     // ..     ==> MASK : 0x00000080U    VAL : 0x00000080U
12311     // .. TERM_DISABLE_MODE = 0x1
12312     // .. ==> 0XF8000B50[8:8] = 0x00000001U
12313     // ..     ==> MASK : 0x00000100U    VAL : 0x00000100U
12314     // ..
12315     EMIT_MASKWRITE(0XF8000B50, 0x00000180U ,0x00000180U),
12316     // .. IBUF_DISABLE_MODE = 0x1
12317     // .. ==> 0XF8000B54[7:7] = 0x00000001U
12318     // ..     ==> MASK : 0x00000080U    VAL : 0x00000080U
12319     // .. TERM_DISABLE_MODE = 0x1
12320     // .. ==> 0XF8000B54[8:8] = 0x00000001U
12321     // ..     ==> MASK : 0x00000100U    VAL : 0x00000100U
12322     // ..
12323     EMIT_MASKWRITE(0XF8000B54, 0x00000180U ,0x00000180U),
12324     // .. FINISH: DDR TERM/IBUF_DISABLE_MODE SETTINGS
12325     // .. START: LOCK IT BACK
12326     // .. LOCK_KEY = 0X767B
12327     // .. ==> 0XF8000004[15:0] = 0x0000767BU
12328     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000767BU
12329     // ..
12330     EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU),
12331     // .. FINISH: LOCK IT BACK
12332     // .. START: SRAM/NOR SET OPMODE
12333     // .. FINISH: SRAM/NOR SET OPMODE
12334     // .. START: UART REGISTERS
12335     // .. BDIV = 0x6
12336     // .. ==> 0XE0001034[7:0] = 0x00000006U
12337     // ..     ==> MASK : 0x000000FFU    VAL : 0x00000006U
12338     // ..
12339     EMIT_MASKWRITE(0XE0001034, 0x000000FFU ,0x00000006U),
12340     // .. CD = 0x3e
12341     // .. ==> 0XE0001018[15:0] = 0x0000003EU
12342     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000003EU
12343     // ..
12344     EMIT_MASKWRITE(0XE0001018, 0x0000FFFFU ,0x0000003EU),
12345     // .. STPBRK = 0x0
12346     // .. ==> 0XE0001000[8:8] = 0x00000000U
12347     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
12348     // .. STTBRK = 0x0
12349     // .. ==> 0XE0001000[7:7] = 0x00000000U
12350     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
12351     // .. RSTTO = 0x0
12352     // .. ==> 0XE0001000[6:6] = 0x00000000U
12353     // ..     ==> MASK : 0x00000040U    VAL : 0x00000000U
12354     // .. TXDIS = 0x0
12355     // .. ==> 0XE0001000[5:5] = 0x00000000U
12356     // ..     ==> MASK : 0x00000020U    VAL : 0x00000000U
12357     // .. TXEN = 0x1
12358     // .. ==> 0XE0001000[4:4] = 0x00000001U
12359     // ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
12360     // .. RXDIS = 0x0
12361     // .. ==> 0XE0001000[3:3] = 0x00000000U
12362     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
12363     // .. RXEN = 0x1
12364     // .. ==> 0XE0001000[2:2] = 0x00000001U
12365     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
12366     // .. TXRES = 0x1
12367     // .. ==> 0XE0001000[1:1] = 0x00000001U
12368     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
12369     // .. RXRES = 0x1
12370     // .. ==> 0XE0001000[0:0] = 0x00000001U
12371     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
12372     // ..
12373     EMIT_MASKWRITE(0XE0001000, 0x000001FFU ,0x00000017U),
12374     // .. IRMODE = 0x0
12375     // .. ==> 0XE0001004[11:11] = 0x00000000U
12376     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
12377     // .. UCLKEN = 0x0
12378     // .. ==> 0XE0001004[10:10] = 0x00000000U
12379     // ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
12380     // .. CHMODE = 0x0
12381     // .. ==> 0XE0001004[9:8] = 0x00000000U
12382     // ..     ==> MASK : 0x00000300U    VAL : 0x00000000U
12383     // .. NBSTOP = 0x0
12384     // .. ==> 0XE0001004[7:6] = 0x00000000U
12385     // ..     ==> MASK : 0x000000C0U    VAL : 0x00000000U
12386     // .. PAR = 0x4
12387     // .. ==> 0XE0001004[5:3] = 0x00000004U
12388     // ..     ==> MASK : 0x00000038U    VAL : 0x00000020U
12389     // .. CHRL = 0x0
12390     // .. ==> 0XE0001004[2:1] = 0x00000000U
12391     // ..     ==> MASK : 0x00000006U    VAL : 0x00000000U
12392     // .. CLKS = 0x0
12393     // .. ==> 0XE0001004[0:0] = 0x00000000U
12394     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
12395     // ..
12396     EMIT_MASKWRITE(0XE0001004, 0x00000FFFU ,0x00000020U),
12397     // .. FINISH: UART REGISTERS
12398     // .. START: QSPI REGISTERS
12399     // .. Holdb_dr = 1
12400     // .. ==> 0XE000D000[19:19] = 0x00000001U
12401     // ..     ==> MASK : 0x00080000U    VAL : 0x00080000U
12402     // ..
12403     EMIT_MASKWRITE(0XE000D000, 0x00080000U ,0x00080000U),
12404     // .. FINISH: QSPI REGISTERS
12405     // .. START: PL POWER ON RESET REGISTERS
12406     // .. PCFG_POR_CNT_4K = 0
12407     // .. ==> 0XF8007000[29:29] = 0x00000000U
12408     // ..     ==> MASK : 0x20000000U    VAL : 0x00000000U
12409     // ..
12410     EMIT_MASKWRITE(0XF8007000, 0x20000000U ,0x00000000U),
12411     // .. FINISH: PL POWER ON RESET REGISTERS
12412     // .. START: SMC TIMING CALCULATION REGISTER UPDATE
12413     // .. .. START: NAND SET CYCLE
12414     // .. .. FINISH: NAND SET CYCLE
12415     // .. .. START: OPMODE
12416     // .. .. FINISH: OPMODE
12417     // .. .. START: DIRECT COMMAND
12418     // .. .. FINISH: DIRECT COMMAND
12419     // .. .. START: SRAM/NOR CS0 SET CYCLE
12420     // .. .. FINISH: SRAM/NOR CS0 SET CYCLE
12421     // .. .. START: DIRECT COMMAND
12422     // .. .. FINISH: DIRECT COMMAND
12423     // .. .. START: NOR CS0 BASE ADDRESS
12424     // .. .. FINISH: NOR CS0 BASE ADDRESS
12425     // .. .. START: SRAM/NOR CS1 SET CYCLE
12426     // .. .. FINISH: SRAM/NOR CS1 SET CYCLE
12427     // .. .. START: DIRECT COMMAND
12428     // .. .. FINISH: DIRECT COMMAND
12429     // .. .. START: NOR CS1 BASE ADDRESS
12430     // .. .. FINISH: NOR CS1 BASE ADDRESS
12431     // .. .. START: USB RESET
12432     // .. .. .. START: USB0 RESET
12433     // .. .. .. .. START: DIR MODE BANK 0
12434     // .. .. .. .. DIRECTION_0 = 0x80
12435     // .. .. .. .. ==> 0XE000A204[31:0] = 0x00000080U
12436     // .. .. .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0x00000080U
12437     // .. .. .. ..
12438     EMIT_MASKWRITE(0XE000A204, 0xFFFFFFFFU ,0x00000080U),
12439     // .. .. .. .. FINISH: DIR MODE BANK 0
12440     // .. .. .. .. START: DIR MODE BANK 1
12441     // .. .. .. .. FINISH: DIR MODE BANK 1
12442     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
12443     // .. .. .. .. MASK_0_LSW = 0xff7f
12444     // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000FF7FU
12445     // .. .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xFF7F0000U
12446     // .. .. .. .. DATA_0_LSW = 0x80
12447     // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000080U
12448     // .. .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000080U
12449     // .. .. .. ..
12450     EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xFF7F0080U),
12451     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
12452     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
12453     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
12454     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
12455     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
12456     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
12457     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
12458     // .. .. .. .. START: OUTPUT ENABLE BANK 0
12459     // .. .. .. .. OP_ENABLE_0 = 0x80
12460     // .. .. .. .. ==> 0XE000A208[31:0] = 0x00000080U
12461     // .. .. .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0x00000080U
12462     // .. .. .. ..
12463     EMIT_MASKWRITE(0XE000A208, 0xFFFFFFFFU ,0x00000080U),
12464     // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0
12465     // .. .. .. .. START: OUTPUT ENABLE BANK 1
12466     // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1
12467     // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
12468     // .. .. .. .. MASK_0_LSW = 0xff7f
12469     // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000FF7FU
12470     // .. .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xFF7F0000U
12471     // .. .. .. .. DATA_0_LSW = 0x0
12472     // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000000U
12473     // .. .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000000U
12474     // .. .. .. ..
12475     EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xFF7F0000U),
12476     // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
12477     // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
12478     // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
12479     // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
12480     // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
12481     // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
12482     // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
12483     // .. .. .. .. START: ADD 1 MS DELAY
12484     // .. .. .. ..
12485     EMIT_MASKDELAY(0XF8F00200, 1),
12486     // .. .. .. .. FINISH: ADD 1 MS DELAY
12487     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
12488     // .. .. .. .. MASK_0_LSW = 0xff7f
12489     // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000FF7FU
12490     // .. .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xFF7F0000U
12491     // .. .. .. .. DATA_0_LSW = 0x80
12492     // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000080U
12493     // .. .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000080U
12494     // .. .. .. ..
12495     EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xFF7F0080U),
12496     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
12497     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
12498     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
12499     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
12500     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
12501     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
12502     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
12503     // .. .. .. FINISH: USB0 RESET
12504     // .. .. .. START: USB1 RESET
12505     // .. .. .. .. START: DIR MODE BANK 0
12506     // .. .. .. .. FINISH: DIR MODE BANK 0
12507     // .. .. .. .. START: DIR MODE BANK 1
12508     // .. .. .. .. FINISH: DIR MODE BANK 1
12509     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
12510     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
12511     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
12512     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
12513     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
12514     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
12515     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
12516     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
12517     // .. .. .. .. START: OUTPUT ENABLE BANK 0
12518     // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0
12519     // .. .. .. .. START: OUTPUT ENABLE BANK 1
12520     // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1
12521     // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
12522     // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
12523     // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
12524     // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
12525     // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
12526     // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
12527     // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
12528     // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
12529     // .. .. .. .. START: ADD 1 MS DELAY
12530     // .. .. .. ..
12531     EMIT_MASKDELAY(0XF8F00200, 1),
12532     // .. .. .. .. FINISH: ADD 1 MS DELAY
12533     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
12534     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
12535     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
12536     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
12537     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
12538     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
12539     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
12540     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
12541     // .. .. .. FINISH: USB1 RESET
12542     // .. .. FINISH: USB RESET
12543     // .. .. START: ENET RESET
12544     // .. .. .. START: ENET0 RESET
12545     // .. .. .. .. START: DIR MODE BANK 0
12546     // .. .. .. .. FINISH: DIR MODE BANK 0
12547     // .. .. .. .. START: DIR MODE BANK 1
12548     // .. .. .. .. DIRECTION_1 = 0x8000
12549     // .. .. .. .. ==> 0XE000A244[21:0] = 0x00008000U
12550     // .. .. .. ..     ==> MASK : 0x003FFFFFU    VAL : 0x00008000U
12551     // .. .. .. ..
12552     EMIT_MASKWRITE(0XE000A244, 0x003FFFFFU ,0x00008000U),
12553     // .. .. .. .. FINISH: DIR MODE BANK 1
12554     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
12555     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
12556     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
12557     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
12558     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
12559     // .. .. .. .. MASK_1_LSW = 0x7fff
12560     // .. .. .. .. ==> 0XE000A008[31:16] = 0x00007FFFU
12561     // .. .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0x7FFF0000U
12562     // .. .. .. .. DATA_1_LSW = 0x8000
12563     // .. .. .. .. ==> 0XE000A008[15:0] = 0x00008000U
12564     // .. .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00008000U
12565     // .. .. .. ..
12566     EMIT_MASKWRITE(0XE000A008, 0xFFFFFFFFU ,0x7FFF8000U),
12567     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
12568     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
12569     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
12570     // .. .. .. .. START: OUTPUT ENABLE BANK 0
12571     // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0
12572     // .. .. .. .. START: OUTPUT ENABLE BANK 1
12573     // .. .. .. .. OP_ENABLE_1 = 0x8000
12574     // .. .. .. .. ==> 0XE000A248[21:0] = 0x00008000U
12575     // .. .. .. ..     ==> MASK : 0x003FFFFFU    VAL : 0x00008000U
12576     // .. .. .. ..
12577     EMIT_MASKWRITE(0XE000A248, 0x003FFFFFU ,0x00008000U),
12578     // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1
12579     // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
12580     // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
12581     // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
12582     // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
12583     // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
12584     // .. .. .. .. MASK_1_LSW = 0x7fff
12585     // .. .. .. .. ==> 0XE000A008[31:16] = 0x00007FFFU
12586     // .. .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0x7FFF0000U
12587     // .. .. .. .. DATA_1_LSW = 0x0
12588     // .. .. .. .. ==> 0XE000A008[15:0] = 0x00000000U
12589     // .. .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000000U
12590     // .. .. .. ..
12591     EMIT_MASKWRITE(0XE000A008, 0xFFFFFFFFU ,0x7FFF0000U),
12592     // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
12593     // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
12594     // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
12595     // .. .. .. .. START: ADD 1 MS DELAY
12596     // .. .. .. ..
12597     EMIT_MASKDELAY(0XF8F00200, 1),
12598     // .. .. .. .. FINISH: ADD 1 MS DELAY
12599     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
12600     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
12601     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
12602     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
12603     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
12604     // .. .. .. .. MASK_1_LSW = 0x7fff
12605     // .. .. .. .. ==> 0XE000A008[31:16] = 0x00007FFFU
12606     // .. .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0x7FFF0000U
12607     // .. .. .. .. DATA_1_LSW = 0x8000
12608     // .. .. .. .. ==> 0XE000A008[15:0] = 0x00008000U
12609     // .. .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00008000U
12610     // .. .. .. ..
12611     EMIT_MASKWRITE(0XE000A008, 0xFFFFFFFFU ,0x7FFF8000U),
12612     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
12613     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
12614     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
12615     // .. .. .. FINISH: ENET0 RESET
12616     // .. .. .. START: ENET1 RESET
12617     // .. .. .. .. START: DIR MODE BANK 0
12618     // .. .. .. .. FINISH: DIR MODE BANK 0
12619     // .. .. .. .. START: DIR MODE BANK 1
12620     // .. .. .. .. FINISH: DIR MODE BANK 1
12621     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
12622     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
12623     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
12624     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
12625     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
12626     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
12627     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
12628     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
12629     // .. .. .. .. START: OUTPUT ENABLE BANK 0
12630     // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0
12631     // .. .. .. .. START: OUTPUT ENABLE BANK 1
12632     // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1
12633     // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
12634     // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
12635     // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
12636     // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
12637     // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
12638     // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
12639     // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
12640     // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
12641     // .. .. .. .. START: ADD 1 MS DELAY
12642     // .. .. .. ..
12643     EMIT_MASKDELAY(0XF8F00200, 1),
12644     // .. .. .. .. FINISH: ADD 1 MS DELAY
12645     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
12646     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
12647     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
12648     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
12649     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
12650     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
12651     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
12652     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
12653     // .. .. .. FINISH: ENET1 RESET
12654     // .. .. FINISH: ENET RESET
12655     // .. .. START: I2C RESET
12656     // .. .. .. START: I2C0 RESET
12657     // .. .. .. .. START: DIR MODE GPIO BANK0
12658     // .. .. .. .. FINISH: DIR MODE GPIO BANK0
12659     // .. .. .. .. START: DIR MODE GPIO BANK1
12660     // .. .. .. .. DIRECTION_1 = 0x4000
12661     // .. .. .. .. ==> 0XE000A244[21:0] = 0x00004000U
12662     // .. .. .. ..     ==> MASK : 0x003FFFFFU    VAL : 0x00004000U
12663     // .. .. .. ..
12664     EMIT_MASKWRITE(0XE000A244, 0x003FFFFFU ,0x00004000U),
12665     // .. .. .. .. FINISH: DIR MODE GPIO BANK1
12666     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
12667     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
12668     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
12669     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
12670     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
12671     // .. .. .. .. MASK_1_LSW = 0xbfff
12672     // .. .. .. .. ==> 0XE000A008[31:16] = 0x0000BFFFU
12673     // .. .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xBFFF0000U
12674     // .. .. .. .. DATA_1_LSW = 0x4000
12675     // .. .. .. .. ==> 0XE000A008[15:0] = 0x00004000U
12676     // .. .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00004000U
12677     // .. .. .. ..
12678     EMIT_MASKWRITE(0XE000A008, 0xFFFFFFFFU ,0xBFFF4000U),
12679     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
12680     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
12681     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
12682     // .. .. .. .. START: OUTPUT ENABLE
12683     // .. .. .. .. FINISH: OUTPUT ENABLE
12684     // .. .. .. .. START: OUTPUT ENABLE
12685     // .. .. .. .. OP_ENABLE_1 = 0x4000
12686     // .. .. .. .. ==> 0XE000A248[21:0] = 0x00004000U
12687     // .. .. .. ..     ==> MASK : 0x003FFFFFU    VAL : 0x00004000U
12688     // .. .. .. ..
12689     EMIT_MASKWRITE(0XE000A248, 0x003FFFFFU ,0x00004000U),
12690     // .. .. .. .. FINISH: OUTPUT ENABLE
12691     // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
12692     // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
12693     // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
12694     // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
12695     // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
12696     // .. .. .. .. MASK_1_LSW = 0xbfff
12697     // .. .. .. .. ==> 0XE000A008[31:16] = 0x0000BFFFU
12698     // .. .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xBFFF0000U
12699     // .. .. .. .. DATA_1_LSW = 0x0
12700     // .. .. .. .. ==> 0XE000A008[15:0] = 0x00000000U
12701     // .. .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000000U
12702     // .. .. .. ..
12703     EMIT_MASKWRITE(0XE000A008, 0xFFFFFFFFU ,0xBFFF0000U),
12704     // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
12705     // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
12706     // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
12707     // .. .. .. .. START: ADD 1 MS DELAY
12708     // .. .. .. ..
12709     EMIT_MASKDELAY(0XF8F00200, 1),
12710     // .. .. .. .. FINISH: ADD 1 MS DELAY
12711     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
12712     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
12713     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
12714     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
12715     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
12716     // .. .. .. .. MASK_1_LSW = 0xbfff
12717     // .. .. .. .. ==> 0XE000A008[31:16] = 0x0000BFFFU
12718     // .. .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xBFFF0000U
12719     // .. .. .. .. DATA_1_LSW = 0x4000
12720     // .. .. .. .. ==> 0XE000A008[15:0] = 0x00004000U
12721     // .. .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00004000U
12722     // .. .. .. ..
12723     EMIT_MASKWRITE(0XE000A008, 0xFFFFFFFFU ,0xBFFF4000U),
12724     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
12725     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
12726     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
12727     // .. .. .. FINISH: I2C0 RESET
12728     // .. .. .. START: I2C1 RESET
12729     // .. .. .. .. START: DIR MODE GPIO BANK0
12730     // .. .. .. .. FINISH: DIR MODE GPIO BANK0
12731     // .. .. .. .. START: DIR MODE GPIO BANK1
12732     // .. .. .. .. FINISH: DIR MODE GPIO BANK1
12733     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
12734     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
12735     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
12736     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
12737     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
12738     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
12739     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
12740     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
12741     // .. .. .. .. START: OUTPUT ENABLE
12742     // .. .. .. .. FINISH: OUTPUT ENABLE
12743     // .. .. .. .. START: OUTPUT ENABLE
12744     // .. .. .. .. FINISH: OUTPUT ENABLE
12745     // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
12746     // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
12747     // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
12748     // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
12749     // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
12750     // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
12751     // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
12752     // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
12753     // .. .. .. .. START: ADD 1 MS DELAY
12754     // .. .. .. ..
12755     EMIT_MASKDELAY(0XF8F00200, 1),
12756     // .. .. .. .. FINISH: ADD 1 MS DELAY
12757     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
12758     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
12759     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
12760     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
12761     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
12762     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
12763     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
12764     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
12765     // .. .. .. FINISH: I2C1 RESET
12766     // .. .. FINISH: I2C RESET
12767     // .. .. START: NOR CHIP SELECT
12768     // .. .. .. START: DIR MODE BANK 0
12769     // .. .. .. FINISH: DIR MODE BANK 0
12770     // .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
12771     // .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
12772     // .. .. .. START: OUTPUT ENABLE BANK 0
12773     // .. .. .. FINISH: OUTPUT ENABLE BANK 0
12774     // .. .. FINISH: NOR CHIP SELECT
12775     // .. FINISH: SMC TIMING CALCULATION REGISTER UPDATE
12776     // FINISH: top
12777     //
12778     EMIT_EXIT(),
12779 
12780     //
12781 };
12782 
12783 unsigned long ps7_post_config_1_0[] = {
12784     // START: top
12785     // .. START: SLCR SETTINGS
12786     // .. UNLOCK_KEY = 0XDF0D
12787     // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
12788     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000DF0DU
12789     // ..
12790     EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU),
12791     // .. FINISH: SLCR SETTINGS
12792     // .. START: ENABLING LEVEL SHIFTER
12793     // .. USER_INP_ICT_EN_0 = 3
12794     // .. ==> 0XF8000900[1:0] = 0x00000003U
12795     // ..     ==> MASK : 0x00000003U    VAL : 0x00000003U
12796     // .. USER_INP_ICT_EN_1 = 3
12797     // .. ==> 0XF8000900[3:2] = 0x00000003U
12798     // ..     ==> MASK : 0x0000000CU    VAL : 0x0000000CU
12799     // ..
12800     EMIT_MASKWRITE(0XF8000900, 0x0000000FU ,0x0000000FU),
12801     // .. FINISH: ENABLING LEVEL SHIFTER
12802     // .. START: FPGA RESETS TO 0
12803     // .. reserved_3 = 0
12804     // .. ==> 0XF8000240[31:25] = 0x00000000U
12805     // ..     ==> MASK : 0xFE000000U    VAL : 0x00000000U
12806     // .. FPGA_ACP_RST = 0
12807     // .. ==> 0XF8000240[24:24] = 0x00000000U
12808     // ..     ==> MASK : 0x01000000U    VAL : 0x00000000U
12809     // .. FPGA_AXDS3_RST = 0
12810     // .. ==> 0XF8000240[23:23] = 0x00000000U
12811     // ..     ==> MASK : 0x00800000U    VAL : 0x00000000U
12812     // .. FPGA_AXDS2_RST = 0
12813     // .. ==> 0XF8000240[22:22] = 0x00000000U
12814     // ..     ==> MASK : 0x00400000U    VAL : 0x00000000U
12815     // .. FPGA_AXDS1_RST = 0
12816     // .. ==> 0XF8000240[21:21] = 0x00000000U
12817     // ..     ==> MASK : 0x00200000U    VAL : 0x00000000U
12818     // .. FPGA_AXDS0_RST = 0
12819     // .. ==> 0XF8000240[20:20] = 0x00000000U
12820     // ..     ==> MASK : 0x00100000U    VAL : 0x00000000U
12821     // .. reserved_2 = 0
12822     // .. ==> 0XF8000240[19:18] = 0x00000000U
12823     // ..     ==> MASK : 0x000C0000U    VAL : 0x00000000U
12824     // .. FSSW1_FPGA_RST = 0
12825     // .. ==> 0XF8000240[17:17] = 0x00000000U
12826     // ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
12827     // .. FSSW0_FPGA_RST = 0
12828     // .. ==> 0XF8000240[16:16] = 0x00000000U
12829     // ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
12830     // .. reserved_1 = 0
12831     // .. ==> 0XF8000240[15:14] = 0x00000000U
12832     // ..     ==> MASK : 0x0000C000U    VAL : 0x00000000U
12833     // .. FPGA_FMSW1_RST = 0
12834     // .. ==> 0XF8000240[13:13] = 0x00000000U
12835     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
12836     // .. FPGA_FMSW0_RST = 0
12837     // .. ==> 0XF8000240[12:12] = 0x00000000U
12838     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
12839     // .. FPGA_DMA3_RST = 0
12840     // .. ==> 0XF8000240[11:11] = 0x00000000U
12841     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
12842     // .. FPGA_DMA2_RST = 0
12843     // .. ==> 0XF8000240[10:10] = 0x00000000U
12844     // ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
12845     // .. FPGA_DMA1_RST = 0
12846     // .. ==> 0XF8000240[9:9] = 0x00000000U
12847     // ..     ==> MASK : 0x00000200U    VAL : 0x00000000U
12848     // .. FPGA_DMA0_RST = 0
12849     // .. ==> 0XF8000240[8:8] = 0x00000000U
12850     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
12851     // .. reserved = 0
12852     // .. ==> 0XF8000240[7:4] = 0x00000000U
12853     // ..     ==> MASK : 0x000000F0U    VAL : 0x00000000U
12854     // .. FPGA3_OUT_RST = 0
12855     // .. ==> 0XF8000240[3:3] = 0x00000000U
12856     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
12857     // .. FPGA2_OUT_RST = 0
12858     // .. ==> 0XF8000240[2:2] = 0x00000000U
12859     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
12860     // .. FPGA1_OUT_RST = 0
12861     // .. ==> 0XF8000240[1:1] = 0x00000000U
12862     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
12863     // .. FPGA0_OUT_RST = 0
12864     // .. ==> 0XF8000240[0:0] = 0x00000000U
12865     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
12866     // ..
12867     EMIT_MASKWRITE(0XF8000240, 0xFFFFFFFFU ,0x00000000U),
12868     // .. FINISH: FPGA RESETS TO 0
12869     // .. START: AFI REGISTERS
12870     // .. .. START: AFI0 REGISTERS
12871     // .. .. FINISH: AFI0 REGISTERS
12872     // .. .. START: AFI1 REGISTERS
12873     // .. .. FINISH: AFI1 REGISTERS
12874     // .. .. START: AFI2 REGISTERS
12875     // .. .. FINISH: AFI2 REGISTERS
12876     // .. .. START: AFI3 REGISTERS
12877     // .. .. FINISH: AFI3 REGISTERS
12878     // .. FINISH: AFI REGISTERS
12879     // .. START: LOCK IT BACK
12880     // .. LOCK_KEY = 0X767B
12881     // .. ==> 0XF8000004[15:0] = 0x0000767BU
12882     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000767BU
12883     // ..
12884     EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU),
12885     // .. FINISH: LOCK IT BACK
12886     // FINISH: top
12887     //
12888     EMIT_EXIT(),
12889 
12890     //
12891 };
12892 
12893 unsigned long ps7_debug_1_0[] = {
12894     // START: top
12895     // .. START: CROSS TRIGGER CONFIGURATIONS
12896     // .. .. START: UNLOCKING CTI REGISTERS
12897     // .. .. KEY = 0XC5ACCE55
12898     // .. .. ==> 0XF8898FB0[31:0] = 0xC5ACCE55U
12899     // .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0xC5ACCE55U
12900     // .. ..
12901     EMIT_MASKWRITE(0XF8898FB0, 0xFFFFFFFFU ,0xC5ACCE55U),
12902     // .. .. KEY = 0XC5ACCE55
12903     // .. .. ==> 0XF8899FB0[31:0] = 0xC5ACCE55U
12904     // .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0xC5ACCE55U
12905     // .. ..
12906     EMIT_MASKWRITE(0XF8899FB0, 0xFFFFFFFFU ,0xC5ACCE55U),
12907     // .. .. KEY = 0XC5ACCE55
12908     // .. .. ==> 0XF8809FB0[31:0] = 0xC5ACCE55U
12909     // .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0xC5ACCE55U
12910     // .. ..
12911     EMIT_MASKWRITE(0XF8809FB0, 0xFFFFFFFFU ,0xC5ACCE55U),
12912     // .. .. FINISH: UNLOCKING CTI REGISTERS
12913     // .. .. START: ENABLING CTI MODULES AND CHANNELS
12914     // .. .. FINISH: ENABLING CTI MODULES AND CHANNELS
12915     // .. .. START: MAPPING CPU0, CPU1 AND FTM EVENTS TO CTM CHANNELS
12916     // .. .. FINISH: MAPPING CPU0, CPU1 AND FTM EVENTS TO CTM CHANNELS
12917     // .. FINISH: CROSS TRIGGER CONFIGURATIONS
12918     // FINISH: top
12919     //
12920     EMIT_EXIT(),
12921 
12922     //
12923 };
12924 
12925 
12926 #include "xil_io.h"
12927 #define PS7_MASK_POLL_TIME 100000000
12928 
12929 char*
12930 getPS7MessageInfo(unsigned key) {
12931 
12932   char* err_msg = "";
12933   switch (key) {
12934     case PS7_INIT_SUCCESS:                  err_msg = "PS7 initialization successful"; break;
12935     case PS7_INIT_CORRUPT:                  err_msg = "PS7 init Data Corrupted"; break;
12936     case PS7_INIT_TIMEOUT:                  err_msg = "PS7 init mask poll timeout"; break;
12937     case PS7_POLL_FAILED_DDR_INIT:          err_msg = "Mask Poll failed for DDR Init"; break;
12938     case PS7_POLL_FAILED_DMA:               err_msg = "Mask Poll failed for PLL Init"; break;
12939     case PS7_POLL_FAILED_PLL:               err_msg = "Mask Poll failed for DMA done bit"; break;
12940     default:                                err_msg = "Undefined error status"; break;
12941   }
12942 
12943   return err_msg;
12944 }
12945 
12946 unsigned long
12947 ps7GetSiliconVersion () {
12948   // Read PS version from MCTRL register [31:28]
12949   unsigned long mask = 0xF0000000;
12950   unsigned long *addr = (unsigned long*) 0XF8007080;
12951   unsigned long ps_version = (*addr & mask) >> 28;
12952   return ps_version;
12953 }
12954 
12955 void mask_write (unsigned long add , unsigned long  mask, unsigned long val ) {
12956         unsigned long *addr = (unsigned long*) add;
12957         *addr = ( val & mask ) | ( *addr & ~mask);
12958         //xil_printf("MaskWrite : 0x%x--> 0x%x \n \r" ,add, *addr);
12959 }
12960 
12961 
12962 int mask_poll(unsigned long add , unsigned long mask ) {
12963         volatile unsigned long *addr = (volatile unsigned long*) add;
12964         int i = 0;
12965         while (!(*addr & mask)) {
12966           if (i == PS7_MASK_POLL_TIME) {
12967             return -1;
12968           }
12969           i++;
12970         }
12971      return 1;
12972         //xil_printf("MaskPoll : 0x%x --> 0x%x \n \r" , add, *addr);
12973 }
12974 
12975 unsigned long mask_read(unsigned long add , unsigned long mask ) {
12976         unsigned long *addr = (unsigned long*) add;
12977         unsigned long val = (*addr & mask);
12978         //xil_printf("MaskRead : 0x%x --> 0x%x \n \r" , add, val);
12979         return val;
12980 }
12981 
12982 
12983 
12984 int
12985 ps7_config(unsigned long * ps7_config_init)
12986 {
12987     unsigned long *ptr = ps7_config_init;
12988 
12989     unsigned long  opcode;            // current instruction ..
12990     unsigned long  args[16];           // no opcode has so many args ...
12991     int  numargs;           // number of arguments of this instruction
12992     int  j;                 // general purpose index
12993 
12994     volatile unsigned long *addr;         // some variable to make code readable
12995     unsigned long  val,mask;              // some variable to make code readable
12996 
12997     int finish = -1 ;           // loop while this is negative !
12998     int i = 0;                  // Timeout variable
12999 
13000     while( finish < 0 ) {
13001         numargs = ptr[0] & 0xF;
13002         opcode = ptr[0] >> 4;
13003 
13004         for( j = 0 ; j < numargs ; j ++ )
13005             args[j] = ptr[j+1];
13006         ptr += numargs + 1;
13007 
13008 
13009         switch ( opcode ) {
13010 
13011         case OPCODE_EXIT:
13012             finish = PS7_INIT_SUCCESS;
13013             break;
13014 
13015         case OPCODE_CLEAR:
13016             addr = (unsigned long*) args[0];
13017             *addr = 0;
13018             break;
13019 
13020         case OPCODE_WRITE:
13021             addr = (unsigned long*) args[0];
13022             val = args[1];
13023             *addr = val;
13024             break;
13025 
13026         case OPCODE_MASKWRITE:
13027             addr = (unsigned long*) args[0];
13028             mask = args[1];
13029             val = args[2];
13030             *addr = ( val & mask ) | ( *addr & ~mask);
13031             break;
13032 
13033         case OPCODE_MASKPOLL:
13034             addr = (unsigned long*) args[0];
13035             mask = args[1];
13036             i = 0;
13037             while (!(*addr & mask)) {
13038                 if (i == PS7_MASK_POLL_TIME) {
13039                     finish = PS7_INIT_TIMEOUT;
13040                     break;
13041                 }
13042                 i++;
13043             }
13044             break;
13045         case OPCODE_MASKDELAY:
13046             addr = (unsigned long*) args[0];
13047             mask = args[1];
13048             int delay = get_number_of_cycles_for_delay(mask);
13049             perf_reset_and_start_timer();
13050             while ((*addr < delay)) {
13051             }
13052             break;
13053         default:
13054             finish = PS7_INIT_CORRUPT;
13055             break;
13056         }
13057     }
13058     return finish;
13059 }
13060 
13061 unsigned long *ps7_mio_init_data = ps7_mio_init_data_3_0;
13062 unsigned long *ps7_pll_init_data = ps7_pll_init_data_3_0;
13063 unsigned long *ps7_clock_init_data = ps7_clock_init_data_3_0;
13064 unsigned long *ps7_ddr_init_data = ps7_ddr_init_data_3_0;
13065 unsigned long *ps7_peripherals_init_data = ps7_peripherals_init_data_3_0;
13066 
13067 int
13068 ps7_post_config()
13069 {
13070   // Get the PS_VERSION on run time
13071   unsigned long si_ver = ps7GetSiliconVersion ();
13072   int ret = -1;
13073   if (si_ver == PCW_SILICON_VERSION_1) {
13074       ret = ps7_config (ps7_post_config_1_0);
13075       if (ret != PS7_INIT_SUCCESS) return ret;
13076   } else if (si_ver == PCW_SILICON_VERSION_2) {
13077       ret = ps7_config (ps7_post_config_2_0);
13078       if (ret != PS7_INIT_SUCCESS) return ret;
13079   } else {
13080       ret = ps7_config (ps7_post_config_3_0);
13081       if (ret != PS7_INIT_SUCCESS) return ret;
13082   }
13083   return PS7_INIT_SUCCESS;
13084 }
13085 
13086 int
13087 ps7_debug()
13088 {
13089   // Get the PS_VERSION on run time
13090   unsigned long si_ver = ps7GetSiliconVersion ();
13091   int ret = -1;
13092   if (si_ver == PCW_SILICON_VERSION_1) {
13093       ret = ps7_config (ps7_debug_1_0);
13094       if (ret != PS7_INIT_SUCCESS) return ret;
13095   } else if (si_ver == PCW_SILICON_VERSION_2) {
13096       ret = ps7_config (ps7_debug_2_0);
13097       if (ret != PS7_INIT_SUCCESS) return ret;
13098   } else {
13099       ret = ps7_config (ps7_debug_3_0);
13100       if (ret != PS7_INIT_SUCCESS) return ret;
13101   }
13102   return PS7_INIT_SUCCESS;
13103 }
13104 
13105 int
13106 ps7_init()
13107 {
13108   // Get the PS_VERSION on run time
13109   unsigned long si_ver = ps7GetSiliconVersion ();
13110   int ret;
13111   //int pcw_ver = 0;
13112 
13113   if (si_ver == PCW_SILICON_VERSION_1) {
13114     ps7_mio_init_data = ps7_mio_init_data_1_0;
13115     ps7_pll_init_data = ps7_pll_init_data_1_0;
13116     ps7_clock_init_data = ps7_clock_init_data_1_0;
13117     ps7_ddr_init_data = ps7_ddr_init_data_1_0;
13118     ps7_peripherals_init_data = ps7_peripherals_init_data_1_0;
13119     //pcw_ver = 1;
13120 
13121   } else if (si_ver == PCW_SILICON_VERSION_2) {
13122     ps7_mio_init_data = ps7_mio_init_data_2_0;
13123     ps7_pll_init_data = ps7_pll_init_data_2_0;
13124     ps7_clock_init_data = ps7_clock_init_data_2_0;
13125     ps7_ddr_init_data = ps7_ddr_init_data_2_0;
13126     ps7_peripherals_init_data = ps7_peripherals_init_data_2_0;
13127     //pcw_ver = 2;
13128 
13129   } else {
13130     ps7_mio_init_data = ps7_mio_init_data_3_0;
13131     ps7_pll_init_data = ps7_pll_init_data_3_0;
13132     ps7_clock_init_data = ps7_clock_init_data_3_0;
13133     ps7_ddr_init_data = ps7_ddr_init_data_3_0;
13134     ps7_peripherals_init_data = ps7_peripherals_init_data_3_0;
13135     //pcw_ver = 3;
13136   }
13137 
13138   // MIO init
13139   ret = ps7_config (ps7_mio_init_data);
13140   if (ret != PS7_INIT_SUCCESS) return ret;
13141 
13142   // PLL init
13143   ret = ps7_config (ps7_pll_init_data);
13144   if (ret != PS7_INIT_SUCCESS) return ret;
13145 
13146   // Clock init
13147   ret = ps7_config (ps7_clock_init_data);
13148   if (ret != PS7_INIT_SUCCESS) return ret;
13149 
13150   // DDR init
13151   ret = ps7_config (ps7_ddr_init_data);
13152   if (ret != PS7_INIT_SUCCESS) return ret;
13153 
13154 
13155 
13156   // Peripherals init
13157   ret = ps7_config (ps7_peripherals_init_data);
13158   if (ret != PS7_INIT_SUCCESS) return ret;
13159   //xil_printf ("\n PCW Silicon Version : %d.0", pcw_ver);
13160   return PS7_INIT_SUCCESS;
13161 }
13162 
13163 
13164 
13165 
13166 /* For delay calculation using global timer */
13167 
13168 /* start timer */
13169  void perf_start_clock(void)
13170 {
13171 	*(volatile unsigned int*)SCU_GLOBAL_TIMER_CONTROL = ((1 << 0) | // Timer Enable
13172 						      (1 << 3) | // Auto-increment
13173 						      (0 << 8) // Pre-scale
13174 	);
13175 }
13176 
13177 /* stop timer and reset timer count regs */
13178  void perf_reset_clock(void)
13179 {
13180 	perf_disable_clock();
13181 	*(volatile unsigned int*)SCU_GLOBAL_TIMER_COUNT_L32 = 0;
13182 	*(volatile unsigned int*)SCU_GLOBAL_TIMER_COUNT_U32 = 0;
13183 }
13184 
13185 /* Compute mask for given delay in miliseconds*/
13186 int get_number_of_cycles_for_delay(unsigned int delay)
13187 {
13188   // GTC is always clocked at 1/2 of the CPU frequency (CPU_3x2x)
13189   return (APU_FREQ*delay/(2*1000));
13190 
13191 }
13192 
13193 /* stop timer */
13194  void perf_disable_clock(void)
13195 {
13196 	*(volatile unsigned int*)SCU_GLOBAL_TIMER_CONTROL = 0;
13197 }
13198 
13199 void perf_reset_and_start_timer()
13200 {
13201 	    perf_reset_clock();
13202 	    perf_start_clock();
13203 }
13204