1 // SPDX-License-Identifier: GPL-2.0+ 2 /****************************************************************************** 3 * (c) Copyright 2010-2014 Xilinx, Inc. All rights reserved. 4 ******************************************************************************/ 5 /****************************************************************************/ 6 /** 7 * 8 * @file ps7_init_gpl.c 9 * 10 * This file is automatically generated 11 * 12 *****************************************************************************/ 13 14 #include <asm/arch/ps7_init_gpl.h> 15 16 unsigned long ps7_pll_init_data_3_0[] = { 17 // START: top 18 // .. START: SLCR SETTINGS 19 // .. UNLOCK_KEY = 0XDF0D 20 // .. ==> 0XF8000008[15:0] = 0x0000DF0DU 21 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU 22 // .. 23 EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU), 24 // .. FINISH: SLCR SETTINGS 25 // .. START: PLL SLCR REGISTERS 26 // .. .. START: ARM PLL INIT 27 // .. .. PLL_RES = 0x2 28 // .. .. ==> 0XF8000110[7:4] = 0x00000002U 29 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000020U 30 // .. .. PLL_CP = 0x2 31 // .. .. ==> 0XF8000110[11:8] = 0x00000002U 32 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U 33 // .. .. LOCK_CNT = 0xfa 34 // .. .. ==> 0XF8000110[21:12] = 0x000000FAU 35 // .. .. ==> MASK : 0x003FF000U VAL : 0x000FA000U 36 // .. .. 37 EMIT_MASKWRITE(0XF8000110, 0x003FFFF0U ,0x000FA220U), 38 // .. .. .. START: UPDATE FB_DIV 39 // .. .. .. PLL_FDIV = 0x28 40 // .. .. .. ==> 0XF8000100[18:12] = 0x00000028U 41 // .. .. .. ==> MASK : 0x0007F000U VAL : 0x00028000U 42 // .. .. .. 43 EMIT_MASKWRITE(0XF8000100, 0x0007F000U ,0x00028000U), 44 // .. .. .. FINISH: UPDATE FB_DIV 45 // .. .. .. START: BY PASS PLL 46 // .. .. .. PLL_BYPASS_FORCE = 1 47 // .. .. .. ==> 0XF8000100[4:4] = 0x00000001U 48 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000010U 49 // .. .. .. 50 EMIT_MASKWRITE(0XF8000100, 0x00000010U ,0x00000010U), 51 // .. .. .. FINISH: BY PASS PLL 52 // .. .. .. START: ASSERT RESET 53 // .. .. .. PLL_RESET = 1 54 // .. .. .. ==> 0XF8000100[0:0] = 0x00000001U 55 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 56 // .. .. .. 57 EMIT_MASKWRITE(0XF8000100, 0x00000001U ,0x00000001U), 58 // .. .. .. FINISH: ASSERT RESET 59 // .. .. .. START: DEASSERT RESET 60 // .. .. .. PLL_RESET = 0 61 // .. .. .. ==> 0XF8000100[0:0] = 0x00000000U 62 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 63 // .. .. .. 64 EMIT_MASKWRITE(0XF8000100, 0x00000001U ,0x00000000U), 65 // .. .. .. FINISH: DEASSERT RESET 66 // .. .. .. START: CHECK PLL STATUS 67 // .. .. .. ARM_PLL_LOCK = 1 68 // .. .. .. ==> 0XF800010C[0:0] = 0x00000001U 69 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 70 // .. .. .. 71 EMIT_MASKPOLL(0XF800010C, 0x00000001U), 72 // .. .. .. FINISH: CHECK PLL STATUS 73 // .. .. .. START: REMOVE PLL BY PASS 74 // .. .. .. PLL_BYPASS_FORCE = 0 75 // .. .. .. ==> 0XF8000100[4:4] = 0x00000000U 76 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000000U 77 // .. .. .. 78 EMIT_MASKWRITE(0XF8000100, 0x00000010U ,0x00000000U), 79 // .. .. .. FINISH: REMOVE PLL BY PASS 80 // .. .. .. SRCSEL = 0x0 81 // .. .. .. ==> 0XF8000120[5:4] = 0x00000000U 82 // .. .. .. ==> MASK : 0x00000030U VAL : 0x00000000U 83 // .. .. .. DIVISOR = 0x2 84 // .. .. .. ==> 0XF8000120[13:8] = 0x00000002U 85 // .. .. .. ==> MASK : 0x00003F00U VAL : 0x00000200U 86 // .. .. .. CPU_6OR4XCLKACT = 0x1 87 // .. .. .. ==> 0XF8000120[24:24] = 0x00000001U 88 // .. .. .. ==> MASK : 0x01000000U VAL : 0x01000000U 89 // .. .. .. CPU_3OR2XCLKACT = 0x1 90 // .. .. .. ==> 0XF8000120[25:25] = 0x00000001U 91 // .. .. .. ==> MASK : 0x02000000U VAL : 0x02000000U 92 // .. .. .. CPU_2XCLKACT = 0x1 93 // .. .. .. ==> 0XF8000120[26:26] = 0x00000001U 94 // .. .. .. ==> MASK : 0x04000000U VAL : 0x04000000U 95 // .. .. .. CPU_1XCLKACT = 0x1 96 // .. .. .. ==> 0XF8000120[27:27] = 0x00000001U 97 // .. .. .. ==> MASK : 0x08000000U VAL : 0x08000000U 98 // .. .. .. CPU_PERI_CLKACT = 0x1 99 // .. .. .. ==> 0XF8000120[28:28] = 0x00000001U 100 // .. .. .. ==> MASK : 0x10000000U VAL : 0x10000000U 101 // .. .. .. 102 EMIT_MASKWRITE(0XF8000120, 0x1F003F30U ,0x1F000200U), 103 // .. .. FINISH: ARM PLL INIT 104 // .. .. START: DDR PLL INIT 105 // .. .. PLL_RES = 0x2 106 // .. .. ==> 0XF8000114[7:4] = 0x00000002U 107 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000020U 108 // .. .. PLL_CP = 0x2 109 // .. .. ==> 0XF8000114[11:8] = 0x00000002U 110 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U 111 // .. .. LOCK_CNT = 0x12c 112 // .. .. ==> 0XF8000114[21:12] = 0x0000012CU 113 // .. .. ==> MASK : 0x003FF000U VAL : 0x0012C000U 114 // .. .. 115 EMIT_MASKWRITE(0XF8000114, 0x003FFFF0U ,0x0012C220U), 116 // .. .. .. START: UPDATE FB_DIV 117 // .. .. .. PLL_FDIV = 0x20 118 // .. .. .. ==> 0XF8000104[18:12] = 0x00000020U 119 // .. .. .. ==> MASK : 0x0007F000U VAL : 0x00020000U 120 // .. .. .. 121 EMIT_MASKWRITE(0XF8000104, 0x0007F000U ,0x00020000U), 122 // .. .. .. FINISH: UPDATE FB_DIV 123 // .. .. .. START: BY PASS PLL 124 // .. .. .. PLL_BYPASS_FORCE = 1 125 // .. .. .. ==> 0XF8000104[4:4] = 0x00000001U 126 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000010U 127 // .. .. .. 128 EMIT_MASKWRITE(0XF8000104, 0x00000010U ,0x00000010U), 129 // .. .. .. FINISH: BY PASS PLL 130 // .. .. .. START: ASSERT RESET 131 // .. .. .. PLL_RESET = 1 132 // .. .. .. ==> 0XF8000104[0:0] = 0x00000001U 133 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 134 // .. .. .. 135 EMIT_MASKWRITE(0XF8000104, 0x00000001U ,0x00000001U), 136 // .. .. .. FINISH: ASSERT RESET 137 // .. .. .. START: DEASSERT RESET 138 // .. .. .. PLL_RESET = 0 139 // .. .. .. ==> 0XF8000104[0:0] = 0x00000000U 140 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 141 // .. .. .. 142 EMIT_MASKWRITE(0XF8000104, 0x00000001U ,0x00000000U), 143 // .. .. .. FINISH: DEASSERT RESET 144 // .. .. .. START: CHECK PLL STATUS 145 // .. .. .. DDR_PLL_LOCK = 1 146 // .. .. .. ==> 0XF800010C[1:1] = 0x00000001U 147 // .. .. .. ==> MASK : 0x00000002U VAL : 0x00000002U 148 // .. .. .. 149 EMIT_MASKPOLL(0XF800010C, 0x00000002U), 150 // .. .. .. FINISH: CHECK PLL STATUS 151 // .. .. .. START: REMOVE PLL BY PASS 152 // .. .. .. PLL_BYPASS_FORCE = 0 153 // .. .. .. ==> 0XF8000104[4:4] = 0x00000000U 154 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000000U 155 // .. .. .. 156 EMIT_MASKWRITE(0XF8000104, 0x00000010U ,0x00000000U), 157 // .. .. .. FINISH: REMOVE PLL BY PASS 158 // .. .. .. DDR_3XCLKACT = 0x1 159 // .. .. .. ==> 0XF8000124[0:0] = 0x00000001U 160 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 161 // .. .. .. DDR_2XCLKACT = 0x1 162 // .. .. .. ==> 0XF8000124[1:1] = 0x00000001U 163 // .. .. .. ==> MASK : 0x00000002U VAL : 0x00000002U 164 // .. .. .. DDR_3XCLK_DIVISOR = 0x2 165 // .. .. .. ==> 0XF8000124[25:20] = 0x00000002U 166 // .. .. .. ==> MASK : 0x03F00000U VAL : 0x00200000U 167 // .. .. .. DDR_2XCLK_DIVISOR = 0x3 168 // .. .. .. ==> 0XF8000124[31:26] = 0x00000003U 169 // .. .. .. ==> MASK : 0xFC000000U VAL : 0x0C000000U 170 // .. .. .. 171 EMIT_MASKWRITE(0XF8000124, 0xFFF00003U ,0x0C200003U), 172 // .. .. FINISH: DDR PLL INIT 173 // .. .. START: IO PLL INIT 174 // .. .. PLL_RES = 0xc 175 // .. .. ==> 0XF8000118[7:4] = 0x0000000CU 176 // .. .. ==> MASK : 0x000000F0U VAL : 0x000000C0U 177 // .. .. PLL_CP = 0x2 178 // .. .. ==> 0XF8000118[11:8] = 0x00000002U 179 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U 180 // .. .. LOCK_CNT = 0x145 181 // .. .. ==> 0XF8000118[21:12] = 0x00000145U 182 // .. .. ==> MASK : 0x003FF000U VAL : 0x00145000U 183 // .. .. 184 EMIT_MASKWRITE(0XF8000118, 0x003FFFF0U ,0x001452C0U), 185 // .. .. .. START: UPDATE FB_DIV 186 // .. .. .. PLL_FDIV = 0x1e 187 // .. .. .. ==> 0XF8000108[18:12] = 0x0000001EU 188 // .. .. .. ==> MASK : 0x0007F000U VAL : 0x0001E000U 189 // .. .. .. 190 EMIT_MASKWRITE(0XF8000108, 0x0007F000U ,0x0001E000U), 191 // .. .. .. FINISH: UPDATE FB_DIV 192 // .. .. .. START: BY PASS PLL 193 // .. .. .. PLL_BYPASS_FORCE = 1 194 // .. .. .. ==> 0XF8000108[4:4] = 0x00000001U 195 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000010U 196 // .. .. .. 197 EMIT_MASKWRITE(0XF8000108, 0x00000010U ,0x00000010U), 198 // .. .. .. FINISH: BY PASS PLL 199 // .. .. .. START: ASSERT RESET 200 // .. .. .. PLL_RESET = 1 201 // .. .. .. ==> 0XF8000108[0:0] = 0x00000001U 202 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 203 // .. .. .. 204 EMIT_MASKWRITE(0XF8000108, 0x00000001U ,0x00000001U), 205 // .. .. .. FINISH: ASSERT RESET 206 // .. .. .. START: DEASSERT RESET 207 // .. .. .. PLL_RESET = 0 208 // .. .. .. ==> 0XF8000108[0:0] = 0x00000000U 209 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 210 // .. .. .. 211 EMIT_MASKWRITE(0XF8000108, 0x00000001U ,0x00000000U), 212 // .. .. .. FINISH: DEASSERT RESET 213 // .. .. .. START: CHECK PLL STATUS 214 // .. .. .. IO_PLL_LOCK = 1 215 // .. .. .. ==> 0XF800010C[2:2] = 0x00000001U 216 // .. .. .. ==> MASK : 0x00000004U VAL : 0x00000004U 217 // .. .. .. 218 EMIT_MASKPOLL(0XF800010C, 0x00000004U), 219 // .. .. .. FINISH: CHECK PLL STATUS 220 // .. .. .. START: REMOVE PLL BY PASS 221 // .. .. .. PLL_BYPASS_FORCE = 0 222 // .. .. .. ==> 0XF8000108[4:4] = 0x00000000U 223 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000000U 224 // .. .. .. 225 EMIT_MASKWRITE(0XF8000108, 0x00000010U ,0x00000000U), 226 // .. .. .. FINISH: REMOVE PLL BY PASS 227 // .. .. FINISH: IO PLL INIT 228 // .. FINISH: PLL SLCR REGISTERS 229 // .. START: LOCK IT BACK 230 // .. LOCK_KEY = 0X767B 231 // .. ==> 0XF8000004[15:0] = 0x0000767BU 232 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU 233 // .. 234 EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU), 235 // .. FINISH: LOCK IT BACK 236 // FINISH: top 237 // 238 EMIT_EXIT(), 239 240 // 241 }; 242 243 unsigned long ps7_clock_init_data_3_0[] = { 244 // START: top 245 // .. START: SLCR SETTINGS 246 // .. UNLOCK_KEY = 0XDF0D 247 // .. ==> 0XF8000008[15:0] = 0x0000DF0DU 248 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU 249 // .. 250 EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU), 251 // .. FINISH: SLCR SETTINGS 252 // .. START: CLOCK CONTROL SLCR REGISTERS 253 // .. CLKACT = 0x1 254 // .. ==> 0XF8000128[0:0] = 0x00000001U 255 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 256 // .. DIVISOR0 = 0x23 257 // .. ==> 0XF8000128[13:8] = 0x00000023U 258 // .. ==> MASK : 0x00003F00U VAL : 0x00002300U 259 // .. DIVISOR1 = 0x3 260 // .. ==> 0XF8000128[25:20] = 0x00000003U 261 // .. ==> MASK : 0x03F00000U VAL : 0x00300000U 262 // .. 263 EMIT_MASKWRITE(0XF8000128, 0x03F03F01U ,0x00302301U), 264 // .. CLKACT = 0x1 265 // .. ==> 0XF8000138[0:0] = 0x00000001U 266 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 267 // .. SRCSEL = 0x0 268 // .. ==> 0XF8000138[4:4] = 0x00000000U 269 // .. ==> MASK : 0x00000010U VAL : 0x00000000U 270 // .. 271 EMIT_MASKWRITE(0XF8000138, 0x00000011U ,0x00000001U), 272 // .. CLKACT = 0x1 273 // .. ==> 0XF8000140[0:0] = 0x00000001U 274 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 275 // .. SRCSEL = 0x0 276 // .. ==> 0XF8000140[6:4] = 0x00000000U 277 // .. ==> MASK : 0x00000070U VAL : 0x00000000U 278 // .. DIVISOR = 0x8 279 // .. ==> 0XF8000140[13:8] = 0x00000008U 280 // .. ==> MASK : 0x00003F00U VAL : 0x00000800U 281 // .. DIVISOR1 = 0x5 282 // .. ==> 0XF8000140[25:20] = 0x00000005U 283 // .. ==> MASK : 0x03F00000U VAL : 0x00500000U 284 // .. 285 EMIT_MASKWRITE(0XF8000140, 0x03F03F71U ,0x00500801U), 286 // .. CLKACT = 0x1 287 // .. ==> 0XF800014C[0:0] = 0x00000001U 288 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 289 // .. SRCSEL = 0x0 290 // .. ==> 0XF800014C[5:4] = 0x00000000U 291 // .. ==> MASK : 0x00000030U VAL : 0x00000000U 292 // .. DIVISOR = 0x5 293 // .. ==> 0XF800014C[13:8] = 0x00000005U 294 // .. ==> MASK : 0x00003F00U VAL : 0x00000500U 295 // .. 296 EMIT_MASKWRITE(0XF800014C, 0x00003F31U ,0x00000501U), 297 // .. CLKACT0 = 0x1 298 // .. ==> 0XF8000150[0:0] = 0x00000001U 299 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 300 // .. CLKACT1 = 0x0 301 // .. ==> 0XF8000150[1:1] = 0x00000000U 302 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 303 // .. SRCSEL = 0x0 304 // .. ==> 0XF8000150[5:4] = 0x00000000U 305 // .. ==> MASK : 0x00000030U VAL : 0x00000000U 306 // .. DIVISOR = 0x14 307 // .. ==> 0XF8000150[13:8] = 0x00000014U 308 // .. ==> MASK : 0x00003F00U VAL : 0x00001400U 309 // .. 310 EMIT_MASKWRITE(0XF8000150, 0x00003F33U ,0x00001401U), 311 // .. CLKACT0 = 0x0 312 // .. ==> 0XF8000154[0:0] = 0x00000000U 313 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 314 // .. CLKACT1 = 0x1 315 // .. ==> 0XF8000154[1:1] = 0x00000001U 316 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 317 // .. SRCSEL = 0x0 318 // .. ==> 0XF8000154[5:4] = 0x00000000U 319 // .. ==> MASK : 0x00000030U VAL : 0x00000000U 320 // .. DIVISOR = 0x14 321 // .. ==> 0XF8000154[13:8] = 0x00000014U 322 // .. ==> MASK : 0x00003F00U VAL : 0x00001400U 323 // .. 324 EMIT_MASKWRITE(0XF8000154, 0x00003F33U ,0x00001402U), 325 // .. CLKACT0 = 0x1 326 // .. ==> 0XF800015C[0:0] = 0x00000001U 327 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 328 // .. CLKACT1 = 0x0 329 // .. ==> 0XF800015C[1:1] = 0x00000000U 330 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 331 // .. SRCSEL = 0x0 332 // .. ==> 0XF800015C[5:4] = 0x00000000U 333 // .. ==> MASK : 0x00000030U VAL : 0x00000000U 334 // .. DIVISOR0 = 0xe 335 // .. ==> 0XF800015C[13:8] = 0x0000000EU 336 // .. ==> MASK : 0x00003F00U VAL : 0x00000E00U 337 // .. DIVISOR1 = 0x3 338 // .. ==> 0XF800015C[25:20] = 0x00000003U 339 // .. ==> MASK : 0x03F00000U VAL : 0x00300000U 340 // .. 341 EMIT_MASKWRITE(0XF800015C, 0x03F03F33U ,0x00300E01U), 342 // .. CAN0_MUX = 0x0 343 // .. ==> 0XF8000160[5:0] = 0x00000000U 344 // .. ==> MASK : 0x0000003FU VAL : 0x00000000U 345 // .. CAN0_REF_SEL = 0x0 346 // .. ==> 0XF8000160[6:6] = 0x00000000U 347 // .. ==> MASK : 0x00000040U VAL : 0x00000000U 348 // .. CAN1_MUX = 0x0 349 // .. ==> 0XF8000160[21:16] = 0x00000000U 350 // .. ==> MASK : 0x003F0000U VAL : 0x00000000U 351 // .. CAN1_REF_SEL = 0x0 352 // .. ==> 0XF8000160[22:22] = 0x00000000U 353 // .. ==> MASK : 0x00400000U VAL : 0x00000000U 354 // .. 355 EMIT_MASKWRITE(0XF8000160, 0x007F007FU ,0x00000000U), 356 // .. CLKACT = 0x1 357 // .. ==> 0XF8000168[0:0] = 0x00000001U 358 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 359 // .. SRCSEL = 0x0 360 // .. ==> 0XF8000168[5:4] = 0x00000000U 361 // .. ==> MASK : 0x00000030U VAL : 0x00000000U 362 // .. DIVISOR = 0x5 363 // .. ==> 0XF8000168[13:8] = 0x00000005U 364 // .. ==> MASK : 0x00003F00U VAL : 0x00000500U 365 // .. 366 EMIT_MASKWRITE(0XF8000168, 0x00003F31U ,0x00000501U), 367 // .. SRCSEL = 0x0 368 // .. ==> 0XF8000170[5:4] = 0x00000000U 369 // .. ==> MASK : 0x00000030U VAL : 0x00000000U 370 // .. DIVISOR0 = 0x14 371 // .. ==> 0XF8000170[13:8] = 0x00000014U 372 // .. ==> MASK : 0x00003F00U VAL : 0x00001400U 373 // .. DIVISOR1 = 0x1 374 // .. ==> 0XF8000170[25:20] = 0x00000001U 375 // .. ==> MASK : 0x03F00000U VAL : 0x00100000U 376 // .. 377 EMIT_MASKWRITE(0XF8000170, 0x03F03F30U ,0x00101400U), 378 // .. SRCSEL = 0x0 379 // .. ==> 0XF8000180[5:4] = 0x00000000U 380 // .. ==> MASK : 0x00000030U VAL : 0x00000000U 381 // .. DIVISOR0 = 0x14 382 // .. ==> 0XF8000180[13:8] = 0x00000014U 383 // .. ==> MASK : 0x00003F00U VAL : 0x00001400U 384 // .. DIVISOR1 = 0x1 385 // .. ==> 0XF8000180[25:20] = 0x00000001U 386 // .. ==> MASK : 0x03F00000U VAL : 0x00100000U 387 // .. 388 EMIT_MASKWRITE(0XF8000180, 0x03F03F30U ,0x00101400U), 389 // .. SRCSEL = 0x0 390 // .. ==> 0XF8000190[5:4] = 0x00000000U 391 // .. ==> MASK : 0x00000030U VAL : 0x00000000U 392 // .. DIVISOR0 = 0x14 393 // .. ==> 0XF8000190[13:8] = 0x00000014U 394 // .. ==> MASK : 0x00003F00U VAL : 0x00001400U 395 // .. DIVISOR1 = 0x1 396 // .. ==> 0XF8000190[25:20] = 0x00000001U 397 // .. ==> MASK : 0x03F00000U VAL : 0x00100000U 398 // .. 399 EMIT_MASKWRITE(0XF8000190, 0x03F03F30U ,0x00101400U), 400 // .. SRCSEL = 0x0 401 // .. ==> 0XF80001A0[5:4] = 0x00000000U 402 // .. ==> MASK : 0x00000030U VAL : 0x00000000U 403 // .. DIVISOR0 = 0x14 404 // .. ==> 0XF80001A0[13:8] = 0x00000014U 405 // .. ==> MASK : 0x00003F00U VAL : 0x00001400U 406 // .. DIVISOR1 = 0x1 407 // .. ==> 0XF80001A0[25:20] = 0x00000001U 408 // .. ==> MASK : 0x03F00000U VAL : 0x00100000U 409 // .. 410 EMIT_MASKWRITE(0XF80001A0, 0x03F03F30U ,0x00101400U), 411 // .. CLK_621_TRUE = 0x1 412 // .. ==> 0XF80001C4[0:0] = 0x00000001U 413 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 414 // .. 415 EMIT_MASKWRITE(0XF80001C4, 0x00000001U ,0x00000001U), 416 // .. DMA_CPU_2XCLKACT = 0x1 417 // .. ==> 0XF800012C[0:0] = 0x00000001U 418 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 419 // .. USB0_CPU_1XCLKACT = 0x1 420 // .. ==> 0XF800012C[2:2] = 0x00000001U 421 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 422 // .. USB1_CPU_1XCLKACT = 0x1 423 // .. ==> 0XF800012C[3:3] = 0x00000001U 424 // .. ==> MASK : 0x00000008U VAL : 0x00000008U 425 // .. GEM0_CPU_1XCLKACT = 0x1 426 // .. ==> 0XF800012C[6:6] = 0x00000001U 427 // .. ==> MASK : 0x00000040U VAL : 0x00000040U 428 // .. GEM1_CPU_1XCLKACT = 0x0 429 // .. ==> 0XF800012C[7:7] = 0x00000000U 430 // .. ==> MASK : 0x00000080U VAL : 0x00000000U 431 // .. SDI0_CPU_1XCLKACT = 0x1 432 // .. ==> 0XF800012C[10:10] = 0x00000001U 433 // .. ==> MASK : 0x00000400U VAL : 0x00000400U 434 // .. SDI1_CPU_1XCLKACT = 0x0 435 // .. ==> 0XF800012C[11:11] = 0x00000000U 436 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 437 // .. SPI0_CPU_1XCLKACT = 0x0 438 // .. ==> 0XF800012C[14:14] = 0x00000000U 439 // .. ==> MASK : 0x00004000U VAL : 0x00000000U 440 // .. SPI1_CPU_1XCLKACT = 0x0 441 // .. ==> 0XF800012C[15:15] = 0x00000000U 442 // .. ==> MASK : 0x00008000U VAL : 0x00000000U 443 // .. CAN0_CPU_1XCLKACT = 0x1 444 // .. ==> 0XF800012C[16:16] = 0x00000001U 445 // .. ==> MASK : 0x00010000U VAL : 0x00010000U 446 // .. CAN1_CPU_1XCLKACT = 0x0 447 // .. ==> 0XF800012C[17:17] = 0x00000000U 448 // .. ==> MASK : 0x00020000U VAL : 0x00000000U 449 // .. I2C0_CPU_1XCLKACT = 0x1 450 // .. ==> 0XF800012C[18:18] = 0x00000001U 451 // .. ==> MASK : 0x00040000U VAL : 0x00040000U 452 // .. I2C1_CPU_1XCLKACT = 0x1 453 // .. ==> 0XF800012C[19:19] = 0x00000001U 454 // .. ==> MASK : 0x00080000U VAL : 0x00080000U 455 // .. UART0_CPU_1XCLKACT = 0x0 456 // .. ==> 0XF800012C[20:20] = 0x00000000U 457 // .. ==> MASK : 0x00100000U VAL : 0x00000000U 458 // .. UART1_CPU_1XCLKACT = 0x1 459 // .. ==> 0XF800012C[21:21] = 0x00000001U 460 // .. ==> MASK : 0x00200000U VAL : 0x00200000U 461 // .. GPIO_CPU_1XCLKACT = 0x1 462 // .. ==> 0XF800012C[22:22] = 0x00000001U 463 // .. ==> MASK : 0x00400000U VAL : 0x00400000U 464 // .. LQSPI_CPU_1XCLKACT = 0x1 465 // .. ==> 0XF800012C[23:23] = 0x00000001U 466 // .. ==> MASK : 0x00800000U VAL : 0x00800000U 467 // .. SMC_CPU_1XCLKACT = 0x1 468 // .. ==> 0XF800012C[24:24] = 0x00000001U 469 // .. ==> MASK : 0x01000000U VAL : 0x01000000U 470 // .. 471 EMIT_MASKWRITE(0XF800012C, 0x01FFCCCDU ,0x01ED044DU), 472 // .. FINISH: CLOCK CONTROL SLCR REGISTERS 473 // .. START: THIS SHOULD BE BLANK 474 // .. FINISH: THIS SHOULD BE BLANK 475 // .. START: LOCK IT BACK 476 // .. LOCK_KEY = 0X767B 477 // .. ==> 0XF8000004[15:0] = 0x0000767BU 478 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU 479 // .. 480 EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU), 481 // .. FINISH: LOCK IT BACK 482 // FINISH: top 483 // 484 EMIT_EXIT(), 485 486 // 487 }; 488 489 unsigned long ps7_ddr_init_data_3_0[] = { 490 // START: top 491 // .. START: DDR INITIALIZATION 492 // .. .. START: LOCK DDR 493 // .. .. reg_ddrc_soft_rstb = 0 494 // .. .. ==> 0XF8006000[0:0] = 0x00000000U 495 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 496 // .. .. reg_ddrc_powerdown_en = 0x0 497 // .. .. ==> 0XF8006000[1:1] = 0x00000000U 498 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 499 // .. .. reg_ddrc_data_bus_width = 0x0 500 // .. .. ==> 0XF8006000[3:2] = 0x00000000U 501 // .. .. ==> MASK : 0x0000000CU VAL : 0x00000000U 502 // .. .. reg_ddrc_burst8_refresh = 0x0 503 // .. .. ==> 0XF8006000[6:4] = 0x00000000U 504 // .. .. ==> MASK : 0x00000070U VAL : 0x00000000U 505 // .. .. reg_ddrc_rdwr_idle_gap = 0x1 506 // .. .. ==> 0XF8006000[13:7] = 0x00000001U 507 // .. .. ==> MASK : 0x00003F80U VAL : 0x00000080U 508 // .. .. reg_ddrc_dis_rd_bypass = 0x0 509 // .. .. ==> 0XF8006000[14:14] = 0x00000000U 510 // .. .. ==> MASK : 0x00004000U VAL : 0x00000000U 511 // .. .. reg_ddrc_dis_act_bypass = 0x0 512 // .. .. ==> 0XF8006000[15:15] = 0x00000000U 513 // .. .. ==> MASK : 0x00008000U VAL : 0x00000000U 514 // .. .. reg_ddrc_dis_auto_refresh = 0x0 515 // .. .. ==> 0XF8006000[16:16] = 0x00000000U 516 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 517 // .. .. 518 EMIT_MASKWRITE(0XF8006000, 0x0001FFFFU ,0x00000080U), 519 // .. .. FINISH: LOCK DDR 520 // .. .. reg_ddrc_t_rfc_nom_x32 = 0x81 521 // .. .. ==> 0XF8006004[11:0] = 0x00000081U 522 // .. .. ==> MASK : 0x00000FFFU VAL : 0x00000081U 523 // .. .. reserved_reg_ddrc_active_ranks = 0x1 524 // .. .. ==> 0XF8006004[13:12] = 0x00000001U 525 // .. .. ==> MASK : 0x00003000U VAL : 0x00001000U 526 // .. .. reg_ddrc_addrmap_cs_bit0 = 0x0 527 // .. .. ==> 0XF8006004[18:14] = 0x00000000U 528 // .. .. ==> MASK : 0x0007C000U VAL : 0x00000000U 529 // .. .. 530 EMIT_MASKWRITE(0XF8006004, 0x0007FFFFU ,0x00001081U), 531 // .. .. reg_ddrc_hpr_min_non_critical_x32 = 0xf 532 // .. .. ==> 0XF8006008[10:0] = 0x0000000FU 533 // .. .. ==> MASK : 0x000007FFU VAL : 0x0000000FU 534 // .. .. reg_ddrc_hpr_max_starve_x32 = 0xf 535 // .. .. ==> 0XF8006008[21:11] = 0x0000000FU 536 // .. .. ==> MASK : 0x003FF800U VAL : 0x00007800U 537 // .. .. reg_ddrc_hpr_xact_run_length = 0xf 538 // .. .. ==> 0XF8006008[25:22] = 0x0000000FU 539 // .. .. ==> MASK : 0x03C00000U VAL : 0x03C00000U 540 // .. .. 541 EMIT_MASKWRITE(0XF8006008, 0x03FFFFFFU ,0x03C0780FU), 542 // .. .. reg_ddrc_lpr_min_non_critical_x32 = 0x1 543 // .. .. ==> 0XF800600C[10:0] = 0x00000001U 544 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000001U 545 // .. .. reg_ddrc_lpr_max_starve_x32 = 0x2 546 // .. .. ==> 0XF800600C[21:11] = 0x00000002U 547 // .. .. ==> MASK : 0x003FF800U VAL : 0x00001000U 548 // .. .. reg_ddrc_lpr_xact_run_length = 0x8 549 // .. .. ==> 0XF800600C[25:22] = 0x00000008U 550 // .. .. ==> MASK : 0x03C00000U VAL : 0x02000000U 551 // .. .. 552 EMIT_MASKWRITE(0XF800600C, 0x03FFFFFFU ,0x02001001U), 553 // .. .. reg_ddrc_w_min_non_critical_x32 = 0x1 554 // .. .. ==> 0XF8006010[10:0] = 0x00000001U 555 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000001U 556 // .. .. reg_ddrc_w_xact_run_length = 0x8 557 // .. .. ==> 0XF8006010[14:11] = 0x00000008U 558 // .. .. ==> MASK : 0x00007800U VAL : 0x00004000U 559 // .. .. reg_ddrc_w_max_starve_x32 = 0x2 560 // .. .. ==> 0XF8006010[25:15] = 0x00000002U 561 // .. .. ==> MASK : 0x03FF8000U VAL : 0x00010000U 562 // .. .. 563 EMIT_MASKWRITE(0XF8006010, 0x03FFFFFFU ,0x00014001U), 564 // .. .. reg_ddrc_t_rc = 0x1b 565 // .. .. ==> 0XF8006014[5:0] = 0x0000001BU 566 // .. .. ==> MASK : 0x0000003FU VAL : 0x0000001BU 567 // .. .. reg_ddrc_t_rfc_min = 0x56 568 // .. .. ==> 0XF8006014[13:6] = 0x00000056U 569 // .. .. ==> MASK : 0x00003FC0U VAL : 0x00001580U 570 // .. .. reg_ddrc_post_selfref_gap_x32 = 0x10 571 // .. .. ==> 0XF8006014[20:14] = 0x00000010U 572 // .. .. ==> MASK : 0x001FC000U VAL : 0x00040000U 573 // .. .. 574 EMIT_MASKWRITE(0XF8006014, 0x001FFFFFU ,0x0004159BU), 575 // .. .. reg_ddrc_wr2pre = 0x12 576 // .. .. ==> 0XF8006018[4:0] = 0x00000012U 577 // .. .. ==> MASK : 0x0000001FU VAL : 0x00000012U 578 // .. .. reg_ddrc_powerdown_to_x32 = 0x6 579 // .. .. ==> 0XF8006018[9:5] = 0x00000006U 580 // .. .. ==> MASK : 0x000003E0U VAL : 0x000000C0U 581 // .. .. reg_ddrc_t_faw = 0x10 582 // .. .. ==> 0XF8006018[15:10] = 0x00000010U 583 // .. .. ==> MASK : 0x0000FC00U VAL : 0x00004000U 584 // .. .. reg_ddrc_t_ras_max = 0x24 585 // .. .. ==> 0XF8006018[21:16] = 0x00000024U 586 // .. .. ==> MASK : 0x003F0000U VAL : 0x00240000U 587 // .. .. reg_ddrc_t_ras_min = 0x14 588 // .. .. ==> 0XF8006018[26:22] = 0x00000014U 589 // .. .. ==> MASK : 0x07C00000U VAL : 0x05000000U 590 // .. .. reg_ddrc_t_cke = 0x4 591 // .. .. ==> 0XF8006018[31:28] = 0x00000004U 592 // .. .. ==> MASK : 0xF0000000U VAL : 0x40000000U 593 // .. .. 594 EMIT_MASKWRITE(0XF8006018, 0xF7FFFFFFU ,0x452440D2U), 595 // .. .. reg_ddrc_write_latency = 0x5 596 // .. .. ==> 0XF800601C[4:0] = 0x00000005U 597 // .. .. ==> MASK : 0x0000001FU VAL : 0x00000005U 598 // .. .. reg_ddrc_rd2wr = 0x7 599 // .. .. ==> 0XF800601C[9:5] = 0x00000007U 600 // .. .. ==> MASK : 0x000003E0U VAL : 0x000000E0U 601 // .. .. reg_ddrc_wr2rd = 0xe 602 // .. .. ==> 0XF800601C[14:10] = 0x0000000EU 603 // .. .. ==> MASK : 0x00007C00U VAL : 0x00003800U 604 // .. .. reg_ddrc_t_xp = 0x4 605 // .. .. ==> 0XF800601C[19:15] = 0x00000004U 606 // .. .. ==> MASK : 0x000F8000U VAL : 0x00020000U 607 // .. .. reg_ddrc_pad_pd = 0x0 608 // .. .. ==> 0XF800601C[22:20] = 0x00000000U 609 // .. .. ==> MASK : 0x00700000U VAL : 0x00000000U 610 // .. .. reg_ddrc_rd2pre = 0x4 611 // .. .. ==> 0XF800601C[27:23] = 0x00000004U 612 // .. .. ==> MASK : 0x0F800000U VAL : 0x02000000U 613 // .. .. reg_ddrc_t_rcd = 0x7 614 // .. .. ==> 0XF800601C[31:28] = 0x00000007U 615 // .. .. ==> MASK : 0xF0000000U VAL : 0x70000000U 616 // .. .. 617 EMIT_MASKWRITE(0XF800601C, 0xFFFFFFFFU ,0x720238E5U), 618 // .. .. reg_ddrc_t_ccd = 0x4 619 // .. .. ==> 0XF8006020[4:2] = 0x00000004U 620 // .. .. ==> MASK : 0x0000001CU VAL : 0x00000010U 621 // .. .. reg_ddrc_t_rrd = 0x4 622 // .. .. ==> 0XF8006020[7:5] = 0x00000004U 623 // .. .. ==> MASK : 0x000000E0U VAL : 0x00000080U 624 // .. .. reg_ddrc_refresh_margin = 0x2 625 // .. .. ==> 0XF8006020[11:8] = 0x00000002U 626 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U 627 // .. .. reg_ddrc_t_rp = 0x7 628 // .. .. ==> 0XF8006020[15:12] = 0x00000007U 629 // .. .. ==> MASK : 0x0000F000U VAL : 0x00007000U 630 // .. .. reg_ddrc_refresh_to_x32 = 0x8 631 // .. .. ==> 0XF8006020[20:16] = 0x00000008U 632 // .. .. ==> MASK : 0x001F0000U VAL : 0x00080000U 633 // .. .. reg_ddrc_mobile = 0x0 634 // .. .. ==> 0XF8006020[22:22] = 0x00000000U 635 // .. .. ==> MASK : 0x00400000U VAL : 0x00000000U 636 // .. .. reg_ddrc_en_dfi_dram_clk_disable = 0x0 637 // .. .. ==> 0XF8006020[23:23] = 0x00000000U 638 // .. .. ==> MASK : 0x00800000U VAL : 0x00000000U 639 // .. .. reg_ddrc_read_latency = 0x7 640 // .. .. ==> 0XF8006020[28:24] = 0x00000007U 641 // .. .. ==> MASK : 0x1F000000U VAL : 0x07000000U 642 // .. .. reg_phy_mode_ddr1_ddr2 = 0x1 643 // .. .. ==> 0XF8006020[29:29] = 0x00000001U 644 // .. .. ==> MASK : 0x20000000U VAL : 0x20000000U 645 // .. .. reg_ddrc_dis_pad_pd = 0x0 646 // .. .. ==> 0XF8006020[30:30] = 0x00000000U 647 // .. .. ==> MASK : 0x40000000U VAL : 0x00000000U 648 // .. .. 649 EMIT_MASKWRITE(0XF8006020, 0x7FDFFFFCU ,0x27087290U), 650 // .. .. reg_ddrc_en_2t_timing_mode = 0x0 651 // .. .. ==> 0XF8006024[0:0] = 0x00000000U 652 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 653 // .. .. reg_ddrc_prefer_write = 0x0 654 // .. .. ==> 0XF8006024[1:1] = 0x00000000U 655 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 656 // .. .. reg_ddrc_mr_wr = 0x0 657 // .. .. ==> 0XF8006024[6:6] = 0x00000000U 658 // .. .. ==> MASK : 0x00000040U VAL : 0x00000000U 659 // .. .. reg_ddrc_mr_addr = 0x0 660 // .. .. ==> 0XF8006024[8:7] = 0x00000000U 661 // .. .. ==> MASK : 0x00000180U VAL : 0x00000000U 662 // .. .. reg_ddrc_mr_data = 0x0 663 // .. .. ==> 0XF8006024[24:9] = 0x00000000U 664 // .. .. ==> MASK : 0x01FFFE00U VAL : 0x00000000U 665 // .. .. ddrc_reg_mr_wr_busy = 0x0 666 // .. .. ==> 0XF8006024[25:25] = 0x00000000U 667 // .. .. ==> MASK : 0x02000000U VAL : 0x00000000U 668 // .. .. reg_ddrc_mr_type = 0x0 669 // .. .. ==> 0XF8006024[26:26] = 0x00000000U 670 // .. .. ==> MASK : 0x04000000U VAL : 0x00000000U 671 // .. .. reg_ddrc_mr_rdata_valid = 0x0 672 // .. .. ==> 0XF8006024[27:27] = 0x00000000U 673 // .. .. ==> MASK : 0x08000000U VAL : 0x00000000U 674 // .. .. 675 EMIT_MASKWRITE(0XF8006024, 0x0FFFFFC3U ,0x00000000U), 676 // .. .. reg_ddrc_final_wait_x32 = 0x7 677 // .. .. ==> 0XF8006028[6:0] = 0x00000007U 678 // .. .. ==> MASK : 0x0000007FU VAL : 0x00000007U 679 // .. .. reg_ddrc_pre_ocd_x32 = 0x0 680 // .. .. ==> 0XF8006028[10:7] = 0x00000000U 681 // .. .. ==> MASK : 0x00000780U VAL : 0x00000000U 682 // .. .. reg_ddrc_t_mrd = 0x4 683 // .. .. ==> 0XF8006028[13:11] = 0x00000004U 684 // .. .. ==> MASK : 0x00003800U VAL : 0x00002000U 685 // .. .. 686 EMIT_MASKWRITE(0XF8006028, 0x00003FFFU ,0x00002007U), 687 // .. .. reg_ddrc_emr2 = 0x8 688 // .. .. ==> 0XF800602C[15:0] = 0x00000008U 689 // .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000008U 690 // .. .. reg_ddrc_emr3 = 0x0 691 // .. .. ==> 0XF800602C[31:16] = 0x00000000U 692 // .. .. ==> MASK : 0xFFFF0000U VAL : 0x00000000U 693 // .. .. 694 EMIT_MASKWRITE(0XF800602C, 0xFFFFFFFFU ,0x00000008U), 695 // .. .. reg_ddrc_mr = 0x930 696 // .. .. ==> 0XF8006030[15:0] = 0x00000930U 697 // .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000930U 698 // .. .. reg_ddrc_emr = 0x4 699 // .. .. ==> 0XF8006030[31:16] = 0x00000004U 700 // .. .. ==> MASK : 0xFFFF0000U VAL : 0x00040000U 701 // .. .. 702 EMIT_MASKWRITE(0XF8006030, 0xFFFFFFFFU ,0x00040930U), 703 // .. .. reg_ddrc_burst_rdwr = 0x4 704 // .. .. ==> 0XF8006034[3:0] = 0x00000004U 705 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000004U 706 // .. .. reg_ddrc_pre_cke_x1024 = 0x105 707 // .. .. ==> 0XF8006034[13:4] = 0x00000105U 708 // .. .. ==> MASK : 0x00003FF0U VAL : 0x00001050U 709 // .. .. reg_ddrc_post_cke_x1024 = 0x1 710 // .. .. ==> 0XF8006034[25:16] = 0x00000001U 711 // .. .. ==> MASK : 0x03FF0000U VAL : 0x00010000U 712 // .. .. reg_ddrc_burstchop = 0x0 713 // .. .. ==> 0XF8006034[28:28] = 0x00000000U 714 // .. .. ==> MASK : 0x10000000U VAL : 0x00000000U 715 // .. .. 716 EMIT_MASKWRITE(0XF8006034, 0x13FF3FFFU ,0x00011054U), 717 // .. .. reg_ddrc_force_low_pri_n = 0x0 718 // .. .. ==> 0XF8006038[0:0] = 0x00000000U 719 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 720 // .. .. reg_ddrc_dis_dq = 0x0 721 // .. .. ==> 0XF8006038[1:1] = 0x00000000U 722 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 723 // .. .. 724 EMIT_MASKWRITE(0XF8006038, 0x00000003U ,0x00000000U), 725 // .. .. reg_ddrc_addrmap_bank_b0 = 0x7 726 // .. .. ==> 0XF800603C[3:0] = 0x00000007U 727 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000007U 728 // .. .. reg_ddrc_addrmap_bank_b1 = 0x7 729 // .. .. ==> 0XF800603C[7:4] = 0x00000007U 730 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000070U 731 // .. .. reg_ddrc_addrmap_bank_b2 = 0x7 732 // .. .. ==> 0XF800603C[11:8] = 0x00000007U 733 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000700U 734 // .. .. reg_ddrc_addrmap_col_b5 = 0x0 735 // .. .. ==> 0XF800603C[15:12] = 0x00000000U 736 // .. .. ==> MASK : 0x0000F000U VAL : 0x00000000U 737 // .. .. reg_ddrc_addrmap_col_b6 = 0x0 738 // .. .. ==> 0XF800603C[19:16] = 0x00000000U 739 // .. .. ==> MASK : 0x000F0000U VAL : 0x00000000U 740 // .. .. 741 EMIT_MASKWRITE(0XF800603C, 0x000FFFFFU ,0x00000777U), 742 // .. .. reg_ddrc_addrmap_col_b2 = 0x0 743 // .. .. ==> 0XF8006040[3:0] = 0x00000000U 744 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000000U 745 // .. .. reg_ddrc_addrmap_col_b3 = 0x0 746 // .. .. ==> 0XF8006040[7:4] = 0x00000000U 747 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000000U 748 // .. .. reg_ddrc_addrmap_col_b4 = 0x0 749 // .. .. ==> 0XF8006040[11:8] = 0x00000000U 750 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000000U 751 // .. .. reg_ddrc_addrmap_col_b7 = 0x0 752 // .. .. ==> 0XF8006040[15:12] = 0x00000000U 753 // .. .. ==> MASK : 0x0000F000U VAL : 0x00000000U 754 // .. .. reg_ddrc_addrmap_col_b8 = 0x0 755 // .. .. ==> 0XF8006040[19:16] = 0x00000000U 756 // .. .. ==> MASK : 0x000F0000U VAL : 0x00000000U 757 // .. .. reg_ddrc_addrmap_col_b9 = 0xf 758 // .. .. ==> 0XF8006040[23:20] = 0x0000000FU 759 // .. .. ==> MASK : 0x00F00000U VAL : 0x00F00000U 760 // .. .. reg_ddrc_addrmap_col_b10 = 0xf 761 // .. .. ==> 0XF8006040[27:24] = 0x0000000FU 762 // .. .. ==> MASK : 0x0F000000U VAL : 0x0F000000U 763 // .. .. reg_ddrc_addrmap_col_b11 = 0xf 764 // .. .. ==> 0XF8006040[31:28] = 0x0000000FU 765 // .. .. ==> MASK : 0xF0000000U VAL : 0xF0000000U 766 // .. .. 767 EMIT_MASKWRITE(0XF8006040, 0xFFFFFFFFU ,0xFFF00000U), 768 // .. .. reg_ddrc_addrmap_row_b0 = 0x6 769 // .. .. ==> 0XF8006044[3:0] = 0x00000006U 770 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000006U 771 // .. .. reg_ddrc_addrmap_row_b1 = 0x6 772 // .. .. ==> 0XF8006044[7:4] = 0x00000006U 773 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000060U 774 // .. .. reg_ddrc_addrmap_row_b2_11 = 0x6 775 // .. .. ==> 0XF8006044[11:8] = 0x00000006U 776 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000600U 777 // .. .. reg_ddrc_addrmap_row_b12 = 0x6 778 // .. .. ==> 0XF8006044[15:12] = 0x00000006U 779 // .. .. ==> MASK : 0x0000F000U VAL : 0x00006000U 780 // .. .. reg_ddrc_addrmap_row_b13 = 0x6 781 // .. .. ==> 0XF8006044[19:16] = 0x00000006U 782 // .. .. ==> MASK : 0x000F0000U VAL : 0x00060000U 783 // .. .. reg_ddrc_addrmap_row_b14 = 0x6 784 // .. .. ==> 0XF8006044[23:20] = 0x00000006U 785 // .. .. ==> MASK : 0x00F00000U VAL : 0x00600000U 786 // .. .. reg_ddrc_addrmap_row_b15 = 0xf 787 // .. .. ==> 0XF8006044[27:24] = 0x0000000FU 788 // .. .. ==> MASK : 0x0F000000U VAL : 0x0F000000U 789 // .. .. 790 EMIT_MASKWRITE(0XF8006044, 0x0FFFFFFFU ,0x0F666666U), 791 // .. .. reg_phy_rd_local_odt = 0x0 792 // .. .. ==> 0XF8006048[13:12] = 0x00000000U 793 // .. .. ==> MASK : 0x00003000U VAL : 0x00000000U 794 // .. .. reg_phy_wr_local_odt = 0x3 795 // .. .. ==> 0XF8006048[15:14] = 0x00000003U 796 // .. .. ==> MASK : 0x0000C000U VAL : 0x0000C000U 797 // .. .. reg_phy_idle_local_odt = 0x3 798 // .. .. ==> 0XF8006048[17:16] = 0x00000003U 799 // .. .. ==> MASK : 0x00030000U VAL : 0x00030000U 800 // .. .. 801 EMIT_MASKWRITE(0XF8006048, 0x0003F000U ,0x0003C000U), 802 // .. .. reg_phy_rd_cmd_to_data = 0x0 803 // .. .. ==> 0XF8006050[3:0] = 0x00000000U 804 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000000U 805 // .. .. reg_phy_wr_cmd_to_data = 0x0 806 // .. .. ==> 0XF8006050[7:4] = 0x00000000U 807 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000000U 808 // .. .. reg_phy_rdc_we_to_re_delay = 0x8 809 // .. .. ==> 0XF8006050[11:8] = 0x00000008U 810 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000800U 811 // .. .. reg_phy_rdc_fifo_rst_disable = 0x0 812 // .. .. ==> 0XF8006050[15:15] = 0x00000000U 813 // .. .. ==> MASK : 0x00008000U VAL : 0x00000000U 814 // .. .. reg_phy_use_fixed_re = 0x1 815 // .. .. ==> 0XF8006050[16:16] = 0x00000001U 816 // .. .. ==> MASK : 0x00010000U VAL : 0x00010000U 817 // .. .. reg_phy_rdc_fifo_rst_err_cnt_clr = 0x0 818 // .. .. ==> 0XF8006050[17:17] = 0x00000000U 819 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 820 // .. .. reg_phy_dis_phy_ctrl_rstn = 0x0 821 // .. .. ==> 0XF8006050[18:18] = 0x00000000U 822 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U 823 // .. .. reg_phy_clk_stall_level = 0x0 824 // .. .. ==> 0XF8006050[19:19] = 0x00000000U 825 // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U 826 // .. .. reg_phy_gatelvl_num_of_dq0 = 0x7 827 // .. .. ==> 0XF8006050[27:24] = 0x00000007U 828 // .. .. ==> MASK : 0x0F000000U VAL : 0x07000000U 829 // .. .. reg_phy_wrlvl_num_of_dq0 = 0x7 830 // .. .. ==> 0XF8006050[31:28] = 0x00000007U 831 // .. .. ==> MASK : 0xF0000000U VAL : 0x70000000U 832 // .. .. 833 EMIT_MASKWRITE(0XF8006050, 0xFF0F8FFFU ,0x77010800U), 834 // .. .. reg_ddrc_dis_dll_calib = 0x0 835 // .. .. ==> 0XF8006058[16:16] = 0x00000000U 836 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 837 // .. .. 838 EMIT_MASKWRITE(0XF8006058, 0x00010000U ,0x00000000U), 839 // .. .. reg_ddrc_rd_odt_delay = 0x3 840 // .. .. ==> 0XF800605C[3:0] = 0x00000003U 841 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000003U 842 // .. .. reg_ddrc_wr_odt_delay = 0x0 843 // .. .. ==> 0XF800605C[7:4] = 0x00000000U 844 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000000U 845 // .. .. reg_ddrc_rd_odt_hold = 0x0 846 // .. .. ==> 0XF800605C[11:8] = 0x00000000U 847 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000000U 848 // .. .. reg_ddrc_wr_odt_hold = 0x5 849 // .. .. ==> 0XF800605C[15:12] = 0x00000005U 850 // .. .. ==> MASK : 0x0000F000U VAL : 0x00005000U 851 // .. .. 852 EMIT_MASKWRITE(0XF800605C, 0x0000FFFFU ,0x00005003U), 853 // .. .. reg_ddrc_pageclose = 0x0 854 // .. .. ==> 0XF8006060[0:0] = 0x00000000U 855 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 856 // .. .. reg_ddrc_lpr_num_entries = 0x1f 857 // .. .. ==> 0XF8006060[6:1] = 0x0000001FU 858 // .. .. ==> MASK : 0x0000007EU VAL : 0x0000003EU 859 // .. .. reg_ddrc_auto_pre_en = 0x0 860 // .. .. ==> 0XF8006060[7:7] = 0x00000000U 861 // .. .. ==> MASK : 0x00000080U VAL : 0x00000000U 862 // .. .. reg_ddrc_refresh_update_level = 0x0 863 // .. .. ==> 0XF8006060[8:8] = 0x00000000U 864 // .. .. ==> MASK : 0x00000100U VAL : 0x00000000U 865 // .. .. reg_ddrc_dis_wc = 0x0 866 // .. .. ==> 0XF8006060[9:9] = 0x00000000U 867 // .. .. ==> MASK : 0x00000200U VAL : 0x00000000U 868 // .. .. reg_ddrc_dis_collision_page_opt = 0x0 869 // .. .. ==> 0XF8006060[10:10] = 0x00000000U 870 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 871 // .. .. reg_ddrc_selfref_en = 0x0 872 // .. .. ==> 0XF8006060[12:12] = 0x00000000U 873 // .. .. ==> MASK : 0x00001000U VAL : 0x00000000U 874 // .. .. 875 EMIT_MASKWRITE(0XF8006060, 0x000017FFU ,0x0000003EU), 876 // .. .. reg_ddrc_go2critical_hysteresis = 0x0 877 // .. .. ==> 0XF8006064[12:5] = 0x00000000U 878 // .. .. ==> MASK : 0x00001FE0U VAL : 0x00000000U 879 // .. .. reg_arb_go2critical_en = 0x1 880 // .. .. ==> 0XF8006064[17:17] = 0x00000001U 881 // .. .. ==> MASK : 0x00020000U VAL : 0x00020000U 882 // .. .. 883 EMIT_MASKWRITE(0XF8006064, 0x00021FE0U ,0x00020000U), 884 // .. .. reg_ddrc_wrlvl_ww = 0x41 885 // .. .. ==> 0XF8006068[7:0] = 0x00000041U 886 // .. .. ==> MASK : 0x000000FFU VAL : 0x00000041U 887 // .. .. reg_ddrc_rdlvl_rr = 0x41 888 // .. .. ==> 0XF8006068[15:8] = 0x00000041U 889 // .. .. ==> MASK : 0x0000FF00U VAL : 0x00004100U 890 // .. .. reg_ddrc_dfi_t_wlmrd = 0x28 891 // .. .. ==> 0XF8006068[25:16] = 0x00000028U 892 // .. .. ==> MASK : 0x03FF0000U VAL : 0x00280000U 893 // .. .. 894 EMIT_MASKWRITE(0XF8006068, 0x03FFFFFFU ,0x00284141U), 895 // .. .. dfi_t_ctrlupd_interval_min_x1024 = 0x10 896 // .. .. ==> 0XF800606C[7:0] = 0x00000010U 897 // .. .. ==> MASK : 0x000000FFU VAL : 0x00000010U 898 // .. .. dfi_t_ctrlupd_interval_max_x1024 = 0x16 899 // .. .. ==> 0XF800606C[15:8] = 0x00000016U 900 // .. .. ==> MASK : 0x0000FF00U VAL : 0x00001600U 901 // .. .. 902 EMIT_MASKWRITE(0XF800606C, 0x0000FFFFU ,0x00001610U), 903 // .. .. reg_ddrc_dfi_t_ctrl_delay = 0x1 904 // .. .. ==> 0XF8006078[3:0] = 0x00000001U 905 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000001U 906 // .. .. reg_ddrc_dfi_t_dram_clk_disable = 0x1 907 // .. .. ==> 0XF8006078[7:4] = 0x00000001U 908 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000010U 909 // .. .. reg_ddrc_dfi_t_dram_clk_enable = 0x1 910 // .. .. ==> 0XF8006078[11:8] = 0x00000001U 911 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000100U 912 // .. .. reg_ddrc_t_cksre = 0x6 913 // .. .. ==> 0XF8006078[15:12] = 0x00000006U 914 // .. .. ==> MASK : 0x0000F000U VAL : 0x00006000U 915 // .. .. reg_ddrc_t_cksrx = 0x6 916 // .. .. ==> 0XF8006078[19:16] = 0x00000006U 917 // .. .. ==> MASK : 0x000F0000U VAL : 0x00060000U 918 // .. .. reg_ddrc_t_ckesr = 0x4 919 // .. .. ==> 0XF8006078[25:20] = 0x00000004U 920 // .. .. ==> MASK : 0x03F00000U VAL : 0x00400000U 921 // .. .. 922 EMIT_MASKWRITE(0XF8006078, 0x03FFFFFFU ,0x00466111U), 923 // .. .. reg_ddrc_t_ckpde = 0x2 924 // .. .. ==> 0XF800607C[3:0] = 0x00000002U 925 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000002U 926 // .. .. reg_ddrc_t_ckpdx = 0x2 927 // .. .. ==> 0XF800607C[7:4] = 0x00000002U 928 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000020U 929 // .. .. reg_ddrc_t_ckdpde = 0x2 930 // .. .. ==> 0XF800607C[11:8] = 0x00000002U 931 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U 932 // .. .. reg_ddrc_t_ckdpdx = 0x2 933 // .. .. ==> 0XF800607C[15:12] = 0x00000002U 934 // .. .. ==> MASK : 0x0000F000U VAL : 0x00002000U 935 // .. .. reg_ddrc_t_ckcsx = 0x3 936 // .. .. ==> 0XF800607C[19:16] = 0x00000003U 937 // .. .. ==> MASK : 0x000F0000U VAL : 0x00030000U 938 // .. .. 939 EMIT_MASKWRITE(0XF800607C, 0x000FFFFFU ,0x00032222U), 940 // .. .. reg_ddrc_dis_auto_zq = 0x0 941 // .. .. ==> 0XF80060A4[0:0] = 0x00000000U 942 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 943 // .. .. reg_ddrc_ddr3 = 0x1 944 // .. .. ==> 0XF80060A4[1:1] = 0x00000001U 945 // .. .. ==> MASK : 0x00000002U VAL : 0x00000002U 946 // .. .. reg_ddrc_t_mod = 0x200 947 // .. .. ==> 0XF80060A4[11:2] = 0x00000200U 948 // .. .. ==> MASK : 0x00000FFCU VAL : 0x00000800U 949 // .. .. reg_ddrc_t_zq_long_nop = 0x200 950 // .. .. ==> 0XF80060A4[21:12] = 0x00000200U 951 // .. .. ==> MASK : 0x003FF000U VAL : 0x00200000U 952 // .. .. reg_ddrc_t_zq_short_nop = 0x40 953 // .. .. ==> 0XF80060A4[31:22] = 0x00000040U 954 // .. .. ==> MASK : 0xFFC00000U VAL : 0x10000000U 955 // .. .. 956 EMIT_MASKWRITE(0XF80060A4, 0xFFFFFFFFU ,0x10200802U), 957 // .. .. t_zq_short_interval_x1024 = 0xcb73 958 // .. .. ==> 0XF80060A8[19:0] = 0x0000CB73U 959 // .. .. ==> MASK : 0x000FFFFFU VAL : 0x0000CB73U 960 // .. .. dram_rstn_x1024 = 0x69 961 // .. .. ==> 0XF80060A8[27:20] = 0x00000069U 962 // .. .. ==> MASK : 0x0FF00000U VAL : 0x06900000U 963 // .. .. 964 EMIT_MASKWRITE(0XF80060A8, 0x0FFFFFFFU ,0x0690CB73U), 965 // .. .. deeppowerdown_en = 0x0 966 // .. .. ==> 0XF80060AC[0:0] = 0x00000000U 967 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 968 // .. .. deeppowerdown_to_x1024 = 0xff 969 // .. .. ==> 0XF80060AC[8:1] = 0x000000FFU 970 // .. .. ==> MASK : 0x000001FEU VAL : 0x000001FEU 971 // .. .. 972 EMIT_MASKWRITE(0XF80060AC, 0x000001FFU ,0x000001FEU), 973 // .. .. dfi_wrlvl_max_x1024 = 0xfff 974 // .. .. ==> 0XF80060B0[11:0] = 0x00000FFFU 975 // .. .. ==> MASK : 0x00000FFFU VAL : 0x00000FFFU 976 // .. .. dfi_rdlvl_max_x1024 = 0xfff 977 // .. .. ==> 0XF80060B0[23:12] = 0x00000FFFU 978 // .. .. ==> MASK : 0x00FFF000U VAL : 0x00FFF000U 979 // .. .. ddrc_reg_twrlvl_max_error = 0x0 980 // .. .. ==> 0XF80060B0[24:24] = 0x00000000U 981 // .. .. ==> MASK : 0x01000000U VAL : 0x00000000U 982 // .. .. ddrc_reg_trdlvl_max_error = 0x0 983 // .. .. ==> 0XF80060B0[25:25] = 0x00000000U 984 // .. .. ==> MASK : 0x02000000U VAL : 0x00000000U 985 // .. .. reg_ddrc_dfi_wr_level_en = 0x1 986 // .. .. ==> 0XF80060B0[26:26] = 0x00000001U 987 // .. .. ==> MASK : 0x04000000U VAL : 0x04000000U 988 // .. .. reg_ddrc_dfi_rd_dqs_gate_level = 0x1 989 // .. .. ==> 0XF80060B0[27:27] = 0x00000001U 990 // .. .. ==> MASK : 0x08000000U VAL : 0x08000000U 991 // .. .. reg_ddrc_dfi_rd_data_eye_train = 0x1 992 // .. .. ==> 0XF80060B0[28:28] = 0x00000001U 993 // .. .. ==> MASK : 0x10000000U VAL : 0x10000000U 994 // .. .. 995 EMIT_MASKWRITE(0XF80060B0, 0x1FFFFFFFU ,0x1CFFFFFFU), 996 // .. .. reg_ddrc_skip_ocd = 0x1 997 // .. .. ==> 0XF80060B4[9:9] = 0x00000001U 998 // .. .. ==> MASK : 0x00000200U VAL : 0x00000200U 999 // .. .. 1000 EMIT_MASKWRITE(0XF80060B4, 0x00000200U ,0x00000200U), 1001 // .. .. reg_ddrc_dfi_t_rddata_en = 0x6 1002 // .. .. ==> 0XF80060B8[4:0] = 0x00000006U 1003 // .. .. ==> MASK : 0x0000001FU VAL : 0x00000006U 1004 // .. .. reg_ddrc_dfi_t_ctrlup_min = 0x3 1005 // .. .. ==> 0XF80060B8[14:5] = 0x00000003U 1006 // .. .. ==> MASK : 0x00007FE0U VAL : 0x00000060U 1007 // .. .. reg_ddrc_dfi_t_ctrlup_max = 0x40 1008 // .. .. ==> 0XF80060B8[24:15] = 0x00000040U 1009 // .. .. ==> MASK : 0x01FF8000U VAL : 0x00200000U 1010 // .. .. 1011 EMIT_MASKWRITE(0XF80060B8, 0x01FFFFFFU ,0x00200066U), 1012 // .. .. START: RESET ECC ERROR 1013 // .. .. Clear_Uncorrectable_DRAM_ECC_error = 1 1014 // .. .. ==> 0XF80060C4[0:0] = 0x00000001U 1015 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 1016 // .. .. Clear_Correctable_DRAM_ECC_error = 1 1017 // .. .. ==> 0XF80060C4[1:1] = 0x00000001U 1018 // .. .. ==> MASK : 0x00000002U VAL : 0x00000002U 1019 // .. .. 1020 EMIT_MASKWRITE(0XF80060C4, 0x00000003U ,0x00000003U), 1021 // .. .. FINISH: RESET ECC ERROR 1022 // .. .. Clear_Uncorrectable_DRAM_ECC_error = 0x0 1023 // .. .. ==> 0XF80060C4[0:0] = 0x00000000U 1024 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 1025 // .. .. Clear_Correctable_DRAM_ECC_error = 0x0 1026 // .. .. ==> 0XF80060C4[1:1] = 0x00000000U 1027 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 1028 // .. .. 1029 EMIT_MASKWRITE(0XF80060C4, 0x00000003U ,0x00000000U), 1030 // .. .. CORR_ECC_LOG_VALID = 0x0 1031 // .. .. ==> 0XF80060C8[0:0] = 0x00000000U 1032 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 1033 // .. .. ECC_CORRECTED_BIT_NUM = 0x0 1034 // .. .. ==> 0XF80060C8[7:1] = 0x00000000U 1035 // .. .. ==> MASK : 0x000000FEU VAL : 0x00000000U 1036 // .. .. 1037 EMIT_MASKWRITE(0XF80060C8, 0x000000FFU ,0x00000000U), 1038 // .. .. UNCORR_ECC_LOG_VALID = 0x0 1039 // .. .. ==> 0XF80060DC[0:0] = 0x00000000U 1040 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 1041 // .. .. 1042 EMIT_MASKWRITE(0XF80060DC, 0x00000001U ,0x00000000U), 1043 // .. .. STAT_NUM_CORR_ERR = 0x0 1044 // .. .. ==> 0XF80060F0[15:8] = 0x00000000U 1045 // .. .. ==> MASK : 0x0000FF00U VAL : 0x00000000U 1046 // .. .. STAT_NUM_UNCORR_ERR = 0x0 1047 // .. .. ==> 0XF80060F0[7:0] = 0x00000000U 1048 // .. .. ==> MASK : 0x000000FFU VAL : 0x00000000U 1049 // .. .. 1050 EMIT_MASKWRITE(0XF80060F0, 0x0000FFFFU ,0x00000000U), 1051 // .. .. reg_ddrc_ecc_mode = 0x0 1052 // .. .. ==> 0XF80060F4[2:0] = 0x00000000U 1053 // .. .. ==> MASK : 0x00000007U VAL : 0x00000000U 1054 // .. .. reg_ddrc_dis_scrub = 0x1 1055 // .. .. ==> 0XF80060F4[3:3] = 0x00000001U 1056 // .. .. ==> MASK : 0x00000008U VAL : 0x00000008U 1057 // .. .. 1058 EMIT_MASKWRITE(0XF80060F4, 0x0000000FU ,0x00000008U), 1059 // .. .. reg_phy_dif_on = 0x0 1060 // .. .. ==> 0XF8006114[3:0] = 0x00000000U 1061 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000000U 1062 // .. .. reg_phy_dif_off = 0x0 1063 // .. .. ==> 0XF8006114[7:4] = 0x00000000U 1064 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000000U 1065 // .. .. 1066 EMIT_MASKWRITE(0XF8006114, 0x000000FFU ,0x00000000U), 1067 // .. .. reg_phy_data_slice_in_use = 0x1 1068 // .. .. ==> 0XF8006118[0:0] = 0x00000001U 1069 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 1070 // .. .. reg_phy_rdlvl_inc_mode = 0x0 1071 // .. .. ==> 0XF8006118[1:1] = 0x00000000U 1072 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 1073 // .. .. reg_phy_gatelvl_inc_mode = 0x0 1074 // .. .. ==> 0XF8006118[2:2] = 0x00000000U 1075 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U 1076 // .. .. reg_phy_wrlvl_inc_mode = 0x0 1077 // .. .. ==> 0XF8006118[3:3] = 0x00000000U 1078 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U 1079 // .. .. reg_phy_bist_shift_dq = 0x0 1080 // .. .. ==> 0XF8006118[14:6] = 0x00000000U 1081 // .. .. ==> MASK : 0x00007FC0U VAL : 0x00000000U 1082 // .. .. reg_phy_bist_err_clr = 0x0 1083 // .. .. ==> 0XF8006118[23:15] = 0x00000000U 1084 // .. .. ==> MASK : 0x00FF8000U VAL : 0x00000000U 1085 // .. .. reg_phy_dq_offset = 0x40 1086 // .. .. ==> 0XF8006118[30:24] = 0x00000040U 1087 // .. .. ==> MASK : 0x7F000000U VAL : 0x40000000U 1088 // .. .. 1089 EMIT_MASKWRITE(0XF8006118, 0x7FFFFFCFU ,0x40000001U), 1090 // .. .. reg_phy_data_slice_in_use = 0x1 1091 // .. .. ==> 0XF800611C[0:0] = 0x00000001U 1092 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 1093 // .. .. reg_phy_rdlvl_inc_mode = 0x0 1094 // .. .. ==> 0XF800611C[1:1] = 0x00000000U 1095 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 1096 // .. .. reg_phy_gatelvl_inc_mode = 0x0 1097 // .. .. ==> 0XF800611C[2:2] = 0x00000000U 1098 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U 1099 // .. .. reg_phy_wrlvl_inc_mode = 0x0 1100 // .. .. ==> 0XF800611C[3:3] = 0x00000000U 1101 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U 1102 // .. .. reg_phy_bist_shift_dq = 0x0 1103 // .. .. ==> 0XF800611C[14:6] = 0x00000000U 1104 // .. .. ==> MASK : 0x00007FC0U VAL : 0x00000000U 1105 // .. .. reg_phy_bist_err_clr = 0x0 1106 // .. .. ==> 0XF800611C[23:15] = 0x00000000U 1107 // .. .. ==> MASK : 0x00FF8000U VAL : 0x00000000U 1108 // .. .. reg_phy_dq_offset = 0x40 1109 // .. .. ==> 0XF800611C[30:24] = 0x00000040U 1110 // .. .. ==> MASK : 0x7F000000U VAL : 0x40000000U 1111 // .. .. 1112 EMIT_MASKWRITE(0XF800611C, 0x7FFFFFCFU ,0x40000001U), 1113 // .. .. reg_phy_data_slice_in_use = 0x1 1114 // .. .. ==> 0XF8006120[0:0] = 0x00000001U 1115 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 1116 // .. .. reg_phy_rdlvl_inc_mode = 0x0 1117 // .. .. ==> 0XF8006120[1:1] = 0x00000000U 1118 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 1119 // .. .. reg_phy_gatelvl_inc_mode = 0x0 1120 // .. .. ==> 0XF8006120[2:2] = 0x00000000U 1121 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U 1122 // .. .. reg_phy_wrlvl_inc_mode = 0x0 1123 // .. .. ==> 0XF8006120[3:3] = 0x00000000U 1124 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U 1125 // .. .. reg_phy_bist_shift_dq = 0x0 1126 // .. .. ==> 0XF8006120[14:6] = 0x00000000U 1127 // .. .. ==> MASK : 0x00007FC0U VAL : 0x00000000U 1128 // .. .. reg_phy_bist_err_clr = 0x0 1129 // .. .. ==> 0XF8006120[23:15] = 0x00000000U 1130 // .. .. ==> MASK : 0x00FF8000U VAL : 0x00000000U 1131 // .. .. reg_phy_dq_offset = 0x40 1132 // .. .. ==> 0XF8006120[30:24] = 0x00000040U 1133 // .. .. ==> MASK : 0x7F000000U VAL : 0x40000000U 1134 // .. .. 1135 EMIT_MASKWRITE(0XF8006120, 0x7FFFFFCFU ,0x40000001U), 1136 // .. .. reg_phy_data_slice_in_use = 0x1 1137 // .. .. ==> 0XF8006124[0:0] = 0x00000001U 1138 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 1139 // .. .. reg_phy_rdlvl_inc_mode = 0x0 1140 // .. .. ==> 0XF8006124[1:1] = 0x00000000U 1141 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 1142 // .. .. reg_phy_gatelvl_inc_mode = 0x0 1143 // .. .. ==> 0XF8006124[2:2] = 0x00000000U 1144 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U 1145 // .. .. reg_phy_wrlvl_inc_mode = 0x0 1146 // .. .. ==> 0XF8006124[3:3] = 0x00000000U 1147 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U 1148 // .. .. reg_phy_bist_shift_dq = 0x0 1149 // .. .. ==> 0XF8006124[14:6] = 0x00000000U 1150 // .. .. ==> MASK : 0x00007FC0U VAL : 0x00000000U 1151 // .. .. reg_phy_bist_err_clr = 0x0 1152 // .. .. ==> 0XF8006124[23:15] = 0x00000000U 1153 // .. .. ==> MASK : 0x00FF8000U VAL : 0x00000000U 1154 // .. .. reg_phy_dq_offset = 0x40 1155 // .. .. ==> 0XF8006124[30:24] = 0x00000040U 1156 // .. .. ==> MASK : 0x7F000000U VAL : 0x40000000U 1157 // .. .. 1158 EMIT_MASKWRITE(0XF8006124, 0x7FFFFFCFU ,0x40000001U), 1159 // .. .. reg_phy_wrlvl_init_ratio = 0x1d 1160 // .. .. ==> 0XF800612C[9:0] = 0x0000001DU 1161 // .. .. ==> MASK : 0x000003FFU VAL : 0x0000001DU 1162 // .. .. reg_phy_gatelvl_init_ratio = 0xf2 1163 // .. .. ==> 0XF800612C[19:10] = 0x000000F2U 1164 // .. .. ==> MASK : 0x000FFC00U VAL : 0x0003C800U 1165 // .. .. 1166 EMIT_MASKWRITE(0XF800612C, 0x000FFFFFU ,0x0003C81DU), 1167 // .. .. reg_phy_wrlvl_init_ratio = 0x12 1168 // .. .. ==> 0XF8006130[9:0] = 0x00000012U 1169 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000012U 1170 // .. .. reg_phy_gatelvl_init_ratio = 0xd8 1171 // .. .. ==> 0XF8006130[19:10] = 0x000000D8U 1172 // .. .. ==> MASK : 0x000FFC00U VAL : 0x00036000U 1173 // .. .. 1174 EMIT_MASKWRITE(0XF8006130, 0x000FFFFFU ,0x00036012U), 1175 // .. .. reg_phy_wrlvl_init_ratio = 0xc 1176 // .. .. ==> 0XF8006134[9:0] = 0x0000000CU 1177 // .. .. ==> MASK : 0x000003FFU VAL : 0x0000000CU 1178 // .. .. reg_phy_gatelvl_init_ratio = 0xde 1179 // .. .. ==> 0XF8006134[19:10] = 0x000000DEU 1180 // .. .. ==> MASK : 0x000FFC00U VAL : 0x00037800U 1181 // .. .. 1182 EMIT_MASKWRITE(0XF8006134, 0x000FFFFFU ,0x0003780CU), 1183 // .. .. reg_phy_wrlvl_init_ratio = 0x21 1184 // .. .. ==> 0XF8006138[9:0] = 0x00000021U 1185 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000021U 1186 // .. .. reg_phy_gatelvl_init_ratio = 0xee 1187 // .. .. ==> 0XF8006138[19:10] = 0x000000EEU 1188 // .. .. ==> MASK : 0x000FFC00U VAL : 0x0003B800U 1189 // .. .. 1190 EMIT_MASKWRITE(0XF8006138, 0x000FFFFFU ,0x0003B821U), 1191 // .. .. reg_phy_rd_dqs_slave_ratio = 0x35 1192 // .. .. ==> 0XF8006140[9:0] = 0x00000035U 1193 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000035U 1194 // .. .. reg_phy_rd_dqs_slave_force = 0x0 1195 // .. .. ==> 0XF8006140[10:10] = 0x00000000U 1196 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 1197 // .. .. reg_phy_rd_dqs_slave_delay = 0x0 1198 // .. .. ==> 0XF8006140[19:11] = 0x00000000U 1199 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 1200 // .. .. 1201 EMIT_MASKWRITE(0XF8006140, 0x000FFFFFU ,0x00000035U), 1202 // .. .. reg_phy_rd_dqs_slave_ratio = 0x35 1203 // .. .. ==> 0XF8006144[9:0] = 0x00000035U 1204 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000035U 1205 // .. .. reg_phy_rd_dqs_slave_force = 0x0 1206 // .. .. ==> 0XF8006144[10:10] = 0x00000000U 1207 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 1208 // .. .. reg_phy_rd_dqs_slave_delay = 0x0 1209 // .. .. ==> 0XF8006144[19:11] = 0x00000000U 1210 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 1211 // .. .. 1212 EMIT_MASKWRITE(0XF8006144, 0x000FFFFFU ,0x00000035U), 1213 // .. .. reg_phy_rd_dqs_slave_ratio = 0x35 1214 // .. .. ==> 0XF8006148[9:0] = 0x00000035U 1215 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000035U 1216 // .. .. reg_phy_rd_dqs_slave_force = 0x0 1217 // .. .. ==> 0XF8006148[10:10] = 0x00000000U 1218 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 1219 // .. .. reg_phy_rd_dqs_slave_delay = 0x0 1220 // .. .. ==> 0XF8006148[19:11] = 0x00000000U 1221 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 1222 // .. .. 1223 EMIT_MASKWRITE(0XF8006148, 0x000FFFFFU ,0x00000035U), 1224 // .. .. reg_phy_rd_dqs_slave_ratio = 0x35 1225 // .. .. ==> 0XF800614C[9:0] = 0x00000035U 1226 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000035U 1227 // .. .. reg_phy_rd_dqs_slave_force = 0x0 1228 // .. .. ==> 0XF800614C[10:10] = 0x00000000U 1229 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 1230 // .. .. reg_phy_rd_dqs_slave_delay = 0x0 1231 // .. .. ==> 0XF800614C[19:11] = 0x00000000U 1232 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 1233 // .. .. 1234 EMIT_MASKWRITE(0XF800614C, 0x000FFFFFU ,0x00000035U), 1235 // .. .. reg_phy_wr_dqs_slave_ratio = 0x9d 1236 // .. .. ==> 0XF8006154[9:0] = 0x0000009DU 1237 // .. .. ==> MASK : 0x000003FFU VAL : 0x0000009DU 1238 // .. .. reg_phy_wr_dqs_slave_force = 0x0 1239 // .. .. ==> 0XF8006154[10:10] = 0x00000000U 1240 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 1241 // .. .. reg_phy_wr_dqs_slave_delay = 0x0 1242 // .. .. ==> 0XF8006154[19:11] = 0x00000000U 1243 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 1244 // .. .. 1245 EMIT_MASKWRITE(0XF8006154, 0x000FFFFFU ,0x0000009DU), 1246 // .. .. reg_phy_wr_dqs_slave_ratio = 0x92 1247 // .. .. ==> 0XF8006158[9:0] = 0x00000092U 1248 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000092U 1249 // .. .. reg_phy_wr_dqs_slave_force = 0x0 1250 // .. .. ==> 0XF8006158[10:10] = 0x00000000U 1251 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 1252 // .. .. reg_phy_wr_dqs_slave_delay = 0x0 1253 // .. .. ==> 0XF8006158[19:11] = 0x00000000U 1254 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 1255 // .. .. 1256 EMIT_MASKWRITE(0XF8006158, 0x000FFFFFU ,0x00000092U), 1257 // .. .. reg_phy_wr_dqs_slave_ratio = 0x8c 1258 // .. .. ==> 0XF800615C[9:0] = 0x0000008CU 1259 // .. .. ==> MASK : 0x000003FFU VAL : 0x0000008CU 1260 // .. .. reg_phy_wr_dqs_slave_force = 0x0 1261 // .. .. ==> 0XF800615C[10:10] = 0x00000000U 1262 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 1263 // .. .. reg_phy_wr_dqs_slave_delay = 0x0 1264 // .. .. ==> 0XF800615C[19:11] = 0x00000000U 1265 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 1266 // .. .. 1267 EMIT_MASKWRITE(0XF800615C, 0x000FFFFFU ,0x0000008CU), 1268 // .. .. reg_phy_wr_dqs_slave_ratio = 0xa1 1269 // .. .. ==> 0XF8006160[9:0] = 0x000000A1U 1270 // .. .. ==> MASK : 0x000003FFU VAL : 0x000000A1U 1271 // .. .. reg_phy_wr_dqs_slave_force = 0x0 1272 // .. .. ==> 0XF8006160[10:10] = 0x00000000U 1273 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 1274 // .. .. reg_phy_wr_dqs_slave_delay = 0x0 1275 // .. .. ==> 0XF8006160[19:11] = 0x00000000U 1276 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 1277 // .. .. 1278 EMIT_MASKWRITE(0XF8006160, 0x000FFFFFU ,0x000000A1U), 1279 // .. .. reg_phy_fifo_we_slave_ratio = 0x147 1280 // .. .. ==> 0XF8006168[10:0] = 0x00000147U 1281 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000147U 1282 // .. .. reg_phy_fifo_we_in_force = 0x0 1283 // .. .. ==> 0XF8006168[11:11] = 0x00000000U 1284 // .. .. ==> MASK : 0x00000800U VAL : 0x00000000U 1285 // .. .. reg_phy_fifo_we_in_delay = 0x0 1286 // .. .. ==> 0XF8006168[20:12] = 0x00000000U 1287 // .. .. ==> MASK : 0x001FF000U VAL : 0x00000000U 1288 // .. .. 1289 EMIT_MASKWRITE(0XF8006168, 0x001FFFFFU ,0x00000147U), 1290 // .. .. reg_phy_fifo_we_slave_ratio = 0x12d 1291 // .. .. ==> 0XF800616C[10:0] = 0x0000012DU 1292 // .. .. ==> MASK : 0x000007FFU VAL : 0x0000012DU 1293 // .. .. reg_phy_fifo_we_in_force = 0x0 1294 // .. .. ==> 0XF800616C[11:11] = 0x00000000U 1295 // .. .. ==> MASK : 0x00000800U VAL : 0x00000000U 1296 // .. .. reg_phy_fifo_we_in_delay = 0x0 1297 // .. .. ==> 0XF800616C[20:12] = 0x00000000U 1298 // .. .. ==> MASK : 0x001FF000U VAL : 0x00000000U 1299 // .. .. 1300 EMIT_MASKWRITE(0XF800616C, 0x001FFFFFU ,0x0000012DU), 1301 // .. .. reg_phy_fifo_we_slave_ratio = 0x133 1302 // .. .. ==> 0XF8006170[10:0] = 0x00000133U 1303 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000133U 1304 // .. .. reg_phy_fifo_we_in_force = 0x0 1305 // .. .. ==> 0XF8006170[11:11] = 0x00000000U 1306 // .. .. ==> MASK : 0x00000800U VAL : 0x00000000U 1307 // .. .. reg_phy_fifo_we_in_delay = 0x0 1308 // .. .. ==> 0XF8006170[20:12] = 0x00000000U 1309 // .. .. ==> MASK : 0x001FF000U VAL : 0x00000000U 1310 // .. .. 1311 EMIT_MASKWRITE(0XF8006170, 0x001FFFFFU ,0x00000133U), 1312 // .. .. reg_phy_fifo_we_slave_ratio = 0x143 1313 // .. .. ==> 0XF8006174[10:0] = 0x00000143U 1314 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000143U 1315 // .. .. reg_phy_fifo_we_in_force = 0x0 1316 // .. .. ==> 0XF8006174[11:11] = 0x00000000U 1317 // .. .. ==> MASK : 0x00000800U VAL : 0x00000000U 1318 // .. .. reg_phy_fifo_we_in_delay = 0x0 1319 // .. .. ==> 0XF8006174[20:12] = 0x00000000U 1320 // .. .. ==> MASK : 0x001FF000U VAL : 0x00000000U 1321 // .. .. 1322 EMIT_MASKWRITE(0XF8006174, 0x001FFFFFU ,0x00000143U), 1323 // .. .. reg_phy_wr_data_slave_ratio = 0xdd 1324 // .. .. ==> 0XF800617C[9:0] = 0x000000DDU 1325 // .. .. ==> MASK : 0x000003FFU VAL : 0x000000DDU 1326 // .. .. reg_phy_wr_data_slave_force = 0x0 1327 // .. .. ==> 0XF800617C[10:10] = 0x00000000U 1328 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 1329 // .. .. reg_phy_wr_data_slave_delay = 0x0 1330 // .. .. ==> 0XF800617C[19:11] = 0x00000000U 1331 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 1332 // .. .. 1333 EMIT_MASKWRITE(0XF800617C, 0x000FFFFFU ,0x000000DDU), 1334 // .. .. reg_phy_wr_data_slave_ratio = 0xd2 1335 // .. .. ==> 0XF8006180[9:0] = 0x000000D2U 1336 // .. .. ==> MASK : 0x000003FFU VAL : 0x000000D2U 1337 // .. .. reg_phy_wr_data_slave_force = 0x0 1338 // .. .. ==> 0XF8006180[10:10] = 0x00000000U 1339 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 1340 // .. .. reg_phy_wr_data_slave_delay = 0x0 1341 // .. .. ==> 0XF8006180[19:11] = 0x00000000U 1342 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 1343 // .. .. 1344 EMIT_MASKWRITE(0XF8006180, 0x000FFFFFU ,0x000000D2U), 1345 // .. .. reg_phy_wr_data_slave_ratio = 0xcc 1346 // .. .. ==> 0XF8006184[9:0] = 0x000000CCU 1347 // .. .. ==> MASK : 0x000003FFU VAL : 0x000000CCU 1348 // .. .. reg_phy_wr_data_slave_force = 0x0 1349 // .. .. ==> 0XF8006184[10:10] = 0x00000000U 1350 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 1351 // .. .. reg_phy_wr_data_slave_delay = 0x0 1352 // .. .. ==> 0XF8006184[19:11] = 0x00000000U 1353 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 1354 // .. .. 1355 EMIT_MASKWRITE(0XF8006184, 0x000FFFFFU ,0x000000CCU), 1356 // .. .. reg_phy_wr_data_slave_ratio = 0xe1 1357 // .. .. ==> 0XF8006188[9:0] = 0x000000E1U 1358 // .. .. ==> MASK : 0x000003FFU VAL : 0x000000E1U 1359 // .. .. reg_phy_wr_data_slave_force = 0x0 1360 // .. .. ==> 0XF8006188[10:10] = 0x00000000U 1361 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 1362 // .. .. reg_phy_wr_data_slave_delay = 0x0 1363 // .. .. ==> 0XF8006188[19:11] = 0x00000000U 1364 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 1365 // .. .. 1366 EMIT_MASKWRITE(0XF8006188, 0x000FFFFFU ,0x000000E1U), 1367 // .. .. reg_phy_bl2 = 0x0 1368 // .. .. ==> 0XF8006190[1:1] = 0x00000000U 1369 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 1370 // .. .. reg_phy_at_spd_atpg = 0x0 1371 // .. .. ==> 0XF8006190[2:2] = 0x00000000U 1372 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U 1373 // .. .. reg_phy_bist_enable = 0x0 1374 // .. .. ==> 0XF8006190[3:3] = 0x00000000U 1375 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U 1376 // .. .. reg_phy_bist_force_err = 0x0 1377 // .. .. ==> 0XF8006190[4:4] = 0x00000000U 1378 // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U 1379 // .. .. reg_phy_bist_mode = 0x0 1380 // .. .. ==> 0XF8006190[6:5] = 0x00000000U 1381 // .. .. ==> MASK : 0x00000060U VAL : 0x00000000U 1382 // .. .. reg_phy_invert_clkout = 0x1 1383 // .. .. ==> 0XF8006190[7:7] = 0x00000001U 1384 // .. .. ==> MASK : 0x00000080U VAL : 0x00000080U 1385 // .. .. reg_phy_sel_logic = 0x0 1386 // .. .. ==> 0XF8006190[9:9] = 0x00000000U 1387 // .. .. ==> MASK : 0x00000200U VAL : 0x00000000U 1388 // .. .. reg_phy_ctrl_slave_ratio = 0x100 1389 // .. .. ==> 0XF8006190[19:10] = 0x00000100U 1390 // .. .. ==> MASK : 0x000FFC00U VAL : 0x00040000U 1391 // .. .. reg_phy_ctrl_slave_force = 0x0 1392 // .. .. ==> 0XF8006190[20:20] = 0x00000000U 1393 // .. .. ==> MASK : 0x00100000U VAL : 0x00000000U 1394 // .. .. reg_phy_ctrl_slave_delay = 0x0 1395 // .. .. ==> 0XF8006190[27:21] = 0x00000000U 1396 // .. .. ==> MASK : 0x0FE00000U VAL : 0x00000000U 1397 // .. .. reg_phy_lpddr = 0x0 1398 // .. .. ==> 0XF8006190[29:29] = 0x00000000U 1399 // .. .. ==> MASK : 0x20000000U VAL : 0x00000000U 1400 // .. .. reg_phy_cmd_latency = 0x0 1401 // .. .. ==> 0XF8006190[30:30] = 0x00000000U 1402 // .. .. ==> MASK : 0x40000000U VAL : 0x00000000U 1403 // .. .. 1404 EMIT_MASKWRITE(0XF8006190, 0x6FFFFEFEU ,0x00040080U), 1405 // .. .. reg_phy_wr_rl_delay = 0x2 1406 // .. .. ==> 0XF8006194[4:0] = 0x00000002U 1407 // .. .. ==> MASK : 0x0000001FU VAL : 0x00000002U 1408 // .. .. reg_phy_rd_rl_delay = 0x4 1409 // .. .. ==> 0XF8006194[9:5] = 0x00000004U 1410 // .. .. ==> MASK : 0x000003E0U VAL : 0x00000080U 1411 // .. .. reg_phy_dll_lock_diff = 0xf 1412 // .. .. ==> 0XF8006194[13:10] = 0x0000000FU 1413 // .. .. ==> MASK : 0x00003C00U VAL : 0x00003C00U 1414 // .. .. reg_phy_use_wr_level = 0x1 1415 // .. .. ==> 0XF8006194[14:14] = 0x00000001U 1416 // .. .. ==> MASK : 0x00004000U VAL : 0x00004000U 1417 // .. .. reg_phy_use_rd_dqs_gate_level = 0x1 1418 // .. .. ==> 0XF8006194[15:15] = 0x00000001U 1419 // .. .. ==> MASK : 0x00008000U VAL : 0x00008000U 1420 // .. .. reg_phy_use_rd_data_eye_level = 0x1 1421 // .. .. ==> 0XF8006194[16:16] = 0x00000001U 1422 // .. .. ==> MASK : 0x00010000U VAL : 0x00010000U 1423 // .. .. reg_phy_dis_calib_rst = 0x0 1424 // .. .. ==> 0XF8006194[17:17] = 0x00000000U 1425 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 1426 // .. .. reg_phy_ctrl_slave_delay = 0x0 1427 // .. .. ==> 0XF8006194[19:18] = 0x00000000U 1428 // .. .. ==> MASK : 0x000C0000U VAL : 0x00000000U 1429 // .. .. 1430 EMIT_MASKWRITE(0XF8006194, 0x000FFFFFU ,0x0001FC82U), 1431 // .. .. reg_arb_page_addr_mask = 0x0 1432 // .. .. ==> 0XF8006204[31:0] = 0x00000000U 1433 // .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00000000U 1434 // .. .. 1435 EMIT_MASKWRITE(0XF8006204, 0xFFFFFFFFU ,0x00000000U), 1436 // .. .. reg_arb_pri_wr_portn = 0x3ff 1437 // .. .. ==> 0XF8006208[9:0] = 0x000003FFU 1438 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU 1439 // .. .. reg_arb_disable_aging_wr_portn = 0x0 1440 // .. .. ==> 0XF8006208[16:16] = 0x00000000U 1441 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 1442 // .. .. reg_arb_disable_urgent_wr_portn = 0x0 1443 // .. .. ==> 0XF8006208[17:17] = 0x00000000U 1444 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 1445 // .. .. reg_arb_dis_page_match_wr_portn = 0x0 1446 // .. .. ==> 0XF8006208[18:18] = 0x00000000U 1447 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U 1448 // .. .. 1449 EMIT_MASKWRITE(0XF8006208, 0x000703FFU ,0x000003FFU), 1450 // .. .. reg_arb_pri_wr_portn = 0x3ff 1451 // .. .. ==> 0XF800620C[9:0] = 0x000003FFU 1452 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU 1453 // .. .. reg_arb_disable_aging_wr_portn = 0x0 1454 // .. .. ==> 0XF800620C[16:16] = 0x00000000U 1455 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 1456 // .. .. reg_arb_disable_urgent_wr_portn = 0x0 1457 // .. .. ==> 0XF800620C[17:17] = 0x00000000U 1458 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 1459 // .. .. reg_arb_dis_page_match_wr_portn = 0x0 1460 // .. .. ==> 0XF800620C[18:18] = 0x00000000U 1461 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U 1462 // .. .. 1463 EMIT_MASKWRITE(0XF800620C, 0x000703FFU ,0x000003FFU), 1464 // .. .. reg_arb_pri_wr_portn = 0x3ff 1465 // .. .. ==> 0XF8006210[9:0] = 0x000003FFU 1466 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU 1467 // .. .. reg_arb_disable_aging_wr_portn = 0x0 1468 // .. .. ==> 0XF8006210[16:16] = 0x00000000U 1469 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 1470 // .. .. reg_arb_disable_urgent_wr_portn = 0x0 1471 // .. .. ==> 0XF8006210[17:17] = 0x00000000U 1472 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 1473 // .. .. reg_arb_dis_page_match_wr_portn = 0x0 1474 // .. .. ==> 0XF8006210[18:18] = 0x00000000U 1475 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U 1476 // .. .. 1477 EMIT_MASKWRITE(0XF8006210, 0x000703FFU ,0x000003FFU), 1478 // .. .. reg_arb_pri_wr_portn = 0x3ff 1479 // .. .. ==> 0XF8006214[9:0] = 0x000003FFU 1480 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU 1481 // .. .. reg_arb_disable_aging_wr_portn = 0x0 1482 // .. .. ==> 0XF8006214[16:16] = 0x00000000U 1483 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 1484 // .. .. reg_arb_disable_urgent_wr_portn = 0x0 1485 // .. .. ==> 0XF8006214[17:17] = 0x00000000U 1486 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 1487 // .. .. reg_arb_dis_page_match_wr_portn = 0x0 1488 // .. .. ==> 0XF8006214[18:18] = 0x00000000U 1489 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U 1490 // .. .. 1491 EMIT_MASKWRITE(0XF8006214, 0x000703FFU ,0x000003FFU), 1492 // .. .. reg_arb_pri_rd_portn = 0x3ff 1493 // .. .. ==> 0XF8006218[9:0] = 0x000003FFU 1494 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU 1495 // .. .. reg_arb_disable_aging_rd_portn = 0x0 1496 // .. .. ==> 0XF8006218[16:16] = 0x00000000U 1497 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 1498 // .. .. reg_arb_disable_urgent_rd_portn = 0x0 1499 // .. .. ==> 0XF8006218[17:17] = 0x00000000U 1500 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 1501 // .. .. reg_arb_dis_page_match_rd_portn = 0x0 1502 // .. .. ==> 0XF8006218[18:18] = 0x00000000U 1503 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U 1504 // .. .. reg_arb_set_hpr_rd_portn = 0x0 1505 // .. .. ==> 0XF8006218[19:19] = 0x00000000U 1506 // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U 1507 // .. .. 1508 EMIT_MASKWRITE(0XF8006218, 0x000F03FFU ,0x000003FFU), 1509 // .. .. reg_arb_pri_rd_portn = 0x3ff 1510 // .. .. ==> 0XF800621C[9:0] = 0x000003FFU 1511 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU 1512 // .. .. reg_arb_disable_aging_rd_portn = 0x0 1513 // .. .. ==> 0XF800621C[16:16] = 0x00000000U 1514 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 1515 // .. .. reg_arb_disable_urgent_rd_portn = 0x0 1516 // .. .. ==> 0XF800621C[17:17] = 0x00000000U 1517 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 1518 // .. .. reg_arb_dis_page_match_rd_portn = 0x0 1519 // .. .. ==> 0XF800621C[18:18] = 0x00000000U 1520 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U 1521 // .. .. reg_arb_set_hpr_rd_portn = 0x0 1522 // .. .. ==> 0XF800621C[19:19] = 0x00000000U 1523 // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U 1524 // .. .. 1525 EMIT_MASKWRITE(0XF800621C, 0x000F03FFU ,0x000003FFU), 1526 // .. .. reg_arb_pri_rd_portn = 0x3ff 1527 // .. .. ==> 0XF8006220[9:0] = 0x000003FFU 1528 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU 1529 // .. .. reg_arb_disable_aging_rd_portn = 0x0 1530 // .. .. ==> 0XF8006220[16:16] = 0x00000000U 1531 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 1532 // .. .. reg_arb_disable_urgent_rd_portn = 0x0 1533 // .. .. ==> 0XF8006220[17:17] = 0x00000000U 1534 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 1535 // .. .. reg_arb_dis_page_match_rd_portn = 0x0 1536 // .. .. ==> 0XF8006220[18:18] = 0x00000000U 1537 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U 1538 // .. .. reg_arb_set_hpr_rd_portn = 0x0 1539 // .. .. ==> 0XF8006220[19:19] = 0x00000000U 1540 // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U 1541 // .. .. 1542 EMIT_MASKWRITE(0XF8006220, 0x000F03FFU ,0x000003FFU), 1543 // .. .. reg_arb_pri_rd_portn = 0x3ff 1544 // .. .. ==> 0XF8006224[9:0] = 0x000003FFU 1545 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU 1546 // .. .. reg_arb_disable_aging_rd_portn = 0x0 1547 // .. .. ==> 0XF8006224[16:16] = 0x00000000U 1548 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 1549 // .. .. reg_arb_disable_urgent_rd_portn = 0x0 1550 // .. .. ==> 0XF8006224[17:17] = 0x00000000U 1551 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 1552 // .. .. reg_arb_dis_page_match_rd_portn = 0x0 1553 // .. .. ==> 0XF8006224[18:18] = 0x00000000U 1554 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U 1555 // .. .. reg_arb_set_hpr_rd_portn = 0x0 1556 // .. .. ==> 0XF8006224[19:19] = 0x00000000U 1557 // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U 1558 // .. .. 1559 EMIT_MASKWRITE(0XF8006224, 0x000F03FFU ,0x000003FFU), 1560 // .. .. reg_ddrc_lpddr2 = 0x0 1561 // .. .. ==> 0XF80062A8[0:0] = 0x00000000U 1562 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 1563 // .. .. reg_ddrc_derate_enable = 0x0 1564 // .. .. ==> 0XF80062A8[2:2] = 0x00000000U 1565 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U 1566 // .. .. reg_ddrc_mr4_margin = 0x0 1567 // .. .. ==> 0XF80062A8[11:4] = 0x00000000U 1568 // .. .. ==> MASK : 0x00000FF0U VAL : 0x00000000U 1569 // .. .. 1570 EMIT_MASKWRITE(0XF80062A8, 0x00000FF5U ,0x00000000U), 1571 // .. .. reg_ddrc_mr4_read_interval = 0x0 1572 // .. .. ==> 0XF80062AC[31:0] = 0x00000000U 1573 // .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00000000U 1574 // .. .. 1575 EMIT_MASKWRITE(0XF80062AC, 0xFFFFFFFFU ,0x00000000U), 1576 // .. .. reg_ddrc_min_stable_clock_x1 = 0x5 1577 // .. .. ==> 0XF80062B0[3:0] = 0x00000005U 1578 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000005U 1579 // .. .. reg_ddrc_idle_after_reset_x32 = 0x12 1580 // .. .. ==> 0XF80062B0[11:4] = 0x00000012U 1581 // .. .. ==> MASK : 0x00000FF0U VAL : 0x00000120U 1582 // .. .. reg_ddrc_t_mrw = 0x5 1583 // .. .. ==> 0XF80062B0[21:12] = 0x00000005U 1584 // .. .. ==> MASK : 0x003FF000U VAL : 0x00005000U 1585 // .. .. 1586 EMIT_MASKWRITE(0XF80062B0, 0x003FFFFFU ,0x00005125U), 1587 // .. .. reg_ddrc_max_auto_init_x1024 = 0xa8 1588 // .. .. ==> 0XF80062B4[7:0] = 0x000000A8U 1589 // .. .. ==> MASK : 0x000000FFU VAL : 0x000000A8U 1590 // .. .. reg_ddrc_dev_zqinit_x32 = 0x12 1591 // .. .. ==> 0XF80062B4[17:8] = 0x00000012U 1592 // .. .. ==> MASK : 0x0003FF00U VAL : 0x00001200U 1593 // .. .. 1594 EMIT_MASKWRITE(0XF80062B4, 0x0003FFFFU ,0x000012A8U), 1595 // .. .. START: POLL ON DCI STATUS 1596 // .. .. DONE = 1 1597 // .. .. ==> 0XF8000B74[13:13] = 0x00000001U 1598 // .. .. ==> MASK : 0x00002000U VAL : 0x00002000U 1599 // .. .. 1600 EMIT_MASKPOLL(0XF8000B74, 0x00002000U), 1601 // .. .. FINISH: POLL ON DCI STATUS 1602 // .. .. START: UNLOCK DDR 1603 // .. .. reg_ddrc_soft_rstb = 0x1 1604 // .. .. ==> 0XF8006000[0:0] = 0x00000001U 1605 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 1606 // .. .. reg_ddrc_powerdown_en = 0x0 1607 // .. .. ==> 0XF8006000[1:1] = 0x00000000U 1608 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 1609 // .. .. reg_ddrc_data_bus_width = 0x0 1610 // .. .. ==> 0XF8006000[3:2] = 0x00000000U 1611 // .. .. ==> MASK : 0x0000000CU VAL : 0x00000000U 1612 // .. .. reg_ddrc_burst8_refresh = 0x0 1613 // .. .. ==> 0XF8006000[6:4] = 0x00000000U 1614 // .. .. ==> MASK : 0x00000070U VAL : 0x00000000U 1615 // .. .. reg_ddrc_rdwr_idle_gap = 1 1616 // .. .. ==> 0XF8006000[13:7] = 0x00000001U 1617 // .. .. ==> MASK : 0x00003F80U VAL : 0x00000080U 1618 // .. .. reg_ddrc_dis_rd_bypass = 0x0 1619 // .. .. ==> 0XF8006000[14:14] = 0x00000000U 1620 // .. .. ==> MASK : 0x00004000U VAL : 0x00000000U 1621 // .. .. reg_ddrc_dis_act_bypass = 0x0 1622 // .. .. ==> 0XF8006000[15:15] = 0x00000000U 1623 // .. .. ==> MASK : 0x00008000U VAL : 0x00000000U 1624 // .. .. reg_ddrc_dis_auto_refresh = 0x0 1625 // .. .. ==> 0XF8006000[16:16] = 0x00000000U 1626 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 1627 // .. .. 1628 EMIT_MASKWRITE(0XF8006000, 0x0001FFFFU ,0x00000081U), 1629 // .. .. FINISH: UNLOCK DDR 1630 // .. .. START: CHECK DDR STATUS 1631 // .. .. ddrc_reg_operating_mode = 1 1632 // .. .. ==> 0XF8006054[2:0] = 0x00000001U 1633 // .. .. ==> MASK : 0x00000007U VAL : 0x00000001U 1634 // .. .. 1635 EMIT_MASKPOLL(0XF8006054, 0x00000007U), 1636 // .. .. FINISH: CHECK DDR STATUS 1637 // .. FINISH: DDR INITIALIZATION 1638 // FINISH: top 1639 // 1640 EMIT_EXIT(), 1641 1642 // 1643 }; 1644 1645 unsigned long ps7_mio_init_data_3_0[] = { 1646 // START: top 1647 // .. START: SLCR SETTINGS 1648 // .. UNLOCK_KEY = 0XDF0D 1649 // .. ==> 0XF8000008[15:0] = 0x0000DF0DU 1650 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU 1651 // .. 1652 EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU), 1653 // .. FINISH: SLCR SETTINGS 1654 // .. START: OCM REMAPPING 1655 // .. VREF_EN = 0x1 1656 // .. ==> 0XF8000B00[0:0] = 0x00000001U 1657 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 1658 // .. VREF_SEL = 0x0 1659 // .. ==> 0XF8000B00[6:4] = 0x00000000U 1660 // .. ==> MASK : 0x00000070U VAL : 0x00000000U 1661 // .. 1662 EMIT_MASKWRITE(0XF8000B00, 0x00000071U ,0x00000001U), 1663 // .. FINISH: OCM REMAPPING 1664 // .. START: DDRIOB SETTINGS 1665 // .. reserved_INP_POWER = 0x0 1666 // .. ==> 0XF8000B40[0:0] = 0x00000000U 1667 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 1668 // .. INP_TYPE = 0x0 1669 // .. ==> 0XF8000B40[2:1] = 0x00000000U 1670 // .. ==> MASK : 0x00000006U VAL : 0x00000000U 1671 // .. DCI_UPDATE_B = 0x0 1672 // .. ==> 0XF8000B40[3:3] = 0x00000000U 1673 // .. ==> MASK : 0x00000008U VAL : 0x00000000U 1674 // .. TERM_EN = 0x0 1675 // .. ==> 0XF8000B40[4:4] = 0x00000000U 1676 // .. ==> MASK : 0x00000010U VAL : 0x00000000U 1677 // .. DCI_TYPE = 0x0 1678 // .. ==> 0XF8000B40[6:5] = 0x00000000U 1679 // .. ==> MASK : 0x00000060U VAL : 0x00000000U 1680 // .. IBUF_DISABLE_MODE = 0x0 1681 // .. ==> 0XF8000B40[7:7] = 0x00000000U 1682 // .. ==> MASK : 0x00000080U VAL : 0x00000000U 1683 // .. TERM_DISABLE_MODE = 0x0 1684 // .. ==> 0XF8000B40[8:8] = 0x00000000U 1685 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 1686 // .. OUTPUT_EN = 0x3 1687 // .. ==> 0XF8000B40[10:9] = 0x00000003U 1688 // .. ==> MASK : 0x00000600U VAL : 0x00000600U 1689 // .. PULLUP_EN = 0x0 1690 // .. ==> 0XF8000B40[11:11] = 0x00000000U 1691 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 1692 // .. 1693 EMIT_MASKWRITE(0XF8000B40, 0x00000FFFU ,0x00000600U), 1694 // .. reserved_INP_POWER = 0x0 1695 // .. ==> 0XF8000B44[0:0] = 0x00000000U 1696 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 1697 // .. INP_TYPE = 0x0 1698 // .. ==> 0XF8000B44[2:1] = 0x00000000U 1699 // .. ==> MASK : 0x00000006U VAL : 0x00000000U 1700 // .. DCI_UPDATE_B = 0x0 1701 // .. ==> 0XF8000B44[3:3] = 0x00000000U 1702 // .. ==> MASK : 0x00000008U VAL : 0x00000000U 1703 // .. TERM_EN = 0x0 1704 // .. ==> 0XF8000B44[4:4] = 0x00000000U 1705 // .. ==> MASK : 0x00000010U VAL : 0x00000000U 1706 // .. DCI_TYPE = 0x0 1707 // .. ==> 0XF8000B44[6:5] = 0x00000000U 1708 // .. ==> MASK : 0x00000060U VAL : 0x00000000U 1709 // .. IBUF_DISABLE_MODE = 0x0 1710 // .. ==> 0XF8000B44[7:7] = 0x00000000U 1711 // .. ==> MASK : 0x00000080U VAL : 0x00000000U 1712 // .. TERM_DISABLE_MODE = 0x0 1713 // .. ==> 0XF8000B44[8:8] = 0x00000000U 1714 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 1715 // .. OUTPUT_EN = 0x3 1716 // .. ==> 0XF8000B44[10:9] = 0x00000003U 1717 // .. ==> MASK : 0x00000600U VAL : 0x00000600U 1718 // .. PULLUP_EN = 0x0 1719 // .. ==> 0XF8000B44[11:11] = 0x00000000U 1720 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 1721 // .. 1722 EMIT_MASKWRITE(0XF8000B44, 0x00000FFFU ,0x00000600U), 1723 // .. reserved_INP_POWER = 0x0 1724 // .. ==> 0XF8000B48[0:0] = 0x00000000U 1725 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 1726 // .. INP_TYPE = 0x1 1727 // .. ==> 0XF8000B48[2:1] = 0x00000001U 1728 // .. ==> MASK : 0x00000006U VAL : 0x00000002U 1729 // .. DCI_UPDATE_B = 0x0 1730 // .. ==> 0XF8000B48[3:3] = 0x00000000U 1731 // .. ==> MASK : 0x00000008U VAL : 0x00000000U 1732 // .. TERM_EN = 0x1 1733 // .. ==> 0XF8000B48[4:4] = 0x00000001U 1734 // .. ==> MASK : 0x00000010U VAL : 0x00000010U 1735 // .. DCI_TYPE = 0x3 1736 // .. ==> 0XF8000B48[6:5] = 0x00000003U 1737 // .. ==> MASK : 0x00000060U VAL : 0x00000060U 1738 // .. IBUF_DISABLE_MODE = 0 1739 // .. ==> 0XF8000B48[7:7] = 0x00000000U 1740 // .. ==> MASK : 0x00000080U VAL : 0x00000000U 1741 // .. TERM_DISABLE_MODE = 0 1742 // .. ==> 0XF8000B48[8:8] = 0x00000000U 1743 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 1744 // .. OUTPUT_EN = 0x3 1745 // .. ==> 0XF8000B48[10:9] = 0x00000003U 1746 // .. ==> MASK : 0x00000600U VAL : 0x00000600U 1747 // .. PULLUP_EN = 0x0 1748 // .. ==> 0XF8000B48[11:11] = 0x00000000U 1749 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 1750 // .. 1751 EMIT_MASKWRITE(0XF8000B48, 0x00000FFFU ,0x00000672U), 1752 // .. reserved_INP_POWER = 0x0 1753 // .. ==> 0XF8000B4C[0:0] = 0x00000000U 1754 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 1755 // .. INP_TYPE = 0x1 1756 // .. ==> 0XF8000B4C[2:1] = 0x00000001U 1757 // .. ==> MASK : 0x00000006U VAL : 0x00000002U 1758 // .. DCI_UPDATE_B = 0x0 1759 // .. ==> 0XF8000B4C[3:3] = 0x00000000U 1760 // .. ==> MASK : 0x00000008U VAL : 0x00000000U 1761 // .. TERM_EN = 0x1 1762 // .. ==> 0XF8000B4C[4:4] = 0x00000001U 1763 // .. ==> MASK : 0x00000010U VAL : 0x00000010U 1764 // .. DCI_TYPE = 0x3 1765 // .. ==> 0XF8000B4C[6:5] = 0x00000003U 1766 // .. ==> MASK : 0x00000060U VAL : 0x00000060U 1767 // .. IBUF_DISABLE_MODE = 0 1768 // .. ==> 0XF8000B4C[7:7] = 0x00000000U 1769 // .. ==> MASK : 0x00000080U VAL : 0x00000000U 1770 // .. TERM_DISABLE_MODE = 0 1771 // .. ==> 0XF8000B4C[8:8] = 0x00000000U 1772 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 1773 // .. OUTPUT_EN = 0x3 1774 // .. ==> 0XF8000B4C[10:9] = 0x00000003U 1775 // .. ==> MASK : 0x00000600U VAL : 0x00000600U 1776 // .. PULLUP_EN = 0x0 1777 // .. ==> 0XF8000B4C[11:11] = 0x00000000U 1778 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 1779 // .. 1780 EMIT_MASKWRITE(0XF8000B4C, 0x00000FFFU ,0x00000672U), 1781 // .. reserved_INP_POWER = 0x0 1782 // .. ==> 0XF8000B50[0:0] = 0x00000000U 1783 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 1784 // .. INP_TYPE = 0x2 1785 // .. ==> 0XF8000B50[2:1] = 0x00000002U 1786 // .. ==> MASK : 0x00000006U VAL : 0x00000004U 1787 // .. DCI_UPDATE_B = 0x0 1788 // .. ==> 0XF8000B50[3:3] = 0x00000000U 1789 // .. ==> MASK : 0x00000008U VAL : 0x00000000U 1790 // .. TERM_EN = 0x1 1791 // .. ==> 0XF8000B50[4:4] = 0x00000001U 1792 // .. ==> MASK : 0x00000010U VAL : 0x00000010U 1793 // .. DCI_TYPE = 0x3 1794 // .. ==> 0XF8000B50[6:5] = 0x00000003U 1795 // .. ==> MASK : 0x00000060U VAL : 0x00000060U 1796 // .. IBUF_DISABLE_MODE = 0 1797 // .. ==> 0XF8000B50[7:7] = 0x00000000U 1798 // .. ==> MASK : 0x00000080U VAL : 0x00000000U 1799 // .. TERM_DISABLE_MODE = 0 1800 // .. ==> 0XF8000B50[8:8] = 0x00000000U 1801 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 1802 // .. OUTPUT_EN = 0x3 1803 // .. ==> 0XF8000B50[10:9] = 0x00000003U 1804 // .. ==> MASK : 0x00000600U VAL : 0x00000600U 1805 // .. PULLUP_EN = 0x0 1806 // .. ==> 0XF8000B50[11:11] = 0x00000000U 1807 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 1808 // .. 1809 EMIT_MASKWRITE(0XF8000B50, 0x00000FFFU ,0x00000674U), 1810 // .. reserved_INP_POWER = 0x0 1811 // .. ==> 0XF8000B54[0:0] = 0x00000000U 1812 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 1813 // .. INP_TYPE = 0x2 1814 // .. ==> 0XF8000B54[2:1] = 0x00000002U 1815 // .. ==> MASK : 0x00000006U VAL : 0x00000004U 1816 // .. DCI_UPDATE_B = 0x0 1817 // .. ==> 0XF8000B54[3:3] = 0x00000000U 1818 // .. ==> MASK : 0x00000008U VAL : 0x00000000U 1819 // .. TERM_EN = 0x1 1820 // .. ==> 0XF8000B54[4:4] = 0x00000001U 1821 // .. ==> MASK : 0x00000010U VAL : 0x00000010U 1822 // .. DCI_TYPE = 0x3 1823 // .. ==> 0XF8000B54[6:5] = 0x00000003U 1824 // .. ==> MASK : 0x00000060U VAL : 0x00000060U 1825 // .. IBUF_DISABLE_MODE = 0 1826 // .. ==> 0XF8000B54[7:7] = 0x00000000U 1827 // .. ==> MASK : 0x00000080U VAL : 0x00000000U 1828 // .. TERM_DISABLE_MODE = 0 1829 // .. ==> 0XF8000B54[8:8] = 0x00000000U 1830 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 1831 // .. OUTPUT_EN = 0x3 1832 // .. ==> 0XF8000B54[10:9] = 0x00000003U 1833 // .. ==> MASK : 0x00000600U VAL : 0x00000600U 1834 // .. PULLUP_EN = 0x0 1835 // .. ==> 0XF8000B54[11:11] = 0x00000000U 1836 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 1837 // .. 1838 EMIT_MASKWRITE(0XF8000B54, 0x00000FFFU ,0x00000674U), 1839 // .. reserved_INP_POWER = 0x0 1840 // .. ==> 0XF8000B58[0:0] = 0x00000000U 1841 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 1842 // .. INP_TYPE = 0x0 1843 // .. ==> 0XF8000B58[2:1] = 0x00000000U 1844 // .. ==> MASK : 0x00000006U VAL : 0x00000000U 1845 // .. DCI_UPDATE_B = 0x0 1846 // .. ==> 0XF8000B58[3:3] = 0x00000000U 1847 // .. ==> MASK : 0x00000008U VAL : 0x00000000U 1848 // .. TERM_EN = 0x0 1849 // .. ==> 0XF8000B58[4:4] = 0x00000000U 1850 // .. ==> MASK : 0x00000010U VAL : 0x00000000U 1851 // .. DCI_TYPE = 0x0 1852 // .. ==> 0XF8000B58[6:5] = 0x00000000U 1853 // .. ==> MASK : 0x00000060U VAL : 0x00000000U 1854 // .. IBUF_DISABLE_MODE = 0x0 1855 // .. ==> 0XF8000B58[7:7] = 0x00000000U 1856 // .. ==> MASK : 0x00000080U VAL : 0x00000000U 1857 // .. TERM_DISABLE_MODE = 0x0 1858 // .. ==> 0XF8000B58[8:8] = 0x00000000U 1859 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 1860 // .. OUTPUT_EN = 0x3 1861 // .. ==> 0XF8000B58[10:9] = 0x00000003U 1862 // .. ==> MASK : 0x00000600U VAL : 0x00000600U 1863 // .. PULLUP_EN = 0x0 1864 // .. ==> 0XF8000B58[11:11] = 0x00000000U 1865 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 1866 // .. 1867 EMIT_MASKWRITE(0XF8000B58, 0x00000FFFU ,0x00000600U), 1868 // .. reserved_DRIVE_P = 0x1c 1869 // .. ==> 0XF8000B5C[6:0] = 0x0000001CU 1870 // .. ==> MASK : 0x0000007FU VAL : 0x0000001CU 1871 // .. reserved_DRIVE_N = 0xc 1872 // .. ==> 0XF8000B5C[13:7] = 0x0000000CU 1873 // .. ==> MASK : 0x00003F80U VAL : 0x00000600U 1874 // .. reserved_SLEW_P = 0x3 1875 // .. ==> 0XF8000B5C[18:14] = 0x00000003U 1876 // .. ==> MASK : 0x0007C000U VAL : 0x0000C000U 1877 // .. reserved_SLEW_N = 0x3 1878 // .. ==> 0XF8000B5C[23:19] = 0x00000003U 1879 // .. ==> MASK : 0x00F80000U VAL : 0x00180000U 1880 // .. reserved_GTL = 0x0 1881 // .. ==> 0XF8000B5C[26:24] = 0x00000000U 1882 // .. ==> MASK : 0x07000000U VAL : 0x00000000U 1883 // .. reserved_RTERM = 0x0 1884 // .. ==> 0XF8000B5C[31:27] = 0x00000000U 1885 // .. ==> MASK : 0xF8000000U VAL : 0x00000000U 1886 // .. 1887 EMIT_MASKWRITE(0XF8000B5C, 0xFFFFFFFFU ,0x0018C61CU), 1888 // .. reserved_DRIVE_P = 0x1c 1889 // .. ==> 0XF8000B60[6:0] = 0x0000001CU 1890 // .. ==> MASK : 0x0000007FU VAL : 0x0000001CU 1891 // .. reserved_DRIVE_N = 0xc 1892 // .. ==> 0XF8000B60[13:7] = 0x0000000CU 1893 // .. ==> MASK : 0x00003F80U VAL : 0x00000600U 1894 // .. reserved_SLEW_P = 0x6 1895 // .. ==> 0XF8000B60[18:14] = 0x00000006U 1896 // .. ==> MASK : 0x0007C000U VAL : 0x00018000U 1897 // .. reserved_SLEW_N = 0x1f 1898 // .. ==> 0XF8000B60[23:19] = 0x0000001FU 1899 // .. ==> MASK : 0x00F80000U VAL : 0x00F80000U 1900 // .. reserved_GTL = 0x0 1901 // .. ==> 0XF8000B60[26:24] = 0x00000000U 1902 // .. ==> MASK : 0x07000000U VAL : 0x00000000U 1903 // .. reserved_RTERM = 0x0 1904 // .. ==> 0XF8000B60[31:27] = 0x00000000U 1905 // .. ==> MASK : 0xF8000000U VAL : 0x00000000U 1906 // .. 1907 EMIT_MASKWRITE(0XF8000B60, 0xFFFFFFFFU ,0x00F9861CU), 1908 // .. reserved_DRIVE_P = 0x1c 1909 // .. ==> 0XF8000B64[6:0] = 0x0000001CU 1910 // .. ==> MASK : 0x0000007FU VAL : 0x0000001CU 1911 // .. reserved_DRIVE_N = 0xc 1912 // .. ==> 0XF8000B64[13:7] = 0x0000000CU 1913 // .. ==> MASK : 0x00003F80U VAL : 0x00000600U 1914 // .. reserved_SLEW_P = 0x6 1915 // .. ==> 0XF8000B64[18:14] = 0x00000006U 1916 // .. ==> MASK : 0x0007C000U VAL : 0x00018000U 1917 // .. reserved_SLEW_N = 0x1f 1918 // .. ==> 0XF8000B64[23:19] = 0x0000001FU 1919 // .. ==> MASK : 0x00F80000U VAL : 0x00F80000U 1920 // .. reserved_GTL = 0x0 1921 // .. ==> 0XF8000B64[26:24] = 0x00000000U 1922 // .. ==> MASK : 0x07000000U VAL : 0x00000000U 1923 // .. reserved_RTERM = 0x0 1924 // .. ==> 0XF8000B64[31:27] = 0x00000000U 1925 // .. ==> MASK : 0xF8000000U VAL : 0x00000000U 1926 // .. 1927 EMIT_MASKWRITE(0XF8000B64, 0xFFFFFFFFU ,0x00F9861CU), 1928 // .. reserved_DRIVE_P = 0x1c 1929 // .. ==> 0XF8000B68[6:0] = 0x0000001CU 1930 // .. ==> MASK : 0x0000007FU VAL : 0x0000001CU 1931 // .. reserved_DRIVE_N = 0xc 1932 // .. ==> 0XF8000B68[13:7] = 0x0000000CU 1933 // .. ==> MASK : 0x00003F80U VAL : 0x00000600U 1934 // .. reserved_SLEW_P = 0x6 1935 // .. ==> 0XF8000B68[18:14] = 0x00000006U 1936 // .. ==> MASK : 0x0007C000U VAL : 0x00018000U 1937 // .. reserved_SLEW_N = 0x1f 1938 // .. ==> 0XF8000B68[23:19] = 0x0000001FU 1939 // .. ==> MASK : 0x00F80000U VAL : 0x00F80000U 1940 // .. reserved_GTL = 0x0 1941 // .. ==> 0XF8000B68[26:24] = 0x00000000U 1942 // .. ==> MASK : 0x07000000U VAL : 0x00000000U 1943 // .. reserved_RTERM = 0x0 1944 // .. ==> 0XF8000B68[31:27] = 0x00000000U 1945 // .. ==> MASK : 0xF8000000U VAL : 0x00000000U 1946 // .. 1947 EMIT_MASKWRITE(0XF8000B68, 0xFFFFFFFFU ,0x00F9861CU), 1948 // .. VREF_INT_EN = 0x1 1949 // .. ==> 0XF8000B6C[0:0] = 0x00000001U 1950 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 1951 // .. VREF_SEL = 0x4 1952 // .. ==> 0XF8000B6C[4:1] = 0x00000004U 1953 // .. ==> MASK : 0x0000001EU VAL : 0x00000008U 1954 // .. VREF_EXT_EN = 0x0 1955 // .. ==> 0XF8000B6C[6:5] = 0x00000000U 1956 // .. ==> MASK : 0x00000060U VAL : 0x00000000U 1957 // .. reserved_VREF_PULLUP_EN = 0x0 1958 // .. ==> 0XF8000B6C[8:7] = 0x00000000U 1959 // .. ==> MASK : 0x00000180U VAL : 0x00000000U 1960 // .. REFIO_EN = 0x1 1961 // .. ==> 0XF8000B6C[9:9] = 0x00000001U 1962 // .. ==> MASK : 0x00000200U VAL : 0x00000200U 1963 // .. reserved_REFIO_TEST = 0x3 1964 // .. ==> 0XF8000B6C[11:10] = 0x00000003U 1965 // .. ==> MASK : 0x00000C00U VAL : 0x00000C00U 1966 // .. reserved_REFIO_PULLUP_EN = 0x0 1967 // .. ==> 0XF8000B6C[12:12] = 0x00000000U 1968 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 1969 // .. reserved_DRST_B_PULLUP_EN = 0x0 1970 // .. ==> 0XF8000B6C[13:13] = 0x00000000U 1971 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 1972 // .. reserved_CKE_PULLUP_EN = 0x0 1973 // .. ==> 0XF8000B6C[14:14] = 0x00000000U 1974 // .. ==> MASK : 0x00004000U VAL : 0x00000000U 1975 // .. 1976 EMIT_MASKWRITE(0XF8000B6C, 0x00007FFFU ,0x00000E09U), 1977 // .. .. START: ASSERT RESET 1978 // .. .. RESET = 1 1979 // .. .. ==> 0XF8000B70[0:0] = 0x00000001U 1980 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 1981 // .. .. 1982 EMIT_MASKWRITE(0XF8000B70, 0x00000001U ,0x00000001U), 1983 // .. .. FINISH: ASSERT RESET 1984 // .. .. START: DEASSERT RESET 1985 // .. .. RESET = 0 1986 // .. .. ==> 0XF8000B70[0:0] = 0x00000000U 1987 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 1988 // .. .. reserved_VRN_OUT = 0x1 1989 // .. .. ==> 0XF8000B70[5:5] = 0x00000001U 1990 // .. .. ==> MASK : 0x00000020U VAL : 0x00000020U 1991 // .. .. 1992 EMIT_MASKWRITE(0XF8000B70, 0x00000021U ,0x00000020U), 1993 // .. .. FINISH: DEASSERT RESET 1994 // .. .. RESET = 0x1 1995 // .. .. ==> 0XF8000B70[0:0] = 0x00000001U 1996 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 1997 // .. .. ENABLE = 0x1 1998 // .. .. ==> 0XF8000B70[1:1] = 0x00000001U 1999 // .. .. ==> MASK : 0x00000002U VAL : 0x00000002U 2000 // .. .. reserved_VRP_TRI = 0x0 2001 // .. .. ==> 0XF8000B70[2:2] = 0x00000000U 2002 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U 2003 // .. .. reserved_VRN_TRI = 0x0 2004 // .. .. ==> 0XF8000B70[3:3] = 0x00000000U 2005 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U 2006 // .. .. reserved_VRP_OUT = 0x0 2007 // .. .. ==> 0XF8000B70[4:4] = 0x00000000U 2008 // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U 2009 // .. .. reserved_VRN_OUT = 0x1 2010 // .. .. ==> 0XF8000B70[5:5] = 0x00000001U 2011 // .. .. ==> MASK : 0x00000020U VAL : 0x00000020U 2012 // .. .. NREF_OPT1 = 0x0 2013 // .. .. ==> 0XF8000B70[7:6] = 0x00000000U 2014 // .. .. ==> MASK : 0x000000C0U VAL : 0x00000000U 2015 // .. .. NREF_OPT2 = 0x0 2016 // .. .. ==> 0XF8000B70[10:8] = 0x00000000U 2017 // .. .. ==> MASK : 0x00000700U VAL : 0x00000000U 2018 // .. .. NREF_OPT4 = 0x1 2019 // .. .. ==> 0XF8000B70[13:11] = 0x00000001U 2020 // .. .. ==> MASK : 0x00003800U VAL : 0x00000800U 2021 // .. .. PREF_OPT1 = 0x0 2022 // .. .. ==> 0XF8000B70[15:14] = 0x00000000U 2023 // .. .. ==> MASK : 0x0000C000U VAL : 0x00000000U 2024 // .. .. PREF_OPT2 = 0x0 2025 // .. .. ==> 0XF8000B70[19:17] = 0x00000000U 2026 // .. .. ==> MASK : 0x000E0000U VAL : 0x00000000U 2027 // .. .. UPDATE_CONTROL = 0x0 2028 // .. .. ==> 0XF8000B70[20:20] = 0x00000000U 2029 // .. .. ==> MASK : 0x00100000U VAL : 0x00000000U 2030 // .. .. reserved_INIT_COMPLETE = 0x0 2031 // .. .. ==> 0XF8000B70[21:21] = 0x00000000U 2032 // .. .. ==> MASK : 0x00200000U VAL : 0x00000000U 2033 // .. .. reserved_TST_CLK = 0x0 2034 // .. .. ==> 0XF8000B70[22:22] = 0x00000000U 2035 // .. .. ==> MASK : 0x00400000U VAL : 0x00000000U 2036 // .. .. reserved_TST_HLN = 0x0 2037 // .. .. ==> 0XF8000B70[23:23] = 0x00000000U 2038 // .. .. ==> MASK : 0x00800000U VAL : 0x00000000U 2039 // .. .. reserved_TST_HLP = 0x0 2040 // .. .. ==> 0XF8000B70[24:24] = 0x00000000U 2041 // .. .. ==> MASK : 0x01000000U VAL : 0x00000000U 2042 // .. .. reserved_TST_RST = 0x0 2043 // .. .. ==> 0XF8000B70[25:25] = 0x00000000U 2044 // .. .. ==> MASK : 0x02000000U VAL : 0x00000000U 2045 // .. .. reserved_INT_DCI_EN = 0x0 2046 // .. .. ==> 0XF8000B70[26:26] = 0x00000000U 2047 // .. .. ==> MASK : 0x04000000U VAL : 0x00000000U 2048 // .. .. 2049 EMIT_MASKWRITE(0XF8000B70, 0x07FEFFFFU ,0x00000823U), 2050 // .. FINISH: DDRIOB SETTINGS 2051 // .. START: MIO PROGRAMMING 2052 // .. TRI_ENABLE = 1 2053 // .. ==> 0XF8000700[0:0] = 0x00000001U 2054 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 2055 // .. Speed = 0 2056 // .. ==> 0XF8000700[8:8] = 0x00000000U 2057 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 2058 // .. IO_Type = 1 2059 // .. ==> 0XF8000700[11:9] = 0x00000001U 2060 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 2061 // .. PULLUP = 1 2062 // .. ==> 0XF8000700[12:12] = 0x00000001U 2063 // .. ==> MASK : 0x00001000U VAL : 0x00001000U 2064 // .. DisableRcvr = 0 2065 // .. ==> 0XF8000700[13:13] = 0x00000000U 2066 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2067 // .. 2068 EMIT_MASKWRITE(0XF8000700, 0x00003F01U ,0x00001201U), 2069 // .. TRI_ENABLE = 0 2070 // .. ==> 0XF8000704[0:0] = 0x00000000U 2071 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 2072 // .. L0_SEL = 1 2073 // .. ==> 0XF8000704[1:1] = 0x00000001U 2074 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 2075 // .. L1_SEL = 0 2076 // .. ==> 0XF8000704[2:2] = 0x00000000U 2077 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 2078 // .. L2_SEL = 0 2079 // .. ==> 0XF8000704[4:3] = 0x00000000U 2080 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2081 // .. L3_SEL = 0 2082 // .. ==> 0XF8000704[7:5] = 0x00000000U 2083 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2084 // .. Speed = 0 2085 // .. ==> 0XF8000704[8:8] = 0x00000000U 2086 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 2087 // .. IO_Type = 1 2088 // .. ==> 0XF8000704[11:9] = 0x00000001U 2089 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 2090 // .. PULLUP = 1 2091 // .. ==> 0XF8000704[12:12] = 0x00000001U 2092 // .. ==> MASK : 0x00001000U VAL : 0x00001000U 2093 // .. DisableRcvr = 0 2094 // .. ==> 0XF8000704[13:13] = 0x00000000U 2095 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2096 // .. 2097 EMIT_MASKWRITE(0XF8000704, 0x00003FFFU ,0x00001202U), 2098 // .. TRI_ENABLE = 0 2099 // .. ==> 0XF8000708[0:0] = 0x00000000U 2100 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 2101 // .. L0_SEL = 1 2102 // .. ==> 0XF8000708[1:1] = 0x00000001U 2103 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 2104 // .. L1_SEL = 0 2105 // .. ==> 0XF8000708[2:2] = 0x00000000U 2106 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 2107 // .. L2_SEL = 0 2108 // .. ==> 0XF8000708[4:3] = 0x00000000U 2109 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2110 // .. L3_SEL = 0 2111 // .. ==> 0XF8000708[7:5] = 0x00000000U 2112 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2113 // .. Speed = 0 2114 // .. ==> 0XF8000708[8:8] = 0x00000000U 2115 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 2116 // .. IO_Type = 1 2117 // .. ==> 0XF8000708[11:9] = 0x00000001U 2118 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 2119 // .. PULLUP = 0 2120 // .. ==> 0XF8000708[12:12] = 0x00000000U 2121 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2122 // .. DisableRcvr = 0 2123 // .. ==> 0XF8000708[13:13] = 0x00000000U 2124 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2125 // .. 2126 EMIT_MASKWRITE(0XF8000708, 0x00003FFFU ,0x00000202U), 2127 // .. TRI_ENABLE = 0 2128 // .. ==> 0XF800070C[0:0] = 0x00000000U 2129 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 2130 // .. L0_SEL = 1 2131 // .. ==> 0XF800070C[1:1] = 0x00000001U 2132 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 2133 // .. L1_SEL = 0 2134 // .. ==> 0XF800070C[2:2] = 0x00000000U 2135 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 2136 // .. L2_SEL = 0 2137 // .. ==> 0XF800070C[4:3] = 0x00000000U 2138 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2139 // .. L3_SEL = 0 2140 // .. ==> 0XF800070C[7:5] = 0x00000000U 2141 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2142 // .. Speed = 0 2143 // .. ==> 0XF800070C[8:8] = 0x00000000U 2144 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 2145 // .. IO_Type = 1 2146 // .. ==> 0XF800070C[11:9] = 0x00000001U 2147 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 2148 // .. PULLUP = 0 2149 // .. ==> 0XF800070C[12:12] = 0x00000000U 2150 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2151 // .. DisableRcvr = 0 2152 // .. ==> 0XF800070C[13:13] = 0x00000000U 2153 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2154 // .. 2155 EMIT_MASKWRITE(0XF800070C, 0x00003FFFU ,0x00000202U), 2156 // .. TRI_ENABLE = 0 2157 // .. ==> 0XF8000710[0:0] = 0x00000000U 2158 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 2159 // .. L0_SEL = 1 2160 // .. ==> 0XF8000710[1:1] = 0x00000001U 2161 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 2162 // .. L1_SEL = 0 2163 // .. ==> 0XF8000710[2:2] = 0x00000000U 2164 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 2165 // .. L2_SEL = 0 2166 // .. ==> 0XF8000710[4:3] = 0x00000000U 2167 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2168 // .. L3_SEL = 0 2169 // .. ==> 0XF8000710[7:5] = 0x00000000U 2170 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2171 // .. Speed = 0 2172 // .. ==> 0XF8000710[8:8] = 0x00000000U 2173 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 2174 // .. IO_Type = 1 2175 // .. ==> 0XF8000710[11:9] = 0x00000001U 2176 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 2177 // .. PULLUP = 0 2178 // .. ==> 0XF8000710[12:12] = 0x00000000U 2179 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2180 // .. DisableRcvr = 0 2181 // .. ==> 0XF8000710[13:13] = 0x00000000U 2182 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2183 // .. 2184 EMIT_MASKWRITE(0XF8000710, 0x00003FFFU ,0x00000202U), 2185 // .. TRI_ENABLE = 0 2186 // .. ==> 0XF8000714[0:0] = 0x00000000U 2187 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 2188 // .. L0_SEL = 1 2189 // .. ==> 0XF8000714[1:1] = 0x00000001U 2190 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 2191 // .. L1_SEL = 0 2192 // .. ==> 0XF8000714[2:2] = 0x00000000U 2193 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 2194 // .. L2_SEL = 0 2195 // .. ==> 0XF8000714[4:3] = 0x00000000U 2196 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2197 // .. L3_SEL = 0 2198 // .. ==> 0XF8000714[7:5] = 0x00000000U 2199 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2200 // .. Speed = 0 2201 // .. ==> 0XF8000714[8:8] = 0x00000000U 2202 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 2203 // .. IO_Type = 1 2204 // .. ==> 0XF8000714[11:9] = 0x00000001U 2205 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 2206 // .. PULLUP = 0 2207 // .. ==> 0XF8000714[12:12] = 0x00000000U 2208 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2209 // .. DisableRcvr = 0 2210 // .. ==> 0XF8000714[13:13] = 0x00000000U 2211 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2212 // .. 2213 EMIT_MASKWRITE(0XF8000714, 0x00003FFFU ,0x00000202U), 2214 // .. TRI_ENABLE = 0 2215 // .. ==> 0XF8000718[0:0] = 0x00000000U 2216 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 2217 // .. L0_SEL = 1 2218 // .. ==> 0XF8000718[1:1] = 0x00000001U 2219 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 2220 // .. L1_SEL = 0 2221 // .. ==> 0XF8000718[2:2] = 0x00000000U 2222 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 2223 // .. L2_SEL = 0 2224 // .. ==> 0XF8000718[4:3] = 0x00000000U 2225 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2226 // .. L3_SEL = 0 2227 // .. ==> 0XF8000718[7:5] = 0x00000000U 2228 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2229 // .. Speed = 0 2230 // .. ==> 0XF8000718[8:8] = 0x00000000U 2231 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 2232 // .. IO_Type = 1 2233 // .. ==> 0XF8000718[11:9] = 0x00000001U 2234 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 2235 // .. PULLUP = 0 2236 // .. ==> 0XF8000718[12:12] = 0x00000000U 2237 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2238 // .. DisableRcvr = 0 2239 // .. ==> 0XF8000718[13:13] = 0x00000000U 2240 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2241 // .. 2242 EMIT_MASKWRITE(0XF8000718, 0x00003FFFU ,0x00000202U), 2243 // .. TRI_ENABLE = 0 2244 // .. ==> 0XF800071C[0:0] = 0x00000000U 2245 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 2246 // .. L0_SEL = 0 2247 // .. ==> 0XF800071C[1:1] = 0x00000000U 2248 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 2249 // .. L1_SEL = 0 2250 // .. ==> 0XF800071C[2:2] = 0x00000000U 2251 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 2252 // .. L2_SEL = 0 2253 // .. ==> 0XF800071C[4:3] = 0x00000000U 2254 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2255 // .. L3_SEL = 0 2256 // .. ==> 0XF800071C[7:5] = 0x00000000U 2257 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2258 // .. Speed = 0 2259 // .. ==> 0XF800071C[8:8] = 0x00000000U 2260 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 2261 // .. IO_Type = 1 2262 // .. ==> 0XF800071C[11:9] = 0x00000001U 2263 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 2264 // .. PULLUP = 0 2265 // .. ==> 0XF800071C[12:12] = 0x00000000U 2266 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2267 // .. DisableRcvr = 0 2268 // .. ==> 0XF800071C[13:13] = 0x00000000U 2269 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2270 // .. 2271 EMIT_MASKWRITE(0XF800071C, 0x00003FFFU ,0x00000200U), 2272 // .. TRI_ENABLE = 0 2273 // .. ==> 0XF8000720[0:0] = 0x00000000U 2274 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 2275 // .. L0_SEL = 1 2276 // .. ==> 0XF8000720[1:1] = 0x00000001U 2277 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 2278 // .. L1_SEL = 0 2279 // .. ==> 0XF8000720[2:2] = 0x00000000U 2280 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 2281 // .. L2_SEL = 0 2282 // .. ==> 0XF8000720[4:3] = 0x00000000U 2283 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2284 // .. L3_SEL = 0 2285 // .. ==> 0XF8000720[7:5] = 0x00000000U 2286 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2287 // .. Speed = 0 2288 // .. ==> 0XF8000720[8:8] = 0x00000000U 2289 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 2290 // .. IO_Type = 1 2291 // .. ==> 0XF8000720[11:9] = 0x00000001U 2292 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 2293 // .. PULLUP = 0 2294 // .. ==> 0XF8000720[12:12] = 0x00000000U 2295 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2296 // .. DisableRcvr = 0 2297 // .. ==> 0XF8000720[13:13] = 0x00000000U 2298 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2299 // .. 2300 EMIT_MASKWRITE(0XF8000720, 0x00003FFFU ,0x00000202U), 2301 // .. TRI_ENABLE = 0 2302 // .. ==> 0XF8000724[0:0] = 0x00000000U 2303 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 2304 // .. L0_SEL = 0 2305 // .. ==> 0XF8000724[1:1] = 0x00000000U 2306 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 2307 // .. L1_SEL = 0 2308 // .. ==> 0XF8000724[2:2] = 0x00000000U 2309 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 2310 // .. L2_SEL = 0 2311 // .. ==> 0XF8000724[4:3] = 0x00000000U 2312 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2313 // .. L3_SEL = 0 2314 // .. ==> 0XF8000724[7:5] = 0x00000000U 2315 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2316 // .. Speed = 0 2317 // .. ==> 0XF8000724[8:8] = 0x00000000U 2318 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 2319 // .. IO_Type = 1 2320 // .. ==> 0XF8000724[11:9] = 0x00000001U 2321 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 2322 // .. PULLUP = 1 2323 // .. ==> 0XF8000724[12:12] = 0x00000001U 2324 // .. ==> MASK : 0x00001000U VAL : 0x00001000U 2325 // .. DisableRcvr = 0 2326 // .. ==> 0XF8000724[13:13] = 0x00000000U 2327 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2328 // .. 2329 EMIT_MASKWRITE(0XF8000724, 0x00003FFFU ,0x00001200U), 2330 // .. TRI_ENABLE = 0 2331 // .. ==> 0XF8000728[0:0] = 0x00000000U 2332 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 2333 // .. L0_SEL = 0 2334 // .. ==> 0XF8000728[1:1] = 0x00000000U 2335 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 2336 // .. L1_SEL = 0 2337 // .. ==> 0XF8000728[2:2] = 0x00000000U 2338 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 2339 // .. L2_SEL = 0 2340 // .. ==> 0XF8000728[4:3] = 0x00000000U 2341 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2342 // .. L3_SEL = 0 2343 // .. ==> 0XF8000728[7:5] = 0x00000000U 2344 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2345 // .. Speed = 0 2346 // .. ==> 0XF8000728[8:8] = 0x00000000U 2347 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 2348 // .. IO_Type = 1 2349 // .. ==> 0XF8000728[11:9] = 0x00000001U 2350 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 2351 // .. PULLUP = 1 2352 // .. ==> 0XF8000728[12:12] = 0x00000001U 2353 // .. ==> MASK : 0x00001000U VAL : 0x00001000U 2354 // .. DisableRcvr = 0 2355 // .. ==> 0XF8000728[13:13] = 0x00000000U 2356 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2357 // .. 2358 EMIT_MASKWRITE(0XF8000728, 0x00003FFFU ,0x00001200U), 2359 // .. TRI_ENABLE = 0 2360 // .. ==> 0XF800072C[0:0] = 0x00000000U 2361 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 2362 // .. L0_SEL = 0 2363 // .. ==> 0XF800072C[1:1] = 0x00000000U 2364 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 2365 // .. L1_SEL = 0 2366 // .. ==> 0XF800072C[2:2] = 0x00000000U 2367 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 2368 // .. L2_SEL = 0 2369 // .. ==> 0XF800072C[4:3] = 0x00000000U 2370 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2371 // .. L3_SEL = 0 2372 // .. ==> 0XF800072C[7:5] = 0x00000000U 2373 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2374 // .. Speed = 0 2375 // .. ==> 0XF800072C[8:8] = 0x00000000U 2376 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 2377 // .. IO_Type = 1 2378 // .. ==> 0XF800072C[11:9] = 0x00000001U 2379 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 2380 // .. PULLUP = 1 2381 // .. ==> 0XF800072C[12:12] = 0x00000001U 2382 // .. ==> MASK : 0x00001000U VAL : 0x00001000U 2383 // .. DisableRcvr = 0 2384 // .. ==> 0XF800072C[13:13] = 0x00000000U 2385 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2386 // .. 2387 EMIT_MASKWRITE(0XF800072C, 0x00003FFFU ,0x00001200U), 2388 // .. TRI_ENABLE = 0 2389 // .. ==> 0XF8000730[0:0] = 0x00000000U 2390 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 2391 // .. L0_SEL = 0 2392 // .. ==> 0XF8000730[1:1] = 0x00000000U 2393 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 2394 // .. L1_SEL = 0 2395 // .. ==> 0XF8000730[2:2] = 0x00000000U 2396 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 2397 // .. L2_SEL = 0 2398 // .. ==> 0XF8000730[4:3] = 0x00000000U 2399 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2400 // .. L3_SEL = 0 2401 // .. ==> 0XF8000730[7:5] = 0x00000000U 2402 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2403 // .. Speed = 0 2404 // .. ==> 0XF8000730[8:8] = 0x00000000U 2405 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 2406 // .. IO_Type = 1 2407 // .. ==> 0XF8000730[11:9] = 0x00000001U 2408 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 2409 // .. PULLUP = 1 2410 // .. ==> 0XF8000730[12:12] = 0x00000001U 2411 // .. ==> MASK : 0x00001000U VAL : 0x00001000U 2412 // .. DisableRcvr = 0 2413 // .. ==> 0XF8000730[13:13] = 0x00000000U 2414 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2415 // .. 2416 EMIT_MASKWRITE(0XF8000730, 0x00003FFFU ,0x00001200U), 2417 // .. TRI_ENABLE = 0 2418 // .. ==> 0XF8000734[0:0] = 0x00000000U 2419 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 2420 // .. L0_SEL = 0 2421 // .. ==> 0XF8000734[1:1] = 0x00000000U 2422 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 2423 // .. L1_SEL = 0 2424 // .. ==> 0XF8000734[2:2] = 0x00000000U 2425 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 2426 // .. L2_SEL = 0 2427 // .. ==> 0XF8000734[4:3] = 0x00000000U 2428 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2429 // .. L3_SEL = 0 2430 // .. ==> 0XF8000734[7:5] = 0x00000000U 2431 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2432 // .. Speed = 0 2433 // .. ==> 0XF8000734[8:8] = 0x00000000U 2434 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 2435 // .. IO_Type = 1 2436 // .. ==> 0XF8000734[11:9] = 0x00000001U 2437 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 2438 // .. PULLUP = 1 2439 // .. ==> 0XF8000734[12:12] = 0x00000001U 2440 // .. ==> MASK : 0x00001000U VAL : 0x00001000U 2441 // .. DisableRcvr = 0 2442 // .. ==> 0XF8000734[13:13] = 0x00000000U 2443 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2444 // .. 2445 EMIT_MASKWRITE(0XF8000734, 0x00003FFFU ,0x00001200U), 2446 // .. TRI_ENABLE = 0 2447 // .. ==> 0XF8000738[0:0] = 0x00000000U 2448 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 2449 // .. L0_SEL = 0 2450 // .. ==> 0XF8000738[1:1] = 0x00000000U 2451 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 2452 // .. L1_SEL = 0 2453 // .. ==> 0XF8000738[2:2] = 0x00000000U 2454 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 2455 // .. L2_SEL = 0 2456 // .. ==> 0XF8000738[4:3] = 0x00000000U 2457 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2458 // .. L3_SEL = 0 2459 // .. ==> 0XF8000738[7:5] = 0x00000000U 2460 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2461 // .. Speed = 0 2462 // .. ==> 0XF8000738[8:8] = 0x00000000U 2463 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 2464 // .. IO_Type = 1 2465 // .. ==> 0XF8000738[11:9] = 0x00000001U 2466 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 2467 // .. PULLUP = 1 2468 // .. ==> 0XF8000738[12:12] = 0x00000001U 2469 // .. ==> MASK : 0x00001000U VAL : 0x00001000U 2470 // .. DisableRcvr = 0 2471 // .. ==> 0XF8000738[13:13] = 0x00000000U 2472 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2473 // .. 2474 EMIT_MASKWRITE(0XF8000738, 0x00003FFFU ,0x00001200U), 2475 // .. TRI_ENABLE = 1 2476 // .. ==> 0XF800073C[0:0] = 0x00000001U 2477 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 2478 // .. Speed = 0 2479 // .. ==> 0XF800073C[8:8] = 0x00000000U 2480 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 2481 // .. IO_Type = 1 2482 // .. ==> 0XF800073C[11:9] = 0x00000001U 2483 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 2484 // .. PULLUP = 1 2485 // .. ==> 0XF800073C[12:12] = 0x00000001U 2486 // .. ==> MASK : 0x00001000U VAL : 0x00001000U 2487 // .. DisableRcvr = 0 2488 // .. ==> 0XF800073C[13:13] = 0x00000000U 2489 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2490 // .. 2491 EMIT_MASKWRITE(0XF800073C, 0x00003F01U ,0x00001201U), 2492 // .. TRI_ENABLE = 0 2493 // .. ==> 0XF8000740[0:0] = 0x00000000U 2494 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 2495 // .. L0_SEL = 1 2496 // .. ==> 0XF8000740[1:1] = 0x00000001U 2497 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 2498 // .. L1_SEL = 0 2499 // .. ==> 0XF8000740[2:2] = 0x00000000U 2500 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 2501 // .. L2_SEL = 0 2502 // .. ==> 0XF8000740[4:3] = 0x00000000U 2503 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2504 // .. L3_SEL = 0 2505 // .. ==> 0XF8000740[7:5] = 0x00000000U 2506 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2507 // .. Speed = 0 2508 // .. ==> 0XF8000740[8:8] = 0x00000000U 2509 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 2510 // .. IO_Type = 4 2511 // .. ==> 0XF8000740[11:9] = 0x00000004U 2512 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U 2513 // .. PULLUP = 0 2514 // .. ==> 0XF8000740[12:12] = 0x00000000U 2515 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2516 // .. DisableRcvr = 1 2517 // .. ==> 0XF8000740[13:13] = 0x00000001U 2518 // .. ==> MASK : 0x00002000U VAL : 0x00002000U 2519 // .. 2520 EMIT_MASKWRITE(0XF8000740, 0x00003FFFU ,0x00002802U), 2521 // .. TRI_ENABLE = 0 2522 // .. ==> 0XF8000744[0:0] = 0x00000000U 2523 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 2524 // .. L0_SEL = 1 2525 // .. ==> 0XF8000744[1:1] = 0x00000001U 2526 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 2527 // .. L1_SEL = 0 2528 // .. ==> 0XF8000744[2:2] = 0x00000000U 2529 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 2530 // .. L2_SEL = 0 2531 // .. ==> 0XF8000744[4:3] = 0x00000000U 2532 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2533 // .. L3_SEL = 0 2534 // .. ==> 0XF8000744[7:5] = 0x00000000U 2535 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2536 // .. Speed = 0 2537 // .. ==> 0XF8000744[8:8] = 0x00000000U 2538 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 2539 // .. IO_Type = 4 2540 // .. ==> 0XF8000744[11:9] = 0x00000004U 2541 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U 2542 // .. PULLUP = 0 2543 // .. ==> 0XF8000744[12:12] = 0x00000000U 2544 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2545 // .. DisableRcvr = 1 2546 // .. ==> 0XF8000744[13:13] = 0x00000001U 2547 // .. ==> MASK : 0x00002000U VAL : 0x00002000U 2548 // .. 2549 EMIT_MASKWRITE(0XF8000744, 0x00003FFFU ,0x00002802U), 2550 // .. TRI_ENABLE = 0 2551 // .. ==> 0XF8000748[0:0] = 0x00000000U 2552 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 2553 // .. L0_SEL = 1 2554 // .. ==> 0XF8000748[1:1] = 0x00000001U 2555 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 2556 // .. L1_SEL = 0 2557 // .. ==> 0XF8000748[2:2] = 0x00000000U 2558 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 2559 // .. L2_SEL = 0 2560 // .. ==> 0XF8000748[4:3] = 0x00000000U 2561 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2562 // .. L3_SEL = 0 2563 // .. ==> 0XF8000748[7:5] = 0x00000000U 2564 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2565 // .. Speed = 0 2566 // .. ==> 0XF8000748[8:8] = 0x00000000U 2567 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 2568 // .. IO_Type = 4 2569 // .. ==> 0XF8000748[11:9] = 0x00000004U 2570 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U 2571 // .. PULLUP = 0 2572 // .. ==> 0XF8000748[12:12] = 0x00000000U 2573 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2574 // .. DisableRcvr = 1 2575 // .. ==> 0XF8000748[13:13] = 0x00000001U 2576 // .. ==> MASK : 0x00002000U VAL : 0x00002000U 2577 // .. 2578 EMIT_MASKWRITE(0XF8000748, 0x00003FFFU ,0x00002802U), 2579 // .. TRI_ENABLE = 0 2580 // .. ==> 0XF800074C[0:0] = 0x00000000U 2581 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 2582 // .. L0_SEL = 1 2583 // .. ==> 0XF800074C[1:1] = 0x00000001U 2584 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 2585 // .. L1_SEL = 0 2586 // .. ==> 0XF800074C[2:2] = 0x00000000U 2587 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 2588 // .. L2_SEL = 0 2589 // .. ==> 0XF800074C[4:3] = 0x00000000U 2590 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2591 // .. L3_SEL = 0 2592 // .. ==> 0XF800074C[7:5] = 0x00000000U 2593 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2594 // .. Speed = 0 2595 // .. ==> 0XF800074C[8:8] = 0x00000000U 2596 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 2597 // .. IO_Type = 4 2598 // .. ==> 0XF800074C[11:9] = 0x00000004U 2599 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U 2600 // .. PULLUP = 0 2601 // .. ==> 0XF800074C[12:12] = 0x00000000U 2602 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2603 // .. DisableRcvr = 1 2604 // .. ==> 0XF800074C[13:13] = 0x00000001U 2605 // .. ==> MASK : 0x00002000U VAL : 0x00002000U 2606 // .. 2607 EMIT_MASKWRITE(0XF800074C, 0x00003FFFU ,0x00002802U), 2608 // .. TRI_ENABLE = 0 2609 // .. ==> 0XF8000750[0:0] = 0x00000000U 2610 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 2611 // .. L0_SEL = 1 2612 // .. ==> 0XF8000750[1:1] = 0x00000001U 2613 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 2614 // .. L1_SEL = 0 2615 // .. ==> 0XF8000750[2:2] = 0x00000000U 2616 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 2617 // .. L2_SEL = 0 2618 // .. ==> 0XF8000750[4:3] = 0x00000000U 2619 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2620 // .. L3_SEL = 0 2621 // .. ==> 0XF8000750[7:5] = 0x00000000U 2622 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2623 // .. Speed = 0 2624 // .. ==> 0XF8000750[8:8] = 0x00000000U 2625 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 2626 // .. IO_Type = 4 2627 // .. ==> 0XF8000750[11:9] = 0x00000004U 2628 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U 2629 // .. PULLUP = 0 2630 // .. ==> 0XF8000750[12:12] = 0x00000000U 2631 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2632 // .. DisableRcvr = 1 2633 // .. ==> 0XF8000750[13:13] = 0x00000001U 2634 // .. ==> MASK : 0x00002000U VAL : 0x00002000U 2635 // .. 2636 EMIT_MASKWRITE(0XF8000750, 0x00003FFFU ,0x00002802U), 2637 // .. TRI_ENABLE = 0 2638 // .. ==> 0XF8000754[0:0] = 0x00000000U 2639 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 2640 // .. L0_SEL = 1 2641 // .. ==> 0XF8000754[1:1] = 0x00000001U 2642 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 2643 // .. L1_SEL = 0 2644 // .. ==> 0XF8000754[2:2] = 0x00000000U 2645 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 2646 // .. L2_SEL = 0 2647 // .. ==> 0XF8000754[4:3] = 0x00000000U 2648 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2649 // .. L3_SEL = 0 2650 // .. ==> 0XF8000754[7:5] = 0x00000000U 2651 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2652 // .. Speed = 0 2653 // .. ==> 0XF8000754[8:8] = 0x00000000U 2654 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 2655 // .. IO_Type = 4 2656 // .. ==> 0XF8000754[11:9] = 0x00000004U 2657 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U 2658 // .. PULLUP = 0 2659 // .. ==> 0XF8000754[12:12] = 0x00000000U 2660 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2661 // .. DisableRcvr = 1 2662 // .. ==> 0XF8000754[13:13] = 0x00000001U 2663 // .. ==> MASK : 0x00002000U VAL : 0x00002000U 2664 // .. 2665 EMIT_MASKWRITE(0XF8000754, 0x00003FFFU ,0x00002802U), 2666 // .. TRI_ENABLE = 1 2667 // .. ==> 0XF8000758[0:0] = 0x00000001U 2668 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 2669 // .. L0_SEL = 1 2670 // .. ==> 0XF8000758[1:1] = 0x00000001U 2671 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 2672 // .. L1_SEL = 0 2673 // .. ==> 0XF8000758[2:2] = 0x00000000U 2674 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 2675 // .. L2_SEL = 0 2676 // .. ==> 0XF8000758[4:3] = 0x00000000U 2677 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2678 // .. L3_SEL = 0 2679 // .. ==> 0XF8000758[7:5] = 0x00000000U 2680 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2681 // .. Speed = 0 2682 // .. ==> 0XF8000758[8:8] = 0x00000000U 2683 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 2684 // .. IO_Type = 4 2685 // .. ==> 0XF8000758[11:9] = 0x00000004U 2686 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U 2687 // .. PULLUP = 0 2688 // .. ==> 0XF8000758[12:12] = 0x00000000U 2689 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2690 // .. DisableRcvr = 0 2691 // .. ==> 0XF8000758[13:13] = 0x00000000U 2692 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2693 // .. 2694 EMIT_MASKWRITE(0XF8000758, 0x00003FFFU ,0x00000803U), 2695 // .. TRI_ENABLE = 1 2696 // .. ==> 0XF800075C[0:0] = 0x00000001U 2697 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 2698 // .. L0_SEL = 1 2699 // .. ==> 0XF800075C[1:1] = 0x00000001U 2700 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 2701 // .. L1_SEL = 0 2702 // .. ==> 0XF800075C[2:2] = 0x00000000U 2703 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 2704 // .. L2_SEL = 0 2705 // .. ==> 0XF800075C[4:3] = 0x00000000U 2706 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2707 // .. L3_SEL = 0 2708 // .. ==> 0XF800075C[7:5] = 0x00000000U 2709 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2710 // .. Speed = 0 2711 // .. ==> 0XF800075C[8:8] = 0x00000000U 2712 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 2713 // .. IO_Type = 4 2714 // .. ==> 0XF800075C[11:9] = 0x00000004U 2715 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U 2716 // .. PULLUP = 0 2717 // .. ==> 0XF800075C[12:12] = 0x00000000U 2718 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2719 // .. DisableRcvr = 0 2720 // .. ==> 0XF800075C[13:13] = 0x00000000U 2721 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2722 // .. 2723 EMIT_MASKWRITE(0XF800075C, 0x00003FFFU ,0x00000803U), 2724 // .. TRI_ENABLE = 1 2725 // .. ==> 0XF8000760[0:0] = 0x00000001U 2726 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 2727 // .. L0_SEL = 1 2728 // .. ==> 0XF8000760[1:1] = 0x00000001U 2729 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 2730 // .. L1_SEL = 0 2731 // .. ==> 0XF8000760[2:2] = 0x00000000U 2732 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 2733 // .. L2_SEL = 0 2734 // .. ==> 0XF8000760[4:3] = 0x00000000U 2735 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2736 // .. L3_SEL = 0 2737 // .. ==> 0XF8000760[7:5] = 0x00000000U 2738 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2739 // .. Speed = 0 2740 // .. ==> 0XF8000760[8:8] = 0x00000000U 2741 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 2742 // .. IO_Type = 4 2743 // .. ==> 0XF8000760[11:9] = 0x00000004U 2744 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U 2745 // .. PULLUP = 0 2746 // .. ==> 0XF8000760[12:12] = 0x00000000U 2747 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2748 // .. DisableRcvr = 0 2749 // .. ==> 0XF8000760[13:13] = 0x00000000U 2750 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2751 // .. 2752 EMIT_MASKWRITE(0XF8000760, 0x00003FFFU ,0x00000803U), 2753 // .. TRI_ENABLE = 1 2754 // .. ==> 0XF8000764[0:0] = 0x00000001U 2755 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 2756 // .. L0_SEL = 1 2757 // .. ==> 0XF8000764[1:1] = 0x00000001U 2758 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 2759 // .. L1_SEL = 0 2760 // .. ==> 0XF8000764[2:2] = 0x00000000U 2761 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 2762 // .. L2_SEL = 0 2763 // .. ==> 0XF8000764[4:3] = 0x00000000U 2764 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2765 // .. L3_SEL = 0 2766 // .. ==> 0XF8000764[7:5] = 0x00000000U 2767 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2768 // .. Speed = 0 2769 // .. ==> 0XF8000764[8:8] = 0x00000000U 2770 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 2771 // .. IO_Type = 4 2772 // .. ==> 0XF8000764[11:9] = 0x00000004U 2773 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U 2774 // .. PULLUP = 0 2775 // .. ==> 0XF8000764[12:12] = 0x00000000U 2776 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2777 // .. DisableRcvr = 0 2778 // .. ==> 0XF8000764[13:13] = 0x00000000U 2779 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2780 // .. 2781 EMIT_MASKWRITE(0XF8000764, 0x00003FFFU ,0x00000803U), 2782 // .. TRI_ENABLE = 1 2783 // .. ==> 0XF8000768[0:0] = 0x00000001U 2784 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 2785 // .. L0_SEL = 1 2786 // .. ==> 0XF8000768[1:1] = 0x00000001U 2787 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 2788 // .. L1_SEL = 0 2789 // .. ==> 0XF8000768[2:2] = 0x00000000U 2790 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 2791 // .. L2_SEL = 0 2792 // .. ==> 0XF8000768[4:3] = 0x00000000U 2793 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2794 // .. L3_SEL = 0 2795 // .. ==> 0XF8000768[7:5] = 0x00000000U 2796 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2797 // .. Speed = 0 2798 // .. ==> 0XF8000768[8:8] = 0x00000000U 2799 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 2800 // .. IO_Type = 4 2801 // .. ==> 0XF8000768[11:9] = 0x00000004U 2802 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U 2803 // .. PULLUP = 0 2804 // .. ==> 0XF8000768[12:12] = 0x00000000U 2805 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2806 // .. DisableRcvr = 0 2807 // .. ==> 0XF8000768[13:13] = 0x00000000U 2808 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2809 // .. 2810 EMIT_MASKWRITE(0XF8000768, 0x00003FFFU ,0x00000803U), 2811 // .. TRI_ENABLE = 1 2812 // .. ==> 0XF800076C[0:0] = 0x00000001U 2813 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 2814 // .. L0_SEL = 1 2815 // .. ==> 0XF800076C[1:1] = 0x00000001U 2816 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 2817 // .. L1_SEL = 0 2818 // .. ==> 0XF800076C[2:2] = 0x00000000U 2819 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 2820 // .. L2_SEL = 0 2821 // .. ==> 0XF800076C[4:3] = 0x00000000U 2822 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2823 // .. L3_SEL = 0 2824 // .. ==> 0XF800076C[7:5] = 0x00000000U 2825 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2826 // .. Speed = 0 2827 // .. ==> 0XF800076C[8:8] = 0x00000000U 2828 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 2829 // .. IO_Type = 4 2830 // .. ==> 0XF800076C[11:9] = 0x00000004U 2831 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U 2832 // .. PULLUP = 0 2833 // .. ==> 0XF800076C[12:12] = 0x00000000U 2834 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2835 // .. DisableRcvr = 0 2836 // .. ==> 0XF800076C[13:13] = 0x00000000U 2837 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2838 // .. 2839 EMIT_MASKWRITE(0XF800076C, 0x00003FFFU ,0x00000803U), 2840 // .. TRI_ENABLE = 0 2841 // .. ==> 0XF8000770[0:0] = 0x00000000U 2842 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 2843 // .. L0_SEL = 0 2844 // .. ==> 0XF8000770[1:1] = 0x00000000U 2845 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 2846 // .. L1_SEL = 1 2847 // .. ==> 0XF8000770[2:2] = 0x00000001U 2848 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 2849 // .. L2_SEL = 0 2850 // .. ==> 0XF8000770[4:3] = 0x00000000U 2851 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2852 // .. L3_SEL = 0 2853 // .. ==> 0XF8000770[7:5] = 0x00000000U 2854 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2855 // .. Speed = 0 2856 // .. ==> 0XF8000770[8:8] = 0x00000000U 2857 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 2858 // .. IO_Type = 1 2859 // .. ==> 0XF8000770[11:9] = 0x00000001U 2860 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 2861 // .. PULLUP = 0 2862 // .. ==> 0XF8000770[12:12] = 0x00000000U 2863 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2864 // .. DisableRcvr = 0 2865 // .. ==> 0XF8000770[13:13] = 0x00000000U 2866 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2867 // .. 2868 EMIT_MASKWRITE(0XF8000770, 0x00003FFFU ,0x00000204U), 2869 // .. TRI_ENABLE = 1 2870 // .. ==> 0XF8000774[0:0] = 0x00000001U 2871 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 2872 // .. L0_SEL = 0 2873 // .. ==> 0XF8000774[1:1] = 0x00000000U 2874 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 2875 // .. L1_SEL = 1 2876 // .. ==> 0XF8000774[2:2] = 0x00000001U 2877 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 2878 // .. L2_SEL = 0 2879 // .. ==> 0XF8000774[4:3] = 0x00000000U 2880 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2881 // .. L3_SEL = 0 2882 // .. ==> 0XF8000774[7:5] = 0x00000000U 2883 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2884 // .. Speed = 0 2885 // .. ==> 0XF8000774[8:8] = 0x00000000U 2886 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 2887 // .. IO_Type = 1 2888 // .. ==> 0XF8000774[11:9] = 0x00000001U 2889 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 2890 // .. PULLUP = 0 2891 // .. ==> 0XF8000774[12:12] = 0x00000000U 2892 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2893 // .. DisableRcvr = 0 2894 // .. ==> 0XF8000774[13:13] = 0x00000000U 2895 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2896 // .. 2897 EMIT_MASKWRITE(0XF8000774, 0x00003FFFU ,0x00000205U), 2898 // .. TRI_ENABLE = 0 2899 // .. ==> 0XF8000778[0:0] = 0x00000000U 2900 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 2901 // .. L0_SEL = 0 2902 // .. ==> 0XF8000778[1:1] = 0x00000000U 2903 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 2904 // .. L1_SEL = 1 2905 // .. ==> 0XF8000778[2:2] = 0x00000001U 2906 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 2907 // .. L2_SEL = 0 2908 // .. ==> 0XF8000778[4:3] = 0x00000000U 2909 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2910 // .. L3_SEL = 0 2911 // .. ==> 0XF8000778[7:5] = 0x00000000U 2912 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2913 // .. Speed = 0 2914 // .. ==> 0XF8000778[8:8] = 0x00000000U 2915 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 2916 // .. IO_Type = 1 2917 // .. ==> 0XF8000778[11:9] = 0x00000001U 2918 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 2919 // .. PULLUP = 0 2920 // .. ==> 0XF8000778[12:12] = 0x00000000U 2921 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2922 // .. DisableRcvr = 0 2923 // .. ==> 0XF8000778[13:13] = 0x00000000U 2924 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2925 // .. 2926 EMIT_MASKWRITE(0XF8000778, 0x00003FFFU ,0x00000204U), 2927 // .. TRI_ENABLE = 1 2928 // .. ==> 0XF800077C[0:0] = 0x00000001U 2929 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 2930 // .. L0_SEL = 0 2931 // .. ==> 0XF800077C[1:1] = 0x00000000U 2932 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 2933 // .. L1_SEL = 1 2934 // .. ==> 0XF800077C[2:2] = 0x00000001U 2935 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 2936 // .. L2_SEL = 0 2937 // .. ==> 0XF800077C[4:3] = 0x00000000U 2938 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2939 // .. L3_SEL = 0 2940 // .. ==> 0XF800077C[7:5] = 0x00000000U 2941 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2942 // .. Speed = 0 2943 // .. ==> 0XF800077C[8:8] = 0x00000000U 2944 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 2945 // .. IO_Type = 1 2946 // .. ==> 0XF800077C[11:9] = 0x00000001U 2947 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 2948 // .. PULLUP = 0 2949 // .. ==> 0XF800077C[12:12] = 0x00000000U 2950 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2951 // .. DisableRcvr = 0 2952 // .. ==> 0XF800077C[13:13] = 0x00000000U 2953 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2954 // .. 2955 EMIT_MASKWRITE(0XF800077C, 0x00003FFFU ,0x00000205U), 2956 // .. TRI_ENABLE = 0 2957 // .. ==> 0XF8000780[0:0] = 0x00000000U 2958 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 2959 // .. L0_SEL = 0 2960 // .. ==> 0XF8000780[1:1] = 0x00000000U 2961 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 2962 // .. L1_SEL = 1 2963 // .. ==> 0XF8000780[2:2] = 0x00000001U 2964 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 2965 // .. L2_SEL = 0 2966 // .. ==> 0XF8000780[4:3] = 0x00000000U 2967 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2968 // .. L3_SEL = 0 2969 // .. ==> 0XF8000780[7:5] = 0x00000000U 2970 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2971 // .. Speed = 0 2972 // .. ==> 0XF8000780[8:8] = 0x00000000U 2973 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 2974 // .. IO_Type = 1 2975 // .. ==> 0XF8000780[11:9] = 0x00000001U 2976 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 2977 // .. PULLUP = 0 2978 // .. ==> 0XF8000780[12:12] = 0x00000000U 2979 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2980 // .. DisableRcvr = 0 2981 // .. ==> 0XF8000780[13:13] = 0x00000000U 2982 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2983 // .. 2984 EMIT_MASKWRITE(0XF8000780, 0x00003FFFU ,0x00000204U), 2985 // .. TRI_ENABLE = 0 2986 // .. ==> 0XF8000784[0:0] = 0x00000000U 2987 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 2988 // .. L0_SEL = 0 2989 // .. ==> 0XF8000784[1:1] = 0x00000000U 2990 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 2991 // .. L1_SEL = 1 2992 // .. ==> 0XF8000784[2:2] = 0x00000001U 2993 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 2994 // .. L2_SEL = 0 2995 // .. ==> 0XF8000784[4:3] = 0x00000000U 2996 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2997 // .. L3_SEL = 0 2998 // .. ==> 0XF8000784[7:5] = 0x00000000U 2999 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 3000 // .. Speed = 0 3001 // .. ==> 0XF8000784[8:8] = 0x00000000U 3002 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 3003 // .. IO_Type = 1 3004 // .. ==> 0XF8000784[11:9] = 0x00000001U 3005 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 3006 // .. PULLUP = 0 3007 // .. ==> 0XF8000784[12:12] = 0x00000000U 3008 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 3009 // .. DisableRcvr = 0 3010 // .. ==> 0XF8000784[13:13] = 0x00000000U 3011 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 3012 // .. 3013 EMIT_MASKWRITE(0XF8000784, 0x00003FFFU ,0x00000204U), 3014 // .. TRI_ENABLE = 0 3015 // .. ==> 0XF8000788[0:0] = 0x00000000U 3016 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 3017 // .. L0_SEL = 0 3018 // .. ==> 0XF8000788[1:1] = 0x00000000U 3019 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 3020 // .. L1_SEL = 1 3021 // .. ==> 0XF8000788[2:2] = 0x00000001U 3022 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 3023 // .. L2_SEL = 0 3024 // .. ==> 0XF8000788[4:3] = 0x00000000U 3025 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 3026 // .. L3_SEL = 0 3027 // .. ==> 0XF8000788[7:5] = 0x00000000U 3028 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 3029 // .. Speed = 0 3030 // .. ==> 0XF8000788[8:8] = 0x00000000U 3031 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 3032 // .. IO_Type = 1 3033 // .. ==> 0XF8000788[11:9] = 0x00000001U 3034 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 3035 // .. PULLUP = 0 3036 // .. ==> 0XF8000788[12:12] = 0x00000000U 3037 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 3038 // .. DisableRcvr = 0 3039 // .. ==> 0XF8000788[13:13] = 0x00000000U 3040 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 3041 // .. 3042 EMIT_MASKWRITE(0XF8000788, 0x00003FFFU ,0x00000204U), 3043 // .. TRI_ENABLE = 0 3044 // .. ==> 0XF800078C[0:0] = 0x00000000U 3045 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 3046 // .. L0_SEL = 0 3047 // .. ==> 0XF800078C[1:1] = 0x00000000U 3048 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 3049 // .. L1_SEL = 1 3050 // .. ==> 0XF800078C[2:2] = 0x00000001U 3051 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 3052 // .. L2_SEL = 0 3053 // .. ==> 0XF800078C[4:3] = 0x00000000U 3054 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 3055 // .. L3_SEL = 0 3056 // .. ==> 0XF800078C[7:5] = 0x00000000U 3057 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 3058 // .. Speed = 0 3059 // .. ==> 0XF800078C[8:8] = 0x00000000U 3060 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 3061 // .. IO_Type = 1 3062 // .. ==> 0XF800078C[11:9] = 0x00000001U 3063 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 3064 // .. PULLUP = 0 3065 // .. ==> 0XF800078C[12:12] = 0x00000000U 3066 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 3067 // .. DisableRcvr = 0 3068 // .. ==> 0XF800078C[13:13] = 0x00000000U 3069 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 3070 // .. 3071 EMIT_MASKWRITE(0XF800078C, 0x00003FFFU ,0x00000204U), 3072 // .. TRI_ENABLE = 1 3073 // .. ==> 0XF8000790[0:0] = 0x00000001U 3074 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 3075 // .. L0_SEL = 0 3076 // .. ==> 0XF8000790[1:1] = 0x00000000U 3077 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 3078 // .. L1_SEL = 1 3079 // .. ==> 0XF8000790[2:2] = 0x00000001U 3080 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 3081 // .. L2_SEL = 0 3082 // .. ==> 0XF8000790[4:3] = 0x00000000U 3083 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 3084 // .. L3_SEL = 0 3085 // .. ==> 0XF8000790[7:5] = 0x00000000U 3086 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 3087 // .. Speed = 0 3088 // .. ==> 0XF8000790[8:8] = 0x00000000U 3089 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 3090 // .. IO_Type = 1 3091 // .. ==> 0XF8000790[11:9] = 0x00000001U 3092 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 3093 // .. PULLUP = 0 3094 // .. ==> 0XF8000790[12:12] = 0x00000000U 3095 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 3096 // .. DisableRcvr = 0 3097 // .. ==> 0XF8000790[13:13] = 0x00000000U 3098 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 3099 // .. 3100 EMIT_MASKWRITE(0XF8000790, 0x00003FFFU ,0x00000205U), 3101 // .. TRI_ENABLE = 0 3102 // .. ==> 0XF8000794[0:0] = 0x00000000U 3103 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 3104 // .. L0_SEL = 0 3105 // .. ==> 0XF8000794[1:1] = 0x00000000U 3106 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 3107 // .. L1_SEL = 1 3108 // .. ==> 0XF8000794[2:2] = 0x00000001U 3109 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 3110 // .. L2_SEL = 0 3111 // .. ==> 0XF8000794[4:3] = 0x00000000U 3112 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 3113 // .. L3_SEL = 0 3114 // .. ==> 0XF8000794[7:5] = 0x00000000U 3115 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 3116 // .. Speed = 0 3117 // .. ==> 0XF8000794[8:8] = 0x00000000U 3118 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 3119 // .. IO_Type = 1 3120 // .. ==> 0XF8000794[11:9] = 0x00000001U 3121 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 3122 // .. PULLUP = 0 3123 // .. ==> 0XF8000794[12:12] = 0x00000000U 3124 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 3125 // .. DisableRcvr = 0 3126 // .. ==> 0XF8000794[13:13] = 0x00000000U 3127 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 3128 // .. 3129 EMIT_MASKWRITE(0XF8000794, 0x00003FFFU ,0x00000204U), 3130 // .. TRI_ENABLE = 0 3131 // .. ==> 0XF8000798[0:0] = 0x00000000U 3132 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 3133 // .. L0_SEL = 0 3134 // .. ==> 0XF8000798[1:1] = 0x00000000U 3135 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 3136 // .. L1_SEL = 1 3137 // .. ==> 0XF8000798[2:2] = 0x00000001U 3138 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 3139 // .. L2_SEL = 0 3140 // .. ==> 0XF8000798[4:3] = 0x00000000U 3141 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 3142 // .. L3_SEL = 0 3143 // .. ==> 0XF8000798[7:5] = 0x00000000U 3144 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 3145 // .. Speed = 0 3146 // .. ==> 0XF8000798[8:8] = 0x00000000U 3147 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 3148 // .. IO_Type = 1 3149 // .. ==> 0XF8000798[11:9] = 0x00000001U 3150 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 3151 // .. PULLUP = 0 3152 // .. ==> 0XF8000798[12:12] = 0x00000000U 3153 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 3154 // .. DisableRcvr = 0 3155 // .. ==> 0XF8000798[13:13] = 0x00000000U 3156 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 3157 // .. 3158 EMIT_MASKWRITE(0XF8000798, 0x00003FFFU ,0x00000204U), 3159 // .. TRI_ENABLE = 0 3160 // .. ==> 0XF800079C[0:0] = 0x00000000U 3161 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 3162 // .. L0_SEL = 0 3163 // .. ==> 0XF800079C[1:1] = 0x00000000U 3164 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 3165 // .. L1_SEL = 1 3166 // .. ==> 0XF800079C[2:2] = 0x00000001U 3167 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 3168 // .. L2_SEL = 0 3169 // .. ==> 0XF800079C[4:3] = 0x00000000U 3170 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 3171 // .. L3_SEL = 0 3172 // .. ==> 0XF800079C[7:5] = 0x00000000U 3173 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 3174 // .. Speed = 0 3175 // .. ==> 0XF800079C[8:8] = 0x00000000U 3176 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 3177 // .. IO_Type = 1 3178 // .. ==> 0XF800079C[11:9] = 0x00000001U 3179 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 3180 // .. PULLUP = 0 3181 // .. ==> 0XF800079C[12:12] = 0x00000000U 3182 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 3183 // .. DisableRcvr = 0 3184 // .. ==> 0XF800079C[13:13] = 0x00000000U 3185 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 3186 // .. 3187 EMIT_MASKWRITE(0XF800079C, 0x00003FFFU ,0x00000204U), 3188 // .. TRI_ENABLE = 0 3189 // .. ==> 0XF80007A0[0:0] = 0x00000000U 3190 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 3191 // .. L0_SEL = 0 3192 // .. ==> 0XF80007A0[1:1] = 0x00000000U 3193 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 3194 // .. L1_SEL = 0 3195 // .. ==> 0XF80007A0[2:2] = 0x00000000U 3196 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 3197 // .. L2_SEL = 0 3198 // .. ==> 0XF80007A0[4:3] = 0x00000000U 3199 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 3200 // .. L3_SEL = 4 3201 // .. ==> 0XF80007A0[7:5] = 0x00000004U 3202 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U 3203 // .. Speed = 0 3204 // .. ==> 0XF80007A0[8:8] = 0x00000000U 3205 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 3206 // .. IO_Type = 1 3207 // .. ==> 0XF80007A0[11:9] = 0x00000001U 3208 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 3209 // .. PULLUP = 0 3210 // .. ==> 0XF80007A0[12:12] = 0x00000000U 3211 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 3212 // .. DisableRcvr = 0 3213 // .. ==> 0XF80007A0[13:13] = 0x00000000U 3214 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 3215 // .. 3216 EMIT_MASKWRITE(0XF80007A0, 0x00003FFFU ,0x00000280U), 3217 // .. TRI_ENABLE = 0 3218 // .. ==> 0XF80007A4[0:0] = 0x00000000U 3219 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 3220 // .. L0_SEL = 0 3221 // .. ==> 0XF80007A4[1:1] = 0x00000000U 3222 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 3223 // .. L1_SEL = 0 3224 // .. ==> 0XF80007A4[2:2] = 0x00000000U 3225 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 3226 // .. L2_SEL = 0 3227 // .. ==> 0XF80007A4[4:3] = 0x00000000U 3228 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 3229 // .. L3_SEL = 4 3230 // .. ==> 0XF80007A4[7:5] = 0x00000004U 3231 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U 3232 // .. Speed = 0 3233 // .. ==> 0XF80007A4[8:8] = 0x00000000U 3234 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 3235 // .. IO_Type = 1 3236 // .. ==> 0XF80007A4[11:9] = 0x00000001U 3237 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 3238 // .. PULLUP = 0 3239 // .. ==> 0XF80007A4[12:12] = 0x00000000U 3240 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 3241 // .. DisableRcvr = 0 3242 // .. ==> 0XF80007A4[13:13] = 0x00000000U 3243 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 3244 // .. 3245 EMIT_MASKWRITE(0XF80007A4, 0x00003FFFU ,0x00000280U), 3246 // .. TRI_ENABLE = 0 3247 // .. ==> 0XF80007A8[0:0] = 0x00000000U 3248 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 3249 // .. L0_SEL = 0 3250 // .. ==> 0XF80007A8[1:1] = 0x00000000U 3251 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 3252 // .. L1_SEL = 0 3253 // .. ==> 0XF80007A8[2:2] = 0x00000000U 3254 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 3255 // .. L2_SEL = 0 3256 // .. ==> 0XF80007A8[4:3] = 0x00000000U 3257 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 3258 // .. L3_SEL = 4 3259 // .. ==> 0XF80007A8[7:5] = 0x00000004U 3260 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U 3261 // .. Speed = 0 3262 // .. ==> 0XF80007A8[8:8] = 0x00000000U 3263 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 3264 // .. IO_Type = 1 3265 // .. ==> 0XF80007A8[11:9] = 0x00000001U 3266 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 3267 // .. PULLUP = 0 3268 // .. ==> 0XF80007A8[12:12] = 0x00000000U 3269 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 3270 // .. DisableRcvr = 0 3271 // .. ==> 0XF80007A8[13:13] = 0x00000000U 3272 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 3273 // .. 3274 EMIT_MASKWRITE(0XF80007A8, 0x00003FFFU ,0x00000280U), 3275 // .. TRI_ENABLE = 0 3276 // .. ==> 0XF80007AC[0:0] = 0x00000000U 3277 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 3278 // .. L0_SEL = 0 3279 // .. ==> 0XF80007AC[1:1] = 0x00000000U 3280 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 3281 // .. L1_SEL = 0 3282 // .. ==> 0XF80007AC[2:2] = 0x00000000U 3283 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 3284 // .. L2_SEL = 0 3285 // .. ==> 0XF80007AC[4:3] = 0x00000000U 3286 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 3287 // .. L3_SEL = 4 3288 // .. ==> 0XF80007AC[7:5] = 0x00000004U 3289 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U 3290 // .. Speed = 0 3291 // .. ==> 0XF80007AC[8:8] = 0x00000000U 3292 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 3293 // .. IO_Type = 1 3294 // .. ==> 0XF80007AC[11:9] = 0x00000001U 3295 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 3296 // .. PULLUP = 0 3297 // .. ==> 0XF80007AC[12:12] = 0x00000000U 3298 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 3299 // .. DisableRcvr = 0 3300 // .. ==> 0XF80007AC[13:13] = 0x00000000U 3301 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 3302 // .. 3303 EMIT_MASKWRITE(0XF80007AC, 0x00003FFFU ,0x00000280U), 3304 // .. TRI_ENABLE = 0 3305 // .. ==> 0XF80007B0[0:0] = 0x00000000U 3306 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 3307 // .. L0_SEL = 0 3308 // .. ==> 0XF80007B0[1:1] = 0x00000000U 3309 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 3310 // .. L1_SEL = 0 3311 // .. ==> 0XF80007B0[2:2] = 0x00000000U 3312 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 3313 // .. L2_SEL = 0 3314 // .. ==> 0XF80007B0[4:3] = 0x00000000U 3315 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 3316 // .. L3_SEL = 4 3317 // .. ==> 0XF80007B0[7:5] = 0x00000004U 3318 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U 3319 // .. Speed = 0 3320 // .. ==> 0XF80007B0[8:8] = 0x00000000U 3321 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 3322 // .. IO_Type = 1 3323 // .. ==> 0XF80007B0[11:9] = 0x00000001U 3324 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 3325 // .. PULLUP = 0 3326 // .. ==> 0XF80007B0[12:12] = 0x00000000U 3327 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 3328 // .. DisableRcvr = 0 3329 // .. ==> 0XF80007B0[13:13] = 0x00000000U 3330 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 3331 // .. 3332 EMIT_MASKWRITE(0XF80007B0, 0x00003FFFU ,0x00000280U), 3333 // .. TRI_ENABLE = 0 3334 // .. ==> 0XF80007B4[0:0] = 0x00000000U 3335 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 3336 // .. L0_SEL = 0 3337 // .. ==> 0XF80007B4[1:1] = 0x00000000U 3338 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 3339 // .. L1_SEL = 0 3340 // .. ==> 0XF80007B4[2:2] = 0x00000000U 3341 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 3342 // .. L2_SEL = 0 3343 // .. ==> 0XF80007B4[4:3] = 0x00000000U 3344 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 3345 // .. L3_SEL = 4 3346 // .. ==> 0XF80007B4[7:5] = 0x00000004U 3347 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U 3348 // .. Speed = 0 3349 // .. ==> 0XF80007B4[8:8] = 0x00000000U 3350 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 3351 // .. IO_Type = 1 3352 // .. ==> 0XF80007B4[11:9] = 0x00000001U 3353 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 3354 // .. PULLUP = 0 3355 // .. ==> 0XF80007B4[12:12] = 0x00000000U 3356 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 3357 // .. DisableRcvr = 0 3358 // .. ==> 0XF80007B4[13:13] = 0x00000000U 3359 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 3360 // .. 3361 EMIT_MASKWRITE(0XF80007B4, 0x00003FFFU ,0x00000280U), 3362 // .. TRI_ENABLE = 1 3363 // .. ==> 0XF80007B8[0:0] = 0x00000001U 3364 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 3365 // .. L0_SEL = 0 3366 // .. ==> 0XF80007B8[1:1] = 0x00000000U 3367 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 3368 // .. L1_SEL = 0 3369 // .. ==> 0XF80007B8[2:2] = 0x00000000U 3370 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 3371 // .. L2_SEL = 0 3372 // .. ==> 0XF80007B8[4:3] = 0x00000000U 3373 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 3374 // .. L3_SEL = 1 3375 // .. ==> 0XF80007B8[7:5] = 0x00000001U 3376 // .. ==> MASK : 0x000000E0U VAL : 0x00000020U 3377 // .. Speed = 0 3378 // .. ==> 0XF80007B8[8:8] = 0x00000000U 3379 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 3380 // .. IO_Type = 1 3381 // .. ==> 0XF80007B8[11:9] = 0x00000001U 3382 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 3383 // .. PULLUP = 1 3384 // .. ==> 0XF80007B8[12:12] = 0x00000001U 3385 // .. ==> MASK : 0x00001000U VAL : 0x00001000U 3386 // .. DisableRcvr = 0 3387 // .. ==> 0XF80007B8[13:13] = 0x00000000U 3388 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 3389 // .. 3390 EMIT_MASKWRITE(0XF80007B8, 0x00003FFFU ,0x00001221U), 3391 // .. TRI_ENABLE = 0 3392 // .. ==> 0XF80007BC[0:0] = 0x00000000U 3393 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 3394 // .. L0_SEL = 0 3395 // .. ==> 0XF80007BC[1:1] = 0x00000000U 3396 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 3397 // .. L1_SEL = 0 3398 // .. ==> 0XF80007BC[2:2] = 0x00000000U 3399 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 3400 // .. L2_SEL = 0 3401 // .. ==> 0XF80007BC[4:3] = 0x00000000U 3402 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 3403 // .. L3_SEL = 1 3404 // .. ==> 0XF80007BC[7:5] = 0x00000001U 3405 // .. ==> MASK : 0x000000E0U VAL : 0x00000020U 3406 // .. Speed = 0 3407 // .. ==> 0XF80007BC[8:8] = 0x00000000U 3408 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 3409 // .. IO_Type = 1 3410 // .. ==> 0XF80007BC[11:9] = 0x00000001U 3411 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 3412 // .. PULLUP = 1 3413 // .. ==> 0XF80007BC[12:12] = 0x00000001U 3414 // .. ==> MASK : 0x00001000U VAL : 0x00001000U 3415 // .. DisableRcvr = 0 3416 // .. ==> 0XF80007BC[13:13] = 0x00000000U 3417 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 3418 // .. 3419 EMIT_MASKWRITE(0XF80007BC, 0x00003FFFU ,0x00001220U), 3420 // .. TRI_ENABLE = 0 3421 // .. ==> 0XF80007C0[0:0] = 0x00000000U 3422 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 3423 // .. L0_SEL = 0 3424 // .. ==> 0XF80007C0[1:1] = 0x00000000U 3425 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 3426 // .. L1_SEL = 0 3427 // .. ==> 0XF80007C0[2:2] = 0x00000000U 3428 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 3429 // .. L2_SEL = 0 3430 // .. ==> 0XF80007C0[4:3] = 0x00000000U 3431 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 3432 // .. L3_SEL = 7 3433 // .. ==> 0XF80007C0[7:5] = 0x00000007U 3434 // .. ==> MASK : 0x000000E0U VAL : 0x000000E0U 3435 // .. Speed = 0 3436 // .. ==> 0XF80007C0[8:8] = 0x00000000U 3437 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 3438 // .. IO_Type = 1 3439 // .. ==> 0XF80007C0[11:9] = 0x00000001U 3440 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 3441 // .. PULLUP = 0 3442 // .. ==> 0XF80007C0[12:12] = 0x00000000U 3443 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 3444 // .. DisableRcvr = 0 3445 // .. ==> 0XF80007C0[13:13] = 0x00000000U 3446 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 3447 // .. 3448 EMIT_MASKWRITE(0XF80007C0, 0x00003FFFU ,0x000002E0U), 3449 // .. TRI_ENABLE = 1 3450 // .. ==> 0XF80007C4[0:0] = 0x00000001U 3451 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 3452 // .. L0_SEL = 0 3453 // .. ==> 0XF80007C4[1:1] = 0x00000000U 3454 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 3455 // .. L1_SEL = 0 3456 // .. ==> 0XF80007C4[2:2] = 0x00000000U 3457 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 3458 // .. L2_SEL = 0 3459 // .. ==> 0XF80007C4[4:3] = 0x00000000U 3460 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 3461 // .. L3_SEL = 7 3462 // .. ==> 0XF80007C4[7:5] = 0x00000007U 3463 // .. ==> MASK : 0x000000E0U VAL : 0x000000E0U 3464 // .. Speed = 0 3465 // .. ==> 0XF80007C4[8:8] = 0x00000000U 3466 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 3467 // .. IO_Type = 1 3468 // .. ==> 0XF80007C4[11:9] = 0x00000001U 3469 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 3470 // .. PULLUP = 0 3471 // .. ==> 0XF80007C4[12:12] = 0x00000000U 3472 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 3473 // .. DisableRcvr = 0 3474 // .. ==> 0XF80007C4[13:13] = 0x00000000U 3475 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 3476 // .. 3477 EMIT_MASKWRITE(0XF80007C4, 0x00003FFFU ,0x000002E1U), 3478 // .. TRI_ENABLE = 0 3479 // .. ==> 0XF80007C8[0:0] = 0x00000000U 3480 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 3481 // .. L0_SEL = 0 3482 // .. ==> 0XF80007C8[1:1] = 0x00000000U 3483 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 3484 // .. L1_SEL = 0 3485 // .. ==> 0XF80007C8[2:2] = 0x00000000U 3486 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 3487 // .. L2_SEL = 0 3488 // .. ==> 0XF80007C8[4:3] = 0x00000000U 3489 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 3490 // .. L3_SEL = 2 3491 // .. ==> 0XF80007C8[7:5] = 0x00000002U 3492 // .. ==> MASK : 0x000000E0U VAL : 0x00000040U 3493 // .. Speed = 0 3494 // .. ==> 0XF80007C8[8:8] = 0x00000000U 3495 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 3496 // .. IO_Type = 1 3497 // .. ==> 0XF80007C8[11:9] = 0x00000001U 3498 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 3499 // .. PULLUP = 1 3500 // .. ==> 0XF80007C8[12:12] = 0x00000001U 3501 // .. ==> MASK : 0x00001000U VAL : 0x00001000U 3502 // .. DisableRcvr = 0 3503 // .. ==> 0XF80007C8[13:13] = 0x00000000U 3504 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 3505 // .. 3506 EMIT_MASKWRITE(0XF80007C8, 0x00003FFFU ,0x00001240U), 3507 // .. TRI_ENABLE = 0 3508 // .. ==> 0XF80007CC[0:0] = 0x00000000U 3509 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 3510 // .. L0_SEL = 0 3511 // .. ==> 0XF80007CC[1:1] = 0x00000000U 3512 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 3513 // .. L1_SEL = 0 3514 // .. ==> 0XF80007CC[2:2] = 0x00000000U 3515 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 3516 // .. L2_SEL = 0 3517 // .. ==> 0XF80007CC[4:3] = 0x00000000U 3518 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 3519 // .. L3_SEL = 2 3520 // .. ==> 0XF80007CC[7:5] = 0x00000002U 3521 // .. ==> MASK : 0x000000E0U VAL : 0x00000040U 3522 // .. Speed = 0 3523 // .. ==> 0XF80007CC[8:8] = 0x00000000U 3524 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 3525 // .. IO_Type = 1 3526 // .. ==> 0XF80007CC[11:9] = 0x00000001U 3527 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 3528 // .. PULLUP = 1 3529 // .. ==> 0XF80007CC[12:12] = 0x00000001U 3530 // .. ==> MASK : 0x00001000U VAL : 0x00001000U 3531 // .. DisableRcvr = 0 3532 // .. ==> 0XF80007CC[13:13] = 0x00000000U 3533 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 3534 // .. 3535 EMIT_MASKWRITE(0XF80007CC, 0x00003FFFU ,0x00001240U), 3536 // .. TRI_ENABLE = 0 3537 // .. ==> 0XF80007D0[0:0] = 0x00000000U 3538 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 3539 // .. L0_SEL = 0 3540 // .. ==> 0XF80007D0[1:1] = 0x00000000U 3541 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 3542 // .. L1_SEL = 0 3543 // .. ==> 0XF80007D0[2:2] = 0x00000000U 3544 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 3545 // .. L2_SEL = 0 3546 // .. ==> 0XF80007D0[4:3] = 0x00000000U 3547 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 3548 // .. L3_SEL = 4 3549 // .. ==> 0XF80007D0[7:5] = 0x00000004U 3550 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U 3551 // .. Speed = 0 3552 // .. ==> 0XF80007D0[8:8] = 0x00000000U 3553 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 3554 // .. IO_Type = 1 3555 // .. ==> 0XF80007D0[11:9] = 0x00000001U 3556 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 3557 // .. PULLUP = 0 3558 // .. ==> 0XF80007D0[12:12] = 0x00000000U 3559 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 3560 // .. DisableRcvr = 0 3561 // .. ==> 0XF80007D0[13:13] = 0x00000000U 3562 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 3563 // .. 3564 EMIT_MASKWRITE(0XF80007D0, 0x00003FFFU ,0x00000280U), 3565 // .. TRI_ENABLE = 0 3566 // .. ==> 0XF80007D4[0:0] = 0x00000000U 3567 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 3568 // .. L0_SEL = 0 3569 // .. ==> 0XF80007D4[1:1] = 0x00000000U 3570 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 3571 // .. L1_SEL = 0 3572 // .. ==> 0XF80007D4[2:2] = 0x00000000U 3573 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 3574 // .. L2_SEL = 0 3575 // .. ==> 0XF80007D4[4:3] = 0x00000000U 3576 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 3577 // .. L3_SEL = 4 3578 // .. ==> 0XF80007D4[7:5] = 0x00000004U 3579 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U 3580 // .. Speed = 0 3581 // .. ==> 0XF80007D4[8:8] = 0x00000000U 3582 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 3583 // .. IO_Type = 1 3584 // .. ==> 0XF80007D4[11:9] = 0x00000001U 3585 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 3586 // .. PULLUP = 0 3587 // .. ==> 0XF80007D4[12:12] = 0x00000000U 3588 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 3589 // .. DisableRcvr = 0 3590 // .. ==> 0XF80007D4[13:13] = 0x00000000U 3591 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 3592 // .. 3593 EMIT_MASKWRITE(0XF80007D4, 0x00003FFFU ,0x00000280U), 3594 // .. SDIO0_WP_SEL = 15 3595 // .. ==> 0XF8000830[5:0] = 0x0000000FU 3596 // .. ==> MASK : 0x0000003FU VAL : 0x0000000FU 3597 // .. SDIO0_CD_SEL = 0 3598 // .. ==> 0XF8000830[21:16] = 0x00000000U 3599 // .. ==> MASK : 0x003F0000U VAL : 0x00000000U 3600 // .. 3601 EMIT_MASKWRITE(0XF8000830, 0x003F003FU ,0x0000000FU), 3602 // .. FINISH: MIO PROGRAMMING 3603 // .. START: LOCK IT BACK 3604 // .. LOCK_KEY = 0X767B 3605 // .. ==> 0XF8000004[15:0] = 0x0000767BU 3606 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU 3607 // .. 3608 EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU), 3609 // .. FINISH: LOCK IT BACK 3610 // FINISH: top 3611 // 3612 EMIT_EXIT(), 3613 3614 // 3615 }; 3616 3617 unsigned long ps7_peripherals_init_data_3_0[] = { 3618 // START: top 3619 // .. START: SLCR SETTINGS 3620 // .. UNLOCK_KEY = 0XDF0D 3621 // .. ==> 0XF8000008[15:0] = 0x0000DF0DU 3622 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU 3623 // .. 3624 EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU), 3625 // .. FINISH: SLCR SETTINGS 3626 // .. START: DDR TERM/IBUF_DISABLE_MODE SETTINGS 3627 // .. IBUF_DISABLE_MODE = 0x1 3628 // .. ==> 0XF8000B48[7:7] = 0x00000001U 3629 // .. ==> MASK : 0x00000080U VAL : 0x00000080U 3630 // .. TERM_DISABLE_MODE = 0x1 3631 // .. ==> 0XF8000B48[8:8] = 0x00000001U 3632 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 3633 // .. 3634 EMIT_MASKWRITE(0XF8000B48, 0x00000180U ,0x00000180U), 3635 // .. IBUF_DISABLE_MODE = 0x1 3636 // .. ==> 0XF8000B4C[7:7] = 0x00000001U 3637 // .. ==> MASK : 0x00000080U VAL : 0x00000080U 3638 // .. TERM_DISABLE_MODE = 0x1 3639 // .. ==> 0XF8000B4C[8:8] = 0x00000001U 3640 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 3641 // .. 3642 EMIT_MASKWRITE(0XF8000B4C, 0x00000180U ,0x00000180U), 3643 // .. IBUF_DISABLE_MODE = 0x1 3644 // .. ==> 0XF8000B50[7:7] = 0x00000001U 3645 // .. ==> MASK : 0x00000080U VAL : 0x00000080U 3646 // .. TERM_DISABLE_MODE = 0x1 3647 // .. ==> 0XF8000B50[8:8] = 0x00000001U 3648 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 3649 // .. 3650 EMIT_MASKWRITE(0XF8000B50, 0x00000180U ,0x00000180U), 3651 // .. IBUF_DISABLE_MODE = 0x1 3652 // .. ==> 0XF8000B54[7:7] = 0x00000001U 3653 // .. ==> MASK : 0x00000080U VAL : 0x00000080U 3654 // .. TERM_DISABLE_MODE = 0x1 3655 // .. ==> 0XF8000B54[8:8] = 0x00000001U 3656 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 3657 // .. 3658 EMIT_MASKWRITE(0XF8000B54, 0x00000180U ,0x00000180U), 3659 // .. FINISH: DDR TERM/IBUF_DISABLE_MODE SETTINGS 3660 // .. START: LOCK IT BACK 3661 // .. LOCK_KEY = 0X767B 3662 // .. ==> 0XF8000004[15:0] = 0x0000767BU 3663 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU 3664 // .. 3665 EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU), 3666 // .. FINISH: LOCK IT BACK 3667 // .. START: SRAM/NOR SET OPMODE 3668 // .. FINISH: SRAM/NOR SET OPMODE 3669 // .. START: UART REGISTERS 3670 // .. BDIV = 0x6 3671 // .. ==> 0XE0001034[7:0] = 0x00000006U 3672 // .. ==> MASK : 0x000000FFU VAL : 0x00000006U 3673 // .. 3674 EMIT_MASKWRITE(0XE0001034, 0x000000FFU ,0x00000006U), 3675 // .. CD = 0x3e 3676 // .. ==> 0XE0001018[15:0] = 0x0000003EU 3677 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000003EU 3678 // .. 3679 EMIT_MASKWRITE(0XE0001018, 0x0000FFFFU ,0x0000003EU), 3680 // .. STPBRK = 0x0 3681 // .. ==> 0XE0001000[8:8] = 0x00000000U 3682 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 3683 // .. STTBRK = 0x0 3684 // .. ==> 0XE0001000[7:7] = 0x00000000U 3685 // .. ==> MASK : 0x00000080U VAL : 0x00000000U 3686 // .. RSTTO = 0x0 3687 // .. ==> 0XE0001000[6:6] = 0x00000000U 3688 // .. ==> MASK : 0x00000040U VAL : 0x00000000U 3689 // .. TXDIS = 0x0 3690 // .. ==> 0XE0001000[5:5] = 0x00000000U 3691 // .. ==> MASK : 0x00000020U VAL : 0x00000000U 3692 // .. TXEN = 0x1 3693 // .. ==> 0XE0001000[4:4] = 0x00000001U 3694 // .. ==> MASK : 0x00000010U VAL : 0x00000010U 3695 // .. RXDIS = 0x0 3696 // .. ==> 0XE0001000[3:3] = 0x00000000U 3697 // .. ==> MASK : 0x00000008U VAL : 0x00000000U 3698 // .. RXEN = 0x1 3699 // .. ==> 0XE0001000[2:2] = 0x00000001U 3700 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 3701 // .. TXRES = 0x1 3702 // .. ==> 0XE0001000[1:1] = 0x00000001U 3703 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 3704 // .. RXRES = 0x1 3705 // .. ==> 0XE0001000[0:0] = 0x00000001U 3706 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 3707 // .. 3708 EMIT_MASKWRITE(0XE0001000, 0x000001FFU ,0x00000017U), 3709 // .. CHMODE = 0x0 3710 // .. ==> 0XE0001004[9:8] = 0x00000000U 3711 // .. ==> MASK : 0x00000300U VAL : 0x00000000U 3712 // .. NBSTOP = 0x0 3713 // .. ==> 0XE0001004[7:6] = 0x00000000U 3714 // .. ==> MASK : 0x000000C0U VAL : 0x00000000U 3715 // .. PAR = 0x4 3716 // .. ==> 0XE0001004[5:3] = 0x00000004U 3717 // .. ==> MASK : 0x00000038U VAL : 0x00000020U 3718 // .. CHRL = 0x0 3719 // .. ==> 0XE0001004[2:1] = 0x00000000U 3720 // .. ==> MASK : 0x00000006U VAL : 0x00000000U 3721 // .. CLKS = 0x0 3722 // .. ==> 0XE0001004[0:0] = 0x00000000U 3723 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 3724 // .. 3725 EMIT_MASKWRITE(0XE0001004, 0x000003FFU ,0x00000020U), 3726 // .. FINISH: UART REGISTERS 3727 // .. START: QSPI REGISTERS 3728 // .. Holdb_dr = 1 3729 // .. ==> 0XE000D000[19:19] = 0x00000001U 3730 // .. ==> MASK : 0x00080000U VAL : 0x00080000U 3731 // .. 3732 EMIT_MASKWRITE(0XE000D000, 0x00080000U ,0x00080000U), 3733 // .. FINISH: QSPI REGISTERS 3734 // .. START: PL POWER ON RESET REGISTERS 3735 // .. PCFG_POR_CNT_4K = 0 3736 // .. ==> 0XF8007000[29:29] = 0x00000000U 3737 // .. ==> MASK : 0x20000000U VAL : 0x00000000U 3738 // .. 3739 EMIT_MASKWRITE(0XF8007000, 0x20000000U ,0x00000000U), 3740 // .. FINISH: PL POWER ON RESET REGISTERS 3741 // .. START: SMC TIMING CALCULATION REGISTER UPDATE 3742 // .. .. START: NAND SET CYCLE 3743 // .. .. FINISH: NAND SET CYCLE 3744 // .. .. START: OPMODE 3745 // .. .. FINISH: OPMODE 3746 // .. .. START: DIRECT COMMAND 3747 // .. .. FINISH: DIRECT COMMAND 3748 // .. .. START: SRAM/NOR CS0 SET CYCLE 3749 // .. .. FINISH: SRAM/NOR CS0 SET CYCLE 3750 // .. .. START: DIRECT COMMAND 3751 // .. .. FINISH: DIRECT COMMAND 3752 // .. .. START: NOR CS0 BASE ADDRESS 3753 // .. .. FINISH: NOR CS0 BASE ADDRESS 3754 // .. .. START: SRAM/NOR CS1 SET CYCLE 3755 // .. .. FINISH: SRAM/NOR CS1 SET CYCLE 3756 // .. .. START: DIRECT COMMAND 3757 // .. .. FINISH: DIRECT COMMAND 3758 // .. .. START: NOR CS1 BASE ADDRESS 3759 // .. .. FINISH: NOR CS1 BASE ADDRESS 3760 // .. .. START: USB RESET 3761 // .. .. .. START: USB0 RESET 3762 // .. .. .. .. START: DIR MODE BANK 0 3763 // .. .. .. .. DIRECTION_0 = 0x80 3764 // .. .. .. .. ==> 0XE000A204[31:0] = 0x00000080U 3765 // .. .. .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00000080U 3766 // .. .. .. .. 3767 EMIT_MASKWRITE(0XE000A204, 0xFFFFFFFFU ,0x00000080U), 3768 // .. .. .. .. FINISH: DIR MODE BANK 0 3769 // .. .. .. .. START: DIR MODE BANK 1 3770 // .. .. .. .. FINISH: DIR MODE BANK 1 3771 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 3772 // .. .. .. .. MASK_0_LSW = 0xff7f 3773 // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000FF7FU 3774 // .. .. .. .. ==> MASK : 0xFFFF0000U VAL : 0xFF7F0000U 3775 // .. .. .. .. DATA_0_LSW = 0x80 3776 // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000080U 3777 // .. .. .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000080U 3778 // .. .. .. .. 3779 EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xFF7F0080U), 3780 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 3781 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 3782 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 3783 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 3784 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 3785 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 3786 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 3787 // .. .. .. .. START: OUTPUT ENABLE BANK 0 3788 // .. .. .. .. OP_ENABLE_0 = 0x80 3789 // .. .. .. .. ==> 0XE000A208[31:0] = 0x00000080U 3790 // .. .. .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00000080U 3791 // .. .. .. .. 3792 EMIT_MASKWRITE(0XE000A208, 0xFFFFFFFFU ,0x00000080U), 3793 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0 3794 // .. .. .. .. START: OUTPUT ENABLE BANK 1 3795 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1 3796 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0] 3797 // .. .. .. .. MASK_0_LSW = 0xff7f 3798 // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000FF7FU 3799 // .. .. .. .. ==> MASK : 0xFFFF0000U VAL : 0xFF7F0000U 3800 // .. .. .. .. DATA_0_LSW = 0x0 3801 // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000000U 3802 // .. .. .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000000U 3803 // .. .. .. .. 3804 EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xFF7F0000U), 3805 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0] 3806 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16] 3807 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16] 3808 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32] 3809 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32] 3810 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48] 3811 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48] 3812 // .. .. .. .. START: ADD 1 MS DELAY 3813 // .. .. .. .. 3814 EMIT_MASKDELAY(0XF8F00200, 1), 3815 // .. .. .. .. FINISH: ADD 1 MS DELAY 3816 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 3817 // .. .. .. .. MASK_0_LSW = 0xff7f 3818 // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000FF7FU 3819 // .. .. .. .. ==> MASK : 0xFFFF0000U VAL : 0xFF7F0000U 3820 // .. .. .. .. DATA_0_LSW = 0x80 3821 // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000080U 3822 // .. .. .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000080U 3823 // .. .. .. .. 3824 EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xFF7F0080U), 3825 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 3826 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 3827 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 3828 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 3829 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 3830 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 3831 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 3832 // .. .. .. FINISH: USB0 RESET 3833 // .. .. .. START: USB1 RESET 3834 // .. .. .. .. START: DIR MODE BANK 0 3835 // .. .. .. .. FINISH: DIR MODE BANK 0 3836 // .. .. .. .. START: DIR MODE BANK 1 3837 // .. .. .. .. FINISH: DIR MODE BANK 1 3838 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 3839 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 3840 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 3841 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 3842 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 3843 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 3844 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 3845 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 3846 // .. .. .. .. START: OUTPUT ENABLE BANK 0 3847 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0 3848 // .. .. .. .. START: OUTPUT ENABLE BANK 1 3849 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1 3850 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0] 3851 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0] 3852 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16] 3853 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16] 3854 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32] 3855 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32] 3856 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48] 3857 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48] 3858 // .. .. .. .. START: ADD 1 MS DELAY 3859 // .. .. .. .. 3860 EMIT_MASKDELAY(0XF8F00200, 1), 3861 // .. .. .. .. FINISH: ADD 1 MS DELAY 3862 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 3863 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 3864 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 3865 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 3866 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 3867 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 3868 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 3869 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 3870 // .. .. .. FINISH: USB1 RESET 3871 // .. .. FINISH: USB RESET 3872 // .. .. START: ENET RESET 3873 // .. .. .. START: ENET0 RESET 3874 // .. .. .. .. START: DIR MODE BANK 0 3875 // .. .. .. .. DIRECTION_0 = 0x800 3876 // .. .. .. .. ==> 0XE000A204[31:0] = 0x00000800U 3877 // .. .. .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00000800U 3878 // .. .. .. .. 3879 EMIT_MASKWRITE(0XE000A204, 0xFFFFFFFFU ,0x00000800U), 3880 // .. .. .. .. FINISH: DIR MODE BANK 0 3881 // .. .. .. .. START: DIR MODE BANK 1 3882 // .. .. .. .. FINISH: DIR MODE BANK 1 3883 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 3884 // .. .. .. .. MASK_0_LSW = 0xf7ff 3885 // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000F7FFU 3886 // .. .. .. .. ==> MASK : 0xFFFF0000U VAL : 0xF7FF0000U 3887 // .. .. .. .. DATA_0_LSW = 0x800 3888 // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000800U 3889 // .. .. .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000800U 3890 // .. .. .. .. 3891 EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xF7FF0800U), 3892 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 3893 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 3894 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 3895 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 3896 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 3897 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 3898 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 3899 // .. .. .. .. START: OUTPUT ENABLE BANK 0 3900 // .. .. .. .. OP_ENABLE_0 = 0x800 3901 // .. .. .. .. ==> 0XE000A208[31:0] = 0x00000800U 3902 // .. .. .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00000800U 3903 // .. .. .. .. 3904 EMIT_MASKWRITE(0XE000A208, 0xFFFFFFFFU ,0x00000800U), 3905 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0 3906 // .. .. .. .. START: OUTPUT ENABLE BANK 1 3907 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1 3908 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0] 3909 // .. .. .. .. MASK_0_LSW = 0xf7ff 3910 // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000F7FFU 3911 // .. .. .. .. ==> MASK : 0xFFFF0000U VAL : 0xF7FF0000U 3912 // .. .. .. .. DATA_0_LSW = 0x0 3913 // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000000U 3914 // .. .. .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000000U 3915 // .. .. .. .. 3916 EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xF7FF0000U), 3917 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0] 3918 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16] 3919 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16] 3920 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32] 3921 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32] 3922 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48] 3923 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48] 3924 // .. .. .. .. START: ADD 1 MS DELAY 3925 // .. .. .. .. 3926 EMIT_MASKDELAY(0XF8F00200, 1), 3927 // .. .. .. .. FINISH: ADD 1 MS DELAY 3928 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 3929 // .. .. .. .. MASK_0_LSW = 0xf7ff 3930 // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000F7FFU 3931 // .. .. .. .. ==> MASK : 0xFFFF0000U VAL : 0xF7FF0000U 3932 // .. .. .. .. DATA_0_LSW = 0x800 3933 // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000800U 3934 // .. .. .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000800U 3935 // .. .. .. .. 3936 EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xF7FF0800U), 3937 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 3938 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 3939 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 3940 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 3941 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 3942 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 3943 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 3944 // .. .. .. FINISH: ENET0 RESET 3945 // .. .. .. START: ENET1 RESET 3946 // .. .. .. .. START: DIR MODE BANK 0 3947 // .. .. .. .. FINISH: DIR MODE BANK 0 3948 // .. .. .. .. START: DIR MODE BANK 1 3949 // .. .. .. .. FINISH: DIR MODE BANK 1 3950 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 3951 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 3952 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 3953 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 3954 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 3955 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 3956 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 3957 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 3958 // .. .. .. .. START: OUTPUT ENABLE BANK 0 3959 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0 3960 // .. .. .. .. START: OUTPUT ENABLE BANK 1 3961 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1 3962 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0] 3963 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0] 3964 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16] 3965 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16] 3966 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32] 3967 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32] 3968 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48] 3969 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48] 3970 // .. .. .. .. START: ADD 1 MS DELAY 3971 // .. .. .. .. 3972 EMIT_MASKDELAY(0XF8F00200, 1), 3973 // .. .. .. .. FINISH: ADD 1 MS DELAY 3974 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 3975 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 3976 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 3977 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 3978 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 3979 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 3980 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 3981 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 3982 // .. .. .. FINISH: ENET1 RESET 3983 // .. .. FINISH: ENET RESET 3984 // .. .. START: I2C RESET 3985 // .. .. .. START: I2C0 RESET 3986 // .. .. .. .. START: DIR MODE GPIO BANK0 3987 // .. .. .. .. DIRECTION_0 = 0x2000 3988 // .. .. .. .. ==> 0XE000A204[31:0] = 0x00002000U 3989 // .. .. .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00002000U 3990 // .. .. .. .. 3991 EMIT_MASKWRITE(0XE000A204, 0xFFFFFFFFU ,0x00002000U), 3992 // .. .. .. .. FINISH: DIR MODE GPIO BANK0 3993 // .. .. .. .. START: DIR MODE GPIO BANK1 3994 // .. .. .. .. FINISH: DIR MODE GPIO BANK1 3995 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 3996 // .. .. .. .. MASK_0_LSW = 0xdfff 3997 // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000DFFFU 3998 // .. .. .. .. ==> MASK : 0xFFFF0000U VAL : 0xDFFF0000U 3999 // .. .. .. .. DATA_0_LSW = 0x2000 4000 // .. .. .. .. ==> 0XE000A000[15:0] = 0x00002000U 4001 // .. .. .. .. ==> MASK : 0x0000FFFFU VAL : 0x00002000U 4002 // .. .. .. .. 4003 EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xDFFF2000U), 4004 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 4005 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 4006 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 4007 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 4008 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 4009 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 4010 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 4011 // .. .. .. .. START: OUTPUT ENABLE 4012 // .. .. .. .. OP_ENABLE_0 = 0x2000 4013 // .. .. .. .. ==> 0XE000A208[31:0] = 0x00002000U 4014 // .. .. .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00002000U 4015 // .. .. .. .. 4016 EMIT_MASKWRITE(0XE000A208, 0xFFFFFFFFU ,0x00002000U), 4017 // .. .. .. .. FINISH: OUTPUT ENABLE 4018 // .. .. .. .. START: OUTPUT ENABLE 4019 // .. .. .. .. FINISH: OUTPUT ENABLE 4020 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0] 4021 // .. .. .. .. MASK_0_LSW = 0xdfff 4022 // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000DFFFU 4023 // .. .. .. .. ==> MASK : 0xFFFF0000U VAL : 0xDFFF0000U 4024 // .. .. .. .. DATA_0_LSW = 0x0 4025 // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000000U 4026 // .. .. .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000000U 4027 // .. .. .. .. 4028 EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xDFFF0000U), 4029 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0] 4030 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16] 4031 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16] 4032 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32] 4033 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32] 4034 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48] 4035 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48] 4036 // .. .. .. .. START: ADD 1 MS DELAY 4037 // .. .. .. .. 4038 EMIT_MASKDELAY(0XF8F00200, 1), 4039 // .. .. .. .. FINISH: ADD 1 MS DELAY 4040 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 4041 // .. .. .. .. MASK_0_LSW = 0xdfff 4042 // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000DFFFU 4043 // .. .. .. .. ==> MASK : 0xFFFF0000U VAL : 0xDFFF0000U 4044 // .. .. .. .. DATA_0_LSW = 0x2000 4045 // .. .. .. .. ==> 0XE000A000[15:0] = 0x00002000U 4046 // .. .. .. .. ==> MASK : 0x0000FFFFU VAL : 0x00002000U 4047 // .. .. .. .. 4048 EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xDFFF2000U), 4049 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 4050 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 4051 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 4052 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 4053 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 4054 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 4055 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 4056 // .. .. .. FINISH: I2C0 RESET 4057 // .. .. .. START: I2C1 RESET 4058 // .. .. .. .. START: DIR MODE GPIO BANK0 4059 // .. .. .. .. FINISH: DIR MODE GPIO BANK0 4060 // .. .. .. .. START: DIR MODE GPIO BANK1 4061 // .. .. .. .. FINISH: DIR MODE GPIO BANK1 4062 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 4063 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 4064 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 4065 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 4066 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 4067 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 4068 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 4069 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 4070 // .. .. .. .. START: OUTPUT ENABLE 4071 // .. .. .. .. FINISH: OUTPUT ENABLE 4072 // .. .. .. .. START: OUTPUT ENABLE 4073 // .. .. .. .. FINISH: OUTPUT ENABLE 4074 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0] 4075 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0] 4076 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16] 4077 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16] 4078 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32] 4079 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32] 4080 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48] 4081 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48] 4082 // .. .. .. .. START: ADD 1 MS DELAY 4083 // .. .. .. .. 4084 EMIT_MASKDELAY(0XF8F00200, 1), 4085 // .. .. .. .. FINISH: ADD 1 MS DELAY 4086 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 4087 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 4088 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 4089 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 4090 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 4091 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 4092 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 4093 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 4094 // .. .. .. FINISH: I2C1 RESET 4095 // .. .. FINISH: I2C RESET 4096 // .. .. START: NOR CHIP SELECT 4097 // .. .. .. START: DIR MODE BANK 0 4098 // .. .. .. FINISH: DIR MODE BANK 0 4099 // .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 4100 // .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 4101 // .. .. .. START: OUTPUT ENABLE BANK 0 4102 // .. .. .. FINISH: OUTPUT ENABLE BANK 0 4103 // .. .. FINISH: NOR CHIP SELECT 4104 // .. FINISH: SMC TIMING CALCULATION REGISTER UPDATE 4105 // FINISH: top 4106 // 4107 EMIT_EXIT(), 4108 4109 // 4110 }; 4111 4112 unsigned long ps7_post_config_3_0[] = { 4113 // START: top 4114 // .. START: SLCR SETTINGS 4115 // .. UNLOCK_KEY = 0XDF0D 4116 // .. ==> 0XF8000008[15:0] = 0x0000DF0DU 4117 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU 4118 // .. 4119 EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU), 4120 // .. FINISH: SLCR SETTINGS 4121 // .. START: ENABLING LEVEL SHIFTER 4122 // .. USER_LVL_INP_EN_0 = 1 4123 // .. ==> 0XF8000900[3:3] = 0x00000001U 4124 // .. ==> MASK : 0x00000008U VAL : 0x00000008U 4125 // .. USER_LVL_OUT_EN_0 = 1 4126 // .. ==> 0XF8000900[2:2] = 0x00000001U 4127 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 4128 // .. USER_LVL_INP_EN_1 = 1 4129 // .. ==> 0XF8000900[1:1] = 0x00000001U 4130 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 4131 // .. USER_LVL_OUT_EN_1 = 1 4132 // .. ==> 0XF8000900[0:0] = 0x00000001U 4133 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 4134 // .. 4135 EMIT_MASKWRITE(0XF8000900, 0x0000000FU ,0x0000000FU), 4136 // .. FINISH: ENABLING LEVEL SHIFTER 4137 // .. START: FPGA RESETS TO 0 4138 // .. reserved_3 = 0 4139 // .. ==> 0XF8000240[31:25] = 0x00000000U 4140 // .. ==> MASK : 0xFE000000U VAL : 0x00000000U 4141 // .. reserved_FPGA_ACP_RST = 0 4142 // .. ==> 0XF8000240[24:24] = 0x00000000U 4143 // .. ==> MASK : 0x01000000U VAL : 0x00000000U 4144 // .. reserved_FPGA_AXDS3_RST = 0 4145 // .. ==> 0XF8000240[23:23] = 0x00000000U 4146 // .. ==> MASK : 0x00800000U VAL : 0x00000000U 4147 // .. reserved_FPGA_AXDS2_RST = 0 4148 // .. ==> 0XF8000240[22:22] = 0x00000000U 4149 // .. ==> MASK : 0x00400000U VAL : 0x00000000U 4150 // .. reserved_FPGA_AXDS1_RST = 0 4151 // .. ==> 0XF8000240[21:21] = 0x00000000U 4152 // .. ==> MASK : 0x00200000U VAL : 0x00000000U 4153 // .. reserved_FPGA_AXDS0_RST = 0 4154 // .. ==> 0XF8000240[20:20] = 0x00000000U 4155 // .. ==> MASK : 0x00100000U VAL : 0x00000000U 4156 // .. reserved_2 = 0 4157 // .. ==> 0XF8000240[19:18] = 0x00000000U 4158 // .. ==> MASK : 0x000C0000U VAL : 0x00000000U 4159 // .. reserved_FSSW1_FPGA_RST = 0 4160 // .. ==> 0XF8000240[17:17] = 0x00000000U 4161 // .. ==> MASK : 0x00020000U VAL : 0x00000000U 4162 // .. reserved_FSSW0_FPGA_RST = 0 4163 // .. ==> 0XF8000240[16:16] = 0x00000000U 4164 // .. ==> MASK : 0x00010000U VAL : 0x00000000U 4165 // .. reserved_1 = 0 4166 // .. ==> 0XF8000240[15:14] = 0x00000000U 4167 // .. ==> MASK : 0x0000C000U VAL : 0x00000000U 4168 // .. reserved_FPGA_FMSW1_RST = 0 4169 // .. ==> 0XF8000240[13:13] = 0x00000000U 4170 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 4171 // .. reserved_FPGA_FMSW0_RST = 0 4172 // .. ==> 0XF8000240[12:12] = 0x00000000U 4173 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 4174 // .. reserved_FPGA_DMA3_RST = 0 4175 // .. ==> 0XF8000240[11:11] = 0x00000000U 4176 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 4177 // .. reserved_FPGA_DMA2_RST = 0 4178 // .. ==> 0XF8000240[10:10] = 0x00000000U 4179 // .. ==> MASK : 0x00000400U VAL : 0x00000000U 4180 // .. reserved_FPGA_DMA1_RST = 0 4181 // .. ==> 0XF8000240[9:9] = 0x00000000U 4182 // .. ==> MASK : 0x00000200U VAL : 0x00000000U 4183 // .. reserved_FPGA_DMA0_RST = 0 4184 // .. ==> 0XF8000240[8:8] = 0x00000000U 4185 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 4186 // .. reserved = 0 4187 // .. ==> 0XF8000240[7:4] = 0x00000000U 4188 // .. ==> MASK : 0x000000F0U VAL : 0x00000000U 4189 // .. FPGA3_OUT_RST = 0 4190 // .. ==> 0XF8000240[3:3] = 0x00000000U 4191 // .. ==> MASK : 0x00000008U VAL : 0x00000000U 4192 // .. FPGA2_OUT_RST = 0 4193 // .. ==> 0XF8000240[2:2] = 0x00000000U 4194 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 4195 // .. FPGA1_OUT_RST = 0 4196 // .. ==> 0XF8000240[1:1] = 0x00000000U 4197 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 4198 // .. FPGA0_OUT_RST = 0 4199 // .. ==> 0XF8000240[0:0] = 0x00000000U 4200 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 4201 // .. 4202 EMIT_MASKWRITE(0XF8000240, 0xFFFFFFFFU ,0x00000000U), 4203 // .. FINISH: FPGA RESETS TO 0 4204 // .. START: AFI REGISTERS 4205 // .. .. START: AFI0 REGISTERS 4206 // .. .. FINISH: AFI0 REGISTERS 4207 // .. .. START: AFI1 REGISTERS 4208 // .. .. FINISH: AFI1 REGISTERS 4209 // .. .. START: AFI2 REGISTERS 4210 // .. .. FINISH: AFI2 REGISTERS 4211 // .. .. START: AFI3 REGISTERS 4212 // .. .. FINISH: AFI3 REGISTERS 4213 // .. FINISH: AFI REGISTERS 4214 // .. START: LOCK IT BACK 4215 // .. LOCK_KEY = 0X767B 4216 // .. ==> 0XF8000004[15:0] = 0x0000767BU 4217 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU 4218 // .. 4219 EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU), 4220 // .. FINISH: LOCK IT BACK 4221 // FINISH: top 4222 // 4223 EMIT_EXIT(), 4224 4225 // 4226 }; 4227 4228 4229 unsigned long ps7_pll_init_data_2_0[] = { 4230 // START: top 4231 // .. START: SLCR SETTINGS 4232 // .. UNLOCK_KEY = 0XDF0D 4233 // .. ==> 0XF8000008[15:0] = 0x0000DF0DU 4234 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU 4235 // .. 4236 EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU), 4237 // .. FINISH: SLCR SETTINGS 4238 // .. START: PLL SLCR REGISTERS 4239 // .. .. START: ARM PLL INIT 4240 // .. .. PLL_RES = 0x2 4241 // .. .. ==> 0XF8000110[7:4] = 0x00000002U 4242 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000020U 4243 // .. .. PLL_CP = 0x2 4244 // .. .. ==> 0XF8000110[11:8] = 0x00000002U 4245 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U 4246 // .. .. LOCK_CNT = 0xfa 4247 // .. .. ==> 0XF8000110[21:12] = 0x000000FAU 4248 // .. .. ==> MASK : 0x003FF000U VAL : 0x000FA000U 4249 // .. .. 4250 EMIT_MASKWRITE(0XF8000110, 0x003FFFF0U ,0x000FA220U), 4251 // .. .. .. START: UPDATE FB_DIV 4252 // .. .. .. PLL_FDIV = 0x28 4253 // .. .. .. ==> 0XF8000100[18:12] = 0x00000028U 4254 // .. .. .. ==> MASK : 0x0007F000U VAL : 0x00028000U 4255 // .. .. .. 4256 EMIT_MASKWRITE(0XF8000100, 0x0007F000U ,0x00028000U), 4257 // .. .. .. FINISH: UPDATE FB_DIV 4258 // .. .. .. START: BY PASS PLL 4259 // .. .. .. PLL_BYPASS_FORCE = 1 4260 // .. .. .. ==> 0XF8000100[4:4] = 0x00000001U 4261 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000010U 4262 // .. .. .. 4263 EMIT_MASKWRITE(0XF8000100, 0x00000010U ,0x00000010U), 4264 // .. .. .. FINISH: BY PASS PLL 4265 // .. .. .. START: ASSERT RESET 4266 // .. .. .. PLL_RESET = 1 4267 // .. .. .. ==> 0XF8000100[0:0] = 0x00000001U 4268 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 4269 // .. .. .. 4270 EMIT_MASKWRITE(0XF8000100, 0x00000001U ,0x00000001U), 4271 // .. .. .. FINISH: ASSERT RESET 4272 // .. .. .. START: DEASSERT RESET 4273 // .. .. .. PLL_RESET = 0 4274 // .. .. .. ==> 0XF8000100[0:0] = 0x00000000U 4275 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 4276 // .. .. .. 4277 EMIT_MASKWRITE(0XF8000100, 0x00000001U ,0x00000000U), 4278 // .. .. .. FINISH: DEASSERT RESET 4279 // .. .. .. START: CHECK PLL STATUS 4280 // .. .. .. ARM_PLL_LOCK = 1 4281 // .. .. .. ==> 0XF800010C[0:0] = 0x00000001U 4282 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 4283 // .. .. .. 4284 EMIT_MASKPOLL(0XF800010C, 0x00000001U), 4285 // .. .. .. FINISH: CHECK PLL STATUS 4286 // .. .. .. START: REMOVE PLL BY PASS 4287 // .. .. .. PLL_BYPASS_FORCE = 0 4288 // .. .. .. ==> 0XF8000100[4:4] = 0x00000000U 4289 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000000U 4290 // .. .. .. 4291 EMIT_MASKWRITE(0XF8000100, 0x00000010U ,0x00000000U), 4292 // .. .. .. FINISH: REMOVE PLL BY PASS 4293 // .. .. .. SRCSEL = 0x0 4294 // .. .. .. ==> 0XF8000120[5:4] = 0x00000000U 4295 // .. .. .. ==> MASK : 0x00000030U VAL : 0x00000000U 4296 // .. .. .. DIVISOR = 0x2 4297 // .. .. .. ==> 0XF8000120[13:8] = 0x00000002U 4298 // .. .. .. ==> MASK : 0x00003F00U VAL : 0x00000200U 4299 // .. .. .. CPU_6OR4XCLKACT = 0x1 4300 // .. .. .. ==> 0XF8000120[24:24] = 0x00000001U 4301 // .. .. .. ==> MASK : 0x01000000U VAL : 0x01000000U 4302 // .. .. .. CPU_3OR2XCLKACT = 0x1 4303 // .. .. .. ==> 0XF8000120[25:25] = 0x00000001U 4304 // .. .. .. ==> MASK : 0x02000000U VAL : 0x02000000U 4305 // .. .. .. CPU_2XCLKACT = 0x1 4306 // .. .. .. ==> 0XF8000120[26:26] = 0x00000001U 4307 // .. .. .. ==> MASK : 0x04000000U VAL : 0x04000000U 4308 // .. .. .. CPU_1XCLKACT = 0x1 4309 // .. .. .. ==> 0XF8000120[27:27] = 0x00000001U 4310 // .. .. .. ==> MASK : 0x08000000U VAL : 0x08000000U 4311 // .. .. .. CPU_PERI_CLKACT = 0x1 4312 // .. .. .. ==> 0XF8000120[28:28] = 0x00000001U 4313 // .. .. .. ==> MASK : 0x10000000U VAL : 0x10000000U 4314 // .. .. .. 4315 EMIT_MASKWRITE(0XF8000120, 0x1F003F30U ,0x1F000200U), 4316 // .. .. FINISH: ARM PLL INIT 4317 // .. .. START: DDR PLL INIT 4318 // .. .. PLL_RES = 0x2 4319 // .. .. ==> 0XF8000114[7:4] = 0x00000002U 4320 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000020U 4321 // .. .. PLL_CP = 0x2 4322 // .. .. ==> 0XF8000114[11:8] = 0x00000002U 4323 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U 4324 // .. .. LOCK_CNT = 0x12c 4325 // .. .. ==> 0XF8000114[21:12] = 0x0000012CU 4326 // .. .. ==> MASK : 0x003FF000U VAL : 0x0012C000U 4327 // .. .. 4328 EMIT_MASKWRITE(0XF8000114, 0x003FFFF0U ,0x0012C220U), 4329 // .. .. .. START: UPDATE FB_DIV 4330 // .. .. .. PLL_FDIV = 0x20 4331 // .. .. .. ==> 0XF8000104[18:12] = 0x00000020U 4332 // .. .. .. ==> MASK : 0x0007F000U VAL : 0x00020000U 4333 // .. .. .. 4334 EMIT_MASKWRITE(0XF8000104, 0x0007F000U ,0x00020000U), 4335 // .. .. .. FINISH: UPDATE FB_DIV 4336 // .. .. .. START: BY PASS PLL 4337 // .. .. .. PLL_BYPASS_FORCE = 1 4338 // .. .. .. ==> 0XF8000104[4:4] = 0x00000001U 4339 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000010U 4340 // .. .. .. 4341 EMIT_MASKWRITE(0XF8000104, 0x00000010U ,0x00000010U), 4342 // .. .. .. FINISH: BY PASS PLL 4343 // .. .. .. START: ASSERT RESET 4344 // .. .. .. PLL_RESET = 1 4345 // .. .. .. ==> 0XF8000104[0:0] = 0x00000001U 4346 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 4347 // .. .. .. 4348 EMIT_MASKWRITE(0XF8000104, 0x00000001U ,0x00000001U), 4349 // .. .. .. FINISH: ASSERT RESET 4350 // .. .. .. START: DEASSERT RESET 4351 // .. .. .. PLL_RESET = 0 4352 // .. .. .. ==> 0XF8000104[0:0] = 0x00000000U 4353 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 4354 // .. .. .. 4355 EMIT_MASKWRITE(0XF8000104, 0x00000001U ,0x00000000U), 4356 // .. .. .. FINISH: DEASSERT RESET 4357 // .. .. .. START: CHECK PLL STATUS 4358 // .. .. .. DDR_PLL_LOCK = 1 4359 // .. .. .. ==> 0XF800010C[1:1] = 0x00000001U 4360 // .. .. .. ==> MASK : 0x00000002U VAL : 0x00000002U 4361 // .. .. .. 4362 EMIT_MASKPOLL(0XF800010C, 0x00000002U), 4363 // .. .. .. FINISH: CHECK PLL STATUS 4364 // .. .. .. START: REMOVE PLL BY PASS 4365 // .. .. .. PLL_BYPASS_FORCE = 0 4366 // .. .. .. ==> 0XF8000104[4:4] = 0x00000000U 4367 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000000U 4368 // .. .. .. 4369 EMIT_MASKWRITE(0XF8000104, 0x00000010U ,0x00000000U), 4370 // .. .. .. FINISH: REMOVE PLL BY PASS 4371 // .. .. .. DDR_3XCLKACT = 0x1 4372 // .. .. .. ==> 0XF8000124[0:0] = 0x00000001U 4373 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 4374 // .. .. .. DDR_2XCLKACT = 0x1 4375 // .. .. .. ==> 0XF8000124[1:1] = 0x00000001U 4376 // .. .. .. ==> MASK : 0x00000002U VAL : 0x00000002U 4377 // .. .. .. DDR_3XCLK_DIVISOR = 0x2 4378 // .. .. .. ==> 0XF8000124[25:20] = 0x00000002U 4379 // .. .. .. ==> MASK : 0x03F00000U VAL : 0x00200000U 4380 // .. .. .. DDR_2XCLK_DIVISOR = 0x3 4381 // .. .. .. ==> 0XF8000124[31:26] = 0x00000003U 4382 // .. .. .. ==> MASK : 0xFC000000U VAL : 0x0C000000U 4383 // .. .. .. 4384 EMIT_MASKWRITE(0XF8000124, 0xFFF00003U ,0x0C200003U), 4385 // .. .. FINISH: DDR PLL INIT 4386 // .. .. START: IO PLL INIT 4387 // .. .. PLL_RES = 0xc 4388 // .. .. ==> 0XF8000118[7:4] = 0x0000000CU 4389 // .. .. ==> MASK : 0x000000F0U VAL : 0x000000C0U 4390 // .. .. PLL_CP = 0x2 4391 // .. .. ==> 0XF8000118[11:8] = 0x00000002U 4392 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U 4393 // .. .. LOCK_CNT = 0x145 4394 // .. .. ==> 0XF8000118[21:12] = 0x00000145U 4395 // .. .. ==> MASK : 0x003FF000U VAL : 0x00145000U 4396 // .. .. 4397 EMIT_MASKWRITE(0XF8000118, 0x003FFFF0U ,0x001452C0U), 4398 // .. .. .. START: UPDATE FB_DIV 4399 // .. .. .. PLL_FDIV = 0x1e 4400 // .. .. .. ==> 0XF8000108[18:12] = 0x0000001EU 4401 // .. .. .. ==> MASK : 0x0007F000U VAL : 0x0001E000U 4402 // .. .. .. 4403 EMIT_MASKWRITE(0XF8000108, 0x0007F000U ,0x0001E000U), 4404 // .. .. .. FINISH: UPDATE FB_DIV 4405 // .. .. .. START: BY PASS PLL 4406 // .. .. .. PLL_BYPASS_FORCE = 1 4407 // .. .. .. ==> 0XF8000108[4:4] = 0x00000001U 4408 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000010U 4409 // .. .. .. 4410 EMIT_MASKWRITE(0XF8000108, 0x00000010U ,0x00000010U), 4411 // .. .. .. FINISH: BY PASS PLL 4412 // .. .. .. START: ASSERT RESET 4413 // .. .. .. PLL_RESET = 1 4414 // .. .. .. ==> 0XF8000108[0:0] = 0x00000001U 4415 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 4416 // .. .. .. 4417 EMIT_MASKWRITE(0XF8000108, 0x00000001U ,0x00000001U), 4418 // .. .. .. FINISH: ASSERT RESET 4419 // .. .. .. START: DEASSERT RESET 4420 // .. .. .. PLL_RESET = 0 4421 // .. .. .. ==> 0XF8000108[0:0] = 0x00000000U 4422 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 4423 // .. .. .. 4424 EMIT_MASKWRITE(0XF8000108, 0x00000001U ,0x00000000U), 4425 // .. .. .. FINISH: DEASSERT RESET 4426 // .. .. .. START: CHECK PLL STATUS 4427 // .. .. .. IO_PLL_LOCK = 1 4428 // .. .. .. ==> 0XF800010C[2:2] = 0x00000001U 4429 // .. .. .. ==> MASK : 0x00000004U VAL : 0x00000004U 4430 // .. .. .. 4431 EMIT_MASKPOLL(0XF800010C, 0x00000004U), 4432 // .. .. .. FINISH: CHECK PLL STATUS 4433 // .. .. .. START: REMOVE PLL BY PASS 4434 // .. .. .. PLL_BYPASS_FORCE = 0 4435 // .. .. .. ==> 0XF8000108[4:4] = 0x00000000U 4436 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000000U 4437 // .. .. .. 4438 EMIT_MASKWRITE(0XF8000108, 0x00000010U ,0x00000000U), 4439 // .. .. .. FINISH: REMOVE PLL BY PASS 4440 // .. .. FINISH: IO PLL INIT 4441 // .. FINISH: PLL SLCR REGISTERS 4442 // .. START: LOCK IT BACK 4443 // .. LOCK_KEY = 0X767B 4444 // .. ==> 0XF8000004[15:0] = 0x0000767BU 4445 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU 4446 // .. 4447 EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU), 4448 // .. FINISH: LOCK IT BACK 4449 // FINISH: top 4450 // 4451 EMIT_EXIT(), 4452 4453 // 4454 }; 4455 4456 unsigned long ps7_clock_init_data_2_0[] = { 4457 // START: top 4458 // .. START: SLCR SETTINGS 4459 // .. UNLOCK_KEY = 0XDF0D 4460 // .. ==> 0XF8000008[15:0] = 0x0000DF0DU 4461 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU 4462 // .. 4463 EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU), 4464 // .. FINISH: SLCR SETTINGS 4465 // .. START: CLOCK CONTROL SLCR REGISTERS 4466 // .. CLKACT = 0x1 4467 // .. ==> 0XF8000128[0:0] = 0x00000001U 4468 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 4469 // .. DIVISOR0 = 0x23 4470 // .. ==> 0XF8000128[13:8] = 0x00000023U 4471 // .. ==> MASK : 0x00003F00U VAL : 0x00002300U 4472 // .. DIVISOR1 = 0x3 4473 // .. ==> 0XF8000128[25:20] = 0x00000003U 4474 // .. ==> MASK : 0x03F00000U VAL : 0x00300000U 4475 // .. 4476 EMIT_MASKWRITE(0XF8000128, 0x03F03F01U ,0x00302301U), 4477 // .. CLKACT = 0x1 4478 // .. ==> 0XF8000138[0:0] = 0x00000001U 4479 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 4480 // .. SRCSEL = 0x0 4481 // .. ==> 0XF8000138[4:4] = 0x00000000U 4482 // .. ==> MASK : 0x00000010U VAL : 0x00000000U 4483 // .. 4484 EMIT_MASKWRITE(0XF8000138, 0x00000011U ,0x00000001U), 4485 // .. CLKACT = 0x1 4486 // .. ==> 0XF8000140[0:0] = 0x00000001U 4487 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 4488 // .. SRCSEL = 0x0 4489 // .. ==> 0XF8000140[6:4] = 0x00000000U 4490 // .. ==> MASK : 0x00000070U VAL : 0x00000000U 4491 // .. DIVISOR = 0x8 4492 // .. ==> 0XF8000140[13:8] = 0x00000008U 4493 // .. ==> MASK : 0x00003F00U VAL : 0x00000800U 4494 // .. DIVISOR1 = 0x5 4495 // .. ==> 0XF8000140[25:20] = 0x00000005U 4496 // .. ==> MASK : 0x03F00000U VAL : 0x00500000U 4497 // .. 4498 EMIT_MASKWRITE(0XF8000140, 0x03F03F71U ,0x00500801U), 4499 // .. CLKACT = 0x1 4500 // .. ==> 0XF800014C[0:0] = 0x00000001U 4501 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 4502 // .. SRCSEL = 0x0 4503 // .. ==> 0XF800014C[5:4] = 0x00000000U 4504 // .. ==> MASK : 0x00000030U VAL : 0x00000000U 4505 // .. DIVISOR = 0x5 4506 // .. ==> 0XF800014C[13:8] = 0x00000005U 4507 // .. ==> MASK : 0x00003F00U VAL : 0x00000500U 4508 // .. 4509 EMIT_MASKWRITE(0XF800014C, 0x00003F31U ,0x00000501U), 4510 // .. CLKACT0 = 0x1 4511 // .. ==> 0XF8000150[0:0] = 0x00000001U 4512 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 4513 // .. CLKACT1 = 0x0 4514 // .. ==> 0XF8000150[1:1] = 0x00000000U 4515 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 4516 // .. SRCSEL = 0x0 4517 // .. ==> 0XF8000150[5:4] = 0x00000000U 4518 // .. ==> MASK : 0x00000030U VAL : 0x00000000U 4519 // .. DIVISOR = 0x14 4520 // .. ==> 0XF8000150[13:8] = 0x00000014U 4521 // .. ==> MASK : 0x00003F00U VAL : 0x00001400U 4522 // .. 4523 EMIT_MASKWRITE(0XF8000150, 0x00003F33U ,0x00001401U), 4524 // .. CLKACT0 = 0x0 4525 // .. ==> 0XF8000154[0:0] = 0x00000000U 4526 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 4527 // .. CLKACT1 = 0x1 4528 // .. ==> 0XF8000154[1:1] = 0x00000001U 4529 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 4530 // .. SRCSEL = 0x0 4531 // .. ==> 0XF8000154[5:4] = 0x00000000U 4532 // .. ==> MASK : 0x00000030U VAL : 0x00000000U 4533 // .. DIVISOR = 0x14 4534 // .. ==> 0XF8000154[13:8] = 0x00000014U 4535 // .. ==> MASK : 0x00003F00U VAL : 0x00001400U 4536 // .. 4537 EMIT_MASKWRITE(0XF8000154, 0x00003F33U ,0x00001402U), 4538 // .. CLKACT0 = 0x1 4539 // .. ==> 0XF800015C[0:0] = 0x00000001U 4540 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 4541 // .. CLKACT1 = 0x0 4542 // .. ==> 0XF800015C[1:1] = 0x00000000U 4543 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 4544 // .. SRCSEL = 0x0 4545 // .. ==> 0XF800015C[5:4] = 0x00000000U 4546 // .. ==> MASK : 0x00000030U VAL : 0x00000000U 4547 // .. DIVISOR0 = 0xe 4548 // .. ==> 0XF800015C[13:8] = 0x0000000EU 4549 // .. ==> MASK : 0x00003F00U VAL : 0x00000E00U 4550 // .. DIVISOR1 = 0x3 4551 // .. ==> 0XF800015C[25:20] = 0x00000003U 4552 // .. ==> MASK : 0x03F00000U VAL : 0x00300000U 4553 // .. 4554 EMIT_MASKWRITE(0XF800015C, 0x03F03F33U ,0x00300E01U), 4555 // .. CAN0_MUX = 0x0 4556 // .. ==> 0XF8000160[5:0] = 0x00000000U 4557 // .. ==> MASK : 0x0000003FU VAL : 0x00000000U 4558 // .. CAN0_REF_SEL = 0x0 4559 // .. ==> 0XF8000160[6:6] = 0x00000000U 4560 // .. ==> MASK : 0x00000040U VAL : 0x00000000U 4561 // .. CAN1_MUX = 0x0 4562 // .. ==> 0XF8000160[21:16] = 0x00000000U 4563 // .. ==> MASK : 0x003F0000U VAL : 0x00000000U 4564 // .. CAN1_REF_SEL = 0x0 4565 // .. ==> 0XF8000160[22:22] = 0x00000000U 4566 // .. ==> MASK : 0x00400000U VAL : 0x00000000U 4567 // .. 4568 EMIT_MASKWRITE(0XF8000160, 0x007F007FU ,0x00000000U), 4569 // .. CLKACT = 0x1 4570 // .. ==> 0XF8000168[0:0] = 0x00000001U 4571 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 4572 // .. SRCSEL = 0x0 4573 // .. ==> 0XF8000168[5:4] = 0x00000000U 4574 // .. ==> MASK : 0x00000030U VAL : 0x00000000U 4575 // .. DIVISOR = 0x5 4576 // .. ==> 0XF8000168[13:8] = 0x00000005U 4577 // .. ==> MASK : 0x00003F00U VAL : 0x00000500U 4578 // .. 4579 EMIT_MASKWRITE(0XF8000168, 0x00003F31U ,0x00000501U), 4580 // .. SRCSEL = 0x0 4581 // .. ==> 0XF8000170[5:4] = 0x00000000U 4582 // .. ==> MASK : 0x00000030U VAL : 0x00000000U 4583 // .. DIVISOR0 = 0x14 4584 // .. ==> 0XF8000170[13:8] = 0x00000014U 4585 // .. ==> MASK : 0x00003F00U VAL : 0x00001400U 4586 // .. DIVISOR1 = 0x1 4587 // .. ==> 0XF8000170[25:20] = 0x00000001U 4588 // .. ==> MASK : 0x03F00000U VAL : 0x00100000U 4589 // .. 4590 EMIT_MASKWRITE(0XF8000170, 0x03F03F30U ,0x00101400U), 4591 // .. SRCSEL = 0x0 4592 // .. ==> 0XF8000180[5:4] = 0x00000000U 4593 // .. ==> MASK : 0x00000030U VAL : 0x00000000U 4594 // .. DIVISOR0 = 0x14 4595 // .. ==> 0XF8000180[13:8] = 0x00000014U 4596 // .. ==> MASK : 0x00003F00U VAL : 0x00001400U 4597 // .. DIVISOR1 = 0x1 4598 // .. ==> 0XF8000180[25:20] = 0x00000001U 4599 // .. ==> MASK : 0x03F00000U VAL : 0x00100000U 4600 // .. 4601 EMIT_MASKWRITE(0XF8000180, 0x03F03F30U ,0x00101400U), 4602 // .. SRCSEL = 0x0 4603 // .. ==> 0XF8000190[5:4] = 0x00000000U 4604 // .. ==> MASK : 0x00000030U VAL : 0x00000000U 4605 // .. DIVISOR0 = 0x14 4606 // .. ==> 0XF8000190[13:8] = 0x00000014U 4607 // .. ==> MASK : 0x00003F00U VAL : 0x00001400U 4608 // .. DIVISOR1 = 0x1 4609 // .. ==> 0XF8000190[25:20] = 0x00000001U 4610 // .. ==> MASK : 0x03F00000U VAL : 0x00100000U 4611 // .. 4612 EMIT_MASKWRITE(0XF8000190, 0x03F03F30U ,0x00101400U), 4613 // .. SRCSEL = 0x0 4614 // .. ==> 0XF80001A0[5:4] = 0x00000000U 4615 // .. ==> MASK : 0x00000030U VAL : 0x00000000U 4616 // .. DIVISOR0 = 0x14 4617 // .. ==> 0XF80001A0[13:8] = 0x00000014U 4618 // .. ==> MASK : 0x00003F00U VAL : 0x00001400U 4619 // .. DIVISOR1 = 0x1 4620 // .. ==> 0XF80001A0[25:20] = 0x00000001U 4621 // .. ==> MASK : 0x03F00000U VAL : 0x00100000U 4622 // .. 4623 EMIT_MASKWRITE(0XF80001A0, 0x03F03F30U ,0x00101400U), 4624 // .. CLK_621_TRUE = 0x1 4625 // .. ==> 0XF80001C4[0:0] = 0x00000001U 4626 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 4627 // .. 4628 EMIT_MASKWRITE(0XF80001C4, 0x00000001U ,0x00000001U), 4629 // .. DMA_CPU_2XCLKACT = 0x1 4630 // .. ==> 0XF800012C[0:0] = 0x00000001U 4631 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 4632 // .. USB0_CPU_1XCLKACT = 0x1 4633 // .. ==> 0XF800012C[2:2] = 0x00000001U 4634 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 4635 // .. USB1_CPU_1XCLKACT = 0x1 4636 // .. ==> 0XF800012C[3:3] = 0x00000001U 4637 // .. ==> MASK : 0x00000008U VAL : 0x00000008U 4638 // .. GEM0_CPU_1XCLKACT = 0x1 4639 // .. ==> 0XF800012C[6:6] = 0x00000001U 4640 // .. ==> MASK : 0x00000040U VAL : 0x00000040U 4641 // .. GEM1_CPU_1XCLKACT = 0x0 4642 // .. ==> 0XF800012C[7:7] = 0x00000000U 4643 // .. ==> MASK : 0x00000080U VAL : 0x00000000U 4644 // .. SDI0_CPU_1XCLKACT = 0x1 4645 // .. ==> 0XF800012C[10:10] = 0x00000001U 4646 // .. ==> MASK : 0x00000400U VAL : 0x00000400U 4647 // .. SDI1_CPU_1XCLKACT = 0x0 4648 // .. ==> 0XF800012C[11:11] = 0x00000000U 4649 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 4650 // .. SPI0_CPU_1XCLKACT = 0x0 4651 // .. ==> 0XF800012C[14:14] = 0x00000000U 4652 // .. ==> MASK : 0x00004000U VAL : 0x00000000U 4653 // .. SPI1_CPU_1XCLKACT = 0x0 4654 // .. ==> 0XF800012C[15:15] = 0x00000000U 4655 // .. ==> MASK : 0x00008000U VAL : 0x00000000U 4656 // .. CAN0_CPU_1XCLKACT = 0x1 4657 // .. ==> 0XF800012C[16:16] = 0x00000001U 4658 // .. ==> MASK : 0x00010000U VAL : 0x00010000U 4659 // .. CAN1_CPU_1XCLKACT = 0x0 4660 // .. ==> 0XF800012C[17:17] = 0x00000000U 4661 // .. ==> MASK : 0x00020000U VAL : 0x00000000U 4662 // .. I2C0_CPU_1XCLKACT = 0x1 4663 // .. ==> 0XF800012C[18:18] = 0x00000001U 4664 // .. ==> MASK : 0x00040000U VAL : 0x00040000U 4665 // .. I2C1_CPU_1XCLKACT = 0x1 4666 // .. ==> 0XF800012C[19:19] = 0x00000001U 4667 // .. ==> MASK : 0x00080000U VAL : 0x00080000U 4668 // .. UART0_CPU_1XCLKACT = 0x0 4669 // .. ==> 0XF800012C[20:20] = 0x00000000U 4670 // .. ==> MASK : 0x00100000U VAL : 0x00000000U 4671 // .. UART1_CPU_1XCLKACT = 0x1 4672 // .. ==> 0XF800012C[21:21] = 0x00000001U 4673 // .. ==> MASK : 0x00200000U VAL : 0x00200000U 4674 // .. GPIO_CPU_1XCLKACT = 0x1 4675 // .. ==> 0XF800012C[22:22] = 0x00000001U 4676 // .. ==> MASK : 0x00400000U VAL : 0x00400000U 4677 // .. LQSPI_CPU_1XCLKACT = 0x1 4678 // .. ==> 0XF800012C[23:23] = 0x00000001U 4679 // .. ==> MASK : 0x00800000U VAL : 0x00800000U 4680 // .. SMC_CPU_1XCLKACT = 0x1 4681 // .. ==> 0XF800012C[24:24] = 0x00000001U 4682 // .. ==> MASK : 0x01000000U VAL : 0x01000000U 4683 // .. 4684 EMIT_MASKWRITE(0XF800012C, 0x01FFCCCDU ,0x01ED044DU), 4685 // .. FINISH: CLOCK CONTROL SLCR REGISTERS 4686 // .. START: THIS SHOULD BE BLANK 4687 // .. FINISH: THIS SHOULD BE BLANK 4688 // .. START: LOCK IT BACK 4689 // .. LOCK_KEY = 0X767B 4690 // .. ==> 0XF8000004[15:0] = 0x0000767BU 4691 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU 4692 // .. 4693 EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU), 4694 // .. FINISH: LOCK IT BACK 4695 // FINISH: top 4696 // 4697 EMIT_EXIT(), 4698 4699 // 4700 }; 4701 4702 unsigned long ps7_ddr_init_data_2_0[] = { 4703 // START: top 4704 // .. START: DDR INITIALIZATION 4705 // .. .. START: LOCK DDR 4706 // .. .. reg_ddrc_soft_rstb = 0 4707 // .. .. ==> 0XF8006000[0:0] = 0x00000000U 4708 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 4709 // .. .. reg_ddrc_powerdown_en = 0x0 4710 // .. .. ==> 0XF8006000[1:1] = 0x00000000U 4711 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 4712 // .. .. reg_ddrc_data_bus_width = 0x0 4713 // .. .. ==> 0XF8006000[3:2] = 0x00000000U 4714 // .. .. ==> MASK : 0x0000000CU VAL : 0x00000000U 4715 // .. .. reg_ddrc_burst8_refresh = 0x0 4716 // .. .. ==> 0XF8006000[6:4] = 0x00000000U 4717 // .. .. ==> MASK : 0x00000070U VAL : 0x00000000U 4718 // .. .. reg_ddrc_rdwr_idle_gap = 0x1 4719 // .. .. ==> 0XF8006000[13:7] = 0x00000001U 4720 // .. .. ==> MASK : 0x00003F80U VAL : 0x00000080U 4721 // .. .. reg_ddrc_dis_rd_bypass = 0x0 4722 // .. .. ==> 0XF8006000[14:14] = 0x00000000U 4723 // .. .. ==> MASK : 0x00004000U VAL : 0x00000000U 4724 // .. .. reg_ddrc_dis_act_bypass = 0x0 4725 // .. .. ==> 0XF8006000[15:15] = 0x00000000U 4726 // .. .. ==> MASK : 0x00008000U VAL : 0x00000000U 4727 // .. .. reg_ddrc_dis_auto_refresh = 0x0 4728 // .. .. ==> 0XF8006000[16:16] = 0x00000000U 4729 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 4730 // .. .. 4731 EMIT_MASKWRITE(0XF8006000, 0x0001FFFFU ,0x00000080U), 4732 // .. .. FINISH: LOCK DDR 4733 // .. .. reg_ddrc_t_rfc_nom_x32 = 0x81 4734 // .. .. ==> 0XF8006004[11:0] = 0x00000081U 4735 // .. .. ==> MASK : 0x00000FFFU VAL : 0x00000081U 4736 // .. .. reg_ddrc_active_ranks = 0x1 4737 // .. .. ==> 0XF8006004[13:12] = 0x00000001U 4738 // .. .. ==> MASK : 0x00003000U VAL : 0x00001000U 4739 // .. .. reg_ddrc_addrmap_cs_bit0 = 0x0 4740 // .. .. ==> 0XF8006004[18:14] = 0x00000000U 4741 // .. .. ==> MASK : 0x0007C000U VAL : 0x00000000U 4742 // .. .. reg_ddrc_wr_odt_block = 0x1 4743 // .. .. ==> 0XF8006004[20:19] = 0x00000001U 4744 // .. .. ==> MASK : 0x00180000U VAL : 0x00080000U 4745 // .. .. reg_ddrc_diff_rank_rd_2cycle_gap = 0x0 4746 // .. .. ==> 0XF8006004[21:21] = 0x00000000U 4747 // .. .. ==> MASK : 0x00200000U VAL : 0x00000000U 4748 // .. .. reg_ddrc_addrmap_cs_bit1 = 0x0 4749 // .. .. ==> 0XF8006004[26:22] = 0x00000000U 4750 // .. .. ==> MASK : 0x07C00000U VAL : 0x00000000U 4751 // .. .. reg_ddrc_addrmap_open_bank = 0x0 4752 // .. .. ==> 0XF8006004[27:27] = 0x00000000U 4753 // .. .. ==> MASK : 0x08000000U VAL : 0x00000000U 4754 // .. .. reg_ddrc_addrmap_4bank_ram = 0x0 4755 // .. .. ==> 0XF8006004[28:28] = 0x00000000U 4756 // .. .. ==> MASK : 0x10000000U VAL : 0x00000000U 4757 // .. .. 4758 EMIT_MASKWRITE(0XF8006004, 0x1FFFFFFFU ,0x00081081U), 4759 // .. .. reg_ddrc_hpr_min_non_critical_x32 = 0xf 4760 // .. .. ==> 0XF8006008[10:0] = 0x0000000FU 4761 // .. .. ==> MASK : 0x000007FFU VAL : 0x0000000FU 4762 // .. .. reg_ddrc_hpr_max_starve_x32 = 0xf 4763 // .. .. ==> 0XF8006008[21:11] = 0x0000000FU 4764 // .. .. ==> MASK : 0x003FF800U VAL : 0x00007800U 4765 // .. .. reg_ddrc_hpr_xact_run_length = 0xf 4766 // .. .. ==> 0XF8006008[25:22] = 0x0000000FU 4767 // .. .. ==> MASK : 0x03C00000U VAL : 0x03C00000U 4768 // .. .. 4769 EMIT_MASKWRITE(0XF8006008, 0x03FFFFFFU ,0x03C0780FU), 4770 // .. .. reg_ddrc_lpr_min_non_critical_x32 = 0x1 4771 // .. .. ==> 0XF800600C[10:0] = 0x00000001U 4772 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000001U 4773 // .. .. reg_ddrc_lpr_max_starve_x32 = 0x2 4774 // .. .. ==> 0XF800600C[21:11] = 0x00000002U 4775 // .. .. ==> MASK : 0x003FF800U VAL : 0x00001000U 4776 // .. .. reg_ddrc_lpr_xact_run_length = 0x8 4777 // .. .. ==> 0XF800600C[25:22] = 0x00000008U 4778 // .. .. ==> MASK : 0x03C00000U VAL : 0x02000000U 4779 // .. .. 4780 EMIT_MASKWRITE(0XF800600C, 0x03FFFFFFU ,0x02001001U), 4781 // .. .. reg_ddrc_w_min_non_critical_x32 = 0x1 4782 // .. .. ==> 0XF8006010[10:0] = 0x00000001U 4783 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000001U 4784 // .. .. reg_ddrc_w_xact_run_length = 0x8 4785 // .. .. ==> 0XF8006010[14:11] = 0x00000008U 4786 // .. .. ==> MASK : 0x00007800U VAL : 0x00004000U 4787 // .. .. reg_ddrc_w_max_starve_x32 = 0x2 4788 // .. .. ==> 0XF8006010[25:15] = 0x00000002U 4789 // .. .. ==> MASK : 0x03FF8000U VAL : 0x00010000U 4790 // .. .. 4791 EMIT_MASKWRITE(0XF8006010, 0x03FFFFFFU ,0x00014001U), 4792 // .. .. reg_ddrc_t_rc = 0x1b 4793 // .. .. ==> 0XF8006014[5:0] = 0x0000001BU 4794 // .. .. ==> MASK : 0x0000003FU VAL : 0x0000001BU 4795 // .. .. reg_ddrc_t_rfc_min = 0x56 4796 // .. .. ==> 0XF8006014[13:6] = 0x00000056U 4797 // .. .. ==> MASK : 0x00003FC0U VAL : 0x00001580U 4798 // .. .. reg_ddrc_post_selfref_gap_x32 = 0x10 4799 // .. .. ==> 0XF8006014[20:14] = 0x00000010U 4800 // .. .. ==> MASK : 0x001FC000U VAL : 0x00040000U 4801 // .. .. 4802 EMIT_MASKWRITE(0XF8006014, 0x001FFFFFU ,0x0004159BU), 4803 // .. .. reg_ddrc_wr2pre = 0x12 4804 // .. .. ==> 0XF8006018[4:0] = 0x00000012U 4805 // .. .. ==> MASK : 0x0000001FU VAL : 0x00000012U 4806 // .. .. reg_ddrc_powerdown_to_x32 = 0x6 4807 // .. .. ==> 0XF8006018[9:5] = 0x00000006U 4808 // .. .. ==> MASK : 0x000003E0U VAL : 0x000000C0U 4809 // .. .. reg_ddrc_t_faw = 0x10 4810 // .. .. ==> 0XF8006018[15:10] = 0x00000010U 4811 // .. .. ==> MASK : 0x0000FC00U VAL : 0x00004000U 4812 // .. .. reg_ddrc_t_ras_max = 0x24 4813 // .. .. ==> 0XF8006018[21:16] = 0x00000024U 4814 // .. .. ==> MASK : 0x003F0000U VAL : 0x00240000U 4815 // .. .. reg_ddrc_t_ras_min = 0x14 4816 // .. .. ==> 0XF8006018[26:22] = 0x00000014U 4817 // .. .. ==> MASK : 0x07C00000U VAL : 0x05000000U 4818 // .. .. reg_ddrc_t_cke = 0x4 4819 // .. .. ==> 0XF8006018[31:28] = 0x00000004U 4820 // .. .. ==> MASK : 0xF0000000U VAL : 0x40000000U 4821 // .. .. 4822 EMIT_MASKWRITE(0XF8006018, 0xF7FFFFFFU ,0x452440D2U), 4823 // .. .. reg_ddrc_write_latency = 0x5 4824 // .. .. ==> 0XF800601C[4:0] = 0x00000005U 4825 // .. .. ==> MASK : 0x0000001FU VAL : 0x00000005U 4826 // .. .. reg_ddrc_rd2wr = 0x7 4827 // .. .. ==> 0XF800601C[9:5] = 0x00000007U 4828 // .. .. ==> MASK : 0x000003E0U VAL : 0x000000E0U 4829 // .. .. reg_ddrc_wr2rd = 0xe 4830 // .. .. ==> 0XF800601C[14:10] = 0x0000000EU 4831 // .. .. ==> MASK : 0x00007C00U VAL : 0x00003800U 4832 // .. .. reg_ddrc_t_xp = 0x4 4833 // .. .. ==> 0XF800601C[19:15] = 0x00000004U 4834 // .. .. ==> MASK : 0x000F8000U VAL : 0x00020000U 4835 // .. .. reg_ddrc_pad_pd = 0x0 4836 // .. .. ==> 0XF800601C[22:20] = 0x00000000U 4837 // .. .. ==> MASK : 0x00700000U VAL : 0x00000000U 4838 // .. .. reg_ddrc_rd2pre = 0x4 4839 // .. .. ==> 0XF800601C[27:23] = 0x00000004U 4840 // .. .. ==> MASK : 0x0F800000U VAL : 0x02000000U 4841 // .. .. reg_ddrc_t_rcd = 0x7 4842 // .. .. ==> 0XF800601C[31:28] = 0x00000007U 4843 // .. .. ==> MASK : 0xF0000000U VAL : 0x70000000U 4844 // .. .. 4845 EMIT_MASKWRITE(0XF800601C, 0xFFFFFFFFU ,0x720238E5U), 4846 // .. .. reg_ddrc_t_ccd = 0x4 4847 // .. .. ==> 0XF8006020[4:2] = 0x00000004U 4848 // .. .. ==> MASK : 0x0000001CU VAL : 0x00000010U 4849 // .. .. reg_ddrc_t_rrd = 0x4 4850 // .. .. ==> 0XF8006020[7:5] = 0x00000004U 4851 // .. .. ==> MASK : 0x000000E0U VAL : 0x00000080U 4852 // .. .. reg_ddrc_refresh_margin = 0x2 4853 // .. .. ==> 0XF8006020[11:8] = 0x00000002U 4854 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U 4855 // .. .. reg_ddrc_t_rp = 0x7 4856 // .. .. ==> 0XF8006020[15:12] = 0x00000007U 4857 // .. .. ==> MASK : 0x0000F000U VAL : 0x00007000U 4858 // .. .. reg_ddrc_refresh_to_x32 = 0x8 4859 // .. .. ==> 0XF8006020[20:16] = 0x00000008U 4860 // .. .. ==> MASK : 0x001F0000U VAL : 0x00080000U 4861 // .. .. reg_ddrc_sdram = 0x1 4862 // .. .. ==> 0XF8006020[21:21] = 0x00000001U 4863 // .. .. ==> MASK : 0x00200000U VAL : 0x00200000U 4864 // .. .. reg_ddrc_mobile = 0x0 4865 // .. .. ==> 0XF8006020[22:22] = 0x00000000U 4866 // .. .. ==> MASK : 0x00400000U VAL : 0x00000000U 4867 // .. .. reg_ddrc_clock_stop_en = 0x0 4868 // .. .. ==> 0XF8006020[23:23] = 0x00000000U 4869 // .. .. ==> MASK : 0x00800000U VAL : 0x00000000U 4870 // .. .. reg_ddrc_read_latency = 0x7 4871 // .. .. ==> 0XF8006020[28:24] = 0x00000007U 4872 // .. .. ==> MASK : 0x1F000000U VAL : 0x07000000U 4873 // .. .. reg_phy_mode_ddr1_ddr2 = 0x1 4874 // .. .. ==> 0XF8006020[29:29] = 0x00000001U 4875 // .. .. ==> MASK : 0x20000000U VAL : 0x20000000U 4876 // .. .. reg_ddrc_dis_pad_pd = 0x0 4877 // .. .. ==> 0XF8006020[30:30] = 0x00000000U 4878 // .. .. ==> MASK : 0x40000000U VAL : 0x00000000U 4879 // .. .. reg_ddrc_loopback = 0x0 4880 // .. .. ==> 0XF8006020[31:31] = 0x00000000U 4881 // .. .. ==> MASK : 0x80000000U VAL : 0x00000000U 4882 // .. .. 4883 EMIT_MASKWRITE(0XF8006020, 0xFFFFFFFCU ,0x27287290U), 4884 // .. .. reg_ddrc_en_2t_timing_mode = 0x0 4885 // .. .. ==> 0XF8006024[0:0] = 0x00000000U 4886 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 4887 // .. .. reg_ddrc_prefer_write = 0x0 4888 // .. .. ==> 0XF8006024[1:1] = 0x00000000U 4889 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 4890 // .. .. reg_ddrc_max_rank_rd = 0xf 4891 // .. .. ==> 0XF8006024[5:2] = 0x0000000FU 4892 // .. .. ==> MASK : 0x0000003CU VAL : 0x0000003CU 4893 // .. .. reg_ddrc_mr_wr = 0x0 4894 // .. .. ==> 0XF8006024[6:6] = 0x00000000U 4895 // .. .. ==> MASK : 0x00000040U VAL : 0x00000000U 4896 // .. .. reg_ddrc_mr_addr = 0x0 4897 // .. .. ==> 0XF8006024[8:7] = 0x00000000U 4898 // .. .. ==> MASK : 0x00000180U VAL : 0x00000000U 4899 // .. .. reg_ddrc_mr_data = 0x0 4900 // .. .. ==> 0XF8006024[24:9] = 0x00000000U 4901 // .. .. ==> MASK : 0x01FFFE00U VAL : 0x00000000U 4902 // .. .. ddrc_reg_mr_wr_busy = 0x0 4903 // .. .. ==> 0XF8006024[25:25] = 0x00000000U 4904 // .. .. ==> MASK : 0x02000000U VAL : 0x00000000U 4905 // .. .. reg_ddrc_mr_type = 0x0 4906 // .. .. ==> 0XF8006024[26:26] = 0x00000000U 4907 // .. .. ==> MASK : 0x04000000U VAL : 0x00000000U 4908 // .. .. reg_ddrc_mr_rdata_valid = 0x0 4909 // .. .. ==> 0XF8006024[27:27] = 0x00000000U 4910 // .. .. ==> MASK : 0x08000000U VAL : 0x00000000U 4911 // .. .. 4912 EMIT_MASKWRITE(0XF8006024, 0x0FFFFFFFU ,0x0000003CU), 4913 // .. .. reg_ddrc_final_wait_x32 = 0x7 4914 // .. .. ==> 0XF8006028[6:0] = 0x00000007U 4915 // .. .. ==> MASK : 0x0000007FU VAL : 0x00000007U 4916 // .. .. reg_ddrc_pre_ocd_x32 = 0x0 4917 // .. .. ==> 0XF8006028[10:7] = 0x00000000U 4918 // .. .. ==> MASK : 0x00000780U VAL : 0x00000000U 4919 // .. .. reg_ddrc_t_mrd = 0x4 4920 // .. .. ==> 0XF8006028[13:11] = 0x00000004U 4921 // .. .. ==> MASK : 0x00003800U VAL : 0x00002000U 4922 // .. .. 4923 EMIT_MASKWRITE(0XF8006028, 0x00003FFFU ,0x00002007U), 4924 // .. .. reg_ddrc_emr2 = 0x8 4925 // .. .. ==> 0XF800602C[15:0] = 0x00000008U 4926 // .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000008U 4927 // .. .. reg_ddrc_emr3 = 0x0 4928 // .. .. ==> 0XF800602C[31:16] = 0x00000000U 4929 // .. .. ==> MASK : 0xFFFF0000U VAL : 0x00000000U 4930 // .. .. 4931 EMIT_MASKWRITE(0XF800602C, 0xFFFFFFFFU ,0x00000008U), 4932 // .. .. reg_ddrc_mr = 0x930 4933 // .. .. ==> 0XF8006030[15:0] = 0x00000930U 4934 // .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000930U 4935 // .. .. reg_ddrc_emr = 0x4 4936 // .. .. ==> 0XF8006030[31:16] = 0x00000004U 4937 // .. .. ==> MASK : 0xFFFF0000U VAL : 0x00040000U 4938 // .. .. 4939 EMIT_MASKWRITE(0XF8006030, 0xFFFFFFFFU ,0x00040930U), 4940 // .. .. reg_ddrc_burst_rdwr = 0x4 4941 // .. .. ==> 0XF8006034[3:0] = 0x00000004U 4942 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000004U 4943 // .. .. reg_ddrc_pre_cke_x1024 = 0x105 4944 // .. .. ==> 0XF8006034[13:4] = 0x00000105U 4945 // .. .. ==> MASK : 0x00003FF0U VAL : 0x00001050U 4946 // .. .. reg_ddrc_post_cke_x1024 = 0x1 4947 // .. .. ==> 0XF8006034[25:16] = 0x00000001U 4948 // .. .. ==> MASK : 0x03FF0000U VAL : 0x00010000U 4949 // .. .. reg_ddrc_burstchop = 0x0 4950 // .. .. ==> 0XF8006034[28:28] = 0x00000000U 4951 // .. .. ==> MASK : 0x10000000U VAL : 0x00000000U 4952 // .. .. 4953 EMIT_MASKWRITE(0XF8006034, 0x13FF3FFFU ,0x00011054U), 4954 // .. .. reg_ddrc_force_low_pri_n = 0x0 4955 // .. .. ==> 0XF8006038[0:0] = 0x00000000U 4956 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 4957 // .. .. reg_ddrc_dis_dq = 0x0 4958 // .. .. ==> 0XF8006038[1:1] = 0x00000000U 4959 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 4960 // .. .. reg_phy_debug_mode = 0x0 4961 // .. .. ==> 0XF8006038[6:6] = 0x00000000U 4962 // .. .. ==> MASK : 0x00000040U VAL : 0x00000000U 4963 // .. .. reg_phy_wr_level_start = 0x0 4964 // .. .. ==> 0XF8006038[7:7] = 0x00000000U 4965 // .. .. ==> MASK : 0x00000080U VAL : 0x00000000U 4966 // .. .. reg_phy_rd_level_start = 0x0 4967 // .. .. ==> 0XF8006038[8:8] = 0x00000000U 4968 // .. .. ==> MASK : 0x00000100U VAL : 0x00000000U 4969 // .. .. reg_phy_dq0_wait_t = 0x0 4970 // .. .. ==> 0XF8006038[12:9] = 0x00000000U 4971 // .. .. ==> MASK : 0x00001E00U VAL : 0x00000000U 4972 // .. .. 4973 EMIT_MASKWRITE(0XF8006038, 0x00001FC3U ,0x00000000U), 4974 // .. .. reg_ddrc_addrmap_bank_b0 = 0x7 4975 // .. .. ==> 0XF800603C[3:0] = 0x00000007U 4976 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000007U 4977 // .. .. reg_ddrc_addrmap_bank_b1 = 0x7 4978 // .. .. ==> 0XF800603C[7:4] = 0x00000007U 4979 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000070U 4980 // .. .. reg_ddrc_addrmap_bank_b2 = 0x7 4981 // .. .. ==> 0XF800603C[11:8] = 0x00000007U 4982 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000700U 4983 // .. .. reg_ddrc_addrmap_col_b5 = 0x0 4984 // .. .. ==> 0XF800603C[15:12] = 0x00000000U 4985 // .. .. ==> MASK : 0x0000F000U VAL : 0x00000000U 4986 // .. .. reg_ddrc_addrmap_col_b6 = 0x0 4987 // .. .. ==> 0XF800603C[19:16] = 0x00000000U 4988 // .. .. ==> MASK : 0x000F0000U VAL : 0x00000000U 4989 // .. .. 4990 EMIT_MASKWRITE(0XF800603C, 0x000FFFFFU ,0x00000777U), 4991 // .. .. reg_ddrc_addrmap_col_b2 = 0x0 4992 // .. .. ==> 0XF8006040[3:0] = 0x00000000U 4993 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000000U 4994 // .. .. reg_ddrc_addrmap_col_b3 = 0x0 4995 // .. .. ==> 0XF8006040[7:4] = 0x00000000U 4996 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000000U 4997 // .. .. reg_ddrc_addrmap_col_b4 = 0x0 4998 // .. .. ==> 0XF8006040[11:8] = 0x00000000U 4999 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000000U 5000 // .. .. reg_ddrc_addrmap_col_b7 = 0x0 5001 // .. .. ==> 0XF8006040[15:12] = 0x00000000U 5002 // .. .. ==> MASK : 0x0000F000U VAL : 0x00000000U 5003 // .. .. reg_ddrc_addrmap_col_b8 = 0x0 5004 // .. .. ==> 0XF8006040[19:16] = 0x00000000U 5005 // .. .. ==> MASK : 0x000F0000U VAL : 0x00000000U 5006 // .. .. reg_ddrc_addrmap_col_b9 = 0xf 5007 // .. .. ==> 0XF8006040[23:20] = 0x0000000FU 5008 // .. .. ==> MASK : 0x00F00000U VAL : 0x00F00000U 5009 // .. .. reg_ddrc_addrmap_col_b10 = 0xf 5010 // .. .. ==> 0XF8006040[27:24] = 0x0000000FU 5011 // .. .. ==> MASK : 0x0F000000U VAL : 0x0F000000U 5012 // .. .. reg_ddrc_addrmap_col_b11 = 0xf 5013 // .. .. ==> 0XF8006040[31:28] = 0x0000000FU 5014 // .. .. ==> MASK : 0xF0000000U VAL : 0xF0000000U 5015 // .. .. 5016 EMIT_MASKWRITE(0XF8006040, 0xFFFFFFFFU ,0xFFF00000U), 5017 // .. .. reg_ddrc_addrmap_row_b0 = 0x6 5018 // .. .. ==> 0XF8006044[3:0] = 0x00000006U 5019 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000006U 5020 // .. .. reg_ddrc_addrmap_row_b1 = 0x6 5021 // .. .. ==> 0XF8006044[7:4] = 0x00000006U 5022 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000060U 5023 // .. .. reg_ddrc_addrmap_row_b2_11 = 0x6 5024 // .. .. ==> 0XF8006044[11:8] = 0x00000006U 5025 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000600U 5026 // .. .. reg_ddrc_addrmap_row_b12 = 0x6 5027 // .. .. ==> 0XF8006044[15:12] = 0x00000006U 5028 // .. .. ==> MASK : 0x0000F000U VAL : 0x00006000U 5029 // .. .. reg_ddrc_addrmap_row_b13 = 0x6 5030 // .. .. ==> 0XF8006044[19:16] = 0x00000006U 5031 // .. .. ==> MASK : 0x000F0000U VAL : 0x00060000U 5032 // .. .. reg_ddrc_addrmap_row_b14 = 0x6 5033 // .. .. ==> 0XF8006044[23:20] = 0x00000006U 5034 // .. .. ==> MASK : 0x00F00000U VAL : 0x00600000U 5035 // .. .. reg_ddrc_addrmap_row_b15 = 0xf 5036 // .. .. ==> 0XF8006044[27:24] = 0x0000000FU 5037 // .. .. ==> MASK : 0x0F000000U VAL : 0x0F000000U 5038 // .. .. 5039 EMIT_MASKWRITE(0XF8006044, 0x0FFFFFFFU ,0x0F666666U), 5040 // .. .. reg_ddrc_rank0_rd_odt = 0x0 5041 // .. .. ==> 0XF8006048[2:0] = 0x00000000U 5042 // .. .. ==> MASK : 0x00000007U VAL : 0x00000000U 5043 // .. .. reg_ddrc_rank0_wr_odt = 0x1 5044 // .. .. ==> 0XF8006048[5:3] = 0x00000001U 5045 // .. .. ==> MASK : 0x00000038U VAL : 0x00000008U 5046 // .. .. reg_ddrc_rank1_rd_odt = 0x1 5047 // .. .. ==> 0XF8006048[8:6] = 0x00000001U 5048 // .. .. ==> MASK : 0x000001C0U VAL : 0x00000040U 5049 // .. .. reg_ddrc_rank1_wr_odt = 0x1 5050 // .. .. ==> 0XF8006048[11:9] = 0x00000001U 5051 // .. .. ==> MASK : 0x00000E00U VAL : 0x00000200U 5052 // .. .. reg_phy_rd_local_odt = 0x0 5053 // .. .. ==> 0XF8006048[13:12] = 0x00000000U 5054 // .. .. ==> MASK : 0x00003000U VAL : 0x00000000U 5055 // .. .. reg_phy_wr_local_odt = 0x3 5056 // .. .. ==> 0XF8006048[15:14] = 0x00000003U 5057 // .. .. ==> MASK : 0x0000C000U VAL : 0x0000C000U 5058 // .. .. reg_phy_idle_local_odt = 0x3 5059 // .. .. ==> 0XF8006048[17:16] = 0x00000003U 5060 // .. .. ==> MASK : 0x00030000U VAL : 0x00030000U 5061 // .. .. reg_ddrc_rank2_rd_odt = 0x0 5062 // .. .. ==> 0XF8006048[20:18] = 0x00000000U 5063 // .. .. ==> MASK : 0x001C0000U VAL : 0x00000000U 5064 // .. .. reg_ddrc_rank2_wr_odt = 0x0 5065 // .. .. ==> 0XF8006048[23:21] = 0x00000000U 5066 // .. .. ==> MASK : 0x00E00000U VAL : 0x00000000U 5067 // .. .. reg_ddrc_rank3_rd_odt = 0x0 5068 // .. .. ==> 0XF8006048[26:24] = 0x00000000U 5069 // .. .. ==> MASK : 0x07000000U VAL : 0x00000000U 5070 // .. .. reg_ddrc_rank3_wr_odt = 0x0 5071 // .. .. ==> 0XF8006048[29:27] = 0x00000000U 5072 // .. .. ==> MASK : 0x38000000U VAL : 0x00000000U 5073 // .. .. 5074 EMIT_MASKWRITE(0XF8006048, 0x3FFFFFFFU ,0x0003C248U), 5075 // .. .. reg_phy_rd_cmd_to_data = 0x0 5076 // .. .. ==> 0XF8006050[3:0] = 0x00000000U 5077 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000000U 5078 // .. .. reg_phy_wr_cmd_to_data = 0x0 5079 // .. .. ==> 0XF8006050[7:4] = 0x00000000U 5080 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000000U 5081 // .. .. reg_phy_rdc_we_to_re_delay = 0x8 5082 // .. .. ==> 0XF8006050[11:8] = 0x00000008U 5083 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000800U 5084 // .. .. reg_phy_rdc_fifo_rst_disable = 0x0 5085 // .. .. ==> 0XF8006050[15:15] = 0x00000000U 5086 // .. .. ==> MASK : 0x00008000U VAL : 0x00000000U 5087 // .. .. reg_phy_use_fixed_re = 0x1 5088 // .. .. ==> 0XF8006050[16:16] = 0x00000001U 5089 // .. .. ==> MASK : 0x00010000U VAL : 0x00010000U 5090 // .. .. reg_phy_rdc_fifo_rst_err_cnt_clr = 0x0 5091 // .. .. ==> 0XF8006050[17:17] = 0x00000000U 5092 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 5093 // .. .. reg_phy_dis_phy_ctrl_rstn = 0x0 5094 // .. .. ==> 0XF8006050[18:18] = 0x00000000U 5095 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U 5096 // .. .. reg_phy_clk_stall_level = 0x0 5097 // .. .. ==> 0XF8006050[19:19] = 0x00000000U 5098 // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U 5099 // .. .. reg_phy_gatelvl_num_of_dq0 = 0x7 5100 // .. .. ==> 0XF8006050[27:24] = 0x00000007U 5101 // .. .. ==> MASK : 0x0F000000U VAL : 0x07000000U 5102 // .. .. reg_phy_wrlvl_num_of_dq0 = 0x7 5103 // .. .. ==> 0XF8006050[31:28] = 0x00000007U 5104 // .. .. ==> MASK : 0xF0000000U VAL : 0x70000000U 5105 // .. .. 5106 EMIT_MASKWRITE(0XF8006050, 0xFF0F8FFFU ,0x77010800U), 5107 // .. .. reg_ddrc_dll_calib_to_min_x1024 = 0x1 5108 // .. .. ==> 0XF8006058[7:0] = 0x00000001U 5109 // .. .. ==> MASK : 0x000000FFU VAL : 0x00000001U 5110 // .. .. reg_ddrc_dll_calib_to_max_x1024 = 0x1 5111 // .. .. ==> 0XF8006058[15:8] = 0x00000001U 5112 // .. .. ==> MASK : 0x0000FF00U VAL : 0x00000100U 5113 // .. .. reg_ddrc_dis_dll_calib = 0x0 5114 // .. .. ==> 0XF8006058[16:16] = 0x00000000U 5115 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 5116 // .. .. 5117 EMIT_MASKWRITE(0XF8006058, 0x0001FFFFU ,0x00000101U), 5118 // .. .. reg_ddrc_rd_odt_delay = 0x3 5119 // .. .. ==> 0XF800605C[3:0] = 0x00000003U 5120 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000003U 5121 // .. .. reg_ddrc_wr_odt_delay = 0x0 5122 // .. .. ==> 0XF800605C[7:4] = 0x00000000U 5123 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000000U 5124 // .. .. reg_ddrc_rd_odt_hold = 0x0 5125 // .. .. ==> 0XF800605C[11:8] = 0x00000000U 5126 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000000U 5127 // .. .. reg_ddrc_wr_odt_hold = 0x5 5128 // .. .. ==> 0XF800605C[15:12] = 0x00000005U 5129 // .. .. ==> MASK : 0x0000F000U VAL : 0x00005000U 5130 // .. .. 5131 EMIT_MASKWRITE(0XF800605C, 0x0000FFFFU ,0x00005003U), 5132 // .. .. reg_ddrc_pageclose = 0x0 5133 // .. .. ==> 0XF8006060[0:0] = 0x00000000U 5134 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 5135 // .. .. reg_ddrc_lpr_num_entries = 0x1f 5136 // .. .. ==> 0XF8006060[6:1] = 0x0000001FU 5137 // .. .. ==> MASK : 0x0000007EU VAL : 0x0000003EU 5138 // .. .. reg_ddrc_auto_pre_en = 0x0 5139 // .. .. ==> 0XF8006060[7:7] = 0x00000000U 5140 // .. .. ==> MASK : 0x00000080U VAL : 0x00000000U 5141 // .. .. reg_ddrc_refresh_update_level = 0x0 5142 // .. .. ==> 0XF8006060[8:8] = 0x00000000U 5143 // .. .. ==> MASK : 0x00000100U VAL : 0x00000000U 5144 // .. .. reg_ddrc_dis_wc = 0x0 5145 // .. .. ==> 0XF8006060[9:9] = 0x00000000U 5146 // .. .. ==> MASK : 0x00000200U VAL : 0x00000000U 5147 // .. .. reg_ddrc_dis_collision_page_opt = 0x0 5148 // .. .. ==> 0XF8006060[10:10] = 0x00000000U 5149 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 5150 // .. .. reg_ddrc_selfref_en = 0x0 5151 // .. .. ==> 0XF8006060[12:12] = 0x00000000U 5152 // .. .. ==> MASK : 0x00001000U VAL : 0x00000000U 5153 // .. .. 5154 EMIT_MASKWRITE(0XF8006060, 0x000017FFU ,0x0000003EU), 5155 // .. .. reg_ddrc_go2critical_hysteresis = 0x0 5156 // .. .. ==> 0XF8006064[12:5] = 0x00000000U 5157 // .. .. ==> MASK : 0x00001FE0U VAL : 0x00000000U 5158 // .. .. reg_arb_go2critical_en = 0x1 5159 // .. .. ==> 0XF8006064[17:17] = 0x00000001U 5160 // .. .. ==> MASK : 0x00020000U VAL : 0x00020000U 5161 // .. .. 5162 EMIT_MASKWRITE(0XF8006064, 0x00021FE0U ,0x00020000U), 5163 // .. .. reg_ddrc_wrlvl_ww = 0x41 5164 // .. .. ==> 0XF8006068[7:0] = 0x00000041U 5165 // .. .. ==> MASK : 0x000000FFU VAL : 0x00000041U 5166 // .. .. reg_ddrc_rdlvl_rr = 0x41 5167 // .. .. ==> 0XF8006068[15:8] = 0x00000041U 5168 // .. .. ==> MASK : 0x0000FF00U VAL : 0x00004100U 5169 // .. .. reg_ddrc_dfi_t_wlmrd = 0x28 5170 // .. .. ==> 0XF8006068[25:16] = 0x00000028U 5171 // .. .. ==> MASK : 0x03FF0000U VAL : 0x00280000U 5172 // .. .. 5173 EMIT_MASKWRITE(0XF8006068, 0x03FFFFFFU ,0x00284141U), 5174 // .. .. dfi_t_ctrlupd_interval_min_x1024 = 0x10 5175 // .. .. ==> 0XF800606C[7:0] = 0x00000010U 5176 // .. .. ==> MASK : 0x000000FFU VAL : 0x00000010U 5177 // .. .. dfi_t_ctrlupd_interval_max_x1024 = 0x16 5178 // .. .. ==> 0XF800606C[15:8] = 0x00000016U 5179 // .. .. ==> MASK : 0x0000FF00U VAL : 0x00001600U 5180 // .. .. 5181 EMIT_MASKWRITE(0XF800606C, 0x0000FFFFU ,0x00001610U), 5182 // .. .. reg_ddrc_dfi_t_ctrl_delay = 0x1 5183 // .. .. ==> 0XF8006078[3:0] = 0x00000001U 5184 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000001U 5185 // .. .. reg_ddrc_dfi_t_dram_clk_disable = 0x1 5186 // .. .. ==> 0XF8006078[7:4] = 0x00000001U 5187 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000010U 5188 // .. .. reg_ddrc_dfi_t_dram_clk_enable = 0x1 5189 // .. .. ==> 0XF8006078[11:8] = 0x00000001U 5190 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000100U 5191 // .. .. reg_ddrc_t_cksre = 0x6 5192 // .. .. ==> 0XF8006078[15:12] = 0x00000006U 5193 // .. .. ==> MASK : 0x0000F000U VAL : 0x00006000U 5194 // .. .. reg_ddrc_t_cksrx = 0x6 5195 // .. .. ==> 0XF8006078[19:16] = 0x00000006U 5196 // .. .. ==> MASK : 0x000F0000U VAL : 0x00060000U 5197 // .. .. reg_ddrc_t_ckesr = 0x4 5198 // .. .. ==> 0XF8006078[25:20] = 0x00000004U 5199 // .. .. ==> MASK : 0x03F00000U VAL : 0x00400000U 5200 // .. .. 5201 EMIT_MASKWRITE(0XF8006078, 0x03FFFFFFU ,0x00466111U), 5202 // .. .. reg_ddrc_t_ckpde = 0x2 5203 // .. .. ==> 0XF800607C[3:0] = 0x00000002U 5204 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000002U 5205 // .. .. reg_ddrc_t_ckpdx = 0x2 5206 // .. .. ==> 0XF800607C[7:4] = 0x00000002U 5207 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000020U 5208 // .. .. reg_ddrc_t_ckdpde = 0x2 5209 // .. .. ==> 0XF800607C[11:8] = 0x00000002U 5210 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U 5211 // .. .. reg_ddrc_t_ckdpdx = 0x2 5212 // .. .. ==> 0XF800607C[15:12] = 0x00000002U 5213 // .. .. ==> MASK : 0x0000F000U VAL : 0x00002000U 5214 // .. .. reg_ddrc_t_ckcsx = 0x3 5215 // .. .. ==> 0XF800607C[19:16] = 0x00000003U 5216 // .. .. ==> MASK : 0x000F0000U VAL : 0x00030000U 5217 // .. .. 5218 EMIT_MASKWRITE(0XF800607C, 0x000FFFFFU ,0x00032222U), 5219 // .. .. refresh_timer0_start_value_x32 = 0x0 5220 // .. .. ==> 0XF80060A0[11:0] = 0x00000000U 5221 // .. .. ==> MASK : 0x00000FFFU VAL : 0x00000000U 5222 // .. .. refresh_timer1_start_value_x32 = 0x8 5223 // .. .. ==> 0XF80060A0[23:12] = 0x00000008U 5224 // .. .. ==> MASK : 0x00FFF000U VAL : 0x00008000U 5225 // .. .. 5226 EMIT_MASKWRITE(0XF80060A0, 0x00FFFFFFU ,0x00008000U), 5227 // .. .. reg_ddrc_dis_auto_zq = 0x0 5228 // .. .. ==> 0XF80060A4[0:0] = 0x00000000U 5229 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 5230 // .. .. reg_ddrc_ddr3 = 0x1 5231 // .. .. ==> 0XF80060A4[1:1] = 0x00000001U 5232 // .. .. ==> MASK : 0x00000002U VAL : 0x00000002U 5233 // .. .. reg_ddrc_t_mod = 0x200 5234 // .. .. ==> 0XF80060A4[11:2] = 0x00000200U 5235 // .. .. ==> MASK : 0x00000FFCU VAL : 0x00000800U 5236 // .. .. reg_ddrc_t_zq_long_nop = 0x200 5237 // .. .. ==> 0XF80060A4[21:12] = 0x00000200U 5238 // .. .. ==> MASK : 0x003FF000U VAL : 0x00200000U 5239 // .. .. reg_ddrc_t_zq_short_nop = 0x40 5240 // .. .. ==> 0XF80060A4[31:22] = 0x00000040U 5241 // .. .. ==> MASK : 0xFFC00000U VAL : 0x10000000U 5242 // .. .. 5243 EMIT_MASKWRITE(0XF80060A4, 0xFFFFFFFFU ,0x10200802U), 5244 // .. .. t_zq_short_interval_x1024 = 0xcb73 5245 // .. .. ==> 0XF80060A8[19:0] = 0x0000CB73U 5246 // .. .. ==> MASK : 0x000FFFFFU VAL : 0x0000CB73U 5247 // .. .. dram_rstn_x1024 = 0x69 5248 // .. .. ==> 0XF80060A8[27:20] = 0x00000069U 5249 // .. .. ==> MASK : 0x0FF00000U VAL : 0x06900000U 5250 // .. .. 5251 EMIT_MASKWRITE(0XF80060A8, 0x0FFFFFFFU ,0x0690CB73U), 5252 // .. .. deeppowerdown_en = 0x0 5253 // .. .. ==> 0XF80060AC[0:0] = 0x00000000U 5254 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 5255 // .. .. deeppowerdown_to_x1024 = 0xff 5256 // .. .. ==> 0XF80060AC[8:1] = 0x000000FFU 5257 // .. .. ==> MASK : 0x000001FEU VAL : 0x000001FEU 5258 // .. .. 5259 EMIT_MASKWRITE(0XF80060AC, 0x000001FFU ,0x000001FEU), 5260 // .. .. dfi_wrlvl_max_x1024 = 0xfff 5261 // .. .. ==> 0XF80060B0[11:0] = 0x00000FFFU 5262 // .. .. ==> MASK : 0x00000FFFU VAL : 0x00000FFFU 5263 // .. .. dfi_rdlvl_max_x1024 = 0xfff 5264 // .. .. ==> 0XF80060B0[23:12] = 0x00000FFFU 5265 // .. .. ==> MASK : 0x00FFF000U VAL : 0x00FFF000U 5266 // .. .. ddrc_reg_twrlvl_max_error = 0x0 5267 // .. .. ==> 0XF80060B0[24:24] = 0x00000000U 5268 // .. .. ==> MASK : 0x01000000U VAL : 0x00000000U 5269 // .. .. ddrc_reg_trdlvl_max_error = 0x0 5270 // .. .. ==> 0XF80060B0[25:25] = 0x00000000U 5271 // .. .. ==> MASK : 0x02000000U VAL : 0x00000000U 5272 // .. .. reg_ddrc_dfi_wr_level_en = 0x1 5273 // .. .. ==> 0XF80060B0[26:26] = 0x00000001U 5274 // .. .. ==> MASK : 0x04000000U VAL : 0x04000000U 5275 // .. .. reg_ddrc_dfi_rd_dqs_gate_level = 0x1 5276 // .. .. ==> 0XF80060B0[27:27] = 0x00000001U 5277 // .. .. ==> MASK : 0x08000000U VAL : 0x08000000U 5278 // .. .. reg_ddrc_dfi_rd_data_eye_train = 0x1 5279 // .. .. ==> 0XF80060B0[28:28] = 0x00000001U 5280 // .. .. ==> MASK : 0x10000000U VAL : 0x10000000U 5281 // .. .. 5282 EMIT_MASKWRITE(0XF80060B0, 0x1FFFFFFFU ,0x1CFFFFFFU), 5283 // .. .. reg_ddrc_2t_delay = 0x0 5284 // .. .. ==> 0XF80060B4[8:0] = 0x00000000U 5285 // .. .. ==> MASK : 0x000001FFU VAL : 0x00000000U 5286 // .. .. reg_ddrc_skip_ocd = 0x1 5287 // .. .. ==> 0XF80060B4[9:9] = 0x00000001U 5288 // .. .. ==> MASK : 0x00000200U VAL : 0x00000200U 5289 // .. .. reg_ddrc_dis_pre_bypass = 0x0 5290 // .. .. ==> 0XF80060B4[10:10] = 0x00000000U 5291 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 5292 // .. .. 5293 EMIT_MASKWRITE(0XF80060B4, 0x000007FFU ,0x00000200U), 5294 // .. .. reg_ddrc_dfi_t_rddata_en = 0x6 5295 // .. .. ==> 0XF80060B8[4:0] = 0x00000006U 5296 // .. .. ==> MASK : 0x0000001FU VAL : 0x00000006U 5297 // .. .. reg_ddrc_dfi_t_ctrlup_min = 0x3 5298 // .. .. ==> 0XF80060B8[14:5] = 0x00000003U 5299 // .. .. ==> MASK : 0x00007FE0U VAL : 0x00000060U 5300 // .. .. reg_ddrc_dfi_t_ctrlup_max = 0x40 5301 // .. .. ==> 0XF80060B8[24:15] = 0x00000040U 5302 // .. .. ==> MASK : 0x01FF8000U VAL : 0x00200000U 5303 // .. .. 5304 EMIT_MASKWRITE(0XF80060B8, 0x01FFFFFFU ,0x00200066U), 5305 // .. .. START: RESET ECC ERROR 5306 // .. .. Clear_Uncorrectable_DRAM_ECC_error = 1 5307 // .. .. ==> 0XF80060C4[0:0] = 0x00000001U 5308 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 5309 // .. .. Clear_Correctable_DRAM_ECC_error = 1 5310 // .. .. ==> 0XF80060C4[1:1] = 0x00000001U 5311 // .. .. ==> MASK : 0x00000002U VAL : 0x00000002U 5312 // .. .. 5313 EMIT_MASKWRITE(0XF80060C4, 0x00000003U ,0x00000003U), 5314 // .. .. FINISH: RESET ECC ERROR 5315 // .. .. Clear_Uncorrectable_DRAM_ECC_error = 0x0 5316 // .. .. ==> 0XF80060C4[0:0] = 0x00000000U 5317 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 5318 // .. .. Clear_Correctable_DRAM_ECC_error = 0x0 5319 // .. .. ==> 0XF80060C4[1:1] = 0x00000000U 5320 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 5321 // .. .. 5322 EMIT_MASKWRITE(0XF80060C4, 0x00000003U ,0x00000000U), 5323 // .. .. CORR_ECC_LOG_VALID = 0x0 5324 // .. .. ==> 0XF80060C8[0:0] = 0x00000000U 5325 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 5326 // .. .. ECC_CORRECTED_BIT_NUM = 0x0 5327 // .. .. ==> 0XF80060C8[7:1] = 0x00000000U 5328 // .. .. ==> MASK : 0x000000FEU VAL : 0x00000000U 5329 // .. .. 5330 EMIT_MASKWRITE(0XF80060C8, 0x000000FFU ,0x00000000U), 5331 // .. .. UNCORR_ECC_LOG_VALID = 0x0 5332 // .. .. ==> 0XF80060DC[0:0] = 0x00000000U 5333 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 5334 // .. .. 5335 EMIT_MASKWRITE(0XF80060DC, 0x00000001U ,0x00000000U), 5336 // .. .. STAT_NUM_CORR_ERR = 0x0 5337 // .. .. ==> 0XF80060F0[15:8] = 0x00000000U 5338 // .. .. ==> MASK : 0x0000FF00U VAL : 0x00000000U 5339 // .. .. STAT_NUM_UNCORR_ERR = 0x0 5340 // .. .. ==> 0XF80060F0[7:0] = 0x00000000U 5341 // .. .. ==> MASK : 0x000000FFU VAL : 0x00000000U 5342 // .. .. 5343 EMIT_MASKWRITE(0XF80060F0, 0x0000FFFFU ,0x00000000U), 5344 // .. .. reg_ddrc_ecc_mode = 0x0 5345 // .. .. ==> 0XF80060F4[2:0] = 0x00000000U 5346 // .. .. ==> MASK : 0x00000007U VAL : 0x00000000U 5347 // .. .. reg_ddrc_dis_scrub = 0x1 5348 // .. .. ==> 0XF80060F4[3:3] = 0x00000001U 5349 // .. .. ==> MASK : 0x00000008U VAL : 0x00000008U 5350 // .. .. 5351 EMIT_MASKWRITE(0XF80060F4, 0x0000000FU ,0x00000008U), 5352 // .. .. reg_phy_dif_on = 0x0 5353 // .. .. ==> 0XF8006114[3:0] = 0x00000000U 5354 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000000U 5355 // .. .. reg_phy_dif_off = 0x0 5356 // .. .. ==> 0XF8006114[7:4] = 0x00000000U 5357 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000000U 5358 // .. .. 5359 EMIT_MASKWRITE(0XF8006114, 0x000000FFU ,0x00000000U), 5360 // .. .. reg_phy_data_slice_in_use = 0x1 5361 // .. .. ==> 0XF8006118[0:0] = 0x00000001U 5362 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 5363 // .. .. reg_phy_rdlvl_inc_mode = 0x0 5364 // .. .. ==> 0XF8006118[1:1] = 0x00000000U 5365 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 5366 // .. .. reg_phy_gatelvl_inc_mode = 0x0 5367 // .. .. ==> 0XF8006118[2:2] = 0x00000000U 5368 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U 5369 // .. .. reg_phy_wrlvl_inc_mode = 0x0 5370 // .. .. ==> 0XF8006118[3:3] = 0x00000000U 5371 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U 5372 // .. .. reg_phy_board_lpbk_tx = 0x0 5373 // .. .. ==> 0XF8006118[4:4] = 0x00000000U 5374 // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U 5375 // .. .. reg_phy_board_lpbk_rx = 0x0 5376 // .. .. ==> 0XF8006118[5:5] = 0x00000000U 5377 // .. .. ==> MASK : 0x00000020U VAL : 0x00000000U 5378 // .. .. reg_phy_bist_shift_dq = 0x0 5379 // .. .. ==> 0XF8006118[14:6] = 0x00000000U 5380 // .. .. ==> MASK : 0x00007FC0U VAL : 0x00000000U 5381 // .. .. reg_phy_bist_err_clr = 0x0 5382 // .. .. ==> 0XF8006118[23:15] = 0x00000000U 5383 // .. .. ==> MASK : 0x00FF8000U VAL : 0x00000000U 5384 // .. .. reg_phy_dq_offset = 0x40 5385 // .. .. ==> 0XF8006118[30:24] = 0x00000040U 5386 // .. .. ==> MASK : 0x7F000000U VAL : 0x40000000U 5387 // .. .. 5388 EMIT_MASKWRITE(0XF8006118, 0x7FFFFFFFU ,0x40000001U), 5389 // .. .. reg_phy_data_slice_in_use = 0x1 5390 // .. .. ==> 0XF800611C[0:0] = 0x00000001U 5391 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 5392 // .. .. reg_phy_rdlvl_inc_mode = 0x0 5393 // .. .. ==> 0XF800611C[1:1] = 0x00000000U 5394 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 5395 // .. .. reg_phy_gatelvl_inc_mode = 0x0 5396 // .. .. ==> 0XF800611C[2:2] = 0x00000000U 5397 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U 5398 // .. .. reg_phy_wrlvl_inc_mode = 0x0 5399 // .. .. ==> 0XF800611C[3:3] = 0x00000000U 5400 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U 5401 // .. .. reg_phy_board_lpbk_tx = 0x0 5402 // .. .. ==> 0XF800611C[4:4] = 0x00000000U 5403 // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U 5404 // .. .. reg_phy_board_lpbk_rx = 0x0 5405 // .. .. ==> 0XF800611C[5:5] = 0x00000000U 5406 // .. .. ==> MASK : 0x00000020U VAL : 0x00000000U 5407 // .. .. reg_phy_bist_shift_dq = 0x0 5408 // .. .. ==> 0XF800611C[14:6] = 0x00000000U 5409 // .. .. ==> MASK : 0x00007FC0U VAL : 0x00000000U 5410 // .. .. reg_phy_bist_err_clr = 0x0 5411 // .. .. ==> 0XF800611C[23:15] = 0x00000000U 5412 // .. .. ==> MASK : 0x00FF8000U VAL : 0x00000000U 5413 // .. .. reg_phy_dq_offset = 0x40 5414 // .. .. ==> 0XF800611C[30:24] = 0x00000040U 5415 // .. .. ==> MASK : 0x7F000000U VAL : 0x40000000U 5416 // .. .. 5417 EMIT_MASKWRITE(0XF800611C, 0x7FFFFFFFU ,0x40000001U), 5418 // .. .. reg_phy_data_slice_in_use = 0x1 5419 // .. .. ==> 0XF8006120[0:0] = 0x00000001U 5420 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 5421 // .. .. reg_phy_rdlvl_inc_mode = 0x0 5422 // .. .. ==> 0XF8006120[1:1] = 0x00000000U 5423 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 5424 // .. .. reg_phy_gatelvl_inc_mode = 0x0 5425 // .. .. ==> 0XF8006120[2:2] = 0x00000000U 5426 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U 5427 // .. .. reg_phy_wrlvl_inc_mode = 0x0 5428 // .. .. ==> 0XF8006120[3:3] = 0x00000000U 5429 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U 5430 // .. .. reg_phy_board_lpbk_tx = 0x0 5431 // .. .. ==> 0XF8006120[4:4] = 0x00000000U 5432 // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U 5433 // .. .. reg_phy_board_lpbk_rx = 0x0 5434 // .. .. ==> 0XF8006120[5:5] = 0x00000000U 5435 // .. .. ==> MASK : 0x00000020U VAL : 0x00000000U 5436 // .. .. reg_phy_bist_shift_dq = 0x0 5437 // .. .. ==> 0XF8006120[14:6] = 0x00000000U 5438 // .. .. ==> MASK : 0x00007FC0U VAL : 0x00000000U 5439 // .. .. reg_phy_bist_err_clr = 0x0 5440 // .. .. ==> 0XF8006120[23:15] = 0x00000000U 5441 // .. .. ==> MASK : 0x00FF8000U VAL : 0x00000000U 5442 // .. .. reg_phy_dq_offset = 0x40 5443 // .. .. ==> 0XF8006120[30:24] = 0x00000040U 5444 // .. .. ==> MASK : 0x7F000000U VAL : 0x40000000U 5445 // .. .. reg_phy_data_slice_in_use = 0x1 5446 // .. .. ==> 0XF8006120[0:0] = 0x00000001U 5447 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 5448 // .. .. reg_phy_rdlvl_inc_mode = 0x0 5449 // .. .. ==> 0XF8006120[1:1] = 0x00000000U 5450 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 5451 // .. .. reg_phy_gatelvl_inc_mode = 0x0 5452 // .. .. ==> 0XF8006120[2:2] = 0x00000000U 5453 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U 5454 // .. .. reg_phy_wrlvl_inc_mode = 0x0 5455 // .. .. ==> 0XF8006120[3:3] = 0x00000000U 5456 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U 5457 // .. .. reg_phy_board_lpbk_tx = 0x0 5458 // .. .. ==> 0XF8006120[4:4] = 0x00000000U 5459 // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U 5460 // .. .. reg_phy_board_lpbk_rx = 0x0 5461 // .. .. ==> 0XF8006120[5:5] = 0x00000000U 5462 // .. .. ==> MASK : 0x00000020U VAL : 0x00000000U 5463 // .. .. reg_phy_bist_shift_dq = 0x0 5464 // .. .. ==> 0XF8006120[14:6] = 0x00000000U 5465 // .. .. ==> MASK : 0x00007FC0U VAL : 0x00000000U 5466 // .. .. reg_phy_bist_err_clr = 0x0 5467 // .. .. ==> 0XF8006120[23:15] = 0x00000000U 5468 // .. .. ==> MASK : 0x00FF8000U VAL : 0x00000000U 5469 // .. .. reg_phy_dq_offset = 0x40 5470 // .. .. ==> 0XF8006120[30:24] = 0x00000040U 5471 // .. .. ==> MASK : 0x7F000000U VAL : 0x40000000U 5472 // .. .. 5473 EMIT_MASKWRITE(0XF8006120, 0x7FFFFFFFU ,0x40000001U), 5474 // .. .. reg_phy_data_slice_in_use = 0x1 5475 // .. .. ==> 0XF8006124[0:0] = 0x00000001U 5476 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 5477 // .. .. reg_phy_rdlvl_inc_mode = 0x0 5478 // .. .. ==> 0XF8006124[1:1] = 0x00000000U 5479 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 5480 // .. .. reg_phy_gatelvl_inc_mode = 0x0 5481 // .. .. ==> 0XF8006124[2:2] = 0x00000000U 5482 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U 5483 // .. .. reg_phy_wrlvl_inc_mode = 0x0 5484 // .. .. ==> 0XF8006124[3:3] = 0x00000000U 5485 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U 5486 // .. .. reg_phy_board_lpbk_tx = 0x0 5487 // .. .. ==> 0XF8006124[4:4] = 0x00000000U 5488 // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U 5489 // .. .. reg_phy_board_lpbk_rx = 0x0 5490 // .. .. ==> 0XF8006124[5:5] = 0x00000000U 5491 // .. .. ==> MASK : 0x00000020U VAL : 0x00000000U 5492 // .. .. reg_phy_bist_shift_dq = 0x0 5493 // .. .. ==> 0XF8006124[14:6] = 0x00000000U 5494 // .. .. ==> MASK : 0x00007FC0U VAL : 0x00000000U 5495 // .. .. reg_phy_bist_err_clr = 0x0 5496 // .. .. ==> 0XF8006124[23:15] = 0x00000000U 5497 // .. .. ==> MASK : 0x00FF8000U VAL : 0x00000000U 5498 // .. .. reg_phy_dq_offset = 0x40 5499 // .. .. ==> 0XF8006124[30:24] = 0x00000040U 5500 // .. .. ==> MASK : 0x7F000000U VAL : 0x40000000U 5501 // .. .. 5502 EMIT_MASKWRITE(0XF8006124, 0x7FFFFFFFU ,0x40000001U), 5503 // .. .. reg_phy_wrlvl_init_ratio = 0x1d 5504 // .. .. ==> 0XF800612C[9:0] = 0x0000001DU 5505 // .. .. ==> MASK : 0x000003FFU VAL : 0x0000001DU 5506 // .. .. reg_phy_gatelvl_init_ratio = 0xf2 5507 // .. .. ==> 0XF800612C[19:10] = 0x000000F2U 5508 // .. .. ==> MASK : 0x000FFC00U VAL : 0x0003C800U 5509 // .. .. 5510 EMIT_MASKWRITE(0XF800612C, 0x000FFFFFU ,0x0003C81DU), 5511 // .. .. reg_phy_wrlvl_init_ratio = 0x12 5512 // .. .. ==> 0XF8006130[9:0] = 0x00000012U 5513 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000012U 5514 // .. .. reg_phy_gatelvl_init_ratio = 0xd8 5515 // .. .. ==> 0XF8006130[19:10] = 0x000000D8U 5516 // .. .. ==> MASK : 0x000FFC00U VAL : 0x00036000U 5517 // .. .. 5518 EMIT_MASKWRITE(0XF8006130, 0x000FFFFFU ,0x00036012U), 5519 // .. .. reg_phy_wrlvl_init_ratio = 0xc 5520 // .. .. ==> 0XF8006134[9:0] = 0x0000000CU 5521 // .. .. ==> MASK : 0x000003FFU VAL : 0x0000000CU 5522 // .. .. reg_phy_gatelvl_init_ratio = 0xde 5523 // .. .. ==> 0XF8006134[19:10] = 0x000000DEU 5524 // .. .. ==> MASK : 0x000FFC00U VAL : 0x00037800U 5525 // .. .. 5526 EMIT_MASKWRITE(0XF8006134, 0x000FFFFFU ,0x0003780CU), 5527 // .. .. reg_phy_wrlvl_init_ratio = 0x21 5528 // .. .. ==> 0XF8006138[9:0] = 0x00000021U 5529 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000021U 5530 // .. .. reg_phy_gatelvl_init_ratio = 0xee 5531 // .. .. ==> 0XF8006138[19:10] = 0x000000EEU 5532 // .. .. ==> MASK : 0x000FFC00U VAL : 0x0003B800U 5533 // .. .. 5534 EMIT_MASKWRITE(0XF8006138, 0x000FFFFFU ,0x0003B821U), 5535 // .. .. reg_phy_rd_dqs_slave_ratio = 0x35 5536 // .. .. ==> 0XF8006140[9:0] = 0x00000035U 5537 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000035U 5538 // .. .. reg_phy_rd_dqs_slave_force = 0x0 5539 // .. .. ==> 0XF8006140[10:10] = 0x00000000U 5540 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 5541 // .. .. reg_phy_rd_dqs_slave_delay = 0x0 5542 // .. .. ==> 0XF8006140[19:11] = 0x00000000U 5543 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 5544 // .. .. 5545 EMIT_MASKWRITE(0XF8006140, 0x000FFFFFU ,0x00000035U), 5546 // .. .. reg_phy_rd_dqs_slave_ratio = 0x35 5547 // .. .. ==> 0XF8006144[9:0] = 0x00000035U 5548 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000035U 5549 // .. .. reg_phy_rd_dqs_slave_force = 0x0 5550 // .. .. ==> 0XF8006144[10:10] = 0x00000000U 5551 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 5552 // .. .. reg_phy_rd_dqs_slave_delay = 0x0 5553 // .. .. ==> 0XF8006144[19:11] = 0x00000000U 5554 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 5555 // .. .. 5556 EMIT_MASKWRITE(0XF8006144, 0x000FFFFFU ,0x00000035U), 5557 // .. .. reg_phy_rd_dqs_slave_ratio = 0x35 5558 // .. .. ==> 0XF8006148[9:0] = 0x00000035U 5559 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000035U 5560 // .. .. reg_phy_rd_dqs_slave_force = 0x0 5561 // .. .. ==> 0XF8006148[10:10] = 0x00000000U 5562 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 5563 // .. .. reg_phy_rd_dqs_slave_delay = 0x0 5564 // .. .. ==> 0XF8006148[19:11] = 0x00000000U 5565 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 5566 // .. .. 5567 EMIT_MASKWRITE(0XF8006148, 0x000FFFFFU ,0x00000035U), 5568 // .. .. reg_phy_rd_dqs_slave_ratio = 0x35 5569 // .. .. ==> 0XF800614C[9:0] = 0x00000035U 5570 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000035U 5571 // .. .. reg_phy_rd_dqs_slave_force = 0x0 5572 // .. .. ==> 0XF800614C[10:10] = 0x00000000U 5573 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 5574 // .. .. reg_phy_rd_dqs_slave_delay = 0x0 5575 // .. .. ==> 0XF800614C[19:11] = 0x00000000U 5576 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 5577 // .. .. 5578 EMIT_MASKWRITE(0XF800614C, 0x000FFFFFU ,0x00000035U), 5579 // .. .. reg_phy_wr_dqs_slave_ratio = 0x9d 5580 // .. .. ==> 0XF8006154[9:0] = 0x0000009DU 5581 // .. .. ==> MASK : 0x000003FFU VAL : 0x0000009DU 5582 // .. .. reg_phy_wr_dqs_slave_force = 0x0 5583 // .. .. ==> 0XF8006154[10:10] = 0x00000000U 5584 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 5585 // .. .. reg_phy_wr_dqs_slave_delay = 0x0 5586 // .. .. ==> 0XF8006154[19:11] = 0x00000000U 5587 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 5588 // .. .. 5589 EMIT_MASKWRITE(0XF8006154, 0x000FFFFFU ,0x0000009DU), 5590 // .. .. reg_phy_wr_dqs_slave_ratio = 0x92 5591 // .. .. ==> 0XF8006158[9:0] = 0x00000092U 5592 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000092U 5593 // .. .. reg_phy_wr_dqs_slave_force = 0x0 5594 // .. .. ==> 0XF8006158[10:10] = 0x00000000U 5595 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 5596 // .. .. reg_phy_wr_dqs_slave_delay = 0x0 5597 // .. .. ==> 0XF8006158[19:11] = 0x00000000U 5598 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 5599 // .. .. 5600 EMIT_MASKWRITE(0XF8006158, 0x000FFFFFU ,0x00000092U), 5601 // .. .. reg_phy_wr_dqs_slave_ratio = 0x8c 5602 // .. .. ==> 0XF800615C[9:0] = 0x0000008CU 5603 // .. .. ==> MASK : 0x000003FFU VAL : 0x0000008CU 5604 // .. .. reg_phy_wr_dqs_slave_force = 0x0 5605 // .. .. ==> 0XF800615C[10:10] = 0x00000000U 5606 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 5607 // .. .. reg_phy_wr_dqs_slave_delay = 0x0 5608 // .. .. ==> 0XF800615C[19:11] = 0x00000000U 5609 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 5610 // .. .. 5611 EMIT_MASKWRITE(0XF800615C, 0x000FFFFFU ,0x0000008CU), 5612 // .. .. reg_phy_wr_dqs_slave_ratio = 0xa1 5613 // .. .. ==> 0XF8006160[9:0] = 0x000000A1U 5614 // .. .. ==> MASK : 0x000003FFU VAL : 0x000000A1U 5615 // .. .. reg_phy_wr_dqs_slave_force = 0x0 5616 // .. .. ==> 0XF8006160[10:10] = 0x00000000U 5617 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 5618 // .. .. reg_phy_wr_dqs_slave_delay = 0x0 5619 // .. .. ==> 0XF8006160[19:11] = 0x00000000U 5620 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 5621 // .. .. 5622 EMIT_MASKWRITE(0XF8006160, 0x000FFFFFU ,0x000000A1U), 5623 // .. .. reg_phy_fifo_we_slave_ratio = 0x147 5624 // .. .. ==> 0XF8006168[10:0] = 0x00000147U 5625 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000147U 5626 // .. .. reg_phy_fifo_we_in_force = 0x0 5627 // .. .. ==> 0XF8006168[11:11] = 0x00000000U 5628 // .. .. ==> MASK : 0x00000800U VAL : 0x00000000U 5629 // .. .. reg_phy_fifo_we_in_delay = 0x0 5630 // .. .. ==> 0XF8006168[20:12] = 0x00000000U 5631 // .. .. ==> MASK : 0x001FF000U VAL : 0x00000000U 5632 // .. .. 5633 EMIT_MASKWRITE(0XF8006168, 0x001FFFFFU ,0x00000147U), 5634 // .. .. reg_phy_fifo_we_slave_ratio = 0x12d 5635 // .. .. ==> 0XF800616C[10:0] = 0x0000012DU 5636 // .. .. ==> MASK : 0x000007FFU VAL : 0x0000012DU 5637 // .. .. reg_phy_fifo_we_in_force = 0x0 5638 // .. .. ==> 0XF800616C[11:11] = 0x00000000U 5639 // .. .. ==> MASK : 0x00000800U VAL : 0x00000000U 5640 // .. .. reg_phy_fifo_we_in_delay = 0x0 5641 // .. .. ==> 0XF800616C[20:12] = 0x00000000U 5642 // .. .. ==> MASK : 0x001FF000U VAL : 0x00000000U 5643 // .. .. 5644 EMIT_MASKWRITE(0XF800616C, 0x001FFFFFU ,0x0000012DU), 5645 // .. .. reg_phy_fifo_we_slave_ratio = 0x133 5646 // .. .. ==> 0XF8006170[10:0] = 0x00000133U 5647 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000133U 5648 // .. .. reg_phy_fifo_we_in_force = 0x0 5649 // .. .. ==> 0XF8006170[11:11] = 0x00000000U 5650 // .. .. ==> MASK : 0x00000800U VAL : 0x00000000U 5651 // .. .. reg_phy_fifo_we_in_delay = 0x0 5652 // .. .. ==> 0XF8006170[20:12] = 0x00000000U 5653 // .. .. ==> MASK : 0x001FF000U VAL : 0x00000000U 5654 // .. .. 5655 EMIT_MASKWRITE(0XF8006170, 0x001FFFFFU ,0x00000133U), 5656 // .. .. reg_phy_fifo_we_slave_ratio = 0x143 5657 // .. .. ==> 0XF8006174[10:0] = 0x00000143U 5658 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000143U 5659 // .. .. reg_phy_fifo_we_in_force = 0x0 5660 // .. .. ==> 0XF8006174[11:11] = 0x00000000U 5661 // .. .. ==> MASK : 0x00000800U VAL : 0x00000000U 5662 // .. .. reg_phy_fifo_we_in_delay = 0x0 5663 // .. .. ==> 0XF8006174[20:12] = 0x00000000U 5664 // .. .. ==> MASK : 0x001FF000U VAL : 0x00000000U 5665 // .. .. 5666 EMIT_MASKWRITE(0XF8006174, 0x001FFFFFU ,0x00000143U), 5667 // .. .. reg_phy_wr_data_slave_ratio = 0xdd 5668 // .. .. ==> 0XF800617C[9:0] = 0x000000DDU 5669 // .. .. ==> MASK : 0x000003FFU VAL : 0x000000DDU 5670 // .. .. reg_phy_wr_data_slave_force = 0x0 5671 // .. .. ==> 0XF800617C[10:10] = 0x00000000U 5672 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 5673 // .. .. reg_phy_wr_data_slave_delay = 0x0 5674 // .. .. ==> 0XF800617C[19:11] = 0x00000000U 5675 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 5676 // .. .. 5677 EMIT_MASKWRITE(0XF800617C, 0x000FFFFFU ,0x000000DDU), 5678 // .. .. reg_phy_wr_data_slave_ratio = 0xd2 5679 // .. .. ==> 0XF8006180[9:0] = 0x000000D2U 5680 // .. .. ==> MASK : 0x000003FFU VAL : 0x000000D2U 5681 // .. .. reg_phy_wr_data_slave_force = 0x0 5682 // .. .. ==> 0XF8006180[10:10] = 0x00000000U 5683 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 5684 // .. .. reg_phy_wr_data_slave_delay = 0x0 5685 // .. .. ==> 0XF8006180[19:11] = 0x00000000U 5686 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 5687 // .. .. 5688 EMIT_MASKWRITE(0XF8006180, 0x000FFFFFU ,0x000000D2U), 5689 // .. .. reg_phy_wr_data_slave_ratio = 0xcc 5690 // .. .. ==> 0XF8006184[9:0] = 0x000000CCU 5691 // .. .. ==> MASK : 0x000003FFU VAL : 0x000000CCU 5692 // .. .. reg_phy_wr_data_slave_force = 0x0 5693 // .. .. ==> 0XF8006184[10:10] = 0x00000000U 5694 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 5695 // .. .. reg_phy_wr_data_slave_delay = 0x0 5696 // .. .. ==> 0XF8006184[19:11] = 0x00000000U 5697 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 5698 // .. .. 5699 EMIT_MASKWRITE(0XF8006184, 0x000FFFFFU ,0x000000CCU), 5700 // .. .. reg_phy_wr_data_slave_ratio = 0xe1 5701 // .. .. ==> 0XF8006188[9:0] = 0x000000E1U 5702 // .. .. ==> MASK : 0x000003FFU VAL : 0x000000E1U 5703 // .. .. reg_phy_wr_data_slave_force = 0x0 5704 // .. .. ==> 0XF8006188[10:10] = 0x00000000U 5705 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 5706 // .. .. reg_phy_wr_data_slave_delay = 0x0 5707 // .. .. ==> 0XF8006188[19:11] = 0x00000000U 5708 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 5709 // .. .. 5710 EMIT_MASKWRITE(0XF8006188, 0x000FFFFFU ,0x000000E1U), 5711 // .. .. reg_phy_loopback = 0x0 5712 // .. .. ==> 0XF8006190[0:0] = 0x00000000U 5713 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 5714 // .. .. reg_phy_bl2 = 0x0 5715 // .. .. ==> 0XF8006190[1:1] = 0x00000000U 5716 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 5717 // .. .. reg_phy_at_spd_atpg = 0x0 5718 // .. .. ==> 0XF8006190[2:2] = 0x00000000U 5719 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U 5720 // .. .. reg_phy_bist_enable = 0x0 5721 // .. .. ==> 0XF8006190[3:3] = 0x00000000U 5722 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U 5723 // .. .. reg_phy_bist_force_err = 0x0 5724 // .. .. ==> 0XF8006190[4:4] = 0x00000000U 5725 // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U 5726 // .. .. reg_phy_bist_mode = 0x0 5727 // .. .. ==> 0XF8006190[6:5] = 0x00000000U 5728 // .. .. ==> MASK : 0x00000060U VAL : 0x00000000U 5729 // .. .. reg_phy_invert_clkout = 0x1 5730 // .. .. ==> 0XF8006190[7:7] = 0x00000001U 5731 // .. .. ==> MASK : 0x00000080U VAL : 0x00000080U 5732 // .. .. reg_phy_all_dq_mpr_rd_resp = 0x0 5733 // .. .. ==> 0XF8006190[8:8] = 0x00000000U 5734 // .. .. ==> MASK : 0x00000100U VAL : 0x00000000U 5735 // .. .. reg_phy_sel_logic = 0x0 5736 // .. .. ==> 0XF8006190[9:9] = 0x00000000U 5737 // .. .. ==> MASK : 0x00000200U VAL : 0x00000000U 5738 // .. .. reg_phy_ctrl_slave_ratio = 0x100 5739 // .. .. ==> 0XF8006190[19:10] = 0x00000100U 5740 // .. .. ==> MASK : 0x000FFC00U VAL : 0x00040000U 5741 // .. .. reg_phy_ctrl_slave_force = 0x0 5742 // .. .. ==> 0XF8006190[20:20] = 0x00000000U 5743 // .. .. ==> MASK : 0x00100000U VAL : 0x00000000U 5744 // .. .. reg_phy_ctrl_slave_delay = 0x0 5745 // .. .. ==> 0XF8006190[27:21] = 0x00000000U 5746 // .. .. ==> MASK : 0x0FE00000U VAL : 0x00000000U 5747 // .. .. reg_phy_use_rank0_delays = 0x1 5748 // .. .. ==> 0XF8006190[28:28] = 0x00000001U 5749 // .. .. ==> MASK : 0x10000000U VAL : 0x10000000U 5750 // .. .. reg_phy_lpddr = 0x0 5751 // .. .. ==> 0XF8006190[29:29] = 0x00000000U 5752 // .. .. ==> MASK : 0x20000000U VAL : 0x00000000U 5753 // .. .. reg_phy_cmd_latency = 0x0 5754 // .. .. ==> 0XF8006190[30:30] = 0x00000000U 5755 // .. .. ==> MASK : 0x40000000U VAL : 0x00000000U 5756 // .. .. reg_phy_int_lpbk = 0x0 5757 // .. .. ==> 0XF8006190[31:31] = 0x00000000U 5758 // .. .. ==> MASK : 0x80000000U VAL : 0x00000000U 5759 // .. .. 5760 EMIT_MASKWRITE(0XF8006190, 0xFFFFFFFFU ,0x10040080U), 5761 // .. .. reg_phy_wr_rl_delay = 0x2 5762 // .. .. ==> 0XF8006194[4:0] = 0x00000002U 5763 // .. .. ==> MASK : 0x0000001FU VAL : 0x00000002U 5764 // .. .. reg_phy_rd_rl_delay = 0x4 5765 // .. .. ==> 0XF8006194[9:5] = 0x00000004U 5766 // .. .. ==> MASK : 0x000003E0U VAL : 0x00000080U 5767 // .. .. reg_phy_dll_lock_diff = 0xf 5768 // .. .. ==> 0XF8006194[13:10] = 0x0000000FU 5769 // .. .. ==> MASK : 0x00003C00U VAL : 0x00003C00U 5770 // .. .. reg_phy_use_wr_level = 0x1 5771 // .. .. ==> 0XF8006194[14:14] = 0x00000001U 5772 // .. .. ==> MASK : 0x00004000U VAL : 0x00004000U 5773 // .. .. reg_phy_use_rd_dqs_gate_level = 0x1 5774 // .. .. ==> 0XF8006194[15:15] = 0x00000001U 5775 // .. .. ==> MASK : 0x00008000U VAL : 0x00008000U 5776 // .. .. reg_phy_use_rd_data_eye_level = 0x1 5777 // .. .. ==> 0XF8006194[16:16] = 0x00000001U 5778 // .. .. ==> MASK : 0x00010000U VAL : 0x00010000U 5779 // .. .. reg_phy_dis_calib_rst = 0x0 5780 // .. .. ==> 0XF8006194[17:17] = 0x00000000U 5781 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 5782 // .. .. reg_phy_ctrl_slave_delay = 0x0 5783 // .. .. ==> 0XF8006194[19:18] = 0x00000000U 5784 // .. .. ==> MASK : 0x000C0000U VAL : 0x00000000U 5785 // .. .. 5786 EMIT_MASKWRITE(0XF8006194, 0x000FFFFFU ,0x0001FC82U), 5787 // .. .. reg_arb_page_addr_mask = 0x0 5788 // .. .. ==> 0XF8006204[31:0] = 0x00000000U 5789 // .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00000000U 5790 // .. .. 5791 EMIT_MASKWRITE(0XF8006204, 0xFFFFFFFFU ,0x00000000U), 5792 // .. .. reg_arb_pri_wr_portn = 0x3ff 5793 // .. .. ==> 0XF8006208[9:0] = 0x000003FFU 5794 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU 5795 // .. .. reg_arb_disable_aging_wr_portn = 0x0 5796 // .. .. ==> 0XF8006208[16:16] = 0x00000000U 5797 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 5798 // .. .. reg_arb_disable_urgent_wr_portn = 0x0 5799 // .. .. ==> 0XF8006208[17:17] = 0x00000000U 5800 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 5801 // .. .. reg_arb_dis_page_match_wr_portn = 0x0 5802 // .. .. ==> 0XF8006208[18:18] = 0x00000000U 5803 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U 5804 // .. .. reg_arb_dis_rmw_portn = 0x1 5805 // .. .. ==> 0XF8006208[19:19] = 0x00000001U 5806 // .. .. ==> MASK : 0x00080000U VAL : 0x00080000U 5807 // .. .. 5808 EMIT_MASKWRITE(0XF8006208, 0x000F03FFU ,0x000803FFU), 5809 // .. .. reg_arb_pri_wr_portn = 0x3ff 5810 // .. .. ==> 0XF800620C[9:0] = 0x000003FFU 5811 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU 5812 // .. .. reg_arb_disable_aging_wr_portn = 0x0 5813 // .. .. ==> 0XF800620C[16:16] = 0x00000000U 5814 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 5815 // .. .. reg_arb_disable_urgent_wr_portn = 0x0 5816 // .. .. ==> 0XF800620C[17:17] = 0x00000000U 5817 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 5818 // .. .. reg_arb_dis_page_match_wr_portn = 0x0 5819 // .. .. ==> 0XF800620C[18:18] = 0x00000000U 5820 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U 5821 // .. .. reg_arb_dis_rmw_portn = 0x1 5822 // .. .. ==> 0XF800620C[19:19] = 0x00000001U 5823 // .. .. ==> MASK : 0x00080000U VAL : 0x00080000U 5824 // .. .. 5825 EMIT_MASKWRITE(0XF800620C, 0x000F03FFU ,0x000803FFU), 5826 // .. .. reg_arb_pri_wr_portn = 0x3ff 5827 // .. .. ==> 0XF8006210[9:0] = 0x000003FFU 5828 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU 5829 // .. .. reg_arb_disable_aging_wr_portn = 0x0 5830 // .. .. ==> 0XF8006210[16:16] = 0x00000000U 5831 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 5832 // .. .. reg_arb_disable_urgent_wr_portn = 0x0 5833 // .. .. ==> 0XF8006210[17:17] = 0x00000000U 5834 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 5835 // .. .. reg_arb_dis_page_match_wr_portn = 0x0 5836 // .. .. ==> 0XF8006210[18:18] = 0x00000000U 5837 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U 5838 // .. .. reg_arb_dis_rmw_portn = 0x1 5839 // .. .. ==> 0XF8006210[19:19] = 0x00000001U 5840 // .. .. ==> MASK : 0x00080000U VAL : 0x00080000U 5841 // .. .. 5842 EMIT_MASKWRITE(0XF8006210, 0x000F03FFU ,0x000803FFU), 5843 // .. .. reg_arb_pri_wr_portn = 0x3ff 5844 // .. .. ==> 0XF8006214[9:0] = 0x000003FFU 5845 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU 5846 // .. .. reg_arb_disable_aging_wr_portn = 0x0 5847 // .. .. ==> 0XF8006214[16:16] = 0x00000000U 5848 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 5849 // .. .. reg_arb_disable_urgent_wr_portn = 0x0 5850 // .. .. ==> 0XF8006214[17:17] = 0x00000000U 5851 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 5852 // .. .. reg_arb_dis_page_match_wr_portn = 0x0 5853 // .. .. ==> 0XF8006214[18:18] = 0x00000000U 5854 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U 5855 // .. .. reg_arb_dis_rmw_portn = 0x1 5856 // .. .. ==> 0XF8006214[19:19] = 0x00000001U 5857 // .. .. ==> MASK : 0x00080000U VAL : 0x00080000U 5858 // .. .. 5859 EMIT_MASKWRITE(0XF8006214, 0x000F03FFU ,0x000803FFU), 5860 // .. .. reg_arb_pri_rd_portn = 0x3ff 5861 // .. .. ==> 0XF8006218[9:0] = 0x000003FFU 5862 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU 5863 // .. .. reg_arb_disable_aging_rd_portn = 0x0 5864 // .. .. ==> 0XF8006218[16:16] = 0x00000000U 5865 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 5866 // .. .. reg_arb_disable_urgent_rd_portn = 0x0 5867 // .. .. ==> 0XF8006218[17:17] = 0x00000000U 5868 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 5869 // .. .. reg_arb_dis_page_match_rd_portn = 0x0 5870 // .. .. ==> 0XF8006218[18:18] = 0x00000000U 5871 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U 5872 // .. .. reg_arb_set_hpr_rd_portn = 0x0 5873 // .. .. ==> 0XF8006218[19:19] = 0x00000000U 5874 // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U 5875 // .. .. 5876 EMIT_MASKWRITE(0XF8006218, 0x000F03FFU ,0x000003FFU), 5877 // .. .. reg_arb_pri_rd_portn = 0x3ff 5878 // .. .. ==> 0XF800621C[9:0] = 0x000003FFU 5879 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU 5880 // .. .. reg_arb_disable_aging_rd_portn = 0x0 5881 // .. .. ==> 0XF800621C[16:16] = 0x00000000U 5882 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 5883 // .. .. reg_arb_disable_urgent_rd_portn = 0x0 5884 // .. .. ==> 0XF800621C[17:17] = 0x00000000U 5885 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 5886 // .. .. reg_arb_dis_page_match_rd_portn = 0x0 5887 // .. .. ==> 0XF800621C[18:18] = 0x00000000U 5888 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U 5889 // .. .. reg_arb_set_hpr_rd_portn = 0x0 5890 // .. .. ==> 0XF800621C[19:19] = 0x00000000U 5891 // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U 5892 // .. .. 5893 EMIT_MASKWRITE(0XF800621C, 0x000F03FFU ,0x000003FFU), 5894 // .. .. reg_arb_pri_rd_portn = 0x3ff 5895 // .. .. ==> 0XF8006220[9:0] = 0x000003FFU 5896 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU 5897 // .. .. reg_arb_disable_aging_rd_portn = 0x0 5898 // .. .. ==> 0XF8006220[16:16] = 0x00000000U 5899 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 5900 // .. .. reg_arb_disable_urgent_rd_portn = 0x0 5901 // .. .. ==> 0XF8006220[17:17] = 0x00000000U 5902 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 5903 // .. .. reg_arb_dis_page_match_rd_portn = 0x0 5904 // .. .. ==> 0XF8006220[18:18] = 0x00000000U 5905 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U 5906 // .. .. reg_arb_set_hpr_rd_portn = 0x0 5907 // .. .. ==> 0XF8006220[19:19] = 0x00000000U 5908 // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U 5909 // .. .. 5910 EMIT_MASKWRITE(0XF8006220, 0x000F03FFU ,0x000003FFU), 5911 // .. .. reg_arb_pri_rd_portn = 0x3ff 5912 // .. .. ==> 0XF8006224[9:0] = 0x000003FFU 5913 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU 5914 // .. .. reg_arb_disable_aging_rd_portn = 0x0 5915 // .. .. ==> 0XF8006224[16:16] = 0x00000000U 5916 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 5917 // .. .. reg_arb_disable_urgent_rd_portn = 0x0 5918 // .. .. ==> 0XF8006224[17:17] = 0x00000000U 5919 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 5920 // .. .. reg_arb_dis_page_match_rd_portn = 0x0 5921 // .. .. ==> 0XF8006224[18:18] = 0x00000000U 5922 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U 5923 // .. .. reg_arb_set_hpr_rd_portn = 0x0 5924 // .. .. ==> 0XF8006224[19:19] = 0x00000000U 5925 // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U 5926 // .. .. 5927 EMIT_MASKWRITE(0XF8006224, 0x000F03FFU ,0x000003FFU), 5928 // .. .. reg_ddrc_lpddr2 = 0x0 5929 // .. .. ==> 0XF80062A8[0:0] = 0x00000000U 5930 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 5931 // .. .. reg_ddrc_per_bank_refresh = 0x0 5932 // .. .. ==> 0XF80062A8[1:1] = 0x00000000U 5933 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 5934 // .. .. reg_ddrc_derate_enable = 0x0 5935 // .. .. ==> 0XF80062A8[2:2] = 0x00000000U 5936 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U 5937 // .. .. reg_ddrc_mr4_margin = 0x0 5938 // .. .. ==> 0XF80062A8[11:4] = 0x00000000U 5939 // .. .. ==> MASK : 0x00000FF0U VAL : 0x00000000U 5940 // .. .. 5941 EMIT_MASKWRITE(0XF80062A8, 0x00000FF7U ,0x00000000U), 5942 // .. .. reg_ddrc_mr4_read_interval = 0x0 5943 // .. .. ==> 0XF80062AC[31:0] = 0x00000000U 5944 // .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00000000U 5945 // .. .. 5946 EMIT_MASKWRITE(0XF80062AC, 0xFFFFFFFFU ,0x00000000U), 5947 // .. .. reg_ddrc_min_stable_clock_x1 = 0x5 5948 // .. .. ==> 0XF80062B0[3:0] = 0x00000005U 5949 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000005U 5950 // .. .. reg_ddrc_idle_after_reset_x32 = 0x12 5951 // .. .. ==> 0XF80062B0[11:4] = 0x00000012U 5952 // .. .. ==> MASK : 0x00000FF0U VAL : 0x00000120U 5953 // .. .. reg_ddrc_t_mrw = 0x5 5954 // .. .. ==> 0XF80062B0[21:12] = 0x00000005U 5955 // .. .. ==> MASK : 0x003FF000U VAL : 0x00005000U 5956 // .. .. 5957 EMIT_MASKWRITE(0XF80062B0, 0x003FFFFFU ,0x00005125U), 5958 // .. .. reg_ddrc_max_auto_init_x1024 = 0xa8 5959 // .. .. ==> 0XF80062B4[7:0] = 0x000000A8U 5960 // .. .. ==> MASK : 0x000000FFU VAL : 0x000000A8U 5961 // .. .. reg_ddrc_dev_zqinit_x32 = 0x12 5962 // .. .. ==> 0XF80062B4[17:8] = 0x00000012U 5963 // .. .. ==> MASK : 0x0003FF00U VAL : 0x00001200U 5964 // .. .. 5965 EMIT_MASKWRITE(0XF80062B4, 0x0003FFFFU ,0x000012A8U), 5966 // .. .. START: POLL ON DCI STATUS 5967 // .. .. DONE = 1 5968 // .. .. ==> 0XF8000B74[13:13] = 0x00000001U 5969 // .. .. ==> MASK : 0x00002000U VAL : 0x00002000U 5970 // .. .. 5971 EMIT_MASKPOLL(0XF8000B74, 0x00002000U), 5972 // .. .. FINISH: POLL ON DCI STATUS 5973 // .. .. START: UNLOCK DDR 5974 // .. .. reg_ddrc_soft_rstb = 0x1 5975 // .. .. ==> 0XF8006000[0:0] = 0x00000001U 5976 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 5977 // .. .. reg_ddrc_powerdown_en = 0x0 5978 // .. .. ==> 0XF8006000[1:1] = 0x00000000U 5979 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 5980 // .. .. reg_ddrc_data_bus_width = 0x0 5981 // .. .. ==> 0XF8006000[3:2] = 0x00000000U 5982 // .. .. ==> MASK : 0x0000000CU VAL : 0x00000000U 5983 // .. .. reg_ddrc_burst8_refresh = 0x0 5984 // .. .. ==> 0XF8006000[6:4] = 0x00000000U 5985 // .. .. ==> MASK : 0x00000070U VAL : 0x00000000U 5986 // .. .. reg_ddrc_rdwr_idle_gap = 1 5987 // .. .. ==> 0XF8006000[13:7] = 0x00000001U 5988 // .. .. ==> MASK : 0x00003F80U VAL : 0x00000080U 5989 // .. .. reg_ddrc_dis_rd_bypass = 0x0 5990 // .. .. ==> 0XF8006000[14:14] = 0x00000000U 5991 // .. .. ==> MASK : 0x00004000U VAL : 0x00000000U 5992 // .. .. reg_ddrc_dis_act_bypass = 0x0 5993 // .. .. ==> 0XF8006000[15:15] = 0x00000000U 5994 // .. .. ==> MASK : 0x00008000U VAL : 0x00000000U 5995 // .. .. reg_ddrc_dis_auto_refresh = 0x0 5996 // .. .. ==> 0XF8006000[16:16] = 0x00000000U 5997 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 5998 // .. .. 5999 EMIT_MASKWRITE(0XF8006000, 0x0001FFFFU ,0x00000081U), 6000 // .. .. FINISH: UNLOCK DDR 6001 // .. .. START: CHECK DDR STATUS 6002 // .. .. ddrc_reg_operating_mode = 1 6003 // .. .. ==> 0XF8006054[2:0] = 0x00000001U 6004 // .. .. ==> MASK : 0x00000007U VAL : 0x00000001U 6005 // .. .. 6006 EMIT_MASKPOLL(0XF8006054, 0x00000007U), 6007 // .. .. FINISH: CHECK DDR STATUS 6008 // .. FINISH: DDR INITIALIZATION 6009 // FINISH: top 6010 // 6011 EMIT_EXIT(), 6012 6013 // 6014 }; 6015 6016 unsigned long ps7_mio_init_data_2_0[] = { 6017 // START: top 6018 // .. START: SLCR SETTINGS 6019 // .. UNLOCK_KEY = 0XDF0D 6020 // .. ==> 0XF8000008[15:0] = 0x0000DF0DU 6021 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU 6022 // .. 6023 EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU), 6024 // .. FINISH: SLCR SETTINGS 6025 // .. START: OCM REMAPPING 6026 // .. VREF_EN = 0x1 6027 // .. ==> 0XF8000B00[0:0] = 0x00000001U 6028 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 6029 // .. VREF_PULLUP_EN = 0x0 6030 // .. ==> 0XF8000B00[1:1] = 0x00000000U 6031 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 6032 // .. CLK_PULLUP_EN = 0x0 6033 // .. ==> 0XF8000B00[8:8] = 0x00000000U 6034 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 6035 // .. SRSTN_PULLUP_EN = 0x0 6036 // .. ==> 0XF8000B00[9:9] = 0x00000000U 6037 // .. ==> MASK : 0x00000200U VAL : 0x00000000U 6038 // .. 6039 EMIT_MASKWRITE(0XF8000B00, 0x00000303U ,0x00000001U), 6040 // .. FINISH: OCM REMAPPING 6041 // .. START: DDRIOB SETTINGS 6042 // .. INP_POWER = 0x0 6043 // .. ==> 0XF8000B40[0:0] = 0x00000000U 6044 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 6045 // .. INP_TYPE = 0x0 6046 // .. ==> 0XF8000B40[2:1] = 0x00000000U 6047 // .. ==> MASK : 0x00000006U VAL : 0x00000000U 6048 // .. DCI_UPDATE = 0x0 6049 // .. ==> 0XF8000B40[3:3] = 0x00000000U 6050 // .. ==> MASK : 0x00000008U VAL : 0x00000000U 6051 // .. TERM_EN = 0x0 6052 // .. ==> 0XF8000B40[4:4] = 0x00000000U 6053 // .. ==> MASK : 0x00000010U VAL : 0x00000000U 6054 // .. DCR_TYPE = 0x0 6055 // .. ==> 0XF8000B40[6:5] = 0x00000000U 6056 // .. ==> MASK : 0x00000060U VAL : 0x00000000U 6057 // .. IBUF_DISABLE_MODE = 0x0 6058 // .. ==> 0XF8000B40[7:7] = 0x00000000U 6059 // .. ==> MASK : 0x00000080U VAL : 0x00000000U 6060 // .. TERM_DISABLE_MODE = 0x0 6061 // .. ==> 0XF8000B40[8:8] = 0x00000000U 6062 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 6063 // .. OUTPUT_EN = 0x3 6064 // .. ==> 0XF8000B40[10:9] = 0x00000003U 6065 // .. ==> MASK : 0x00000600U VAL : 0x00000600U 6066 // .. PULLUP_EN = 0x0 6067 // .. ==> 0XF8000B40[11:11] = 0x00000000U 6068 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 6069 // .. 6070 EMIT_MASKWRITE(0XF8000B40, 0x00000FFFU ,0x00000600U), 6071 // .. INP_POWER = 0x0 6072 // .. ==> 0XF8000B44[0:0] = 0x00000000U 6073 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 6074 // .. INP_TYPE = 0x0 6075 // .. ==> 0XF8000B44[2:1] = 0x00000000U 6076 // .. ==> MASK : 0x00000006U VAL : 0x00000000U 6077 // .. DCI_UPDATE = 0x0 6078 // .. ==> 0XF8000B44[3:3] = 0x00000000U 6079 // .. ==> MASK : 0x00000008U VAL : 0x00000000U 6080 // .. TERM_EN = 0x0 6081 // .. ==> 0XF8000B44[4:4] = 0x00000000U 6082 // .. ==> MASK : 0x00000010U VAL : 0x00000000U 6083 // .. DCR_TYPE = 0x0 6084 // .. ==> 0XF8000B44[6:5] = 0x00000000U 6085 // .. ==> MASK : 0x00000060U VAL : 0x00000000U 6086 // .. IBUF_DISABLE_MODE = 0x0 6087 // .. ==> 0XF8000B44[7:7] = 0x00000000U 6088 // .. ==> MASK : 0x00000080U VAL : 0x00000000U 6089 // .. TERM_DISABLE_MODE = 0x0 6090 // .. ==> 0XF8000B44[8:8] = 0x00000000U 6091 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 6092 // .. OUTPUT_EN = 0x3 6093 // .. ==> 0XF8000B44[10:9] = 0x00000003U 6094 // .. ==> MASK : 0x00000600U VAL : 0x00000600U 6095 // .. PULLUP_EN = 0x0 6096 // .. ==> 0XF8000B44[11:11] = 0x00000000U 6097 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 6098 // .. 6099 EMIT_MASKWRITE(0XF8000B44, 0x00000FFFU ,0x00000600U), 6100 // .. INP_POWER = 0x0 6101 // .. ==> 0XF8000B48[0:0] = 0x00000000U 6102 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 6103 // .. INP_TYPE = 0x1 6104 // .. ==> 0XF8000B48[2:1] = 0x00000001U 6105 // .. ==> MASK : 0x00000006U VAL : 0x00000002U 6106 // .. DCI_UPDATE = 0x0 6107 // .. ==> 0XF8000B48[3:3] = 0x00000000U 6108 // .. ==> MASK : 0x00000008U VAL : 0x00000000U 6109 // .. TERM_EN = 0x1 6110 // .. ==> 0XF8000B48[4:4] = 0x00000001U 6111 // .. ==> MASK : 0x00000010U VAL : 0x00000010U 6112 // .. DCR_TYPE = 0x3 6113 // .. ==> 0XF8000B48[6:5] = 0x00000003U 6114 // .. ==> MASK : 0x00000060U VAL : 0x00000060U 6115 // .. IBUF_DISABLE_MODE = 0 6116 // .. ==> 0XF8000B48[7:7] = 0x00000000U 6117 // .. ==> MASK : 0x00000080U VAL : 0x00000000U 6118 // .. TERM_DISABLE_MODE = 0 6119 // .. ==> 0XF8000B48[8:8] = 0x00000000U 6120 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 6121 // .. OUTPUT_EN = 0x3 6122 // .. ==> 0XF8000B48[10:9] = 0x00000003U 6123 // .. ==> MASK : 0x00000600U VAL : 0x00000600U 6124 // .. PULLUP_EN = 0x0 6125 // .. ==> 0XF8000B48[11:11] = 0x00000000U 6126 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 6127 // .. 6128 EMIT_MASKWRITE(0XF8000B48, 0x00000FFFU ,0x00000672U), 6129 // .. INP_POWER = 0x0 6130 // .. ==> 0XF8000B4C[0:0] = 0x00000000U 6131 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 6132 // .. INP_TYPE = 0x1 6133 // .. ==> 0XF8000B4C[2:1] = 0x00000001U 6134 // .. ==> MASK : 0x00000006U VAL : 0x00000002U 6135 // .. DCI_UPDATE = 0x0 6136 // .. ==> 0XF8000B4C[3:3] = 0x00000000U 6137 // .. ==> MASK : 0x00000008U VAL : 0x00000000U 6138 // .. TERM_EN = 0x1 6139 // .. ==> 0XF8000B4C[4:4] = 0x00000001U 6140 // .. ==> MASK : 0x00000010U VAL : 0x00000010U 6141 // .. DCR_TYPE = 0x3 6142 // .. ==> 0XF8000B4C[6:5] = 0x00000003U 6143 // .. ==> MASK : 0x00000060U VAL : 0x00000060U 6144 // .. IBUF_DISABLE_MODE = 0 6145 // .. ==> 0XF8000B4C[7:7] = 0x00000000U 6146 // .. ==> MASK : 0x00000080U VAL : 0x00000000U 6147 // .. TERM_DISABLE_MODE = 0 6148 // .. ==> 0XF8000B4C[8:8] = 0x00000000U 6149 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 6150 // .. OUTPUT_EN = 0x3 6151 // .. ==> 0XF8000B4C[10:9] = 0x00000003U 6152 // .. ==> MASK : 0x00000600U VAL : 0x00000600U 6153 // .. PULLUP_EN = 0x0 6154 // .. ==> 0XF8000B4C[11:11] = 0x00000000U 6155 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 6156 // .. 6157 EMIT_MASKWRITE(0XF8000B4C, 0x00000FFFU ,0x00000672U), 6158 // .. INP_POWER = 0x0 6159 // .. ==> 0XF8000B50[0:0] = 0x00000000U 6160 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 6161 // .. INP_TYPE = 0x2 6162 // .. ==> 0XF8000B50[2:1] = 0x00000002U 6163 // .. ==> MASK : 0x00000006U VAL : 0x00000004U 6164 // .. DCI_UPDATE = 0x0 6165 // .. ==> 0XF8000B50[3:3] = 0x00000000U 6166 // .. ==> MASK : 0x00000008U VAL : 0x00000000U 6167 // .. TERM_EN = 0x1 6168 // .. ==> 0XF8000B50[4:4] = 0x00000001U 6169 // .. ==> MASK : 0x00000010U VAL : 0x00000010U 6170 // .. DCR_TYPE = 0x3 6171 // .. ==> 0XF8000B50[6:5] = 0x00000003U 6172 // .. ==> MASK : 0x00000060U VAL : 0x00000060U 6173 // .. IBUF_DISABLE_MODE = 0 6174 // .. ==> 0XF8000B50[7:7] = 0x00000000U 6175 // .. ==> MASK : 0x00000080U VAL : 0x00000000U 6176 // .. TERM_DISABLE_MODE = 0 6177 // .. ==> 0XF8000B50[8:8] = 0x00000000U 6178 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 6179 // .. OUTPUT_EN = 0x3 6180 // .. ==> 0XF8000B50[10:9] = 0x00000003U 6181 // .. ==> MASK : 0x00000600U VAL : 0x00000600U 6182 // .. PULLUP_EN = 0x0 6183 // .. ==> 0XF8000B50[11:11] = 0x00000000U 6184 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 6185 // .. 6186 EMIT_MASKWRITE(0XF8000B50, 0x00000FFFU ,0x00000674U), 6187 // .. INP_POWER = 0x0 6188 // .. ==> 0XF8000B54[0:0] = 0x00000000U 6189 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 6190 // .. INP_TYPE = 0x2 6191 // .. ==> 0XF8000B54[2:1] = 0x00000002U 6192 // .. ==> MASK : 0x00000006U VAL : 0x00000004U 6193 // .. DCI_UPDATE = 0x0 6194 // .. ==> 0XF8000B54[3:3] = 0x00000000U 6195 // .. ==> MASK : 0x00000008U VAL : 0x00000000U 6196 // .. TERM_EN = 0x1 6197 // .. ==> 0XF8000B54[4:4] = 0x00000001U 6198 // .. ==> MASK : 0x00000010U VAL : 0x00000010U 6199 // .. DCR_TYPE = 0x3 6200 // .. ==> 0XF8000B54[6:5] = 0x00000003U 6201 // .. ==> MASK : 0x00000060U VAL : 0x00000060U 6202 // .. IBUF_DISABLE_MODE = 0 6203 // .. ==> 0XF8000B54[7:7] = 0x00000000U 6204 // .. ==> MASK : 0x00000080U VAL : 0x00000000U 6205 // .. TERM_DISABLE_MODE = 0 6206 // .. ==> 0XF8000B54[8:8] = 0x00000000U 6207 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 6208 // .. OUTPUT_EN = 0x3 6209 // .. ==> 0XF8000B54[10:9] = 0x00000003U 6210 // .. ==> MASK : 0x00000600U VAL : 0x00000600U 6211 // .. PULLUP_EN = 0x0 6212 // .. ==> 0XF8000B54[11:11] = 0x00000000U 6213 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 6214 // .. 6215 EMIT_MASKWRITE(0XF8000B54, 0x00000FFFU ,0x00000674U), 6216 // .. INP_POWER = 0x0 6217 // .. ==> 0XF8000B58[0:0] = 0x00000000U 6218 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 6219 // .. INP_TYPE = 0x0 6220 // .. ==> 0XF8000B58[2:1] = 0x00000000U 6221 // .. ==> MASK : 0x00000006U VAL : 0x00000000U 6222 // .. DCI_UPDATE = 0x0 6223 // .. ==> 0XF8000B58[3:3] = 0x00000000U 6224 // .. ==> MASK : 0x00000008U VAL : 0x00000000U 6225 // .. TERM_EN = 0x0 6226 // .. ==> 0XF8000B58[4:4] = 0x00000000U 6227 // .. ==> MASK : 0x00000010U VAL : 0x00000000U 6228 // .. DCR_TYPE = 0x0 6229 // .. ==> 0XF8000B58[6:5] = 0x00000000U 6230 // .. ==> MASK : 0x00000060U VAL : 0x00000000U 6231 // .. IBUF_DISABLE_MODE = 0x0 6232 // .. ==> 0XF8000B58[7:7] = 0x00000000U 6233 // .. ==> MASK : 0x00000080U VAL : 0x00000000U 6234 // .. TERM_DISABLE_MODE = 0x0 6235 // .. ==> 0XF8000B58[8:8] = 0x00000000U 6236 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 6237 // .. OUTPUT_EN = 0x3 6238 // .. ==> 0XF8000B58[10:9] = 0x00000003U 6239 // .. ==> MASK : 0x00000600U VAL : 0x00000600U 6240 // .. PULLUP_EN = 0x0 6241 // .. ==> 0XF8000B58[11:11] = 0x00000000U 6242 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 6243 // .. 6244 EMIT_MASKWRITE(0XF8000B58, 0x00000FFFU ,0x00000600U), 6245 // .. DRIVE_P = 0x1c 6246 // .. ==> 0XF8000B5C[6:0] = 0x0000001CU 6247 // .. ==> MASK : 0x0000007FU VAL : 0x0000001CU 6248 // .. DRIVE_N = 0xc 6249 // .. ==> 0XF8000B5C[13:7] = 0x0000000CU 6250 // .. ==> MASK : 0x00003F80U VAL : 0x00000600U 6251 // .. SLEW_P = 0x3 6252 // .. ==> 0XF8000B5C[18:14] = 0x00000003U 6253 // .. ==> MASK : 0x0007C000U VAL : 0x0000C000U 6254 // .. SLEW_N = 0x3 6255 // .. ==> 0XF8000B5C[23:19] = 0x00000003U 6256 // .. ==> MASK : 0x00F80000U VAL : 0x00180000U 6257 // .. GTL = 0x0 6258 // .. ==> 0XF8000B5C[26:24] = 0x00000000U 6259 // .. ==> MASK : 0x07000000U VAL : 0x00000000U 6260 // .. RTERM = 0x0 6261 // .. ==> 0XF8000B5C[31:27] = 0x00000000U 6262 // .. ==> MASK : 0xF8000000U VAL : 0x00000000U 6263 // .. 6264 EMIT_MASKWRITE(0XF8000B5C, 0xFFFFFFFFU ,0x0018C61CU), 6265 // .. DRIVE_P = 0x1c 6266 // .. ==> 0XF8000B60[6:0] = 0x0000001CU 6267 // .. ==> MASK : 0x0000007FU VAL : 0x0000001CU 6268 // .. DRIVE_N = 0xc 6269 // .. ==> 0XF8000B60[13:7] = 0x0000000CU 6270 // .. ==> MASK : 0x00003F80U VAL : 0x00000600U 6271 // .. SLEW_P = 0x6 6272 // .. ==> 0XF8000B60[18:14] = 0x00000006U 6273 // .. ==> MASK : 0x0007C000U VAL : 0x00018000U 6274 // .. SLEW_N = 0x1f 6275 // .. ==> 0XF8000B60[23:19] = 0x0000001FU 6276 // .. ==> MASK : 0x00F80000U VAL : 0x00F80000U 6277 // .. GTL = 0x0 6278 // .. ==> 0XF8000B60[26:24] = 0x00000000U 6279 // .. ==> MASK : 0x07000000U VAL : 0x00000000U 6280 // .. RTERM = 0x0 6281 // .. ==> 0XF8000B60[31:27] = 0x00000000U 6282 // .. ==> MASK : 0xF8000000U VAL : 0x00000000U 6283 // .. 6284 EMIT_MASKWRITE(0XF8000B60, 0xFFFFFFFFU ,0x00F9861CU), 6285 // .. DRIVE_P = 0x1c 6286 // .. ==> 0XF8000B64[6:0] = 0x0000001CU 6287 // .. ==> MASK : 0x0000007FU VAL : 0x0000001CU 6288 // .. DRIVE_N = 0xc 6289 // .. ==> 0XF8000B64[13:7] = 0x0000000CU 6290 // .. ==> MASK : 0x00003F80U VAL : 0x00000600U 6291 // .. SLEW_P = 0x6 6292 // .. ==> 0XF8000B64[18:14] = 0x00000006U 6293 // .. ==> MASK : 0x0007C000U VAL : 0x00018000U 6294 // .. SLEW_N = 0x1f 6295 // .. ==> 0XF8000B64[23:19] = 0x0000001FU 6296 // .. ==> MASK : 0x00F80000U VAL : 0x00F80000U 6297 // .. GTL = 0x0 6298 // .. ==> 0XF8000B64[26:24] = 0x00000000U 6299 // .. ==> MASK : 0x07000000U VAL : 0x00000000U 6300 // .. RTERM = 0x0 6301 // .. ==> 0XF8000B64[31:27] = 0x00000000U 6302 // .. ==> MASK : 0xF8000000U VAL : 0x00000000U 6303 // .. 6304 EMIT_MASKWRITE(0XF8000B64, 0xFFFFFFFFU ,0x00F9861CU), 6305 // .. DRIVE_P = 0x1c 6306 // .. ==> 0XF8000B68[6:0] = 0x0000001CU 6307 // .. ==> MASK : 0x0000007FU VAL : 0x0000001CU 6308 // .. DRIVE_N = 0xc 6309 // .. ==> 0XF8000B68[13:7] = 0x0000000CU 6310 // .. ==> MASK : 0x00003F80U VAL : 0x00000600U 6311 // .. SLEW_P = 0x6 6312 // .. ==> 0XF8000B68[18:14] = 0x00000006U 6313 // .. ==> MASK : 0x0007C000U VAL : 0x00018000U 6314 // .. SLEW_N = 0x1f 6315 // .. ==> 0XF8000B68[23:19] = 0x0000001FU 6316 // .. ==> MASK : 0x00F80000U VAL : 0x00F80000U 6317 // .. GTL = 0x0 6318 // .. ==> 0XF8000B68[26:24] = 0x00000000U 6319 // .. ==> MASK : 0x07000000U VAL : 0x00000000U 6320 // .. RTERM = 0x0 6321 // .. ==> 0XF8000B68[31:27] = 0x00000000U 6322 // .. ==> MASK : 0xF8000000U VAL : 0x00000000U 6323 // .. 6324 EMIT_MASKWRITE(0XF8000B68, 0xFFFFFFFFU ,0x00F9861CU), 6325 // .. VREF_INT_EN = 0x1 6326 // .. ==> 0XF8000B6C[0:0] = 0x00000001U 6327 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 6328 // .. VREF_SEL = 0x4 6329 // .. ==> 0XF8000B6C[4:1] = 0x00000004U 6330 // .. ==> MASK : 0x0000001EU VAL : 0x00000008U 6331 // .. VREF_EXT_EN = 0x0 6332 // .. ==> 0XF8000B6C[6:5] = 0x00000000U 6333 // .. ==> MASK : 0x00000060U VAL : 0x00000000U 6334 // .. VREF_PULLUP_EN = 0x0 6335 // .. ==> 0XF8000B6C[8:7] = 0x00000000U 6336 // .. ==> MASK : 0x00000180U VAL : 0x00000000U 6337 // .. REFIO_EN = 0x1 6338 // .. ==> 0XF8000B6C[9:9] = 0x00000001U 6339 // .. ==> MASK : 0x00000200U VAL : 0x00000200U 6340 // .. REFIO_TEST = 0x3 6341 // .. ==> 0XF8000B6C[11:10] = 0x00000003U 6342 // .. ==> MASK : 0x00000C00U VAL : 0x00000C00U 6343 // .. REFIO_PULLUP_EN = 0x0 6344 // .. ==> 0XF8000B6C[12:12] = 0x00000000U 6345 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 6346 // .. DRST_B_PULLUP_EN = 0x0 6347 // .. ==> 0XF8000B6C[13:13] = 0x00000000U 6348 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 6349 // .. CKE_PULLUP_EN = 0x0 6350 // .. ==> 0XF8000B6C[14:14] = 0x00000000U 6351 // .. ==> MASK : 0x00004000U VAL : 0x00000000U 6352 // .. 6353 EMIT_MASKWRITE(0XF8000B6C, 0x00007FFFU ,0x00000E09U), 6354 // .. .. START: ASSERT RESET 6355 // .. .. RESET = 1 6356 // .. .. ==> 0XF8000B70[0:0] = 0x00000001U 6357 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 6358 // .. .. VRN_OUT = 0x1 6359 // .. .. ==> 0XF8000B70[5:5] = 0x00000001U 6360 // .. .. ==> MASK : 0x00000020U VAL : 0x00000020U 6361 // .. .. 6362 EMIT_MASKWRITE(0XF8000B70, 0x00000021U ,0x00000021U), 6363 // .. .. FINISH: ASSERT RESET 6364 // .. .. START: DEASSERT RESET 6365 // .. .. RESET = 0 6366 // .. .. ==> 0XF8000B70[0:0] = 0x00000000U 6367 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 6368 // .. .. VRN_OUT = 0x1 6369 // .. .. ==> 0XF8000B70[5:5] = 0x00000001U 6370 // .. .. ==> MASK : 0x00000020U VAL : 0x00000020U 6371 // .. .. 6372 EMIT_MASKWRITE(0XF8000B70, 0x00000021U ,0x00000020U), 6373 // .. .. FINISH: DEASSERT RESET 6374 // .. .. RESET = 0x1 6375 // .. .. ==> 0XF8000B70[0:0] = 0x00000001U 6376 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 6377 // .. .. ENABLE = 0x1 6378 // .. .. ==> 0XF8000B70[1:1] = 0x00000001U 6379 // .. .. ==> MASK : 0x00000002U VAL : 0x00000002U 6380 // .. .. VRP_TRI = 0x0 6381 // .. .. ==> 0XF8000B70[2:2] = 0x00000000U 6382 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U 6383 // .. .. VRN_TRI = 0x0 6384 // .. .. ==> 0XF8000B70[3:3] = 0x00000000U 6385 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U 6386 // .. .. VRP_OUT = 0x0 6387 // .. .. ==> 0XF8000B70[4:4] = 0x00000000U 6388 // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U 6389 // .. .. VRN_OUT = 0x1 6390 // .. .. ==> 0XF8000B70[5:5] = 0x00000001U 6391 // .. .. ==> MASK : 0x00000020U VAL : 0x00000020U 6392 // .. .. NREF_OPT1 = 0x0 6393 // .. .. ==> 0XF8000B70[7:6] = 0x00000000U 6394 // .. .. ==> MASK : 0x000000C0U VAL : 0x00000000U 6395 // .. .. NREF_OPT2 = 0x0 6396 // .. .. ==> 0XF8000B70[10:8] = 0x00000000U 6397 // .. .. ==> MASK : 0x00000700U VAL : 0x00000000U 6398 // .. .. NREF_OPT4 = 0x1 6399 // .. .. ==> 0XF8000B70[13:11] = 0x00000001U 6400 // .. .. ==> MASK : 0x00003800U VAL : 0x00000800U 6401 // .. .. PREF_OPT1 = 0x0 6402 // .. .. ==> 0XF8000B70[16:14] = 0x00000000U 6403 // .. .. ==> MASK : 0x0001C000U VAL : 0x00000000U 6404 // .. .. PREF_OPT2 = 0x0 6405 // .. .. ==> 0XF8000B70[19:17] = 0x00000000U 6406 // .. .. ==> MASK : 0x000E0000U VAL : 0x00000000U 6407 // .. .. UPDATE_CONTROL = 0x0 6408 // .. .. ==> 0XF8000B70[20:20] = 0x00000000U 6409 // .. .. ==> MASK : 0x00100000U VAL : 0x00000000U 6410 // .. .. INIT_COMPLETE = 0x0 6411 // .. .. ==> 0XF8000B70[21:21] = 0x00000000U 6412 // .. .. ==> MASK : 0x00200000U VAL : 0x00000000U 6413 // .. .. TST_CLK = 0x0 6414 // .. .. ==> 0XF8000B70[22:22] = 0x00000000U 6415 // .. .. ==> MASK : 0x00400000U VAL : 0x00000000U 6416 // .. .. TST_HLN = 0x0 6417 // .. .. ==> 0XF8000B70[23:23] = 0x00000000U 6418 // .. .. ==> MASK : 0x00800000U VAL : 0x00000000U 6419 // .. .. TST_HLP = 0x0 6420 // .. .. ==> 0XF8000B70[24:24] = 0x00000000U 6421 // .. .. ==> MASK : 0x01000000U VAL : 0x00000000U 6422 // .. .. TST_RST = 0x0 6423 // .. .. ==> 0XF8000B70[25:25] = 0x00000000U 6424 // .. .. ==> MASK : 0x02000000U VAL : 0x00000000U 6425 // .. .. INT_DCI_EN = 0x0 6426 // .. .. ==> 0XF8000B70[26:26] = 0x00000000U 6427 // .. .. ==> MASK : 0x04000000U VAL : 0x00000000U 6428 // .. .. 6429 EMIT_MASKWRITE(0XF8000B70, 0x07FFFFFFU ,0x00000823U), 6430 // .. FINISH: DDRIOB SETTINGS 6431 // .. START: MIO PROGRAMMING 6432 // .. TRI_ENABLE = 1 6433 // .. ==> 0XF8000700[0:0] = 0x00000001U 6434 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 6435 // .. Speed = 0 6436 // .. ==> 0XF8000700[8:8] = 0x00000000U 6437 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 6438 // .. IO_Type = 1 6439 // .. ==> 0XF8000700[11:9] = 0x00000001U 6440 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 6441 // .. PULLUP = 1 6442 // .. ==> 0XF8000700[12:12] = 0x00000001U 6443 // .. ==> MASK : 0x00001000U VAL : 0x00001000U 6444 // .. DisableRcvr = 0 6445 // .. ==> 0XF8000700[13:13] = 0x00000000U 6446 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 6447 // .. 6448 EMIT_MASKWRITE(0XF8000700, 0x00003F01U ,0x00001201U), 6449 // .. TRI_ENABLE = 0 6450 // .. ==> 0XF8000704[0:0] = 0x00000000U 6451 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 6452 // .. L0_SEL = 1 6453 // .. ==> 0XF8000704[1:1] = 0x00000001U 6454 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 6455 // .. L1_SEL = 0 6456 // .. ==> 0XF8000704[2:2] = 0x00000000U 6457 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 6458 // .. L2_SEL = 0 6459 // .. ==> 0XF8000704[4:3] = 0x00000000U 6460 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 6461 // .. L3_SEL = 0 6462 // .. ==> 0XF8000704[7:5] = 0x00000000U 6463 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 6464 // .. Speed = 0 6465 // .. ==> 0XF8000704[8:8] = 0x00000000U 6466 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 6467 // .. IO_Type = 1 6468 // .. ==> 0XF8000704[11:9] = 0x00000001U 6469 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 6470 // .. PULLUP = 1 6471 // .. ==> 0XF8000704[12:12] = 0x00000001U 6472 // .. ==> MASK : 0x00001000U VAL : 0x00001000U 6473 // .. DisableRcvr = 0 6474 // .. ==> 0XF8000704[13:13] = 0x00000000U 6475 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 6476 // .. 6477 EMIT_MASKWRITE(0XF8000704, 0x00003FFFU ,0x00001202U), 6478 // .. TRI_ENABLE = 0 6479 // .. ==> 0XF8000708[0:0] = 0x00000000U 6480 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 6481 // .. L0_SEL = 1 6482 // .. ==> 0XF8000708[1:1] = 0x00000001U 6483 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 6484 // .. L1_SEL = 0 6485 // .. ==> 0XF8000708[2:2] = 0x00000000U 6486 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 6487 // .. L2_SEL = 0 6488 // .. ==> 0XF8000708[4:3] = 0x00000000U 6489 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 6490 // .. L3_SEL = 0 6491 // .. ==> 0XF8000708[7:5] = 0x00000000U 6492 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 6493 // .. Speed = 0 6494 // .. ==> 0XF8000708[8:8] = 0x00000000U 6495 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 6496 // .. IO_Type = 1 6497 // .. ==> 0XF8000708[11:9] = 0x00000001U 6498 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 6499 // .. PULLUP = 0 6500 // .. ==> 0XF8000708[12:12] = 0x00000000U 6501 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 6502 // .. DisableRcvr = 0 6503 // .. ==> 0XF8000708[13:13] = 0x00000000U 6504 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 6505 // .. 6506 EMIT_MASKWRITE(0XF8000708, 0x00003FFFU ,0x00000202U), 6507 // .. TRI_ENABLE = 0 6508 // .. ==> 0XF800070C[0:0] = 0x00000000U 6509 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 6510 // .. L0_SEL = 1 6511 // .. ==> 0XF800070C[1:1] = 0x00000001U 6512 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 6513 // .. L1_SEL = 0 6514 // .. ==> 0XF800070C[2:2] = 0x00000000U 6515 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 6516 // .. L2_SEL = 0 6517 // .. ==> 0XF800070C[4:3] = 0x00000000U 6518 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 6519 // .. L3_SEL = 0 6520 // .. ==> 0XF800070C[7:5] = 0x00000000U 6521 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 6522 // .. Speed = 0 6523 // .. ==> 0XF800070C[8:8] = 0x00000000U 6524 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 6525 // .. IO_Type = 1 6526 // .. ==> 0XF800070C[11:9] = 0x00000001U 6527 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 6528 // .. PULLUP = 0 6529 // .. ==> 0XF800070C[12:12] = 0x00000000U 6530 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 6531 // .. DisableRcvr = 0 6532 // .. ==> 0XF800070C[13:13] = 0x00000000U 6533 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 6534 // .. 6535 EMIT_MASKWRITE(0XF800070C, 0x00003FFFU ,0x00000202U), 6536 // .. TRI_ENABLE = 0 6537 // .. ==> 0XF8000710[0:0] = 0x00000000U 6538 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 6539 // .. L0_SEL = 1 6540 // .. ==> 0XF8000710[1:1] = 0x00000001U 6541 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 6542 // .. L1_SEL = 0 6543 // .. ==> 0XF8000710[2:2] = 0x00000000U 6544 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 6545 // .. L2_SEL = 0 6546 // .. ==> 0XF8000710[4:3] = 0x00000000U 6547 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 6548 // .. L3_SEL = 0 6549 // .. ==> 0XF8000710[7:5] = 0x00000000U 6550 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 6551 // .. Speed = 0 6552 // .. ==> 0XF8000710[8:8] = 0x00000000U 6553 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 6554 // .. IO_Type = 1 6555 // .. ==> 0XF8000710[11:9] = 0x00000001U 6556 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 6557 // .. PULLUP = 0 6558 // .. ==> 0XF8000710[12:12] = 0x00000000U 6559 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 6560 // .. DisableRcvr = 0 6561 // .. ==> 0XF8000710[13:13] = 0x00000000U 6562 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 6563 // .. 6564 EMIT_MASKWRITE(0XF8000710, 0x00003FFFU ,0x00000202U), 6565 // .. TRI_ENABLE = 0 6566 // .. ==> 0XF8000714[0:0] = 0x00000000U 6567 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 6568 // .. L0_SEL = 1 6569 // .. ==> 0XF8000714[1:1] = 0x00000001U 6570 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 6571 // .. L1_SEL = 0 6572 // .. ==> 0XF8000714[2:2] = 0x00000000U 6573 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 6574 // .. L2_SEL = 0 6575 // .. ==> 0XF8000714[4:3] = 0x00000000U 6576 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 6577 // .. L3_SEL = 0 6578 // .. ==> 0XF8000714[7:5] = 0x00000000U 6579 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 6580 // .. Speed = 0 6581 // .. ==> 0XF8000714[8:8] = 0x00000000U 6582 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 6583 // .. IO_Type = 1 6584 // .. ==> 0XF8000714[11:9] = 0x00000001U 6585 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 6586 // .. PULLUP = 0 6587 // .. ==> 0XF8000714[12:12] = 0x00000000U 6588 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 6589 // .. DisableRcvr = 0 6590 // .. ==> 0XF8000714[13:13] = 0x00000000U 6591 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 6592 // .. 6593 EMIT_MASKWRITE(0XF8000714, 0x00003FFFU ,0x00000202U), 6594 // .. TRI_ENABLE = 0 6595 // .. ==> 0XF8000718[0:0] = 0x00000000U 6596 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 6597 // .. L0_SEL = 1 6598 // .. ==> 0XF8000718[1:1] = 0x00000001U 6599 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 6600 // .. L1_SEL = 0 6601 // .. ==> 0XF8000718[2:2] = 0x00000000U 6602 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 6603 // .. L2_SEL = 0 6604 // .. ==> 0XF8000718[4:3] = 0x00000000U 6605 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 6606 // .. L3_SEL = 0 6607 // .. ==> 0XF8000718[7:5] = 0x00000000U 6608 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 6609 // .. Speed = 0 6610 // .. ==> 0XF8000718[8:8] = 0x00000000U 6611 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 6612 // .. IO_Type = 1 6613 // .. ==> 0XF8000718[11:9] = 0x00000001U 6614 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 6615 // .. PULLUP = 0 6616 // .. ==> 0XF8000718[12:12] = 0x00000000U 6617 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 6618 // .. DisableRcvr = 0 6619 // .. ==> 0XF8000718[13:13] = 0x00000000U 6620 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 6621 // .. 6622 EMIT_MASKWRITE(0XF8000718, 0x00003FFFU ,0x00000202U), 6623 // .. TRI_ENABLE = 0 6624 // .. ==> 0XF800071C[0:0] = 0x00000000U 6625 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 6626 // .. L0_SEL = 0 6627 // .. ==> 0XF800071C[1:1] = 0x00000000U 6628 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 6629 // .. L1_SEL = 0 6630 // .. ==> 0XF800071C[2:2] = 0x00000000U 6631 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 6632 // .. L2_SEL = 0 6633 // .. ==> 0XF800071C[4:3] = 0x00000000U 6634 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 6635 // .. L3_SEL = 0 6636 // .. ==> 0XF800071C[7:5] = 0x00000000U 6637 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 6638 // .. Speed = 0 6639 // .. ==> 0XF800071C[8:8] = 0x00000000U 6640 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 6641 // .. IO_Type = 1 6642 // .. ==> 0XF800071C[11:9] = 0x00000001U 6643 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 6644 // .. PULLUP = 0 6645 // .. ==> 0XF800071C[12:12] = 0x00000000U 6646 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 6647 // .. DisableRcvr = 0 6648 // .. ==> 0XF800071C[13:13] = 0x00000000U 6649 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 6650 // .. 6651 EMIT_MASKWRITE(0XF800071C, 0x00003FFFU ,0x00000200U), 6652 // .. TRI_ENABLE = 0 6653 // .. ==> 0XF8000720[0:0] = 0x00000000U 6654 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 6655 // .. L0_SEL = 1 6656 // .. ==> 0XF8000720[1:1] = 0x00000001U 6657 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 6658 // .. L1_SEL = 0 6659 // .. ==> 0XF8000720[2:2] = 0x00000000U 6660 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 6661 // .. L2_SEL = 0 6662 // .. ==> 0XF8000720[4:3] = 0x00000000U 6663 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 6664 // .. L3_SEL = 0 6665 // .. ==> 0XF8000720[7:5] = 0x00000000U 6666 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 6667 // .. Speed = 0 6668 // .. ==> 0XF8000720[8:8] = 0x00000000U 6669 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 6670 // .. IO_Type = 1 6671 // .. ==> 0XF8000720[11:9] = 0x00000001U 6672 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 6673 // .. PULLUP = 0 6674 // .. ==> 0XF8000720[12:12] = 0x00000000U 6675 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 6676 // .. DisableRcvr = 0 6677 // .. ==> 0XF8000720[13:13] = 0x00000000U 6678 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 6679 // .. 6680 EMIT_MASKWRITE(0XF8000720, 0x00003FFFU ,0x00000202U), 6681 // .. TRI_ENABLE = 0 6682 // .. ==> 0XF8000724[0:0] = 0x00000000U 6683 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 6684 // .. L0_SEL = 0 6685 // .. ==> 0XF8000724[1:1] = 0x00000000U 6686 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 6687 // .. L1_SEL = 0 6688 // .. ==> 0XF8000724[2:2] = 0x00000000U 6689 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 6690 // .. L2_SEL = 0 6691 // .. ==> 0XF8000724[4:3] = 0x00000000U 6692 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 6693 // .. L3_SEL = 0 6694 // .. ==> 0XF8000724[7:5] = 0x00000000U 6695 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 6696 // .. Speed = 0 6697 // .. ==> 0XF8000724[8:8] = 0x00000000U 6698 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 6699 // .. IO_Type = 1 6700 // .. ==> 0XF8000724[11:9] = 0x00000001U 6701 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 6702 // .. PULLUP = 1 6703 // .. ==> 0XF8000724[12:12] = 0x00000001U 6704 // .. ==> MASK : 0x00001000U VAL : 0x00001000U 6705 // .. DisableRcvr = 0 6706 // .. ==> 0XF8000724[13:13] = 0x00000000U 6707 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 6708 // .. 6709 EMIT_MASKWRITE(0XF8000724, 0x00003FFFU ,0x00001200U), 6710 // .. TRI_ENABLE = 0 6711 // .. ==> 0XF8000728[0:0] = 0x00000000U 6712 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 6713 // .. L0_SEL = 0 6714 // .. ==> 0XF8000728[1:1] = 0x00000000U 6715 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 6716 // .. L1_SEL = 0 6717 // .. ==> 0XF8000728[2:2] = 0x00000000U 6718 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 6719 // .. L2_SEL = 0 6720 // .. ==> 0XF8000728[4:3] = 0x00000000U 6721 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 6722 // .. L3_SEL = 0 6723 // .. ==> 0XF8000728[7:5] = 0x00000000U 6724 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 6725 // .. Speed = 0 6726 // .. ==> 0XF8000728[8:8] = 0x00000000U 6727 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 6728 // .. IO_Type = 1 6729 // .. ==> 0XF8000728[11:9] = 0x00000001U 6730 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 6731 // .. PULLUP = 1 6732 // .. ==> 0XF8000728[12:12] = 0x00000001U 6733 // .. ==> MASK : 0x00001000U VAL : 0x00001000U 6734 // .. DisableRcvr = 0 6735 // .. ==> 0XF8000728[13:13] = 0x00000000U 6736 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 6737 // .. 6738 EMIT_MASKWRITE(0XF8000728, 0x00003FFFU ,0x00001200U), 6739 // .. TRI_ENABLE = 0 6740 // .. ==> 0XF800072C[0:0] = 0x00000000U 6741 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 6742 // .. L0_SEL = 0 6743 // .. ==> 0XF800072C[1:1] = 0x00000000U 6744 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 6745 // .. L1_SEL = 0 6746 // .. ==> 0XF800072C[2:2] = 0x00000000U 6747 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 6748 // .. L2_SEL = 0 6749 // .. ==> 0XF800072C[4:3] = 0x00000000U 6750 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 6751 // .. L3_SEL = 0 6752 // .. ==> 0XF800072C[7:5] = 0x00000000U 6753 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 6754 // .. Speed = 0 6755 // .. ==> 0XF800072C[8:8] = 0x00000000U 6756 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 6757 // .. IO_Type = 1 6758 // .. ==> 0XF800072C[11:9] = 0x00000001U 6759 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 6760 // .. PULLUP = 1 6761 // .. ==> 0XF800072C[12:12] = 0x00000001U 6762 // .. ==> MASK : 0x00001000U VAL : 0x00001000U 6763 // .. DisableRcvr = 0 6764 // .. ==> 0XF800072C[13:13] = 0x00000000U 6765 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 6766 // .. 6767 EMIT_MASKWRITE(0XF800072C, 0x00003FFFU ,0x00001200U), 6768 // .. TRI_ENABLE = 0 6769 // .. ==> 0XF8000730[0:0] = 0x00000000U 6770 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 6771 // .. L0_SEL = 0 6772 // .. ==> 0XF8000730[1:1] = 0x00000000U 6773 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 6774 // .. L1_SEL = 0 6775 // .. ==> 0XF8000730[2:2] = 0x00000000U 6776 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 6777 // .. L2_SEL = 0 6778 // .. ==> 0XF8000730[4:3] = 0x00000000U 6779 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 6780 // .. L3_SEL = 0 6781 // .. ==> 0XF8000730[7:5] = 0x00000000U 6782 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 6783 // .. Speed = 0 6784 // .. ==> 0XF8000730[8:8] = 0x00000000U 6785 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 6786 // .. IO_Type = 1 6787 // .. ==> 0XF8000730[11:9] = 0x00000001U 6788 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 6789 // .. PULLUP = 1 6790 // .. ==> 0XF8000730[12:12] = 0x00000001U 6791 // .. ==> MASK : 0x00001000U VAL : 0x00001000U 6792 // .. DisableRcvr = 0 6793 // .. ==> 0XF8000730[13:13] = 0x00000000U 6794 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 6795 // .. 6796 EMIT_MASKWRITE(0XF8000730, 0x00003FFFU ,0x00001200U), 6797 // .. TRI_ENABLE = 0 6798 // .. ==> 0XF8000734[0:0] = 0x00000000U 6799 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 6800 // .. L0_SEL = 0 6801 // .. ==> 0XF8000734[1:1] = 0x00000000U 6802 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 6803 // .. L1_SEL = 0 6804 // .. ==> 0XF8000734[2:2] = 0x00000000U 6805 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 6806 // .. L2_SEL = 0 6807 // .. ==> 0XF8000734[4:3] = 0x00000000U 6808 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 6809 // .. L3_SEL = 0 6810 // .. ==> 0XF8000734[7:5] = 0x00000000U 6811 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 6812 // .. Speed = 0 6813 // .. ==> 0XF8000734[8:8] = 0x00000000U 6814 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 6815 // .. IO_Type = 1 6816 // .. ==> 0XF8000734[11:9] = 0x00000001U 6817 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 6818 // .. PULLUP = 1 6819 // .. ==> 0XF8000734[12:12] = 0x00000001U 6820 // .. ==> MASK : 0x00001000U VAL : 0x00001000U 6821 // .. DisableRcvr = 0 6822 // .. ==> 0XF8000734[13:13] = 0x00000000U 6823 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 6824 // .. 6825 EMIT_MASKWRITE(0XF8000734, 0x00003FFFU ,0x00001200U), 6826 // .. TRI_ENABLE = 0 6827 // .. ==> 0XF8000738[0:0] = 0x00000000U 6828 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 6829 // .. L0_SEL = 0 6830 // .. ==> 0XF8000738[1:1] = 0x00000000U 6831 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 6832 // .. L1_SEL = 0 6833 // .. ==> 0XF8000738[2:2] = 0x00000000U 6834 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 6835 // .. L2_SEL = 0 6836 // .. ==> 0XF8000738[4:3] = 0x00000000U 6837 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 6838 // .. L3_SEL = 0 6839 // .. ==> 0XF8000738[7:5] = 0x00000000U 6840 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 6841 // .. Speed = 0 6842 // .. ==> 0XF8000738[8:8] = 0x00000000U 6843 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 6844 // .. IO_Type = 1 6845 // .. ==> 0XF8000738[11:9] = 0x00000001U 6846 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 6847 // .. PULLUP = 1 6848 // .. ==> 0XF8000738[12:12] = 0x00000001U 6849 // .. ==> MASK : 0x00001000U VAL : 0x00001000U 6850 // .. DisableRcvr = 0 6851 // .. ==> 0XF8000738[13:13] = 0x00000000U 6852 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 6853 // .. 6854 EMIT_MASKWRITE(0XF8000738, 0x00003FFFU ,0x00001200U), 6855 // .. TRI_ENABLE = 1 6856 // .. ==> 0XF800073C[0:0] = 0x00000001U 6857 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 6858 // .. Speed = 0 6859 // .. ==> 0XF800073C[8:8] = 0x00000000U 6860 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 6861 // .. IO_Type = 1 6862 // .. ==> 0XF800073C[11:9] = 0x00000001U 6863 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 6864 // .. PULLUP = 1 6865 // .. ==> 0XF800073C[12:12] = 0x00000001U 6866 // .. ==> MASK : 0x00001000U VAL : 0x00001000U 6867 // .. DisableRcvr = 0 6868 // .. ==> 0XF800073C[13:13] = 0x00000000U 6869 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 6870 // .. 6871 EMIT_MASKWRITE(0XF800073C, 0x00003F01U ,0x00001201U), 6872 // .. TRI_ENABLE = 0 6873 // .. ==> 0XF8000740[0:0] = 0x00000000U 6874 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 6875 // .. L0_SEL = 1 6876 // .. ==> 0XF8000740[1:1] = 0x00000001U 6877 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 6878 // .. L1_SEL = 0 6879 // .. ==> 0XF8000740[2:2] = 0x00000000U 6880 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 6881 // .. L2_SEL = 0 6882 // .. ==> 0XF8000740[4:3] = 0x00000000U 6883 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 6884 // .. L3_SEL = 0 6885 // .. ==> 0XF8000740[7:5] = 0x00000000U 6886 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 6887 // .. Speed = 0 6888 // .. ==> 0XF8000740[8:8] = 0x00000000U 6889 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 6890 // .. IO_Type = 4 6891 // .. ==> 0XF8000740[11:9] = 0x00000004U 6892 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U 6893 // .. PULLUP = 0 6894 // .. ==> 0XF8000740[12:12] = 0x00000000U 6895 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 6896 // .. DisableRcvr = 1 6897 // .. ==> 0XF8000740[13:13] = 0x00000001U 6898 // .. ==> MASK : 0x00002000U VAL : 0x00002000U 6899 // .. 6900 EMIT_MASKWRITE(0XF8000740, 0x00003FFFU ,0x00002802U), 6901 // .. TRI_ENABLE = 0 6902 // .. ==> 0XF8000744[0:0] = 0x00000000U 6903 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 6904 // .. L0_SEL = 1 6905 // .. ==> 0XF8000744[1:1] = 0x00000001U 6906 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 6907 // .. L1_SEL = 0 6908 // .. ==> 0XF8000744[2:2] = 0x00000000U 6909 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 6910 // .. L2_SEL = 0 6911 // .. ==> 0XF8000744[4:3] = 0x00000000U 6912 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 6913 // .. L3_SEL = 0 6914 // .. ==> 0XF8000744[7:5] = 0x00000000U 6915 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 6916 // .. Speed = 0 6917 // .. ==> 0XF8000744[8:8] = 0x00000000U 6918 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 6919 // .. IO_Type = 4 6920 // .. ==> 0XF8000744[11:9] = 0x00000004U 6921 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U 6922 // .. PULLUP = 0 6923 // .. ==> 0XF8000744[12:12] = 0x00000000U 6924 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 6925 // .. DisableRcvr = 1 6926 // .. ==> 0XF8000744[13:13] = 0x00000001U 6927 // .. ==> MASK : 0x00002000U VAL : 0x00002000U 6928 // .. 6929 EMIT_MASKWRITE(0XF8000744, 0x00003FFFU ,0x00002802U), 6930 // .. TRI_ENABLE = 0 6931 // .. ==> 0XF8000748[0:0] = 0x00000000U 6932 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 6933 // .. L0_SEL = 1 6934 // .. ==> 0XF8000748[1:1] = 0x00000001U 6935 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 6936 // .. L1_SEL = 0 6937 // .. ==> 0XF8000748[2:2] = 0x00000000U 6938 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 6939 // .. L2_SEL = 0 6940 // .. ==> 0XF8000748[4:3] = 0x00000000U 6941 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 6942 // .. L3_SEL = 0 6943 // .. ==> 0XF8000748[7:5] = 0x00000000U 6944 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 6945 // .. Speed = 0 6946 // .. ==> 0XF8000748[8:8] = 0x00000000U 6947 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 6948 // .. IO_Type = 4 6949 // .. ==> 0XF8000748[11:9] = 0x00000004U 6950 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U 6951 // .. PULLUP = 0 6952 // .. ==> 0XF8000748[12:12] = 0x00000000U 6953 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 6954 // .. DisableRcvr = 1 6955 // .. ==> 0XF8000748[13:13] = 0x00000001U 6956 // .. ==> MASK : 0x00002000U VAL : 0x00002000U 6957 // .. 6958 EMIT_MASKWRITE(0XF8000748, 0x00003FFFU ,0x00002802U), 6959 // .. TRI_ENABLE = 0 6960 // .. ==> 0XF800074C[0:0] = 0x00000000U 6961 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 6962 // .. L0_SEL = 1 6963 // .. ==> 0XF800074C[1:1] = 0x00000001U 6964 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 6965 // .. L1_SEL = 0 6966 // .. ==> 0XF800074C[2:2] = 0x00000000U 6967 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 6968 // .. L2_SEL = 0 6969 // .. ==> 0XF800074C[4:3] = 0x00000000U 6970 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 6971 // .. L3_SEL = 0 6972 // .. ==> 0XF800074C[7:5] = 0x00000000U 6973 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 6974 // .. Speed = 0 6975 // .. ==> 0XF800074C[8:8] = 0x00000000U 6976 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 6977 // .. IO_Type = 4 6978 // .. ==> 0XF800074C[11:9] = 0x00000004U 6979 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U 6980 // .. PULLUP = 0 6981 // .. ==> 0XF800074C[12:12] = 0x00000000U 6982 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 6983 // .. DisableRcvr = 1 6984 // .. ==> 0XF800074C[13:13] = 0x00000001U 6985 // .. ==> MASK : 0x00002000U VAL : 0x00002000U 6986 // .. 6987 EMIT_MASKWRITE(0XF800074C, 0x00003FFFU ,0x00002802U), 6988 // .. TRI_ENABLE = 0 6989 // .. ==> 0XF8000750[0:0] = 0x00000000U 6990 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 6991 // .. L0_SEL = 1 6992 // .. ==> 0XF8000750[1:1] = 0x00000001U 6993 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 6994 // .. L1_SEL = 0 6995 // .. ==> 0XF8000750[2:2] = 0x00000000U 6996 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 6997 // .. L2_SEL = 0 6998 // .. ==> 0XF8000750[4:3] = 0x00000000U 6999 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 7000 // .. L3_SEL = 0 7001 // .. ==> 0XF8000750[7:5] = 0x00000000U 7002 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 7003 // .. Speed = 0 7004 // .. ==> 0XF8000750[8:8] = 0x00000000U 7005 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 7006 // .. IO_Type = 4 7007 // .. ==> 0XF8000750[11:9] = 0x00000004U 7008 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U 7009 // .. PULLUP = 0 7010 // .. ==> 0XF8000750[12:12] = 0x00000000U 7011 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 7012 // .. DisableRcvr = 1 7013 // .. ==> 0XF8000750[13:13] = 0x00000001U 7014 // .. ==> MASK : 0x00002000U VAL : 0x00002000U 7015 // .. 7016 EMIT_MASKWRITE(0XF8000750, 0x00003FFFU ,0x00002802U), 7017 // .. TRI_ENABLE = 0 7018 // .. ==> 0XF8000754[0:0] = 0x00000000U 7019 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 7020 // .. L0_SEL = 1 7021 // .. ==> 0XF8000754[1:1] = 0x00000001U 7022 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 7023 // .. L1_SEL = 0 7024 // .. ==> 0XF8000754[2:2] = 0x00000000U 7025 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 7026 // .. L2_SEL = 0 7027 // .. ==> 0XF8000754[4:3] = 0x00000000U 7028 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 7029 // .. L3_SEL = 0 7030 // .. ==> 0XF8000754[7:5] = 0x00000000U 7031 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 7032 // .. Speed = 0 7033 // .. ==> 0XF8000754[8:8] = 0x00000000U 7034 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 7035 // .. IO_Type = 4 7036 // .. ==> 0XF8000754[11:9] = 0x00000004U 7037 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U 7038 // .. PULLUP = 0 7039 // .. ==> 0XF8000754[12:12] = 0x00000000U 7040 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 7041 // .. DisableRcvr = 1 7042 // .. ==> 0XF8000754[13:13] = 0x00000001U 7043 // .. ==> MASK : 0x00002000U VAL : 0x00002000U 7044 // .. 7045 EMIT_MASKWRITE(0XF8000754, 0x00003FFFU ,0x00002802U), 7046 // .. TRI_ENABLE = 1 7047 // .. ==> 0XF8000758[0:0] = 0x00000001U 7048 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 7049 // .. L0_SEL = 1 7050 // .. ==> 0XF8000758[1:1] = 0x00000001U 7051 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 7052 // .. L1_SEL = 0 7053 // .. ==> 0XF8000758[2:2] = 0x00000000U 7054 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 7055 // .. L2_SEL = 0 7056 // .. ==> 0XF8000758[4:3] = 0x00000000U 7057 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 7058 // .. L3_SEL = 0 7059 // .. ==> 0XF8000758[7:5] = 0x00000000U 7060 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 7061 // .. Speed = 0 7062 // .. ==> 0XF8000758[8:8] = 0x00000000U 7063 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 7064 // .. IO_Type = 4 7065 // .. ==> 0XF8000758[11:9] = 0x00000004U 7066 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U 7067 // .. PULLUP = 0 7068 // .. ==> 0XF8000758[12:12] = 0x00000000U 7069 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 7070 // .. DisableRcvr = 0 7071 // .. ==> 0XF8000758[13:13] = 0x00000000U 7072 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 7073 // .. 7074 EMIT_MASKWRITE(0XF8000758, 0x00003FFFU ,0x00000803U), 7075 // .. TRI_ENABLE = 1 7076 // .. ==> 0XF800075C[0:0] = 0x00000001U 7077 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 7078 // .. L0_SEL = 1 7079 // .. ==> 0XF800075C[1:1] = 0x00000001U 7080 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 7081 // .. L1_SEL = 0 7082 // .. ==> 0XF800075C[2:2] = 0x00000000U 7083 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 7084 // .. L2_SEL = 0 7085 // .. ==> 0XF800075C[4:3] = 0x00000000U 7086 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 7087 // .. L3_SEL = 0 7088 // .. ==> 0XF800075C[7:5] = 0x00000000U 7089 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 7090 // .. Speed = 0 7091 // .. ==> 0XF800075C[8:8] = 0x00000000U 7092 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 7093 // .. IO_Type = 4 7094 // .. ==> 0XF800075C[11:9] = 0x00000004U 7095 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U 7096 // .. PULLUP = 0 7097 // .. ==> 0XF800075C[12:12] = 0x00000000U 7098 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 7099 // .. DisableRcvr = 0 7100 // .. ==> 0XF800075C[13:13] = 0x00000000U 7101 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 7102 // .. 7103 EMIT_MASKWRITE(0XF800075C, 0x00003FFFU ,0x00000803U), 7104 // .. TRI_ENABLE = 1 7105 // .. ==> 0XF8000760[0:0] = 0x00000001U 7106 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 7107 // .. L0_SEL = 1 7108 // .. ==> 0XF8000760[1:1] = 0x00000001U 7109 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 7110 // .. L1_SEL = 0 7111 // .. ==> 0XF8000760[2:2] = 0x00000000U 7112 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 7113 // .. L2_SEL = 0 7114 // .. ==> 0XF8000760[4:3] = 0x00000000U 7115 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 7116 // .. L3_SEL = 0 7117 // .. ==> 0XF8000760[7:5] = 0x00000000U 7118 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 7119 // .. Speed = 0 7120 // .. ==> 0XF8000760[8:8] = 0x00000000U 7121 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 7122 // .. IO_Type = 4 7123 // .. ==> 0XF8000760[11:9] = 0x00000004U 7124 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U 7125 // .. PULLUP = 0 7126 // .. ==> 0XF8000760[12:12] = 0x00000000U 7127 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 7128 // .. DisableRcvr = 0 7129 // .. ==> 0XF8000760[13:13] = 0x00000000U 7130 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 7131 // .. 7132 EMIT_MASKWRITE(0XF8000760, 0x00003FFFU ,0x00000803U), 7133 // .. TRI_ENABLE = 1 7134 // .. ==> 0XF8000764[0:0] = 0x00000001U 7135 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 7136 // .. L0_SEL = 1 7137 // .. ==> 0XF8000764[1:1] = 0x00000001U 7138 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 7139 // .. L1_SEL = 0 7140 // .. ==> 0XF8000764[2:2] = 0x00000000U 7141 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 7142 // .. L2_SEL = 0 7143 // .. ==> 0XF8000764[4:3] = 0x00000000U 7144 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 7145 // .. L3_SEL = 0 7146 // .. ==> 0XF8000764[7:5] = 0x00000000U 7147 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 7148 // .. Speed = 0 7149 // .. ==> 0XF8000764[8:8] = 0x00000000U 7150 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 7151 // .. IO_Type = 4 7152 // .. ==> 0XF8000764[11:9] = 0x00000004U 7153 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U 7154 // .. PULLUP = 0 7155 // .. ==> 0XF8000764[12:12] = 0x00000000U 7156 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 7157 // .. DisableRcvr = 0 7158 // .. ==> 0XF8000764[13:13] = 0x00000000U 7159 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 7160 // .. 7161 EMIT_MASKWRITE(0XF8000764, 0x00003FFFU ,0x00000803U), 7162 // .. TRI_ENABLE = 1 7163 // .. ==> 0XF8000768[0:0] = 0x00000001U 7164 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 7165 // .. L0_SEL = 1 7166 // .. ==> 0XF8000768[1:1] = 0x00000001U 7167 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 7168 // .. L1_SEL = 0 7169 // .. ==> 0XF8000768[2:2] = 0x00000000U 7170 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 7171 // .. L2_SEL = 0 7172 // .. ==> 0XF8000768[4:3] = 0x00000000U 7173 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 7174 // .. L3_SEL = 0 7175 // .. ==> 0XF8000768[7:5] = 0x00000000U 7176 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 7177 // .. Speed = 0 7178 // .. ==> 0XF8000768[8:8] = 0x00000000U 7179 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 7180 // .. IO_Type = 4 7181 // .. ==> 0XF8000768[11:9] = 0x00000004U 7182 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U 7183 // .. PULLUP = 0 7184 // .. ==> 0XF8000768[12:12] = 0x00000000U 7185 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 7186 // .. DisableRcvr = 0 7187 // .. ==> 0XF8000768[13:13] = 0x00000000U 7188 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 7189 // .. 7190 EMIT_MASKWRITE(0XF8000768, 0x00003FFFU ,0x00000803U), 7191 // .. TRI_ENABLE = 1 7192 // .. ==> 0XF800076C[0:0] = 0x00000001U 7193 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 7194 // .. L0_SEL = 1 7195 // .. ==> 0XF800076C[1:1] = 0x00000001U 7196 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 7197 // .. L1_SEL = 0 7198 // .. ==> 0XF800076C[2:2] = 0x00000000U 7199 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 7200 // .. L2_SEL = 0 7201 // .. ==> 0XF800076C[4:3] = 0x00000000U 7202 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 7203 // .. L3_SEL = 0 7204 // .. ==> 0XF800076C[7:5] = 0x00000000U 7205 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 7206 // .. Speed = 0 7207 // .. ==> 0XF800076C[8:8] = 0x00000000U 7208 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 7209 // .. IO_Type = 4 7210 // .. ==> 0XF800076C[11:9] = 0x00000004U 7211 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U 7212 // .. PULLUP = 0 7213 // .. ==> 0XF800076C[12:12] = 0x00000000U 7214 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 7215 // .. DisableRcvr = 0 7216 // .. ==> 0XF800076C[13:13] = 0x00000000U 7217 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 7218 // .. 7219 EMIT_MASKWRITE(0XF800076C, 0x00003FFFU ,0x00000803U), 7220 // .. TRI_ENABLE = 0 7221 // .. ==> 0XF8000770[0:0] = 0x00000000U 7222 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 7223 // .. L0_SEL = 0 7224 // .. ==> 0XF8000770[1:1] = 0x00000000U 7225 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 7226 // .. L1_SEL = 1 7227 // .. ==> 0XF8000770[2:2] = 0x00000001U 7228 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 7229 // .. L2_SEL = 0 7230 // .. ==> 0XF8000770[4:3] = 0x00000000U 7231 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 7232 // .. L3_SEL = 0 7233 // .. ==> 0XF8000770[7:5] = 0x00000000U 7234 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 7235 // .. Speed = 0 7236 // .. ==> 0XF8000770[8:8] = 0x00000000U 7237 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 7238 // .. IO_Type = 1 7239 // .. ==> 0XF8000770[11:9] = 0x00000001U 7240 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 7241 // .. PULLUP = 0 7242 // .. ==> 0XF8000770[12:12] = 0x00000000U 7243 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 7244 // .. DisableRcvr = 0 7245 // .. ==> 0XF8000770[13:13] = 0x00000000U 7246 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 7247 // .. 7248 EMIT_MASKWRITE(0XF8000770, 0x00003FFFU ,0x00000204U), 7249 // .. TRI_ENABLE = 1 7250 // .. ==> 0XF8000774[0:0] = 0x00000001U 7251 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 7252 // .. L0_SEL = 0 7253 // .. ==> 0XF8000774[1:1] = 0x00000000U 7254 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 7255 // .. L1_SEL = 1 7256 // .. ==> 0XF8000774[2:2] = 0x00000001U 7257 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 7258 // .. L2_SEL = 0 7259 // .. ==> 0XF8000774[4:3] = 0x00000000U 7260 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 7261 // .. L3_SEL = 0 7262 // .. ==> 0XF8000774[7:5] = 0x00000000U 7263 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 7264 // .. Speed = 0 7265 // .. ==> 0XF8000774[8:8] = 0x00000000U 7266 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 7267 // .. IO_Type = 1 7268 // .. ==> 0XF8000774[11:9] = 0x00000001U 7269 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 7270 // .. PULLUP = 0 7271 // .. ==> 0XF8000774[12:12] = 0x00000000U 7272 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 7273 // .. DisableRcvr = 0 7274 // .. ==> 0XF8000774[13:13] = 0x00000000U 7275 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 7276 // .. 7277 EMIT_MASKWRITE(0XF8000774, 0x00003FFFU ,0x00000205U), 7278 // .. TRI_ENABLE = 0 7279 // .. ==> 0XF8000778[0:0] = 0x00000000U 7280 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 7281 // .. L0_SEL = 0 7282 // .. ==> 0XF8000778[1:1] = 0x00000000U 7283 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 7284 // .. L1_SEL = 1 7285 // .. ==> 0XF8000778[2:2] = 0x00000001U 7286 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 7287 // .. L2_SEL = 0 7288 // .. ==> 0XF8000778[4:3] = 0x00000000U 7289 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 7290 // .. L3_SEL = 0 7291 // .. ==> 0XF8000778[7:5] = 0x00000000U 7292 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 7293 // .. Speed = 0 7294 // .. ==> 0XF8000778[8:8] = 0x00000000U 7295 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 7296 // .. IO_Type = 1 7297 // .. ==> 0XF8000778[11:9] = 0x00000001U 7298 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 7299 // .. PULLUP = 0 7300 // .. ==> 0XF8000778[12:12] = 0x00000000U 7301 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 7302 // .. DisableRcvr = 0 7303 // .. ==> 0XF8000778[13:13] = 0x00000000U 7304 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 7305 // .. 7306 EMIT_MASKWRITE(0XF8000778, 0x00003FFFU ,0x00000204U), 7307 // .. TRI_ENABLE = 1 7308 // .. ==> 0XF800077C[0:0] = 0x00000001U 7309 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 7310 // .. L0_SEL = 0 7311 // .. ==> 0XF800077C[1:1] = 0x00000000U 7312 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 7313 // .. L1_SEL = 1 7314 // .. ==> 0XF800077C[2:2] = 0x00000001U 7315 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 7316 // .. L2_SEL = 0 7317 // .. ==> 0XF800077C[4:3] = 0x00000000U 7318 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 7319 // .. L3_SEL = 0 7320 // .. ==> 0XF800077C[7:5] = 0x00000000U 7321 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 7322 // .. Speed = 0 7323 // .. ==> 0XF800077C[8:8] = 0x00000000U 7324 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 7325 // .. IO_Type = 1 7326 // .. ==> 0XF800077C[11:9] = 0x00000001U 7327 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 7328 // .. PULLUP = 0 7329 // .. ==> 0XF800077C[12:12] = 0x00000000U 7330 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 7331 // .. DisableRcvr = 0 7332 // .. ==> 0XF800077C[13:13] = 0x00000000U 7333 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 7334 // .. 7335 EMIT_MASKWRITE(0XF800077C, 0x00003FFFU ,0x00000205U), 7336 // .. TRI_ENABLE = 0 7337 // .. ==> 0XF8000780[0:0] = 0x00000000U 7338 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 7339 // .. L0_SEL = 0 7340 // .. ==> 0XF8000780[1:1] = 0x00000000U 7341 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 7342 // .. L1_SEL = 1 7343 // .. ==> 0XF8000780[2:2] = 0x00000001U 7344 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 7345 // .. L2_SEL = 0 7346 // .. ==> 0XF8000780[4:3] = 0x00000000U 7347 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 7348 // .. L3_SEL = 0 7349 // .. ==> 0XF8000780[7:5] = 0x00000000U 7350 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 7351 // .. Speed = 0 7352 // .. ==> 0XF8000780[8:8] = 0x00000000U 7353 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 7354 // .. IO_Type = 1 7355 // .. ==> 0XF8000780[11:9] = 0x00000001U 7356 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 7357 // .. PULLUP = 0 7358 // .. ==> 0XF8000780[12:12] = 0x00000000U 7359 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 7360 // .. DisableRcvr = 0 7361 // .. ==> 0XF8000780[13:13] = 0x00000000U 7362 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 7363 // .. 7364 EMIT_MASKWRITE(0XF8000780, 0x00003FFFU ,0x00000204U), 7365 // .. TRI_ENABLE = 0 7366 // .. ==> 0XF8000784[0:0] = 0x00000000U 7367 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 7368 // .. L0_SEL = 0 7369 // .. ==> 0XF8000784[1:1] = 0x00000000U 7370 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 7371 // .. L1_SEL = 1 7372 // .. ==> 0XF8000784[2:2] = 0x00000001U 7373 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 7374 // .. L2_SEL = 0 7375 // .. ==> 0XF8000784[4:3] = 0x00000000U 7376 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 7377 // .. L3_SEL = 0 7378 // .. ==> 0XF8000784[7:5] = 0x00000000U 7379 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 7380 // .. Speed = 0 7381 // .. ==> 0XF8000784[8:8] = 0x00000000U 7382 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 7383 // .. IO_Type = 1 7384 // .. ==> 0XF8000784[11:9] = 0x00000001U 7385 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 7386 // .. PULLUP = 0 7387 // .. ==> 0XF8000784[12:12] = 0x00000000U 7388 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 7389 // .. DisableRcvr = 0 7390 // .. ==> 0XF8000784[13:13] = 0x00000000U 7391 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 7392 // .. 7393 EMIT_MASKWRITE(0XF8000784, 0x00003FFFU ,0x00000204U), 7394 // .. TRI_ENABLE = 0 7395 // .. ==> 0XF8000788[0:0] = 0x00000000U 7396 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 7397 // .. L0_SEL = 0 7398 // .. ==> 0XF8000788[1:1] = 0x00000000U 7399 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 7400 // .. L1_SEL = 1 7401 // .. ==> 0XF8000788[2:2] = 0x00000001U 7402 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 7403 // .. L2_SEL = 0 7404 // .. ==> 0XF8000788[4:3] = 0x00000000U 7405 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 7406 // .. L3_SEL = 0 7407 // .. ==> 0XF8000788[7:5] = 0x00000000U 7408 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 7409 // .. Speed = 0 7410 // .. ==> 0XF8000788[8:8] = 0x00000000U 7411 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 7412 // .. IO_Type = 1 7413 // .. ==> 0XF8000788[11:9] = 0x00000001U 7414 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 7415 // .. PULLUP = 0 7416 // .. ==> 0XF8000788[12:12] = 0x00000000U 7417 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 7418 // .. DisableRcvr = 0 7419 // .. ==> 0XF8000788[13:13] = 0x00000000U 7420 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 7421 // .. 7422 EMIT_MASKWRITE(0XF8000788, 0x00003FFFU ,0x00000204U), 7423 // .. TRI_ENABLE = 0 7424 // .. ==> 0XF800078C[0:0] = 0x00000000U 7425 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 7426 // .. L0_SEL = 0 7427 // .. ==> 0XF800078C[1:1] = 0x00000000U 7428 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 7429 // .. L1_SEL = 1 7430 // .. ==> 0XF800078C[2:2] = 0x00000001U 7431 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 7432 // .. L2_SEL = 0 7433 // .. ==> 0XF800078C[4:3] = 0x00000000U 7434 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 7435 // .. L3_SEL = 0 7436 // .. ==> 0XF800078C[7:5] = 0x00000000U 7437 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 7438 // .. Speed = 0 7439 // .. ==> 0XF800078C[8:8] = 0x00000000U 7440 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 7441 // .. IO_Type = 1 7442 // .. ==> 0XF800078C[11:9] = 0x00000001U 7443 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 7444 // .. PULLUP = 0 7445 // .. ==> 0XF800078C[12:12] = 0x00000000U 7446 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 7447 // .. DisableRcvr = 0 7448 // .. ==> 0XF800078C[13:13] = 0x00000000U 7449 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 7450 // .. 7451 EMIT_MASKWRITE(0XF800078C, 0x00003FFFU ,0x00000204U), 7452 // .. TRI_ENABLE = 1 7453 // .. ==> 0XF8000790[0:0] = 0x00000001U 7454 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 7455 // .. L0_SEL = 0 7456 // .. ==> 0XF8000790[1:1] = 0x00000000U 7457 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 7458 // .. L1_SEL = 1 7459 // .. ==> 0XF8000790[2:2] = 0x00000001U 7460 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 7461 // .. L2_SEL = 0 7462 // .. ==> 0XF8000790[4:3] = 0x00000000U 7463 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 7464 // .. L3_SEL = 0 7465 // .. ==> 0XF8000790[7:5] = 0x00000000U 7466 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 7467 // .. Speed = 0 7468 // .. ==> 0XF8000790[8:8] = 0x00000000U 7469 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 7470 // .. IO_Type = 1 7471 // .. ==> 0XF8000790[11:9] = 0x00000001U 7472 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 7473 // .. PULLUP = 0 7474 // .. ==> 0XF8000790[12:12] = 0x00000000U 7475 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 7476 // .. DisableRcvr = 0 7477 // .. ==> 0XF8000790[13:13] = 0x00000000U 7478 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 7479 // .. 7480 EMIT_MASKWRITE(0XF8000790, 0x00003FFFU ,0x00000205U), 7481 // .. TRI_ENABLE = 0 7482 // .. ==> 0XF8000794[0:0] = 0x00000000U 7483 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 7484 // .. L0_SEL = 0 7485 // .. ==> 0XF8000794[1:1] = 0x00000000U 7486 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 7487 // .. L1_SEL = 1 7488 // .. ==> 0XF8000794[2:2] = 0x00000001U 7489 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 7490 // .. L2_SEL = 0 7491 // .. ==> 0XF8000794[4:3] = 0x00000000U 7492 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 7493 // .. L3_SEL = 0 7494 // .. ==> 0XF8000794[7:5] = 0x00000000U 7495 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 7496 // .. Speed = 0 7497 // .. ==> 0XF8000794[8:8] = 0x00000000U 7498 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 7499 // .. IO_Type = 1 7500 // .. ==> 0XF8000794[11:9] = 0x00000001U 7501 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 7502 // .. PULLUP = 0 7503 // .. ==> 0XF8000794[12:12] = 0x00000000U 7504 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 7505 // .. DisableRcvr = 0 7506 // .. ==> 0XF8000794[13:13] = 0x00000000U 7507 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 7508 // .. 7509 EMIT_MASKWRITE(0XF8000794, 0x00003FFFU ,0x00000204U), 7510 // .. TRI_ENABLE = 0 7511 // .. ==> 0XF8000798[0:0] = 0x00000000U 7512 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 7513 // .. L0_SEL = 0 7514 // .. ==> 0XF8000798[1:1] = 0x00000000U 7515 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 7516 // .. L1_SEL = 1 7517 // .. ==> 0XF8000798[2:2] = 0x00000001U 7518 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 7519 // .. L2_SEL = 0 7520 // .. ==> 0XF8000798[4:3] = 0x00000000U 7521 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 7522 // .. L3_SEL = 0 7523 // .. ==> 0XF8000798[7:5] = 0x00000000U 7524 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 7525 // .. Speed = 0 7526 // .. ==> 0XF8000798[8:8] = 0x00000000U 7527 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 7528 // .. IO_Type = 1 7529 // .. ==> 0XF8000798[11:9] = 0x00000001U 7530 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 7531 // .. PULLUP = 0 7532 // .. ==> 0XF8000798[12:12] = 0x00000000U 7533 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 7534 // .. DisableRcvr = 0 7535 // .. ==> 0XF8000798[13:13] = 0x00000000U 7536 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 7537 // .. 7538 EMIT_MASKWRITE(0XF8000798, 0x00003FFFU ,0x00000204U), 7539 // .. TRI_ENABLE = 0 7540 // .. ==> 0XF800079C[0:0] = 0x00000000U 7541 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 7542 // .. L0_SEL = 0 7543 // .. ==> 0XF800079C[1:1] = 0x00000000U 7544 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 7545 // .. L1_SEL = 1 7546 // .. ==> 0XF800079C[2:2] = 0x00000001U 7547 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 7548 // .. L2_SEL = 0 7549 // .. ==> 0XF800079C[4:3] = 0x00000000U 7550 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 7551 // .. L3_SEL = 0 7552 // .. ==> 0XF800079C[7:5] = 0x00000000U 7553 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 7554 // .. Speed = 0 7555 // .. ==> 0XF800079C[8:8] = 0x00000000U 7556 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 7557 // .. IO_Type = 1 7558 // .. ==> 0XF800079C[11:9] = 0x00000001U 7559 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 7560 // .. PULLUP = 0 7561 // .. ==> 0XF800079C[12:12] = 0x00000000U 7562 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 7563 // .. DisableRcvr = 0 7564 // .. ==> 0XF800079C[13:13] = 0x00000000U 7565 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 7566 // .. 7567 EMIT_MASKWRITE(0XF800079C, 0x00003FFFU ,0x00000204U), 7568 // .. TRI_ENABLE = 0 7569 // .. ==> 0XF80007A0[0:0] = 0x00000000U 7570 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 7571 // .. L0_SEL = 0 7572 // .. ==> 0XF80007A0[1:1] = 0x00000000U 7573 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 7574 // .. L1_SEL = 0 7575 // .. ==> 0XF80007A0[2:2] = 0x00000000U 7576 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 7577 // .. L2_SEL = 0 7578 // .. ==> 0XF80007A0[4:3] = 0x00000000U 7579 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 7580 // .. L3_SEL = 4 7581 // .. ==> 0XF80007A0[7:5] = 0x00000004U 7582 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U 7583 // .. Speed = 0 7584 // .. ==> 0XF80007A0[8:8] = 0x00000000U 7585 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 7586 // .. IO_Type = 1 7587 // .. ==> 0XF80007A0[11:9] = 0x00000001U 7588 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 7589 // .. PULLUP = 0 7590 // .. ==> 0XF80007A0[12:12] = 0x00000000U 7591 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 7592 // .. DisableRcvr = 0 7593 // .. ==> 0XF80007A0[13:13] = 0x00000000U 7594 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 7595 // .. 7596 EMIT_MASKWRITE(0XF80007A0, 0x00003FFFU ,0x00000280U), 7597 // .. TRI_ENABLE = 0 7598 // .. ==> 0XF80007A4[0:0] = 0x00000000U 7599 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 7600 // .. L0_SEL = 0 7601 // .. ==> 0XF80007A4[1:1] = 0x00000000U 7602 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 7603 // .. L1_SEL = 0 7604 // .. ==> 0XF80007A4[2:2] = 0x00000000U 7605 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 7606 // .. L2_SEL = 0 7607 // .. ==> 0XF80007A4[4:3] = 0x00000000U 7608 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 7609 // .. L3_SEL = 4 7610 // .. ==> 0XF80007A4[7:5] = 0x00000004U 7611 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U 7612 // .. Speed = 0 7613 // .. ==> 0XF80007A4[8:8] = 0x00000000U 7614 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 7615 // .. IO_Type = 1 7616 // .. ==> 0XF80007A4[11:9] = 0x00000001U 7617 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 7618 // .. PULLUP = 0 7619 // .. ==> 0XF80007A4[12:12] = 0x00000000U 7620 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 7621 // .. DisableRcvr = 0 7622 // .. ==> 0XF80007A4[13:13] = 0x00000000U 7623 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 7624 // .. 7625 EMIT_MASKWRITE(0XF80007A4, 0x00003FFFU ,0x00000280U), 7626 // .. TRI_ENABLE = 0 7627 // .. ==> 0XF80007A8[0:0] = 0x00000000U 7628 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 7629 // .. L0_SEL = 0 7630 // .. ==> 0XF80007A8[1:1] = 0x00000000U 7631 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 7632 // .. L1_SEL = 0 7633 // .. ==> 0XF80007A8[2:2] = 0x00000000U 7634 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 7635 // .. L2_SEL = 0 7636 // .. ==> 0XF80007A8[4:3] = 0x00000000U 7637 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 7638 // .. L3_SEL = 4 7639 // .. ==> 0XF80007A8[7:5] = 0x00000004U 7640 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U 7641 // .. Speed = 0 7642 // .. ==> 0XF80007A8[8:8] = 0x00000000U 7643 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 7644 // .. IO_Type = 1 7645 // .. ==> 0XF80007A8[11:9] = 0x00000001U 7646 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 7647 // .. PULLUP = 0 7648 // .. ==> 0XF80007A8[12:12] = 0x00000000U 7649 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 7650 // .. DisableRcvr = 0 7651 // .. ==> 0XF80007A8[13:13] = 0x00000000U 7652 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 7653 // .. 7654 EMIT_MASKWRITE(0XF80007A8, 0x00003FFFU ,0x00000280U), 7655 // .. TRI_ENABLE = 0 7656 // .. ==> 0XF80007AC[0:0] = 0x00000000U 7657 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 7658 // .. L0_SEL = 0 7659 // .. ==> 0XF80007AC[1:1] = 0x00000000U 7660 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 7661 // .. L1_SEL = 0 7662 // .. ==> 0XF80007AC[2:2] = 0x00000000U 7663 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 7664 // .. L2_SEL = 0 7665 // .. ==> 0XF80007AC[4:3] = 0x00000000U 7666 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 7667 // .. L3_SEL = 4 7668 // .. ==> 0XF80007AC[7:5] = 0x00000004U 7669 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U 7670 // .. Speed = 0 7671 // .. ==> 0XF80007AC[8:8] = 0x00000000U 7672 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 7673 // .. IO_Type = 1 7674 // .. ==> 0XF80007AC[11:9] = 0x00000001U 7675 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 7676 // .. PULLUP = 0 7677 // .. ==> 0XF80007AC[12:12] = 0x00000000U 7678 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 7679 // .. DisableRcvr = 0 7680 // .. ==> 0XF80007AC[13:13] = 0x00000000U 7681 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 7682 // .. 7683 EMIT_MASKWRITE(0XF80007AC, 0x00003FFFU ,0x00000280U), 7684 // .. TRI_ENABLE = 0 7685 // .. ==> 0XF80007B0[0:0] = 0x00000000U 7686 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 7687 // .. L0_SEL = 0 7688 // .. ==> 0XF80007B0[1:1] = 0x00000000U 7689 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 7690 // .. L1_SEL = 0 7691 // .. ==> 0XF80007B0[2:2] = 0x00000000U 7692 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 7693 // .. L2_SEL = 0 7694 // .. ==> 0XF80007B0[4:3] = 0x00000000U 7695 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 7696 // .. L3_SEL = 4 7697 // .. ==> 0XF80007B0[7:5] = 0x00000004U 7698 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U 7699 // .. Speed = 0 7700 // .. ==> 0XF80007B0[8:8] = 0x00000000U 7701 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 7702 // .. IO_Type = 1 7703 // .. ==> 0XF80007B0[11:9] = 0x00000001U 7704 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 7705 // .. PULLUP = 0 7706 // .. ==> 0XF80007B0[12:12] = 0x00000000U 7707 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 7708 // .. DisableRcvr = 0 7709 // .. ==> 0XF80007B0[13:13] = 0x00000000U 7710 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 7711 // .. 7712 EMIT_MASKWRITE(0XF80007B0, 0x00003FFFU ,0x00000280U), 7713 // .. TRI_ENABLE = 0 7714 // .. ==> 0XF80007B4[0:0] = 0x00000000U 7715 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 7716 // .. L0_SEL = 0 7717 // .. ==> 0XF80007B4[1:1] = 0x00000000U 7718 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 7719 // .. L1_SEL = 0 7720 // .. ==> 0XF80007B4[2:2] = 0x00000000U 7721 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 7722 // .. L2_SEL = 0 7723 // .. ==> 0XF80007B4[4:3] = 0x00000000U 7724 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 7725 // .. L3_SEL = 4 7726 // .. ==> 0XF80007B4[7:5] = 0x00000004U 7727 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U 7728 // .. Speed = 0 7729 // .. ==> 0XF80007B4[8:8] = 0x00000000U 7730 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 7731 // .. IO_Type = 1 7732 // .. ==> 0XF80007B4[11:9] = 0x00000001U 7733 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 7734 // .. PULLUP = 0 7735 // .. ==> 0XF80007B4[12:12] = 0x00000000U 7736 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 7737 // .. DisableRcvr = 0 7738 // .. ==> 0XF80007B4[13:13] = 0x00000000U 7739 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 7740 // .. 7741 EMIT_MASKWRITE(0XF80007B4, 0x00003FFFU ,0x00000280U), 7742 // .. TRI_ENABLE = 1 7743 // .. ==> 0XF80007B8[0:0] = 0x00000001U 7744 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 7745 // .. L0_SEL = 0 7746 // .. ==> 0XF80007B8[1:1] = 0x00000000U 7747 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 7748 // .. L1_SEL = 0 7749 // .. ==> 0XF80007B8[2:2] = 0x00000000U 7750 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 7751 // .. L2_SEL = 0 7752 // .. ==> 0XF80007B8[4:3] = 0x00000000U 7753 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 7754 // .. L3_SEL = 1 7755 // .. ==> 0XF80007B8[7:5] = 0x00000001U 7756 // .. ==> MASK : 0x000000E0U VAL : 0x00000020U 7757 // .. Speed = 0 7758 // .. ==> 0XF80007B8[8:8] = 0x00000000U 7759 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 7760 // .. IO_Type = 1 7761 // .. ==> 0XF80007B8[11:9] = 0x00000001U 7762 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 7763 // .. PULLUP = 1 7764 // .. ==> 0XF80007B8[12:12] = 0x00000001U 7765 // .. ==> MASK : 0x00001000U VAL : 0x00001000U 7766 // .. DisableRcvr = 0 7767 // .. ==> 0XF80007B8[13:13] = 0x00000000U 7768 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 7769 // .. 7770 EMIT_MASKWRITE(0XF80007B8, 0x00003FFFU ,0x00001221U), 7771 // .. TRI_ENABLE = 0 7772 // .. ==> 0XF80007BC[0:0] = 0x00000000U 7773 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 7774 // .. L0_SEL = 0 7775 // .. ==> 0XF80007BC[1:1] = 0x00000000U 7776 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 7777 // .. L1_SEL = 0 7778 // .. ==> 0XF80007BC[2:2] = 0x00000000U 7779 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 7780 // .. L2_SEL = 0 7781 // .. ==> 0XF80007BC[4:3] = 0x00000000U 7782 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 7783 // .. L3_SEL = 1 7784 // .. ==> 0XF80007BC[7:5] = 0x00000001U 7785 // .. ==> MASK : 0x000000E0U VAL : 0x00000020U 7786 // .. Speed = 0 7787 // .. ==> 0XF80007BC[8:8] = 0x00000000U 7788 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 7789 // .. IO_Type = 1 7790 // .. ==> 0XF80007BC[11:9] = 0x00000001U 7791 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 7792 // .. PULLUP = 1 7793 // .. ==> 0XF80007BC[12:12] = 0x00000001U 7794 // .. ==> MASK : 0x00001000U VAL : 0x00001000U 7795 // .. DisableRcvr = 0 7796 // .. ==> 0XF80007BC[13:13] = 0x00000000U 7797 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 7798 // .. 7799 EMIT_MASKWRITE(0XF80007BC, 0x00003FFFU ,0x00001220U), 7800 // .. TRI_ENABLE = 0 7801 // .. ==> 0XF80007C0[0:0] = 0x00000000U 7802 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 7803 // .. L0_SEL = 0 7804 // .. ==> 0XF80007C0[1:1] = 0x00000000U 7805 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 7806 // .. L1_SEL = 0 7807 // .. ==> 0XF80007C0[2:2] = 0x00000000U 7808 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 7809 // .. L2_SEL = 0 7810 // .. ==> 0XF80007C0[4:3] = 0x00000000U 7811 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 7812 // .. L3_SEL = 7 7813 // .. ==> 0XF80007C0[7:5] = 0x00000007U 7814 // .. ==> MASK : 0x000000E0U VAL : 0x000000E0U 7815 // .. Speed = 0 7816 // .. ==> 0XF80007C0[8:8] = 0x00000000U 7817 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 7818 // .. IO_Type = 1 7819 // .. ==> 0XF80007C0[11:9] = 0x00000001U 7820 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 7821 // .. PULLUP = 0 7822 // .. ==> 0XF80007C0[12:12] = 0x00000000U 7823 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 7824 // .. DisableRcvr = 0 7825 // .. ==> 0XF80007C0[13:13] = 0x00000000U 7826 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 7827 // .. 7828 EMIT_MASKWRITE(0XF80007C0, 0x00003FFFU ,0x000002E0U), 7829 // .. TRI_ENABLE = 1 7830 // .. ==> 0XF80007C4[0:0] = 0x00000001U 7831 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 7832 // .. L0_SEL = 0 7833 // .. ==> 0XF80007C4[1:1] = 0x00000000U 7834 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 7835 // .. L1_SEL = 0 7836 // .. ==> 0XF80007C4[2:2] = 0x00000000U 7837 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 7838 // .. L2_SEL = 0 7839 // .. ==> 0XF80007C4[4:3] = 0x00000000U 7840 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 7841 // .. L3_SEL = 7 7842 // .. ==> 0XF80007C4[7:5] = 0x00000007U 7843 // .. ==> MASK : 0x000000E0U VAL : 0x000000E0U 7844 // .. Speed = 0 7845 // .. ==> 0XF80007C4[8:8] = 0x00000000U 7846 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 7847 // .. IO_Type = 1 7848 // .. ==> 0XF80007C4[11:9] = 0x00000001U 7849 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 7850 // .. PULLUP = 0 7851 // .. ==> 0XF80007C4[12:12] = 0x00000000U 7852 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 7853 // .. DisableRcvr = 0 7854 // .. ==> 0XF80007C4[13:13] = 0x00000000U 7855 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 7856 // .. 7857 EMIT_MASKWRITE(0XF80007C4, 0x00003FFFU ,0x000002E1U), 7858 // .. TRI_ENABLE = 0 7859 // .. ==> 0XF80007C8[0:0] = 0x00000000U 7860 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 7861 // .. L0_SEL = 0 7862 // .. ==> 0XF80007C8[1:1] = 0x00000000U 7863 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 7864 // .. L1_SEL = 0 7865 // .. ==> 0XF80007C8[2:2] = 0x00000000U 7866 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 7867 // .. L2_SEL = 0 7868 // .. ==> 0XF80007C8[4:3] = 0x00000000U 7869 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 7870 // .. L3_SEL = 2 7871 // .. ==> 0XF80007C8[7:5] = 0x00000002U 7872 // .. ==> MASK : 0x000000E0U VAL : 0x00000040U 7873 // .. Speed = 0 7874 // .. ==> 0XF80007C8[8:8] = 0x00000000U 7875 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 7876 // .. IO_Type = 1 7877 // .. ==> 0XF80007C8[11:9] = 0x00000001U 7878 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 7879 // .. PULLUP = 1 7880 // .. ==> 0XF80007C8[12:12] = 0x00000001U 7881 // .. ==> MASK : 0x00001000U VAL : 0x00001000U 7882 // .. DisableRcvr = 0 7883 // .. ==> 0XF80007C8[13:13] = 0x00000000U 7884 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 7885 // .. 7886 EMIT_MASKWRITE(0XF80007C8, 0x00003FFFU ,0x00001240U), 7887 // .. TRI_ENABLE = 0 7888 // .. ==> 0XF80007CC[0:0] = 0x00000000U 7889 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 7890 // .. L0_SEL = 0 7891 // .. ==> 0XF80007CC[1:1] = 0x00000000U 7892 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 7893 // .. L1_SEL = 0 7894 // .. ==> 0XF80007CC[2:2] = 0x00000000U 7895 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 7896 // .. L2_SEL = 0 7897 // .. ==> 0XF80007CC[4:3] = 0x00000000U 7898 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 7899 // .. L3_SEL = 2 7900 // .. ==> 0XF80007CC[7:5] = 0x00000002U 7901 // .. ==> MASK : 0x000000E0U VAL : 0x00000040U 7902 // .. Speed = 0 7903 // .. ==> 0XF80007CC[8:8] = 0x00000000U 7904 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 7905 // .. IO_Type = 1 7906 // .. ==> 0XF80007CC[11:9] = 0x00000001U 7907 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 7908 // .. PULLUP = 1 7909 // .. ==> 0XF80007CC[12:12] = 0x00000001U 7910 // .. ==> MASK : 0x00001000U VAL : 0x00001000U 7911 // .. DisableRcvr = 0 7912 // .. ==> 0XF80007CC[13:13] = 0x00000000U 7913 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 7914 // .. 7915 EMIT_MASKWRITE(0XF80007CC, 0x00003FFFU ,0x00001240U), 7916 // .. TRI_ENABLE = 0 7917 // .. ==> 0XF80007D0[0:0] = 0x00000000U 7918 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 7919 // .. L0_SEL = 0 7920 // .. ==> 0XF80007D0[1:1] = 0x00000000U 7921 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 7922 // .. L1_SEL = 0 7923 // .. ==> 0XF80007D0[2:2] = 0x00000000U 7924 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 7925 // .. L2_SEL = 0 7926 // .. ==> 0XF80007D0[4:3] = 0x00000000U 7927 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 7928 // .. L3_SEL = 4 7929 // .. ==> 0XF80007D0[7:5] = 0x00000004U 7930 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U 7931 // .. Speed = 0 7932 // .. ==> 0XF80007D0[8:8] = 0x00000000U 7933 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 7934 // .. IO_Type = 1 7935 // .. ==> 0XF80007D0[11:9] = 0x00000001U 7936 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 7937 // .. PULLUP = 0 7938 // .. ==> 0XF80007D0[12:12] = 0x00000000U 7939 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 7940 // .. DisableRcvr = 0 7941 // .. ==> 0XF80007D0[13:13] = 0x00000000U 7942 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 7943 // .. 7944 EMIT_MASKWRITE(0XF80007D0, 0x00003FFFU ,0x00000280U), 7945 // .. TRI_ENABLE = 0 7946 // .. ==> 0XF80007D4[0:0] = 0x00000000U 7947 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 7948 // .. L0_SEL = 0 7949 // .. ==> 0XF80007D4[1:1] = 0x00000000U 7950 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 7951 // .. L1_SEL = 0 7952 // .. ==> 0XF80007D4[2:2] = 0x00000000U 7953 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 7954 // .. L2_SEL = 0 7955 // .. ==> 0XF80007D4[4:3] = 0x00000000U 7956 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 7957 // .. L3_SEL = 4 7958 // .. ==> 0XF80007D4[7:5] = 0x00000004U 7959 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U 7960 // .. Speed = 0 7961 // .. ==> 0XF80007D4[8:8] = 0x00000000U 7962 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 7963 // .. IO_Type = 1 7964 // .. ==> 0XF80007D4[11:9] = 0x00000001U 7965 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 7966 // .. PULLUP = 0 7967 // .. ==> 0XF80007D4[12:12] = 0x00000000U 7968 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 7969 // .. DisableRcvr = 0 7970 // .. ==> 0XF80007D4[13:13] = 0x00000000U 7971 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 7972 // .. 7973 EMIT_MASKWRITE(0XF80007D4, 0x00003FFFU ,0x00000280U), 7974 // .. SDIO0_WP_SEL = 15 7975 // .. ==> 0XF8000830[5:0] = 0x0000000FU 7976 // .. ==> MASK : 0x0000003FU VAL : 0x0000000FU 7977 // .. SDIO0_CD_SEL = 0 7978 // .. ==> 0XF8000830[21:16] = 0x00000000U 7979 // .. ==> MASK : 0x003F0000U VAL : 0x00000000U 7980 // .. 7981 EMIT_MASKWRITE(0XF8000830, 0x003F003FU ,0x0000000FU), 7982 // .. FINISH: MIO PROGRAMMING 7983 // .. START: LOCK IT BACK 7984 // .. LOCK_KEY = 0X767B 7985 // .. ==> 0XF8000004[15:0] = 0x0000767BU 7986 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU 7987 // .. 7988 EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU), 7989 // .. FINISH: LOCK IT BACK 7990 // FINISH: top 7991 // 7992 EMIT_EXIT(), 7993 7994 // 7995 }; 7996 7997 unsigned long ps7_peripherals_init_data_2_0[] = { 7998 // START: top 7999 // .. START: SLCR SETTINGS 8000 // .. UNLOCK_KEY = 0XDF0D 8001 // .. ==> 0XF8000008[15:0] = 0x0000DF0DU 8002 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU 8003 // .. 8004 EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU), 8005 // .. FINISH: SLCR SETTINGS 8006 // .. START: DDR TERM/IBUF_DISABLE_MODE SETTINGS 8007 // .. IBUF_DISABLE_MODE = 0x1 8008 // .. ==> 0XF8000B48[7:7] = 0x00000001U 8009 // .. ==> MASK : 0x00000080U VAL : 0x00000080U 8010 // .. TERM_DISABLE_MODE = 0x1 8011 // .. ==> 0XF8000B48[8:8] = 0x00000001U 8012 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 8013 // .. 8014 EMIT_MASKWRITE(0XF8000B48, 0x00000180U ,0x00000180U), 8015 // .. IBUF_DISABLE_MODE = 0x1 8016 // .. ==> 0XF8000B4C[7:7] = 0x00000001U 8017 // .. ==> MASK : 0x00000080U VAL : 0x00000080U 8018 // .. TERM_DISABLE_MODE = 0x1 8019 // .. ==> 0XF8000B4C[8:8] = 0x00000001U 8020 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 8021 // .. 8022 EMIT_MASKWRITE(0XF8000B4C, 0x00000180U ,0x00000180U), 8023 // .. IBUF_DISABLE_MODE = 0x1 8024 // .. ==> 0XF8000B50[7:7] = 0x00000001U 8025 // .. ==> MASK : 0x00000080U VAL : 0x00000080U 8026 // .. TERM_DISABLE_MODE = 0x1 8027 // .. ==> 0XF8000B50[8:8] = 0x00000001U 8028 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 8029 // .. 8030 EMIT_MASKWRITE(0XF8000B50, 0x00000180U ,0x00000180U), 8031 // .. IBUF_DISABLE_MODE = 0x1 8032 // .. ==> 0XF8000B54[7:7] = 0x00000001U 8033 // .. ==> MASK : 0x00000080U VAL : 0x00000080U 8034 // .. TERM_DISABLE_MODE = 0x1 8035 // .. ==> 0XF8000B54[8:8] = 0x00000001U 8036 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 8037 // .. 8038 EMIT_MASKWRITE(0XF8000B54, 0x00000180U ,0x00000180U), 8039 // .. FINISH: DDR TERM/IBUF_DISABLE_MODE SETTINGS 8040 // .. START: LOCK IT BACK 8041 // .. LOCK_KEY = 0X767B 8042 // .. ==> 0XF8000004[15:0] = 0x0000767BU 8043 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU 8044 // .. 8045 EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU), 8046 // .. FINISH: LOCK IT BACK 8047 // .. START: SRAM/NOR SET OPMODE 8048 // .. FINISH: SRAM/NOR SET OPMODE 8049 // .. START: UART REGISTERS 8050 // .. BDIV = 0x6 8051 // .. ==> 0XE0001034[7:0] = 0x00000006U 8052 // .. ==> MASK : 0x000000FFU VAL : 0x00000006U 8053 // .. 8054 EMIT_MASKWRITE(0XE0001034, 0x000000FFU ,0x00000006U), 8055 // .. CD = 0x3e 8056 // .. ==> 0XE0001018[15:0] = 0x0000003EU 8057 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000003EU 8058 // .. 8059 EMIT_MASKWRITE(0XE0001018, 0x0000FFFFU ,0x0000003EU), 8060 // .. STPBRK = 0x0 8061 // .. ==> 0XE0001000[8:8] = 0x00000000U 8062 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 8063 // .. STTBRK = 0x0 8064 // .. ==> 0XE0001000[7:7] = 0x00000000U 8065 // .. ==> MASK : 0x00000080U VAL : 0x00000000U 8066 // .. RSTTO = 0x0 8067 // .. ==> 0XE0001000[6:6] = 0x00000000U 8068 // .. ==> MASK : 0x00000040U VAL : 0x00000000U 8069 // .. TXDIS = 0x0 8070 // .. ==> 0XE0001000[5:5] = 0x00000000U 8071 // .. ==> MASK : 0x00000020U VAL : 0x00000000U 8072 // .. TXEN = 0x1 8073 // .. ==> 0XE0001000[4:4] = 0x00000001U 8074 // .. ==> MASK : 0x00000010U VAL : 0x00000010U 8075 // .. RXDIS = 0x0 8076 // .. ==> 0XE0001000[3:3] = 0x00000000U 8077 // .. ==> MASK : 0x00000008U VAL : 0x00000000U 8078 // .. RXEN = 0x1 8079 // .. ==> 0XE0001000[2:2] = 0x00000001U 8080 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 8081 // .. TXRES = 0x1 8082 // .. ==> 0XE0001000[1:1] = 0x00000001U 8083 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 8084 // .. RXRES = 0x1 8085 // .. ==> 0XE0001000[0:0] = 0x00000001U 8086 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 8087 // .. 8088 EMIT_MASKWRITE(0XE0001000, 0x000001FFU ,0x00000017U), 8089 // .. IRMODE = 0x0 8090 // .. ==> 0XE0001004[11:11] = 0x00000000U 8091 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 8092 // .. UCLKEN = 0x0 8093 // .. ==> 0XE0001004[10:10] = 0x00000000U 8094 // .. ==> MASK : 0x00000400U VAL : 0x00000000U 8095 // .. CHMODE = 0x0 8096 // .. ==> 0XE0001004[9:8] = 0x00000000U 8097 // .. ==> MASK : 0x00000300U VAL : 0x00000000U 8098 // .. NBSTOP = 0x0 8099 // .. ==> 0XE0001004[7:6] = 0x00000000U 8100 // .. ==> MASK : 0x000000C0U VAL : 0x00000000U 8101 // .. PAR = 0x4 8102 // .. ==> 0XE0001004[5:3] = 0x00000004U 8103 // .. ==> MASK : 0x00000038U VAL : 0x00000020U 8104 // .. CHRL = 0x0 8105 // .. ==> 0XE0001004[2:1] = 0x00000000U 8106 // .. ==> MASK : 0x00000006U VAL : 0x00000000U 8107 // .. CLKS = 0x0 8108 // .. ==> 0XE0001004[0:0] = 0x00000000U 8109 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 8110 // .. 8111 EMIT_MASKWRITE(0XE0001004, 0x00000FFFU ,0x00000020U), 8112 // .. FINISH: UART REGISTERS 8113 // .. START: QSPI REGISTERS 8114 // .. Holdb_dr = 1 8115 // .. ==> 0XE000D000[19:19] = 0x00000001U 8116 // .. ==> MASK : 0x00080000U VAL : 0x00080000U 8117 // .. 8118 EMIT_MASKWRITE(0XE000D000, 0x00080000U ,0x00080000U), 8119 // .. FINISH: QSPI REGISTERS 8120 // .. START: PL POWER ON RESET REGISTERS 8121 // .. PCFG_POR_CNT_4K = 0 8122 // .. ==> 0XF8007000[29:29] = 0x00000000U 8123 // .. ==> MASK : 0x20000000U VAL : 0x00000000U 8124 // .. 8125 EMIT_MASKWRITE(0XF8007000, 0x20000000U ,0x00000000U), 8126 // .. FINISH: PL POWER ON RESET REGISTERS 8127 // .. START: SMC TIMING CALCULATION REGISTER UPDATE 8128 // .. .. START: NAND SET CYCLE 8129 // .. .. FINISH: NAND SET CYCLE 8130 // .. .. START: OPMODE 8131 // .. .. FINISH: OPMODE 8132 // .. .. START: DIRECT COMMAND 8133 // .. .. FINISH: DIRECT COMMAND 8134 // .. .. START: SRAM/NOR CS0 SET CYCLE 8135 // .. .. FINISH: SRAM/NOR CS0 SET CYCLE 8136 // .. .. START: DIRECT COMMAND 8137 // .. .. FINISH: DIRECT COMMAND 8138 // .. .. START: NOR CS0 BASE ADDRESS 8139 // .. .. FINISH: NOR CS0 BASE ADDRESS 8140 // .. .. START: SRAM/NOR CS1 SET CYCLE 8141 // .. .. FINISH: SRAM/NOR CS1 SET CYCLE 8142 // .. .. START: DIRECT COMMAND 8143 // .. .. FINISH: DIRECT COMMAND 8144 // .. .. START: NOR CS1 BASE ADDRESS 8145 // .. .. FINISH: NOR CS1 BASE ADDRESS 8146 // .. .. START: USB RESET 8147 // .. .. .. START: USB0 RESET 8148 // .. .. .. .. START: DIR MODE BANK 0 8149 // .. .. .. .. DIRECTION_0 = 0x80 8150 // .. .. .. .. ==> 0XE000A204[31:0] = 0x00000080U 8151 // .. .. .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00000080U 8152 // .. .. .. .. 8153 EMIT_MASKWRITE(0XE000A204, 0xFFFFFFFFU ,0x00000080U), 8154 // .. .. .. .. FINISH: DIR MODE BANK 0 8155 // .. .. .. .. START: DIR MODE BANK 1 8156 // .. .. .. .. FINISH: DIR MODE BANK 1 8157 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 8158 // .. .. .. .. MASK_0_LSW = 0xff7f 8159 // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000FF7FU 8160 // .. .. .. .. ==> MASK : 0xFFFF0000U VAL : 0xFF7F0000U 8161 // .. .. .. .. DATA_0_LSW = 0x80 8162 // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000080U 8163 // .. .. .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000080U 8164 // .. .. .. .. 8165 EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xFF7F0080U), 8166 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 8167 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 8168 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 8169 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 8170 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 8171 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 8172 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 8173 // .. .. .. .. START: OUTPUT ENABLE BANK 0 8174 // .. .. .. .. OP_ENABLE_0 = 0x80 8175 // .. .. .. .. ==> 0XE000A208[31:0] = 0x00000080U 8176 // .. .. .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00000080U 8177 // .. .. .. .. 8178 EMIT_MASKWRITE(0XE000A208, 0xFFFFFFFFU ,0x00000080U), 8179 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0 8180 // .. .. .. .. START: OUTPUT ENABLE BANK 1 8181 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1 8182 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0] 8183 // .. .. .. .. MASK_0_LSW = 0xff7f 8184 // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000FF7FU 8185 // .. .. .. .. ==> MASK : 0xFFFF0000U VAL : 0xFF7F0000U 8186 // .. .. .. .. DATA_0_LSW = 0x0 8187 // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000000U 8188 // .. .. .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000000U 8189 // .. .. .. .. 8190 EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xFF7F0000U), 8191 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0] 8192 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16] 8193 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16] 8194 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32] 8195 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32] 8196 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48] 8197 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48] 8198 // .. .. .. .. START: ADD 1 MS DELAY 8199 // .. .. .. .. 8200 EMIT_MASKDELAY(0XF8F00200, 1), 8201 // .. .. .. .. FINISH: ADD 1 MS DELAY 8202 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 8203 // .. .. .. .. MASK_0_LSW = 0xff7f 8204 // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000FF7FU 8205 // .. .. .. .. ==> MASK : 0xFFFF0000U VAL : 0xFF7F0000U 8206 // .. .. .. .. DATA_0_LSW = 0x80 8207 // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000080U 8208 // .. .. .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000080U 8209 // .. .. .. .. 8210 EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xFF7F0080U), 8211 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 8212 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 8213 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 8214 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 8215 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 8216 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 8217 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 8218 // .. .. .. FINISH: USB0 RESET 8219 // .. .. .. START: USB1 RESET 8220 // .. .. .. .. START: DIR MODE BANK 0 8221 // .. .. .. .. FINISH: DIR MODE BANK 0 8222 // .. .. .. .. START: DIR MODE BANK 1 8223 // .. .. .. .. FINISH: DIR MODE BANK 1 8224 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 8225 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 8226 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 8227 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 8228 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 8229 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 8230 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 8231 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 8232 // .. .. .. .. START: OUTPUT ENABLE BANK 0 8233 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0 8234 // .. .. .. .. START: OUTPUT ENABLE BANK 1 8235 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1 8236 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0] 8237 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0] 8238 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16] 8239 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16] 8240 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32] 8241 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32] 8242 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48] 8243 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48] 8244 // .. .. .. .. START: ADD 1 MS DELAY 8245 // .. .. .. .. 8246 EMIT_MASKDELAY(0XF8F00200, 1), 8247 // .. .. .. .. FINISH: ADD 1 MS DELAY 8248 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 8249 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 8250 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 8251 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 8252 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 8253 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 8254 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 8255 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 8256 // .. .. .. FINISH: USB1 RESET 8257 // .. .. FINISH: USB RESET 8258 // .. .. START: ENET RESET 8259 // .. .. .. START: ENET0 RESET 8260 // .. .. .. .. START: DIR MODE BANK 0 8261 // .. .. .. .. DIRECTION_0 = 0x800 8262 // .. .. .. .. ==> 0XE000A204[31:0] = 0x00000800U 8263 // .. .. .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00000800U 8264 // .. .. .. .. 8265 EMIT_MASKWRITE(0XE000A204, 0xFFFFFFFFU ,0x00000800U), 8266 // .. .. .. .. FINISH: DIR MODE BANK 0 8267 // .. .. .. .. START: DIR MODE BANK 1 8268 // .. .. .. .. FINISH: DIR MODE BANK 1 8269 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 8270 // .. .. .. .. MASK_0_LSW = 0xf7ff 8271 // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000F7FFU 8272 // .. .. .. .. ==> MASK : 0xFFFF0000U VAL : 0xF7FF0000U 8273 // .. .. .. .. DATA_0_LSW = 0x800 8274 // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000800U 8275 // .. .. .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000800U 8276 // .. .. .. .. 8277 EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xF7FF0800U), 8278 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 8279 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 8280 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 8281 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 8282 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 8283 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 8284 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 8285 // .. .. .. .. START: OUTPUT ENABLE BANK 0 8286 // .. .. .. .. OP_ENABLE_0 = 0x800 8287 // .. .. .. .. ==> 0XE000A208[31:0] = 0x00000800U 8288 // .. .. .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00000800U 8289 // .. .. .. .. 8290 EMIT_MASKWRITE(0XE000A208, 0xFFFFFFFFU ,0x00000800U), 8291 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0 8292 // .. .. .. .. START: OUTPUT ENABLE BANK 1 8293 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1 8294 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0] 8295 // .. .. .. .. MASK_0_LSW = 0xf7ff 8296 // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000F7FFU 8297 // .. .. .. .. ==> MASK : 0xFFFF0000U VAL : 0xF7FF0000U 8298 // .. .. .. .. DATA_0_LSW = 0x0 8299 // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000000U 8300 // .. .. .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000000U 8301 // .. .. .. .. 8302 EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xF7FF0000U), 8303 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0] 8304 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16] 8305 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16] 8306 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32] 8307 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32] 8308 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48] 8309 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48] 8310 // .. .. .. .. START: ADD 1 MS DELAY 8311 // .. .. .. .. 8312 EMIT_MASKDELAY(0XF8F00200, 1), 8313 // .. .. .. .. FINISH: ADD 1 MS DELAY 8314 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 8315 // .. .. .. .. MASK_0_LSW = 0xf7ff 8316 // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000F7FFU 8317 // .. .. .. .. ==> MASK : 0xFFFF0000U VAL : 0xF7FF0000U 8318 // .. .. .. .. DATA_0_LSW = 0x800 8319 // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000800U 8320 // .. .. .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000800U 8321 // .. .. .. .. 8322 EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xF7FF0800U), 8323 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 8324 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 8325 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 8326 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 8327 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 8328 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 8329 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 8330 // .. .. .. FINISH: ENET0 RESET 8331 // .. .. .. START: ENET1 RESET 8332 // .. .. .. .. START: DIR MODE BANK 0 8333 // .. .. .. .. FINISH: DIR MODE BANK 0 8334 // .. .. .. .. START: DIR MODE BANK 1 8335 // .. .. .. .. FINISH: DIR MODE BANK 1 8336 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 8337 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 8338 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 8339 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 8340 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 8341 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 8342 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 8343 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 8344 // .. .. .. .. START: OUTPUT ENABLE BANK 0 8345 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0 8346 // .. .. .. .. START: OUTPUT ENABLE BANK 1 8347 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1 8348 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0] 8349 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0] 8350 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16] 8351 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16] 8352 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32] 8353 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32] 8354 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48] 8355 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48] 8356 // .. .. .. .. START: ADD 1 MS DELAY 8357 // .. .. .. .. 8358 EMIT_MASKDELAY(0XF8F00200, 1), 8359 // .. .. .. .. FINISH: ADD 1 MS DELAY 8360 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 8361 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 8362 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 8363 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 8364 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 8365 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 8366 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 8367 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 8368 // .. .. .. FINISH: ENET1 RESET 8369 // .. .. FINISH: ENET RESET 8370 // .. .. START: I2C RESET 8371 // .. .. .. START: I2C0 RESET 8372 // .. .. .. .. START: DIR MODE GPIO BANK0 8373 // .. .. .. .. DIRECTION_0 = 0x2000 8374 // .. .. .. .. ==> 0XE000A204[31:0] = 0x00002000U 8375 // .. .. .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00002000U 8376 // .. .. .. .. 8377 EMIT_MASKWRITE(0XE000A204, 0xFFFFFFFFU ,0x00002000U), 8378 // .. .. .. .. FINISH: DIR MODE GPIO BANK0 8379 // .. .. .. .. START: DIR MODE GPIO BANK1 8380 // .. .. .. .. FINISH: DIR MODE GPIO BANK1 8381 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 8382 // .. .. .. .. MASK_0_LSW = 0xdfff 8383 // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000DFFFU 8384 // .. .. .. .. ==> MASK : 0xFFFF0000U VAL : 0xDFFF0000U 8385 // .. .. .. .. DATA_0_LSW = 0x2000 8386 // .. .. .. .. ==> 0XE000A000[15:0] = 0x00002000U 8387 // .. .. .. .. ==> MASK : 0x0000FFFFU VAL : 0x00002000U 8388 // .. .. .. .. 8389 EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xDFFF2000U), 8390 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 8391 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 8392 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 8393 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 8394 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 8395 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 8396 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 8397 // .. .. .. .. START: OUTPUT ENABLE 8398 // .. .. .. .. OP_ENABLE_0 = 0x2000 8399 // .. .. .. .. ==> 0XE000A208[31:0] = 0x00002000U 8400 // .. .. .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00002000U 8401 // .. .. .. .. 8402 EMIT_MASKWRITE(0XE000A208, 0xFFFFFFFFU ,0x00002000U), 8403 // .. .. .. .. FINISH: OUTPUT ENABLE 8404 // .. .. .. .. START: OUTPUT ENABLE 8405 // .. .. .. .. FINISH: OUTPUT ENABLE 8406 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0] 8407 // .. .. .. .. MASK_0_LSW = 0xdfff 8408 // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000DFFFU 8409 // .. .. .. .. ==> MASK : 0xFFFF0000U VAL : 0xDFFF0000U 8410 // .. .. .. .. DATA_0_LSW = 0x0 8411 // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000000U 8412 // .. .. .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000000U 8413 // .. .. .. .. 8414 EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xDFFF0000U), 8415 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0] 8416 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16] 8417 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16] 8418 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32] 8419 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32] 8420 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48] 8421 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48] 8422 // .. .. .. .. START: ADD 1 MS DELAY 8423 // .. .. .. .. 8424 EMIT_MASKDELAY(0XF8F00200, 1), 8425 // .. .. .. .. FINISH: ADD 1 MS DELAY 8426 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 8427 // .. .. .. .. MASK_0_LSW = 0xdfff 8428 // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000DFFFU 8429 // .. .. .. .. ==> MASK : 0xFFFF0000U VAL : 0xDFFF0000U 8430 // .. .. .. .. DATA_0_LSW = 0x2000 8431 // .. .. .. .. ==> 0XE000A000[15:0] = 0x00002000U 8432 // .. .. .. .. ==> MASK : 0x0000FFFFU VAL : 0x00002000U 8433 // .. .. .. .. 8434 EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xDFFF2000U), 8435 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 8436 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 8437 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 8438 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 8439 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 8440 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 8441 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 8442 // .. .. .. FINISH: I2C0 RESET 8443 // .. .. .. START: I2C1 RESET 8444 // .. .. .. .. START: DIR MODE GPIO BANK0 8445 // .. .. .. .. FINISH: DIR MODE GPIO BANK0 8446 // .. .. .. .. START: DIR MODE GPIO BANK1 8447 // .. .. .. .. FINISH: DIR MODE GPIO BANK1 8448 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 8449 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 8450 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 8451 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 8452 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 8453 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 8454 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 8455 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 8456 // .. .. .. .. START: OUTPUT ENABLE 8457 // .. .. .. .. FINISH: OUTPUT ENABLE 8458 // .. .. .. .. START: OUTPUT ENABLE 8459 // .. .. .. .. FINISH: OUTPUT ENABLE 8460 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0] 8461 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0] 8462 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16] 8463 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16] 8464 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32] 8465 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32] 8466 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48] 8467 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48] 8468 // .. .. .. .. START: ADD 1 MS DELAY 8469 // .. .. .. .. 8470 EMIT_MASKDELAY(0XF8F00200, 1), 8471 // .. .. .. .. FINISH: ADD 1 MS DELAY 8472 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 8473 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 8474 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 8475 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 8476 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 8477 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 8478 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 8479 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 8480 // .. .. .. FINISH: I2C1 RESET 8481 // .. .. FINISH: I2C RESET 8482 // .. .. START: NOR CHIP SELECT 8483 // .. .. .. START: DIR MODE BANK 0 8484 // .. .. .. FINISH: DIR MODE BANK 0 8485 // .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 8486 // .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 8487 // .. .. .. START: OUTPUT ENABLE BANK 0 8488 // .. .. .. FINISH: OUTPUT ENABLE BANK 0 8489 // .. .. FINISH: NOR CHIP SELECT 8490 // .. FINISH: SMC TIMING CALCULATION REGISTER UPDATE 8491 // FINISH: top 8492 // 8493 EMIT_EXIT(), 8494 8495 // 8496 }; 8497 8498 unsigned long ps7_post_config_2_0[] = { 8499 // START: top 8500 // .. START: SLCR SETTINGS 8501 // .. UNLOCK_KEY = 0XDF0D 8502 // .. ==> 0XF8000008[15:0] = 0x0000DF0DU 8503 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU 8504 // .. 8505 EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU), 8506 // .. FINISH: SLCR SETTINGS 8507 // .. START: ENABLING LEVEL SHIFTER 8508 // .. USER_INP_ICT_EN_0 = 3 8509 // .. ==> 0XF8000900[1:0] = 0x00000003U 8510 // .. ==> MASK : 0x00000003U VAL : 0x00000003U 8511 // .. USER_INP_ICT_EN_1 = 3 8512 // .. ==> 0XF8000900[3:2] = 0x00000003U 8513 // .. ==> MASK : 0x0000000CU VAL : 0x0000000CU 8514 // .. 8515 EMIT_MASKWRITE(0XF8000900, 0x0000000FU ,0x0000000FU), 8516 // .. FINISH: ENABLING LEVEL SHIFTER 8517 // .. START: FPGA RESETS TO 0 8518 // .. reserved_3 = 0 8519 // .. ==> 0XF8000240[31:25] = 0x00000000U 8520 // .. ==> MASK : 0xFE000000U VAL : 0x00000000U 8521 // .. FPGA_ACP_RST = 0 8522 // .. ==> 0XF8000240[24:24] = 0x00000000U 8523 // .. ==> MASK : 0x01000000U VAL : 0x00000000U 8524 // .. FPGA_AXDS3_RST = 0 8525 // .. ==> 0XF8000240[23:23] = 0x00000000U 8526 // .. ==> MASK : 0x00800000U VAL : 0x00000000U 8527 // .. FPGA_AXDS2_RST = 0 8528 // .. ==> 0XF8000240[22:22] = 0x00000000U 8529 // .. ==> MASK : 0x00400000U VAL : 0x00000000U 8530 // .. FPGA_AXDS1_RST = 0 8531 // .. ==> 0XF8000240[21:21] = 0x00000000U 8532 // .. ==> MASK : 0x00200000U VAL : 0x00000000U 8533 // .. FPGA_AXDS0_RST = 0 8534 // .. ==> 0XF8000240[20:20] = 0x00000000U 8535 // .. ==> MASK : 0x00100000U VAL : 0x00000000U 8536 // .. reserved_2 = 0 8537 // .. ==> 0XF8000240[19:18] = 0x00000000U 8538 // .. ==> MASK : 0x000C0000U VAL : 0x00000000U 8539 // .. FSSW1_FPGA_RST = 0 8540 // .. ==> 0XF8000240[17:17] = 0x00000000U 8541 // .. ==> MASK : 0x00020000U VAL : 0x00000000U 8542 // .. FSSW0_FPGA_RST = 0 8543 // .. ==> 0XF8000240[16:16] = 0x00000000U 8544 // .. ==> MASK : 0x00010000U VAL : 0x00000000U 8545 // .. reserved_1 = 0 8546 // .. ==> 0XF8000240[15:14] = 0x00000000U 8547 // .. ==> MASK : 0x0000C000U VAL : 0x00000000U 8548 // .. FPGA_FMSW1_RST = 0 8549 // .. ==> 0XF8000240[13:13] = 0x00000000U 8550 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 8551 // .. FPGA_FMSW0_RST = 0 8552 // .. ==> 0XF8000240[12:12] = 0x00000000U 8553 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 8554 // .. FPGA_DMA3_RST = 0 8555 // .. ==> 0XF8000240[11:11] = 0x00000000U 8556 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 8557 // .. FPGA_DMA2_RST = 0 8558 // .. ==> 0XF8000240[10:10] = 0x00000000U 8559 // .. ==> MASK : 0x00000400U VAL : 0x00000000U 8560 // .. FPGA_DMA1_RST = 0 8561 // .. ==> 0XF8000240[9:9] = 0x00000000U 8562 // .. ==> MASK : 0x00000200U VAL : 0x00000000U 8563 // .. FPGA_DMA0_RST = 0 8564 // .. ==> 0XF8000240[8:8] = 0x00000000U 8565 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 8566 // .. reserved = 0 8567 // .. ==> 0XF8000240[7:4] = 0x00000000U 8568 // .. ==> MASK : 0x000000F0U VAL : 0x00000000U 8569 // .. FPGA3_OUT_RST = 0 8570 // .. ==> 0XF8000240[3:3] = 0x00000000U 8571 // .. ==> MASK : 0x00000008U VAL : 0x00000000U 8572 // .. FPGA2_OUT_RST = 0 8573 // .. ==> 0XF8000240[2:2] = 0x00000000U 8574 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 8575 // .. FPGA1_OUT_RST = 0 8576 // .. ==> 0XF8000240[1:1] = 0x00000000U 8577 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 8578 // .. FPGA0_OUT_RST = 0 8579 // .. ==> 0XF8000240[0:0] = 0x00000000U 8580 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 8581 // .. 8582 EMIT_MASKWRITE(0XF8000240, 0xFFFFFFFFU ,0x00000000U), 8583 // .. FINISH: FPGA RESETS TO 0 8584 // .. START: AFI REGISTERS 8585 // .. .. START: AFI0 REGISTERS 8586 // .. .. FINISH: AFI0 REGISTERS 8587 // .. .. START: AFI1 REGISTERS 8588 // .. .. FINISH: AFI1 REGISTERS 8589 // .. .. START: AFI2 REGISTERS 8590 // .. .. FINISH: AFI2 REGISTERS 8591 // .. .. START: AFI3 REGISTERS 8592 // .. .. FINISH: AFI3 REGISTERS 8593 // .. FINISH: AFI REGISTERS 8594 // .. START: LOCK IT BACK 8595 // .. LOCK_KEY = 0X767B 8596 // .. ==> 0XF8000004[15:0] = 0x0000767BU 8597 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU 8598 // .. 8599 EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU), 8600 // .. FINISH: LOCK IT BACK 8601 // FINISH: top 8602 // 8603 EMIT_EXIT(), 8604 8605 // 8606 }; 8607 8608 8609 unsigned long ps7_pll_init_data_1_0[] = { 8610 // START: top 8611 // .. START: SLCR SETTINGS 8612 // .. UNLOCK_KEY = 0XDF0D 8613 // .. ==> 0XF8000008[15:0] = 0x0000DF0DU 8614 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU 8615 // .. 8616 EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU), 8617 // .. FINISH: SLCR SETTINGS 8618 // .. START: PLL SLCR REGISTERS 8619 // .. .. START: ARM PLL INIT 8620 // .. .. PLL_RES = 0x2 8621 // .. .. ==> 0XF8000110[7:4] = 0x00000002U 8622 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000020U 8623 // .. .. PLL_CP = 0x2 8624 // .. .. ==> 0XF8000110[11:8] = 0x00000002U 8625 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U 8626 // .. .. LOCK_CNT = 0xfa 8627 // .. .. ==> 0XF8000110[21:12] = 0x000000FAU 8628 // .. .. ==> MASK : 0x003FF000U VAL : 0x000FA000U 8629 // .. .. 8630 EMIT_MASKWRITE(0XF8000110, 0x003FFFF0U ,0x000FA220U), 8631 // .. .. .. START: UPDATE FB_DIV 8632 // .. .. .. PLL_FDIV = 0x28 8633 // .. .. .. ==> 0XF8000100[18:12] = 0x00000028U 8634 // .. .. .. ==> MASK : 0x0007F000U VAL : 0x00028000U 8635 // .. .. .. 8636 EMIT_MASKWRITE(0XF8000100, 0x0007F000U ,0x00028000U), 8637 // .. .. .. FINISH: UPDATE FB_DIV 8638 // .. .. .. START: BY PASS PLL 8639 // .. .. .. PLL_BYPASS_FORCE = 1 8640 // .. .. .. ==> 0XF8000100[4:4] = 0x00000001U 8641 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000010U 8642 // .. .. .. 8643 EMIT_MASKWRITE(0XF8000100, 0x00000010U ,0x00000010U), 8644 // .. .. .. FINISH: BY PASS PLL 8645 // .. .. .. START: ASSERT RESET 8646 // .. .. .. PLL_RESET = 1 8647 // .. .. .. ==> 0XF8000100[0:0] = 0x00000001U 8648 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 8649 // .. .. .. 8650 EMIT_MASKWRITE(0XF8000100, 0x00000001U ,0x00000001U), 8651 // .. .. .. FINISH: ASSERT RESET 8652 // .. .. .. START: DEASSERT RESET 8653 // .. .. .. PLL_RESET = 0 8654 // .. .. .. ==> 0XF8000100[0:0] = 0x00000000U 8655 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 8656 // .. .. .. 8657 EMIT_MASKWRITE(0XF8000100, 0x00000001U ,0x00000000U), 8658 // .. .. .. FINISH: DEASSERT RESET 8659 // .. .. .. START: CHECK PLL STATUS 8660 // .. .. .. ARM_PLL_LOCK = 1 8661 // .. .. .. ==> 0XF800010C[0:0] = 0x00000001U 8662 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 8663 // .. .. .. 8664 EMIT_MASKPOLL(0XF800010C, 0x00000001U), 8665 // .. .. .. FINISH: CHECK PLL STATUS 8666 // .. .. .. START: REMOVE PLL BY PASS 8667 // .. .. .. PLL_BYPASS_FORCE = 0 8668 // .. .. .. ==> 0XF8000100[4:4] = 0x00000000U 8669 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000000U 8670 // .. .. .. 8671 EMIT_MASKWRITE(0XF8000100, 0x00000010U ,0x00000000U), 8672 // .. .. .. FINISH: REMOVE PLL BY PASS 8673 // .. .. .. SRCSEL = 0x0 8674 // .. .. .. ==> 0XF8000120[5:4] = 0x00000000U 8675 // .. .. .. ==> MASK : 0x00000030U VAL : 0x00000000U 8676 // .. .. .. DIVISOR = 0x2 8677 // .. .. .. ==> 0XF8000120[13:8] = 0x00000002U 8678 // .. .. .. ==> MASK : 0x00003F00U VAL : 0x00000200U 8679 // .. .. .. CPU_6OR4XCLKACT = 0x1 8680 // .. .. .. ==> 0XF8000120[24:24] = 0x00000001U 8681 // .. .. .. ==> MASK : 0x01000000U VAL : 0x01000000U 8682 // .. .. .. CPU_3OR2XCLKACT = 0x1 8683 // .. .. .. ==> 0XF8000120[25:25] = 0x00000001U 8684 // .. .. .. ==> MASK : 0x02000000U VAL : 0x02000000U 8685 // .. .. .. CPU_2XCLKACT = 0x1 8686 // .. .. .. ==> 0XF8000120[26:26] = 0x00000001U 8687 // .. .. .. ==> MASK : 0x04000000U VAL : 0x04000000U 8688 // .. .. .. CPU_1XCLKACT = 0x1 8689 // .. .. .. ==> 0XF8000120[27:27] = 0x00000001U 8690 // .. .. .. ==> MASK : 0x08000000U VAL : 0x08000000U 8691 // .. .. .. CPU_PERI_CLKACT = 0x1 8692 // .. .. .. ==> 0XF8000120[28:28] = 0x00000001U 8693 // .. .. .. ==> MASK : 0x10000000U VAL : 0x10000000U 8694 // .. .. .. 8695 EMIT_MASKWRITE(0XF8000120, 0x1F003F30U ,0x1F000200U), 8696 // .. .. FINISH: ARM PLL INIT 8697 // .. .. START: DDR PLL INIT 8698 // .. .. PLL_RES = 0x2 8699 // .. .. ==> 0XF8000114[7:4] = 0x00000002U 8700 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000020U 8701 // .. .. PLL_CP = 0x2 8702 // .. .. ==> 0XF8000114[11:8] = 0x00000002U 8703 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U 8704 // .. .. LOCK_CNT = 0x12c 8705 // .. .. ==> 0XF8000114[21:12] = 0x0000012CU 8706 // .. .. ==> MASK : 0x003FF000U VAL : 0x0012C000U 8707 // .. .. 8708 EMIT_MASKWRITE(0XF8000114, 0x003FFFF0U ,0x0012C220U), 8709 // .. .. .. START: UPDATE FB_DIV 8710 // .. .. .. PLL_FDIV = 0x20 8711 // .. .. .. ==> 0XF8000104[18:12] = 0x00000020U 8712 // .. .. .. ==> MASK : 0x0007F000U VAL : 0x00020000U 8713 // .. .. .. 8714 EMIT_MASKWRITE(0XF8000104, 0x0007F000U ,0x00020000U), 8715 // .. .. .. FINISH: UPDATE FB_DIV 8716 // .. .. .. START: BY PASS PLL 8717 // .. .. .. PLL_BYPASS_FORCE = 1 8718 // .. .. .. ==> 0XF8000104[4:4] = 0x00000001U 8719 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000010U 8720 // .. .. .. 8721 EMIT_MASKWRITE(0XF8000104, 0x00000010U ,0x00000010U), 8722 // .. .. .. FINISH: BY PASS PLL 8723 // .. .. .. START: ASSERT RESET 8724 // .. .. .. PLL_RESET = 1 8725 // .. .. .. ==> 0XF8000104[0:0] = 0x00000001U 8726 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 8727 // .. .. .. 8728 EMIT_MASKWRITE(0XF8000104, 0x00000001U ,0x00000001U), 8729 // .. .. .. FINISH: ASSERT RESET 8730 // .. .. .. START: DEASSERT RESET 8731 // .. .. .. PLL_RESET = 0 8732 // .. .. .. ==> 0XF8000104[0:0] = 0x00000000U 8733 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 8734 // .. .. .. 8735 EMIT_MASKWRITE(0XF8000104, 0x00000001U ,0x00000000U), 8736 // .. .. .. FINISH: DEASSERT RESET 8737 // .. .. .. START: CHECK PLL STATUS 8738 // .. .. .. DDR_PLL_LOCK = 1 8739 // .. .. .. ==> 0XF800010C[1:1] = 0x00000001U 8740 // .. .. .. ==> MASK : 0x00000002U VAL : 0x00000002U 8741 // .. .. .. 8742 EMIT_MASKPOLL(0XF800010C, 0x00000002U), 8743 // .. .. .. FINISH: CHECK PLL STATUS 8744 // .. .. .. START: REMOVE PLL BY PASS 8745 // .. .. .. PLL_BYPASS_FORCE = 0 8746 // .. .. .. ==> 0XF8000104[4:4] = 0x00000000U 8747 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000000U 8748 // .. .. .. 8749 EMIT_MASKWRITE(0XF8000104, 0x00000010U ,0x00000000U), 8750 // .. .. .. FINISH: REMOVE PLL BY PASS 8751 // .. .. .. DDR_3XCLKACT = 0x1 8752 // .. .. .. ==> 0XF8000124[0:0] = 0x00000001U 8753 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 8754 // .. .. .. DDR_2XCLKACT = 0x1 8755 // .. .. .. ==> 0XF8000124[1:1] = 0x00000001U 8756 // .. .. .. ==> MASK : 0x00000002U VAL : 0x00000002U 8757 // .. .. .. DDR_3XCLK_DIVISOR = 0x2 8758 // .. .. .. ==> 0XF8000124[25:20] = 0x00000002U 8759 // .. .. .. ==> MASK : 0x03F00000U VAL : 0x00200000U 8760 // .. .. .. DDR_2XCLK_DIVISOR = 0x3 8761 // .. .. .. ==> 0XF8000124[31:26] = 0x00000003U 8762 // .. .. .. ==> MASK : 0xFC000000U VAL : 0x0C000000U 8763 // .. .. .. 8764 EMIT_MASKWRITE(0XF8000124, 0xFFF00003U ,0x0C200003U), 8765 // .. .. FINISH: DDR PLL INIT 8766 // .. .. START: IO PLL INIT 8767 // .. .. PLL_RES = 0xc 8768 // .. .. ==> 0XF8000118[7:4] = 0x0000000CU 8769 // .. .. ==> MASK : 0x000000F0U VAL : 0x000000C0U 8770 // .. .. PLL_CP = 0x2 8771 // .. .. ==> 0XF8000118[11:8] = 0x00000002U 8772 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U 8773 // .. .. LOCK_CNT = 0x145 8774 // .. .. ==> 0XF8000118[21:12] = 0x00000145U 8775 // .. .. ==> MASK : 0x003FF000U VAL : 0x00145000U 8776 // .. .. 8777 EMIT_MASKWRITE(0XF8000118, 0x003FFFF0U ,0x001452C0U), 8778 // .. .. .. START: UPDATE FB_DIV 8779 // .. .. .. PLL_FDIV = 0x1e 8780 // .. .. .. ==> 0XF8000108[18:12] = 0x0000001EU 8781 // .. .. .. ==> MASK : 0x0007F000U VAL : 0x0001E000U 8782 // .. .. .. 8783 EMIT_MASKWRITE(0XF8000108, 0x0007F000U ,0x0001E000U), 8784 // .. .. .. FINISH: UPDATE FB_DIV 8785 // .. .. .. START: BY PASS PLL 8786 // .. .. .. PLL_BYPASS_FORCE = 1 8787 // .. .. .. ==> 0XF8000108[4:4] = 0x00000001U 8788 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000010U 8789 // .. .. .. 8790 EMIT_MASKWRITE(0XF8000108, 0x00000010U ,0x00000010U), 8791 // .. .. .. FINISH: BY PASS PLL 8792 // .. .. .. START: ASSERT RESET 8793 // .. .. .. PLL_RESET = 1 8794 // .. .. .. ==> 0XF8000108[0:0] = 0x00000001U 8795 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 8796 // .. .. .. 8797 EMIT_MASKWRITE(0XF8000108, 0x00000001U ,0x00000001U), 8798 // .. .. .. FINISH: ASSERT RESET 8799 // .. .. .. START: DEASSERT RESET 8800 // .. .. .. PLL_RESET = 0 8801 // .. .. .. ==> 0XF8000108[0:0] = 0x00000000U 8802 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 8803 // .. .. .. 8804 EMIT_MASKWRITE(0XF8000108, 0x00000001U ,0x00000000U), 8805 // .. .. .. FINISH: DEASSERT RESET 8806 // .. .. .. START: CHECK PLL STATUS 8807 // .. .. .. IO_PLL_LOCK = 1 8808 // .. .. .. ==> 0XF800010C[2:2] = 0x00000001U 8809 // .. .. .. ==> MASK : 0x00000004U VAL : 0x00000004U 8810 // .. .. .. 8811 EMIT_MASKPOLL(0XF800010C, 0x00000004U), 8812 // .. .. .. FINISH: CHECK PLL STATUS 8813 // .. .. .. START: REMOVE PLL BY PASS 8814 // .. .. .. PLL_BYPASS_FORCE = 0 8815 // .. .. .. ==> 0XF8000108[4:4] = 0x00000000U 8816 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000000U 8817 // .. .. .. 8818 EMIT_MASKWRITE(0XF8000108, 0x00000010U ,0x00000000U), 8819 // .. .. .. FINISH: REMOVE PLL BY PASS 8820 // .. .. FINISH: IO PLL INIT 8821 // .. FINISH: PLL SLCR REGISTERS 8822 // .. START: LOCK IT BACK 8823 // .. LOCK_KEY = 0X767B 8824 // .. ==> 0XF8000004[15:0] = 0x0000767BU 8825 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU 8826 // .. 8827 EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU), 8828 // .. FINISH: LOCK IT BACK 8829 // FINISH: top 8830 // 8831 EMIT_EXIT(), 8832 8833 // 8834 }; 8835 8836 unsigned long ps7_clock_init_data_1_0[] = { 8837 // START: top 8838 // .. START: SLCR SETTINGS 8839 // .. UNLOCK_KEY = 0XDF0D 8840 // .. ==> 0XF8000008[15:0] = 0x0000DF0DU 8841 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU 8842 // .. 8843 EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU), 8844 // .. FINISH: SLCR SETTINGS 8845 // .. START: CLOCK CONTROL SLCR REGISTERS 8846 // .. CLKACT = 0x1 8847 // .. ==> 0XF8000128[0:0] = 0x00000001U 8848 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 8849 // .. DIVISOR0 = 0x23 8850 // .. ==> 0XF8000128[13:8] = 0x00000023U 8851 // .. ==> MASK : 0x00003F00U VAL : 0x00002300U 8852 // .. DIVISOR1 = 0x3 8853 // .. ==> 0XF8000128[25:20] = 0x00000003U 8854 // .. ==> MASK : 0x03F00000U VAL : 0x00300000U 8855 // .. 8856 EMIT_MASKWRITE(0XF8000128, 0x03F03F01U ,0x00302301U), 8857 // .. CLKACT = 0x1 8858 // .. ==> 0XF8000138[0:0] = 0x00000001U 8859 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 8860 // .. SRCSEL = 0x0 8861 // .. ==> 0XF8000138[4:4] = 0x00000000U 8862 // .. ==> MASK : 0x00000010U VAL : 0x00000000U 8863 // .. 8864 EMIT_MASKWRITE(0XF8000138, 0x00000011U ,0x00000001U), 8865 // .. CLKACT = 0x1 8866 // .. ==> 0XF8000140[0:0] = 0x00000001U 8867 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 8868 // .. SRCSEL = 0x0 8869 // .. ==> 0XF8000140[6:4] = 0x00000000U 8870 // .. ==> MASK : 0x00000070U VAL : 0x00000000U 8871 // .. DIVISOR = 0x8 8872 // .. ==> 0XF8000140[13:8] = 0x00000008U 8873 // .. ==> MASK : 0x00003F00U VAL : 0x00000800U 8874 // .. DIVISOR1 = 0x5 8875 // .. ==> 0XF8000140[25:20] = 0x00000005U 8876 // .. ==> MASK : 0x03F00000U VAL : 0x00500000U 8877 // .. 8878 EMIT_MASKWRITE(0XF8000140, 0x03F03F71U ,0x00500801U), 8879 // .. CLKACT = 0x1 8880 // .. ==> 0XF800014C[0:0] = 0x00000001U 8881 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 8882 // .. SRCSEL = 0x0 8883 // .. ==> 0XF800014C[5:4] = 0x00000000U 8884 // .. ==> MASK : 0x00000030U VAL : 0x00000000U 8885 // .. DIVISOR = 0x5 8886 // .. ==> 0XF800014C[13:8] = 0x00000005U 8887 // .. ==> MASK : 0x00003F00U VAL : 0x00000500U 8888 // .. 8889 EMIT_MASKWRITE(0XF800014C, 0x00003F31U ,0x00000501U), 8890 // .. CLKACT0 = 0x1 8891 // .. ==> 0XF8000150[0:0] = 0x00000001U 8892 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 8893 // .. CLKACT1 = 0x0 8894 // .. ==> 0XF8000150[1:1] = 0x00000000U 8895 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 8896 // .. SRCSEL = 0x0 8897 // .. ==> 0XF8000150[5:4] = 0x00000000U 8898 // .. ==> MASK : 0x00000030U VAL : 0x00000000U 8899 // .. DIVISOR = 0x14 8900 // .. ==> 0XF8000150[13:8] = 0x00000014U 8901 // .. ==> MASK : 0x00003F00U VAL : 0x00001400U 8902 // .. 8903 EMIT_MASKWRITE(0XF8000150, 0x00003F33U ,0x00001401U), 8904 // .. CLKACT0 = 0x0 8905 // .. ==> 0XF8000154[0:0] = 0x00000000U 8906 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 8907 // .. CLKACT1 = 0x1 8908 // .. ==> 0XF8000154[1:1] = 0x00000001U 8909 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 8910 // .. SRCSEL = 0x0 8911 // .. ==> 0XF8000154[5:4] = 0x00000000U 8912 // .. ==> MASK : 0x00000030U VAL : 0x00000000U 8913 // .. DIVISOR = 0x14 8914 // .. ==> 0XF8000154[13:8] = 0x00000014U 8915 // .. ==> MASK : 0x00003F00U VAL : 0x00001400U 8916 // .. 8917 EMIT_MASKWRITE(0XF8000154, 0x00003F33U ,0x00001402U), 8918 // .. CLKACT0 = 0x1 8919 // .. ==> 0XF800015C[0:0] = 0x00000001U 8920 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 8921 // .. CLKACT1 = 0x0 8922 // .. ==> 0XF800015C[1:1] = 0x00000000U 8923 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 8924 // .. SRCSEL = 0x0 8925 // .. ==> 0XF800015C[5:4] = 0x00000000U 8926 // .. ==> MASK : 0x00000030U VAL : 0x00000000U 8927 // .. DIVISOR0 = 0xe 8928 // .. ==> 0XF800015C[13:8] = 0x0000000EU 8929 // .. ==> MASK : 0x00003F00U VAL : 0x00000E00U 8930 // .. DIVISOR1 = 0x3 8931 // .. ==> 0XF800015C[25:20] = 0x00000003U 8932 // .. ==> MASK : 0x03F00000U VAL : 0x00300000U 8933 // .. 8934 EMIT_MASKWRITE(0XF800015C, 0x03F03F33U ,0x00300E01U), 8935 // .. CAN0_MUX = 0x0 8936 // .. ==> 0XF8000160[5:0] = 0x00000000U 8937 // .. ==> MASK : 0x0000003FU VAL : 0x00000000U 8938 // .. CAN0_REF_SEL = 0x0 8939 // .. ==> 0XF8000160[6:6] = 0x00000000U 8940 // .. ==> MASK : 0x00000040U VAL : 0x00000000U 8941 // .. CAN1_MUX = 0x0 8942 // .. ==> 0XF8000160[21:16] = 0x00000000U 8943 // .. ==> MASK : 0x003F0000U VAL : 0x00000000U 8944 // .. CAN1_REF_SEL = 0x0 8945 // .. ==> 0XF8000160[22:22] = 0x00000000U 8946 // .. ==> MASK : 0x00400000U VAL : 0x00000000U 8947 // .. 8948 EMIT_MASKWRITE(0XF8000160, 0x007F007FU ,0x00000000U), 8949 // .. CLKACT = 0x1 8950 // .. ==> 0XF8000168[0:0] = 0x00000001U 8951 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 8952 // .. SRCSEL = 0x0 8953 // .. ==> 0XF8000168[5:4] = 0x00000000U 8954 // .. ==> MASK : 0x00000030U VAL : 0x00000000U 8955 // .. DIVISOR = 0x5 8956 // .. ==> 0XF8000168[13:8] = 0x00000005U 8957 // .. ==> MASK : 0x00003F00U VAL : 0x00000500U 8958 // .. 8959 EMIT_MASKWRITE(0XF8000168, 0x00003F31U ,0x00000501U), 8960 // .. SRCSEL = 0x0 8961 // .. ==> 0XF8000170[5:4] = 0x00000000U 8962 // .. ==> MASK : 0x00000030U VAL : 0x00000000U 8963 // .. DIVISOR0 = 0x14 8964 // .. ==> 0XF8000170[13:8] = 0x00000014U 8965 // .. ==> MASK : 0x00003F00U VAL : 0x00001400U 8966 // .. DIVISOR1 = 0x1 8967 // .. ==> 0XF8000170[25:20] = 0x00000001U 8968 // .. ==> MASK : 0x03F00000U VAL : 0x00100000U 8969 // .. 8970 EMIT_MASKWRITE(0XF8000170, 0x03F03F30U ,0x00101400U), 8971 // .. SRCSEL = 0x0 8972 // .. ==> 0XF8000180[5:4] = 0x00000000U 8973 // .. ==> MASK : 0x00000030U VAL : 0x00000000U 8974 // .. DIVISOR0 = 0x14 8975 // .. ==> 0XF8000180[13:8] = 0x00000014U 8976 // .. ==> MASK : 0x00003F00U VAL : 0x00001400U 8977 // .. DIVISOR1 = 0x1 8978 // .. ==> 0XF8000180[25:20] = 0x00000001U 8979 // .. ==> MASK : 0x03F00000U VAL : 0x00100000U 8980 // .. 8981 EMIT_MASKWRITE(0XF8000180, 0x03F03F30U ,0x00101400U), 8982 // .. SRCSEL = 0x0 8983 // .. ==> 0XF8000190[5:4] = 0x00000000U 8984 // .. ==> MASK : 0x00000030U VAL : 0x00000000U 8985 // .. DIVISOR0 = 0x14 8986 // .. ==> 0XF8000190[13:8] = 0x00000014U 8987 // .. ==> MASK : 0x00003F00U VAL : 0x00001400U 8988 // .. DIVISOR1 = 0x1 8989 // .. ==> 0XF8000190[25:20] = 0x00000001U 8990 // .. ==> MASK : 0x03F00000U VAL : 0x00100000U 8991 // .. 8992 EMIT_MASKWRITE(0XF8000190, 0x03F03F30U ,0x00101400U), 8993 // .. SRCSEL = 0x0 8994 // .. ==> 0XF80001A0[5:4] = 0x00000000U 8995 // .. ==> MASK : 0x00000030U VAL : 0x00000000U 8996 // .. DIVISOR0 = 0x14 8997 // .. ==> 0XF80001A0[13:8] = 0x00000014U 8998 // .. ==> MASK : 0x00003F00U VAL : 0x00001400U 8999 // .. DIVISOR1 = 0x1 9000 // .. ==> 0XF80001A0[25:20] = 0x00000001U 9001 // .. ==> MASK : 0x03F00000U VAL : 0x00100000U 9002 // .. 9003 EMIT_MASKWRITE(0XF80001A0, 0x03F03F30U ,0x00101400U), 9004 // .. CLK_621_TRUE = 0x1 9005 // .. ==> 0XF80001C4[0:0] = 0x00000001U 9006 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 9007 // .. 9008 EMIT_MASKWRITE(0XF80001C4, 0x00000001U ,0x00000001U), 9009 // .. DMA_CPU_2XCLKACT = 0x1 9010 // .. ==> 0XF800012C[0:0] = 0x00000001U 9011 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 9012 // .. USB0_CPU_1XCLKACT = 0x1 9013 // .. ==> 0XF800012C[2:2] = 0x00000001U 9014 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 9015 // .. USB1_CPU_1XCLKACT = 0x1 9016 // .. ==> 0XF800012C[3:3] = 0x00000001U 9017 // .. ==> MASK : 0x00000008U VAL : 0x00000008U 9018 // .. GEM0_CPU_1XCLKACT = 0x1 9019 // .. ==> 0XF800012C[6:6] = 0x00000001U 9020 // .. ==> MASK : 0x00000040U VAL : 0x00000040U 9021 // .. GEM1_CPU_1XCLKACT = 0x0 9022 // .. ==> 0XF800012C[7:7] = 0x00000000U 9023 // .. ==> MASK : 0x00000080U VAL : 0x00000000U 9024 // .. SDI0_CPU_1XCLKACT = 0x1 9025 // .. ==> 0XF800012C[10:10] = 0x00000001U 9026 // .. ==> MASK : 0x00000400U VAL : 0x00000400U 9027 // .. SDI1_CPU_1XCLKACT = 0x0 9028 // .. ==> 0XF800012C[11:11] = 0x00000000U 9029 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 9030 // .. SPI0_CPU_1XCLKACT = 0x0 9031 // .. ==> 0XF800012C[14:14] = 0x00000000U 9032 // .. ==> MASK : 0x00004000U VAL : 0x00000000U 9033 // .. SPI1_CPU_1XCLKACT = 0x0 9034 // .. ==> 0XF800012C[15:15] = 0x00000000U 9035 // .. ==> MASK : 0x00008000U VAL : 0x00000000U 9036 // .. CAN0_CPU_1XCLKACT = 0x1 9037 // .. ==> 0XF800012C[16:16] = 0x00000001U 9038 // .. ==> MASK : 0x00010000U VAL : 0x00010000U 9039 // .. CAN1_CPU_1XCLKACT = 0x0 9040 // .. ==> 0XF800012C[17:17] = 0x00000000U 9041 // .. ==> MASK : 0x00020000U VAL : 0x00000000U 9042 // .. I2C0_CPU_1XCLKACT = 0x1 9043 // .. ==> 0XF800012C[18:18] = 0x00000001U 9044 // .. ==> MASK : 0x00040000U VAL : 0x00040000U 9045 // .. I2C1_CPU_1XCLKACT = 0x1 9046 // .. ==> 0XF800012C[19:19] = 0x00000001U 9047 // .. ==> MASK : 0x00080000U VAL : 0x00080000U 9048 // .. UART0_CPU_1XCLKACT = 0x0 9049 // .. ==> 0XF800012C[20:20] = 0x00000000U 9050 // .. ==> MASK : 0x00100000U VAL : 0x00000000U 9051 // .. UART1_CPU_1XCLKACT = 0x1 9052 // .. ==> 0XF800012C[21:21] = 0x00000001U 9053 // .. ==> MASK : 0x00200000U VAL : 0x00200000U 9054 // .. GPIO_CPU_1XCLKACT = 0x1 9055 // .. ==> 0XF800012C[22:22] = 0x00000001U 9056 // .. ==> MASK : 0x00400000U VAL : 0x00400000U 9057 // .. LQSPI_CPU_1XCLKACT = 0x1 9058 // .. ==> 0XF800012C[23:23] = 0x00000001U 9059 // .. ==> MASK : 0x00800000U VAL : 0x00800000U 9060 // .. SMC_CPU_1XCLKACT = 0x1 9061 // .. ==> 0XF800012C[24:24] = 0x00000001U 9062 // .. ==> MASK : 0x01000000U VAL : 0x01000000U 9063 // .. 9064 EMIT_MASKWRITE(0XF800012C, 0x01FFCCCDU ,0x01ED044DU), 9065 // .. FINISH: CLOCK CONTROL SLCR REGISTERS 9066 // .. START: THIS SHOULD BE BLANK 9067 // .. FINISH: THIS SHOULD BE BLANK 9068 // .. START: LOCK IT BACK 9069 // .. LOCK_KEY = 0X767B 9070 // .. ==> 0XF8000004[15:0] = 0x0000767BU 9071 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU 9072 // .. 9073 EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU), 9074 // .. FINISH: LOCK IT BACK 9075 // FINISH: top 9076 // 9077 EMIT_EXIT(), 9078 9079 // 9080 }; 9081 9082 unsigned long ps7_ddr_init_data_1_0[] = { 9083 // START: top 9084 // .. START: DDR INITIALIZATION 9085 // .. .. START: LOCK DDR 9086 // .. .. reg_ddrc_soft_rstb = 0 9087 // .. .. ==> 0XF8006000[0:0] = 0x00000000U 9088 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 9089 // .. .. reg_ddrc_powerdown_en = 0x0 9090 // .. .. ==> 0XF8006000[1:1] = 0x00000000U 9091 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 9092 // .. .. reg_ddrc_data_bus_width = 0x0 9093 // .. .. ==> 0XF8006000[3:2] = 0x00000000U 9094 // .. .. ==> MASK : 0x0000000CU VAL : 0x00000000U 9095 // .. .. reg_ddrc_burst8_refresh = 0x0 9096 // .. .. ==> 0XF8006000[6:4] = 0x00000000U 9097 // .. .. ==> MASK : 0x00000070U VAL : 0x00000000U 9098 // .. .. reg_ddrc_rdwr_idle_gap = 0x1 9099 // .. .. ==> 0XF8006000[13:7] = 0x00000001U 9100 // .. .. ==> MASK : 0x00003F80U VAL : 0x00000080U 9101 // .. .. reg_ddrc_dis_rd_bypass = 0x0 9102 // .. .. ==> 0XF8006000[14:14] = 0x00000000U 9103 // .. .. ==> MASK : 0x00004000U VAL : 0x00000000U 9104 // .. .. reg_ddrc_dis_act_bypass = 0x0 9105 // .. .. ==> 0XF8006000[15:15] = 0x00000000U 9106 // .. .. ==> MASK : 0x00008000U VAL : 0x00000000U 9107 // .. .. reg_ddrc_dis_auto_refresh = 0x0 9108 // .. .. ==> 0XF8006000[16:16] = 0x00000000U 9109 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 9110 // .. .. 9111 EMIT_MASKWRITE(0XF8006000, 0x0001FFFFU ,0x00000080U), 9112 // .. .. FINISH: LOCK DDR 9113 // .. .. reg_ddrc_t_rfc_nom_x32 = 0x81 9114 // .. .. ==> 0XF8006004[11:0] = 0x00000081U 9115 // .. .. ==> MASK : 0x00000FFFU VAL : 0x00000081U 9116 // .. .. reg_ddrc_active_ranks = 0x1 9117 // .. .. ==> 0XF8006004[13:12] = 0x00000001U 9118 // .. .. ==> MASK : 0x00003000U VAL : 0x00001000U 9119 // .. .. reg_ddrc_addrmap_cs_bit0 = 0x0 9120 // .. .. ==> 0XF8006004[18:14] = 0x00000000U 9121 // .. .. ==> MASK : 0x0007C000U VAL : 0x00000000U 9122 // .. .. reg_ddrc_wr_odt_block = 0x1 9123 // .. .. ==> 0XF8006004[20:19] = 0x00000001U 9124 // .. .. ==> MASK : 0x00180000U VAL : 0x00080000U 9125 // .. .. reg_ddrc_diff_rank_rd_2cycle_gap = 0x0 9126 // .. .. ==> 0XF8006004[21:21] = 0x00000000U 9127 // .. .. ==> MASK : 0x00200000U VAL : 0x00000000U 9128 // .. .. reg_ddrc_addrmap_cs_bit1 = 0x0 9129 // .. .. ==> 0XF8006004[26:22] = 0x00000000U 9130 // .. .. ==> MASK : 0x07C00000U VAL : 0x00000000U 9131 // .. .. reg_ddrc_addrmap_open_bank = 0x0 9132 // .. .. ==> 0XF8006004[27:27] = 0x00000000U 9133 // .. .. ==> MASK : 0x08000000U VAL : 0x00000000U 9134 // .. .. reg_ddrc_addrmap_4bank_ram = 0x0 9135 // .. .. ==> 0XF8006004[28:28] = 0x00000000U 9136 // .. .. ==> MASK : 0x10000000U VAL : 0x00000000U 9137 // .. .. 9138 EMIT_MASKWRITE(0XF8006004, 0x1FFFFFFFU ,0x00081081U), 9139 // .. .. reg_ddrc_hpr_min_non_critical_x32 = 0xf 9140 // .. .. ==> 0XF8006008[10:0] = 0x0000000FU 9141 // .. .. ==> MASK : 0x000007FFU VAL : 0x0000000FU 9142 // .. .. reg_ddrc_hpr_max_starve_x32 = 0xf 9143 // .. .. ==> 0XF8006008[21:11] = 0x0000000FU 9144 // .. .. ==> MASK : 0x003FF800U VAL : 0x00007800U 9145 // .. .. reg_ddrc_hpr_xact_run_length = 0xf 9146 // .. .. ==> 0XF8006008[25:22] = 0x0000000FU 9147 // .. .. ==> MASK : 0x03C00000U VAL : 0x03C00000U 9148 // .. .. 9149 EMIT_MASKWRITE(0XF8006008, 0x03FFFFFFU ,0x03C0780FU), 9150 // .. .. reg_ddrc_lpr_min_non_critical_x32 = 0x1 9151 // .. .. ==> 0XF800600C[10:0] = 0x00000001U 9152 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000001U 9153 // .. .. reg_ddrc_lpr_max_starve_x32 = 0x2 9154 // .. .. ==> 0XF800600C[21:11] = 0x00000002U 9155 // .. .. ==> MASK : 0x003FF800U VAL : 0x00001000U 9156 // .. .. reg_ddrc_lpr_xact_run_length = 0x8 9157 // .. .. ==> 0XF800600C[25:22] = 0x00000008U 9158 // .. .. ==> MASK : 0x03C00000U VAL : 0x02000000U 9159 // .. .. 9160 EMIT_MASKWRITE(0XF800600C, 0x03FFFFFFU ,0x02001001U), 9161 // .. .. reg_ddrc_w_min_non_critical_x32 = 0x1 9162 // .. .. ==> 0XF8006010[10:0] = 0x00000001U 9163 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000001U 9164 // .. .. reg_ddrc_w_xact_run_length = 0x8 9165 // .. .. ==> 0XF8006010[14:11] = 0x00000008U 9166 // .. .. ==> MASK : 0x00007800U VAL : 0x00004000U 9167 // .. .. reg_ddrc_w_max_starve_x32 = 0x2 9168 // .. .. ==> 0XF8006010[25:15] = 0x00000002U 9169 // .. .. ==> MASK : 0x03FF8000U VAL : 0x00010000U 9170 // .. .. 9171 EMIT_MASKWRITE(0XF8006010, 0x03FFFFFFU ,0x00014001U), 9172 // .. .. reg_ddrc_t_rc = 0x1b 9173 // .. .. ==> 0XF8006014[5:0] = 0x0000001BU 9174 // .. .. ==> MASK : 0x0000003FU VAL : 0x0000001BU 9175 // .. .. reg_ddrc_t_rfc_min = 0x56 9176 // .. .. ==> 0XF8006014[13:6] = 0x00000056U 9177 // .. .. ==> MASK : 0x00003FC0U VAL : 0x00001580U 9178 // .. .. reg_ddrc_post_selfref_gap_x32 = 0x10 9179 // .. .. ==> 0XF8006014[20:14] = 0x00000010U 9180 // .. .. ==> MASK : 0x001FC000U VAL : 0x00040000U 9181 // .. .. 9182 EMIT_MASKWRITE(0XF8006014, 0x001FFFFFU ,0x0004159BU), 9183 // .. .. reg_ddrc_wr2pre = 0x12 9184 // .. .. ==> 0XF8006018[4:0] = 0x00000012U 9185 // .. .. ==> MASK : 0x0000001FU VAL : 0x00000012U 9186 // .. .. reg_ddrc_powerdown_to_x32 = 0x6 9187 // .. .. ==> 0XF8006018[9:5] = 0x00000006U 9188 // .. .. ==> MASK : 0x000003E0U VAL : 0x000000C0U 9189 // .. .. reg_ddrc_t_faw = 0x10 9190 // .. .. ==> 0XF8006018[15:10] = 0x00000010U 9191 // .. .. ==> MASK : 0x0000FC00U VAL : 0x00004000U 9192 // .. .. reg_ddrc_t_ras_max = 0x24 9193 // .. .. ==> 0XF8006018[21:16] = 0x00000024U 9194 // .. .. ==> MASK : 0x003F0000U VAL : 0x00240000U 9195 // .. .. reg_ddrc_t_ras_min = 0x14 9196 // .. .. ==> 0XF8006018[26:22] = 0x00000014U 9197 // .. .. ==> MASK : 0x07C00000U VAL : 0x05000000U 9198 // .. .. reg_ddrc_t_cke = 0x4 9199 // .. .. ==> 0XF8006018[31:28] = 0x00000004U 9200 // .. .. ==> MASK : 0xF0000000U VAL : 0x40000000U 9201 // .. .. 9202 EMIT_MASKWRITE(0XF8006018, 0xF7FFFFFFU ,0x452440D2U), 9203 // .. .. reg_ddrc_write_latency = 0x5 9204 // .. .. ==> 0XF800601C[4:0] = 0x00000005U 9205 // .. .. ==> MASK : 0x0000001FU VAL : 0x00000005U 9206 // .. .. reg_ddrc_rd2wr = 0x7 9207 // .. .. ==> 0XF800601C[9:5] = 0x00000007U 9208 // .. .. ==> MASK : 0x000003E0U VAL : 0x000000E0U 9209 // .. .. reg_ddrc_wr2rd = 0xe 9210 // .. .. ==> 0XF800601C[14:10] = 0x0000000EU 9211 // .. .. ==> MASK : 0x00007C00U VAL : 0x00003800U 9212 // .. .. reg_ddrc_t_xp = 0x4 9213 // .. .. ==> 0XF800601C[19:15] = 0x00000004U 9214 // .. .. ==> MASK : 0x000F8000U VAL : 0x00020000U 9215 // .. .. reg_ddrc_pad_pd = 0x0 9216 // .. .. ==> 0XF800601C[22:20] = 0x00000000U 9217 // .. .. ==> MASK : 0x00700000U VAL : 0x00000000U 9218 // .. .. reg_ddrc_rd2pre = 0x4 9219 // .. .. ==> 0XF800601C[27:23] = 0x00000004U 9220 // .. .. ==> MASK : 0x0F800000U VAL : 0x02000000U 9221 // .. .. reg_ddrc_t_rcd = 0x7 9222 // .. .. ==> 0XF800601C[31:28] = 0x00000007U 9223 // .. .. ==> MASK : 0xF0000000U VAL : 0x70000000U 9224 // .. .. 9225 EMIT_MASKWRITE(0XF800601C, 0xFFFFFFFFU ,0x720238E5U), 9226 // .. .. reg_ddrc_t_ccd = 0x4 9227 // .. .. ==> 0XF8006020[4:2] = 0x00000004U 9228 // .. .. ==> MASK : 0x0000001CU VAL : 0x00000010U 9229 // .. .. reg_ddrc_t_rrd = 0x4 9230 // .. .. ==> 0XF8006020[7:5] = 0x00000004U 9231 // .. .. ==> MASK : 0x000000E0U VAL : 0x00000080U 9232 // .. .. reg_ddrc_refresh_margin = 0x2 9233 // .. .. ==> 0XF8006020[11:8] = 0x00000002U 9234 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U 9235 // .. .. reg_ddrc_t_rp = 0x7 9236 // .. .. ==> 0XF8006020[15:12] = 0x00000007U 9237 // .. .. ==> MASK : 0x0000F000U VAL : 0x00007000U 9238 // .. .. reg_ddrc_refresh_to_x32 = 0x8 9239 // .. .. ==> 0XF8006020[20:16] = 0x00000008U 9240 // .. .. ==> MASK : 0x001F0000U VAL : 0x00080000U 9241 // .. .. reg_ddrc_sdram = 0x1 9242 // .. .. ==> 0XF8006020[21:21] = 0x00000001U 9243 // .. .. ==> MASK : 0x00200000U VAL : 0x00200000U 9244 // .. .. reg_ddrc_mobile = 0x0 9245 // .. .. ==> 0XF8006020[22:22] = 0x00000000U 9246 // .. .. ==> MASK : 0x00400000U VAL : 0x00000000U 9247 // .. .. reg_ddrc_clock_stop_en = 0x0 9248 // .. .. ==> 0XF8006020[23:23] = 0x00000000U 9249 // .. .. ==> MASK : 0x00800000U VAL : 0x00000000U 9250 // .. .. reg_ddrc_read_latency = 0x7 9251 // .. .. ==> 0XF8006020[28:24] = 0x00000007U 9252 // .. .. ==> MASK : 0x1F000000U VAL : 0x07000000U 9253 // .. .. reg_phy_mode_ddr1_ddr2 = 0x1 9254 // .. .. ==> 0XF8006020[29:29] = 0x00000001U 9255 // .. .. ==> MASK : 0x20000000U VAL : 0x20000000U 9256 // .. .. reg_ddrc_dis_pad_pd = 0x0 9257 // .. .. ==> 0XF8006020[30:30] = 0x00000000U 9258 // .. .. ==> MASK : 0x40000000U VAL : 0x00000000U 9259 // .. .. reg_ddrc_loopback = 0x0 9260 // .. .. ==> 0XF8006020[31:31] = 0x00000000U 9261 // .. .. ==> MASK : 0x80000000U VAL : 0x00000000U 9262 // .. .. 9263 EMIT_MASKWRITE(0XF8006020, 0xFFFFFFFCU ,0x27287290U), 9264 // .. .. reg_ddrc_en_2t_timing_mode = 0x0 9265 // .. .. ==> 0XF8006024[0:0] = 0x00000000U 9266 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 9267 // .. .. reg_ddrc_prefer_write = 0x0 9268 // .. .. ==> 0XF8006024[1:1] = 0x00000000U 9269 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 9270 // .. .. reg_ddrc_max_rank_rd = 0xf 9271 // .. .. ==> 0XF8006024[5:2] = 0x0000000FU 9272 // .. .. ==> MASK : 0x0000003CU VAL : 0x0000003CU 9273 // .. .. reg_ddrc_mr_wr = 0x0 9274 // .. .. ==> 0XF8006024[6:6] = 0x00000000U 9275 // .. .. ==> MASK : 0x00000040U VAL : 0x00000000U 9276 // .. .. reg_ddrc_mr_addr = 0x0 9277 // .. .. ==> 0XF8006024[8:7] = 0x00000000U 9278 // .. .. ==> MASK : 0x00000180U VAL : 0x00000000U 9279 // .. .. reg_ddrc_mr_data = 0x0 9280 // .. .. ==> 0XF8006024[24:9] = 0x00000000U 9281 // .. .. ==> MASK : 0x01FFFE00U VAL : 0x00000000U 9282 // .. .. ddrc_reg_mr_wr_busy = 0x0 9283 // .. .. ==> 0XF8006024[25:25] = 0x00000000U 9284 // .. .. ==> MASK : 0x02000000U VAL : 0x00000000U 9285 // .. .. reg_ddrc_mr_type = 0x0 9286 // .. .. ==> 0XF8006024[26:26] = 0x00000000U 9287 // .. .. ==> MASK : 0x04000000U VAL : 0x00000000U 9288 // .. .. reg_ddrc_mr_rdata_valid = 0x0 9289 // .. .. ==> 0XF8006024[27:27] = 0x00000000U 9290 // .. .. ==> MASK : 0x08000000U VAL : 0x00000000U 9291 // .. .. 9292 EMIT_MASKWRITE(0XF8006024, 0x0FFFFFFFU ,0x0000003CU), 9293 // .. .. reg_ddrc_final_wait_x32 = 0x7 9294 // .. .. ==> 0XF8006028[6:0] = 0x00000007U 9295 // .. .. ==> MASK : 0x0000007FU VAL : 0x00000007U 9296 // .. .. reg_ddrc_pre_ocd_x32 = 0x0 9297 // .. .. ==> 0XF8006028[10:7] = 0x00000000U 9298 // .. .. ==> MASK : 0x00000780U VAL : 0x00000000U 9299 // .. .. reg_ddrc_t_mrd = 0x4 9300 // .. .. ==> 0XF8006028[13:11] = 0x00000004U 9301 // .. .. ==> MASK : 0x00003800U VAL : 0x00002000U 9302 // .. .. 9303 EMIT_MASKWRITE(0XF8006028, 0x00003FFFU ,0x00002007U), 9304 // .. .. reg_ddrc_emr2 = 0x8 9305 // .. .. ==> 0XF800602C[15:0] = 0x00000008U 9306 // .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000008U 9307 // .. .. reg_ddrc_emr3 = 0x0 9308 // .. .. ==> 0XF800602C[31:16] = 0x00000000U 9309 // .. .. ==> MASK : 0xFFFF0000U VAL : 0x00000000U 9310 // .. .. 9311 EMIT_MASKWRITE(0XF800602C, 0xFFFFFFFFU ,0x00000008U), 9312 // .. .. reg_ddrc_mr = 0x930 9313 // .. .. ==> 0XF8006030[15:0] = 0x00000930U 9314 // .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000930U 9315 // .. .. reg_ddrc_emr = 0x4 9316 // .. .. ==> 0XF8006030[31:16] = 0x00000004U 9317 // .. .. ==> MASK : 0xFFFF0000U VAL : 0x00040000U 9318 // .. .. 9319 EMIT_MASKWRITE(0XF8006030, 0xFFFFFFFFU ,0x00040930U), 9320 // .. .. reg_ddrc_burst_rdwr = 0x4 9321 // .. .. ==> 0XF8006034[3:0] = 0x00000004U 9322 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000004U 9323 // .. .. reg_ddrc_pre_cke_x1024 = 0x105 9324 // .. .. ==> 0XF8006034[13:4] = 0x00000105U 9325 // .. .. ==> MASK : 0x00003FF0U VAL : 0x00001050U 9326 // .. .. reg_ddrc_post_cke_x1024 = 0x1 9327 // .. .. ==> 0XF8006034[25:16] = 0x00000001U 9328 // .. .. ==> MASK : 0x03FF0000U VAL : 0x00010000U 9329 // .. .. reg_ddrc_burstchop = 0x0 9330 // .. .. ==> 0XF8006034[28:28] = 0x00000000U 9331 // .. .. ==> MASK : 0x10000000U VAL : 0x00000000U 9332 // .. .. 9333 EMIT_MASKWRITE(0XF8006034, 0x13FF3FFFU ,0x00011054U), 9334 // .. .. reg_ddrc_force_low_pri_n = 0x0 9335 // .. .. ==> 0XF8006038[0:0] = 0x00000000U 9336 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 9337 // .. .. reg_ddrc_dis_dq = 0x0 9338 // .. .. ==> 0XF8006038[1:1] = 0x00000000U 9339 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 9340 // .. .. reg_phy_debug_mode = 0x0 9341 // .. .. ==> 0XF8006038[6:6] = 0x00000000U 9342 // .. .. ==> MASK : 0x00000040U VAL : 0x00000000U 9343 // .. .. reg_phy_wr_level_start = 0x0 9344 // .. .. ==> 0XF8006038[7:7] = 0x00000000U 9345 // .. .. ==> MASK : 0x00000080U VAL : 0x00000000U 9346 // .. .. reg_phy_rd_level_start = 0x0 9347 // .. .. ==> 0XF8006038[8:8] = 0x00000000U 9348 // .. .. ==> MASK : 0x00000100U VAL : 0x00000000U 9349 // .. .. reg_phy_dq0_wait_t = 0x0 9350 // .. .. ==> 0XF8006038[12:9] = 0x00000000U 9351 // .. .. ==> MASK : 0x00001E00U VAL : 0x00000000U 9352 // .. .. 9353 EMIT_MASKWRITE(0XF8006038, 0x00001FC3U ,0x00000000U), 9354 // .. .. reg_ddrc_addrmap_bank_b0 = 0x7 9355 // .. .. ==> 0XF800603C[3:0] = 0x00000007U 9356 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000007U 9357 // .. .. reg_ddrc_addrmap_bank_b1 = 0x7 9358 // .. .. ==> 0XF800603C[7:4] = 0x00000007U 9359 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000070U 9360 // .. .. reg_ddrc_addrmap_bank_b2 = 0x7 9361 // .. .. ==> 0XF800603C[11:8] = 0x00000007U 9362 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000700U 9363 // .. .. reg_ddrc_addrmap_col_b5 = 0x0 9364 // .. .. ==> 0XF800603C[15:12] = 0x00000000U 9365 // .. .. ==> MASK : 0x0000F000U VAL : 0x00000000U 9366 // .. .. reg_ddrc_addrmap_col_b6 = 0x0 9367 // .. .. ==> 0XF800603C[19:16] = 0x00000000U 9368 // .. .. ==> MASK : 0x000F0000U VAL : 0x00000000U 9369 // .. .. 9370 EMIT_MASKWRITE(0XF800603C, 0x000FFFFFU ,0x00000777U), 9371 // .. .. reg_ddrc_addrmap_col_b2 = 0x0 9372 // .. .. ==> 0XF8006040[3:0] = 0x00000000U 9373 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000000U 9374 // .. .. reg_ddrc_addrmap_col_b3 = 0x0 9375 // .. .. ==> 0XF8006040[7:4] = 0x00000000U 9376 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000000U 9377 // .. .. reg_ddrc_addrmap_col_b4 = 0x0 9378 // .. .. ==> 0XF8006040[11:8] = 0x00000000U 9379 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000000U 9380 // .. .. reg_ddrc_addrmap_col_b7 = 0x0 9381 // .. .. ==> 0XF8006040[15:12] = 0x00000000U 9382 // .. .. ==> MASK : 0x0000F000U VAL : 0x00000000U 9383 // .. .. reg_ddrc_addrmap_col_b8 = 0x0 9384 // .. .. ==> 0XF8006040[19:16] = 0x00000000U 9385 // .. .. ==> MASK : 0x000F0000U VAL : 0x00000000U 9386 // .. .. reg_ddrc_addrmap_col_b9 = 0xf 9387 // .. .. ==> 0XF8006040[23:20] = 0x0000000FU 9388 // .. .. ==> MASK : 0x00F00000U VAL : 0x00F00000U 9389 // .. .. reg_ddrc_addrmap_col_b10 = 0xf 9390 // .. .. ==> 0XF8006040[27:24] = 0x0000000FU 9391 // .. .. ==> MASK : 0x0F000000U VAL : 0x0F000000U 9392 // .. .. reg_ddrc_addrmap_col_b11 = 0xf 9393 // .. .. ==> 0XF8006040[31:28] = 0x0000000FU 9394 // .. .. ==> MASK : 0xF0000000U VAL : 0xF0000000U 9395 // .. .. 9396 EMIT_MASKWRITE(0XF8006040, 0xFFFFFFFFU ,0xFFF00000U), 9397 // .. .. reg_ddrc_addrmap_row_b0 = 0x6 9398 // .. .. ==> 0XF8006044[3:0] = 0x00000006U 9399 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000006U 9400 // .. .. reg_ddrc_addrmap_row_b1 = 0x6 9401 // .. .. ==> 0XF8006044[7:4] = 0x00000006U 9402 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000060U 9403 // .. .. reg_ddrc_addrmap_row_b2_11 = 0x6 9404 // .. .. ==> 0XF8006044[11:8] = 0x00000006U 9405 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000600U 9406 // .. .. reg_ddrc_addrmap_row_b12 = 0x6 9407 // .. .. ==> 0XF8006044[15:12] = 0x00000006U 9408 // .. .. ==> MASK : 0x0000F000U VAL : 0x00006000U 9409 // .. .. reg_ddrc_addrmap_row_b13 = 0x6 9410 // .. .. ==> 0XF8006044[19:16] = 0x00000006U 9411 // .. .. ==> MASK : 0x000F0000U VAL : 0x00060000U 9412 // .. .. reg_ddrc_addrmap_row_b14 = 0x6 9413 // .. .. ==> 0XF8006044[23:20] = 0x00000006U 9414 // .. .. ==> MASK : 0x00F00000U VAL : 0x00600000U 9415 // .. .. reg_ddrc_addrmap_row_b15 = 0xf 9416 // .. .. ==> 0XF8006044[27:24] = 0x0000000FU 9417 // .. .. ==> MASK : 0x0F000000U VAL : 0x0F000000U 9418 // .. .. 9419 EMIT_MASKWRITE(0XF8006044, 0x0FFFFFFFU ,0x0F666666U), 9420 // .. .. reg_ddrc_rank0_rd_odt = 0x0 9421 // .. .. ==> 0XF8006048[2:0] = 0x00000000U 9422 // .. .. ==> MASK : 0x00000007U VAL : 0x00000000U 9423 // .. .. reg_ddrc_rank0_wr_odt = 0x1 9424 // .. .. ==> 0XF8006048[5:3] = 0x00000001U 9425 // .. .. ==> MASK : 0x00000038U VAL : 0x00000008U 9426 // .. .. reg_ddrc_rank1_rd_odt = 0x1 9427 // .. .. ==> 0XF8006048[8:6] = 0x00000001U 9428 // .. .. ==> MASK : 0x000001C0U VAL : 0x00000040U 9429 // .. .. reg_ddrc_rank1_wr_odt = 0x1 9430 // .. .. ==> 0XF8006048[11:9] = 0x00000001U 9431 // .. .. ==> MASK : 0x00000E00U VAL : 0x00000200U 9432 // .. .. reg_phy_rd_local_odt = 0x0 9433 // .. .. ==> 0XF8006048[13:12] = 0x00000000U 9434 // .. .. ==> MASK : 0x00003000U VAL : 0x00000000U 9435 // .. .. reg_phy_wr_local_odt = 0x3 9436 // .. .. ==> 0XF8006048[15:14] = 0x00000003U 9437 // .. .. ==> MASK : 0x0000C000U VAL : 0x0000C000U 9438 // .. .. reg_phy_idle_local_odt = 0x3 9439 // .. .. ==> 0XF8006048[17:16] = 0x00000003U 9440 // .. .. ==> MASK : 0x00030000U VAL : 0x00030000U 9441 // .. .. reg_ddrc_rank2_rd_odt = 0x0 9442 // .. .. ==> 0XF8006048[20:18] = 0x00000000U 9443 // .. .. ==> MASK : 0x001C0000U VAL : 0x00000000U 9444 // .. .. reg_ddrc_rank2_wr_odt = 0x0 9445 // .. .. ==> 0XF8006048[23:21] = 0x00000000U 9446 // .. .. ==> MASK : 0x00E00000U VAL : 0x00000000U 9447 // .. .. reg_ddrc_rank3_rd_odt = 0x0 9448 // .. .. ==> 0XF8006048[26:24] = 0x00000000U 9449 // .. .. ==> MASK : 0x07000000U VAL : 0x00000000U 9450 // .. .. reg_ddrc_rank3_wr_odt = 0x0 9451 // .. .. ==> 0XF8006048[29:27] = 0x00000000U 9452 // .. .. ==> MASK : 0x38000000U VAL : 0x00000000U 9453 // .. .. 9454 EMIT_MASKWRITE(0XF8006048, 0x3FFFFFFFU ,0x0003C248U), 9455 // .. .. reg_phy_rd_cmd_to_data = 0x0 9456 // .. .. ==> 0XF8006050[3:0] = 0x00000000U 9457 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000000U 9458 // .. .. reg_phy_wr_cmd_to_data = 0x0 9459 // .. .. ==> 0XF8006050[7:4] = 0x00000000U 9460 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000000U 9461 // .. .. reg_phy_rdc_we_to_re_delay = 0x8 9462 // .. .. ==> 0XF8006050[11:8] = 0x00000008U 9463 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000800U 9464 // .. .. reg_phy_rdc_fifo_rst_disable = 0x0 9465 // .. .. ==> 0XF8006050[15:15] = 0x00000000U 9466 // .. .. ==> MASK : 0x00008000U VAL : 0x00000000U 9467 // .. .. reg_phy_use_fixed_re = 0x1 9468 // .. .. ==> 0XF8006050[16:16] = 0x00000001U 9469 // .. .. ==> MASK : 0x00010000U VAL : 0x00010000U 9470 // .. .. reg_phy_rdc_fifo_rst_err_cnt_clr = 0x0 9471 // .. .. ==> 0XF8006050[17:17] = 0x00000000U 9472 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 9473 // .. .. reg_phy_dis_phy_ctrl_rstn = 0x0 9474 // .. .. ==> 0XF8006050[18:18] = 0x00000000U 9475 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U 9476 // .. .. reg_phy_clk_stall_level = 0x0 9477 // .. .. ==> 0XF8006050[19:19] = 0x00000000U 9478 // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U 9479 // .. .. reg_phy_gatelvl_num_of_dq0 = 0x7 9480 // .. .. ==> 0XF8006050[27:24] = 0x00000007U 9481 // .. .. ==> MASK : 0x0F000000U VAL : 0x07000000U 9482 // .. .. reg_phy_wrlvl_num_of_dq0 = 0x7 9483 // .. .. ==> 0XF8006050[31:28] = 0x00000007U 9484 // .. .. ==> MASK : 0xF0000000U VAL : 0x70000000U 9485 // .. .. 9486 EMIT_MASKWRITE(0XF8006050, 0xFF0F8FFFU ,0x77010800U), 9487 // .. .. reg_ddrc_dll_calib_to_min_x1024 = 0x1 9488 // .. .. ==> 0XF8006058[7:0] = 0x00000001U 9489 // .. .. ==> MASK : 0x000000FFU VAL : 0x00000001U 9490 // .. .. reg_ddrc_dll_calib_to_max_x1024 = 0x1 9491 // .. .. ==> 0XF8006058[15:8] = 0x00000001U 9492 // .. .. ==> MASK : 0x0000FF00U VAL : 0x00000100U 9493 // .. .. reg_ddrc_dis_dll_calib = 0x0 9494 // .. .. ==> 0XF8006058[16:16] = 0x00000000U 9495 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 9496 // .. .. 9497 EMIT_MASKWRITE(0XF8006058, 0x0001FFFFU ,0x00000101U), 9498 // .. .. reg_ddrc_rd_odt_delay = 0x3 9499 // .. .. ==> 0XF800605C[3:0] = 0x00000003U 9500 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000003U 9501 // .. .. reg_ddrc_wr_odt_delay = 0x0 9502 // .. .. ==> 0XF800605C[7:4] = 0x00000000U 9503 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000000U 9504 // .. .. reg_ddrc_rd_odt_hold = 0x0 9505 // .. .. ==> 0XF800605C[11:8] = 0x00000000U 9506 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000000U 9507 // .. .. reg_ddrc_wr_odt_hold = 0x5 9508 // .. .. ==> 0XF800605C[15:12] = 0x00000005U 9509 // .. .. ==> MASK : 0x0000F000U VAL : 0x00005000U 9510 // .. .. 9511 EMIT_MASKWRITE(0XF800605C, 0x0000FFFFU ,0x00005003U), 9512 // .. .. reg_ddrc_pageclose = 0x0 9513 // .. .. ==> 0XF8006060[0:0] = 0x00000000U 9514 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 9515 // .. .. reg_ddrc_lpr_num_entries = 0x1f 9516 // .. .. ==> 0XF8006060[6:1] = 0x0000001FU 9517 // .. .. ==> MASK : 0x0000007EU VAL : 0x0000003EU 9518 // .. .. reg_ddrc_auto_pre_en = 0x0 9519 // .. .. ==> 0XF8006060[7:7] = 0x00000000U 9520 // .. .. ==> MASK : 0x00000080U VAL : 0x00000000U 9521 // .. .. reg_ddrc_refresh_update_level = 0x0 9522 // .. .. ==> 0XF8006060[8:8] = 0x00000000U 9523 // .. .. ==> MASK : 0x00000100U VAL : 0x00000000U 9524 // .. .. reg_ddrc_dis_wc = 0x0 9525 // .. .. ==> 0XF8006060[9:9] = 0x00000000U 9526 // .. .. ==> MASK : 0x00000200U VAL : 0x00000000U 9527 // .. .. reg_ddrc_dis_collision_page_opt = 0x0 9528 // .. .. ==> 0XF8006060[10:10] = 0x00000000U 9529 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 9530 // .. .. reg_ddrc_selfref_en = 0x0 9531 // .. .. ==> 0XF8006060[12:12] = 0x00000000U 9532 // .. .. ==> MASK : 0x00001000U VAL : 0x00000000U 9533 // .. .. 9534 EMIT_MASKWRITE(0XF8006060, 0x000017FFU ,0x0000003EU), 9535 // .. .. reg_ddrc_go2critical_hysteresis = 0x0 9536 // .. .. ==> 0XF8006064[12:5] = 0x00000000U 9537 // .. .. ==> MASK : 0x00001FE0U VAL : 0x00000000U 9538 // .. .. reg_arb_go2critical_en = 0x1 9539 // .. .. ==> 0XF8006064[17:17] = 0x00000001U 9540 // .. .. ==> MASK : 0x00020000U VAL : 0x00020000U 9541 // .. .. 9542 EMIT_MASKWRITE(0XF8006064, 0x00021FE0U ,0x00020000U), 9543 // .. .. reg_ddrc_wrlvl_ww = 0x41 9544 // .. .. ==> 0XF8006068[7:0] = 0x00000041U 9545 // .. .. ==> MASK : 0x000000FFU VAL : 0x00000041U 9546 // .. .. reg_ddrc_rdlvl_rr = 0x41 9547 // .. .. ==> 0XF8006068[15:8] = 0x00000041U 9548 // .. .. ==> MASK : 0x0000FF00U VAL : 0x00004100U 9549 // .. .. reg_ddrc_dfi_t_wlmrd = 0x28 9550 // .. .. ==> 0XF8006068[25:16] = 0x00000028U 9551 // .. .. ==> MASK : 0x03FF0000U VAL : 0x00280000U 9552 // .. .. 9553 EMIT_MASKWRITE(0XF8006068, 0x03FFFFFFU ,0x00284141U), 9554 // .. .. dfi_t_ctrlupd_interval_min_x1024 = 0x10 9555 // .. .. ==> 0XF800606C[7:0] = 0x00000010U 9556 // .. .. ==> MASK : 0x000000FFU VAL : 0x00000010U 9557 // .. .. dfi_t_ctrlupd_interval_max_x1024 = 0x16 9558 // .. .. ==> 0XF800606C[15:8] = 0x00000016U 9559 // .. .. ==> MASK : 0x0000FF00U VAL : 0x00001600U 9560 // .. .. 9561 EMIT_MASKWRITE(0XF800606C, 0x0000FFFFU ,0x00001610U), 9562 // .. .. refresh_timer0_start_value_x32 = 0x0 9563 // .. .. ==> 0XF80060A0[11:0] = 0x00000000U 9564 // .. .. ==> MASK : 0x00000FFFU VAL : 0x00000000U 9565 // .. .. refresh_timer1_start_value_x32 = 0x8 9566 // .. .. ==> 0XF80060A0[23:12] = 0x00000008U 9567 // .. .. ==> MASK : 0x00FFF000U VAL : 0x00008000U 9568 // .. .. 9569 EMIT_MASKWRITE(0XF80060A0, 0x00FFFFFFU ,0x00008000U), 9570 // .. .. reg_ddrc_dis_auto_zq = 0x0 9571 // .. .. ==> 0XF80060A4[0:0] = 0x00000000U 9572 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 9573 // .. .. reg_ddrc_ddr3 = 0x1 9574 // .. .. ==> 0XF80060A4[1:1] = 0x00000001U 9575 // .. .. ==> MASK : 0x00000002U VAL : 0x00000002U 9576 // .. .. reg_ddrc_t_mod = 0x200 9577 // .. .. ==> 0XF80060A4[11:2] = 0x00000200U 9578 // .. .. ==> MASK : 0x00000FFCU VAL : 0x00000800U 9579 // .. .. reg_ddrc_t_zq_long_nop = 0x200 9580 // .. .. ==> 0XF80060A4[21:12] = 0x00000200U 9581 // .. .. ==> MASK : 0x003FF000U VAL : 0x00200000U 9582 // .. .. reg_ddrc_t_zq_short_nop = 0x40 9583 // .. .. ==> 0XF80060A4[31:22] = 0x00000040U 9584 // .. .. ==> MASK : 0xFFC00000U VAL : 0x10000000U 9585 // .. .. 9586 EMIT_MASKWRITE(0XF80060A4, 0xFFFFFFFFU ,0x10200802U), 9587 // .. .. t_zq_short_interval_x1024 = 0xcb73 9588 // .. .. ==> 0XF80060A8[19:0] = 0x0000CB73U 9589 // .. .. ==> MASK : 0x000FFFFFU VAL : 0x0000CB73U 9590 // .. .. dram_rstn_x1024 = 0x69 9591 // .. .. ==> 0XF80060A8[27:20] = 0x00000069U 9592 // .. .. ==> MASK : 0x0FF00000U VAL : 0x06900000U 9593 // .. .. 9594 EMIT_MASKWRITE(0XF80060A8, 0x0FFFFFFFU ,0x0690CB73U), 9595 // .. .. deeppowerdown_en = 0x0 9596 // .. .. ==> 0XF80060AC[0:0] = 0x00000000U 9597 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 9598 // .. .. deeppowerdown_to_x1024 = 0xff 9599 // .. .. ==> 0XF80060AC[8:1] = 0x000000FFU 9600 // .. .. ==> MASK : 0x000001FEU VAL : 0x000001FEU 9601 // .. .. 9602 EMIT_MASKWRITE(0XF80060AC, 0x000001FFU ,0x000001FEU), 9603 // .. .. dfi_wrlvl_max_x1024 = 0xfff 9604 // .. .. ==> 0XF80060B0[11:0] = 0x00000FFFU 9605 // .. .. ==> MASK : 0x00000FFFU VAL : 0x00000FFFU 9606 // .. .. dfi_rdlvl_max_x1024 = 0xfff 9607 // .. .. ==> 0XF80060B0[23:12] = 0x00000FFFU 9608 // .. .. ==> MASK : 0x00FFF000U VAL : 0x00FFF000U 9609 // .. .. ddrc_reg_twrlvl_max_error = 0x0 9610 // .. .. ==> 0XF80060B0[24:24] = 0x00000000U 9611 // .. .. ==> MASK : 0x01000000U VAL : 0x00000000U 9612 // .. .. ddrc_reg_trdlvl_max_error = 0x0 9613 // .. .. ==> 0XF80060B0[25:25] = 0x00000000U 9614 // .. .. ==> MASK : 0x02000000U VAL : 0x00000000U 9615 // .. .. reg_ddrc_dfi_wr_level_en = 0x1 9616 // .. .. ==> 0XF80060B0[26:26] = 0x00000001U 9617 // .. .. ==> MASK : 0x04000000U VAL : 0x04000000U 9618 // .. .. reg_ddrc_dfi_rd_dqs_gate_level = 0x1 9619 // .. .. ==> 0XF80060B0[27:27] = 0x00000001U 9620 // .. .. ==> MASK : 0x08000000U VAL : 0x08000000U 9621 // .. .. reg_ddrc_dfi_rd_data_eye_train = 0x1 9622 // .. .. ==> 0XF80060B0[28:28] = 0x00000001U 9623 // .. .. ==> MASK : 0x10000000U VAL : 0x10000000U 9624 // .. .. 9625 EMIT_MASKWRITE(0XF80060B0, 0x1FFFFFFFU ,0x1CFFFFFFU), 9626 // .. .. reg_ddrc_2t_delay = 0x0 9627 // .. .. ==> 0XF80060B4[8:0] = 0x00000000U 9628 // .. .. ==> MASK : 0x000001FFU VAL : 0x00000000U 9629 // .. .. reg_ddrc_skip_ocd = 0x1 9630 // .. .. ==> 0XF80060B4[9:9] = 0x00000001U 9631 // .. .. ==> MASK : 0x00000200U VAL : 0x00000200U 9632 // .. .. reg_ddrc_dis_pre_bypass = 0x0 9633 // .. .. ==> 0XF80060B4[10:10] = 0x00000000U 9634 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 9635 // .. .. 9636 EMIT_MASKWRITE(0XF80060B4, 0x000007FFU ,0x00000200U), 9637 // .. .. reg_ddrc_dfi_t_rddata_en = 0x6 9638 // .. .. ==> 0XF80060B8[4:0] = 0x00000006U 9639 // .. .. ==> MASK : 0x0000001FU VAL : 0x00000006U 9640 // .. .. reg_ddrc_dfi_t_ctrlup_min = 0x3 9641 // .. .. ==> 0XF80060B8[14:5] = 0x00000003U 9642 // .. .. ==> MASK : 0x00007FE0U VAL : 0x00000060U 9643 // .. .. reg_ddrc_dfi_t_ctrlup_max = 0x40 9644 // .. .. ==> 0XF80060B8[24:15] = 0x00000040U 9645 // .. .. ==> MASK : 0x01FF8000U VAL : 0x00200000U 9646 // .. .. 9647 EMIT_MASKWRITE(0XF80060B8, 0x01FFFFFFU ,0x00200066U), 9648 // .. .. START: RESET ECC ERROR 9649 // .. .. Clear_Uncorrectable_DRAM_ECC_error = 1 9650 // .. .. ==> 0XF80060C4[0:0] = 0x00000001U 9651 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 9652 // .. .. Clear_Correctable_DRAM_ECC_error = 1 9653 // .. .. ==> 0XF80060C4[1:1] = 0x00000001U 9654 // .. .. ==> MASK : 0x00000002U VAL : 0x00000002U 9655 // .. .. 9656 EMIT_MASKWRITE(0XF80060C4, 0x00000003U ,0x00000003U), 9657 // .. .. FINISH: RESET ECC ERROR 9658 // .. .. Clear_Uncorrectable_DRAM_ECC_error = 0x0 9659 // .. .. ==> 0XF80060C4[0:0] = 0x00000000U 9660 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 9661 // .. .. Clear_Correctable_DRAM_ECC_error = 0x0 9662 // .. .. ==> 0XF80060C4[1:1] = 0x00000000U 9663 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 9664 // .. .. 9665 EMIT_MASKWRITE(0XF80060C4, 0x00000003U ,0x00000000U), 9666 // .. .. CORR_ECC_LOG_VALID = 0x0 9667 // .. .. ==> 0XF80060C8[0:0] = 0x00000000U 9668 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 9669 // .. .. ECC_CORRECTED_BIT_NUM = 0x0 9670 // .. .. ==> 0XF80060C8[7:1] = 0x00000000U 9671 // .. .. ==> MASK : 0x000000FEU VAL : 0x00000000U 9672 // .. .. 9673 EMIT_MASKWRITE(0XF80060C8, 0x000000FFU ,0x00000000U), 9674 // .. .. UNCORR_ECC_LOG_VALID = 0x0 9675 // .. .. ==> 0XF80060DC[0:0] = 0x00000000U 9676 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 9677 // .. .. 9678 EMIT_MASKWRITE(0XF80060DC, 0x00000001U ,0x00000000U), 9679 // .. .. STAT_NUM_CORR_ERR = 0x0 9680 // .. .. ==> 0XF80060F0[15:8] = 0x00000000U 9681 // .. .. ==> MASK : 0x0000FF00U VAL : 0x00000000U 9682 // .. .. STAT_NUM_UNCORR_ERR = 0x0 9683 // .. .. ==> 0XF80060F0[7:0] = 0x00000000U 9684 // .. .. ==> MASK : 0x000000FFU VAL : 0x00000000U 9685 // .. .. 9686 EMIT_MASKWRITE(0XF80060F0, 0x0000FFFFU ,0x00000000U), 9687 // .. .. reg_ddrc_ecc_mode = 0x0 9688 // .. .. ==> 0XF80060F4[2:0] = 0x00000000U 9689 // .. .. ==> MASK : 0x00000007U VAL : 0x00000000U 9690 // .. .. reg_ddrc_dis_scrub = 0x1 9691 // .. .. ==> 0XF80060F4[3:3] = 0x00000001U 9692 // .. .. ==> MASK : 0x00000008U VAL : 0x00000008U 9693 // .. .. 9694 EMIT_MASKWRITE(0XF80060F4, 0x0000000FU ,0x00000008U), 9695 // .. .. reg_phy_dif_on = 0x0 9696 // .. .. ==> 0XF8006114[3:0] = 0x00000000U 9697 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000000U 9698 // .. .. reg_phy_dif_off = 0x0 9699 // .. .. ==> 0XF8006114[7:4] = 0x00000000U 9700 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000000U 9701 // .. .. 9702 EMIT_MASKWRITE(0XF8006114, 0x000000FFU ,0x00000000U), 9703 // .. .. reg_phy_data_slice_in_use = 0x1 9704 // .. .. ==> 0XF8006118[0:0] = 0x00000001U 9705 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 9706 // .. .. reg_phy_rdlvl_inc_mode = 0x0 9707 // .. .. ==> 0XF8006118[1:1] = 0x00000000U 9708 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 9709 // .. .. reg_phy_gatelvl_inc_mode = 0x0 9710 // .. .. ==> 0XF8006118[2:2] = 0x00000000U 9711 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U 9712 // .. .. reg_phy_wrlvl_inc_mode = 0x0 9713 // .. .. ==> 0XF8006118[3:3] = 0x00000000U 9714 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U 9715 // .. .. reg_phy_board_lpbk_tx = 0x0 9716 // .. .. ==> 0XF8006118[4:4] = 0x00000000U 9717 // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U 9718 // .. .. reg_phy_board_lpbk_rx = 0x0 9719 // .. .. ==> 0XF8006118[5:5] = 0x00000000U 9720 // .. .. ==> MASK : 0x00000020U VAL : 0x00000000U 9721 // .. .. reg_phy_bist_shift_dq = 0x0 9722 // .. .. ==> 0XF8006118[14:6] = 0x00000000U 9723 // .. .. ==> MASK : 0x00007FC0U VAL : 0x00000000U 9724 // .. .. reg_phy_bist_err_clr = 0x0 9725 // .. .. ==> 0XF8006118[23:15] = 0x00000000U 9726 // .. .. ==> MASK : 0x00FF8000U VAL : 0x00000000U 9727 // .. .. reg_phy_dq_offset = 0x40 9728 // .. .. ==> 0XF8006118[30:24] = 0x00000040U 9729 // .. .. ==> MASK : 0x7F000000U VAL : 0x40000000U 9730 // .. .. 9731 EMIT_MASKWRITE(0XF8006118, 0x7FFFFFFFU ,0x40000001U), 9732 // .. .. reg_phy_data_slice_in_use = 0x1 9733 // .. .. ==> 0XF800611C[0:0] = 0x00000001U 9734 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 9735 // .. .. reg_phy_rdlvl_inc_mode = 0x0 9736 // .. .. ==> 0XF800611C[1:1] = 0x00000000U 9737 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 9738 // .. .. reg_phy_gatelvl_inc_mode = 0x0 9739 // .. .. ==> 0XF800611C[2:2] = 0x00000000U 9740 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U 9741 // .. .. reg_phy_wrlvl_inc_mode = 0x0 9742 // .. .. ==> 0XF800611C[3:3] = 0x00000000U 9743 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U 9744 // .. .. reg_phy_board_lpbk_tx = 0x0 9745 // .. .. ==> 0XF800611C[4:4] = 0x00000000U 9746 // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U 9747 // .. .. reg_phy_board_lpbk_rx = 0x0 9748 // .. .. ==> 0XF800611C[5:5] = 0x00000000U 9749 // .. .. ==> MASK : 0x00000020U VAL : 0x00000000U 9750 // .. .. reg_phy_bist_shift_dq = 0x0 9751 // .. .. ==> 0XF800611C[14:6] = 0x00000000U 9752 // .. .. ==> MASK : 0x00007FC0U VAL : 0x00000000U 9753 // .. .. reg_phy_bist_err_clr = 0x0 9754 // .. .. ==> 0XF800611C[23:15] = 0x00000000U 9755 // .. .. ==> MASK : 0x00FF8000U VAL : 0x00000000U 9756 // .. .. reg_phy_dq_offset = 0x40 9757 // .. .. ==> 0XF800611C[30:24] = 0x00000040U 9758 // .. .. ==> MASK : 0x7F000000U VAL : 0x40000000U 9759 // .. .. 9760 EMIT_MASKWRITE(0XF800611C, 0x7FFFFFFFU ,0x40000001U), 9761 // .. .. reg_phy_data_slice_in_use = 0x1 9762 // .. .. ==> 0XF8006120[0:0] = 0x00000001U 9763 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 9764 // .. .. reg_phy_rdlvl_inc_mode = 0x0 9765 // .. .. ==> 0XF8006120[1:1] = 0x00000000U 9766 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 9767 // .. .. reg_phy_gatelvl_inc_mode = 0x0 9768 // .. .. ==> 0XF8006120[2:2] = 0x00000000U 9769 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U 9770 // .. .. reg_phy_wrlvl_inc_mode = 0x0 9771 // .. .. ==> 0XF8006120[3:3] = 0x00000000U 9772 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U 9773 // .. .. reg_phy_board_lpbk_tx = 0x0 9774 // .. .. ==> 0XF8006120[4:4] = 0x00000000U 9775 // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U 9776 // .. .. reg_phy_board_lpbk_rx = 0x0 9777 // .. .. ==> 0XF8006120[5:5] = 0x00000000U 9778 // .. .. ==> MASK : 0x00000020U VAL : 0x00000000U 9779 // .. .. reg_phy_bist_shift_dq = 0x0 9780 // .. .. ==> 0XF8006120[14:6] = 0x00000000U 9781 // .. .. ==> MASK : 0x00007FC0U VAL : 0x00000000U 9782 // .. .. reg_phy_bist_err_clr = 0x0 9783 // .. .. ==> 0XF8006120[23:15] = 0x00000000U 9784 // .. .. ==> MASK : 0x00FF8000U VAL : 0x00000000U 9785 // .. .. reg_phy_dq_offset = 0x40 9786 // .. .. ==> 0XF8006120[30:24] = 0x00000040U 9787 // .. .. ==> MASK : 0x7F000000U VAL : 0x40000000U 9788 // .. .. 9789 EMIT_MASKWRITE(0XF8006120, 0x7FFFFFFFU ,0x40000001U), 9790 // .. .. reg_phy_data_slice_in_use = 0x1 9791 // .. .. ==> 0XF8006124[0:0] = 0x00000001U 9792 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 9793 // .. .. reg_phy_rdlvl_inc_mode = 0x0 9794 // .. .. ==> 0XF8006124[1:1] = 0x00000000U 9795 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 9796 // .. .. reg_phy_gatelvl_inc_mode = 0x0 9797 // .. .. ==> 0XF8006124[2:2] = 0x00000000U 9798 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U 9799 // .. .. reg_phy_wrlvl_inc_mode = 0x0 9800 // .. .. ==> 0XF8006124[3:3] = 0x00000000U 9801 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U 9802 // .. .. reg_phy_board_lpbk_tx = 0x0 9803 // .. .. ==> 0XF8006124[4:4] = 0x00000000U 9804 // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U 9805 // .. .. reg_phy_board_lpbk_rx = 0x0 9806 // .. .. ==> 0XF8006124[5:5] = 0x00000000U 9807 // .. .. ==> MASK : 0x00000020U VAL : 0x00000000U 9808 // .. .. reg_phy_bist_shift_dq = 0x0 9809 // .. .. ==> 0XF8006124[14:6] = 0x00000000U 9810 // .. .. ==> MASK : 0x00007FC0U VAL : 0x00000000U 9811 // .. .. reg_phy_bist_err_clr = 0x0 9812 // .. .. ==> 0XF8006124[23:15] = 0x00000000U 9813 // .. .. ==> MASK : 0x00FF8000U VAL : 0x00000000U 9814 // .. .. reg_phy_dq_offset = 0x40 9815 // .. .. ==> 0XF8006124[30:24] = 0x00000040U 9816 // .. .. ==> MASK : 0x7F000000U VAL : 0x40000000U 9817 // .. .. 9818 EMIT_MASKWRITE(0XF8006124, 0x7FFFFFFFU ,0x40000001U), 9819 // .. .. reg_phy_wrlvl_init_ratio = 0x1d 9820 // .. .. ==> 0XF800612C[9:0] = 0x0000001DU 9821 // .. .. ==> MASK : 0x000003FFU VAL : 0x0000001DU 9822 // .. .. reg_phy_gatelvl_init_ratio = 0xf2 9823 // .. .. ==> 0XF800612C[19:10] = 0x000000F2U 9824 // .. .. ==> MASK : 0x000FFC00U VAL : 0x0003C800U 9825 // .. .. 9826 EMIT_MASKWRITE(0XF800612C, 0x000FFFFFU ,0x0003C81DU), 9827 // .. .. reg_phy_wrlvl_init_ratio = 0x12 9828 // .. .. ==> 0XF8006130[9:0] = 0x00000012U 9829 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000012U 9830 // .. .. reg_phy_gatelvl_init_ratio = 0xd8 9831 // .. .. ==> 0XF8006130[19:10] = 0x000000D8U 9832 // .. .. ==> MASK : 0x000FFC00U VAL : 0x00036000U 9833 // .. .. 9834 EMIT_MASKWRITE(0XF8006130, 0x000FFFFFU ,0x00036012U), 9835 // .. .. reg_phy_wrlvl_init_ratio = 0xc 9836 // .. .. ==> 0XF8006134[9:0] = 0x0000000CU 9837 // .. .. ==> MASK : 0x000003FFU VAL : 0x0000000CU 9838 // .. .. reg_phy_gatelvl_init_ratio = 0xde 9839 // .. .. ==> 0XF8006134[19:10] = 0x000000DEU 9840 // .. .. ==> MASK : 0x000FFC00U VAL : 0x00037800U 9841 // .. .. 9842 EMIT_MASKWRITE(0XF8006134, 0x000FFFFFU ,0x0003780CU), 9843 // .. .. reg_phy_wrlvl_init_ratio = 0x21 9844 // .. .. ==> 0XF8006138[9:0] = 0x00000021U 9845 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000021U 9846 // .. .. reg_phy_gatelvl_init_ratio = 0xee 9847 // .. .. ==> 0XF8006138[19:10] = 0x000000EEU 9848 // .. .. ==> MASK : 0x000FFC00U VAL : 0x0003B800U 9849 // .. .. 9850 EMIT_MASKWRITE(0XF8006138, 0x000FFFFFU ,0x0003B821U), 9851 // .. .. reg_phy_rd_dqs_slave_ratio = 0x35 9852 // .. .. ==> 0XF8006140[9:0] = 0x00000035U 9853 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000035U 9854 // .. .. reg_phy_rd_dqs_slave_force = 0x0 9855 // .. .. ==> 0XF8006140[10:10] = 0x00000000U 9856 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 9857 // .. .. reg_phy_rd_dqs_slave_delay = 0x0 9858 // .. .. ==> 0XF8006140[19:11] = 0x00000000U 9859 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 9860 // .. .. 9861 EMIT_MASKWRITE(0XF8006140, 0x000FFFFFU ,0x00000035U), 9862 // .. .. reg_phy_rd_dqs_slave_ratio = 0x35 9863 // .. .. ==> 0XF8006144[9:0] = 0x00000035U 9864 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000035U 9865 // .. .. reg_phy_rd_dqs_slave_force = 0x0 9866 // .. .. ==> 0XF8006144[10:10] = 0x00000000U 9867 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 9868 // .. .. reg_phy_rd_dqs_slave_delay = 0x0 9869 // .. .. ==> 0XF8006144[19:11] = 0x00000000U 9870 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 9871 // .. .. 9872 EMIT_MASKWRITE(0XF8006144, 0x000FFFFFU ,0x00000035U), 9873 // .. .. reg_phy_rd_dqs_slave_ratio = 0x35 9874 // .. .. ==> 0XF8006148[9:0] = 0x00000035U 9875 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000035U 9876 // .. .. reg_phy_rd_dqs_slave_force = 0x0 9877 // .. .. ==> 0XF8006148[10:10] = 0x00000000U 9878 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 9879 // .. .. reg_phy_rd_dqs_slave_delay = 0x0 9880 // .. .. ==> 0XF8006148[19:11] = 0x00000000U 9881 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 9882 // .. .. 9883 EMIT_MASKWRITE(0XF8006148, 0x000FFFFFU ,0x00000035U), 9884 // .. .. reg_phy_rd_dqs_slave_ratio = 0x35 9885 // .. .. ==> 0XF800614C[9:0] = 0x00000035U 9886 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000035U 9887 // .. .. reg_phy_rd_dqs_slave_force = 0x0 9888 // .. .. ==> 0XF800614C[10:10] = 0x00000000U 9889 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 9890 // .. .. reg_phy_rd_dqs_slave_delay = 0x0 9891 // .. .. ==> 0XF800614C[19:11] = 0x00000000U 9892 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 9893 // .. .. 9894 EMIT_MASKWRITE(0XF800614C, 0x000FFFFFU ,0x00000035U), 9895 // .. .. reg_phy_wr_dqs_slave_ratio = 0x9d 9896 // .. .. ==> 0XF8006154[9:0] = 0x0000009DU 9897 // .. .. ==> MASK : 0x000003FFU VAL : 0x0000009DU 9898 // .. .. reg_phy_wr_dqs_slave_force = 0x0 9899 // .. .. ==> 0XF8006154[10:10] = 0x00000000U 9900 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 9901 // .. .. reg_phy_wr_dqs_slave_delay = 0x0 9902 // .. .. ==> 0XF8006154[19:11] = 0x00000000U 9903 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 9904 // .. .. 9905 EMIT_MASKWRITE(0XF8006154, 0x000FFFFFU ,0x0000009DU), 9906 // .. .. reg_phy_wr_dqs_slave_ratio = 0x92 9907 // .. .. ==> 0XF8006158[9:0] = 0x00000092U 9908 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000092U 9909 // .. .. reg_phy_wr_dqs_slave_force = 0x0 9910 // .. .. ==> 0XF8006158[10:10] = 0x00000000U 9911 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 9912 // .. .. reg_phy_wr_dqs_slave_delay = 0x0 9913 // .. .. ==> 0XF8006158[19:11] = 0x00000000U 9914 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 9915 // .. .. 9916 EMIT_MASKWRITE(0XF8006158, 0x000FFFFFU ,0x00000092U), 9917 // .. .. reg_phy_wr_dqs_slave_ratio = 0x8c 9918 // .. .. ==> 0XF800615C[9:0] = 0x0000008CU 9919 // .. .. ==> MASK : 0x000003FFU VAL : 0x0000008CU 9920 // .. .. reg_phy_wr_dqs_slave_force = 0x0 9921 // .. .. ==> 0XF800615C[10:10] = 0x00000000U 9922 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 9923 // .. .. reg_phy_wr_dqs_slave_delay = 0x0 9924 // .. .. ==> 0XF800615C[19:11] = 0x00000000U 9925 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 9926 // .. .. 9927 EMIT_MASKWRITE(0XF800615C, 0x000FFFFFU ,0x0000008CU), 9928 // .. .. reg_phy_wr_dqs_slave_ratio = 0xa1 9929 // .. .. ==> 0XF8006160[9:0] = 0x000000A1U 9930 // .. .. ==> MASK : 0x000003FFU VAL : 0x000000A1U 9931 // .. .. reg_phy_wr_dqs_slave_force = 0x0 9932 // .. .. ==> 0XF8006160[10:10] = 0x00000000U 9933 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 9934 // .. .. reg_phy_wr_dqs_slave_delay = 0x0 9935 // .. .. ==> 0XF8006160[19:11] = 0x00000000U 9936 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 9937 // .. .. 9938 EMIT_MASKWRITE(0XF8006160, 0x000FFFFFU ,0x000000A1U), 9939 // .. .. reg_phy_fifo_we_slave_ratio = 0x147 9940 // .. .. ==> 0XF8006168[10:0] = 0x00000147U 9941 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000147U 9942 // .. .. reg_phy_fifo_we_in_force = 0x0 9943 // .. .. ==> 0XF8006168[11:11] = 0x00000000U 9944 // .. .. ==> MASK : 0x00000800U VAL : 0x00000000U 9945 // .. .. reg_phy_fifo_we_in_delay = 0x0 9946 // .. .. ==> 0XF8006168[20:12] = 0x00000000U 9947 // .. .. ==> MASK : 0x001FF000U VAL : 0x00000000U 9948 // .. .. 9949 EMIT_MASKWRITE(0XF8006168, 0x001FFFFFU ,0x00000147U), 9950 // .. .. reg_phy_fifo_we_slave_ratio = 0x12d 9951 // .. .. ==> 0XF800616C[10:0] = 0x0000012DU 9952 // .. .. ==> MASK : 0x000007FFU VAL : 0x0000012DU 9953 // .. .. reg_phy_fifo_we_in_force = 0x0 9954 // .. .. ==> 0XF800616C[11:11] = 0x00000000U 9955 // .. .. ==> MASK : 0x00000800U VAL : 0x00000000U 9956 // .. .. reg_phy_fifo_we_in_delay = 0x0 9957 // .. .. ==> 0XF800616C[20:12] = 0x00000000U 9958 // .. .. ==> MASK : 0x001FF000U VAL : 0x00000000U 9959 // .. .. 9960 EMIT_MASKWRITE(0XF800616C, 0x001FFFFFU ,0x0000012DU), 9961 // .. .. reg_phy_fifo_we_slave_ratio = 0x133 9962 // .. .. ==> 0XF8006170[10:0] = 0x00000133U 9963 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000133U 9964 // .. .. reg_phy_fifo_we_in_force = 0x0 9965 // .. .. ==> 0XF8006170[11:11] = 0x00000000U 9966 // .. .. ==> MASK : 0x00000800U VAL : 0x00000000U 9967 // .. .. reg_phy_fifo_we_in_delay = 0x0 9968 // .. .. ==> 0XF8006170[20:12] = 0x00000000U 9969 // .. .. ==> MASK : 0x001FF000U VAL : 0x00000000U 9970 // .. .. 9971 EMIT_MASKWRITE(0XF8006170, 0x001FFFFFU ,0x00000133U), 9972 // .. .. reg_phy_fifo_we_slave_ratio = 0x143 9973 // .. .. ==> 0XF8006174[10:0] = 0x00000143U 9974 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000143U 9975 // .. .. reg_phy_fifo_we_in_force = 0x0 9976 // .. .. ==> 0XF8006174[11:11] = 0x00000000U 9977 // .. .. ==> MASK : 0x00000800U VAL : 0x00000000U 9978 // .. .. reg_phy_fifo_we_in_delay = 0x0 9979 // .. .. ==> 0XF8006174[20:12] = 0x00000000U 9980 // .. .. ==> MASK : 0x001FF000U VAL : 0x00000000U 9981 // .. .. 9982 EMIT_MASKWRITE(0XF8006174, 0x001FFFFFU ,0x00000143U), 9983 // .. .. reg_phy_wr_data_slave_ratio = 0xdd 9984 // .. .. ==> 0XF800617C[9:0] = 0x000000DDU 9985 // .. .. ==> MASK : 0x000003FFU VAL : 0x000000DDU 9986 // .. .. reg_phy_wr_data_slave_force = 0x0 9987 // .. .. ==> 0XF800617C[10:10] = 0x00000000U 9988 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 9989 // .. .. reg_phy_wr_data_slave_delay = 0x0 9990 // .. .. ==> 0XF800617C[19:11] = 0x00000000U 9991 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 9992 // .. .. 9993 EMIT_MASKWRITE(0XF800617C, 0x000FFFFFU ,0x000000DDU), 9994 // .. .. reg_phy_wr_data_slave_ratio = 0xd2 9995 // .. .. ==> 0XF8006180[9:0] = 0x000000D2U 9996 // .. .. ==> MASK : 0x000003FFU VAL : 0x000000D2U 9997 // .. .. reg_phy_wr_data_slave_force = 0x0 9998 // .. .. ==> 0XF8006180[10:10] = 0x00000000U 9999 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 10000 // .. .. reg_phy_wr_data_slave_delay = 0x0 10001 // .. .. ==> 0XF8006180[19:11] = 0x00000000U 10002 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 10003 // .. .. 10004 EMIT_MASKWRITE(0XF8006180, 0x000FFFFFU ,0x000000D2U), 10005 // .. .. reg_phy_wr_data_slave_ratio = 0xcc 10006 // .. .. ==> 0XF8006184[9:0] = 0x000000CCU 10007 // .. .. ==> MASK : 0x000003FFU VAL : 0x000000CCU 10008 // .. .. reg_phy_wr_data_slave_force = 0x0 10009 // .. .. ==> 0XF8006184[10:10] = 0x00000000U 10010 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 10011 // .. .. reg_phy_wr_data_slave_delay = 0x0 10012 // .. .. ==> 0XF8006184[19:11] = 0x00000000U 10013 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 10014 // .. .. 10015 EMIT_MASKWRITE(0XF8006184, 0x000FFFFFU ,0x000000CCU), 10016 // .. .. reg_phy_wr_data_slave_ratio = 0xe1 10017 // .. .. ==> 0XF8006188[9:0] = 0x000000E1U 10018 // .. .. ==> MASK : 0x000003FFU VAL : 0x000000E1U 10019 // .. .. reg_phy_wr_data_slave_force = 0x0 10020 // .. .. ==> 0XF8006188[10:10] = 0x00000000U 10021 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 10022 // .. .. reg_phy_wr_data_slave_delay = 0x0 10023 // .. .. ==> 0XF8006188[19:11] = 0x00000000U 10024 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 10025 // .. .. 10026 EMIT_MASKWRITE(0XF8006188, 0x000FFFFFU ,0x000000E1U), 10027 // .. .. reg_phy_loopback = 0x0 10028 // .. .. ==> 0XF8006190[0:0] = 0x00000000U 10029 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 10030 // .. .. reg_phy_bl2 = 0x0 10031 // .. .. ==> 0XF8006190[1:1] = 0x00000000U 10032 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 10033 // .. .. reg_phy_at_spd_atpg = 0x0 10034 // .. .. ==> 0XF8006190[2:2] = 0x00000000U 10035 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U 10036 // .. .. reg_phy_bist_enable = 0x0 10037 // .. .. ==> 0XF8006190[3:3] = 0x00000000U 10038 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U 10039 // .. .. reg_phy_bist_force_err = 0x0 10040 // .. .. ==> 0XF8006190[4:4] = 0x00000000U 10041 // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U 10042 // .. .. reg_phy_bist_mode = 0x0 10043 // .. .. ==> 0XF8006190[6:5] = 0x00000000U 10044 // .. .. ==> MASK : 0x00000060U VAL : 0x00000000U 10045 // .. .. reg_phy_invert_clkout = 0x1 10046 // .. .. ==> 0XF8006190[7:7] = 0x00000001U 10047 // .. .. ==> MASK : 0x00000080U VAL : 0x00000080U 10048 // .. .. reg_phy_all_dq_mpr_rd_resp = 0x0 10049 // .. .. ==> 0XF8006190[8:8] = 0x00000000U 10050 // .. .. ==> MASK : 0x00000100U VAL : 0x00000000U 10051 // .. .. reg_phy_sel_logic = 0x0 10052 // .. .. ==> 0XF8006190[9:9] = 0x00000000U 10053 // .. .. ==> MASK : 0x00000200U VAL : 0x00000000U 10054 // .. .. reg_phy_ctrl_slave_ratio = 0x100 10055 // .. .. ==> 0XF8006190[19:10] = 0x00000100U 10056 // .. .. ==> MASK : 0x000FFC00U VAL : 0x00040000U 10057 // .. .. reg_phy_ctrl_slave_force = 0x0 10058 // .. .. ==> 0XF8006190[20:20] = 0x00000000U 10059 // .. .. ==> MASK : 0x00100000U VAL : 0x00000000U 10060 // .. .. reg_phy_ctrl_slave_delay = 0x0 10061 // .. .. ==> 0XF8006190[27:21] = 0x00000000U 10062 // .. .. ==> MASK : 0x0FE00000U VAL : 0x00000000U 10063 // .. .. reg_phy_use_rank0_delays = 0x1 10064 // .. .. ==> 0XF8006190[28:28] = 0x00000001U 10065 // .. .. ==> MASK : 0x10000000U VAL : 0x10000000U 10066 // .. .. reg_phy_lpddr = 0x0 10067 // .. .. ==> 0XF8006190[29:29] = 0x00000000U 10068 // .. .. ==> MASK : 0x20000000U VAL : 0x00000000U 10069 // .. .. reg_phy_cmd_latency = 0x0 10070 // .. .. ==> 0XF8006190[30:30] = 0x00000000U 10071 // .. .. ==> MASK : 0x40000000U VAL : 0x00000000U 10072 // .. .. reg_phy_int_lpbk = 0x0 10073 // .. .. ==> 0XF8006190[31:31] = 0x00000000U 10074 // .. .. ==> MASK : 0x80000000U VAL : 0x00000000U 10075 // .. .. 10076 EMIT_MASKWRITE(0XF8006190, 0xFFFFFFFFU ,0x10040080U), 10077 // .. .. reg_phy_wr_rl_delay = 0x2 10078 // .. .. ==> 0XF8006194[4:0] = 0x00000002U 10079 // .. .. ==> MASK : 0x0000001FU VAL : 0x00000002U 10080 // .. .. reg_phy_rd_rl_delay = 0x4 10081 // .. .. ==> 0XF8006194[9:5] = 0x00000004U 10082 // .. .. ==> MASK : 0x000003E0U VAL : 0x00000080U 10083 // .. .. reg_phy_dll_lock_diff = 0xf 10084 // .. .. ==> 0XF8006194[13:10] = 0x0000000FU 10085 // .. .. ==> MASK : 0x00003C00U VAL : 0x00003C00U 10086 // .. .. reg_phy_use_wr_level = 0x1 10087 // .. .. ==> 0XF8006194[14:14] = 0x00000001U 10088 // .. .. ==> MASK : 0x00004000U VAL : 0x00004000U 10089 // .. .. reg_phy_use_rd_dqs_gate_level = 0x1 10090 // .. .. ==> 0XF8006194[15:15] = 0x00000001U 10091 // .. .. ==> MASK : 0x00008000U VAL : 0x00008000U 10092 // .. .. reg_phy_use_rd_data_eye_level = 0x1 10093 // .. .. ==> 0XF8006194[16:16] = 0x00000001U 10094 // .. .. ==> MASK : 0x00010000U VAL : 0x00010000U 10095 // .. .. reg_phy_dis_calib_rst = 0x0 10096 // .. .. ==> 0XF8006194[17:17] = 0x00000000U 10097 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 10098 // .. .. reg_phy_ctrl_slave_delay = 0x0 10099 // .. .. ==> 0XF8006194[19:18] = 0x00000000U 10100 // .. .. ==> MASK : 0x000C0000U VAL : 0x00000000U 10101 // .. .. 10102 EMIT_MASKWRITE(0XF8006194, 0x000FFFFFU ,0x0001FC82U), 10103 // .. .. reg_arb_page_addr_mask = 0x0 10104 // .. .. ==> 0XF8006204[31:0] = 0x00000000U 10105 // .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00000000U 10106 // .. .. 10107 EMIT_MASKWRITE(0XF8006204, 0xFFFFFFFFU ,0x00000000U), 10108 // .. .. reg_arb_pri_wr_portn = 0x3ff 10109 // .. .. ==> 0XF8006208[9:0] = 0x000003FFU 10110 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU 10111 // .. .. reg_arb_disable_aging_wr_portn = 0x0 10112 // .. .. ==> 0XF8006208[16:16] = 0x00000000U 10113 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 10114 // .. .. reg_arb_disable_urgent_wr_portn = 0x0 10115 // .. .. ==> 0XF8006208[17:17] = 0x00000000U 10116 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 10117 // .. .. reg_arb_dis_page_match_wr_portn = 0x0 10118 // .. .. ==> 0XF8006208[18:18] = 0x00000000U 10119 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U 10120 // .. .. reg_arb_dis_rmw_portn = 0x1 10121 // .. .. ==> 0XF8006208[19:19] = 0x00000001U 10122 // .. .. ==> MASK : 0x00080000U VAL : 0x00080000U 10123 // .. .. 10124 EMIT_MASKWRITE(0XF8006208, 0x000F03FFU ,0x000803FFU), 10125 // .. .. reg_arb_pri_wr_portn = 0x3ff 10126 // .. .. ==> 0XF800620C[9:0] = 0x000003FFU 10127 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU 10128 // .. .. reg_arb_disable_aging_wr_portn = 0x0 10129 // .. .. ==> 0XF800620C[16:16] = 0x00000000U 10130 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 10131 // .. .. reg_arb_disable_urgent_wr_portn = 0x0 10132 // .. .. ==> 0XF800620C[17:17] = 0x00000000U 10133 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 10134 // .. .. reg_arb_dis_page_match_wr_portn = 0x0 10135 // .. .. ==> 0XF800620C[18:18] = 0x00000000U 10136 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U 10137 // .. .. reg_arb_dis_rmw_portn = 0x1 10138 // .. .. ==> 0XF800620C[19:19] = 0x00000001U 10139 // .. .. ==> MASK : 0x00080000U VAL : 0x00080000U 10140 // .. .. 10141 EMIT_MASKWRITE(0XF800620C, 0x000F03FFU ,0x000803FFU), 10142 // .. .. reg_arb_pri_wr_portn = 0x3ff 10143 // .. .. ==> 0XF8006210[9:0] = 0x000003FFU 10144 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU 10145 // .. .. reg_arb_disable_aging_wr_portn = 0x0 10146 // .. .. ==> 0XF8006210[16:16] = 0x00000000U 10147 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 10148 // .. .. reg_arb_disable_urgent_wr_portn = 0x0 10149 // .. .. ==> 0XF8006210[17:17] = 0x00000000U 10150 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 10151 // .. .. reg_arb_dis_page_match_wr_portn = 0x0 10152 // .. .. ==> 0XF8006210[18:18] = 0x00000000U 10153 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U 10154 // .. .. reg_arb_dis_rmw_portn = 0x1 10155 // .. .. ==> 0XF8006210[19:19] = 0x00000001U 10156 // .. .. ==> MASK : 0x00080000U VAL : 0x00080000U 10157 // .. .. 10158 EMIT_MASKWRITE(0XF8006210, 0x000F03FFU ,0x000803FFU), 10159 // .. .. reg_arb_pri_wr_portn = 0x3ff 10160 // .. .. ==> 0XF8006214[9:0] = 0x000003FFU 10161 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU 10162 // .. .. reg_arb_disable_aging_wr_portn = 0x0 10163 // .. .. ==> 0XF8006214[16:16] = 0x00000000U 10164 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 10165 // .. .. reg_arb_disable_urgent_wr_portn = 0x0 10166 // .. .. ==> 0XF8006214[17:17] = 0x00000000U 10167 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 10168 // .. .. reg_arb_dis_page_match_wr_portn = 0x0 10169 // .. .. ==> 0XF8006214[18:18] = 0x00000000U 10170 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U 10171 // .. .. reg_arb_dis_rmw_portn = 0x1 10172 // .. .. ==> 0XF8006214[19:19] = 0x00000001U 10173 // .. .. ==> MASK : 0x00080000U VAL : 0x00080000U 10174 // .. .. 10175 EMIT_MASKWRITE(0XF8006214, 0x000F03FFU ,0x000803FFU), 10176 // .. .. reg_arb_pri_rd_portn = 0x3ff 10177 // .. .. ==> 0XF8006218[9:0] = 0x000003FFU 10178 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU 10179 // .. .. reg_arb_disable_aging_rd_portn = 0x0 10180 // .. .. ==> 0XF8006218[16:16] = 0x00000000U 10181 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 10182 // .. .. reg_arb_disable_urgent_rd_portn = 0x0 10183 // .. .. ==> 0XF8006218[17:17] = 0x00000000U 10184 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 10185 // .. .. reg_arb_dis_page_match_rd_portn = 0x0 10186 // .. .. ==> 0XF8006218[18:18] = 0x00000000U 10187 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U 10188 // .. .. reg_arb_set_hpr_rd_portn = 0x0 10189 // .. .. ==> 0XF8006218[19:19] = 0x00000000U 10190 // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U 10191 // .. .. 10192 EMIT_MASKWRITE(0XF8006218, 0x000F03FFU ,0x000003FFU), 10193 // .. .. reg_arb_pri_rd_portn = 0x3ff 10194 // .. .. ==> 0XF800621C[9:0] = 0x000003FFU 10195 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU 10196 // .. .. reg_arb_disable_aging_rd_portn = 0x0 10197 // .. .. ==> 0XF800621C[16:16] = 0x00000000U 10198 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 10199 // .. .. reg_arb_disable_urgent_rd_portn = 0x0 10200 // .. .. ==> 0XF800621C[17:17] = 0x00000000U 10201 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 10202 // .. .. reg_arb_dis_page_match_rd_portn = 0x0 10203 // .. .. ==> 0XF800621C[18:18] = 0x00000000U 10204 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U 10205 // .. .. reg_arb_set_hpr_rd_portn = 0x0 10206 // .. .. ==> 0XF800621C[19:19] = 0x00000000U 10207 // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U 10208 // .. .. 10209 EMIT_MASKWRITE(0XF800621C, 0x000F03FFU ,0x000003FFU), 10210 // .. .. reg_arb_pri_rd_portn = 0x3ff 10211 // .. .. ==> 0XF8006220[9:0] = 0x000003FFU 10212 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU 10213 // .. .. reg_arb_disable_aging_rd_portn = 0x0 10214 // .. .. ==> 0XF8006220[16:16] = 0x00000000U 10215 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 10216 // .. .. reg_arb_disable_urgent_rd_portn = 0x0 10217 // .. .. ==> 0XF8006220[17:17] = 0x00000000U 10218 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 10219 // .. .. reg_arb_dis_page_match_rd_portn = 0x0 10220 // .. .. ==> 0XF8006220[18:18] = 0x00000000U 10221 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U 10222 // .. .. reg_arb_set_hpr_rd_portn = 0x0 10223 // .. .. ==> 0XF8006220[19:19] = 0x00000000U 10224 // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U 10225 // .. .. 10226 EMIT_MASKWRITE(0XF8006220, 0x000F03FFU ,0x000003FFU), 10227 // .. .. reg_arb_pri_rd_portn = 0x3ff 10228 // .. .. ==> 0XF8006224[9:0] = 0x000003FFU 10229 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU 10230 // .. .. reg_arb_disable_aging_rd_portn = 0x0 10231 // .. .. ==> 0XF8006224[16:16] = 0x00000000U 10232 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 10233 // .. .. reg_arb_disable_urgent_rd_portn = 0x0 10234 // .. .. ==> 0XF8006224[17:17] = 0x00000000U 10235 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 10236 // .. .. reg_arb_dis_page_match_rd_portn = 0x0 10237 // .. .. ==> 0XF8006224[18:18] = 0x00000000U 10238 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U 10239 // .. .. reg_arb_set_hpr_rd_portn = 0x0 10240 // .. .. ==> 0XF8006224[19:19] = 0x00000000U 10241 // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U 10242 // .. .. 10243 EMIT_MASKWRITE(0XF8006224, 0x000F03FFU ,0x000003FFU), 10244 // .. .. reg_ddrc_lpddr2 = 0x0 10245 // .. .. ==> 0XF80062A8[0:0] = 0x00000000U 10246 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 10247 // .. .. reg_ddrc_per_bank_refresh = 0x0 10248 // .. .. ==> 0XF80062A8[1:1] = 0x00000000U 10249 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 10250 // .. .. reg_ddrc_derate_enable = 0x0 10251 // .. .. ==> 0XF80062A8[2:2] = 0x00000000U 10252 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U 10253 // .. .. reg_ddrc_mr4_margin = 0x0 10254 // .. .. ==> 0XF80062A8[11:4] = 0x00000000U 10255 // .. .. ==> MASK : 0x00000FF0U VAL : 0x00000000U 10256 // .. .. 10257 EMIT_MASKWRITE(0XF80062A8, 0x00000FF7U ,0x00000000U), 10258 // .. .. reg_ddrc_mr4_read_interval = 0x0 10259 // .. .. ==> 0XF80062AC[31:0] = 0x00000000U 10260 // .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00000000U 10261 // .. .. 10262 EMIT_MASKWRITE(0XF80062AC, 0xFFFFFFFFU ,0x00000000U), 10263 // .. .. reg_ddrc_min_stable_clock_x1 = 0x5 10264 // .. .. ==> 0XF80062B0[3:0] = 0x00000005U 10265 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000005U 10266 // .. .. reg_ddrc_idle_after_reset_x32 = 0x12 10267 // .. .. ==> 0XF80062B0[11:4] = 0x00000012U 10268 // .. .. ==> MASK : 0x00000FF0U VAL : 0x00000120U 10269 // .. .. reg_ddrc_t_mrw = 0x5 10270 // .. .. ==> 0XF80062B0[21:12] = 0x00000005U 10271 // .. .. ==> MASK : 0x003FF000U VAL : 0x00005000U 10272 // .. .. 10273 EMIT_MASKWRITE(0XF80062B0, 0x003FFFFFU ,0x00005125U), 10274 // .. .. reg_ddrc_max_auto_init_x1024 = 0xa8 10275 // .. .. ==> 0XF80062B4[7:0] = 0x000000A8U 10276 // .. .. ==> MASK : 0x000000FFU VAL : 0x000000A8U 10277 // .. .. reg_ddrc_dev_zqinit_x32 = 0x12 10278 // .. .. ==> 0XF80062B4[17:8] = 0x00000012U 10279 // .. .. ==> MASK : 0x0003FF00U VAL : 0x00001200U 10280 // .. .. 10281 EMIT_MASKWRITE(0XF80062B4, 0x0003FFFFU ,0x000012A8U), 10282 // .. .. START: POLL ON DCI STATUS 10283 // .. .. DONE = 1 10284 // .. .. ==> 0XF8000B74[13:13] = 0x00000001U 10285 // .. .. ==> MASK : 0x00002000U VAL : 0x00002000U 10286 // .. .. 10287 EMIT_MASKPOLL(0XF8000B74, 0x00002000U), 10288 // .. .. FINISH: POLL ON DCI STATUS 10289 // .. .. START: UNLOCK DDR 10290 // .. .. reg_ddrc_soft_rstb = 0x1 10291 // .. .. ==> 0XF8006000[0:0] = 0x00000001U 10292 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 10293 // .. .. reg_ddrc_powerdown_en = 0x0 10294 // .. .. ==> 0XF8006000[1:1] = 0x00000000U 10295 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 10296 // .. .. reg_ddrc_data_bus_width = 0x0 10297 // .. .. ==> 0XF8006000[3:2] = 0x00000000U 10298 // .. .. ==> MASK : 0x0000000CU VAL : 0x00000000U 10299 // .. .. reg_ddrc_burst8_refresh = 0x0 10300 // .. .. ==> 0XF8006000[6:4] = 0x00000000U 10301 // .. .. ==> MASK : 0x00000070U VAL : 0x00000000U 10302 // .. .. reg_ddrc_rdwr_idle_gap = 1 10303 // .. .. ==> 0XF8006000[13:7] = 0x00000001U 10304 // .. .. ==> MASK : 0x00003F80U VAL : 0x00000080U 10305 // .. .. reg_ddrc_dis_rd_bypass = 0x0 10306 // .. .. ==> 0XF8006000[14:14] = 0x00000000U 10307 // .. .. ==> MASK : 0x00004000U VAL : 0x00000000U 10308 // .. .. reg_ddrc_dis_act_bypass = 0x0 10309 // .. .. ==> 0XF8006000[15:15] = 0x00000000U 10310 // .. .. ==> MASK : 0x00008000U VAL : 0x00000000U 10311 // .. .. reg_ddrc_dis_auto_refresh = 0x0 10312 // .. .. ==> 0XF8006000[16:16] = 0x00000000U 10313 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 10314 // .. .. 10315 EMIT_MASKWRITE(0XF8006000, 0x0001FFFFU ,0x00000081U), 10316 // .. .. FINISH: UNLOCK DDR 10317 // .. .. START: CHECK DDR STATUS 10318 // .. .. ddrc_reg_operating_mode = 1 10319 // .. .. ==> 0XF8006054[2:0] = 0x00000001U 10320 // .. .. ==> MASK : 0x00000007U VAL : 0x00000001U 10321 // .. .. 10322 EMIT_MASKPOLL(0XF8006054, 0x00000007U), 10323 // .. .. FINISH: CHECK DDR STATUS 10324 // .. FINISH: DDR INITIALIZATION 10325 // FINISH: top 10326 // 10327 EMIT_EXIT(), 10328 10329 // 10330 }; 10331 10332 unsigned long ps7_mio_init_data_1_0[] = { 10333 // START: top 10334 // .. START: SLCR SETTINGS 10335 // .. UNLOCK_KEY = 0XDF0D 10336 // .. ==> 0XF8000008[15:0] = 0x0000DF0DU 10337 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU 10338 // .. 10339 EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU), 10340 // .. FINISH: SLCR SETTINGS 10341 // .. START: OCM REMAPPING 10342 // .. VREF_EN = 0x1 10343 // .. ==> 0XF8000B00[0:0] = 0x00000001U 10344 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 10345 // .. VREF_PULLUP_EN = 0x0 10346 // .. ==> 0XF8000B00[1:1] = 0x00000000U 10347 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 10348 // .. CLK_PULLUP_EN = 0x0 10349 // .. ==> 0XF8000B00[8:8] = 0x00000000U 10350 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 10351 // .. SRSTN_PULLUP_EN = 0x0 10352 // .. ==> 0XF8000B00[9:9] = 0x00000000U 10353 // .. ==> MASK : 0x00000200U VAL : 0x00000000U 10354 // .. 10355 EMIT_MASKWRITE(0XF8000B00, 0x00000303U ,0x00000001U), 10356 // .. FINISH: OCM REMAPPING 10357 // .. START: DDRIOB SETTINGS 10358 // .. INP_POWER = 0x0 10359 // .. ==> 0XF8000B40[0:0] = 0x00000000U 10360 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 10361 // .. INP_TYPE = 0x0 10362 // .. ==> 0XF8000B40[2:1] = 0x00000000U 10363 // .. ==> MASK : 0x00000006U VAL : 0x00000000U 10364 // .. DCI_UPDATE = 0x0 10365 // .. ==> 0XF8000B40[3:3] = 0x00000000U 10366 // .. ==> MASK : 0x00000008U VAL : 0x00000000U 10367 // .. TERM_EN = 0x0 10368 // .. ==> 0XF8000B40[4:4] = 0x00000000U 10369 // .. ==> MASK : 0x00000010U VAL : 0x00000000U 10370 // .. DCR_TYPE = 0x0 10371 // .. ==> 0XF8000B40[6:5] = 0x00000000U 10372 // .. ==> MASK : 0x00000060U VAL : 0x00000000U 10373 // .. IBUF_DISABLE_MODE = 0x0 10374 // .. ==> 0XF8000B40[7:7] = 0x00000000U 10375 // .. ==> MASK : 0x00000080U VAL : 0x00000000U 10376 // .. TERM_DISABLE_MODE = 0x0 10377 // .. ==> 0XF8000B40[8:8] = 0x00000000U 10378 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 10379 // .. OUTPUT_EN = 0x3 10380 // .. ==> 0XF8000B40[10:9] = 0x00000003U 10381 // .. ==> MASK : 0x00000600U VAL : 0x00000600U 10382 // .. PULLUP_EN = 0x0 10383 // .. ==> 0XF8000B40[11:11] = 0x00000000U 10384 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 10385 // .. 10386 EMIT_MASKWRITE(0XF8000B40, 0x00000FFFU ,0x00000600U), 10387 // .. INP_POWER = 0x0 10388 // .. ==> 0XF8000B44[0:0] = 0x00000000U 10389 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 10390 // .. INP_TYPE = 0x0 10391 // .. ==> 0XF8000B44[2:1] = 0x00000000U 10392 // .. ==> MASK : 0x00000006U VAL : 0x00000000U 10393 // .. DCI_UPDATE = 0x0 10394 // .. ==> 0XF8000B44[3:3] = 0x00000000U 10395 // .. ==> MASK : 0x00000008U VAL : 0x00000000U 10396 // .. TERM_EN = 0x0 10397 // .. ==> 0XF8000B44[4:4] = 0x00000000U 10398 // .. ==> MASK : 0x00000010U VAL : 0x00000000U 10399 // .. DCR_TYPE = 0x0 10400 // .. ==> 0XF8000B44[6:5] = 0x00000000U 10401 // .. ==> MASK : 0x00000060U VAL : 0x00000000U 10402 // .. IBUF_DISABLE_MODE = 0x0 10403 // .. ==> 0XF8000B44[7:7] = 0x00000000U 10404 // .. ==> MASK : 0x00000080U VAL : 0x00000000U 10405 // .. TERM_DISABLE_MODE = 0x0 10406 // .. ==> 0XF8000B44[8:8] = 0x00000000U 10407 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 10408 // .. OUTPUT_EN = 0x3 10409 // .. ==> 0XF8000B44[10:9] = 0x00000003U 10410 // .. ==> MASK : 0x00000600U VAL : 0x00000600U 10411 // .. PULLUP_EN = 0x0 10412 // .. ==> 0XF8000B44[11:11] = 0x00000000U 10413 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 10414 // .. 10415 EMIT_MASKWRITE(0XF8000B44, 0x00000FFFU ,0x00000600U), 10416 // .. INP_POWER = 0x0 10417 // .. ==> 0XF8000B48[0:0] = 0x00000000U 10418 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 10419 // .. INP_TYPE = 0x1 10420 // .. ==> 0XF8000B48[2:1] = 0x00000001U 10421 // .. ==> MASK : 0x00000006U VAL : 0x00000002U 10422 // .. DCI_UPDATE = 0x0 10423 // .. ==> 0XF8000B48[3:3] = 0x00000000U 10424 // .. ==> MASK : 0x00000008U VAL : 0x00000000U 10425 // .. TERM_EN = 0x1 10426 // .. ==> 0XF8000B48[4:4] = 0x00000001U 10427 // .. ==> MASK : 0x00000010U VAL : 0x00000010U 10428 // .. DCR_TYPE = 0x3 10429 // .. ==> 0XF8000B48[6:5] = 0x00000003U 10430 // .. ==> MASK : 0x00000060U VAL : 0x00000060U 10431 // .. IBUF_DISABLE_MODE = 0 10432 // .. ==> 0XF8000B48[7:7] = 0x00000000U 10433 // .. ==> MASK : 0x00000080U VAL : 0x00000000U 10434 // .. TERM_DISABLE_MODE = 0 10435 // .. ==> 0XF8000B48[8:8] = 0x00000000U 10436 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 10437 // .. OUTPUT_EN = 0x3 10438 // .. ==> 0XF8000B48[10:9] = 0x00000003U 10439 // .. ==> MASK : 0x00000600U VAL : 0x00000600U 10440 // .. PULLUP_EN = 0x0 10441 // .. ==> 0XF8000B48[11:11] = 0x00000000U 10442 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 10443 // .. 10444 EMIT_MASKWRITE(0XF8000B48, 0x00000FFFU ,0x00000672U), 10445 // .. INP_POWER = 0x0 10446 // .. ==> 0XF8000B4C[0:0] = 0x00000000U 10447 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 10448 // .. INP_TYPE = 0x1 10449 // .. ==> 0XF8000B4C[2:1] = 0x00000001U 10450 // .. ==> MASK : 0x00000006U VAL : 0x00000002U 10451 // .. DCI_UPDATE = 0x0 10452 // .. ==> 0XF8000B4C[3:3] = 0x00000000U 10453 // .. ==> MASK : 0x00000008U VAL : 0x00000000U 10454 // .. TERM_EN = 0x1 10455 // .. ==> 0XF8000B4C[4:4] = 0x00000001U 10456 // .. ==> MASK : 0x00000010U VAL : 0x00000010U 10457 // .. DCR_TYPE = 0x3 10458 // .. ==> 0XF8000B4C[6:5] = 0x00000003U 10459 // .. ==> MASK : 0x00000060U VAL : 0x00000060U 10460 // .. IBUF_DISABLE_MODE = 0 10461 // .. ==> 0XF8000B4C[7:7] = 0x00000000U 10462 // .. ==> MASK : 0x00000080U VAL : 0x00000000U 10463 // .. TERM_DISABLE_MODE = 0 10464 // .. ==> 0XF8000B4C[8:8] = 0x00000000U 10465 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 10466 // .. OUTPUT_EN = 0x3 10467 // .. ==> 0XF8000B4C[10:9] = 0x00000003U 10468 // .. ==> MASK : 0x00000600U VAL : 0x00000600U 10469 // .. PULLUP_EN = 0x0 10470 // .. ==> 0XF8000B4C[11:11] = 0x00000000U 10471 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 10472 // .. 10473 EMIT_MASKWRITE(0XF8000B4C, 0x00000FFFU ,0x00000672U), 10474 // .. INP_POWER = 0x0 10475 // .. ==> 0XF8000B50[0:0] = 0x00000000U 10476 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 10477 // .. INP_TYPE = 0x2 10478 // .. ==> 0XF8000B50[2:1] = 0x00000002U 10479 // .. ==> MASK : 0x00000006U VAL : 0x00000004U 10480 // .. DCI_UPDATE = 0x0 10481 // .. ==> 0XF8000B50[3:3] = 0x00000000U 10482 // .. ==> MASK : 0x00000008U VAL : 0x00000000U 10483 // .. TERM_EN = 0x1 10484 // .. ==> 0XF8000B50[4:4] = 0x00000001U 10485 // .. ==> MASK : 0x00000010U VAL : 0x00000010U 10486 // .. DCR_TYPE = 0x3 10487 // .. ==> 0XF8000B50[6:5] = 0x00000003U 10488 // .. ==> MASK : 0x00000060U VAL : 0x00000060U 10489 // .. IBUF_DISABLE_MODE = 0 10490 // .. ==> 0XF8000B50[7:7] = 0x00000000U 10491 // .. ==> MASK : 0x00000080U VAL : 0x00000000U 10492 // .. TERM_DISABLE_MODE = 0 10493 // .. ==> 0XF8000B50[8:8] = 0x00000000U 10494 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 10495 // .. OUTPUT_EN = 0x3 10496 // .. ==> 0XF8000B50[10:9] = 0x00000003U 10497 // .. ==> MASK : 0x00000600U VAL : 0x00000600U 10498 // .. PULLUP_EN = 0x0 10499 // .. ==> 0XF8000B50[11:11] = 0x00000000U 10500 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 10501 // .. 10502 EMIT_MASKWRITE(0XF8000B50, 0x00000FFFU ,0x00000674U), 10503 // .. INP_POWER = 0x0 10504 // .. ==> 0XF8000B54[0:0] = 0x00000000U 10505 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 10506 // .. INP_TYPE = 0x2 10507 // .. ==> 0XF8000B54[2:1] = 0x00000002U 10508 // .. ==> MASK : 0x00000006U VAL : 0x00000004U 10509 // .. DCI_UPDATE = 0x0 10510 // .. ==> 0XF8000B54[3:3] = 0x00000000U 10511 // .. ==> MASK : 0x00000008U VAL : 0x00000000U 10512 // .. TERM_EN = 0x1 10513 // .. ==> 0XF8000B54[4:4] = 0x00000001U 10514 // .. ==> MASK : 0x00000010U VAL : 0x00000010U 10515 // .. DCR_TYPE = 0x3 10516 // .. ==> 0XF8000B54[6:5] = 0x00000003U 10517 // .. ==> MASK : 0x00000060U VAL : 0x00000060U 10518 // .. IBUF_DISABLE_MODE = 0 10519 // .. ==> 0XF8000B54[7:7] = 0x00000000U 10520 // .. ==> MASK : 0x00000080U VAL : 0x00000000U 10521 // .. TERM_DISABLE_MODE = 0 10522 // .. ==> 0XF8000B54[8:8] = 0x00000000U 10523 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 10524 // .. OUTPUT_EN = 0x3 10525 // .. ==> 0XF8000B54[10:9] = 0x00000003U 10526 // .. ==> MASK : 0x00000600U VAL : 0x00000600U 10527 // .. PULLUP_EN = 0x0 10528 // .. ==> 0XF8000B54[11:11] = 0x00000000U 10529 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 10530 // .. 10531 EMIT_MASKWRITE(0XF8000B54, 0x00000FFFU ,0x00000674U), 10532 // .. INP_POWER = 0x0 10533 // .. ==> 0XF8000B58[0:0] = 0x00000000U 10534 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 10535 // .. INP_TYPE = 0x0 10536 // .. ==> 0XF8000B58[2:1] = 0x00000000U 10537 // .. ==> MASK : 0x00000006U VAL : 0x00000000U 10538 // .. DCI_UPDATE = 0x0 10539 // .. ==> 0XF8000B58[3:3] = 0x00000000U 10540 // .. ==> MASK : 0x00000008U VAL : 0x00000000U 10541 // .. TERM_EN = 0x0 10542 // .. ==> 0XF8000B58[4:4] = 0x00000000U 10543 // .. ==> MASK : 0x00000010U VAL : 0x00000000U 10544 // .. DCR_TYPE = 0x0 10545 // .. ==> 0XF8000B58[6:5] = 0x00000000U 10546 // .. ==> MASK : 0x00000060U VAL : 0x00000000U 10547 // .. IBUF_DISABLE_MODE = 0x0 10548 // .. ==> 0XF8000B58[7:7] = 0x00000000U 10549 // .. ==> MASK : 0x00000080U VAL : 0x00000000U 10550 // .. TERM_DISABLE_MODE = 0x0 10551 // .. ==> 0XF8000B58[8:8] = 0x00000000U 10552 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 10553 // .. OUTPUT_EN = 0x3 10554 // .. ==> 0XF8000B58[10:9] = 0x00000003U 10555 // .. ==> MASK : 0x00000600U VAL : 0x00000600U 10556 // .. PULLUP_EN = 0x0 10557 // .. ==> 0XF8000B58[11:11] = 0x00000000U 10558 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 10559 // .. 10560 EMIT_MASKWRITE(0XF8000B58, 0x00000FFFU ,0x00000600U), 10561 // .. DRIVE_P = 0x1c 10562 // .. ==> 0XF8000B5C[6:0] = 0x0000001CU 10563 // .. ==> MASK : 0x0000007FU VAL : 0x0000001CU 10564 // .. DRIVE_N = 0xc 10565 // .. ==> 0XF8000B5C[13:7] = 0x0000000CU 10566 // .. ==> MASK : 0x00003F80U VAL : 0x00000600U 10567 // .. SLEW_P = 0x3 10568 // .. ==> 0XF8000B5C[18:14] = 0x00000003U 10569 // .. ==> MASK : 0x0007C000U VAL : 0x0000C000U 10570 // .. SLEW_N = 0x3 10571 // .. ==> 0XF8000B5C[23:19] = 0x00000003U 10572 // .. ==> MASK : 0x00F80000U VAL : 0x00180000U 10573 // .. GTL = 0x0 10574 // .. ==> 0XF8000B5C[26:24] = 0x00000000U 10575 // .. ==> MASK : 0x07000000U VAL : 0x00000000U 10576 // .. RTERM = 0x0 10577 // .. ==> 0XF8000B5C[31:27] = 0x00000000U 10578 // .. ==> MASK : 0xF8000000U VAL : 0x00000000U 10579 // .. 10580 EMIT_MASKWRITE(0XF8000B5C, 0xFFFFFFFFU ,0x0018C61CU), 10581 // .. DRIVE_P = 0x1c 10582 // .. ==> 0XF8000B60[6:0] = 0x0000001CU 10583 // .. ==> MASK : 0x0000007FU VAL : 0x0000001CU 10584 // .. DRIVE_N = 0xc 10585 // .. ==> 0XF8000B60[13:7] = 0x0000000CU 10586 // .. ==> MASK : 0x00003F80U VAL : 0x00000600U 10587 // .. SLEW_P = 0x6 10588 // .. ==> 0XF8000B60[18:14] = 0x00000006U 10589 // .. ==> MASK : 0x0007C000U VAL : 0x00018000U 10590 // .. SLEW_N = 0x1f 10591 // .. ==> 0XF8000B60[23:19] = 0x0000001FU 10592 // .. ==> MASK : 0x00F80000U VAL : 0x00F80000U 10593 // .. GTL = 0x0 10594 // .. ==> 0XF8000B60[26:24] = 0x00000000U 10595 // .. ==> MASK : 0x07000000U VAL : 0x00000000U 10596 // .. RTERM = 0x0 10597 // .. ==> 0XF8000B60[31:27] = 0x00000000U 10598 // .. ==> MASK : 0xF8000000U VAL : 0x00000000U 10599 // .. 10600 EMIT_MASKWRITE(0XF8000B60, 0xFFFFFFFFU ,0x00F9861CU), 10601 // .. DRIVE_P = 0x1c 10602 // .. ==> 0XF8000B64[6:0] = 0x0000001CU 10603 // .. ==> MASK : 0x0000007FU VAL : 0x0000001CU 10604 // .. DRIVE_N = 0xc 10605 // .. ==> 0XF8000B64[13:7] = 0x0000000CU 10606 // .. ==> MASK : 0x00003F80U VAL : 0x00000600U 10607 // .. SLEW_P = 0x6 10608 // .. ==> 0XF8000B64[18:14] = 0x00000006U 10609 // .. ==> MASK : 0x0007C000U VAL : 0x00018000U 10610 // .. SLEW_N = 0x1f 10611 // .. ==> 0XF8000B64[23:19] = 0x0000001FU 10612 // .. ==> MASK : 0x00F80000U VAL : 0x00F80000U 10613 // .. GTL = 0x0 10614 // .. ==> 0XF8000B64[26:24] = 0x00000000U 10615 // .. ==> MASK : 0x07000000U VAL : 0x00000000U 10616 // .. RTERM = 0x0 10617 // .. ==> 0XF8000B64[31:27] = 0x00000000U 10618 // .. ==> MASK : 0xF8000000U VAL : 0x00000000U 10619 // .. 10620 EMIT_MASKWRITE(0XF8000B64, 0xFFFFFFFFU ,0x00F9861CU), 10621 // .. DRIVE_P = 0x1c 10622 // .. ==> 0XF8000B68[6:0] = 0x0000001CU 10623 // .. ==> MASK : 0x0000007FU VAL : 0x0000001CU 10624 // .. DRIVE_N = 0xc 10625 // .. ==> 0XF8000B68[13:7] = 0x0000000CU 10626 // .. ==> MASK : 0x00003F80U VAL : 0x00000600U 10627 // .. SLEW_P = 0x6 10628 // .. ==> 0XF8000B68[18:14] = 0x00000006U 10629 // .. ==> MASK : 0x0007C000U VAL : 0x00018000U 10630 // .. SLEW_N = 0x1f 10631 // .. ==> 0XF8000B68[23:19] = 0x0000001FU 10632 // .. ==> MASK : 0x00F80000U VAL : 0x00F80000U 10633 // .. GTL = 0x0 10634 // .. ==> 0XF8000B68[26:24] = 0x00000000U 10635 // .. ==> MASK : 0x07000000U VAL : 0x00000000U 10636 // .. RTERM = 0x0 10637 // .. ==> 0XF8000B68[31:27] = 0x00000000U 10638 // .. ==> MASK : 0xF8000000U VAL : 0x00000000U 10639 // .. 10640 EMIT_MASKWRITE(0XF8000B68, 0xFFFFFFFFU ,0x00F9861CU), 10641 // .. VREF_INT_EN = 0x1 10642 // .. ==> 0XF8000B6C[0:0] = 0x00000001U 10643 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 10644 // .. VREF_SEL = 0x4 10645 // .. ==> 0XF8000B6C[4:1] = 0x00000004U 10646 // .. ==> MASK : 0x0000001EU VAL : 0x00000008U 10647 // .. VREF_EXT_EN = 0x0 10648 // .. ==> 0XF8000B6C[6:5] = 0x00000000U 10649 // .. ==> MASK : 0x00000060U VAL : 0x00000000U 10650 // .. VREF_PULLUP_EN = 0x0 10651 // .. ==> 0XF8000B6C[8:7] = 0x00000000U 10652 // .. ==> MASK : 0x00000180U VAL : 0x00000000U 10653 // .. REFIO_EN = 0x1 10654 // .. ==> 0XF8000B6C[9:9] = 0x00000001U 10655 // .. ==> MASK : 0x00000200U VAL : 0x00000200U 10656 // .. REFIO_PULLUP_EN = 0x0 10657 // .. ==> 0XF8000B6C[12:12] = 0x00000000U 10658 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 10659 // .. DRST_B_PULLUP_EN = 0x0 10660 // .. ==> 0XF8000B6C[13:13] = 0x00000000U 10661 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 10662 // .. CKE_PULLUP_EN = 0x0 10663 // .. ==> 0XF8000B6C[14:14] = 0x00000000U 10664 // .. ==> MASK : 0x00004000U VAL : 0x00000000U 10665 // .. 10666 EMIT_MASKWRITE(0XF8000B6C, 0x000073FFU ,0x00000209U), 10667 // .. .. START: ASSERT RESET 10668 // .. .. RESET = 1 10669 // .. .. ==> 0XF8000B70[0:0] = 0x00000001U 10670 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 10671 // .. .. VRN_OUT = 0x1 10672 // .. .. ==> 0XF8000B70[5:5] = 0x00000001U 10673 // .. .. ==> MASK : 0x00000020U VAL : 0x00000020U 10674 // .. .. 10675 EMIT_MASKWRITE(0XF8000B70, 0x00000021U ,0x00000021U), 10676 // .. .. FINISH: ASSERT RESET 10677 // .. .. START: DEASSERT RESET 10678 // .. .. RESET = 0 10679 // .. .. ==> 0XF8000B70[0:0] = 0x00000000U 10680 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 10681 // .. .. VRN_OUT = 0x1 10682 // .. .. ==> 0XF8000B70[5:5] = 0x00000001U 10683 // .. .. ==> MASK : 0x00000020U VAL : 0x00000020U 10684 // .. .. 10685 EMIT_MASKWRITE(0XF8000B70, 0x00000021U ,0x00000020U), 10686 // .. .. FINISH: DEASSERT RESET 10687 // .. .. RESET = 0x1 10688 // .. .. ==> 0XF8000B70[0:0] = 0x00000001U 10689 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 10690 // .. .. ENABLE = 0x1 10691 // .. .. ==> 0XF8000B70[1:1] = 0x00000001U 10692 // .. .. ==> MASK : 0x00000002U VAL : 0x00000002U 10693 // .. .. VRP_TRI = 0x0 10694 // .. .. ==> 0XF8000B70[2:2] = 0x00000000U 10695 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U 10696 // .. .. VRN_TRI = 0x0 10697 // .. .. ==> 0XF8000B70[3:3] = 0x00000000U 10698 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U 10699 // .. .. VRP_OUT = 0x0 10700 // .. .. ==> 0XF8000B70[4:4] = 0x00000000U 10701 // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U 10702 // .. .. VRN_OUT = 0x1 10703 // .. .. ==> 0XF8000B70[5:5] = 0x00000001U 10704 // .. .. ==> MASK : 0x00000020U VAL : 0x00000020U 10705 // .. .. NREF_OPT1 = 0x0 10706 // .. .. ==> 0XF8000B70[7:6] = 0x00000000U 10707 // .. .. ==> MASK : 0x000000C0U VAL : 0x00000000U 10708 // .. .. NREF_OPT2 = 0x0 10709 // .. .. ==> 0XF8000B70[10:8] = 0x00000000U 10710 // .. .. ==> MASK : 0x00000700U VAL : 0x00000000U 10711 // .. .. NREF_OPT4 = 0x1 10712 // .. .. ==> 0XF8000B70[13:11] = 0x00000001U 10713 // .. .. ==> MASK : 0x00003800U VAL : 0x00000800U 10714 // .. .. PREF_OPT1 = 0x0 10715 // .. .. ==> 0XF8000B70[16:14] = 0x00000000U 10716 // .. .. ==> MASK : 0x0001C000U VAL : 0x00000000U 10717 // .. .. PREF_OPT2 = 0x0 10718 // .. .. ==> 0XF8000B70[19:17] = 0x00000000U 10719 // .. .. ==> MASK : 0x000E0000U VAL : 0x00000000U 10720 // .. .. UPDATE_CONTROL = 0x0 10721 // .. .. ==> 0XF8000B70[20:20] = 0x00000000U 10722 // .. .. ==> MASK : 0x00100000U VAL : 0x00000000U 10723 // .. .. INIT_COMPLETE = 0x0 10724 // .. .. ==> 0XF8000B70[21:21] = 0x00000000U 10725 // .. .. ==> MASK : 0x00200000U VAL : 0x00000000U 10726 // .. .. TST_CLK = 0x0 10727 // .. .. ==> 0XF8000B70[22:22] = 0x00000000U 10728 // .. .. ==> MASK : 0x00400000U VAL : 0x00000000U 10729 // .. .. TST_HLN = 0x0 10730 // .. .. ==> 0XF8000B70[23:23] = 0x00000000U 10731 // .. .. ==> MASK : 0x00800000U VAL : 0x00000000U 10732 // .. .. TST_HLP = 0x0 10733 // .. .. ==> 0XF8000B70[24:24] = 0x00000000U 10734 // .. .. ==> MASK : 0x01000000U VAL : 0x00000000U 10735 // .. .. TST_RST = 0x0 10736 // .. .. ==> 0XF8000B70[25:25] = 0x00000000U 10737 // .. .. ==> MASK : 0x02000000U VAL : 0x00000000U 10738 // .. .. INT_DCI_EN = 0x0 10739 // .. .. ==> 0XF8000B70[26:26] = 0x00000000U 10740 // .. .. ==> MASK : 0x04000000U VAL : 0x00000000U 10741 // .. .. 10742 EMIT_MASKWRITE(0XF8000B70, 0x07FFFFFFU ,0x00000823U), 10743 // .. FINISH: DDRIOB SETTINGS 10744 // .. START: MIO PROGRAMMING 10745 // .. TRI_ENABLE = 1 10746 // .. ==> 0XF8000700[0:0] = 0x00000001U 10747 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 10748 // .. Speed = 0 10749 // .. ==> 0XF8000700[8:8] = 0x00000000U 10750 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 10751 // .. IO_Type = 1 10752 // .. ==> 0XF8000700[11:9] = 0x00000001U 10753 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 10754 // .. PULLUP = 1 10755 // .. ==> 0XF8000700[12:12] = 0x00000001U 10756 // .. ==> MASK : 0x00001000U VAL : 0x00001000U 10757 // .. DisableRcvr = 0 10758 // .. ==> 0XF8000700[13:13] = 0x00000000U 10759 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 10760 // .. 10761 EMIT_MASKWRITE(0XF8000700, 0x00003F01U ,0x00001201U), 10762 // .. TRI_ENABLE = 0 10763 // .. ==> 0XF8000704[0:0] = 0x00000000U 10764 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 10765 // .. L0_SEL = 1 10766 // .. ==> 0XF8000704[1:1] = 0x00000001U 10767 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 10768 // .. L1_SEL = 0 10769 // .. ==> 0XF8000704[2:2] = 0x00000000U 10770 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 10771 // .. L2_SEL = 0 10772 // .. ==> 0XF8000704[4:3] = 0x00000000U 10773 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 10774 // .. L3_SEL = 0 10775 // .. ==> 0XF8000704[7:5] = 0x00000000U 10776 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 10777 // .. Speed = 0 10778 // .. ==> 0XF8000704[8:8] = 0x00000000U 10779 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 10780 // .. IO_Type = 1 10781 // .. ==> 0XF8000704[11:9] = 0x00000001U 10782 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 10783 // .. PULLUP = 1 10784 // .. ==> 0XF8000704[12:12] = 0x00000001U 10785 // .. ==> MASK : 0x00001000U VAL : 0x00001000U 10786 // .. DisableRcvr = 0 10787 // .. ==> 0XF8000704[13:13] = 0x00000000U 10788 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 10789 // .. 10790 EMIT_MASKWRITE(0XF8000704, 0x00003FFFU ,0x00001202U), 10791 // .. TRI_ENABLE = 0 10792 // .. ==> 0XF8000708[0:0] = 0x00000000U 10793 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 10794 // .. L0_SEL = 1 10795 // .. ==> 0XF8000708[1:1] = 0x00000001U 10796 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 10797 // .. L1_SEL = 0 10798 // .. ==> 0XF8000708[2:2] = 0x00000000U 10799 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 10800 // .. L2_SEL = 0 10801 // .. ==> 0XF8000708[4:3] = 0x00000000U 10802 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 10803 // .. L3_SEL = 0 10804 // .. ==> 0XF8000708[7:5] = 0x00000000U 10805 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 10806 // .. Speed = 0 10807 // .. ==> 0XF8000708[8:8] = 0x00000000U 10808 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 10809 // .. IO_Type = 1 10810 // .. ==> 0XF8000708[11:9] = 0x00000001U 10811 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 10812 // .. PULLUP = 0 10813 // .. ==> 0XF8000708[12:12] = 0x00000000U 10814 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 10815 // .. DisableRcvr = 0 10816 // .. ==> 0XF8000708[13:13] = 0x00000000U 10817 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 10818 // .. 10819 EMIT_MASKWRITE(0XF8000708, 0x00003FFFU ,0x00000202U), 10820 // .. TRI_ENABLE = 0 10821 // .. ==> 0XF800070C[0:0] = 0x00000000U 10822 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 10823 // .. L0_SEL = 1 10824 // .. ==> 0XF800070C[1:1] = 0x00000001U 10825 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 10826 // .. L1_SEL = 0 10827 // .. ==> 0XF800070C[2:2] = 0x00000000U 10828 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 10829 // .. L2_SEL = 0 10830 // .. ==> 0XF800070C[4:3] = 0x00000000U 10831 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 10832 // .. L3_SEL = 0 10833 // .. ==> 0XF800070C[7:5] = 0x00000000U 10834 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 10835 // .. Speed = 0 10836 // .. ==> 0XF800070C[8:8] = 0x00000000U 10837 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 10838 // .. IO_Type = 1 10839 // .. ==> 0XF800070C[11:9] = 0x00000001U 10840 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 10841 // .. PULLUP = 0 10842 // .. ==> 0XF800070C[12:12] = 0x00000000U 10843 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 10844 // .. DisableRcvr = 0 10845 // .. ==> 0XF800070C[13:13] = 0x00000000U 10846 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 10847 // .. 10848 EMIT_MASKWRITE(0XF800070C, 0x00003FFFU ,0x00000202U), 10849 // .. TRI_ENABLE = 0 10850 // .. ==> 0XF8000710[0:0] = 0x00000000U 10851 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 10852 // .. L0_SEL = 1 10853 // .. ==> 0XF8000710[1:1] = 0x00000001U 10854 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 10855 // .. L1_SEL = 0 10856 // .. ==> 0XF8000710[2:2] = 0x00000000U 10857 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 10858 // .. L2_SEL = 0 10859 // .. ==> 0XF8000710[4:3] = 0x00000000U 10860 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 10861 // .. L3_SEL = 0 10862 // .. ==> 0XF8000710[7:5] = 0x00000000U 10863 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 10864 // .. Speed = 0 10865 // .. ==> 0XF8000710[8:8] = 0x00000000U 10866 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 10867 // .. IO_Type = 1 10868 // .. ==> 0XF8000710[11:9] = 0x00000001U 10869 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 10870 // .. PULLUP = 0 10871 // .. ==> 0XF8000710[12:12] = 0x00000000U 10872 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 10873 // .. DisableRcvr = 0 10874 // .. ==> 0XF8000710[13:13] = 0x00000000U 10875 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 10876 // .. 10877 EMIT_MASKWRITE(0XF8000710, 0x00003FFFU ,0x00000202U), 10878 // .. TRI_ENABLE = 0 10879 // .. ==> 0XF8000714[0:0] = 0x00000000U 10880 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 10881 // .. L0_SEL = 1 10882 // .. ==> 0XF8000714[1:1] = 0x00000001U 10883 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 10884 // .. L1_SEL = 0 10885 // .. ==> 0XF8000714[2:2] = 0x00000000U 10886 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 10887 // .. L2_SEL = 0 10888 // .. ==> 0XF8000714[4:3] = 0x00000000U 10889 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 10890 // .. L3_SEL = 0 10891 // .. ==> 0XF8000714[7:5] = 0x00000000U 10892 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 10893 // .. Speed = 0 10894 // .. ==> 0XF8000714[8:8] = 0x00000000U 10895 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 10896 // .. IO_Type = 1 10897 // .. ==> 0XF8000714[11:9] = 0x00000001U 10898 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 10899 // .. PULLUP = 0 10900 // .. ==> 0XF8000714[12:12] = 0x00000000U 10901 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 10902 // .. DisableRcvr = 0 10903 // .. ==> 0XF8000714[13:13] = 0x00000000U 10904 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 10905 // .. 10906 EMIT_MASKWRITE(0XF8000714, 0x00003FFFU ,0x00000202U), 10907 // .. TRI_ENABLE = 0 10908 // .. ==> 0XF8000718[0:0] = 0x00000000U 10909 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 10910 // .. L0_SEL = 1 10911 // .. ==> 0XF8000718[1:1] = 0x00000001U 10912 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 10913 // .. L1_SEL = 0 10914 // .. ==> 0XF8000718[2:2] = 0x00000000U 10915 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 10916 // .. L2_SEL = 0 10917 // .. ==> 0XF8000718[4:3] = 0x00000000U 10918 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 10919 // .. L3_SEL = 0 10920 // .. ==> 0XF8000718[7:5] = 0x00000000U 10921 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 10922 // .. Speed = 0 10923 // .. ==> 0XF8000718[8:8] = 0x00000000U 10924 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 10925 // .. IO_Type = 1 10926 // .. ==> 0XF8000718[11:9] = 0x00000001U 10927 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 10928 // .. PULLUP = 0 10929 // .. ==> 0XF8000718[12:12] = 0x00000000U 10930 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 10931 // .. DisableRcvr = 0 10932 // .. ==> 0XF8000718[13:13] = 0x00000000U 10933 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 10934 // .. 10935 EMIT_MASKWRITE(0XF8000718, 0x00003FFFU ,0x00000202U), 10936 // .. TRI_ENABLE = 0 10937 // .. ==> 0XF800071C[0:0] = 0x00000000U 10938 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 10939 // .. L0_SEL = 0 10940 // .. ==> 0XF800071C[1:1] = 0x00000000U 10941 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 10942 // .. L1_SEL = 0 10943 // .. ==> 0XF800071C[2:2] = 0x00000000U 10944 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 10945 // .. L2_SEL = 0 10946 // .. ==> 0XF800071C[4:3] = 0x00000000U 10947 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 10948 // .. L3_SEL = 0 10949 // .. ==> 0XF800071C[7:5] = 0x00000000U 10950 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 10951 // .. Speed = 0 10952 // .. ==> 0XF800071C[8:8] = 0x00000000U 10953 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 10954 // .. IO_Type = 1 10955 // .. ==> 0XF800071C[11:9] = 0x00000001U 10956 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 10957 // .. PULLUP = 0 10958 // .. ==> 0XF800071C[12:12] = 0x00000000U 10959 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 10960 // .. DisableRcvr = 0 10961 // .. ==> 0XF800071C[13:13] = 0x00000000U 10962 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 10963 // .. 10964 EMIT_MASKWRITE(0XF800071C, 0x00003FFFU ,0x00000200U), 10965 // .. TRI_ENABLE = 0 10966 // .. ==> 0XF8000720[0:0] = 0x00000000U 10967 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 10968 // .. L0_SEL = 1 10969 // .. ==> 0XF8000720[1:1] = 0x00000001U 10970 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 10971 // .. L1_SEL = 0 10972 // .. ==> 0XF8000720[2:2] = 0x00000000U 10973 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 10974 // .. L2_SEL = 0 10975 // .. ==> 0XF8000720[4:3] = 0x00000000U 10976 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 10977 // .. L3_SEL = 0 10978 // .. ==> 0XF8000720[7:5] = 0x00000000U 10979 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 10980 // .. Speed = 0 10981 // .. ==> 0XF8000720[8:8] = 0x00000000U 10982 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 10983 // .. IO_Type = 1 10984 // .. ==> 0XF8000720[11:9] = 0x00000001U 10985 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 10986 // .. PULLUP = 0 10987 // .. ==> 0XF8000720[12:12] = 0x00000000U 10988 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 10989 // .. DisableRcvr = 0 10990 // .. ==> 0XF8000720[13:13] = 0x00000000U 10991 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 10992 // .. 10993 EMIT_MASKWRITE(0XF8000720, 0x00003FFFU ,0x00000202U), 10994 // .. TRI_ENABLE = 0 10995 // .. ==> 0XF8000724[0:0] = 0x00000000U 10996 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 10997 // .. L0_SEL = 0 10998 // .. ==> 0XF8000724[1:1] = 0x00000000U 10999 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 11000 // .. L1_SEL = 0 11001 // .. ==> 0XF8000724[2:2] = 0x00000000U 11002 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 11003 // .. L2_SEL = 0 11004 // .. ==> 0XF8000724[4:3] = 0x00000000U 11005 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 11006 // .. L3_SEL = 0 11007 // .. ==> 0XF8000724[7:5] = 0x00000000U 11008 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 11009 // .. Speed = 0 11010 // .. ==> 0XF8000724[8:8] = 0x00000000U 11011 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 11012 // .. IO_Type = 1 11013 // .. ==> 0XF8000724[11:9] = 0x00000001U 11014 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 11015 // .. PULLUP = 1 11016 // .. ==> 0XF8000724[12:12] = 0x00000001U 11017 // .. ==> MASK : 0x00001000U VAL : 0x00001000U 11018 // .. DisableRcvr = 0 11019 // .. ==> 0XF8000724[13:13] = 0x00000000U 11020 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 11021 // .. 11022 EMIT_MASKWRITE(0XF8000724, 0x00003FFFU ,0x00001200U), 11023 // .. TRI_ENABLE = 0 11024 // .. ==> 0XF8000728[0:0] = 0x00000000U 11025 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 11026 // .. L0_SEL = 0 11027 // .. ==> 0XF8000728[1:1] = 0x00000000U 11028 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 11029 // .. L1_SEL = 0 11030 // .. ==> 0XF8000728[2:2] = 0x00000000U 11031 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 11032 // .. L2_SEL = 0 11033 // .. ==> 0XF8000728[4:3] = 0x00000000U 11034 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 11035 // .. L3_SEL = 0 11036 // .. ==> 0XF8000728[7:5] = 0x00000000U 11037 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 11038 // .. Speed = 0 11039 // .. ==> 0XF8000728[8:8] = 0x00000000U 11040 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 11041 // .. IO_Type = 1 11042 // .. ==> 0XF8000728[11:9] = 0x00000001U 11043 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 11044 // .. PULLUP = 1 11045 // .. ==> 0XF8000728[12:12] = 0x00000001U 11046 // .. ==> MASK : 0x00001000U VAL : 0x00001000U 11047 // .. DisableRcvr = 0 11048 // .. ==> 0XF8000728[13:13] = 0x00000000U 11049 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 11050 // .. 11051 EMIT_MASKWRITE(0XF8000728, 0x00003FFFU ,0x00001200U), 11052 // .. TRI_ENABLE = 0 11053 // .. ==> 0XF800072C[0:0] = 0x00000000U 11054 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 11055 // .. L0_SEL = 0 11056 // .. ==> 0XF800072C[1:1] = 0x00000000U 11057 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 11058 // .. L1_SEL = 0 11059 // .. ==> 0XF800072C[2:2] = 0x00000000U 11060 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 11061 // .. L2_SEL = 0 11062 // .. ==> 0XF800072C[4:3] = 0x00000000U 11063 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 11064 // .. L3_SEL = 0 11065 // .. ==> 0XF800072C[7:5] = 0x00000000U 11066 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 11067 // .. Speed = 0 11068 // .. ==> 0XF800072C[8:8] = 0x00000000U 11069 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 11070 // .. IO_Type = 1 11071 // .. ==> 0XF800072C[11:9] = 0x00000001U 11072 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 11073 // .. PULLUP = 1 11074 // .. ==> 0XF800072C[12:12] = 0x00000001U 11075 // .. ==> MASK : 0x00001000U VAL : 0x00001000U 11076 // .. DisableRcvr = 0 11077 // .. ==> 0XF800072C[13:13] = 0x00000000U 11078 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 11079 // .. 11080 EMIT_MASKWRITE(0XF800072C, 0x00003FFFU ,0x00001200U), 11081 // .. TRI_ENABLE = 0 11082 // .. ==> 0XF8000730[0:0] = 0x00000000U 11083 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 11084 // .. L0_SEL = 0 11085 // .. ==> 0XF8000730[1:1] = 0x00000000U 11086 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 11087 // .. L1_SEL = 0 11088 // .. ==> 0XF8000730[2:2] = 0x00000000U 11089 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 11090 // .. L2_SEL = 0 11091 // .. ==> 0XF8000730[4:3] = 0x00000000U 11092 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 11093 // .. L3_SEL = 0 11094 // .. ==> 0XF8000730[7:5] = 0x00000000U 11095 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 11096 // .. Speed = 0 11097 // .. ==> 0XF8000730[8:8] = 0x00000000U 11098 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 11099 // .. IO_Type = 1 11100 // .. ==> 0XF8000730[11:9] = 0x00000001U 11101 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 11102 // .. PULLUP = 1 11103 // .. ==> 0XF8000730[12:12] = 0x00000001U 11104 // .. ==> MASK : 0x00001000U VAL : 0x00001000U 11105 // .. DisableRcvr = 0 11106 // .. ==> 0XF8000730[13:13] = 0x00000000U 11107 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 11108 // .. 11109 EMIT_MASKWRITE(0XF8000730, 0x00003FFFU ,0x00001200U), 11110 // .. TRI_ENABLE = 0 11111 // .. ==> 0XF8000734[0:0] = 0x00000000U 11112 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 11113 // .. L0_SEL = 0 11114 // .. ==> 0XF8000734[1:1] = 0x00000000U 11115 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 11116 // .. L1_SEL = 0 11117 // .. ==> 0XF8000734[2:2] = 0x00000000U 11118 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 11119 // .. L2_SEL = 0 11120 // .. ==> 0XF8000734[4:3] = 0x00000000U 11121 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 11122 // .. L3_SEL = 0 11123 // .. ==> 0XF8000734[7:5] = 0x00000000U 11124 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 11125 // .. Speed = 0 11126 // .. ==> 0XF8000734[8:8] = 0x00000000U 11127 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 11128 // .. IO_Type = 1 11129 // .. ==> 0XF8000734[11:9] = 0x00000001U 11130 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 11131 // .. PULLUP = 1 11132 // .. ==> 0XF8000734[12:12] = 0x00000001U 11133 // .. ==> MASK : 0x00001000U VAL : 0x00001000U 11134 // .. DisableRcvr = 0 11135 // .. ==> 0XF8000734[13:13] = 0x00000000U 11136 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 11137 // .. 11138 EMIT_MASKWRITE(0XF8000734, 0x00003FFFU ,0x00001200U), 11139 // .. TRI_ENABLE = 0 11140 // .. ==> 0XF8000738[0:0] = 0x00000000U 11141 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 11142 // .. L0_SEL = 0 11143 // .. ==> 0XF8000738[1:1] = 0x00000000U 11144 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 11145 // .. L1_SEL = 0 11146 // .. ==> 0XF8000738[2:2] = 0x00000000U 11147 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 11148 // .. L2_SEL = 0 11149 // .. ==> 0XF8000738[4:3] = 0x00000000U 11150 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 11151 // .. L3_SEL = 0 11152 // .. ==> 0XF8000738[7:5] = 0x00000000U 11153 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 11154 // .. Speed = 0 11155 // .. ==> 0XF8000738[8:8] = 0x00000000U 11156 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 11157 // .. IO_Type = 1 11158 // .. ==> 0XF8000738[11:9] = 0x00000001U 11159 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 11160 // .. PULLUP = 1 11161 // .. ==> 0XF8000738[12:12] = 0x00000001U 11162 // .. ==> MASK : 0x00001000U VAL : 0x00001000U 11163 // .. DisableRcvr = 0 11164 // .. ==> 0XF8000738[13:13] = 0x00000000U 11165 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 11166 // .. 11167 EMIT_MASKWRITE(0XF8000738, 0x00003FFFU ,0x00001200U), 11168 // .. TRI_ENABLE = 1 11169 // .. ==> 0XF800073C[0:0] = 0x00000001U 11170 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 11171 // .. Speed = 0 11172 // .. ==> 0XF800073C[8:8] = 0x00000000U 11173 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 11174 // .. IO_Type = 1 11175 // .. ==> 0XF800073C[11:9] = 0x00000001U 11176 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 11177 // .. PULLUP = 1 11178 // .. ==> 0XF800073C[12:12] = 0x00000001U 11179 // .. ==> MASK : 0x00001000U VAL : 0x00001000U 11180 // .. DisableRcvr = 0 11181 // .. ==> 0XF800073C[13:13] = 0x00000000U 11182 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 11183 // .. 11184 EMIT_MASKWRITE(0XF800073C, 0x00003F01U ,0x00001201U), 11185 // .. TRI_ENABLE = 0 11186 // .. ==> 0XF8000740[0:0] = 0x00000000U 11187 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 11188 // .. L0_SEL = 1 11189 // .. ==> 0XF8000740[1:1] = 0x00000001U 11190 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 11191 // .. L1_SEL = 0 11192 // .. ==> 0XF8000740[2:2] = 0x00000000U 11193 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 11194 // .. L2_SEL = 0 11195 // .. ==> 0XF8000740[4:3] = 0x00000000U 11196 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 11197 // .. L3_SEL = 0 11198 // .. ==> 0XF8000740[7:5] = 0x00000000U 11199 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 11200 // .. Speed = 0 11201 // .. ==> 0XF8000740[8:8] = 0x00000000U 11202 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 11203 // .. IO_Type = 4 11204 // .. ==> 0XF8000740[11:9] = 0x00000004U 11205 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U 11206 // .. PULLUP = 0 11207 // .. ==> 0XF8000740[12:12] = 0x00000000U 11208 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 11209 // .. DisableRcvr = 1 11210 // .. ==> 0XF8000740[13:13] = 0x00000001U 11211 // .. ==> MASK : 0x00002000U VAL : 0x00002000U 11212 // .. 11213 EMIT_MASKWRITE(0XF8000740, 0x00003FFFU ,0x00002802U), 11214 // .. TRI_ENABLE = 0 11215 // .. ==> 0XF8000744[0:0] = 0x00000000U 11216 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 11217 // .. L0_SEL = 1 11218 // .. ==> 0XF8000744[1:1] = 0x00000001U 11219 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 11220 // .. L1_SEL = 0 11221 // .. ==> 0XF8000744[2:2] = 0x00000000U 11222 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 11223 // .. L2_SEL = 0 11224 // .. ==> 0XF8000744[4:3] = 0x00000000U 11225 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 11226 // .. L3_SEL = 0 11227 // .. ==> 0XF8000744[7:5] = 0x00000000U 11228 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 11229 // .. Speed = 0 11230 // .. ==> 0XF8000744[8:8] = 0x00000000U 11231 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 11232 // .. IO_Type = 4 11233 // .. ==> 0XF8000744[11:9] = 0x00000004U 11234 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U 11235 // .. PULLUP = 0 11236 // .. ==> 0XF8000744[12:12] = 0x00000000U 11237 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 11238 // .. DisableRcvr = 1 11239 // .. ==> 0XF8000744[13:13] = 0x00000001U 11240 // .. ==> MASK : 0x00002000U VAL : 0x00002000U 11241 // .. 11242 EMIT_MASKWRITE(0XF8000744, 0x00003FFFU ,0x00002802U), 11243 // .. TRI_ENABLE = 0 11244 // .. ==> 0XF8000748[0:0] = 0x00000000U 11245 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 11246 // .. L0_SEL = 1 11247 // .. ==> 0XF8000748[1:1] = 0x00000001U 11248 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 11249 // .. L1_SEL = 0 11250 // .. ==> 0XF8000748[2:2] = 0x00000000U 11251 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 11252 // .. L2_SEL = 0 11253 // .. ==> 0XF8000748[4:3] = 0x00000000U 11254 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 11255 // .. L3_SEL = 0 11256 // .. ==> 0XF8000748[7:5] = 0x00000000U 11257 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 11258 // .. Speed = 0 11259 // .. ==> 0XF8000748[8:8] = 0x00000000U 11260 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 11261 // .. IO_Type = 4 11262 // .. ==> 0XF8000748[11:9] = 0x00000004U 11263 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U 11264 // .. PULLUP = 0 11265 // .. ==> 0XF8000748[12:12] = 0x00000000U 11266 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 11267 // .. DisableRcvr = 1 11268 // .. ==> 0XF8000748[13:13] = 0x00000001U 11269 // .. ==> MASK : 0x00002000U VAL : 0x00002000U 11270 // .. 11271 EMIT_MASKWRITE(0XF8000748, 0x00003FFFU ,0x00002802U), 11272 // .. TRI_ENABLE = 0 11273 // .. ==> 0XF800074C[0:0] = 0x00000000U 11274 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 11275 // .. L0_SEL = 1 11276 // .. ==> 0XF800074C[1:1] = 0x00000001U 11277 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 11278 // .. L1_SEL = 0 11279 // .. ==> 0XF800074C[2:2] = 0x00000000U 11280 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 11281 // .. L2_SEL = 0 11282 // .. ==> 0XF800074C[4:3] = 0x00000000U 11283 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 11284 // .. L3_SEL = 0 11285 // .. ==> 0XF800074C[7:5] = 0x00000000U 11286 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 11287 // .. Speed = 0 11288 // .. ==> 0XF800074C[8:8] = 0x00000000U 11289 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 11290 // .. IO_Type = 4 11291 // .. ==> 0XF800074C[11:9] = 0x00000004U 11292 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U 11293 // .. PULLUP = 0 11294 // .. ==> 0XF800074C[12:12] = 0x00000000U 11295 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 11296 // .. DisableRcvr = 1 11297 // .. ==> 0XF800074C[13:13] = 0x00000001U 11298 // .. ==> MASK : 0x00002000U VAL : 0x00002000U 11299 // .. 11300 EMIT_MASKWRITE(0XF800074C, 0x00003FFFU ,0x00002802U), 11301 // .. TRI_ENABLE = 0 11302 // .. ==> 0XF8000750[0:0] = 0x00000000U 11303 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 11304 // .. L0_SEL = 1 11305 // .. ==> 0XF8000750[1:1] = 0x00000001U 11306 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 11307 // .. L1_SEL = 0 11308 // .. ==> 0XF8000750[2:2] = 0x00000000U 11309 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 11310 // .. L2_SEL = 0 11311 // .. ==> 0XF8000750[4:3] = 0x00000000U 11312 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 11313 // .. L3_SEL = 0 11314 // .. ==> 0XF8000750[7:5] = 0x00000000U 11315 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 11316 // .. Speed = 0 11317 // .. ==> 0XF8000750[8:8] = 0x00000000U 11318 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 11319 // .. IO_Type = 4 11320 // .. ==> 0XF8000750[11:9] = 0x00000004U 11321 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U 11322 // .. PULLUP = 0 11323 // .. ==> 0XF8000750[12:12] = 0x00000000U 11324 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 11325 // .. DisableRcvr = 1 11326 // .. ==> 0XF8000750[13:13] = 0x00000001U 11327 // .. ==> MASK : 0x00002000U VAL : 0x00002000U 11328 // .. 11329 EMIT_MASKWRITE(0XF8000750, 0x00003FFFU ,0x00002802U), 11330 // .. TRI_ENABLE = 0 11331 // .. ==> 0XF8000754[0:0] = 0x00000000U 11332 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 11333 // .. L0_SEL = 1 11334 // .. ==> 0XF8000754[1:1] = 0x00000001U 11335 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 11336 // .. L1_SEL = 0 11337 // .. ==> 0XF8000754[2:2] = 0x00000000U 11338 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 11339 // .. L2_SEL = 0 11340 // .. ==> 0XF8000754[4:3] = 0x00000000U 11341 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 11342 // .. L3_SEL = 0 11343 // .. ==> 0XF8000754[7:5] = 0x00000000U 11344 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 11345 // .. Speed = 0 11346 // .. ==> 0XF8000754[8:8] = 0x00000000U 11347 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 11348 // .. IO_Type = 4 11349 // .. ==> 0XF8000754[11:9] = 0x00000004U 11350 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U 11351 // .. PULLUP = 0 11352 // .. ==> 0XF8000754[12:12] = 0x00000000U 11353 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 11354 // .. DisableRcvr = 1 11355 // .. ==> 0XF8000754[13:13] = 0x00000001U 11356 // .. ==> MASK : 0x00002000U VAL : 0x00002000U 11357 // .. 11358 EMIT_MASKWRITE(0XF8000754, 0x00003FFFU ,0x00002802U), 11359 // .. TRI_ENABLE = 1 11360 // .. ==> 0XF8000758[0:0] = 0x00000001U 11361 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 11362 // .. L0_SEL = 1 11363 // .. ==> 0XF8000758[1:1] = 0x00000001U 11364 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 11365 // .. L1_SEL = 0 11366 // .. ==> 0XF8000758[2:2] = 0x00000000U 11367 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 11368 // .. L2_SEL = 0 11369 // .. ==> 0XF8000758[4:3] = 0x00000000U 11370 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 11371 // .. L3_SEL = 0 11372 // .. ==> 0XF8000758[7:5] = 0x00000000U 11373 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 11374 // .. Speed = 0 11375 // .. ==> 0XF8000758[8:8] = 0x00000000U 11376 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 11377 // .. IO_Type = 4 11378 // .. ==> 0XF8000758[11:9] = 0x00000004U 11379 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U 11380 // .. PULLUP = 0 11381 // .. ==> 0XF8000758[12:12] = 0x00000000U 11382 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 11383 // .. DisableRcvr = 0 11384 // .. ==> 0XF8000758[13:13] = 0x00000000U 11385 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 11386 // .. 11387 EMIT_MASKWRITE(0XF8000758, 0x00003FFFU ,0x00000803U), 11388 // .. TRI_ENABLE = 1 11389 // .. ==> 0XF800075C[0:0] = 0x00000001U 11390 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 11391 // .. L0_SEL = 1 11392 // .. ==> 0XF800075C[1:1] = 0x00000001U 11393 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 11394 // .. L1_SEL = 0 11395 // .. ==> 0XF800075C[2:2] = 0x00000000U 11396 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 11397 // .. L2_SEL = 0 11398 // .. ==> 0XF800075C[4:3] = 0x00000000U 11399 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 11400 // .. L3_SEL = 0 11401 // .. ==> 0XF800075C[7:5] = 0x00000000U 11402 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 11403 // .. Speed = 0 11404 // .. ==> 0XF800075C[8:8] = 0x00000000U 11405 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 11406 // .. IO_Type = 4 11407 // .. ==> 0XF800075C[11:9] = 0x00000004U 11408 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U 11409 // .. PULLUP = 0 11410 // .. ==> 0XF800075C[12:12] = 0x00000000U 11411 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 11412 // .. DisableRcvr = 0 11413 // .. ==> 0XF800075C[13:13] = 0x00000000U 11414 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 11415 // .. 11416 EMIT_MASKWRITE(0XF800075C, 0x00003FFFU ,0x00000803U), 11417 // .. TRI_ENABLE = 1 11418 // .. ==> 0XF8000760[0:0] = 0x00000001U 11419 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 11420 // .. L0_SEL = 1 11421 // .. ==> 0XF8000760[1:1] = 0x00000001U 11422 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 11423 // .. L1_SEL = 0 11424 // .. ==> 0XF8000760[2:2] = 0x00000000U 11425 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 11426 // .. L2_SEL = 0 11427 // .. ==> 0XF8000760[4:3] = 0x00000000U 11428 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 11429 // .. L3_SEL = 0 11430 // .. ==> 0XF8000760[7:5] = 0x00000000U 11431 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 11432 // .. Speed = 0 11433 // .. ==> 0XF8000760[8:8] = 0x00000000U 11434 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 11435 // .. IO_Type = 4 11436 // .. ==> 0XF8000760[11:9] = 0x00000004U 11437 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U 11438 // .. PULLUP = 0 11439 // .. ==> 0XF8000760[12:12] = 0x00000000U 11440 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 11441 // .. DisableRcvr = 0 11442 // .. ==> 0XF8000760[13:13] = 0x00000000U 11443 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 11444 // .. 11445 EMIT_MASKWRITE(0XF8000760, 0x00003FFFU ,0x00000803U), 11446 // .. TRI_ENABLE = 1 11447 // .. ==> 0XF8000764[0:0] = 0x00000001U 11448 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 11449 // .. L0_SEL = 1 11450 // .. ==> 0XF8000764[1:1] = 0x00000001U 11451 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 11452 // .. L1_SEL = 0 11453 // .. ==> 0XF8000764[2:2] = 0x00000000U 11454 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 11455 // .. L2_SEL = 0 11456 // .. ==> 0XF8000764[4:3] = 0x00000000U 11457 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 11458 // .. L3_SEL = 0 11459 // .. ==> 0XF8000764[7:5] = 0x00000000U 11460 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 11461 // .. Speed = 0 11462 // .. ==> 0XF8000764[8:8] = 0x00000000U 11463 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 11464 // .. IO_Type = 4 11465 // .. ==> 0XF8000764[11:9] = 0x00000004U 11466 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U 11467 // .. PULLUP = 0 11468 // .. ==> 0XF8000764[12:12] = 0x00000000U 11469 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 11470 // .. DisableRcvr = 0 11471 // .. ==> 0XF8000764[13:13] = 0x00000000U 11472 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 11473 // .. 11474 EMIT_MASKWRITE(0XF8000764, 0x00003FFFU ,0x00000803U), 11475 // .. TRI_ENABLE = 1 11476 // .. ==> 0XF8000768[0:0] = 0x00000001U 11477 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 11478 // .. L0_SEL = 1 11479 // .. ==> 0XF8000768[1:1] = 0x00000001U 11480 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 11481 // .. L1_SEL = 0 11482 // .. ==> 0XF8000768[2:2] = 0x00000000U 11483 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 11484 // .. L2_SEL = 0 11485 // .. ==> 0XF8000768[4:3] = 0x00000000U 11486 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 11487 // .. L3_SEL = 0 11488 // .. ==> 0XF8000768[7:5] = 0x00000000U 11489 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 11490 // .. Speed = 0 11491 // .. ==> 0XF8000768[8:8] = 0x00000000U 11492 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 11493 // .. IO_Type = 4 11494 // .. ==> 0XF8000768[11:9] = 0x00000004U 11495 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U 11496 // .. PULLUP = 0 11497 // .. ==> 0XF8000768[12:12] = 0x00000000U 11498 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 11499 // .. DisableRcvr = 0 11500 // .. ==> 0XF8000768[13:13] = 0x00000000U 11501 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 11502 // .. 11503 EMIT_MASKWRITE(0XF8000768, 0x00003FFFU ,0x00000803U), 11504 // .. TRI_ENABLE = 1 11505 // .. ==> 0XF800076C[0:0] = 0x00000001U 11506 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 11507 // .. L0_SEL = 1 11508 // .. ==> 0XF800076C[1:1] = 0x00000001U 11509 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 11510 // .. L1_SEL = 0 11511 // .. ==> 0XF800076C[2:2] = 0x00000000U 11512 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 11513 // .. L2_SEL = 0 11514 // .. ==> 0XF800076C[4:3] = 0x00000000U 11515 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 11516 // .. L3_SEL = 0 11517 // .. ==> 0XF800076C[7:5] = 0x00000000U 11518 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 11519 // .. Speed = 0 11520 // .. ==> 0XF800076C[8:8] = 0x00000000U 11521 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 11522 // .. IO_Type = 4 11523 // .. ==> 0XF800076C[11:9] = 0x00000004U 11524 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U 11525 // .. PULLUP = 0 11526 // .. ==> 0XF800076C[12:12] = 0x00000000U 11527 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 11528 // .. DisableRcvr = 0 11529 // .. ==> 0XF800076C[13:13] = 0x00000000U 11530 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 11531 // .. 11532 EMIT_MASKWRITE(0XF800076C, 0x00003FFFU ,0x00000803U), 11533 // .. TRI_ENABLE = 0 11534 // .. ==> 0XF8000770[0:0] = 0x00000000U 11535 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 11536 // .. L0_SEL = 0 11537 // .. ==> 0XF8000770[1:1] = 0x00000000U 11538 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 11539 // .. L1_SEL = 1 11540 // .. ==> 0XF8000770[2:2] = 0x00000001U 11541 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 11542 // .. L2_SEL = 0 11543 // .. ==> 0XF8000770[4:3] = 0x00000000U 11544 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 11545 // .. L3_SEL = 0 11546 // .. ==> 0XF8000770[7:5] = 0x00000000U 11547 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 11548 // .. Speed = 0 11549 // .. ==> 0XF8000770[8:8] = 0x00000000U 11550 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 11551 // .. IO_Type = 1 11552 // .. ==> 0XF8000770[11:9] = 0x00000001U 11553 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 11554 // .. PULLUP = 0 11555 // .. ==> 0XF8000770[12:12] = 0x00000000U 11556 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 11557 // .. DisableRcvr = 0 11558 // .. ==> 0XF8000770[13:13] = 0x00000000U 11559 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 11560 // .. 11561 EMIT_MASKWRITE(0XF8000770, 0x00003FFFU ,0x00000204U), 11562 // .. TRI_ENABLE = 1 11563 // .. ==> 0XF8000774[0:0] = 0x00000001U 11564 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 11565 // .. L0_SEL = 0 11566 // .. ==> 0XF8000774[1:1] = 0x00000000U 11567 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 11568 // .. L1_SEL = 1 11569 // .. ==> 0XF8000774[2:2] = 0x00000001U 11570 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 11571 // .. L2_SEL = 0 11572 // .. ==> 0XF8000774[4:3] = 0x00000000U 11573 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 11574 // .. L3_SEL = 0 11575 // .. ==> 0XF8000774[7:5] = 0x00000000U 11576 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 11577 // .. Speed = 0 11578 // .. ==> 0XF8000774[8:8] = 0x00000000U 11579 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 11580 // .. IO_Type = 1 11581 // .. ==> 0XF8000774[11:9] = 0x00000001U 11582 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 11583 // .. PULLUP = 0 11584 // .. ==> 0XF8000774[12:12] = 0x00000000U 11585 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 11586 // .. DisableRcvr = 0 11587 // .. ==> 0XF8000774[13:13] = 0x00000000U 11588 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 11589 // .. 11590 EMIT_MASKWRITE(0XF8000774, 0x00003FFFU ,0x00000205U), 11591 // .. TRI_ENABLE = 0 11592 // .. ==> 0XF8000778[0:0] = 0x00000000U 11593 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 11594 // .. L0_SEL = 0 11595 // .. ==> 0XF8000778[1:1] = 0x00000000U 11596 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 11597 // .. L1_SEL = 1 11598 // .. ==> 0XF8000778[2:2] = 0x00000001U 11599 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 11600 // .. L2_SEL = 0 11601 // .. ==> 0XF8000778[4:3] = 0x00000000U 11602 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 11603 // .. L3_SEL = 0 11604 // .. ==> 0XF8000778[7:5] = 0x00000000U 11605 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 11606 // .. Speed = 0 11607 // .. ==> 0XF8000778[8:8] = 0x00000000U 11608 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 11609 // .. IO_Type = 1 11610 // .. ==> 0XF8000778[11:9] = 0x00000001U 11611 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 11612 // .. PULLUP = 0 11613 // .. ==> 0XF8000778[12:12] = 0x00000000U 11614 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 11615 // .. DisableRcvr = 0 11616 // .. ==> 0XF8000778[13:13] = 0x00000000U 11617 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 11618 // .. 11619 EMIT_MASKWRITE(0XF8000778, 0x00003FFFU ,0x00000204U), 11620 // .. TRI_ENABLE = 1 11621 // .. ==> 0XF800077C[0:0] = 0x00000001U 11622 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 11623 // .. L0_SEL = 0 11624 // .. ==> 0XF800077C[1:1] = 0x00000000U 11625 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 11626 // .. L1_SEL = 1 11627 // .. ==> 0XF800077C[2:2] = 0x00000001U 11628 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 11629 // .. L2_SEL = 0 11630 // .. ==> 0XF800077C[4:3] = 0x00000000U 11631 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 11632 // .. L3_SEL = 0 11633 // .. ==> 0XF800077C[7:5] = 0x00000000U 11634 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 11635 // .. Speed = 0 11636 // .. ==> 0XF800077C[8:8] = 0x00000000U 11637 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 11638 // .. IO_Type = 1 11639 // .. ==> 0XF800077C[11:9] = 0x00000001U 11640 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 11641 // .. PULLUP = 0 11642 // .. ==> 0XF800077C[12:12] = 0x00000000U 11643 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 11644 // .. DisableRcvr = 0 11645 // .. ==> 0XF800077C[13:13] = 0x00000000U 11646 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 11647 // .. 11648 EMIT_MASKWRITE(0XF800077C, 0x00003FFFU ,0x00000205U), 11649 // .. TRI_ENABLE = 0 11650 // .. ==> 0XF8000780[0:0] = 0x00000000U 11651 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 11652 // .. L0_SEL = 0 11653 // .. ==> 0XF8000780[1:1] = 0x00000000U 11654 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 11655 // .. L1_SEL = 1 11656 // .. ==> 0XF8000780[2:2] = 0x00000001U 11657 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 11658 // .. L2_SEL = 0 11659 // .. ==> 0XF8000780[4:3] = 0x00000000U 11660 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 11661 // .. L3_SEL = 0 11662 // .. ==> 0XF8000780[7:5] = 0x00000000U 11663 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 11664 // .. Speed = 0 11665 // .. ==> 0XF8000780[8:8] = 0x00000000U 11666 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 11667 // .. IO_Type = 1 11668 // .. ==> 0XF8000780[11:9] = 0x00000001U 11669 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 11670 // .. PULLUP = 0 11671 // .. ==> 0XF8000780[12:12] = 0x00000000U 11672 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 11673 // .. DisableRcvr = 0 11674 // .. ==> 0XF8000780[13:13] = 0x00000000U 11675 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 11676 // .. 11677 EMIT_MASKWRITE(0XF8000780, 0x00003FFFU ,0x00000204U), 11678 // .. TRI_ENABLE = 0 11679 // .. ==> 0XF8000784[0:0] = 0x00000000U 11680 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 11681 // .. L0_SEL = 0 11682 // .. ==> 0XF8000784[1:1] = 0x00000000U 11683 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 11684 // .. L1_SEL = 1 11685 // .. ==> 0XF8000784[2:2] = 0x00000001U 11686 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 11687 // .. L2_SEL = 0 11688 // .. ==> 0XF8000784[4:3] = 0x00000000U 11689 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 11690 // .. L3_SEL = 0 11691 // .. ==> 0XF8000784[7:5] = 0x00000000U 11692 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 11693 // .. Speed = 0 11694 // .. ==> 0XF8000784[8:8] = 0x00000000U 11695 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 11696 // .. IO_Type = 1 11697 // .. ==> 0XF8000784[11:9] = 0x00000001U 11698 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 11699 // .. PULLUP = 0 11700 // .. ==> 0XF8000784[12:12] = 0x00000000U 11701 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 11702 // .. DisableRcvr = 0 11703 // .. ==> 0XF8000784[13:13] = 0x00000000U 11704 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 11705 // .. 11706 EMIT_MASKWRITE(0XF8000784, 0x00003FFFU ,0x00000204U), 11707 // .. TRI_ENABLE = 0 11708 // .. ==> 0XF8000788[0:0] = 0x00000000U 11709 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 11710 // .. L0_SEL = 0 11711 // .. ==> 0XF8000788[1:1] = 0x00000000U 11712 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 11713 // .. L1_SEL = 1 11714 // .. ==> 0XF8000788[2:2] = 0x00000001U 11715 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 11716 // .. L2_SEL = 0 11717 // .. ==> 0XF8000788[4:3] = 0x00000000U 11718 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 11719 // .. L3_SEL = 0 11720 // .. ==> 0XF8000788[7:5] = 0x00000000U 11721 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 11722 // .. Speed = 0 11723 // .. ==> 0XF8000788[8:8] = 0x00000000U 11724 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 11725 // .. IO_Type = 1 11726 // .. ==> 0XF8000788[11:9] = 0x00000001U 11727 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 11728 // .. PULLUP = 0 11729 // .. ==> 0XF8000788[12:12] = 0x00000000U 11730 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 11731 // .. DisableRcvr = 0 11732 // .. ==> 0XF8000788[13:13] = 0x00000000U 11733 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 11734 // .. 11735 EMIT_MASKWRITE(0XF8000788, 0x00003FFFU ,0x00000204U), 11736 // .. TRI_ENABLE = 0 11737 // .. ==> 0XF800078C[0:0] = 0x00000000U 11738 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 11739 // .. L0_SEL = 0 11740 // .. ==> 0XF800078C[1:1] = 0x00000000U 11741 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 11742 // .. L1_SEL = 1 11743 // .. ==> 0XF800078C[2:2] = 0x00000001U 11744 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 11745 // .. L2_SEL = 0 11746 // .. ==> 0XF800078C[4:3] = 0x00000000U 11747 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 11748 // .. L3_SEL = 0 11749 // .. ==> 0XF800078C[7:5] = 0x00000000U 11750 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 11751 // .. Speed = 0 11752 // .. ==> 0XF800078C[8:8] = 0x00000000U 11753 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 11754 // .. IO_Type = 1 11755 // .. ==> 0XF800078C[11:9] = 0x00000001U 11756 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 11757 // .. PULLUP = 0 11758 // .. ==> 0XF800078C[12:12] = 0x00000000U 11759 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 11760 // .. DisableRcvr = 0 11761 // .. ==> 0XF800078C[13:13] = 0x00000000U 11762 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 11763 // .. 11764 EMIT_MASKWRITE(0XF800078C, 0x00003FFFU ,0x00000204U), 11765 // .. TRI_ENABLE = 1 11766 // .. ==> 0XF8000790[0:0] = 0x00000001U 11767 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 11768 // .. L0_SEL = 0 11769 // .. ==> 0XF8000790[1:1] = 0x00000000U 11770 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 11771 // .. L1_SEL = 1 11772 // .. ==> 0XF8000790[2:2] = 0x00000001U 11773 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 11774 // .. L2_SEL = 0 11775 // .. ==> 0XF8000790[4:3] = 0x00000000U 11776 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 11777 // .. L3_SEL = 0 11778 // .. ==> 0XF8000790[7:5] = 0x00000000U 11779 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 11780 // .. Speed = 0 11781 // .. ==> 0XF8000790[8:8] = 0x00000000U 11782 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 11783 // .. IO_Type = 1 11784 // .. ==> 0XF8000790[11:9] = 0x00000001U 11785 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 11786 // .. PULLUP = 0 11787 // .. ==> 0XF8000790[12:12] = 0x00000000U 11788 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 11789 // .. DisableRcvr = 0 11790 // .. ==> 0XF8000790[13:13] = 0x00000000U 11791 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 11792 // .. 11793 EMIT_MASKWRITE(0XF8000790, 0x00003FFFU ,0x00000205U), 11794 // .. TRI_ENABLE = 0 11795 // .. ==> 0XF8000794[0:0] = 0x00000000U 11796 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 11797 // .. L0_SEL = 0 11798 // .. ==> 0XF8000794[1:1] = 0x00000000U 11799 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 11800 // .. L1_SEL = 1 11801 // .. ==> 0XF8000794[2:2] = 0x00000001U 11802 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 11803 // .. L2_SEL = 0 11804 // .. ==> 0XF8000794[4:3] = 0x00000000U 11805 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 11806 // .. L3_SEL = 0 11807 // .. ==> 0XF8000794[7:5] = 0x00000000U 11808 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 11809 // .. Speed = 0 11810 // .. ==> 0XF8000794[8:8] = 0x00000000U 11811 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 11812 // .. IO_Type = 1 11813 // .. ==> 0XF8000794[11:9] = 0x00000001U 11814 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 11815 // .. PULLUP = 0 11816 // .. ==> 0XF8000794[12:12] = 0x00000000U 11817 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 11818 // .. DisableRcvr = 0 11819 // .. ==> 0XF8000794[13:13] = 0x00000000U 11820 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 11821 // .. 11822 EMIT_MASKWRITE(0XF8000794, 0x00003FFFU ,0x00000204U), 11823 // .. TRI_ENABLE = 0 11824 // .. ==> 0XF8000798[0:0] = 0x00000000U 11825 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 11826 // .. L0_SEL = 0 11827 // .. ==> 0XF8000798[1:1] = 0x00000000U 11828 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 11829 // .. L1_SEL = 1 11830 // .. ==> 0XF8000798[2:2] = 0x00000001U 11831 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 11832 // .. L2_SEL = 0 11833 // .. ==> 0XF8000798[4:3] = 0x00000000U 11834 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 11835 // .. L3_SEL = 0 11836 // .. ==> 0XF8000798[7:5] = 0x00000000U 11837 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 11838 // .. Speed = 0 11839 // .. ==> 0XF8000798[8:8] = 0x00000000U 11840 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 11841 // .. IO_Type = 1 11842 // .. ==> 0XF8000798[11:9] = 0x00000001U 11843 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 11844 // .. PULLUP = 0 11845 // .. ==> 0XF8000798[12:12] = 0x00000000U 11846 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 11847 // .. DisableRcvr = 0 11848 // .. ==> 0XF8000798[13:13] = 0x00000000U 11849 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 11850 // .. 11851 EMIT_MASKWRITE(0XF8000798, 0x00003FFFU ,0x00000204U), 11852 // .. TRI_ENABLE = 0 11853 // .. ==> 0XF800079C[0:0] = 0x00000000U 11854 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 11855 // .. L0_SEL = 0 11856 // .. ==> 0XF800079C[1:1] = 0x00000000U 11857 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 11858 // .. L1_SEL = 1 11859 // .. ==> 0XF800079C[2:2] = 0x00000001U 11860 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 11861 // .. L2_SEL = 0 11862 // .. ==> 0XF800079C[4:3] = 0x00000000U 11863 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 11864 // .. L3_SEL = 0 11865 // .. ==> 0XF800079C[7:5] = 0x00000000U 11866 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 11867 // .. Speed = 0 11868 // .. ==> 0XF800079C[8:8] = 0x00000000U 11869 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 11870 // .. IO_Type = 1 11871 // .. ==> 0XF800079C[11:9] = 0x00000001U 11872 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 11873 // .. PULLUP = 0 11874 // .. ==> 0XF800079C[12:12] = 0x00000000U 11875 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 11876 // .. DisableRcvr = 0 11877 // .. ==> 0XF800079C[13:13] = 0x00000000U 11878 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 11879 // .. 11880 EMIT_MASKWRITE(0XF800079C, 0x00003FFFU ,0x00000204U), 11881 // .. TRI_ENABLE = 0 11882 // .. ==> 0XF80007A0[0:0] = 0x00000000U 11883 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 11884 // .. L0_SEL = 0 11885 // .. ==> 0XF80007A0[1:1] = 0x00000000U 11886 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 11887 // .. L1_SEL = 0 11888 // .. ==> 0XF80007A0[2:2] = 0x00000000U 11889 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 11890 // .. L2_SEL = 0 11891 // .. ==> 0XF80007A0[4:3] = 0x00000000U 11892 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 11893 // .. L3_SEL = 4 11894 // .. ==> 0XF80007A0[7:5] = 0x00000004U 11895 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U 11896 // .. Speed = 0 11897 // .. ==> 0XF80007A0[8:8] = 0x00000000U 11898 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 11899 // .. IO_Type = 1 11900 // .. ==> 0XF80007A0[11:9] = 0x00000001U 11901 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 11902 // .. PULLUP = 0 11903 // .. ==> 0XF80007A0[12:12] = 0x00000000U 11904 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 11905 // .. DisableRcvr = 0 11906 // .. ==> 0XF80007A0[13:13] = 0x00000000U 11907 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 11908 // .. 11909 EMIT_MASKWRITE(0XF80007A0, 0x00003FFFU ,0x00000280U), 11910 // .. TRI_ENABLE = 0 11911 // .. ==> 0XF80007A4[0:0] = 0x00000000U 11912 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 11913 // .. L0_SEL = 0 11914 // .. ==> 0XF80007A4[1:1] = 0x00000000U 11915 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 11916 // .. L1_SEL = 0 11917 // .. ==> 0XF80007A4[2:2] = 0x00000000U 11918 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 11919 // .. L2_SEL = 0 11920 // .. ==> 0XF80007A4[4:3] = 0x00000000U 11921 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 11922 // .. L3_SEL = 4 11923 // .. ==> 0XF80007A4[7:5] = 0x00000004U 11924 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U 11925 // .. Speed = 0 11926 // .. ==> 0XF80007A4[8:8] = 0x00000000U 11927 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 11928 // .. IO_Type = 1 11929 // .. ==> 0XF80007A4[11:9] = 0x00000001U 11930 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 11931 // .. PULLUP = 0 11932 // .. ==> 0XF80007A4[12:12] = 0x00000000U 11933 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 11934 // .. DisableRcvr = 0 11935 // .. ==> 0XF80007A4[13:13] = 0x00000000U 11936 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 11937 // .. 11938 EMIT_MASKWRITE(0XF80007A4, 0x00003FFFU ,0x00000280U), 11939 // .. TRI_ENABLE = 0 11940 // .. ==> 0XF80007A8[0:0] = 0x00000000U 11941 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 11942 // .. L0_SEL = 0 11943 // .. ==> 0XF80007A8[1:1] = 0x00000000U 11944 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 11945 // .. L1_SEL = 0 11946 // .. ==> 0XF80007A8[2:2] = 0x00000000U 11947 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 11948 // .. L2_SEL = 0 11949 // .. ==> 0XF80007A8[4:3] = 0x00000000U 11950 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 11951 // .. L3_SEL = 4 11952 // .. ==> 0XF80007A8[7:5] = 0x00000004U 11953 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U 11954 // .. Speed = 0 11955 // .. ==> 0XF80007A8[8:8] = 0x00000000U 11956 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 11957 // .. IO_Type = 1 11958 // .. ==> 0XF80007A8[11:9] = 0x00000001U 11959 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 11960 // .. PULLUP = 0 11961 // .. ==> 0XF80007A8[12:12] = 0x00000000U 11962 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 11963 // .. DisableRcvr = 0 11964 // .. ==> 0XF80007A8[13:13] = 0x00000000U 11965 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 11966 // .. 11967 EMIT_MASKWRITE(0XF80007A8, 0x00003FFFU ,0x00000280U), 11968 // .. TRI_ENABLE = 0 11969 // .. ==> 0XF80007AC[0:0] = 0x00000000U 11970 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 11971 // .. L0_SEL = 0 11972 // .. ==> 0XF80007AC[1:1] = 0x00000000U 11973 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 11974 // .. L1_SEL = 0 11975 // .. ==> 0XF80007AC[2:2] = 0x00000000U 11976 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 11977 // .. L2_SEL = 0 11978 // .. ==> 0XF80007AC[4:3] = 0x00000000U 11979 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 11980 // .. L3_SEL = 4 11981 // .. ==> 0XF80007AC[7:5] = 0x00000004U 11982 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U 11983 // .. Speed = 0 11984 // .. ==> 0XF80007AC[8:8] = 0x00000000U 11985 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 11986 // .. IO_Type = 1 11987 // .. ==> 0XF80007AC[11:9] = 0x00000001U 11988 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 11989 // .. PULLUP = 0 11990 // .. ==> 0XF80007AC[12:12] = 0x00000000U 11991 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 11992 // .. DisableRcvr = 0 11993 // .. ==> 0XF80007AC[13:13] = 0x00000000U 11994 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 11995 // .. 11996 EMIT_MASKWRITE(0XF80007AC, 0x00003FFFU ,0x00000280U), 11997 // .. TRI_ENABLE = 0 11998 // .. ==> 0XF80007B0[0:0] = 0x00000000U 11999 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 12000 // .. L0_SEL = 0 12001 // .. ==> 0XF80007B0[1:1] = 0x00000000U 12002 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 12003 // .. L1_SEL = 0 12004 // .. ==> 0XF80007B0[2:2] = 0x00000000U 12005 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 12006 // .. L2_SEL = 0 12007 // .. ==> 0XF80007B0[4:3] = 0x00000000U 12008 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 12009 // .. L3_SEL = 4 12010 // .. ==> 0XF80007B0[7:5] = 0x00000004U 12011 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U 12012 // .. Speed = 0 12013 // .. ==> 0XF80007B0[8:8] = 0x00000000U 12014 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 12015 // .. IO_Type = 1 12016 // .. ==> 0XF80007B0[11:9] = 0x00000001U 12017 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 12018 // .. PULLUP = 0 12019 // .. ==> 0XF80007B0[12:12] = 0x00000000U 12020 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 12021 // .. DisableRcvr = 0 12022 // .. ==> 0XF80007B0[13:13] = 0x00000000U 12023 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 12024 // .. 12025 EMIT_MASKWRITE(0XF80007B0, 0x00003FFFU ,0x00000280U), 12026 // .. TRI_ENABLE = 0 12027 // .. ==> 0XF80007B4[0:0] = 0x00000000U 12028 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 12029 // .. L0_SEL = 0 12030 // .. ==> 0XF80007B4[1:1] = 0x00000000U 12031 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 12032 // .. L1_SEL = 0 12033 // .. ==> 0XF80007B4[2:2] = 0x00000000U 12034 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 12035 // .. L2_SEL = 0 12036 // .. ==> 0XF80007B4[4:3] = 0x00000000U 12037 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 12038 // .. L3_SEL = 4 12039 // .. ==> 0XF80007B4[7:5] = 0x00000004U 12040 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U 12041 // .. Speed = 0 12042 // .. ==> 0XF80007B4[8:8] = 0x00000000U 12043 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 12044 // .. IO_Type = 1 12045 // .. ==> 0XF80007B4[11:9] = 0x00000001U 12046 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 12047 // .. PULLUP = 0 12048 // .. ==> 0XF80007B4[12:12] = 0x00000000U 12049 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 12050 // .. DisableRcvr = 0 12051 // .. ==> 0XF80007B4[13:13] = 0x00000000U 12052 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 12053 // .. 12054 EMIT_MASKWRITE(0XF80007B4, 0x00003FFFU ,0x00000280U), 12055 // .. TRI_ENABLE = 1 12056 // .. ==> 0XF80007B8[0:0] = 0x00000001U 12057 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 12058 // .. L0_SEL = 0 12059 // .. ==> 0XF80007B8[1:1] = 0x00000000U 12060 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 12061 // .. L1_SEL = 0 12062 // .. ==> 0XF80007B8[2:2] = 0x00000000U 12063 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 12064 // .. L2_SEL = 0 12065 // .. ==> 0XF80007B8[4:3] = 0x00000000U 12066 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 12067 // .. L3_SEL = 1 12068 // .. ==> 0XF80007B8[7:5] = 0x00000001U 12069 // .. ==> MASK : 0x000000E0U VAL : 0x00000020U 12070 // .. Speed = 0 12071 // .. ==> 0XF80007B8[8:8] = 0x00000000U 12072 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 12073 // .. IO_Type = 1 12074 // .. ==> 0XF80007B8[11:9] = 0x00000001U 12075 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 12076 // .. PULLUP = 1 12077 // .. ==> 0XF80007B8[12:12] = 0x00000001U 12078 // .. ==> MASK : 0x00001000U VAL : 0x00001000U 12079 // .. DisableRcvr = 0 12080 // .. ==> 0XF80007B8[13:13] = 0x00000000U 12081 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 12082 // .. 12083 EMIT_MASKWRITE(0XF80007B8, 0x00003FFFU ,0x00001221U), 12084 // .. TRI_ENABLE = 0 12085 // .. ==> 0XF80007BC[0:0] = 0x00000000U 12086 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 12087 // .. L0_SEL = 0 12088 // .. ==> 0XF80007BC[1:1] = 0x00000000U 12089 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 12090 // .. L1_SEL = 0 12091 // .. ==> 0XF80007BC[2:2] = 0x00000000U 12092 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 12093 // .. L2_SEL = 0 12094 // .. ==> 0XF80007BC[4:3] = 0x00000000U 12095 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 12096 // .. L3_SEL = 1 12097 // .. ==> 0XF80007BC[7:5] = 0x00000001U 12098 // .. ==> MASK : 0x000000E0U VAL : 0x00000020U 12099 // .. Speed = 0 12100 // .. ==> 0XF80007BC[8:8] = 0x00000000U 12101 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 12102 // .. IO_Type = 1 12103 // .. ==> 0XF80007BC[11:9] = 0x00000001U 12104 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 12105 // .. PULLUP = 1 12106 // .. ==> 0XF80007BC[12:12] = 0x00000001U 12107 // .. ==> MASK : 0x00001000U VAL : 0x00001000U 12108 // .. DisableRcvr = 0 12109 // .. ==> 0XF80007BC[13:13] = 0x00000000U 12110 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 12111 // .. 12112 EMIT_MASKWRITE(0XF80007BC, 0x00003FFFU ,0x00001220U), 12113 // .. TRI_ENABLE = 0 12114 // .. ==> 0XF80007C0[0:0] = 0x00000000U 12115 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 12116 // .. L0_SEL = 0 12117 // .. ==> 0XF80007C0[1:1] = 0x00000000U 12118 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 12119 // .. L1_SEL = 0 12120 // .. ==> 0XF80007C0[2:2] = 0x00000000U 12121 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 12122 // .. L2_SEL = 0 12123 // .. ==> 0XF80007C0[4:3] = 0x00000000U 12124 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 12125 // .. L3_SEL = 7 12126 // .. ==> 0XF80007C0[7:5] = 0x00000007U 12127 // .. ==> MASK : 0x000000E0U VAL : 0x000000E0U 12128 // .. Speed = 0 12129 // .. ==> 0XF80007C0[8:8] = 0x00000000U 12130 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 12131 // .. IO_Type = 1 12132 // .. ==> 0XF80007C0[11:9] = 0x00000001U 12133 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 12134 // .. PULLUP = 0 12135 // .. ==> 0XF80007C0[12:12] = 0x00000000U 12136 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 12137 // .. DisableRcvr = 0 12138 // .. ==> 0XF80007C0[13:13] = 0x00000000U 12139 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 12140 // .. 12141 EMIT_MASKWRITE(0XF80007C0, 0x00003FFFU ,0x000002E0U), 12142 // .. TRI_ENABLE = 1 12143 // .. ==> 0XF80007C4[0:0] = 0x00000001U 12144 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 12145 // .. L0_SEL = 0 12146 // .. ==> 0XF80007C4[1:1] = 0x00000000U 12147 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 12148 // .. L1_SEL = 0 12149 // .. ==> 0XF80007C4[2:2] = 0x00000000U 12150 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 12151 // .. L2_SEL = 0 12152 // .. ==> 0XF80007C4[4:3] = 0x00000000U 12153 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 12154 // .. L3_SEL = 7 12155 // .. ==> 0XF80007C4[7:5] = 0x00000007U 12156 // .. ==> MASK : 0x000000E0U VAL : 0x000000E0U 12157 // .. Speed = 0 12158 // .. ==> 0XF80007C4[8:8] = 0x00000000U 12159 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 12160 // .. IO_Type = 1 12161 // .. ==> 0XF80007C4[11:9] = 0x00000001U 12162 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 12163 // .. PULLUP = 0 12164 // .. ==> 0XF80007C4[12:12] = 0x00000000U 12165 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 12166 // .. DisableRcvr = 0 12167 // .. ==> 0XF80007C4[13:13] = 0x00000000U 12168 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 12169 // .. 12170 EMIT_MASKWRITE(0XF80007C4, 0x00003FFFU ,0x000002E1U), 12171 // .. TRI_ENABLE = 0 12172 // .. ==> 0XF80007C8[0:0] = 0x00000000U 12173 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 12174 // .. L0_SEL = 0 12175 // .. ==> 0XF80007C8[1:1] = 0x00000000U 12176 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 12177 // .. L1_SEL = 0 12178 // .. ==> 0XF80007C8[2:2] = 0x00000000U 12179 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 12180 // .. L2_SEL = 0 12181 // .. ==> 0XF80007C8[4:3] = 0x00000000U 12182 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 12183 // .. L3_SEL = 2 12184 // .. ==> 0XF80007C8[7:5] = 0x00000002U 12185 // .. ==> MASK : 0x000000E0U VAL : 0x00000040U 12186 // .. Speed = 0 12187 // .. ==> 0XF80007C8[8:8] = 0x00000000U 12188 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 12189 // .. IO_Type = 1 12190 // .. ==> 0XF80007C8[11:9] = 0x00000001U 12191 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 12192 // .. PULLUP = 1 12193 // .. ==> 0XF80007C8[12:12] = 0x00000001U 12194 // .. ==> MASK : 0x00001000U VAL : 0x00001000U 12195 // .. DisableRcvr = 0 12196 // .. ==> 0XF80007C8[13:13] = 0x00000000U 12197 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 12198 // .. 12199 EMIT_MASKWRITE(0XF80007C8, 0x00003FFFU ,0x00001240U), 12200 // .. TRI_ENABLE = 0 12201 // .. ==> 0XF80007CC[0:0] = 0x00000000U 12202 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 12203 // .. L0_SEL = 0 12204 // .. ==> 0XF80007CC[1:1] = 0x00000000U 12205 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 12206 // .. L1_SEL = 0 12207 // .. ==> 0XF80007CC[2:2] = 0x00000000U 12208 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 12209 // .. L2_SEL = 0 12210 // .. ==> 0XF80007CC[4:3] = 0x00000000U 12211 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 12212 // .. L3_SEL = 2 12213 // .. ==> 0XF80007CC[7:5] = 0x00000002U 12214 // .. ==> MASK : 0x000000E0U VAL : 0x00000040U 12215 // .. Speed = 0 12216 // .. ==> 0XF80007CC[8:8] = 0x00000000U 12217 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 12218 // .. IO_Type = 1 12219 // .. ==> 0XF80007CC[11:9] = 0x00000001U 12220 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 12221 // .. PULLUP = 1 12222 // .. ==> 0XF80007CC[12:12] = 0x00000001U 12223 // .. ==> MASK : 0x00001000U VAL : 0x00001000U 12224 // .. DisableRcvr = 0 12225 // .. ==> 0XF80007CC[13:13] = 0x00000000U 12226 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 12227 // .. 12228 EMIT_MASKWRITE(0XF80007CC, 0x00003FFFU ,0x00001240U), 12229 // .. TRI_ENABLE = 0 12230 // .. ==> 0XF80007D0[0:0] = 0x00000000U 12231 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 12232 // .. L0_SEL = 0 12233 // .. ==> 0XF80007D0[1:1] = 0x00000000U 12234 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 12235 // .. L1_SEL = 0 12236 // .. ==> 0XF80007D0[2:2] = 0x00000000U 12237 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 12238 // .. L2_SEL = 0 12239 // .. ==> 0XF80007D0[4:3] = 0x00000000U 12240 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 12241 // .. L3_SEL = 4 12242 // .. ==> 0XF80007D0[7:5] = 0x00000004U 12243 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U 12244 // .. Speed = 0 12245 // .. ==> 0XF80007D0[8:8] = 0x00000000U 12246 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 12247 // .. IO_Type = 1 12248 // .. ==> 0XF80007D0[11:9] = 0x00000001U 12249 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 12250 // .. PULLUP = 0 12251 // .. ==> 0XF80007D0[12:12] = 0x00000000U 12252 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 12253 // .. DisableRcvr = 0 12254 // .. ==> 0XF80007D0[13:13] = 0x00000000U 12255 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 12256 // .. 12257 EMIT_MASKWRITE(0XF80007D0, 0x00003FFFU ,0x00000280U), 12258 // .. TRI_ENABLE = 0 12259 // .. ==> 0XF80007D4[0:0] = 0x00000000U 12260 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 12261 // .. L0_SEL = 0 12262 // .. ==> 0XF80007D4[1:1] = 0x00000000U 12263 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 12264 // .. L1_SEL = 0 12265 // .. ==> 0XF80007D4[2:2] = 0x00000000U 12266 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 12267 // .. L2_SEL = 0 12268 // .. ==> 0XF80007D4[4:3] = 0x00000000U 12269 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 12270 // .. L3_SEL = 4 12271 // .. ==> 0XF80007D4[7:5] = 0x00000004U 12272 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U 12273 // .. Speed = 0 12274 // .. ==> 0XF80007D4[8:8] = 0x00000000U 12275 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 12276 // .. IO_Type = 1 12277 // .. ==> 0XF80007D4[11:9] = 0x00000001U 12278 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U 12279 // .. PULLUP = 0 12280 // .. ==> 0XF80007D4[12:12] = 0x00000000U 12281 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 12282 // .. DisableRcvr = 0 12283 // .. ==> 0XF80007D4[13:13] = 0x00000000U 12284 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 12285 // .. 12286 EMIT_MASKWRITE(0XF80007D4, 0x00003FFFU ,0x00000280U), 12287 // .. SDIO0_WP_SEL = 15 12288 // .. ==> 0XF8000830[5:0] = 0x0000000FU 12289 // .. ==> MASK : 0x0000003FU VAL : 0x0000000FU 12290 // .. SDIO0_CD_SEL = 0 12291 // .. ==> 0XF8000830[21:16] = 0x00000000U 12292 // .. ==> MASK : 0x003F0000U VAL : 0x00000000U 12293 // .. 12294 EMIT_MASKWRITE(0XF8000830, 0x003F003FU ,0x0000000FU), 12295 // .. FINISH: MIO PROGRAMMING 12296 // .. START: LOCK IT BACK 12297 // .. LOCK_KEY = 0X767B 12298 // .. ==> 0XF8000004[15:0] = 0x0000767BU 12299 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU 12300 // .. 12301 EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU), 12302 // .. FINISH: LOCK IT BACK 12303 // FINISH: top 12304 // 12305 EMIT_EXIT(), 12306 12307 // 12308 }; 12309 12310 unsigned long ps7_peripherals_init_data_1_0[] = { 12311 // START: top 12312 // .. START: SLCR SETTINGS 12313 // .. UNLOCK_KEY = 0XDF0D 12314 // .. ==> 0XF8000008[15:0] = 0x0000DF0DU 12315 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU 12316 // .. 12317 EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU), 12318 // .. FINISH: SLCR SETTINGS 12319 // .. START: DDR TERM/IBUF_DISABLE_MODE SETTINGS 12320 // .. IBUF_DISABLE_MODE = 0x1 12321 // .. ==> 0XF8000B48[7:7] = 0x00000001U 12322 // .. ==> MASK : 0x00000080U VAL : 0x00000080U 12323 // .. TERM_DISABLE_MODE = 0x1 12324 // .. ==> 0XF8000B48[8:8] = 0x00000001U 12325 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 12326 // .. 12327 EMIT_MASKWRITE(0XF8000B48, 0x00000180U ,0x00000180U), 12328 // .. IBUF_DISABLE_MODE = 0x1 12329 // .. ==> 0XF8000B4C[7:7] = 0x00000001U 12330 // .. ==> MASK : 0x00000080U VAL : 0x00000080U 12331 // .. TERM_DISABLE_MODE = 0x1 12332 // .. ==> 0XF8000B4C[8:8] = 0x00000001U 12333 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 12334 // .. 12335 EMIT_MASKWRITE(0XF8000B4C, 0x00000180U ,0x00000180U), 12336 // .. IBUF_DISABLE_MODE = 0x1 12337 // .. ==> 0XF8000B50[7:7] = 0x00000001U 12338 // .. ==> MASK : 0x00000080U VAL : 0x00000080U 12339 // .. TERM_DISABLE_MODE = 0x1 12340 // .. ==> 0XF8000B50[8:8] = 0x00000001U 12341 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 12342 // .. 12343 EMIT_MASKWRITE(0XF8000B50, 0x00000180U ,0x00000180U), 12344 // .. IBUF_DISABLE_MODE = 0x1 12345 // .. ==> 0XF8000B54[7:7] = 0x00000001U 12346 // .. ==> MASK : 0x00000080U VAL : 0x00000080U 12347 // .. TERM_DISABLE_MODE = 0x1 12348 // .. ==> 0XF8000B54[8:8] = 0x00000001U 12349 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 12350 // .. 12351 EMIT_MASKWRITE(0XF8000B54, 0x00000180U ,0x00000180U), 12352 // .. FINISH: DDR TERM/IBUF_DISABLE_MODE SETTINGS 12353 // .. START: LOCK IT BACK 12354 // .. LOCK_KEY = 0X767B 12355 // .. ==> 0XF8000004[15:0] = 0x0000767BU 12356 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU 12357 // .. 12358 EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU), 12359 // .. FINISH: LOCK IT BACK 12360 // .. START: SRAM/NOR SET OPMODE 12361 // .. FINISH: SRAM/NOR SET OPMODE 12362 // .. START: UART REGISTERS 12363 // .. BDIV = 0x6 12364 // .. ==> 0XE0001034[7:0] = 0x00000006U 12365 // .. ==> MASK : 0x000000FFU VAL : 0x00000006U 12366 // .. 12367 EMIT_MASKWRITE(0XE0001034, 0x000000FFU ,0x00000006U), 12368 // .. CD = 0x3e 12369 // .. ==> 0XE0001018[15:0] = 0x0000003EU 12370 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000003EU 12371 // .. 12372 EMIT_MASKWRITE(0XE0001018, 0x0000FFFFU ,0x0000003EU), 12373 // .. STPBRK = 0x0 12374 // .. ==> 0XE0001000[8:8] = 0x00000000U 12375 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 12376 // .. STTBRK = 0x0 12377 // .. ==> 0XE0001000[7:7] = 0x00000000U 12378 // .. ==> MASK : 0x00000080U VAL : 0x00000000U 12379 // .. RSTTO = 0x0 12380 // .. ==> 0XE0001000[6:6] = 0x00000000U 12381 // .. ==> MASK : 0x00000040U VAL : 0x00000000U 12382 // .. TXDIS = 0x0 12383 // .. ==> 0XE0001000[5:5] = 0x00000000U 12384 // .. ==> MASK : 0x00000020U VAL : 0x00000000U 12385 // .. TXEN = 0x1 12386 // .. ==> 0XE0001000[4:4] = 0x00000001U 12387 // .. ==> MASK : 0x00000010U VAL : 0x00000010U 12388 // .. RXDIS = 0x0 12389 // .. ==> 0XE0001000[3:3] = 0x00000000U 12390 // .. ==> MASK : 0x00000008U VAL : 0x00000000U 12391 // .. RXEN = 0x1 12392 // .. ==> 0XE0001000[2:2] = 0x00000001U 12393 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 12394 // .. TXRES = 0x1 12395 // .. ==> 0XE0001000[1:1] = 0x00000001U 12396 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 12397 // .. RXRES = 0x1 12398 // .. ==> 0XE0001000[0:0] = 0x00000001U 12399 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 12400 // .. 12401 EMIT_MASKWRITE(0XE0001000, 0x000001FFU ,0x00000017U), 12402 // .. IRMODE = 0x0 12403 // .. ==> 0XE0001004[11:11] = 0x00000000U 12404 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 12405 // .. UCLKEN = 0x0 12406 // .. ==> 0XE0001004[10:10] = 0x00000000U 12407 // .. ==> MASK : 0x00000400U VAL : 0x00000000U 12408 // .. CHMODE = 0x0 12409 // .. ==> 0XE0001004[9:8] = 0x00000000U 12410 // .. ==> MASK : 0x00000300U VAL : 0x00000000U 12411 // .. NBSTOP = 0x0 12412 // .. ==> 0XE0001004[7:6] = 0x00000000U 12413 // .. ==> MASK : 0x000000C0U VAL : 0x00000000U 12414 // .. PAR = 0x4 12415 // .. ==> 0XE0001004[5:3] = 0x00000004U 12416 // .. ==> MASK : 0x00000038U VAL : 0x00000020U 12417 // .. CHRL = 0x0 12418 // .. ==> 0XE0001004[2:1] = 0x00000000U 12419 // .. ==> MASK : 0x00000006U VAL : 0x00000000U 12420 // .. CLKS = 0x0 12421 // .. ==> 0XE0001004[0:0] = 0x00000000U 12422 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 12423 // .. 12424 EMIT_MASKWRITE(0XE0001004, 0x00000FFFU ,0x00000020U), 12425 // .. FINISH: UART REGISTERS 12426 // .. START: QSPI REGISTERS 12427 // .. Holdb_dr = 1 12428 // .. ==> 0XE000D000[19:19] = 0x00000001U 12429 // .. ==> MASK : 0x00080000U VAL : 0x00080000U 12430 // .. 12431 EMIT_MASKWRITE(0XE000D000, 0x00080000U ,0x00080000U), 12432 // .. FINISH: QSPI REGISTERS 12433 // .. START: PL POWER ON RESET REGISTERS 12434 // .. PCFG_POR_CNT_4K = 0 12435 // .. ==> 0XF8007000[29:29] = 0x00000000U 12436 // .. ==> MASK : 0x20000000U VAL : 0x00000000U 12437 // .. 12438 EMIT_MASKWRITE(0XF8007000, 0x20000000U ,0x00000000U), 12439 // .. FINISH: PL POWER ON RESET REGISTERS 12440 // .. START: SMC TIMING CALCULATION REGISTER UPDATE 12441 // .. .. START: NAND SET CYCLE 12442 // .. .. FINISH: NAND SET CYCLE 12443 // .. .. START: OPMODE 12444 // .. .. FINISH: OPMODE 12445 // .. .. START: DIRECT COMMAND 12446 // .. .. FINISH: DIRECT COMMAND 12447 // .. .. START: SRAM/NOR CS0 SET CYCLE 12448 // .. .. FINISH: SRAM/NOR CS0 SET CYCLE 12449 // .. .. START: DIRECT COMMAND 12450 // .. .. FINISH: DIRECT COMMAND 12451 // .. .. START: NOR CS0 BASE ADDRESS 12452 // .. .. FINISH: NOR CS0 BASE ADDRESS 12453 // .. .. START: SRAM/NOR CS1 SET CYCLE 12454 // .. .. FINISH: SRAM/NOR CS1 SET CYCLE 12455 // .. .. START: DIRECT COMMAND 12456 // .. .. FINISH: DIRECT COMMAND 12457 // .. .. START: NOR CS1 BASE ADDRESS 12458 // .. .. FINISH: NOR CS1 BASE ADDRESS 12459 // .. .. START: USB RESET 12460 // .. .. .. START: USB0 RESET 12461 // .. .. .. .. START: DIR MODE BANK 0 12462 // .. .. .. .. DIRECTION_0 = 0x80 12463 // .. .. .. .. ==> 0XE000A204[31:0] = 0x00000080U 12464 // .. .. .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00000080U 12465 // .. .. .. .. 12466 EMIT_MASKWRITE(0XE000A204, 0xFFFFFFFFU ,0x00000080U), 12467 // .. .. .. .. FINISH: DIR MODE BANK 0 12468 // .. .. .. .. START: DIR MODE BANK 1 12469 // .. .. .. .. FINISH: DIR MODE BANK 1 12470 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 12471 // .. .. .. .. MASK_0_LSW = 0xff7f 12472 // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000FF7FU 12473 // .. .. .. .. ==> MASK : 0xFFFF0000U VAL : 0xFF7F0000U 12474 // .. .. .. .. DATA_0_LSW = 0x80 12475 // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000080U 12476 // .. .. .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000080U 12477 // .. .. .. .. 12478 EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xFF7F0080U), 12479 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 12480 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 12481 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 12482 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 12483 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 12484 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 12485 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 12486 // .. .. .. .. START: OUTPUT ENABLE BANK 0 12487 // .. .. .. .. OP_ENABLE_0 = 0x80 12488 // .. .. .. .. ==> 0XE000A208[31:0] = 0x00000080U 12489 // .. .. .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00000080U 12490 // .. .. .. .. 12491 EMIT_MASKWRITE(0XE000A208, 0xFFFFFFFFU ,0x00000080U), 12492 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0 12493 // .. .. .. .. START: OUTPUT ENABLE BANK 1 12494 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1 12495 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0] 12496 // .. .. .. .. MASK_0_LSW = 0xff7f 12497 // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000FF7FU 12498 // .. .. .. .. ==> MASK : 0xFFFF0000U VAL : 0xFF7F0000U 12499 // .. .. .. .. DATA_0_LSW = 0x0 12500 // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000000U 12501 // .. .. .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000000U 12502 // .. .. .. .. 12503 EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xFF7F0000U), 12504 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0] 12505 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16] 12506 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16] 12507 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32] 12508 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32] 12509 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48] 12510 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48] 12511 // .. .. .. .. START: ADD 1 MS DELAY 12512 // .. .. .. .. 12513 EMIT_MASKDELAY(0XF8F00200, 1), 12514 // .. .. .. .. FINISH: ADD 1 MS DELAY 12515 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 12516 // .. .. .. .. MASK_0_LSW = 0xff7f 12517 // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000FF7FU 12518 // .. .. .. .. ==> MASK : 0xFFFF0000U VAL : 0xFF7F0000U 12519 // .. .. .. .. DATA_0_LSW = 0x80 12520 // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000080U 12521 // .. .. .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000080U 12522 // .. .. .. .. 12523 EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xFF7F0080U), 12524 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 12525 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 12526 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 12527 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 12528 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 12529 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 12530 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 12531 // .. .. .. FINISH: USB0 RESET 12532 // .. .. .. START: USB1 RESET 12533 // .. .. .. .. START: DIR MODE BANK 0 12534 // .. .. .. .. FINISH: DIR MODE BANK 0 12535 // .. .. .. .. START: DIR MODE BANK 1 12536 // .. .. .. .. FINISH: DIR MODE BANK 1 12537 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 12538 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 12539 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 12540 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 12541 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 12542 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 12543 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 12544 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 12545 // .. .. .. .. START: OUTPUT ENABLE BANK 0 12546 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0 12547 // .. .. .. .. START: OUTPUT ENABLE BANK 1 12548 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1 12549 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0] 12550 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0] 12551 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16] 12552 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16] 12553 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32] 12554 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32] 12555 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48] 12556 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48] 12557 // .. .. .. .. START: ADD 1 MS DELAY 12558 // .. .. .. .. 12559 EMIT_MASKDELAY(0XF8F00200, 1), 12560 // .. .. .. .. FINISH: ADD 1 MS DELAY 12561 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 12562 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 12563 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 12564 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 12565 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 12566 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 12567 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 12568 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 12569 // .. .. .. FINISH: USB1 RESET 12570 // .. .. FINISH: USB RESET 12571 // .. .. START: ENET RESET 12572 // .. .. .. START: ENET0 RESET 12573 // .. .. .. .. START: DIR MODE BANK 0 12574 // .. .. .. .. DIRECTION_0 = 0x800 12575 // .. .. .. .. ==> 0XE000A204[31:0] = 0x00000800U 12576 // .. .. .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00000800U 12577 // .. .. .. .. 12578 EMIT_MASKWRITE(0XE000A204, 0xFFFFFFFFU ,0x00000800U), 12579 // .. .. .. .. FINISH: DIR MODE BANK 0 12580 // .. .. .. .. START: DIR MODE BANK 1 12581 // .. .. .. .. FINISH: DIR MODE BANK 1 12582 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 12583 // .. .. .. .. MASK_0_LSW = 0xf7ff 12584 // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000F7FFU 12585 // .. .. .. .. ==> MASK : 0xFFFF0000U VAL : 0xF7FF0000U 12586 // .. .. .. .. DATA_0_LSW = 0x800 12587 // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000800U 12588 // .. .. .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000800U 12589 // .. .. .. .. 12590 EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xF7FF0800U), 12591 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 12592 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 12593 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 12594 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 12595 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 12596 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 12597 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 12598 // .. .. .. .. START: OUTPUT ENABLE BANK 0 12599 // .. .. .. .. OP_ENABLE_0 = 0x800 12600 // .. .. .. .. ==> 0XE000A208[31:0] = 0x00000800U 12601 // .. .. .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00000800U 12602 // .. .. .. .. 12603 EMIT_MASKWRITE(0XE000A208, 0xFFFFFFFFU ,0x00000800U), 12604 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0 12605 // .. .. .. .. START: OUTPUT ENABLE BANK 1 12606 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1 12607 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0] 12608 // .. .. .. .. MASK_0_LSW = 0xf7ff 12609 // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000F7FFU 12610 // .. .. .. .. ==> MASK : 0xFFFF0000U VAL : 0xF7FF0000U 12611 // .. .. .. .. DATA_0_LSW = 0x0 12612 // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000000U 12613 // .. .. .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000000U 12614 // .. .. .. .. 12615 EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xF7FF0000U), 12616 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0] 12617 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16] 12618 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16] 12619 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32] 12620 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32] 12621 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48] 12622 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48] 12623 // .. .. .. .. START: ADD 1 MS DELAY 12624 // .. .. .. .. 12625 EMIT_MASKDELAY(0XF8F00200, 1), 12626 // .. .. .. .. FINISH: ADD 1 MS DELAY 12627 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 12628 // .. .. .. .. MASK_0_LSW = 0xf7ff 12629 // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000F7FFU 12630 // .. .. .. .. ==> MASK : 0xFFFF0000U VAL : 0xF7FF0000U 12631 // .. .. .. .. DATA_0_LSW = 0x800 12632 // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000800U 12633 // .. .. .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000800U 12634 // .. .. .. .. 12635 EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xF7FF0800U), 12636 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 12637 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 12638 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 12639 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 12640 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 12641 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 12642 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 12643 // .. .. .. FINISH: ENET0 RESET 12644 // .. .. .. START: ENET1 RESET 12645 // .. .. .. .. START: DIR MODE BANK 0 12646 // .. .. .. .. FINISH: DIR MODE BANK 0 12647 // .. .. .. .. START: DIR MODE BANK 1 12648 // .. .. .. .. FINISH: DIR MODE BANK 1 12649 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 12650 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 12651 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 12652 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 12653 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 12654 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 12655 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 12656 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 12657 // .. .. .. .. START: OUTPUT ENABLE BANK 0 12658 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0 12659 // .. .. .. .. START: OUTPUT ENABLE BANK 1 12660 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1 12661 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0] 12662 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0] 12663 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16] 12664 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16] 12665 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32] 12666 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32] 12667 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48] 12668 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48] 12669 // .. .. .. .. START: ADD 1 MS DELAY 12670 // .. .. .. .. 12671 EMIT_MASKDELAY(0XF8F00200, 1), 12672 // .. .. .. .. FINISH: ADD 1 MS DELAY 12673 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 12674 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 12675 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 12676 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 12677 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 12678 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 12679 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 12680 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 12681 // .. .. .. FINISH: ENET1 RESET 12682 // .. .. FINISH: ENET RESET 12683 // .. .. START: I2C RESET 12684 // .. .. .. START: I2C0 RESET 12685 // .. .. .. .. START: DIR MODE GPIO BANK0 12686 // .. .. .. .. DIRECTION_0 = 0x2000 12687 // .. .. .. .. ==> 0XE000A204[31:0] = 0x00002000U 12688 // .. .. .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00002000U 12689 // .. .. .. .. 12690 EMIT_MASKWRITE(0XE000A204, 0xFFFFFFFFU ,0x00002000U), 12691 // .. .. .. .. FINISH: DIR MODE GPIO BANK0 12692 // .. .. .. .. START: DIR MODE GPIO BANK1 12693 // .. .. .. .. FINISH: DIR MODE GPIO BANK1 12694 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 12695 // .. .. .. .. MASK_0_LSW = 0xdfff 12696 // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000DFFFU 12697 // .. .. .. .. ==> MASK : 0xFFFF0000U VAL : 0xDFFF0000U 12698 // .. .. .. .. DATA_0_LSW = 0x2000 12699 // .. .. .. .. ==> 0XE000A000[15:0] = 0x00002000U 12700 // .. .. .. .. ==> MASK : 0x0000FFFFU VAL : 0x00002000U 12701 // .. .. .. .. 12702 EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xDFFF2000U), 12703 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 12704 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 12705 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 12706 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 12707 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 12708 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 12709 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 12710 // .. .. .. .. START: OUTPUT ENABLE 12711 // .. .. .. .. OP_ENABLE_0 = 0x2000 12712 // .. .. .. .. ==> 0XE000A208[31:0] = 0x00002000U 12713 // .. .. .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00002000U 12714 // .. .. .. .. 12715 EMIT_MASKWRITE(0XE000A208, 0xFFFFFFFFU ,0x00002000U), 12716 // .. .. .. .. FINISH: OUTPUT ENABLE 12717 // .. .. .. .. START: OUTPUT ENABLE 12718 // .. .. .. .. FINISH: OUTPUT ENABLE 12719 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0] 12720 // .. .. .. .. MASK_0_LSW = 0xdfff 12721 // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000DFFFU 12722 // .. .. .. .. ==> MASK : 0xFFFF0000U VAL : 0xDFFF0000U 12723 // .. .. .. .. DATA_0_LSW = 0x0 12724 // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000000U 12725 // .. .. .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000000U 12726 // .. .. .. .. 12727 EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xDFFF0000U), 12728 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0] 12729 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16] 12730 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16] 12731 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32] 12732 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32] 12733 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48] 12734 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48] 12735 // .. .. .. .. START: ADD 1 MS DELAY 12736 // .. .. .. .. 12737 EMIT_MASKDELAY(0XF8F00200, 1), 12738 // .. .. .. .. FINISH: ADD 1 MS DELAY 12739 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 12740 // .. .. .. .. MASK_0_LSW = 0xdfff 12741 // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000DFFFU 12742 // .. .. .. .. ==> MASK : 0xFFFF0000U VAL : 0xDFFF0000U 12743 // .. .. .. .. DATA_0_LSW = 0x2000 12744 // .. .. .. .. ==> 0XE000A000[15:0] = 0x00002000U 12745 // .. .. .. .. ==> MASK : 0x0000FFFFU VAL : 0x00002000U 12746 // .. .. .. .. 12747 EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xDFFF2000U), 12748 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 12749 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 12750 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 12751 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 12752 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 12753 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 12754 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 12755 // .. .. .. FINISH: I2C0 RESET 12756 // .. .. .. START: I2C1 RESET 12757 // .. .. .. .. START: DIR MODE GPIO BANK0 12758 // .. .. .. .. FINISH: DIR MODE GPIO BANK0 12759 // .. .. .. .. START: DIR MODE GPIO BANK1 12760 // .. .. .. .. FINISH: DIR MODE GPIO BANK1 12761 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 12762 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 12763 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 12764 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 12765 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 12766 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 12767 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 12768 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 12769 // .. .. .. .. START: OUTPUT ENABLE 12770 // .. .. .. .. FINISH: OUTPUT ENABLE 12771 // .. .. .. .. START: OUTPUT ENABLE 12772 // .. .. .. .. FINISH: OUTPUT ENABLE 12773 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0] 12774 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0] 12775 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16] 12776 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16] 12777 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32] 12778 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32] 12779 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48] 12780 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48] 12781 // .. .. .. .. START: ADD 1 MS DELAY 12782 // .. .. .. .. 12783 EMIT_MASKDELAY(0XF8F00200, 1), 12784 // .. .. .. .. FINISH: ADD 1 MS DELAY 12785 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 12786 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 12787 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 12788 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 12789 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 12790 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 12791 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 12792 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 12793 // .. .. .. FINISH: I2C1 RESET 12794 // .. .. FINISH: I2C RESET 12795 // .. .. START: NOR CHIP SELECT 12796 // .. .. .. START: DIR MODE BANK 0 12797 // .. .. .. FINISH: DIR MODE BANK 0 12798 // .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 12799 // .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 12800 // .. .. .. START: OUTPUT ENABLE BANK 0 12801 // .. .. .. FINISH: OUTPUT ENABLE BANK 0 12802 // .. .. FINISH: NOR CHIP SELECT 12803 // .. FINISH: SMC TIMING CALCULATION REGISTER UPDATE 12804 // FINISH: top 12805 // 12806 EMIT_EXIT(), 12807 12808 // 12809 }; 12810 12811 unsigned long ps7_post_config_1_0[] = { 12812 // START: top 12813 // .. START: SLCR SETTINGS 12814 // .. UNLOCK_KEY = 0XDF0D 12815 // .. ==> 0XF8000008[15:0] = 0x0000DF0DU 12816 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU 12817 // .. 12818 EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU), 12819 // .. FINISH: SLCR SETTINGS 12820 // .. START: ENABLING LEVEL SHIFTER 12821 // .. USER_INP_ICT_EN_0 = 3 12822 // .. ==> 0XF8000900[1:0] = 0x00000003U 12823 // .. ==> MASK : 0x00000003U VAL : 0x00000003U 12824 // .. USER_INP_ICT_EN_1 = 3 12825 // .. ==> 0XF8000900[3:2] = 0x00000003U 12826 // .. ==> MASK : 0x0000000CU VAL : 0x0000000CU 12827 // .. 12828 EMIT_MASKWRITE(0XF8000900, 0x0000000FU ,0x0000000FU), 12829 // .. FINISH: ENABLING LEVEL SHIFTER 12830 // .. START: FPGA RESETS TO 0 12831 // .. reserved_3 = 0 12832 // .. ==> 0XF8000240[31:25] = 0x00000000U 12833 // .. ==> MASK : 0xFE000000U VAL : 0x00000000U 12834 // .. FPGA_ACP_RST = 0 12835 // .. ==> 0XF8000240[24:24] = 0x00000000U 12836 // .. ==> MASK : 0x01000000U VAL : 0x00000000U 12837 // .. FPGA_AXDS3_RST = 0 12838 // .. ==> 0XF8000240[23:23] = 0x00000000U 12839 // .. ==> MASK : 0x00800000U VAL : 0x00000000U 12840 // .. FPGA_AXDS2_RST = 0 12841 // .. ==> 0XF8000240[22:22] = 0x00000000U 12842 // .. ==> MASK : 0x00400000U VAL : 0x00000000U 12843 // .. FPGA_AXDS1_RST = 0 12844 // .. ==> 0XF8000240[21:21] = 0x00000000U 12845 // .. ==> MASK : 0x00200000U VAL : 0x00000000U 12846 // .. FPGA_AXDS0_RST = 0 12847 // .. ==> 0XF8000240[20:20] = 0x00000000U 12848 // .. ==> MASK : 0x00100000U VAL : 0x00000000U 12849 // .. reserved_2 = 0 12850 // .. ==> 0XF8000240[19:18] = 0x00000000U 12851 // .. ==> MASK : 0x000C0000U VAL : 0x00000000U 12852 // .. FSSW1_FPGA_RST = 0 12853 // .. ==> 0XF8000240[17:17] = 0x00000000U 12854 // .. ==> MASK : 0x00020000U VAL : 0x00000000U 12855 // .. FSSW0_FPGA_RST = 0 12856 // .. ==> 0XF8000240[16:16] = 0x00000000U 12857 // .. ==> MASK : 0x00010000U VAL : 0x00000000U 12858 // .. reserved_1 = 0 12859 // .. ==> 0XF8000240[15:14] = 0x00000000U 12860 // .. ==> MASK : 0x0000C000U VAL : 0x00000000U 12861 // .. FPGA_FMSW1_RST = 0 12862 // .. ==> 0XF8000240[13:13] = 0x00000000U 12863 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 12864 // .. FPGA_FMSW0_RST = 0 12865 // .. ==> 0XF8000240[12:12] = 0x00000000U 12866 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 12867 // .. FPGA_DMA3_RST = 0 12868 // .. ==> 0XF8000240[11:11] = 0x00000000U 12869 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 12870 // .. FPGA_DMA2_RST = 0 12871 // .. ==> 0XF8000240[10:10] = 0x00000000U 12872 // .. ==> MASK : 0x00000400U VAL : 0x00000000U 12873 // .. FPGA_DMA1_RST = 0 12874 // .. ==> 0XF8000240[9:9] = 0x00000000U 12875 // .. ==> MASK : 0x00000200U VAL : 0x00000000U 12876 // .. FPGA_DMA0_RST = 0 12877 // .. ==> 0XF8000240[8:8] = 0x00000000U 12878 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 12879 // .. reserved = 0 12880 // .. ==> 0XF8000240[7:4] = 0x00000000U 12881 // .. ==> MASK : 0x000000F0U VAL : 0x00000000U 12882 // .. FPGA3_OUT_RST = 0 12883 // .. ==> 0XF8000240[3:3] = 0x00000000U 12884 // .. ==> MASK : 0x00000008U VAL : 0x00000000U 12885 // .. FPGA2_OUT_RST = 0 12886 // .. ==> 0XF8000240[2:2] = 0x00000000U 12887 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 12888 // .. FPGA1_OUT_RST = 0 12889 // .. ==> 0XF8000240[1:1] = 0x00000000U 12890 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 12891 // .. FPGA0_OUT_RST = 0 12892 // .. ==> 0XF8000240[0:0] = 0x00000000U 12893 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 12894 // .. 12895 EMIT_MASKWRITE(0XF8000240, 0xFFFFFFFFU ,0x00000000U), 12896 // .. FINISH: FPGA RESETS TO 0 12897 // .. START: AFI REGISTERS 12898 // .. .. START: AFI0 REGISTERS 12899 // .. .. FINISH: AFI0 REGISTERS 12900 // .. .. START: AFI1 REGISTERS 12901 // .. .. FINISH: AFI1 REGISTERS 12902 // .. .. START: AFI2 REGISTERS 12903 // .. .. FINISH: AFI2 REGISTERS 12904 // .. .. START: AFI3 REGISTERS 12905 // .. .. FINISH: AFI3 REGISTERS 12906 // .. FINISH: AFI REGISTERS 12907 // .. START: LOCK IT BACK 12908 // .. LOCK_KEY = 0X767B 12909 // .. ==> 0XF8000004[15:0] = 0x0000767BU 12910 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU 12911 // .. 12912 EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU), 12913 // .. FINISH: LOCK IT BACK 12914 // FINISH: top 12915 // 12916 EMIT_EXIT(), 12917 12918 // 12919 }; 12920 12921 12922 12923 #include "xil_io.h" 12924 12925 unsigned long *ps7_mio_init_data = ps7_mio_init_data_3_0; 12926 unsigned long *ps7_pll_init_data = ps7_pll_init_data_3_0; 12927 unsigned long *ps7_clock_init_data = ps7_clock_init_data_3_0; 12928 unsigned long *ps7_ddr_init_data = ps7_ddr_init_data_3_0; 12929 unsigned long *ps7_peripherals_init_data = ps7_peripherals_init_data_3_0; 12930 12931 int 12932 ps7_post_config() 12933 { 12934 // Get the PS_VERSION on run time 12935 unsigned long si_ver = ps7GetSiliconVersion (); 12936 int ret = -1; 12937 if (si_ver == PCW_SILICON_VERSION_1) { 12938 ret = ps7_config (ps7_post_config_1_0); 12939 if (ret != PS7_INIT_SUCCESS) return ret; 12940 } else if (si_ver == PCW_SILICON_VERSION_2) { 12941 ret = ps7_config (ps7_post_config_2_0); 12942 if (ret != PS7_INIT_SUCCESS) return ret; 12943 } else { 12944 ret = ps7_config (ps7_post_config_3_0); 12945 if (ret != PS7_INIT_SUCCESS) return ret; 12946 } 12947 return PS7_INIT_SUCCESS; 12948 } 12949 12950 int 12951 ps7_init() 12952 { 12953 // Get the PS_VERSION on run time 12954 unsigned long si_ver = ps7GetSiliconVersion (); 12955 int ret; 12956 //int pcw_ver = 0; 12957 12958 if (si_ver == PCW_SILICON_VERSION_1) { 12959 ps7_mio_init_data = ps7_mio_init_data_1_0; 12960 ps7_pll_init_data = ps7_pll_init_data_1_0; 12961 ps7_clock_init_data = ps7_clock_init_data_1_0; 12962 ps7_ddr_init_data = ps7_ddr_init_data_1_0; 12963 ps7_peripherals_init_data = ps7_peripherals_init_data_1_0; 12964 //pcw_ver = 1; 12965 12966 } else if (si_ver == PCW_SILICON_VERSION_2) { 12967 ps7_mio_init_data = ps7_mio_init_data_2_0; 12968 ps7_pll_init_data = ps7_pll_init_data_2_0; 12969 ps7_clock_init_data = ps7_clock_init_data_2_0; 12970 ps7_ddr_init_data = ps7_ddr_init_data_2_0; 12971 ps7_peripherals_init_data = ps7_peripherals_init_data_2_0; 12972 //pcw_ver = 2; 12973 12974 } else { 12975 ps7_mio_init_data = ps7_mio_init_data_3_0; 12976 ps7_pll_init_data = ps7_pll_init_data_3_0; 12977 ps7_clock_init_data = ps7_clock_init_data_3_0; 12978 ps7_ddr_init_data = ps7_ddr_init_data_3_0; 12979 ps7_peripherals_init_data = ps7_peripherals_init_data_3_0; 12980 //pcw_ver = 3; 12981 } 12982 12983 // MIO init 12984 ret = ps7_config (ps7_mio_init_data); 12985 if (ret != PS7_INIT_SUCCESS) return ret; 12986 12987 // PLL init 12988 ret = ps7_config (ps7_pll_init_data); 12989 if (ret != PS7_INIT_SUCCESS) return ret; 12990 12991 // Clock init 12992 ret = ps7_config (ps7_clock_init_data); 12993 if (ret != PS7_INIT_SUCCESS) return ret; 12994 12995 // DDR init 12996 ret = ps7_config (ps7_ddr_init_data); 12997 if (ret != PS7_INIT_SUCCESS) return ret; 12998 12999 13000 13001 // Peripherals init 13002 ret = ps7_config (ps7_peripherals_init_data); 13003 if (ret != PS7_INIT_SUCCESS) return ret; 13004 //xil_printf ("\n PCW Silicon Version : %d.0", pcw_ver); 13005 return PS7_INIT_SUCCESS; 13006 } 13007