1 /******************************************************************************
2 * (c) Copyright 2010-2014 Xilinx, Inc. All rights reserved.
3 *
4 * SPDX-License-Identifier:	GPL-2.0+
5 *
6 *
7 ******************************************************************************/
8 /****************************************************************************/
9 /**
10 *
11 * @file ps7_init_gpl.c
12 *
13 * This file is automatically generated
14 *
15 *****************************************************************************/
16 
17 #include "ps7_init_gpl.h"
18 
19 unsigned long ps7_pll_init_data_3_0[] = {
20     // START: top
21     // .. START: SLCR SETTINGS
22     // .. UNLOCK_KEY = 0XDF0D
23     // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
24     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000DF0DU
25     // ..
26     EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU),
27     // .. FINISH: SLCR SETTINGS
28     // .. START: PLL SLCR REGISTERS
29     // .. .. START: ARM PLL INIT
30     // .. .. PLL_RES = 0x2
31     // .. .. ==> 0XF8000110[7:4] = 0x00000002U
32     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000020U
33     // .. .. PLL_CP = 0x2
34     // .. .. ==> 0XF8000110[11:8] = 0x00000002U
35     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000200U
36     // .. .. LOCK_CNT = 0xfa
37     // .. .. ==> 0XF8000110[21:12] = 0x000000FAU
38     // .. ..     ==> MASK : 0x003FF000U    VAL : 0x000FA000U
39     // .. ..
40     EMIT_MASKWRITE(0XF8000110, 0x003FFFF0U ,0x000FA220U),
41     // .. .. .. START: UPDATE FB_DIV
42     // .. .. .. PLL_FDIV = 0x28
43     // .. .. .. ==> 0XF8000100[18:12] = 0x00000028U
44     // .. .. ..     ==> MASK : 0x0007F000U    VAL : 0x00028000U
45     // .. .. ..
46     EMIT_MASKWRITE(0XF8000100, 0x0007F000U ,0x00028000U),
47     // .. .. .. FINISH: UPDATE FB_DIV
48     // .. .. .. START: BY PASS PLL
49     // .. .. .. PLL_BYPASS_FORCE = 1
50     // .. .. .. ==> 0XF8000100[4:4] = 0x00000001U
51     // .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
52     // .. .. ..
53     EMIT_MASKWRITE(0XF8000100, 0x00000010U ,0x00000010U),
54     // .. .. .. FINISH: BY PASS PLL
55     // .. .. .. START: ASSERT RESET
56     // .. .. .. PLL_RESET = 1
57     // .. .. .. ==> 0XF8000100[0:0] = 0x00000001U
58     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
59     // .. .. ..
60     EMIT_MASKWRITE(0XF8000100, 0x00000001U ,0x00000001U),
61     // .. .. .. FINISH: ASSERT RESET
62     // .. .. .. START: DEASSERT RESET
63     // .. .. .. PLL_RESET = 0
64     // .. .. .. ==> 0XF8000100[0:0] = 0x00000000U
65     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
66     // .. .. ..
67     EMIT_MASKWRITE(0XF8000100, 0x00000001U ,0x00000000U),
68     // .. .. .. FINISH: DEASSERT RESET
69     // .. .. .. START: CHECK PLL STATUS
70     // .. .. .. ARM_PLL_LOCK = 1
71     // .. .. .. ==> 0XF800010C[0:0] = 0x00000001U
72     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
73     // .. .. ..
74     EMIT_MASKPOLL(0XF800010C, 0x00000001U),
75     // .. .. .. FINISH: CHECK PLL STATUS
76     // .. .. .. START: REMOVE PLL BY PASS
77     // .. .. .. PLL_BYPASS_FORCE = 0
78     // .. .. .. ==> 0XF8000100[4:4] = 0x00000000U
79     // .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
80     // .. .. ..
81     EMIT_MASKWRITE(0XF8000100, 0x00000010U ,0x00000000U),
82     // .. .. .. FINISH: REMOVE PLL BY PASS
83     // .. .. .. SRCSEL = 0x0
84     // .. .. .. ==> 0XF8000120[5:4] = 0x00000000U
85     // .. .. ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
86     // .. .. .. DIVISOR = 0x2
87     // .. .. .. ==> 0XF8000120[13:8] = 0x00000002U
88     // .. .. ..     ==> MASK : 0x00003F00U    VAL : 0x00000200U
89     // .. .. .. CPU_6OR4XCLKACT = 0x1
90     // .. .. .. ==> 0XF8000120[24:24] = 0x00000001U
91     // .. .. ..     ==> MASK : 0x01000000U    VAL : 0x01000000U
92     // .. .. .. CPU_3OR2XCLKACT = 0x1
93     // .. .. .. ==> 0XF8000120[25:25] = 0x00000001U
94     // .. .. ..     ==> MASK : 0x02000000U    VAL : 0x02000000U
95     // .. .. .. CPU_2XCLKACT = 0x1
96     // .. .. .. ==> 0XF8000120[26:26] = 0x00000001U
97     // .. .. ..     ==> MASK : 0x04000000U    VAL : 0x04000000U
98     // .. .. .. CPU_1XCLKACT = 0x1
99     // .. .. .. ==> 0XF8000120[27:27] = 0x00000001U
100     // .. .. ..     ==> MASK : 0x08000000U    VAL : 0x08000000U
101     // .. .. .. CPU_PERI_CLKACT = 0x1
102     // .. .. .. ==> 0XF8000120[28:28] = 0x00000001U
103     // .. .. ..     ==> MASK : 0x10000000U    VAL : 0x10000000U
104     // .. .. ..
105     EMIT_MASKWRITE(0XF8000120, 0x1F003F30U ,0x1F000200U),
106     // .. .. FINISH: ARM PLL INIT
107     // .. .. START: DDR PLL INIT
108     // .. .. PLL_RES = 0x2
109     // .. .. ==> 0XF8000114[7:4] = 0x00000002U
110     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000020U
111     // .. .. PLL_CP = 0x2
112     // .. .. ==> 0XF8000114[11:8] = 0x00000002U
113     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000200U
114     // .. .. LOCK_CNT = 0x12c
115     // .. .. ==> 0XF8000114[21:12] = 0x0000012CU
116     // .. ..     ==> MASK : 0x003FF000U    VAL : 0x0012C000U
117     // .. ..
118     EMIT_MASKWRITE(0XF8000114, 0x003FFFF0U ,0x0012C220U),
119     // .. .. .. START: UPDATE FB_DIV
120     // .. .. .. PLL_FDIV = 0x20
121     // .. .. .. ==> 0XF8000104[18:12] = 0x00000020U
122     // .. .. ..     ==> MASK : 0x0007F000U    VAL : 0x00020000U
123     // .. .. ..
124     EMIT_MASKWRITE(0XF8000104, 0x0007F000U ,0x00020000U),
125     // .. .. .. FINISH: UPDATE FB_DIV
126     // .. .. .. START: BY PASS PLL
127     // .. .. .. PLL_BYPASS_FORCE = 1
128     // .. .. .. ==> 0XF8000104[4:4] = 0x00000001U
129     // .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
130     // .. .. ..
131     EMIT_MASKWRITE(0XF8000104, 0x00000010U ,0x00000010U),
132     // .. .. .. FINISH: BY PASS PLL
133     // .. .. .. START: ASSERT RESET
134     // .. .. .. PLL_RESET = 1
135     // .. .. .. ==> 0XF8000104[0:0] = 0x00000001U
136     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
137     // .. .. ..
138     EMIT_MASKWRITE(0XF8000104, 0x00000001U ,0x00000001U),
139     // .. .. .. FINISH: ASSERT RESET
140     // .. .. .. START: DEASSERT RESET
141     // .. .. .. PLL_RESET = 0
142     // .. .. .. ==> 0XF8000104[0:0] = 0x00000000U
143     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
144     // .. .. ..
145     EMIT_MASKWRITE(0XF8000104, 0x00000001U ,0x00000000U),
146     // .. .. .. FINISH: DEASSERT RESET
147     // .. .. .. START: CHECK PLL STATUS
148     // .. .. .. DDR_PLL_LOCK = 1
149     // .. .. .. ==> 0XF800010C[1:1] = 0x00000001U
150     // .. .. ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
151     // .. .. ..
152     EMIT_MASKPOLL(0XF800010C, 0x00000002U),
153     // .. .. .. FINISH: CHECK PLL STATUS
154     // .. .. .. START: REMOVE PLL BY PASS
155     // .. .. .. PLL_BYPASS_FORCE = 0
156     // .. .. .. ==> 0XF8000104[4:4] = 0x00000000U
157     // .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
158     // .. .. ..
159     EMIT_MASKWRITE(0XF8000104, 0x00000010U ,0x00000000U),
160     // .. .. .. FINISH: REMOVE PLL BY PASS
161     // .. .. .. DDR_3XCLKACT = 0x1
162     // .. .. .. ==> 0XF8000124[0:0] = 0x00000001U
163     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
164     // .. .. .. DDR_2XCLKACT = 0x1
165     // .. .. .. ==> 0XF8000124[1:1] = 0x00000001U
166     // .. .. ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
167     // .. .. .. DDR_3XCLK_DIVISOR = 0x2
168     // .. .. .. ==> 0XF8000124[25:20] = 0x00000002U
169     // .. .. ..     ==> MASK : 0x03F00000U    VAL : 0x00200000U
170     // .. .. .. DDR_2XCLK_DIVISOR = 0x3
171     // .. .. .. ==> 0XF8000124[31:26] = 0x00000003U
172     // .. .. ..     ==> MASK : 0xFC000000U    VAL : 0x0C000000U
173     // .. .. ..
174     EMIT_MASKWRITE(0XF8000124, 0xFFF00003U ,0x0C200003U),
175     // .. .. FINISH: DDR PLL INIT
176     // .. .. START: IO PLL INIT
177     // .. .. PLL_RES = 0xc
178     // .. .. ==> 0XF8000118[7:4] = 0x0000000CU
179     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x000000C0U
180     // .. .. PLL_CP = 0x2
181     // .. .. ==> 0XF8000118[11:8] = 0x00000002U
182     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000200U
183     // .. .. LOCK_CNT = 0x145
184     // .. .. ==> 0XF8000118[21:12] = 0x00000145U
185     // .. ..     ==> MASK : 0x003FF000U    VAL : 0x00145000U
186     // .. ..
187     EMIT_MASKWRITE(0XF8000118, 0x003FFFF0U ,0x001452C0U),
188     // .. .. .. START: UPDATE FB_DIV
189     // .. .. .. PLL_FDIV = 0x1e
190     // .. .. .. ==> 0XF8000108[18:12] = 0x0000001EU
191     // .. .. ..     ==> MASK : 0x0007F000U    VAL : 0x0001E000U
192     // .. .. ..
193     EMIT_MASKWRITE(0XF8000108, 0x0007F000U ,0x0001E000U),
194     // .. .. .. FINISH: UPDATE FB_DIV
195     // .. .. .. START: BY PASS PLL
196     // .. .. .. PLL_BYPASS_FORCE = 1
197     // .. .. .. ==> 0XF8000108[4:4] = 0x00000001U
198     // .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
199     // .. .. ..
200     EMIT_MASKWRITE(0XF8000108, 0x00000010U ,0x00000010U),
201     // .. .. .. FINISH: BY PASS PLL
202     // .. .. .. START: ASSERT RESET
203     // .. .. .. PLL_RESET = 1
204     // .. .. .. ==> 0XF8000108[0:0] = 0x00000001U
205     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
206     // .. .. ..
207     EMIT_MASKWRITE(0XF8000108, 0x00000001U ,0x00000001U),
208     // .. .. .. FINISH: ASSERT RESET
209     // .. .. .. START: DEASSERT RESET
210     // .. .. .. PLL_RESET = 0
211     // .. .. .. ==> 0XF8000108[0:0] = 0x00000000U
212     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
213     // .. .. ..
214     EMIT_MASKWRITE(0XF8000108, 0x00000001U ,0x00000000U),
215     // .. .. .. FINISH: DEASSERT RESET
216     // .. .. .. START: CHECK PLL STATUS
217     // .. .. .. IO_PLL_LOCK = 1
218     // .. .. .. ==> 0XF800010C[2:2] = 0x00000001U
219     // .. .. ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
220     // .. .. ..
221     EMIT_MASKPOLL(0XF800010C, 0x00000004U),
222     // .. .. .. FINISH: CHECK PLL STATUS
223     // .. .. .. START: REMOVE PLL BY PASS
224     // .. .. .. PLL_BYPASS_FORCE = 0
225     // .. .. .. ==> 0XF8000108[4:4] = 0x00000000U
226     // .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
227     // .. .. ..
228     EMIT_MASKWRITE(0XF8000108, 0x00000010U ,0x00000000U),
229     // .. .. .. FINISH: REMOVE PLL BY PASS
230     // .. .. FINISH: IO PLL INIT
231     // .. FINISH: PLL SLCR REGISTERS
232     // .. START: LOCK IT BACK
233     // .. LOCK_KEY = 0X767B
234     // .. ==> 0XF8000004[15:0] = 0x0000767BU
235     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000767BU
236     // ..
237     EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU),
238     // .. FINISH: LOCK IT BACK
239     // FINISH: top
240     //
241     EMIT_EXIT(),
242 
243     //
244 };
245 
246 unsigned long ps7_clock_init_data_3_0[] = {
247     // START: top
248     // .. START: SLCR SETTINGS
249     // .. UNLOCK_KEY = 0XDF0D
250     // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
251     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000DF0DU
252     // ..
253     EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU),
254     // .. FINISH: SLCR SETTINGS
255     // .. START: CLOCK CONTROL SLCR REGISTERS
256     // .. CLKACT = 0x1
257     // .. ==> 0XF8000128[0:0] = 0x00000001U
258     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
259     // .. DIVISOR0 = 0x23
260     // .. ==> 0XF8000128[13:8] = 0x00000023U
261     // ..     ==> MASK : 0x00003F00U    VAL : 0x00002300U
262     // .. DIVISOR1 = 0x3
263     // .. ==> 0XF8000128[25:20] = 0x00000003U
264     // ..     ==> MASK : 0x03F00000U    VAL : 0x00300000U
265     // ..
266     EMIT_MASKWRITE(0XF8000128, 0x03F03F01U ,0x00302301U),
267     // .. CLKACT = 0x1
268     // .. ==> 0XF8000138[0:0] = 0x00000001U
269     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
270     // .. SRCSEL = 0x0
271     // .. ==> 0XF8000138[4:4] = 0x00000000U
272     // ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
273     // ..
274     EMIT_MASKWRITE(0XF8000138, 0x00000011U ,0x00000001U),
275     // .. CLKACT = 0x1
276     // .. ==> 0XF8000140[0:0] = 0x00000001U
277     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
278     // .. SRCSEL = 0x0
279     // .. ==> 0XF8000140[6:4] = 0x00000000U
280     // ..     ==> MASK : 0x00000070U    VAL : 0x00000000U
281     // .. DIVISOR = 0x8
282     // .. ==> 0XF8000140[13:8] = 0x00000008U
283     // ..     ==> MASK : 0x00003F00U    VAL : 0x00000800U
284     // .. DIVISOR1 = 0x5
285     // .. ==> 0XF8000140[25:20] = 0x00000005U
286     // ..     ==> MASK : 0x03F00000U    VAL : 0x00500000U
287     // ..
288     EMIT_MASKWRITE(0XF8000140, 0x03F03F71U ,0x00500801U),
289     // .. CLKACT = 0x1
290     // .. ==> 0XF800014C[0:0] = 0x00000001U
291     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
292     // .. SRCSEL = 0x0
293     // .. ==> 0XF800014C[5:4] = 0x00000000U
294     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
295     // .. DIVISOR = 0x5
296     // .. ==> 0XF800014C[13:8] = 0x00000005U
297     // ..     ==> MASK : 0x00003F00U    VAL : 0x00000500U
298     // ..
299     EMIT_MASKWRITE(0XF800014C, 0x00003F31U ,0x00000501U),
300     // .. CLKACT0 = 0x1
301     // .. ==> 0XF8000150[0:0] = 0x00000001U
302     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
303     // .. CLKACT1 = 0x0
304     // .. ==> 0XF8000150[1:1] = 0x00000000U
305     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
306     // .. SRCSEL = 0x0
307     // .. ==> 0XF8000150[5:4] = 0x00000000U
308     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
309     // .. DIVISOR = 0x14
310     // .. ==> 0XF8000150[13:8] = 0x00000014U
311     // ..     ==> MASK : 0x00003F00U    VAL : 0x00001400U
312     // ..
313     EMIT_MASKWRITE(0XF8000150, 0x00003F33U ,0x00001401U),
314     // .. CLKACT0 = 0x0
315     // .. ==> 0XF8000154[0:0] = 0x00000000U
316     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
317     // .. CLKACT1 = 0x1
318     // .. ==> 0XF8000154[1:1] = 0x00000001U
319     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
320     // .. SRCSEL = 0x0
321     // .. ==> 0XF8000154[5:4] = 0x00000000U
322     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
323     // .. DIVISOR = 0x14
324     // .. ==> 0XF8000154[13:8] = 0x00000014U
325     // ..     ==> MASK : 0x00003F00U    VAL : 0x00001400U
326     // ..
327     EMIT_MASKWRITE(0XF8000154, 0x00003F33U ,0x00001402U),
328     // .. CLKACT0 = 0x1
329     // .. ==> 0XF800015C[0:0] = 0x00000001U
330     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
331     // .. CLKACT1 = 0x0
332     // .. ==> 0XF800015C[1:1] = 0x00000000U
333     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
334     // .. SRCSEL = 0x0
335     // .. ==> 0XF800015C[5:4] = 0x00000000U
336     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
337     // .. DIVISOR0 = 0xe
338     // .. ==> 0XF800015C[13:8] = 0x0000000EU
339     // ..     ==> MASK : 0x00003F00U    VAL : 0x00000E00U
340     // .. DIVISOR1 = 0x3
341     // .. ==> 0XF800015C[25:20] = 0x00000003U
342     // ..     ==> MASK : 0x03F00000U    VAL : 0x00300000U
343     // ..
344     EMIT_MASKWRITE(0XF800015C, 0x03F03F33U ,0x00300E01U),
345     // .. CAN0_MUX = 0x0
346     // .. ==> 0XF8000160[5:0] = 0x00000000U
347     // ..     ==> MASK : 0x0000003FU    VAL : 0x00000000U
348     // .. CAN0_REF_SEL = 0x0
349     // .. ==> 0XF8000160[6:6] = 0x00000000U
350     // ..     ==> MASK : 0x00000040U    VAL : 0x00000000U
351     // .. CAN1_MUX = 0x0
352     // .. ==> 0XF8000160[21:16] = 0x00000000U
353     // ..     ==> MASK : 0x003F0000U    VAL : 0x00000000U
354     // .. CAN1_REF_SEL = 0x0
355     // .. ==> 0XF8000160[22:22] = 0x00000000U
356     // ..     ==> MASK : 0x00400000U    VAL : 0x00000000U
357     // ..
358     EMIT_MASKWRITE(0XF8000160, 0x007F007FU ,0x00000000U),
359     // .. CLKACT = 0x1
360     // .. ==> 0XF8000168[0:0] = 0x00000001U
361     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
362     // .. SRCSEL = 0x0
363     // .. ==> 0XF8000168[5:4] = 0x00000000U
364     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
365     // .. DIVISOR = 0x5
366     // .. ==> 0XF8000168[13:8] = 0x00000005U
367     // ..     ==> MASK : 0x00003F00U    VAL : 0x00000500U
368     // ..
369     EMIT_MASKWRITE(0XF8000168, 0x00003F31U ,0x00000501U),
370     // .. SRCSEL = 0x0
371     // .. ==> 0XF8000170[5:4] = 0x00000000U
372     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
373     // .. DIVISOR0 = 0x14
374     // .. ==> 0XF8000170[13:8] = 0x00000014U
375     // ..     ==> MASK : 0x00003F00U    VAL : 0x00001400U
376     // .. DIVISOR1 = 0x1
377     // .. ==> 0XF8000170[25:20] = 0x00000001U
378     // ..     ==> MASK : 0x03F00000U    VAL : 0x00100000U
379     // ..
380     EMIT_MASKWRITE(0XF8000170, 0x03F03F30U ,0x00101400U),
381     // .. SRCSEL = 0x0
382     // .. ==> 0XF8000180[5:4] = 0x00000000U
383     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
384     // .. DIVISOR0 = 0x14
385     // .. ==> 0XF8000180[13:8] = 0x00000014U
386     // ..     ==> MASK : 0x00003F00U    VAL : 0x00001400U
387     // .. DIVISOR1 = 0x1
388     // .. ==> 0XF8000180[25:20] = 0x00000001U
389     // ..     ==> MASK : 0x03F00000U    VAL : 0x00100000U
390     // ..
391     EMIT_MASKWRITE(0XF8000180, 0x03F03F30U ,0x00101400U),
392     // .. SRCSEL = 0x0
393     // .. ==> 0XF8000190[5:4] = 0x00000000U
394     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
395     // .. DIVISOR0 = 0x14
396     // .. ==> 0XF8000190[13:8] = 0x00000014U
397     // ..     ==> MASK : 0x00003F00U    VAL : 0x00001400U
398     // .. DIVISOR1 = 0x1
399     // .. ==> 0XF8000190[25:20] = 0x00000001U
400     // ..     ==> MASK : 0x03F00000U    VAL : 0x00100000U
401     // ..
402     EMIT_MASKWRITE(0XF8000190, 0x03F03F30U ,0x00101400U),
403     // .. SRCSEL = 0x0
404     // .. ==> 0XF80001A0[5:4] = 0x00000000U
405     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
406     // .. DIVISOR0 = 0x14
407     // .. ==> 0XF80001A0[13:8] = 0x00000014U
408     // ..     ==> MASK : 0x00003F00U    VAL : 0x00001400U
409     // .. DIVISOR1 = 0x1
410     // .. ==> 0XF80001A0[25:20] = 0x00000001U
411     // ..     ==> MASK : 0x03F00000U    VAL : 0x00100000U
412     // ..
413     EMIT_MASKWRITE(0XF80001A0, 0x03F03F30U ,0x00101400U),
414     // .. CLK_621_TRUE = 0x1
415     // .. ==> 0XF80001C4[0:0] = 0x00000001U
416     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
417     // ..
418     EMIT_MASKWRITE(0XF80001C4, 0x00000001U ,0x00000001U),
419     // .. DMA_CPU_2XCLKACT = 0x1
420     // .. ==> 0XF800012C[0:0] = 0x00000001U
421     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
422     // .. USB0_CPU_1XCLKACT = 0x1
423     // .. ==> 0XF800012C[2:2] = 0x00000001U
424     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
425     // .. USB1_CPU_1XCLKACT = 0x1
426     // .. ==> 0XF800012C[3:3] = 0x00000001U
427     // ..     ==> MASK : 0x00000008U    VAL : 0x00000008U
428     // .. GEM0_CPU_1XCLKACT = 0x1
429     // .. ==> 0XF800012C[6:6] = 0x00000001U
430     // ..     ==> MASK : 0x00000040U    VAL : 0x00000040U
431     // .. GEM1_CPU_1XCLKACT = 0x0
432     // .. ==> 0XF800012C[7:7] = 0x00000000U
433     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
434     // .. SDI0_CPU_1XCLKACT = 0x1
435     // .. ==> 0XF800012C[10:10] = 0x00000001U
436     // ..     ==> MASK : 0x00000400U    VAL : 0x00000400U
437     // .. SDI1_CPU_1XCLKACT = 0x0
438     // .. ==> 0XF800012C[11:11] = 0x00000000U
439     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
440     // .. SPI0_CPU_1XCLKACT = 0x0
441     // .. ==> 0XF800012C[14:14] = 0x00000000U
442     // ..     ==> MASK : 0x00004000U    VAL : 0x00000000U
443     // .. SPI1_CPU_1XCLKACT = 0x0
444     // .. ==> 0XF800012C[15:15] = 0x00000000U
445     // ..     ==> MASK : 0x00008000U    VAL : 0x00000000U
446     // .. CAN0_CPU_1XCLKACT = 0x1
447     // .. ==> 0XF800012C[16:16] = 0x00000001U
448     // ..     ==> MASK : 0x00010000U    VAL : 0x00010000U
449     // .. CAN1_CPU_1XCLKACT = 0x0
450     // .. ==> 0XF800012C[17:17] = 0x00000000U
451     // ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
452     // .. I2C0_CPU_1XCLKACT = 0x1
453     // .. ==> 0XF800012C[18:18] = 0x00000001U
454     // ..     ==> MASK : 0x00040000U    VAL : 0x00040000U
455     // .. I2C1_CPU_1XCLKACT = 0x1
456     // .. ==> 0XF800012C[19:19] = 0x00000001U
457     // ..     ==> MASK : 0x00080000U    VAL : 0x00080000U
458     // .. UART0_CPU_1XCLKACT = 0x0
459     // .. ==> 0XF800012C[20:20] = 0x00000000U
460     // ..     ==> MASK : 0x00100000U    VAL : 0x00000000U
461     // .. UART1_CPU_1XCLKACT = 0x1
462     // .. ==> 0XF800012C[21:21] = 0x00000001U
463     // ..     ==> MASK : 0x00200000U    VAL : 0x00200000U
464     // .. GPIO_CPU_1XCLKACT = 0x1
465     // .. ==> 0XF800012C[22:22] = 0x00000001U
466     // ..     ==> MASK : 0x00400000U    VAL : 0x00400000U
467     // .. LQSPI_CPU_1XCLKACT = 0x1
468     // .. ==> 0XF800012C[23:23] = 0x00000001U
469     // ..     ==> MASK : 0x00800000U    VAL : 0x00800000U
470     // .. SMC_CPU_1XCLKACT = 0x1
471     // .. ==> 0XF800012C[24:24] = 0x00000001U
472     // ..     ==> MASK : 0x01000000U    VAL : 0x01000000U
473     // ..
474     EMIT_MASKWRITE(0XF800012C, 0x01FFCCCDU ,0x01ED044DU),
475     // .. FINISH: CLOCK CONTROL SLCR REGISTERS
476     // .. START: THIS SHOULD BE BLANK
477     // .. FINISH: THIS SHOULD BE BLANK
478     // .. START: LOCK IT BACK
479     // .. LOCK_KEY = 0X767B
480     // .. ==> 0XF8000004[15:0] = 0x0000767BU
481     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000767BU
482     // ..
483     EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU),
484     // .. FINISH: LOCK IT BACK
485     // FINISH: top
486     //
487     EMIT_EXIT(),
488 
489     //
490 };
491 
492 unsigned long ps7_ddr_init_data_3_0[] = {
493     // START: top
494     // .. START: DDR INITIALIZATION
495     // .. .. START: LOCK DDR
496     // .. .. reg_ddrc_soft_rstb = 0
497     // .. .. ==> 0XF8006000[0:0] = 0x00000000U
498     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
499     // .. .. reg_ddrc_powerdown_en = 0x0
500     // .. .. ==> 0XF8006000[1:1] = 0x00000000U
501     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
502     // .. .. reg_ddrc_data_bus_width = 0x0
503     // .. .. ==> 0XF8006000[3:2] = 0x00000000U
504     // .. ..     ==> MASK : 0x0000000CU    VAL : 0x00000000U
505     // .. .. reg_ddrc_burst8_refresh = 0x0
506     // .. .. ==> 0XF8006000[6:4] = 0x00000000U
507     // .. ..     ==> MASK : 0x00000070U    VAL : 0x00000000U
508     // .. .. reg_ddrc_rdwr_idle_gap = 0x1
509     // .. .. ==> 0XF8006000[13:7] = 0x00000001U
510     // .. ..     ==> MASK : 0x00003F80U    VAL : 0x00000080U
511     // .. .. reg_ddrc_dis_rd_bypass = 0x0
512     // .. .. ==> 0XF8006000[14:14] = 0x00000000U
513     // .. ..     ==> MASK : 0x00004000U    VAL : 0x00000000U
514     // .. .. reg_ddrc_dis_act_bypass = 0x0
515     // .. .. ==> 0XF8006000[15:15] = 0x00000000U
516     // .. ..     ==> MASK : 0x00008000U    VAL : 0x00000000U
517     // .. .. reg_ddrc_dis_auto_refresh = 0x0
518     // .. .. ==> 0XF8006000[16:16] = 0x00000000U
519     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
520     // .. ..
521     EMIT_MASKWRITE(0XF8006000, 0x0001FFFFU ,0x00000080U),
522     // .. .. FINISH: LOCK DDR
523     // .. .. reg_ddrc_t_rfc_nom_x32 = 0x81
524     // .. .. ==> 0XF8006004[11:0] = 0x00000081U
525     // .. ..     ==> MASK : 0x00000FFFU    VAL : 0x00000081U
526     // .. .. reserved_reg_ddrc_active_ranks = 0x1
527     // .. .. ==> 0XF8006004[13:12] = 0x00000001U
528     // .. ..     ==> MASK : 0x00003000U    VAL : 0x00001000U
529     // .. .. reg_ddrc_addrmap_cs_bit0 = 0x0
530     // .. .. ==> 0XF8006004[18:14] = 0x00000000U
531     // .. ..     ==> MASK : 0x0007C000U    VAL : 0x00000000U
532     // .. ..
533     EMIT_MASKWRITE(0XF8006004, 0x0007FFFFU ,0x00001081U),
534     // .. .. reg_ddrc_hpr_min_non_critical_x32 = 0xf
535     // .. .. ==> 0XF8006008[10:0] = 0x0000000FU
536     // .. ..     ==> MASK : 0x000007FFU    VAL : 0x0000000FU
537     // .. .. reg_ddrc_hpr_max_starve_x32 = 0xf
538     // .. .. ==> 0XF8006008[21:11] = 0x0000000FU
539     // .. ..     ==> MASK : 0x003FF800U    VAL : 0x00007800U
540     // .. .. reg_ddrc_hpr_xact_run_length = 0xf
541     // .. .. ==> 0XF8006008[25:22] = 0x0000000FU
542     // .. ..     ==> MASK : 0x03C00000U    VAL : 0x03C00000U
543     // .. ..
544     EMIT_MASKWRITE(0XF8006008, 0x03FFFFFFU ,0x03C0780FU),
545     // .. .. reg_ddrc_lpr_min_non_critical_x32 = 0x1
546     // .. .. ==> 0XF800600C[10:0] = 0x00000001U
547     // .. ..     ==> MASK : 0x000007FFU    VAL : 0x00000001U
548     // .. .. reg_ddrc_lpr_max_starve_x32 = 0x2
549     // .. .. ==> 0XF800600C[21:11] = 0x00000002U
550     // .. ..     ==> MASK : 0x003FF800U    VAL : 0x00001000U
551     // .. .. reg_ddrc_lpr_xact_run_length = 0x8
552     // .. .. ==> 0XF800600C[25:22] = 0x00000008U
553     // .. ..     ==> MASK : 0x03C00000U    VAL : 0x02000000U
554     // .. ..
555     EMIT_MASKWRITE(0XF800600C, 0x03FFFFFFU ,0x02001001U),
556     // .. .. reg_ddrc_w_min_non_critical_x32 = 0x1
557     // .. .. ==> 0XF8006010[10:0] = 0x00000001U
558     // .. ..     ==> MASK : 0x000007FFU    VAL : 0x00000001U
559     // .. .. reg_ddrc_w_xact_run_length = 0x8
560     // .. .. ==> 0XF8006010[14:11] = 0x00000008U
561     // .. ..     ==> MASK : 0x00007800U    VAL : 0x00004000U
562     // .. .. reg_ddrc_w_max_starve_x32 = 0x2
563     // .. .. ==> 0XF8006010[25:15] = 0x00000002U
564     // .. ..     ==> MASK : 0x03FF8000U    VAL : 0x00010000U
565     // .. ..
566     EMIT_MASKWRITE(0XF8006010, 0x03FFFFFFU ,0x00014001U),
567     // .. .. reg_ddrc_t_rc = 0x1b
568     // .. .. ==> 0XF8006014[5:0] = 0x0000001BU
569     // .. ..     ==> MASK : 0x0000003FU    VAL : 0x0000001BU
570     // .. .. reg_ddrc_t_rfc_min = 0x56
571     // .. .. ==> 0XF8006014[13:6] = 0x00000056U
572     // .. ..     ==> MASK : 0x00003FC0U    VAL : 0x00001580U
573     // .. .. reg_ddrc_post_selfref_gap_x32 = 0x10
574     // .. .. ==> 0XF8006014[20:14] = 0x00000010U
575     // .. ..     ==> MASK : 0x001FC000U    VAL : 0x00040000U
576     // .. ..
577     EMIT_MASKWRITE(0XF8006014, 0x001FFFFFU ,0x0004159BU),
578     // .. .. reg_ddrc_wr2pre = 0x12
579     // .. .. ==> 0XF8006018[4:0] = 0x00000012U
580     // .. ..     ==> MASK : 0x0000001FU    VAL : 0x00000012U
581     // .. .. reg_ddrc_powerdown_to_x32 = 0x6
582     // .. .. ==> 0XF8006018[9:5] = 0x00000006U
583     // .. ..     ==> MASK : 0x000003E0U    VAL : 0x000000C0U
584     // .. .. reg_ddrc_t_faw = 0x10
585     // .. .. ==> 0XF8006018[15:10] = 0x00000010U
586     // .. ..     ==> MASK : 0x0000FC00U    VAL : 0x00004000U
587     // .. .. reg_ddrc_t_ras_max = 0x24
588     // .. .. ==> 0XF8006018[21:16] = 0x00000024U
589     // .. ..     ==> MASK : 0x003F0000U    VAL : 0x00240000U
590     // .. .. reg_ddrc_t_ras_min = 0x14
591     // .. .. ==> 0XF8006018[26:22] = 0x00000014U
592     // .. ..     ==> MASK : 0x07C00000U    VAL : 0x05000000U
593     // .. .. reg_ddrc_t_cke = 0x4
594     // .. .. ==> 0XF8006018[31:28] = 0x00000004U
595     // .. ..     ==> MASK : 0xF0000000U    VAL : 0x40000000U
596     // .. ..
597     EMIT_MASKWRITE(0XF8006018, 0xF7FFFFFFU ,0x452440D2U),
598     // .. .. reg_ddrc_write_latency = 0x5
599     // .. .. ==> 0XF800601C[4:0] = 0x00000005U
600     // .. ..     ==> MASK : 0x0000001FU    VAL : 0x00000005U
601     // .. .. reg_ddrc_rd2wr = 0x7
602     // .. .. ==> 0XF800601C[9:5] = 0x00000007U
603     // .. ..     ==> MASK : 0x000003E0U    VAL : 0x000000E0U
604     // .. .. reg_ddrc_wr2rd = 0xe
605     // .. .. ==> 0XF800601C[14:10] = 0x0000000EU
606     // .. ..     ==> MASK : 0x00007C00U    VAL : 0x00003800U
607     // .. .. reg_ddrc_t_xp = 0x4
608     // .. .. ==> 0XF800601C[19:15] = 0x00000004U
609     // .. ..     ==> MASK : 0x000F8000U    VAL : 0x00020000U
610     // .. .. reg_ddrc_pad_pd = 0x0
611     // .. .. ==> 0XF800601C[22:20] = 0x00000000U
612     // .. ..     ==> MASK : 0x00700000U    VAL : 0x00000000U
613     // .. .. reg_ddrc_rd2pre = 0x4
614     // .. .. ==> 0XF800601C[27:23] = 0x00000004U
615     // .. ..     ==> MASK : 0x0F800000U    VAL : 0x02000000U
616     // .. .. reg_ddrc_t_rcd = 0x7
617     // .. .. ==> 0XF800601C[31:28] = 0x00000007U
618     // .. ..     ==> MASK : 0xF0000000U    VAL : 0x70000000U
619     // .. ..
620     EMIT_MASKWRITE(0XF800601C, 0xFFFFFFFFU ,0x720238E5U),
621     // .. .. reg_ddrc_t_ccd = 0x4
622     // .. .. ==> 0XF8006020[4:2] = 0x00000004U
623     // .. ..     ==> MASK : 0x0000001CU    VAL : 0x00000010U
624     // .. .. reg_ddrc_t_rrd = 0x4
625     // .. .. ==> 0XF8006020[7:5] = 0x00000004U
626     // .. ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
627     // .. .. reg_ddrc_refresh_margin = 0x2
628     // .. .. ==> 0XF8006020[11:8] = 0x00000002U
629     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000200U
630     // .. .. reg_ddrc_t_rp = 0x7
631     // .. .. ==> 0XF8006020[15:12] = 0x00000007U
632     // .. ..     ==> MASK : 0x0000F000U    VAL : 0x00007000U
633     // .. .. reg_ddrc_refresh_to_x32 = 0x8
634     // .. .. ==> 0XF8006020[20:16] = 0x00000008U
635     // .. ..     ==> MASK : 0x001F0000U    VAL : 0x00080000U
636     // .. .. reg_ddrc_mobile = 0x0
637     // .. .. ==> 0XF8006020[22:22] = 0x00000000U
638     // .. ..     ==> MASK : 0x00400000U    VAL : 0x00000000U
639     // .. .. reg_ddrc_en_dfi_dram_clk_disable = 0x0
640     // .. .. ==> 0XF8006020[23:23] = 0x00000000U
641     // .. ..     ==> MASK : 0x00800000U    VAL : 0x00000000U
642     // .. .. reg_ddrc_read_latency = 0x7
643     // .. .. ==> 0XF8006020[28:24] = 0x00000007U
644     // .. ..     ==> MASK : 0x1F000000U    VAL : 0x07000000U
645     // .. .. reg_phy_mode_ddr1_ddr2 = 0x1
646     // .. .. ==> 0XF8006020[29:29] = 0x00000001U
647     // .. ..     ==> MASK : 0x20000000U    VAL : 0x20000000U
648     // .. .. reg_ddrc_dis_pad_pd = 0x0
649     // .. .. ==> 0XF8006020[30:30] = 0x00000000U
650     // .. ..     ==> MASK : 0x40000000U    VAL : 0x00000000U
651     // .. ..
652     EMIT_MASKWRITE(0XF8006020, 0x7FDFFFFCU ,0x27087290U),
653     // .. .. reg_ddrc_en_2t_timing_mode = 0x0
654     // .. .. ==> 0XF8006024[0:0] = 0x00000000U
655     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
656     // .. .. reg_ddrc_prefer_write = 0x0
657     // .. .. ==> 0XF8006024[1:1] = 0x00000000U
658     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
659     // .. .. reg_ddrc_mr_wr = 0x0
660     // .. .. ==> 0XF8006024[6:6] = 0x00000000U
661     // .. ..     ==> MASK : 0x00000040U    VAL : 0x00000000U
662     // .. .. reg_ddrc_mr_addr = 0x0
663     // .. .. ==> 0XF8006024[8:7] = 0x00000000U
664     // .. ..     ==> MASK : 0x00000180U    VAL : 0x00000000U
665     // .. .. reg_ddrc_mr_data = 0x0
666     // .. .. ==> 0XF8006024[24:9] = 0x00000000U
667     // .. ..     ==> MASK : 0x01FFFE00U    VAL : 0x00000000U
668     // .. .. ddrc_reg_mr_wr_busy = 0x0
669     // .. .. ==> 0XF8006024[25:25] = 0x00000000U
670     // .. ..     ==> MASK : 0x02000000U    VAL : 0x00000000U
671     // .. .. reg_ddrc_mr_type = 0x0
672     // .. .. ==> 0XF8006024[26:26] = 0x00000000U
673     // .. ..     ==> MASK : 0x04000000U    VAL : 0x00000000U
674     // .. .. reg_ddrc_mr_rdata_valid = 0x0
675     // .. .. ==> 0XF8006024[27:27] = 0x00000000U
676     // .. ..     ==> MASK : 0x08000000U    VAL : 0x00000000U
677     // .. ..
678     EMIT_MASKWRITE(0XF8006024, 0x0FFFFFC3U ,0x00000000U),
679     // .. .. reg_ddrc_final_wait_x32 = 0x7
680     // .. .. ==> 0XF8006028[6:0] = 0x00000007U
681     // .. ..     ==> MASK : 0x0000007FU    VAL : 0x00000007U
682     // .. .. reg_ddrc_pre_ocd_x32 = 0x0
683     // .. .. ==> 0XF8006028[10:7] = 0x00000000U
684     // .. ..     ==> MASK : 0x00000780U    VAL : 0x00000000U
685     // .. .. reg_ddrc_t_mrd = 0x4
686     // .. .. ==> 0XF8006028[13:11] = 0x00000004U
687     // .. ..     ==> MASK : 0x00003800U    VAL : 0x00002000U
688     // .. ..
689     EMIT_MASKWRITE(0XF8006028, 0x00003FFFU ,0x00002007U),
690     // .. .. reg_ddrc_emr2 = 0x8
691     // .. .. ==> 0XF800602C[15:0] = 0x00000008U
692     // .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000008U
693     // .. .. reg_ddrc_emr3 = 0x0
694     // .. .. ==> 0XF800602C[31:16] = 0x00000000U
695     // .. ..     ==> MASK : 0xFFFF0000U    VAL : 0x00000000U
696     // .. ..
697     EMIT_MASKWRITE(0XF800602C, 0xFFFFFFFFU ,0x00000008U),
698     // .. .. reg_ddrc_mr = 0x930
699     // .. .. ==> 0XF8006030[15:0] = 0x00000930U
700     // .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000930U
701     // .. .. reg_ddrc_emr = 0x4
702     // .. .. ==> 0XF8006030[31:16] = 0x00000004U
703     // .. ..     ==> MASK : 0xFFFF0000U    VAL : 0x00040000U
704     // .. ..
705     EMIT_MASKWRITE(0XF8006030, 0xFFFFFFFFU ,0x00040930U),
706     // .. .. reg_ddrc_burst_rdwr = 0x4
707     // .. .. ==> 0XF8006034[3:0] = 0x00000004U
708     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000004U
709     // .. .. reg_ddrc_pre_cke_x1024 = 0x105
710     // .. .. ==> 0XF8006034[13:4] = 0x00000105U
711     // .. ..     ==> MASK : 0x00003FF0U    VAL : 0x00001050U
712     // .. .. reg_ddrc_post_cke_x1024 = 0x1
713     // .. .. ==> 0XF8006034[25:16] = 0x00000001U
714     // .. ..     ==> MASK : 0x03FF0000U    VAL : 0x00010000U
715     // .. .. reg_ddrc_burstchop = 0x0
716     // .. .. ==> 0XF8006034[28:28] = 0x00000000U
717     // .. ..     ==> MASK : 0x10000000U    VAL : 0x00000000U
718     // .. ..
719     EMIT_MASKWRITE(0XF8006034, 0x13FF3FFFU ,0x00011054U),
720     // .. .. reg_ddrc_force_low_pri_n = 0x0
721     // .. .. ==> 0XF8006038[0:0] = 0x00000000U
722     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
723     // .. .. reg_ddrc_dis_dq = 0x0
724     // .. .. ==> 0XF8006038[1:1] = 0x00000000U
725     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
726     // .. ..
727     EMIT_MASKWRITE(0XF8006038, 0x00000003U ,0x00000000U),
728     // .. .. reg_ddrc_addrmap_bank_b0 = 0x7
729     // .. .. ==> 0XF800603C[3:0] = 0x00000007U
730     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000007U
731     // .. .. reg_ddrc_addrmap_bank_b1 = 0x7
732     // .. .. ==> 0XF800603C[7:4] = 0x00000007U
733     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000070U
734     // .. .. reg_ddrc_addrmap_bank_b2 = 0x7
735     // .. .. ==> 0XF800603C[11:8] = 0x00000007U
736     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000700U
737     // .. .. reg_ddrc_addrmap_col_b5 = 0x0
738     // .. .. ==> 0XF800603C[15:12] = 0x00000000U
739     // .. ..     ==> MASK : 0x0000F000U    VAL : 0x00000000U
740     // .. .. reg_ddrc_addrmap_col_b6 = 0x0
741     // .. .. ==> 0XF800603C[19:16] = 0x00000000U
742     // .. ..     ==> MASK : 0x000F0000U    VAL : 0x00000000U
743     // .. ..
744     EMIT_MASKWRITE(0XF800603C, 0x000FFFFFU ,0x00000777U),
745     // .. .. reg_ddrc_addrmap_col_b2 = 0x0
746     // .. .. ==> 0XF8006040[3:0] = 0x00000000U
747     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000000U
748     // .. .. reg_ddrc_addrmap_col_b3 = 0x0
749     // .. .. ==> 0XF8006040[7:4] = 0x00000000U
750     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000000U
751     // .. .. reg_ddrc_addrmap_col_b4 = 0x0
752     // .. .. ==> 0XF8006040[11:8] = 0x00000000U
753     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000000U
754     // .. .. reg_ddrc_addrmap_col_b7 = 0x0
755     // .. .. ==> 0XF8006040[15:12] = 0x00000000U
756     // .. ..     ==> MASK : 0x0000F000U    VAL : 0x00000000U
757     // .. .. reg_ddrc_addrmap_col_b8 = 0x0
758     // .. .. ==> 0XF8006040[19:16] = 0x00000000U
759     // .. ..     ==> MASK : 0x000F0000U    VAL : 0x00000000U
760     // .. .. reg_ddrc_addrmap_col_b9 = 0xf
761     // .. .. ==> 0XF8006040[23:20] = 0x0000000FU
762     // .. ..     ==> MASK : 0x00F00000U    VAL : 0x00F00000U
763     // .. .. reg_ddrc_addrmap_col_b10 = 0xf
764     // .. .. ==> 0XF8006040[27:24] = 0x0000000FU
765     // .. ..     ==> MASK : 0x0F000000U    VAL : 0x0F000000U
766     // .. .. reg_ddrc_addrmap_col_b11 = 0xf
767     // .. .. ==> 0XF8006040[31:28] = 0x0000000FU
768     // .. ..     ==> MASK : 0xF0000000U    VAL : 0xF0000000U
769     // .. ..
770     EMIT_MASKWRITE(0XF8006040, 0xFFFFFFFFU ,0xFFF00000U),
771     // .. .. reg_ddrc_addrmap_row_b0 = 0x6
772     // .. .. ==> 0XF8006044[3:0] = 0x00000006U
773     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000006U
774     // .. .. reg_ddrc_addrmap_row_b1 = 0x6
775     // .. .. ==> 0XF8006044[7:4] = 0x00000006U
776     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000060U
777     // .. .. reg_ddrc_addrmap_row_b2_11 = 0x6
778     // .. .. ==> 0XF8006044[11:8] = 0x00000006U
779     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000600U
780     // .. .. reg_ddrc_addrmap_row_b12 = 0x6
781     // .. .. ==> 0XF8006044[15:12] = 0x00000006U
782     // .. ..     ==> MASK : 0x0000F000U    VAL : 0x00006000U
783     // .. .. reg_ddrc_addrmap_row_b13 = 0x6
784     // .. .. ==> 0XF8006044[19:16] = 0x00000006U
785     // .. ..     ==> MASK : 0x000F0000U    VAL : 0x00060000U
786     // .. .. reg_ddrc_addrmap_row_b14 = 0x6
787     // .. .. ==> 0XF8006044[23:20] = 0x00000006U
788     // .. ..     ==> MASK : 0x00F00000U    VAL : 0x00600000U
789     // .. .. reg_ddrc_addrmap_row_b15 = 0xf
790     // .. .. ==> 0XF8006044[27:24] = 0x0000000FU
791     // .. ..     ==> MASK : 0x0F000000U    VAL : 0x0F000000U
792     // .. ..
793     EMIT_MASKWRITE(0XF8006044, 0x0FFFFFFFU ,0x0F666666U),
794     // .. .. reg_phy_rd_local_odt = 0x0
795     // .. .. ==> 0XF8006048[13:12] = 0x00000000U
796     // .. ..     ==> MASK : 0x00003000U    VAL : 0x00000000U
797     // .. .. reg_phy_wr_local_odt = 0x3
798     // .. .. ==> 0XF8006048[15:14] = 0x00000003U
799     // .. ..     ==> MASK : 0x0000C000U    VAL : 0x0000C000U
800     // .. .. reg_phy_idle_local_odt = 0x3
801     // .. .. ==> 0XF8006048[17:16] = 0x00000003U
802     // .. ..     ==> MASK : 0x00030000U    VAL : 0x00030000U
803     // .. ..
804     EMIT_MASKWRITE(0XF8006048, 0x0003F000U ,0x0003C000U),
805     // .. .. reg_phy_rd_cmd_to_data = 0x0
806     // .. .. ==> 0XF8006050[3:0] = 0x00000000U
807     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000000U
808     // .. .. reg_phy_wr_cmd_to_data = 0x0
809     // .. .. ==> 0XF8006050[7:4] = 0x00000000U
810     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000000U
811     // .. .. reg_phy_rdc_we_to_re_delay = 0x8
812     // .. .. ==> 0XF8006050[11:8] = 0x00000008U
813     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000800U
814     // .. .. reg_phy_rdc_fifo_rst_disable = 0x0
815     // .. .. ==> 0XF8006050[15:15] = 0x00000000U
816     // .. ..     ==> MASK : 0x00008000U    VAL : 0x00000000U
817     // .. .. reg_phy_use_fixed_re = 0x1
818     // .. .. ==> 0XF8006050[16:16] = 0x00000001U
819     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00010000U
820     // .. .. reg_phy_rdc_fifo_rst_err_cnt_clr = 0x0
821     // .. .. ==> 0XF8006050[17:17] = 0x00000000U
822     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
823     // .. .. reg_phy_dis_phy_ctrl_rstn = 0x0
824     // .. .. ==> 0XF8006050[18:18] = 0x00000000U
825     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
826     // .. .. reg_phy_clk_stall_level = 0x0
827     // .. .. ==> 0XF8006050[19:19] = 0x00000000U
828     // .. ..     ==> MASK : 0x00080000U    VAL : 0x00000000U
829     // .. .. reg_phy_gatelvl_num_of_dq0 = 0x7
830     // .. .. ==> 0XF8006050[27:24] = 0x00000007U
831     // .. ..     ==> MASK : 0x0F000000U    VAL : 0x07000000U
832     // .. .. reg_phy_wrlvl_num_of_dq0 = 0x7
833     // .. .. ==> 0XF8006050[31:28] = 0x00000007U
834     // .. ..     ==> MASK : 0xF0000000U    VAL : 0x70000000U
835     // .. ..
836     EMIT_MASKWRITE(0XF8006050, 0xFF0F8FFFU ,0x77010800U),
837     // .. .. reg_ddrc_dis_dll_calib = 0x0
838     // .. .. ==> 0XF8006058[16:16] = 0x00000000U
839     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
840     // .. ..
841     EMIT_MASKWRITE(0XF8006058, 0x00010000U ,0x00000000U),
842     // .. .. reg_ddrc_rd_odt_delay = 0x3
843     // .. .. ==> 0XF800605C[3:0] = 0x00000003U
844     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000003U
845     // .. .. reg_ddrc_wr_odt_delay = 0x0
846     // .. .. ==> 0XF800605C[7:4] = 0x00000000U
847     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000000U
848     // .. .. reg_ddrc_rd_odt_hold = 0x0
849     // .. .. ==> 0XF800605C[11:8] = 0x00000000U
850     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000000U
851     // .. .. reg_ddrc_wr_odt_hold = 0x5
852     // .. .. ==> 0XF800605C[15:12] = 0x00000005U
853     // .. ..     ==> MASK : 0x0000F000U    VAL : 0x00005000U
854     // .. ..
855     EMIT_MASKWRITE(0XF800605C, 0x0000FFFFU ,0x00005003U),
856     // .. .. reg_ddrc_pageclose = 0x0
857     // .. .. ==> 0XF8006060[0:0] = 0x00000000U
858     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
859     // .. .. reg_ddrc_lpr_num_entries = 0x1f
860     // .. .. ==> 0XF8006060[6:1] = 0x0000001FU
861     // .. ..     ==> MASK : 0x0000007EU    VAL : 0x0000003EU
862     // .. .. reg_ddrc_auto_pre_en = 0x0
863     // .. .. ==> 0XF8006060[7:7] = 0x00000000U
864     // .. ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
865     // .. .. reg_ddrc_refresh_update_level = 0x0
866     // .. .. ==> 0XF8006060[8:8] = 0x00000000U
867     // .. ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
868     // .. .. reg_ddrc_dis_wc = 0x0
869     // .. .. ==> 0XF8006060[9:9] = 0x00000000U
870     // .. ..     ==> MASK : 0x00000200U    VAL : 0x00000000U
871     // .. .. reg_ddrc_dis_collision_page_opt = 0x0
872     // .. .. ==> 0XF8006060[10:10] = 0x00000000U
873     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
874     // .. .. reg_ddrc_selfref_en = 0x0
875     // .. .. ==> 0XF8006060[12:12] = 0x00000000U
876     // .. ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
877     // .. ..
878     EMIT_MASKWRITE(0XF8006060, 0x000017FFU ,0x0000003EU),
879     // .. .. reg_ddrc_go2critical_hysteresis = 0x0
880     // .. .. ==> 0XF8006064[12:5] = 0x00000000U
881     // .. ..     ==> MASK : 0x00001FE0U    VAL : 0x00000000U
882     // .. .. reg_arb_go2critical_en = 0x1
883     // .. .. ==> 0XF8006064[17:17] = 0x00000001U
884     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00020000U
885     // .. ..
886     EMIT_MASKWRITE(0XF8006064, 0x00021FE0U ,0x00020000U),
887     // .. .. reg_ddrc_wrlvl_ww = 0x41
888     // .. .. ==> 0XF8006068[7:0] = 0x00000041U
889     // .. ..     ==> MASK : 0x000000FFU    VAL : 0x00000041U
890     // .. .. reg_ddrc_rdlvl_rr = 0x41
891     // .. .. ==> 0XF8006068[15:8] = 0x00000041U
892     // .. ..     ==> MASK : 0x0000FF00U    VAL : 0x00004100U
893     // .. .. reg_ddrc_dfi_t_wlmrd = 0x28
894     // .. .. ==> 0XF8006068[25:16] = 0x00000028U
895     // .. ..     ==> MASK : 0x03FF0000U    VAL : 0x00280000U
896     // .. ..
897     EMIT_MASKWRITE(0XF8006068, 0x03FFFFFFU ,0x00284141U),
898     // .. .. dfi_t_ctrlupd_interval_min_x1024 = 0x10
899     // .. .. ==> 0XF800606C[7:0] = 0x00000010U
900     // .. ..     ==> MASK : 0x000000FFU    VAL : 0x00000010U
901     // .. .. dfi_t_ctrlupd_interval_max_x1024 = 0x16
902     // .. .. ==> 0XF800606C[15:8] = 0x00000016U
903     // .. ..     ==> MASK : 0x0000FF00U    VAL : 0x00001600U
904     // .. ..
905     EMIT_MASKWRITE(0XF800606C, 0x0000FFFFU ,0x00001610U),
906     // .. .. reg_ddrc_dfi_t_ctrl_delay = 0x1
907     // .. .. ==> 0XF8006078[3:0] = 0x00000001U
908     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000001U
909     // .. .. reg_ddrc_dfi_t_dram_clk_disable = 0x1
910     // .. .. ==> 0XF8006078[7:4] = 0x00000001U
911     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000010U
912     // .. .. reg_ddrc_dfi_t_dram_clk_enable = 0x1
913     // .. .. ==> 0XF8006078[11:8] = 0x00000001U
914     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000100U
915     // .. .. reg_ddrc_t_cksre = 0x6
916     // .. .. ==> 0XF8006078[15:12] = 0x00000006U
917     // .. ..     ==> MASK : 0x0000F000U    VAL : 0x00006000U
918     // .. .. reg_ddrc_t_cksrx = 0x6
919     // .. .. ==> 0XF8006078[19:16] = 0x00000006U
920     // .. ..     ==> MASK : 0x000F0000U    VAL : 0x00060000U
921     // .. .. reg_ddrc_t_ckesr = 0x4
922     // .. .. ==> 0XF8006078[25:20] = 0x00000004U
923     // .. ..     ==> MASK : 0x03F00000U    VAL : 0x00400000U
924     // .. ..
925     EMIT_MASKWRITE(0XF8006078, 0x03FFFFFFU ,0x00466111U),
926     // .. .. reg_ddrc_t_ckpde = 0x2
927     // .. .. ==> 0XF800607C[3:0] = 0x00000002U
928     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000002U
929     // .. .. reg_ddrc_t_ckpdx = 0x2
930     // .. .. ==> 0XF800607C[7:4] = 0x00000002U
931     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000020U
932     // .. .. reg_ddrc_t_ckdpde = 0x2
933     // .. .. ==> 0XF800607C[11:8] = 0x00000002U
934     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000200U
935     // .. .. reg_ddrc_t_ckdpdx = 0x2
936     // .. .. ==> 0XF800607C[15:12] = 0x00000002U
937     // .. ..     ==> MASK : 0x0000F000U    VAL : 0x00002000U
938     // .. .. reg_ddrc_t_ckcsx = 0x3
939     // .. .. ==> 0XF800607C[19:16] = 0x00000003U
940     // .. ..     ==> MASK : 0x000F0000U    VAL : 0x00030000U
941     // .. ..
942     EMIT_MASKWRITE(0XF800607C, 0x000FFFFFU ,0x00032222U),
943     // .. .. reg_ddrc_dis_auto_zq = 0x0
944     // .. .. ==> 0XF80060A4[0:0] = 0x00000000U
945     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
946     // .. .. reg_ddrc_ddr3 = 0x1
947     // .. .. ==> 0XF80060A4[1:1] = 0x00000001U
948     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
949     // .. .. reg_ddrc_t_mod = 0x200
950     // .. .. ==> 0XF80060A4[11:2] = 0x00000200U
951     // .. ..     ==> MASK : 0x00000FFCU    VAL : 0x00000800U
952     // .. .. reg_ddrc_t_zq_long_nop = 0x200
953     // .. .. ==> 0XF80060A4[21:12] = 0x00000200U
954     // .. ..     ==> MASK : 0x003FF000U    VAL : 0x00200000U
955     // .. .. reg_ddrc_t_zq_short_nop = 0x40
956     // .. .. ==> 0XF80060A4[31:22] = 0x00000040U
957     // .. ..     ==> MASK : 0xFFC00000U    VAL : 0x10000000U
958     // .. ..
959     EMIT_MASKWRITE(0XF80060A4, 0xFFFFFFFFU ,0x10200802U),
960     // .. .. t_zq_short_interval_x1024 = 0xcb73
961     // .. .. ==> 0XF80060A8[19:0] = 0x0000CB73U
962     // .. ..     ==> MASK : 0x000FFFFFU    VAL : 0x0000CB73U
963     // .. .. dram_rstn_x1024 = 0x69
964     // .. .. ==> 0XF80060A8[27:20] = 0x00000069U
965     // .. ..     ==> MASK : 0x0FF00000U    VAL : 0x06900000U
966     // .. ..
967     EMIT_MASKWRITE(0XF80060A8, 0x0FFFFFFFU ,0x0690CB73U),
968     // .. .. deeppowerdown_en = 0x0
969     // .. .. ==> 0XF80060AC[0:0] = 0x00000000U
970     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
971     // .. .. deeppowerdown_to_x1024 = 0xff
972     // .. .. ==> 0XF80060AC[8:1] = 0x000000FFU
973     // .. ..     ==> MASK : 0x000001FEU    VAL : 0x000001FEU
974     // .. ..
975     EMIT_MASKWRITE(0XF80060AC, 0x000001FFU ,0x000001FEU),
976     // .. .. dfi_wrlvl_max_x1024 = 0xfff
977     // .. .. ==> 0XF80060B0[11:0] = 0x00000FFFU
978     // .. ..     ==> MASK : 0x00000FFFU    VAL : 0x00000FFFU
979     // .. .. dfi_rdlvl_max_x1024 = 0xfff
980     // .. .. ==> 0XF80060B0[23:12] = 0x00000FFFU
981     // .. ..     ==> MASK : 0x00FFF000U    VAL : 0x00FFF000U
982     // .. .. ddrc_reg_twrlvl_max_error = 0x0
983     // .. .. ==> 0XF80060B0[24:24] = 0x00000000U
984     // .. ..     ==> MASK : 0x01000000U    VAL : 0x00000000U
985     // .. .. ddrc_reg_trdlvl_max_error = 0x0
986     // .. .. ==> 0XF80060B0[25:25] = 0x00000000U
987     // .. ..     ==> MASK : 0x02000000U    VAL : 0x00000000U
988     // .. .. reg_ddrc_dfi_wr_level_en = 0x1
989     // .. .. ==> 0XF80060B0[26:26] = 0x00000001U
990     // .. ..     ==> MASK : 0x04000000U    VAL : 0x04000000U
991     // .. .. reg_ddrc_dfi_rd_dqs_gate_level = 0x1
992     // .. .. ==> 0XF80060B0[27:27] = 0x00000001U
993     // .. ..     ==> MASK : 0x08000000U    VAL : 0x08000000U
994     // .. .. reg_ddrc_dfi_rd_data_eye_train = 0x1
995     // .. .. ==> 0XF80060B0[28:28] = 0x00000001U
996     // .. ..     ==> MASK : 0x10000000U    VAL : 0x10000000U
997     // .. ..
998     EMIT_MASKWRITE(0XF80060B0, 0x1FFFFFFFU ,0x1CFFFFFFU),
999     // .. .. reg_ddrc_skip_ocd = 0x1
1000     // .. .. ==> 0XF80060B4[9:9] = 0x00000001U
1001     // .. ..     ==> MASK : 0x00000200U    VAL : 0x00000200U
1002     // .. ..
1003     EMIT_MASKWRITE(0XF80060B4, 0x00000200U ,0x00000200U),
1004     // .. .. reg_ddrc_dfi_t_rddata_en = 0x6
1005     // .. .. ==> 0XF80060B8[4:0] = 0x00000006U
1006     // .. ..     ==> MASK : 0x0000001FU    VAL : 0x00000006U
1007     // .. .. reg_ddrc_dfi_t_ctrlup_min = 0x3
1008     // .. .. ==> 0XF80060B8[14:5] = 0x00000003U
1009     // .. ..     ==> MASK : 0x00007FE0U    VAL : 0x00000060U
1010     // .. .. reg_ddrc_dfi_t_ctrlup_max = 0x40
1011     // .. .. ==> 0XF80060B8[24:15] = 0x00000040U
1012     // .. ..     ==> MASK : 0x01FF8000U    VAL : 0x00200000U
1013     // .. ..
1014     EMIT_MASKWRITE(0XF80060B8, 0x01FFFFFFU ,0x00200066U),
1015     // .. .. START: RESET ECC ERROR
1016     // .. .. Clear_Uncorrectable_DRAM_ECC_error = 1
1017     // .. .. ==> 0XF80060C4[0:0] = 0x00000001U
1018     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
1019     // .. .. Clear_Correctable_DRAM_ECC_error = 1
1020     // .. .. ==> 0XF80060C4[1:1] = 0x00000001U
1021     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
1022     // .. ..
1023     EMIT_MASKWRITE(0XF80060C4, 0x00000003U ,0x00000003U),
1024     // .. .. FINISH: RESET ECC ERROR
1025     // .. .. Clear_Uncorrectable_DRAM_ECC_error = 0x0
1026     // .. .. ==> 0XF80060C4[0:0] = 0x00000000U
1027     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
1028     // .. .. Clear_Correctable_DRAM_ECC_error = 0x0
1029     // .. .. ==> 0XF80060C4[1:1] = 0x00000000U
1030     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
1031     // .. ..
1032     EMIT_MASKWRITE(0XF80060C4, 0x00000003U ,0x00000000U),
1033     // .. .. CORR_ECC_LOG_VALID = 0x0
1034     // .. .. ==> 0XF80060C8[0:0] = 0x00000000U
1035     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
1036     // .. .. ECC_CORRECTED_BIT_NUM = 0x0
1037     // .. .. ==> 0XF80060C8[7:1] = 0x00000000U
1038     // .. ..     ==> MASK : 0x000000FEU    VAL : 0x00000000U
1039     // .. ..
1040     EMIT_MASKWRITE(0XF80060C8, 0x000000FFU ,0x00000000U),
1041     // .. .. UNCORR_ECC_LOG_VALID = 0x0
1042     // .. .. ==> 0XF80060DC[0:0] = 0x00000000U
1043     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
1044     // .. ..
1045     EMIT_MASKWRITE(0XF80060DC, 0x00000001U ,0x00000000U),
1046     // .. .. STAT_NUM_CORR_ERR = 0x0
1047     // .. .. ==> 0XF80060F0[15:8] = 0x00000000U
1048     // .. ..     ==> MASK : 0x0000FF00U    VAL : 0x00000000U
1049     // .. .. STAT_NUM_UNCORR_ERR = 0x0
1050     // .. .. ==> 0XF80060F0[7:0] = 0x00000000U
1051     // .. ..     ==> MASK : 0x000000FFU    VAL : 0x00000000U
1052     // .. ..
1053     EMIT_MASKWRITE(0XF80060F0, 0x0000FFFFU ,0x00000000U),
1054     // .. .. reg_ddrc_ecc_mode = 0x0
1055     // .. .. ==> 0XF80060F4[2:0] = 0x00000000U
1056     // .. ..     ==> MASK : 0x00000007U    VAL : 0x00000000U
1057     // .. .. reg_ddrc_dis_scrub = 0x1
1058     // .. .. ==> 0XF80060F4[3:3] = 0x00000001U
1059     // .. ..     ==> MASK : 0x00000008U    VAL : 0x00000008U
1060     // .. ..
1061     EMIT_MASKWRITE(0XF80060F4, 0x0000000FU ,0x00000008U),
1062     // .. .. reg_phy_dif_on = 0x0
1063     // .. .. ==> 0XF8006114[3:0] = 0x00000000U
1064     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000000U
1065     // .. .. reg_phy_dif_off = 0x0
1066     // .. .. ==> 0XF8006114[7:4] = 0x00000000U
1067     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000000U
1068     // .. ..
1069     EMIT_MASKWRITE(0XF8006114, 0x000000FFU ,0x00000000U),
1070     // .. .. reg_phy_data_slice_in_use = 0x1
1071     // .. .. ==> 0XF8006118[0:0] = 0x00000001U
1072     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
1073     // .. .. reg_phy_rdlvl_inc_mode = 0x0
1074     // .. .. ==> 0XF8006118[1:1] = 0x00000000U
1075     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
1076     // .. .. reg_phy_gatelvl_inc_mode = 0x0
1077     // .. .. ==> 0XF8006118[2:2] = 0x00000000U
1078     // .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
1079     // .. .. reg_phy_wrlvl_inc_mode = 0x0
1080     // .. .. ==> 0XF8006118[3:3] = 0x00000000U
1081     // .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
1082     // .. .. reg_phy_bist_shift_dq = 0x0
1083     // .. .. ==> 0XF8006118[14:6] = 0x00000000U
1084     // .. ..     ==> MASK : 0x00007FC0U    VAL : 0x00000000U
1085     // .. .. reg_phy_bist_err_clr = 0x0
1086     // .. .. ==> 0XF8006118[23:15] = 0x00000000U
1087     // .. ..     ==> MASK : 0x00FF8000U    VAL : 0x00000000U
1088     // .. .. reg_phy_dq_offset = 0x40
1089     // .. .. ==> 0XF8006118[30:24] = 0x00000040U
1090     // .. ..     ==> MASK : 0x7F000000U    VAL : 0x40000000U
1091     // .. ..
1092     EMIT_MASKWRITE(0XF8006118, 0x7FFFFFCFU ,0x40000001U),
1093     // .. .. reg_phy_data_slice_in_use = 0x1
1094     // .. .. ==> 0XF800611C[0:0] = 0x00000001U
1095     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
1096     // .. .. reg_phy_rdlvl_inc_mode = 0x0
1097     // .. .. ==> 0XF800611C[1:1] = 0x00000000U
1098     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
1099     // .. .. reg_phy_gatelvl_inc_mode = 0x0
1100     // .. .. ==> 0XF800611C[2:2] = 0x00000000U
1101     // .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
1102     // .. .. reg_phy_wrlvl_inc_mode = 0x0
1103     // .. .. ==> 0XF800611C[3:3] = 0x00000000U
1104     // .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
1105     // .. .. reg_phy_bist_shift_dq = 0x0
1106     // .. .. ==> 0XF800611C[14:6] = 0x00000000U
1107     // .. ..     ==> MASK : 0x00007FC0U    VAL : 0x00000000U
1108     // .. .. reg_phy_bist_err_clr = 0x0
1109     // .. .. ==> 0XF800611C[23:15] = 0x00000000U
1110     // .. ..     ==> MASK : 0x00FF8000U    VAL : 0x00000000U
1111     // .. .. reg_phy_dq_offset = 0x40
1112     // .. .. ==> 0XF800611C[30:24] = 0x00000040U
1113     // .. ..     ==> MASK : 0x7F000000U    VAL : 0x40000000U
1114     // .. ..
1115     EMIT_MASKWRITE(0XF800611C, 0x7FFFFFCFU ,0x40000001U),
1116     // .. .. reg_phy_data_slice_in_use = 0x1
1117     // .. .. ==> 0XF8006120[0:0] = 0x00000001U
1118     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
1119     // .. .. reg_phy_rdlvl_inc_mode = 0x0
1120     // .. .. ==> 0XF8006120[1:1] = 0x00000000U
1121     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
1122     // .. .. reg_phy_gatelvl_inc_mode = 0x0
1123     // .. .. ==> 0XF8006120[2:2] = 0x00000000U
1124     // .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
1125     // .. .. reg_phy_wrlvl_inc_mode = 0x0
1126     // .. .. ==> 0XF8006120[3:3] = 0x00000000U
1127     // .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
1128     // .. .. reg_phy_bist_shift_dq = 0x0
1129     // .. .. ==> 0XF8006120[14:6] = 0x00000000U
1130     // .. ..     ==> MASK : 0x00007FC0U    VAL : 0x00000000U
1131     // .. .. reg_phy_bist_err_clr = 0x0
1132     // .. .. ==> 0XF8006120[23:15] = 0x00000000U
1133     // .. ..     ==> MASK : 0x00FF8000U    VAL : 0x00000000U
1134     // .. .. reg_phy_dq_offset = 0x40
1135     // .. .. ==> 0XF8006120[30:24] = 0x00000040U
1136     // .. ..     ==> MASK : 0x7F000000U    VAL : 0x40000000U
1137     // .. ..
1138     EMIT_MASKWRITE(0XF8006120, 0x7FFFFFCFU ,0x40000001U),
1139     // .. .. reg_phy_data_slice_in_use = 0x1
1140     // .. .. ==> 0XF8006124[0:0] = 0x00000001U
1141     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
1142     // .. .. reg_phy_rdlvl_inc_mode = 0x0
1143     // .. .. ==> 0XF8006124[1:1] = 0x00000000U
1144     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
1145     // .. .. reg_phy_gatelvl_inc_mode = 0x0
1146     // .. .. ==> 0XF8006124[2:2] = 0x00000000U
1147     // .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
1148     // .. .. reg_phy_wrlvl_inc_mode = 0x0
1149     // .. .. ==> 0XF8006124[3:3] = 0x00000000U
1150     // .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
1151     // .. .. reg_phy_bist_shift_dq = 0x0
1152     // .. .. ==> 0XF8006124[14:6] = 0x00000000U
1153     // .. ..     ==> MASK : 0x00007FC0U    VAL : 0x00000000U
1154     // .. .. reg_phy_bist_err_clr = 0x0
1155     // .. .. ==> 0XF8006124[23:15] = 0x00000000U
1156     // .. ..     ==> MASK : 0x00FF8000U    VAL : 0x00000000U
1157     // .. .. reg_phy_dq_offset = 0x40
1158     // .. .. ==> 0XF8006124[30:24] = 0x00000040U
1159     // .. ..     ==> MASK : 0x7F000000U    VAL : 0x40000000U
1160     // .. ..
1161     EMIT_MASKWRITE(0XF8006124, 0x7FFFFFCFU ,0x40000001U),
1162     // .. .. reg_phy_wrlvl_init_ratio = 0x1d
1163     // .. .. ==> 0XF800612C[9:0] = 0x0000001DU
1164     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x0000001DU
1165     // .. .. reg_phy_gatelvl_init_ratio = 0xf2
1166     // .. .. ==> 0XF800612C[19:10] = 0x000000F2U
1167     // .. ..     ==> MASK : 0x000FFC00U    VAL : 0x0003C800U
1168     // .. ..
1169     EMIT_MASKWRITE(0XF800612C, 0x000FFFFFU ,0x0003C81DU),
1170     // .. .. reg_phy_wrlvl_init_ratio = 0x12
1171     // .. .. ==> 0XF8006130[9:0] = 0x00000012U
1172     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000012U
1173     // .. .. reg_phy_gatelvl_init_ratio = 0xd8
1174     // .. .. ==> 0XF8006130[19:10] = 0x000000D8U
1175     // .. ..     ==> MASK : 0x000FFC00U    VAL : 0x00036000U
1176     // .. ..
1177     EMIT_MASKWRITE(0XF8006130, 0x000FFFFFU ,0x00036012U),
1178     // .. .. reg_phy_wrlvl_init_ratio = 0xc
1179     // .. .. ==> 0XF8006134[9:0] = 0x0000000CU
1180     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x0000000CU
1181     // .. .. reg_phy_gatelvl_init_ratio = 0xde
1182     // .. .. ==> 0XF8006134[19:10] = 0x000000DEU
1183     // .. ..     ==> MASK : 0x000FFC00U    VAL : 0x00037800U
1184     // .. ..
1185     EMIT_MASKWRITE(0XF8006134, 0x000FFFFFU ,0x0003780CU),
1186     // .. .. reg_phy_wrlvl_init_ratio = 0x21
1187     // .. .. ==> 0XF8006138[9:0] = 0x00000021U
1188     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000021U
1189     // .. .. reg_phy_gatelvl_init_ratio = 0xee
1190     // .. .. ==> 0XF8006138[19:10] = 0x000000EEU
1191     // .. ..     ==> MASK : 0x000FFC00U    VAL : 0x0003B800U
1192     // .. ..
1193     EMIT_MASKWRITE(0XF8006138, 0x000FFFFFU ,0x0003B821U),
1194     // .. .. reg_phy_rd_dqs_slave_ratio = 0x35
1195     // .. .. ==> 0XF8006140[9:0] = 0x00000035U
1196     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000035U
1197     // .. .. reg_phy_rd_dqs_slave_force = 0x0
1198     // .. .. ==> 0XF8006140[10:10] = 0x00000000U
1199     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
1200     // .. .. reg_phy_rd_dqs_slave_delay = 0x0
1201     // .. .. ==> 0XF8006140[19:11] = 0x00000000U
1202     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
1203     // .. ..
1204     EMIT_MASKWRITE(0XF8006140, 0x000FFFFFU ,0x00000035U),
1205     // .. .. reg_phy_rd_dqs_slave_ratio = 0x35
1206     // .. .. ==> 0XF8006144[9:0] = 0x00000035U
1207     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000035U
1208     // .. .. reg_phy_rd_dqs_slave_force = 0x0
1209     // .. .. ==> 0XF8006144[10:10] = 0x00000000U
1210     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
1211     // .. .. reg_phy_rd_dqs_slave_delay = 0x0
1212     // .. .. ==> 0XF8006144[19:11] = 0x00000000U
1213     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
1214     // .. ..
1215     EMIT_MASKWRITE(0XF8006144, 0x000FFFFFU ,0x00000035U),
1216     // .. .. reg_phy_rd_dqs_slave_ratio = 0x35
1217     // .. .. ==> 0XF8006148[9:0] = 0x00000035U
1218     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000035U
1219     // .. .. reg_phy_rd_dqs_slave_force = 0x0
1220     // .. .. ==> 0XF8006148[10:10] = 0x00000000U
1221     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
1222     // .. .. reg_phy_rd_dqs_slave_delay = 0x0
1223     // .. .. ==> 0XF8006148[19:11] = 0x00000000U
1224     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
1225     // .. ..
1226     EMIT_MASKWRITE(0XF8006148, 0x000FFFFFU ,0x00000035U),
1227     // .. .. reg_phy_rd_dqs_slave_ratio = 0x35
1228     // .. .. ==> 0XF800614C[9:0] = 0x00000035U
1229     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000035U
1230     // .. .. reg_phy_rd_dqs_slave_force = 0x0
1231     // .. .. ==> 0XF800614C[10:10] = 0x00000000U
1232     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
1233     // .. .. reg_phy_rd_dqs_slave_delay = 0x0
1234     // .. .. ==> 0XF800614C[19:11] = 0x00000000U
1235     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
1236     // .. ..
1237     EMIT_MASKWRITE(0XF800614C, 0x000FFFFFU ,0x00000035U),
1238     // .. .. reg_phy_wr_dqs_slave_ratio = 0x9d
1239     // .. .. ==> 0XF8006154[9:0] = 0x0000009DU
1240     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x0000009DU
1241     // .. .. reg_phy_wr_dqs_slave_force = 0x0
1242     // .. .. ==> 0XF8006154[10:10] = 0x00000000U
1243     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
1244     // .. .. reg_phy_wr_dqs_slave_delay = 0x0
1245     // .. .. ==> 0XF8006154[19:11] = 0x00000000U
1246     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
1247     // .. ..
1248     EMIT_MASKWRITE(0XF8006154, 0x000FFFFFU ,0x0000009DU),
1249     // .. .. reg_phy_wr_dqs_slave_ratio = 0x92
1250     // .. .. ==> 0XF8006158[9:0] = 0x00000092U
1251     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000092U
1252     // .. .. reg_phy_wr_dqs_slave_force = 0x0
1253     // .. .. ==> 0XF8006158[10:10] = 0x00000000U
1254     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
1255     // .. .. reg_phy_wr_dqs_slave_delay = 0x0
1256     // .. .. ==> 0XF8006158[19:11] = 0x00000000U
1257     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
1258     // .. ..
1259     EMIT_MASKWRITE(0XF8006158, 0x000FFFFFU ,0x00000092U),
1260     // .. .. reg_phy_wr_dqs_slave_ratio = 0x8c
1261     // .. .. ==> 0XF800615C[9:0] = 0x0000008CU
1262     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x0000008CU
1263     // .. .. reg_phy_wr_dqs_slave_force = 0x0
1264     // .. .. ==> 0XF800615C[10:10] = 0x00000000U
1265     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
1266     // .. .. reg_phy_wr_dqs_slave_delay = 0x0
1267     // .. .. ==> 0XF800615C[19:11] = 0x00000000U
1268     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
1269     // .. ..
1270     EMIT_MASKWRITE(0XF800615C, 0x000FFFFFU ,0x0000008CU),
1271     // .. .. reg_phy_wr_dqs_slave_ratio = 0xa1
1272     // .. .. ==> 0XF8006160[9:0] = 0x000000A1U
1273     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000000A1U
1274     // .. .. reg_phy_wr_dqs_slave_force = 0x0
1275     // .. .. ==> 0XF8006160[10:10] = 0x00000000U
1276     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
1277     // .. .. reg_phy_wr_dqs_slave_delay = 0x0
1278     // .. .. ==> 0XF8006160[19:11] = 0x00000000U
1279     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
1280     // .. ..
1281     EMIT_MASKWRITE(0XF8006160, 0x000FFFFFU ,0x000000A1U),
1282     // .. .. reg_phy_fifo_we_slave_ratio = 0x147
1283     // .. .. ==> 0XF8006168[10:0] = 0x00000147U
1284     // .. ..     ==> MASK : 0x000007FFU    VAL : 0x00000147U
1285     // .. .. reg_phy_fifo_we_in_force = 0x0
1286     // .. .. ==> 0XF8006168[11:11] = 0x00000000U
1287     // .. ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
1288     // .. .. reg_phy_fifo_we_in_delay = 0x0
1289     // .. .. ==> 0XF8006168[20:12] = 0x00000000U
1290     // .. ..     ==> MASK : 0x001FF000U    VAL : 0x00000000U
1291     // .. ..
1292     EMIT_MASKWRITE(0XF8006168, 0x001FFFFFU ,0x00000147U),
1293     // .. .. reg_phy_fifo_we_slave_ratio = 0x12d
1294     // .. .. ==> 0XF800616C[10:0] = 0x0000012DU
1295     // .. ..     ==> MASK : 0x000007FFU    VAL : 0x0000012DU
1296     // .. .. reg_phy_fifo_we_in_force = 0x0
1297     // .. .. ==> 0XF800616C[11:11] = 0x00000000U
1298     // .. ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
1299     // .. .. reg_phy_fifo_we_in_delay = 0x0
1300     // .. .. ==> 0XF800616C[20:12] = 0x00000000U
1301     // .. ..     ==> MASK : 0x001FF000U    VAL : 0x00000000U
1302     // .. ..
1303     EMIT_MASKWRITE(0XF800616C, 0x001FFFFFU ,0x0000012DU),
1304     // .. .. reg_phy_fifo_we_slave_ratio = 0x133
1305     // .. .. ==> 0XF8006170[10:0] = 0x00000133U
1306     // .. ..     ==> MASK : 0x000007FFU    VAL : 0x00000133U
1307     // .. .. reg_phy_fifo_we_in_force = 0x0
1308     // .. .. ==> 0XF8006170[11:11] = 0x00000000U
1309     // .. ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
1310     // .. .. reg_phy_fifo_we_in_delay = 0x0
1311     // .. .. ==> 0XF8006170[20:12] = 0x00000000U
1312     // .. ..     ==> MASK : 0x001FF000U    VAL : 0x00000000U
1313     // .. ..
1314     EMIT_MASKWRITE(0XF8006170, 0x001FFFFFU ,0x00000133U),
1315     // .. .. reg_phy_fifo_we_slave_ratio = 0x143
1316     // .. .. ==> 0XF8006174[10:0] = 0x00000143U
1317     // .. ..     ==> MASK : 0x000007FFU    VAL : 0x00000143U
1318     // .. .. reg_phy_fifo_we_in_force = 0x0
1319     // .. .. ==> 0XF8006174[11:11] = 0x00000000U
1320     // .. ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
1321     // .. .. reg_phy_fifo_we_in_delay = 0x0
1322     // .. .. ==> 0XF8006174[20:12] = 0x00000000U
1323     // .. ..     ==> MASK : 0x001FF000U    VAL : 0x00000000U
1324     // .. ..
1325     EMIT_MASKWRITE(0XF8006174, 0x001FFFFFU ,0x00000143U),
1326     // .. .. reg_phy_wr_data_slave_ratio = 0xdd
1327     // .. .. ==> 0XF800617C[9:0] = 0x000000DDU
1328     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000000DDU
1329     // .. .. reg_phy_wr_data_slave_force = 0x0
1330     // .. .. ==> 0XF800617C[10:10] = 0x00000000U
1331     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
1332     // .. .. reg_phy_wr_data_slave_delay = 0x0
1333     // .. .. ==> 0XF800617C[19:11] = 0x00000000U
1334     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
1335     // .. ..
1336     EMIT_MASKWRITE(0XF800617C, 0x000FFFFFU ,0x000000DDU),
1337     // .. .. reg_phy_wr_data_slave_ratio = 0xd2
1338     // .. .. ==> 0XF8006180[9:0] = 0x000000D2U
1339     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000000D2U
1340     // .. .. reg_phy_wr_data_slave_force = 0x0
1341     // .. .. ==> 0XF8006180[10:10] = 0x00000000U
1342     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
1343     // .. .. reg_phy_wr_data_slave_delay = 0x0
1344     // .. .. ==> 0XF8006180[19:11] = 0x00000000U
1345     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
1346     // .. ..
1347     EMIT_MASKWRITE(0XF8006180, 0x000FFFFFU ,0x000000D2U),
1348     // .. .. reg_phy_wr_data_slave_ratio = 0xcc
1349     // .. .. ==> 0XF8006184[9:0] = 0x000000CCU
1350     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000000CCU
1351     // .. .. reg_phy_wr_data_slave_force = 0x0
1352     // .. .. ==> 0XF8006184[10:10] = 0x00000000U
1353     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
1354     // .. .. reg_phy_wr_data_slave_delay = 0x0
1355     // .. .. ==> 0XF8006184[19:11] = 0x00000000U
1356     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
1357     // .. ..
1358     EMIT_MASKWRITE(0XF8006184, 0x000FFFFFU ,0x000000CCU),
1359     // .. .. reg_phy_wr_data_slave_ratio = 0xe1
1360     // .. .. ==> 0XF8006188[9:0] = 0x000000E1U
1361     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000000E1U
1362     // .. .. reg_phy_wr_data_slave_force = 0x0
1363     // .. .. ==> 0XF8006188[10:10] = 0x00000000U
1364     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
1365     // .. .. reg_phy_wr_data_slave_delay = 0x0
1366     // .. .. ==> 0XF8006188[19:11] = 0x00000000U
1367     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
1368     // .. ..
1369     EMIT_MASKWRITE(0XF8006188, 0x000FFFFFU ,0x000000E1U),
1370     // .. .. reg_phy_bl2 = 0x0
1371     // .. .. ==> 0XF8006190[1:1] = 0x00000000U
1372     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
1373     // .. .. reg_phy_at_spd_atpg = 0x0
1374     // .. .. ==> 0XF8006190[2:2] = 0x00000000U
1375     // .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
1376     // .. .. reg_phy_bist_enable = 0x0
1377     // .. .. ==> 0XF8006190[3:3] = 0x00000000U
1378     // .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
1379     // .. .. reg_phy_bist_force_err = 0x0
1380     // .. .. ==> 0XF8006190[4:4] = 0x00000000U
1381     // .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
1382     // .. .. reg_phy_bist_mode = 0x0
1383     // .. .. ==> 0XF8006190[6:5] = 0x00000000U
1384     // .. ..     ==> MASK : 0x00000060U    VAL : 0x00000000U
1385     // .. .. reg_phy_invert_clkout = 0x1
1386     // .. .. ==> 0XF8006190[7:7] = 0x00000001U
1387     // .. ..     ==> MASK : 0x00000080U    VAL : 0x00000080U
1388     // .. .. reg_phy_sel_logic = 0x0
1389     // .. .. ==> 0XF8006190[9:9] = 0x00000000U
1390     // .. ..     ==> MASK : 0x00000200U    VAL : 0x00000000U
1391     // .. .. reg_phy_ctrl_slave_ratio = 0x100
1392     // .. .. ==> 0XF8006190[19:10] = 0x00000100U
1393     // .. ..     ==> MASK : 0x000FFC00U    VAL : 0x00040000U
1394     // .. .. reg_phy_ctrl_slave_force = 0x0
1395     // .. .. ==> 0XF8006190[20:20] = 0x00000000U
1396     // .. ..     ==> MASK : 0x00100000U    VAL : 0x00000000U
1397     // .. .. reg_phy_ctrl_slave_delay = 0x0
1398     // .. .. ==> 0XF8006190[27:21] = 0x00000000U
1399     // .. ..     ==> MASK : 0x0FE00000U    VAL : 0x00000000U
1400     // .. .. reg_phy_lpddr = 0x0
1401     // .. .. ==> 0XF8006190[29:29] = 0x00000000U
1402     // .. ..     ==> MASK : 0x20000000U    VAL : 0x00000000U
1403     // .. .. reg_phy_cmd_latency = 0x0
1404     // .. .. ==> 0XF8006190[30:30] = 0x00000000U
1405     // .. ..     ==> MASK : 0x40000000U    VAL : 0x00000000U
1406     // .. ..
1407     EMIT_MASKWRITE(0XF8006190, 0x6FFFFEFEU ,0x00040080U),
1408     // .. .. reg_phy_wr_rl_delay = 0x2
1409     // .. .. ==> 0XF8006194[4:0] = 0x00000002U
1410     // .. ..     ==> MASK : 0x0000001FU    VAL : 0x00000002U
1411     // .. .. reg_phy_rd_rl_delay = 0x4
1412     // .. .. ==> 0XF8006194[9:5] = 0x00000004U
1413     // .. ..     ==> MASK : 0x000003E0U    VAL : 0x00000080U
1414     // .. .. reg_phy_dll_lock_diff = 0xf
1415     // .. .. ==> 0XF8006194[13:10] = 0x0000000FU
1416     // .. ..     ==> MASK : 0x00003C00U    VAL : 0x00003C00U
1417     // .. .. reg_phy_use_wr_level = 0x1
1418     // .. .. ==> 0XF8006194[14:14] = 0x00000001U
1419     // .. ..     ==> MASK : 0x00004000U    VAL : 0x00004000U
1420     // .. .. reg_phy_use_rd_dqs_gate_level = 0x1
1421     // .. .. ==> 0XF8006194[15:15] = 0x00000001U
1422     // .. ..     ==> MASK : 0x00008000U    VAL : 0x00008000U
1423     // .. .. reg_phy_use_rd_data_eye_level = 0x1
1424     // .. .. ==> 0XF8006194[16:16] = 0x00000001U
1425     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00010000U
1426     // .. .. reg_phy_dis_calib_rst = 0x0
1427     // .. .. ==> 0XF8006194[17:17] = 0x00000000U
1428     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
1429     // .. .. reg_phy_ctrl_slave_delay = 0x0
1430     // .. .. ==> 0XF8006194[19:18] = 0x00000000U
1431     // .. ..     ==> MASK : 0x000C0000U    VAL : 0x00000000U
1432     // .. ..
1433     EMIT_MASKWRITE(0XF8006194, 0x000FFFFFU ,0x0001FC82U),
1434     // .. .. reg_arb_page_addr_mask = 0x0
1435     // .. .. ==> 0XF8006204[31:0] = 0x00000000U
1436     // .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0x00000000U
1437     // .. ..
1438     EMIT_MASKWRITE(0XF8006204, 0xFFFFFFFFU ,0x00000000U),
1439     // .. .. reg_arb_pri_wr_portn = 0x3ff
1440     // .. .. ==> 0XF8006208[9:0] = 0x000003FFU
1441     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
1442     // .. .. reg_arb_disable_aging_wr_portn = 0x0
1443     // .. .. ==> 0XF8006208[16:16] = 0x00000000U
1444     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
1445     // .. .. reg_arb_disable_urgent_wr_portn = 0x0
1446     // .. .. ==> 0XF8006208[17:17] = 0x00000000U
1447     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
1448     // .. .. reg_arb_dis_page_match_wr_portn = 0x0
1449     // .. .. ==> 0XF8006208[18:18] = 0x00000000U
1450     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
1451     // .. ..
1452     EMIT_MASKWRITE(0XF8006208, 0x000703FFU ,0x000003FFU),
1453     // .. .. reg_arb_pri_wr_portn = 0x3ff
1454     // .. .. ==> 0XF800620C[9:0] = 0x000003FFU
1455     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
1456     // .. .. reg_arb_disable_aging_wr_portn = 0x0
1457     // .. .. ==> 0XF800620C[16:16] = 0x00000000U
1458     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
1459     // .. .. reg_arb_disable_urgent_wr_portn = 0x0
1460     // .. .. ==> 0XF800620C[17:17] = 0x00000000U
1461     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
1462     // .. .. reg_arb_dis_page_match_wr_portn = 0x0
1463     // .. .. ==> 0XF800620C[18:18] = 0x00000000U
1464     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
1465     // .. ..
1466     EMIT_MASKWRITE(0XF800620C, 0x000703FFU ,0x000003FFU),
1467     // .. .. reg_arb_pri_wr_portn = 0x3ff
1468     // .. .. ==> 0XF8006210[9:0] = 0x000003FFU
1469     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
1470     // .. .. reg_arb_disable_aging_wr_portn = 0x0
1471     // .. .. ==> 0XF8006210[16:16] = 0x00000000U
1472     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
1473     // .. .. reg_arb_disable_urgent_wr_portn = 0x0
1474     // .. .. ==> 0XF8006210[17:17] = 0x00000000U
1475     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
1476     // .. .. reg_arb_dis_page_match_wr_portn = 0x0
1477     // .. .. ==> 0XF8006210[18:18] = 0x00000000U
1478     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
1479     // .. ..
1480     EMIT_MASKWRITE(0XF8006210, 0x000703FFU ,0x000003FFU),
1481     // .. .. reg_arb_pri_wr_portn = 0x3ff
1482     // .. .. ==> 0XF8006214[9:0] = 0x000003FFU
1483     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
1484     // .. .. reg_arb_disable_aging_wr_portn = 0x0
1485     // .. .. ==> 0XF8006214[16:16] = 0x00000000U
1486     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
1487     // .. .. reg_arb_disable_urgent_wr_portn = 0x0
1488     // .. .. ==> 0XF8006214[17:17] = 0x00000000U
1489     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
1490     // .. .. reg_arb_dis_page_match_wr_portn = 0x0
1491     // .. .. ==> 0XF8006214[18:18] = 0x00000000U
1492     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
1493     // .. ..
1494     EMIT_MASKWRITE(0XF8006214, 0x000703FFU ,0x000003FFU),
1495     // .. .. reg_arb_pri_rd_portn = 0x3ff
1496     // .. .. ==> 0XF8006218[9:0] = 0x000003FFU
1497     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
1498     // .. .. reg_arb_disable_aging_rd_portn = 0x0
1499     // .. .. ==> 0XF8006218[16:16] = 0x00000000U
1500     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
1501     // .. .. reg_arb_disable_urgent_rd_portn = 0x0
1502     // .. .. ==> 0XF8006218[17:17] = 0x00000000U
1503     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
1504     // .. .. reg_arb_dis_page_match_rd_portn = 0x0
1505     // .. .. ==> 0XF8006218[18:18] = 0x00000000U
1506     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
1507     // .. .. reg_arb_set_hpr_rd_portn = 0x0
1508     // .. .. ==> 0XF8006218[19:19] = 0x00000000U
1509     // .. ..     ==> MASK : 0x00080000U    VAL : 0x00000000U
1510     // .. ..
1511     EMIT_MASKWRITE(0XF8006218, 0x000F03FFU ,0x000003FFU),
1512     // .. .. reg_arb_pri_rd_portn = 0x3ff
1513     // .. .. ==> 0XF800621C[9:0] = 0x000003FFU
1514     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
1515     // .. .. reg_arb_disable_aging_rd_portn = 0x0
1516     // .. .. ==> 0XF800621C[16:16] = 0x00000000U
1517     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
1518     // .. .. reg_arb_disable_urgent_rd_portn = 0x0
1519     // .. .. ==> 0XF800621C[17:17] = 0x00000000U
1520     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
1521     // .. .. reg_arb_dis_page_match_rd_portn = 0x0
1522     // .. .. ==> 0XF800621C[18:18] = 0x00000000U
1523     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
1524     // .. .. reg_arb_set_hpr_rd_portn = 0x0
1525     // .. .. ==> 0XF800621C[19:19] = 0x00000000U
1526     // .. ..     ==> MASK : 0x00080000U    VAL : 0x00000000U
1527     // .. ..
1528     EMIT_MASKWRITE(0XF800621C, 0x000F03FFU ,0x000003FFU),
1529     // .. .. reg_arb_pri_rd_portn = 0x3ff
1530     // .. .. ==> 0XF8006220[9:0] = 0x000003FFU
1531     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
1532     // .. .. reg_arb_disable_aging_rd_portn = 0x0
1533     // .. .. ==> 0XF8006220[16:16] = 0x00000000U
1534     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
1535     // .. .. reg_arb_disable_urgent_rd_portn = 0x0
1536     // .. .. ==> 0XF8006220[17:17] = 0x00000000U
1537     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
1538     // .. .. reg_arb_dis_page_match_rd_portn = 0x0
1539     // .. .. ==> 0XF8006220[18:18] = 0x00000000U
1540     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
1541     // .. .. reg_arb_set_hpr_rd_portn = 0x0
1542     // .. .. ==> 0XF8006220[19:19] = 0x00000000U
1543     // .. ..     ==> MASK : 0x00080000U    VAL : 0x00000000U
1544     // .. ..
1545     EMIT_MASKWRITE(0XF8006220, 0x000F03FFU ,0x000003FFU),
1546     // .. .. reg_arb_pri_rd_portn = 0x3ff
1547     // .. .. ==> 0XF8006224[9:0] = 0x000003FFU
1548     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
1549     // .. .. reg_arb_disable_aging_rd_portn = 0x0
1550     // .. .. ==> 0XF8006224[16:16] = 0x00000000U
1551     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
1552     // .. .. reg_arb_disable_urgent_rd_portn = 0x0
1553     // .. .. ==> 0XF8006224[17:17] = 0x00000000U
1554     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
1555     // .. .. reg_arb_dis_page_match_rd_portn = 0x0
1556     // .. .. ==> 0XF8006224[18:18] = 0x00000000U
1557     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
1558     // .. .. reg_arb_set_hpr_rd_portn = 0x0
1559     // .. .. ==> 0XF8006224[19:19] = 0x00000000U
1560     // .. ..     ==> MASK : 0x00080000U    VAL : 0x00000000U
1561     // .. ..
1562     EMIT_MASKWRITE(0XF8006224, 0x000F03FFU ,0x000003FFU),
1563     // .. .. reg_ddrc_lpddr2 = 0x0
1564     // .. .. ==> 0XF80062A8[0:0] = 0x00000000U
1565     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
1566     // .. .. reg_ddrc_derate_enable = 0x0
1567     // .. .. ==> 0XF80062A8[2:2] = 0x00000000U
1568     // .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
1569     // .. .. reg_ddrc_mr4_margin = 0x0
1570     // .. .. ==> 0XF80062A8[11:4] = 0x00000000U
1571     // .. ..     ==> MASK : 0x00000FF0U    VAL : 0x00000000U
1572     // .. ..
1573     EMIT_MASKWRITE(0XF80062A8, 0x00000FF5U ,0x00000000U),
1574     // .. .. reg_ddrc_mr4_read_interval = 0x0
1575     // .. .. ==> 0XF80062AC[31:0] = 0x00000000U
1576     // .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0x00000000U
1577     // .. ..
1578     EMIT_MASKWRITE(0XF80062AC, 0xFFFFFFFFU ,0x00000000U),
1579     // .. .. reg_ddrc_min_stable_clock_x1 = 0x5
1580     // .. .. ==> 0XF80062B0[3:0] = 0x00000005U
1581     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000005U
1582     // .. .. reg_ddrc_idle_after_reset_x32 = 0x12
1583     // .. .. ==> 0XF80062B0[11:4] = 0x00000012U
1584     // .. ..     ==> MASK : 0x00000FF0U    VAL : 0x00000120U
1585     // .. .. reg_ddrc_t_mrw = 0x5
1586     // .. .. ==> 0XF80062B0[21:12] = 0x00000005U
1587     // .. ..     ==> MASK : 0x003FF000U    VAL : 0x00005000U
1588     // .. ..
1589     EMIT_MASKWRITE(0XF80062B0, 0x003FFFFFU ,0x00005125U),
1590     // .. .. reg_ddrc_max_auto_init_x1024 = 0xa8
1591     // .. .. ==> 0XF80062B4[7:0] = 0x000000A8U
1592     // .. ..     ==> MASK : 0x000000FFU    VAL : 0x000000A8U
1593     // .. .. reg_ddrc_dev_zqinit_x32 = 0x12
1594     // .. .. ==> 0XF80062B4[17:8] = 0x00000012U
1595     // .. ..     ==> MASK : 0x0003FF00U    VAL : 0x00001200U
1596     // .. ..
1597     EMIT_MASKWRITE(0XF80062B4, 0x0003FFFFU ,0x000012A8U),
1598     // .. .. START: POLL ON DCI STATUS
1599     // .. .. DONE = 1
1600     // .. .. ==> 0XF8000B74[13:13] = 0x00000001U
1601     // .. ..     ==> MASK : 0x00002000U    VAL : 0x00002000U
1602     // .. ..
1603     EMIT_MASKPOLL(0XF8000B74, 0x00002000U),
1604     // .. .. FINISH: POLL ON DCI STATUS
1605     // .. .. START: UNLOCK DDR
1606     // .. .. reg_ddrc_soft_rstb = 0x1
1607     // .. .. ==> 0XF8006000[0:0] = 0x00000001U
1608     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
1609     // .. .. reg_ddrc_powerdown_en = 0x0
1610     // .. .. ==> 0XF8006000[1:1] = 0x00000000U
1611     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
1612     // .. .. reg_ddrc_data_bus_width = 0x0
1613     // .. .. ==> 0XF8006000[3:2] = 0x00000000U
1614     // .. ..     ==> MASK : 0x0000000CU    VAL : 0x00000000U
1615     // .. .. reg_ddrc_burst8_refresh = 0x0
1616     // .. .. ==> 0XF8006000[6:4] = 0x00000000U
1617     // .. ..     ==> MASK : 0x00000070U    VAL : 0x00000000U
1618     // .. .. reg_ddrc_rdwr_idle_gap = 1
1619     // .. .. ==> 0XF8006000[13:7] = 0x00000001U
1620     // .. ..     ==> MASK : 0x00003F80U    VAL : 0x00000080U
1621     // .. .. reg_ddrc_dis_rd_bypass = 0x0
1622     // .. .. ==> 0XF8006000[14:14] = 0x00000000U
1623     // .. ..     ==> MASK : 0x00004000U    VAL : 0x00000000U
1624     // .. .. reg_ddrc_dis_act_bypass = 0x0
1625     // .. .. ==> 0XF8006000[15:15] = 0x00000000U
1626     // .. ..     ==> MASK : 0x00008000U    VAL : 0x00000000U
1627     // .. .. reg_ddrc_dis_auto_refresh = 0x0
1628     // .. .. ==> 0XF8006000[16:16] = 0x00000000U
1629     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
1630     // .. ..
1631     EMIT_MASKWRITE(0XF8006000, 0x0001FFFFU ,0x00000081U),
1632     // .. .. FINISH: UNLOCK DDR
1633     // .. .. START: CHECK DDR STATUS
1634     // .. .. ddrc_reg_operating_mode = 1
1635     // .. .. ==> 0XF8006054[2:0] = 0x00000001U
1636     // .. ..     ==> MASK : 0x00000007U    VAL : 0x00000001U
1637     // .. ..
1638     EMIT_MASKPOLL(0XF8006054, 0x00000007U),
1639     // .. .. FINISH: CHECK DDR STATUS
1640     // .. FINISH: DDR INITIALIZATION
1641     // FINISH: top
1642     //
1643     EMIT_EXIT(),
1644 
1645     //
1646 };
1647 
1648 unsigned long ps7_mio_init_data_3_0[] = {
1649     // START: top
1650     // .. START: SLCR SETTINGS
1651     // .. UNLOCK_KEY = 0XDF0D
1652     // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
1653     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000DF0DU
1654     // ..
1655     EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU),
1656     // .. FINISH: SLCR SETTINGS
1657     // .. START: OCM REMAPPING
1658     // .. VREF_EN = 0x1
1659     // .. ==> 0XF8000B00[0:0] = 0x00000001U
1660     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
1661     // .. VREF_SEL = 0x0
1662     // .. ==> 0XF8000B00[6:4] = 0x00000000U
1663     // ..     ==> MASK : 0x00000070U    VAL : 0x00000000U
1664     // ..
1665     EMIT_MASKWRITE(0XF8000B00, 0x00000071U ,0x00000001U),
1666     // .. FINISH: OCM REMAPPING
1667     // .. START: DDRIOB SETTINGS
1668     // .. reserved_INP_POWER = 0x0
1669     // .. ==> 0XF8000B40[0:0] = 0x00000000U
1670     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
1671     // .. INP_TYPE = 0x0
1672     // .. ==> 0XF8000B40[2:1] = 0x00000000U
1673     // ..     ==> MASK : 0x00000006U    VAL : 0x00000000U
1674     // .. DCI_UPDATE_B = 0x0
1675     // .. ==> 0XF8000B40[3:3] = 0x00000000U
1676     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
1677     // .. TERM_EN = 0x0
1678     // .. ==> 0XF8000B40[4:4] = 0x00000000U
1679     // ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
1680     // .. DCI_TYPE = 0x0
1681     // .. ==> 0XF8000B40[6:5] = 0x00000000U
1682     // ..     ==> MASK : 0x00000060U    VAL : 0x00000000U
1683     // .. IBUF_DISABLE_MODE = 0x0
1684     // .. ==> 0XF8000B40[7:7] = 0x00000000U
1685     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
1686     // .. TERM_DISABLE_MODE = 0x0
1687     // .. ==> 0XF8000B40[8:8] = 0x00000000U
1688     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
1689     // .. OUTPUT_EN = 0x3
1690     // .. ==> 0XF8000B40[10:9] = 0x00000003U
1691     // ..     ==> MASK : 0x00000600U    VAL : 0x00000600U
1692     // .. PULLUP_EN = 0x0
1693     // .. ==> 0XF8000B40[11:11] = 0x00000000U
1694     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
1695     // ..
1696     EMIT_MASKWRITE(0XF8000B40, 0x00000FFFU ,0x00000600U),
1697     // .. reserved_INP_POWER = 0x0
1698     // .. ==> 0XF8000B44[0:0] = 0x00000000U
1699     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
1700     // .. INP_TYPE = 0x0
1701     // .. ==> 0XF8000B44[2:1] = 0x00000000U
1702     // ..     ==> MASK : 0x00000006U    VAL : 0x00000000U
1703     // .. DCI_UPDATE_B = 0x0
1704     // .. ==> 0XF8000B44[3:3] = 0x00000000U
1705     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
1706     // .. TERM_EN = 0x0
1707     // .. ==> 0XF8000B44[4:4] = 0x00000000U
1708     // ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
1709     // .. DCI_TYPE = 0x0
1710     // .. ==> 0XF8000B44[6:5] = 0x00000000U
1711     // ..     ==> MASK : 0x00000060U    VAL : 0x00000000U
1712     // .. IBUF_DISABLE_MODE = 0x0
1713     // .. ==> 0XF8000B44[7:7] = 0x00000000U
1714     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
1715     // .. TERM_DISABLE_MODE = 0x0
1716     // .. ==> 0XF8000B44[8:8] = 0x00000000U
1717     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
1718     // .. OUTPUT_EN = 0x3
1719     // .. ==> 0XF8000B44[10:9] = 0x00000003U
1720     // ..     ==> MASK : 0x00000600U    VAL : 0x00000600U
1721     // .. PULLUP_EN = 0x0
1722     // .. ==> 0XF8000B44[11:11] = 0x00000000U
1723     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
1724     // ..
1725     EMIT_MASKWRITE(0XF8000B44, 0x00000FFFU ,0x00000600U),
1726     // .. reserved_INP_POWER = 0x0
1727     // .. ==> 0XF8000B48[0:0] = 0x00000000U
1728     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
1729     // .. INP_TYPE = 0x1
1730     // .. ==> 0XF8000B48[2:1] = 0x00000001U
1731     // ..     ==> MASK : 0x00000006U    VAL : 0x00000002U
1732     // .. DCI_UPDATE_B = 0x0
1733     // .. ==> 0XF8000B48[3:3] = 0x00000000U
1734     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
1735     // .. TERM_EN = 0x1
1736     // .. ==> 0XF8000B48[4:4] = 0x00000001U
1737     // ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
1738     // .. DCI_TYPE = 0x3
1739     // .. ==> 0XF8000B48[6:5] = 0x00000003U
1740     // ..     ==> MASK : 0x00000060U    VAL : 0x00000060U
1741     // .. IBUF_DISABLE_MODE = 0
1742     // .. ==> 0XF8000B48[7:7] = 0x00000000U
1743     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
1744     // .. TERM_DISABLE_MODE = 0
1745     // .. ==> 0XF8000B48[8:8] = 0x00000000U
1746     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
1747     // .. OUTPUT_EN = 0x3
1748     // .. ==> 0XF8000B48[10:9] = 0x00000003U
1749     // ..     ==> MASK : 0x00000600U    VAL : 0x00000600U
1750     // .. PULLUP_EN = 0x0
1751     // .. ==> 0XF8000B48[11:11] = 0x00000000U
1752     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
1753     // ..
1754     EMIT_MASKWRITE(0XF8000B48, 0x00000FFFU ,0x00000672U),
1755     // .. reserved_INP_POWER = 0x0
1756     // .. ==> 0XF8000B4C[0:0] = 0x00000000U
1757     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
1758     // .. INP_TYPE = 0x1
1759     // .. ==> 0XF8000B4C[2:1] = 0x00000001U
1760     // ..     ==> MASK : 0x00000006U    VAL : 0x00000002U
1761     // .. DCI_UPDATE_B = 0x0
1762     // .. ==> 0XF8000B4C[3:3] = 0x00000000U
1763     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
1764     // .. TERM_EN = 0x1
1765     // .. ==> 0XF8000B4C[4:4] = 0x00000001U
1766     // ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
1767     // .. DCI_TYPE = 0x3
1768     // .. ==> 0XF8000B4C[6:5] = 0x00000003U
1769     // ..     ==> MASK : 0x00000060U    VAL : 0x00000060U
1770     // .. IBUF_DISABLE_MODE = 0
1771     // .. ==> 0XF8000B4C[7:7] = 0x00000000U
1772     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
1773     // .. TERM_DISABLE_MODE = 0
1774     // .. ==> 0XF8000B4C[8:8] = 0x00000000U
1775     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
1776     // .. OUTPUT_EN = 0x3
1777     // .. ==> 0XF8000B4C[10:9] = 0x00000003U
1778     // ..     ==> MASK : 0x00000600U    VAL : 0x00000600U
1779     // .. PULLUP_EN = 0x0
1780     // .. ==> 0XF8000B4C[11:11] = 0x00000000U
1781     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
1782     // ..
1783     EMIT_MASKWRITE(0XF8000B4C, 0x00000FFFU ,0x00000672U),
1784     // .. reserved_INP_POWER = 0x0
1785     // .. ==> 0XF8000B50[0:0] = 0x00000000U
1786     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
1787     // .. INP_TYPE = 0x2
1788     // .. ==> 0XF8000B50[2:1] = 0x00000002U
1789     // ..     ==> MASK : 0x00000006U    VAL : 0x00000004U
1790     // .. DCI_UPDATE_B = 0x0
1791     // .. ==> 0XF8000B50[3:3] = 0x00000000U
1792     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
1793     // .. TERM_EN = 0x1
1794     // .. ==> 0XF8000B50[4:4] = 0x00000001U
1795     // ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
1796     // .. DCI_TYPE = 0x3
1797     // .. ==> 0XF8000B50[6:5] = 0x00000003U
1798     // ..     ==> MASK : 0x00000060U    VAL : 0x00000060U
1799     // .. IBUF_DISABLE_MODE = 0
1800     // .. ==> 0XF8000B50[7:7] = 0x00000000U
1801     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
1802     // .. TERM_DISABLE_MODE = 0
1803     // .. ==> 0XF8000B50[8:8] = 0x00000000U
1804     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
1805     // .. OUTPUT_EN = 0x3
1806     // .. ==> 0XF8000B50[10:9] = 0x00000003U
1807     // ..     ==> MASK : 0x00000600U    VAL : 0x00000600U
1808     // .. PULLUP_EN = 0x0
1809     // .. ==> 0XF8000B50[11:11] = 0x00000000U
1810     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
1811     // ..
1812     EMIT_MASKWRITE(0XF8000B50, 0x00000FFFU ,0x00000674U),
1813     // .. reserved_INP_POWER = 0x0
1814     // .. ==> 0XF8000B54[0:0] = 0x00000000U
1815     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
1816     // .. INP_TYPE = 0x2
1817     // .. ==> 0XF8000B54[2:1] = 0x00000002U
1818     // ..     ==> MASK : 0x00000006U    VAL : 0x00000004U
1819     // .. DCI_UPDATE_B = 0x0
1820     // .. ==> 0XF8000B54[3:3] = 0x00000000U
1821     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
1822     // .. TERM_EN = 0x1
1823     // .. ==> 0XF8000B54[4:4] = 0x00000001U
1824     // ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
1825     // .. DCI_TYPE = 0x3
1826     // .. ==> 0XF8000B54[6:5] = 0x00000003U
1827     // ..     ==> MASK : 0x00000060U    VAL : 0x00000060U
1828     // .. IBUF_DISABLE_MODE = 0
1829     // .. ==> 0XF8000B54[7:7] = 0x00000000U
1830     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
1831     // .. TERM_DISABLE_MODE = 0
1832     // .. ==> 0XF8000B54[8:8] = 0x00000000U
1833     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
1834     // .. OUTPUT_EN = 0x3
1835     // .. ==> 0XF8000B54[10:9] = 0x00000003U
1836     // ..     ==> MASK : 0x00000600U    VAL : 0x00000600U
1837     // .. PULLUP_EN = 0x0
1838     // .. ==> 0XF8000B54[11:11] = 0x00000000U
1839     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
1840     // ..
1841     EMIT_MASKWRITE(0XF8000B54, 0x00000FFFU ,0x00000674U),
1842     // .. reserved_INP_POWER = 0x0
1843     // .. ==> 0XF8000B58[0:0] = 0x00000000U
1844     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
1845     // .. INP_TYPE = 0x0
1846     // .. ==> 0XF8000B58[2:1] = 0x00000000U
1847     // ..     ==> MASK : 0x00000006U    VAL : 0x00000000U
1848     // .. DCI_UPDATE_B = 0x0
1849     // .. ==> 0XF8000B58[3:3] = 0x00000000U
1850     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
1851     // .. TERM_EN = 0x0
1852     // .. ==> 0XF8000B58[4:4] = 0x00000000U
1853     // ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
1854     // .. DCI_TYPE = 0x0
1855     // .. ==> 0XF8000B58[6:5] = 0x00000000U
1856     // ..     ==> MASK : 0x00000060U    VAL : 0x00000000U
1857     // .. IBUF_DISABLE_MODE = 0x0
1858     // .. ==> 0XF8000B58[7:7] = 0x00000000U
1859     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
1860     // .. TERM_DISABLE_MODE = 0x0
1861     // .. ==> 0XF8000B58[8:8] = 0x00000000U
1862     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
1863     // .. OUTPUT_EN = 0x3
1864     // .. ==> 0XF8000B58[10:9] = 0x00000003U
1865     // ..     ==> MASK : 0x00000600U    VAL : 0x00000600U
1866     // .. PULLUP_EN = 0x0
1867     // .. ==> 0XF8000B58[11:11] = 0x00000000U
1868     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
1869     // ..
1870     EMIT_MASKWRITE(0XF8000B58, 0x00000FFFU ,0x00000600U),
1871     // .. reserved_DRIVE_P = 0x1c
1872     // .. ==> 0XF8000B5C[6:0] = 0x0000001CU
1873     // ..     ==> MASK : 0x0000007FU    VAL : 0x0000001CU
1874     // .. reserved_DRIVE_N = 0xc
1875     // .. ==> 0XF8000B5C[13:7] = 0x0000000CU
1876     // ..     ==> MASK : 0x00003F80U    VAL : 0x00000600U
1877     // .. reserved_SLEW_P = 0x3
1878     // .. ==> 0XF8000B5C[18:14] = 0x00000003U
1879     // ..     ==> MASK : 0x0007C000U    VAL : 0x0000C000U
1880     // .. reserved_SLEW_N = 0x3
1881     // .. ==> 0XF8000B5C[23:19] = 0x00000003U
1882     // ..     ==> MASK : 0x00F80000U    VAL : 0x00180000U
1883     // .. reserved_GTL = 0x0
1884     // .. ==> 0XF8000B5C[26:24] = 0x00000000U
1885     // ..     ==> MASK : 0x07000000U    VAL : 0x00000000U
1886     // .. reserved_RTERM = 0x0
1887     // .. ==> 0XF8000B5C[31:27] = 0x00000000U
1888     // ..     ==> MASK : 0xF8000000U    VAL : 0x00000000U
1889     // ..
1890     EMIT_MASKWRITE(0XF8000B5C, 0xFFFFFFFFU ,0x0018C61CU),
1891     // .. reserved_DRIVE_P = 0x1c
1892     // .. ==> 0XF8000B60[6:0] = 0x0000001CU
1893     // ..     ==> MASK : 0x0000007FU    VAL : 0x0000001CU
1894     // .. reserved_DRIVE_N = 0xc
1895     // .. ==> 0XF8000B60[13:7] = 0x0000000CU
1896     // ..     ==> MASK : 0x00003F80U    VAL : 0x00000600U
1897     // .. reserved_SLEW_P = 0x6
1898     // .. ==> 0XF8000B60[18:14] = 0x00000006U
1899     // ..     ==> MASK : 0x0007C000U    VAL : 0x00018000U
1900     // .. reserved_SLEW_N = 0x1f
1901     // .. ==> 0XF8000B60[23:19] = 0x0000001FU
1902     // ..     ==> MASK : 0x00F80000U    VAL : 0x00F80000U
1903     // .. reserved_GTL = 0x0
1904     // .. ==> 0XF8000B60[26:24] = 0x00000000U
1905     // ..     ==> MASK : 0x07000000U    VAL : 0x00000000U
1906     // .. reserved_RTERM = 0x0
1907     // .. ==> 0XF8000B60[31:27] = 0x00000000U
1908     // ..     ==> MASK : 0xF8000000U    VAL : 0x00000000U
1909     // ..
1910     EMIT_MASKWRITE(0XF8000B60, 0xFFFFFFFFU ,0x00F9861CU),
1911     // .. reserved_DRIVE_P = 0x1c
1912     // .. ==> 0XF8000B64[6:0] = 0x0000001CU
1913     // ..     ==> MASK : 0x0000007FU    VAL : 0x0000001CU
1914     // .. reserved_DRIVE_N = 0xc
1915     // .. ==> 0XF8000B64[13:7] = 0x0000000CU
1916     // ..     ==> MASK : 0x00003F80U    VAL : 0x00000600U
1917     // .. reserved_SLEW_P = 0x6
1918     // .. ==> 0XF8000B64[18:14] = 0x00000006U
1919     // ..     ==> MASK : 0x0007C000U    VAL : 0x00018000U
1920     // .. reserved_SLEW_N = 0x1f
1921     // .. ==> 0XF8000B64[23:19] = 0x0000001FU
1922     // ..     ==> MASK : 0x00F80000U    VAL : 0x00F80000U
1923     // .. reserved_GTL = 0x0
1924     // .. ==> 0XF8000B64[26:24] = 0x00000000U
1925     // ..     ==> MASK : 0x07000000U    VAL : 0x00000000U
1926     // .. reserved_RTERM = 0x0
1927     // .. ==> 0XF8000B64[31:27] = 0x00000000U
1928     // ..     ==> MASK : 0xF8000000U    VAL : 0x00000000U
1929     // ..
1930     EMIT_MASKWRITE(0XF8000B64, 0xFFFFFFFFU ,0x00F9861CU),
1931     // .. reserved_DRIVE_P = 0x1c
1932     // .. ==> 0XF8000B68[6:0] = 0x0000001CU
1933     // ..     ==> MASK : 0x0000007FU    VAL : 0x0000001CU
1934     // .. reserved_DRIVE_N = 0xc
1935     // .. ==> 0XF8000B68[13:7] = 0x0000000CU
1936     // ..     ==> MASK : 0x00003F80U    VAL : 0x00000600U
1937     // .. reserved_SLEW_P = 0x6
1938     // .. ==> 0XF8000B68[18:14] = 0x00000006U
1939     // ..     ==> MASK : 0x0007C000U    VAL : 0x00018000U
1940     // .. reserved_SLEW_N = 0x1f
1941     // .. ==> 0XF8000B68[23:19] = 0x0000001FU
1942     // ..     ==> MASK : 0x00F80000U    VAL : 0x00F80000U
1943     // .. reserved_GTL = 0x0
1944     // .. ==> 0XF8000B68[26:24] = 0x00000000U
1945     // ..     ==> MASK : 0x07000000U    VAL : 0x00000000U
1946     // .. reserved_RTERM = 0x0
1947     // .. ==> 0XF8000B68[31:27] = 0x00000000U
1948     // ..     ==> MASK : 0xF8000000U    VAL : 0x00000000U
1949     // ..
1950     EMIT_MASKWRITE(0XF8000B68, 0xFFFFFFFFU ,0x00F9861CU),
1951     // .. VREF_INT_EN = 0x1
1952     // .. ==> 0XF8000B6C[0:0] = 0x00000001U
1953     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
1954     // .. VREF_SEL = 0x4
1955     // .. ==> 0XF8000B6C[4:1] = 0x00000004U
1956     // ..     ==> MASK : 0x0000001EU    VAL : 0x00000008U
1957     // .. VREF_EXT_EN = 0x0
1958     // .. ==> 0XF8000B6C[6:5] = 0x00000000U
1959     // ..     ==> MASK : 0x00000060U    VAL : 0x00000000U
1960     // .. reserved_VREF_PULLUP_EN = 0x0
1961     // .. ==> 0XF8000B6C[8:7] = 0x00000000U
1962     // ..     ==> MASK : 0x00000180U    VAL : 0x00000000U
1963     // .. REFIO_EN = 0x1
1964     // .. ==> 0XF8000B6C[9:9] = 0x00000001U
1965     // ..     ==> MASK : 0x00000200U    VAL : 0x00000200U
1966     // .. reserved_REFIO_TEST = 0x3
1967     // .. ==> 0XF8000B6C[11:10] = 0x00000003U
1968     // ..     ==> MASK : 0x00000C00U    VAL : 0x00000C00U
1969     // .. reserved_REFIO_PULLUP_EN = 0x0
1970     // .. ==> 0XF8000B6C[12:12] = 0x00000000U
1971     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
1972     // .. reserved_DRST_B_PULLUP_EN = 0x0
1973     // .. ==> 0XF8000B6C[13:13] = 0x00000000U
1974     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
1975     // .. reserved_CKE_PULLUP_EN = 0x0
1976     // .. ==> 0XF8000B6C[14:14] = 0x00000000U
1977     // ..     ==> MASK : 0x00004000U    VAL : 0x00000000U
1978     // ..
1979     EMIT_MASKWRITE(0XF8000B6C, 0x00007FFFU ,0x00000E09U),
1980     // .. .. START: ASSERT RESET
1981     // .. .. RESET = 1
1982     // .. .. ==> 0XF8000B70[0:0] = 0x00000001U
1983     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
1984     // .. ..
1985     EMIT_MASKWRITE(0XF8000B70, 0x00000001U ,0x00000001U),
1986     // .. .. FINISH: ASSERT RESET
1987     // .. .. START: DEASSERT RESET
1988     // .. .. RESET = 0
1989     // .. .. ==> 0XF8000B70[0:0] = 0x00000000U
1990     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
1991     // .. .. reserved_VRN_OUT = 0x1
1992     // .. .. ==> 0XF8000B70[5:5] = 0x00000001U
1993     // .. ..     ==> MASK : 0x00000020U    VAL : 0x00000020U
1994     // .. ..
1995     EMIT_MASKWRITE(0XF8000B70, 0x00000021U ,0x00000020U),
1996     // .. .. FINISH: DEASSERT RESET
1997     // .. .. RESET = 0x1
1998     // .. .. ==> 0XF8000B70[0:0] = 0x00000001U
1999     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
2000     // .. .. ENABLE = 0x1
2001     // .. .. ==> 0XF8000B70[1:1] = 0x00000001U
2002     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
2003     // .. .. reserved_VRP_TRI = 0x0
2004     // .. .. ==> 0XF8000B70[2:2] = 0x00000000U
2005     // .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2006     // .. .. reserved_VRN_TRI = 0x0
2007     // .. .. ==> 0XF8000B70[3:3] = 0x00000000U
2008     // .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
2009     // .. .. reserved_VRP_OUT = 0x0
2010     // .. .. ==> 0XF8000B70[4:4] = 0x00000000U
2011     // .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
2012     // .. .. reserved_VRN_OUT = 0x1
2013     // .. .. ==> 0XF8000B70[5:5] = 0x00000001U
2014     // .. ..     ==> MASK : 0x00000020U    VAL : 0x00000020U
2015     // .. .. NREF_OPT1 = 0x0
2016     // .. .. ==> 0XF8000B70[7:6] = 0x00000000U
2017     // .. ..     ==> MASK : 0x000000C0U    VAL : 0x00000000U
2018     // .. .. NREF_OPT2 = 0x0
2019     // .. .. ==> 0XF8000B70[10:8] = 0x00000000U
2020     // .. ..     ==> MASK : 0x00000700U    VAL : 0x00000000U
2021     // .. .. NREF_OPT4 = 0x1
2022     // .. .. ==> 0XF8000B70[13:11] = 0x00000001U
2023     // .. ..     ==> MASK : 0x00003800U    VAL : 0x00000800U
2024     // .. .. PREF_OPT1 = 0x0
2025     // .. .. ==> 0XF8000B70[15:14] = 0x00000000U
2026     // .. ..     ==> MASK : 0x0000C000U    VAL : 0x00000000U
2027     // .. .. PREF_OPT2 = 0x0
2028     // .. .. ==> 0XF8000B70[19:17] = 0x00000000U
2029     // .. ..     ==> MASK : 0x000E0000U    VAL : 0x00000000U
2030     // .. .. UPDATE_CONTROL = 0x0
2031     // .. .. ==> 0XF8000B70[20:20] = 0x00000000U
2032     // .. ..     ==> MASK : 0x00100000U    VAL : 0x00000000U
2033     // .. .. reserved_INIT_COMPLETE = 0x0
2034     // .. .. ==> 0XF8000B70[21:21] = 0x00000000U
2035     // .. ..     ==> MASK : 0x00200000U    VAL : 0x00000000U
2036     // .. .. reserved_TST_CLK = 0x0
2037     // .. .. ==> 0XF8000B70[22:22] = 0x00000000U
2038     // .. ..     ==> MASK : 0x00400000U    VAL : 0x00000000U
2039     // .. .. reserved_TST_HLN = 0x0
2040     // .. .. ==> 0XF8000B70[23:23] = 0x00000000U
2041     // .. ..     ==> MASK : 0x00800000U    VAL : 0x00000000U
2042     // .. .. reserved_TST_HLP = 0x0
2043     // .. .. ==> 0XF8000B70[24:24] = 0x00000000U
2044     // .. ..     ==> MASK : 0x01000000U    VAL : 0x00000000U
2045     // .. .. reserved_TST_RST = 0x0
2046     // .. .. ==> 0XF8000B70[25:25] = 0x00000000U
2047     // .. ..     ==> MASK : 0x02000000U    VAL : 0x00000000U
2048     // .. .. reserved_INT_DCI_EN = 0x0
2049     // .. .. ==> 0XF8000B70[26:26] = 0x00000000U
2050     // .. ..     ==> MASK : 0x04000000U    VAL : 0x00000000U
2051     // .. ..
2052     EMIT_MASKWRITE(0XF8000B70, 0x07FEFFFFU ,0x00000823U),
2053     // .. FINISH: DDRIOB SETTINGS
2054     // .. START: MIO PROGRAMMING
2055     // .. TRI_ENABLE = 1
2056     // .. ==> 0XF8000700[0:0] = 0x00000001U
2057     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
2058     // .. Speed = 0
2059     // .. ==> 0XF8000700[8:8] = 0x00000000U
2060     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2061     // .. IO_Type = 1
2062     // .. ==> 0XF8000700[11:9] = 0x00000001U
2063     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
2064     // .. PULLUP = 1
2065     // .. ==> 0XF8000700[12:12] = 0x00000001U
2066     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
2067     // .. DisableRcvr = 0
2068     // .. ==> 0XF8000700[13:13] = 0x00000000U
2069     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2070     // ..
2071     EMIT_MASKWRITE(0XF8000700, 0x00003F01U ,0x00001201U),
2072     // .. TRI_ENABLE = 0
2073     // .. ==> 0XF8000704[0:0] = 0x00000000U
2074     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2075     // .. L0_SEL = 1
2076     // .. ==> 0XF8000704[1:1] = 0x00000001U
2077     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
2078     // .. L1_SEL = 0
2079     // .. ==> 0XF8000704[2:2] = 0x00000000U
2080     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2081     // .. L2_SEL = 0
2082     // .. ==> 0XF8000704[4:3] = 0x00000000U
2083     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2084     // .. L3_SEL = 0
2085     // .. ==> 0XF8000704[7:5] = 0x00000000U
2086     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2087     // .. Speed = 0
2088     // .. ==> 0XF8000704[8:8] = 0x00000000U
2089     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2090     // .. IO_Type = 1
2091     // .. ==> 0XF8000704[11:9] = 0x00000001U
2092     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
2093     // .. PULLUP = 1
2094     // .. ==> 0XF8000704[12:12] = 0x00000001U
2095     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
2096     // .. DisableRcvr = 0
2097     // .. ==> 0XF8000704[13:13] = 0x00000000U
2098     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2099     // ..
2100     EMIT_MASKWRITE(0XF8000704, 0x00003FFFU ,0x00001202U),
2101     // .. TRI_ENABLE = 0
2102     // .. ==> 0XF8000708[0:0] = 0x00000000U
2103     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2104     // .. L0_SEL = 1
2105     // .. ==> 0XF8000708[1:1] = 0x00000001U
2106     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
2107     // .. L1_SEL = 0
2108     // .. ==> 0XF8000708[2:2] = 0x00000000U
2109     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2110     // .. L2_SEL = 0
2111     // .. ==> 0XF8000708[4:3] = 0x00000000U
2112     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2113     // .. L3_SEL = 0
2114     // .. ==> 0XF8000708[7:5] = 0x00000000U
2115     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2116     // .. Speed = 0
2117     // .. ==> 0XF8000708[8:8] = 0x00000000U
2118     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2119     // .. IO_Type = 1
2120     // .. ==> 0XF8000708[11:9] = 0x00000001U
2121     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
2122     // .. PULLUP = 0
2123     // .. ==> 0XF8000708[12:12] = 0x00000000U
2124     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2125     // .. DisableRcvr = 0
2126     // .. ==> 0XF8000708[13:13] = 0x00000000U
2127     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2128     // ..
2129     EMIT_MASKWRITE(0XF8000708, 0x00003FFFU ,0x00000202U),
2130     // .. TRI_ENABLE = 0
2131     // .. ==> 0XF800070C[0:0] = 0x00000000U
2132     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2133     // .. L0_SEL = 1
2134     // .. ==> 0XF800070C[1:1] = 0x00000001U
2135     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
2136     // .. L1_SEL = 0
2137     // .. ==> 0XF800070C[2:2] = 0x00000000U
2138     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2139     // .. L2_SEL = 0
2140     // .. ==> 0XF800070C[4:3] = 0x00000000U
2141     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2142     // .. L3_SEL = 0
2143     // .. ==> 0XF800070C[7:5] = 0x00000000U
2144     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2145     // .. Speed = 0
2146     // .. ==> 0XF800070C[8:8] = 0x00000000U
2147     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2148     // .. IO_Type = 1
2149     // .. ==> 0XF800070C[11:9] = 0x00000001U
2150     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
2151     // .. PULLUP = 0
2152     // .. ==> 0XF800070C[12:12] = 0x00000000U
2153     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2154     // .. DisableRcvr = 0
2155     // .. ==> 0XF800070C[13:13] = 0x00000000U
2156     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2157     // ..
2158     EMIT_MASKWRITE(0XF800070C, 0x00003FFFU ,0x00000202U),
2159     // .. TRI_ENABLE = 0
2160     // .. ==> 0XF8000710[0:0] = 0x00000000U
2161     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2162     // .. L0_SEL = 1
2163     // .. ==> 0XF8000710[1:1] = 0x00000001U
2164     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
2165     // .. L1_SEL = 0
2166     // .. ==> 0XF8000710[2:2] = 0x00000000U
2167     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2168     // .. L2_SEL = 0
2169     // .. ==> 0XF8000710[4:3] = 0x00000000U
2170     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2171     // .. L3_SEL = 0
2172     // .. ==> 0XF8000710[7:5] = 0x00000000U
2173     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2174     // .. Speed = 0
2175     // .. ==> 0XF8000710[8:8] = 0x00000000U
2176     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2177     // .. IO_Type = 1
2178     // .. ==> 0XF8000710[11:9] = 0x00000001U
2179     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
2180     // .. PULLUP = 0
2181     // .. ==> 0XF8000710[12:12] = 0x00000000U
2182     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2183     // .. DisableRcvr = 0
2184     // .. ==> 0XF8000710[13:13] = 0x00000000U
2185     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2186     // ..
2187     EMIT_MASKWRITE(0XF8000710, 0x00003FFFU ,0x00000202U),
2188     // .. TRI_ENABLE = 0
2189     // .. ==> 0XF8000714[0:0] = 0x00000000U
2190     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2191     // .. L0_SEL = 1
2192     // .. ==> 0XF8000714[1:1] = 0x00000001U
2193     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
2194     // .. L1_SEL = 0
2195     // .. ==> 0XF8000714[2:2] = 0x00000000U
2196     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2197     // .. L2_SEL = 0
2198     // .. ==> 0XF8000714[4:3] = 0x00000000U
2199     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2200     // .. L3_SEL = 0
2201     // .. ==> 0XF8000714[7:5] = 0x00000000U
2202     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2203     // .. Speed = 0
2204     // .. ==> 0XF8000714[8:8] = 0x00000000U
2205     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2206     // .. IO_Type = 1
2207     // .. ==> 0XF8000714[11:9] = 0x00000001U
2208     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
2209     // .. PULLUP = 0
2210     // .. ==> 0XF8000714[12:12] = 0x00000000U
2211     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2212     // .. DisableRcvr = 0
2213     // .. ==> 0XF8000714[13:13] = 0x00000000U
2214     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2215     // ..
2216     EMIT_MASKWRITE(0XF8000714, 0x00003FFFU ,0x00000202U),
2217     // .. TRI_ENABLE = 0
2218     // .. ==> 0XF8000718[0:0] = 0x00000000U
2219     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2220     // .. L0_SEL = 1
2221     // .. ==> 0XF8000718[1:1] = 0x00000001U
2222     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
2223     // .. L1_SEL = 0
2224     // .. ==> 0XF8000718[2:2] = 0x00000000U
2225     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2226     // .. L2_SEL = 0
2227     // .. ==> 0XF8000718[4:3] = 0x00000000U
2228     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2229     // .. L3_SEL = 0
2230     // .. ==> 0XF8000718[7:5] = 0x00000000U
2231     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2232     // .. Speed = 0
2233     // .. ==> 0XF8000718[8:8] = 0x00000000U
2234     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2235     // .. IO_Type = 1
2236     // .. ==> 0XF8000718[11:9] = 0x00000001U
2237     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
2238     // .. PULLUP = 0
2239     // .. ==> 0XF8000718[12:12] = 0x00000000U
2240     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2241     // .. DisableRcvr = 0
2242     // .. ==> 0XF8000718[13:13] = 0x00000000U
2243     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2244     // ..
2245     EMIT_MASKWRITE(0XF8000718, 0x00003FFFU ,0x00000202U),
2246     // .. TRI_ENABLE = 0
2247     // .. ==> 0XF800071C[0:0] = 0x00000000U
2248     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2249     // .. L0_SEL = 0
2250     // .. ==> 0XF800071C[1:1] = 0x00000000U
2251     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
2252     // .. L1_SEL = 0
2253     // .. ==> 0XF800071C[2:2] = 0x00000000U
2254     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2255     // .. L2_SEL = 0
2256     // .. ==> 0XF800071C[4:3] = 0x00000000U
2257     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2258     // .. L3_SEL = 0
2259     // .. ==> 0XF800071C[7:5] = 0x00000000U
2260     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2261     // .. Speed = 0
2262     // .. ==> 0XF800071C[8:8] = 0x00000000U
2263     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2264     // .. IO_Type = 1
2265     // .. ==> 0XF800071C[11:9] = 0x00000001U
2266     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
2267     // .. PULLUP = 0
2268     // .. ==> 0XF800071C[12:12] = 0x00000000U
2269     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2270     // .. DisableRcvr = 0
2271     // .. ==> 0XF800071C[13:13] = 0x00000000U
2272     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2273     // ..
2274     EMIT_MASKWRITE(0XF800071C, 0x00003FFFU ,0x00000200U),
2275     // .. TRI_ENABLE = 0
2276     // .. ==> 0XF8000720[0:0] = 0x00000000U
2277     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2278     // .. L0_SEL = 1
2279     // .. ==> 0XF8000720[1:1] = 0x00000001U
2280     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
2281     // .. L1_SEL = 0
2282     // .. ==> 0XF8000720[2:2] = 0x00000000U
2283     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2284     // .. L2_SEL = 0
2285     // .. ==> 0XF8000720[4:3] = 0x00000000U
2286     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2287     // .. L3_SEL = 0
2288     // .. ==> 0XF8000720[7:5] = 0x00000000U
2289     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2290     // .. Speed = 0
2291     // .. ==> 0XF8000720[8:8] = 0x00000000U
2292     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2293     // .. IO_Type = 1
2294     // .. ==> 0XF8000720[11:9] = 0x00000001U
2295     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
2296     // .. PULLUP = 0
2297     // .. ==> 0XF8000720[12:12] = 0x00000000U
2298     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2299     // .. DisableRcvr = 0
2300     // .. ==> 0XF8000720[13:13] = 0x00000000U
2301     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2302     // ..
2303     EMIT_MASKWRITE(0XF8000720, 0x00003FFFU ,0x00000202U),
2304     // .. TRI_ENABLE = 0
2305     // .. ==> 0XF8000724[0:0] = 0x00000000U
2306     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2307     // .. L0_SEL = 0
2308     // .. ==> 0XF8000724[1:1] = 0x00000000U
2309     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
2310     // .. L1_SEL = 0
2311     // .. ==> 0XF8000724[2:2] = 0x00000000U
2312     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2313     // .. L2_SEL = 0
2314     // .. ==> 0XF8000724[4:3] = 0x00000000U
2315     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2316     // .. L3_SEL = 0
2317     // .. ==> 0XF8000724[7:5] = 0x00000000U
2318     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2319     // .. Speed = 0
2320     // .. ==> 0XF8000724[8:8] = 0x00000000U
2321     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2322     // .. IO_Type = 1
2323     // .. ==> 0XF8000724[11:9] = 0x00000001U
2324     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
2325     // .. PULLUP = 1
2326     // .. ==> 0XF8000724[12:12] = 0x00000001U
2327     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
2328     // .. DisableRcvr = 0
2329     // .. ==> 0XF8000724[13:13] = 0x00000000U
2330     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2331     // ..
2332     EMIT_MASKWRITE(0XF8000724, 0x00003FFFU ,0x00001200U),
2333     // .. TRI_ENABLE = 0
2334     // .. ==> 0XF8000728[0:0] = 0x00000000U
2335     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2336     // .. L0_SEL = 0
2337     // .. ==> 0XF8000728[1:1] = 0x00000000U
2338     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
2339     // .. L1_SEL = 0
2340     // .. ==> 0XF8000728[2:2] = 0x00000000U
2341     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2342     // .. L2_SEL = 0
2343     // .. ==> 0XF8000728[4:3] = 0x00000000U
2344     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2345     // .. L3_SEL = 0
2346     // .. ==> 0XF8000728[7:5] = 0x00000000U
2347     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2348     // .. Speed = 0
2349     // .. ==> 0XF8000728[8:8] = 0x00000000U
2350     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2351     // .. IO_Type = 1
2352     // .. ==> 0XF8000728[11:9] = 0x00000001U
2353     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
2354     // .. PULLUP = 1
2355     // .. ==> 0XF8000728[12:12] = 0x00000001U
2356     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
2357     // .. DisableRcvr = 0
2358     // .. ==> 0XF8000728[13:13] = 0x00000000U
2359     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2360     // ..
2361     EMIT_MASKWRITE(0XF8000728, 0x00003FFFU ,0x00001200U),
2362     // .. TRI_ENABLE = 0
2363     // .. ==> 0XF800072C[0:0] = 0x00000000U
2364     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2365     // .. L0_SEL = 0
2366     // .. ==> 0XF800072C[1:1] = 0x00000000U
2367     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
2368     // .. L1_SEL = 0
2369     // .. ==> 0XF800072C[2:2] = 0x00000000U
2370     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2371     // .. L2_SEL = 0
2372     // .. ==> 0XF800072C[4:3] = 0x00000000U
2373     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2374     // .. L3_SEL = 0
2375     // .. ==> 0XF800072C[7:5] = 0x00000000U
2376     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2377     // .. Speed = 0
2378     // .. ==> 0XF800072C[8:8] = 0x00000000U
2379     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2380     // .. IO_Type = 1
2381     // .. ==> 0XF800072C[11:9] = 0x00000001U
2382     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
2383     // .. PULLUP = 1
2384     // .. ==> 0XF800072C[12:12] = 0x00000001U
2385     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
2386     // .. DisableRcvr = 0
2387     // .. ==> 0XF800072C[13:13] = 0x00000000U
2388     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2389     // ..
2390     EMIT_MASKWRITE(0XF800072C, 0x00003FFFU ,0x00001200U),
2391     // .. TRI_ENABLE = 0
2392     // .. ==> 0XF8000730[0:0] = 0x00000000U
2393     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2394     // .. L0_SEL = 0
2395     // .. ==> 0XF8000730[1:1] = 0x00000000U
2396     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
2397     // .. L1_SEL = 0
2398     // .. ==> 0XF8000730[2:2] = 0x00000000U
2399     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2400     // .. L2_SEL = 0
2401     // .. ==> 0XF8000730[4:3] = 0x00000000U
2402     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2403     // .. L3_SEL = 0
2404     // .. ==> 0XF8000730[7:5] = 0x00000000U
2405     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2406     // .. Speed = 0
2407     // .. ==> 0XF8000730[8:8] = 0x00000000U
2408     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2409     // .. IO_Type = 1
2410     // .. ==> 0XF8000730[11:9] = 0x00000001U
2411     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
2412     // .. PULLUP = 1
2413     // .. ==> 0XF8000730[12:12] = 0x00000001U
2414     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
2415     // .. DisableRcvr = 0
2416     // .. ==> 0XF8000730[13:13] = 0x00000000U
2417     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2418     // ..
2419     EMIT_MASKWRITE(0XF8000730, 0x00003FFFU ,0x00001200U),
2420     // .. TRI_ENABLE = 0
2421     // .. ==> 0XF8000734[0:0] = 0x00000000U
2422     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2423     // .. L0_SEL = 0
2424     // .. ==> 0XF8000734[1:1] = 0x00000000U
2425     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
2426     // .. L1_SEL = 0
2427     // .. ==> 0XF8000734[2:2] = 0x00000000U
2428     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2429     // .. L2_SEL = 0
2430     // .. ==> 0XF8000734[4:3] = 0x00000000U
2431     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2432     // .. L3_SEL = 0
2433     // .. ==> 0XF8000734[7:5] = 0x00000000U
2434     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2435     // .. Speed = 0
2436     // .. ==> 0XF8000734[8:8] = 0x00000000U
2437     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2438     // .. IO_Type = 1
2439     // .. ==> 0XF8000734[11:9] = 0x00000001U
2440     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
2441     // .. PULLUP = 1
2442     // .. ==> 0XF8000734[12:12] = 0x00000001U
2443     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
2444     // .. DisableRcvr = 0
2445     // .. ==> 0XF8000734[13:13] = 0x00000000U
2446     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2447     // ..
2448     EMIT_MASKWRITE(0XF8000734, 0x00003FFFU ,0x00001200U),
2449     // .. TRI_ENABLE = 0
2450     // .. ==> 0XF8000738[0:0] = 0x00000000U
2451     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2452     // .. L0_SEL = 0
2453     // .. ==> 0XF8000738[1:1] = 0x00000000U
2454     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
2455     // .. L1_SEL = 0
2456     // .. ==> 0XF8000738[2:2] = 0x00000000U
2457     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2458     // .. L2_SEL = 0
2459     // .. ==> 0XF8000738[4:3] = 0x00000000U
2460     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2461     // .. L3_SEL = 0
2462     // .. ==> 0XF8000738[7:5] = 0x00000000U
2463     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2464     // .. Speed = 0
2465     // .. ==> 0XF8000738[8:8] = 0x00000000U
2466     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2467     // .. IO_Type = 1
2468     // .. ==> 0XF8000738[11:9] = 0x00000001U
2469     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
2470     // .. PULLUP = 1
2471     // .. ==> 0XF8000738[12:12] = 0x00000001U
2472     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
2473     // .. DisableRcvr = 0
2474     // .. ==> 0XF8000738[13:13] = 0x00000000U
2475     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2476     // ..
2477     EMIT_MASKWRITE(0XF8000738, 0x00003FFFU ,0x00001200U),
2478     // .. TRI_ENABLE = 1
2479     // .. ==> 0XF800073C[0:0] = 0x00000001U
2480     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
2481     // .. Speed = 0
2482     // .. ==> 0XF800073C[8:8] = 0x00000000U
2483     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2484     // .. IO_Type = 1
2485     // .. ==> 0XF800073C[11:9] = 0x00000001U
2486     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
2487     // .. PULLUP = 1
2488     // .. ==> 0XF800073C[12:12] = 0x00000001U
2489     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
2490     // .. DisableRcvr = 0
2491     // .. ==> 0XF800073C[13:13] = 0x00000000U
2492     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2493     // ..
2494     EMIT_MASKWRITE(0XF800073C, 0x00003F01U ,0x00001201U),
2495     // .. TRI_ENABLE = 0
2496     // .. ==> 0XF8000740[0:0] = 0x00000000U
2497     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2498     // .. L0_SEL = 1
2499     // .. ==> 0XF8000740[1:1] = 0x00000001U
2500     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
2501     // .. L1_SEL = 0
2502     // .. ==> 0XF8000740[2:2] = 0x00000000U
2503     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2504     // .. L2_SEL = 0
2505     // .. ==> 0XF8000740[4:3] = 0x00000000U
2506     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2507     // .. L3_SEL = 0
2508     // .. ==> 0XF8000740[7:5] = 0x00000000U
2509     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2510     // .. Speed = 0
2511     // .. ==> 0XF8000740[8:8] = 0x00000000U
2512     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2513     // .. IO_Type = 4
2514     // .. ==> 0XF8000740[11:9] = 0x00000004U
2515     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
2516     // .. PULLUP = 0
2517     // .. ==> 0XF8000740[12:12] = 0x00000000U
2518     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2519     // .. DisableRcvr = 1
2520     // .. ==> 0XF8000740[13:13] = 0x00000001U
2521     // ..     ==> MASK : 0x00002000U    VAL : 0x00002000U
2522     // ..
2523     EMIT_MASKWRITE(0XF8000740, 0x00003FFFU ,0x00002802U),
2524     // .. TRI_ENABLE = 0
2525     // .. ==> 0XF8000744[0:0] = 0x00000000U
2526     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2527     // .. L0_SEL = 1
2528     // .. ==> 0XF8000744[1:1] = 0x00000001U
2529     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
2530     // .. L1_SEL = 0
2531     // .. ==> 0XF8000744[2:2] = 0x00000000U
2532     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2533     // .. L2_SEL = 0
2534     // .. ==> 0XF8000744[4:3] = 0x00000000U
2535     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2536     // .. L3_SEL = 0
2537     // .. ==> 0XF8000744[7:5] = 0x00000000U
2538     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2539     // .. Speed = 0
2540     // .. ==> 0XF8000744[8:8] = 0x00000000U
2541     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2542     // .. IO_Type = 4
2543     // .. ==> 0XF8000744[11:9] = 0x00000004U
2544     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
2545     // .. PULLUP = 0
2546     // .. ==> 0XF8000744[12:12] = 0x00000000U
2547     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2548     // .. DisableRcvr = 1
2549     // .. ==> 0XF8000744[13:13] = 0x00000001U
2550     // ..     ==> MASK : 0x00002000U    VAL : 0x00002000U
2551     // ..
2552     EMIT_MASKWRITE(0XF8000744, 0x00003FFFU ,0x00002802U),
2553     // .. TRI_ENABLE = 0
2554     // .. ==> 0XF8000748[0:0] = 0x00000000U
2555     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2556     // .. L0_SEL = 1
2557     // .. ==> 0XF8000748[1:1] = 0x00000001U
2558     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
2559     // .. L1_SEL = 0
2560     // .. ==> 0XF8000748[2:2] = 0x00000000U
2561     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2562     // .. L2_SEL = 0
2563     // .. ==> 0XF8000748[4:3] = 0x00000000U
2564     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2565     // .. L3_SEL = 0
2566     // .. ==> 0XF8000748[7:5] = 0x00000000U
2567     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2568     // .. Speed = 0
2569     // .. ==> 0XF8000748[8:8] = 0x00000000U
2570     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2571     // .. IO_Type = 4
2572     // .. ==> 0XF8000748[11:9] = 0x00000004U
2573     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
2574     // .. PULLUP = 0
2575     // .. ==> 0XF8000748[12:12] = 0x00000000U
2576     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2577     // .. DisableRcvr = 1
2578     // .. ==> 0XF8000748[13:13] = 0x00000001U
2579     // ..     ==> MASK : 0x00002000U    VAL : 0x00002000U
2580     // ..
2581     EMIT_MASKWRITE(0XF8000748, 0x00003FFFU ,0x00002802U),
2582     // .. TRI_ENABLE = 0
2583     // .. ==> 0XF800074C[0:0] = 0x00000000U
2584     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2585     // .. L0_SEL = 1
2586     // .. ==> 0XF800074C[1:1] = 0x00000001U
2587     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
2588     // .. L1_SEL = 0
2589     // .. ==> 0XF800074C[2:2] = 0x00000000U
2590     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2591     // .. L2_SEL = 0
2592     // .. ==> 0XF800074C[4:3] = 0x00000000U
2593     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2594     // .. L3_SEL = 0
2595     // .. ==> 0XF800074C[7:5] = 0x00000000U
2596     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2597     // .. Speed = 0
2598     // .. ==> 0XF800074C[8:8] = 0x00000000U
2599     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2600     // .. IO_Type = 4
2601     // .. ==> 0XF800074C[11:9] = 0x00000004U
2602     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
2603     // .. PULLUP = 0
2604     // .. ==> 0XF800074C[12:12] = 0x00000000U
2605     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2606     // .. DisableRcvr = 1
2607     // .. ==> 0XF800074C[13:13] = 0x00000001U
2608     // ..     ==> MASK : 0x00002000U    VAL : 0x00002000U
2609     // ..
2610     EMIT_MASKWRITE(0XF800074C, 0x00003FFFU ,0x00002802U),
2611     // .. TRI_ENABLE = 0
2612     // .. ==> 0XF8000750[0:0] = 0x00000000U
2613     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2614     // .. L0_SEL = 1
2615     // .. ==> 0XF8000750[1:1] = 0x00000001U
2616     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
2617     // .. L1_SEL = 0
2618     // .. ==> 0XF8000750[2:2] = 0x00000000U
2619     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2620     // .. L2_SEL = 0
2621     // .. ==> 0XF8000750[4:3] = 0x00000000U
2622     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2623     // .. L3_SEL = 0
2624     // .. ==> 0XF8000750[7:5] = 0x00000000U
2625     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2626     // .. Speed = 0
2627     // .. ==> 0XF8000750[8:8] = 0x00000000U
2628     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2629     // .. IO_Type = 4
2630     // .. ==> 0XF8000750[11:9] = 0x00000004U
2631     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
2632     // .. PULLUP = 0
2633     // .. ==> 0XF8000750[12:12] = 0x00000000U
2634     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2635     // .. DisableRcvr = 1
2636     // .. ==> 0XF8000750[13:13] = 0x00000001U
2637     // ..     ==> MASK : 0x00002000U    VAL : 0x00002000U
2638     // ..
2639     EMIT_MASKWRITE(0XF8000750, 0x00003FFFU ,0x00002802U),
2640     // .. TRI_ENABLE = 0
2641     // .. ==> 0XF8000754[0:0] = 0x00000000U
2642     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2643     // .. L0_SEL = 1
2644     // .. ==> 0XF8000754[1:1] = 0x00000001U
2645     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
2646     // .. L1_SEL = 0
2647     // .. ==> 0XF8000754[2:2] = 0x00000000U
2648     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2649     // .. L2_SEL = 0
2650     // .. ==> 0XF8000754[4:3] = 0x00000000U
2651     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2652     // .. L3_SEL = 0
2653     // .. ==> 0XF8000754[7:5] = 0x00000000U
2654     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2655     // .. Speed = 0
2656     // .. ==> 0XF8000754[8:8] = 0x00000000U
2657     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2658     // .. IO_Type = 4
2659     // .. ==> 0XF8000754[11:9] = 0x00000004U
2660     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
2661     // .. PULLUP = 0
2662     // .. ==> 0XF8000754[12:12] = 0x00000000U
2663     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2664     // .. DisableRcvr = 1
2665     // .. ==> 0XF8000754[13:13] = 0x00000001U
2666     // ..     ==> MASK : 0x00002000U    VAL : 0x00002000U
2667     // ..
2668     EMIT_MASKWRITE(0XF8000754, 0x00003FFFU ,0x00002802U),
2669     // .. TRI_ENABLE = 1
2670     // .. ==> 0XF8000758[0:0] = 0x00000001U
2671     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
2672     // .. L0_SEL = 1
2673     // .. ==> 0XF8000758[1:1] = 0x00000001U
2674     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
2675     // .. L1_SEL = 0
2676     // .. ==> 0XF8000758[2:2] = 0x00000000U
2677     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2678     // .. L2_SEL = 0
2679     // .. ==> 0XF8000758[4:3] = 0x00000000U
2680     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2681     // .. L3_SEL = 0
2682     // .. ==> 0XF8000758[7:5] = 0x00000000U
2683     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2684     // .. Speed = 0
2685     // .. ==> 0XF8000758[8:8] = 0x00000000U
2686     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2687     // .. IO_Type = 4
2688     // .. ==> 0XF8000758[11:9] = 0x00000004U
2689     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
2690     // .. PULLUP = 0
2691     // .. ==> 0XF8000758[12:12] = 0x00000000U
2692     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2693     // .. DisableRcvr = 0
2694     // .. ==> 0XF8000758[13:13] = 0x00000000U
2695     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2696     // ..
2697     EMIT_MASKWRITE(0XF8000758, 0x00003FFFU ,0x00000803U),
2698     // .. TRI_ENABLE = 1
2699     // .. ==> 0XF800075C[0:0] = 0x00000001U
2700     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
2701     // .. L0_SEL = 1
2702     // .. ==> 0XF800075C[1:1] = 0x00000001U
2703     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
2704     // .. L1_SEL = 0
2705     // .. ==> 0XF800075C[2:2] = 0x00000000U
2706     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2707     // .. L2_SEL = 0
2708     // .. ==> 0XF800075C[4:3] = 0x00000000U
2709     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2710     // .. L3_SEL = 0
2711     // .. ==> 0XF800075C[7:5] = 0x00000000U
2712     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2713     // .. Speed = 0
2714     // .. ==> 0XF800075C[8:8] = 0x00000000U
2715     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2716     // .. IO_Type = 4
2717     // .. ==> 0XF800075C[11:9] = 0x00000004U
2718     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
2719     // .. PULLUP = 0
2720     // .. ==> 0XF800075C[12:12] = 0x00000000U
2721     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2722     // .. DisableRcvr = 0
2723     // .. ==> 0XF800075C[13:13] = 0x00000000U
2724     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2725     // ..
2726     EMIT_MASKWRITE(0XF800075C, 0x00003FFFU ,0x00000803U),
2727     // .. TRI_ENABLE = 1
2728     // .. ==> 0XF8000760[0:0] = 0x00000001U
2729     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
2730     // .. L0_SEL = 1
2731     // .. ==> 0XF8000760[1:1] = 0x00000001U
2732     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
2733     // .. L1_SEL = 0
2734     // .. ==> 0XF8000760[2:2] = 0x00000000U
2735     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2736     // .. L2_SEL = 0
2737     // .. ==> 0XF8000760[4:3] = 0x00000000U
2738     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2739     // .. L3_SEL = 0
2740     // .. ==> 0XF8000760[7:5] = 0x00000000U
2741     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2742     // .. Speed = 0
2743     // .. ==> 0XF8000760[8:8] = 0x00000000U
2744     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2745     // .. IO_Type = 4
2746     // .. ==> 0XF8000760[11:9] = 0x00000004U
2747     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
2748     // .. PULLUP = 0
2749     // .. ==> 0XF8000760[12:12] = 0x00000000U
2750     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2751     // .. DisableRcvr = 0
2752     // .. ==> 0XF8000760[13:13] = 0x00000000U
2753     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2754     // ..
2755     EMIT_MASKWRITE(0XF8000760, 0x00003FFFU ,0x00000803U),
2756     // .. TRI_ENABLE = 1
2757     // .. ==> 0XF8000764[0:0] = 0x00000001U
2758     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
2759     // .. L0_SEL = 1
2760     // .. ==> 0XF8000764[1:1] = 0x00000001U
2761     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
2762     // .. L1_SEL = 0
2763     // .. ==> 0XF8000764[2:2] = 0x00000000U
2764     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2765     // .. L2_SEL = 0
2766     // .. ==> 0XF8000764[4:3] = 0x00000000U
2767     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2768     // .. L3_SEL = 0
2769     // .. ==> 0XF8000764[7:5] = 0x00000000U
2770     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2771     // .. Speed = 0
2772     // .. ==> 0XF8000764[8:8] = 0x00000000U
2773     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2774     // .. IO_Type = 4
2775     // .. ==> 0XF8000764[11:9] = 0x00000004U
2776     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
2777     // .. PULLUP = 0
2778     // .. ==> 0XF8000764[12:12] = 0x00000000U
2779     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2780     // .. DisableRcvr = 0
2781     // .. ==> 0XF8000764[13:13] = 0x00000000U
2782     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2783     // ..
2784     EMIT_MASKWRITE(0XF8000764, 0x00003FFFU ,0x00000803U),
2785     // .. TRI_ENABLE = 1
2786     // .. ==> 0XF8000768[0:0] = 0x00000001U
2787     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
2788     // .. L0_SEL = 1
2789     // .. ==> 0XF8000768[1:1] = 0x00000001U
2790     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
2791     // .. L1_SEL = 0
2792     // .. ==> 0XF8000768[2:2] = 0x00000000U
2793     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2794     // .. L2_SEL = 0
2795     // .. ==> 0XF8000768[4:3] = 0x00000000U
2796     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2797     // .. L3_SEL = 0
2798     // .. ==> 0XF8000768[7:5] = 0x00000000U
2799     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2800     // .. Speed = 0
2801     // .. ==> 0XF8000768[8:8] = 0x00000000U
2802     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2803     // .. IO_Type = 4
2804     // .. ==> 0XF8000768[11:9] = 0x00000004U
2805     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
2806     // .. PULLUP = 0
2807     // .. ==> 0XF8000768[12:12] = 0x00000000U
2808     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2809     // .. DisableRcvr = 0
2810     // .. ==> 0XF8000768[13:13] = 0x00000000U
2811     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2812     // ..
2813     EMIT_MASKWRITE(0XF8000768, 0x00003FFFU ,0x00000803U),
2814     // .. TRI_ENABLE = 1
2815     // .. ==> 0XF800076C[0:0] = 0x00000001U
2816     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
2817     // .. L0_SEL = 1
2818     // .. ==> 0XF800076C[1:1] = 0x00000001U
2819     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
2820     // .. L1_SEL = 0
2821     // .. ==> 0XF800076C[2:2] = 0x00000000U
2822     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2823     // .. L2_SEL = 0
2824     // .. ==> 0XF800076C[4:3] = 0x00000000U
2825     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2826     // .. L3_SEL = 0
2827     // .. ==> 0XF800076C[7:5] = 0x00000000U
2828     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2829     // .. Speed = 0
2830     // .. ==> 0XF800076C[8:8] = 0x00000000U
2831     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2832     // .. IO_Type = 4
2833     // .. ==> 0XF800076C[11:9] = 0x00000004U
2834     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
2835     // .. PULLUP = 0
2836     // .. ==> 0XF800076C[12:12] = 0x00000000U
2837     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2838     // .. DisableRcvr = 0
2839     // .. ==> 0XF800076C[13:13] = 0x00000000U
2840     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2841     // ..
2842     EMIT_MASKWRITE(0XF800076C, 0x00003FFFU ,0x00000803U),
2843     // .. TRI_ENABLE = 0
2844     // .. ==> 0XF8000770[0:0] = 0x00000000U
2845     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2846     // .. L0_SEL = 0
2847     // .. ==> 0XF8000770[1:1] = 0x00000000U
2848     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
2849     // .. L1_SEL = 1
2850     // .. ==> 0XF8000770[2:2] = 0x00000001U
2851     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
2852     // .. L2_SEL = 0
2853     // .. ==> 0XF8000770[4:3] = 0x00000000U
2854     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2855     // .. L3_SEL = 0
2856     // .. ==> 0XF8000770[7:5] = 0x00000000U
2857     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2858     // .. Speed = 0
2859     // .. ==> 0XF8000770[8:8] = 0x00000000U
2860     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2861     // .. IO_Type = 1
2862     // .. ==> 0XF8000770[11:9] = 0x00000001U
2863     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
2864     // .. PULLUP = 0
2865     // .. ==> 0XF8000770[12:12] = 0x00000000U
2866     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2867     // .. DisableRcvr = 0
2868     // .. ==> 0XF8000770[13:13] = 0x00000000U
2869     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2870     // ..
2871     EMIT_MASKWRITE(0XF8000770, 0x00003FFFU ,0x00000204U),
2872     // .. TRI_ENABLE = 1
2873     // .. ==> 0XF8000774[0:0] = 0x00000001U
2874     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
2875     // .. L0_SEL = 0
2876     // .. ==> 0XF8000774[1:1] = 0x00000000U
2877     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
2878     // .. L1_SEL = 1
2879     // .. ==> 0XF8000774[2:2] = 0x00000001U
2880     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
2881     // .. L2_SEL = 0
2882     // .. ==> 0XF8000774[4:3] = 0x00000000U
2883     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2884     // .. L3_SEL = 0
2885     // .. ==> 0XF8000774[7:5] = 0x00000000U
2886     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2887     // .. Speed = 0
2888     // .. ==> 0XF8000774[8:8] = 0x00000000U
2889     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2890     // .. IO_Type = 1
2891     // .. ==> 0XF8000774[11:9] = 0x00000001U
2892     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
2893     // .. PULLUP = 0
2894     // .. ==> 0XF8000774[12:12] = 0x00000000U
2895     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2896     // .. DisableRcvr = 0
2897     // .. ==> 0XF8000774[13:13] = 0x00000000U
2898     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2899     // ..
2900     EMIT_MASKWRITE(0XF8000774, 0x00003FFFU ,0x00000205U),
2901     // .. TRI_ENABLE = 0
2902     // .. ==> 0XF8000778[0:0] = 0x00000000U
2903     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2904     // .. L0_SEL = 0
2905     // .. ==> 0XF8000778[1:1] = 0x00000000U
2906     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
2907     // .. L1_SEL = 1
2908     // .. ==> 0XF8000778[2:2] = 0x00000001U
2909     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
2910     // .. L2_SEL = 0
2911     // .. ==> 0XF8000778[4:3] = 0x00000000U
2912     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2913     // .. L3_SEL = 0
2914     // .. ==> 0XF8000778[7:5] = 0x00000000U
2915     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2916     // .. Speed = 0
2917     // .. ==> 0XF8000778[8:8] = 0x00000000U
2918     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2919     // .. IO_Type = 1
2920     // .. ==> 0XF8000778[11:9] = 0x00000001U
2921     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
2922     // .. PULLUP = 0
2923     // .. ==> 0XF8000778[12:12] = 0x00000000U
2924     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2925     // .. DisableRcvr = 0
2926     // .. ==> 0XF8000778[13:13] = 0x00000000U
2927     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2928     // ..
2929     EMIT_MASKWRITE(0XF8000778, 0x00003FFFU ,0x00000204U),
2930     // .. TRI_ENABLE = 1
2931     // .. ==> 0XF800077C[0:0] = 0x00000001U
2932     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
2933     // .. L0_SEL = 0
2934     // .. ==> 0XF800077C[1:1] = 0x00000000U
2935     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
2936     // .. L1_SEL = 1
2937     // .. ==> 0XF800077C[2:2] = 0x00000001U
2938     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
2939     // .. L2_SEL = 0
2940     // .. ==> 0XF800077C[4:3] = 0x00000000U
2941     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2942     // .. L3_SEL = 0
2943     // .. ==> 0XF800077C[7:5] = 0x00000000U
2944     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2945     // .. Speed = 0
2946     // .. ==> 0XF800077C[8:8] = 0x00000000U
2947     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2948     // .. IO_Type = 1
2949     // .. ==> 0XF800077C[11:9] = 0x00000001U
2950     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
2951     // .. PULLUP = 0
2952     // .. ==> 0XF800077C[12:12] = 0x00000000U
2953     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2954     // .. DisableRcvr = 0
2955     // .. ==> 0XF800077C[13:13] = 0x00000000U
2956     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2957     // ..
2958     EMIT_MASKWRITE(0XF800077C, 0x00003FFFU ,0x00000205U),
2959     // .. TRI_ENABLE = 0
2960     // .. ==> 0XF8000780[0:0] = 0x00000000U
2961     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2962     // .. L0_SEL = 0
2963     // .. ==> 0XF8000780[1:1] = 0x00000000U
2964     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
2965     // .. L1_SEL = 1
2966     // .. ==> 0XF8000780[2:2] = 0x00000001U
2967     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
2968     // .. L2_SEL = 0
2969     // .. ==> 0XF8000780[4:3] = 0x00000000U
2970     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2971     // .. L3_SEL = 0
2972     // .. ==> 0XF8000780[7:5] = 0x00000000U
2973     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2974     // .. Speed = 0
2975     // .. ==> 0XF8000780[8:8] = 0x00000000U
2976     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2977     // .. IO_Type = 1
2978     // .. ==> 0XF8000780[11:9] = 0x00000001U
2979     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
2980     // .. PULLUP = 0
2981     // .. ==> 0XF8000780[12:12] = 0x00000000U
2982     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2983     // .. DisableRcvr = 0
2984     // .. ==> 0XF8000780[13:13] = 0x00000000U
2985     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2986     // ..
2987     EMIT_MASKWRITE(0XF8000780, 0x00003FFFU ,0x00000204U),
2988     // .. TRI_ENABLE = 0
2989     // .. ==> 0XF8000784[0:0] = 0x00000000U
2990     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2991     // .. L0_SEL = 0
2992     // .. ==> 0XF8000784[1:1] = 0x00000000U
2993     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
2994     // .. L1_SEL = 1
2995     // .. ==> 0XF8000784[2:2] = 0x00000001U
2996     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
2997     // .. L2_SEL = 0
2998     // .. ==> 0XF8000784[4:3] = 0x00000000U
2999     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
3000     // .. L3_SEL = 0
3001     // .. ==> 0XF8000784[7:5] = 0x00000000U
3002     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
3003     // .. Speed = 0
3004     // .. ==> 0XF8000784[8:8] = 0x00000000U
3005     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
3006     // .. IO_Type = 1
3007     // .. ==> 0XF8000784[11:9] = 0x00000001U
3008     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
3009     // .. PULLUP = 0
3010     // .. ==> 0XF8000784[12:12] = 0x00000000U
3011     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
3012     // .. DisableRcvr = 0
3013     // .. ==> 0XF8000784[13:13] = 0x00000000U
3014     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
3015     // ..
3016     EMIT_MASKWRITE(0XF8000784, 0x00003FFFU ,0x00000204U),
3017     // .. TRI_ENABLE = 0
3018     // .. ==> 0XF8000788[0:0] = 0x00000000U
3019     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
3020     // .. L0_SEL = 0
3021     // .. ==> 0XF8000788[1:1] = 0x00000000U
3022     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
3023     // .. L1_SEL = 1
3024     // .. ==> 0XF8000788[2:2] = 0x00000001U
3025     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
3026     // .. L2_SEL = 0
3027     // .. ==> 0XF8000788[4:3] = 0x00000000U
3028     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
3029     // .. L3_SEL = 0
3030     // .. ==> 0XF8000788[7:5] = 0x00000000U
3031     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
3032     // .. Speed = 0
3033     // .. ==> 0XF8000788[8:8] = 0x00000000U
3034     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
3035     // .. IO_Type = 1
3036     // .. ==> 0XF8000788[11:9] = 0x00000001U
3037     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
3038     // .. PULLUP = 0
3039     // .. ==> 0XF8000788[12:12] = 0x00000000U
3040     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
3041     // .. DisableRcvr = 0
3042     // .. ==> 0XF8000788[13:13] = 0x00000000U
3043     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
3044     // ..
3045     EMIT_MASKWRITE(0XF8000788, 0x00003FFFU ,0x00000204U),
3046     // .. TRI_ENABLE = 0
3047     // .. ==> 0XF800078C[0:0] = 0x00000000U
3048     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
3049     // .. L0_SEL = 0
3050     // .. ==> 0XF800078C[1:1] = 0x00000000U
3051     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
3052     // .. L1_SEL = 1
3053     // .. ==> 0XF800078C[2:2] = 0x00000001U
3054     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
3055     // .. L2_SEL = 0
3056     // .. ==> 0XF800078C[4:3] = 0x00000000U
3057     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
3058     // .. L3_SEL = 0
3059     // .. ==> 0XF800078C[7:5] = 0x00000000U
3060     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
3061     // .. Speed = 0
3062     // .. ==> 0XF800078C[8:8] = 0x00000000U
3063     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
3064     // .. IO_Type = 1
3065     // .. ==> 0XF800078C[11:9] = 0x00000001U
3066     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
3067     // .. PULLUP = 0
3068     // .. ==> 0XF800078C[12:12] = 0x00000000U
3069     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
3070     // .. DisableRcvr = 0
3071     // .. ==> 0XF800078C[13:13] = 0x00000000U
3072     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
3073     // ..
3074     EMIT_MASKWRITE(0XF800078C, 0x00003FFFU ,0x00000204U),
3075     // .. TRI_ENABLE = 1
3076     // .. ==> 0XF8000790[0:0] = 0x00000001U
3077     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
3078     // .. L0_SEL = 0
3079     // .. ==> 0XF8000790[1:1] = 0x00000000U
3080     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
3081     // .. L1_SEL = 1
3082     // .. ==> 0XF8000790[2:2] = 0x00000001U
3083     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
3084     // .. L2_SEL = 0
3085     // .. ==> 0XF8000790[4:3] = 0x00000000U
3086     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
3087     // .. L3_SEL = 0
3088     // .. ==> 0XF8000790[7:5] = 0x00000000U
3089     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
3090     // .. Speed = 0
3091     // .. ==> 0XF8000790[8:8] = 0x00000000U
3092     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
3093     // .. IO_Type = 1
3094     // .. ==> 0XF8000790[11:9] = 0x00000001U
3095     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
3096     // .. PULLUP = 0
3097     // .. ==> 0XF8000790[12:12] = 0x00000000U
3098     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
3099     // .. DisableRcvr = 0
3100     // .. ==> 0XF8000790[13:13] = 0x00000000U
3101     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
3102     // ..
3103     EMIT_MASKWRITE(0XF8000790, 0x00003FFFU ,0x00000205U),
3104     // .. TRI_ENABLE = 0
3105     // .. ==> 0XF8000794[0:0] = 0x00000000U
3106     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
3107     // .. L0_SEL = 0
3108     // .. ==> 0XF8000794[1:1] = 0x00000000U
3109     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
3110     // .. L1_SEL = 1
3111     // .. ==> 0XF8000794[2:2] = 0x00000001U
3112     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
3113     // .. L2_SEL = 0
3114     // .. ==> 0XF8000794[4:3] = 0x00000000U
3115     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
3116     // .. L3_SEL = 0
3117     // .. ==> 0XF8000794[7:5] = 0x00000000U
3118     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
3119     // .. Speed = 0
3120     // .. ==> 0XF8000794[8:8] = 0x00000000U
3121     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
3122     // .. IO_Type = 1
3123     // .. ==> 0XF8000794[11:9] = 0x00000001U
3124     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
3125     // .. PULLUP = 0
3126     // .. ==> 0XF8000794[12:12] = 0x00000000U
3127     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
3128     // .. DisableRcvr = 0
3129     // .. ==> 0XF8000794[13:13] = 0x00000000U
3130     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
3131     // ..
3132     EMIT_MASKWRITE(0XF8000794, 0x00003FFFU ,0x00000204U),
3133     // .. TRI_ENABLE = 0
3134     // .. ==> 0XF8000798[0:0] = 0x00000000U
3135     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
3136     // .. L0_SEL = 0
3137     // .. ==> 0XF8000798[1:1] = 0x00000000U
3138     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
3139     // .. L1_SEL = 1
3140     // .. ==> 0XF8000798[2:2] = 0x00000001U
3141     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
3142     // .. L2_SEL = 0
3143     // .. ==> 0XF8000798[4:3] = 0x00000000U
3144     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
3145     // .. L3_SEL = 0
3146     // .. ==> 0XF8000798[7:5] = 0x00000000U
3147     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
3148     // .. Speed = 0
3149     // .. ==> 0XF8000798[8:8] = 0x00000000U
3150     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
3151     // .. IO_Type = 1
3152     // .. ==> 0XF8000798[11:9] = 0x00000001U
3153     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
3154     // .. PULLUP = 0
3155     // .. ==> 0XF8000798[12:12] = 0x00000000U
3156     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
3157     // .. DisableRcvr = 0
3158     // .. ==> 0XF8000798[13:13] = 0x00000000U
3159     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
3160     // ..
3161     EMIT_MASKWRITE(0XF8000798, 0x00003FFFU ,0x00000204U),
3162     // .. TRI_ENABLE = 0
3163     // .. ==> 0XF800079C[0:0] = 0x00000000U
3164     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
3165     // .. L0_SEL = 0
3166     // .. ==> 0XF800079C[1:1] = 0x00000000U
3167     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
3168     // .. L1_SEL = 1
3169     // .. ==> 0XF800079C[2:2] = 0x00000001U
3170     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
3171     // .. L2_SEL = 0
3172     // .. ==> 0XF800079C[4:3] = 0x00000000U
3173     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
3174     // .. L3_SEL = 0
3175     // .. ==> 0XF800079C[7:5] = 0x00000000U
3176     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
3177     // .. Speed = 0
3178     // .. ==> 0XF800079C[8:8] = 0x00000000U
3179     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
3180     // .. IO_Type = 1
3181     // .. ==> 0XF800079C[11:9] = 0x00000001U
3182     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
3183     // .. PULLUP = 0
3184     // .. ==> 0XF800079C[12:12] = 0x00000000U
3185     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
3186     // .. DisableRcvr = 0
3187     // .. ==> 0XF800079C[13:13] = 0x00000000U
3188     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
3189     // ..
3190     EMIT_MASKWRITE(0XF800079C, 0x00003FFFU ,0x00000204U),
3191     // .. TRI_ENABLE = 0
3192     // .. ==> 0XF80007A0[0:0] = 0x00000000U
3193     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
3194     // .. L0_SEL = 0
3195     // .. ==> 0XF80007A0[1:1] = 0x00000000U
3196     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
3197     // .. L1_SEL = 0
3198     // .. ==> 0XF80007A0[2:2] = 0x00000000U
3199     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
3200     // .. L2_SEL = 0
3201     // .. ==> 0XF80007A0[4:3] = 0x00000000U
3202     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
3203     // .. L3_SEL = 4
3204     // .. ==> 0XF80007A0[7:5] = 0x00000004U
3205     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
3206     // .. Speed = 0
3207     // .. ==> 0XF80007A0[8:8] = 0x00000000U
3208     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
3209     // .. IO_Type = 1
3210     // .. ==> 0XF80007A0[11:9] = 0x00000001U
3211     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
3212     // .. PULLUP = 0
3213     // .. ==> 0XF80007A0[12:12] = 0x00000000U
3214     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
3215     // .. DisableRcvr = 0
3216     // .. ==> 0XF80007A0[13:13] = 0x00000000U
3217     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
3218     // ..
3219     EMIT_MASKWRITE(0XF80007A0, 0x00003FFFU ,0x00000280U),
3220     // .. TRI_ENABLE = 0
3221     // .. ==> 0XF80007A4[0:0] = 0x00000000U
3222     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
3223     // .. L0_SEL = 0
3224     // .. ==> 0XF80007A4[1:1] = 0x00000000U
3225     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
3226     // .. L1_SEL = 0
3227     // .. ==> 0XF80007A4[2:2] = 0x00000000U
3228     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
3229     // .. L2_SEL = 0
3230     // .. ==> 0XF80007A4[4:3] = 0x00000000U
3231     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
3232     // .. L3_SEL = 4
3233     // .. ==> 0XF80007A4[7:5] = 0x00000004U
3234     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
3235     // .. Speed = 0
3236     // .. ==> 0XF80007A4[8:8] = 0x00000000U
3237     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
3238     // .. IO_Type = 1
3239     // .. ==> 0XF80007A4[11:9] = 0x00000001U
3240     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
3241     // .. PULLUP = 0
3242     // .. ==> 0XF80007A4[12:12] = 0x00000000U
3243     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
3244     // .. DisableRcvr = 0
3245     // .. ==> 0XF80007A4[13:13] = 0x00000000U
3246     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
3247     // ..
3248     EMIT_MASKWRITE(0XF80007A4, 0x00003FFFU ,0x00000280U),
3249     // .. TRI_ENABLE = 0
3250     // .. ==> 0XF80007A8[0:0] = 0x00000000U
3251     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
3252     // .. L0_SEL = 0
3253     // .. ==> 0XF80007A8[1:1] = 0x00000000U
3254     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
3255     // .. L1_SEL = 0
3256     // .. ==> 0XF80007A8[2:2] = 0x00000000U
3257     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
3258     // .. L2_SEL = 0
3259     // .. ==> 0XF80007A8[4:3] = 0x00000000U
3260     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
3261     // .. L3_SEL = 4
3262     // .. ==> 0XF80007A8[7:5] = 0x00000004U
3263     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
3264     // .. Speed = 0
3265     // .. ==> 0XF80007A8[8:8] = 0x00000000U
3266     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
3267     // .. IO_Type = 1
3268     // .. ==> 0XF80007A8[11:9] = 0x00000001U
3269     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
3270     // .. PULLUP = 0
3271     // .. ==> 0XF80007A8[12:12] = 0x00000000U
3272     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
3273     // .. DisableRcvr = 0
3274     // .. ==> 0XF80007A8[13:13] = 0x00000000U
3275     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
3276     // ..
3277     EMIT_MASKWRITE(0XF80007A8, 0x00003FFFU ,0x00000280U),
3278     // .. TRI_ENABLE = 0
3279     // .. ==> 0XF80007AC[0:0] = 0x00000000U
3280     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
3281     // .. L0_SEL = 0
3282     // .. ==> 0XF80007AC[1:1] = 0x00000000U
3283     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
3284     // .. L1_SEL = 0
3285     // .. ==> 0XF80007AC[2:2] = 0x00000000U
3286     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
3287     // .. L2_SEL = 0
3288     // .. ==> 0XF80007AC[4:3] = 0x00000000U
3289     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
3290     // .. L3_SEL = 4
3291     // .. ==> 0XF80007AC[7:5] = 0x00000004U
3292     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
3293     // .. Speed = 0
3294     // .. ==> 0XF80007AC[8:8] = 0x00000000U
3295     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
3296     // .. IO_Type = 1
3297     // .. ==> 0XF80007AC[11:9] = 0x00000001U
3298     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
3299     // .. PULLUP = 0
3300     // .. ==> 0XF80007AC[12:12] = 0x00000000U
3301     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
3302     // .. DisableRcvr = 0
3303     // .. ==> 0XF80007AC[13:13] = 0x00000000U
3304     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
3305     // ..
3306     EMIT_MASKWRITE(0XF80007AC, 0x00003FFFU ,0x00000280U),
3307     // .. TRI_ENABLE = 0
3308     // .. ==> 0XF80007B0[0:0] = 0x00000000U
3309     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
3310     // .. L0_SEL = 0
3311     // .. ==> 0XF80007B0[1:1] = 0x00000000U
3312     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
3313     // .. L1_SEL = 0
3314     // .. ==> 0XF80007B0[2:2] = 0x00000000U
3315     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
3316     // .. L2_SEL = 0
3317     // .. ==> 0XF80007B0[4:3] = 0x00000000U
3318     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
3319     // .. L3_SEL = 4
3320     // .. ==> 0XF80007B0[7:5] = 0x00000004U
3321     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
3322     // .. Speed = 0
3323     // .. ==> 0XF80007B0[8:8] = 0x00000000U
3324     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
3325     // .. IO_Type = 1
3326     // .. ==> 0XF80007B0[11:9] = 0x00000001U
3327     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
3328     // .. PULLUP = 0
3329     // .. ==> 0XF80007B0[12:12] = 0x00000000U
3330     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
3331     // .. DisableRcvr = 0
3332     // .. ==> 0XF80007B0[13:13] = 0x00000000U
3333     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
3334     // ..
3335     EMIT_MASKWRITE(0XF80007B0, 0x00003FFFU ,0x00000280U),
3336     // .. TRI_ENABLE = 0
3337     // .. ==> 0XF80007B4[0:0] = 0x00000000U
3338     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
3339     // .. L0_SEL = 0
3340     // .. ==> 0XF80007B4[1:1] = 0x00000000U
3341     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
3342     // .. L1_SEL = 0
3343     // .. ==> 0XF80007B4[2:2] = 0x00000000U
3344     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
3345     // .. L2_SEL = 0
3346     // .. ==> 0XF80007B4[4:3] = 0x00000000U
3347     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
3348     // .. L3_SEL = 4
3349     // .. ==> 0XF80007B4[7:5] = 0x00000004U
3350     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
3351     // .. Speed = 0
3352     // .. ==> 0XF80007B4[8:8] = 0x00000000U
3353     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
3354     // .. IO_Type = 1
3355     // .. ==> 0XF80007B4[11:9] = 0x00000001U
3356     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
3357     // .. PULLUP = 0
3358     // .. ==> 0XF80007B4[12:12] = 0x00000000U
3359     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
3360     // .. DisableRcvr = 0
3361     // .. ==> 0XF80007B4[13:13] = 0x00000000U
3362     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
3363     // ..
3364     EMIT_MASKWRITE(0XF80007B4, 0x00003FFFU ,0x00000280U),
3365     // .. TRI_ENABLE = 1
3366     // .. ==> 0XF80007B8[0:0] = 0x00000001U
3367     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
3368     // .. L0_SEL = 0
3369     // .. ==> 0XF80007B8[1:1] = 0x00000000U
3370     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
3371     // .. L1_SEL = 0
3372     // .. ==> 0XF80007B8[2:2] = 0x00000000U
3373     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
3374     // .. L2_SEL = 0
3375     // .. ==> 0XF80007B8[4:3] = 0x00000000U
3376     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
3377     // .. L3_SEL = 1
3378     // .. ==> 0XF80007B8[7:5] = 0x00000001U
3379     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000020U
3380     // .. Speed = 0
3381     // .. ==> 0XF80007B8[8:8] = 0x00000000U
3382     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
3383     // .. IO_Type = 1
3384     // .. ==> 0XF80007B8[11:9] = 0x00000001U
3385     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
3386     // .. PULLUP = 1
3387     // .. ==> 0XF80007B8[12:12] = 0x00000001U
3388     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
3389     // .. DisableRcvr = 0
3390     // .. ==> 0XF80007B8[13:13] = 0x00000000U
3391     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
3392     // ..
3393     EMIT_MASKWRITE(0XF80007B8, 0x00003FFFU ,0x00001221U),
3394     // .. TRI_ENABLE = 0
3395     // .. ==> 0XF80007BC[0:0] = 0x00000000U
3396     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
3397     // .. L0_SEL = 0
3398     // .. ==> 0XF80007BC[1:1] = 0x00000000U
3399     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
3400     // .. L1_SEL = 0
3401     // .. ==> 0XF80007BC[2:2] = 0x00000000U
3402     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
3403     // .. L2_SEL = 0
3404     // .. ==> 0XF80007BC[4:3] = 0x00000000U
3405     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
3406     // .. L3_SEL = 1
3407     // .. ==> 0XF80007BC[7:5] = 0x00000001U
3408     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000020U
3409     // .. Speed = 0
3410     // .. ==> 0XF80007BC[8:8] = 0x00000000U
3411     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
3412     // .. IO_Type = 1
3413     // .. ==> 0XF80007BC[11:9] = 0x00000001U
3414     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
3415     // .. PULLUP = 1
3416     // .. ==> 0XF80007BC[12:12] = 0x00000001U
3417     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
3418     // .. DisableRcvr = 0
3419     // .. ==> 0XF80007BC[13:13] = 0x00000000U
3420     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
3421     // ..
3422     EMIT_MASKWRITE(0XF80007BC, 0x00003FFFU ,0x00001220U),
3423     // .. TRI_ENABLE = 0
3424     // .. ==> 0XF80007C0[0:0] = 0x00000000U
3425     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
3426     // .. L0_SEL = 0
3427     // .. ==> 0XF80007C0[1:1] = 0x00000000U
3428     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
3429     // .. L1_SEL = 0
3430     // .. ==> 0XF80007C0[2:2] = 0x00000000U
3431     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
3432     // .. L2_SEL = 0
3433     // .. ==> 0XF80007C0[4:3] = 0x00000000U
3434     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
3435     // .. L3_SEL = 7
3436     // .. ==> 0XF80007C0[7:5] = 0x00000007U
3437     // ..     ==> MASK : 0x000000E0U    VAL : 0x000000E0U
3438     // .. Speed = 0
3439     // .. ==> 0XF80007C0[8:8] = 0x00000000U
3440     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
3441     // .. IO_Type = 1
3442     // .. ==> 0XF80007C0[11:9] = 0x00000001U
3443     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
3444     // .. PULLUP = 0
3445     // .. ==> 0XF80007C0[12:12] = 0x00000000U
3446     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
3447     // .. DisableRcvr = 0
3448     // .. ==> 0XF80007C0[13:13] = 0x00000000U
3449     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
3450     // ..
3451     EMIT_MASKWRITE(0XF80007C0, 0x00003FFFU ,0x000002E0U),
3452     // .. TRI_ENABLE = 1
3453     // .. ==> 0XF80007C4[0:0] = 0x00000001U
3454     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
3455     // .. L0_SEL = 0
3456     // .. ==> 0XF80007C4[1:1] = 0x00000000U
3457     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
3458     // .. L1_SEL = 0
3459     // .. ==> 0XF80007C4[2:2] = 0x00000000U
3460     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
3461     // .. L2_SEL = 0
3462     // .. ==> 0XF80007C4[4:3] = 0x00000000U
3463     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
3464     // .. L3_SEL = 7
3465     // .. ==> 0XF80007C4[7:5] = 0x00000007U
3466     // ..     ==> MASK : 0x000000E0U    VAL : 0x000000E0U
3467     // .. Speed = 0
3468     // .. ==> 0XF80007C4[8:8] = 0x00000000U
3469     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
3470     // .. IO_Type = 1
3471     // .. ==> 0XF80007C4[11:9] = 0x00000001U
3472     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
3473     // .. PULLUP = 0
3474     // .. ==> 0XF80007C4[12:12] = 0x00000000U
3475     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
3476     // .. DisableRcvr = 0
3477     // .. ==> 0XF80007C4[13:13] = 0x00000000U
3478     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
3479     // ..
3480     EMIT_MASKWRITE(0XF80007C4, 0x00003FFFU ,0x000002E1U),
3481     // .. TRI_ENABLE = 0
3482     // .. ==> 0XF80007C8[0:0] = 0x00000000U
3483     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
3484     // .. L0_SEL = 0
3485     // .. ==> 0XF80007C8[1:1] = 0x00000000U
3486     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
3487     // .. L1_SEL = 0
3488     // .. ==> 0XF80007C8[2:2] = 0x00000000U
3489     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
3490     // .. L2_SEL = 0
3491     // .. ==> 0XF80007C8[4:3] = 0x00000000U
3492     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
3493     // .. L3_SEL = 2
3494     // .. ==> 0XF80007C8[7:5] = 0x00000002U
3495     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000040U
3496     // .. Speed = 0
3497     // .. ==> 0XF80007C8[8:8] = 0x00000000U
3498     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
3499     // .. IO_Type = 1
3500     // .. ==> 0XF80007C8[11:9] = 0x00000001U
3501     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
3502     // .. PULLUP = 1
3503     // .. ==> 0XF80007C8[12:12] = 0x00000001U
3504     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
3505     // .. DisableRcvr = 0
3506     // .. ==> 0XF80007C8[13:13] = 0x00000000U
3507     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
3508     // ..
3509     EMIT_MASKWRITE(0XF80007C8, 0x00003FFFU ,0x00001240U),
3510     // .. TRI_ENABLE = 0
3511     // .. ==> 0XF80007CC[0:0] = 0x00000000U
3512     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
3513     // .. L0_SEL = 0
3514     // .. ==> 0XF80007CC[1:1] = 0x00000000U
3515     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
3516     // .. L1_SEL = 0
3517     // .. ==> 0XF80007CC[2:2] = 0x00000000U
3518     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
3519     // .. L2_SEL = 0
3520     // .. ==> 0XF80007CC[4:3] = 0x00000000U
3521     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
3522     // .. L3_SEL = 2
3523     // .. ==> 0XF80007CC[7:5] = 0x00000002U
3524     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000040U
3525     // .. Speed = 0
3526     // .. ==> 0XF80007CC[8:8] = 0x00000000U
3527     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
3528     // .. IO_Type = 1
3529     // .. ==> 0XF80007CC[11:9] = 0x00000001U
3530     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
3531     // .. PULLUP = 1
3532     // .. ==> 0XF80007CC[12:12] = 0x00000001U
3533     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
3534     // .. DisableRcvr = 0
3535     // .. ==> 0XF80007CC[13:13] = 0x00000000U
3536     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
3537     // ..
3538     EMIT_MASKWRITE(0XF80007CC, 0x00003FFFU ,0x00001240U),
3539     // .. TRI_ENABLE = 0
3540     // .. ==> 0XF80007D0[0:0] = 0x00000000U
3541     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
3542     // .. L0_SEL = 0
3543     // .. ==> 0XF80007D0[1:1] = 0x00000000U
3544     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
3545     // .. L1_SEL = 0
3546     // .. ==> 0XF80007D0[2:2] = 0x00000000U
3547     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
3548     // .. L2_SEL = 0
3549     // .. ==> 0XF80007D0[4:3] = 0x00000000U
3550     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
3551     // .. L3_SEL = 4
3552     // .. ==> 0XF80007D0[7:5] = 0x00000004U
3553     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
3554     // .. Speed = 0
3555     // .. ==> 0XF80007D0[8:8] = 0x00000000U
3556     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
3557     // .. IO_Type = 1
3558     // .. ==> 0XF80007D0[11:9] = 0x00000001U
3559     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
3560     // .. PULLUP = 0
3561     // .. ==> 0XF80007D0[12:12] = 0x00000000U
3562     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
3563     // .. DisableRcvr = 0
3564     // .. ==> 0XF80007D0[13:13] = 0x00000000U
3565     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
3566     // ..
3567     EMIT_MASKWRITE(0XF80007D0, 0x00003FFFU ,0x00000280U),
3568     // .. TRI_ENABLE = 0
3569     // .. ==> 0XF80007D4[0:0] = 0x00000000U
3570     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
3571     // .. L0_SEL = 0
3572     // .. ==> 0XF80007D4[1:1] = 0x00000000U
3573     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
3574     // .. L1_SEL = 0
3575     // .. ==> 0XF80007D4[2:2] = 0x00000000U
3576     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
3577     // .. L2_SEL = 0
3578     // .. ==> 0XF80007D4[4:3] = 0x00000000U
3579     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
3580     // .. L3_SEL = 4
3581     // .. ==> 0XF80007D4[7:5] = 0x00000004U
3582     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
3583     // .. Speed = 0
3584     // .. ==> 0XF80007D4[8:8] = 0x00000000U
3585     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
3586     // .. IO_Type = 1
3587     // .. ==> 0XF80007D4[11:9] = 0x00000001U
3588     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
3589     // .. PULLUP = 0
3590     // .. ==> 0XF80007D4[12:12] = 0x00000000U
3591     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
3592     // .. DisableRcvr = 0
3593     // .. ==> 0XF80007D4[13:13] = 0x00000000U
3594     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
3595     // ..
3596     EMIT_MASKWRITE(0XF80007D4, 0x00003FFFU ,0x00000280U),
3597     // .. SDIO0_WP_SEL = 15
3598     // .. ==> 0XF8000830[5:0] = 0x0000000FU
3599     // ..     ==> MASK : 0x0000003FU    VAL : 0x0000000FU
3600     // .. SDIO0_CD_SEL = 0
3601     // .. ==> 0XF8000830[21:16] = 0x00000000U
3602     // ..     ==> MASK : 0x003F0000U    VAL : 0x00000000U
3603     // ..
3604     EMIT_MASKWRITE(0XF8000830, 0x003F003FU ,0x0000000FU),
3605     // .. FINISH: MIO PROGRAMMING
3606     // .. START: LOCK IT BACK
3607     // .. LOCK_KEY = 0X767B
3608     // .. ==> 0XF8000004[15:0] = 0x0000767BU
3609     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000767BU
3610     // ..
3611     EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU),
3612     // .. FINISH: LOCK IT BACK
3613     // FINISH: top
3614     //
3615     EMIT_EXIT(),
3616 
3617     //
3618 };
3619 
3620 unsigned long ps7_peripherals_init_data_3_0[] = {
3621     // START: top
3622     // .. START: SLCR SETTINGS
3623     // .. UNLOCK_KEY = 0XDF0D
3624     // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
3625     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000DF0DU
3626     // ..
3627     EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU),
3628     // .. FINISH: SLCR SETTINGS
3629     // .. START: DDR TERM/IBUF_DISABLE_MODE SETTINGS
3630     // .. IBUF_DISABLE_MODE = 0x1
3631     // .. ==> 0XF8000B48[7:7] = 0x00000001U
3632     // ..     ==> MASK : 0x00000080U    VAL : 0x00000080U
3633     // .. TERM_DISABLE_MODE = 0x1
3634     // .. ==> 0XF8000B48[8:8] = 0x00000001U
3635     // ..     ==> MASK : 0x00000100U    VAL : 0x00000100U
3636     // ..
3637     EMIT_MASKWRITE(0XF8000B48, 0x00000180U ,0x00000180U),
3638     // .. IBUF_DISABLE_MODE = 0x1
3639     // .. ==> 0XF8000B4C[7:7] = 0x00000001U
3640     // ..     ==> MASK : 0x00000080U    VAL : 0x00000080U
3641     // .. TERM_DISABLE_MODE = 0x1
3642     // .. ==> 0XF8000B4C[8:8] = 0x00000001U
3643     // ..     ==> MASK : 0x00000100U    VAL : 0x00000100U
3644     // ..
3645     EMIT_MASKWRITE(0XF8000B4C, 0x00000180U ,0x00000180U),
3646     // .. IBUF_DISABLE_MODE = 0x1
3647     // .. ==> 0XF8000B50[7:7] = 0x00000001U
3648     // ..     ==> MASK : 0x00000080U    VAL : 0x00000080U
3649     // .. TERM_DISABLE_MODE = 0x1
3650     // .. ==> 0XF8000B50[8:8] = 0x00000001U
3651     // ..     ==> MASK : 0x00000100U    VAL : 0x00000100U
3652     // ..
3653     EMIT_MASKWRITE(0XF8000B50, 0x00000180U ,0x00000180U),
3654     // .. IBUF_DISABLE_MODE = 0x1
3655     // .. ==> 0XF8000B54[7:7] = 0x00000001U
3656     // ..     ==> MASK : 0x00000080U    VAL : 0x00000080U
3657     // .. TERM_DISABLE_MODE = 0x1
3658     // .. ==> 0XF8000B54[8:8] = 0x00000001U
3659     // ..     ==> MASK : 0x00000100U    VAL : 0x00000100U
3660     // ..
3661     EMIT_MASKWRITE(0XF8000B54, 0x00000180U ,0x00000180U),
3662     // .. FINISH: DDR TERM/IBUF_DISABLE_MODE SETTINGS
3663     // .. START: LOCK IT BACK
3664     // .. LOCK_KEY = 0X767B
3665     // .. ==> 0XF8000004[15:0] = 0x0000767BU
3666     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000767BU
3667     // ..
3668     EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU),
3669     // .. FINISH: LOCK IT BACK
3670     // .. START: SRAM/NOR SET OPMODE
3671     // .. FINISH: SRAM/NOR SET OPMODE
3672     // .. START: UART REGISTERS
3673     // .. BDIV = 0x6
3674     // .. ==> 0XE0001034[7:0] = 0x00000006U
3675     // ..     ==> MASK : 0x000000FFU    VAL : 0x00000006U
3676     // ..
3677     EMIT_MASKWRITE(0XE0001034, 0x000000FFU ,0x00000006U),
3678     // .. CD = 0x3e
3679     // .. ==> 0XE0001018[15:0] = 0x0000003EU
3680     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000003EU
3681     // ..
3682     EMIT_MASKWRITE(0XE0001018, 0x0000FFFFU ,0x0000003EU),
3683     // .. STPBRK = 0x0
3684     // .. ==> 0XE0001000[8:8] = 0x00000000U
3685     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
3686     // .. STTBRK = 0x0
3687     // .. ==> 0XE0001000[7:7] = 0x00000000U
3688     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
3689     // .. RSTTO = 0x0
3690     // .. ==> 0XE0001000[6:6] = 0x00000000U
3691     // ..     ==> MASK : 0x00000040U    VAL : 0x00000000U
3692     // .. TXDIS = 0x0
3693     // .. ==> 0XE0001000[5:5] = 0x00000000U
3694     // ..     ==> MASK : 0x00000020U    VAL : 0x00000000U
3695     // .. TXEN = 0x1
3696     // .. ==> 0XE0001000[4:4] = 0x00000001U
3697     // ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
3698     // .. RXDIS = 0x0
3699     // .. ==> 0XE0001000[3:3] = 0x00000000U
3700     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
3701     // .. RXEN = 0x1
3702     // .. ==> 0XE0001000[2:2] = 0x00000001U
3703     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
3704     // .. TXRES = 0x1
3705     // .. ==> 0XE0001000[1:1] = 0x00000001U
3706     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
3707     // .. RXRES = 0x1
3708     // .. ==> 0XE0001000[0:0] = 0x00000001U
3709     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
3710     // ..
3711     EMIT_MASKWRITE(0XE0001000, 0x000001FFU ,0x00000017U),
3712     // .. CHMODE = 0x0
3713     // .. ==> 0XE0001004[9:8] = 0x00000000U
3714     // ..     ==> MASK : 0x00000300U    VAL : 0x00000000U
3715     // .. NBSTOP = 0x0
3716     // .. ==> 0XE0001004[7:6] = 0x00000000U
3717     // ..     ==> MASK : 0x000000C0U    VAL : 0x00000000U
3718     // .. PAR = 0x4
3719     // .. ==> 0XE0001004[5:3] = 0x00000004U
3720     // ..     ==> MASK : 0x00000038U    VAL : 0x00000020U
3721     // .. CHRL = 0x0
3722     // .. ==> 0XE0001004[2:1] = 0x00000000U
3723     // ..     ==> MASK : 0x00000006U    VAL : 0x00000000U
3724     // .. CLKS = 0x0
3725     // .. ==> 0XE0001004[0:0] = 0x00000000U
3726     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
3727     // ..
3728     EMIT_MASKWRITE(0XE0001004, 0x000003FFU ,0x00000020U),
3729     // .. FINISH: UART REGISTERS
3730     // .. START: QSPI REGISTERS
3731     // .. Holdb_dr = 1
3732     // .. ==> 0XE000D000[19:19] = 0x00000001U
3733     // ..     ==> MASK : 0x00080000U    VAL : 0x00080000U
3734     // ..
3735     EMIT_MASKWRITE(0XE000D000, 0x00080000U ,0x00080000U),
3736     // .. FINISH: QSPI REGISTERS
3737     // .. START: PL POWER ON RESET REGISTERS
3738     // .. PCFG_POR_CNT_4K = 0
3739     // .. ==> 0XF8007000[29:29] = 0x00000000U
3740     // ..     ==> MASK : 0x20000000U    VAL : 0x00000000U
3741     // ..
3742     EMIT_MASKWRITE(0XF8007000, 0x20000000U ,0x00000000U),
3743     // .. FINISH: PL POWER ON RESET REGISTERS
3744     // .. START: SMC TIMING CALCULATION REGISTER UPDATE
3745     // .. .. START: NAND SET CYCLE
3746     // .. .. FINISH: NAND SET CYCLE
3747     // .. .. START: OPMODE
3748     // .. .. FINISH: OPMODE
3749     // .. .. START: DIRECT COMMAND
3750     // .. .. FINISH: DIRECT COMMAND
3751     // .. .. START: SRAM/NOR CS0 SET CYCLE
3752     // .. .. FINISH: SRAM/NOR CS0 SET CYCLE
3753     // .. .. START: DIRECT COMMAND
3754     // .. .. FINISH: DIRECT COMMAND
3755     // .. .. START: NOR CS0 BASE ADDRESS
3756     // .. .. FINISH: NOR CS0 BASE ADDRESS
3757     // .. .. START: SRAM/NOR CS1 SET CYCLE
3758     // .. .. FINISH: SRAM/NOR CS1 SET CYCLE
3759     // .. .. START: DIRECT COMMAND
3760     // .. .. FINISH: DIRECT COMMAND
3761     // .. .. START: NOR CS1 BASE ADDRESS
3762     // .. .. FINISH: NOR CS1 BASE ADDRESS
3763     // .. .. START: USB RESET
3764     // .. .. .. START: USB0 RESET
3765     // .. .. .. .. START: DIR MODE BANK 0
3766     // .. .. .. .. DIRECTION_0 = 0x80
3767     // .. .. .. .. ==> 0XE000A204[31:0] = 0x00000080U
3768     // .. .. .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0x00000080U
3769     // .. .. .. ..
3770     EMIT_MASKWRITE(0XE000A204, 0xFFFFFFFFU ,0x00000080U),
3771     // .. .. .. .. FINISH: DIR MODE BANK 0
3772     // .. .. .. .. START: DIR MODE BANK 1
3773     // .. .. .. .. FINISH: DIR MODE BANK 1
3774     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
3775     // .. .. .. .. MASK_0_LSW = 0xff7f
3776     // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000FF7FU
3777     // .. .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xFF7F0000U
3778     // .. .. .. .. DATA_0_LSW = 0x80
3779     // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000080U
3780     // .. .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000080U
3781     // .. .. .. ..
3782     EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xFF7F0080U),
3783     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
3784     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
3785     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
3786     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
3787     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
3788     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
3789     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
3790     // .. .. .. .. START: OUTPUT ENABLE BANK 0
3791     // .. .. .. .. OP_ENABLE_0 = 0x80
3792     // .. .. .. .. ==> 0XE000A208[31:0] = 0x00000080U
3793     // .. .. .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0x00000080U
3794     // .. .. .. ..
3795     EMIT_MASKWRITE(0XE000A208, 0xFFFFFFFFU ,0x00000080U),
3796     // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0
3797     // .. .. .. .. START: OUTPUT ENABLE BANK 1
3798     // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1
3799     // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
3800     // .. .. .. .. MASK_0_LSW = 0xff7f
3801     // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000FF7FU
3802     // .. .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xFF7F0000U
3803     // .. .. .. .. DATA_0_LSW = 0x0
3804     // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000000U
3805     // .. .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000000U
3806     // .. .. .. ..
3807     EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xFF7F0000U),
3808     // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
3809     // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
3810     // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
3811     // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
3812     // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
3813     // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
3814     // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
3815     // .. .. .. .. START: ADD 1 MS DELAY
3816     // .. .. .. ..
3817     EMIT_MASKDELAY(0XF8F00200, 1),
3818     // .. .. .. .. FINISH: ADD 1 MS DELAY
3819     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
3820     // .. .. .. .. MASK_0_LSW = 0xff7f
3821     // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000FF7FU
3822     // .. .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xFF7F0000U
3823     // .. .. .. .. DATA_0_LSW = 0x80
3824     // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000080U
3825     // .. .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000080U
3826     // .. .. .. ..
3827     EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xFF7F0080U),
3828     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
3829     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
3830     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
3831     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
3832     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
3833     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
3834     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
3835     // .. .. .. FINISH: USB0 RESET
3836     // .. .. .. START: USB1 RESET
3837     // .. .. .. .. START: DIR MODE BANK 0
3838     // .. .. .. .. FINISH: DIR MODE BANK 0
3839     // .. .. .. .. START: DIR MODE BANK 1
3840     // .. .. .. .. FINISH: DIR MODE BANK 1
3841     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
3842     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
3843     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
3844     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
3845     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
3846     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
3847     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
3848     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
3849     // .. .. .. .. START: OUTPUT ENABLE BANK 0
3850     // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0
3851     // .. .. .. .. START: OUTPUT ENABLE BANK 1
3852     // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1
3853     // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
3854     // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
3855     // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
3856     // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
3857     // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
3858     // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
3859     // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
3860     // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
3861     // .. .. .. .. START: ADD 1 MS DELAY
3862     // .. .. .. ..
3863     EMIT_MASKDELAY(0XF8F00200, 1),
3864     // .. .. .. .. FINISH: ADD 1 MS DELAY
3865     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
3866     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
3867     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
3868     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
3869     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
3870     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
3871     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
3872     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
3873     // .. .. .. FINISH: USB1 RESET
3874     // .. .. FINISH: USB RESET
3875     // .. .. START: ENET RESET
3876     // .. .. .. START: ENET0 RESET
3877     // .. .. .. .. START: DIR MODE BANK 0
3878     // .. .. .. .. DIRECTION_0 = 0x800
3879     // .. .. .. .. ==> 0XE000A204[31:0] = 0x00000800U
3880     // .. .. .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0x00000800U
3881     // .. .. .. ..
3882     EMIT_MASKWRITE(0XE000A204, 0xFFFFFFFFU ,0x00000800U),
3883     // .. .. .. .. FINISH: DIR MODE BANK 0
3884     // .. .. .. .. START: DIR MODE BANK 1
3885     // .. .. .. .. FINISH: DIR MODE BANK 1
3886     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
3887     // .. .. .. .. MASK_0_LSW = 0xf7ff
3888     // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000F7FFU
3889     // .. .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xF7FF0000U
3890     // .. .. .. .. DATA_0_LSW = 0x800
3891     // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000800U
3892     // .. .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000800U
3893     // .. .. .. ..
3894     EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xF7FF0800U),
3895     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
3896     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
3897     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
3898     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
3899     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
3900     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
3901     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
3902     // .. .. .. .. START: OUTPUT ENABLE BANK 0
3903     // .. .. .. .. OP_ENABLE_0 = 0x800
3904     // .. .. .. .. ==> 0XE000A208[31:0] = 0x00000800U
3905     // .. .. .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0x00000800U
3906     // .. .. .. ..
3907     EMIT_MASKWRITE(0XE000A208, 0xFFFFFFFFU ,0x00000800U),
3908     // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0
3909     // .. .. .. .. START: OUTPUT ENABLE BANK 1
3910     // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1
3911     // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
3912     // .. .. .. .. MASK_0_LSW = 0xf7ff
3913     // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000F7FFU
3914     // .. .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xF7FF0000U
3915     // .. .. .. .. DATA_0_LSW = 0x0
3916     // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000000U
3917     // .. .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000000U
3918     // .. .. .. ..
3919     EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xF7FF0000U),
3920     // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
3921     // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
3922     // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
3923     // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
3924     // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
3925     // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
3926     // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
3927     // .. .. .. .. START: ADD 1 MS DELAY
3928     // .. .. .. ..
3929     EMIT_MASKDELAY(0XF8F00200, 1),
3930     // .. .. .. .. FINISH: ADD 1 MS DELAY
3931     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
3932     // .. .. .. .. MASK_0_LSW = 0xf7ff
3933     // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000F7FFU
3934     // .. .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xF7FF0000U
3935     // .. .. .. .. DATA_0_LSW = 0x800
3936     // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000800U
3937     // .. .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000800U
3938     // .. .. .. ..
3939     EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xF7FF0800U),
3940     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
3941     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
3942     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
3943     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
3944     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
3945     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
3946     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
3947     // .. .. .. FINISH: ENET0 RESET
3948     // .. .. .. START: ENET1 RESET
3949     // .. .. .. .. START: DIR MODE BANK 0
3950     // .. .. .. .. FINISH: DIR MODE BANK 0
3951     // .. .. .. .. START: DIR MODE BANK 1
3952     // .. .. .. .. FINISH: DIR MODE BANK 1
3953     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
3954     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
3955     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
3956     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
3957     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
3958     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
3959     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
3960     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
3961     // .. .. .. .. START: OUTPUT ENABLE BANK 0
3962     // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0
3963     // .. .. .. .. START: OUTPUT ENABLE BANK 1
3964     // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1
3965     // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
3966     // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
3967     // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
3968     // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
3969     // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
3970     // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
3971     // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
3972     // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
3973     // .. .. .. .. START: ADD 1 MS DELAY
3974     // .. .. .. ..
3975     EMIT_MASKDELAY(0XF8F00200, 1),
3976     // .. .. .. .. FINISH: ADD 1 MS DELAY
3977     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
3978     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
3979     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
3980     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
3981     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
3982     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
3983     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
3984     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
3985     // .. .. .. FINISH: ENET1 RESET
3986     // .. .. FINISH: ENET RESET
3987     // .. .. START: I2C RESET
3988     // .. .. .. START: I2C0 RESET
3989     // .. .. .. .. START: DIR MODE GPIO BANK0
3990     // .. .. .. .. DIRECTION_0 = 0x2000
3991     // .. .. .. .. ==> 0XE000A204[31:0] = 0x00002000U
3992     // .. .. .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0x00002000U
3993     // .. .. .. ..
3994     EMIT_MASKWRITE(0XE000A204, 0xFFFFFFFFU ,0x00002000U),
3995     // .. .. .. .. FINISH: DIR MODE GPIO BANK0
3996     // .. .. .. .. START: DIR MODE GPIO BANK1
3997     // .. .. .. .. FINISH: DIR MODE GPIO BANK1
3998     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
3999     // .. .. .. .. MASK_0_LSW = 0xdfff
4000     // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000DFFFU
4001     // .. .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xDFFF0000U
4002     // .. .. .. .. DATA_0_LSW = 0x2000
4003     // .. .. .. .. ==> 0XE000A000[15:0] = 0x00002000U
4004     // .. .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00002000U
4005     // .. .. .. ..
4006     EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xDFFF2000U),
4007     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
4008     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
4009     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
4010     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
4011     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
4012     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
4013     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
4014     // .. .. .. .. START: OUTPUT ENABLE
4015     // .. .. .. .. OP_ENABLE_0 = 0x2000
4016     // .. .. .. .. ==> 0XE000A208[31:0] = 0x00002000U
4017     // .. .. .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0x00002000U
4018     // .. .. .. ..
4019     EMIT_MASKWRITE(0XE000A208, 0xFFFFFFFFU ,0x00002000U),
4020     // .. .. .. .. FINISH: OUTPUT ENABLE
4021     // .. .. .. .. START: OUTPUT ENABLE
4022     // .. .. .. .. FINISH: OUTPUT ENABLE
4023     // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
4024     // .. .. .. .. MASK_0_LSW = 0xdfff
4025     // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000DFFFU
4026     // .. .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xDFFF0000U
4027     // .. .. .. .. DATA_0_LSW = 0x0
4028     // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000000U
4029     // .. .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000000U
4030     // .. .. .. ..
4031     EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xDFFF0000U),
4032     // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
4033     // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
4034     // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
4035     // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
4036     // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
4037     // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
4038     // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
4039     // .. .. .. .. START: ADD 1 MS DELAY
4040     // .. .. .. ..
4041     EMIT_MASKDELAY(0XF8F00200, 1),
4042     // .. .. .. .. FINISH: ADD 1 MS DELAY
4043     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
4044     // .. .. .. .. MASK_0_LSW = 0xdfff
4045     // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000DFFFU
4046     // .. .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xDFFF0000U
4047     // .. .. .. .. DATA_0_LSW = 0x2000
4048     // .. .. .. .. ==> 0XE000A000[15:0] = 0x00002000U
4049     // .. .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00002000U
4050     // .. .. .. ..
4051     EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xDFFF2000U),
4052     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
4053     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
4054     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
4055     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
4056     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
4057     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
4058     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
4059     // .. .. .. FINISH: I2C0 RESET
4060     // .. .. .. START: I2C1 RESET
4061     // .. .. .. .. START: DIR MODE GPIO BANK0
4062     // .. .. .. .. FINISH: DIR MODE GPIO BANK0
4063     // .. .. .. .. START: DIR MODE GPIO BANK1
4064     // .. .. .. .. FINISH: DIR MODE GPIO BANK1
4065     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
4066     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
4067     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
4068     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
4069     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
4070     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
4071     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
4072     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
4073     // .. .. .. .. START: OUTPUT ENABLE
4074     // .. .. .. .. FINISH: OUTPUT ENABLE
4075     // .. .. .. .. START: OUTPUT ENABLE
4076     // .. .. .. .. FINISH: OUTPUT ENABLE
4077     // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
4078     // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
4079     // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
4080     // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
4081     // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
4082     // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
4083     // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
4084     // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
4085     // .. .. .. .. START: ADD 1 MS DELAY
4086     // .. .. .. ..
4087     EMIT_MASKDELAY(0XF8F00200, 1),
4088     // .. .. .. .. FINISH: ADD 1 MS DELAY
4089     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
4090     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
4091     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
4092     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
4093     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
4094     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
4095     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
4096     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
4097     // .. .. .. FINISH: I2C1 RESET
4098     // .. .. FINISH: I2C RESET
4099     // .. .. START: NOR CHIP SELECT
4100     // .. .. .. START: DIR MODE BANK 0
4101     // .. .. .. FINISH: DIR MODE BANK 0
4102     // .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
4103     // .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
4104     // .. .. .. START: OUTPUT ENABLE BANK 0
4105     // .. .. .. FINISH: OUTPUT ENABLE BANK 0
4106     // .. .. FINISH: NOR CHIP SELECT
4107     // .. FINISH: SMC TIMING CALCULATION REGISTER UPDATE
4108     // FINISH: top
4109     //
4110     EMIT_EXIT(),
4111 
4112     //
4113 };
4114 
4115 unsigned long ps7_post_config_3_0[] = {
4116     // START: top
4117     // .. START: SLCR SETTINGS
4118     // .. UNLOCK_KEY = 0XDF0D
4119     // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
4120     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000DF0DU
4121     // ..
4122     EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU),
4123     // .. FINISH: SLCR SETTINGS
4124     // .. START: ENABLING LEVEL SHIFTER
4125     // .. USER_LVL_INP_EN_0 = 1
4126     // .. ==> 0XF8000900[3:3] = 0x00000001U
4127     // ..     ==> MASK : 0x00000008U    VAL : 0x00000008U
4128     // .. USER_LVL_OUT_EN_0 = 1
4129     // .. ==> 0XF8000900[2:2] = 0x00000001U
4130     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
4131     // .. USER_LVL_INP_EN_1 = 1
4132     // .. ==> 0XF8000900[1:1] = 0x00000001U
4133     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
4134     // .. USER_LVL_OUT_EN_1 = 1
4135     // .. ==> 0XF8000900[0:0] = 0x00000001U
4136     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
4137     // ..
4138     EMIT_MASKWRITE(0XF8000900, 0x0000000FU ,0x0000000FU),
4139     // .. FINISH: ENABLING LEVEL SHIFTER
4140     // .. START: FPGA RESETS TO 0
4141     // .. reserved_3 = 0
4142     // .. ==> 0XF8000240[31:25] = 0x00000000U
4143     // ..     ==> MASK : 0xFE000000U    VAL : 0x00000000U
4144     // .. reserved_FPGA_ACP_RST = 0
4145     // .. ==> 0XF8000240[24:24] = 0x00000000U
4146     // ..     ==> MASK : 0x01000000U    VAL : 0x00000000U
4147     // .. reserved_FPGA_AXDS3_RST = 0
4148     // .. ==> 0XF8000240[23:23] = 0x00000000U
4149     // ..     ==> MASK : 0x00800000U    VAL : 0x00000000U
4150     // .. reserved_FPGA_AXDS2_RST = 0
4151     // .. ==> 0XF8000240[22:22] = 0x00000000U
4152     // ..     ==> MASK : 0x00400000U    VAL : 0x00000000U
4153     // .. reserved_FPGA_AXDS1_RST = 0
4154     // .. ==> 0XF8000240[21:21] = 0x00000000U
4155     // ..     ==> MASK : 0x00200000U    VAL : 0x00000000U
4156     // .. reserved_FPGA_AXDS0_RST = 0
4157     // .. ==> 0XF8000240[20:20] = 0x00000000U
4158     // ..     ==> MASK : 0x00100000U    VAL : 0x00000000U
4159     // .. reserved_2 = 0
4160     // .. ==> 0XF8000240[19:18] = 0x00000000U
4161     // ..     ==> MASK : 0x000C0000U    VAL : 0x00000000U
4162     // .. reserved_FSSW1_FPGA_RST = 0
4163     // .. ==> 0XF8000240[17:17] = 0x00000000U
4164     // ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
4165     // .. reserved_FSSW0_FPGA_RST = 0
4166     // .. ==> 0XF8000240[16:16] = 0x00000000U
4167     // ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
4168     // .. reserved_1 = 0
4169     // .. ==> 0XF8000240[15:14] = 0x00000000U
4170     // ..     ==> MASK : 0x0000C000U    VAL : 0x00000000U
4171     // .. reserved_FPGA_FMSW1_RST = 0
4172     // .. ==> 0XF8000240[13:13] = 0x00000000U
4173     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
4174     // .. reserved_FPGA_FMSW0_RST = 0
4175     // .. ==> 0XF8000240[12:12] = 0x00000000U
4176     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
4177     // .. reserved_FPGA_DMA3_RST = 0
4178     // .. ==> 0XF8000240[11:11] = 0x00000000U
4179     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
4180     // .. reserved_FPGA_DMA2_RST = 0
4181     // .. ==> 0XF8000240[10:10] = 0x00000000U
4182     // ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
4183     // .. reserved_FPGA_DMA1_RST = 0
4184     // .. ==> 0XF8000240[9:9] = 0x00000000U
4185     // ..     ==> MASK : 0x00000200U    VAL : 0x00000000U
4186     // .. reserved_FPGA_DMA0_RST = 0
4187     // .. ==> 0XF8000240[8:8] = 0x00000000U
4188     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
4189     // .. reserved = 0
4190     // .. ==> 0XF8000240[7:4] = 0x00000000U
4191     // ..     ==> MASK : 0x000000F0U    VAL : 0x00000000U
4192     // .. FPGA3_OUT_RST = 0
4193     // .. ==> 0XF8000240[3:3] = 0x00000000U
4194     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
4195     // .. FPGA2_OUT_RST = 0
4196     // .. ==> 0XF8000240[2:2] = 0x00000000U
4197     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
4198     // .. FPGA1_OUT_RST = 0
4199     // .. ==> 0XF8000240[1:1] = 0x00000000U
4200     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
4201     // .. FPGA0_OUT_RST = 0
4202     // .. ==> 0XF8000240[0:0] = 0x00000000U
4203     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
4204     // ..
4205     EMIT_MASKWRITE(0XF8000240, 0xFFFFFFFFU ,0x00000000U),
4206     // .. FINISH: FPGA RESETS TO 0
4207     // .. START: AFI REGISTERS
4208     // .. .. START: AFI0 REGISTERS
4209     // .. .. FINISH: AFI0 REGISTERS
4210     // .. .. START: AFI1 REGISTERS
4211     // .. .. FINISH: AFI1 REGISTERS
4212     // .. .. START: AFI2 REGISTERS
4213     // .. .. FINISH: AFI2 REGISTERS
4214     // .. .. START: AFI3 REGISTERS
4215     // .. .. FINISH: AFI3 REGISTERS
4216     // .. FINISH: AFI REGISTERS
4217     // .. START: LOCK IT BACK
4218     // .. LOCK_KEY = 0X767B
4219     // .. ==> 0XF8000004[15:0] = 0x0000767BU
4220     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000767BU
4221     // ..
4222     EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU),
4223     // .. FINISH: LOCK IT BACK
4224     // FINISH: top
4225     //
4226     EMIT_EXIT(),
4227 
4228     //
4229 };
4230 
4231 unsigned long ps7_debug_3_0[] = {
4232     // START: top
4233     // .. START: CROSS TRIGGER CONFIGURATIONS
4234     // .. .. START: UNLOCKING CTI REGISTERS
4235     // .. .. KEY = 0XC5ACCE55
4236     // .. .. ==> 0XF8898FB0[31:0] = 0xC5ACCE55U
4237     // .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0xC5ACCE55U
4238     // .. ..
4239     EMIT_MASKWRITE(0XF8898FB0, 0xFFFFFFFFU ,0xC5ACCE55U),
4240     // .. .. KEY = 0XC5ACCE55
4241     // .. .. ==> 0XF8899FB0[31:0] = 0xC5ACCE55U
4242     // .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0xC5ACCE55U
4243     // .. ..
4244     EMIT_MASKWRITE(0XF8899FB0, 0xFFFFFFFFU ,0xC5ACCE55U),
4245     // .. .. KEY = 0XC5ACCE55
4246     // .. .. ==> 0XF8809FB0[31:0] = 0xC5ACCE55U
4247     // .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0xC5ACCE55U
4248     // .. ..
4249     EMIT_MASKWRITE(0XF8809FB0, 0xFFFFFFFFU ,0xC5ACCE55U),
4250     // .. .. FINISH: UNLOCKING CTI REGISTERS
4251     // .. .. START: ENABLING CTI MODULES AND CHANNELS
4252     // .. .. FINISH: ENABLING CTI MODULES AND CHANNELS
4253     // .. .. START: MAPPING CPU0, CPU1 AND FTM EVENTS TO CTM CHANNELS
4254     // .. .. FINISH: MAPPING CPU0, CPU1 AND FTM EVENTS TO CTM CHANNELS
4255     // .. FINISH: CROSS TRIGGER CONFIGURATIONS
4256     // FINISH: top
4257     //
4258     EMIT_EXIT(),
4259 
4260     //
4261 };
4262 
4263 unsigned long ps7_pll_init_data_2_0[] = {
4264     // START: top
4265     // .. START: SLCR SETTINGS
4266     // .. UNLOCK_KEY = 0XDF0D
4267     // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
4268     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000DF0DU
4269     // ..
4270     EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU),
4271     // .. FINISH: SLCR SETTINGS
4272     // .. START: PLL SLCR REGISTERS
4273     // .. .. START: ARM PLL INIT
4274     // .. .. PLL_RES = 0x2
4275     // .. .. ==> 0XF8000110[7:4] = 0x00000002U
4276     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000020U
4277     // .. .. PLL_CP = 0x2
4278     // .. .. ==> 0XF8000110[11:8] = 0x00000002U
4279     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000200U
4280     // .. .. LOCK_CNT = 0xfa
4281     // .. .. ==> 0XF8000110[21:12] = 0x000000FAU
4282     // .. ..     ==> MASK : 0x003FF000U    VAL : 0x000FA000U
4283     // .. ..
4284     EMIT_MASKWRITE(0XF8000110, 0x003FFFF0U ,0x000FA220U),
4285     // .. .. .. START: UPDATE FB_DIV
4286     // .. .. .. PLL_FDIV = 0x28
4287     // .. .. .. ==> 0XF8000100[18:12] = 0x00000028U
4288     // .. .. ..     ==> MASK : 0x0007F000U    VAL : 0x00028000U
4289     // .. .. ..
4290     EMIT_MASKWRITE(0XF8000100, 0x0007F000U ,0x00028000U),
4291     // .. .. .. FINISH: UPDATE FB_DIV
4292     // .. .. .. START: BY PASS PLL
4293     // .. .. .. PLL_BYPASS_FORCE = 1
4294     // .. .. .. ==> 0XF8000100[4:4] = 0x00000001U
4295     // .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
4296     // .. .. ..
4297     EMIT_MASKWRITE(0XF8000100, 0x00000010U ,0x00000010U),
4298     // .. .. .. FINISH: BY PASS PLL
4299     // .. .. .. START: ASSERT RESET
4300     // .. .. .. PLL_RESET = 1
4301     // .. .. .. ==> 0XF8000100[0:0] = 0x00000001U
4302     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
4303     // .. .. ..
4304     EMIT_MASKWRITE(0XF8000100, 0x00000001U ,0x00000001U),
4305     // .. .. .. FINISH: ASSERT RESET
4306     // .. .. .. START: DEASSERT RESET
4307     // .. .. .. PLL_RESET = 0
4308     // .. .. .. ==> 0XF8000100[0:0] = 0x00000000U
4309     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
4310     // .. .. ..
4311     EMIT_MASKWRITE(0XF8000100, 0x00000001U ,0x00000000U),
4312     // .. .. .. FINISH: DEASSERT RESET
4313     // .. .. .. START: CHECK PLL STATUS
4314     // .. .. .. ARM_PLL_LOCK = 1
4315     // .. .. .. ==> 0XF800010C[0:0] = 0x00000001U
4316     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
4317     // .. .. ..
4318     EMIT_MASKPOLL(0XF800010C, 0x00000001U),
4319     // .. .. .. FINISH: CHECK PLL STATUS
4320     // .. .. .. START: REMOVE PLL BY PASS
4321     // .. .. .. PLL_BYPASS_FORCE = 0
4322     // .. .. .. ==> 0XF8000100[4:4] = 0x00000000U
4323     // .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
4324     // .. .. ..
4325     EMIT_MASKWRITE(0XF8000100, 0x00000010U ,0x00000000U),
4326     // .. .. .. FINISH: REMOVE PLL BY PASS
4327     // .. .. .. SRCSEL = 0x0
4328     // .. .. .. ==> 0XF8000120[5:4] = 0x00000000U
4329     // .. .. ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
4330     // .. .. .. DIVISOR = 0x2
4331     // .. .. .. ==> 0XF8000120[13:8] = 0x00000002U
4332     // .. .. ..     ==> MASK : 0x00003F00U    VAL : 0x00000200U
4333     // .. .. .. CPU_6OR4XCLKACT = 0x1
4334     // .. .. .. ==> 0XF8000120[24:24] = 0x00000001U
4335     // .. .. ..     ==> MASK : 0x01000000U    VAL : 0x01000000U
4336     // .. .. .. CPU_3OR2XCLKACT = 0x1
4337     // .. .. .. ==> 0XF8000120[25:25] = 0x00000001U
4338     // .. .. ..     ==> MASK : 0x02000000U    VAL : 0x02000000U
4339     // .. .. .. CPU_2XCLKACT = 0x1
4340     // .. .. .. ==> 0XF8000120[26:26] = 0x00000001U
4341     // .. .. ..     ==> MASK : 0x04000000U    VAL : 0x04000000U
4342     // .. .. .. CPU_1XCLKACT = 0x1
4343     // .. .. .. ==> 0XF8000120[27:27] = 0x00000001U
4344     // .. .. ..     ==> MASK : 0x08000000U    VAL : 0x08000000U
4345     // .. .. .. CPU_PERI_CLKACT = 0x1
4346     // .. .. .. ==> 0XF8000120[28:28] = 0x00000001U
4347     // .. .. ..     ==> MASK : 0x10000000U    VAL : 0x10000000U
4348     // .. .. ..
4349     EMIT_MASKWRITE(0XF8000120, 0x1F003F30U ,0x1F000200U),
4350     // .. .. FINISH: ARM PLL INIT
4351     // .. .. START: DDR PLL INIT
4352     // .. .. PLL_RES = 0x2
4353     // .. .. ==> 0XF8000114[7:4] = 0x00000002U
4354     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000020U
4355     // .. .. PLL_CP = 0x2
4356     // .. .. ==> 0XF8000114[11:8] = 0x00000002U
4357     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000200U
4358     // .. .. LOCK_CNT = 0x12c
4359     // .. .. ==> 0XF8000114[21:12] = 0x0000012CU
4360     // .. ..     ==> MASK : 0x003FF000U    VAL : 0x0012C000U
4361     // .. ..
4362     EMIT_MASKWRITE(0XF8000114, 0x003FFFF0U ,0x0012C220U),
4363     // .. .. .. START: UPDATE FB_DIV
4364     // .. .. .. PLL_FDIV = 0x20
4365     // .. .. .. ==> 0XF8000104[18:12] = 0x00000020U
4366     // .. .. ..     ==> MASK : 0x0007F000U    VAL : 0x00020000U
4367     // .. .. ..
4368     EMIT_MASKWRITE(0XF8000104, 0x0007F000U ,0x00020000U),
4369     // .. .. .. FINISH: UPDATE FB_DIV
4370     // .. .. .. START: BY PASS PLL
4371     // .. .. .. PLL_BYPASS_FORCE = 1
4372     // .. .. .. ==> 0XF8000104[4:4] = 0x00000001U
4373     // .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
4374     // .. .. ..
4375     EMIT_MASKWRITE(0XF8000104, 0x00000010U ,0x00000010U),
4376     // .. .. .. FINISH: BY PASS PLL
4377     // .. .. .. START: ASSERT RESET
4378     // .. .. .. PLL_RESET = 1
4379     // .. .. .. ==> 0XF8000104[0:0] = 0x00000001U
4380     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
4381     // .. .. ..
4382     EMIT_MASKWRITE(0XF8000104, 0x00000001U ,0x00000001U),
4383     // .. .. .. FINISH: ASSERT RESET
4384     // .. .. .. START: DEASSERT RESET
4385     // .. .. .. PLL_RESET = 0
4386     // .. .. .. ==> 0XF8000104[0:0] = 0x00000000U
4387     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
4388     // .. .. ..
4389     EMIT_MASKWRITE(0XF8000104, 0x00000001U ,0x00000000U),
4390     // .. .. .. FINISH: DEASSERT RESET
4391     // .. .. .. START: CHECK PLL STATUS
4392     // .. .. .. DDR_PLL_LOCK = 1
4393     // .. .. .. ==> 0XF800010C[1:1] = 0x00000001U
4394     // .. .. ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
4395     // .. .. ..
4396     EMIT_MASKPOLL(0XF800010C, 0x00000002U),
4397     // .. .. .. FINISH: CHECK PLL STATUS
4398     // .. .. .. START: REMOVE PLL BY PASS
4399     // .. .. .. PLL_BYPASS_FORCE = 0
4400     // .. .. .. ==> 0XF8000104[4:4] = 0x00000000U
4401     // .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
4402     // .. .. ..
4403     EMIT_MASKWRITE(0XF8000104, 0x00000010U ,0x00000000U),
4404     // .. .. .. FINISH: REMOVE PLL BY PASS
4405     // .. .. .. DDR_3XCLKACT = 0x1
4406     // .. .. .. ==> 0XF8000124[0:0] = 0x00000001U
4407     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
4408     // .. .. .. DDR_2XCLKACT = 0x1
4409     // .. .. .. ==> 0XF8000124[1:1] = 0x00000001U
4410     // .. .. ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
4411     // .. .. .. DDR_3XCLK_DIVISOR = 0x2
4412     // .. .. .. ==> 0XF8000124[25:20] = 0x00000002U
4413     // .. .. ..     ==> MASK : 0x03F00000U    VAL : 0x00200000U
4414     // .. .. .. DDR_2XCLK_DIVISOR = 0x3
4415     // .. .. .. ==> 0XF8000124[31:26] = 0x00000003U
4416     // .. .. ..     ==> MASK : 0xFC000000U    VAL : 0x0C000000U
4417     // .. .. ..
4418     EMIT_MASKWRITE(0XF8000124, 0xFFF00003U ,0x0C200003U),
4419     // .. .. FINISH: DDR PLL INIT
4420     // .. .. START: IO PLL INIT
4421     // .. .. PLL_RES = 0xc
4422     // .. .. ==> 0XF8000118[7:4] = 0x0000000CU
4423     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x000000C0U
4424     // .. .. PLL_CP = 0x2
4425     // .. .. ==> 0XF8000118[11:8] = 0x00000002U
4426     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000200U
4427     // .. .. LOCK_CNT = 0x145
4428     // .. .. ==> 0XF8000118[21:12] = 0x00000145U
4429     // .. ..     ==> MASK : 0x003FF000U    VAL : 0x00145000U
4430     // .. ..
4431     EMIT_MASKWRITE(0XF8000118, 0x003FFFF0U ,0x001452C0U),
4432     // .. .. .. START: UPDATE FB_DIV
4433     // .. .. .. PLL_FDIV = 0x1e
4434     // .. .. .. ==> 0XF8000108[18:12] = 0x0000001EU
4435     // .. .. ..     ==> MASK : 0x0007F000U    VAL : 0x0001E000U
4436     // .. .. ..
4437     EMIT_MASKWRITE(0XF8000108, 0x0007F000U ,0x0001E000U),
4438     // .. .. .. FINISH: UPDATE FB_DIV
4439     // .. .. .. START: BY PASS PLL
4440     // .. .. .. PLL_BYPASS_FORCE = 1
4441     // .. .. .. ==> 0XF8000108[4:4] = 0x00000001U
4442     // .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
4443     // .. .. ..
4444     EMIT_MASKWRITE(0XF8000108, 0x00000010U ,0x00000010U),
4445     // .. .. .. FINISH: BY PASS PLL
4446     // .. .. .. START: ASSERT RESET
4447     // .. .. .. PLL_RESET = 1
4448     // .. .. .. ==> 0XF8000108[0:0] = 0x00000001U
4449     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
4450     // .. .. ..
4451     EMIT_MASKWRITE(0XF8000108, 0x00000001U ,0x00000001U),
4452     // .. .. .. FINISH: ASSERT RESET
4453     // .. .. .. START: DEASSERT RESET
4454     // .. .. .. PLL_RESET = 0
4455     // .. .. .. ==> 0XF8000108[0:0] = 0x00000000U
4456     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
4457     // .. .. ..
4458     EMIT_MASKWRITE(0XF8000108, 0x00000001U ,0x00000000U),
4459     // .. .. .. FINISH: DEASSERT RESET
4460     // .. .. .. START: CHECK PLL STATUS
4461     // .. .. .. IO_PLL_LOCK = 1
4462     // .. .. .. ==> 0XF800010C[2:2] = 0x00000001U
4463     // .. .. ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
4464     // .. .. ..
4465     EMIT_MASKPOLL(0XF800010C, 0x00000004U),
4466     // .. .. .. FINISH: CHECK PLL STATUS
4467     // .. .. .. START: REMOVE PLL BY PASS
4468     // .. .. .. PLL_BYPASS_FORCE = 0
4469     // .. .. .. ==> 0XF8000108[4:4] = 0x00000000U
4470     // .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
4471     // .. .. ..
4472     EMIT_MASKWRITE(0XF8000108, 0x00000010U ,0x00000000U),
4473     // .. .. .. FINISH: REMOVE PLL BY PASS
4474     // .. .. FINISH: IO PLL INIT
4475     // .. FINISH: PLL SLCR REGISTERS
4476     // .. START: LOCK IT BACK
4477     // .. LOCK_KEY = 0X767B
4478     // .. ==> 0XF8000004[15:0] = 0x0000767BU
4479     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000767BU
4480     // ..
4481     EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU),
4482     // .. FINISH: LOCK IT BACK
4483     // FINISH: top
4484     //
4485     EMIT_EXIT(),
4486 
4487     //
4488 };
4489 
4490 unsigned long ps7_clock_init_data_2_0[] = {
4491     // START: top
4492     // .. START: SLCR SETTINGS
4493     // .. UNLOCK_KEY = 0XDF0D
4494     // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
4495     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000DF0DU
4496     // ..
4497     EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU),
4498     // .. FINISH: SLCR SETTINGS
4499     // .. START: CLOCK CONTROL SLCR REGISTERS
4500     // .. CLKACT = 0x1
4501     // .. ==> 0XF8000128[0:0] = 0x00000001U
4502     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
4503     // .. DIVISOR0 = 0x23
4504     // .. ==> 0XF8000128[13:8] = 0x00000023U
4505     // ..     ==> MASK : 0x00003F00U    VAL : 0x00002300U
4506     // .. DIVISOR1 = 0x3
4507     // .. ==> 0XF8000128[25:20] = 0x00000003U
4508     // ..     ==> MASK : 0x03F00000U    VAL : 0x00300000U
4509     // ..
4510     EMIT_MASKWRITE(0XF8000128, 0x03F03F01U ,0x00302301U),
4511     // .. CLKACT = 0x1
4512     // .. ==> 0XF8000138[0:0] = 0x00000001U
4513     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
4514     // .. SRCSEL = 0x0
4515     // .. ==> 0XF8000138[4:4] = 0x00000000U
4516     // ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
4517     // ..
4518     EMIT_MASKWRITE(0XF8000138, 0x00000011U ,0x00000001U),
4519     // .. CLKACT = 0x1
4520     // .. ==> 0XF8000140[0:0] = 0x00000001U
4521     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
4522     // .. SRCSEL = 0x0
4523     // .. ==> 0XF8000140[6:4] = 0x00000000U
4524     // ..     ==> MASK : 0x00000070U    VAL : 0x00000000U
4525     // .. DIVISOR = 0x8
4526     // .. ==> 0XF8000140[13:8] = 0x00000008U
4527     // ..     ==> MASK : 0x00003F00U    VAL : 0x00000800U
4528     // .. DIVISOR1 = 0x5
4529     // .. ==> 0XF8000140[25:20] = 0x00000005U
4530     // ..     ==> MASK : 0x03F00000U    VAL : 0x00500000U
4531     // ..
4532     EMIT_MASKWRITE(0XF8000140, 0x03F03F71U ,0x00500801U),
4533     // .. CLKACT = 0x1
4534     // .. ==> 0XF800014C[0:0] = 0x00000001U
4535     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
4536     // .. SRCSEL = 0x0
4537     // .. ==> 0XF800014C[5:4] = 0x00000000U
4538     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
4539     // .. DIVISOR = 0x5
4540     // .. ==> 0XF800014C[13:8] = 0x00000005U
4541     // ..     ==> MASK : 0x00003F00U    VAL : 0x00000500U
4542     // ..
4543     EMIT_MASKWRITE(0XF800014C, 0x00003F31U ,0x00000501U),
4544     // .. CLKACT0 = 0x1
4545     // .. ==> 0XF8000150[0:0] = 0x00000001U
4546     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
4547     // .. CLKACT1 = 0x0
4548     // .. ==> 0XF8000150[1:1] = 0x00000000U
4549     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
4550     // .. SRCSEL = 0x0
4551     // .. ==> 0XF8000150[5:4] = 0x00000000U
4552     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
4553     // .. DIVISOR = 0x14
4554     // .. ==> 0XF8000150[13:8] = 0x00000014U
4555     // ..     ==> MASK : 0x00003F00U    VAL : 0x00001400U
4556     // ..
4557     EMIT_MASKWRITE(0XF8000150, 0x00003F33U ,0x00001401U),
4558     // .. CLKACT0 = 0x0
4559     // .. ==> 0XF8000154[0:0] = 0x00000000U
4560     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
4561     // .. CLKACT1 = 0x1
4562     // .. ==> 0XF8000154[1:1] = 0x00000001U
4563     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
4564     // .. SRCSEL = 0x0
4565     // .. ==> 0XF8000154[5:4] = 0x00000000U
4566     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
4567     // .. DIVISOR = 0x14
4568     // .. ==> 0XF8000154[13:8] = 0x00000014U
4569     // ..     ==> MASK : 0x00003F00U    VAL : 0x00001400U
4570     // ..
4571     EMIT_MASKWRITE(0XF8000154, 0x00003F33U ,0x00001402U),
4572     // .. CLKACT0 = 0x1
4573     // .. ==> 0XF800015C[0:0] = 0x00000001U
4574     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
4575     // .. CLKACT1 = 0x0
4576     // .. ==> 0XF800015C[1:1] = 0x00000000U
4577     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
4578     // .. SRCSEL = 0x0
4579     // .. ==> 0XF800015C[5:4] = 0x00000000U
4580     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
4581     // .. DIVISOR0 = 0xe
4582     // .. ==> 0XF800015C[13:8] = 0x0000000EU
4583     // ..     ==> MASK : 0x00003F00U    VAL : 0x00000E00U
4584     // .. DIVISOR1 = 0x3
4585     // .. ==> 0XF800015C[25:20] = 0x00000003U
4586     // ..     ==> MASK : 0x03F00000U    VAL : 0x00300000U
4587     // ..
4588     EMIT_MASKWRITE(0XF800015C, 0x03F03F33U ,0x00300E01U),
4589     // .. CAN0_MUX = 0x0
4590     // .. ==> 0XF8000160[5:0] = 0x00000000U
4591     // ..     ==> MASK : 0x0000003FU    VAL : 0x00000000U
4592     // .. CAN0_REF_SEL = 0x0
4593     // .. ==> 0XF8000160[6:6] = 0x00000000U
4594     // ..     ==> MASK : 0x00000040U    VAL : 0x00000000U
4595     // .. CAN1_MUX = 0x0
4596     // .. ==> 0XF8000160[21:16] = 0x00000000U
4597     // ..     ==> MASK : 0x003F0000U    VAL : 0x00000000U
4598     // .. CAN1_REF_SEL = 0x0
4599     // .. ==> 0XF8000160[22:22] = 0x00000000U
4600     // ..     ==> MASK : 0x00400000U    VAL : 0x00000000U
4601     // ..
4602     EMIT_MASKWRITE(0XF8000160, 0x007F007FU ,0x00000000U),
4603     // .. CLKACT = 0x1
4604     // .. ==> 0XF8000168[0:0] = 0x00000001U
4605     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
4606     // .. SRCSEL = 0x0
4607     // .. ==> 0XF8000168[5:4] = 0x00000000U
4608     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
4609     // .. DIVISOR = 0x5
4610     // .. ==> 0XF8000168[13:8] = 0x00000005U
4611     // ..     ==> MASK : 0x00003F00U    VAL : 0x00000500U
4612     // ..
4613     EMIT_MASKWRITE(0XF8000168, 0x00003F31U ,0x00000501U),
4614     // .. SRCSEL = 0x0
4615     // .. ==> 0XF8000170[5:4] = 0x00000000U
4616     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
4617     // .. DIVISOR0 = 0x14
4618     // .. ==> 0XF8000170[13:8] = 0x00000014U
4619     // ..     ==> MASK : 0x00003F00U    VAL : 0x00001400U
4620     // .. DIVISOR1 = 0x1
4621     // .. ==> 0XF8000170[25:20] = 0x00000001U
4622     // ..     ==> MASK : 0x03F00000U    VAL : 0x00100000U
4623     // ..
4624     EMIT_MASKWRITE(0XF8000170, 0x03F03F30U ,0x00101400U),
4625     // .. SRCSEL = 0x0
4626     // .. ==> 0XF8000180[5:4] = 0x00000000U
4627     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
4628     // .. DIVISOR0 = 0x14
4629     // .. ==> 0XF8000180[13:8] = 0x00000014U
4630     // ..     ==> MASK : 0x00003F00U    VAL : 0x00001400U
4631     // .. DIVISOR1 = 0x1
4632     // .. ==> 0XF8000180[25:20] = 0x00000001U
4633     // ..     ==> MASK : 0x03F00000U    VAL : 0x00100000U
4634     // ..
4635     EMIT_MASKWRITE(0XF8000180, 0x03F03F30U ,0x00101400U),
4636     // .. SRCSEL = 0x0
4637     // .. ==> 0XF8000190[5:4] = 0x00000000U
4638     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
4639     // .. DIVISOR0 = 0x14
4640     // .. ==> 0XF8000190[13:8] = 0x00000014U
4641     // ..     ==> MASK : 0x00003F00U    VAL : 0x00001400U
4642     // .. DIVISOR1 = 0x1
4643     // .. ==> 0XF8000190[25:20] = 0x00000001U
4644     // ..     ==> MASK : 0x03F00000U    VAL : 0x00100000U
4645     // ..
4646     EMIT_MASKWRITE(0XF8000190, 0x03F03F30U ,0x00101400U),
4647     // .. SRCSEL = 0x0
4648     // .. ==> 0XF80001A0[5:4] = 0x00000000U
4649     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
4650     // .. DIVISOR0 = 0x14
4651     // .. ==> 0XF80001A0[13:8] = 0x00000014U
4652     // ..     ==> MASK : 0x00003F00U    VAL : 0x00001400U
4653     // .. DIVISOR1 = 0x1
4654     // .. ==> 0XF80001A0[25:20] = 0x00000001U
4655     // ..     ==> MASK : 0x03F00000U    VAL : 0x00100000U
4656     // ..
4657     EMIT_MASKWRITE(0XF80001A0, 0x03F03F30U ,0x00101400U),
4658     // .. CLK_621_TRUE = 0x1
4659     // .. ==> 0XF80001C4[0:0] = 0x00000001U
4660     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
4661     // ..
4662     EMIT_MASKWRITE(0XF80001C4, 0x00000001U ,0x00000001U),
4663     // .. DMA_CPU_2XCLKACT = 0x1
4664     // .. ==> 0XF800012C[0:0] = 0x00000001U
4665     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
4666     // .. USB0_CPU_1XCLKACT = 0x1
4667     // .. ==> 0XF800012C[2:2] = 0x00000001U
4668     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
4669     // .. USB1_CPU_1XCLKACT = 0x1
4670     // .. ==> 0XF800012C[3:3] = 0x00000001U
4671     // ..     ==> MASK : 0x00000008U    VAL : 0x00000008U
4672     // .. GEM0_CPU_1XCLKACT = 0x1
4673     // .. ==> 0XF800012C[6:6] = 0x00000001U
4674     // ..     ==> MASK : 0x00000040U    VAL : 0x00000040U
4675     // .. GEM1_CPU_1XCLKACT = 0x0
4676     // .. ==> 0XF800012C[7:7] = 0x00000000U
4677     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
4678     // .. SDI0_CPU_1XCLKACT = 0x1
4679     // .. ==> 0XF800012C[10:10] = 0x00000001U
4680     // ..     ==> MASK : 0x00000400U    VAL : 0x00000400U
4681     // .. SDI1_CPU_1XCLKACT = 0x0
4682     // .. ==> 0XF800012C[11:11] = 0x00000000U
4683     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
4684     // .. SPI0_CPU_1XCLKACT = 0x0
4685     // .. ==> 0XF800012C[14:14] = 0x00000000U
4686     // ..     ==> MASK : 0x00004000U    VAL : 0x00000000U
4687     // .. SPI1_CPU_1XCLKACT = 0x0
4688     // .. ==> 0XF800012C[15:15] = 0x00000000U
4689     // ..     ==> MASK : 0x00008000U    VAL : 0x00000000U
4690     // .. CAN0_CPU_1XCLKACT = 0x1
4691     // .. ==> 0XF800012C[16:16] = 0x00000001U
4692     // ..     ==> MASK : 0x00010000U    VAL : 0x00010000U
4693     // .. CAN1_CPU_1XCLKACT = 0x0
4694     // .. ==> 0XF800012C[17:17] = 0x00000000U
4695     // ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
4696     // .. I2C0_CPU_1XCLKACT = 0x1
4697     // .. ==> 0XF800012C[18:18] = 0x00000001U
4698     // ..     ==> MASK : 0x00040000U    VAL : 0x00040000U
4699     // .. I2C1_CPU_1XCLKACT = 0x1
4700     // .. ==> 0XF800012C[19:19] = 0x00000001U
4701     // ..     ==> MASK : 0x00080000U    VAL : 0x00080000U
4702     // .. UART0_CPU_1XCLKACT = 0x0
4703     // .. ==> 0XF800012C[20:20] = 0x00000000U
4704     // ..     ==> MASK : 0x00100000U    VAL : 0x00000000U
4705     // .. UART1_CPU_1XCLKACT = 0x1
4706     // .. ==> 0XF800012C[21:21] = 0x00000001U
4707     // ..     ==> MASK : 0x00200000U    VAL : 0x00200000U
4708     // .. GPIO_CPU_1XCLKACT = 0x1
4709     // .. ==> 0XF800012C[22:22] = 0x00000001U
4710     // ..     ==> MASK : 0x00400000U    VAL : 0x00400000U
4711     // .. LQSPI_CPU_1XCLKACT = 0x1
4712     // .. ==> 0XF800012C[23:23] = 0x00000001U
4713     // ..     ==> MASK : 0x00800000U    VAL : 0x00800000U
4714     // .. SMC_CPU_1XCLKACT = 0x1
4715     // .. ==> 0XF800012C[24:24] = 0x00000001U
4716     // ..     ==> MASK : 0x01000000U    VAL : 0x01000000U
4717     // ..
4718     EMIT_MASKWRITE(0XF800012C, 0x01FFCCCDU ,0x01ED044DU),
4719     // .. FINISH: CLOCK CONTROL SLCR REGISTERS
4720     // .. START: THIS SHOULD BE BLANK
4721     // .. FINISH: THIS SHOULD BE BLANK
4722     // .. START: LOCK IT BACK
4723     // .. LOCK_KEY = 0X767B
4724     // .. ==> 0XF8000004[15:0] = 0x0000767BU
4725     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000767BU
4726     // ..
4727     EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU),
4728     // .. FINISH: LOCK IT BACK
4729     // FINISH: top
4730     //
4731     EMIT_EXIT(),
4732 
4733     //
4734 };
4735 
4736 unsigned long ps7_ddr_init_data_2_0[] = {
4737     // START: top
4738     // .. START: DDR INITIALIZATION
4739     // .. .. START: LOCK DDR
4740     // .. .. reg_ddrc_soft_rstb = 0
4741     // .. .. ==> 0XF8006000[0:0] = 0x00000000U
4742     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
4743     // .. .. reg_ddrc_powerdown_en = 0x0
4744     // .. .. ==> 0XF8006000[1:1] = 0x00000000U
4745     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
4746     // .. .. reg_ddrc_data_bus_width = 0x0
4747     // .. .. ==> 0XF8006000[3:2] = 0x00000000U
4748     // .. ..     ==> MASK : 0x0000000CU    VAL : 0x00000000U
4749     // .. .. reg_ddrc_burst8_refresh = 0x0
4750     // .. .. ==> 0XF8006000[6:4] = 0x00000000U
4751     // .. ..     ==> MASK : 0x00000070U    VAL : 0x00000000U
4752     // .. .. reg_ddrc_rdwr_idle_gap = 0x1
4753     // .. .. ==> 0XF8006000[13:7] = 0x00000001U
4754     // .. ..     ==> MASK : 0x00003F80U    VAL : 0x00000080U
4755     // .. .. reg_ddrc_dis_rd_bypass = 0x0
4756     // .. .. ==> 0XF8006000[14:14] = 0x00000000U
4757     // .. ..     ==> MASK : 0x00004000U    VAL : 0x00000000U
4758     // .. .. reg_ddrc_dis_act_bypass = 0x0
4759     // .. .. ==> 0XF8006000[15:15] = 0x00000000U
4760     // .. ..     ==> MASK : 0x00008000U    VAL : 0x00000000U
4761     // .. .. reg_ddrc_dis_auto_refresh = 0x0
4762     // .. .. ==> 0XF8006000[16:16] = 0x00000000U
4763     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
4764     // .. ..
4765     EMIT_MASKWRITE(0XF8006000, 0x0001FFFFU ,0x00000080U),
4766     // .. .. FINISH: LOCK DDR
4767     // .. .. reg_ddrc_t_rfc_nom_x32 = 0x81
4768     // .. .. ==> 0XF8006004[11:0] = 0x00000081U
4769     // .. ..     ==> MASK : 0x00000FFFU    VAL : 0x00000081U
4770     // .. .. reg_ddrc_active_ranks = 0x1
4771     // .. .. ==> 0XF8006004[13:12] = 0x00000001U
4772     // .. ..     ==> MASK : 0x00003000U    VAL : 0x00001000U
4773     // .. .. reg_ddrc_addrmap_cs_bit0 = 0x0
4774     // .. .. ==> 0XF8006004[18:14] = 0x00000000U
4775     // .. ..     ==> MASK : 0x0007C000U    VAL : 0x00000000U
4776     // .. .. reg_ddrc_wr_odt_block = 0x1
4777     // .. .. ==> 0XF8006004[20:19] = 0x00000001U
4778     // .. ..     ==> MASK : 0x00180000U    VAL : 0x00080000U
4779     // .. .. reg_ddrc_diff_rank_rd_2cycle_gap = 0x0
4780     // .. .. ==> 0XF8006004[21:21] = 0x00000000U
4781     // .. ..     ==> MASK : 0x00200000U    VAL : 0x00000000U
4782     // .. .. reg_ddrc_addrmap_cs_bit1 = 0x0
4783     // .. .. ==> 0XF8006004[26:22] = 0x00000000U
4784     // .. ..     ==> MASK : 0x07C00000U    VAL : 0x00000000U
4785     // .. .. reg_ddrc_addrmap_open_bank = 0x0
4786     // .. .. ==> 0XF8006004[27:27] = 0x00000000U
4787     // .. ..     ==> MASK : 0x08000000U    VAL : 0x00000000U
4788     // .. .. reg_ddrc_addrmap_4bank_ram = 0x0
4789     // .. .. ==> 0XF8006004[28:28] = 0x00000000U
4790     // .. ..     ==> MASK : 0x10000000U    VAL : 0x00000000U
4791     // .. ..
4792     EMIT_MASKWRITE(0XF8006004, 0x1FFFFFFFU ,0x00081081U),
4793     // .. .. reg_ddrc_hpr_min_non_critical_x32 = 0xf
4794     // .. .. ==> 0XF8006008[10:0] = 0x0000000FU
4795     // .. ..     ==> MASK : 0x000007FFU    VAL : 0x0000000FU
4796     // .. .. reg_ddrc_hpr_max_starve_x32 = 0xf
4797     // .. .. ==> 0XF8006008[21:11] = 0x0000000FU
4798     // .. ..     ==> MASK : 0x003FF800U    VAL : 0x00007800U
4799     // .. .. reg_ddrc_hpr_xact_run_length = 0xf
4800     // .. .. ==> 0XF8006008[25:22] = 0x0000000FU
4801     // .. ..     ==> MASK : 0x03C00000U    VAL : 0x03C00000U
4802     // .. ..
4803     EMIT_MASKWRITE(0XF8006008, 0x03FFFFFFU ,0x03C0780FU),
4804     // .. .. reg_ddrc_lpr_min_non_critical_x32 = 0x1
4805     // .. .. ==> 0XF800600C[10:0] = 0x00000001U
4806     // .. ..     ==> MASK : 0x000007FFU    VAL : 0x00000001U
4807     // .. .. reg_ddrc_lpr_max_starve_x32 = 0x2
4808     // .. .. ==> 0XF800600C[21:11] = 0x00000002U
4809     // .. ..     ==> MASK : 0x003FF800U    VAL : 0x00001000U
4810     // .. .. reg_ddrc_lpr_xact_run_length = 0x8
4811     // .. .. ==> 0XF800600C[25:22] = 0x00000008U
4812     // .. ..     ==> MASK : 0x03C00000U    VAL : 0x02000000U
4813     // .. ..
4814     EMIT_MASKWRITE(0XF800600C, 0x03FFFFFFU ,0x02001001U),
4815     // .. .. reg_ddrc_w_min_non_critical_x32 = 0x1
4816     // .. .. ==> 0XF8006010[10:0] = 0x00000001U
4817     // .. ..     ==> MASK : 0x000007FFU    VAL : 0x00000001U
4818     // .. .. reg_ddrc_w_xact_run_length = 0x8
4819     // .. .. ==> 0XF8006010[14:11] = 0x00000008U
4820     // .. ..     ==> MASK : 0x00007800U    VAL : 0x00004000U
4821     // .. .. reg_ddrc_w_max_starve_x32 = 0x2
4822     // .. .. ==> 0XF8006010[25:15] = 0x00000002U
4823     // .. ..     ==> MASK : 0x03FF8000U    VAL : 0x00010000U
4824     // .. ..
4825     EMIT_MASKWRITE(0XF8006010, 0x03FFFFFFU ,0x00014001U),
4826     // .. .. reg_ddrc_t_rc = 0x1b
4827     // .. .. ==> 0XF8006014[5:0] = 0x0000001BU
4828     // .. ..     ==> MASK : 0x0000003FU    VAL : 0x0000001BU
4829     // .. .. reg_ddrc_t_rfc_min = 0x56
4830     // .. .. ==> 0XF8006014[13:6] = 0x00000056U
4831     // .. ..     ==> MASK : 0x00003FC0U    VAL : 0x00001580U
4832     // .. .. reg_ddrc_post_selfref_gap_x32 = 0x10
4833     // .. .. ==> 0XF8006014[20:14] = 0x00000010U
4834     // .. ..     ==> MASK : 0x001FC000U    VAL : 0x00040000U
4835     // .. ..
4836     EMIT_MASKWRITE(0XF8006014, 0x001FFFFFU ,0x0004159BU),
4837     // .. .. reg_ddrc_wr2pre = 0x12
4838     // .. .. ==> 0XF8006018[4:0] = 0x00000012U
4839     // .. ..     ==> MASK : 0x0000001FU    VAL : 0x00000012U
4840     // .. .. reg_ddrc_powerdown_to_x32 = 0x6
4841     // .. .. ==> 0XF8006018[9:5] = 0x00000006U
4842     // .. ..     ==> MASK : 0x000003E0U    VAL : 0x000000C0U
4843     // .. .. reg_ddrc_t_faw = 0x10
4844     // .. .. ==> 0XF8006018[15:10] = 0x00000010U
4845     // .. ..     ==> MASK : 0x0000FC00U    VAL : 0x00004000U
4846     // .. .. reg_ddrc_t_ras_max = 0x24
4847     // .. .. ==> 0XF8006018[21:16] = 0x00000024U
4848     // .. ..     ==> MASK : 0x003F0000U    VAL : 0x00240000U
4849     // .. .. reg_ddrc_t_ras_min = 0x14
4850     // .. .. ==> 0XF8006018[26:22] = 0x00000014U
4851     // .. ..     ==> MASK : 0x07C00000U    VAL : 0x05000000U
4852     // .. .. reg_ddrc_t_cke = 0x4
4853     // .. .. ==> 0XF8006018[31:28] = 0x00000004U
4854     // .. ..     ==> MASK : 0xF0000000U    VAL : 0x40000000U
4855     // .. ..
4856     EMIT_MASKWRITE(0XF8006018, 0xF7FFFFFFU ,0x452440D2U),
4857     // .. .. reg_ddrc_write_latency = 0x5
4858     // .. .. ==> 0XF800601C[4:0] = 0x00000005U
4859     // .. ..     ==> MASK : 0x0000001FU    VAL : 0x00000005U
4860     // .. .. reg_ddrc_rd2wr = 0x7
4861     // .. .. ==> 0XF800601C[9:5] = 0x00000007U
4862     // .. ..     ==> MASK : 0x000003E0U    VAL : 0x000000E0U
4863     // .. .. reg_ddrc_wr2rd = 0xe
4864     // .. .. ==> 0XF800601C[14:10] = 0x0000000EU
4865     // .. ..     ==> MASK : 0x00007C00U    VAL : 0x00003800U
4866     // .. .. reg_ddrc_t_xp = 0x4
4867     // .. .. ==> 0XF800601C[19:15] = 0x00000004U
4868     // .. ..     ==> MASK : 0x000F8000U    VAL : 0x00020000U
4869     // .. .. reg_ddrc_pad_pd = 0x0
4870     // .. .. ==> 0XF800601C[22:20] = 0x00000000U
4871     // .. ..     ==> MASK : 0x00700000U    VAL : 0x00000000U
4872     // .. .. reg_ddrc_rd2pre = 0x4
4873     // .. .. ==> 0XF800601C[27:23] = 0x00000004U
4874     // .. ..     ==> MASK : 0x0F800000U    VAL : 0x02000000U
4875     // .. .. reg_ddrc_t_rcd = 0x7
4876     // .. .. ==> 0XF800601C[31:28] = 0x00000007U
4877     // .. ..     ==> MASK : 0xF0000000U    VAL : 0x70000000U
4878     // .. ..
4879     EMIT_MASKWRITE(0XF800601C, 0xFFFFFFFFU ,0x720238E5U),
4880     // .. .. reg_ddrc_t_ccd = 0x4
4881     // .. .. ==> 0XF8006020[4:2] = 0x00000004U
4882     // .. ..     ==> MASK : 0x0000001CU    VAL : 0x00000010U
4883     // .. .. reg_ddrc_t_rrd = 0x4
4884     // .. .. ==> 0XF8006020[7:5] = 0x00000004U
4885     // .. ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
4886     // .. .. reg_ddrc_refresh_margin = 0x2
4887     // .. .. ==> 0XF8006020[11:8] = 0x00000002U
4888     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000200U
4889     // .. .. reg_ddrc_t_rp = 0x7
4890     // .. .. ==> 0XF8006020[15:12] = 0x00000007U
4891     // .. ..     ==> MASK : 0x0000F000U    VAL : 0x00007000U
4892     // .. .. reg_ddrc_refresh_to_x32 = 0x8
4893     // .. .. ==> 0XF8006020[20:16] = 0x00000008U
4894     // .. ..     ==> MASK : 0x001F0000U    VAL : 0x00080000U
4895     // .. .. reg_ddrc_sdram = 0x1
4896     // .. .. ==> 0XF8006020[21:21] = 0x00000001U
4897     // .. ..     ==> MASK : 0x00200000U    VAL : 0x00200000U
4898     // .. .. reg_ddrc_mobile = 0x0
4899     // .. .. ==> 0XF8006020[22:22] = 0x00000000U
4900     // .. ..     ==> MASK : 0x00400000U    VAL : 0x00000000U
4901     // .. .. reg_ddrc_clock_stop_en = 0x0
4902     // .. .. ==> 0XF8006020[23:23] = 0x00000000U
4903     // .. ..     ==> MASK : 0x00800000U    VAL : 0x00000000U
4904     // .. .. reg_ddrc_read_latency = 0x7
4905     // .. .. ==> 0XF8006020[28:24] = 0x00000007U
4906     // .. ..     ==> MASK : 0x1F000000U    VAL : 0x07000000U
4907     // .. .. reg_phy_mode_ddr1_ddr2 = 0x1
4908     // .. .. ==> 0XF8006020[29:29] = 0x00000001U
4909     // .. ..     ==> MASK : 0x20000000U    VAL : 0x20000000U
4910     // .. .. reg_ddrc_dis_pad_pd = 0x0
4911     // .. .. ==> 0XF8006020[30:30] = 0x00000000U
4912     // .. ..     ==> MASK : 0x40000000U    VAL : 0x00000000U
4913     // .. .. reg_ddrc_loopback = 0x0
4914     // .. .. ==> 0XF8006020[31:31] = 0x00000000U
4915     // .. ..     ==> MASK : 0x80000000U    VAL : 0x00000000U
4916     // .. ..
4917     EMIT_MASKWRITE(0XF8006020, 0xFFFFFFFCU ,0x27287290U),
4918     // .. .. reg_ddrc_en_2t_timing_mode = 0x0
4919     // .. .. ==> 0XF8006024[0:0] = 0x00000000U
4920     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
4921     // .. .. reg_ddrc_prefer_write = 0x0
4922     // .. .. ==> 0XF8006024[1:1] = 0x00000000U
4923     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
4924     // .. .. reg_ddrc_max_rank_rd = 0xf
4925     // .. .. ==> 0XF8006024[5:2] = 0x0000000FU
4926     // .. ..     ==> MASK : 0x0000003CU    VAL : 0x0000003CU
4927     // .. .. reg_ddrc_mr_wr = 0x0
4928     // .. .. ==> 0XF8006024[6:6] = 0x00000000U
4929     // .. ..     ==> MASK : 0x00000040U    VAL : 0x00000000U
4930     // .. .. reg_ddrc_mr_addr = 0x0
4931     // .. .. ==> 0XF8006024[8:7] = 0x00000000U
4932     // .. ..     ==> MASK : 0x00000180U    VAL : 0x00000000U
4933     // .. .. reg_ddrc_mr_data = 0x0
4934     // .. .. ==> 0XF8006024[24:9] = 0x00000000U
4935     // .. ..     ==> MASK : 0x01FFFE00U    VAL : 0x00000000U
4936     // .. .. ddrc_reg_mr_wr_busy = 0x0
4937     // .. .. ==> 0XF8006024[25:25] = 0x00000000U
4938     // .. ..     ==> MASK : 0x02000000U    VAL : 0x00000000U
4939     // .. .. reg_ddrc_mr_type = 0x0
4940     // .. .. ==> 0XF8006024[26:26] = 0x00000000U
4941     // .. ..     ==> MASK : 0x04000000U    VAL : 0x00000000U
4942     // .. .. reg_ddrc_mr_rdata_valid = 0x0
4943     // .. .. ==> 0XF8006024[27:27] = 0x00000000U
4944     // .. ..     ==> MASK : 0x08000000U    VAL : 0x00000000U
4945     // .. ..
4946     EMIT_MASKWRITE(0XF8006024, 0x0FFFFFFFU ,0x0000003CU),
4947     // .. .. reg_ddrc_final_wait_x32 = 0x7
4948     // .. .. ==> 0XF8006028[6:0] = 0x00000007U
4949     // .. ..     ==> MASK : 0x0000007FU    VAL : 0x00000007U
4950     // .. .. reg_ddrc_pre_ocd_x32 = 0x0
4951     // .. .. ==> 0XF8006028[10:7] = 0x00000000U
4952     // .. ..     ==> MASK : 0x00000780U    VAL : 0x00000000U
4953     // .. .. reg_ddrc_t_mrd = 0x4
4954     // .. .. ==> 0XF8006028[13:11] = 0x00000004U
4955     // .. ..     ==> MASK : 0x00003800U    VAL : 0x00002000U
4956     // .. ..
4957     EMIT_MASKWRITE(0XF8006028, 0x00003FFFU ,0x00002007U),
4958     // .. .. reg_ddrc_emr2 = 0x8
4959     // .. .. ==> 0XF800602C[15:0] = 0x00000008U
4960     // .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000008U
4961     // .. .. reg_ddrc_emr3 = 0x0
4962     // .. .. ==> 0XF800602C[31:16] = 0x00000000U
4963     // .. ..     ==> MASK : 0xFFFF0000U    VAL : 0x00000000U
4964     // .. ..
4965     EMIT_MASKWRITE(0XF800602C, 0xFFFFFFFFU ,0x00000008U),
4966     // .. .. reg_ddrc_mr = 0x930
4967     // .. .. ==> 0XF8006030[15:0] = 0x00000930U
4968     // .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000930U
4969     // .. .. reg_ddrc_emr = 0x4
4970     // .. .. ==> 0XF8006030[31:16] = 0x00000004U
4971     // .. ..     ==> MASK : 0xFFFF0000U    VAL : 0x00040000U
4972     // .. ..
4973     EMIT_MASKWRITE(0XF8006030, 0xFFFFFFFFU ,0x00040930U),
4974     // .. .. reg_ddrc_burst_rdwr = 0x4
4975     // .. .. ==> 0XF8006034[3:0] = 0x00000004U
4976     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000004U
4977     // .. .. reg_ddrc_pre_cke_x1024 = 0x105
4978     // .. .. ==> 0XF8006034[13:4] = 0x00000105U
4979     // .. ..     ==> MASK : 0x00003FF0U    VAL : 0x00001050U
4980     // .. .. reg_ddrc_post_cke_x1024 = 0x1
4981     // .. .. ==> 0XF8006034[25:16] = 0x00000001U
4982     // .. ..     ==> MASK : 0x03FF0000U    VAL : 0x00010000U
4983     // .. .. reg_ddrc_burstchop = 0x0
4984     // .. .. ==> 0XF8006034[28:28] = 0x00000000U
4985     // .. ..     ==> MASK : 0x10000000U    VAL : 0x00000000U
4986     // .. ..
4987     EMIT_MASKWRITE(0XF8006034, 0x13FF3FFFU ,0x00011054U),
4988     // .. .. reg_ddrc_force_low_pri_n = 0x0
4989     // .. .. ==> 0XF8006038[0:0] = 0x00000000U
4990     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
4991     // .. .. reg_ddrc_dis_dq = 0x0
4992     // .. .. ==> 0XF8006038[1:1] = 0x00000000U
4993     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
4994     // .. .. reg_phy_debug_mode = 0x0
4995     // .. .. ==> 0XF8006038[6:6] = 0x00000000U
4996     // .. ..     ==> MASK : 0x00000040U    VAL : 0x00000000U
4997     // .. .. reg_phy_wr_level_start = 0x0
4998     // .. .. ==> 0XF8006038[7:7] = 0x00000000U
4999     // .. ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
5000     // .. .. reg_phy_rd_level_start = 0x0
5001     // .. .. ==> 0XF8006038[8:8] = 0x00000000U
5002     // .. ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
5003     // .. .. reg_phy_dq0_wait_t = 0x0
5004     // .. .. ==> 0XF8006038[12:9] = 0x00000000U
5005     // .. ..     ==> MASK : 0x00001E00U    VAL : 0x00000000U
5006     // .. ..
5007     EMIT_MASKWRITE(0XF8006038, 0x00001FC3U ,0x00000000U),
5008     // .. .. reg_ddrc_addrmap_bank_b0 = 0x7
5009     // .. .. ==> 0XF800603C[3:0] = 0x00000007U
5010     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000007U
5011     // .. .. reg_ddrc_addrmap_bank_b1 = 0x7
5012     // .. .. ==> 0XF800603C[7:4] = 0x00000007U
5013     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000070U
5014     // .. .. reg_ddrc_addrmap_bank_b2 = 0x7
5015     // .. .. ==> 0XF800603C[11:8] = 0x00000007U
5016     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000700U
5017     // .. .. reg_ddrc_addrmap_col_b5 = 0x0
5018     // .. .. ==> 0XF800603C[15:12] = 0x00000000U
5019     // .. ..     ==> MASK : 0x0000F000U    VAL : 0x00000000U
5020     // .. .. reg_ddrc_addrmap_col_b6 = 0x0
5021     // .. .. ==> 0XF800603C[19:16] = 0x00000000U
5022     // .. ..     ==> MASK : 0x000F0000U    VAL : 0x00000000U
5023     // .. ..
5024     EMIT_MASKWRITE(0XF800603C, 0x000FFFFFU ,0x00000777U),
5025     // .. .. reg_ddrc_addrmap_col_b2 = 0x0
5026     // .. .. ==> 0XF8006040[3:0] = 0x00000000U
5027     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000000U
5028     // .. .. reg_ddrc_addrmap_col_b3 = 0x0
5029     // .. .. ==> 0XF8006040[7:4] = 0x00000000U
5030     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000000U
5031     // .. .. reg_ddrc_addrmap_col_b4 = 0x0
5032     // .. .. ==> 0XF8006040[11:8] = 0x00000000U
5033     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000000U
5034     // .. .. reg_ddrc_addrmap_col_b7 = 0x0
5035     // .. .. ==> 0XF8006040[15:12] = 0x00000000U
5036     // .. ..     ==> MASK : 0x0000F000U    VAL : 0x00000000U
5037     // .. .. reg_ddrc_addrmap_col_b8 = 0x0
5038     // .. .. ==> 0XF8006040[19:16] = 0x00000000U
5039     // .. ..     ==> MASK : 0x000F0000U    VAL : 0x00000000U
5040     // .. .. reg_ddrc_addrmap_col_b9 = 0xf
5041     // .. .. ==> 0XF8006040[23:20] = 0x0000000FU
5042     // .. ..     ==> MASK : 0x00F00000U    VAL : 0x00F00000U
5043     // .. .. reg_ddrc_addrmap_col_b10 = 0xf
5044     // .. .. ==> 0XF8006040[27:24] = 0x0000000FU
5045     // .. ..     ==> MASK : 0x0F000000U    VAL : 0x0F000000U
5046     // .. .. reg_ddrc_addrmap_col_b11 = 0xf
5047     // .. .. ==> 0XF8006040[31:28] = 0x0000000FU
5048     // .. ..     ==> MASK : 0xF0000000U    VAL : 0xF0000000U
5049     // .. ..
5050     EMIT_MASKWRITE(0XF8006040, 0xFFFFFFFFU ,0xFFF00000U),
5051     // .. .. reg_ddrc_addrmap_row_b0 = 0x6
5052     // .. .. ==> 0XF8006044[3:0] = 0x00000006U
5053     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000006U
5054     // .. .. reg_ddrc_addrmap_row_b1 = 0x6
5055     // .. .. ==> 0XF8006044[7:4] = 0x00000006U
5056     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000060U
5057     // .. .. reg_ddrc_addrmap_row_b2_11 = 0x6
5058     // .. .. ==> 0XF8006044[11:8] = 0x00000006U
5059     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000600U
5060     // .. .. reg_ddrc_addrmap_row_b12 = 0x6
5061     // .. .. ==> 0XF8006044[15:12] = 0x00000006U
5062     // .. ..     ==> MASK : 0x0000F000U    VAL : 0x00006000U
5063     // .. .. reg_ddrc_addrmap_row_b13 = 0x6
5064     // .. .. ==> 0XF8006044[19:16] = 0x00000006U
5065     // .. ..     ==> MASK : 0x000F0000U    VAL : 0x00060000U
5066     // .. .. reg_ddrc_addrmap_row_b14 = 0x6
5067     // .. .. ==> 0XF8006044[23:20] = 0x00000006U
5068     // .. ..     ==> MASK : 0x00F00000U    VAL : 0x00600000U
5069     // .. .. reg_ddrc_addrmap_row_b15 = 0xf
5070     // .. .. ==> 0XF8006044[27:24] = 0x0000000FU
5071     // .. ..     ==> MASK : 0x0F000000U    VAL : 0x0F000000U
5072     // .. ..
5073     EMIT_MASKWRITE(0XF8006044, 0x0FFFFFFFU ,0x0F666666U),
5074     // .. .. reg_ddrc_rank0_rd_odt = 0x0
5075     // .. .. ==> 0XF8006048[2:0] = 0x00000000U
5076     // .. ..     ==> MASK : 0x00000007U    VAL : 0x00000000U
5077     // .. .. reg_ddrc_rank0_wr_odt = 0x1
5078     // .. .. ==> 0XF8006048[5:3] = 0x00000001U
5079     // .. ..     ==> MASK : 0x00000038U    VAL : 0x00000008U
5080     // .. .. reg_ddrc_rank1_rd_odt = 0x1
5081     // .. .. ==> 0XF8006048[8:6] = 0x00000001U
5082     // .. ..     ==> MASK : 0x000001C0U    VAL : 0x00000040U
5083     // .. .. reg_ddrc_rank1_wr_odt = 0x1
5084     // .. .. ==> 0XF8006048[11:9] = 0x00000001U
5085     // .. ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
5086     // .. .. reg_phy_rd_local_odt = 0x0
5087     // .. .. ==> 0XF8006048[13:12] = 0x00000000U
5088     // .. ..     ==> MASK : 0x00003000U    VAL : 0x00000000U
5089     // .. .. reg_phy_wr_local_odt = 0x3
5090     // .. .. ==> 0XF8006048[15:14] = 0x00000003U
5091     // .. ..     ==> MASK : 0x0000C000U    VAL : 0x0000C000U
5092     // .. .. reg_phy_idle_local_odt = 0x3
5093     // .. .. ==> 0XF8006048[17:16] = 0x00000003U
5094     // .. ..     ==> MASK : 0x00030000U    VAL : 0x00030000U
5095     // .. .. reg_ddrc_rank2_rd_odt = 0x0
5096     // .. .. ==> 0XF8006048[20:18] = 0x00000000U
5097     // .. ..     ==> MASK : 0x001C0000U    VAL : 0x00000000U
5098     // .. .. reg_ddrc_rank2_wr_odt = 0x0
5099     // .. .. ==> 0XF8006048[23:21] = 0x00000000U
5100     // .. ..     ==> MASK : 0x00E00000U    VAL : 0x00000000U
5101     // .. .. reg_ddrc_rank3_rd_odt = 0x0
5102     // .. .. ==> 0XF8006048[26:24] = 0x00000000U
5103     // .. ..     ==> MASK : 0x07000000U    VAL : 0x00000000U
5104     // .. .. reg_ddrc_rank3_wr_odt = 0x0
5105     // .. .. ==> 0XF8006048[29:27] = 0x00000000U
5106     // .. ..     ==> MASK : 0x38000000U    VAL : 0x00000000U
5107     // .. ..
5108     EMIT_MASKWRITE(0XF8006048, 0x3FFFFFFFU ,0x0003C248U),
5109     // .. .. reg_phy_rd_cmd_to_data = 0x0
5110     // .. .. ==> 0XF8006050[3:0] = 0x00000000U
5111     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000000U
5112     // .. .. reg_phy_wr_cmd_to_data = 0x0
5113     // .. .. ==> 0XF8006050[7:4] = 0x00000000U
5114     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000000U
5115     // .. .. reg_phy_rdc_we_to_re_delay = 0x8
5116     // .. .. ==> 0XF8006050[11:8] = 0x00000008U
5117     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000800U
5118     // .. .. reg_phy_rdc_fifo_rst_disable = 0x0
5119     // .. .. ==> 0XF8006050[15:15] = 0x00000000U
5120     // .. ..     ==> MASK : 0x00008000U    VAL : 0x00000000U
5121     // .. .. reg_phy_use_fixed_re = 0x1
5122     // .. .. ==> 0XF8006050[16:16] = 0x00000001U
5123     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00010000U
5124     // .. .. reg_phy_rdc_fifo_rst_err_cnt_clr = 0x0
5125     // .. .. ==> 0XF8006050[17:17] = 0x00000000U
5126     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
5127     // .. .. reg_phy_dis_phy_ctrl_rstn = 0x0
5128     // .. .. ==> 0XF8006050[18:18] = 0x00000000U
5129     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
5130     // .. .. reg_phy_clk_stall_level = 0x0
5131     // .. .. ==> 0XF8006050[19:19] = 0x00000000U
5132     // .. ..     ==> MASK : 0x00080000U    VAL : 0x00000000U
5133     // .. .. reg_phy_gatelvl_num_of_dq0 = 0x7
5134     // .. .. ==> 0XF8006050[27:24] = 0x00000007U
5135     // .. ..     ==> MASK : 0x0F000000U    VAL : 0x07000000U
5136     // .. .. reg_phy_wrlvl_num_of_dq0 = 0x7
5137     // .. .. ==> 0XF8006050[31:28] = 0x00000007U
5138     // .. ..     ==> MASK : 0xF0000000U    VAL : 0x70000000U
5139     // .. ..
5140     EMIT_MASKWRITE(0XF8006050, 0xFF0F8FFFU ,0x77010800U),
5141     // .. .. reg_ddrc_dll_calib_to_min_x1024 = 0x1
5142     // .. .. ==> 0XF8006058[7:0] = 0x00000001U
5143     // .. ..     ==> MASK : 0x000000FFU    VAL : 0x00000001U
5144     // .. .. reg_ddrc_dll_calib_to_max_x1024 = 0x1
5145     // .. .. ==> 0XF8006058[15:8] = 0x00000001U
5146     // .. ..     ==> MASK : 0x0000FF00U    VAL : 0x00000100U
5147     // .. .. reg_ddrc_dis_dll_calib = 0x0
5148     // .. .. ==> 0XF8006058[16:16] = 0x00000000U
5149     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
5150     // .. ..
5151     EMIT_MASKWRITE(0XF8006058, 0x0001FFFFU ,0x00000101U),
5152     // .. .. reg_ddrc_rd_odt_delay = 0x3
5153     // .. .. ==> 0XF800605C[3:0] = 0x00000003U
5154     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000003U
5155     // .. .. reg_ddrc_wr_odt_delay = 0x0
5156     // .. .. ==> 0XF800605C[7:4] = 0x00000000U
5157     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000000U
5158     // .. .. reg_ddrc_rd_odt_hold = 0x0
5159     // .. .. ==> 0XF800605C[11:8] = 0x00000000U
5160     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000000U
5161     // .. .. reg_ddrc_wr_odt_hold = 0x5
5162     // .. .. ==> 0XF800605C[15:12] = 0x00000005U
5163     // .. ..     ==> MASK : 0x0000F000U    VAL : 0x00005000U
5164     // .. ..
5165     EMIT_MASKWRITE(0XF800605C, 0x0000FFFFU ,0x00005003U),
5166     // .. .. reg_ddrc_pageclose = 0x0
5167     // .. .. ==> 0XF8006060[0:0] = 0x00000000U
5168     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
5169     // .. .. reg_ddrc_lpr_num_entries = 0x1f
5170     // .. .. ==> 0XF8006060[6:1] = 0x0000001FU
5171     // .. ..     ==> MASK : 0x0000007EU    VAL : 0x0000003EU
5172     // .. .. reg_ddrc_auto_pre_en = 0x0
5173     // .. .. ==> 0XF8006060[7:7] = 0x00000000U
5174     // .. ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
5175     // .. .. reg_ddrc_refresh_update_level = 0x0
5176     // .. .. ==> 0XF8006060[8:8] = 0x00000000U
5177     // .. ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
5178     // .. .. reg_ddrc_dis_wc = 0x0
5179     // .. .. ==> 0XF8006060[9:9] = 0x00000000U
5180     // .. ..     ==> MASK : 0x00000200U    VAL : 0x00000000U
5181     // .. .. reg_ddrc_dis_collision_page_opt = 0x0
5182     // .. .. ==> 0XF8006060[10:10] = 0x00000000U
5183     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
5184     // .. .. reg_ddrc_selfref_en = 0x0
5185     // .. .. ==> 0XF8006060[12:12] = 0x00000000U
5186     // .. ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
5187     // .. ..
5188     EMIT_MASKWRITE(0XF8006060, 0x000017FFU ,0x0000003EU),
5189     // .. .. reg_ddrc_go2critical_hysteresis = 0x0
5190     // .. .. ==> 0XF8006064[12:5] = 0x00000000U
5191     // .. ..     ==> MASK : 0x00001FE0U    VAL : 0x00000000U
5192     // .. .. reg_arb_go2critical_en = 0x1
5193     // .. .. ==> 0XF8006064[17:17] = 0x00000001U
5194     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00020000U
5195     // .. ..
5196     EMIT_MASKWRITE(0XF8006064, 0x00021FE0U ,0x00020000U),
5197     // .. .. reg_ddrc_wrlvl_ww = 0x41
5198     // .. .. ==> 0XF8006068[7:0] = 0x00000041U
5199     // .. ..     ==> MASK : 0x000000FFU    VAL : 0x00000041U
5200     // .. .. reg_ddrc_rdlvl_rr = 0x41
5201     // .. .. ==> 0XF8006068[15:8] = 0x00000041U
5202     // .. ..     ==> MASK : 0x0000FF00U    VAL : 0x00004100U
5203     // .. .. reg_ddrc_dfi_t_wlmrd = 0x28
5204     // .. .. ==> 0XF8006068[25:16] = 0x00000028U
5205     // .. ..     ==> MASK : 0x03FF0000U    VAL : 0x00280000U
5206     // .. ..
5207     EMIT_MASKWRITE(0XF8006068, 0x03FFFFFFU ,0x00284141U),
5208     // .. .. dfi_t_ctrlupd_interval_min_x1024 = 0x10
5209     // .. .. ==> 0XF800606C[7:0] = 0x00000010U
5210     // .. ..     ==> MASK : 0x000000FFU    VAL : 0x00000010U
5211     // .. .. dfi_t_ctrlupd_interval_max_x1024 = 0x16
5212     // .. .. ==> 0XF800606C[15:8] = 0x00000016U
5213     // .. ..     ==> MASK : 0x0000FF00U    VAL : 0x00001600U
5214     // .. ..
5215     EMIT_MASKWRITE(0XF800606C, 0x0000FFFFU ,0x00001610U),
5216     // .. .. reg_ddrc_dfi_t_ctrl_delay = 0x1
5217     // .. .. ==> 0XF8006078[3:0] = 0x00000001U
5218     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000001U
5219     // .. .. reg_ddrc_dfi_t_dram_clk_disable = 0x1
5220     // .. .. ==> 0XF8006078[7:4] = 0x00000001U
5221     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000010U
5222     // .. .. reg_ddrc_dfi_t_dram_clk_enable = 0x1
5223     // .. .. ==> 0XF8006078[11:8] = 0x00000001U
5224     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000100U
5225     // .. .. reg_ddrc_t_cksre = 0x6
5226     // .. .. ==> 0XF8006078[15:12] = 0x00000006U
5227     // .. ..     ==> MASK : 0x0000F000U    VAL : 0x00006000U
5228     // .. .. reg_ddrc_t_cksrx = 0x6
5229     // .. .. ==> 0XF8006078[19:16] = 0x00000006U
5230     // .. ..     ==> MASK : 0x000F0000U    VAL : 0x00060000U
5231     // .. .. reg_ddrc_t_ckesr = 0x4
5232     // .. .. ==> 0XF8006078[25:20] = 0x00000004U
5233     // .. ..     ==> MASK : 0x03F00000U    VAL : 0x00400000U
5234     // .. ..
5235     EMIT_MASKWRITE(0XF8006078, 0x03FFFFFFU ,0x00466111U),
5236     // .. .. reg_ddrc_t_ckpde = 0x2
5237     // .. .. ==> 0XF800607C[3:0] = 0x00000002U
5238     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000002U
5239     // .. .. reg_ddrc_t_ckpdx = 0x2
5240     // .. .. ==> 0XF800607C[7:4] = 0x00000002U
5241     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000020U
5242     // .. .. reg_ddrc_t_ckdpde = 0x2
5243     // .. .. ==> 0XF800607C[11:8] = 0x00000002U
5244     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000200U
5245     // .. .. reg_ddrc_t_ckdpdx = 0x2
5246     // .. .. ==> 0XF800607C[15:12] = 0x00000002U
5247     // .. ..     ==> MASK : 0x0000F000U    VAL : 0x00002000U
5248     // .. .. reg_ddrc_t_ckcsx = 0x3
5249     // .. .. ==> 0XF800607C[19:16] = 0x00000003U
5250     // .. ..     ==> MASK : 0x000F0000U    VAL : 0x00030000U
5251     // .. ..
5252     EMIT_MASKWRITE(0XF800607C, 0x000FFFFFU ,0x00032222U),
5253     // .. .. refresh_timer0_start_value_x32 = 0x0
5254     // .. .. ==> 0XF80060A0[11:0] = 0x00000000U
5255     // .. ..     ==> MASK : 0x00000FFFU    VAL : 0x00000000U
5256     // .. .. refresh_timer1_start_value_x32 = 0x8
5257     // .. .. ==> 0XF80060A0[23:12] = 0x00000008U
5258     // .. ..     ==> MASK : 0x00FFF000U    VAL : 0x00008000U
5259     // .. ..
5260     EMIT_MASKWRITE(0XF80060A0, 0x00FFFFFFU ,0x00008000U),
5261     // .. .. reg_ddrc_dis_auto_zq = 0x0
5262     // .. .. ==> 0XF80060A4[0:0] = 0x00000000U
5263     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
5264     // .. .. reg_ddrc_ddr3 = 0x1
5265     // .. .. ==> 0XF80060A4[1:1] = 0x00000001U
5266     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
5267     // .. .. reg_ddrc_t_mod = 0x200
5268     // .. .. ==> 0XF80060A4[11:2] = 0x00000200U
5269     // .. ..     ==> MASK : 0x00000FFCU    VAL : 0x00000800U
5270     // .. .. reg_ddrc_t_zq_long_nop = 0x200
5271     // .. .. ==> 0XF80060A4[21:12] = 0x00000200U
5272     // .. ..     ==> MASK : 0x003FF000U    VAL : 0x00200000U
5273     // .. .. reg_ddrc_t_zq_short_nop = 0x40
5274     // .. .. ==> 0XF80060A4[31:22] = 0x00000040U
5275     // .. ..     ==> MASK : 0xFFC00000U    VAL : 0x10000000U
5276     // .. ..
5277     EMIT_MASKWRITE(0XF80060A4, 0xFFFFFFFFU ,0x10200802U),
5278     // .. .. t_zq_short_interval_x1024 = 0xcb73
5279     // .. .. ==> 0XF80060A8[19:0] = 0x0000CB73U
5280     // .. ..     ==> MASK : 0x000FFFFFU    VAL : 0x0000CB73U
5281     // .. .. dram_rstn_x1024 = 0x69
5282     // .. .. ==> 0XF80060A8[27:20] = 0x00000069U
5283     // .. ..     ==> MASK : 0x0FF00000U    VAL : 0x06900000U
5284     // .. ..
5285     EMIT_MASKWRITE(0XF80060A8, 0x0FFFFFFFU ,0x0690CB73U),
5286     // .. .. deeppowerdown_en = 0x0
5287     // .. .. ==> 0XF80060AC[0:0] = 0x00000000U
5288     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
5289     // .. .. deeppowerdown_to_x1024 = 0xff
5290     // .. .. ==> 0XF80060AC[8:1] = 0x000000FFU
5291     // .. ..     ==> MASK : 0x000001FEU    VAL : 0x000001FEU
5292     // .. ..
5293     EMIT_MASKWRITE(0XF80060AC, 0x000001FFU ,0x000001FEU),
5294     // .. .. dfi_wrlvl_max_x1024 = 0xfff
5295     // .. .. ==> 0XF80060B0[11:0] = 0x00000FFFU
5296     // .. ..     ==> MASK : 0x00000FFFU    VAL : 0x00000FFFU
5297     // .. .. dfi_rdlvl_max_x1024 = 0xfff
5298     // .. .. ==> 0XF80060B0[23:12] = 0x00000FFFU
5299     // .. ..     ==> MASK : 0x00FFF000U    VAL : 0x00FFF000U
5300     // .. .. ddrc_reg_twrlvl_max_error = 0x0
5301     // .. .. ==> 0XF80060B0[24:24] = 0x00000000U
5302     // .. ..     ==> MASK : 0x01000000U    VAL : 0x00000000U
5303     // .. .. ddrc_reg_trdlvl_max_error = 0x0
5304     // .. .. ==> 0XF80060B0[25:25] = 0x00000000U
5305     // .. ..     ==> MASK : 0x02000000U    VAL : 0x00000000U
5306     // .. .. reg_ddrc_dfi_wr_level_en = 0x1
5307     // .. .. ==> 0XF80060B0[26:26] = 0x00000001U
5308     // .. ..     ==> MASK : 0x04000000U    VAL : 0x04000000U
5309     // .. .. reg_ddrc_dfi_rd_dqs_gate_level = 0x1
5310     // .. .. ==> 0XF80060B0[27:27] = 0x00000001U
5311     // .. ..     ==> MASK : 0x08000000U    VAL : 0x08000000U
5312     // .. .. reg_ddrc_dfi_rd_data_eye_train = 0x1
5313     // .. .. ==> 0XF80060B0[28:28] = 0x00000001U
5314     // .. ..     ==> MASK : 0x10000000U    VAL : 0x10000000U
5315     // .. ..
5316     EMIT_MASKWRITE(0XF80060B0, 0x1FFFFFFFU ,0x1CFFFFFFU),
5317     // .. .. reg_ddrc_2t_delay = 0x0
5318     // .. .. ==> 0XF80060B4[8:0] = 0x00000000U
5319     // .. ..     ==> MASK : 0x000001FFU    VAL : 0x00000000U
5320     // .. .. reg_ddrc_skip_ocd = 0x1
5321     // .. .. ==> 0XF80060B4[9:9] = 0x00000001U
5322     // .. ..     ==> MASK : 0x00000200U    VAL : 0x00000200U
5323     // .. .. reg_ddrc_dis_pre_bypass = 0x0
5324     // .. .. ==> 0XF80060B4[10:10] = 0x00000000U
5325     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
5326     // .. ..
5327     EMIT_MASKWRITE(0XF80060B4, 0x000007FFU ,0x00000200U),
5328     // .. .. reg_ddrc_dfi_t_rddata_en = 0x6
5329     // .. .. ==> 0XF80060B8[4:0] = 0x00000006U
5330     // .. ..     ==> MASK : 0x0000001FU    VAL : 0x00000006U
5331     // .. .. reg_ddrc_dfi_t_ctrlup_min = 0x3
5332     // .. .. ==> 0XF80060B8[14:5] = 0x00000003U
5333     // .. ..     ==> MASK : 0x00007FE0U    VAL : 0x00000060U
5334     // .. .. reg_ddrc_dfi_t_ctrlup_max = 0x40
5335     // .. .. ==> 0XF80060B8[24:15] = 0x00000040U
5336     // .. ..     ==> MASK : 0x01FF8000U    VAL : 0x00200000U
5337     // .. ..
5338     EMIT_MASKWRITE(0XF80060B8, 0x01FFFFFFU ,0x00200066U),
5339     // .. .. START: RESET ECC ERROR
5340     // .. .. Clear_Uncorrectable_DRAM_ECC_error = 1
5341     // .. .. ==> 0XF80060C4[0:0] = 0x00000001U
5342     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
5343     // .. .. Clear_Correctable_DRAM_ECC_error = 1
5344     // .. .. ==> 0XF80060C4[1:1] = 0x00000001U
5345     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
5346     // .. ..
5347     EMIT_MASKWRITE(0XF80060C4, 0x00000003U ,0x00000003U),
5348     // .. .. FINISH: RESET ECC ERROR
5349     // .. .. Clear_Uncorrectable_DRAM_ECC_error = 0x0
5350     // .. .. ==> 0XF80060C4[0:0] = 0x00000000U
5351     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
5352     // .. .. Clear_Correctable_DRAM_ECC_error = 0x0
5353     // .. .. ==> 0XF80060C4[1:1] = 0x00000000U
5354     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
5355     // .. ..
5356     EMIT_MASKWRITE(0XF80060C4, 0x00000003U ,0x00000000U),
5357     // .. .. CORR_ECC_LOG_VALID = 0x0
5358     // .. .. ==> 0XF80060C8[0:0] = 0x00000000U
5359     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
5360     // .. .. ECC_CORRECTED_BIT_NUM = 0x0
5361     // .. .. ==> 0XF80060C8[7:1] = 0x00000000U
5362     // .. ..     ==> MASK : 0x000000FEU    VAL : 0x00000000U
5363     // .. ..
5364     EMIT_MASKWRITE(0XF80060C8, 0x000000FFU ,0x00000000U),
5365     // .. .. UNCORR_ECC_LOG_VALID = 0x0
5366     // .. .. ==> 0XF80060DC[0:0] = 0x00000000U
5367     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
5368     // .. ..
5369     EMIT_MASKWRITE(0XF80060DC, 0x00000001U ,0x00000000U),
5370     // .. .. STAT_NUM_CORR_ERR = 0x0
5371     // .. .. ==> 0XF80060F0[15:8] = 0x00000000U
5372     // .. ..     ==> MASK : 0x0000FF00U    VAL : 0x00000000U
5373     // .. .. STAT_NUM_UNCORR_ERR = 0x0
5374     // .. .. ==> 0XF80060F0[7:0] = 0x00000000U
5375     // .. ..     ==> MASK : 0x000000FFU    VAL : 0x00000000U
5376     // .. ..
5377     EMIT_MASKWRITE(0XF80060F0, 0x0000FFFFU ,0x00000000U),
5378     // .. .. reg_ddrc_ecc_mode = 0x0
5379     // .. .. ==> 0XF80060F4[2:0] = 0x00000000U
5380     // .. ..     ==> MASK : 0x00000007U    VAL : 0x00000000U
5381     // .. .. reg_ddrc_dis_scrub = 0x1
5382     // .. .. ==> 0XF80060F4[3:3] = 0x00000001U
5383     // .. ..     ==> MASK : 0x00000008U    VAL : 0x00000008U
5384     // .. ..
5385     EMIT_MASKWRITE(0XF80060F4, 0x0000000FU ,0x00000008U),
5386     // .. .. reg_phy_dif_on = 0x0
5387     // .. .. ==> 0XF8006114[3:0] = 0x00000000U
5388     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000000U
5389     // .. .. reg_phy_dif_off = 0x0
5390     // .. .. ==> 0XF8006114[7:4] = 0x00000000U
5391     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000000U
5392     // .. ..
5393     EMIT_MASKWRITE(0XF8006114, 0x000000FFU ,0x00000000U),
5394     // .. .. reg_phy_data_slice_in_use = 0x1
5395     // .. .. ==> 0XF8006118[0:0] = 0x00000001U
5396     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
5397     // .. .. reg_phy_rdlvl_inc_mode = 0x0
5398     // .. .. ==> 0XF8006118[1:1] = 0x00000000U
5399     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
5400     // .. .. reg_phy_gatelvl_inc_mode = 0x0
5401     // .. .. ==> 0XF8006118[2:2] = 0x00000000U
5402     // .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
5403     // .. .. reg_phy_wrlvl_inc_mode = 0x0
5404     // .. .. ==> 0XF8006118[3:3] = 0x00000000U
5405     // .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
5406     // .. .. reg_phy_board_lpbk_tx = 0x0
5407     // .. .. ==> 0XF8006118[4:4] = 0x00000000U
5408     // .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
5409     // .. .. reg_phy_board_lpbk_rx = 0x0
5410     // .. .. ==> 0XF8006118[5:5] = 0x00000000U
5411     // .. ..     ==> MASK : 0x00000020U    VAL : 0x00000000U
5412     // .. .. reg_phy_bist_shift_dq = 0x0
5413     // .. .. ==> 0XF8006118[14:6] = 0x00000000U
5414     // .. ..     ==> MASK : 0x00007FC0U    VAL : 0x00000000U
5415     // .. .. reg_phy_bist_err_clr = 0x0
5416     // .. .. ==> 0XF8006118[23:15] = 0x00000000U
5417     // .. ..     ==> MASK : 0x00FF8000U    VAL : 0x00000000U
5418     // .. .. reg_phy_dq_offset = 0x40
5419     // .. .. ==> 0XF8006118[30:24] = 0x00000040U
5420     // .. ..     ==> MASK : 0x7F000000U    VAL : 0x40000000U
5421     // .. ..
5422     EMIT_MASKWRITE(0XF8006118, 0x7FFFFFFFU ,0x40000001U),
5423     // .. .. reg_phy_data_slice_in_use = 0x1
5424     // .. .. ==> 0XF800611C[0:0] = 0x00000001U
5425     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
5426     // .. .. reg_phy_rdlvl_inc_mode = 0x0
5427     // .. .. ==> 0XF800611C[1:1] = 0x00000000U
5428     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
5429     // .. .. reg_phy_gatelvl_inc_mode = 0x0
5430     // .. .. ==> 0XF800611C[2:2] = 0x00000000U
5431     // .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
5432     // .. .. reg_phy_wrlvl_inc_mode = 0x0
5433     // .. .. ==> 0XF800611C[3:3] = 0x00000000U
5434     // .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
5435     // .. .. reg_phy_board_lpbk_tx = 0x0
5436     // .. .. ==> 0XF800611C[4:4] = 0x00000000U
5437     // .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
5438     // .. .. reg_phy_board_lpbk_rx = 0x0
5439     // .. .. ==> 0XF800611C[5:5] = 0x00000000U
5440     // .. ..     ==> MASK : 0x00000020U    VAL : 0x00000000U
5441     // .. .. reg_phy_bist_shift_dq = 0x0
5442     // .. .. ==> 0XF800611C[14:6] = 0x00000000U
5443     // .. ..     ==> MASK : 0x00007FC0U    VAL : 0x00000000U
5444     // .. .. reg_phy_bist_err_clr = 0x0
5445     // .. .. ==> 0XF800611C[23:15] = 0x00000000U
5446     // .. ..     ==> MASK : 0x00FF8000U    VAL : 0x00000000U
5447     // .. .. reg_phy_dq_offset = 0x40
5448     // .. .. ==> 0XF800611C[30:24] = 0x00000040U
5449     // .. ..     ==> MASK : 0x7F000000U    VAL : 0x40000000U
5450     // .. ..
5451     EMIT_MASKWRITE(0XF800611C, 0x7FFFFFFFU ,0x40000001U),
5452     // .. .. reg_phy_data_slice_in_use = 0x1
5453     // .. .. ==> 0XF8006120[0:0] = 0x00000001U
5454     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
5455     // .. .. reg_phy_rdlvl_inc_mode = 0x0
5456     // .. .. ==> 0XF8006120[1:1] = 0x00000000U
5457     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
5458     // .. .. reg_phy_gatelvl_inc_mode = 0x0
5459     // .. .. ==> 0XF8006120[2:2] = 0x00000000U
5460     // .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
5461     // .. .. reg_phy_wrlvl_inc_mode = 0x0
5462     // .. .. ==> 0XF8006120[3:3] = 0x00000000U
5463     // .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
5464     // .. .. reg_phy_board_lpbk_tx = 0x0
5465     // .. .. ==> 0XF8006120[4:4] = 0x00000000U
5466     // .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
5467     // .. .. reg_phy_board_lpbk_rx = 0x0
5468     // .. .. ==> 0XF8006120[5:5] = 0x00000000U
5469     // .. ..     ==> MASK : 0x00000020U    VAL : 0x00000000U
5470     // .. .. reg_phy_bist_shift_dq = 0x0
5471     // .. .. ==> 0XF8006120[14:6] = 0x00000000U
5472     // .. ..     ==> MASK : 0x00007FC0U    VAL : 0x00000000U
5473     // .. .. reg_phy_bist_err_clr = 0x0
5474     // .. .. ==> 0XF8006120[23:15] = 0x00000000U
5475     // .. ..     ==> MASK : 0x00FF8000U    VAL : 0x00000000U
5476     // .. .. reg_phy_dq_offset = 0x40
5477     // .. .. ==> 0XF8006120[30:24] = 0x00000040U
5478     // .. ..     ==> MASK : 0x7F000000U    VAL : 0x40000000U
5479     // .. .. reg_phy_data_slice_in_use = 0x1
5480     // .. .. ==> 0XF8006120[0:0] = 0x00000001U
5481     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
5482     // .. .. reg_phy_rdlvl_inc_mode = 0x0
5483     // .. .. ==> 0XF8006120[1:1] = 0x00000000U
5484     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
5485     // .. .. reg_phy_gatelvl_inc_mode = 0x0
5486     // .. .. ==> 0XF8006120[2:2] = 0x00000000U
5487     // .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
5488     // .. .. reg_phy_wrlvl_inc_mode = 0x0
5489     // .. .. ==> 0XF8006120[3:3] = 0x00000000U
5490     // .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
5491     // .. .. reg_phy_board_lpbk_tx = 0x0
5492     // .. .. ==> 0XF8006120[4:4] = 0x00000000U
5493     // .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
5494     // .. .. reg_phy_board_lpbk_rx = 0x0
5495     // .. .. ==> 0XF8006120[5:5] = 0x00000000U
5496     // .. ..     ==> MASK : 0x00000020U    VAL : 0x00000000U
5497     // .. .. reg_phy_bist_shift_dq = 0x0
5498     // .. .. ==> 0XF8006120[14:6] = 0x00000000U
5499     // .. ..     ==> MASK : 0x00007FC0U    VAL : 0x00000000U
5500     // .. .. reg_phy_bist_err_clr = 0x0
5501     // .. .. ==> 0XF8006120[23:15] = 0x00000000U
5502     // .. ..     ==> MASK : 0x00FF8000U    VAL : 0x00000000U
5503     // .. .. reg_phy_dq_offset = 0x40
5504     // .. .. ==> 0XF8006120[30:24] = 0x00000040U
5505     // .. ..     ==> MASK : 0x7F000000U    VAL : 0x40000000U
5506     // .. ..
5507     EMIT_MASKWRITE(0XF8006120, 0x7FFFFFFFU ,0x40000001U),
5508     // .. .. reg_phy_data_slice_in_use = 0x1
5509     // .. .. ==> 0XF8006124[0:0] = 0x00000001U
5510     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
5511     // .. .. reg_phy_rdlvl_inc_mode = 0x0
5512     // .. .. ==> 0XF8006124[1:1] = 0x00000000U
5513     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
5514     // .. .. reg_phy_gatelvl_inc_mode = 0x0
5515     // .. .. ==> 0XF8006124[2:2] = 0x00000000U
5516     // .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
5517     // .. .. reg_phy_wrlvl_inc_mode = 0x0
5518     // .. .. ==> 0XF8006124[3:3] = 0x00000000U
5519     // .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
5520     // .. .. reg_phy_board_lpbk_tx = 0x0
5521     // .. .. ==> 0XF8006124[4:4] = 0x00000000U
5522     // .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
5523     // .. .. reg_phy_board_lpbk_rx = 0x0
5524     // .. .. ==> 0XF8006124[5:5] = 0x00000000U
5525     // .. ..     ==> MASK : 0x00000020U    VAL : 0x00000000U
5526     // .. .. reg_phy_bist_shift_dq = 0x0
5527     // .. .. ==> 0XF8006124[14:6] = 0x00000000U
5528     // .. ..     ==> MASK : 0x00007FC0U    VAL : 0x00000000U
5529     // .. .. reg_phy_bist_err_clr = 0x0
5530     // .. .. ==> 0XF8006124[23:15] = 0x00000000U
5531     // .. ..     ==> MASK : 0x00FF8000U    VAL : 0x00000000U
5532     // .. .. reg_phy_dq_offset = 0x40
5533     // .. .. ==> 0XF8006124[30:24] = 0x00000040U
5534     // .. ..     ==> MASK : 0x7F000000U    VAL : 0x40000000U
5535     // .. ..
5536     EMIT_MASKWRITE(0XF8006124, 0x7FFFFFFFU ,0x40000001U),
5537     // .. .. reg_phy_wrlvl_init_ratio = 0x1d
5538     // .. .. ==> 0XF800612C[9:0] = 0x0000001DU
5539     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x0000001DU
5540     // .. .. reg_phy_gatelvl_init_ratio = 0xf2
5541     // .. .. ==> 0XF800612C[19:10] = 0x000000F2U
5542     // .. ..     ==> MASK : 0x000FFC00U    VAL : 0x0003C800U
5543     // .. ..
5544     EMIT_MASKWRITE(0XF800612C, 0x000FFFFFU ,0x0003C81DU),
5545     // .. .. reg_phy_wrlvl_init_ratio = 0x12
5546     // .. .. ==> 0XF8006130[9:0] = 0x00000012U
5547     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000012U
5548     // .. .. reg_phy_gatelvl_init_ratio = 0xd8
5549     // .. .. ==> 0XF8006130[19:10] = 0x000000D8U
5550     // .. ..     ==> MASK : 0x000FFC00U    VAL : 0x00036000U
5551     // .. ..
5552     EMIT_MASKWRITE(0XF8006130, 0x000FFFFFU ,0x00036012U),
5553     // .. .. reg_phy_wrlvl_init_ratio = 0xc
5554     // .. .. ==> 0XF8006134[9:0] = 0x0000000CU
5555     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x0000000CU
5556     // .. .. reg_phy_gatelvl_init_ratio = 0xde
5557     // .. .. ==> 0XF8006134[19:10] = 0x000000DEU
5558     // .. ..     ==> MASK : 0x000FFC00U    VAL : 0x00037800U
5559     // .. ..
5560     EMIT_MASKWRITE(0XF8006134, 0x000FFFFFU ,0x0003780CU),
5561     // .. .. reg_phy_wrlvl_init_ratio = 0x21
5562     // .. .. ==> 0XF8006138[9:0] = 0x00000021U
5563     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000021U
5564     // .. .. reg_phy_gatelvl_init_ratio = 0xee
5565     // .. .. ==> 0XF8006138[19:10] = 0x000000EEU
5566     // .. ..     ==> MASK : 0x000FFC00U    VAL : 0x0003B800U
5567     // .. ..
5568     EMIT_MASKWRITE(0XF8006138, 0x000FFFFFU ,0x0003B821U),
5569     // .. .. reg_phy_rd_dqs_slave_ratio = 0x35
5570     // .. .. ==> 0XF8006140[9:0] = 0x00000035U
5571     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000035U
5572     // .. .. reg_phy_rd_dqs_slave_force = 0x0
5573     // .. .. ==> 0XF8006140[10:10] = 0x00000000U
5574     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
5575     // .. .. reg_phy_rd_dqs_slave_delay = 0x0
5576     // .. .. ==> 0XF8006140[19:11] = 0x00000000U
5577     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
5578     // .. ..
5579     EMIT_MASKWRITE(0XF8006140, 0x000FFFFFU ,0x00000035U),
5580     // .. .. reg_phy_rd_dqs_slave_ratio = 0x35
5581     // .. .. ==> 0XF8006144[9:0] = 0x00000035U
5582     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000035U
5583     // .. .. reg_phy_rd_dqs_slave_force = 0x0
5584     // .. .. ==> 0XF8006144[10:10] = 0x00000000U
5585     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
5586     // .. .. reg_phy_rd_dqs_slave_delay = 0x0
5587     // .. .. ==> 0XF8006144[19:11] = 0x00000000U
5588     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
5589     // .. ..
5590     EMIT_MASKWRITE(0XF8006144, 0x000FFFFFU ,0x00000035U),
5591     // .. .. reg_phy_rd_dqs_slave_ratio = 0x35
5592     // .. .. ==> 0XF8006148[9:0] = 0x00000035U
5593     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000035U
5594     // .. .. reg_phy_rd_dqs_slave_force = 0x0
5595     // .. .. ==> 0XF8006148[10:10] = 0x00000000U
5596     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
5597     // .. .. reg_phy_rd_dqs_slave_delay = 0x0
5598     // .. .. ==> 0XF8006148[19:11] = 0x00000000U
5599     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
5600     // .. ..
5601     EMIT_MASKWRITE(0XF8006148, 0x000FFFFFU ,0x00000035U),
5602     // .. .. reg_phy_rd_dqs_slave_ratio = 0x35
5603     // .. .. ==> 0XF800614C[9:0] = 0x00000035U
5604     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000035U
5605     // .. .. reg_phy_rd_dqs_slave_force = 0x0
5606     // .. .. ==> 0XF800614C[10:10] = 0x00000000U
5607     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
5608     // .. .. reg_phy_rd_dqs_slave_delay = 0x0
5609     // .. .. ==> 0XF800614C[19:11] = 0x00000000U
5610     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
5611     // .. ..
5612     EMIT_MASKWRITE(0XF800614C, 0x000FFFFFU ,0x00000035U),
5613     // .. .. reg_phy_wr_dqs_slave_ratio = 0x9d
5614     // .. .. ==> 0XF8006154[9:0] = 0x0000009DU
5615     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x0000009DU
5616     // .. .. reg_phy_wr_dqs_slave_force = 0x0
5617     // .. .. ==> 0XF8006154[10:10] = 0x00000000U
5618     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
5619     // .. .. reg_phy_wr_dqs_slave_delay = 0x0
5620     // .. .. ==> 0XF8006154[19:11] = 0x00000000U
5621     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
5622     // .. ..
5623     EMIT_MASKWRITE(0XF8006154, 0x000FFFFFU ,0x0000009DU),
5624     // .. .. reg_phy_wr_dqs_slave_ratio = 0x92
5625     // .. .. ==> 0XF8006158[9:0] = 0x00000092U
5626     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000092U
5627     // .. .. reg_phy_wr_dqs_slave_force = 0x0
5628     // .. .. ==> 0XF8006158[10:10] = 0x00000000U
5629     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
5630     // .. .. reg_phy_wr_dqs_slave_delay = 0x0
5631     // .. .. ==> 0XF8006158[19:11] = 0x00000000U
5632     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
5633     // .. ..
5634     EMIT_MASKWRITE(0XF8006158, 0x000FFFFFU ,0x00000092U),
5635     // .. .. reg_phy_wr_dqs_slave_ratio = 0x8c
5636     // .. .. ==> 0XF800615C[9:0] = 0x0000008CU
5637     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x0000008CU
5638     // .. .. reg_phy_wr_dqs_slave_force = 0x0
5639     // .. .. ==> 0XF800615C[10:10] = 0x00000000U
5640     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
5641     // .. .. reg_phy_wr_dqs_slave_delay = 0x0
5642     // .. .. ==> 0XF800615C[19:11] = 0x00000000U
5643     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
5644     // .. ..
5645     EMIT_MASKWRITE(0XF800615C, 0x000FFFFFU ,0x0000008CU),
5646     // .. .. reg_phy_wr_dqs_slave_ratio = 0xa1
5647     // .. .. ==> 0XF8006160[9:0] = 0x000000A1U
5648     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000000A1U
5649     // .. .. reg_phy_wr_dqs_slave_force = 0x0
5650     // .. .. ==> 0XF8006160[10:10] = 0x00000000U
5651     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
5652     // .. .. reg_phy_wr_dqs_slave_delay = 0x0
5653     // .. .. ==> 0XF8006160[19:11] = 0x00000000U
5654     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
5655     // .. ..
5656     EMIT_MASKWRITE(0XF8006160, 0x000FFFFFU ,0x000000A1U),
5657     // .. .. reg_phy_fifo_we_slave_ratio = 0x147
5658     // .. .. ==> 0XF8006168[10:0] = 0x00000147U
5659     // .. ..     ==> MASK : 0x000007FFU    VAL : 0x00000147U
5660     // .. .. reg_phy_fifo_we_in_force = 0x0
5661     // .. .. ==> 0XF8006168[11:11] = 0x00000000U
5662     // .. ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
5663     // .. .. reg_phy_fifo_we_in_delay = 0x0
5664     // .. .. ==> 0XF8006168[20:12] = 0x00000000U
5665     // .. ..     ==> MASK : 0x001FF000U    VAL : 0x00000000U
5666     // .. ..
5667     EMIT_MASKWRITE(0XF8006168, 0x001FFFFFU ,0x00000147U),
5668     // .. .. reg_phy_fifo_we_slave_ratio = 0x12d
5669     // .. .. ==> 0XF800616C[10:0] = 0x0000012DU
5670     // .. ..     ==> MASK : 0x000007FFU    VAL : 0x0000012DU
5671     // .. .. reg_phy_fifo_we_in_force = 0x0
5672     // .. .. ==> 0XF800616C[11:11] = 0x00000000U
5673     // .. ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
5674     // .. .. reg_phy_fifo_we_in_delay = 0x0
5675     // .. .. ==> 0XF800616C[20:12] = 0x00000000U
5676     // .. ..     ==> MASK : 0x001FF000U    VAL : 0x00000000U
5677     // .. ..
5678     EMIT_MASKWRITE(0XF800616C, 0x001FFFFFU ,0x0000012DU),
5679     // .. .. reg_phy_fifo_we_slave_ratio = 0x133
5680     // .. .. ==> 0XF8006170[10:0] = 0x00000133U
5681     // .. ..     ==> MASK : 0x000007FFU    VAL : 0x00000133U
5682     // .. .. reg_phy_fifo_we_in_force = 0x0
5683     // .. .. ==> 0XF8006170[11:11] = 0x00000000U
5684     // .. ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
5685     // .. .. reg_phy_fifo_we_in_delay = 0x0
5686     // .. .. ==> 0XF8006170[20:12] = 0x00000000U
5687     // .. ..     ==> MASK : 0x001FF000U    VAL : 0x00000000U
5688     // .. ..
5689     EMIT_MASKWRITE(0XF8006170, 0x001FFFFFU ,0x00000133U),
5690     // .. .. reg_phy_fifo_we_slave_ratio = 0x143
5691     // .. .. ==> 0XF8006174[10:0] = 0x00000143U
5692     // .. ..     ==> MASK : 0x000007FFU    VAL : 0x00000143U
5693     // .. .. reg_phy_fifo_we_in_force = 0x0
5694     // .. .. ==> 0XF8006174[11:11] = 0x00000000U
5695     // .. ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
5696     // .. .. reg_phy_fifo_we_in_delay = 0x0
5697     // .. .. ==> 0XF8006174[20:12] = 0x00000000U
5698     // .. ..     ==> MASK : 0x001FF000U    VAL : 0x00000000U
5699     // .. ..
5700     EMIT_MASKWRITE(0XF8006174, 0x001FFFFFU ,0x00000143U),
5701     // .. .. reg_phy_wr_data_slave_ratio = 0xdd
5702     // .. .. ==> 0XF800617C[9:0] = 0x000000DDU
5703     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000000DDU
5704     // .. .. reg_phy_wr_data_slave_force = 0x0
5705     // .. .. ==> 0XF800617C[10:10] = 0x00000000U
5706     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
5707     // .. .. reg_phy_wr_data_slave_delay = 0x0
5708     // .. .. ==> 0XF800617C[19:11] = 0x00000000U
5709     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
5710     // .. ..
5711     EMIT_MASKWRITE(0XF800617C, 0x000FFFFFU ,0x000000DDU),
5712     // .. .. reg_phy_wr_data_slave_ratio = 0xd2
5713     // .. .. ==> 0XF8006180[9:0] = 0x000000D2U
5714     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000000D2U
5715     // .. .. reg_phy_wr_data_slave_force = 0x0
5716     // .. .. ==> 0XF8006180[10:10] = 0x00000000U
5717     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
5718     // .. .. reg_phy_wr_data_slave_delay = 0x0
5719     // .. .. ==> 0XF8006180[19:11] = 0x00000000U
5720     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
5721     // .. ..
5722     EMIT_MASKWRITE(0XF8006180, 0x000FFFFFU ,0x000000D2U),
5723     // .. .. reg_phy_wr_data_slave_ratio = 0xcc
5724     // .. .. ==> 0XF8006184[9:0] = 0x000000CCU
5725     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000000CCU
5726     // .. .. reg_phy_wr_data_slave_force = 0x0
5727     // .. .. ==> 0XF8006184[10:10] = 0x00000000U
5728     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
5729     // .. .. reg_phy_wr_data_slave_delay = 0x0
5730     // .. .. ==> 0XF8006184[19:11] = 0x00000000U
5731     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
5732     // .. ..
5733     EMIT_MASKWRITE(0XF8006184, 0x000FFFFFU ,0x000000CCU),
5734     // .. .. reg_phy_wr_data_slave_ratio = 0xe1
5735     // .. .. ==> 0XF8006188[9:0] = 0x000000E1U
5736     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000000E1U
5737     // .. .. reg_phy_wr_data_slave_force = 0x0
5738     // .. .. ==> 0XF8006188[10:10] = 0x00000000U
5739     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
5740     // .. .. reg_phy_wr_data_slave_delay = 0x0
5741     // .. .. ==> 0XF8006188[19:11] = 0x00000000U
5742     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
5743     // .. ..
5744     EMIT_MASKWRITE(0XF8006188, 0x000FFFFFU ,0x000000E1U),
5745     // .. .. reg_phy_loopback = 0x0
5746     // .. .. ==> 0XF8006190[0:0] = 0x00000000U
5747     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
5748     // .. .. reg_phy_bl2 = 0x0
5749     // .. .. ==> 0XF8006190[1:1] = 0x00000000U
5750     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
5751     // .. .. reg_phy_at_spd_atpg = 0x0
5752     // .. .. ==> 0XF8006190[2:2] = 0x00000000U
5753     // .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
5754     // .. .. reg_phy_bist_enable = 0x0
5755     // .. .. ==> 0XF8006190[3:3] = 0x00000000U
5756     // .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
5757     // .. .. reg_phy_bist_force_err = 0x0
5758     // .. .. ==> 0XF8006190[4:4] = 0x00000000U
5759     // .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
5760     // .. .. reg_phy_bist_mode = 0x0
5761     // .. .. ==> 0XF8006190[6:5] = 0x00000000U
5762     // .. ..     ==> MASK : 0x00000060U    VAL : 0x00000000U
5763     // .. .. reg_phy_invert_clkout = 0x1
5764     // .. .. ==> 0XF8006190[7:7] = 0x00000001U
5765     // .. ..     ==> MASK : 0x00000080U    VAL : 0x00000080U
5766     // .. .. reg_phy_all_dq_mpr_rd_resp = 0x0
5767     // .. .. ==> 0XF8006190[8:8] = 0x00000000U
5768     // .. ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
5769     // .. .. reg_phy_sel_logic = 0x0
5770     // .. .. ==> 0XF8006190[9:9] = 0x00000000U
5771     // .. ..     ==> MASK : 0x00000200U    VAL : 0x00000000U
5772     // .. .. reg_phy_ctrl_slave_ratio = 0x100
5773     // .. .. ==> 0XF8006190[19:10] = 0x00000100U
5774     // .. ..     ==> MASK : 0x000FFC00U    VAL : 0x00040000U
5775     // .. .. reg_phy_ctrl_slave_force = 0x0
5776     // .. .. ==> 0XF8006190[20:20] = 0x00000000U
5777     // .. ..     ==> MASK : 0x00100000U    VAL : 0x00000000U
5778     // .. .. reg_phy_ctrl_slave_delay = 0x0
5779     // .. .. ==> 0XF8006190[27:21] = 0x00000000U
5780     // .. ..     ==> MASK : 0x0FE00000U    VAL : 0x00000000U
5781     // .. .. reg_phy_use_rank0_delays = 0x1
5782     // .. .. ==> 0XF8006190[28:28] = 0x00000001U
5783     // .. ..     ==> MASK : 0x10000000U    VAL : 0x10000000U
5784     // .. .. reg_phy_lpddr = 0x0
5785     // .. .. ==> 0XF8006190[29:29] = 0x00000000U
5786     // .. ..     ==> MASK : 0x20000000U    VAL : 0x00000000U
5787     // .. .. reg_phy_cmd_latency = 0x0
5788     // .. .. ==> 0XF8006190[30:30] = 0x00000000U
5789     // .. ..     ==> MASK : 0x40000000U    VAL : 0x00000000U
5790     // .. .. reg_phy_int_lpbk = 0x0
5791     // .. .. ==> 0XF8006190[31:31] = 0x00000000U
5792     // .. ..     ==> MASK : 0x80000000U    VAL : 0x00000000U
5793     // .. ..
5794     EMIT_MASKWRITE(0XF8006190, 0xFFFFFFFFU ,0x10040080U),
5795     // .. .. reg_phy_wr_rl_delay = 0x2
5796     // .. .. ==> 0XF8006194[4:0] = 0x00000002U
5797     // .. ..     ==> MASK : 0x0000001FU    VAL : 0x00000002U
5798     // .. .. reg_phy_rd_rl_delay = 0x4
5799     // .. .. ==> 0XF8006194[9:5] = 0x00000004U
5800     // .. ..     ==> MASK : 0x000003E0U    VAL : 0x00000080U
5801     // .. .. reg_phy_dll_lock_diff = 0xf
5802     // .. .. ==> 0XF8006194[13:10] = 0x0000000FU
5803     // .. ..     ==> MASK : 0x00003C00U    VAL : 0x00003C00U
5804     // .. .. reg_phy_use_wr_level = 0x1
5805     // .. .. ==> 0XF8006194[14:14] = 0x00000001U
5806     // .. ..     ==> MASK : 0x00004000U    VAL : 0x00004000U
5807     // .. .. reg_phy_use_rd_dqs_gate_level = 0x1
5808     // .. .. ==> 0XF8006194[15:15] = 0x00000001U
5809     // .. ..     ==> MASK : 0x00008000U    VAL : 0x00008000U
5810     // .. .. reg_phy_use_rd_data_eye_level = 0x1
5811     // .. .. ==> 0XF8006194[16:16] = 0x00000001U
5812     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00010000U
5813     // .. .. reg_phy_dis_calib_rst = 0x0
5814     // .. .. ==> 0XF8006194[17:17] = 0x00000000U
5815     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
5816     // .. .. reg_phy_ctrl_slave_delay = 0x0
5817     // .. .. ==> 0XF8006194[19:18] = 0x00000000U
5818     // .. ..     ==> MASK : 0x000C0000U    VAL : 0x00000000U
5819     // .. ..
5820     EMIT_MASKWRITE(0XF8006194, 0x000FFFFFU ,0x0001FC82U),
5821     // .. .. reg_arb_page_addr_mask = 0x0
5822     // .. .. ==> 0XF8006204[31:0] = 0x00000000U
5823     // .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0x00000000U
5824     // .. ..
5825     EMIT_MASKWRITE(0XF8006204, 0xFFFFFFFFU ,0x00000000U),
5826     // .. .. reg_arb_pri_wr_portn = 0x3ff
5827     // .. .. ==> 0XF8006208[9:0] = 0x000003FFU
5828     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
5829     // .. .. reg_arb_disable_aging_wr_portn = 0x0
5830     // .. .. ==> 0XF8006208[16:16] = 0x00000000U
5831     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
5832     // .. .. reg_arb_disable_urgent_wr_portn = 0x0
5833     // .. .. ==> 0XF8006208[17:17] = 0x00000000U
5834     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
5835     // .. .. reg_arb_dis_page_match_wr_portn = 0x0
5836     // .. .. ==> 0XF8006208[18:18] = 0x00000000U
5837     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
5838     // .. .. reg_arb_dis_rmw_portn = 0x1
5839     // .. .. ==> 0XF8006208[19:19] = 0x00000001U
5840     // .. ..     ==> MASK : 0x00080000U    VAL : 0x00080000U
5841     // .. ..
5842     EMIT_MASKWRITE(0XF8006208, 0x000F03FFU ,0x000803FFU),
5843     // .. .. reg_arb_pri_wr_portn = 0x3ff
5844     // .. .. ==> 0XF800620C[9:0] = 0x000003FFU
5845     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
5846     // .. .. reg_arb_disable_aging_wr_portn = 0x0
5847     // .. .. ==> 0XF800620C[16:16] = 0x00000000U
5848     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
5849     // .. .. reg_arb_disable_urgent_wr_portn = 0x0
5850     // .. .. ==> 0XF800620C[17:17] = 0x00000000U
5851     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
5852     // .. .. reg_arb_dis_page_match_wr_portn = 0x0
5853     // .. .. ==> 0XF800620C[18:18] = 0x00000000U
5854     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
5855     // .. .. reg_arb_dis_rmw_portn = 0x1
5856     // .. .. ==> 0XF800620C[19:19] = 0x00000001U
5857     // .. ..     ==> MASK : 0x00080000U    VAL : 0x00080000U
5858     // .. ..
5859     EMIT_MASKWRITE(0XF800620C, 0x000F03FFU ,0x000803FFU),
5860     // .. .. reg_arb_pri_wr_portn = 0x3ff
5861     // .. .. ==> 0XF8006210[9:0] = 0x000003FFU
5862     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
5863     // .. .. reg_arb_disable_aging_wr_portn = 0x0
5864     // .. .. ==> 0XF8006210[16:16] = 0x00000000U
5865     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
5866     // .. .. reg_arb_disable_urgent_wr_portn = 0x0
5867     // .. .. ==> 0XF8006210[17:17] = 0x00000000U
5868     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
5869     // .. .. reg_arb_dis_page_match_wr_portn = 0x0
5870     // .. .. ==> 0XF8006210[18:18] = 0x00000000U
5871     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
5872     // .. .. reg_arb_dis_rmw_portn = 0x1
5873     // .. .. ==> 0XF8006210[19:19] = 0x00000001U
5874     // .. ..     ==> MASK : 0x00080000U    VAL : 0x00080000U
5875     // .. ..
5876     EMIT_MASKWRITE(0XF8006210, 0x000F03FFU ,0x000803FFU),
5877     // .. .. reg_arb_pri_wr_portn = 0x3ff
5878     // .. .. ==> 0XF8006214[9:0] = 0x000003FFU
5879     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
5880     // .. .. reg_arb_disable_aging_wr_portn = 0x0
5881     // .. .. ==> 0XF8006214[16:16] = 0x00000000U
5882     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
5883     // .. .. reg_arb_disable_urgent_wr_portn = 0x0
5884     // .. .. ==> 0XF8006214[17:17] = 0x00000000U
5885     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
5886     // .. .. reg_arb_dis_page_match_wr_portn = 0x0
5887     // .. .. ==> 0XF8006214[18:18] = 0x00000000U
5888     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
5889     // .. .. reg_arb_dis_rmw_portn = 0x1
5890     // .. .. ==> 0XF8006214[19:19] = 0x00000001U
5891     // .. ..     ==> MASK : 0x00080000U    VAL : 0x00080000U
5892     // .. ..
5893     EMIT_MASKWRITE(0XF8006214, 0x000F03FFU ,0x000803FFU),
5894     // .. .. reg_arb_pri_rd_portn = 0x3ff
5895     // .. .. ==> 0XF8006218[9:0] = 0x000003FFU
5896     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
5897     // .. .. reg_arb_disable_aging_rd_portn = 0x0
5898     // .. .. ==> 0XF8006218[16:16] = 0x00000000U
5899     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
5900     // .. .. reg_arb_disable_urgent_rd_portn = 0x0
5901     // .. .. ==> 0XF8006218[17:17] = 0x00000000U
5902     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
5903     // .. .. reg_arb_dis_page_match_rd_portn = 0x0
5904     // .. .. ==> 0XF8006218[18:18] = 0x00000000U
5905     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
5906     // .. .. reg_arb_set_hpr_rd_portn = 0x0
5907     // .. .. ==> 0XF8006218[19:19] = 0x00000000U
5908     // .. ..     ==> MASK : 0x00080000U    VAL : 0x00000000U
5909     // .. ..
5910     EMIT_MASKWRITE(0XF8006218, 0x000F03FFU ,0x000003FFU),
5911     // .. .. reg_arb_pri_rd_portn = 0x3ff
5912     // .. .. ==> 0XF800621C[9:0] = 0x000003FFU
5913     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
5914     // .. .. reg_arb_disable_aging_rd_portn = 0x0
5915     // .. .. ==> 0XF800621C[16:16] = 0x00000000U
5916     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
5917     // .. .. reg_arb_disable_urgent_rd_portn = 0x0
5918     // .. .. ==> 0XF800621C[17:17] = 0x00000000U
5919     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
5920     // .. .. reg_arb_dis_page_match_rd_portn = 0x0
5921     // .. .. ==> 0XF800621C[18:18] = 0x00000000U
5922     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
5923     // .. .. reg_arb_set_hpr_rd_portn = 0x0
5924     // .. .. ==> 0XF800621C[19:19] = 0x00000000U
5925     // .. ..     ==> MASK : 0x00080000U    VAL : 0x00000000U
5926     // .. ..
5927     EMIT_MASKWRITE(0XF800621C, 0x000F03FFU ,0x000003FFU),
5928     // .. .. reg_arb_pri_rd_portn = 0x3ff
5929     // .. .. ==> 0XF8006220[9:0] = 0x000003FFU
5930     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
5931     // .. .. reg_arb_disable_aging_rd_portn = 0x0
5932     // .. .. ==> 0XF8006220[16:16] = 0x00000000U
5933     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
5934     // .. .. reg_arb_disable_urgent_rd_portn = 0x0
5935     // .. .. ==> 0XF8006220[17:17] = 0x00000000U
5936     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
5937     // .. .. reg_arb_dis_page_match_rd_portn = 0x0
5938     // .. .. ==> 0XF8006220[18:18] = 0x00000000U
5939     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
5940     // .. .. reg_arb_set_hpr_rd_portn = 0x0
5941     // .. .. ==> 0XF8006220[19:19] = 0x00000000U
5942     // .. ..     ==> MASK : 0x00080000U    VAL : 0x00000000U
5943     // .. ..
5944     EMIT_MASKWRITE(0XF8006220, 0x000F03FFU ,0x000003FFU),
5945     // .. .. reg_arb_pri_rd_portn = 0x3ff
5946     // .. .. ==> 0XF8006224[9:0] = 0x000003FFU
5947     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
5948     // .. .. reg_arb_disable_aging_rd_portn = 0x0
5949     // .. .. ==> 0XF8006224[16:16] = 0x00000000U
5950     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
5951     // .. .. reg_arb_disable_urgent_rd_portn = 0x0
5952     // .. .. ==> 0XF8006224[17:17] = 0x00000000U
5953     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
5954     // .. .. reg_arb_dis_page_match_rd_portn = 0x0
5955     // .. .. ==> 0XF8006224[18:18] = 0x00000000U
5956     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
5957     // .. .. reg_arb_set_hpr_rd_portn = 0x0
5958     // .. .. ==> 0XF8006224[19:19] = 0x00000000U
5959     // .. ..     ==> MASK : 0x00080000U    VAL : 0x00000000U
5960     // .. ..
5961     EMIT_MASKWRITE(0XF8006224, 0x000F03FFU ,0x000003FFU),
5962     // .. .. reg_ddrc_lpddr2 = 0x0
5963     // .. .. ==> 0XF80062A8[0:0] = 0x00000000U
5964     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
5965     // .. .. reg_ddrc_per_bank_refresh = 0x0
5966     // .. .. ==> 0XF80062A8[1:1] = 0x00000000U
5967     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
5968     // .. .. reg_ddrc_derate_enable = 0x0
5969     // .. .. ==> 0XF80062A8[2:2] = 0x00000000U
5970     // .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
5971     // .. .. reg_ddrc_mr4_margin = 0x0
5972     // .. .. ==> 0XF80062A8[11:4] = 0x00000000U
5973     // .. ..     ==> MASK : 0x00000FF0U    VAL : 0x00000000U
5974     // .. ..
5975     EMIT_MASKWRITE(0XF80062A8, 0x00000FF7U ,0x00000000U),
5976     // .. .. reg_ddrc_mr4_read_interval = 0x0
5977     // .. .. ==> 0XF80062AC[31:0] = 0x00000000U
5978     // .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0x00000000U
5979     // .. ..
5980     EMIT_MASKWRITE(0XF80062AC, 0xFFFFFFFFU ,0x00000000U),
5981     // .. .. reg_ddrc_min_stable_clock_x1 = 0x5
5982     // .. .. ==> 0XF80062B0[3:0] = 0x00000005U
5983     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000005U
5984     // .. .. reg_ddrc_idle_after_reset_x32 = 0x12
5985     // .. .. ==> 0XF80062B0[11:4] = 0x00000012U
5986     // .. ..     ==> MASK : 0x00000FF0U    VAL : 0x00000120U
5987     // .. .. reg_ddrc_t_mrw = 0x5
5988     // .. .. ==> 0XF80062B0[21:12] = 0x00000005U
5989     // .. ..     ==> MASK : 0x003FF000U    VAL : 0x00005000U
5990     // .. ..
5991     EMIT_MASKWRITE(0XF80062B0, 0x003FFFFFU ,0x00005125U),
5992     // .. .. reg_ddrc_max_auto_init_x1024 = 0xa8
5993     // .. .. ==> 0XF80062B4[7:0] = 0x000000A8U
5994     // .. ..     ==> MASK : 0x000000FFU    VAL : 0x000000A8U
5995     // .. .. reg_ddrc_dev_zqinit_x32 = 0x12
5996     // .. .. ==> 0XF80062B4[17:8] = 0x00000012U
5997     // .. ..     ==> MASK : 0x0003FF00U    VAL : 0x00001200U
5998     // .. ..
5999     EMIT_MASKWRITE(0XF80062B4, 0x0003FFFFU ,0x000012A8U),
6000     // .. .. START: POLL ON DCI STATUS
6001     // .. .. DONE = 1
6002     // .. .. ==> 0XF8000B74[13:13] = 0x00000001U
6003     // .. ..     ==> MASK : 0x00002000U    VAL : 0x00002000U
6004     // .. ..
6005     EMIT_MASKPOLL(0XF8000B74, 0x00002000U),
6006     // .. .. FINISH: POLL ON DCI STATUS
6007     // .. .. START: UNLOCK DDR
6008     // .. .. reg_ddrc_soft_rstb = 0x1
6009     // .. .. ==> 0XF8006000[0:0] = 0x00000001U
6010     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
6011     // .. .. reg_ddrc_powerdown_en = 0x0
6012     // .. .. ==> 0XF8006000[1:1] = 0x00000000U
6013     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
6014     // .. .. reg_ddrc_data_bus_width = 0x0
6015     // .. .. ==> 0XF8006000[3:2] = 0x00000000U
6016     // .. ..     ==> MASK : 0x0000000CU    VAL : 0x00000000U
6017     // .. .. reg_ddrc_burst8_refresh = 0x0
6018     // .. .. ==> 0XF8006000[6:4] = 0x00000000U
6019     // .. ..     ==> MASK : 0x00000070U    VAL : 0x00000000U
6020     // .. .. reg_ddrc_rdwr_idle_gap = 1
6021     // .. .. ==> 0XF8006000[13:7] = 0x00000001U
6022     // .. ..     ==> MASK : 0x00003F80U    VAL : 0x00000080U
6023     // .. .. reg_ddrc_dis_rd_bypass = 0x0
6024     // .. .. ==> 0XF8006000[14:14] = 0x00000000U
6025     // .. ..     ==> MASK : 0x00004000U    VAL : 0x00000000U
6026     // .. .. reg_ddrc_dis_act_bypass = 0x0
6027     // .. .. ==> 0XF8006000[15:15] = 0x00000000U
6028     // .. ..     ==> MASK : 0x00008000U    VAL : 0x00000000U
6029     // .. .. reg_ddrc_dis_auto_refresh = 0x0
6030     // .. .. ==> 0XF8006000[16:16] = 0x00000000U
6031     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
6032     // .. ..
6033     EMIT_MASKWRITE(0XF8006000, 0x0001FFFFU ,0x00000081U),
6034     // .. .. FINISH: UNLOCK DDR
6035     // .. .. START: CHECK DDR STATUS
6036     // .. .. ddrc_reg_operating_mode = 1
6037     // .. .. ==> 0XF8006054[2:0] = 0x00000001U
6038     // .. ..     ==> MASK : 0x00000007U    VAL : 0x00000001U
6039     // .. ..
6040     EMIT_MASKPOLL(0XF8006054, 0x00000007U),
6041     // .. .. FINISH: CHECK DDR STATUS
6042     // .. FINISH: DDR INITIALIZATION
6043     // FINISH: top
6044     //
6045     EMIT_EXIT(),
6046 
6047     //
6048 };
6049 
6050 unsigned long ps7_mio_init_data_2_0[] = {
6051     // START: top
6052     // .. START: SLCR SETTINGS
6053     // .. UNLOCK_KEY = 0XDF0D
6054     // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
6055     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000DF0DU
6056     // ..
6057     EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU),
6058     // .. FINISH: SLCR SETTINGS
6059     // .. START: OCM REMAPPING
6060     // .. VREF_EN = 0x1
6061     // .. ==> 0XF8000B00[0:0] = 0x00000001U
6062     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
6063     // .. VREF_PULLUP_EN = 0x0
6064     // .. ==> 0XF8000B00[1:1] = 0x00000000U
6065     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
6066     // .. CLK_PULLUP_EN = 0x0
6067     // .. ==> 0XF8000B00[8:8] = 0x00000000U
6068     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6069     // .. SRSTN_PULLUP_EN = 0x0
6070     // .. ==> 0XF8000B00[9:9] = 0x00000000U
6071     // ..     ==> MASK : 0x00000200U    VAL : 0x00000000U
6072     // ..
6073     EMIT_MASKWRITE(0XF8000B00, 0x00000303U ,0x00000001U),
6074     // .. FINISH: OCM REMAPPING
6075     // .. START: DDRIOB SETTINGS
6076     // .. INP_POWER = 0x0
6077     // .. ==> 0XF8000B40[0:0] = 0x00000000U
6078     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6079     // .. INP_TYPE = 0x0
6080     // .. ==> 0XF8000B40[2:1] = 0x00000000U
6081     // ..     ==> MASK : 0x00000006U    VAL : 0x00000000U
6082     // .. DCI_UPDATE = 0x0
6083     // .. ==> 0XF8000B40[3:3] = 0x00000000U
6084     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
6085     // .. TERM_EN = 0x0
6086     // .. ==> 0XF8000B40[4:4] = 0x00000000U
6087     // ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
6088     // .. DCR_TYPE = 0x0
6089     // .. ==> 0XF8000B40[6:5] = 0x00000000U
6090     // ..     ==> MASK : 0x00000060U    VAL : 0x00000000U
6091     // .. IBUF_DISABLE_MODE = 0x0
6092     // .. ==> 0XF8000B40[7:7] = 0x00000000U
6093     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
6094     // .. TERM_DISABLE_MODE = 0x0
6095     // .. ==> 0XF8000B40[8:8] = 0x00000000U
6096     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6097     // .. OUTPUT_EN = 0x3
6098     // .. ==> 0XF8000B40[10:9] = 0x00000003U
6099     // ..     ==> MASK : 0x00000600U    VAL : 0x00000600U
6100     // .. PULLUP_EN = 0x0
6101     // .. ==> 0XF8000B40[11:11] = 0x00000000U
6102     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
6103     // ..
6104     EMIT_MASKWRITE(0XF8000B40, 0x00000FFFU ,0x00000600U),
6105     // .. INP_POWER = 0x0
6106     // .. ==> 0XF8000B44[0:0] = 0x00000000U
6107     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6108     // .. INP_TYPE = 0x0
6109     // .. ==> 0XF8000B44[2:1] = 0x00000000U
6110     // ..     ==> MASK : 0x00000006U    VAL : 0x00000000U
6111     // .. DCI_UPDATE = 0x0
6112     // .. ==> 0XF8000B44[3:3] = 0x00000000U
6113     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
6114     // .. TERM_EN = 0x0
6115     // .. ==> 0XF8000B44[4:4] = 0x00000000U
6116     // ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
6117     // .. DCR_TYPE = 0x0
6118     // .. ==> 0XF8000B44[6:5] = 0x00000000U
6119     // ..     ==> MASK : 0x00000060U    VAL : 0x00000000U
6120     // .. IBUF_DISABLE_MODE = 0x0
6121     // .. ==> 0XF8000B44[7:7] = 0x00000000U
6122     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
6123     // .. TERM_DISABLE_MODE = 0x0
6124     // .. ==> 0XF8000B44[8:8] = 0x00000000U
6125     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6126     // .. OUTPUT_EN = 0x3
6127     // .. ==> 0XF8000B44[10:9] = 0x00000003U
6128     // ..     ==> MASK : 0x00000600U    VAL : 0x00000600U
6129     // .. PULLUP_EN = 0x0
6130     // .. ==> 0XF8000B44[11:11] = 0x00000000U
6131     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
6132     // ..
6133     EMIT_MASKWRITE(0XF8000B44, 0x00000FFFU ,0x00000600U),
6134     // .. INP_POWER = 0x0
6135     // .. ==> 0XF8000B48[0:0] = 0x00000000U
6136     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6137     // .. INP_TYPE = 0x1
6138     // .. ==> 0XF8000B48[2:1] = 0x00000001U
6139     // ..     ==> MASK : 0x00000006U    VAL : 0x00000002U
6140     // .. DCI_UPDATE = 0x0
6141     // .. ==> 0XF8000B48[3:3] = 0x00000000U
6142     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
6143     // .. TERM_EN = 0x1
6144     // .. ==> 0XF8000B48[4:4] = 0x00000001U
6145     // ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
6146     // .. DCR_TYPE = 0x3
6147     // .. ==> 0XF8000B48[6:5] = 0x00000003U
6148     // ..     ==> MASK : 0x00000060U    VAL : 0x00000060U
6149     // .. IBUF_DISABLE_MODE = 0
6150     // .. ==> 0XF8000B48[7:7] = 0x00000000U
6151     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
6152     // .. TERM_DISABLE_MODE = 0
6153     // .. ==> 0XF8000B48[8:8] = 0x00000000U
6154     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6155     // .. OUTPUT_EN = 0x3
6156     // .. ==> 0XF8000B48[10:9] = 0x00000003U
6157     // ..     ==> MASK : 0x00000600U    VAL : 0x00000600U
6158     // .. PULLUP_EN = 0x0
6159     // .. ==> 0XF8000B48[11:11] = 0x00000000U
6160     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
6161     // ..
6162     EMIT_MASKWRITE(0XF8000B48, 0x00000FFFU ,0x00000672U),
6163     // .. INP_POWER = 0x0
6164     // .. ==> 0XF8000B4C[0:0] = 0x00000000U
6165     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6166     // .. INP_TYPE = 0x1
6167     // .. ==> 0XF8000B4C[2:1] = 0x00000001U
6168     // ..     ==> MASK : 0x00000006U    VAL : 0x00000002U
6169     // .. DCI_UPDATE = 0x0
6170     // .. ==> 0XF8000B4C[3:3] = 0x00000000U
6171     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
6172     // .. TERM_EN = 0x1
6173     // .. ==> 0XF8000B4C[4:4] = 0x00000001U
6174     // ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
6175     // .. DCR_TYPE = 0x3
6176     // .. ==> 0XF8000B4C[6:5] = 0x00000003U
6177     // ..     ==> MASK : 0x00000060U    VAL : 0x00000060U
6178     // .. IBUF_DISABLE_MODE = 0
6179     // .. ==> 0XF8000B4C[7:7] = 0x00000000U
6180     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
6181     // .. TERM_DISABLE_MODE = 0
6182     // .. ==> 0XF8000B4C[8:8] = 0x00000000U
6183     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6184     // .. OUTPUT_EN = 0x3
6185     // .. ==> 0XF8000B4C[10:9] = 0x00000003U
6186     // ..     ==> MASK : 0x00000600U    VAL : 0x00000600U
6187     // .. PULLUP_EN = 0x0
6188     // .. ==> 0XF8000B4C[11:11] = 0x00000000U
6189     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
6190     // ..
6191     EMIT_MASKWRITE(0XF8000B4C, 0x00000FFFU ,0x00000672U),
6192     // .. INP_POWER = 0x0
6193     // .. ==> 0XF8000B50[0:0] = 0x00000000U
6194     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6195     // .. INP_TYPE = 0x2
6196     // .. ==> 0XF8000B50[2:1] = 0x00000002U
6197     // ..     ==> MASK : 0x00000006U    VAL : 0x00000004U
6198     // .. DCI_UPDATE = 0x0
6199     // .. ==> 0XF8000B50[3:3] = 0x00000000U
6200     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
6201     // .. TERM_EN = 0x1
6202     // .. ==> 0XF8000B50[4:4] = 0x00000001U
6203     // ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
6204     // .. DCR_TYPE = 0x3
6205     // .. ==> 0XF8000B50[6:5] = 0x00000003U
6206     // ..     ==> MASK : 0x00000060U    VAL : 0x00000060U
6207     // .. IBUF_DISABLE_MODE = 0
6208     // .. ==> 0XF8000B50[7:7] = 0x00000000U
6209     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
6210     // .. TERM_DISABLE_MODE = 0
6211     // .. ==> 0XF8000B50[8:8] = 0x00000000U
6212     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6213     // .. OUTPUT_EN = 0x3
6214     // .. ==> 0XF8000B50[10:9] = 0x00000003U
6215     // ..     ==> MASK : 0x00000600U    VAL : 0x00000600U
6216     // .. PULLUP_EN = 0x0
6217     // .. ==> 0XF8000B50[11:11] = 0x00000000U
6218     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
6219     // ..
6220     EMIT_MASKWRITE(0XF8000B50, 0x00000FFFU ,0x00000674U),
6221     // .. INP_POWER = 0x0
6222     // .. ==> 0XF8000B54[0:0] = 0x00000000U
6223     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6224     // .. INP_TYPE = 0x2
6225     // .. ==> 0XF8000B54[2:1] = 0x00000002U
6226     // ..     ==> MASK : 0x00000006U    VAL : 0x00000004U
6227     // .. DCI_UPDATE = 0x0
6228     // .. ==> 0XF8000B54[3:3] = 0x00000000U
6229     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
6230     // .. TERM_EN = 0x1
6231     // .. ==> 0XF8000B54[4:4] = 0x00000001U
6232     // ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
6233     // .. DCR_TYPE = 0x3
6234     // .. ==> 0XF8000B54[6:5] = 0x00000003U
6235     // ..     ==> MASK : 0x00000060U    VAL : 0x00000060U
6236     // .. IBUF_DISABLE_MODE = 0
6237     // .. ==> 0XF8000B54[7:7] = 0x00000000U
6238     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
6239     // .. TERM_DISABLE_MODE = 0
6240     // .. ==> 0XF8000B54[8:8] = 0x00000000U
6241     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6242     // .. OUTPUT_EN = 0x3
6243     // .. ==> 0XF8000B54[10:9] = 0x00000003U
6244     // ..     ==> MASK : 0x00000600U    VAL : 0x00000600U
6245     // .. PULLUP_EN = 0x0
6246     // .. ==> 0XF8000B54[11:11] = 0x00000000U
6247     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
6248     // ..
6249     EMIT_MASKWRITE(0XF8000B54, 0x00000FFFU ,0x00000674U),
6250     // .. INP_POWER = 0x0
6251     // .. ==> 0XF8000B58[0:0] = 0x00000000U
6252     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6253     // .. INP_TYPE = 0x0
6254     // .. ==> 0XF8000B58[2:1] = 0x00000000U
6255     // ..     ==> MASK : 0x00000006U    VAL : 0x00000000U
6256     // .. DCI_UPDATE = 0x0
6257     // .. ==> 0XF8000B58[3:3] = 0x00000000U
6258     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
6259     // .. TERM_EN = 0x0
6260     // .. ==> 0XF8000B58[4:4] = 0x00000000U
6261     // ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
6262     // .. DCR_TYPE = 0x0
6263     // .. ==> 0XF8000B58[6:5] = 0x00000000U
6264     // ..     ==> MASK : 0x00000060U    VAL : 0x00000000U
6265     // .. IBUF_DISABLE_MODE = 0x0
6266     // .. ==> 0XF8000B58[7:7] = 0x00000000U
6267     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
6268     // .. TERM_DISABLE_MODE = 0x0
6269     // .. ==> 0XF8000B58[8:8] = 0x00000000U
6270     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6271     // .. OUTPUT_EN = 0x3
6272     // .. ==> 0XF8000B58[10:9] = 0x00000003U
6273     // ..     ==> MASK : 0x00000600U    VAL : 0x00000600U
6274     // .. PULLUP_EN = 0x0
6275     // .. ==> 0XF8000B58[11:11] = 0x00000000U
6276     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
6277     // ..
6278     EMIT_MASKWRITE(0XF8000B58, 0x00000FFFU ,0x00000600U),
6279     // .. DRIVE_P = 0x1c
6280     // .. ==> 0XF8000B5C[6:0] = 0x0000001CU
6281     // ..     ==> MASK : 0x0000007FU    VAL : 0x0000001CU
6282     // .. DRIVE_N = 0xc
6283     // .. ==> 0XF8000B5C[13:7] = 0x0000000CU
6284     // ..     ==> MASK : 0x00003F80U    VAL : 0x00000600U
6285     // .. SLEW_P = 0x3
6286     // .. ==> 0XF8000B5C[18:14] = 0x00000003U
6287     // ..     ==> MASK : 0x0007C000U    VAL : 0x0000C000U
6288     // .. SLEW_N = 0x3
6289     // .. ==> 0XF8000B5C[23:19] = 0x00000003U
6290     // ..     ==> MASK : 0x00F80000U    VAL : 0x00180000U
6291     // .. GTL = 0x0
6292     // .. ==> 0XF8000B5C[26:24] = 0x00000000U
6293     // ..     ==> MASK : 0x07000000U    VAL : 0x00000000U
6294     // .. RTERM = 0x0
6295     // .. ==> 0XF8000B5C[31:27] = 0x00000000U
6296     // ..     ==> MASK : 0xF8000000U    VAL : 0x00000000U
6297     // ..
6298     EMIT_MASKWRITE(0XF8000B5C, 0xFFFFFFFFU ,0x0018C61CU),
6299     // .. DRIVE_P = 0x1c
6300     // .. ==> 0XF8000B60[6:0] = 0x0000001CU
6301     // ..     ==> MASK : 0x0000007FU    VAL : 0x0000001CU
6302     // .. DRIVE_N = 0xc
6303     // .. ==> 0XF8000B60[13:7] = 0x0000000CU
6304     // ..     ==> MASK : 0x00003F80U    VAL : 0x00000600U
6305     // .. SLEW_P = 0x6
6306     // .. ==> 0XF8000B60[18:14] = 0x00000006U
6307     // ..     ==> MASK : 0x0007C000U    VAL : 0x00018000U
6308     // .. SLEW_N = 0x1f
6309     // .. ==> 0XF8000B60[23:19] = 0x0000001FU
6310     // ..     ==> MASK : 0x00F80000U    VAL : 0x00F80000U
6311     // .. GTL = 0x0
6312     // .. ==> 0XF8000B60[26:24] = 0x00000000U
6313     // ..     ==> MASK : 0x07000000U    VAL : 0x00000000U
6314     // .. RTERM = 0x0
6315     // .. ==> 0XF8000B60[31:27] = 0x00000000U
6316     // ..     ==> MASK : 0xF8000000U    VAL : 0x00000000U
6317     // ..
6318     EMIT_MASKWRITE(0XF8000B60, 0xFFFFFFFFU ,0x00F9861CU),
6319     // .. DRIVE_P = 0x1c
6320     // .. ==> 0XF8000B64[6:0] = 0x0000001CU
6321     // ..     ==> MASK : 0x0000007FU    VAL : 0x0000001CU
6322     // .. DRIVE_N = 0xc
6323     // .. ==> 0XF8000B64[13:7] = 0x0000000CU
6324     // ..     ==> MASK : 0x00003F80U    VAL : 0x00000600U
6325     // .. SLEW_P = 0x6
6326     // .. ==> 0XF8000B64[18:14] = 0x00000006U
6327     // ..     ==> MASK : 0x0007C000U    VAL : 0x00018000U
6328     // .. SLEW_N = 0x1f
6329     // .. ==> 0XF8000B64[23:19] = 0x0000001FU
6330     // ..     ==> MASK : 0x00F80000U    VAL : 0x00F80000U
6331     // .. GTL = 0x0
6332     // .. ==> 0XF8000B64[26:24] = 0x00000000U
6333     // ..     ==> MASK : 0x07000000U    VAL : 0x00000000U
6334     // .. RTERM = 0x0
6335     // .. ==> 0XF8000B64[31:27] = 0x00000000U
6336     // ..     ==> MASK : 0xF8000000U    VAL : 0x00000000U
6337     // ..
6338     EMIT_MASKWRITE(0XF8000B64, 0xFFFFFFFFU ,0x00F9861CU),
6339     // .. DRIVE_P = 0x1c
6340     // .. ==> 0XF8000B68[6:0] = 0x0000001CU
6341     // ..     ==> MASK : 0x0000007FU    VAL : 0x0000001CU
6342     // .. DRIVE_N = 0xc
6343     // .. ==> 0XF8000B68[13:7] = 0x0000000CU
6344     // ..     ==> MASK : 0x00003F80U    VAL : 0x00000600U
6345     // .. SLEW_P = 0x6
6346     // .. ==> 0XF8000B68[18:14] = 0x00000006U
6347     // ..     ==> MASK : 0x0007C000U    VAL : 0x00018000U
6348     // .. SLEW_N = 0x1f
6349     // .. ==> 0XF8000B68[23:19] = 0x0000001FU
6350     // ..     ==> MASK : 0x00F80000U    VAL : 0x00F80000U
6351     // .. GTL = 0x0
6352     // .. ==> 0XF8000B68[26:24] = 0x00000000U
6353     // ..     ==> MASK : 0x07000000U    VAL : 0x00000000U
6354     // .. RTERM = 0x0
6355     // .. ==> 0XF8000B68[31:27] = 0x00000000U
6356     // ..     ==> MASK : 0xF8000000U    VAL : 0x00000000U
6357     // ..
6358     EMIT_MASKWRITE(0XF8000B68, 0xFFFFFFFFU ,0x00F9861CU),
6359     // .. VREF_INT_EN = 0x1
6360     // .. ==> 0XF8000B6C[0:0] = 0x00000001U
6361     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
6362     // .. VREF_SEL = 0x4
6363     // .. ==> 0XF8000B6C[4:1] = 0x00000004U
6364     // ..     ==> MASK : 0x0000001EU    VAL : 0x00000008U
6365     // .. VREF_EXT_EN = 0x0
6366     // .. ==> 0XF8000B6C[6:5] = 0x00000000U
6367     // ..     ==> MASK : 0x00000060U    VAL : 0x00000000U
6368     // .. VREF_PULLUP_EN = 0x0
6369     // .. ==> 0XF8000B6C[8:7] = 0x00000000U
6370     // ..     ==> MASK : 0x00000180U    VAL : 0x00000000U
6371     // .. REFIO_EN = 0x1
6372     // .. ==> 0XF8000B6C[9:9] = 0x00000001U
6373     // ..     ==> MASK : 0x00000200U    VAL : 0x00000200U
6374     // .. REFIO_TEST = 0x3
6375     // .. ==> 0XF8000B6C[11:10] = 0x00000003U
6376     // ..     ==> MASK : 0x00000C00U    VAL : 0x00000C00U
6377     // .. REFIO_PULLUP_EN = 0x0
6378     // .. ==> 0XF8000B6C[12:12] = 0x00000000U
6379     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
6380     // .. DRST_B_PULLUP_EN = 0x0
6381     // .. ==> 0XF8000B6C[13:13] = 0x00000000U
6382     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
6383     // .. CKE_PULLUP_EN = 0x0
6384     // .. ==> 0XF8000B6C[14:14] = 0x00000000U
6385     // ..     ==> MASK : 0x00004000U    VAL : 0x00000000U
6386     // ..
6387     EMIT_MASKWRITE(0XF8000B6C, 0x00007FFFU ,0x00000E09U),
6388     // .. .. START: ASSERT RESET
6389     // .. .. RESET = 1
6390     // .. .. ==> 0XF8000B70[0:0] = 0x00000001U
6391     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
6392     // .. .. VRN_OUT = 0x1
6393     // .. .. ==> 0XF8000B70[5:5] = 0x00000001U
6394     // .. ..     ==> MASK : 0x00000020U    VAL : 0x00000020U
6395     // .. ..
6396     EMIT_MASKWRITE(0XF8000B70, 0x00000021U ,0x00000021U),
6397     // .. .. FINISH: ASSERT RESET
6398     // .. .. START: DEASSERT RESET
6399     // .. .. RESET = 0
6400     // .. .. ==> 0XF8000B70[0:0] = 0x00000000U
6401     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6402     // .. .. VRN_OUT = 0x1
6403     // .. .. ==> 0XF8000B70[5:5] = 0x00000001U
6404     // .. ..     ==> MASK : 0x00000020U    VAL : 0x00000020U
6405     // .. ..
6406     EMIT_MASKWRITE(0XF8000B70, 0x00000021U ,0x00000020U),
6407     // .. .. FINISH: DEASSERT RESET
6408     // .. .. RESET = 0x1
6409     // .. .. ==> 0XF8000B70[0:0] = 0x00000001U
6410     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
6411     // .. .. ENABLE = 0x1
6412     // .. .. ==> 0XF8000B70[1:1] = 0x00000001U
6413     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
6414     // .. .. VRP_TRI = 0x0
6415     // .. .. ==> 0XF8000B70[2:2] = 0x00000000U
6416     // .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
6417     // .. .. VRN_TRI = 0x0
6418     // .. .. ==> 0XF8000B70[3:3] = 0x00000000U
6419     // .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
6420     // .. .. VRP_OUT = 0x0
6421     // .. .. ==> 0XF8000B70[4:4] = 0x00000000U
6422     // .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
6423     // .. .. VRN_OUT = 0x1
6424     // .. .. ==> 0XF8000B70[5:5] = 0x00000001U
6425     // .. ..     ==> MASK : 0x00000020U    VAL : 0x00000020U
6426     // .. .. NREF_OPT1 = 0x0
6427     // .. .. ==> 0XF8000B70[7:6] = 0x00000000U
6428     // .. ..     ==> MASK : 0x000000C0U    VAL : 0x00000000U
6429     // .. .. NREF_OPT2 = 0x0
6430     // .. .. ==> 0XF8000B70[10:8] = 0x00000000U
6431     // .. ..     ==> MASK : 0x00000700U    VAL : 0x00000000U
6432     // .. .. NREF_OPT4 = 0x1
6433     // .. .. ==> 0XF8000B70[13:11] = 0x00000001U
6434     // .. ..     ==> MASK : 0x00003800U    VAL : 0x00000800U
6435     // .. .. PREF_OPT1 = 0x0
6436     // .. .. ==> 0XF8000B70[16:14] = 0x00000000U
6437     // .. ..     ==> MASK : 0x0001C000U    VAL : 0x00000000U
6438     // .. .. PREF_OPT2 = 0x0
6439     // .. .. ==> 0XF8000B70[19:17] = 0x00000000U
6440     // .. ..     ==> MASK : 0x000E0000U    VAL : 0x00000000U
6441     // .. .. UPDATE_CONTROL = 0x0
6442     // .. .. ==> 0XF8000B70[20:20] = 0x00000000U
6443     // .. ..     ==> MASK : 0x00100000U    VAL : 0x00000000U
6444     // .. .. INIT_COMPLETE = 0x0
6445     // .. .. ==> 0XF8000B70[21:21] = 0x00000000U
6446     // .. ..     ==> MASK : 0x00200000U    VAL : 0x00000000U
6447     // .. .. TST_CLK = 0x0
6448     // .. .. ==> 0XF8000B70[22:22] = 0x00000000U
6449     // .. ..     ==> MASK : 0x00400000U    VAL : 0x00000000U
6450     // .. .. TST_HLN = 0x0
6451     // .. .. ==> 0XF8000B70[23:23] = 0x00000000U
6452     // .. ..     ==> MASK : 0x00800000U    VAL : 0x00000000U
6453     // .. .. TST_HLP = 0x0
6454     // .. .. ==> 0XF8000B70[24:24] = 0x00000000U
6455     // .. ..     ==> MASK : 0x01000000U    VAL : 0x00000000U
6456     // .. .. TST_RST = 0x0
6457     // .. .. ==> 0XF8000B70[25:25] = 0x00000000U
6458     // .. ..     ==> MASK : 0x02000000U    VAL : 0x00000000U
6459     // .. .. INT_DCI_EN = 0x0
6460     // .. .. ==> 0XF8000B70[26:26] = 0x00000000U
6461     // .. ..     ==> MASK : 0x04000000U    VAL : 0x00000000U
6462     // .. ..
6463     EMIT_MASKWRITE(0XF8000B70, 0x07FFFFFFU ,0x00000823U),
6464     // .. FINISH: DDRIOB SETTINGS
6465     // .. START: MIO PROGRAMMING
6466     // .. TRI_ENABLE = 1
6467     // .. ==> 0XF8000700[0:0] = 0x00000001U
6468     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
6469     // .. Speed = 0
6470     // .. ==> 0XF8000700[8:8] = 0x00000000U
6471     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6472     // .. IO_Type = 1
6473     // .. ==> 0XF8000700[11:9] = 0x00000001U
6474     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
6475     // .. PULLUP = 1
6476     // .. ==> 0XF8000700[12:12] = 0x00000001U
6477     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
6478     // .. DisableRcvr = 0
6479     // .. ==> 0XF8000700[13:13] = 0x00000000U
6480     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
6481     // ..
6482     EMIT_MASKWRITE(0XF8000700, 0x00003F01U ,0x00001201U),
6483     // .. TRI_ENABLE = 0
6484     // .. ==> 0XF8000704[0:0] = 0x00000000U
6485     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6486     // .. L0_SEL = 1
6487     // .. ==> 0XF8000704[1:1] = 0x00000001U
6488     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
6489     // .. L1_SEL = 0
6490     // .. ==> 0XF8000704[2:2] = 0x00000000U
6491     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
6492     // .. L2_SEL = 0
6493     // .. ==> 0XF8000704[4:3] = 0x00000000U
6494     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
6495     // .. L3_SEL = 0
6496     // .. ==> 0XF8000704[7:5] = 0x00000000U
6497     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
6498     // .. Speed = 0
6499     // .. ==> 0XF8000704[8:8] = 0x00000000U
6500     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6501     // .. IO_Type = 1
6502     // .. ==> 0XF8000704[11:9] = 0x00000001U
6503     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
6504     // .. PULLUP = 1
6505     // .. ==> 0XF8000704[12:12] = 0x00000001U
6506     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
6507     // .. DisableRcvr = 0
6508     // .. ==> 0XF8000704[13:13] = 0x00000000U
6509     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
6510     // ..
6511     EMIT_MASKWRITE(0XF8000704, 0x00003FFFU ,0x00001202U),
6512     // .. TRI_ENABLE = 0
6513     // .. ==> 0XF8000708[0:0] = 0x00000000U
6514     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6515     // .. L0_SEL = 1
6516     // .. ==> 0XF8000708[1:1] = 0x00000001U
6517     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
6518     // .. L1_SEL = 0
6519     // .. ==> 0XF8000708[2:2] = 0x00000000U
6520     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
6521     // .. L2_SEL = 0
6522     // .. ==> 0XF8000708[4:3] = 0x00000000U
6523     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
6524     // .. L3_SEL = 0
6525     // .. ==> 0XF8000708[7:5] = 0x00000000U
6526     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
6527     // .. Speed = 0
6528     // .. ==> 0XF8000708[8:8] = 0x00000000U
6529     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6530     // .. IO_Type = 1
6531     // .. ==> 0XF8000708[11:9] = 0x00000001U
6532     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
6533     // .. PULLUP = 0
6534     // .. ==> 0XF8000708[12:12] = 0x00000000U
6535     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
6536     // .. DisableRcvr = 0
6537     // .. ==> 0XF8000708[13:13] = 0x00000000U
6538     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
6539     // ..
6540     EMIT_MASKWRITE(0XF8000708, 0x00003FFFU ,0x00000202U),
6541     // .. TRI_ENABLE = 0
6542     // .. ==> 0XF800070C[0:0] = 0x00000000U
6543     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6544     // .. L0_SEL = 1
6545     // .. ==> 0XF800070C[1:1] = 0x00000001U
6546     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
6547     // .. L1_SEL = 0
6548     // .. ==> 0XF800070C[2:2] = 0x00000000U
6549     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
6550     // .. L2_SEL = 0
6551     // .. ==> 0XF800070C[4:3] = 0x00000000U
6552     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
6553     // .. L3_SEL = 0
6554     // .. ==> 0XF800070C[7:5] = 0x00000000U
6555     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
6556     // .. Speed = 0
6557     // .. ==> 0XF800070C[8:8] = 0x00000000U
6558     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6559     // .. IO_Type = 1
6560     // .. ==> 0XF800070C[11:9] = 0x00000001U
6561     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
6562     // .. PULLUP = 0
6563     // .. ==> 0XF800070C[12:12] = 0x00000000U
6564     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
6565     // .. DisableRcvr = 0
6566     // .. ==> 0XF800070C[13:13] = 0x00000000U
6567     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
6568     // ..
6569     EMIT_MASKWRITE(0XF800070C, 0x00003FFFU ,0x00000202U),
6570     // .. TRI_ENABLE = 0
6571     // .. ==> 0XF8000710[0:0] = 0x00000000U
6572     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6573     // .. L0_SEL = 1
6574     // .. ==> 0XF8000710[1:1] = 0x00000001U
6575     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
6576     // .. L1_SEL = 0
6577     // .. ==> 0XF8000710[2:2] = 0x00000000U
6578     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
6579     // .. L2_SEL = 0
6580     // .. ==> 0XF8000710[4:3] = 0x00000000U
6581     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
6582     // .. L3_SEL = 0
6583     // .. ==> 0XF8000710[7:5] = 0x00000000U
6584     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
6585     // .. Speed = 0
6586     // .. ==> 0XF8000710[8:8] = 0x00000000U
6587     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6588     // .. IO_Type = 1
6589     // .. ==> 0XF8000710[11:9] = 0x00000001U
6590     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
6591     // .. PULLUP = 0
6592     // .. ==> 0XF8000710[12:12] = 0x00000000U
6593     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
6594     // .. DisableRcvr = 0
6595     // .. ==> 0XF8000710[13:13] = 0x00000000U
6596     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
6597     // ..
6598     EMIT_MASKWRITE(0XF8000710, 0x00003FFFU ,0x00000202U),
6599     // .. TRI_ENABLE = 0
6600     // .. ==> 0XF8000714[0:0] = 0x00000000U
6601     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6602     // .. L0_SEL = 1
6603     // .. ==> 0XF8000714[1:1] = 0x00000001U
6604     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
6605     // .. L1_SEL = 0
6606     // .. ==> 0XF8000714[2:2] = 0x00000000U
6607     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
6608     // .. L2_SEL = 0
6609     // .. ==> 0XF8000714[4:3] = 0x00000000U
6610     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
6611     // .. L3_SEL = 0
6612     // .. ==> 0XF8000714[7:5] = 0x00000000U
6613     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
6614     // .. Speed = 0
6615     // .. ==> 0XF8000714[8:8] = 0x00000000U
6616     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6617     // .. IO_Type = 1
6618     // .. ==> 0XF8000714[11:9] = 0x00000001U
6619     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
6620     // .. PULLUP = 0
6621     // .. ==> 0XF8000714[12:12] = 0x00000000U
6622     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
6623     // .. DisableRcvr = 0
6624     // .. ==> 0XF8000714[13:13] = 0x00000000U
6625     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
6626     // ..
6627     EMIT_MASKWRITE(0XF8000714, 0x00003FFFU ,0x00000202U),
6628     // .. TRI_ENABLE = 0
6629     // .. ==> 0XF8000718[0:0] = 0x00000000U
6630     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6631     // .. L0_SEL = 1
6632     // .. ==> 0XF8000718[1:1] = 0x00000001U
6633     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
6634     // .. L1_SEL = 0
6635     // .. ==> 0XF8000718[2:2] = 0x00000000U
6636     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
6637     // .. L2_SEL = 0
6638     // .. ==> 0XF8000718[4:3] = 0x00000000U
6639     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
6640     // .. L3_SEL = 0
6641     // .. ==> 0XF8000718[7:5] = 0x00000000U
6642     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
6643     // .. Speed = 0
6644     // .. ==> 0XF8000718[8:8] = 0x00000000U
6645     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6646     // .. IO_Type = 1
6647     // .. ==> 0XF8000718[11:9] = 0x00000001U
6648     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
6649     // .. PULLUP = 0
6650     // .. ==> 0XF8000718[12:12] = 0x00000000U
6651     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
6652     // .. DisableRcvr = 0
6653     // .. ==> 0XF8000718[13:13] = 0x00000000U
6654     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
6655     // ..
6656     EMIT_MASKWRITE(0XF8000718, 0x00003FFFU ,0x00000202U),
6657     // .. TRI_ENABLE = 0
6658     // .. ==> 0XF800071C[0:0] = 0x00000000U
6659     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6660     // .. L0_SEL = 0
6661     // .. ==> 0XF800071C[1:1] = 0x00000000U
6662     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
6663     // .. L1_SEL = 0
6664     // .. ==> 0XF800071C[2:2] = 0x00000000U
6665     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
6666     // .. L2_SEL = 0
6667     // .. ==> 0XF800071C[4:3] = 0x00000000U
6668     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
6669     // .. L3_SEL = 0
6670     // .. ==> 0XF800071C[7:5] = 0x00000000U
6671     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
6672     // .. Speed = 0
6673     // .. ==> 0XF800071C[8:8] = 0x00000000U
6674     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6675     // .. IO_Type = 1
6676     // .. ==> 0XF800071C[11:9] = 0x00000001U
6677     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
6678     // .. PULLUP = 0
6679     // .. ==> 0XF800071C[12:12] = 0x00000000U
6680     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
6681     // .. DisableRcvr = 0
6682     // .. ==> 0XF800071C[13:13] = 0x00000000U
6683     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
6684     // ..
6685     EMIT_MASKWRITE(0XF800071C, 0x00003FFFU ,0x00000200U),
6686     // .. TRI_ENABLE = 0
6687     // .. ==> 0XF8000720[0:0] = 0x00000000U
6688     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6689     // .. L0_SEL = 1
6690     // .. ==> 0XF8000720[1:1] = 0x00000001U
6691     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
6692     // .. L1_SEL = 0
6693     // .. ==> 0XF8000720[2:2] = 0x00000000U
6694     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
6695     // .. L2_SEL = 0
6696     // .. ==> 0XF8000720[4:3] = 0x00000000U
6697     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
6698     // .. L3_SEL = 0
6699     // .. ==> 0XF8000720[7:5] = 0x00000000U
6700     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
6701     // .. Speed = 0
6702     // .. ==> 0XF8000720[8:8] = 0x00000000U
6703     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6704     // .. IO_Type = 1
6705     // .. ==> 0XF8000720[11:9] = 0x00000001U
6706     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
6707     // .. PULLUP = 0
6708     // .. ==> 0XF8000720[12:12] = 0x00000000U
6709     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
6710     // .. DisableRcvr = 0
6711     // .. ==> 0XF8000720[13:13] = 0x00000000U
6712     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
6713     // ..
6714     EMIT_MASKWRITE(0XF8000720, 0x00003FFFU ,0x00000202U),
6715     // .. TRI_ENABLE = 0
6716     // .. ==> 0XF8000724[0:0] = 0x00000000U
6717     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6718     // .. L0_SEL = 0
6719     // .. ==> 0XF8000724[1:1] = 0x00000000U
6720     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
6721     // .. L1_SEL = 0
6722     // .. ==> 0XF8000724[2:2] = 0x00000000U
6723     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
6724     // .. L2_SEL = 0
6725     // .. ==> 0XF8000724[4:3] = 0x00000000U
6726     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
6727     // .. L3_SEL = 0
6728     // .. ==> 0XF8000724[7:5] = 0x00000000U
6729     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
6730     // .. Speed = 0
6731     // .. ==> 0XF8000724[8:8] = 0x00000000U
6732     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6733     // .. IO_Type = 1
6734     // .. ==> 0XF8000724[11:9] = 0x00000001U
6735     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
6736     // .. PULLUP = 1
6737     // .. ==> 0XF8000724[12:12] = 0x00000001U
6738     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
6739     // .. DisableRcvr = 0
6740     // .. ==> 0XF8000724[13:13] = 0x00000000U
6741     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
6742     // ..
6743     EMIT_MASKWRITE(0XF8000724, 0x00003FFFU ,0x00001200U),
6744     // .. TRI_ENABLE = 0
6745     // .. ==> 0XF8000728[0:0] = 0x00000000U
6746     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6747     // .. L0_SEL = 0
6748     // .. ==> 0XF8000728[1:1] = 0x00000000U
6749     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
6750     // .. L1_SEL = 0
6751     // .. ==> 0XF8000728[2:2] = 0x00000000U
6752     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
6753     // .. L2_SEL = 0
6754     // .. ==> 0XF8000728[4:3] = 0x00000000U
6755     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
6756     // .. L3_SEL = 0
6757     // .. ==> 0XF8000728[7:5] = 0x00000000U
6758     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
6759     // .. Speed = 0
6760     // .. ==> 0XF8000728[8:8] = 0x00000000U
6761     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6762     // .. IO_Type = 1
6763     // .. ==> 0XF8000728[11:9] = 0x00000001U
6764     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
6765     // .. PULLUP = 1
6766     // .. ==> 0XF8000728[12:12] = 0x00000001U
6767     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
6768     // .. DisableRcvr = 0
6769     // .. ==> 0XF8000728[13:13] = 0x00000000U
6770     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
6771     // ..
6772     EMIT_MASKWRITE(0XF8000728, 0x00003FFFU ,0x00001200U),
6773     // .. TRI_ENABLE = 0
6774     // .. ==> 0XF800072C[0:0] = 0x00000000U
6775     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6776     // .. L0_SEL = 0
6777     // .. ==> 0XF800072C[1:1] = 0x00000000U
6778     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
6779     // .. L1_SEL = 0
6780     // .. ==> 0XF800072C[2:2] = 0x00000000U
6781     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
6782     // .. L2_SEL = 0
6783     // .. ==> 0XF800072C[4:3] = 0x00000000U
6784     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
6785     // .. L3_SEL = 0
6786     // .. ==> 0XF800072C[7:5] = 0x00000000U
6787     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
6788     // .. Speed = 0
6789     // .. ==> 0XF800072C[8:8] = 0x00000000U
6790     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6791     // .. IO_Type = 1
6792     // .. ==> 0XF800072C[11:9] = 0x00000001U
6793     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
6794     // .. PULLUP = 1
6795     // .. ==> 0XF800072C[12:12] = 0x00000001U
6796     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
6797     // .. DisableRcvr = 0
6798     // .. ==> 0XF800072C[13:13] = 0x00000000U
6799     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
6800     // ..
6801     EMIT_MASKWRITE(0XF800072C, 0x00003FFFU ,0x00001200U),
6802     // .. TRI_ENABLE = 0
6803     // .. ==> 0XF8000730[0:0] = 0x00000000U
6804     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6805     // .. L0_SEL = 0
6806     // .. ==> 0XF8000730[1:1] = 0x00000000U
6807     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
6808     // .. L1_SEL = 0
6809     // .. ==> 0XF8000730[2:2] = 0x00000000U
6810     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
6811     // .. L2_SEL = 0
6812     // .. ==> 0XF8000730[4:3] = 0x00000000U
6813     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
6814     // .. L3_SEL = 0
6815     // .. ==> 0XF8000730[7:5] = 0x00000000U
6816     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
6817     // .. Speed = 0
6818     // .. ==> 0XF8000730[8:8] = 0x00000000U
6819     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6820     // .. IO_Type = 1
6821     // .. ==> 0XF8000730[11:9] = 0x00000001U
6822     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
6823     // .. PULLUP = 1
6824     // .. ==> 0XF8000730[12:12] = 0x00000001U
6825     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
6826     // .. DisableRcvr = 0
6827     // .. ==> 0XF8000730[13:13] = 0x00000000U
6828     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
6829     // ..
6830     EMIT_MASKWRITE(0XF8000730, 0x00003FFFU ,0x00001200U),
6831     // .. TRI_ENABLE = 0
6832     // .. ==> 0XF8000734[0:0] = 0x00000000U
6833     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6834     // .. L0_SEL = 0
6835     // .. ==> 0XF8000734[1:1] = 0x00000000U
6836     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
6837     // .. L1_SEL = 0
6838     // .. ==> 0XF8000734[2:2] = 0x00000000U
6839     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
6840     // .. L2_SEL = 0
6841     // .. ==> 0XF8000734[4:3] = 0x00000000U
6842     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
6843     // .. L3_SEL = 0
6844     // .. ==> 0XF8000734[7:5] = 0x00000000U
6845     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
6846     // .. Speed = 0
6847     // .. ==> 0XF8000734[8:8] = 0x00000000U
6848     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6849     // .. IO_Type = 1
6850     // .. ==> 0XF8000734[11:9] = 0x00000001U
6851     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
6852     // .. PULLUP = 1
6853     // .. ==> 0XF8000734[12:12] = 0x00000001U
6854     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
6855     // .. DisableRcvr = 0
6856     // .. ==> 0XF8000734[13:13] = 0x00000000U
6857     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
6858     // ..
6859     EMIT_MASKWRITE(0XF8000734, 0x00003FFFU ,0x00001200U),
6860     // .. TRI_ENABLE = 0
6861     // .. ==> 0XF8000738[0:0] = 0x00000000U
6862     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6863     // .. L0_SEL = 0
6864     // .. ==> 0XF8000738[1:1] = 0x00000000U
6865     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
6866     // .. L1_SEL = 0
6867     // .. ==> 0XF8000738[2:2] = 0x00000000U
6868     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
6869     // .. L2_SEL = 0
6870     // .. ==> 0XF8000738[4:3] = 0x00000000U
6871     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
6872     // .. L3_SEL = 0
6873     // .. ==> 0XF8000738[7:5] = 0x00000000U
6874     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
6875     // .. Speed = 0
6876     // .. ==> 0XF8000738[8:8] = 0x00000000U
6877     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6878     // .. IO_Type = 1
6879     // .. ==> 0XF8000738[11:9] = 0x00000001U
6880     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
6881     // .. PULLUP = 1
6882     // .. ==> 0XF8000738[12:12] = 0x00000001U
6883     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
6884     // .. DisableRcvr = 0
6885     // .. ==> 0XF8000738[13:13] = 0x00000000U
6886     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
6887     // ..
6888     EMIT_MASKWRITE(0XF8000738, 0x00003FFFU ,0x00001200U),
6889     // .. TRI_ENABLE = 1
6890     // .. ==> 0XF800073C[0:0] = 0x00000001U
6891     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
6892     // .. Speed = 0
6893     // .. ==> 0XF800073C[8:8] = 0x00000000U
6894     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6895     // .. IO_Type = 1
6896     // .. ==> 0XF800073C[11:9] = 0x00000001U
6897     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
6898     // .. PULLUP = 1
6899     // .. ==> 0XF800073C[12:12] = 0x00000001U
6900     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
6901     // .. DisableRcvr = 0
6902     // .. ==> 0XF800073C[13:13] = 0x00000000U
6903     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
6904     // ..
6905     EMIT_MASKWRITE(0XF800073C, 0x00003F01U ,0x00001201U),
6906     // .. TRI_ENABLE = 0
6907     // .. ==> 0XF8000740[0:0] = 0x00000000U
6908     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6909     // .. L0_SEL = 1
6910     // .. ==> 0XF8000740[1:1] = 0x00000001U
6911     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
6912     // .. L1_SEL = 0
6913     // .. ==> 0XF8000740[2:2] = 0x00000000U
6914     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
6915     // .. L2_SEL = 0
6916     // .. ==> 0XF8000740[4:3] = 0x00000000U
6917     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
6918     // .. L3_SEL = 0
6919     // .. ==> 0XF8000740[7:5] = 0x00000000U
6920     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
6921     // .. Speed = 0
6922     // .. ==> 0XF8000740[8:8] = 0x00000000U
6923     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6924     // .. IO_Type = 4
6925     // .. ==> 0XF8000740[11:9] = 0x00000004U
6926     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
6927     // .. PULLUP = 0
6928     // .. ==> 0XF8000740[12:12] = 0x00000000U
6929     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
6930     // .. DisableRcvr = 1
6931     // .. ==> 0XF8000740[13:13] = 0x00000001U
6932     // ..     ==> MASK : 0x00002000U    VAL : 0x00002000U
6933     // ..
6934     EMIT_MASKWRITE(0XF8000740, 0x00003FFFU ,0x00002802U),
6935     // .. TRI_ENABLE = 0
6936     // .. ==> 0XF8000744[0:0] = 0x00000000U
6937     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6938     // .. L0_SEL = 1
6939     // .. ==> 0XF8000744[1:1] = 0x00000001U
6940     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
6941     // .. L1_SEL = 0
6942     // .. ==> 0XF8000744[2:2] = 0x00000000U
6943     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
6944     // .. L2_SEL = 0
6945     // .. ==> 0XF8000744[4:3] = 0x00000000U
6946     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
6947     // .. L3_SEL = 0
6948     // .. ==> 0XF8000744[7:5] = 0x00000000U
6949     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
6950     // .. Speed = 0
6951     // .. ==> 0XF8000744[8:8] = 0x00000000U
6952     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6953     // .. IO_Type = 4
6954     // .. ==> 0XF8000744[11:9] = 0x00000004U
6955     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
6956     // .. PULLUP = 0
6957     // .. ==> 0XF8000744[12:12] = 0x00000000U
6958     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
6959     // .. DisableRcvr = 1
6960     // .. ==> 0XF8000744[13:13] = 0x00000001U
6961     // ..     ==> MASK : 0x00002000U    VAL : 0x00002000U
6962     // ..
6963     EMIT_MASKWRITE(0XF8000744, 0x00003FFFU ,0x00002802U),
6964     // .. TRI_ENABLE = 0
6965     // .. ==> 0XF8000748[0:0] = 0x00000000U
6966     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6967     // .. L0_SEL = 1
6968     // .. ==> 0XF8000748[1:1] = 0x00000001U
6969     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
6970     // .. L1_SEL = 0
6971     // .. ==> 0XF8000748[2:2] = 0x00000000U
6972     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
6973     // .. L2_SEL = 0
6974     // .. ==> 0XF8000748[4:3] = 0x00000000U
6975     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
6976     // .. L3_SEL = 0
6977     // .. ==> 0XF8000748[7:5] = 0x00000000U
6978     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
6979     // .. Speed = 0
6980     // .. ==> 0XF8000748[8:8] = 0x00000000U
6981     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6982     // .. IO_Type = 4
6983     // .. ==> 0XF8000748[11:9] = 0x00000004U
6984     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
6985     // .. PULLUP = 0
6986     // .. ==> 0XF8000748[12:12] = 0x00000000U
6987     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
6988     // .. DisableRcvr = 1
6989     // .. ==> 0XF8000748[13:13] = 0x00000001U
6990     // ..     ==> MASK : 0x00002000U    VAL : 0x00002000U
6991     // ..
6992     EMIT_MASKWRITE(0XF8000748, 0x00003FFFU ,0x00002802U),
6993     // .. TRI_ENABLE = 0
6994     // .. ==> 0XF800074C[0:0] = 0x00000000U
6995     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6996     // .. L0_SEL = 1
6997     // .. ==> 0XF800074C[1:1] = 0x00000001U
6998     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
6999     // .. L1_SEL = 0
7000     // .. ==> 0XF800074C[2:2] = 0x00000000U
7001     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
7002     // .. L2_SEL = 0
7003     // .. ==> 0XF800074C[4:3] = 0x00000000U
7004     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7005     // .. L3_SEL = 0
7006     // .. ==> 0XF800074C[7:5] = 0x00000000U
7007     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
7008     // .. Speed = 0
7009     // .. ==> 0XF800074C[8:8] = 0x00000000U
7010     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7011     // .. IO_Type = 4
7012     // .. ==> 0XF800074C[11:9] = 0x00000004U
7013     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
7014     // .. PULLUP = 0
7015     // .. ==> 0XF800074C[12:12] = 0x00000000U
7016     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7017     // .. DisableRcvr = 1
7018     // .. ==> 0XF800074C[13:13] = 0x00000001U
7019     // ..     ==> MASK : 0x00002000U    VAL : 0x00002000U
7020     // ..
7021     EMIT_MASKWRITE(0XF800074C, 0x00003FFFU ,0x00002802U),
7022     // .. TRI_ENABLE = 0
7023     // .. ==> 0XF8000750[0:0] = 0x00000000U
7024     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
7025     // .. L0_SEL = 1
7026     // .. ==> 0XF8000750[1:1] = 0x00000001U
7027     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
7028     // .. L1_SEL = 0
7029     // .. ==> 0XF8000750[2:2] = 0x00000000U
7030     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
7031     // .. L2_SEL = 0
7032     // .. ==> 0XF8000750[4:3] = 0x00000000U
7033     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7034     // .. L3_SEL = 0
7035     // .. ==> 0XF8000750[7:5] = 0x00000000U
7036     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
7037     // .. Speed = 0
7038     // .. ==> 0XF8000750[8:8] = 0x00000000U
7039     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7040     // .. IO_Type = 4
7041     // .. ==> 0XF8000750[11:9] = 0x00000004U
7042     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
7043     // .. PULLUP = 0
7044     // .. ==> 0XF8000750[12:12] = 0x00000000U
7045     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7046     // .. DisableRcvr = 1
7047     // .. ==> 0XF8000750[13:13] = 0x00000001U
7048     // ..     ==> MASK : 0x00002000U    VAL : 0x00002000U
7049     // ..
7050     EMIT_MASKWRITE(0XF8000750, 0x00003FFFU ,0x00002802U),
7051     // .. TRI_ENABLE = 0
7052     // .. ==> 0XF8000754[0:0] = 0x00000000U
7053     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
7054     // .. L0_SEL = 1
7055     // .. ==> 0XF8000754[1:1] = 0x00000001U
7056     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
7057     // .. L1_SEL = 0
7058     // .. ==> 0XF8000754[2:2] = 0x00000000U
7059     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
7060     // .. L2_SEL = 0
7061     // .. ==> 0XF8000754[4:3] = 0x00000000U
7062     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7063     // .. L3_SEL = 0
7064     // .. ==> 0XF8000754[7:5] = 0x00000000U
7065     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
7066     // .. Speed = 0
7067     // .. ==> 0XF8000754[8:8] = 0x00000000U
7068     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7069     // .. IO_Type = 4
7070     // .. ==> 0XF8000754[11:9] = 0x00000004U
7071     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
7072     // .. PULLUP = 0
7073     // .. ==> 0XF8000754[12:12] = 0x00000000U
7074     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7075     // .. DisableRcvr = 1
7076     // .. ==> 0XF8000754[13:13] = 0x00000001U
7077     // ..     ==> MASK : 0x00002000U    VAL : 0x00002000U
7078     // ..
7079     EMIT_MASKWRITE(0XF8000754, 0x00003FFFU ,0x00002802U),
7080     // .. TRI_ENABLE = 1
7081     // .. ==> 0XF8000758[0:0] = 0x00000001U
7082     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
7083     // .. L0_SEL = 1
7084     // .. ==> 0XF8000758[1:1] = 0x00000001U
7085     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
7086     // .. L1_SEL = 0
7087     // .. ==> 0XF8000758[2:2] = 0x00000000U
7088     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
7089     // .. L2_SEL = 0
7090     // .. ==> 0XF8000758[4:3] = 0x00000000U
7091     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7092     // .. L3_SEL = 0
7093     // .. ==> 0XF8000758[7:5] = 0x00000000U
7094     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
7095     // .. Speed = 0
7096     // .. ==> 0XF8000758[8:8] = 0x00000000U
7097     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7098     // .. IO_Type = 4
7099     // .. ==> 0XF8000758[11:9] = 0x00000004U
7100     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
7101     // .. PULLUP = 0
7102     // .. ==> 0XF8000758[12:12] = 0x00000000U
7103     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7104     // .. DisableRcvr = 0
7105     // .. ==> 0XF8000758[13:13] = 0x00000000U
7106     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7107     // ..
7108     EMIT_MASKWRITE(0XF8000758, 0x00003FFFU ,0x00000803U),
7109     // .. TRI_ENABLE = 1
7110     // .. ==> 0XF800075C[0:0] = 0x00000001U
7111     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
7112     // .. L0_SEL = 1
7113     // .. ==> 0XF800075C[1:1] = 0x00000001U
7114     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
7115     // .. L1_SEL = 0
7116     // .. ==> 0XF800075C[2:2] = 0x00000000U
7117     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
7118     // .. L2_SEL = 0
7119     // .. ==> 0XF800075C[4:3] = 0x00000000U
7120     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7121     // .. L3_SEL = 0
7122     // .. ==> 0XF800075C[7:5] = 0x00000000U
7123     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
7124     // .. Speed = 0
7125     // .. ==> 0XF800075C[8:8] = 0x00000000U
7126     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7127     // .. IO_Type = 4
7128     // .. ==> 0XF800075C[11:9] = 0x00000004U
7129     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
7130     // .. PULLUP = 0
7131     // .. ==> 0XF800075C[12:12] = 0x00000000U
7132     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7133     // .. DisableRcvr = 0
7134     // .. ==> 0XF800075C[13:13] = 0x00000000U
7135     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7136     // ..
7137     EMIT_MASKWRITE(0XF800075C, 0x00003FFFU ,0x00000803U),
7138     // .. TRI_ENABLE = 1
7139     // .. ==> 0XF8000760[0:0] = 0x00000001U
7140     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
7141     // .. L0_SEL = 1
7142     // .. ==> 0XF8000760[1:1] = 0x00000001U
7143     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
7144     // .. L1_SEL = 0
7145     // .. ==> 0XF8000760[2:2] = 0x00000000U
7146     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
7147     // .. L2_SEL = 0
7148     // .. ==> 0XF8000760[4:3] = 0x00000000U
7149     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7150     // .. L3_SEL = 0
7151     // .. ==> 0XF8000760[7:5] = 0x00000000U
7152     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
7153     // .. Speed = 0
7154     // .. ==> 0XF8000760[8:8] = 0x00000000U
7155     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7156     // .. IO_Type = 4
7157     // .. ==> 0XF8000760[11:9] = 0x00000004U
7158     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
7159     // .. PULLUP = 0
7160     // .. ==> 0XF8000760[12:12] = 0x00000000U
7161     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7162     // .. DisableRcvr = 0
7163     // .. ==> 0XF8000760[13:13] = 0x00000000U
7164     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7165     // ..
7166     EMIT_MASKWRITE(0XF8000760, 0x00003FFFU ,0x00000803U),
7167     // .. TRI_ENABLE = 1
7168     // .. ==> 0XF8000764[0:0] = 0x00000001U
7169     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
7170     // .. L0_SEL = 1
7171     // .. ==> 0XF8000764[1:1] = 0x00000001U
7172     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
7173     // .. L1_SEL = 0
7174     // .. ==> 0XF8000764[2:2] = 0x00000000U
7175     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
7176     // .. L2_SEL = 0
7177     // .. ==> 0XF8000764[4:3] = 0x00000000U
7178     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7179     // .. L3_SEL = 0
7180     // .. ==> 0XF8000764[7:5] = 0x00000000U
7181     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
7182     // .. Speed = 0
7183     // .. ==> 0XF8000764[8:8] = 0x00000000U
7184     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7185     // .. IO_Type = 4
7186     // .. ==> 0XF8000764[11:9] = 0x00000004U
7187     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
7188     // .. PULLUP = 0
7189     // .. ==> 0XF8000764[12:12] = 0x00000000U
7190     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7191     // .. DisableRcvr = 0
7192     // .. ==> 0XF8000764[13:13] = 0x00000000U
7193     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7194     // ..
7195     EMIT_MASKWRITE(0XF8000764, 0x00003FFFU ,0x00000803U),
7196     // .. TRI_ENABLE = 1
7197     // .. ==> 0XF8000768[0:0] = 0x00000001U
7198     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
7199     // .. L0_SEL = 1
7200     // .. ==> 0XF8000768[1:1] = 0x00000001U
7201     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
7202     // .. L1_SEL = 0
7203     // .. ==> 0XF8000768[2:2] = 0x00000000U
7204     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
7205     // .. L2_SEL = 0
7206     // .. ==> 0XF8000768[4:3] = 0x00000000U
7207     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7208     // .. L3_SEL = 0
7209     // .. ==> 0XF8000768[7:5] = 0x00000000U
7210     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
7211     // .. Speed = 0
7212     // .. ==> 0XF8000768[8:8] = 0x00000000U
7213     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7214     // .. IO_Type = 4
7215     // .. ==> 0XF8000768[11:9] = 0x00000004U
7216     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
7217     // .. PULLUP = 0
7218     // .. ==> 0XF8000768[12:12] = 0x00000000U
7219     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7220     // .. DisableRcvr = 0
7221     // .. ==> 0XF8000768[13:13] = 0x00000000U
7222     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7223     // ..
7224     EMIT_MASKWRITE(0XF8000768, 0x00003FFFU ,0x00000803U),
7225     // .. TRI_ENABLE = 1
7226     // .. ==> 0XF800076C[0:0] = 0x00000001U
7227     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
7228     // .. L0_SEL = 1
7229     // .. ==> 0XF800076C[1:1] = 0x00000001U
7230     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
7231     // .. L1_SEL = 0
7232     // .. ==> 0XF800076C[2:2] = 0x00000000U
7233     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
7234     // .. L2_SEL = 0
7235     // .. ==> 0XF800076C[4:3] = 0x00000000U
7236     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7237     // .. L3_SEL = 0
7238     // .. ==> 0XF800076C[7:5] = 0x00000000U
7239     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
7240     // .. Speed = 0
7241     // .. ==> 0XF800076C[8:8] = 0x00000000U
7242     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7243     // .. IO_Type = 4
7244     // .. ==> 0XF800076C[11:9] = 0x00000004U
7245     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
7246     // .. PULLUP = 0
7247     // .. ==> 0XF800076C[12:12] = 0x00000000U
7248     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7249     // .. DisableRcvr = 0
7250     // .. ==> 0XF800076C[13:13] = 0x00000000U
7251     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7252     // ..
7253     EMIT_MASKWRITE(0XF800076C, 0x00003FFFU ,0x00000803U),
7254     // .. TRI_ENABLE = 0
7255     // .. ==> 0XF8000770[0:0] = 0x00000000U
7256     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
7257     // .. L0_SEL = 0
7258     // .. ==> 0XF8000770[1:1] = 0x00000000U
7259     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7260     // .. L1_SEL = 1
7261     // .. ==> 0XF8000770[2:2] = 0x00000001U
7262     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
7263     // .. L2_SEL = 0
7264     // .. ==> 0XF8000770[4:3] = 0x00000000U
7265     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7266     // .. L3_SEL = 0
7267     // .. ==> 0XF8000770[7:5] = 0x00000000U
7268     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
7269     // .. Speed = 0
7270     // .. ==> 0XF8000770[8:8] = 0x00000000U
7271     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7272     // .. IO_Type = 1
7273     // .. ==> 0XF8000770[11:9] = 0x00000001U
7274     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7275     // .. PULLUP = 0
7276     // .. ==> 0XF8000770[12:12] = 0x00000000U
7277     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7278     // .. DisableRcvr = 0
7279     // .. ==> 0XF8000770[13:13] = 0x00000000U
7280     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7281     // ..
7282     EMIT_MASKWRITE(0XF8000770, 0x00003FFFU ,0x00000204U),
7283     // .. TRI_ENABLE = 1
7284     // .. ==> 0XF8000774[0:0] = 0x00000001U
7285     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
7286     // .. L0_SEL = 0
7287     // .. ==> 0XF8000774[1:1] = 0x00000000U
7288     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7289     // .. L1_SEL = 1
7290     // .. ==> 0XF8000774[2:2] = 0x00000001U
7291     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
7292     // .. L2_SEL = 0
7293     // .. ==> 0XF8000774[4:3] = 0x00000000U
7294     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7295     // .. L3_SEL = 0
7296     // .. ==> 0XF8000774[7:5] = 0x00000000U
7297     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
7298     // .. Speed = 0
7299     // .. ==> 0XF8000774[8:8] = 0x00000000U
7300     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7301     // .. IO_Type = 1
7302     // .. ==> 0XF8000774[11:9] = 0x00000001U
7303     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7304     // .. PULLUP = 0
7305     // .. ==> 0XF8000774[12:12] = 0x00000000U
7306     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7307     // .. DisableRcvr = 0
7308     // .. ==> 0XF8000774[13:13] = 0x00000000U
7309     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7310     // ..
7311     EMIT_MASKWRITE(0XF8000774, 0x00003FFFU ,0x00000205U),
7312     // .. TRI_ENABLE = 0
7313     // .. ==> 0XF8000778[0:0] = 0x00000000U
7314     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
7315     // .. L0_SEL = 0
7316     // .. ==> 0XF8000778[1:1] = 0x00000000U
7317     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7318     // .. L1_SEL = 1
7319     // .. ==> 0XF8000778[2:2] = 0x00000001U
7320     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
7321     // .. L2_SEL = 0
7322     // .. ==> 0XF8000778[4:3] = 0x00000000U
7323     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7324     // .. L3_SEL = 0
7325     // .. ==> 0XF8000778[7:5] = 0x00000000U
7326     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
7327     // .. Speed = 0
7328     // .. ==> 0XF8000778[8:8] = 0x00000000U
7329     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7330     // .. IO_Type = 1
7331     // .. ==> 0XF8000778[11:9] = 0x00000001U
7332     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7333     // .. PULLUP = 0
7334     // .. ==> 0XF8000778[12:12] = 0x00000000U
7335     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7336     // .. DisableRcvr = 0
7337     // .. ==> 0XF8000778[13:13] = 0x00000000U
7338     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7339     // ..
7340     EMIT_MASKWRITE(0XF8000778, 0x00003FFFU ,0x00000204U),
7341     // .. TRI_ENABLE = 1
7342     // .. ==> 0XF800077C[0:0] = 0x00000001U
7343     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
7344     // .. L0_SEL = 0
7345     // .. ==> 0XF800077C[1:1] = 0x00000000U
7346     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7347     // .. L1_SEL = 1
7348     // .. ==> 0XF800077C[2:2] = 0x00000001U
7349     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
7350     // .. L2_SEL = 0
7351     // .. ==> 0XF800077C[4:3] = 0x00000000U
7352     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7353     // .. L3_SEL = 0
7354     // .. ==> 0XF800077C[7:5] = 0x00000000U
7355     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
7356     // .. Speed = 0
7357     // .. ==> 0XF800077C[8:8] = 0x00000000U
7358     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7359     // .. IO_Type = 1
7360     // .. ==> 0XF800077C[11:9] = 0x00000001U
7361     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7362     // .. PULLUP = 0
7363     // .. ==> 0XF800077C[12:12] = 0x00000000U
7364     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7365     // .. DisableRcvr = 0
7366     // .. ==> 0XF800077C[13:13] = 0x00000000U
7367     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7368     // ..
7369     EMIT_MASKWRITE(0XF800077C, 0x00003FFFU ,0x00000205U),
7370     // .. TRI_ENABLE = 0
7371     // .. ==> 0XF8000780[0:0] = 0x00000000U
7372     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
7373     // .. L0_SEL = 0
7374     // .. ==> 0XF8000780[1:1] = 0x00000000U
7375     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7376     // .. L1_SEL = 1
7377     // .. ==> 0XF8000780[2:2] = 0x00000001U
7378     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
7379     // .. L2_SEL = 0
7380     // .. ==> 0XF8000780[4:3] = 0x00000000U
7381     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7382     // .. L3_SEL = 0
7383     // .. ==> 0XF8000780[7:5] = 0x00000000U
7384     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
7385     // .. Speed = 0
7386     // .. ==> 0XF8000780[8:8] = 0x00000000U
7387     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7388     // .. IO_Type = 1
7389     // .. ==> 0XF8000780[11:9] = 0x00000001U
7390     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7391     // .. PULLUP = 0
7392     // .. ==> 0XF8000780[12:12] = 0x00000000U
7393     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7394     // .. DisableRcvr = 0
7395     // .. ==> 0XF8000780[13:13] = 0x00000000U
7396     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7397     // ..
7398     EMIT_MASKWRITE(0XF8000780, 0x00003FFFU ,0x00000204U),
7399     // .. TRI_ENABLE = 0
7400     // .. ==> 0XF8000784[0:0] = 0x00000000U
7401     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
7402     // .. L0_SEL = 0
7403     // .. ==> 0XF8000784[1:1] = 0x00000000U
7404     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7405     // .. L1_SEL = 1
7406     // .. ==> 0XF8000784[2:2] = 0x00000001U
7407     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
7408     // .. L2_SEL = 0
7409     // .. ==> 0XF8000784[4:3] = 0x00000000U
7410     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7411     // .. L3_SEL = 0
7412     // .. ==> 0XF8000784[7:5] = 0x00000000U
7413     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
7414     // .. Speed = 0
7415     // .. ==> 0XF8000784[8:8] = 0x00000000U
7416     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7417     // .. IO_Type = 1
7418     // .. ==> 0XF8000784[11:9] = 0x00000001U
7419     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7420     // .. PULLUP = 0
7421     // .. ==> 0XF8000784[12:12] = 0x00000000U
7422     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7423     // .. DisableRcvr = 0
7424     // .. ==> 0XF8000784[13:13] = 0x00000000U
7425     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7426     // ..
7427     EMIT_MASKWRITE(0XF8000784, 0x00003FFFU ,0x00000204U),
7428     // .. TRI_ENABLE = 0
7429     // .. ==> 0XF8000788[0:0] = 0x00000000U
7430     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
7431     // .. L0_SEL = 0
7432     // .. ==> 0XF8000788[1:1] = 0x00000000U
7433     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7434     // .. L1_SEL = 1
7435     // .. ==> 0XF8000788[2:2] = 0x00000001U
7436     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
7437     // .. L2_SEL = 0
7438     // .. ==> 0XF8000788[4:3] = 0x00000000U
7439     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7440     // .. L3_SEL = 0
7441     // .. ==> 0XF8000788[7:5] = 0x00000000U
7442     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
7443     // .. Speed = 0
7444     // .. ==> 0XF8000788[8:8] = 0x00000000U
7445     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7446     // .. IO_Type = 1
7447     // .. ==> 0XF8000788[11:9] = 0x00000001U
7448     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7449     // .. PULLUP = 0
7450     // .. ==> 0XF8000788[12:12] = 0x00000000U
7451     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7452     // .. DisableRcvr = 0
7453     // .. ==> 0XF8000788[13:13] = 0x00000000U
7454     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7455     // ..
7456     EMIT_MASKWRITE(0XF8000788, 0x00003FFFU ,0x00000204U),
7457     // .. TRI_ENABLE = 0
7458     // .. ==> 0XF800078C[0:0] = 0x00000000U
7459     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
7460     // .. L0_SEL = 0
7461     // .. ==> 0XF800078C[1:1] = 0x00000000U
7462     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7463     // .. L1_SEL = 1
7464     // .. ==> 0XF800078C[2:2] = 0x00000001U
7465     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
7466     // .. L2_SEL = 0
7467     // .. ==> 0XF800078C[4:3] = 0x00000000U
7468     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7469     // .. L3_SEL = 0
7470     // .. ==> 0XF800078C[7:5] = 0x00000000U
7471     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
7472     // .. Speed = 0
7473     // .. ==> 0XF800078C[8:8] = 0x00000000U
7474     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7475     // .. IO_Type = 1
7476     // .. ==> 0XF800078C[11:9] = 0x00000001U
7477     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7478     // .. PULLUP = 0
7479     // .. ==> 0XF800078C[12:12] = 0x00000000U
7480     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7481     // .. DisableRcvr = 0
7482     // .. ==> 0XF800078C[13:13] = 0x00000000U
7483     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7484     // ..
7485     EMIT_MASKWRITE(0XF800078C, 0x00003FFFU ,0x00000204U),
7486     // .. TRI_ENABLE = 1
7487     // .. ==> 0XF8000790[0:0] = 0x00000001U
7488     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
7489     // .. L0_SEL = 0
7490     // .. ==> 0XF8000790[1:1] = 0x00000000U
7491     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7492     // .. L1_SEL = 1
7493     // .. ==> 0XF8000790[2:2] = 0x00000001U
7494     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
7495     // .. L2_SEL = 0
7496     // .. ==> 0XF8000790[4:3] = 0x00000000U
7497     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7498     // .. L3_SEL = 0
7499     // .. ==> 0XF8000790[7:5] = 0x00000000U
7500     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
7501     // .. Speed = 0
7502     // .. ==> 0XF8000790[8:8] = 0x00000000U
7503     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7504     // .. IO_Type = 1
7505     // .. ==> 0XF8000790[11:9] = 0x00000001U
7506     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7507     // .. PULLUP = 0
7508     // .. ==> 0XF8000790[12:12] = 0x00000000U
7509     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7510     // .. DisableRcvr = 0
7511     // .. ==> 0XF8000790[13:13] = 0x00000000U
7512     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7513     // ..
7514     EMIT_MASKWRITE(0XF8000790, 0x00003FFFU ,0x00000205U),
7515     // .. TRI_ENABLE = 0
7516     // .. ==> 0XF8000794[0:0] = 0x00000000U
7517     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
7518     // .. L0_SEL = 0
7519     // .. ==> 0XF8000794[1:1] = 0x00000000U
7520     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7521     // .. L1_SEL = 1
7522     // .. ==> 0XF8000794[2:2] = 0x00000001U
7523     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
7524     // .. L2_SEL = 0
7525     // .. ==> 0XF8000794[4:3] = 0x00000000U
7526     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7527     // .. L3_SEL = 0
7528     // .. ==> 0XF8000794[7:5] = 0x00000000U
7529     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
7530     // .. Speed = 0
7531     // .. ==> 0XF8000794[8:8] = 0x00000000U
7532     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7533     // .. IO_Type = 1
7534     // .. ==> 0XF8000794[11:9] = 0x00000001U
7535     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7536     // .. PULLUP = 0
7537     // .. ==> 0XF8000794[12:12] = 0x00000000U
7538     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7539     // .. DisableRcvr = 0
7540     // .. ==> 0XF8000794[13:13] = 0x00000000U
7541     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7542     // ..
7543     EMIT_MASKWRITE(0XF8000794, 0x00003FFFU ,0x00000204U),
7544     // .. TRI_ENABLE = 0
7545     // .. ==> 0XF8000798[0:0] = 0x00000000U
7546     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
7547     // .. L0_SEL = 0
7548     // .. ==> 0XF8000798[1:1] = 0x00000000U
7549     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7550     // .. L1_SEL = 1
7551     // .. ==> 0XF8000798[2:2] = 0x00000001U
7552     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
7553     // .. L2_SEL = 0
7554     // .. ==> 0XF8000798[4:3] = 0x00000000U
7555     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7556     // .. L3_SEL = 0
7557     // .. ==> 0XF8000798[7:5] = 0x00000000U
7558     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
7559     // .. Speed = 0
7560     // .. ==> 0XF8000798[8:8] = 0x00000000U
7561     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7562     // .. IO_Type = 1
7563     // .. ==> 0XF8000798[11:9] = 0x00000001U
7564     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7565     // .. PULLUP = 0
7566     // .. ==> 0XF8000798[12:12] = 0x00000000U
7567     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7568     // .. DisableRcvr = 0
7569     // .. ==> 0XF8000798[13:13] = 0x00000000U
7570     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7571     // ..
7572     EMIT_MASKWRITE(0XF8000798, 0x00003FFFU ,0x00000204U),
7573     // .. TRI_ENABLE = 0
7574     // .. ==> 0XF800079C[0:0] = 0x00000000U
7575     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
7576     // .. L0_SEL = 0
7577     // .. ==> 0XF800079C[1:1] = 0x00000000U
7578     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7579     // .. L1_SEL = 1
7580     // .. ==> 0XF800079C[2:2] = 0x00000001U
7581     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
7582     // .. L2_SEL = 0
7583     // .. ==> 0XF800079C[4:3] = 0x00000000U
7584     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7585     // .. L3_SEL = 0
7586     // .. ==> 0XF800079C[7:5] = 0x00000000U
7587     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
7588     // .. Speed = 0
7589     // .. ==> 0XF800079C[8:8] = 0x00000000U
7590     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7591     // .. IO_Type = 1
7592     // .. ==> 0XF800079C[11:9] = 0x00000001U
7593     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7594     // .. PULLUP = 0
7595     // .. ==> 0XF800079C[12:12] = 0x00000000U
7596     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7597     // .. DisableRcvr = 0
7598     // .. ==> 0XF800079C[13:13] = 0x00000000U
7599     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7600     // ..
7601     EMIT_MASKWRITE(0XF800079C, 0x00003FFFU ,0x00000204U),
7602     // .. TRI_ENABLE = 0
7603     // .. ==> 0XF80007A0[0:0] = 0x00000000U
7604     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
7605     // .. L0_SEL = 0
7606     // .. ==> 0XF80007A0[1:1] = 0x00000000U
7607     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7608     // .. L1_SEL = 0
7609     // .. ==> 0XF80007A0[2:2] = 0x00000000U
7610     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
7611     // .. L2_SEL = 0
7612     // .. ==> 0XF80007A0[4:3] = 0x00000000U
7613     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7614     // .. L3_SEL = 4
7615     // .. ==> 0XF80007A0[7:5] = 0x00000004U
7616     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
7617     // .. Speed = 0
7618     // .. ==> 0XF80007A0[8:8] = 0x00000000U
7619     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7620     // .. IO_Type = 1
7621     // .. ==> 0XF80007A0[11:9] = 0x00000001U
7622     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7623     // .. PULLUP = 0
7624     // .. ==> 0XF80007A0[12:12] = 0x00000000U
7625     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7626     // .. DisableRcvr = 0
7627     // .. ==> 0XF80007A0[13:13] = 0x00000000U
7628     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7629     // ..
7630     EMIT_MASKWRITE(0XF80007A0, 0x00003FFFU ,0x00000280U),
7631     // .. TRI_ENABLE = 0
7632     // .. ==> 0XF80007A4[0:0] = 0x00000000U
7633     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
7634     // .. L0_SEL = 0
7635     // .. ==> 0XF80007A4[1:1] = 0x00000000U
7636     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7637     // .. L1_SEL = 0
7638     // .. ==> 0XF80007A4[2:2] = 0x00000000U
7639     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
7640     // .. L2_SEL = 0
7641     // .. ==> 0XF80007A4[4:3] = 0x00000000U
7642     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7643     // .. L3_SEL = 4
7644     // .. ==> 0XF80007A4[7:5] = 0x00000004U
7645     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
7646     // .. Speed = 0
7647     // .. ==> 0XF80007A4[8:8] = 0x00000000U
7648     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7649     // .. IO_Type = 1
7650     // .. ==> 0XF80007A4[11:9] = 0x00000001U
7651     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7652     // .. PULLUP = 0
7653     // .. ==> 0XF80007A4[12:12] = 0x00000000U
7654     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7655     // .. DisableRcvr = 0
7656     // .. ==> 0XF80007A4[13:13] = 0x00000000U
7657     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7658     // ..
7659     EMIT_MASKWRITE(0XF80007A4, 0x00003FFFU ,0x00000280U),
7660     // .. TRI_ENABLE = 0
7661     // .. ==> 0XF80007A8[0:0] = 0x00000000U
7662     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
7663     // .. L0_SEL = 0
7664     // .. ==> 0XF80007A8[1:1] = 0x00000000U
7665     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7666     // .. L1_SEL = 0
7667     // .. ==> 0XF80007A8[2:2] = 0x00000000U
7668     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
7669     // .. L2_SEL = 0
7670     // .. ==> 0XF80007A8[4:3] = 0x00000000U
7671     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7672     // .. L3_SEL = 4
7673     // .. ==> 0XF80007A8[7:5] = 0x00000004U
7674     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
7675     // .. Speed = 0
7676     // .. ==> 0XF80007A8[8:8] = 0x00000000U
7677     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7678     // .. IO_Type = 1
7679     // .. ==> 0XF80007A8[11:9] = 0x00000001U
7680     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7681     // .. PULLUP = 0
7682     // .. ==> 0XF80007A8[12:12] = 0x00000000U
7683     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7684     // .. DisableRcvr = 0
7685     // .. ==> 0XF80007A8[13:13] = 0x00000000U
7686     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7687     // ..
7688     EMIT_MASKWRITE(0XF80007A8, 0x00003FFFU ,0x00000280U),
7689     // .. TRI_ENABLE = 0
7690     // .. ==> 0XF80007AC[0:0] = 0x00000000U
7691     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
7692     // .. L0_SEL = 0
7693     // .. ==> 0XF80007AC[1:1] = 0x00000000U
7694     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7695     // .. L1_SEL = 0
7696     // .. ==> 0XF80007AC[2:2] = 0x00000000U
7697     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
7698     // .. L2_SEL = 0
7699     // .. ==> 0XF80007AC[4:3] = 0x00000000U
7700     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7701     // .. L3_SEL = 4
7702     // .. ==> 0XF80007AC[7:5] = 0x00000004U
7703     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
7704     // .. Speed = 0
7705     // .. ==> 0XF80007AC[8:8] = 0x00000000U
7706     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7707     // .. IO_Type = 1
7708     // .. ==> 0XF80007AC[11:9] = 0x00000001U
7709     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7710     // .. PULLUP = 0
7711     // .. ==> 0XF80007AC[12:12] = 0x00000000U
7712     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7713     // .. DisableRcvr = 0
7714     // .. ==> 0XF80007AC[13:13] = 0x00000000U
7715     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7716     // ..
7717     EMIT_MASKWRITE(0XF80007AC, 0x00003FFFU ,0x00000280U),
7718     // .. TRI_ENABLE = 0
7719     // .. ==> 0XF80007B0[0:0] = 0x00000000U
7720     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
7721     // .. L0_SEL = 0
7722     // .. ==> 0XF80007B0[1:1] = 0x00000000U
7723     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7724     // .. L1_SEL = 0
7725     // .. ==> 0XF80007B0[2:2] = 0x00000000U
7726     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
7727     // .. L2_SEL = 0
7728     // .. ==> 0XF80007B0[4:3] = 0x00000000U
7729     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7730     // .. L3_SEL = 4
7731     // .. ==> 0XF80007B0[7:5] = 0x00000004U
7732     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
7733     // .. Speed = 0
7734     // .. ==> 0XF80007B0[8:8] = 0x00000000U
7735     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7736     // .. IO_Type = 1
7737     // .. ==> 0XF80007B0[11:9] = 0x00000001U
7738     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7739     // .. PULLUP = 0
7740     // .. ==> 0XF80007B0[12:12] = 0x00000000U
7741     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7742     // .. DisableRcvr = 0
7743     // .. ==> 0XF80007B0[13:13] = 0x00000000U
7744     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7745     // ..
7746     EMIT_MASKWRITE(0XF80007B0, 0x00003FFFU ,0x00000280U),
7747     // .. TRI_ENABLE = 0
7748     // .. ==> 0XF80007B4[0:0] = 0x00000000U
7749     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
7750     // .. L0_SEL = 0
7751     // .. ==> 0XF80007B4[1:1] = 0x00000000U
7752     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7753     // .. L1_SEL = 0
7754     // .. ==> 0XF80007B4[2:2] = 0x00000000U
7755     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
7756     // .. L2_SEL = 0
7757     // .. ==> 0XF80007B4[4:3] = 0x00000000U
7758     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7759     // .. L3_SEL = 4
7760     // .. ==> 0XF80007B4[7:5] = 0x00000004U
7761     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
7762     // .. Speed = 0
7763     // .. ==> 0XF80007B4[8:8] = 0x00000000U
7764     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7765     // .. IO_Type = 1
7766     // .. ==> 0XF80007B4[11:9] = 0x00000001U
7767     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7768     // .. PULLUP = 0
7769     // .. ==> 0XF80007B4[12:12] = 0x00000000U
7770     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7771     // .. DisableRcvr = 0
7772     // .. ==> 0XF80007B4[13:13] = 0x00000000U
7773     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7774     // ..
7775     EMIT_MASKWRITE(0XF80007B4, 0x00003FFFU ,0x00000280U),
7776     // .. TRI_ENABLE = 1
7777     // .. ==> 0XF80007B8[0:0] = 0x00000001U
7778     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
7779     // .. L0_SEL = 0
7780     // .. ==> 0XF80007B8[1:1] = 0x00000000U
7781     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7782     // .. L1_SEL = 0
7783     // .. ==> 0XF80007B8[2:2] = 0x00000000U
7784     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
7785     // .. L2_SEL = 0
7786     // .. ==> 0XF80007B8[4:3] = 0x00000000U
7787     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7788     // .. L3_SEL = 1
7789     // .. ==> 0XF80007B8[7:5] = 0x00000001U
7790     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000020U
7791     // .. Speed = 0
7792     // .. ==> 0XF80007B8[8:8] = 0x00000000U
7793     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7794     // .. IO_Type = 1
7795     // .. ==> 0XF80007B8[11:9] = 0x00000001U
7796     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7797     // .. PULLUP = 1
7798     // .. ==> 0XF80007B8[12:12] = 0x00000001U
7799     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
7800     // .. DisableRcvr = 0
7801     // .. ==> 0XF80007B8[13:13] = 0x00000000U
7802     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7803     // ..
7804     EMIT_MASKWRITE(0XF80007B8, 0x00003FFFU ,0x00001221U),
7805     // .. TRI_ENABLE = 0
7806     // .. ==> 0XF80007BC[0:0] = 0x00000000U
7807     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
7808     // .. L0_SEL = 0
7809     // .. ==> 0XF80007BC[1:1] = 0x00000000U
7810     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7811     // .. L1_SEL = 0
7812     // .. ==> 0XF80007BC[2:2] = 0x00000000U
7813     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
7814     // .. L2_SEL = 0
7815     // .. ==> 0XF80007BC[4:3] = 0x00000000U
7816     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7817     // .. L3_SEL = 1
7818     // .. ==> 0XF80007BC[7:5] = 0x00000001U
7819     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000020U
7820     // .. Speed = 0
7821     // .. ==> 0XF80007BC[8:8] = 0x00000000U
7822     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7823     // .. IO_Type = 1
7824     // .. ==> 0XF80007BC[11:9] = 0x00000001U
7825     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7826     // .. PULLUP = 1
7827     // .. ==> 0XF80007BC[12:12] = 0x00000001U
7828     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
7829     // .. DisableRcvr = 0
7830     // .. ==> 0XF80007BC[13:13] = 0x00000000U
7831     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7832     // ..
7833     EMIT_MASKWRITE(0XF80007BC, 0x00003FFFU ,0x00001220U),
7834     // .. TRI_ENABLE = 0
7835     // .. ==> 0XF80007C0[0:0] = 0x00000000U
7836     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
7837     // .. L0_SEL = 0
7838     // .. ==> 0XF80007C0[1:1] = 0x00000000U
7839     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7840     // .. L1_SEL = 0
7841     // .. ==> 0XF80007C0[2:2] = 0x00000000U
7842     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
7843     // .. L2_SEL = 0
7844     // .. ==> 0XF80007C0[4:3] = 0x00000000U
7845     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7846     // .. L3_SEL = 7
7847     // .. ==> 0XF80007C0[7:5] = 0x00000007U
7848     // ..     ==> MASK : 0x000000E0U    VAL : 0x000000E0U
7849     // .. Speed = 0
7850     // .. ==> 0XF80007C0[8:8] = 0x00000000U
7851     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7852     // .. IO_Type = 1
7853     // .. ==> 0XF80007C0[11:9] = 0x00000001U
7854     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7855     // .. PULLUP = 0
7856     // .. ==> 0XF80007C0[12:12] = 0x00000000U
7857     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7858     // .. DisableRcvr = 0
7859     // .. ==> 0XF80007C0[13:13] = 0x00000000U
7860     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7861     // ..
7862     EMIT_MASKWRITE(0XF80007C0, 0x00003FFFU ,0x000002E0U),
7863     // .. TRI_ENABLE = 1
7864     // .. ==> 0XF80007C4[0:0] = 0x00000001U
7865     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
7866     // .. L0_SEL = 0
7867     // .. ==> 0XF80007C4[1:1] = 0x00000000U
7868     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7869     // .. L1_SEL = 0
7870     // .. ==> 0XF80007C4[2:2] = 0x00000000U
7871     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
7872     // .. L2_SEL = 0
7873     // .. ==> 0XF80007C4[4:3] = 0x00000000U
7874     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7875     // .. L3_SEL = 7
7876     // .. ==> 0XF80007C4[7:5] = 0x00000007U
7877     // ..     ==> MASK : 0x000000E0U    VAL : 0x000000E0U
7878     // .. Speed = 0
7879     // .. ==> 0XF80007C4[8:8] = 0x00000000U
7880     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7881     // .. IO_Type = 1
7882     // .. ==> 0XF80007C4[11:9] = 0x00000001U
7883     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7884     // .. PULLUP = 0
7885     // .. ==> 0XF80007C4[12:12] = 0x00000000U
7886     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7887     // .. DisableRcvr = 0
7888     // .. ==> 0XF80007C4[13:13] = 0x00000000U
7889     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7890     // ..
7891     EMIT_MASKWRITE(0XF80007C4, 0x00003FFFU ,0x000002E1U),
7892     // .. TRI_ENABLE = 0
7893     // .. ==> 0XF80007C8[0:0] = 0x00000000U
7894     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
7895     // .. L0_SEL = 0
7896     // .. ==> 0XF80007C8[1:1] = 0x00000000U
7897     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7898     // .. L1_SEL = 0
7899     // .. ==> 0XF80007C8[2:2] = 0x00000000U
7900     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
7901     // .. L2_SEL = 0
7902     // .. ==> 0XF80007C8[4:3] = 0x00000000U
7903     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7904     // .. L3_SEL = 2
7905     // .. ==> 0XF80007C8[7:5] = 0x00000002U
7906     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000040U
7907     // .. Speed = 0
7908     // .. ==> 0XF80007C8[8:8] = 0x00000000U
7909     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7910     // .. IO_Type = 1
7911     // .. ==> 0XF80007C8[11:9] = 0x00000001U
7912     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7913     // .. PULLUP = 1
7914     // .. ==> 0XF80007C8[12:12] = 0x00000001U
7915     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
7916     // .. DisableRcvr = 0
7917     // .. ==> 0XF80007C8[13:13] = 0x00000000U
7918     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7919     // ..
7920     EMIT_MASKWRITE(0XF80007C8, 0x00003FFFU ,0x00001240U),
7921     // .. TRI_ENABLE = 0
7922     // .. ==> 0XF80007CC[0:0] = 0x00000000U
7923     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
7924     // .. L0_SEL = 0
7925     // .. ==> 0XF80007CC[1:1] = 0x00000000U
7926     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7927     // .. L1_SEL = 0
7928     // .. ==> 0XF80007CC[2:2] = 0x00000000U
7929     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
7930     // .. L2_SEL = 0
7931     // .. ==> 0XF80007CC[4:3] = 0x00000000U
7932     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7933     // .. L3_SEL = 2
7934     // .. ==> 0XF80007CC[7:5] = 0x00000002U
7935     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000040U
7936     // .. Speed = 0
7937     // .. ==> 0XF80007CC[8:8] = 0x00000000U
7938     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7939     // .. IO_Type = 1
7940     // .. ==> 0XF80007CC[11:9] = 0x00000001U
7941     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7942     // .. PULLUP = 1
7943     // .. ==> 0XF80007CC[12:12] = 0x00000001U
7944     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
7945     // .. DisableRcvr = 0
7946     // .. ==> 0XF80007CC[13:13] = 0x00000000U
7947     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7948     // ..
7949     EMIT_MASKWRITE(0XF80007CC, 0x00003FFFU ,0x00001240U),
7950     // .. TRI_ENABLE = 0
7951     // .. ==> 0XF80007D0[0:0] = 0x00000000U
7952     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
7953     // .. L0_SEL = 0
7954     // .. ==> 0XF80007D0[1:1] = 0x00000000U
7955     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7956     // .. L1_SEL = 0
7957     // .. ==> 0XF80007D0[2:2] = 0x00000000U
7958     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
7959     // .. L2_SEL = 0
7960     // .. ==> 0XF80007D0[4:3] = 0x00000000U
7961     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7962     // .. L3_SEL = 4
7963     // .. ==> 0XF80007D0[7:5] = 0x00000004U
7964     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
7965     // .. Speed = 0
7966     // .. ==> 0XF80007D0[8:8] = 0x00000000U
7967     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7968     // .. IO_Type = 1
7969     // .. ==> 0XF80007D0[11:9] = 0x00000001U
7970     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7971     // .. PULLUP = 0
7972     // .. ==> 0XF80007D0[12:12] = 0x00000000U
7973     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7974     // .. DisableRcvr = 0
7975     // .. ==> 0XF80007D0[13:13] = 0x00000000U
7976     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7977     // ..
7978     EMIT_MASKWRITE(0XF80007D0, 0x00003FFFU ,0x00000280U),
7979     // .. TRI_ENABLE = 0
7980     // .. ==> 0XF80007D4[0:0] = 0x00000000U
7981     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
7982     // .. L0_SEL = 0
7983     // .. ==> 0XF80007D4[1:1] = 0x00000000U
7984     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7985     // .. L1_SEL = 0
7986     // .. ==> 0XF80007D4[2:2] = 0x00000000U
7987     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
7988     // .. L2_SEL = 0
7989     // .. ==> 0XF80007D4[4:3] = 0x00000000U
7990     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7991     // .. L3_SEL = 4
7992     // .. ==> 0XF80007D4[7:5] = 0x00000004U
7993     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
7994     // .. Speed = 0
7995     // .. ==> 0XF80007D4[8:8] = 0x00000000U
7996     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7997     // .. IO_Type = 1
7998     // .. ==> 0XF80007D4[11:9] = 0x00000001U
7999     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
8000     // .. PULLUP = 0
8001     // .. ==> 0XF80007D4[12:12] = 0x00000000U
8002     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
8003     // .. DisableRcvr = 0
8004     // .. ==> 0XF80007D4[13:13] = 0x00000000U
8005     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
8006     // ..
8007     EMIT_MASKWRITE(0XF80007D4, 0x00003FFFU ,0x00000280U),
8008     // .. SDIO0_WP_SEL = 15
8009     // .. ==> 0XF8000830[5:0] = 0x0000000FU
8010     // ..     ==> MASK : 0x0000003FU    VAL : 0x0000000FU
8011     // .. SDIO0_CD_SEL = 0
8012     // .. ==> 0XF8000830[21:16] = 0x00000000U
8013     // ..     ==> MASK : 0x003F0000U    VAL : 0x00000000U
8014     // ..
8015     EMIT_MASKWRITE(0XF8000830, 0x003F003FU ,0x0000000FU),
8016     // .. FINISH: MIO PROGRAMMING
8017     // .. START: LOCK IT BACK
8018     // .. LOCK_KEY = 0X767B
8019     // .. ==> 0XF8000004[15:0] = 0x0000767BU
8020     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000767BU
8021     // ..
8022     EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU),
8023     // .. FINISH: LOCK IT BACK
8024     // FINISH: top
8025     //
8026     EMIT_EXIT(),
8027 
8028     //
8029 };
8030 
8031 unsigned long ps7_peripherals_init_data_2_0[] = {
8032     // START: top
8033     // .. START: SLCR SETTINGS
8034     // .. UNLOCK_KEY = 0XDF0D
8035     // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
8036     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000DF0DU
8037     // ..
8038     EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU),
8039     // .. FINISH: SLCR SETTINGS
8040     // .. START: DDR TERM/IBUF_DISABLE_MODE SETTINGS
8041     // .. IBUF_DISABLE_MODE = 0x1
8042     // .. ==> 0XF8000B48[7:7] = 0x00000001U
8043     // ..     ==> MASK : 0x00000080U    VAL : 0x00000080U
8044     // .. TERM_DISABLE_MODE = 0x1
8045     // .. ==> 0XF8000B48[8:8] = 0x00000001U
8046     // ..     ==> MASK : 0x00000100U    VAL : 0x00000100U
8047     // ..
8048     EMIT_MASKWRITE(0XF8000B48, 0x00000180U ,0x00000180U),
8049     // .. IBUF_DISABLE_MODE = 0x1
8050     // .. ==> 0XF8000B4C[7:7] = 0x00000001U
8051     // ..     ==> MASK : 0x00000080U    VAL : 0x00000080U
8052     // .. TERM_DISABLE_MODE = 0x1
8053     // .. ==> 0XF8000B4C[8:8] = 0x00000001U
8054     // ..     ==> MASK : 0x00000100U    VAL : 0x00000100U
8055     // ..
8056     EMIT_MASKWRITE(0XF8000B4C, 0x00000180U ,0x00000180U),
8057     // .. IBUF_DISABLE_MODE = 0x1
8058     // .. ==> 0XF8000B50[7:7] = 0x00000001U
8059     // ..     ==> MASK : 0x00000080U    VAL : 0x00000080U
8060     // .. TERM_DISABLE_MODE = 0x1
8061     // .. ==> 0XF8000B50[8:8] = 0x00000001U
8062     // ..     ==> MASK : 0x00000100U    VAL : 0x00000100U
8063     // ..
8064     EMIT_MASKWRITE(0XF8000B50, 0x00000180U ,0x00000180U),
8065     // .. IBUF_DISABLE_MODE = 0x1
8066     // .. ==> 0XF8000B54[7:7] = 0x00000001U
8067     // ..     ==> MASK : 0x00000080U    VAL : 0x00000080U
8068     // .. TERM_DISABLE_MODE = 0x1
8069     // .. ==> 0XF8000B54[8:8] = 0x00000001U
8070     // ..     ==> MASK : 0x00000100U    VAL : 0x00000100U
8071     // ..
8072     EMIT_MASKWRITE(0XF8000B54, 0x00000180U ,0x00000180U),
8073     // .. FINISH: DDR TERM/IBUF_DISABLE_MODE SETTINGS
8074     // .. START: LOCK IT BACK
8075     // .. LOCK_KEY = 0X767B
8076     // .. ==> 0XF8000004[15:0] = 0x0000767BU
8077     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000767BU
8078     // ..
8079     EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU),
8080     // .. FINISH: LOCK IT BACK
8081     // .. START: SRAM/NOR SET OPMODE
8082     // .. FINISH: SRAM/NOR SET OPMODE
8083     // .. START: UART REGISTERS
8084     // .. BDIV = 0x6
8085     // .. ==> 0XE0001034[7:0] = 0x00000006U
8086     // ..     ==> MASK : 0x000000FFU    VAL : 0x00000006U
8087     // ..
8088     EMIT_MASKWRITE(0XE0001034, 0x000000FFU ,0x00000006U),
8089     // .. CD = 0x3e
8090     // .. ==> 0XE0001018[15:0] = 0x0000003EU
8091     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000003EU
8092     // ..
8093     EMIT_MASKWRITE(0XE0001018, 0x0000FFFFU ,0x0000003EU),
8094     // .. STPBRK = 0x0
8095     // .. ==> 0XE0001000[8:8] = 0x00000000U
8096     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
8097     // .. STTBRK = 0x0
8098     // .. ==> 0XE0001000[7:7] = 0x00000000U
8099     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
8100     // .. RSTTO = 0x0
8101     // .. ==> 0XE0001000[6:6] = 0x00000000U
8102     // ..     ==> MASK : 0x00000040U    VAL : 0x00000000U
8103     // .. TXDIS = 0x0
8104     // .. ==> 0XE0001000[5:5] = 0x00000000U
8105     // ..     ==> MASK : 0x00000020U    VAL : 0x00000000U
8106     // .. TXEN = 0x1
8107     // .. ==> 0XE0001000[4:4] = 0x00000001U
8108     // ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
8109     // .. RXDIS = 0x0
8110     // .. ==> 0XE0001000[3:3] = 0x00000000U
8111     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
8112     // .. RXEN = 0x1
8113     // .. ==> 0XE0001000[2:2] = 0x00000001U
8114     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
8115     // .. TXRES = 0x1
8116     // .. ==> 0XE0001000[1:1] = 0x00000001U
8117     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
8118     // .. RXRES = 0x1
8119     // .. ==> 0XE0001000[0:0] = 0x00000001U
8120     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
8121     // ..
8122     EMIT_MASKWRITE(0XE0001000, 0x000001FFU ,0x00000017U),
8123     // .. IRMODE = 0x0
8124     // .. ==> 0XE0001004[11:11] = 0x00000000U
8125     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
8126     // .. UCLKEN = 0x0
8127     // .. ==> 0XE0001004[10:10] = 0x00000000U
8128     // ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
8129     // .. CHMODE = 0x0
8130     // .. ==> 0XE0001004[9:8] = 0x00000000U
8131     // ..     ==> MASK : 0x00000300U    VAL : 0x00000000U
8132     // .. NBSTOP = 0x0
8133     // .. ==> 0XE0001004[7:6] = 0x00000000U
8134     // ..     ==> MASK : 0x000000C0U    VAL : 0x00000000U
8135     // .. PAR = 0x4
8136     // .. ==> 0XE0001004[5:3] = 0x00000004U
8137     // ..     ==> MASK : 0x00000038U    VAL : 0x00000020U
8138     // .. CHRL = 0x0
8139     // .. ==> 0XE0001004[2:1] = 0x00000000U
8140     // ..     ==> MASK : 0x00000006U    VAL : 0x00000000U
8141     // .. CLKS = 0x0
8142     // .. ==> 0XE0001004[0:0] = 0x00000000U
8143     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
8144     // ..
8145     EMIT_MASKWRITE(0XE0001004, 0x00000FFFU ,0x00000020U),
8146     // .. FINISH: UART REGISTERS
8147     // .. START: QSPI REGISTERS
8148     // .. Holdb_dr = 1
8149     // .. ==> 0XE000D000[19:19] = 0x00000001U
8150     // ..     ==> MASK : 0x00080000U    VAL : 0x00080000U
8151     // ..
8152     EMIT_MASKWRITE(0XE000D000, 0x00080000U ,0x00080000U),
8153     // .. FINISH: QSPI REGISTERS
8154     // .. START: PL POWER ON RESET REGISTERS
8155     // .. PCFG_POR_CNT_4K = 0
8156     // .. ==> 0XF8007000[29:29] = 0x00000000U
8157     // ..     ==> MASK : 0x20000000U    VAL : 0x00000000U
8158     // ..
8159     EMIT_MASKWRITE(0XF8007000, 0x20000000U ,0x00000000U),
8160     // .. FINISH: PL POWER ON RESET REGISTERS
8161     // .. START: SMC TIMING CALCULATION REGISTER UPDATE
8162     // .. .. START: NAND SET CYCLE
8163     // .. .. FINISH: NAND SET CYCLE
8164     // .. .. START: OPMODE
8165     // .. .. FINISH: OPMODE
8166     // .. .. START: DIRECT COMMAND
8167     // .. .. FINISH: DIRECT COMMAND
8168     // .. .. START: SRAM/NOR CS0 SET CYCLE
8169     // .. .. FINISH: SRAM/NOR CS0 SET CYCLE
8170     // .. .. START: DIRECT COMMAND
8171     // .. .. FINISH: DIRECT COMMAND
8172     // .. .. START: NOR CS0 BASE ADDRESS
8173     // .. .. FINISH: NOR CS0 BASE ADDRESS
8174     // .. .. START: SRAM/NOR CS1 SET CYCLE
8175     // .. .. FINISH: SRAM/NOR CS1 SET CYCLE
8176     // .. .. START: DIRECT COMMAND
8177     // .. .. FINISH: DIRECT COMMAND
8178     // .. .. START: NOR CS1 BASE ADDRESS
8179     // .. .. FINISH: NOR CS1 BASE ADDRESS
8180     // .. .. START: USB RESET
8181     // .. .. .. START: USB0 RESET
8182     // .. .. .. .. START: DIR MODE BANK 0
8183     // .. .. .. .. DIRECTION_0 = 0x80
8184     // .. .. .. .. ==> 0XE000A204[31:0] = 0x00000080U
8185     // .. .. .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0x00000080U
8186     // .. .. .. ..
8187     EMIT_MASKWRITE(0XE000A204, 0xFFFFFFFFU ,0x00000080U),
8188     // .. .. .. .. FINISH: DIR MODE BANK 0
8189     // .. .. .. .. START: DIR MODE BANK 1
8190     // .. .. .. .. FINISH: DIR MODE BANK 1
8191     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
8192     // .. .. .. .. MASK_0_LSW = 0xff7f
8193     // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000FF7FU
8194     // .. .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xFF7F0000U
8195     // .. .. .. .. DATA_0_LSW = 0x80
8196     // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000080U
8197     // .. .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000080U
8198     // .. .. .. ..
8199     EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xFF7F0080U),
8200     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
8201     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
8202     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
8203     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
8204     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
8205     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
8206     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
8207     // .. .. .. .. START: OUTPUT ENABLE BANK 0
8208     // .. .. .. .. OP_ENABLE_0 = 0x80
8209     // .. .. .. .. ==> 0XE000A208[31:0] = 0x00000080U
8210     // .. .. .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0x00000080U
8211     // .. .. .. ..
8212     EMIT_MASKWRITE(0XE000A208, 0xFFFFFFFFU ,0x00000080U),
8213     // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0
8214     // .. .. .. .. START: OUTPUT ENABLE BANK 1
8215     // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1
8216     // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
8217     // .. .. .. .. MASK_0_LSW = 0xff7f
8218     // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000FF7FU
8219     // .. .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xFF7F0000U
8220     // .. .. .. .. DATA_0_LSW = 0x0
8221     // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000000U
8222     // .. .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000000U
8223     // .. .. .. ..
8224     EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xFF7F0000U),
8225     // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
8226     // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
8227     // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
8228     // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
8229     // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
8230     // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
8231     // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
8232     // .. .. .. .. START: ADD 1 MS DELAY
8233     // .. .. .. ..
8234     EMIT_MASKDELAY(0XF8F00200, 1),
8235     // .. .. .. .. FINISH: ADD 1 MS DELAY
8236     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
8237     // .. .. .. .. MASK_0_LSW = 0xff7f
8238     // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000FF7FU
8239     // .. .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xFF7F0000U
8240     // .. .. .. .. DATA_0_LSW = 0x80
8241     // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000080U
8242     // .. .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000080U
8243     // .. .. .. ..
8244     EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xFF7F0080U),
8245     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
8246     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
8247     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
8248     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
8249     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
8250     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
8251     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
8252     // .. .. .. FINISH: USB0 RESET
8253     // .. .. .. START: USB1 RESET
8254     // .. .. .. .. START: DIR MODE BANK 0
8255     // .. .. .. .. FINISH: DIR MODE BANK 0
8256     // .. .. .. .. START: DIR MODE BANK 1
8257     // .. .. .. .. FINISH: DIR MODE BANK 1
8258     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
8259     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
8260     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
8261     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
8262     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
8263     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
8264     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
8265     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
8266     // .. .. .. .. START: OUTPUT ENABLE BANK 0
8267     // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0
8268     // .. .. .. .. START: OUTPUT ENABLE BANK 1
8269     // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1
8270     // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
8271     // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
8272     // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
8273     // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
8274     // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
8275     // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
8276     // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
8277     // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
8278     // .. .. .. .. START: ADD 1 MS DELAY
8279     // .. .. .. ..
8280     EMIT_MASKDELAY(0XF8F00200, 1),
8281     // .. .. .. .. FINISH: ADD 1 MS DELAY
8282     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
8283     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
8284     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
8285     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
8286     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
8287     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
8288     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
8289     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
8290     // .. .. .. FINISH: USB1 RESET
8291     // .. .. FINISH: USB RESET
8292     // .. .. START: ENET RESET
8293     // .. .. .. START: ENET0 RESET
8294     // .. .. .. .. START: DIR MODE BANK 0
8295     // .. .. .. .. DIRECTION_0 = 0x800
8296     // .. .. .. .. ==> 0XE000A204[31:0] = 0x00000800U
8297     // .. .. .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0x00000800U
8298     // .. .. .. ..
8299     EMIT_MASKWRITE(0XE000A204, 0xFFFFFFFFU ,0x00000800U),
8300     // .. .. .. .. FINISH: DIR MODE BANK 0
8301     // .. .. .. .. START: DIR MODE BANK 1
8302     // .. .. .. .. FINISH: DIR MODE BANK 1
8303     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
8304     // .. .. .. .. MASK_0_LSW = 0xf7ff
8305     // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000F7FFU
8306     // .. .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xF7FF0000U
8307     // .. .. .. .. DATA_0_LSW = 0x800
8308     // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000800U
8309     // .. .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000800U
8310     // .. .. .. ..
8311     EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xF7FF0800U),
8312     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
8313     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
8314     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
8315     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
8316     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
8317     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
8318     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
8319     // .. .. .. .. START: OUTPUT ENABLE BANK 0
8320     // .. .. .. .. OP_ENABLE_0 = 0x800
8321     // .. .. .. .. ==> 0XE000A208[31:0] = 0x00000800U
8322     // .. .. .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0x00000800U
8323     // .. .. .. ..
8324     EMIT_MASKWRITE(0XE000A208, 0xFFFFFFFFU ,0x00000800U),
8325     // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0
8326     // .. .. .. .. START: OUTPUT ENABLE BANK 1
8327     // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1
8328     // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
8329     // .. .. .. .. MASK_0_LSW = 0xf7ff
8330     // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000F7FFU
8331     // .. .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xF7FF0000U
8332     // .. .. .. .. DATA_0_LSW = 0x0
8333     // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000000U
8334     // .. .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000000U
8335     // .. .. .. ..
8336     EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xF7FF0000U),
8337     // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
8338     // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
8339     // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
8340     // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
8341     // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
8342     // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
8343     // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
8344     // .. .. .. .. START: ADD 1 MS DELAY
8345     // .. .. .. ..
8346     EMIT_MASKDELAY(0XF8F00200, 1),
8347     // .. .. .. .. FINISH: ADD 1 MS DELAY
8348     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
8349     // .. .. .. .. MASK_0_LSW = 0xf7ff
8350     // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000F7FFU
8351     // .. .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xF7FF0000U
8352     // .. .. .. .. DATA_0_LSW = 0x800
8353     // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000800U
8354     // .. .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000800U
8355     // .. .. .. ..
8356     EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xF7FF0800U),
8357     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
8358     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
8359     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
8360     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
8361     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
8362     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
8363     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
8364     // .. .. .. FINISH: ENET0 RESET
8365     // .. .. .. START: ENET1 RESET
8366     // .. .. .. .. START: DIR MODE BANK 0
8367     // .. .. .. .. FINISH: DIR MODE BANK 0
8368     // .. .. .. .. START: DIR MODE BANK 1
8369     // .. .. .. .. FINISH: DIR MODE BANK 1
8370     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
8371     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
8372     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
8373     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
8374     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
8375     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
8376     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
8377     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
8378     // .. .. .. .. START: OUTPUT ENABLE BANK 0
8379     // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0
8380     // .. .. .. .. START: OUTPUT ENABLE BANK 1
8381     // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1
8382     // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
8383     // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
8384     // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
8385     // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
8386     // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
8387     // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
8388     // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
8389     // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
8390     // .. .. .. .. START: ADD 1 MS DELAY
8391     // .. .. .. ..
8392     EMIT_MASKDELAY(0XF8F00200, 1),
8393     // .. .. .. .. FINISH: ADD 1 MS DELAY
8394     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
8395     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
8396     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
8397     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
8398     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
8399     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
8400     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
8401     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
8402     // .. .. .. FINISH: ENET1 RESET
8403     // .. .. FINISH: ENET RESET
8404     // .. .. START: I2C RESET
8405     // .. .. .. START: I2C0 RESET
8406     // .. .. .. .. START: DIR MODE GPIO BANK0
8407     // .. .. .. .. DIRECTION_0 = 0x2000
8408     // .. .. .. .. ==> 0XE000A204[31:0] = 0x00002000U
8409     // .. .. .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0x00002000U
8410     // .. .. .. ..
8411     EMIT_MASKWRITE(0XE000A204, 0xFFFFFFFFU ,0x00002000U),
8412     // .. .. .. .. FINISH: DIR MODE GPIO BANK0
8413     // .. .. .. .. START: DIR MODE GPIO BANK1
8414     // .. .. .. .. FINISH: DIR MODE GPIO BANK1
8415     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
8416     // .. .. .. .. MASK_0_LSW = 0xdfff
8417     // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000DFFFU
8418     // .. .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xDFFF0000U
8419     // .. .. .. .. DATA_0_LSW = 0x2000
8420     // .. .. .. .. ==> 0XE000A000[15:0] = 0x00002000U
8421     // .. .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00002000U
8422     // .. .. .. ..
8423     EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xDFFF2000U),
8424     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
8425     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
8426     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
8427     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
8428     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
8429     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
8430     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
8431     // .. .. .. .. START: OUTPUT ENABLE
8432     // .. .. .. .. OP_ENABLE_0 = 0x2000
8433     // .. .. .. .. ==> 0XE000A208[31:0] = 0x00002000U
8434     // .. .. .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0x00002000U
8435     // .. .. .. ..
8436     EMIT_MASKWRITE(0XE000A208, 0xFFFFFFFFU ,0x00002000U),
8437     // .. .. .. .. FINISH: OUTPUT ENABLE
8438     // .. .. .. .. START: OUTPUT ENABLE
8439     // .. .. .. .. FINISH: OUTPUT ENABLE
8440     // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
8441     // .. .. .. .. MASK_0_LSW = 0xdfff
8442     // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000DFFFU
8443     // .. .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xDFFF0000U
8444     // .. .. .. .. DATA_0_LSW = 0x0
8445     // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000000U
8446     // .. .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000000U
8447     // .. .. .. ..
8448     EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xDFFF0000U),
8449     // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
8450     // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
8451     // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
8452     // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
8453     // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
8454     // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
8455     // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
8456     // .. .. .. .. START: ADD 1 MS DELAY
8457     // .. .. .. ..
8458     EMIT_MASKDELAY(0XF8F00200, 1),
8459     // .. .. .. .. FINISH: ADD 1 MS DELAY
8460     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
8461     // .. .. .. .. MASK_0_LSW = 0xdfff
8462     // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000DFFFU
8463     // .. .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xDFFF0000U
8464     // .. .. .. .. DATA_0_LSW = 0x2000
8465     // .. .. .. .. ==> 0XE000A000[15:0] = 0x00002000U
8466     // .. .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00002000U
8467     // .. .. .. ..
8468     EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xDFFF2000U),
8469     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
8470     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
8471     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
8472     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
8473     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
8474     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
8475     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
8476     // .. .. .. FINISH: I2C0 RESET
8477     // .. .. .. START: I2C1 RESET
8478     // .. .. .. .. START: DIR MODE GPIO BANK0
8479     // .. .. .. .. FINISH: DIR MODE GPIO BANK0
8480     // .. .. .. .. START: DIR MODE GPIO BANK1
8481     // .. .. .. .. FINISH: DIR MODE GPIO BANK1
8482     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
8483     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
8484     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
8485     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
8486     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
8487     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
8488     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
8489     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
8490     // .. .. .. .. START: OUTPUT ENABLE
8491     // .. .. .. .. FINISH: OUTPUT ENABLE
8492     // .. .. .. .. START: OUTPUT ENABLE
8493     // .. .. .. .. FINISH: OUTPUT ENABLE
8494     // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
8495     // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
8496     // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
8497     // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
8498     // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
8499     // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
8500     // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
8501     // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
8502     // .. .. .. .. START: ADD 1 MS DELAY
8503     // .. .. .. ..
8504     EMIT_MASKDELAY(0XF8F00200, 1),
8505     // .. .. .. .. FINISH: ADD 1 MS DELAY
8506     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
8507     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
8508     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
8509     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
8510     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
8511     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
8512     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
8513     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
8514     // .. .. .. FINISH: I2C1 RESET
8515     // .. .. FINISH: I2C RESET
8516     // .. .. START: NOR CHIP SELECT
8517     // .. .. .. START: DIR MODE BANK 0
8518     // .. .. .. FINISH: DIR MODE BANK 0
8519     // .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
8520     // .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
8521     // .. .. .. START: OUTPUT ENABLE BANK 0
8522     // .. .. .. FINISH: OUTPUT ENABLE BANK 0
8523     // .. .. FINISH: NOR CHIP SELECT
8524     // .. FINISH: SMC TIMING CALCULATION REGISTER UPDATE
8525     // FINISH: top
8526     //
8527     EMIT_EXIT(),
8528 
8529     //
8530 };
8531 
8532 unsigned long ps7_post_config_2_0[] = {
8533     // START: top
8534     // .. START: SLCR SETTINGS
8535     // .. UNLOCK_KEY = 0XDF0D
8536     // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
8537     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000DF0DU
8538     // ..
8539     EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU),
8540     // .. FINISH: SLCR SETTINGS
8541     // .. START: ENABLING LEVEL SHIFTER
8542     // .. USER_INP_ICT_EN_0 = 3
8543     // .. ==> 0XF8000900[1:0] = 0x00000003U
8544     // ..     ==> MASK : 0x00000003U    VAL : 0x00000003U
8545     // .. USER_INP_ICT_EN_1 = 3
8546     // .. ==> 0XF8000900[3:2] = 0x00000003U
8547     // ..     ==> MASK : 0x0000000CU    VAL : 0x0000000CU
8548     // ..
8549     EMIT_MASKWRITE(0XF8000900, 0x0000000FU ,0x0000000FU),
8550     // .. FINISH: ENABLING LEVEL SHIFTER
8551     // .. START: FPGA RESETS TO 0
8552     // .. reserved_3 = 0
8553     // .. ==> 0XF8000240[31:25] = 0x00000000U
8554     // ..     ==> MASK : 0xFE000000U    VAL : 0x00000000U
8555     // .. FPGA_ACP_RST = 0
8556     // .. ==> 0XF8000240[24:24] = 0x00000000U
8557     // ..     ==> MASK : 0x01000000U    VAL : 0x00000000U
8558     // .. FPGA_AXDS3_RST = 0
8559     // .. ==> 0XF8000240[23:23] = 0x00000000U
8560     // ..     ==> MASK : 0x00800000U    VAL : 0x00000000U
8561     // .. FPGA_AXDS2_RST = 0
8562     // .. ==> 0XF8000240[22:22] = 0x00000000U
8563     // ..     ==> MASK : 0x00400000U    VAL : 0x00000000U
8564     // .. FPGA_AXDS1_RST = 0
8565     // .. ==> 0XF8000240[21:21] = 0x00000000U
8566     // ..     ==> MASK : 0x00200000U    VAL : 0x00000000U
8567     // .. FPGA_AXDS0_RST = 0
8568     // .. ==> 0XF8000240[20:20] = 0x00000000U
8569     // ..     ==> MASK : 0x00100000U    VAL : 0x00000000U
8570     // .. reserved_2 = 0
8571     // .. ==> 0XF8000240[19:18] = 0x00000000U
8572     // ..     ==> MASK : 0x000C0000U    VAL : 0x00000000U
8573     // .. FSSW1_FPGA_RST = 0
8574     // .. ==> 0XF8000240[17:17] = 0x00000000U
8575     // ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
8576     // .. FSSW0_FPGA_RST = 0
8577     // .. ==> 0XF8000240[16:16] = 0x00000000U
8578     // ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
8579     // .. reserved_1 = 0
8580     // .. ==> 0XF8000240[15:14] = 0x00000000U
8581     // ..     ==> MASK : 0x0000C000U    VAL : 0x00000000U
8582     // .. FPGA_FMSW1_RST = 0
8583     // .. ==> 0XF8000240[13:13] = 0x00000000U
8584     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
8585     // .. FPGA_FMSW0_RST = 0
8586     // .. ==> 0XF8000240[12:12] = 0x00000000U
8587     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
8588     // .. FPGA_DMA3_RST = 0
8589     // .. ==> 0XF8000240[11:11] = 0x00000000U
8590     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
8591     // .. FPGA_DMA2_RST = 0
8592     // .. ==> 0XF8000240[10:10] = 0x00000000U
8593     // ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
8594     // .. FPGA_DMA1_RST = 0
8595     // .. ==> 0XF8000240[9:9] = 0x00000000U
8596     // ..     ==> MASK : 0x00000200U    VAL : 0x00000000U
8597     // .. FPGA_DMA0_RST = 0
8598     // .. ==> 0XF8000240[8:8] = 0x00000000U
8599     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
8600     // .. reserved = 0
8601     // .. ==> 0XF8000240[7:4] = 0x00000000U
8602     // ..     ==> MASK : 0x000000F0U    VAL : 0x00000000U
8603     // .. FPGA3_OUT_RST = 0
8604     // .. ==> 0XF8000240[3:3] = 0x00000000U
8605     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
8606     // .. FPGA2_OUT_RST = 0
8607     // .. ==> 0XF8000240[2:2] = 0x00000000U
8608     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
8609     // .. FPGA1_OUT_RST = 0
8610     // .. ==> 0XF8000240[1:1] = 0x00000000U
8611     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
8612     // .. FPGA0_OUT_RST = 0
8613     // .. ==> 0XF8000240[0:0] = 0x00000000U
8614     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
8615     // ..
8616     EMIT_MASKWRITE(0XF8000240, 0xFFFFFFFFU ,0x00000000U),
8617     // .. FINISH: FPGA RESETS TO 0
8618     // .. START: AFI REGISTERS
8619     // .. .. START: AFI0 REGISTERS
8620     // .. .. FINISH: AFI0 REGISTERS
8621     // .. .. START: AFI1 REGISTERS
8622     // .. .. FINISH: AFI1 REGISTERS
8623     // .. .. START: AFI2 REGISTERS
8624     // .. .. FINISH: AFI2 REGISTERS
8625     // .. .. START: AFI3 REGISTERS
8626     // .. .. FINISH: AFI3 REGISTERS
8627     // .. FINISH: AFI REGISTERS
8628     // .. START: LOCK IT BACK
8629     // .. LOCK_KEY = 0X767B
8630     // .. ==> 0XF8000004[15:0] = 0x0000767BU
8631     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000767BU
8632     // ..
8633     EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU),
8634     // .. FINISH: LOCK IT BACK
8635     // FINISH: top
8636     //
8637     EMIT_EXIT(),
8638 
8639     //
8640 };
8641 
8642 unsigned long ps7_debug_2_0[] = {
8643     // START: top
8644     // .. START: CROSS TRIGGER CONFIGURATIONS
8645     // .. .. START: UNLOCKING CTI REGISTERS
8646     // .. .. KEY = 0XC5ACCE55
8647     // .. .. ==> 0XF8898FB0[31:0] = 0xC5ACCE55U
8648     // .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0xC5ACCE55U
8649     // .. ..
8650     EMIT_MASKWRITE(0XF8898FB0, 0xFFFFFFFFU ,0xC5ACCE55U),
8651     // .. .. KEY = 0XC5ACCE55
8652     // .. .. ==> 0XF8899FB0[31:0] = 0xC5ACCE55U
8653     // .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0xC5ACCE55U
8654     // .. ..
8655     EMIT_MASKWRITE(0XF8899FB0, 0xFFFFFFFFU ,0xC5ACCE55U),
8656     // .. .. KEY = 0XC5ACCE55
8657     // .. .. ==> 0XF8809FB0[31:0] = 0xC5ACCE55U
8658     // .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0xC5ACCE55U
8659     // .. ..
8660     EMIT_MASKWRITE(0XF8809FB0, 0xFFFFFFFFU ,0xC5ACCE55U),
8661     // .. .. FINISH: UNLOCKING CTI REGISTERS
8662     // .. .. START: ENABLING CTI MODULES AND CHANNELS
8663     // .. .. FINISH: ENABLING CTI MODULES AND CHANNELS
8664     // .. .. START: MAPPING CPU0, CPU1 AND FTM EVENTS TO CTM CHANNELS
8665     // .. .. FINISH: MAPPING CPU0, CPU1 AND FTM EVENTS TO CTM CHANNELS
8666     // .. FINISH: CROSS TRIGGER CONFIGURATIONS
8667     // FINISH: top
8668     //
8669     EMIT_EXIT(),
8670 
8671     //
8672 };
8673 
8674 unsigned long ps7_pll_init_data_1_0[] = {
8675     // START: top
8676     // .. START: SLCR SETTINGS
8677     // .. UNLOCK_KEY = 0XDF0D
8678     // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
8679     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000DF0DU
8680     // ..
8681     EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU),
8682     // .. FINISH: SLCR SETTINGS
8683     // .. START: PLL SLCR REGISTERS
8684     // .. .. START: ARM PLL INIT
8685     // .. .. PLL_RES = 0x2
8686     // .. .. ==> 0XF8000110[7:4] = 0x00000002U
8687     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000020U
8688     // .. .. PLL_CP = 0x2
8689     // .. .. ==> 0XF8000110[11:8] = 0x00000002U
8690     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000200U
8691     // .. .. LOCK_CNT = 0xfa
8692     // .. .. ==> 0XF8000110[21:12] = 0x000000FAU
8693     // .. ..     ==> MASK : 0x003FF000U    VAL : 0x000FA000U
8694     // .. ..
8695     EMIT_MASKWRITE(0XF8000110, 0x003FFFF0U ,0x000FA220U),
8696     // .. .. .. START: UPDATE FB_DIV
8697     // .. .. .. PLL_FDIV = 0x28
8698     // .. .. .. ==> 0XF8000100[18:12] = 0x00000028U
8699     // .. .. ..     ==> MASK : 0x0007F000U    VAL : 0x00028000U
8700     // .. .. ..
8701     EMIT_MASKWRITE(0XF8000100, 0x0007F000U ,0x00028000U),
8702     // .. .. .. FINISH: UPDATE FB_DIV
8703     // .. .. .. START: BY PASS PLL
8704     // .. .. .. PLL_BYPASS_FORCE = 1
8705     // .. .. .. ==> 0XF8000100[4:4] = 0x00000001U
8706     // .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
8707     // .. .. ..
8708     EMIT_MASKWRITE(0XF8000100, 0x00000010U ,0x00000010U),
8709     // .. .. .. FINISH: BY PASS PLL
8710     // .. .. .. START: ASSERT RESET
8711     // .. .. .. PLL_RESET = 1
8712     // .. .. .. ==> 0XF8000100[0:0] = 0x00000001U
8713     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
8714     // .. .. ..
8715     EMIT_MASKWRITE(0XF8000100, 0x00000001U ,0x00000001U),
8716     // .. .. .. FINISH: ASSERT RESET
8717     // .. .. .. START: DEASSERT RESET
8718     // .. .. .. PLL_RESET = 0
8719     // .. .. .. ==> 0XF8000100[0:0] = 0x00000000U
8720     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
8721     // .. .. ..
8722     EMIT_MASKWRITE(0XF8000100, 0x00000001U ,0x00000000U),
8723     // .. .. .. FINISH: DEASSERT RESET
8724     // .. .. .. START: CHECK PLL STATUS
8725     // .. .. .. ARM_PLL_LOCK = 1
8726     // .. .. .. ==> 0XF800010C[0:0] = 0x00000001U
8727     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
8728     // .. .. ..
8729     EMIT_MASKPOLL(0XF800010C, 0x00000001U),
8730     // .. .. .. FINISH: CHECK PLL STATUS
8731     // .. .. .. START: REMOVE PLL BY PASS
8732     // .. .. .. PLL_BYPASS_FORCE = 0
8733     // .. .. .. ==> 0XF8000100[4:4] = 0x00000000U
8734     // .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
8735     // .. .. ..
8736     EMIT_MASKWRITE(0XF8000100, 0x00000010U ,0x00000000U),
8737     // .. .. .. FINISH: REMOVE PLL BY PASS
8738     // .. .. .. SRCSEL = 0x0
8739     // .. .. .. ==> 0XF8000120[5:4] = 0x00000000U
8740     // .. .. ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
8741     // .. .. .. DIVISOR = 0x2
8742     // .. .. .. ==> 0XF8000120[13:8] = 0x00000002U
8743     // .. .. ..     ==> MASK : 0x00003F00U    VAL : 0x00000200U
8744     // .. .. .. CPU_6OR4XCLKACT = 0x1
8745     // .. .. .. ==> 0XF8000120[24:24] = 0x00000001U
8746     // .. .. ..     ==> MASK : 0x01000000U    VAL : 0x01000000U
8747     // .. .. .. CPU_3OR2XCLKACT = 0x1
8748     // .. .. .. ==> 0XF8000120[25:25] = 0x00000001U
8749     // .. .. ..     ==> MASK : 0x02000000U    VAL : 0x02000000U
8750     // .. .. .. CPU_2XCLKACT = 0x1
8751     // .. .. .. ==> 0XF8000120[26:26] = 0x00000001U
8752     // .. .. ..     ==> MASK : 0x04000000U    VAL : 0x04000000U
8753     // .. .. .. CPU_1XCLKACT = 0x1
8754     // .. .. .. ==> 0XF8000120[27:27] = 0x00000001U
8755     // .. .. ..     ==> MASK : 0x08000000U    VAL : 0x08000000U
8756     // .. .. .. CPU_PERI_CLKACT = 0x1
8757     // .. .. .. ==> 0XF8000120[28:28] = 0x00000001U
8758     // .. .. ..     ==> MASK : 0x10000000U    VAL : 0x10000000U
8759     // .. .. ..
8760     EMIT_MASKWRITE(0XF8000120, 0x1F003F30U ,0x1F000200U),
8761     // .. .. FINISH: ARM PLL INIT
8762     // .. .. START: DDR PLL INIT
8763     // .. .. PLL_RES = 0x2
8764     // .. .. ==> 0XF8000114[7:4] = 0x00000002U
8765     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000020U
8766     // .. .. PLL_CP = 0x2
8767     // .. .. ==> 0XF8000114[11:8] = 0x00000002U
8768     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000200U
8769     // .. .. LOCK_CNT = 0x12c
8770     // .. .. ==> 0XF8000114[21:12] = 0x0000012CU
8771     // .. ..     ==> MASK : 0x003FF000U    VAL : 0x0012C000U
8772     // .. ..
8773     EMIT_MASKWRITE(0XF8000114, 0x003FFFF0U ,0x0012C220U),
8774     // .. .. .. START: UPDATE FB_DIV
8775     // .. .. .. PLL_FDIV = 0x20
8776     // .. .. .. ==> 0XF8000104[18:12] = 0x00000020U
8777     // .. .. ..     ==> MASK : 0x0007F000U    VAL : 0x00020000U
8778     // .. .. ..
8779     EMIT_MASKWRITE(0XF8000104, 0x0007F000U ,0x00020000U),
8780     // .. .. .. FINISH: UPDATE FB_DIV
8781     // .. .. .. START: BY PASS PLL
8782     // .. .. .. PLL_BYPASS_FORCE = 1
8783     // .. .. .. ==> 0XF8000104[4:4] = 0x00000001U
8784     // .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
8785     // .. .. ..
8786     EMIT_MASKWRITE(0XF8000104, 0x00000010U ,0x00000010U),
8787     // .. .. .. FINISH: BY PASS PLL
8788     // .. .. .. START: ASSERT RESET
8789     // .. .. .. PLL_RESET = 1
8790     // .. .. .. ==> 0XF8000104[0:0] = 0x00000001U
8791     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
8792     // .. .. ..
8793     EMIT_MASKWRITE(0XF8000104, 0x00000001U ,0x00000001U),
8794     // .. .. .. FINISH: ASSERT RESET
8795     // .. .. .. START: DEASSERT RESET
8796     // .. .. .. PLL_RESET = 0
8797     // .. .. .. ==> 0XF8000104[0:0] = 0x00000000U
8798     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
8799     // .. .. ..
8800     EMIT_MASKWRITE(0XF8000104, 0x00000001U ,0x00000000U),
8801     // .. .. .. FINISH: DEASSERT RESET
8802     // .. .. .. START: CHECK PLL STATUS
8803     // .. .. .. DDR_PLL_LOCK = 1
8804     // .. .. .. ==> 0XF800010C[1:1] = 0x00000001U
8805     // .. .. ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
8806     // .. .. ..
8807     EMIT_MASKPOLL(0XF800010C, 0x00000002U),
8808     // .. .. .. FINISH: CHECK PLL STATUS
8809     // .. .. .. START: REMOVE PLL BY PASS
8810     // .. .. .. PLL_BYPASS_FORCE = 0
8811     // .. .. .. ==> 0XF8000104[4:4] = 0x00000000U
8812     // .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
8813     // .. .. ..
8814     EMIT_MASKWRITE(0XF8000104, 0x00000010U ,0x00000000U),
8815     // .. .. .. FINISH: REMOVE PLL BY PASS
8816     // .. .. .. DDR_3XCLKACT = 0x1
8817     // .. .. .. ==> 0XF8000124[0:0] = 0x00000001U
8818     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
8819     // .. .. .. DDR_2XCLKACT = 0x1
8820     // .. .. .. ==> 0XF8000124[1:1] = 0x00000001U
8821     // .. .. ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
8822     // .. .. .. DDR_3XCLK_DIVISOR = 0x2
8823     // .. .. .. ==> 0XF8000124[25:20] = 0x00000002U
8824     // .. .. ..     ==> MASK : 0x03F00000U    VAL : 0x00200000U
8825     // .. .. .. DDR_2XCLK_DIVISOR = 0x3
8826     // .. .. .. ==> 0XF8000124[31:26] = 0x00000003U
8827     // .. .. ..     ==> MASK : 0xFC000000U    VAL : 0x0C000000U
8828     // .. .. ..
8829     EMIT_MASKWRITE(0XF8000124, 0xFFF00003U ,0x0C200003U),
8830     // .. .. FINISH: DDR PLL INIT
8831     // .. .. START: IO PLL INIT
8832     // .. .. PLL_RES = 0xc
8833     // .. .. ==> 0XF8000118[7:4] = 0x0000000CU
8834     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x000000C0U
8835     // .. .. PLL_CP = 0x2
8836     // .. .. ==> 0XF8000118[11:8] = 0x00000002U
8837     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000200U
8838     // .. .. LOCK_CNT = 0x145
8839     // .. .. ==> 0XF8000118[21:12] = 0x00000145U
8840     // .. ..     ==> MASK : 0x003FF000U    VAL : 0x00145000U
8841     // .. ..
8842     EMIT_MASKWRITE(0XF8000118, 0x003FFFF0U ,0x001452C0U),
8843     // .. .. .. START: UPDATE FB_DIV
8844     // .. .. .. PLL_FDIV = 0x1e
8845     // .. .. .. ==> 0XF8000108[18:12] = 0x0000001EU
8846     // .. .. ..     ==> MASK : 0x0007F000U    VAL : 0x0001E000U
8847     // .. .. ..
8848     EMIT_MASKWRITE(0XF8000108, 0x0007F000U ,0x0001E000U),
8849     // .. .. .. FINISH: UPDATE FB_DIV
8850     // .. .. .. START: BY PASS PLL
8851     // .. .. .. PLL_BYPASS_FORCE = 1
8852     // .. .. .. ==> 0XF8000108[4:4] = 0x00000001U
8853     // .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
8854     // .. .. ..
8855     EMIT_MASKWRITE(0XF8000108, 0x00000010U ,0x00000010U),
8856     // .. .. .. FINISH: BY PASS PLL
8857     // .. .. .. START: ASSERT RESET
8858     // .. .. .. PLL_RESET = 1
8859     // .. .. .. ==> 0XF8000108[0:0] = 0x00000001U
8860     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
8861     // .. .. ..
8862     EMIT_MASKWRITE(0XF8000108, 0x00000001U ,0x00000001U),
8863     // .. .. .. FINISH: ASSERT RESET
8864     // .. .. .. START: DEASSERT RESET
8865     // .. .. .. PLL_RESET = 0
8866     // .. .. .. ==> 0XF8000108[0:0] = 0x00000000U
8867     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
8868     // .. .. ..
8869     EMIT_MASKWRITE(0XF8000108, 0x00000001U ,0x00000000U),
8870     // .. .. .. FINISH: DEASSERT RESET
8871     // .. .. .. START: CHECK PLL STATUS
8872     // .. .. .. IO_PLL_LOCK = 1
8873     // .. .. .. ==> 0XF800010C[2:2] = 0x00000001U
8874     // .. .. ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
8875     // .. .. ..
8876     EMIT_MASKPOLL(0XF800010C, 0x00000004U),
8877     // .. .. .. FINISH: CHECK PLL STATUS
8878     // .. .. .. START: REMOVE PLL BY PASS
8879     // .. .. .. PLL_BYPASS_FORCE = 0
8880     // .. .. .. ==> 0XF8000108[4:4] = 0x00000000U
8881     // .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
8882     // .. .. ..
8883     EMIT_MASKWRITE(0XF8000108, 0x00000010U ,0x00000000U),
8884     // .. .. .. FINISH: REMOVE PLL BY PASS
8885     // .. .. FINISH: IO PLL INIT
8886     // .. FINISH: PLL SLCR REGISTERS
8887     // .. START: LOCK IT BACK
8888     // .. LOCK_KEY = 0X767B
8889     // .. ==> 0XF8000004[15:0] = 0x0000767BU
8890     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000767BU
8891     // ..
8892     EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU),
8893     // .. FINISH: LOCK IT BACK
8894     // FINISH: top
8895     //
8896     EMIT_EXIT(),
8897 
8898     //
8899 };
8900 
8901 unsigned long ps7_clock_init_data_1_0[] = {
8902     // START: top
8903     // .. START: SLCR SETTINGS
8904     // .. UNLOCK_KEY = 0XDF0D
8905     // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
8906     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000DF0DU
8907     // ..
8908     EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU),
8909     // .. FINISH: SLCR SETTINGS
8910     // .. START: CLOCK CONTROL SLCR REGISTERS
8911     // .. CLKACT = 0x1
8912     // .. ==> 0XF8000128[0:0] = 0x00000001U
8913     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
8914     // .. DIVISOR0 = 0x23
8915     // .. ==> 0XF8000128[13:8] = 0x00000023U
8916     // ..     ==> MASK : 0x00003F00U    VAL : 0x00002300U
8917     // .. DIVISOR1 = 0x3
8918     // .. ==> 0XF8000128[25:20] = 0x00000003U
8919     // ..     ==> MASK : 0x03F00000U    VAL : 0x00300000U
8920     // ..
8921     EMIT_MASKWRITE(0XF8000128, 0x03F03F01U ,0x00302301U),
8922     // .. CLKACT = 0x1
8923     // .. ==> 0XF8000138[0:0] = 0x00000001U
8924     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
8925     // .. SRCSEL = 0x0
8926     // .. ==> 0XF8000138[4:4] = 0x00000000U
8927     // ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
8928     // ..
8929     EMIT_MASKWRITE(0XF8000138, 0x00000011U ,0x00000001U),
8930     // .. CLKACT = 0x1
8931     // .. ==> 0XF8000140[0:0] = 0x00000001U
8932     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
8933     // .. SRCSEL = 0x0
8934     // .. ==> 0XF8000140[6:4] = 0x00000000U
8935     // ..     ==> MASK : 0x00000070U    VAL : 0x00000000U
8936     // .. DIVISOR = 0x8
8937     // .. ==> 0XF8000140[13:8] = 0x00000008U
8938     // ..     ==> MASK : 0x00003F00U    VAL : 0x00000800U
8939     // .. DIVISOR1 = 0x5
8940     // .. ==> 0XF8000140[25:20] = 0x00000005U
8941     // ..     ==> MASK : 0x03F00000U    VAL : 0x00500000U
8942     // ..
8943     EMIT_MASKWRITE(0XF8000140, 0x03F03F71U ,0x00500801U),
8944     // .. CLKACT = 0x1
8945     // .. ==> 0XF800014C[0:0] = 0x00000001U
8946     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
8947     // .. SRCSEL = 0x0
8948     // .. ==> 0XF800014C[5:4] = 0x00000000U
8949     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
8950     // .. DIVISOR = 0x5
8951     // .. ==> 0XF800014C[13:8] = 0x00000005U
8952     // ..     ==> MASK : 0x00003F00U    VAL : 0x00000500U
8953     // ..
8954     EMIT_MASKWRITE(0XF800014C, 0x00003F31U ,0x00000501U),
8955     // .. CLKACT0 = 0x1
8956     // .. ==> 0XF8000150[0:0] = 0x00000001U
8957     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
8958     // .. CLKACT1 = 0x0
8959     // .. ==> 0XF8000150[1:1] = 0x00000000U
8960     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
8961     // .. SRCSEL = 0x0
8962     // .. ==> 0XF8000150[5:4] = 0x00000000U
8963     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
8964     // .. DIVISOR = 0x14
8965     // .. ==> 0XF8000150[13:8] = 0x00000014U
8966     // ..     ==> MASK : 0x00003F00U    VAL : 0x00001400U
8967     // ..
8968     EMIT_MASKWRITE(0XF8000150, 0x00003F33U ,0x00001401U),
8969     // .. CLKACT0 = 0x0
8970     // .. ==> 0XF8000154[0:0] = 0x00000000U
8971     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
8972     // .. CLKACT1 = 0x1
8973     // .. ==> 0XF8000154[1:1] = 0x00000001U
8974     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
8975     // .. SRCSEL = 0x0
8976     // .. ==> 0XF8000154[5:4] = 0x00000000U
8977     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
8978     // .. DIVISOR = 0x14
8979     // .. ==> 0XF8000154[13:8] = 0x00000014U
8980     // ..     ==> MASK : 0x00003F00U    VAL : 0x00001400U
8981     // ..
8982     EMIT_MASKWRITE(0XF8000154, 0x00003F33U ,0x00001402U),
8983     // .. CLKACT0 = 0x1
8984     // .. ==> 0XF800015C[0:0] = 0x00000001U
8985     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
8986     // .. CLKACT1 = 0x0
8987     // .. ==> 0XF800015C[1:1] = 0x00000000U
8988     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
8989     // .. SRCSEL = 0x0
8990     // .. ==> 0XF800015C[5:4] = 0x00000000U
8991     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
8992     // .. DIVISOR0 = 0xe
8993     // .. ==> 0XF800015C[13:8] = 0x0000000EU
8994     // ..     ==> MASK : 0x00003F00U    VAL : 0x00000E00U
8995     // .. DIVISOR1 = 0x3
8996     // .. ==> 0XF800015C[25:20] = 0x00000003U
8997     // ..     ==> MASK : 0x03F00000U    VAL : 0x00300000U
8998     // ..
8999     EMIT_MASKWRITE(0XF800015C, 0x03F03F33U ,0x00300E01U),
9000     // .. CAN0_MUX = 0x0
9001     // .. ==> 0XF8000160[5:0] = 0x00000000U
9002     // ..     ==> MASK : 0x0000003FU    VAL : 0x00000000U
9003     // .. CAN0_REF_SEL = 0x0
9004     // .. ==> 0XF8000160[6:6] = 0x00000000U
9005     // ..     ==> MASK : 0x00000040U    VAL : 0x00000000U
9006     // .. CAN1_MUX = 0x0
9007     // .. ==> 0XF8000160[21:16] = 0x00000000U
9008     // ..     ==> MASK : 0x003F0000U    VAL : 0x00000000U
9009     // .. CAN1_REF_SEL = 0x0
9010     // .. ==> 0XF8000160[22:22] = 0x00000000U
9011     // ..     ==> MASK : 0x00400000U    VAL : 0x00000000U
9012     // ..
9013     EMIT_MASKWRITE(0XF8000160, 0x007F007FU ,0x00000000U),
9014     // .. CLKACT = 0x1
9015     // .. ==> 0XF8000168[0:0] = 0x00000001U
9016     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
9017     // .. SRCSEL = 0x0
9018     // .. ==> 0XF8000168[5:4] = 0x00000000U
9019     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
9020     // .. DIVISOR = 0x5
9021     // .. ==> 0XF8000168[13:8] = 0x00000005U
9022     // ..     ==> MASK : 0x00003F00U    VAL : 0x00000500U
9023     // ..
9024     EMIT_MASKWRITE(0XF8000168, 0x00003F31U ,0x00000501U),
9025     // .. SRCSEL = 0x0
9026     // .. ==> 0XF8000170[5:4] = 0x00000000U
9027     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
9028     // .. DIVISOR0 = 0x14
9029     // .. ==> 0XF8000170[13:8] = 0x00000014U
9030     // ..     ==> MASK : 0x00003F00U    VAL : 0x00001400U
9031     // .. DIVISOR1 = 0x1
9032     // .. ==> 0XF8000170[25:20] = 0x00000001U
9033     // ..     ==> MASK : 0x03F00000U    VAL : 0x00100000U
9034     // ..
9035     EMIT_MASKWRITE(0XF8000170, 0x03F03F30U ,0x00101400U),
9036     // .. SRCSEL = 0x0
9037     // .. ==> 0XF8000180[5:4] = 0x00000000U
9038     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
9039     // .. DIVISOR0 = 0x14
9040     // .. ==> 0XF8000180[13:8] = 0x00000014U
9041     // ..     ==> MASK : 0x00003F00U    VAL : 0x00001400U
9042     // .. DIVISOR1 = 0x1
9043     // .. ==> 0XF8000180[25:20] = 0x00000001U
9044     // ..     ==> MASK : 0x03F00000U    VAL : 0x00100000U
9045     // ..
9046     EMIT_MASKWRITE(0XF8000180, 0x03F03F30U ,0x00101400U),
9047     // .. SRCSEL = 0x0
9048     // .. ==> 0XF8000190[5:4] = 0x00000000U
9049     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
9050     // .. DIVISOR0 = 0x14
9051     // .. ==> 0XF8000190[13:8] = 0x00000014U
9052     // ..     ==> MASK : 0x00003F00U    VAL : 0x00001400U
9053     // .. DIVISOR1 = 0x1
9054     // .. ==> 0XF8000190[25:20] = 0x00000001U
9055     // ..     ==> MASK : 0x03F00000U    VAL : 0x00100000U
9056     // ..
9057     EMIT_MASKWRITE(0XF8000190, 0x03F03F30U ,0x00101400U),
9058     // .. SRCSEL = 0x0
9059     // .. ==> 0XF80001A0[5:4] = 0x00000000U
9060     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
9061     // .. DIVISOR0 = 0x14
9062     // .. ==> 0XF80001A0[13:8] = 0x00000014U
9063     // ..     ==> MASK : 0x00003F00U    VAL : 0x00001400U
9064     // .. DIVISOR1 = 0x1
9065     // .. ==> 0XF80001A0[25:20] = 0x00000001U
9066     // ..     ==> MASK : 0x03F00000U    VAL : 0x00100000U
9067     // ..
9068     EMIT_MASKWRITE(0XF80001A0, 0x03F03F30U ,0x00101400U),
9069     // .. CLK_621_TRUE = 0x1
9070     // .. ==> 0XF80001C4[0:0] = 0x00000001U
9071     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
9072     // ..
9073     EMIT_MASKWRITE(0XF80001C4, 0x00000001U ,0x00000001U),
9074     // .. DMA_CPU_2XCLKACT = 0x1
9075     // .. ==> 0XF800012C[0:0] = 0x00000001U
9076     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
9077     // .. USB0_CPU_1XCLKACT = 0x1
9078     // .. ==> 0XF800012C[2:2] = 0x00000001U
9079     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
9080     // .. USB1_CPU_1XCLKACT = 0x1
9081     // .. ==> 0XF800012C[3:3] = 0x00000001U
9082     // ..     ==> MASK : 0x00000008U    VAL : 0x00000008U
9083     // .. GEM0_CPU_1XCLKACT = 0x1
9084     // .. ==> 0XF800012C[6:6] = 0x00000001U
9085     // ..     ==> MASK : 0x00000040U    VAL : 0x00000040U
9086     // .. GEM1_CPU_1XCLKACT = 0x0
9087     // .. ==> 0XF800012C[7:7] = 0x00000000U
9088     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
9089     // .. SDI0_CPU_1XCLKACT = 0x1
9090     // .. ==> 0XF800012C[10:10] = 0x00000001U
9091     // ..     ==> MASK : 0x00000400U    VAL : 0x00000400U
9092     // .. SDI1_CPU_1XCLKACT = 0x0
9093     // .. ==> 0XF800012C[11:11] = 0x00000000U
9094     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
9095     // .. SPI0_CPU_1XCLKACT = 0x0
9096     // .. ==> 0XF800012C[14:14] = 0x00000000U
9097     // ..     ==> MASK : 0x00004000U    VAL : 0x00000000U
9098     // .. SPI1_CPU_1XCLKACT = 0x0
9099     // .. ==> 0XF800012C[15:15] = 0x00000000U
9100     // ..     ==> MASK : 0x00008000U    VAL : 0x00000000U
9101     // .. CAN0_CPU_1XCLKACT = 0x1
9102     // .. ==> 0XF800012C[16:16] = 0x00000001U
9103     // ..     ==> MASK : 0x00010000U    VAL : 0x00010000U
9104     // .. CAN1_CPU_1XCLKACT = 0x0
9105     // .. ==> 0XF800012C[17:17] = 0x00000000U
9106     // ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
9107     // .. I2C0_CPU_1XCLKACT = 0x1
9108     // .. ==> 0XF800012C[18:18] = 0x00000001U
9109     // ..     ==> MASK : 0x00040000U    VAL : 0x00040000U
9110     // .. I2C1_CPU_1XCLKACT = 0x1
9111     // .. ==> 0XF800012C[19:19] = 0x00000001U
9112     // ..     ==> MASK : 0x00080000U    VAL : 0x00080000U
9113     // .. UART0_CPU_1XCLKACT = 0x0
9114     // .. ==> 0XF800012C[20:20] = 0x00000000U
9115     // ..     ==> MASK : 0x00100000U    VAL : 0x00000000U
9116     // .. UART1_CPU_1XCLKACT = 0x1
9117     // .. ==> 0XF800012C[21:21] = 0x00000001U
9118     // ..     ==> MASK : 0x00200000U    VAL : 0x00200000U
9119     // .. GPIO_CPU_1XCLKACT = 0x1
9120     // .. ==> 0XF800012C[22:22] = 0x00000001U
9121     // ..     ==> MASK : 0x00400000U    VAL : 0x00400000U
9122     // .. LQSPI_CPU_1XCLKACT = 0x1
9123     // .. ==> 0XF800012C[23:23] = 0x00000001U
9124     // ..     ==> MASK : 0x00800000U    VAL : 0x00800000U
9125     // .. SMC_CPU_1XCLKACT = 0x1
9126     // .. ==> 0XF800012C[24:24] = 0x00000001U
9127     // ..     ==> MASK : 0x01000000U    VAL : 0x01000000U
9128     // ..
9129     EMIT_MASKWRITE(0XF800012C, 0x01FFCCCDU ,0x01ED044DU),
9130     // .. FINISH: CLOCK CONTROL SLCR REGISTERS
9131     // .. START: THIS SHOULD BE BLANK
9132     // .. FINISH: THIS SHOULD BE BLANK
9133     // .. START: LOCK IT BACK
9134     // .. LOCK_KEY = 0X767B
9135     // .. ==> 0XF8000004[15:0] = 0x0000767BU
9136     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000767BU
9137     // ..
9138     EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU),
9139     // .. FINISH: LOCK IT BACK
9140     // FINISH: top
9141     //
9142     EMIT_EXIT(),
9143 
9144     //
9145 };
9146 
9147 unsigned long ps7_ddr_init_data_1_0[] = {
9148     // START: top
9149     // .. START: DDR INITIALIZATION
9150     // .. .. START: LOCK DDR
9151     // .. .. reg_ddrc_soft_rstb = 0
9152     // .. .. ==> 0XF8006000[0:0] = 0x00000000U
9153     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
9154     // .. .. reg_ddrc_powerdown_en = 0x0
9155     // .. .. ==> 0XF8006000[1:1] = 0x00000000U
9156     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
9157     // .. .. reg_ddrc_data_bus_width = 0x0
9158     // .. .. ==> 0XF8006000[3:2] = 0x00000000U
9159     // .. ..     ==> MASK : 0x0000000CU    VAL : 0x00000000U
9160     // .. .. reg_ddrc_burst8_refresh = 0x0
9161     // .. .. ==> 0XF8006000[6:4] = 0x00000000U
9162     // .. ..     ==> MASK : 0x00000070U    VAL : 0x00000000U
9163     // .. .. reg_ddrc_rdwr_idle_gap = 0x1
9164     // .. .. ==> 0XF8006000[13:7] = 0x00000001U
9165     // .. ..     ==> MASK : 0x00003F80U    VAL : 0x00000080U
9166     // .. .. reg_ddrc_dis_rd_bypass = 0x0
9167     // .. .. ==> 0XF8006000[14:14] = 0x00000000U
9168     // .. ..     ==> MASK : 0x00004000U    VAL : 0x00000000U
9169     // .. .. reg_ddrc_dis_act_bypass = 0x0
9170     // .. .. ==> 0XF8006000[15:15] = 0x00000000U
9171     // .. ..     ==> MASK : 0x00008000U    VAL : 0x00000000U
9172     // .. .. reg_ddrc_dis_auto_refresh = 0x0
9173     // .. .. ==> 0XF8006000[16:16] = 0x00000000U
9174     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
9175     // .. ..
9176     EMIT_MASKWRITE(0XF8006000, 0x0001FFFFU ,0x00000080U),
9177     // .. .. FINISH: LOCK DDR
9178     // .. .. reg_ddrc_t_rfc_nom_x32 = 0x81
9179     // .. .. ==> 0XF8006004[11:0] = 0x00000081U
9180     // .. ..     ==> MASK : 0x00000FFFU    VAL : 0x00000081U
9181     // .. .. reg_ddrc_active_ranks = 0x1
9182     // .. .. ==> 0XF8006004[13:12] = 0x00000001U
9183     // .. ..     ==> MASK : 0x00003000U    VAL : 0x00001000U
9184     // .. .. reg_ddrc_addrmap_cs_bit0 = 0x0
9185     // .. .. ==> 0XF8006004[18:14] = 0x00000000U
9186     // .. ..     ==> MASK : 0x0007C000U    VAL : 0x00000000U
9187     // .. .. reg_ddrc_wr_odt_block = 0x1
9188     // .. .. ==> 0XF8006004[20:19] = 0x00000001U
9189     // .. ..     ==> MASK : 0x00180000U    VAL : 0x00080000U
9190     // .. .. reg_ddrc_diff_rank_rd_2cycle_gap = 0x0
9191     // .. .. ==> 0XF8006004[21:21] = 0x00000000U
9192     // .. ..     ==> MASK : 0x00200000U    VAL : 0x00000000U
9193     // .. .. reg_ddrc_addrmap_cs_bit1 = 0x0
9194     // .. .. ==> 0XF8006004[26:22] = 0x00000000U
9195     // .. ..     ==> MASK : 0x07C00000U    VAL : 0x00000000U
9196     // .. .. reg_ddrc_addrmap_open_bank = 0x0
9197     // .. .. ==> 0XF8006004[27:27] = 0x00000000U
9198     // .. ..     ==> MASK : 0x08000000U    VAL : 0x00000000U
9199     // .. .. reg_ddrc_addrmap_4bank_ram = 0x0
9200     // .. .. ==> 0XF8006004[28:28] = 0x00000000U
9201     // .. ..     ==> MASK : 0x10000000U    VAL : 0x00000000U
9202     // .. ..
9203     EMIT_MASKWRITE(0XF8006004, 0x1FFFFFFFU ,0x00081081U),
9204     // .. .. reg_ddrc_hpr_min_non_critical_x32 = 0xf
9205     // .. .. ==> 0XF8006008[10:0] = 0x0000000FU
9206     // .. ..     ==> MASK : 0x000007FFU    VAL : 0x0000000FU
9207     // .. .. reg_ddrc_hpr_max_starve_x32 = 0xf
9208     // .. .. ==> 0XF8006008[21:11] = 0x0000000FU
9209     // .. ..     ==> MASK : 0x003FF800U    VAL : 0x00007800U
9210     // .. .. reg_ddrc_hpr_xact_run_length = 0xf
9211     // .. .. ==> 0XF8006008[25:22] = 0x0000000FU
9212     // .. ..     ==> MASK : 0x03C00000U    VAL : 0x03C00000U
9213     // .. ..
9214     EMIT_MASKWRITE(0XF8006008, 0x03FFFFFFU ,0x03C0780FU),
9215     // .. .. reg_ddrc_lpr_min_non_critical_x32 = 0x1
9216     // .. .. ==> 0XF800600C[10:0] = 0x00000001U
9217     // .. ..     ==> MASK : 0x000007FFU    VAL : 0x00000001U
9218     // .. .. reg_ddrc_lpr_max_starve_x32 = 0x2
9219     // .. .. ==> 0XF800600C[21:11] = 0x00000002U
9220     // .. ..     ==> MASK : 0x003FF800U    VAL : 0x00001000U
9221     // .. .. reg_ddrc_lpr_xact_run_length = 0x8
9222     // .. .. ==> 0XF800600C[25:22] = 0x00000008U
9223     // .. ..     ==> MASK : 0x03C00000U    VAL : 0x02000000U
9224     // .. ..
9225     EMIT_MASKWRITE(0XF800600C, 0x03FFFFFFU ,0x02001001U),
9226     // .. .. reg_ddrc_w_min_non_critical_x32 = 0x1
9227     // .. .. ==> 0XF8006010[10:0] = 0x00000001U
9228     // .. ..     ==> MASK : 0x000007FFU    VAL : 0x00000001U
9229     // .. .. reg_ddrc_w_xact_run_length = 0x8
9230     // .. .. ==> 0XF8006010[14:11] = 0x00000008U
9231     // .. ..     ==> MASK : 0x00007800U    VAL : 0x00004000U
9232     // .. .. reg_ddrc_w_max_starve_x32 = 0x2
9233     // .. .. ==> 0XF8006010[25:15] = 0x00000002U
9234     // .. ..     ==> MASK : 0x03FF8000U    VAL : 0x00010000U
9235     // .. ..
9236     EMIT_MASKWRITE(0XF8006010, 0x03FFFFFFU ,0x00014001U),
9237     // .. .. reg_ddrc_t_rc = 0x1b
9238     // .. .. ==> 0XF8006014[5:0] = 0x0000001BU
9239     // .. ..     ==> MASK : 0x0000003FU    VAL : 0x0000001BU
9240     // .. .. reg_ddrc_t_rfc_min = 0x56
9241     // .. .. ==> 0XF8006014[13:6] = 0x00000056U
9242     // .. ..     ==> MASK : 0x00003FC0U    VAL : 0x00001580U
9243     // .. .. reg_ddrc_post_selfref_gap_x32 = 0x10
9244     // .. .. ==> 0XF8006014[20:14] = 0x00000010U
9245     // .. ..     ==> MASK : 0x001FC000U    VAL : 0x00040000U
9246     // .. ..
9247     EMIT_MASKWRITE(0XF8006014, 0x001FFFFFU ,0x0004159BU),
9248     // .. .. reg_ddrc_wr2pre = 0x12
9249     // .. .. ==> 0XF8006018[4:0] = 0x00000012U
9250     // .. ..     ==> MASK : 0x0000001FU    VAL : 0x00000012U
9251     // .. .. reg_ddrc_powerdown_to_x32 = 0x6
9252     // .. .. ==> 0XF8006018[9:5] = 0x00000006U
9253     // .. ..     ==> MASK : 0x000003E0U    VAL : 0x000000C0U
9254     // .. .. reg_ddrc_t_faw = 0x10
9255     // .. .. ==> 0XF8006018[15:10] = 0x00000010U
9256     // .. ..     ==> MASK : 0x0000FC00U    VAL : 0x00004000U
9257     // .. .. reg_ddrc_t_ras_max = 0x24
9258     // .. .. ==> 0XF8006018[21:16] = 0x00000024U
9259     // .. ..     ==> MASK : 0x003F0000U    VAL : 0x00240000U
9260     // .. .. reg_ddrc_t_ras_min = 0x14
9261     // .. .. ==> 0XF8006018[26:22] = 0x00000014U
9262     // .. ..     ==> MASK : 0x07C00000U    VAL : 0x05000000U
9263     // .. .. reg_ddrc_t_cke = 0x4
9264     // .. .. ==> 0XF8006018[31:28] = 0x00000004U
9265     // .. ..     ==> MASK : 0xF0000000U    VAL : 0x40000000U
9266     // .. ..
9267     EMIT_MASKWRITE(0XF8006018, 0xF7FFFFFFU ,0x452440D2U),
9268     // .. .. reg_ddrc_write_latency = 0x5
9269     // .. .. ==> 0XF800601C[4:0] = 0x00000005U
9270     // .. ..     ==> MASK : 0x0000001FU    VAL : 0x00000005U
9271     // .. .. reg_ddrc_rd2wr = 0x7
9272     // .. .. ==> 0XF800601C[9:5] = 0x00000007U
9273     // .. ..     ==> MASK : 0x000003E0U    VAL : 0x000000E0U
9274     // .. .. reg_ddrc_wr2rd = 0xe
9275     // .. .. ==> 0XF800601C[14:10] = 0x0000000EU
9276     // .. ..     ==> MASK : 0x00007C00U    VAL : 0x00003800U
9277     // .. .. reg_ddrc_t_xp = 0x4
9278     // .. .. ==> 0XF800601C[19:15] = 0x00000004U
9279     // .. ..     ==> MASK : 0x000F8000U    VAL : 0x00020000U
9280     // .. .. reg_ddrc_pad_pd = 0x0
9281     // .. .. ==> 0XF800601C[22:20] = 0x00000000U
9282     // .. ..     ==> MASK : 0x00700000U    VAL : 0x00000000U
9283     // .. .. reg_ddrc_rd2pre = 0x4
9284     // .. .. ==> 0XF800601C[27:23] = 0x00000004U
9285     // .. ..     ==> MASK : 0x0F800000U    VAL : 0x02000000U
9286     // .. .. reg_ddrc_t_rcd = 0x7
9287     // .. .. ==> 0XF800601C[31:28] = 0x00000007U
9288     // .. ..     ==> MASK : 0xF0000000U    VAL : 0x70000000U
9289     // .. ..
9290     EMIT_MASKWRITE(0XF800601C, 0xFFFFFFFFU ,0x720238E5U),
9291     // .. .. reg_ddrc_t_ccd = 0x4
9292     // .. .. ==> 0XF8006020[4:2] = 0x00000004U
9293     // .. ..     ==> MASK : 0x0000001CU    VAL : 0x00000010U
9294     // .. .. reg_ddrc_t_rrd = 0x4
9295     // .. .. ==> 0XF8006020[7:5] = 0x00000004U
9296     // .. ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
9297     // .. .. reg_ddrc_refresh_margin = 0x2
9298     // .. .. ==> 0XF8006020[11:8] = 0x00000002U
9299     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000200U
9300     // .. .. reg_ddrc_t_rp = 0x7
9301     // .. .. ==> 0XF8006020[15:12] = 0x00000007U
9302     // .. ..     ==> MASK : 0x0000F000U    VAL : 0x00007000U
9303     // .. .. reg_ddrc_refresh_to_x32 = 0x8
9304     // .. .. ==> 0XF8006020[20:16] = 0x00000008U
9305     // .. ..     ==> MASK : 0x001F0000U    VAL : 0x00080000U
9306     // .. .. reg_ddrc_sdram = 0x1
9307     // .. .. ==> 0XF8006020[21:21] = 0x00000001U
9308     // .. ..     ==> MASK : 0x00200000U    VAL : 0x00200000U
9309     // .. .. reg_ddrc_mobile = 0x0
9310     // .. .. ==> 0XF8006020[22:22] = 0x00000000U
9311     // .. ..     ==> MASK : 0x00400000U    VAL : 0x00000000U
9312     // .. .. reg_ddrc_clock_stop_en = 0x0
9313     // .. .. ==> 0XF8006020[23:23] = 0x00000000U
9314     // .. ..     ==> MASK : 0x00800000U    VAL : 0x00000000U
9315     // .. .. reg_ddrc_read_latency = 0x7
9316     // .. .. ==> 0XF8006020[28:24] = 0x00000007U
9317     // .. ..     ==> MASK : 0x1F000000U    VAL : 0x07000000U
9318     // .. .. reg_phy_mode_ddr1_ddr2 = 0x1
9319     // .. .. ==> 0XF8006020[29:29] = 0x00000001U
9320     // .. ..     ==> MASK : 0x20000000U    VAL : 0x20000000U
9321     // .. .. reg_ddrc_dis_pad_pd = 0x0
9322     // .. .. ==> 0XF8006020[30:30] = 0x00000000U
9323     // .. ..     ==> MASK : 0x40000000U    VAL : 0x00000000U
9324     // .. .. reg_ddrc_loopback = 0x0
9325     // .. .. ==> 0XF8006020[31:31] = 0x00000000U
9326     // .. ..     ==> MASK : 0x80000000U    VAL : 0x00000000U
9327     // .. ..
9328     EMIT_MASKWRITE(0XF8006020, 0xFFFFFFFCU ,0x27287290U),
9329     // .. .. reg_ddrc_en_2t_timing_mode = 0x0
9330     // .. .. ==> 0XF8006024[0:0] = 0x00000000U
9331     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
9332     // .. .. reg_ddrc_prefer_write = 0x0
9333     // .. .. ==> 0XF8006024[1:1] = 0x00000000U
9334     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
9335     // .. .. reg_ddrc_max_rank_rd = 0xf
9336     // .. .. ==> 0XF8006024[5:2] = 0x0000000FU
9337     // .. ..     ==> MASK : 0x0000003CU    VAL : 0x0000003CU
9338     // .. .. reg_ddrc_mr_wr = 0x0
9339     // .. .. ==> 0XF8006024[6:6] = 0x00000000U
9340     // .. ..     ==> MASK : 0x00000040U    VAL : 0x00000000U
9341     // .. .. reg_ddrc_mr_addr = 0x0
9342     // .. .. ==> 0XF8006024[8:7] = 0x00000000U
9343     // .. ..     ==> MASK : 0x00000180U    VAL : 0x00000000U
9344     // .. .. reg_ddrc_mr_data = 0x0
9345     // .. .. ==> 0XF8006024[24:9] = 0x00000000U
9346     // .. ..     ==> MASK : 0x01FFFE00U    VAL : 0x00000000U
9347     // .. .. ddrc_reg_mr_wr_busy = 0x0
9348     // .. .. ==> 0XF8006024[25:25] = 0x00000000U
9349     // .. ..     ==> MASK : 0x02000000U    VAL : 0x00000000U
9350     // .. .. reg_ddrc_mr_type = 0x0
9351     // .. .. ==> 0XF8006024[26:26] = 0x00000000U
9352     // .. ..     ==> MASK : 0x04000000U    VAL : 0x00000000U
9353     // .. .. reg_ddrc_mr_rdata_valid = 0x0
9354     // .. .. ==> 0XF8006024[27:27] = 0x00000000U
9355     // .. ..     ==> MASK : 0x08000000U    VAL : 0x00000000U
9356     // .. ..
9357     EMIT_MASKWRITE(0XF8006024, 0x0FFFFFFFU ,0x0000003CU),
9358     // .. .. reg_ddrc_final_wait_x32 = 0x7
9359     // .. .. ==> 0XF8006028[6:0] = 0x00000007U
9360     // .. ..     ==> MASK : 0x0000007FU    VAL : 0x00000007U
9361     // .. .. reg_ddrc_pre_ocd_x32 = 0x0
9362     // .. .. ==> 0XF8006028[10:7] = 0x00000000U
9363     // .. ..     ==> MASK : 0x00000780U    VAL : 0x00000000U
9364     // .. .. reg_ddrc_t_mrd = 0x4
9365     // .. .. ==> 0XF8006028[13:11] = 0x00000004U
9366     // .. ..     ==> MASK : 0x00003800U    VAL : 0x00002000U
9367     // .. ..
9368     EMIT_MASKWRITE(0XF8006028, 0x00003FFFU ,0x00002007U),
9369     // .. .. reg_ddrc_emr2 = 0x8
9370     // .. .. ==> 0XF800602C[15:0] = 0x00000008U
9371     // .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000008U
9372     // .. .. reg_ddrc_emr3 = 0x0
9373     // .. .. ==> 0XF800602C[31:16] = 0x00000000U
9374     // .. ..     ==> MASK : 0xFFFF0000U    VAL : 0x00000000U
9375     // .. ..
9376     EMIT_MASKWRITE(0XF800602C, 0xFFFFFFFFU ,0x00000008U),
9377     // .. .. reg_ddrc_mr = 0x930
9378     // .. .. ==> 0XF8006030[15:0] = 0x00000930U
9379     // .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000930U
9380     // .. .. reg_ddrc_emr = 0x4
9381     // .. .. ==> 0XF8006030[31:16] = 0x00000004U
9382     // .. ..     ==> MASK : 0xFFFF0000U    VAL : 0x00040000U
9383     // .. ..
9384     EMIT_MASKWRITE(0XF8006030, 0xFFFFFFFFU ,0x00040930U),
9385     // .. .. reg_ddrc_burst_rdwr = 0x4
9386     // .. .. ==> 0XF8006034[3:0] = 0x00000004U
9387     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000004U
9388     // .. .. reg_ddrc_pre_cke_x1024 = 0x105
9389     // .. .. ==> 0XF8006034[13:4] = 0x00000105U
9390     // .. ..     ==> MASK : 0x00003FF0U    VAL : 0x00001050U
9391     // .. .. reg_ddrc_post_cke_x1024 = 0x1
9392     // .. .. ==> 0XF8006034[25:16] = 0x00000001U
9393     // .. ..     ==> MASK : 0x03FF0000U    VAL : 0x00010000U
9394     // .. .. reg_ddrc_burstchop = 0x0
9395     // .. .. ==> 0XF8006034[28:28] = 0x00000000U
9396     // .. ..     ==> MASK : 0x10000000U    VAL : 0x00000000U
9397     // .. ..
9398     EMIT_MASKWRITE(0XF8006034, 0x13FF3FFFU ,0x00011054U),
9399     // .. .. reg_ddrc_force_low_pri_n = 0x0
9400     // .. .. ==> 0XF8006038[0:0] = 0x00000000U
9401     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
9402     // .. .. reg_ddrc_dis_dq = 0x0
9403     // .. .. ==> 0XF8006038[1:1] = 0x00000000U
9404     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
9405     // .. .. reg_phy_debug_mode = 0x0
9406     // .. .. ==> 0XF8006038[6:6] = 0x00000000U
9407     // .. ..     ==> MASK : 0x00000040U    VAL : 0x00000000U
9408     // .. .. reg_phy_wr_level_start = 0x0
9409     // .. .. ==> 0XF8006038[7:7] = 0x00000000U
9410     // .. ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
9411     // .. .. reg_phy_rd_level_start = 0x0
9412     // .. .. ==> 0XF8006038[8:8] = 0x00000000U
9413     // .. ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
9414     // .. .. reg_phy_dq0_wait_t = 0x0
9415     // .. .. ==> 0XF8006038[12:9] = 0x00000000U
9416     // .. ..     ==> MASK : 0x00001E00U    VAL : 0x00000000U
9417     // .. ..
9418     EMIT_MASKWRITE(0XF8006038, 0x00001FC3U ,0x00000000U),
9419     // .. .. reg_ddrc_addrmap_bank_b0 = 0x7
9420     // .. .. ==> 0XF800603C[3:0] = 0x00000007U
9421     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000007U
9422     // .. .. reg_ddrc_addrmap_bank_b1 = 0x7
9423     // .. .. ==> 0XF800603C[7:4] = 0x00000007U
9424     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000070U
9425     // .. .. reg_ddrc_addrmap_bank_b2 = 0x7
9426     // .. .. ==> 0XF800603C[11:8] = 0x00000007U
9427     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000700U
9428     // .. .. reg_ddrc_addrmap_col_b5 = 0x0
9429     // .. .. ==> 0XF800603C[15:12] = 0x00000000U
9430     // .. ..     ==> MASK : 0x0000F000U    VAL : 0x00000000U
9431     // .. .. reg_ddrc_addrmap_col_b6 = 0x0
9432     // .. .. ==> 0XF800603C[19:16] = 0x00000000U
9433     // .. ..     ==> MASK : 0x000F0000U    VAL : 0x00000000U
9434     // .. ..
9435     EMIT_MASKWRITE(0XF800603C, 0x000FFFFFU ,0x00000777U),
9436     // .. .. reg_ddrc_addrmap_col_b2 = 0x0
9437     // .. .. ==> 0XF8006040[3:0] = 0x00000000U
9438     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000000U
9439     // .. .. reg_ddrc_addrmap_col_b3 = 0x0
9440     // .. .. ==> 0XF8006040[7:4] = 0x00000000U
9441     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000000U
9442     // .. .. reg_ddrc_addrmap_col_b4 = 0x0
9443     // .. .. ==> 0XF8006040[11:8] = 0x00000000U
9444     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000000U
9445     // .. .. reg_ddrc_addrmap_col_b7 = 0x0
9446     // .. .. ==> 0XF8006040[15:12] = 0x00000000U
9447     // .. ..     ==> MASK : 0x0000F000U    VAL : 0x00000000U
9448     // .. .. reg_ddrc_addrmap_col_b8 = 0x0
9449     // .. .. ==> 0XF8006040[19:16] = 0x00000000U
9450     // .. ..     ==> MASK : 0x000F0000U    VAL : 0x00000000U
9451     // .. .. reg_ddrc_addrmap_col_b9 = 0xf
9452     // .. .. ==> 0XF8006040[23:20] = 0x0000000FU
9453     // .. ..     ==> MASK : 0x00F00000U    VAL : 0x00F00000U
9454     // .. .. reg_ddrc_addrmap_col_b10 = 0xf
9455     // .. .. ==> 0XF8006040[27:24] = 0x0000000FU
9456     // .. ..     ==> MASK : 0x0F000000U    VAL : 0x0F000000U
9457     // .. .. reg_ddrc_addrmap_col_b11 = 0xf
9458     // .. .. ==> 0XF8006040[31:28] = 0x0000000FU
9459     // .. ..     ==> MASK : 0xF0000000U    VAL : 0xF0000000U
9460     // .. ..
9461     EMIT_MASKWRITE(0XF8006040, 0xFFFFFFFFU ,0xFFF00000U),
9462     // .. .. reg_ddrc_addrmap_row_b0 = 0x6
9463     // .. .. ==> 0XF8006044[3:0] = 0x00000006U
9464     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000006U
9465     // .. .. reg_ddrc_addrmap_row_b1 = 0x6
9466     // .. .. ==> 0XF8006044[7:4] = 0x00000006U
9467     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000060U
9468     // .. .. reg_ddrc_addrmap_row_b2_11 = 0x6
9469     // .. .. ==> 0XF8006044[11:8] = 0x00000006U
9470     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000600U
9471     // .. .. reg_ddrc_addrmap_row_b12 = 0x6
9472     // .. .. ==> 0XF8006044[15:12] = 0x00000006U
9473     // .. ..     ==> MASK : 0x0000F000U    VAL : 0x00006000U
9474     // .. .. reg_ddrc_addrmap_row_b13 = 0x6
9475     // .. .. ==> 0XF8006044[19:16] = 0x00000006U
9476     // .. ..     ==> MASK : 0x000F0000U    VAL : 0x00060000U
9477     // .. .. reg_ddrc_addrmap_row_b14 = 0x6
9478     // .. .. ==> 0XF8006044[23:20] = 0x00000006U
9479     // .. ..     ==> MASK : 0x00F00000U    VAL : 0x00600000U
9480     // .. .. reg_ddrc_addrmap_row_b15 = 0xf
9481     // .. .. ==> 0XF8006044[27:24] = 0x0000000FU
9482     // .. ..     ==> MASK : 0x0F000000U    VAL : 0x0F000000U
9483     // .. ..
9484     EMIT_MASKWRITE(0XF8006044, 0x0FFFFFFFU ,0x0F666666U),
9485     // .. .. reg_ddrc_rank0_rd_odt = 0x0
9486     // .. .. ==> 0XF8006048[2:0] = 0x00000000U
9487     // .. ..     ==> MASK : 0x00000007U    VAL : 0x00000000U
9488     // .. .. reg_ddrc_rank0_wr_odt = 0x1
9489     // .. .. ==> 0XF8006048[5:3] = 0x00000001U
9490     // .. ..     ==> MASK : 0x00000038U    VAL : 0x00000008U
9491     // .. .. reg_ddrc_rank1_rd_odt = 0x1
9492     // .. .. ==> 0XF8006048[8:6] = 0x00000001U
9493     // .. ..     ==> MASK : 0x000001C0U    VAL : 0x00000040U
9494     // .. .. reg_ddrc_rank1_wr_odt = 0x1
9495     // .. .. ==> 0XF8006048[11:9] = 0x00000001U
9496     // .. ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
9497     // .. .. reg_phy_rd_local_odt = 0x0
9498     // .. .. ==> 0XF8006048[13:12] = 0x00000000U
9499     // .. ..     ==> MASK : 0x00003000U    VAL : 0x00000000U
9500     // .. .. reg_phy_wr_local_odt = 0x3
9501     // .. .. ==> 0XF8006048[15:14] = 0x00000003U
9502     // .. ..     ==> MASK : 0x0000C000U    VAL : 0x0000C000U
9503     // .. .. reg_phy_idle_local_odt = 0x3
9504     // .. .. ==> 0XF8006048[17:16] = 0x00000003U
9505     // .. ..     ==> MASK : 0x00030000U    VAL : 0x00030000U
9506     // .. .. reg_ddrc_rank2_rd_odt = 0x0
9507     // .. .. ==> 0XF8006048[20:18] = 0x00000000U
9508     // .. ..     ==> MASK : 0x001C0000U    VAL : 0x00000000U
9509     // .. .. reg_ddrc_rank2_wr_odt = 0x0
9510     // .. .. ==> 0XF8006048[23:21] = 0x00000000U
9511     // .. ..     ==> MASK : 0x00E00000U    VAL : 0x00000000U
9512     // .. .. reg_ddrc_rank3_rd_odt = 0x0
9513     // .. .. ==> 0XF8006048[26:24] = 0x00000000U
9514     // .. ..     ==> MASK : 0x07000000U    VAL : 0x00000000U
9515     // .. .. reg_ddrc_rank3_wr_odt = 0x0
9516     // .. .. ==> 0XF8006048[29:27] = 0x00000000U
9517     // .. ..     ==> MASK : 0x38000000U    VAL : 0x00000000U
9518     // .. ..
9519     EMIT_MASKWRITE(0XF8006048, 0x3FFFFFFFU ,0x0003C248U),
9520     // .. .. reg_phy_rd_cmd_to_data = 0x0
9521     // .. .. ==> 0XF8006050[3:0] = 0x00000000U
9522     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000000U
9523     // .. .. reg_phy_wr_cmd_to_data = 0x0
9524     // .. .. ==> 0XF8006050[7:4] = 0x00000000U
9525     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000000U
9526     // .. .. reg_phy_rdc_we_to_re_delay = 0x8
9527     // .. .. ==> 0XF8006050[11:8] = 0x00000008U
9528     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000800U
9529     // .. .. reg_phy_rdc_fifo_rst_disable = 0x0
9530     // .. .. ==> 0XF8006050[15:15] = 0x00000000U
9531     // .. ..     ==> MASK : 0x00008000U    VAL : 0x00000000U
9532     // .. .. reg_phy_use_fixed_re = 0x1
9533     // .. .. ==> 0XF8006050[16:16] = 0x00000001U
9534     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00010000U
9535     // .. .. reg_phy_rdc_fifo_rst_err_cnt_clr = 0x0
9536     // .. .. ==> 0XF8006050[17:17] = 0x00000000U
9537     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
9538     // .. .. reg_phy_dis_phy_ctrl_rstn = 0x0
9539     // .. .. ==> 0XF8006050[18:18] = 0x00000000U
9540     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
9541     // .. .. reg_phy_clk_stall_level = 0x0
9542     // .. .. ==> 0XF8006050[19:19] = 0x00000000U
9543     // .. ..     ==> MASK : 0x00080000U    VAL : 0x00000000U
9544     // .. .. reg_phy_gatelvl_num_of_dq0 = 0x7
9545     // .. .. ==> 0XF8006050[27:24] = 0x00000007U
9546     // .. ..     ==> MASK : 0x0F000000U    VAL : 0x07000000U
9547     // .. .. reg_phy_wrlvl_num_of_dq0 = 0x7
9548     // .. .. ==> 0XF8006050[31:28] = 0x00000007U
9549     // .. ..     ==> MASK : 0xF0000000U    VAL : 0x70000000U
9550     // .. ..
9551     EMIT_MASKWRITE(0XF8006050, 0xFF0F8FFFU ,0x77010800U),
9552     // .. .. reg_ddrc_dll_calib_to_min_x1024 = 0x1
9553     // .. .. ==> 0XF8006058[7:0] = 0x00000001U
9554     // .. ..     ==> MASK : 0x000000FFU    VAL : 0x00000001U
9555     // .. .. reg_ddrc_dll_calib_to_max_x1024 = 0x1
9556     // .. .. ==> 0XF8006058[15:8] = 0x00000001U
9557     // .. ..     ==> MASK : 0x0000FF00U    VAL : 0x00000100U
9558     // .. .. reg_ddrc_dis_dll_calib = 0x0
9559     // .. .. ==> 0XF8006058[16:16] = 0x00000000U
9560     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
9561     // .. ..
9562     EMIT_MASKWRITE(0XF8006058, 0x0001FFFFU ,0x00000101U),
9563     // .. .. reg_ddrc_rd_odt_delay = 0x3
9564     // .. .. ==> 0XF800605C[3:0] = 0x00000003U
9565     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000003U
9566     // .. .. reg_ddrc_wr_odt_delay = 0x0
9567     // .. .. ==> 0XF800605C[7:4] = 0x00000000U
9568     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000000U
9569     // .. .. reg_ddrc_rd_odt_hold = 0x0
9570     // .. .. ==> 0XF800605C[11:8] = 0x00000000U
9571     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000000U
9572     // .. .. reg_ddrc_wr_odt_hold = 0x5
9573     // .. .. ==> 0XF800605C[15:12] = 0x00000005U
9574     // .. ..     ==> MASK : 0x0000F000U    VAL : 0x00005000U
9575     // .. ..
9576     EMIT_MASKWRITE(0XF800605C, 0x0000FFFFU ,0x00005003U),
9577     // .. .. reg_ddrc_pageclose = 0x0
9578     // .. .. ==> 0XF8006060[0:0] = 0x00000000U
9579     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
9580     // .. .. reg_ddrc_lpr_num_entries = 0x1f
9581     // .. .. ==> 0XF8006060[6:1] = 0x0000001FU
9582     // .. ..     ==> MASK : 0x0000007EU    VAL : 0x0000003EU
9583     // .. .. reg_ddrc_auto_pre_en = 0x0
9584     // .. .. ==> 0XF8006060[7:7] = 0x00000000U
9585     // .. ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
9586     // .. .. reg_ddrc_refresh_update_level = 0x0
9587     // .. .. ==> 0XF8006060[8:8] = 0x00000000U
9588     // .. ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
9589     // .. .. reg_ddrc_dis_wc = 0x0
9590     // .. .. ==> 0XF8006060[9:9] = 0x00000000U
9591     // .. ..     ==> MASK : 0x00000200U    VAL : 0x00000000U
9592     // .. .. reg_ddrc_dis_collision_page_opt = 0x0
9593     // .. .. ==> 0XF8006060[10:10] = 0x00000000U
9594     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
9595     // .. .. reg_ddrc_selfref_en = 0x0
9596     // .. .. ==> 0XF8006060[12:12] = 0x00000000U
9597     // .. ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
9598     // .. ..
9599     EMIT_MASKWRITE(0XF8006060, 0x000017FFU ,0x0000003EU),
9600     // .. .. reg_ddrc_go2critical_hysteresis = 0x0
9601     // .. .. ==> 0XF8006064[12:5] = 0x00000000U
9602     // .. ..     ==> MASK : 0x00001FE0U    VAL : 0x00000000U
9603     // .. .. reg_arb_go2critical_en = 0x1
9604     // .. .. ==> 0XF8006064[17:17] = 0x00000001U
9605     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00020000U
9606     // .. ..
9607     EMIT_MASKWRITE(0XF8006064, 0x00021FE0U ,0x00020000U),
9608     // .. .. reg_ddrc_wrlvl_ww = 0x41
9609     // .. .. ==> 0XF8006068[7:0] = 0x00000041U
9610     // .. ..     ==> MASK : 0x000000FFU    VAL : 0x00000041U
9611     // .. .. reg_ddrc_rdlvl_rr = 0x41
9612     // .. .. ==> 0XF8006068[15:8] = 0x00000041U
9613     // .. ..     ==> MASK : 0x0000FF00U    VAL : 0x00004100U
9614     // .. .. reg_ddrc_dfi_t_wlmrd = 0x28
9615     // .. .. ==> 0XF8006068[25:16] = 0x00000028U
9616     // .. ..     ==> MASK : 0x03FF0000U    VAL : 0x00280000U
9617     // .. ..
9618     EMIT_MASKWRITE(0XF8006068, 0x03FFFFFFU ,0x00284141U),
9619     // .. .. dfi_t_ctrlupd_interval_min_x1024 = 0x10
9620     // .. .. ==> 0XF800606C[7:0] = 0x00000010U
9621     // .. ..     ==> MASK : 0x000000FFU    VAL : 0x00000010U
9622     // .. .. dfi_t_ctrlupd_interval_max_x1024 = 0x16
9623     // .. .. ==> 0XF800606C[15:8] = 0x00000016U
9624     // .. ..     ==> MASK : 0x0000FF00U    VAL : 0x00001600U
9625     // .. ..
9626     EMIT_MASKWRITE(0XF800606C, 0x0000FFFFU ,0x00001610U),
9627     // .. .. refresh_timer0_start_value_x32 = 0x0
9628     // .. .. ==> 0XF80060A0[11:0] = 0x00000000U
9629     // .. ..     ==> MASK : 0x00000FFFU    VAL : 0x00000000U
9630     // .. .. refresh_timer1_start_value_x32 = 0x8
9631     // .. .. ==> 0XF80060A0[23:12] = 0x00000008U
9632     // .. ..     ==> MASK : 0x00FFF000U    VAL : 0x00008000U
9633     // .. ..
9634     EMIT_MASKWRITE(0XF80060A0, 0x00FFFFFFU ,0x00008000U),
9635     // .. .. reg_ddrc_dis_auto_zq = 0x0
9636     // .. .. ==> 0XF80060A4[0:0] = 0x00000000U
9637     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
9638     // .. .. reg_ddrc_ddr3 = 0x1
9639     // .. .. ==> 0XF80060A4[1:1] = 0x00000001U
9640     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
9641     // .. .. reg_ddrc_t_mod = 0x200
9642     // .. .. ==> 0XF80060A4[11:2] = 0x00000200U
9643     // .. ..     ==> MASK : 0x00000FFCU    VAL : 0x00000800U
9644     // .. .. reg_ddrc_t_zq_long_nop = 0x200
9645     // .. .. ==> 0XF80060A4[21:12] = 0x00000200U
9646     // .. ..     ==> MASK : 0x003FF000U    VAL : 0x00200000U
9647     // .. .. reg_ddrc_t_zq_short_nop = 0x40
9648     // .. .. ==> 0XF80060A4[31:22] = 0x00000040U
9649     // .. ..     ==> MASK : 0xFFC00000U    VAL : 0x10000000U
9650     // .. ..
9651     EMIT_MASKWRITE(0XF80060A4, 0xFFFFFFFFU ,0x10200802U),
9652     // .. .. t_zq_short_interval_x1024 = 0xcb73
9653     // .. .. ==> 0XF80060A8[19:0] = 0x0000CB73U
9654     // .. ..     ==> MASK : 0x000FFFFFU    VAL : 0x0000CB73U
9655     // .. .. dram_rstn_x1024 = 0x69
9656     // .. .. ==> 0XF80060A8[27:20] = 0x00000069U
9657     // .. ..     ==> MASK : 0x0FF00000U    VAL : 0x06900000U
9658     // .. ..
9659     EMIT_MASKWRITE(0XF80060A8, 0x0FFFFFFFU ,0x0690CB73U),
9660     // .. .. deeppowerdown_en = 0x0
9661     // .. .. ==> 0XF80060AC[0:0] = 0x00000000U
9662     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
9663     // .. .. deeppowerdown_to_x1024 = 0xff
9664     // .. .. ==> 0XF80060AC[8:1] = 0x000000FFU
9665     // .. ..     ==> MASK : 0x000001FEU    VAL : 0x000001FEU
9666     // .. ..
9667     EMIT_MASKWRITE(0XF80060AC, 0x000001FFU ,0x000001FEU),
9668     // .. .. dfi_wrlvl_max_x1024 = 0xfff
9669     // .. .. ==> 0XF80060B0[11:0] = 0x00000FFFU
9670     // .. ..     ==> MASK : 0x00000FFFU    VAL : 0x00000FFFU
9671     // .. .. dfi_rdlvl_max_x1024 = 0xfff
9672     // .. .. ==> 0XF80060B0[23:12] = 0x00000FFFU
9673     // .. ..     ==> MASK : 0x00FFF000U    VAL : 0x00FFF000U
9674     // .. .. ddrc_reg_twrlvl_max_error = 0x0
9675     // .. .. ==> 0XF80060B0[24:24] = 0x00000000U
9676     // .. ..     ==> MASK : 0x01000000U    VAL : 0x00000000U
9677     // .. .. ddrc_reg_trdlvl_max_error = 0x0
9678     // .. .. ==> 0XF80060B0[25:25] = 0x00000000U
9679     // .. ..     ==> MASK : 0x02000000U    VAL : 0x00000000U
9680     // .. .. reg_ddrc_dfi_wr_level_en = 0x1
9681     // .. .. ==> 0XF80060B0[26:26] = 0x00000001U
9682     // .. ..     ==> MASK : 0x04000000U    VAL : 0x04000000U
9683     // .. .. reg_ddrc_dfi_rd_dqs_gate_level = 0x1
9684     // .. .. ==> 0XF80060B0[27:27] = 0x00000001U
9685     // .. ..     ==> MASK : 0x08000000U    VAL : 0x08000000U
9686     // .. .. reg_ddrc_dfi_rd_data_eye_train = 0x1
9687     // .. .. ==> 0XF80060B0[28:28] = 0x00000001U
9688     // .. ..     ==> MASK : 0x10000000U    VAL : 0x10000000U
9689     // .. ..
9690     EMIT_MASKWRITE(0XF80060B0, 0x1FFFFFFFU ,0x1CFFFFFFU),
9691     // .. .. reg_ddrc_2t_delay = 0x0
9692     // .. .. ==> 0XF80060B4[8:0] = 0x00000000U
9693     // .. ..     ==> MASK : 0x000001FFU    VAL : 0x00000000U
9694     // .. .. reg_ddrc_skip_ocd = 0x1
9695     // .. .. ==> 0XF80060B4[9:9] = 0x00000001U
9696     // .. ..     ==> MASK : 0x00000200U    VAL : 0x00000200U
9697     // .. .. reg_ddrc_dis_pre_bypass = 0x0
9698     // .. .. ==> 0XF80060B4[10:10] = 0x00000000U
9699     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
9700     // .. ..
9701     EMIT_MASKWRITE(0XF80060B4, 0x000007FFU ,0x00000200U),
9702     // .. .. reg_ddrc_dfi_t_rddata_en = 0x6
9703     // .. .. ==> 0XF80060B8[4:0] = 0x00000006U
9704     // .. ..     ==> MASK : 0x0000001FU    VAL : 0x00000006U
9705     // .. .. reg_ddrc_dfi_t_ctrlup_min = 0x3
9706     // .. .. ==> 0XF80060B8[14:5] = 0x00000003U
9707     // .. ..     ==> MASK : 0x00007FE0U    VAL : 0x00000060U
9708     // .. .. reg_ddrc_dfi_t_ctrlup_max = 0x40
9709     // .. .. ==> 0XF80060B8[24:15] = 0x00000040U
9710     // .. ..     ==> MASK : 0x01FF8000U    VAL : 0x00200000U
9711     // .. ..
9712     EMIT_MASKWRITE(0XF80060B8, 0x01FFFFFFU ,0x00200066U),
9713     // .. .. START: RESET ECC ERROR
9714     // .. .. Clear_Uncorrectable_DRAM_ECC_error = 1
9715     // .. .. ==> 0XF80060C4[0:0] = 0x00000001U
9716     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
9717     // .. .. Clear_Correctable_DRAM_ECC_error = 1
9718     // .. .. ==> 0XF80060C4[1:1] = 0x00000001U
9719     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
9720     // .. ..
9721     EMIT_MASKWRITE(0XF80060C4, 0x00000003U ,0x00000003U),
9722     // .. .. FINISH: RESET ECC ERROR
9723     // .. .. Clear_Uncorrectable_DRAM_ECC_error = 0x0
9724     // .. .. ==> 0XF80060C4[0:0] = 0x00000000U
9725     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
9726     // .. .. Clear_Correctable_DRAM_ECC_error = 0x0
9727     // .. .. ==> 0XF80060C4[1:1] = 0x00000000U
9728     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
9729     // .. ..
9730     EMIT_MASKWRITE(0XF80060C4, 0x00000003U ,0x00000000U),
9731     // .. .. CORR_ECC_LOG_VALID = 0x0
9732     // .. .. ==> 0XF80060C8[0:0] = 0x00000000U
9733     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
9734     // .. .. ECC_CORRECTED_BIT_NUM = 0x0
9735     // .. .. ==> 0XF80060C8[7:1] = 0x00000000U
9736     // .. ..     ==> MASK : 0x000000FEU    VAL : 0x00000000U
9737     // .. ..
9738     EMIT_MASKWRITE(0XF80060C8, 0x000000FFU ,0x00000000U),
9739     // .. .. UNCORR_ECC_LOG_VALID = 0x0
9740     // .. .. ==> 0XF80060DC[0:0] = 0x00000000U
9741     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
9742     // .. ..
9743     EMIT_MASKWRITE(0XF80060DC, 0x00000001U ,0x00000000U),
9744     // .. .. STAT_NUM_CORR_ERR = 0x0
9745     // .. .. ==> 0XF80060F0[15:8] = 0x00000000U
9746     // .. ..     ==> MASK : 0x0000FF00U    VAL : 0x00000000U
9747     // .. .. STAT_NUM_UNCORR_ERR = 0x0
9748     // .. .. ==> 0XF80060F0[7:0] = 0x00000000U
9749     // .. ..     ==> MASK : 0x000000FFU    VAL : 0x00000000U
9750     // .. ..
9751     EMIT_MASKWRITE(0XF80060F0, 0x0000FFFFU ,0x00000000U),
9752     // .. .. reg_ddrc_ecc_mode = 0x0
9753     // .. .. ==> 0XF80060F4[2:0] = 0x00000000U
9754     // .. ..     ==> MASK : 0x00000007U    VAL : 0x00000000U
9755     // .. .. reg_ddrc_dis_scrub = 0x1
9756     // .. .. ==> 0XF80060F4[3:3] = 0x00000001U
9757     // .. ..     ==> MASK : 0x00000008U    VAL : 0x00000008U
9758     // .. ..
9759     EMIT_MASKWRITE(0XF80060F4, 0x0000000FU ,0x00000008U),
9760     // .. .. reg_phy_dif_on = 0x0
9761     // .. .. ==> 0XF8006114[3:0] = 0x00000000U
9762     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000000U
9763     // .. .. reg_phy_dif_off = 0x0
9764     // .. .. ==> 0XF8006114[7:4] = 0x00000000U
9765     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000000U
9766     // .. ..
9767     EMIT_MASKWRITE(0XF8006114, 0x000000FFU ,0x00000000U),
9768     // .. .. reg_phy_data_slice_in_use = 0x1
9769     // .. .. ==> 0XF8006118[0:0] = 0x00000001U
9770     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
9771     // .. .. reg_phy_rdlvl_inc_mode = 0x0
9772     // .. .. ==> 0XF8006118[1:1] = 0x00000000U
9773     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
9774     // .. .. reg_phy_gatelvl_inc_mode = 0x0
9775     // .. .. ==> 0XF8006118[2:2] = 0x00000000U
9776     // .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
9777     // .. .. reg_phy_wrlvl_inc_mode = 0x0
9778     // .. .. ==> 0XF8006118[3:3] = 0x00000000U
9779     // .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
9780     // .. .. reg_phy_board_lpbk_tx = 0x0
9781     // .. .. ==> 0XF8006118[4:4] = 0x00000000U
9782     // .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
9783     // .. .. reg_phy_board_lpbk_rx = 0x0
9784     // .. .. ==> 0XF8006118[5:5] = 0x00000000U
9785     // .. ..     ==> MASK : 0x00000020U    VAL : 0x00000000U
9786     // .. .. reg_phy_bist_shift_dq = 0x0
9787     // .. .. ==> 0XF8006118[14:6] = 0x00000000U
9788     // .. ..     ==> MASK : 0x00007FC0U    VAL : 0x00000000U
9789     // .. .. reg_phy_bist_err_clr = 0x0
9790     // .. .. ==> 0XF8006118[23:15] = 0x00000000U
9791     // .. ..     ==> MASK : 0x00FF8000U    VAL : 0x00000000U
9792     // .. .. reg_phy_dq_offset = 0x40
9793     // .. .. ==> 0XF8006118[30:24] = 0x00000040U
9794     // .. ..     ==> MASK : 0x7F000000U    VAL : 0x40000000U
9795     // .. ..
9796     EMIT_MASKWRITE(0XF8006118, 0x7FFFFFFFU ,0x40000001U),
9797     // .. .. reg_phy_data_slice_in_use = 0x1
9798     // .. .. ==> 0XF800611C[0:0] = 0x00000001U
9799     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
9800     // .. .. reg_phy_rdlvl_inc_mode = 0x0
9801     // .. .. ==> 0XF800611C[1:1] = 0x00000000U
9802     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
9803     // .. .. reg_phy_gatelvl_inc_mode = 0x0
9804     // .. .. ==> 0XF800611C[2:2] = 0x00000000U
9805     // .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
9806     // .. .. reg_phy_wrlvl_inc_mode = 0x0
9807     // .. .. ==> 0XF800611C[3:3] = 0x00000000U
9808     // .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
9809     // .. .. reg_phy_board_lpbk_tx = 0x0
9810     // .. .. ==> 0XF800611C[4:4] = 0x00000000U
9811     // .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
9812     // .. .. reg_phy_board_lpbk_rx = 0x0
9813     // .. .. ==> 0XF800611C[5:5] = 0x00000000U
9814     // .. ..     ==> MASK : 0x00000020U    VAL : 0x00000000U
9815     // .. .. reg_phy_bist_shift_dq = 0x0
9816     // .. .. ==> 0XF800611C[14:6] = 0x00000000U
9817     // .. ..     ==> MASK : 0x00007FC0U    VAL : 0x00000000U
9818     // .. .. reg_phy_bist_err_clr = 0x0
9819     // .. .. ==> 0XF800611C[23:15] = 0x00000000U
9820     // .. ..     ==> MASK : 0x00FF8000U    VAL : 0x00000000U
9821     // .. .. reg_phy_dq_offset = 0x40
9822     // .. .. ==> 0XF800611C[30:24] = 0x00000040U
9823     // .. ..     ==> MASK : 0x7F000000U    VAL : 0x40000000U
9824     // .. ..
9825     EMIT_MASKWRITE(0XF800611C, 0x7FFFFFFFU ,0x40000001U),
9826     // .. .. reg_phy_data_slice_in_use = 0x1
9827     // .. .. ==> 0XF8006120[0:0] = 0x00000001U
9828     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
9829     // .. .. reg_phy_rdlvl_inc_mode = 0x0
9830     // .. .. ==> 0XF8006120[1:1] = 0x00000000U
9831     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
9832     // .. .. reg_phy_gatelvl_inc_mode = 0x0
9833     // .. .. ==> 0XF8006120[2:2] = 0x00000000U
9834     // .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
9835     // .. .. reg_phy_wrlvl_inc_mode = 0x0
9836     // .. .. ==> 0XF8006120[3:3] = 0x00000000U
9837     // .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
9838     // .. .. reg_phy_board_lpbk_tx = 0x0
9839     // .. .. ==> 0XF8006120[4:4] = 0x00000000U
9840     // .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
9841     // .. .. reg_phy_board_lpbk_rx = 0x0
9842     // .. .. ==> 0XF8006120[5:5] = 0x00000000U
9843     // .. ..     ==> MASK : 0x00000020U    VAL : 0x00000000U
9844     // .. .. reg_phy_bist_shift_dq = 0x0
9845     // .. .. ==> 0XF8006120[14:6] = 0x00000000U
9846     // .. ..     ==> MASK : 0x00007FC0U    VAL : 0x00000000U
9847     // .. .. reg_phy_bist_err_clr = 0x0
9848     // .. .. ==> 0XF8006120[23:15] = 0x00000000U
9849     // .. ..     ==> MASK : 0x00FF8000U    VAL : 0x00000000U
9850     // .. .. reg_phy_dq_offset = 0x40
9851     // .. .. ==> 0XF8006120[30:24] = 0x00000040U
9852     // .. ..     ==> MASK : 0x7F000000U    VAL : 0x40000000U
9853     // .. ..
9854     EMIT_MASKWRITE(0XF8006120, 0x7FFFFFFFU ,0x40000001U),
9855     // .. .. reg_phy_data_slice_in_use = 0x1
9856     // .. .. ==> 0XF8006124[0:0] = 0x00000001U
9857     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
9858     // .. .. reg_phy_rdlvl_inc_mode = 0x0
9859     // .. .. ==> 0XF8006124[1:1] = 0x00000000U
9860     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
9861     // .. .. reg_phy_gatelvl_inc_mode = 0x0
9862     // .. .. ==> 0XF8006124[2:2] = 0x00000000U
9863     // .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
9864     // .. .. reg_phy_wrlvl_inc_mode = 0x0
9865     // .. .. ==> 0XF8006124[3:3] = 0x00000000U
9866     // .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
9867     // .. .. reg_phy_board_lpbk_tx = 0x0
9868     // .. .. ==> 0XF8006124[4:4] = 0x00000000U
9869     // .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
9870     // .. .. reg_phy_board_lpbk_rx = 0x0
9871     // .. .. ==> 0XF8006124[5:5] = 0x00000000U
9872     // .. ..     ==> MASK : 0x00000020U    VAL : 0x00000000U
9873     // .. .. reg_phy_bist_shift_dq = 0x0
9874     // .. .. ==> 0XF8006124[14:6] = 0x00000000U
9875     // .. ..     ==> MASK : 0x00007FC0U    VAL : 0x00000000U
9876     // .. .. reg_phy_bist_err_clr = 0x0
9877     // .. .. ==> 0XF8006124[23:15] = 0x00000000U
9878     // .. ..     ==> MASK : 0x00FF8000U    VAL : 0x00000000U
9879     // .. .. reg_phy_dq_offset = 0x40
9880     // .. .. ==> 0XF8006124[30:24] = 0x00000040U
9881     // .. ..     ==> MASK : 0x7F000000U    VAL : 0x40000000U
9882     // .. ..
9883     EMIT_MASKWRITE(0XF8006124, 0x7FFFFFFFU ,0x40000001U),
9884     // .. .. reg_phy_wrlvl_init_ratio = 0x1d
9885     // .. .. ==> 0XF800612C[9:0] = 0x0000001DU
9886     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x0000001DU
9887     // .. .. reg_phy_gatelvl_init_ratio = 0xf2
9888     // .. .. ==> 0XF800612C[19:10] = 0x000000F2U
9889     // .. ..     ==> MASK : 0x000FFC00U    VAL : 0x0003C800U
9890     // .. ..
9891     EMIT_MASKWRITE(0XF800612C, 0x000FFFFFU ,0x0003C81DU),
9892     // .. .. reg_phy_wrlvl_init_ratio = 0x12
9893     // .. .. ==> 0XF8006130[9:0] = 0x00000012U
9894     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000012U
9895     // .. .. reg_phy_gatelvl_init_ratio = 0xd8
9896     // .. .. ==> 0XF8006130[19:10] = 0x000000D8U
9897     // .. ..     ==> MASK : 0x000FFC00U    VAL : 0x00036000U
9898     // .. ..
9899     EMIT_MASKWRITE(0XF8006130, 0x000FFFFFU ,0x00036012U),
9900     // .. .. reg_phy_wrlvl_init_ratio = 0xc
9901     // .. .. ==> 0XF8006134[9:0] = 0x0000000CU
9902     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x0000000CU
9903     // .. .. reg_phy_gatelvl_init_ratio = 0xde
9904     // .. .. ==> 0XF8006134[19:10] = 0x000000DEU
9905     // .. ..     ==> MASK : 0x000FFC00U    VAL : 0x00037800U
9906     // .. ..
9907     EMIT_MASKWRITE(0XF8006134, 0x000FFFFFU ,0x0003780CU),
9908     // .. .. reg_phy_wrlvl_init_ratio = 0x21
9909     // .. .. ==> 0XF8006138[9:0] = 0x00000021U
9910     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000021U
9911     // .. .. reg_phy_gatelvl_init_ratio = 0xee
9912     // .. .. ==> 0XF8006138[19:10] = 0x000000EEU
9913     // .. ..     ==> MASK : 0x000FFC00U    VAL : 0x0003B800U
9914     // .. ..
9915     EMIT_MASKWRITE(0XF8006138, 0x000FFFFFU ,0x0003B821U),
9916     // .. .. reg_phy_rd_dqs_slave_ratio = 0x35
9917     // .. .. ==> 0XF8006140[9:0] = 0x00000035U
9918     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000035U
9919     // .. .. reg_phy_rd_dqs_slave_force = 0x0
9920     // .. .. ==> 0XF8006140[10:10] = 0x00000000U
9921     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
9922     // .. .. reg_phy_rd_dqs_slave_delay = 0x0
9923     // .. .. ==> 0XF8006140[19:11] = 0x00000000U
9924     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
9925     // .. ..
9926     EMIT_MASKWRITE(0XF8006140, 0x000FFFFFU ,0x00000035U),
9927     // .. .. reg_phy_rd_dqs_slave_ratio = 0x35
9928     // .. .. ==> 0XF8006144[9:0] = 0x00000035U
9929     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000035U
9930     // .. .. reg_phy_rd_dqs_slave_force = 0x0
9931     // .. .. ==> 0XF8006144[10:10] = 0x00000000U
9932     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
9933     // .. .. reg_phy_rd_dqs_slave_delay = 0x0
9934     // .. .. ==> 0XF8006144[19:11] = 0x00000000U
9935     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
9936     // .. ..
9937     EMIT_MASKWRITE(0XF8006144, 0x000FFFFFU ,0x00000035U),
9938     // .. .. reg_phy_rd_dqs_slave_ratio = 0x35
9939     // .. .. ==> 0XF8006148[9:0] = 0x00000035U
9940     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000035U
9941     // .. .. reg_phy_rd_dqs_slave_force = 0x0
9942     // .. .. ==> 0XF8006148[10:10] = 0x00000000U
9943     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
9944     // .. .. reg_phy_rd_dqs_slave_delay = 0x0
9945     // .. .. ==> 0XF8006148[19:11] = 0x00000000U
9946     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
9947     // .. ..
9948     EMIT_MASKWRITE(0XF8006148, 0x000FFFFFU ,0x00000035U),
9949     // .. .. reg_phy_rd_dqs_slave_ratio = 0x35
9950     // .. .. ==> 0XF800614C[9:0] = 0x00000035U
9951     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000035U
9952     // .. .. reg_phy_rd_dqs_slave_force = 0x0
9953     // .. .. ==> 0XF800614C[10:10] = 0x00000000U
9954     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
9955     // .. .. reg_phy_rd_dqs_slave_delay = 0x0
9956     // .. .. ==> 0XF800614C[19:11] = 0x00000000U
9957     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
9958     // .. ..
9959     EMIT_MASKWRITE(0XF800614C, 0x000FFFFFU ,0x00000035U),
9960     // .. .. reg_phy_wr_dqs_slave_ratio = 0x9d
9961     // .. .. ==> 0XF8006154[9:0] = 0x0000009DU
9962     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x0000009DU
9963     // .. .. reg_phy_wr_dqs_slave_force = 0x0
9964     // .. .. ==> 0XF8006154[10:10] = 0x00000000U
9965     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
9966     // .. .. reg_phy_wr_dqs_slave_delay = 0x0
9967     // .. .. ==> 0XF8006154[19:11] = 0x00000000U
9968     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
9969     // .. ..
9970     EMIT_MASKWRITE(0XF8006154, 0x000FFFFFU ,0x0000009DU),
9971     // .. .. reg_phy_wr_dqs_slave_ratio = 0x92
9972     // .. .. ==> 0XF8006158[9:0] = 0x00000092U
9973     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000092U
9974     // .. .. reg_phy_wr_dqs_slave_force = 0x0
9975     // .. .. ==> 0XF8006158[10:10] = 0x00000000U
9976     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
9977     // .. .. reg_phy_wr_dqs_slave_delay = 0x0
9978     // .. .. ==> 0XF8006158[19:11] = 0x00000000U
9979     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
9980     // .. ..
9981     EMIT_MASKWRITE(0XF8006158, 0x000FFFFFU ,0x00000092U),
9982     // .. .. reg_phy_wr_dqs_slave_ratio = 0x8c
9983     // .. .. ==> 0XF800615C[9:0] = 0x0000008CU
9984     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x0000008CU
9985     // .. .. reg_phy_wr_dqs_slave_force = 0x0
9986     // .. .. ==> 0XF800615C[10:10] = 0x00000000U
9987     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
9988     // .. .. reg_phy_wr_dqs_slave_delay = 0x0
9989     // .. .. ==> 0XF800615C[19:11] = 0x00000000U
9990     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
9991     // .. ..
9992     EMIT_MASKWRITE(0XF800615C, 0x000FFFFFU ,0x0000008CU),
9993     // .. .. reg_phy_wr_dqs_slave_ratio = 0xa1
9994     // .. .. ==> 0XF8006160[9:0] = 0x000000A1U
9995     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000000A1U
9996     // .. .. reg_phy_wr_dqs_slave_force = 0x0
9997     // .. .. ==> 0XF8006160[10:10] = 0x00000000U
9998     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
9999     // .. .. reg_phy_wr_dqs_slave_delay = 0x0
10000     // .. .. ==> 0XF8006160[19:11] = 0x00000000U
10001     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
10002     // .. ..
10003     EMIT_MASKWRITE(0XF8006160, 0x000FFFFFU ,0x000000A1U),
10004     // .. .. reg_phy_fifo_we_slave_ratio = 0x147
10005     // .. .. ==> 0XF8006168[10:0] = 0x00000147U
10006     // .. ..     ==> MASK : 0x000007FFU    VAL : 0x00000147U
10007     // .. .. reg_phy_fifo_we_in_force = 0x0
10008     // .. .. ==> 0XF8006168[11:11] = 0x00000000U
10009     // .. ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
10010     // .. .. reg_phy_fifo_we_in_delay = 0x0
10011     // .. .. ==> 0XF8006168[20:12] = 0x00000000U
10012     // .. ..     ==> MASK : 0x001FF000U    VAL : 0x00000000U
10013     // .. ..
10014     EMIT_MASKWRITE(0XF8006168, 0x001FFFFFU ,0x00000147U),
10015     // .. .. reg_phy_fifo_we_slave_ratio = 0x12d
10016     // .. .. ==> 0XF800616C[10:0] = 0x0000012DU
10017     // .. ..     ==> MASK : 0x000007FFU    VAL : 0x0000012DU
10018     // .. .. reg_phy_fifo_we_in_force = 0x0
10019     // .. .. ==> 0XF800616C[11:11] = 0x00000000U
10020     // .. ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
10021     // .. .. reg_phy_fifo_we_in_delay = 0x0
10022     // .. .. ==> 0XF800616C[20:12] = 0x00000000U
10023     // .. ..     ==> MASK : 0x001FF000U    VAL : 0x00000000U
10024     // .. ..
10025     EMIT_MASKWRITE(0XF800616C, 0x001FFFFFU ,0x0000012DU),
10026     // .. .. reg_phy_fifo_we_slave_ratio = 0x133
10027     // .. .. ==> 0XF8006170[10:0] = 0x00000133U
10028     // .. ..     ==> MASK : 0x000007FFU    VAL : 0x00000133U
10029     // .. .. reg_phy_fifo_we_in_force = 0x0
10030     // .. .. ==> 0XF8006170[11:11] = 0x00000000U
10031     // .. ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
10032     // .. .. reg_phy_fifo_we_in_delay = 0x0
10033     // .. .. ==> 0XF8006170[20:12] = 0x00000000U
10034     // .. ..     ==> MASK : 0x001FF000U    VAL : 0x00000000U
10035     // .. ..
10036     EMIT_MASKWRITE(0XF8006170, 0x001FFFFFU ,0x00000133U),
10037     // .. .. reg_phy_fifo_we_slave_ratio = 0x143
10038     // .. .. ==> 0XF8006174[10:0] = 0x00000143U
10039     // .. ..     ==> MASK : 0x000007FFU    VAL : 0x00000143U
10040     // .. .. reg_phy_fifo_we_in_force = 0x0
10041     // .. .. ==> 0XF8006174[11:11] = 0x00000000U
10042     // .. ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
10043     // .. .. reg_phy_fifo_we_in_delay = 0x0
10044     // .. .. ==> 0XF8006174[20:12] = 0x00000000U
10045     // .. ..     ==> MASK : 0x001FF000U    VAL : 0x00000000U
10046     // .. ..
10047     EMIT_MASKWRITE(0XF8006174, 0x001FFFFFU ,0x00000143U),
10048     // .. .. reg_phy_wr_data_slave_ratio = 0xdd
10049     // .. .. ==> 0XF800617C[9:0] = 0x000000DDU
10050     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000000DDU
10051     // .. .. reg_phy_wr_data_slave_force = 0x0
10052     // .. .. ==> 0XF800617C[10:10] = 0x00000000U
10053     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
10054     // .. .. reg_phy_wr_data_slave_delay = 0x0
10055     // .. .. ==> 0XF800617C[19:11] = 0x00000000U
10056     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
10057     // .. ..
10058     EMIT_MASKWRITE(0XF800617C, 0x000FFFFFU ,0x000000DDU),
10059     // .. .. reg_phy_wr_data_slave_ratio = 0xd2
10060     // .. .. ==> 0XF8006180[9:0] = 0x000000D2U
10061     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000000D2U
10062     // .. .. reg_phy_wr_data_slave_force = 0x0
10063     // .. .. ==> 0XF8006180[10:10] = 0x00000000U
10064     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
10065     // .. .. reg_phy_wr_data_slave_delay = 0x0
10066     // .. .. ==> 0XF8006180[19:11] = 0x00000000U
10067     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
10068     // .. ..
10069     EMIT_MASKWRITE(0XF8006180, 0x000FFFFFU ,0x000000D2U),
10070     // .. .. reg_phy_wr_data_slave_ratio = 0xcc
10071     // .. .. ==> 0XF8006184[9:0] = 0x000000CCU
10072     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000000CCU
10073     // .. .. reg_phy_wr_data_slave_force = 0x0
10074     // .. .. ==> 0XF8006184[10:10] = 0x00000000U
10075     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
10076     // .. .. reg_phy_wr_data_slave_delay = 0x0
10077     // .. .. ==> 0XF8006184[19:11] = 0x00000000U
10078     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
10079     // .. ..
10080     EMIT_MASKWRITE(0XF8006184, 0x000FFFFFU ,0x000000CCU),
10081     // .. .. reg_phy_wr_data_slave_ratio = 0xe1
10082     // .. .. ==> 0XF8006188[9:0] = 0x000000E1U
10083     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000000E1U
10084     // .. .. reg_phy_wr_data_slave_force = 0x0
10085     // .. .. ==> 0XF8006188[10:10] = 0x00000000U
10086     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
10087     // .. .. reg_phy_wr_data_slave_delay = 0x0
10088     // .. .. ==> 0XF8006188[19:11] = 0x00000000U
10089     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
10090     // .. ..
10091     EMIT_MASKWRITE(0XF8006188, 0x000FFFFFU ,0x000000E1U),
10092     // .. .. reg_phy_loopback = 0x0
10093     // .. .. ==> 0XF8006190[0:0] = 0x00000000U
10094     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
10095     // .. .. reg_phy_bl2 = 0x0
10096     // .. .. ==> 0XF8006190[1:1] = 0x00000000U
10097     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
10098     // .. .. reg_phy_at_spd_atpg = 0x0
10099     // .. .. ==> 0XF8006190[2:2] = 0x00000000U
10100     // .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
10101     // .. .. reg_phy_bist_enable = 0x0
10102     // .. .. ==> 0XF8006190[3:3] = 0x00000000U
10103     // .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
10104     // .. .. reg_phy_bist_force_err = 0x0
10105     // .. .. ==> 0XF8006190[4:4] = 0x00000000U
10106     // .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
10107     // .. .. reg_phy_bist_mode = 0x0
10108     // .. .. ==> 0XF8006190[6:5] = 0x00000000U
10109     // .. ..     ==> MASK : 0x00000060U    VAL : 0x00000000U
10110     // .. .. reg_phy_invert_clkout = 0x1
10111     // .. .. ==> 0XF8006190[7:7] = 0x00000001U
10112     // .. ..     ==> MASK : 0x00000080U    VAL : 0x00000080U
10113     // .. .. reg_phy_all_dq_mpr_rd_resp = 0x0
10114     // .. .. ==> 0XF8006190[8:8] = 0x00000000U
10115     // .. ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
10116     // .. .. reg_phy_sel_logic = 0x0
10117     // .. .. ==> 0XF8006190[9:9] = 0x00000000U
10118     // .. ..     ==> MASK : 0x00000200U    VAL : 0x00000000U
10119     // .. .. reg_phy_ctrl_slave_ratio = 0x100
10120     // .. .. ==> 0XF8006190[19:10] = 0x00000100U
10121     // .. ..     ==> MASK : 0x000FFC00U    VAL : 0x00040000U
10122     // .. .. reg_phy_ctrl_slave_force = 0x0
10123     // .. .. ==> 0XF8006190[20:20] = 0x00000000U
10124     // .. ..     ==> MASK : 0x00100000U    VAL : 0x00000000U
10125     // .. .. reg_phy_ctrl_slave_delay = 0x0
10126     // .. .. ==> 0XF8006190[27:21] = 0x00000000U
10127     // .. ..     ==> MASK : 0x0FE00000U    VAL : 0x00000000U
10128     // .. .. reg_phy_use_rank0_delays = 0x1
10129     // .. .. ==> 0XF8006190[28:28] = 0x00000001U
10130     // .. ..     ==> MASK : 0x10000000U    VAL : 0x10000000U
10131     // .. .. reg_phy_lpddr = 0x0
10132     // .. .. ==> 0XF8006190[29:29] = 0x00000000U
10133     // .. ..     ==> MASK : 0x20000000U    VAL : 0x00000000U
10134     // .. .. reg_phy_cmd_latency = 0x0
10135     // .. .. ==> 0XF8006190[30:30] = 0x00000000U
10136     // .. ..     ==> MASK : 0x40000000U    VAL : 0x00000000U
10137     // .. .. reg_phy_int_lpbk = 0x0
10138     // .. .. ==> 0XF8006190[31:31] = 0x00000000U
10139     // .. ..     ==> MASK : 0x80000000U    VAL : 0x00000000U
10140     // .. ..
10141     EMIT_MASKWRITE(0XF8006190, 0xFFFFFFFFU ,0x10040080U),
10142     // .. .. reg_phy_wr_rl_delay = 0x2
10143     // .. .. ==> 0XF8006194[4:0] = 0x00000002U
10144     // .. ..     ==> MASK : 0x0000001FU    VAL : 0x00000002U
10145     // .. .. reg_phy_rd_rl_delay = 0x4
10146     // .. .. ==> 0XF8006194[9:5] = 0x00000004U
10147     // .. ..     ==> MASK : 0x000003E0U    VAL : 0x00000080U
10148     // .. .. reg_phy_dll_lock_diff = 0xf
10149     // .. .. ==> 0XF8006194[13:10] = 0x0000000FU
10150     // .. ..     ==> MASK : 0x00003C00U    VAL : 0x00003C00U
10151     // .. .. reg_phy_use_wr_level = 0x1
10152     // .. .. ==> 0XF8006194[14:14] = 0x00000001U
10153     // .. ..     ==> MASK : 0x00004000U    VAL : 0x00004000U
10154     // .. .. reg_phy_use_rd_dqs_gate_level = 0x1
10155     // .. .. ==> 0XF8006194[15:15] = 0x00000001U
10156     // .. ..     ==> MASK : 0x00008000U    VAL : 0x00008000U
10157     // .. .. reg_phy_use_rd_data_eye_level = 0x1
10158     // .. .. ==> 0XF8006194[16:16] = 0x00000001U
10159     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00010000U
10160     // .. .. reg_phy_dis_calib_rst = 0x0
10161     // .. .. ==> 0XF8006194[17:17] = 0x00000000U
10162     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
10163     // .. .. reg_phy_ctrl_slave_delay = 0x0
10164     // .. .. ==> 0XF8006194[19:18] = 0x00000000U
10165     // .. ..     ==> MASK : 0x000C0000U    VAL : 0x00000000U
10166     // .. ..
10167     EMIT_MASKWRITE(0XF8006194, 0x000FFFFFU ,0x0001FC82U),
10168     // .. .. reg_arb_page_addr_mask = 0x0
10169     // .. .. ==> 0XF8006204[31:0] = 0x00000000U
10170     // .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0x00000000U
10171     // .. ..
10172     EMIT_MASKWRITE(0XF8006204, 0xFFFFFFFFU ,0x00000000U),
10173     // .. .. reg_arb_pri_wr_portn = 0x3ff
10174     // .. .. ==> 0XF8006208[9:0] = 0x000003FFU
10175     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
10176     // .. .. reg_arb_disable_aging_wr_portn = 0x0
10177     // .. .. ==> 0XF8006208[16:16] = 0x00000000U
10178     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
10179     // .. .. reg_arb_disable_urgent_wr_portn = 0x0
10180     // .. .. ==> 0XF8006208[17:17] = 0x00000000U
10181     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
10182     // .. .. reg_arb_dis_page_match_wr_portn = 0x0
10183     // .. .. ==> 0XF8006208[18:18] = 0x00000000U
10184     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
10185     // .. .. reg_arb_dis_rmw_portn = 0x1
10186     // .. .. ==> 0XF8006208[19:19] = 0x00000001U
10187     // .. ..     ==> MASK : 0x00080000U    VAL : 0x00080000U
10188     // .. ..
10189     EMIT_MASKWRITE(0XF8006208, 0x000F03FFU ,0x000803FFU),
10190     // .. .. reg_arb_pri_wr_portn = 0x3ff
10191     // .. .. ==> 0XF800620C[9:0] = 0x000003FFU
10192     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
10193     // .. .. reg_arb_disable_aging_wr_portn = 0x0
10194     // .. .. ==> 0XF800620C[16:16] = 0x00000000U
10195     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
10196     // .. .. reg_arb_disable_urgent_wr_portn = 0x0
10197     // .. .. ==> 0XF800620C[17:17] = 0x00000000U
10198     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
10199     // .. .. reg_arb_dis_page_match_wr_portn = 0x0
10200     // .. .. ==> 0XF800620C[18:18] = 0x00000000U
10201     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
10202     // .. .. reg_arb_dis_rmw_portn = 0x1
10203     // .. .. ==> 0XF800620C[19:19] = 0x00000001U
10204     // .. ..     ==> MASK : 0x00080000U    VAL : 0x00080000U
10205     // .. ..
10206     EMIT_MASKWRITE(0XF800620C, 0x000F03FFU ,0x000803FFU),
10207     // .. .. reg_arb_pri_wr_portn = 0x3ff
10208     // .. .. ==> 0XF8006210[9:0] = 0x000003FFU
10209     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
10210     // .. .. reg_arb_disable_aging_wr_portn = 0x0
10211     // .. .. ==> 0XF8006210[16:16] = 0x00000000U
10212     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
10213     // .. .. reg_arb_disable_urgent_wr_portn = 0x0
10214     // .. .. ==> 0XF8006210[17:17] = 0x00000000U
10215     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
10216     // .. .. reg_arb_dis_page_match_wr_portn = 0x0
10217     // .. .. ==> 0XF8006210[18:18] = 0x00000000U
10218     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
10219     // .. .. reg_arb_dis_rmw_portn = 0x1
10220     // .. .. ==> 0XF8006210[19:19] = 0x00000001U
10221     // .. ..     ==> MASK : 0x00080000U    VAL : 0x00080000U
10222     // .. ..
10223     EMIT_MASKWRITE(0XF8006210, 0x000F03FFU ,0x000803FFU),
10224     // .. .. reg_arb_pri_wr_portn = 0x3ff
10225     // .. .. ==> 0XF8006214[9:0] = 0x000003FFU
10226     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
10227     // .. .. reg_arb_disable_aging_wr_portn = 0x0
10228     // .. .. ==> 0XF8006214[16:16] = 0x00000000U
10229     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
10230     // .. .. reg_arb_disable_urgent_wr_portn = 0x0
10231     // .. .. ==> 0XF8006214[17:17] = 0x00000000U
10232     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
10233     // .. .. reg_arb_dis_page_match_wr_portn = 0x0
10234     // .. .. ==> 0XF8006214[18:18] = 0x00000000U
10235     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
10236     // .. .. reg_arb_dis_rmw_portn = 0x1
10237     // .. .. ==> 0XF8006214[19:19] = 0x00000001U
10238     // .. ..     ==> MASK : 0x00080000U    VAL : 0x00080000U
10239     // .. ..
10240     EMIT_MASKWRITE(0XF8006214, 0x000F03FFU ,0x000803FFU),
10241     // .. .. reg_arb_pri_rd_portn = 0x3ff
10242     // .. .. ==> 0XF8006218[9:0] = 0x000003FFU
10243     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
10244     // .. .. reg_arb_disable_aging_rd_portn = 0x0
10245     // .. .. ==> 0XF8006218[16:16] = 0x00000000U
10246     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
10247     // .. .. reg_arb_disable_urgent_rd_portn = 0x0
10248     // .. .. ==> 0XF8006218[17:17] = 0x00000000U
10249     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
10250     // .. .. reg_arb_dis_page_match_rd_portn = 0x0
10251     // .. .. ==> 0XF8006218[18:18] = 0x00000000U
10252     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
10253     // .. .. reg_arb_set_hpr_rd_portn = 0x0
10254     // .. .. ==> 0XF8006218[19:19] = 0x00000000U
10255     // .. ..     ==> MASK : 0x00080000U    VAL : 0x00000000U
10256     // .. ..
10257     EMIT_MASKWRITE(0XF8006218, 0x000F03FFU ,0x000003FFU),
10258     // .. .. reg_arb_pri_rd_portn = 0x3ff
10259     // .. .. ==> 0XF800621C[9:0] = 0x000003FFU
10260     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
10261     // .. .. reg_arb_disable_aging_rd_portn = 0x0
10262     // .. .. ==> 0XF800621C[16:16] = 0x00000000U
10263     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
10264     // .. .. reg_arb_disable_urgent_rd_portn = 0x0
10265     // .. .. ==> 0XF800621C[17:17] = 0x00000000U
10266     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
10267     // .. .. reg_arb_dis_page_match_rd_portn = 0x0
10268     // .. .. ==> 0XF800621C[18:18] = 0x00000000U
10269     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
10270     // .. .. reg_arb_set_hpr_rd_portn = 0x0
10271     // .. .. ==> 0XF800621C[19:19] = 0x00000000U
10272     // .. ..     ==> MASK : 0x00080000U    VAL : 0x00000000U
10273     // .. ..
10274     EMIT_MASKWRITE(0XF800621C, 0x000F03FFU ,0x000003FFU),
10275     // .. .. reg_arb_pri_rd_portn = 0x3ff
10276     // .. .. ==> 0XF8006220[9:0] = 0x000003FFU
10277     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
10278     // .. .. reg_arb_disable_aging_rd_portn = 0x0
10279     // .. .. ==> 0XF8006220[16:16] = 0x00000000U
10280     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
10281     // .. .. reg_arb_disable_urgent_rd_portn = 0x0
10282     // .. .. ==> 0XF8006220[17:17] = 0x00000000U
10283     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
10284     // .. .. reg_arb_dis_page_match_rd_portn = 0x0
10285     // .. .. ==> 0XF8006220[18:18] = 0x00000000U
10286     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
10287     // .. .. reg_arb_set_hpr_rd_portn = 0x0
10288     // .. .. ==> 0XF8006220[19:19] = 0x00000000U
10289     // .. ..     ==> MASK : 0x00080000U    VAL : 0x00000000U
10290     // .. ..
10291     EMIT_MASKWRITE(0XF8006220, 0x000F03FFU ,0x000003FFU),
10292     // .. .. reg_arb_pri_rd_portn = 0x3ff
10293     // .. .. ==> 0XF8006224[9:0] = 0x000003FFU
10294     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
10295     // .. .. reg_arb_disable_aging_rd_portn = 0x0
10296     // .. .. ==> 0XF8006224[16:16] = 0x00000000U
10297     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
10298     // .. .. reg_arb_disable_urgent_rd_portn = 0x0
10299     // .. .. ==> 0XF8006224[17:17] = 0x00000000U
10300     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
10301     // .. .. reg_arb_dis_page_match_rd_portn = 0x0
10302     // .. .. ==> 0XF8006224[18:18] = 0x00000000U
10303     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
10304     // .. .. reg_arb_set_hpr_rd_portn = 0x0
10305     // .. .. ==> 0XF8006224[19:19] = 0x00000000U
10306     // .. ..     ==> MASK : 0x00080000U    VAL : 0x00000000U
10307     // .. ..
10308     EMIT_MASKWRITE(0XF8006224, 0x000F03FFU ,0x000003FFU),
10309     // .. .. reg_ddrc_lpddr2 = 0x0
10310     // .. .. ==> 0XF80062A8[0:0] = 0x00000000U
10311     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
10312     // .. .. reg_ddrc_per_bank_refresh = 0x0
10313     // .. .. ==> 0XF80062A8[1:1] = 0x00000000U
10314     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
10315     // .. .. reg_ddrc_derate_enable = 0x0
10316     // .. .. ==> 0XF80062A8[2:2] = 0x00000000U
10317     // .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
10318     // .. .. reg_ddrc_mr4_margin = 0x0
10319     // .. .. ==> 0XF80062A8[11:4] = 0x00000000U
10320     // .. ..     ==> MASK : 0x00000FF0U    VAL : 0x00000000U
10321     // .. ..
10322     EMIT_MASKWRITE(0XF80062A8, 0x00000FF7U ,0x00000000U),
10323     // .. .. reg_ddrc_mr4_read_interval = 0x0
10324     // .. .. ==> 0XF80062AC[31:0] = 0x00000000U
10325     // .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0x00000000U
10326     // .. ..
10327     EMIT_MASKWRITE(0XF80062AC, 0xFFFFFFFFU ,0x00000000U),
10328     // .. .. reg_ddrc_min_stable_clock_x1 = 0x5
10329     // .. .. ==> 0XF80062B0[3:0] = 0x00000005U
10330     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000005U
10331     // .. .. reg_ddrc_idle_after_reset_x32 = 0x12
10332     // .. .. ==> 0XF80062B0[11:4] = 0x00000012U
10333     // .. ..     ==> MASK : 0x00000FF0U    VAL : 0x00000120U
10334     // .. .. reg_ddrc_t_mrw = 0x5
10335     // .. .. ==> 0XF80062B0[21:12] = 0x00000005U
10336     // .. ..     ==> MASK : 0x003FF000U    VAL : 0x00005000U
10337     // .. ..
10338     EMIT_MASKWRITE(0XF80062B0, 0x003FFFFFU ,0x00005125U),
10339     // .. .. reg_ddrc_max_auto_init_x1024 = 0xa8
10340     // .. .. ==> 0XF80062B4[7:0] = 0x000000A8U
10341     // .. ..     ==> MASK : 0x000000FFU    VAL : 0x000000A8U
10342     // .. .. reg_ddrc_dev_zqinit_x32 = 0x12
10343     // .. .. ==> 0XF80062B4[17:8] = 0x00000012U
10344     // .. ..     ==> MASK : 0x0003FF00U    VAL : 0x00001200U
10345     // .. ..
10346     EMIT_MASKWRITE(0XF80062B4, 0x0003FFFFU ,0x000012A8U),
10347     // .. .. START: POLL ON DCI STATUS
10348     // .. .. DONE = 1
10349     // .. .. ==> 0XF8000B74[13:13] = 0x00000001U
10350     // .. ..     ==> MASK : 0x00002000U    VAL : 0x00002000U
10351     // .. ..
10352     EMIT_MASKPOLL(0XF8000B74, 0x00002000U),
10353     // .. .. FINISH: POLL ON DCI STATUS
10354     // .. .. START: UNLOCK DDR
10355     // .. .. reg_ddrc_soft_rstb = 0x1
10356     // .. .. ==> 0XF8006000[0:0] = 0x00000001U
10357     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
10358     // .. .. reg_ddrc_powerdown_en = 0x0
10359     // .. .. ==> 0XF8006000[1:1] = 0x00000000U
10360     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
10361     // .. .. reg_ddrc_data_bus_width = 0x0
10362     // .. .. ==> 0XF8006000[3:2] = 0x00000000U
10363     // .. ..     ==> MASK : 0x0000000CU    VAL : 0x00000000U
10364     // .. .. reg_ddrc_burst8_refresh = 0x0
10365     // .. .. ==> 0XF8006000[6:4] = 0x00000000U
10366     // .. ..     ==> MASK : 0x00000070U    VAL : 0x00000000U
10367     // .. .. reg_ddrc_rdwr_idle_gap = 1
10368     // .. .. ==> 0XF8006000[13:7] = 0x00000001U
10369     // .. ..     ==> MASK : 0x00003F80U    VAL : 0x00000080U
10370     // .. .. reg_ddrc_dis_rd_bypass = 0x0
10371     // .. .. ==> 0XF8006000[14:14] = 0x00000000U
10372     // .. ..     ==> MASK : 0x00004000U    VAL : 0x00000000U
10373     // .. .. reg_ddrc_dis_act_bypass = 0x0
10374     // .. .. ==> 0XF8006000[15:15] = 0x00000000U
10375     // .. ..     ==> MASK : 0x00008000U    VAL : 0x00000000U
10376     // .. .. reg_ddrc_dis_auto_refresh = 0x0
10377     // .. .. ==> 0XF8006000[16:16] = 0x00000000U
10378     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
10379     // .. ..
10380     EMIT_MASKWRITE(0XF8006000, 0x0001FFFFU ,0x00000081U),
10381     // .. .. FINISH: UNLOCK DDR
10382     // .. .. START: CHECK DDR STATUS
10383     // .. .. ddrc_reg_operating_mode = 1
10384     // .. .. ==> 0XF8006054[2:0] = 0x00000001U
10385     // .. ..     ==> MASK : 0x00000007U    VAL : 0x00000001U
10386     // .. ..
10387     EMIT_MASKPOLL(0XF8006054, 0x00000007U),
10388     // .. .. FINISH: CHECK DDR STATUS
10389     // .. FINISH: DDR INITIALIZATION
10390     // FINISH: top
10391     //
10392     EMIT_EXIT(),
10393 
10394     //
10395 };
10396 
10397 unsigned long ps7_mio_init_data_1_0[] = {
10398     // START: top
10399     // .. START: SLCR SETTINGS
10400     // .. UNLOCK_KEY = 0XDF0D
10401     // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
10402     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000DF0DU
10403     // ..
10404     EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU),
10405     // .. FINISH: SLCR SETTINGS
10406     // .. START: OCM REMAPPING
10407     // .. VREF_EN = 0x1
10408     // .. ==> 0XF8000B00[0:0] = 0x00000001U
10409     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
10410     // .. VREF_PULLUP_EN = 0x0
10411     // .. ==> 0XF8000B00[1:1] = 0x00000000U
10412     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
10413     // .. CLK_PULLUP_EN = 0x0
10414     // .. ==> 0XF8000B00[8:8] = 0x00000000U
10415     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
10416     // .. SRSTN_PULLUP_EN = 0x0
10417     // .. ==> 0XF8000B00[9:9] = 0x00000000U
10418     // ..     ==> MASK : 0x00000200U    VAL : 0x00000000U
10419     // ..
10420     EMIT_MASKWRITE(0XF8000B00, 0x00000303U ,0x00000001U),
10421     // .. FINISH: OCM REMAPPING
10422     // .. START: DDRIOB SETTINGS
10423     // .. INP_POWER = 0x0
10424     // .. ==> 0XF8000B40[0:0] = 0x00000000U
10425     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
10426     // .. INP_TYPE = 0x0
10427     // .. ==> 0XF8000B40[2:1] = 0x00000000U
10428     // ..     ==> MASK : 0x00000006U    VAL : 0x00000000U
10429     // .. DCI_UPDATE = 0x0
10430     // .. ==> 0XF8000B40[3:3] = 0x00000000U
10431     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
10432     // .. TERM_EN = 0x0
10433     // .. ==> 0XF8000B40[4:4] = 0x00000000U
10434     // ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
10435     // .. DCR_TYPE = 0x0
10436     // .. ==> 0XF8000B40[6:5] = 0x00000000U
10437     // ..     ==> MASK : 0x00000060U    VAL : 0x00000000U
10438     // .. IBUF_DISABLE_MODE = 0x0
10439     // .. ==> 0XF8000B40[7:7] = 0x00000000U
10440     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
10441     // .. TERM_DISABLE_MODE = 0x0
10442     // .. ==> 0XF8000B40[8:8] = 0x00000000U
10443     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
10444     // .. OUTPUT_EN = 0x3
10445     // .. ==> 0XF8000B40[10:9] = 0x00000003U
10446     // ..     ==> MASK : 0x00000600U    VAL : 0x00000600U
10447     // .. PULLUP_EN = 0x0
10448     // .. ==> 0XF8000B40[11:11] = 0x00000000U
10449     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
10450     // ..
10451     EMIT_MASKWRITE(0XF8000B40, 0x00000FFFU ,0x00000600U),
10452     // .. INP_POWER = 0x0
10453     // .. ==> 0XF8000B44[0:0] = 0x00000000U
10454     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
10455     // .. INP_TYPE = 0x0
10456     // .. ==> 0XF8000B44[2:1] = 0x00000000U
10457     // ..     ==> MASK : 0x00000006U    VAL : 0x00000000U
10458     // .. DCI_UPDATE = 0x0
10459     // .. ==> 0XF8000B44[3:3] = 0x00000000U
10460     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
10461     // .. TERM_EN = 0x0
10462     // .. ==> 0XF8000B44[4:4] = 0x00000000U
10463     // ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
10464     // .. DCR_TYPE = 0x0
10465     // .. ==> 0XF8000B44[6:5] = 0x00000000U
10466     // ..     ==> MASK : 0x00000060U    VAL : 0x00000000U
10467     // .. IBUF_DISABLE_MODE = 0x0
10468     // .. ==> 0XF8000B44[7:7] = 0x00000000U
10469     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
10470     // .. TERM_DISABLE_MODE = 0x0
10471     // .. ==> 0XF8000B44[8:8] = 0x00000000U
10472     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
10473     // .. OUTPUT_EN = 0x3
10474     // .. ==> 0XF8000B44[10:9] = 0x00000003U
10475     // ..     ==> MASK : 0x00000600U    VAL : 0x00000600U
10476     // .. PULLUP_EN = 0x0
10477     // .. ==> 0XF8000B44[11:11] = 0x00000000U
10478     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
10479     // ..
10480     EMIT_MASKWRITE(0XF8000B44, 0x00000FFFU ,0x00000600U),
10481     // .. INP_POWER = 0x0
10482     // .. ==> 0XF8000B48[0:0] = 0x00000000U
10483     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
10484     // .. INP_TYPE = 0x1
10485     // .. ==> 0XF8000B48[2:1] = 0x00000001U
10486     // ..     ==> MASK : 0x00000006U    VAL : 0x00000002U
10487     // .. DCI_UPDATE = 0x0
10488     // .. ==> 0XF8000B48[3:3] = 0x00000000U
10489     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
10490     // .. TERM_EN = 0x1
10491     // .. ==> 0XF8000B48[4:4] = 0x00000001U
10492     // ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
10493     // .. DCR_TYPE = 0x3
10494     // .. ==> 0XF8000B48[6:5] = 0x00000003U
10495     // ..     ==> MASK : 0x00000060U    VAL : 0x00000060U
10496     // .. IBUF_DISABLE_MODE = 0
10497     // .. ==> 0XF8000B48[7:7] = 0x00000000U
10498     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
10499     // .. TERM_DISABLE_MODE = 0
10500     // .. ==> 0XF8000B48[8:8] = 0x00000000U
10501     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
10502     // .. OUTPUT_EN = 0x3
10503     // .. ==> 0XF8000B48[10:9] = 0x00000003U
10504     // ..     ==> MASK : 0x00000600U    VAL : 0x00000600U
10505     // .. PULLUP_EN = 0x0
10506     // .. ==> 0XF8000B48[11:11] = 0x00000000U
10507     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
10508     // ..
10509     EMIT_MASKWRITE(0XF8000B48, 0x00000FFFU ,0x00000672U),
10510     // .. INP_POWER = 0x0
10511     // .. ==> 0XF8000B4C[0:0] = 0x00000000U
10512     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
10513     // .. INP_TYPE = 0x1
10514     // .. ==> 0XF8000B4C[2:1] = 0x00000001U
10515     // ..     ==> MASK : 0x00000006U    VAL : 0x00000002U
10516     // .. DCI_UPDATE = 0x0
10517     // .. ==> 0XF8000B4C[3:3] = 0x00000000U
10518     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
10519     // .. TERM_EN = 0x1
10520     // .. ==> 0XF8000B4C[4:4] = 0x00000001U
10521     // ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
10522     // .. DCR_TYPE = 0x3
10523     // .. ==> 0XF8000B4C[6:5] = 0x00000003U
10524     // ..     ==> MASK : 0x00000060U    VAL : 0x00000060U
10525     // .. IBUF_DISABLE_MODE = 0
10526     // .. ==> 0XF8000B4C[7:7] = 0x00000000U
10527     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
10528     // .. TERM_DISABLE_MODE = 0
10529     // .. ==> 0XF8000B4C[8:8] = 0x00000000U
10530     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
10531     // .. OUTPUT_EN = 0x3
10532     // .. ==> 0XF8000B4C[10:9] = 0x00000003U
10533     // ..     ==> MASK : 0x00000600U    VAL : 0x00000600U
10534     // .. PULLUP_EN = 0x0
10535     // .. ==> 0XF8000B4C[11:11] = 0x00000000U
10536     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
10537     // ..
10538     EMIT_MASKWRITE(0XF8000B4C, 0x00000FFFU ,0x00000672U),
10539     // .. INP_POWER = 0x0
10540     // .. ==> 0XF8000B50[0:0] = 0x00000000U
10541     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
10542     // .. INP_TYPE = 0x2
10543     // .. ==> 0XF8000B50[2:1] = 0x00000002U
10544     // ..     ==> MASK : 0x00000006U    VAL : 0x00000004U
10545     // .. DCI_UPDATE = 0x0
10546     // .. ==> 0XF8000B50[3:3] = 0x00000000U
10547     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
10548     // .. TERM_EN = 0x1
10549     // .. ==> 0XF8000B50[4:4] = 0x00000001U
10550     // ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
10551     // .. DCR_TYPE = 0x3
10552     // .. ==> 0XF8000B50[6:5] = 0x00000003U
10553     // ..     ==> MASK : 0x00000060U    VAL : 0x00000060U
10554     // .. IBUF_DISABLE_MODE = 0
10555     // .. ==> 0XF8000B50[7:7] = 0x00000000U
10556     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
10557     // .. TERM_DISABLE_MODE = 0
10558     // .. ==> 0XF8000B50[8:8] = 0x00000000U
10559     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
10560     // .. OUTPUT_EN = 0x3
10561     // .. ==> 0XF8000B50[10:9] = 0x00000003U
10562     // ..     ==> MASK : 0x00000600U    VAL : 0x00000600U
10563     // .. PULLUP_EN = 0x0
10564     // .. ==> 0XF8000B50[11:11] = 0x00000000U
10565     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
10566     // ..
10567     EMIT_MASKWRITE(0XF8000B50, 0x00000FFFU ,0x00000674U),
10568     // .. INP_POWER = 0x0
10569     // .. ==> 0XF8000B54[0:0] = 0x00000000U
10570     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
10571     // .. INP_TYPE = 0x2
10572     // .. ==> 0XF8000B54[2:1] = 0x00000002U
10573     // ..     ==> MASK : 0x00000006U    VAL : 0x00000004U
10574     // .. DCI_UPDATE = 0x0
10575     // .. ==> 0XF8000B54[3:3] = 0x00000000U
10576     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
10577     // .. TERM_EN = 0x1
10578     // .. ==> 0XF8000B54[4:4] = 0x00000001U
10579     // ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
10580     // .. DCR_TYPE = 0x3
10581     // .. ==> 0XF8000B54[6:5] = 0x00000003U
10582     // ..     ==> MASK : 0x00000060U    VAL : 0x00000060U
10583     // .. IBUF_DISABLE_MODE = 0
10584     // .. ==> 0XF8000B54[7:7] = 0x00000000U
10585     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
10586     // .. TERM_DISABLE_MODE = 0
10587     // .. ==> 0XF8000B54[8:8] = 0x00000000U
10588     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
10589     // .. OUTPUT_EN = 0x3
10590     // .. ==> 0XF8000B54[10:9] = 0x00000003U
10591     // ..     ==> MASK : 0x00000600U    VAL : 0x00000600U
10592     // .. PULLUP_EN = 0x0
10593     // .. ==> 0XF8000B54[11:11] = 0x00000000U
10594     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
10595     // ..
10596     EMIT_MASKWRITE(0XF8000B54, 0x00000FFFU ,0x00000674U),
10597     // .. INP_POWER = 0x0
10598     // .. ==> 0XF8000B58[0:0] = 0x00000000U
10599     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
10600     // .. INP_TYPE = 0x0
10601     // .. ==> 0XF8000B58[2:1] = 0x00000000U
10602     // ..     ==> MASK : 0x00000006U    VAL : 0x00000000U
10603     // .. DCI_UPDATE = 0x0
10604     // .. ==> 0XF8000B58[3:3] = 0x00000000U
10605     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
10606     // .. TERM_EN = 0x0
10607     // .. ==> 0XF8000B58[4:4] = 0x00000000U
10608     // ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
10609     // .. DCR_TYPE = 0x0
10610     // .. ==> 0XF8000B58[6:5] = 0x00000000U
10611     // ..     ==> MASK : 0x00000060U    VAL : 0x00000000U
10612     // .. IBUF_DISABLE_MODE = 0x0
10613     // .. ==> 0XF8000B58[7:7] = 0x00000000U
10614     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
10615     // .. TERM_DISABLE_MODE = 0x0
10616     // .. ==> 0XF8000B58[8:8] = 0x00000000U
10617     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
10618     // .. OUTPUT_EN = 0x3
10619     // .. ==> 0XF8000B58[10:9] = 0x00000003U
10620     // ..     ==> MASK : 0x00000600U    VAL : 0x00000600U
10621     // .. PULLUP_EN = 0x0
10622     // .. ==> 0XF8000B58[11:11] = 0x00000000U
10623     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
10624     // ..
10625     EMIT_MASKWRITE(0XF8000B58, 0x00000FFFU ,0x00000600U),
10626     // .. DRIVE_P = 0x1c
10627     // .. ==> 0XF8000B5C[6:0] = 0x0000001CU
10628     // ..     ==> MASK : 0x0000007FU    VAL : 0x0000001CU
10629     // .. DRIVE_N = 0xc
10630     // .. ==> 0XF8000B5C[13:7] = 0x0000000CU
10631     // ..     ==> MASK : 0x00003F80U    VAL : 0x00000600U
10632     // .. SLEW_P = 0x3
10633     // .. ==> 0XF8000B5C[18:14] = 0x00000003U
10634     // ..     ==> MASK : 0x0007C000U    VAL : 0x0000C000U
10635     // .. SLEW_N = 0x3
10636     // .. ==> 0XF8000B5C[23:19] = 0x00000003U
10637     // ..     ==> MASK : 0x00F80000U    VAL : 0x00180000U
10638     // .. GTL = 0x0
10639     // .. ==> 0XF8000B5C[26:24] = 0x00000000U
10640     // ..     ==> MASK : 0x07000000U    VAL : 0x00000000U
10641     // .. RTERM = 0x0
10642     // .. ==> 0XF8000B5C[31:27] = 0x00000000U
10643     // ..     ==> MASK : 0xF8000000U    VAL : 0x00000000U
10644     // ..
10645     EMIT_MASKWRITE(0XF8000B5C, 0xFFFFFFFFU ,0x0018C61CU),
10646     // .. DRIVE_P = 0x1c
10647     // .. ==> 0XF8000B60[6:0] = 0x0000001CU
10648     // ..     ==> MASK : 0x0000007FU    VAL : 0x0000001CU
10649     // .. DRIVE_N = 0xc
10650     // .. ==> 0XF8000B60[13:7] = 0x0000000CU
10651     // ..     ==> MASK : 0x00003F80U    VAL : 0x00000600U
10652     // .. SLEW_P = 0x6
10653     // .. ==> 0XF8000B60[18:14] = 0x00000006U
10654     // ..     ==> MASK : 0x0007C000U    VAL : 0x00018000U
10655     // .. SLEW_N = 0x1f
10656     // .. ==> 0XF8000B60[23:19] = 0x0000001FU
10657     // ..     ==> MASK : 0x00F80000U    VAL : 0x00F80000U
10658     // .. GTL = 0x0
10659     // .. ==> 0XF8000B60[26:24] = 0x00000000U
10660     // ..     ==> MASK : 0x07000000U    VAL : 0x00000000U
10661     // .. RTERM = 0x0
10662     // .. ==> 0XF8000B60[31:27] = 0x00000000U
10663     // ..     ==> MASK : 0xF8000000U    VAL : 0x00000000U
10664     // ..
10665     EMIT_MASKWRITE(0XF8000B60, 0xFFFFFFFFU ,0x00F9861CU),
10666     // .. DRIVE_P = 0x1c
10667     // .. ==> 0XF8000B64[6:0] = 0x0000001CU
10668     // ..     ==> MASK : 0x0000007FU    VAL : 0x0000001CU
10669     // .. DRIVE_N = 0xc
10670     // .. ==> 0XF8000B64[13:7] = 0x0000000CU
10671     // ..     ==> MASK : 0x00003F80U    VAL : 0x00000600U
10672     // .. SLEW_P = 0x6
10673     // .. ==> 0XF8000B64[18:14] = 0x00000006U
10674     // ..     ==> MASK : 0x0007C000U    VAL : 0x00018000U
10675     // .. SLEW_N = 0x1f
10676     // .. ==> 0XF8000B64[23:19] = 0x0000001FU
10677     // ..     ==> MASK : 0x00F80000U    VAL : 0x00F80000U
10678     // .. GTL = 0x0
10679     // .. ==> 0XF8000B64[26:24] = 0x00000000U
10680     // ..     ==> MASK : 0x07000000U    VAL : 0x00000000U
10681     // .. RTERM = 0x0
10682     // .. ==> 0XF8000B64[31:27] = 0x00000000U
10683     // ..     ==> MASK : 0xF8000000U    VAL : 0x00000000U
10684     // ..
10685     EMIT_MASKWRITE(0XF8000B64, 0xFFFFFFFFU ,0x00F9861CU),
10686     // .. DRIVE_P = 0x1c
10687     // .. ==> 0XF8000B68[6:0] = 0x0000001CU
10688     // ..     ==> MASK : 0x0000007FU    VAL : 0x0000001CU
10689     // .. DRIVE_N = 0xc
10690     // .. ==> 0XF8000B68[13:7] = 0x0000000CU
10691     // ..     ==> MASK : 0x00003F80U    VAL : 0x00000600U
10692     // .. SLEW_P = 0x6
10693     // .. ==> 0XF8000B68[18:14] = 0x00000006U
10694     // ..     ==> MASK : 0x0007C000U    VAL : 0x00018000U
10695     // .. SLEW_N = 0x1f
10696     // .. ==> 0XF8000B68[23:19] = 0x0000001FU
10697     // ..     ==> MASK : 0x00F80000U    VAL : 0x00F80000U
10698     // .. GTL = 0x0
10699     // .. ==> 0XF8000B68[26:24] = 0x00000000U
10700     // ..     ==> MASK : 0x07000000U    VAL : 0x00000000U
10701     // .. RTERM = 0x0
10702     // .. ==> 0XF8000B68[31:27] = 0x00000000U
10703     // ..     ==> MASK : 0xF8000000U    VAL : 0x00000000U
10704     // ..
10705     EMIT_MASKWRITE(0XF8000B68, 0xFFFFFFFFU ,0x00F9861CU),
10706     // .. VREF_INT_EN = 0x1
10707     // .. ==> 0XF8000B6C[0:0] = 0x00000001U
10708     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
10709     // .. VREF_SEL = 0x4
10710     // .. ==> 0XF8000B6C[4:1] = 0x00000004U
10711     // ..     ==> MASK : 0x0000001EU    VAL : 0x00000008U
10712     // .. VREF_EXT_EN = 0x0
10713     // .. ==> 0XF8000B6C[6:5] = 0x00000000U
10714     // ..     ==> MASK : 0x00000060U    VAL : 0x00000000U
10715     // .. VREF_PULLUP_EN = 0x0
10716     // .. ==> 0XF8000B6C[8:7] = 0x00000000U
10717     // ..     ==> MASK : 0x00000180U    VAL : 0x00000000U
10718     // .. REFIO_EN = 0x1
10719     // .. ==> 0XF8000B6C[9:9] = 0x00000001U
10720     // ..     ==> MASK : 0x00000200U    VAL : 0x00000200U
10721     // .. REFIO_PULLUP_EN = 0x0
10722     // .. ==> 0XF8000B6C[12:12] = 0x00000000U
10723     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
10724     // .. DRST_B_PULLUP_EN = 0x0
10725     // .. ==> 0XF8000B6C[13:13] = 0x00000000U
10726     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
10727     // .. CKE_PULLUP_EN = 0x0
10728     // .. ==> 0XF8000B6C[14:14] = 0x00000000U
10729     // ..     ==> MASK : 0x00004000U    VAL : 0x00000000U
10730     // ..
10731     EMIT_MASKWRITE(0XF8000B6C, 0x000073FFU ,0x00000209U),
10732     // .. .. START: ASSERT RESET
10733     // .. .. RESET = 1
10734     // .. .. ==> 0XF8000B70[0:0] = 0x00000001U
10735     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
10736     // .. .. VRN_OUT = 0x1
10737     // .. .. ==> 0XF8000B70[5:5] = 0x00000001U
10738     // .. ..     ==> MASK : 0x00000020U    VAL : 0x00000020U
10739     // .. ..
10740     EMIT_MASKWRITE(0XF8000B70, 0x00000021U ,0x00000021U),
10741     // .. .. FINISH: ASSERT RESET
10742     // .. .. START: DEASSERT RESET
10743     // .. .. RESET = 0
10744     // .. .. ==> 0XF8000B70[0:0] = 0x00000000U
10745     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
10746     // .. .. VRN_OUT = 0x1
10747     // .. .. ==> 0XF8000B70[5:5] = 0x00000001U
10748     // .. ..     ==> MASK : 0x00000020U    VAL : 0x00000020U
10749     // .. ..
10750     EMIT_MASKWRITE(0XF8000B70, 0x00000021U ,0x00000020U),
10751     // .. .. FINISH: DEASSERT RESET
10752     // .. .. RESET = 0x1
10753     // .. .. ==> 0XF8000B70[0:0] = 0x00000001U
10754     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
10755     // .. .. ENABLE = 0x1
10756     // .. .. ==> 0XF8000B70[1:1] = 0x00000001U
10757     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
10758     // .. .. VRP_TRI = 0x0
10759     // .. .. ==> 0XF8000B70[2:2] = 0x00000000U
10760     // .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
10761     // .. .. VRN_TRI = 0x0
10762     // .. .. ==> 0XF8000B70[3:3] = 0x00000000U
10763     // .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
10764     // .. .. VRP_OUT = 0x0
10765     // .. .. ==> 0XF8000B70[4:4] = 0x00000000U
10766     // .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
10767     // .. .. VRN_OUT = 0x1
10768     // .. .. ==> 0XF8000B70[5:5] = 0x00000001U
10769     // .. ..     ==> MASK : 0x00000020U    VAL : 0x00000020U
10770     // .. .. NREF_OPT1 = 0x0
10771     // .. .. ==> 0XF8000B70[7:6] = 0x00000000U
10772     // .. ..     ==> MASK : 0x000000C0U    VAL : 0x00000000U
10773     // .. .. NREF_OPT2 = 0x0
10774     // .. .. ==> 0XF8000B70[10:8] = 0x00000000U
10775     // .. ..     ==> MASK : 0x00000700U    VAL : 0x00000000U
10776     // .. .. NREF_OPT4 = 0x1
10777     // .. .. ==> 0XF8000B70[13:11] = 0x00000001U
10778     // .. ..     ==> MASK : 0x00003800U    VAL : 0x00000800U
10779     // .. .. PREF_OPT1 = 0x0
10780     // .. .. ==> 0XF8000B70[16:14] = 0x00000000U
10781     // .. ..     ==> MASK : 0x0001C000U    VAL : 0x00000000U
10782     // .. .. PREF_OPT2 = 0x0
10783     // .. .. ==> 0XF8000B70[19:17] = 0x00000000U
10784     // .. ..     ==> MASK : 0x000E0000U    VAL : 0x00000000U
10785     // .. .. UPDATE_CONTROL = 0x0
10786     // .. .. ==> 0XF8000B70[20:20] = 0x00000000U
10787     // .. ..     ==> MASK : 0x00100000U    VAL : 0x00000000U
10788     // .. .. INIT_COMPLETE = 0x0
10789     // .. .. ==> 0XF8000B70[21:21] = 0x00000000U
10790     // .. ..     ==> MASK : 0x00200000U    VAL : 0x00000000U
10791     // .. .. TST_CLK = 0x0
10792     // .. .. ==> 0XF8000B70[22:22] = 0x00000000U
10793     // .. ..     ==> MASK : 0x00400000U    VAL : 0x00000000U
10794     // .. .. TST_HLN = 0x0
10795     // .. .. ==> 0XF8000B70[23:23] = 0x00000000U
10796     // .. ..     ==> MASK : 0x00800000U    VAL : 0x00000000U
10797     // .. .. TST_HLP = 0x0
10798     // .. .. ==> 0XF8000B70[24:24] = 0x00000000U
10799     // .. ..     ==> MASK : 0x01000000U    VAL : 0x00000000U
10800     // .. .. TST_RST = 0x0
10801     // .. .. ==> 0XF8000B70[25:25] = 0x00000000U
10802     // .. ..     ==> MASK : 0x02000000U    VAL : 0x00000000U
10803     // .. .. INT_DCI_EN = 0x0
10804     // .. .. ==> 0XF8000B70[26:26] = 0x00000000U
10805     // .. ..     ==> MASK : 0x04000000U    VAL : 0x00000000U
10806     // .. ..
10807     EMIT_MASKWRITE(0XF8000B70, 0x07FFFFFFU ,0x00000823U),
10808     // .. FINISH: DDRIOB SETTINGS
10809     // .. START: MIO PROGRAMMING
10810     // .. TRI_ENABLE = 1
10811     // .. ==> 0XF8000700[0:0] = 0x00000001U
10812     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
10813     // .. Speed = 0
10814     // .. ==> 0XF8000700[8:8] = 0x00000000U
10815     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
10816     // .. IO_Type = 1
10817     // .. ==> 0XF8000700[11:9] = 0x00000001U
10818     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
10819     // .. PULLUP = 1
10820     // .. ==> 0XF8000700[12:12] = 0x00000001U
10821     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
10822     // .. DisableRcvr = 0
10823     // .. ==> 0XF8000700[13:13] = 0x00000000U
10824     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
10825     // ..
10826     EMIT_MASKWRITE(0XF8000700, 0x00003F01U ,0x00001201U),
10827     // .. TRI_ENABLE = 0
10828     // .. ==> 0XF8000704[0:0] = 0x00000000U
10829     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
10830     // .. L0_SEL = 1
10831     // .. ==> 0XF8000704[1:1] = 0x00000001U
10832     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
10833     // .. L1_SEL = 0
10834     // .. ==> 0XF8000704[2:2] = 0x00000000U
10835     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
10836     // .. L2_SEL = 0
10837     // .. ==> 0XF8000704[4:3] = 0x00000000U
10838     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
10839     // .. L3_SEL = 0
10840     // .. ==> 0XF8000704[7:5] = 0x00000000U
10841     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
10842     // .. Speed = 0
10843     // .. ==> 0XF8000704[8:8] = 0x00000000U
10844     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
10845     // .. IO_Type = 1
10846     // .. ==> 0XF8000704[11:9] = 0x00000001U
10847     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
10848     // .. PULLUP = 1
10849     // .. ==> 0XF8000704[12:12] = 0x00000001U
10850     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
10851     // .. DisableRcvr = 0
10852     // .. ==> 0XF8000704[13:13] = 0x00000000U
10853     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
10854     // ..
10855     EMIT_MASKWRITE(0XF8000704, 0x00003FFFU ,0x00001202U),
10856     // .. TRI_ENABLE = 0
10857     // .. ==> 0XF8000708[0:0] = 0x00000000U
10858     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
10859     // .. L0_SEL = 1
10860     // .. ==> 0XF8000708[1:1] = 0x00000001U
10861     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
10862     // .. L1_SEL = 0
10863     // .. ==> 0XF8000708[2:2] = 0x00000000U
10864     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
10865     // .. L2_SEL = 0
10866     // .. ==> 0XF8000708[4:3] = 0x00000000U
10867     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
10868     // .. L3_SEL = 0
10869     // .. ==> 0XF8000708[7:5] = 0x00000000U
10870     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
10871     // .. Speed = 0
10872     // .. ==> 0XF8000708[8:8] = 0x00000000U
10873     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
10874     // .. IO_Type = 1
10875     // .. ==> 0XF8000708[11:9] = 0x00000001U
10876     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
10877     // .. PULLUP = 0
10878     // .. ==> 0XF8000708[12:12] = 0x00000000U
10879     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
10880     // .. DisableRcvr = 0
10881     // .. ==> 0XF8000708[13:13] = 0x00000000U
10882     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
10883     // ..
10884     EMIT_MASKWRITE(0XF8000708, 0x00003FFFU ,0x00000202U),
10885     // .. TRI_ENABLE = 0
10886     // .. ==> 0XF800070C[0:0] = 0x00000000U
10887     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
10888     // .. L0_SEL = 1
10889     // .. ==> 0XF800070C[1:1] = 0x00000001U
10890     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
10891     // .. L1_SEL = 0
10892     // .. ==> 0XF800070C[2:2] = 0x00000000U
10893     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
10894     // .. L2_SEL = 0
10895     // .. ==> 0XF800070C[4:3] = 0x00000000U
10896     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
10897     // .. L3_SEL = 0
10898     // .. ==> 0XF800070C[7:5] = 0x00000000U
10899     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
10900     // .. Speed = 0
10901     // .. ==> 0XF800070C[8:8] = 0x00000000U
10902     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
10903     // .. IO_Type = 1
10904     // .. ==> 0XF800070C[11:9] = 0x00000001U
10905     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
10906     // .. PULLUP = 0
10907     // .. ==> 0XF800070C[12:12] = 0x00000000U
10908     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
10909     // .. DisableRcvr = 0
10910     // .. ==> 0XF800070C[13:13] = 0x00000000U
10911     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
10912     // ..
10913     EMIT_MASKWRITE(0XF800070C, 0x00003FFFU ,0x00000202U),
10914     // .. TRI_ENABLE = 0
10915     // .. ==> 0XF8000710[0:0] = 0x00000000U
10916     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
10917     // .. L0_SEL = 1
10918     // .. ==> 0XF8000710[1:1] = 0x00000001U
10919     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
10920     // .. L1_SEL = 0
10921     // .. ==> 0XF8000710[2:2] = 0x00000000U
10922     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
10923     // .. L2_SEL = 0
10924     // .. ==> 0XF8000710[4:3] = 0x00000000U
10925     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
10926     // .. L3_SEL = 0
10927     // .. ==> 0XF8000710[7:5] = 0x00000000U
10928     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
10929     // .. Speed = 0
10930     // .. ==> 0XF8000710[8:8] = 0x00000000U
10931     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
10932     // .. IO_Type = 1
10933     // .. ==> 0XF8000710[11:9] = 0x00000001U
10934     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
10935     // .. PULLUP = 0
10936     // .. ==> 0XF8000710[12:12] = 0x00000000U
10937     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
10938     // .. DisableRcvr = 0
10939     // .. ==> 0XF8000710[13:13] = 0x00000000U
10940     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
10941     // ..
10942     EMIT_MASKWRITE(0XF8000710, 0x00003FFFU ,0x00000202U),
10943     // .. TRI_ENABLE = 0
10944     // .. ==> 0XF8000714[0:0] = 0x00000000U
10945     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
10946     // .. L0_SEL = 1
10947     // .. ==> 0XF8000714[1:1] = 0x00000001U
10948     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
10949     // .. L1_SEL = 0
10950     // .. ==> 0XF8000714[2:2] = 0x00000000U
10951     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
10952     // .. L2_SEL = 0
10953     // .. ==> 0XF8000714[4:3] = 0x00000000U
10954     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
10955     // .. L3_SEL = 0
10956     // .. ==> 0XF8000714[7:5] = 0x00000000U
10957     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
10958     // .. Speed = 0
10959     // .. ==> 0XF8000714[8:8] = 0x00000000U
10960     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
10961     // .. IO_Type = 1
10962     // .. ==> 0XF8000714[11:9] = 0x00000001U
10963     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
10964     // .. PULLUP = 0
10965     // .. ==> 0XF8000714[12:12] = 0x00000000U
10966     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
10967     // .. DisableRcvr = 0
10968     // .. ==> 0XF8000714[13:13] = 0x00000000U
10969     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
10970     // ..
10971     EMIT_MASKWRITE(0XF8000714, 0x00003FFFU ,0x00000202U),
10972     // .. TRI_ENABLE = 0
10973     // .. ==> 0XF8000718[0:0] = 0x00000000U
10974     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
10975     // .. L0_SEL = 1
10976     // .. ==> 0XF8000718[1:1] = 0x00000001U
10977     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
10978     // .. L1_SEL = 0
10979     // .. ==> 0XF8000718[2:2] = 0x00000000U
10980     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
10981     // .. L2_SEL = 0
10982     // .. ==> 0XF8000718[4:3] = 0x00000000U
10983     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
10984     // .. L3_SEL = 0
10985     // .. ==> 0XF8000718[7:5] = 0x00000000U
10986     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
10987     // .. Speed = 0
10988     // .. ==> 0XF8000718[8:8] = 0x00000000U
10989     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
10990     // .. IO_Type = 1
10991     // .. ==> 0XF8000718[11:9] = 0x00000001U
10992     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
10993     // .. PULLUP = 0
10994     // .. ==> 0XF8000718[12:12] = 0x00000000U
10995     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
10996     // .. DisableRcvr = 0
10997     // .. ==> 0XF8000718[13:13] = 0x00000000U
10998     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
10999     // ..
11000     EMIT_MASKWRITE(0XF8000718, 0x00003FFFU ,0x00000202U),
11001     // .. TRI_ENABLE = 0
11002     // .. ==> 0XF800071C[0:0] = 0x00000000U
11003     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11004     // .. L0_SEL = 0
11005     // .. ==> 0XF800071C[1:1] = 0x00000000U
11006     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
11007     // .. L1_SEL = 0
11008     // .. ==> 0XF800071C[2:2] = 0x00000000U
11009     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
11010     // .. L2_SEL = 0
11011     // .. ==> 0XF800071C[4:3] = 0x00000000U
11012     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11013     // .. L3_SEL = 0
11014     // .. ==> 0XF800071C[7:5] = 0x00000000U
11015     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11016     // .. Speed = 0
11017     // .. ==> 0XF800071C[8:8] = 0x00000000U
11018     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11019     // .. IO_Type = 1
11020     // .. ==> 0XF800071C[11:9] = 0x00000001U
11021     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11022     // .. PULLUP = 0
11023     // .. ==> 0XF800071C[12:12] = 0x00000000U
11024     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11025     // .. DisableRcvr = 0
11026     // .. ==> 0XF800071C[13:13] = 0x00000000U
11027     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11028     // ..
11029     EMIT_MASKWRITE(0XF800071C, 0x00003FFFU ,0x00000200U),
11030     // .. TRI_ENABLE = 0
11031     // .. ==> 0XF8000720[0:0] = 0x00000000U
11032     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11033     // .. L0_SEL = 1
11034     // .. ==> 0XF8000720[1:1] = 0x00000001U
11035     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
11036     // .. L1_SEL = 0
11037     // .. ==> 0XF8000720[2:2] = 0x00000000U
11038     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
11039     // .. L2_SEL = 0
11040     // .. ==> 0XF8000720[4:3] = 0x00000000U
11041     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11042     // .. L3_SEL = 0
11043     // .. ==> 0XF8000720[7:5] = 0x00000000U
11044     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11045     // .. Speed = 0
11046     // .. ==> 0XF8000720[8:8] = 0x00000000U
11047     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11048     // .. IO_Type = 1
11049     // .. ==> 0XF8000720[11:9] = 0x00000001U
11050     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11051     // .. PULLUP = 0
11052     // .. ==> 0XF8000720[12:12] = 0x00000000U
11053     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11054     // .. DisableRcvr = 0
11055     // .. ==> 0XF8000720[13:13] = 0x00000000U
11056     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11057     // ..
11058     EMIT_MASKWRITE(0XF8000720, 0x00003FFFU ,0x00000202U),
11059     // .. TRI_ENABLE = 0
11060     // .. ==> 0XF8000724[0:0] = 0x00000000U
11061     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11062     // .. L0_SEL = 0
11063     // .. ==> 0XF8000724[1:1] = 0x00000000U
11064     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
11065     // .. L1_SEL = 0
11066     // .. ==> 0XF8000724[2:2] = 0x00000000U
11067     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
11068     // .. L2_SEL = 0
11069     // .. ==> 0XF8000724[4:3] = 0x00000000U
11070     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11071     // .. L3_SEL = 0
11072     // .. ==> 0XF8000724[7:5] = 0x00000000U
11073     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11074     // .. Speed = 0
11075     // .. ==> 0XF8000724[8:8] = 0x00000000U
11076     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11077     // .. IO_Type = 1
11078     // .. ==> 0XF8000724[11:9] = 0x00000001U
11079     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11080     // .. PULLUP = 1
11081     // .. ==> 0XF8000724[12:12] = 0x00000001U
11082     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
11083     // .. DisableRcvr = 0
11084     // .. ==> 0XF8000724[13:13] = 0x00000000U
11085     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11086     // ..
11087     EMIT_MASKWRITE(0XF8000724, 0x00003FFFU ,0x00001200U),
11088     // .. TRI_ENABLE = 0
11089     // .. ==> 0XF8000728[0:0] = 0x00000000U
11090     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11091     // .. L0_SEL = 0
11092     // .. ==> 0XF8000728[1:1] = 0x00000000U
11093     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
11094     // .. L1_SEL = 0
11095     // .. ==> 0XF8000728[2:2] = 0x00000000U
11096     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
11097     // .. L2_SEL = 0
11098     // .. ==> 0XF8000728[4:3] = 0x00000000U
11099     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11100     // .. L3_SEL = 0
11101     // .. ==> 0XF8000728[7:5] = 0x00000000U
11102     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11103     // .. Speed = 0
11104     // .. ==> 0XF8000728[8:8] = 0x00000000U
11105     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11106     // .. IO_Type = 1
11107     // .. ==> 0XF8000728[11:9] = 0x00000001U
11108     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11109     // .. PULLUP = 1
11110     // .. ==> 0XF8000728[12:12] = 0x00000001U
11111     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
11112     // .. DisableRcvr = 0
11113     // .. ==> 0XF8000728[13:13] = 0x00000000U
11114     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11115     // ..
11116     EMIT_MASKWRITE(0XF8000728, 0x00003FFFU ,0x00001200U),
11117     // .. TRI_ENABLE = 0
11118     // .. ==> 0XF800072C[0:0] = 0x00000000U
11119     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11120     // .. L0_SEL = 0
11121     // .. ==> 0XF800072C[1:1] = 0x00000000U
11122     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
11123     // .. L1_SEL = 0
11124     // .. ==> 0XF800072C[2:2] = 0x00000000U
11125     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
11126     // .. L2_SEL = 0
11127     // .. ==> 0XF800072C[4:3] = 0x00000000U
11128     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11129     // .. L3_SEL = 0
11130     // .. ==> 0XF800072C[7:5] = 0x00000000U
11131     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11132     // .. Speed = 0
11133     // .. ==> 0XF800072C[8:8] = 0x00000000U
11134     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11135     // .. IO_Type = 1
11136     // .. ==> 0XF800072C[11:9] = 0x00000001U
11137     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11138     // .. PULLUP = 1
11139     // .. ==> 0XF800072C[12:12] = 0x00000001U
11140     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
11141     // .. DisableRcvr = 0
11142     // .. ==> 0XF800072C[13:13] = 0x00000000U
11143     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11144     // ..
11145     EMIT_MASKWRITE(0XF800072C, 0x00003FFFU ,0x00001200U),
11146     // .. TRI_ENABLE = 0
11147     // .. ==> 0XF8000730[0:0] = 0x00000000U
11148     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11149     // .. L0_SEL = 0
11150     // .. ==> 0XF8000730[1:1] = 0x00000000U
11151     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
11152     // .. L1_SEL = 0
11153     // .. ==> 0XF8000730[2:2] = 0x00000000U
11154     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
11155     // .. L2_SEL = 0
11156     // .. ==> 0XF8000730[4:3] = 0x00000000U
11157     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11158     // .. L3_SEL = 0
11159     // .. ==> 0XF8000730[7:5] = 0x00000000U
11160     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11161     // .. Speed = 0
11162     // .. ==> 0XF8000730[8:8] = 0x00000000U
11163     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11164     // .. IO_Type = 1
11165     // .. ==> 0XF8000730[11:9] = 0x00000001U
11166     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11167     // .. PULLUP = 1
11168     // .. ==> 0XF8000730[12:12] = 0x00000001U
11169     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
11170     // .. DisableRcvr = 0
11171     // .. ==> 0XF8000730[13:13] = 0x00000000U
11172     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11173     // ..
11174     EMIT_MASKWRITE(0XF8000730, 0x00003FFFU ,0x00001200U),
11175     // .. TRI_ENABLE = 0
11176     // .. ==> 0XF8000734[0:0] = 0x00000000U
11177     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11178     // .. L0_SEL = 0
11179     // .. ==> 0XF8000734[1:1] = 0x00000000U
11180     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
11181     // .. L1_SEL = 0
11182     // .. ==> 0XF8000734[2:2] = 0x00000000U
11183     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
11184     // .. L2_SEL = 0
11185     // .. ==> 0XF8000734[4:3] = 0x00000000U
11186     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11187     // .. L3_SEL = 0
11188     // .. ==> 0XF8000734[7:5] = 0x00000000U
11189     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11190     // .. Speed = 0
11191     // .. ==> 0XF8000734[8:8] = 0x00000000U
11192     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11193     // .. IO_Type = 1
11194     // .. ==> 0XF8000734[11:9] = 0x00000001U
11195     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11196     // .. PULLUP = 1
11197     // .. ==> 0XF8000734[12:12] = 0x00000001U
11198     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
11199     // .. DisableRcvr = 0
11200     // .. ==> 0XF8000734[13:13] = 0x00000000U
11201     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11202     // ..
11203     EMIT_MASKWRITE(0XF8000734, 0x00003FFFU ,0x00001200U),
11204     // .. TRI_ENABLE = 0
11205     // .. ==> 0XF8000738[0:0] = 0x00000000U
11206     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11207     // .. L0_SEL = 0
11208     // .. ==> 0XF8000738[1:1] = 0x00000000U
11209     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
11210     // .. L1_SEL = 0
11211     // .. ==> 0XF8000738[2:2] = 0x00000000U
11212     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
11213     // .. L2_SEL = 0
11214     // .. ==> 0XF8000738[4:3] = 0x00000000U
11215     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11216     // .. L3_SEL = 0
11217     // .. ==> 0XF8000738[7:5] = 0x00000000U
11218     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11219     // .. Speed = 0
11220     // .. ==> 0XF8000738[8:8] = 0x00000000U
11221     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11222     // .. IO_Type = 1
11223     // .. ==> 0XF8000738[11:9] = 0x00000001U
11224     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11225     // .. PULLUP = 1
11226     // .. ==> 0XF8000738[12:12] = 0x00000001U
11227     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
11228     // .. DisableRcvr = 0
11229     // .. ==> 0XF8000738[13:13] = 0x00000000U
11230     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11231     // ..
11232     EMIT_MASKWRITE(0XF8000738, 0x00003FFFU ,0x00001200U),
11233     // .. TRI_ENABLE = 1
11234     // .. ==> 0XF800073C[0:0] = 0x00000001U
11235     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
11236     // .. Speed = 0
11237     // .. ==> 0XF800073C[8:8] = 0x00000000U
11238     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11239     // .. IO_Type = 1
11240     // .. ==> 0XF800073C[11:9] = 0x00000001U
11241     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11242     // .. PULLUP = 1
11243     // .. ==> 0XF800073C[12:12] = 0x00000001U
11244     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
11245     // .. DisableRcvr = 0
11246     // .. ==> 0XF800073C[13:13] = 0x00000000U
11247     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11248     // ..
11249     EMIT_MASKWRITE(0XF800073C, 0x00003F01U ,0x00001201U),
11250     // .. TRI_ENABLE = 0
11251     // .. ==> 0XF8000740[0:0] = 0x00000000U
11252     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11253     // .. L0_SEL = 1
11254     // .. ==> 0XF8000740[1:1] = 0x00000001U
11255     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
11256     // .. L1_SEL = 0
11257     // .. ==> 0XF8000740[2:2] = 0x00000000U
11258     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
11259     // .. L2_SEL = 0
11260     // .. ==> 0XF8000740[4:3] = 0x00000000U
11261     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11262     // .. L3_SEL = 0
11263     // .. ==> 0XF8000740[7:5] = 0x00000000U
11264     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11265     // .. Speed = 0
11266     // .. ==> 0XF8000740[8:8] = 0x00000000U
11267     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11268     // .. IO_Type = 4
11269     // .. ==> 0XF8000740[11:9] = 0x00000004U
11270     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
11271     // .. PULLUP = 0
11272     // .. ==> 0XF8000740[12:12] = 0x00000000U
11273     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11274     // .. DisableRcvr = 1
11275     // .. ==> 0XF8000740[13:13] = 0x00000001U
11276     // ..     ==> MASK : 0x00002000U    VAL : 0x00002000U
11277     // ..
11278     EMIT_MASKWRITE(0XF8000740, 0x00003FFFU ,0x00002802U),
11279     // .. TRI_ENABLE = 0
11280     // .. ==> 0XF8000744[0:0] = 0x00000000U
11281     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11282     // .. L0_SEL = 1
11283     // .. ==> 0XF8000744[1:1] = 0x00000001U
11284     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
11285     // .. L1_SEL = 0
11286     // .. ==> 0XF8000744[2:2] = 0x00000000U
11287     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
11288     // .. L2_SEL = 0
11289     // .. ==> 0XF8000744[4:3] = 0x00000000U
11290     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11291     // .. L3_SEL = 0
11292     // .. ==> 0XF8000744[7:5] = 0x00000000U
11293     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11294     // .. Speed = 0
11295     // .. ==> 0XF8000744[8:8] = 0x00000000U
11296     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11297     // .. IO_Type = 4
11298     // .. ==> 0XF8000744[11:9] = 0x00000004U
11299     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
11300     // .. PULLUP = 0
11301     // .. ==> 0XF8000744[12:12] = 0x00000000U
11302     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11303     // .. DisableRcvr = 1
11304     // .. ==> 0XF8000744[13:13] = 0x00000001U
11305     // ..     ==> MASK : 0x00002000U    VAL : 0x00002000U
11306     // ..
11307     EMIT_MASKWRITE(0XF8000744, 0x00003FFFU ,0x00002802U),
11308     // .. TRI_ENABLE = 0
11309     // .. ==> 0XF8000748[0:0] = 0x00000000U
11310     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11311     // .. L0_SEL = 1
11312     // .. ==> 0XF8000748[1:1] = 0x00000001U
11313     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
11314     // .. L1_SEL = 0
11315     // .. ==> 0XF8000748[2:2] = 0x00000000U
11316     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
11317     // .. L2_SEL = 0
11318     // .. ==> 0XF8000748[4:3] = 0x00000000U
11319     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11320     // .. L3_SEL = 0
11321     // .. ==> 0XF8000748[7:5] = 0x00000000U
11322     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11323     // .. Speed = 0
11324     // .. ==> 0XF8000748[8:8] = 0x00000000U
11325     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11326     // .. IO_Type = 4
11327     // .. ==> 0XF8000748[11:9] = 0x00000004U
11328     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
11329     // .. PULLUP = 0
11330     // .. ==> 0XF8000748[12:12] = 0x00000000U
11331     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11332     // .. DisableRcvr = 1
11333     // .. ==> 0XF8000748[13:13] = 0x00000001U
11334     // ..     ==> MASK : 0x00002000U    VAL : 0x00002000U
11335     // ..
11336     EMIT_MASKWRITE(0XF8000748, 0x00003FFFU ,0x00002802U),
11337     // .. TRI_ENABLE = 0
11338     // .. ==> 0XF800074C[0:0] = 0x00000000U
11339     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11340     // .. L0_SEL = 1
11341     // .. ==> 0XF800074C[1:1] = 0x00000001U
11342     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
11343     // .. L1_SEL = 0
11344     // .. ==> 0XF800074C[2:2] = 0x00000000U
11345     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
11346     // .. L2_SEL = 0
11347     // .. ==> 0XF800074C[4:3] = 0x00000000U
11348     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11349     // .. L3_SEL = 0
11350     // .. ==> 0XF800074C[7:5] = 0x00000000U
11351     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11352     // .. Speed = 0
11353     // .. ==> 0XF800074C[8:8] = 0x00000000U
11354     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11355     // .. IO_Type = 4
11356     // .. ==> 0XF800074C[11:9] = 0x00000004U
11357     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
11358     // .. PULLUP = 0
11359     // .. ==> 0XF800074C[12:12] = 0x00000000U
11360     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11361     // .. DisableRcvr = 1
11362     // .. ==> 0XF800074C[13:13] = 0x00000001U
11363     // ..     ==> MASK : 0x00002000U    VAL : 0x00002000U
11364     // ..
11365     EMIT_MASKWRITE(0XF800074C, 0x00003FFFU ,0x00002802U),
11366     // .. TRI_ENABLE = 0
11367     // .. ==> 0XF8000750[0:0] = 0x00000000U
11368     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11369     // .. L0_SEL = 1
11370     // .. ==> 0XF8000750[1:1] = 0x00000001U
11371     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
11372     // .. L1_SEL = 0
11373     // .. ==> 0XF8000750[2:2] = 0x00000000U
11374     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
11375     // .. L2_SEL = 0
11376     // .. ==> 0XF8000750[4:3] = 0x00000000U
11377     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11378     // .. L3_SEL = 0
11379     // .. ==> 0XF8000750[7:5] = 0x00000000U
11380     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11381     // .. Speed = 0
11382     // .. ==> 0XF8000750[8:8] = 0x00000000U
11383     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11384     // .. IO_Type = 4
11385     // .. ==> 0XF8000750[11:9] = 0x00000004U
11386     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
11387     // .. PULLUP = 0
11388     // .. ==> 0XF8000750[12:12] = 0x00000000U
11389     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11390     // .. DisableRcvr = 1
11391     // .. ==> 0XF8000750[13:13] = 0x00000001U
11392     // ..     ==> MASK : 0x00002000U    VAL : 0x00002000U
11393     // ..
11394     EMIT_MASKWRITE(0XF8000750, 0x00003FFFU ,0x00002802U),
11395     // .. TRI_ENABLE = 0
11396     // .. ==> 0XF8000754[0:0] = 0x00000000U
11397     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11398     // .. L0_SEL = 1
11399     // .. ==> 0XF8000754[1:1] = 0x00000001U
11400     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
11401     // .. L1_SEL = 0
11402     // .. ==> 0XF8000754[2:2] = 0x00000000U
11403     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
11404     // .. L2_SEL = 0
11405     // .. ==> 0XF8000754[4:3] = 0x00000000U
11406     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11407     // .. L3_SEL = 0
11408     // .. ==> 0XF8000754[7:5] = 0x00000000U
11409     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11410     // .. Speed = 0
11411     // .. ==> 0XF8000754[8:8] = 0x00000000U
11412     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11413     // .. IO_Type = 4
11414     // .. ==> 0XF8000754[11:9] = 0x00000004U
11415     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
11416     // .. PULLUP = 0
11417     // .. ==> 0XF8000754[12:12] = 0x00000000U
11418     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11419     // .. DisableRcvr = 1
11420     // .. ==> 0XF8000754[13:13] = 0x00000001U
11421     // ..     ==> MASK : 0x00002000U    VAL : 0x00002000U
11422     // ..
11423     EMIT_MASKWRITE(0XF8000754, 0x00003FFFU ,0x00002802U),
11424     // .. TRI_ENABLE = 1
11425     // .. ==> 0XF8000758[0:0] = 0x00000001U
11426     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
11427     // .. L0_SEL = 1
11428     // .. ==> 0XF8000758[1:1] = 0x00000001U
11429     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
11430     // .. L1_SEL = 0
11431     // .. ==> 0XF8000758[2:2] = 0x00000000U
11432     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
11433     // .. L2_SEL = 0
11434     // .. ==> 0XF8000758[4:3] = 0x00000000U
11435     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11436     // .. L3_SEL = 0
11437     // .. ==> 0XF8000758[7:5] = 0x00000000U
11438     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11439     // .. Speed = 0
11440     // .. ==> 0XF8000758[8:8] = 0x00000000U
11441     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11442     // .. IO_Type = 4
11443     // .. ==> 0XF8000758[11:9] = 0x00000004U
11444     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
11445     // .. PULLUP = 0
11446     // .. ==> 0XF8000758[12:12] = 0x00000000U
11447     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11448     // .. DisableRcvr = 0
11449     // .. ==> 0XF8000758[13:13] = 0x00000000U
11450     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11451     // ..
11452     EMIT_MASKWRITE(0XF8000758, 0x00003FFFU ,0x00000803U),
11453     // .. TRI_ENABLE = 1
11454     // .. ==> 0XF800075C[0:0] = 0x00000001U
11455     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
11456     // .. L0_SEL = 1
11457     // .. ==> 0XF800075C[1:1] = 0x00000001U
11458     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
11459     // .. L1_SEL = 0
11460     // .. ==> 0XF800075C[2:2] = 0x00000000U
11461     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
11462     // .. L2_SEL = 0
11463     // .. ==> 0XF800075C[4:3] = 0x00000000U
11464     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11465     // .. L3_SEL = 0
11466     // .. ==> 0XF800075C[7:5] = 0x00000000U
11467     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11468     // .. Speed = 0
11469     // .. ==> 0XF800075C[8:8] = 0x00000000U
11470     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11471     // .. IO_Type = 4
11472     // .. ==> 0XF800075C[11:9] = 0x00000004U
11473     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
11474     // .. PULLUP = 0
11475     // .. ==> 0XF800075C[12:12] = 0x00000000U
11476     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11477     // .. DisableRcvr = 0
11478     // .. ==> 0XF800075C[13:13] = 0x00000000U
11479     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11480     // ..
11481     EMIT_MASKWRITE(0XF800075C, 0x00003FFFU ,0x00000803U),
11482     // .. TRI_ENABLE = 1
11483     // .. ==> 0XF8000760[0:0] = 0x00000001U
11484     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
11485     // .. L0_SEL = 1
11486     // .. ==> 0XF8000760[1:1] = 0x00000001U
11487     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
11488     // .. L1_SEL = 0
11489     // .. ==> 0XF8000760[2:2] = 0x00000000U
11490     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
11491     // .. L2_SEL = 0
11492     // .. ==> 0XF8000760[4:3] = 0x00000000U
11493     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11494     // .. L3_SEL = 0
11495     // .. ==> 0XF8000760[7:5] = 0x00000000U
11496     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11497     // .. Speed = 0
11498     // .. ==> 0XF8000760[8:8] = 0x00000000U
11499     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11500     // .. IO_Type = 4
11501     // .. ==> 0XF8000760[11:9] = 0x00000004U
11502     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
11503     // .. PULLUP = 0
11504     // .. ==> 0XF8000760[12:12] = 0x00000000U
11505     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11506     // .. DisableRcvr = 0
11507     // .. ==> 0XF8000760[13:13] = 0x00000000U
11508     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11509     // ..
11510     EMIT_MASKWRITE(0XF8000760, 0x00003FFFU ,0x00000803U),
11511     // .. TRI_ENABLE = 1
11512     // .. ==> 0XF8000764[0:0] = 0x00000001U
11513     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
11514     // .. L0_SEL = 1
11515     // .. ==> 0XF8000764[1:1] = 0x00000001U
11516     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
11517     // .. L1_SEL = 0
11518     // .. ==> 0XF8000764[2:2] = 0x00000000U
11519     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
11520     // .. L2_SEL = 0
11521     // .. ==> 0XF8000764[4:3] = 0x00000000U
11522     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11523     // .. L3_SEL = 0
11524     // .. ==> 0XF8000764[7:5] = 0x00000000U
11525     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11526     // .. Speed = 0
11527     // .. ==> 0XF8000764[8:8] = 0x00000000U
11528     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11529     // .. IO_Type = 4
11530     // .. ==> 0XF8000764[11:9] = 0x00000004U
11531     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
11532     // .. PULLUP = 0
11533     // .. ==> 0XF8000764[12:12] = 0x00000000U
11534     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11535     // .. DisableRcvr = 0
11536     // .. ==> 0XF8000764[13:13] = 0x00000000U
11537     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11538     // ..
11539     EMIT_MASKWRITE(0XF8000764, 0x00003FFFU ,0x00000803U),
11540     // .. TRI_ENABLE = 1
11541     // .. ==> 0XF8000768[0:0] = 0x00000001U
11542     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
11543     // .. L0_SEL = 1
11544     // .. ==> 0XF8000768[1:1] = 0x00000001U
11545     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
11546     // .. L1_SEL = 0
11547     // .. ==> 0XF8000768[2:2] = 0x00000000U
11548     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
11549     // .. L2_SEL = 0
11550     // .. ==> 0XF8000768[4:3] = 0x00000000U
11551     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11552     // .. L3_SEL = 0
11553     // .. ==> 0XF8000768[7:5] = 0x00000000U
11554     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11555     // .. Speed = 0
11556     // .. ==> 0XF8000768[8:8] = 0x00000000U
11557     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11558     // .. IO_Type = 4
11559     // .. ==> 0XF8000768[11:9] = 0x00000004U
11560     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
11561     // .. PULLUP = 0
11562     // .. ==> 0XF8000768[12:12] = 0x00000000U
11563     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11564     // .. DisableRcvr = 0
11565     // .. ==> 0XF8000768[13:13] = 0x00000000U
11566     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11567     // ..
11568     EMIT_MASKWRITE(0XF8000768, 0x00003FFFU ,0x00000803U),
11569     // .. TRI_ENABLE = 1
11570     // .. ==> 0XF800076C[0:0] = 0x00000001U
11571     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
11572     // .. L0_SEL = 1
11573     // .. ==> 0XF800076C[1:1] = 0x00000001U
11574     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
11575     // .. L1_SEL = 0
11576     // .. ==> 0XF800076C[2:2] = 0x00000000U
11577     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
11578     // .. L2_SEL = 0
11579     // .. ==> 0XF800076C[4:3] = 0x00000000U
11580     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11581     // .. L3_SEL = 0
11582     // .. ==> 0XF800076C[7:5] = 0x00000000U
11583     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11584     // .. Speed = 0
11585     // .. ==> 0XF800076C[8:8] = 0x00000000U
11586     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11587     // .. IO_Type = 4
11588     // .. ==> 0XF800076C[11:9] = 0x00000004U
11589     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
11590     // .. PULLUP = 0
11591     // .. ==> 0XF800076C[12:12] = 0x00000000U
11592     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11593     // .. DisableRcvr = 0
11594     // .. ==> 0XF800076C[13:13] = 0x00000000U
11595     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11596     // ..
11597     EMIT_MASKWRITE(0XF800076C, 0x00003FFFU ,0x00000803U),
11598     // .. TRI_ENABLE = 0
11599     // .. ==> 0XF8000770[0:0] = 0x00000000U
11600     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11601     // .. L0_SEL = 0
11602     // .. ==> 0XF8000770[1:1] = 0x00000000U
11603     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
11604     // .. L1_SEL = 1
11605     // .. ==> 0XF8000770[2:2] = 0x00000001U
11606     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
11607     // .. L2_SEL = 0
11608     // .. ==> 0XF8000770[4:3] = 0x00000000U
11609     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11610     // .. L3_SEL = 0
11611     // .. ==> 0XF8000770[7:5] = 0x00000000U
11612     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11613     // .. Speed = 0
11614     // .. ==> 0XF8000770[8:8] = 0x00000000U
11615     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11616     // .. IO_Type = 1
11617     // .. ==> 0XF8000770[11:9] = 0x00000001U
11618     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11619     // .. PULLUP = 0
11620     // .. ==> 0XF8000770[12:12] = 0x00000000U
11621     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11622     // .. DisableRcvr = 0
11623     // .. ==> 0XF8000770[13:13] = 0x00000000U
11624     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11625     // ..
11626     EMIT_MASKWRITE(0XF8000770, 0x00003FFFU ,0x00000204U),
11627     // .. TRI_ENABLE = 1
11628     // .. ==> 0XF8000774[0:0] = 0x00000001U
11629     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
11630     // .. L0_SEL = 0
11631     // .. ==> 0XF8000774[1:1] = 0x00000000U
11632     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
11633     // .. L1_SEL = 1
11634     // .. ==> 0XF8000774[2:2] = 0x00000001U
11635     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
11636     // .. L2_SEL = 0
11637     // .. ==> 0XF8000774[4:3] = 0x00000000U
11638     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11639     // .. L3_SEL = 0
11640     // .. ==> 0XF8000774[7:5] = 0x00000000U
11641     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11642     // .. Speed = 0
11643     // .. ==> 0XF8000774[8:8] = 0x00000000U
11644     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11645     // .. IO_Type = 1
11646     // .. ==> 0XF8000774[11:9] = 0x00000001U
11647     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11648     // .. PULLUP = 0
11649     // .. ==> 0XF8000774[12:12] = 0x00000000U
11650     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11651     // .. DisableRcvr = 0
11652     // .. ==> 0XF8000774[13:13] = 0x00000000U
11653     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11654     // ..
11655     EMIT_MASKWRITE(0XF8000774, 0x00003FFFU ,0x00000205U),
11656     // .. TRI_ENABLE = 0
11657     // .. ==> 0XF8000778[0:0] = 0x00000000U
11658     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11659     // .. L0_SEL = 0
11660     // .. ==> 0XF8000778[1:1] = 0x00000000U
11661     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
11662     // .. L1_SEL = 1
11663     // .. ==> 0XF8000778[2:2] = 0x00000001U
11664     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
11665     // .. L2_SEL = 0
11666     // .. ==> 0XF8000778[4:3] = 0x00000000U
11667     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11668     // .. L3_SEL = 0
11669     // .. ==> 0XF8000778[7:5] = 0x00000000U
11670     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11671     // .. Speed = 0
11672     // .. ==> 0XF8000778[8:8] = 0x00000000U
11673     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11674     // .. IO_Type = 1
11675     // .. ==> 0XF8000778[11:9] = 0x00000001U
11676     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11677     // .. PULLUP = 0
11678     // .. ==> 0XF8000778[12:12] = 0x00000000U
11679     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11680     // .. DisableRcvr = 0
11681     // .. ==> 0XF8000778[13:13] = 0x00000000U
11682     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11683     // ..
11684     EMIT_MASKWRITE(0XF8000778, 0x00003FFFU ,0x00000204U),
11685     // .. TRI_ENABLE = 1
11686     // .. ==> 0XF800077C[0:0] = 0x00000001U
11687     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
11688     // .. L0_SEL = 0
11689     // .. ==> 0XF800077C[1:1] = 0x00000000U
11690     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
11691     // .. L1_SEL = 1
11692     // .. ==> 0XF800077C[2:2] = 0x00000001U
11693     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
11694     // .. L2_SEL = 0
11695     // .. ==> 0XF800077C[4:3] = 0x00000000U
11696     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11697     // .. L3_SEL = 0
11698     // .. ==> 0XF800077C[7:5] = 0x00000000U
11699     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11700     // .. Speed = 0
11701     // .. ==> 0XF800077C[8:8] = 0x00000000U
11702     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11703     // .. IO_Type = 1
11704     // .. ==> 0XF800077C[11:9] = 0x00000001U
11705     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11706     // .. PULLUP = 0
11707     // .. ==> 0XF800077C[12:12] = 0x00000000U
11708     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11709     // .. DisableRcvr = 0
11710     // .. ==> 0XF800077C[13:13] = 0x00000000U
11711     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11712     // ..
11713     EMIT_MASKWRITE(0XF800077C, 0x00003FFFU ,0x00000205U),
11714     // .. TRI_ENABLE = 0
11715     // .. ==> 0XF8000780[0:0] = 0x00000000U
11716     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11717     // .. L0_SEL = 0
11718     // .. ==> 0XF8000780[1:1] = 0x00000000U
11719     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
11720     // .. L1_SEL = 1
11721     // .. ==> 0XF8000780[2:2] = 0x00000001U
11722     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
11723     // .. L2_SEL = 0
11724     // .. ==> 0XF8000780[4:3] = 0x00000000U
11725     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11726     // .. L3_SEL = 0
11727     // .. ==> 0XF8000780[7:5] = 0x00000000U
11728     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11729     // .. Speed = 0
11730     // .. ==> 0XF8000780[8:8] = 0x00000000U
11731     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11732     // .. IO_Type = 1
11733     // .. ==> 0XF8000780[11:9] = 0x00000001U
11734     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11735     // .. PULLUP = 0
11736     // .. ==> 0XF8000780[12:12] = 0x00000000U
11737     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11738     // .. DisableRcvr = 0
11739     // .. ==> 0XF8000780[13:13] = 0x00000000U
11740     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11741     // ..
11742     EMIT_MASKWRITE(0XF8000780, 0x00003FFFU ,0x00000204U),
11743     // .. TRI_ENABLE = 0
11744     // .. ==> 0XF8000784[0:0] = 0x00000000U
11745     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11746     // .. L0_SEL = 0
11747     // .. ==> 0XF8000784[1:1] = 0x00000000U
11748     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
11749     // .. L1_SEL = 1
11750     // .. ==> 0XF8000784[2:2] = 0x00000001U
11751     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
11752     // .. L2_SEL = 0
11753     // .. ==> 0XF8000784[4:3] = 0x00000000U
11754     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11755     // .. L3_SEL = 0
11756     // .. ==> 0XF8000784[7:5] = 0x00000000U
11757     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11758     // .. Speed = 0
11759     // .. ==> 0XF8000784[8:8] = 0x00000000U
11760     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11761     // .. IO_Type = 1
11762     // .. ==> 0XF8000784[11:9] = 0x00000001U
11763     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11764     // .. PULLUP = 0
11765     // .. ==> 0XF8000784[12:12] = 0x00000000U
11766     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11767     // .. DisableRcvr = 0
11768     // .. ==> 0XF8000784[13:13] = 0x00000000U
11769     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11770     // ..
11771     EMIT_MASKWRITE(0XF8000784, 0x00003FFFU ,0x00000204U),
11772     // .. TRI_ENABLE = 0
11773     // .. ==> 0XF8000788[0:0] = 0x00000000U
11774     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11775     // .. L0_SEL = 0
11776     // .. ==> 0XF8000788[1:1] = 0x00000000U
11777     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
11778     // .. L1_SEL = 1
11779     // .. ==> 0XF8000788[2:2] = 0x00000001U
11780     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
11781     // .. L2_SEL = 0
11782     // .. ==> 0XF8000788[4:3] = 0x00000000U
11783     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11784     // .. L3_SEL = 0
11785     // .. ==> 0XF8000788[7:5] = 0x00000000U
11786     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11787     // .. Speed = 0
11788     // .. ==> 0XF8000788[8:8] = 0x00000000U
11789     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11790     // .. IO_Type = 1
11791     // .. ==> 0XF8000788[11:9] = 0x00000001U
11792     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11793     // .. PULLUP = 0
11794     // .. ==> 0XF8000788[12:12] = 0x00000000U
11795     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11796     // .. DisableRcvr = 0
11797     // .. ==> 0XF8000788[13:13] = 0x00000000U
11798     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11799     // ..
11800     EMIT_MASKWRITE(0XF8000788, 0x00003FFFU ,0x00000204U),
11801     // .. TRI_ENABLE = 0
11802     // .. ==> 0XF800078C[0:0] = 0x00000000U
11803     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11804     // .. L0_SEL = 0
11805     // .. ==> 0XF800078C[1:1] = 0x00000000U
11806     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
11807     // .. L1_SEL = 1
11808     // .. ==> 0XF800078C[2:2] = 0x00000001U
11809     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
11810     // .. L2_SEL = 0
11811     // .. ==> 0XF800078C[4:3] = 0x00000000U
11812     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11813     // .. L3_SEL = 0
11814     // .. ==> 0XF800078C[7:5] = 0x00000000U
11815     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11816     // .. Speed = 0
11817     // .. ==> 0XF800078C[8:8] = 0x00000000U
11818     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11819     // .. IO_Type = 1
11820     // .. ==> 0XF800078C[11:9] = 0x00000001U
11821     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11822     // .. PULLUP = 0
11823     // .. ==> 0XF800078C[12:12] = 0x00000000U
11824     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11825     // .. DisableRcvr = 0
11826     // .. ==> 0XF800078C[13:13] = 0x00000000U
11827     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11828     // ..
11829     EMIT_MASKWRITE(0XF800078C, 0x00003FFFU ,0x00000204U),
11830     // .. TRI_ENABLE = 1
11831     // .. ==> 0XF8000790[0:0] = 0x00000001U
11832     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
11833     // .. L0_SEL = 0
11834     // .. ==> 0XF8000790[1:1] = 0x00000000U
11835     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
11836     // .. L1_SEL = 1
11837     // .. ==> 0XF8000790[2:2] = 0x00000001U
11838     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
11839     // .. L2_SEL = 0
11840     // .. ==> 0XF8000790[4:3] = 0x00000000U
11841     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11842     // .. L3_SEL = 0
11843     // .. ==> 0XF8000790[7:5] = 0x00000000U
11844     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11845     // .. Speed = 0
11846     // .. ==> 0XF8000790[8:8] = 0x00000000U
11847     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11848     // .. IO_Type = 1
11849     // .. ==> 0XF8000790[11:9] = 0x00000001U
11850     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11851     // .. PULLUP = 0
11852     // .. ==> 0XF8000790[12:12] = 0x00000000U
11853     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11854     // .. DisableRcvr = 0
11855     // .. ==> 0XF8000790[13:13] = 0x00000000U
11856     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11857     // ..
11858     EMIT_MASKWRITE(0XF8000790, 0x00003FFFU ,0x00000205U),
11859     // .. TRI_ENABLE = 0
11860     // .. ==> 0XF8000794[0:0] = 0x00000000U
11861     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11862     // .. L0_SEL = 0
11863     // .. ==> 0XF8000794[1:1] = 0x00000000U
11864     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
11865     // .. L1_SEL = 1
11866     // .. ==> 0XF8000794[2:2] = 0x00000001U
11867     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
11868     // .. L2_SEL = 0
11869     // .. ==> 0XF8000794[4:3] = 0x00000000U
11870     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11871     // .. L3_SEL = 0
11872     // .. ==> 0XF8000794[7:5] = 0x00000000U
11873     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11874     // .. Speed = 0
11875     // .. ==> 0XF8000794[8:8] = 0x00000000U
11876     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11877     // .. IO_Type = 1
11878     // .. ==> 0XF8000794[11:9] = 0x00000001U
11879     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11880     // .. PULLUP = 0
11881     // .. ==> 0XF8000794[12:12] = 0x00000000U
11882     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11883     // .. DisableRcvr = 0
11884     // .. ==> 0XF8000794[13:13] = 0x00000000U
11885     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11886     // ..
11887     EMIT_MASKWRITE(0XF8000794, 0x00003FFFU ,0x00000204U),
11888     // .. TRI_ENABLE = 0
11889     // .. ==> 0XF8000798[0:0] = 0x00000000U
11890     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11891     // .. L0_SEL = 0
11892     // .. ==> 0XF8000798[1:1] = 0x00000000U
11893     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
11894     // .. L1_SEL = 1
11895     // .. ==> 0XF8000798[2:2] = 0x00000001U
11896     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
11897     // .. L2_SEL = 0
11898     // .. ==> 0XF8000798[4:3] = 0x00000000U
11899     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11900     // .. L3_SEL = 0
11901     // .. ==> 0XF8000798[7:5] = 0x00000000U
11902     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11903     // .. Speed = 0
11904     // .. ==> 0XF8000798[8:8] = 0x00000000U
11905     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11906     // .. IO_Type = 1
11907     // .. ==> 0XF8000798[11:9] = 0x00000001U
11908     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11909     // .. PULLUP = 0
11910     // .. ==> 0XF8000798[12:12] = 0x00000000U
11911     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11912     // .. DisableRcvr = 0
11913     // .. ==> 0XF8000798[13:13] = 0x00000000U
11914     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11915     // ..
11916     EMIT_MASKWRITE(0XF8000798, 0x00003FFFU ,0x00000204U),
11917     // .. TRI_ENABLE = 0
11918     // .. ==> 0XF800079C[0:0] = 0x00000000U
11919     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11920     // .. L0_SEL = 0
11921     // .. ==> 0XF800079C[1:1] = 0x00000000U
11922     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
11923     // .. L1_SEL = 1
11924     // .. ==> 0XF800079C[2:2] = 0x00000001U
11925     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
11926     // .. L2_SEL = 0
11927     // .. ==> 0XF800079C[4:3] = 0x00000000U
11928     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11929     // .. L3_SEL = 0
11930     // .. ==> 0XF800079C[7:5] = 0x00000000U
11931     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11932     // .. Speed = 0
11933     // .. ==> 0XF800079C[8:8] = 0x00000000U
11934     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11935     // .. IO_Type = 1
11936     // .. ==> 0XF800079C[11:9] = 0x00000001U
11937     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11938     // .. PULLUP = 0
11939     // .. ==> 0XF800079C[12:12] = 0x00000000U
11940     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11941     // .. DisableRcvr = 0
11942     // .. ==> 0XF800079C[13:13] = 0x00000000U
11943     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11944     // ..
11945     EMIT_MASKWRITE(0XF800079C, 0x00003FFFU ,0x00000204U),
11946     // .. TRI_ENABLE = 0
11947     // .. ==> 0XF80007A0[0:0] = 0x00000000U
11948     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11949     // .. L0_SEL = 0
11950     // .. ==> 0XF80007A0[1:1] = 0x00000000U
11951     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
11952     // .. L1_SEL = 0
11953     // .. ==> 0XF80007A0[2:2] = 0x00000000U
11954     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
11955     // .. L2_SEL = 0
11956     // .. ==> 0XF80007A0[4:3] = 0x00000000U
11957     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11958     // .. L3_SEL = 4
11959     // .. ==> 0XF80007A0[7:5] = 0x00000004U
11960     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
11961     // .. Speed = 0
11962     // .. ==> 0XF80007A0[8:8] = 0x00000000U
11963     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11964     // .. IO_Type = 1
11965     // .. ==> 0XF80007A0[11:9] = 0x00000001U
11966     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11967     // .. PULLUP = 0
11968     // .. ==> 0XF80007A0[12:12] = 0x00000000U
11969     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11970     // .. DisableRcvr = 0
11971     // .. ==> 0XF80007A0[13:13] = 0x00000000U
11972     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11973     // ..
11974     EMIT_MASKWRITE(0XF80007A0, 0x00003FFFU ,0x00000280U),
11975     // .. TRI_ENABLE = 0
11976     // .. ==> 0XF80007A4[0:0] = 0x00000000U
11977     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11978     // .. L0_SEL = 0
11979     // .. ==> 0XF80007A4[1:1] = 0x00000000U
11980     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
11981     // .. L1_SEL = 0
11982     // .. ==> 0XF80007A4[2:2] = 0x00000000U
11983     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
11984     // .. L2_SEL = 0
11985     // .. ==> 0XF80007A4[4:3] = 0x00000000U
11986     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11987     // .. L3_SEL = 4
11988     // .. ==> 0XF80007A4[7:5] = 0x00000004U
11989     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
11990     // .. Speed = 0
11991     // .. ==> 0XF80007A4[8:8] = 0x00000000U
11992     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11993     // .. IO_Type = 1
11994     // .. ==> 0XF80007A4[11:9] = 0x00000001U
11995     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11996     // .. PULLUP = 0
11997     // .. ==> 0XF80007A4[12:12] = 0x00000000U
11998     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11999     // .. DisableRcvr = 0
12000     // .. ==> 0XF80007A4[13:13] = 0x00000000U
12001     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
12002     // ..
12003     EMIT_MASKWRITE(0XF80007A4, 0x00003FFFU ,0x00000280U),
12004     // .. TRI_ENABLE = 0
12005     // .. ==> 0XF80007A8[0:0] = 0x00000000U
12006     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
12007     // .. L0_SEL = 0
12008     // .. ==> 0XF80007A8[1:1] = 0x00000000U
12009     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
12010     // .. L1_SEL = 0
12011     // .. ==> 0XF80007A8[2:2] = 0x00000000U
12012     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
12013     // .. L2_SEL = 0
12014     // .. ==> 0XF80007A8[4:3] = 0x00000000U
12015     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
12016     // .. L3_SEL = 4
12017     // .. ==> 0XF80007A8[7:5] = 0x00000004U
12018     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
12019     // .. Speed = 0
12020     // .. ==> 0XF80007A8[8:8] = 0x00000000U
12021     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
12022     // .. IO_Type = 1
12023     // .. ==> 0XF80007A8[11:9] = 0x00000001U
12024     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
12025     // .. PULLUP = 0
12026     // .. ==> 0XF80007A8[12:12] = 0x00000000U
12027     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
12028     // .. DisableRcvr = 0
12029     // .. ==> 0XF80007A8[13:13] = 0x00000000U
12030     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
12031     // ..
12032     EMIT_MASKWRITE(0XF80007A8, 0x00003FFFU ,0x00000280U),
12033     // .. TRI_ENABLE = 0
12034     // .. ==> 0XF80007AC[0:0] = 0x00000000U
12035     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
12036     // .. L0_SEL = 0
12037     // .. ==> 0XF80007AC[1:1] = 0x00000000U
12038     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
12039     // .. L1_SEL = 0
12040     // .. ==> 0XF80007AC[2:2] = 0x00000000U
12041     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
12042     // .. L2_SEL = 0
12043     // .. ==> 0XF80007AC[4:3] = 0x00000000U
12044     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
12045     // .. L3_SEL = 4
12046     // .. ==> 0XF80007AC[7:5] = 0x00000004U
12047     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
12048     // .. Speed = 0
12049     // .. ==> 0XF80007AC[8:8] = 0x00000000U
12050     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
12051     // .. IO_Type = 1
12052     // .. ==> 0XF80007AC[11:9] = 0x00000001U
12053     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
12054     // .. PULLUP = 0
12055     // .. ==> 0XF80007AC[12:12] = 0x00000000U
12056     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
12057     // .. DisableRcvr = 0
12058     // .. ==> 0XF80007AC[13:13] = 0x00000000U
12059     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
12060     // ..
12061     EMIT_MASKWRITE(0XF80007AC, 0x00003FFFU ,0x00000280U),
12062     // .. TRI_ENABLE = 0
12063     // .. ==> 0XF80007B0[0:0] = 0x00000000U
12064     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
12065     // .. L0_SEL = 0
12066     // .. ==> 0XF80007B0[1:1] = 0x00000000U
12067     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
12068     // .. L1_SEL = 0
12069     // .. ==> 0XF80007B0[2:2] = 0x00000000U
12070     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
12071     // .. L2_SEL = 0
12072     // .. ==> 0XF80007B0[4:3] = 0x00000000U
12073     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
12074     // .. L3_SEL = 4
12075     // .. ==> 0XF80007B0[7:5] = 0x00000004U
12076     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
12077     // .. Speed = 0
12078     // .. ==> 0XF80007B0[8:8] = 0x00000000U
12079     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
12080     // .. IO_Type = 1
12081     // .. ==> 0XF80007B0[11:9] = 0x00000001U
12082     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
12083     // .. PULLUP = 0
12084     // .. ==> 0XF80007B0[12:12] = 0x00000000U
12085     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
12086     // .. DisableRcvr = 0
12087     // .. ==> 0XF80007B0[13:13] = 0x00000000U
12088     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
12089     // ..
12090     EMIT_MASKWRITE(0XF80007B0, 0x00003FFFU ,0x00000280U),
12091     // .. TRI_ENABLE = 0
12092     // .. ==> 0XF80007B4[0:0] = 0x00000000U
12093     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
12094     // .. L0_SEL = 0
12095     // .. ==> 0XF80007B4[1:1] = 0x00000000U
12096     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
12097     // .. L1_SEL = 0
12098     // .. ==> 0XF80007B4[2:2] = 0x00000000U
12099     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
12100     // .. L2_SEL = 0
12101     // .. ==> 0XF80007B4[4:3] = 0x00000000U
12102     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
12103     // .. L3_SEL = 4
12104     // .. ==> 0XF80007B4[7:5] = 0x00000004U
12105     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
12106     // .. Speed = 0
12107     // .. ==> 0XF80007B4[8:8] = 0x00000000U
12108     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
12109     // .. IO_Type = 1
12110     // .. ==> 0XF80007B4[11:9] = 0x00000001U
12111     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
12112     // .. PULLUP = 0
12113     // .. ==> 0XF80007B4[12:12] = 0x00000000U
12114     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
12115     // .. DisableRcvr = 0
12116     // .. ==> 0XF80007B4[13:13] = 0x00000000U
12117     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
12118     // ..
12119     EMIT_MASKWRITE(0XF80007B4, 0x00003FFFU ,0x00000280U),
12120     // .. TRI_ENABLE = 1
12121     // .. ==> 0XF80007B8[0:0] = 0x00000001U
12122     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
12123     // .. L0_SEL = 0
12124     // .. ==> 0XF80007B8[1:1] = 0x00000000U
12125     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
12126     // .. L1_SEL = 0
12127     // .. ==> 0XF80007B8[2:2] = 0x00000000U
12128     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
12129     // .. L2_SEL = 0
12130     // .. ==> 0XF80007B8[4:3] = 0x00000000U
12131     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
12132     // .. L3_SEL = 1
12133     // .. ==> 0XF80007B8[7:5] = 0x00000001U
12134     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000020U
12135     // .. Speed = 0
12136     // .. ==> 0XF80007B8[8:8] = 0x00000000U
12137     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
12138     // .. IO_Type = 1
12139     // .. ==> 0XF80007B8[11:9] = 0x00000001U
12140     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
12141     // .. PULLUP = 1
12142     // .. ==> 0XF80007B8[12:12] = 0x00000001U
12143     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
12144     // .. DisableRcvr = 0
12145     // .. ==> 0XF80007B8[13:13] = 0x00000000U
12146     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
12147     // ..
12148     EMIT_MASKWRITE(0XF80007B8, 0x00003FFFU ,0x00001221U),
12149     // .. TRI_ENABLE = 0
12150     // .. ==> 0XF80007BC[0:0] = 0x00000000U
12151     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
12152     // .. L0_SEL = 0
12153     // .. ==> 0XF80007BC[1:1] = 0x00000000U
12154     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
12155     // .. L1_SEL = 0
12156     // .. ==> 0XF80007BC[2:2] = 0x00000000U
12157     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
12158     // .. L2_SEL = 0
12159     // .. ==> 0XF80007BC[4:3] = 0x00000000U
12160     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
12161     // .. L3_SEL = 1
12162     // .. ==> 0XF80007BC[7:5] = 0x00000001U
12163     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000020U
12164     // .. Speed = 0
12165     // .. ==> 0XF80007BC[8:8] = 0x00000000U
12166     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
12167     // .. IO_Type = 1
12168     // .. ==> 0XF80007BC[11:9] = 0x00000001U
12169     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
12170     // .. PULLUP = 1
12171     // .. ==> 0XF80007BC[12:12] = 0x00000001U
12172     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
12173     // .. DisableRcvr = 0
12174     // .. ==> 0XF80007BC[13:13] = 0x00000000U
12175     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
12176     // ..
12177     EMIT_MASKWRITE(0XF80007BC, 0x00003FFFU ,0x00001220U),
12178     // .. TRI_ENABLE = 0
12179     // .. ==> 0XF80007C0[0:0] = 0x00000000U
12180     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
12181     // .. L0_SEL = 0
12182     // .. ==> 0XF80007C0[1:1] = 0x00000000U
12183     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
12184     // .. L1_SEL = 0
12185     // .. ==> 0XF80007C0[2:2] = 0x00000000U
12186     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
12187     // .. L2_SEL = 0
12188     // .. ==> 0XF80007C0[4:3] = 0x00000000U
12189     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
12190     // .. L3_SEL = 7
12191     // .. ==> 0XF80007C0[7:5] = 0x00000007U
12192     // ..     ==> MASK : 0x000000E0U    VAL : 0x000000E0U
12193     // .. Speed = 0
12194     // .. ==> 0XF80007C0[8:8] = 0x00000000U
12195     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
12196     // .. IO_Type = 1
12197     // .. ==> 0XF80007C0[11:9] = 0x00000001U
12198     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
12199     // .. PULLUP = 0
12200     // .. ==> 0XF80007C0[12:12] = 0x00000000U
12201     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
12202     // .. DisableRcvr = 0
12203     // .. ==> 0XF80007C0[13:13] = 0x00000000U
12204     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
12205     // ..
12206     EMIT_MASKWRITE(0XF80007C0, 0x00003FFFU ,0x000002E0U),
12207     // .. TRI_ENABLE = 1
12208     // .. ==> 0XF80007C4[0:0] = 0x00000001U
12209     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
12210     // .. L0_SEL = 0
12211     // .. ==> 0XF80007C4[1:1] = 0x00000000U
12212     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
12213     // .. L1_SEL = 0
12214     // .. ==> 0XF80007C4[2:2] = 0x00000000U
12215     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
12216     // .. L2_SEL = 0
12217     // .. ==> 0XF80007C4[4:3] = 0x00000000U
12218     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
12219     // .. L3_SEL = 7
12220     // .. ==> 0XF80007C4[7:5] = 0x00000007U
12221     // ..     ==> MASK : 0x000000E0U    VAL : 0x000000E0U
12222     // .. Speed = 0
12223     // .. ==> 0XF80007C4[8:8] = 0x00000000U
12224     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
12225     // .. IO_Type = 1
12226     // .. ==> 0XF80007C4[11:9] = 0x00000001U
12227     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
12228     // .. PULLUP = 0
12229     // .. ==> 0XF80007C4[12:12] = 0x00000000U
12230     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
12231     // .. DisableRcvr = 0
12232     // .. ==> 0XF80007C4[13:13] = 0x00000000U
12233     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
12234     // ..
12235     EMIT_MASKWRITE(0XF80007C4, 0x00003FFFU ,0x000002E1U),
12236     // .. TRI_ENABLE = 0
12237     // .. ==> 0XF80007C8[0:0] = 0x00000000U
12238     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
12239     // .. L0_SEL = 0
12240     // .. ==> 0XF80007C8[1:1] = 0x00000000U
12241     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
12242     // .. L1_SEL = 0
12243     // .. ==> 0XF80007C8[2:2] = 0x00000000U
12244     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
12245     // .. L2_SEL = 0
12246     // .. ==> 0XF80007C8[4:3] = 0x00000000U
12247     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
12248     // .. L3_SEL = 2
12249     // .. ==> 0XF80007C8[7:5] = 0x00000002U
12250     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000040U
12251     // .. Speed = 0
12252     // .. ==> 0XF80007C8[8:8] = 0x00000000U
12253     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
12254     // .. IO_Type = 1
12255     // .. ==> 0XF80007C8[11:9] = 0x00000001U
12256     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
12257     // .. PULLUP = 1
12258     // .. ==> 0XF80007C8[12:12] = 0x00000001U
12259     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
12260     // .. DisableRcvr = 0
12261     // .. ==> 0XF80007C8[13:13] = 0x00000000U
12262     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
12263     // ..
12264     EMIT_MASKWRITE(0XF80007C8, 0x00003FFFU ,0x00001240U),
12265     // .. TRI_ENABLE = 0
12266     // .. ==> 0XF80007CC[0:0] = 0x00000000U
12267     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
12268     // .. L0_SEL = 0
12269     // .. ==> 0XF80007CC[1:1] = 0x00000000U
12270     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
12271     // .. L1_SEL = 0
12272     // .. ==> 0XF80007CC[2:2] = 0x00000000U
12273     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
12274     // .. L2_SEL = 0
12275     // .. ==> 0XF80007CC[4:3] = 0x00000000U
12276     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
12277     // .. L3_SEL = 2
12278     // .. ==> 0XF80007CC[7:5] = 0x00000002U
12279     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000040U
12280     // .. Speed = 0
12281     // .. ==> 0XF80007CC[8:8] = 0x00000000U
12282     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
12283     // .. IO_Type = 1
12284     // .. ==> 0XF80007CC[11:9] = 0x00000001U
12285     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
12286     // .. PULLUP = 1
12287     // .. ==> 0XF80007CC[12:12] = 0x00000001U
12288     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
12289     // .. DisableRcvr = 0
12290     // .. ==> 0XF80007CC[13:13] = 0x00000000U
12291     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
12292     // ..
12293     EMIT_MASKWRITE(0XF80007CC, 0x00003FFFU ,0x00001240U),
12294     // .. TRI_ENABLE = 0
12295     // .. ==> 0XF80007D0[0:0] = 0x00000000U
12296     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
12297     // .. L0_SEL = 0
12298     // .. ==> 0XF80007D0[1:1] = 0x00000000U
12299     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
12300     // .. L1_SEL = 0
12301     // .. ==> 0XF80007D0[2:2] = 0x00000000U
12302     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
12303     // .. L2_SEL = 0
12304     // .. ==> 0XF80007D0[4:3] = 0x00000000U
12305     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
12306     // .. L3_SEL = 4
12307     // .. ==> 0XF80007D0[7:5] = 0x00000004U
12308     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
12309     // .. Speed = 0
12310     // .. ==> 0XF80007D0[8:8] = 0x00000000U
12311     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
12312     // .. IO_Type = 1
12313     // .. ==> 0XF80007D0[11:9] = 0x00000001U
12314     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
12315     // .. PULLUP = 0
12316     // .. ==> 0XF80007D0[12:12] = 0x00000000U
12317     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
12318     // .. DisableRcvr = 0
12319     // .. ==> 0XF80007D0[13:13] = 0x00000000U
12320     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
12321     // ..
12322     EMIT_MASKWRITE(0XF80007D0, 0x00003FFFU ,0x00000280U),
12323     // .. TRI_ENABLE = 0
12324     // .. ==> 0XF80007D4[0:0] = 0x00000000U
12325     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
12326     // .. L0_SEL = 0
12327     // .. ==> 0XF80007D4[1:1] = 0x00000000U
12328     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
12329     // .. L1_SEL = 0
12330     // .. ==> 0XF80007D4[2:2] = 0x00000000U
12331     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
12332     // .. L2_SEL = 0
12333     // .. ==> 0XF80007D4[4:3] = 0x00000000U
12334     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
12335     // .. L3_SEL = 4
12336     // .. ==> 0XF80007D4[7:5] = 0x00000004U
12337     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
12338     // .. Speed = 0
12339     // .. ==> 0XF80007D4[8:8] = 0x00000000U
12340     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
12341     // .. IO_Type = 1
12342     // .. ==> 0XF80007D4[11:9] = 0x00000001U
12343     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
12344     // .. PULLUP = 0
12345     // .. ==> 0XF80007D4[12:12] = 0x00000000U
12346     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
12347     // .. DisableRcvr = 0
12348     // .. ==> 0XF80007D4[13:13] = 0x00000000U
12349     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
12350     // ..
12351     EMIT_MASKWRITE(0XF80007D4, 0x00003FFFU ,0x00000280U),
12352     // .. SDIO0_WP_SEL = 15
12353     // .. ==> 0XF8000830[5:0] = 0x0000000FU
12354     // ..     ==> MASK : 0x0000003FU    VAL : 0x0000000FU
12355     // .. SDIO0_CD_SEL = 0
12356     // .. ==> 0XF8000830[21:16] = 0x00000000U
12357     // ..     ==> MASK : 0x003F0000U    VAL : 0x00000000U
12358     // ..
12359     EMIT_MASKWRITE(0XF8000830, 0x003F003FU ,0x0000000FU),
12360     // .. FINISH: MIO PROGRAMMING
12361     // .. START: LOCK IT BACK
12362     // .. LOCK_KEY = 0X767B
12363     // .. ==> 0XF8000004[15:0] = 0x0000767BU
12364     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000767BU
12365     // ..
12366     EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU),
12367     // .. FINISH: LOCK IT BACK
12368     // FINISH: top
12369     //
12370     EMIT_EXIT(),
12371 
12372     //
12373 };
12374 
12375 unsigned long ps7_peripherals_init_data_1_0[] = {
12376     // START: top
12377     // .. START: SLCR SETTINGS
12378     // .. UNLOCK_KEY = 0XDF0D
12379     // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
12380     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000DF0DU
12381     // ..
12382     EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU),
12383     // .. FINISH: SLCR SETTINGS
12384     // .. START: DDR TERM/IBUF_DISABLE_MODE SETTINGS
12385     // .. IBUF_DISABLE_MODE = 0x1
12386     // .. ==> 0XF8000B48[7:7] = 0x00000001U
12387     // ..     ==> MASK : 0x00000080U    VAL : 0x00000080U
12388     // .. TERM_DISABLE_MODE = 0x1
12389     // .. ==> 0XF8000B48[8:8] = 0x00000001U
12390     // ..     ==> MASK : 0x00000100U    VAL : 0x00000100U
12391     // ..
12392     EMIT_MASKWRITE(0XF8000B48, 0x00000180U ,0x00000180U),
12393     // .. IBUF_DISABLE_MODE = 0x1
12394     // .. ==> 0XF8000B4C[7:7] = 0x00000001U
12395     // ..     ==> MASK : 0x00000080U    VAL : 0x00000080U
12396     // .. TERM_DISABLE_MODE = 0x1
12397     // .. ==> 0XF8000B4C[8:8] = 0x00000001U
12398     // ..     ==> MASK : 0x00000100U    VAL : 0x00000100U
12399     // ..
12400     EMIT_MASKWRITE(0XF8000B4C, 0x00000180U ,0x00000180U),
12401     // .. IBUF_DISABLE_MODE = 0x1
12402     // .. ==> 0XF8000B50[7:7] = 0x00000001U
12403     // ..     ==> MASK : 0x00000080U    VAL : 0x00000080U
12404     // .. TERM_DISABLE_MODE = 0x1
12405     // .. ==> 0XF8000B50[8:8] = 0x00000001U
12406     // ..     ==> MASK : 0x00000100U    VAL : 0x00000100U
12407     // ..
12408     EMIT_MASKWRITE(0XF8000B50, 0x00000180U ,0x00000180U),
12409     // .. IBUF_DISABLE_MODE = 0x1
12410     // .. ==> 0XF8000B54[7:7] = 0x00000001U
12411     // ..     ==> MASK : 0x00000080U    VAL : 0x00000080U
12412     // .. TERM_DISABLE_MODE = 0x1
12413     // .. ==> 0XF8000B54[8:8] = 0x00000001U
12414     // ..     ==> MASK : 0x00000100U    VAL : 0x00000100U
12415     // ..
12416     EMIT_MASKWRITE(0XF8000B54, 0x00000180U ,0x00000180U),
12417     // .. FINISH: DDR TERM/IBUF_DISABLE_MODE SETTINGS
12418     // .. START: LOCK IT BACK
12419     // .. LOCK_KEY = 0X767B
12420     // .. ==> 0XF8000004[15:0] = 0x0000767BU
12421     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000767BU
12422     // ..
12423     EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU),
12424     // .. FINISH: LOCK IT BACK
12425     // .. START: SRAM/NOR SET OPMODE
12426     // .. FINISH: SRAM/NOR SET OPMODE
12427     // .. START: UART REGISTERS
12428     // .. BDIV = 0x6
12429     // .. ==> 0XE0001034[7:0] = 0x00000006U
12430     // ..     ==> MASK : 0x000000FFU    VAL : 0x00000006U
12431     // ..
12432     EMIT_MASKWRITE(0XE0001034, 0x000000FFU ,0x00000006U),
12433     // .. CD = 0x3e
12434     // .. ==> 0XE0001018[15:0] = 0x0000003EU
12435     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000003EU
12436     // ..
12437     EMIT_MASKWRITE(0XE0001018, 0x0000FFFFU ,0x0000003EU),
12438     // .. STPBRK = 0x0
12439     // .. ==> 0XE0001000[8:8] = 0x00000000U
12440     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
12441     // .. STTBRK = 0x0
12442     // .. ==> 0XE0001000[7:7] = 0x00000000U
12443     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
12444     // .. RSTTO = 0x0
12445     // .. ==> 0XE0001000[6:6] = 0x00000000U
12446     // ..     ==> MASK : 0x00000040U    VAL : 0x00000000U
12447     // .. TXDIS = 0x0
12448     // .. ==> 0XE0001000[5:5] = 0x00000000U
12449     // ..     ==> MASK : 0x00000020U    VAL : 0x00000000U
12450     // .. TXEN = 0x1
12451     // .. ==> 0XE0001000[4:4] = 0x00000001U
12452     // ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
12453     // .. RXDIS = 0x0
12454     // .. ==> 0XE0001000[3:3] = 0x00000000U
12455     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
12456     // .. RXEN = 0x1
12457     // .. ==> 0XE0001000[2:2] = 0x00000001U
12458     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
12459     // .. TXRES = 0x1
12460     // .. ==> 0XE0001000[1:1] = 0x00000001U
12461     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
12462     // .. RXRES = 0x1
12463     // .. ==> 0XE0001000[0:0] = 0x00000001U
12464     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
12465     // ..
12466     EMIT_MASKWRITE(0XE0001000, 0x000001FFU ,0x00000017U),
12467     // .. IRMODE = 0x0
12468     // .. ==> 0XE0001004[11:11] = 0x00000000U
12469     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
12470     // .. UCLKEN = 0x0
12471     // .. ==> 0XE0001004[10:10] = 0x00000000U
12472     // ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
12473     // .. CHMODE = 0x0
12474     // .. ==> 0XE0001004[9:8] = 0x00000000U
12475     // ..     ==> MASK : 0x00000300U    VAL : 0x00000000U
12476     // .. NBSTOP = 0x0
12477     // .. ==> 0XE0001004[7:6] = 0x00000000U
12478     // ..     ==> MASK : 0x000000C0U    VAL : 0x00000000U
12479     // .. PAR = 0x4
12480     // .. ==> 0XE0001004[5:3] = 0x00000004U
12481     // ..     ==> MASK : 0x00000038U    VAL : 0x00000020U
12482     // .. CHRL = 0x0
12483     // .. ==> 0XE0001004[2:1] = 0x00000000U
12484     // ..     ==> MASK : 0x00000006U    VAL : 0x00000000U
12485     // .. CLKS = 0x0
12486     // .. ==> 0XE0001004[0:0] = 0x00000000U
12487     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
12488     // ..
12489     EMIT_MASKWRITE(0XE0001004, 0x00000FFFU ,0x00000020U),
12490     // .. FINISH: UART REGISTERS
12491     // .. START: QSPI REGISTERS
12492     // .. Holdb_dr = 1
12493     // .. ==> 0XE000D000[19:19] = 0x00000001U
12494     // ..     ==> MASK : 0x00080000U    VAL : 0x00080000U
12495     // ..
12496     EMIT_MASKWRITE(0XE000D000, 0x00080000U ,0x00080000U),
12497     // .. FINISH: QSPI REGISTERS
12498     // .. START: PL POWER ON RESET REGISTERS
12499     // .. PCFG_POR_CNT_4K = 0
12500     // .. ==> 0XF8007000[29:29] = 0x00000000U
12501     // ..     ==> MASK : 0x20000000U    VAL : 0x00000000U
12502     // ..
12503     EMIT_MASKWRITE(0XF8007000, 0x20000000U ,0x00000000U),
12504     // .. FINISH: PL POWER ON RESET REGISTERS
12505     // .. START: SMC TIMING CALCULATION REGISTER UPDATE
12506     // .. .. START: NAND SET CYCLE
12507     // .. .. FINISH: NAND SET CYCLE
12508     // .. .. START: OPMODE
12509     // .. .. FINISH: OPMODE
12510     // .. .. START: DIRECT COMMAND
12511     // .. .. FINISH: DIRECT COMMAND
12512     // .. .. START: SRAM/NOR CS0 SET CYCLE
12513     // .. .. FINISH: SRAM/NOR CS0 SET CYCLE
12514     // .. .. START: DIRECT COMMAND
12515     // .. .. FINISH: DIRECT COMMAND
12516     // .. .. START: NOR CS0 BASE ADDRESS
12517     // .. .. FINISH: NOR CS0 BASE ADDRESS
12518     // .. .. START: SRAM/NOR CS1 SET CYCLE
12519     // .. .. FINISH: SRAM/NOR CS1 SET CYCLE
12520     // .. .. START: DIRECT COMMAND
12521     // .. .. FINISH: DIRECT COMMAND
12522     // .. .. START: NOR CS1 BASE ADDRESS
12523     // .. .. FINISH: NOR CS1 BASE ADDRESS
12524     // .. .. START: USB RESET
12525     // .. .. .. START: USB0 RESET
12526     // .. .. .. .. START: DIR MODE BANK 0
12527     // .. .. .. .. DIRECTION_0 = 0x80
12528     // .. .. .. .. ==> 0XE000A204[31:0] = 0x00000080U
12529     // .. .. .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0x00000080U
12530     // .. .. .. ..
12531     EMIT_MASKWRITE(0XE000A204, 0xFFFFFFFFU ,0x00000080U),
12532     // .. .. .. .. FINISH: DIR MODE BANK 0
12533     // .. .. .. .. START: DIR MODE BANK 1
12534     // .. .. .. .. FINISH: DIR MODE BANK 1
12535     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
12536     // .. .. .. .. MASK_0_LSW = 0xff7f
12537     // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000FF7FU
12538     // .. .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xFF7F0000U
12539     // .. .. .. .. DATA_0_LSW = 0x80
12540     // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000080U
12541     // .. .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000080U
12542     // .. .. .. ..
12543     EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xFF7F0080U),
12544     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
12545     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
12546     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
12547     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
12548     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
12549     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
12550     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
12551     // .. .. .. .. START: OUTPUT ENABLE BANK 0
12552     // .. .. .. .. OP_ENABLE_0 = 0x80
12553     // .. .. .. .. ==> 0XE000A208[31:0] = 0x00000080U
12554     // .. .. .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0x00000080U
12555     // .. .. .. ..
12556     EMIT_MASKWRITE(0XE000A208, 0xFFFFFFFFU ,0x00000080U),
12557     // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0
12558     // .. .. .. .. START: OUTPUT ENABLE BANK 1
12559     // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1
12560     // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
12561     // .. .. .. .. MASK_0_LSW = 0xff7f
12562     // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000FF7FU
12563     // .. .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xFF7F0000U
12564     // .. .. .. .. DATA_0_LSW = 0x0
12565     // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000000U
12566     // .. .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000000U
12567     // .. .. .. ..
12568     EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xFF7F0000U),
12569     // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
12570     // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
12571     // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
12572     // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
12573     // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
12574     // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
12575     // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
12576     // .. .. .. .. START: ADD 1 MS DELAY
12577     // .. .. .. ..
12578     EMIT_MASKDELAY(0XF8F00200, 1),
12579     // .. .. .. .. FINISH: ADD 1 MS DELAY
12580     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
12581     // .. .. .. .. MASK_0_LSW = 0xff7f
12582     // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000FF7FU
12583     // .. .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xFF7F0000U
12584     // .. .. .. .. DATA_0_LSW = 0x80
12585     // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000080U
12586     // .. .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000080U
12587     // .. .. .. ..
12588     EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xFF7F0080U),
12589     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
12590     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
12591     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
12592     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
12593     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
12594     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
12595     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
12596     // .. .. .. FINISH: USB0 RESET
12597     // .. .. .. START: USB1 RESET
12598     // .. .. .. .. START: DIR MODE BANK 0
12599     // .. .. .. .. FINISH: DIR MODE BANK 0
12600     // .. .. .. .. START: DIR MODE BANK 1
12601     // .. .. .. .. FINISH: DIR MODE BANK 1
12602     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
12603     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
12604     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
12605     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
12606     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
12607     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
12608     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
12609     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
12610     // .. .. .. .. START: OUTPUT ENABLE BANK 0
12611     // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0
12612     // .. .. .. .. START: OUTPUT ENABLE BANK 1
12613     // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1
12614     // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
12615     // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
12616     // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
12617     // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
12618     // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
12619     // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
12620     // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
12621     // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
12622     // .. .. .. .. START: ADD 1 MS DELAY
12623     // .. .. .. ..
12624     EMIT_MASKDELAY(0XF8F00200, 1),
12625     // .. .. .. .. FINISH: ADD 1 MS DELAY
12626     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
12627     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
12628     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
12629     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
12630     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
12631     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
12632     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
12633     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
12634     // .. .. .. FINISH: USB1 RESET
12635     // .. .. FINISH: USB RESET
12636     // .. .. START: ENET RESET
12637     // .. .. .. START: ENET0 RESET
12638     // .. .. .. .. START: DIR MODE BANK 0
12639     // .. .. .. .. DIRECTION_0 = 0x800
12640     // .. .. .. .. ==> 0XE000A204[31:0] = 0x00000800U
12641     // .. .. .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0x00000800U
12642     // .. .. .. ..
12643     EMIT_MASKWRITE(0XE000A204, 0xFFFFFFFFU ,0x00000800U),
12644     // .. .. .. .. FINISH: DIR MODE BANK 0
12645     // .. .. .. .. START: DIR MODE BANK 1
12646     // .. .. .. .. FINISH: DIR MODE BANK 1
12647     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
12648     // .. .. .. .. MASK_0_LSW = 0xf7ff
12649     // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000F7FFU
12650     // .. .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xF7FF0000U
12651     // .. .. .. .. DATA_0_LSW = 0x800
12652     // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000800U
12653     // .. .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000800U
12654     // .. .. .. ..
12655     EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xF7FF0800U),
12656     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
12657     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
12658     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
12659     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
12660     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
12661     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
12662     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
12663     // .. .. .. .. START: OUTPUT ENABLE BANK 0
12664     // .. .. .. .. OP_ENABLE_0 = 0x800
12665     // .. .. .. .. ==> 0XE000A208[31:0] = 0x00000800U
12666     // .. .. .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0x00000800U
12667     // .. .. .. ..
12668     EMIT_MASKWRITE(0XE000A208, 0xFFFFFFFFU ,0x00000800U),
12669     // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0
12670     // .. .. .. .. START: OUTPUT ENABLE BANK 1
12671     // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1
12672     // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
12673     // .. .. .. .. MASK_0_LSW = 0xf7ff
12674     // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000F7FFU
12675     // .. .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xF7FF0000U
12676     // .. .. .. .. DATA_0_LSW = 0x0
12677     // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000000U
12678     // .. .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000000U
12679     // .. .. .. ..
12680     EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xF7FF0000U),
12681     // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
12682     // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
12683     // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
12684     // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
12685     // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
12686     // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
12687     // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
12688     // .. .. .. .. START: ADD 1 MS DELAY
12689     // .. .. .. ..
12690     EMIT_MASKDELAY(0XF8F00200, 1),
12691     // .. .. .. .. FINISH: ADD 1 MS DELAY
12692     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
12693     // .. .. .. .. MASK_0_LSW = 0xf7ff
12694     // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000F7FFU
12695     // .. .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xF7FF0000U
12696     // .. .. .. .. DATA_0_LSW = 0x800
12697     // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000800U
12698     // .. .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000800U
12699     // .. .. .. ..
12700     EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xF7FF0800U),
12701     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
12702     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
12703     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
12704     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
12705     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
12706     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
12707     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
12708     // .. .. .. FINISH: ENET0 RESET
12709     // .. .. .. START: ENET1 RESET
12710     // .. .. .. .. START: DIR MODE BANK 0
12711     // .. .. .. .. FINISH: DIR MODE BANK 0
12712     // .. .. .. .. START: DIR MODE BANK 1
12713     // .. .. .. .. FINISH: DIR MODE BANK 1
12714     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
12715     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
12716     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
12717     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
12718     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
12719     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
12720     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
12721     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
12722     // .. .. .. .. START: OUTPUT ENABLE BANK 0
12723     // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0
12724     // .. .. .. .. START: OUTPUT ENABLE BANK 1
12725     // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1
12726     // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
12727     // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
12728     // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
12729     // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
12730     // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
12731     // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
12732     // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
12733     // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
12734     // .. .. .. .. START: ADD 1 MS DELAY
12735     // .. .. .. ..
12736     EMIT_MASKDELAY(0XF8F00200, 1),
12737     // .. .. .. .. FINISH: ADD 1 MS DELAY
12738     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
12739     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
12740     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
12741     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
12742     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
12743     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
12744     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
12745     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
12746     // .. .. .. FINISH: ENET1 RESET
12747     // .. .. FINISH: ENET RESET
12748     // .. .. START: I2C RESET
12749     // .. .. .. START: I2C0 RESET
12750     // .. .. .. .. START: DIR MODE GPIO BANK0
12751     // .. .. .. .. DIRECTION_0 = 0x2000
12752     // .. .. .. .. ==> 0XE000A204[31:0] = 0x00002000U
12753     // .. .. .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0x00002000U
12754     // .. .. .. ..
12755     EMIT_MASKWRITE(0XE000A204, 0xFFFFFFFFU ,0x00002000U),
12756     // .. .. .. .. FINISH: DIR MODE GPIO BANK0
12757     // .. .. .. .. START: DIR MODE GPIO BANK1
12758     // .. .. .. .. FINISH: DIR MODE GPIO BANK1
12759     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
12760     // .. .. .. .. MASK_0_LSW = 0xdfff
12761     // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000DFFFU
12762     // .. .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xDFFF0000U
12763     // .. .. .. .. DATA_0_LSW = 0x2000
12764     // .. .. .. .. ==> 0XE000A000[15:0] = 0x00002000U
12765     // .. .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00002000U
12766     // .. .. .. ..
12767     EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xDFFF2000U),
12768     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
12769     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
12770     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
12771     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
12772     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
12773     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
12774     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
12775     // .. .. .. .. START: OUTPUT ENABLE
12776     // .. .. .. .. OP_ENABLE_0 = 0x2000
12777     // .. .. .. .. ==> 0XE000A208[31:0] = 0x00002000U
12778     // .. .. .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0x00002000U
12779     // .. .. .. ..
12780     EMIT_MASKWRITE(0XE000A208, 0xFFFFFFFFU ,0x00002000U),
12781     // .. .. .. .. FINISH: OUTPUT ENABLE
12782     // .. .. .. .. START: OUTPUT ENABLE
12783     // .. .. .. .. FINISH: OUTPUT ENABLE
12784     // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
12785     // .. .. .. .. MASK_0_LSW = 0xdfff
12786     // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000DFFFU
12787     // .. .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xDFFF0000U
12788     // .. .. .. .. DATA_0_LSW = 0x0
12789     // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000000U
12790     // .. .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000000U
12791     // .. .. .. ..
12792     EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xDFFF0000U),
12793     // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
12794     // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
12795     // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
12796     // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
12797     // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
12798     // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
12799     // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
12800     // .. .. .. .. START: ADD 1 MS DELAY
12801     // .. .. .. ..
12802     EMIT_MASKDELAY(0XF8F00200, 1),
12803     // .. .. .. .. FINISH: ADD 1 MS DELAY
12804     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
12805     // .. .. .. .. MASK_0_LSW = 0xdfff
12806     // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000DFFFU
12807     // .. .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xDFFF0000U
12808     // .. .. .. .. DATA_0_LSW = 0x2000
12809     // .. .. .. .. ==> 0XE000A000[15:0] = 0x00002000U
12810     // .. .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00002000U
12811     // .. .. .. ..
12812     EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xDFFF2000U),
12813     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
12814     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
12815     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
12816     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
12817     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
12818     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
12819     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
12820     // .. .. .. FINISH: I2C0 RESET
12821     // .. .. .. START: I2C1 RESET
12822     // .. .. .. .. START: DIR MODE GPIO BANK0
12823     // .. .. .. .. FINISH: DIR MODE GPIO BANK0
12824     // .. .. .. .. START: DIR MODE GPIO BANK1
12825     // .. .. .. .. FINISH: DIR MODE GPIO BANK1
12826     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
12827     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
12828     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
12829     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
12830     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
12831     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
12832     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
12833     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
12834     // .. .. .. .. START: OUTPUT ENABLE
12835     // .. .. .. .. FINISH: OUTPUT ENABLE
12836     // .. .. .. .. START: OUTPUT ENABLE
12837     // .. .. .. .. FINISH: OUTPUT ENABLE
12838     // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
12839     // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
12840     // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
12841     // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
12842     // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
12843     // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
12844     // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
12845     // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
12846     // .. .. .. .. START: ADD 1 MS DELAY
12847     // .. .. .. ..
12848     EMIT_MASKDELAY(0XF8F00200, 1),
12849     // .. .. .. .. FINISH: ADD 1 MS DELAY
12850     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
12851     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
12852     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
12853     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
12854     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
12855     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
12856     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
12857     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
12858     // .. .. .. FINISH: I2C1 RESET
12859     // .. .. FINISH: I2C RESET
12860     // .. .. START: NOR CHIP SELECT
12861     // .. .. .. START: DIR MODE BANK 0
12862     // .. .. .. FINISH: DIR MODE BANK 0
12863     // .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
12864     // .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
12865     // .. .. .. START: OUTPUT ENABLE BANK 0
12866     // .. .. .. FINISH: OUTPUT ENABLE BANK 0
12867     // .. .. FINISH: NOR CHIP SELECT
12868     // .. FINISH: SMC TIMING CALCULATION REGISTER UPDATE
12869     // FINISH: top
12870     //
12871     EMIT_EXIT(),
12872 
12873     //
12874 };
12875 
12876 unsigned long ps7_post_config_1_0[] = {
12877     // START: top
12878     // .. START: SLCR SETTINGS
12879     // .. UNLOCK_KEY = 0XDF0D
12880     // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
12881     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000DF0DU
12882     // ..
12883     EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU),
12884     // .. FINISH: SLCR SETTINGS
12885     // .. START: ENABLING LEVEL SHIFTER
12886     // .. USER_INP_ICT_EN_0 = 3
12887     // .. ==> 0XF8000900[1:0] = 0x00000003U
12888     // ..     ==> MASK : 0x00000003U    VAL : 0x00000003U
12889     // .. USER_INP_ICT_EN_1 = 3
12890     // .. ==> 0XF8000900[3:2] = 0x00000003U
12891     // ..     ==> MASK : 0x0000000CU    VAL : 0x0000000CU
12892     // ..
12893     EMIT_MASKWRITE(0XF8000900, 0x0000000FU ,0x0000000FU),
12894     // .. FINISH: ENABLING LEVEL SHIFTER
12895     // .. START: FPGA RESETS TO 0
12896     // .. reserved_3 = 0
12897     // .. ==> 0XF8000240[31:25] = 0x00000000U
12898     // ..     ==> MASK : 0xFE000000U    VAL : 0x00000000U
12899     // .. FPGA_ACP_RST = 0
12900     // .. ==> 0XF8000240[24:24] = 0x00000000U
12901     // ..     ==> MASK : 0x01000000U    VAL : 0x00000000U
12902     // .. FPGA_AXDS3_RST = 0
12903     // .. ==> 0XF8000240[23:23] = 0x00000000U
12904     // ..     ==> MASK : 0x00800000U    VAL : 0x00000000U
12905     // .. FPGA_AXDS2_RST = 0
12906     // .. ==> 0XF8000240[22:22] = 0x00000000U
12907     // ..     ==> MASK : 0x00400000U    VAL : 0x00000000U
12908     // .. FPGA_AXDS1_RST = 0
12909     // .. ==> 0XF8000240[21:21] = 0x00000000U
12910     // ..     ==> MASK : 0x00200000U    VAL : 0x00000000U
12911     // .. FPGA_AXDS0_RST = 0
12912     // .. ==> 0XF8000240[20:20] = 0x00000000U
12913     // ..     ==> MASK : 0x00100000U    VAL : 0x00000000U
12914     // .. reserved_2 = 0
12915     // .. ==> 0XF8000240[19:18] = 0x00000000U
12916     // ..     ==> MASK : 0x000C0000U    VAL : 0x00000000U
12917     // .. FSSW1_FPGA_RST = 0
12918     // .. ==> 0XF8000240[17:17] = 0x00000000U
12919     // ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
12920     // .. FSSW0_FPGA_RST = 0
12921     // .. ==> 0XF8000240[16:16] = 0x00000000U
12922     // ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
12923     // .. reserved_1 = 0
12924     // .. ==> 0XF8000240[15:14] = 0x00000000U
12925     // ..     ==> MASK : 0x0000C000U    VAL : 0x00000000U
12926     // .. FPGA_FMSW1_RST = 0
12927     // .. ==> 0XF8000240[13:13] = 0x00000000U
12928     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
12929     // .. FPGA_FMSW0_RST = 0
12930     // .. ==> 0XF8000240[12:12] = 0x00000000U
12931     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
12932     // .. FPGA_DMA3_RST = 0
12933     // .. ==> 0XF8000240[11:11] = 0x00000000U
12934     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
12935     // .. FPGA_DMA2_RST = 0
12936     // .. ==> 0XF8000240[10:10] = 0x00000000U
12937     // ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
12938     // .. FPGA_DMA1_RST = 0
12939     // .. ==> 0XF8000240[9:9] = 0x00000000U
12940     // ..     ==> MASK : 0x00000200U    VAL : 0x00000000U
12941     // .. FPGA_DMA0_RST = 0
12942     // .. ==> 0XF8000240[8:8] = 0x00000000U
12943     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
12944     // .. reserved = 0
12945     // .. ==> 0XF8000240[7:4] = 0x00000000U
12946     // ..     ==> MASK : 0x000000F0U    VAL : 0x00000000U
12947     // .. FPGA3_OUT_RST = 0
12948     // .. ==> 0XF8000240[3:3] = 0x00000000U
12949     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
12950     // .. FPGA2_OUT_RST = 0
12951     // .. ==> 0XF8000240[2:2] = 0x00000000U
12952     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
12953     // .. FPGA1_OUT_RST = 0
12954     // .. ==> 0XF8000240[1:1] = 0x00000000U
12955     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
12956     // .. FPGA0_OUT_RST = 0
12957     // .. ==> 0XF8000240[0:0] = 0x00000000U
12958     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
12959     // ..
12960     EMIT_MASKWRITE(0XF8000240, 0xFFFFFFFFU ,0x00000000U),
12961     // .. FINISH: FPGA RESETS TO 0
12962     // .. START: AFI REGISTERS
12963     // .. .. START: AFI0 REGISTERS
12964     // .. .. FINISH: AFI0 REGISTERS
12965     // .. .. START: AFI1 REGISTERS
12966     // .. .. FINISH: AFI1 REGISTERS
12967     // .. .. START: AFI2 REGISTERS
12968     // .. .. FINISH: AFI2 REGISTERS
12969     // .. .. START: AFI3 REGISTERS
12970     // .. .. FINISH: AFI3 REGISTERS
12971     // .. FINISH: AFI REGISTERS
12972     // .. START: LOCK IT BACK
12973     // .. LOCK_KEY = 0X767B
12974     // .. ==> 0XF8000004[15:0] = 0x0000767BU
12975     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000767BU
12976     // ..
12977     EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU),
12978     // .. FINISH: LOCK IT BACK
12979     // FINISH: top
12980     //
12981     EMIT_EXIT(),
12982 
12983     //
12984 };
12985 
12986 unsigned long ps7_debug_1_0[] = {
12987     // START: top
12988     // .. START: CROSS TRIGGER CONFIGURATIONS
12989     // .. .. START: UNLOCKING CTI REGISTERS
12990     // .. .. KEY = 0XC5ACCE55
12991     // .. .. ==> 0XF8898FB0[31:0] = 0xC5ACCE55U
12992     // .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0xC5ACCE55U
12993     // .. ..
12994     EMIT_MASKWRITE(0XF8898FB0, 0xFFFFFFFFU ,0xC5ACCE55U),
12995     // .. .. KEY = 0XC5ACCE55
12996     // .. .. ==> 0XF8899FB0[31:0] = 0xC5ACCE55U
12997     // .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0xC5ACCE55U
12998     // .. ..
12999     EMIT_MASKWRITE(0XF8899FB0, 0xFFFFFFFFU ,0xC5ACCE55U),
13000     // .. .. KEY = 0XC5ACCE55
13001     // .. .. ==> 0XF8809FB0[31:0] = 0xC5ACCE55U
13002     // .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0xC5ACCE55U
13003     // .. ..
13004     EMIT_MASKWRITE(0XF8809FB0, 0xFFFFFFFFU ,0xC5ACCE55U),
13005     // .. .. FINISH: UNLOCKING CTI REGISTERS
13006     // .. .. START: ENABLING CTI MODULES AND CHANNELS
13007     // .. .. FINISH: ENABLING CTI MODULES AND CHANNELS
13008     // .. .. START: MAPPING CPU0, CPU1 AND FTM EVENTS TO CTM CHANNELS
13009     // .. .. FINISH: MAPPING CPU0, CPU1 AND FTM EVENTS TO CTM CHANNELS
13010     // .. FINISH: CROSS TRIGGER CONFIGURATIONS
13011     // FINISH: top
13012     //
13013     EMIT_EXIT(),
13014 
13015     //
13016 };
13017 
13018 
13019 #include "xil_io.h"
13020 #define PS7_MASK_POLL_TIME 100000000
13021 
13022 char*
13023 getPS7MessageInfo(unsigned key) {
13024 
13025   char* err_msg = "";
13026   switch (key) {
13027     case PS7_INIT_SUCCESS:                  err_msg = "PS7 initialization successful"; break;
13028     case PS7_INIT_CORRUPT:                  err_msg = "PS7 init Data Corrupted"; break;
13029     case PS7_INIT_TIMEOUT:                  err_msg = "PS7 init mask poll timeout"; break;
13030     case PS7_POLL_FAILED_DDR_INIT:          err_msg = "Mask Poll failed for DDR Init"; break;
13031     case PS7_POLL_FAILED_DMA:               err_msg = "Mask Poll failed for PLL Init"; break;
13032     case PS7_POLL_FAILED_PLL:               err_msg = "Mask Poll failed for DMA done bit"; break;
13033     default:                                err_msg = "Undefined error status"; break;
13034   }
13035 
13036   return err_msg;
13037 }
13038 
13039 unsigned long
13040 ps7GetSiliconVersion () {
13041   // Read PS version from MCTRL register [31:28]
13042   unsigned long mask = 0xF0000000;
13043   unsigned long *addr = (unsigned long*) 0XF8007080;
13044   unsigned long ps_version = (*addr & mask) >> 28;
13045   return ps_version;
13046 }
13047 
13048 void mask_write (unsigned long add , unsigned long  mask, unsigned long val ) {
13049         unsigned long *addr = (unsigned long*) add;
13050         *addr = ( val & mask ) | ( *addr & ~mask);
13051         //xil_printf("MaskWrite : 0x%x--> 0x%x \n \r" ,add, *addr);
13052 }
13053 
13054 
13055 int mask_poll(unsigned long add , unsigned long mask ) {
13056         volatile unsigned long *addr = (volatile unsigned long*) add;
13057         int i = 0;
13058         while (!(*addr & mask)) {
13059           if (i == PS7_MASK_POLL_TIME) {
13060             return -1;
13061           }
13062           i++;
13063         }
13064      return 1;
13065         //xil_printf("MaskPoll : 0x%x --> 0x%x \n \r" , add, *addr);
13066 }
13067 
13068 unsigned long mask_read(unsigned long add , unsigned long mask ) {
13069         unsigned long *addr = (unsigned long*) add;
13070         unsigned long val = (*addr & mask);
13071         //xil_printf("MaskRead : 0x%x --> 0x%x \n \r" , add, val);
13072         return val;
13073 }
13074 
13075 
13076 
13077 int
13078 ps7_config(unsigned long * ps7_config_init)
13079 {
13080     unsigned long *ptr = ps7_config_init;
13081 
13082     unsigned long  opcode;            // current instruction ..
13083     unsigned long  args[16];           // no opcode has so many args ...
13084     int  numargs;           // number of arguments of this instruction
13085     int  j;                 // general purpose index
13086 
13087     volatile unsigned long *addr;         // some variable to make code readable
13088     unsigned long  val,mask;              // some variable to make code readable
13089 
13090     int finish = -1 ;           // loop while this is negative !
13091     int i = 0;                  // Timeout variable
13092 
13093     while( finish < 0 ) {
13094         numargs = ptr[0] & 0xF;
13095         opcode = ptr[0] >> 4;
13096 
13097         for( j = 0 ; j < numargs ; j ++ )
13098             args[j] = ptr[j+1];
13099         ptr += numargs + 1;
13100 
13101 
13102         switch ( opcode ) {
13103 
13104         case OPCODE_EXIT:
13105             finish = PS7_INIT_SUCCESS;
13106             break;
13107 
13108         case OPCODE_CLEAR:
13109             addr = (unsigned long*) args[0];
13110             *addr = 0;
13111             break;
13112 
13113         case OPCODE_WRITE:
13114             addr = (unsigned long*) args[0];
13115             val = args[1];
13116             *addr = val;
13117             break;
13118 
13119         case OPCODE_MASKWRITE:
13120             addr = (unsigned long*) args[0];
13121             mask = args[1];
13122             val = args[2];
13123             *addr = ( val & mask ) | ( *addr & ~mask);
13124             break;
13125 
13126         case OPCODE_MASKPOLL:
13127             addr = (unsigned long*) args[0];
13128             mask = args[1];
13129             i = 0;
13130             while (!(*addr & mask)) {
13131                 if (i == PS7_MASK_POLL_TIME) {
13132                     finish = PS7_INIT_TIMEOUT;
13133                     break;
13134                 }
13135                 i++;
13136             }
13137             break;
13138         case OPCODE_MASKDELAY:
13139             addr = (unsigned long*) args[0];
13140             mask = args[1];
13141             int delay = get_number_of_cycles_for_delay(mask);
13142             perf_reset_and_start_timer();
13143             while ((*addr < delay)) {
13144             }
13145             break;
13146         default:
13147             finish = PS7_INIT_CORRUPT;
13148             break;
13149         }
13150     }
13151     return finish;
13152 }
13153 
13154 unsigned long *ps7_mio_init_data = ps7_mio_init_data_3_0;
13155 unsigned long *ps7_pll_init_data = ps7_pll_init_data_3_0;
13156 unsigned long *ps7_clock_init_data = ps7_clock_init_data_3_0;
13157 unsigned long *ps7_ddr_init_data = ps7_ddr_init_data_3_0;
13158 unsigned long *ps7_peripherals_init_data = ps7_peripherals_init_data_3_0;
13159 
13160 int
13161 ps7_post_config()
13162 {
13163   // Get the PS_VERSION on run time
13164   unsigned long si_ver = ps7GetSiliconVersion ();
13165   int ret = -1;
13166   if (si_ver == PCW_SILICON_VERSION_1) {
13167       ret = ps7_config (ps7_post_config_1_0);
13168       if (ret != PS7_INIT_SUCCESS) return ret;
13169   } else if (si_ver == PCW_SILICON_VERSION_2) {
13170       ret = ps7_config (ps7_post_config_2_0);
13171       if (ret != PS7_INIT_SUCCESS) return ret;
13172   } else {
13173       ret = ps7_config (ps7_post_config_3_0);
13174       if (ret != PS7_INIT_SUCCESS) return ret;
13175   }
13176   return PS7_INIT_SUCCESS;
13177 }
13178 
13179 int
13180 ps7_debug()
13181 {
13182   // Get the PS_VERSION on run time
13183   unsigned long si_ver = ps7GetSiliconVersion ();
13184   int ret = -1;
13185   if (si_ver == PCW_SILICON_VERSION_1) {
13186       ret = ps7_config (ps7_debug_1_0);
13187       if (ret != PS7_INIT_SUCCESS) return ret;
13188   } else if (si_ver == PCW_SILICON_VERSION_2) {
13189       ret = ps7_config (ps7_debug_2_0);
13190       if (ret != PS7_INIT_SUCCESS) return ret;
13191   } else {
13192       ret = ps7_config (ps7_debug_3_0);
13193       if (ret != PS7_INIT_SUCCESS) return ret;
13194   }
13195   return PS7_INIT_SUCCESS;
13196 }
13197 
13198 int
13199 ps7_init()
13200 {
13201   // Get the PS_VERSION on run time
13202   unsigned long si_ver = ps7GetSiliconVersion ();
13203   int ret;
13204   //int pcw_ver = 0;
13205 
13206   if (si_ver == PCW_SILICON_VERSION_1) {
13207     ps7_mio_init_data = ps7_mio_init_data_1_0;
13208     ps7_pll_init_data = ps7_pll_init_data_1_0;
13209     ps7_clock_init_data = ps7_clock_init_data_1_0;
13210     ps7_ddr_init_data = ps7_ddr_init_data_1_0;
13211     ps7_peripherals_init_data = ps7_peripherals_init_data_1_0;
13212     //pcw_ver = 1;
13213 
13214   } else if (si_ver == PCW_SILICON_VERSION_2) {
13215     ps7_mio_init_data = ps7_mio_init_data_2_0;
13216     ps7_pll_init_data = ps7_pll_init_data_2_0;
13217     ps7_clock_init_data = ps7_clock_init_data_2_0;
13218     ps7_ddr_init_data = ps7_ddr_init_data_2_0;
13219     ps7_peripherals_init_data = ps7_peripherals_init_data_2_0;
13220     //pcw_ver = 2;
13221 
13222   } else {
13223     ps7_mio_init_data = ps7_mio_init_data_3_0;
13224     ps7_pll_init_data = ps7_pll_init_data_3_0;
13225     ps7_clock_init_data = ps7_clock_init_data_3_0;
13226     ps7_ddr_init_data = ps7_ddr_init_data_3_0;
13227     ps7_peripherals_init_data = ps7_peripherals_init_data_3_0;
13228     //pcw_ver = 3;
13229   }
13230 
13231   // MIO init
13232   ret = ps7_config (ps7_mio_init_data);
13233   if (ret != PS7_INIT_SUCCESS) return ret;
13234 
13235   // PLL init
13236   ret = ps7_config (ps7_pll_init_data);
13237   if (ret != PS7_INIT_SUCCESS) return ret;
13238 
13239   // Clock init
13240   ret = ps7_config (ps7_clock_init_data);
13241   if (ret != PS7_INIT_SUCCESS) return ret;
13242 
13243   // DDR init
13244   ret = ps7_config (ps7_ddr_init_data);
13245   if (ret != PS7_INIT_SUCCESS) return ret;
13246 
13247 
13248 
13249   // Peripherals init
13250   ret = ps7_config (ps7_peripherals_init_data);
13251   if (ret != PS7_INIT_SUCCESS) return ret;
13252   //xil_printf ("\n PCW Silicon Version : %d.0", pcw_ver);
13253   return PS7_INIT_SUCCESS;
13254 }
13255 
13256 
13257 
13258 
13259 /* For delay calculation using global timer */
13260 
13261 /* start timer */
13262  void perf_start_clock(void)
13263 {
13264 	*(volatile unsigned int*)SCU_GLOBAL_TIMER_CONTROL = ((1 << 0) | // Timer Enable
13265 						      (1 << 3) | // Auto-increment
13266 						      (0 << 8) // Pre-scale
13267 	);
13268 }
13269 
13270 /* stop timer and reset timer count regs */
13271  void perf_reset_clock(void)
13272 {
13273 	perf_disable_clock();
13274 	*(volatile unsigned int*)SCU_GLOBAL_TIMER_COUNT_L32 = 0;
13275 	*(volatile unsigned int*)SCU_GLOBAL_TIMER_COUNT_U32 = 0;
13276 }
13277 
13278 /* Compute mask for given delay in miliseconds*/
13279 int get_number_of_cycles_for_delay(unsigned int delay)
13280 {
13281   // GTC is always clocked at 1/2 of the CPU frequency (CPU_3x2x)
13282   return (APU_FREQ*delay/(2*1000));
13283 
13284 }
13285 
13286 /* stop timer */
13287  void perf_disable_clock(void)
13288 {
13289 	*(volatile unsigned int*)SCU_GLOBAL_TIMER_CONTROL = 0;
13290 }
13291 
13292 void perf_reset_and_start_timer()
13293 {
13294 	    perf_reset_clock();
13295 	    perf_start_clock();
13296 }
13297