1 // SPDX-License-Identifier: GPL-2.0+
2 /******************************************************************************
3 * (c) Copyright 2010-2014 Xilinx, Inc. All rights reserved.
4 ******************************************************************************/
5 /****************************************************************************/
6 /**
7 *
8 * @file ps7_init_gpl.c
9 *
10 * This file is automatically generated
11 *
12 *****************************************************************************/
13 
14 #include <asm/arch/ps7_init_gpl.h>
15 
16 unsigned long ps7_pll_init_data_3_0[] = {
17     // START: top
18     // .. START: SLCR SETTINGS
19     // .. UNLOCK_KEY = 0XDF0D
20     // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
21     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000DF0DU
22     // ..
23     EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU),
24     // .. FINISH: SLCR SETTINGS
25     // .. START: PLL SLCR REGISTERS
26     // .. .. START: ARM PLL INIT
27     // .. .. PLL_RES = 0x2
28     // .. .. ==> 0XF8000110[7:4] = 0x00000002U
29     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000020U
30     // .. .. PLL_CP = 0x2
31     // .. .. ==> 0XF8000110[11:8] = 0x00000002U
32     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000200U
33     // .. .. LOCK_CNT = 0xfa
34     // .. .. ==> 0XF8000110[21:12] = 0x000000FAU
35     // .. ..     ==> MASK : 0x003FF000U    VAL : 0x000FA000U
36     // .. ..
37     EMIT_MASKWRITE(0XF8000110, 0x003FFFF0U ,0x000FA220U),
38     // .. .. .. START: UPDATE FB_DIV
39     // .. .. .. PLL_FDIV = 0x28
40     // .. .. .. ==> 0XF8000100[18:12] = 0x00000028U
41     // .. .. ..     ==> MASK : 0x0007F000U    VAL : 0x00028000U
42     // .. .. ..
43     EMIT_MASKWRITE(0XF8000100, 0x0007F000U ,0x00028000U),
44     // .. .. .. FINISH: UPDATE FB_DIV
45     // .. .. .. START: BY PASS PLL
46     // .. .. .. PLL_BYPASS_FORCE = 1
47     // .. .. .. ==> 0XF8000100[4:4] = 0x00000001U
48     // .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
49     // .. .. ..
50     EMIT_MASKWRITE(0XF8000100, 0x00000010U ,0x00000010U),
51     // .. .. .. FINISH: BY PASS PLL
52     // .. .. .. START: ASSERT RESET
53     // .. .. .. PLL_RESET = 1
54     // .. .. .. ==> 0XF8000100[0:0] = 0x00000001U
55     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
56     // .. .. ..
57     EMIT_MASKWRITE(0XF8000100, 0x00000001U ,0x00000001U),
58     // .. .. .. FINISH: ASSERT RESET
59     // .. .. .. START: DEASSERT RESET
60     // .. .. .. PLL_RESET = 0
61     // .. .. .. ==> 0XF8000100[0:0] = 0x00000000U
62     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
63     // .. .. ..
64     EMIT_MASKWRITE(0XF8000100, 0x00000001U ,0x00000000U),
65     // .. .. .. FINISH: DEASSERT RESET
66     // .. .. .. START: CHECK PLL STATUS
67     // .. .. .. ARM_PLL_LOCK = 1
68     // .. .. .. ==> 0XF800010C[0:0] = 0x00000001U
69     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
70     // .. .. ..
71     EMIT_MASKPOLL(0XF800010C, 0x00000001U),
72     // .. .. .. FINISH: CHECK PLL STATUS
73     // .. .. .. START: REMOVE PLL BY PASS
74     // .. .. .. PLL_BYPASS_FORCE = 0
75     // .. .. .. ==> 0XF8000100[4:4] = 0x00000000U
76     // .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
77     // .. .. ..
78     EMIT_MASKWRITE(0XF8000100, 0x00000010U ,0x00000000U),
79     // .. .. .. FINISH: REMOVE PLL BY PASS
80     // .. .. .. SRCSEL = 0x0
81     // .. .. .. ==> 0XF8000120[5:4] = 0x00000000U
82     // .. .. ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
83     // .. .. .. DIVISOR = 0x2
84     // .. .. .. ==> 0XF8000120[13:8] = 0x00000002U
85     // .. .. ..     ==> MASK : 0x00003F00U    VAL : 0x00000200U
86     // .. .. .. CPU_6OR4XCLKACT = 0x1
87     // .. .. .. ==> 0XF8000120[24:24] = 0x00000001U
88     // .. .. ..     ==> MASK : 0x01000000U    VAL : 0x01000000U
89     // .. .. .. CPU_3OR2XCLKACT = 0x1
90     // .. .. .. ==> 0XF8000120[25:25] = 0x00000001U
91     // .. .. ..     ==> MASK : 0x02000000U    VAL : 0x02000000U
92     // .. .. .. CPU_2XCLKACT = 0x1
93     // .. .. .. ==> 0XF8000120[26:26] = 0x00000001U
94     // .. .. ..     ==> MASK : 0x04000000U    VAL : 0x04000000U
95     // .. .. .. CPU_1XCLKACT = 0x1
96     // .. .. .. ==> 0XF8000120[27:27] = 0x00000001U
97     // .. .. ..     ==> MASK : 0x08000000U    VAL : 0x08000000U
98     // .. .. .. CPU_PERI_CLKACT = 0x1
99     // .. .. .. ==> 0XF8000120[28:28] = 0x00000001U
100     // .. .. ..     ==> MASK : 0x10000000U    VAL : 0x10000000U
101     // .. .. ..
102     EMIT_MASKWRITE(0XF8000120, 0x1F003F30U ,0x1F000200U),
103     // .. .. FINISH: ARM PLL INIT
104     // .. .. START: DDR PLL INIT
105     // .. .. PLL_RES = 0x2
106     // .. .. ==> 0XF8000114[7:4] = 0x00000002U
107     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000020U
108     // .. .. PLL_CP = 0x2
109     // .. .. ==> 0XF8000114[11:8] = 0x00000002U
110     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000200U
111     // .. .. LOCK_CNT = 0x12c
112     // .. .. ==> 0XF8000114[21:12] = 0x0000012CU
113     // .. ..     ==> MASK : 0x003FF000U    VAL : 0x0012C000U
114     // .. ..
115     EMIT_MASKWRITE(0XF8000114, 0x003FFFF0U ,0x0012C220U),
116     // .. .. .. START: UPDATE FB_DIV
117     // .. .. .. PLL_FDIV = 0x20
118     // .. .. .. ==> 0XF8000104[18:12] = 0x00000020U
119     // .. .. ..     ==> MASK : 0x0007F000U    VAL : 0x00020000U
120     // .. .. ..
121     EMIT_MASKWRITE(0XF8000104, 0x0007F000U ,0x00020000U),
122     // .. .. .. FINISH: UPDATE FB_DIV
123     // .. .. .. START: BY PASS PLL
124     // .. .. .. PLL_BYPASS_FORCE = 1
125     // .. .. .. ==> 0XF8000104[4:4] = 0x00000001U
126     // .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
127     // .. .. ..
128     EMIT_MASKWRITE(0XF8000104, 0x00000010U ,0x00000010U),
129     // .. .. .. FINISH: BY PASS PLL
130     // .. .. .. START: ASSERT RESET
131     // .. .. .. PLL_RESET = 1
132     // .. .. .. ==> 0XF8000104[0:0] = 0x00000001U
133     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
134     // .. .. ..
135     EMIT_MASKWRITE(0XF8000104, 0x00000001U ,0x00000001U),
136     // .. .. .. FINISH: ASSERT RESET
137     // .. .. .. START: DEASSERT RESET
138     // .. .. .. PLL_RESET = 0
139     // .. .. .. ==> 0XF8000104[0:0] = 0x00000000U
140     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
141     // .. .. ..
142     EMIT_MASKWRITE(0XF8000104, 0x00000001U ,0x00000000U),
143     // .. .. .. FINISH: DEASSERT RESET
144     // .. .. .. START: CHECK PLL STATUS
145     // .. .. .. DDR_PLL_LOCK = 1
146     // .. .. .. ==> 0XF800010C[1:1] = 0x00000001U
147     // .. .. ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
148     // .. .. ..
149     EMIT_MASKPOLL(0XF800010C, 0x00000002U),
150     // .. .. .. FINISH: CHECK PLL STATUS
151     // .. .. .. START: REMOVE PLL BY PASS
152     // .. .. .. PLL_BYPASS_FORCE = 0
153     // .. .. .. ==> 0XF8000104[4:4] = 0x00000000U
154     // .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
155     // .. .. ..
156     EMIT_MASKWRITE(0XF8000104, 0x00000010U ,0x00000000U),
157     // .. .. .. FINISH: REMOVE PLL BY PASS
158     // .. .. .. DDR_3XCLKACT = 0x1
159     // .. .. .. ==> 0XF8000124[0:0] = 0x00000001U
160     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
161     // .. .. .. DDR_2XCLKACT = 0x1
162     // .. .. .. ==> 0XF8000124[1:1] = 0x00000001U
163     // .. .. ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
164     // .. .. .. DDR_3XCLK_DIVISOR = 0x2
165     // .. .. .. ==> 0XF8000124[25:20] = 0x00000002U
166     // .. .. ..     ==> MASK : 0x03F00000U    VAL : 0x00200000U
167     // .. .. .. DDR_2XCLK_DIVISOR = 0x3
168     // .. .. .. ==> 0XF8000124[31:26] = 0x00000003U
169     // .. .. ..     ==> MASK : 0xFC000000U    VAL : 0x0C000000U
170     // .. .. ..
171     EMIT_MASKWRITE(0XF8000124, 0xFFF00003U ,0x0C200003U),
172     // .. .. FINISH: DDR PLL INIT
173     // .. .. START: IO PLL INIT
174     // .. .. PLL_RES = 0xc
175     // .. .. ==> 0XF8000118[7:4] = 0x0000000CU
176     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x000000C0U
177     // .. .. PLL_CP = 0x2
178     // .. .. ==> 0XF8000118[11:8] = 0x00000002U
179     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000200U
180     // .. .. LOCK_CNT = 0x145
181     // .. .. ==> 0XF8000118[21:12] = 0x00000145U
182     // .. ..     ==> MASK : 0x003FF000U    VAL : 0x00145000U
183     // .. ..
184     EMIT_MASKWRITE(0XF8000118, 0x003FFFF0U ,0x001452C0U),
185     // .. .. .. START: UPDATE FB_DIV
186     // .. .. .. PLL_FDIV = 0x1e
187     // .. .. .. ==> 0XF8000108[18:12] = 0x0000001EU
188     // .. .. ..     ==> MASK : 0x0007F000U    VAL : 0x0001E000U
189     // .. .. ..
190     EMIT_MASKWRITE(0XF8000108, 0x0007F000U ,0x0001E000U),
191     // .. .. .. FINISH: UPDATE FB_DIV
192     // .. .. .. START: BY PASS PLL
193     // .. .. .. PLL_BYPASS_FORCE = 1
194     // .. .. .. ==> 0XF8000108[4:4] = 0x00000001U
195     // .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
196     // .. .. ..
197     EMIT_MASKWRITE(0XF8000108, 0x00000010U ,0x00000010U),
198     // .. .. .. FINISH: BY PASS PLL
199     // .. .. .. START: ASSERT RESET
200     // .. .. .. PLL_RESET = 1
201     // .. .. .. ==> 0XF8000108[0:0] = 0x00000001U
202     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
203     // .. .. ..
204     EMIT_MASKWRITE(0XF8000108, 0x00000001U ,0x00000001U),
205     // .. .. .. FINISH: ASSERT RESET
206     // .. .. .. START: DEASSERT RESET
207     // .. .. .. PLL_RESET = 0
208     // .. .. .. ==> 0XF8000108[0:0] = 0x00000000U
209     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
210     // .. .. ..
211     EMIT_MASKWRITE(0XF8000108, 0x00000001U ,0x00000000U),
212     // .. .. .. FINISH: DEASSERT RESET
213     // .. .. .. START: CHECK PLL STATUS
214     // .. .. .. IO_PLL_LOCK = 1
215     // .. .. .. ==> 0XF800010C[2:2] = 0x00000001U
216     // .. .. ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
217     // .. .. ..
218     EMIT_MASKPOLL(0XF800010C, 0x00000004U),
219     // .. .. .. FINISH: CHECK PLL STATUS
220     // .. .. .. START: REMOVE PLL BY PASS
221     // .. .. .. PLL_BYPASS_FORCE = 0
222     // .. .. .. ==> 0XF8000108[4:4] = 0x00000000U
223     // .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
224     // .. .. ..
225     EMIT_MASKWRITE(0XF8000108, 0x00000010U ,0x00000000U),
226     // .. .. .. FINISH: REMOVE PLL BY PASS
227     // .. .. FINISH: IO PLL INIT
228     // .. FINISH: PLL SLCR REGISTERS
229     // .. START: LOCK IT BACK
230     // .. LOCK_KEY = 0X767B
231     // .. ==> 0XF8000004[15:0] = 0x0000767BU
232     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000767BU
233     // ..
234     EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU),
235     // .. FINISH: LOCK IT BACK
236     // FINISH: top
237     //
238     EMIT_EXIT(),
239 
240     //
241 };
242 
243 unsigned long ps7_clock_init_data_3_0[] = {
244     // START: top
245     // .. START: SLCR SETTINGS
246     // .. UNLOCK_KEY = 0XDF0D
247     // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
248     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000DF0DU
249     // ..
250     EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU),
251     // .. FINISH: SLCR SETTINGS
252     // .. START: CLOCK CONTROL SLCR REGISTERS
253     // .. CLKACT = 0x1
254     // .. ==> 0XF8000128[0:0] = 0x00000001U
255     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
256     // .. DIVISOR0 = 0x23
257     // .. ==> 0XF8000128[13:8] = 0x00000023U
258     // ..     ==> MASK : 0x00003F00U    VAL : 0x00002300U
259     // .. DIVISOR1 = 0x3
260     // .. ==> 0XF8000128[25:20] = 0x00000003U
261     // ..     ==> MASK : 0x03F00000U    VAL : 0x00300000U
262     // ..
263     EMIT_MASKWRITE(0XF8000128, 0x03F03F01U ,0x00302301U),
264     // .. CLKACT = 0x1
265     // .. ==> 0XF8000138[0:0] = 0x00000001U
266     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
267     // .. SRCSEL = 0x0
268     // .. ==> 0XF8000138[4:4] = 0x00000000U
269     // ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
270     // ..
271     EMIT_MASKWRITE(0XF8000138, 0x00000011U ,0x00000001U),
272     // .. CLKACT = 0x1
273     // .. ==> 0XF8000140[0:0] = 0x00000001U
274     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
275     // .. SRCSEL = 0x0
276     // .. ==> 0XF8000140[6:4] = 0x00000000U
277     // ..     ==> MASK : 0x00000070U    VAL : 0x00000000U
278     // .. DIVISOR = 0x8
279     // .. ==> 0XF8000140[13:8] = 0x00000008U
280     // ..     ==> MASK : 0x00003F00U    VAL : 0x00000800U
281     // .. DIVISOR1 = 0x1
282     // .. ==> 0XF8000140[25:20] = 0x00000001U
283     // ..     ==> MASK : 0x03F00000U    VAL : 0x00100000U
284     // ..
285     EMIT_MASKWRITE(0XF8000140, 0x03F03F71U ,0x00100801U),
286     // .. CLKACT = 0x1
287     // .. ==> 0XF800014C[0:0] = 0x00000001U
288     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
289     // .. SRCSEL = 0x0
290     // .. ==> 0XF800014C[5:4] = 0x00000000U
291     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
292     // .. DIVISOR = 0x5
293     // .. ==> 0XF800014C[13:8] = 0x00000005U
294     // ..     ==> MASK : 0x00003F00U    VAL : 0x00000500U
295     // ..
296     EMIT_MASKWRITE(0XF800014C, 0x00003F31U ,0x00000501U),
297     // .. CLKACT0 = 0x1
298     // .. ==> 0XF8000150[0:0] = 0x00000001U
299     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
300     // .. CLKACT1 = 0x0
301     // .. ==> 0XF8000150[1:1] = 0x00000000U
302     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
303     // .. SRCSEL = 0x0
304     // .. ==> 0XF8000150[5:4] = 0x00000000U
305     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
306     // .. DIVISOR = 0x14
307     // .. ==> 0XF8000150[13:8] = 0x00000014U
308     // ..     ==> MASK : 0x00003F00U    VAL : 0x00001400U
309     // ..
310     EMIT_MASKWRITE(0XF8000150, 0x00003F33U ,0x00001401U),
311     // .. CLKACT0 = 0x0
312     // .. ==> 0XF8000154[0:0] = 0x00000000U
313     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
314     // .. CLKACT1 = 0x1
315     // .. ==> 0XF8000154[1:1] = 0x00000001U
316     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
317     // .. SRCSEL = 0x0
318     // .. ==> 0XF8000154[5:4] = 0x00000000U
319     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
320     // .. DIVISOR = 0x14
321     // .. ==> 0XF8000154[13:8] = 0x00000014U
322     // ..     ==> MASK : 0x00003F00U    VAL : 0x00001400U
323     // ..
324     EMIT_MASKWRITE(0XF8000154, 0x00003F33U ,0x00001402U),
325     // .. CLKACT = 0x1
326     // .. ==> 0XF8000168[0:0] = 0x00000001U
327     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
328     // .. SRCSEL = 0x0
329     // .. ==> 0XF8000168[5:4] = 0x00000000U
330     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
331     // .. DIVISOR = 0x5
332     // .. ==> 0XF8000168[13:8] = 0x00000005U
333     // ..     ==> MASK : 0x00003F00U    VAL : 0x00000500U
334     // ..
335     EMIT_MASKWRITE(0XF8000168, 0x00003F31U ,0x00000501U),
336     // .. SRCSEL = 0x0
337     // .. ==> 0XF8000170[5:4] = 0x00000000U
338     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
339     // .. DIVISOR0 = 0xa
340     // .. ==> 0XF8000170[13:8] = 0x0000000AU
341     // ..     ==> MASK : 0x00003F00U    VAL : 0x00000A00U
342     // .. DIVISOR1 = 0x1
343     // .. ==> 0XF8000170[25:20] = 0x00000001U
344     // ..     ==> MASK : 0x03F00000U    VAL : 0x00100000U
345     // ..
346     EMIT_MASKWRITE(0XF8000170, 0x03F03F30U ,0x00100A00U),
347     // .. SRCSEL = 0x0
348     // .. ==> 0XF8000180[5:4] = 0x00000000U
349     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
350     // .. DIVISOR0 = 0xa
351     // .. ==> 0XF8000180[13:8] = 0x0000000AU
352     // ..     ==> MASK : 0x00003F00U    VAL : 0x00000A00U
353     // .. DIVISOR1 = 0x1
354     // .. ==> 0XF8000180[25:20] = 0x00000001U
355     // ..     ==> MASK : 0x03F00000U    VAL : 0x00100000U
356     // ..
357     EMIT_MASKWRITE(0XF8000180, 0x03F03F30U ,0x00100A00U),
358     // .. SRCSEL = 0x0
359     // .. ==> 0XF8000190[5:4] = 0x00000000U
360     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
361     // .. DIVISOR0 = 0x1e
362     // .. ==> 0XF8000190[13:8] = 0x0000001EU
363     // ..     ==> MASK : 0x00003F00U    VAL : 0x00001E00U
364     // .. DIVISOR1 = 0x1
365     // .. ==> 0XF8000190[25:20] = 0x00000001U
366     // ..     ==> MASK : 0x03F00000U    VAL : 0x00100000U
367     // ..
368     EMIT_MASKWRITE(0XF8000190, 0x03F03F30U ,0x00101E00U),
369     // .. SRCSEL = 0x0
370     // .. ==> 0XF80001A0[5:4] = 0x00000000U
371     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
372     // .. DIVISOR0 = 0x14
373     // .. ==> 0XF80001A0[13:8] = 0x00000014U
374     // ..     ==> MASK : 0x00003F00U    VAL : 0x00001400U
375     // .. DIVISOR1 = 0x1
376     // .. ==> 0XF80001A0[25:20] = 0x00000001U
377     // ..     ==> MASK : 0x03F00000U    VAL : 0x00100000U
378     // ..
379     EMIT_MASKWRITE(0XF80001A0, 0x03F03F30U ,0x00101400U),
380     // .. CLK_621_TRUE = 0x1
381     // .. ==> 0XF80001C4[0:0] = 0x00000001U
382     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
383     // ..
384     EMIT_MASKWRITE(0XF80001C4, 0x00000001U ,0x00000001U),
385     // .. DMA_CPU_2XCLKACT = 0x1
386     // .. ==> 0XF800012C[0:0] = 0x00000001U
387     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
388     // .. USB0_CPU_1XCLKACT = 0x1
389     // .. ==> 0XF800012C[2:2] = 0x00000001U
390     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
391     // .. USB1_CPU_1XCLKACT = 0x1
392     // .. ==> 0XF800012C[3:3] = 0x00000001U
393     // ..     ==> MASK : 0x00000008U    VAL : 0x00000008U
394     // .. GEM0_CPU_1XCLKACT = 0x1
395     // .. ==> 0XF800012C[6:6] = 0x00000001U
396     // ..     ==> MASK : 0x00000040U    VAL : 0x00000040U
397     // .. GEM1_CPU_1XCLKACT = 0x0
398     // .. ==> 0XF800012C[7:7] = 0x00000000U
399     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
400     // .. SDI0_CPU_1XCLKACT = 0x1
401     // .. ==> 0XF800012C[10:10] = 0x00000001U
402     // ..     ==> MASK : 0x00000400U    VAL : 0x00000400U
403     // .. SDI1_CPU_1XCLKACT = 0x0
404     // .. ==> 0XF800012C[11:11] = 0x00000000U
405     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
406     // .. SPI0_CPU_1XCLKACT = 0x0
407     // .. ==> 0XF800012C[14:14] = 0x00000000U
408     // ..     ==> MASK : 0x00004000U    VAL : 0x00000000U
409     // .. SPI1_CPU_1XCLKACT = 0x0
410     // .. ==> 0XF800012C[15:15] = 0x00000000U
411     // ..     ==> MASK : 0x00008000U    VAL : 0x00000000U
412     // .. CAN0_CPU_1XCLKACT = 0x0
413     // .. ==> 0XF800012C[16:16] = 0x00000000U
414     // ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
415     // .. CAN1_CPU_1XCLKACT = 0x0
416     // .. ==> 0XF800012C[17:17] = 0x00000000U
417     // ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
418     // .. I2C0_CPU_1XCLKACT = 0x1
419     // .. ==> 0XF800012C[18:18] = 0x00000001U
420     // ..     ==> MASK : 0x00040000U    VAL : 0x00040000U
421     // .. I2C1_CPU_1XCLKACT = 0x1
422     // .. ==> 0XF800012C[19:19] = 0x00000001U
423     // ..     ==> MASK : 0x00080000U    VAL : 0x00080000U
424     // .. UART0_CPU_1XCLKACT = 0x0
425     // .. ==> 0XF800012C[20:20] = 0x00000000U
426     // ..     ==> MASK : 0x00100000U    VAL : 0x00000000U
427     // .. UART1_CPU_1XCLKACT = 0x1
428     // .. ==> 0XF800012C[21:21] = 0x00000001U
429     // ..     ==> MASK : 0x00200000U    VAL : 0x00200000U
430     // .. GPIO_CPU_1XCLKACT = 0x1
431     // .. ==> 0XF800012C[22:22] = 0x00000001U
432     // ..     ==> MASK : 0x00400000U    VAL : 0x00400000U
433     // .. LQSPI_CPU_1XCLKACT = 0x1
434     // .. ==> 0XF800012C[23:23] = 0x00000001U
435     // ..     ==> MASK : 0x00800000U    VAL : 0x00800000U
436     // .. SMC_CPU_1XCLKACT = 0x1
437     // .. ==> 0XF800012C[24:24] = 0x00000001U
438     // ..     ==> MASK : 0x01000000U    VAL : 0x01000000U
439     // ..
440     EMIT_MASKWRITE(0XF800012C, 0x01FFCCCDU ,0x01EC044DU),
441     // .. FINISH: CLOCK CONTROL SLCR REGISTERS
442     // .. START: THIS SHOULD BE BLANK
443     // .. FINISH: THIS SHOULD BE BLANK
444     // .. START: LOCK IT BACK
445     // .. LOCK_KEY = 0X767B
446     // .. ==> 0XF8000004[15:0] = 0x0000767BU
447     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000767BU
448     // ..
449     EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU),
450     // .. FINISH: LOCK IT BACK
451     // FINISH: top
452     //
453     EMIT_EXIT(),
454 
455     //
456 };
457 
458 unsigned long ps7_ddr_init_data_3_0[] = {
459     // START: top
460     // .. START: DDR INITIALIZATION
461     // .. .. START: LOCK DDR
462     // .. .. reg_ddrc_soft_rstb = 0
463     // .. .. ==> 0XF8006000[0:0] = 0x00000000U
464     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
465     // .. .. reg_ddrc_powerdown_en = 0x0
466     // .. .. ==> 0XF8006000[1:1] = 0x00000000U
467     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
468     // .. .. reg_ddrc_data_bus_width = 0x0
469     // .. .. ==> 0XF8006000[3:2] = 0x00000000U
470     // .. ..     ==> MASK : 0x0000000CU    VAL : 0x00000000U
471     // .. .. reg_ddrc_burst8_refresh = 0x0
472     // .. .. ==> 0XF8006000[6:4] = 0x00000000U
473     // .. ..     ==> MASK : 0x00000070U    VAL : 0x00000000U
474     // .. .. reg_ddrc_rdwr_idle_gap = 0x1
475     // .. .. ==> 0XF8006000[13:7] = 0x00000001U
476     // .. ..     ==> MASK : 0x00003F80U    VAL : 0x00000080U
477     // .. .. reg_ddrc_dis_rd_bypass = 0x0
478     // .. .. ==> 0XF8006000[14:14] = 0x00000000U
479     // .. ..     ==> MASK : 0x00004000U    VAL : 0x00000000U
480     // .. .. reg_ddrc_dis_act_bypass = 0x0
481     // .. .. ==> 0XF8006000[15:15] = 0x00000000U
482     // .. ..     ==> MASK : 0x00008000U    VAL : 0x00000000U
483     // .. .. reg_ddrc_dis_auto_refresh = 0x0
484     // .. .. ==> 0XF8006000[16:16] = 0x00000000U
485     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
486     // .. ..
487     EMIT_MASKWRITE(0XF8006000, 0x0001FFFFU ,0x00000080U),
488     // .. .. FINISH: LOCK DDR
489     // .. .. reg_ddrc_t_rfc_nom_x32 = 0x81
490     // .. .. ==> 0XF8006004[11:0] = 0x00000081U
491     // .. ..     ==> MASK : 0x00000FFFU    VAL : 0x00000081U
492     // .. .. reserved_reg_ddrc_active_ranks = 0x1
493     // .. .. ==> 0XF8006004[13:12] = 0x00000001U
494     // .. ..     ==> MASK : 0x00003000U    VAL : 0x00001000U
495     // .. .. reg_ddrc_addrmap_cs_bit0 = 0x0
496     // .. .. ==> 0XF8006004[18:14] = 0x00000000U
497     // .. ..     ==> MASK : 0x0007C000U    VAL : 0x00000000U
498     // .. ..
499     EMIT_MASKWRITE(0XF8006004, 0x0007FFFFU ,0x00001081U),
500     // .. .. reg_ddrc_hpr_min_non_critical_x32 = 0xf
501     // .. .. ==> 0XF8006008[10:0] = 0x0000000FU
502     // .. ..     ==> MASK : 0x000007FFU    VAL : 0x0000000FU
503     // .. .. reg_ddrc_hpr_max_starve_x32 = 0xf
504     // .. .. ==> 0XF8006008[21:11] = 0x0000000FU
505     // .. ..     ==> MASK : 0x003FF800U    VAL : 0x00007800U
506     // .. .. reg_ddrc_hpr_xact_run_length = 0xf
507     // .. .. ==> 0XF8006008[25:22] = 0x0000000FU
508     // .. ..     ==> MASK : 0x03C00000U    VAL : 0x03C00000U
509     // .. ..
510     EMIT_MASKWRITE(0XF8006008, 0x03FFFFFFU ,0x03C0780FU),
511     // .. .. reg_ddrc_lpr_min_non_critical_x32 = 0x1
512     // .. .. ==> 0XF800600C[10:0] = 0x00000001U
513     // .. ..     ==> MASK : 0x000007FFU    VAL : 0x00000001U
514     // .. .. reg_ddrc_lpr_max_starve_x32 = 0x2
515     // .. .. ==> 0XF800600C[21:11] = 0x00000002U
516     // .. ..     ==> MASK : 0x003FF800U    VAL : 0x00001000U
517     // .. .. reg_ddrc_lpr_xact_run_length = 0x8
518     // .. .. ==> 0XF800600C[25:22] = 0x00000008U
519     // .. ..     ==> MASK : 0x03C00000U    VAL : 0x02000000U
520     // .. ..
521     EMIT_MASKWRITE(0XF800600C, 0x03FFFFFFU ,0x02001001U),
522     // .. .. reg_ddrc_w_min_non_critical_x32 = 0x1
523     // .. .. ==> 0XF8006010[10:0] = 0x00000001U
524     // .. ..     ==> MASK : 0x000007FFU    VAL : 0x00000001U
525     // .. .. reg_ddrc_w_xact_run_length = 0x8
526     // .. .. ==> 0XF8006010[14:11] = 0x00000008U
527     // .. ..     ==> MASK : 0x00007800U    VAL : 0x00004000U
528     // .. .. reg_ddrc_w_max_starve_x32 = 0x2
529     // .. .. ==> 0XF8006010[25:15] = 0x00000002U
530     // .. ..     ==> MASK : 0x03FF8000U    VAL : 0x00010000U
531     // .. ..
532     EMIT_MASKWRITE(0XF8006010, 0x03FFFFFFU ,0x00014001U),
533     // .. .. reg_ddrc_t_rc = 0x1a
534     // .. .. ==> 0XF8006014[5:0] = 0x0000001AU
535     // .. ..     ==> MASK : 0x0000003FU    VAL : 0x0000001AU
536     // .. .. reg_ddrc_t_rfc_min = 0xa0
537     // .. .. ==> 0XF8006014[13:6] = 0x000000A0U
538     // .. ..     ==> MASK : 0x00003FC0U    VAL : 0x00002800U
539     // .. .. reg_ddrc_post_selfref_gap_x32 = 0x10
540     // .. .. ==> 0XF8006014[20:14] = 0x00000010U
541     // .. ..     ==> MASK : 0x001FC000U    VAL : 0x00040000U
542     // .. ..
543     EMIT_MASKWRITE(0XF8006014, 0x001FFFFFU ,0x0004281AU),
544     // .. .. reg_ddrc_wr2pre = 0x12
545     // .. .. ==> 0XF8006018[4:0] = 0x00000012U
546     // .. ..     ==> MASK : 0x0000001FU    VAL : 0x00000012U
547     // .. .. reg_ddrc_powerdown_to_x32 = 0x6
548     // .. .. ==> 0XF8006018[9:5] = 0x00000006U
549     // .. ..     ==> MASK : 0x000003E0U    VAL : 0x000000C0U
550     // .. .. reg_ddrc_t_faw = 0x16
551     // .. .. ==> 0XF8006018[15:10] = 0x00000016U
552     // .. ..     ==> MASK : 0x0000FC00U    VAL : 0x00005800U
553     // .. .. reg_ddrc_t_ras_max = 0x24
554     // .. .. ==> 0XF8006018[21:16] = 0x00000024U
555     // .. ..     ==> MASK : 0x003F0000U    VAL : 0x00240000U
556     // .. .. reg_ddrc_t_ras_min = 0x13
557     // .. .. ==> 0XF8006018[26:22] = 0x00000013U
558     // .. ..     ==> MASK : 0x07C00000U    VAL : 0x04C00000U
559     // .. .. reg_ddrc_t_cke = 0x4
560     // .. .. ==> 0XF8006018[31:28] = 0x00000004U
561     // .. ..     ==> MASK : 0xF0000000U    VAL : 0x40000000U
562     // .. ..
563     EMIT_MASKWRITE(0XF8006018, 0xF7FFFFFFU ,0x44E458D2U),
564     // .. .. reg_ddrc_write_latency = 0x5
565     // .. .. ==> 0XF800601C[4:0] = 0x00000005U
566     // .. ..     ==> MASK : 0x0000001FU    VAL : 0x00000005U
567     // .. .. reg_ddrc_rd2wr = 0x7
568     // .. .. ==> 0XF800601C[9:5] = 0x00000007U
569     // .. ..     ==> MASK : 0x000003E0U    VAL : 0x000000E0U
570     // .. .. reg_ddrc_wr2rd = 0xe
571     // .. .. ==> 0XF800601C[14:10] = 0x0000000EU
572     // .. ..     ==> MASK : 0x00007C00U    VAL : 0x00003800U
573     // .. .. reg_ddrc_t_xp = 0x4
574     // .. .. ==> 0XF800601C[19:15] = 0x00000004U
575     // .. ..     ==> MASK : 0x000F8000U    VAL : 0x00020000U
576     // .. .. reg_ddrc_pad_pd = 0x0
577     // .. .. ==> 0XF800601C[22:20] = 0x00000000U
578     // .. ..     ==> MASK : 0x00700000U    VAL : 0x00000000U
579     // .. .. reg_ddrc_rd2pre = 0x4
580     // .. .. ==> 0XF800601C[27:23] = 0x00000004U
581     // .. ..     ==> MASK : 0x0F800000U    VAL : 0x02000000U
582     // .. .. reg_ddrc_t_rcd = 0x7
583     // .. .. ==> 0XF800601C[31:28] = 0x00000007U
584     // .. ..     ==> MASK : 0xF0000000U    VAL : 0x70000000U
585     // .. ..
586     EMIT_MASKWRITE(0XF800601C, 0xFFFFFFFFU ,0x720238E5U),
587     // .. .. reg_ddrc_t_ccd = 0x4
588     // .. .. ==> 0XF8006020[4:2] = 0x00000004U
589     // .. ..     ==> MASK : 0x0000001CU    VAL : 0x00000010U
590     // .. .. reg_ddrc_t_rrd = 0x6
591     // .. .. ==> 0XF8006020[7:5] = 0x00000006U
592     // .. ..     ==> MASK : 0x000000E0U    VAL : 0x000000C0U
593     // .. .. reg_ddrc_refresh_margin = 0x2
594     // .. .. ==> 0XF8006020[11:8] = 0x00000002U
595     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000200U
596     // .. .. reg_ddrc_t_rp = 0x7
597     // .. .. ==> 0XF8006020[15:12] = 0x00000007U
598     // .. ..     ==> MASK : 0x0000F000U    VAL : 0x00007000U
599     // .. .. reg_ddrc_refresh_to_x32 = 0x8
600     // .. .. ==> 0XF8006020[20:16] = 0x00000008U
601     // .. ..     ==> MASK : 0x001F0000U    VAL : 0x00080000U
602     // .. .. reg_ddrc_mobile = 0x0
603     // .. .. ==> 0XF8006020[22:22] = 0x00000000U
604     // .. ..     ==> MASK : 0x00400000U    VAL : 0x00000000U
605     // .. .. reg_ddrc_en_dfi_dram_clk_disable = 0x0
606     // .. .. ==> 0XF8006020[23:23] = 0x00000000U
607     // .. ..     ==> MASK : 0x00800000U    VAL : 0x00000000U
608     // .. .. reg_ddrc_read_latency = 0x7
609     // .. .. ==> 0XF8006020[28:24] = 0x00000007U
610     // .. ..     ==> MASK : 0x1F000000U    VAL : 0x07000000U
611     // .. .. reg_phy_mode_ddr1_ddr2 = 0x1
612     // .. .. ==> 0XF8006020[29:29] = 0x00000001U
613     // .. ..     ==> MASK : 0x20000000U    VAL : 0x20000000U
614     // .. .. reg_ddrc_dis_pad_pd = 0x0
615     // .. .. ==> 0XF8006020[30:30] = 0x00000000U
616     // .. ..     ==> MASK : 0x40000000U    VAL : 0x00000000U
617     // .. ..
618     EMIT_MASKWRITE(0XF8006020, 0x7FDFFFFCU ,0x270872D0U),
619     // .. .. reg_ddrc_en_2t_timing_mode = 0x0
620     // .. .. ==> 0XF8006024[0:0] = 0x00000000U
621     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
622     // .. .. reg_ddrc_prefer_write = 0x0
623     // .. .. ==> 0XF8006024[1:1] = 0x00000000U
624     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
625     // .. .. reg_ddrc_mr_wr = 0x0
626     // .. .. ==> 0XF8006024[6:6] = 0x00000000U
627     // .. ..     ==> MASK : 0x00000040U    VAL : 0x00000000U
628     // .. .. reg_ddrc_mr_addr = 0x0
629     // .. .. ==> 0XF8006024[8:7] = 0x00000000U
630     // .. ..     ==> MASK : 0x00000180U    VAL : 0x00000000U
631     // .. .. reg_ddrc_mr_data = 0x0
632     // .. .. ==> 0XF8006024[24:9] = 0x00000000U
633     // .. ..     ==> MASK : 0x01FFFE00U    VAL : 0x00000000U
634     // .. .. ddrc_reg_mr_wr_busy = 0x0
635     // .. .. ==> 0XF8006024[25:25] = 0x00000000U
636     // .. ..     ==> MASK : 0x02000000U    VAL : 0x00000000U
637     // .. .. reg_ddrc_mr_type = 0x0
638     // .. .. ==> 0XF8006024[26:26] = 0x00000000U
639     // .. ..     ==> MASK : 0x04000000U    VAL : 0x00000000U
640     // .. .. reg_ddrc_mr_rdata_valid = 0x0
641     // .. .. ==> 0XF8006024[27:27] = 0x00000000U
642     // .. ..     ==> MASK : 0x08000000U    VAL : 0x00000000U
643     // .. ..
644     EMIT_MASKWRITE(0XF8006024, 0x0FFFFFC3U ,0x00000000U),
645     // .. .. reg_ddrc_final_wait_x32 = 0x7
646     // .. .. ==> 0XF8006028[6:0] = 0x00000007U
647     // .. ..     ==> MASK : 0x0000007FU    VAL : 0x00000007U
648     // .. .. reg_ddrc_pre_ocd_x32 = 0x0
649     // .. .. ==> 0XF8006028[10:7] = 0x00000000U
650     // .. ..     ==> MASK : 0x00000780U    VAL : 0x00000000U
651     // .. .. reg_ddrc_t_mrd = 0x4
652     // .. .. ==> 0XF8006028[13:11] = 0x00000004U
653     // .. ..     ==> MASK : 0x00003800U    VAL : 0x00002000U
654     // .. ..
655     EMIT_MASKWRITE(0XF8006028, 0x00003FFFU ,0x00002007U),
656     // .. .. reg_ddrc_emr2 = 0x8
657     // .. .. ==> 0XF800602C[15:0] = 0x00000008U
658     // .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000008U
659     // .. .. reg_ddrc_emr3 = 0x0
660     // .. .. ==> 0XF800602C[31:16] = 0x00000000U
661     // .. ..     ==> MASK : 0xFFFF0000U    VAL : 0x00000000U
662     // .. ..
663     EMIT_MASKWRITE(0XF800602C, 0xFFFFFFFFU ,0x00000008U),
664     // .. .. reg_ddrc_mr = 0x930
665     // .. .. ==> 0XF8006030[15:0] = 0x00000930U
666     // .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000930U
667     // .. .. reg_ddrc_emr = 0x4
668     // .. .. ==> 0XF8006030[31:16] = 0x00000004U
669     // .. ..     ==> MASK : 0xFFFF0000U    VAL : 0x00040000U
670     // .. ..
671     EMIT_MASKWRITE(0XF8006030, 0xFFFFFFFFU ,0x00040930U),
672     // .. .. reg_ddrc_burst_rdwr = 0x4
673     // .. .. ==> 0XF8006034[3:0] = 0x00000004U
674     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000004U
675     // .. .. reg_ddrc_pre_cke_x1024 = 0x105
676     // .. .. ==> 0XF8006034[13:4] = 0x00000105U
677     // .. ..     ==> MASK : 0x00003FF0U    VAL : 0x00001050U
678     // .. .. reg_ddrc_post_cke_x1024 = 0x1
679     // .. .. ==> 0XF8006034[25:16] = 0x00000001U
680     // .. ..     ==> MASK : 0x03FF0000U    VAL : 0x00010000U
681     // .. .. reg_ddrc_burstchop = 0x0
682     // .. .. ==> 0XF8006034[28:28] = 0x00000000U
683     // .. ..     ==> MASK : 0x10000000U    VAL : 0x00000000U
684     // .. ..
685     EMIT_MASKWRITE(0XF8006034, 0x13FF3FFFU ,0x00011054U),
686     // .. .. reg_ddrc_force_low_pri_n = 0x0
687     // .. .. ==> 0XF8006038[0:0] = 0x00000000U
688     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
689     // .. .. reg_ddrc_dis_dq = 0x0
690     // .. .. ==> 0XF8006038[1:1] = 0x00000000U
691     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
692     // .. ..
693     EMIT_MASKWRITE(0XF8006038, 0x00000003U ,0x00000000U),
694     // .. .. reg_ddrc_addrmap_bank_b0 = 0x7
695     // .. .. ==> 0XF800603C[3:0] = 0x00000007U
696     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000007U
697     // .. .. reg_ddrc_addrmap_bank_b1 = 0x7
698     // .. .. ==> 0XF800603C[7:4] = 0x00000007U
699     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000070U
700     // .. .. reg_ddrc_addrmap_bank_b2 = 0x7
701     // .. .. ==> 0XF800603C[11:8] = 0x00000007U
702     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000700U
703     // .. .. reg_ddrc_addrmap_col_b5 = 0x0
704     // .. .. ==> 0XF800603C[15:12] = 0x00000000U
705     // .. ..     ==> MASK : 0x0000F000U    VAL : 0x00000000U
706     // .. .. reg_ddrc_addrmap_col_b6 = 0x0
707     // .. .. ==> 0XF800603C[19:16] = 0x00000000U
708     // .. ..     ==> MASK : 0x000F0000U    VAL : 0x00000000U
709     // .. ..
710     EMIT_MASKWRITE(0XF800603C, 0x000FFFFFU ,0x00000777U),
711     // .. .. reg_ddrc_addrmap_col_b2 = 0x0
712     // .. .. ==> 0XF8006040[3:0] = 0x00000000U
713     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000000U
714     // .. .. reg_ddrc_addrmap_col_b3 = 0x0
715     // .. .. ==> 0XF8006040[7:4] = 0x00000000U
716     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000000U
717     // .. .. reg_ddrc_addrmap_col_b4 = 0x0
718     // .. .. ==> 0XF8006040[11:8] = 0x00000000U
719     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000000U
720     // .. .. reg_ddrc_addrmap_col_b7 = 0x0
721     // .. .. ==> 0XF8006040[15:12] = 0x00000000U
722     // .. ..     ==> MASK : 0x0000F000U    VAL : 0x00000000U
723     // .. .. reg_ddrc_addrmap_col_b8 = 0x0
724     // .. .. ==> 0XF8006040[19:16] = 0x00000000U
725     // .. ..     ==> MASK : 0x000F0000U    VAL : 0x00000000U
726     // .. .. reg_ddrc_addrmap_col_b9 = 0xf
727     // .. .. ==> 0XF8006040[23:20] = 0x0000000FU
728     // .. ..     ==> MASK : 0x00F00000U    VAL : 0x00F00000U
729     // .. .. reg_ddrc_addrmap_col_b10 = 0xf
730     // .. .. ==> 0XF8006040[27:24] = 0x0000000FU
731     // .. ..     ==> MASK : 0x0F000000U    VAL : 0x0F000000U
732     // .. .. reg_ddrc_addrmap_col_b11 = 0xf
733     // .. .. ==> 0XF8006040[31:28] = 0x0000000FU
734     // .. ..     ==> MASK : 0xF0000000U    VAL : 0xF0000000U
735     // .. ..
736     EMIT_MASKWRITE(0XF8006040, 0xFFFFFFFFU ,0xFFF00000U),
737     // .. .. reg_ddrc_addrmap_row_b0 = 0x6
738     // .. .. ==> 0XF8006044[3:0] = 0x00000006U
739     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000006U
740     // .. .. reg_ddrc_addrmap_row_b1 = 0x6
741     // .. .. ==> 0XF8006044[7:4] = 0x00000006U
742     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000060U
743     // .. .. reg_ddrc_addrmap_row_b2_11 = 0x6
744     // .. .. ==> 0XF8006044[11:8] = 0x00000006U
745     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000600U
746     // .. .. reg_ddrc_addrmap_row_b12 = 0x6
747     // .. .. ==> 0XF8006044[15:12] = 0x00000006U
748     // .. ..     ==> MASK : 0x0000F000U    VAL : 0x00006000U
749     // .. .. reg_ddrc_addrmap_row_b13 = 0x6
750     // .. .. ==> 0XF8006044[19:16] = 0x00000006U
751     // .. ..     ==> MASK : 0x000F0000U    VAL : 0x00060000U
752     // .. .. reg_ddrc_addrmap_row_b14 = 0x6
753     // .. .. ==> 0XF8006044[23:20] = 0x00000006U
754     // .. ..     ==> MASK : 0x00F00000U    VAL : 0x00600000U
755     // .. .. reg_ddrc_addrmap_row_b15 = 0xf
756     // .. .. ==> 0XF8006044[27:24] = 0x0000000FU
757     // .. ..     ==> MASK : 0x0F000000U    VAL : 0x0F000000U
758     // .. ..
759     EMIT_MASKWRITE(0XF8006044, 0x0FFFFFFFU ,0x0F666666U),
760     // .. .. reg_phy_rd_local_odt = 0x0
761     // .. .. ==> 0XF8006048[13:12] = 0x00000000U
762     // .. ..     ==> MASK : 0x00003000U    VAL : 0x00000000U
763     // .. .. reg_phy_wr_local_odt = 0x3
764     // .. .. ==> 0XF8006048[15:14] = 0x00000003U
765     // .. ..     ==> MASK : 0x0000C000U    VAL : 0x0000C000U
766     // .. .. reg_phy_idle_local_odt = 0x3
767     // .. .. ==> 0XF8006048[17:16] = 0x00000003U
768     // .. ..     ==> MASK : 0x00030000U    VAL : 0x00030000U
769     // .. ..
770     EMIT_MASKWRITE(0XF8006048, 0x0003F000U ,0x0003C000U),
771     // .. .. reg_phy_rd_cmd_to_data = 0x0
772     // .. .. ==> 0XF8006050[3:0] = 0x00000000U
773     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000000U
774     // .. .. reg_phy_wr_cmd_to_data = 0x0
775     // .. .. ==> 0XF8006050[7:4] = 0x00000000U
776     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000000U
777     // .. .. reg_phy_rdc_we_to_re_delay = 0x8
778     // .. .. ==> 0XF8006050[11:8] = 0x00000008U
779     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000800U
780     // .. .. reg_phy_rdc_fifo_rst_disable = 0x0
781     // .. .. ==> 0XF8006050[15:15] = 0x00000000U
782     // .. ..     ==> MASK : 0x00008000U    VAL : 0x00000000U
783     // .. .. reg_phy_use_fixed_re = 0x1
784     // .. .. ==> 0XF8006050[16:16] = 0x00000001U
785     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00010000U
786     // .. .. reg_phy_rdc_fifo_rst_err_cnt_clr = 0x0
787     // .. .. ==> 0XF8006050[17:17] = 0x00000000U
788     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
789     // .. .. reg_phy_dis_phy_ctrl_rstn = 0x0
790     // .. .. ==> 0XF8006050[18:18] = 0x00000000U
791     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
792     // .. .. reg_phy_clk_stall_level = 0x0
793     // .. .. ==> 0XF8006050[19:19] = 0x00000000U
794     // .. ..     ==> MASK : 0x00080000U    VAL : 0x00000000U
795     // .. .. reg_phy_gatelvl_num_of_dq0 = 0x7
796     // .. .. ==> 0XF8006050[27:24] = 0x00000007U
797     // .. ..     ==> MASK : 0x0F000000U    VAL : 0x07000000U
798     // .. .. reg_phy_wrlvl_num_of_dq0 = 0x7
799     // .. .. ==> 0XF8006050[31:28] = 0x00000007U
800     // .. ..     ==> MASK : 0xF0000000U    VAL : 0x70000000U
801     // .. ..
802     EMIT_MASKWRITE(0XF8006050, 0xFF0F8FFFU ,0x77010800U),
803     // .. .. reg_ddrc_dis_dll_calib = 0x0
804     // .. .. ==> 0XF8006058[16:16] = 0x00000000U
805     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
806     // .. ..
807     EMIT_MASKWRITE(0XF8006058, 0x00010000U ,0x00000000U),
808     // .. .. reg_ddrc_rd_odt_delay = 0x3
809     // .. .. ==> 0XF800605C[3:0] = 0x00000003U
810     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000003U
811     // .. .. reg_ddrc_wr_odt_delay = 0x0
812     // .. .. ==> 0XF800605C[7:4] = 0x00000000U
813     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000000U
814     // .. .. reg_ddrc_rd_odt_hold = 0x0
815     // .. .. ==> 0XF800605C[11:8] = 0x00000000U
816     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000000U
817     // .. .. reg_ddrc_wr_odt_hold = 0x5
818     // .. .. ==> 0XF800605C[15:12] = 0x00000005U
819     // .. ..     ==> MASK : 0x0000F000U    VAL : 0x00005000U
820     // .. ..
821     EMIT_MASKWRITE(0XF800605C, 0x0000FFFFU ,0x00005003U),
822     // .. .. reg_ddrc_pageclose = 0x0
823     // .. .. ==> 0XF8006060[0:0] = 0x00000000U
824     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
825     // .. .. reg_ddrc_lpr_num_entries = 0x1f
826     // .. .. ==> 0XF8006060[6:1] = 0x0000001FU
827     // .. ..     ==> MASK : 0x0000007EU    VAL : 0x0000003EU
828     // .. .. reg_ddrc_auto_pre_en = 0x0
829     // .. .. ==> 0XF8006060[7:7] = 0x00000000U
830     // .. ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
831     // .. .. reg_ddrc_refresh_update_level = 0x0
832     // .. .. ==> 0XF8006060[8:8] = 0x00000000U
833     // .. ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
834     // .. .. reg_ddrc_dis_wc = 0x0
835     // .. .. ==> 0XF8006060[9:9] = 0x00000000U
836     // .. ..     ==> MASK : 0x00000200U    VAL : 0x00000000U
837     // .. .. reg_ddrc_dis_collision_page_opt = 0x0
838     // .. .. ==> 0XF8006060[10:10] = 0x00000000U
839     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
840     // .. .. reg_ddrc_selfref_en = 0x0
841     // .. .. ==> 0XF8006060[12:12] = 0x00000000U
842     // .. ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
843     // .. ..
844     EMIT_MASKWRITE(0XF8006060, 0x000017FFU ,0x0000003EU),
845     // .. .. reg_ddrc_go2critical_hysteresis = 0x0
846     // .. .. ==> 0XF8006064[12:5] = 0x00000000U
847     // .. ..     ==> MASK : 0x00001FE0U    VAL : 0x00000000U
848     // .. .. reg_arb_go2critical_en = 0x1
849     // .. .. ==> 0XF8006064[17:17] = 0x00000001U
850     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00020000U
851     // .. ..
852     EMIT_MASKWRITE(0XF8006064, 0x00021FE0U ,0x00020000U),
853     // .. .. reg_ddrc_wrlvl_ww = 0x41
854     // .. .. ==> 0XF8006068[7:0] = 0x00000041U
855     // .. ..     ==> MASK : 0x000000FFU    VAL : 0x00000041U
856     // .. .. reg_ddrc_rdlvl_rr = 0x41
857     // .. .. ==> 0XF8006068[15:8] = 0x00000041U
858     // .. ..     ==> MASK : 0x0000FF00U    VAL : 0x00004100U
859     // .. .. reg_ddrc_dfi_t_wlmrd = 0x28
860     // .. .. ==> 0XF8006068[25:16] = 0x00000028U
861     // .. ..     ==> MASK : 0x03FF0000U    VAL : 0x00280000U
862     // .. ..
863     EMIT_MASKWRITE(0XF8006068, 0x03FFFFFFU ,0x00284141U),
864     // .. .. dfi_t_ctrlupd_interval_min_x1024 = 0x10
865     // .. .. ==> 0XF800606C[7:0] = 0x00000010U
866     // .. ..     ==> MASK : 0x000000FFU    VAL : 0x00000010U
867     // .. .. dfi_t_ctrlupd_interval_max_x1024 = 0x16
868     // .. .. ==> 0XF800606C[15:8] = 0x00000016U
869     // .. ..     ==> MASK : 0x0000FF00U    VAL : 0x00001600U
870     // .. ..
871     EMIT_MASKWRITE(0XF800606C, 0x0000FFFFU ,0x00001610U),
872     // .. .. reg_ddrc_dfi_t_ctrl_delay = 0x1
873     // .. .. ==> 0XF8006078[3:0] = 0x00000001U
874     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000001U
875     // .. .. reg_ddrc_dfi_t_dram_clk_disable = 0x1
876     // .. .. ==> 0XF8006078[7:4] = 0x00000001U
877     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000010U
878     // .. .. reg_ddrc_dfi_t_dram_clk_enable = 0x1
879     // .. .. ==> 0XF8006078[11:8] = 0x00000001U
880     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000100U
881     // .. .. reg_ddrc_t_cksre = 0x6
882     // .. .. ==> 0XF8006078[15:12] = 0x00000006U
883     // .. ..     ==> MASK : 0x0000F000U    VAL : 0x00006000U
884     // .. .. reg_ddrc_t_cksrx = 0x6
885     // .. .. ==> 0XF8006078[19:16] = 0x00000006U
886     // .. ..     ==> MASK : 0x000F0000U    VAL : 0x00060000U
887     // .. .. reg_ddrc_t_ckesr = 0x4
888     // .. .. ==> 0XF8006078[25:20] = 0x00000004U
889     // .. ..     ==> MASK : 0x03F00000U    VAL : 0x00400000U
890     // .. ..
891     EMIT_MASKWRITE(0XF8006078, 0x03FFFFFFU ,0x00466111U),
892     // .. .. reg_ddrc_t_ckpde = 0x2
893     // .. .. ==> 0XF800607C[3:0] = 0x00000002U
894     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000002U
895     // .. .. reg_ddrc_t_ckpdx = 0x2
896     // .. .. ==> 0XF800607C[7:4] = 0x00000002U
897     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000020U
898     // .. .. reg_ddrc_t_ckdpde = 0x2
899     // .. .. ==> 0XF800607C[11:8] = 0x00000002U
900     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000200U
901     // .. .. reg_ddrc_t_ckdpdx = 0x2
902     // .. .. ==> 0XF800607C[15:12] = 0x00000002U
903     // .. ..     ==> MASK : 0x0000F000U    VAL : 0x00002000U
904     // .. .. reg_ddrc_t_ckcsx = 0x3
905     // .. .. ==> 0XF800607C[19:16] = 0x00000003U
906     // .. ..     ==> MASK : 0x000F0000U    VAL : 0x00030000U
907     // .. ..
908     EMIT_MASKWRITE(0XF800607C, 0x000FFFFFU ,0x00032222U),
909     // .. .. reg_ddrc_dis_auto_zq = 0x0
910     // .. .. ==> 0XF80060A4[0:0] = 0x00000000U
911     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
912     // .. .. reg_ddrc_ddr3 = 0x1
913     // .. .. ==> 0XF80060A4[1:1] = 0x00000001U
914     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
915     // .. .. reg_ddrc_t_mod = 0x200
916     // .. .. ==> 0XF80060A4[11:2] = 0x00000200U
917     // .. ..     ==> MASK : 0x00000FFCU    VAL : 0x00000800U
918     // .. .. reg_ddrc_t_zq_long_nop = 0x200
919     // .. .. ==> 0XF80060A4[21:12] = 0x00000200U
920     // .. ..     ==> MASK : 0x003FF000U    VAL : 0x00200000U
921     // .. .. reg_ddrc_t_zq_short_nop = 0x40
922     // .. .. ==> 0XF80060A4[31:22] = 0x00000040U
923     // .. ..     ==> MASK : 0xFFC00000U    VAL : 0x10000000U
924     // .. ..
925     EMIT_MASKWRITE(0XF80060A4, 0xFFFFFFFFU ,0x10200802U),
926     // .. .. t_zq_short_interval_x1024 = 0xcb73
927     // .. .. ==> 0XF80060A8[19:0] = 0x0000CB73U
928     // .. ..     ==> MASK : 0x000FFFFFU    VAL : 0x0000CB73U
929     // .. .. dram_rstn_x1024 = 0x69
930     // .. .. ==> 0XF80060A8[27:20] = 0x00000069U
931     // .. ..     ==> MASK : 0x0FF00000U    VAL : 0x06900000U
932     // .. ..
933     EMIT_MASKWRITE(0XF80060A8, 0x0FFFFFFFU ,0x0690CB73U),
934     // .. .. deeppowerdown_en = 0x0
935     // .. .. ==> 0XF80060AC[0:0] = 0x00000000U
936     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
937     // .. .. deeppowerdown_to_x1024 = 0xff
938     // .. .. ==> 0XF80060AC[8:1] = 0x000000FFU
939     // .. ..     ==> MASK : 0x000001FEU    VAL : 0x000001FEU
940     // .. ..
941     EMIT_MASKWRITE(0XF80060AC, 0x000001FFU ,0x000001FEU),
942     // .. .. dfi_wrlvl_max_x1024 = 0xfff
943     // .. .. ==> 0XF80060B0[11:0] = 0x00000FFFU
944     // .. ..     ==> MASK : 0x00000FFFU    VAL : 0x00000FFFU
945     // .. .. dfi_rdlvl_max_x1024 = 0xfff
946     // .. .. ==> 0XF80060B0[23:12] = 0x00000FFFU
947     // .. ..     ==> MASK : 0x00FFF000U    VAL : 0x00FFF000U
948     // .. .. ddrc_reg_twrlvl_max_error = 0x0
949     // .. .. ==> 0XF80060B0[24:24] = 0x00000000U
950     // .. ..     ==> MASK : 0x01000000U    VAL : 0x00000000U
951     // .. .. ddrc_reg_trdlvl_max_error = 0x0
952     // .. .. ==> 0XF80060B0[25:25] = 0x00000000U
953     // .. ..     ==> MASK : 0x02000000U    VAL : 0x00000000U
954     // .. .. reg_ddrc_dfi_wr_level_en = 0x1
955     // .. .. ==> 0XF80060B0[26:26] = 0x00000001U
956     // .. ..     ==> MASK : 0x04000000U    VAL : 0x04000000U
957     // .. .. reg_ddrc_dfi_rd_dqs_gate_level = 0x1
958     // .. .. ==> 0XF80060B0[27:27] = 0x00000001U
959     // .. ..     ==> MASK : 0x08000000U    VAL : 0x08000000U
960     // .. .. reg_ddrc_dfi_rd_data_eye_train = 0x1
961     // .. .. ==> 0XF80060B0[28:28] = 0x00000001U
962     // .. ..     ==> MASK : 0x10000000U    VAL : 0x10000000U
963     // .. ..
964     EMIT_MASKWRITE(0XF80060B0, 0x1FFFFFFFU ,0x1CFFFFFFU),
965     // .. .. reg_ddrc_skip_ocd = 0x1
966     // .. .. ==> 0XF80060B4[9:9] = 0x00000001U
967     // .. ..     ==> MASK : 0x00000200U    VAL : 0x00000200U
968     // .. ..
969     EMIT_MASKWRITE(0XF80060B4, 0x00000200U ,0x00000200U),
970     // .. .. reg_ddrc_dfi_t_rddata_en = 0x6
971     // .. .. ==> 0XF80060B8[4:0] = 0x00000006U
972     // .. ..     ==> MASK : 0x0000001FU    VAL : 0x00000006U
973     // .. .. reg_ddrc_dfi_t_ctrlup_min = 0x3
974     // .. .. ==> 0XF80060B8[14:5] = 0x00000003U
975     // .. ..     ==> MASK : 0x00007FE0U    VAL : 0x00000060U
976     // .. .. reg_ddrc_dfi_t_ctrlup_max = 0x40
977     // .. .. ==> 0XF80060B8[24:15] = 0x00000040U
978     // .. ..     ==> MASK : 0x01FF8000U    VAL : 0x00200000U
979     // .. ..
980     EMIT_MASKWRITE(0XF80060B8, 0x01FFFFFFU ,0x00200066U),
981     // .. .. START: RESET ECC ERROR
982     // .. .. Clear_Uncorrectable_DRAM_ECC_error = 1
983     // .. .. ==> 0XF80060C4[0:0] = 0x00000001U
984     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
985     // .. .. Clear_Correctable_DRAM_ECC_error = 1
986     // .. .. ==> 0XF80060C4[1:1] = 0x00000001U
987     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
988     // .. ..
989     EMIT_MASKWRITE(0XF80060C4, 0x00000003U ,0x00000003U),
990     // .. .. FINISH: RESET ECC ERROR
991     // .. .. Clear_Uncorrectable_DRAM_ECC_error = 0x0
992     // .. .. ==> 0XF80060C4[0:0] = 0x00000000U
993     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
994     // .. .. Clear_Correctable_DRAM_ECC_error = 0x0
995     // .. .. ==> 0XF80060C4[1:1] = 0x00000000U
996     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
997     // .. ..
998     EMIT_MASKWRITE(0XF80060C4, 0x00000003U ,0x00000000U),
999     // .. .. CORR_ECC_LOG_VALID = 0x0
1000     // .. .. ==> 0XF80060C8[0:0] = 0x00000000U
1001     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
1002     // .. .. ECC_CORRECTED_BIT_NUM = 0x0
1003     // .. .. ==> 0XF80060C8[7:1] = 0x00000000U
1004     // .. ..     ==> MASK : 0x000000FEU    VAL : 0x00000000U
1005     // .. ..
1006     EMIT_MASKWRITE(0XF80060C8, 0x000000FFU ,0x00000000U),
1007     // .. .. UNCORR_ECC_LOG_VALID = 0x0
1008     // .. .. ==> 0XF80060DC[0:0] = 0x00000000U
1009     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
1010     // .. ..
1011     EMIT_MASKWRITE(0XF80060DC, 0x00000001U ,0x00000000U),
1012     // .. .. STAT_NUM_CORR_ERR = 0x0
1013     // .. .. ==> 0XF80060F0[15:8] = 0x00000000U
1014     // .. ..     ==> MASK : 0x0000FF00U    VAL : 0x00000000U
1015     // .. .. STAT_NUM_UNCORR_ERR = 0x0
1016     // .. .. ==> 0XF80060F0[7:0] = 0x00000000U
1017     // .. ..     ==> MASK : 0x000000FFU    VAL : 0x00000000U
1018     // .. ..
1019     EMIT_MASKWRITE(0XF80060F0, 0x0000FFFFU ,0x00000000U),
1020     // .. .. reg_ddrc_ecc_mode = 0x0
1021     // .. .. ==> 0XF80060F4[2:0] = 0x00000000U
1022     // .. ..     ==> MASK : 0x00000007U    VAL : 0x00000000U
1023     // .. .. reg_ddrc_dis_scrub = 0x1
1024     // .. .. ==> 0XF80060F4[3:3] = 0x00000001U
1025     // .. ..     ==> MASK : 0x00000008U    VAL : 0x00000008U
1026     // .. ..
1027     EMIT_MASKWRITE(0XF80060F4, 0x0000000FU ,0x00000008U),
1028     // .. .. reg_phy_dif_on = 0x0
1029     // .. .. ==> 0XF8006114[3:0] = 0x00000000U
1030     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000000U
1031     // .. .. reg_phy_dif_off = 0x0
1032     // .. .. ==> 0XF8006114[7:4] = 0x00000000U
1033     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000000U
1034     // .. ..
1035     EMIT_MASKWRITE(0XF8006114, 0x000000FFU ,0x00000000U),
1036     // .. .. reg_phy_data_slice_in_use = 0x1
1037     // .. .. ==> 0XF8006118[0:0] = 0x00000001U
1038     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
1039     // .. .. reg_phy_rdlvl_inc_mode = 0x0
1040     // .. .. ==> 0XF8006118[1:1] = 0x00000000U
1041     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
1042     // .. .. reg_phy_gatelvl_inc_mode = 0x0
1043     // .. .. ==> 0XF8006118[2:2] = 0x00000000U
1044     // .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
1045     // .. .. reg_phy_wrlvl_inc_mode = 0x0
1046     // .. .. ==> 0XF8006118[3:3] = 0x00000000U
1047     // .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
1048     // .. .. reg_phy_bist_shift_dq = 0x0
1049     // .. .. ==> 0XF8006118[14:6] = 0x00000000U
1050     // .. ..     ==> MASK : 0x00007FC0U    VAL : 0x00000000U
1051     // .. .. reg_phy_bist_err_clr = 0x0
1052     // .. .. ==> 0XF8006118[23:15] = 0x00000000U
1053     // .. ..     ==> MASK : 0x00FF8000U    VAL : 0x00000000U
1054     // .. .. reg_phy_dq_offset = 0x40
1055     // .. .. ==> 0XF8006118[30:24] = 0x00000040U
1056     // .. ..     ==> MASK : 0x7F000000U    VAL : 0x40000000U
1057     // .. ..
1058     EMIT_MASKWRITE(0XF8006118, 0x7FFFFFCFU ,0x40000001U),
1059     // .. .. reg_phy_data_slice_in_use = 0x1
1060     // .. .. ==> 0XF800611C[0:0] = 0x00000001U
1061     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
1062     // .. .. reg_phy_rdlvl_inc_mode = 0x0
1063     // .. .. ==> 0XF800611C[1:1] = 0x00000000U
1064     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
1065     // .. .. reg_phy_gatelvl_inc_mode = 0x0
1066     // .. .. ==> 0XF800611C[2:2] = 0x00000000U
1067     // .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
1068     // .. .. reg_phy_wrlvl_inc_mode = 0x0
1069     // .. .. ==> 0XF800611C[3:3] = 0x00000000U
1070     // .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
1071     // .. .. reg_phy_bist_shift_dq = 0x0
1072     // .. .. ==> 0XF800611C[14:6] = 0x00000000U
1073     // .. ..     ==> MASK : 0x00007FC0U    VAL : 0x00000000U
1074     // .. .. reg_phy_bist_err_clr = 0x0
1075     // .. .. ==> 0XF800611C[23:15] = 0x00000000U
1076     // .. ..     ==> MASK : 0x00FF8000U    VAL : 0x00000000U
1077     // .. .. reg_phy_dq_offset = 0x40
1078     // .. .. ==> 0XF800611C[30:24] = 0x00000040U
1079     // .. ..     ==> MASK : 0x7F000000U    VAL : 0x40000000U
1080     // .. ..
1081     EMIT_MASKWRITE(0XF800611C, 0x7FFFFFCFU ,0x40000001U),
1082     // .. .. reg_phy_data_slice_in_use = 0x1
1083     // .. .. ==> 0XF8006120[0:0] = 0x00000001U
1084     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
1085     // .. .. reg_phy_rdlvl_inc_mode = 0x0
1086     // .. .. ==> 0XF8006120[1:1] = 0x00000000U
1087     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
1088     // .. .. reg_phy_gatelvl_inc_mode = 0x0
1089     // .. .. ==> 0XF8006120[2:2] = 0x00000000U
1090     // .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
1091     // .. .. reg_phy_wrlvl_inc_mode = 0x0
1092     // .. .. ==> 0XF8006120[3:3] = 0x00000000U
1093     // .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
1094     // .. .. reg_phy_bist_shift_dq = 0x0
1095     // .. .. ==> 0XF8006120[14:6] = 0x00000000U
1096     // .. ..     ==> MASK : 0x00007FC0U    VAL : 0x00000000U
1097     // .. .. reg_phy_bist_err_clr = 0x0
1098     // .. .. ==> 0XF8006120[23:15] = 0x00000000U
1099     // .. ..     ==> MASK : 0x00FF8000U    VAL : 0x00000000U
1100     // .. .. reg_phy_dq_offset = 0x40
1101     // .. .. ==> 0XF8006120[30:24] = 0x00000040U
1102     // .. ..     ==> MASK : 0x7F000000U    VAL : 0x40000000U
1103     // .. ..
1104     EMIT_MASKWRITE(0XF8006120, 0x7FFFFFCFU ,0x40000001U),
1105     // .. .. reg_phy_data_slice_in_use = 0x1
1106     // .. .. ==> 0XF8006124[0:0] = 0x00000001U
1107     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
1108     // .. .. reg_phy_rdlvl_inc_mode = 0x0
1109     // .. .. ==> 0XF8006124[1:1] = 0x00000000U
1110     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
1111     // .. .. reg_phy_gatelvl_inc_mode = 0x0
1112     // .. .. ==> 0XF8006124[2:2] = 0x00000000U
1113     // .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
1114     // .. .. reg_phy_wrlvl_inc_mode = 0x0
1115     // .. .. ==> 0XF8006124[3:3] = 0x00000000U
1116     // .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
1117     // .. .. reg_phy_bist_shift_dq = 0x0
1118     // .. .. ==> 0XF8006124[14:6] = 0x00000000U
1119     // .. ..     ==> MASK : 0x00007FC0U    VAL : 0x00000000U
1120     // .. .. reg_phy_bist_err_clr = 0x0
1121     // .. .. ==> 0XF8006124[23:15] = 0x00000000U
1122     // .. ..     ==> MASK : 0x00FF8000U    VAL : 0x00000000U
1123     // .. .. reg_phy_dq_offset = 0x40
1124     // .. .. ==> 0XF8006124[30:24] = 0x00000040U
1125     // .. ..     ==> MASK : 0x7F000000U    VAL : 0x40000000U
1126     // .. ..
1127     EMIT_MASKWRITE(0XF8006124, 0x7FFFFFCFU ,0x40000001U),
1128     // .. .. reg_phy_wrlvl_init_ratio = 0x0
1129     // .. .. ==> 0XF800612C[9:0] = 0x00000000U
1130     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000000U
1131     // .. .. reg_phy_gatelvl_init_ratio = 0xb0
1132     // .. .. ==> 0XF800612C[19:10] = 0x000000B0U
1133     // .. ..     ==> MASK : 0x000FFC00U    VAL : 0x0002C000U
1134     // .. ..
1135     EMIT_MASKWRITE(0XF800612C, 0x000FFFFFU ,0x0002C000U),
1136     // .. .. reg_phy_wrlvl_init_ratio = 0x0
1137     // .. .. ==> 0XF8006130[9:0] = 0x00000000U
1138     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000000U
1139     // .. .. reg_phy_gatelvl_init_ratio = 0xb1
1140     // .. .. ==> 0XF8006130[19:10] = 0x000000B1U
1141     // .. ..     ==> MASK : 0x000FFC00U    VAL : 0x0002C400U
1142     // .. ..
1143     EMIT_MASKWRITE(0XF8006130, 0x000FFFFFU ,0x0002C400U),
1144     // .. .. reg_phy_wrlvl_init_ratio = 0x3
1145     // .. .. ==> 0XF8006134[9:0] = 0x00000003U
1146     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000003U
1147     // .. .. reg_phy_gatelvl_init_ratio = 0xbc
1148     // .. .. ==> 0XF8006134[19:10] = 0x000000BCU
1149     // .. ..     ==> MASK : 0x000FFC00U    VAL : 0x0002F000U
1150     // .. ..
1151     EMIT_MASKWRITE(0XF8006134, 0x000FFFFFU ,0x0002F003U),
1152     // .. .. reg_phy_wrlvl_init_ratio = 0x3
1153     // .. .. ==> 0XF8006138[9:0] = 0x00000003U
1154     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000003U
1155     // .. .. reg_phy_gatelvl_init_ratio = 0xbb
1156     // .. .. ==> 0XF8006138[19:10] = 0x000000BBU
1157     // .. ..     ==> MASK : 0x000FFC00U    VAL : 0x0002EC00U
1158     // .. ..
1159     EMIT_MASKWRITE(0XF8006138, 0x000FFFFFU ,0x0002EC03U),
1160     // .. .. reg_phy_rd_dqs_slave_ratio = 0x35
1161     // .. .. ==> 0XF8006140[9:0] = 0x00000035U
1162     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000035U
1163     // .. .. reg_phy_rd_dqs_slave_force = 0x0
1164     // .. .. ==> 0XF8006140[10:10] = 0x00000000U
1165     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
1166     // .. .. reg_phy_rd_dqs_slave_delay = 0x0
1167     // .. .. ==> 0XF8006140[19:11] = 0x00000000U
1168     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
1169     // .. ..
1170     EMIT_MASKWRITE(0XF8006140, 0x000FFFFFU ,0x00000035U),
1171     // .. .. reg_phy_rd_dqs_slave_ratio = 0x35
1172     // .. .. ==> 0XF8006144[9:0] = 0x00000035U
1173     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000035U
1174     // .. .. reg_phy_rd_dqs_slave_force = 0x0
1175     // .. .. ==> 0XF8006144[10:10] = 0x00000000U
1176     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
1177     // .. .. reg_phy_rd_dqs_slave_delay = 0x0
1178     // .. .. ==> 0XF8006144[19:11] = 0x00000000U
1179     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
1180     // .. ..
1181     EMIT_MASKWRITE(0XF8006144, 0x000FFFFFU ,0x00000035U),
1182     // .. .. reg_phy_rd_dqs_slave_ratio = 0x35
1183     // .. .. ==> 0XF8006148[9:0] = 0x00000035U
1184     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000035U
1185     // .. .. reg_phy_rd_dqs_slave_force = 0x0
1186     // .. .. ==> 0XF8006148[10:10] = 0x00000000U
1187     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
1188     // .. .. reg_phy_rd_dqs_slave_delay = 0x0
1189     // .. .. ==> 0XF8006148[19:11] = 0x00000000U
1190     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
1191     // .. ..
1192     EMIT_MASKWRITE(0XF8006148, 0x000FFFFFU ,0x00000035U),
1193     // .. .. reg_phy_rd_dqs_slave_ratio = 0x35
1194     // .. .. ==> 0XF800614C[9:0] = 0x00000035U
1195     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000035U
1196     // .. .. reg_phy_rd_dqs_slave_force = 0x0
1197     // .. .. ==> 0XF800614C[10:10] = 0x00000000U
1198     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
1199     // .. .. reg_phy_rd_dqs_slave_delay = 0x0
1200     // .. .. ==> 0XF800614C[19:11] = 0x00000000U
1201     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
1202     // .. ..
1203     EMIT_MASKWRITE(0XF800614C, 0x000FFFFFU ,0x00000035U),
1204     // .. .. reg_phy_wr_dqs_slave_ratio = 0x77
1205     // .. .. ==> 0XF8006154[9:0] = 0x00000077U
1206     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000077U
1207     // .. .. reg_phy_wr_dqs_slave_force = 0x0
1208     // .. .. ==> 0XF8006154[10:10] = 0x00000000U
1209     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
1210     // .. .. reg_phy_wr_dqs_slave_delay = 0x0
1211     // .. .. ==> 0XF8006154[19:11] = 0x00000000U
1212     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
1213     // .. ..
1214     EMIT_MASKWRITE(0XF8006154, 0x000FFFFFU ,0x00000077U),
1215     // .. .. reg_phy_wr_dqs_slave_ratio = 0x77
1216     // .. .. ==> 0XF8006158[9:0] = 0x00000077U
1217     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000077U
1218     // .. .. reg_phy_wr_dqs_slave_force = 0x0
1219     // .. .. ==> 0XF8006158[10:10] = 0x00000000U
1220     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
1221     // .. .. reg_phy_wr_dqs_slave_delay = 0x0
1222     // .. .. ==> 0XF8006158[19:11] = 0x00000000U
1223     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
1224     // .. ..
1225     EMIT_MASKWRITE(0XF8006158, 0x000FFFFFU ,0x00000077U),
1226     // .. .. reg_phy_wr_dqs_slave_ratio = 0x83
1227     // .. .. ==> 0XF800615C[9:0] = 0x00000083U
1228     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000083U
1229     // .. .. reg_phy_wr_dqs_slave_force = 0x0
1230     // .. .. ==> 0XF800615C[10:10] = 0x00000000U
1231     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
1232     // .. .. reg_phy_wr_dqs_slave_delay = 0x0
1233     // .. .. ==> 0XF800615C[19:11] = 0x00000000U
1234     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
1235     // .. ..
1236     EMIT_MASKWRITE(0XF800615C, 0x000FFFFFU ,0x00000083U),
1237     // .. .. reg_phy_wr_dqs_slave_ratio = 0x83
1238     // .. .. ==> 0XF8006160[9:0] = 0x00000083U
1239     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000083U
1240     // .. .. reg_phy_wr_dqs_slave_force = 0x0
1241     // .. .. ==> 0XF8006160[10:10] = 0x00000000U
1242     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
1243     // .. .. reg_phy_wr_dqs_slave_delay = 0x0
1244     // .. .. ==> 0XF8006160[19:11] = 0x00000000U
1245     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
1246     // .. ..
1247     EMIT_MASKWRITE(0XF8006160, 0x000FFFFFU ,0x00000083U),
1248     // .. .. reg_phy_fifo_we_slave_ratio = 0x105
1249     // .. .. ==> 0XF8006168[10:0] = 0x00000105U
1250     // .. ..     ==> MASK : 0x000007FFU    VAL : 0x00000105U
1251     // .. .. reg_phy_fifo_we_in_force = 0x0
1252     // .. .. ==> 0XF8006168[11:11] = 0x00000000U
1253     // .. ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
1254     // .. .. reg_phy_fifo_we_in_delay = 0x0
1255     // .. .. ==> 0XF8006168[20:12] = 0x00000000U
1256     // .. ..     ==> MASK : 0x001FF000U    VAL : 0x00000000U
1257     // .. ..
1258     EMIT_MASKWRITE(0XF8006168, 0x001FFFFFU ,0x00000105U),
1259     // .. .. reg_phy_fifo_we_slave_ratio = 0x106
1260     // .. .. ==> 0XF800616C[10:0] = 0x00000106U
1261     // .. ..     ==> MASK : 0x000007FFU    VAL : 0x00000106U
1262     // .. .. reg_phy_fifo_we_in_force = 0x0
1263     // .. .. ==> 0XF800616C[11:11] = 0x00000000U
1264     // .. ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
1265     // .. .. reg_phy_fifo_we_in_delay = 0x0
1266     // .. .. ==> 0XF800616C[20:12] = 0x00000000U
1267     // .. ..     ==> MASK : 0x001FF000U    VAL : 0x00000000U
1268     // .. ..
1269     EMIT_MASKWRITE(0XF800616C, 0x001FFFFFU ,0x00000106U),
1270     // .. .. reg_phy_fifo_we_slave_ratio = 0x111
1271     // .. .. ==> 0XF8006170[10:0] = 0x00000111U
1272     // .. ..     ==> MASK : 0x000007FFU    VAL : 0x00000111U
1273     // .. .. reg_phy_fifo_we_in_force = 0x0
1274     // .. .. ==> 0XF8006170[11:11] = 0x00000000U
1275     // .. ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
1276     // .. .. reg_phy_fifo_we_in_delay = 0x0
1277     // .. .. ==> 0XF8006170[20:12] = 0x00000000U
1278     // .. ..     ==> MASK : 0x001FF000U    VAL : 0x00000000U
1279     // .. ..
1280     EMIT_MASKWRITE(0XF8006170, 0x001FFFFFU ,0x00000111U),
1281     // .. .. reg_phy_fifo_we_slave_ratio = 0x110
1282     // .. .. ==> 0XF8006174[10:0] = 0x00000110U
1283     // .. ..     ==> MASK : 0x000007FFU    VAL : 0x00000110U
1284     // .. .. reg_phy_fifo_we_in_force = 0x0
1285     // .. .. ==> 0XF8006174[11:11] = 0x00000000U
1286     // .. ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
1287     // .. .. reg_phy_fifo_we_in_delay = 0x0
1288     // .. .. ==> 0XF8006174[20:12] = 0x00000000U
1289     // .. ..     ==> MASK : 0x001FF000U    VAL : 0x00000000U
1290     // .. ..
1291     EMIT_MASKWRITE(0XF8006174, 0x001FFFFFU ,0x00000110U),
1292     // .. .. reg_phy_wr_data_slave_ratio = 0xb7
1293     // .. .. ==> 0XF800617C[9:0] = 0x000000B7U
1294     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000000B7U
1295     // .. .. reg_phy_wr_data_slave_force = 0x0
1296     // .. .. ==> 0XF800617C[10:10] = 0x00000000U
1297     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
1298     // .. .. reg_phy_wr_data_slave_delay = 0x0
1299     // .. .. ==> 0XF800617C[19:11] = 0x00000000U
1300     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
1301     // .. ..
1302     EMIT_MASKWRITE(0XF800617C, 0x000FFFFFU ,0x000000B7U),
1303     // .. .. reg_phy_wr_data_slave_ratio = 0xb7
1304     // .. .. ==> 0XF8006180[9:0] = 0x000000B7U
1305     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000000B7U
1306     // .. .. reg_phy_wr_data_slave_force = 0x0
1307     // .. .. ==> 0XF8006180[10:10] = 0x00000000U
1308     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
1309     // .. .. reg_phy_wr_data_slave_delay = 0x0
1310     // .. .. ==> 0XF8006180[19:11] = 0x00000000U
1311     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
1312     // .. ..
1313     EMIT_MASKWRITE(0XF8006180, 0x000FFFFFU ,0x000000B7U),
1314     // .. .. reg_phy_wr_data_slave_ratio = 0xc3
1315     // .. .. ==> 0XF8006184[9:0] = 0x000000C3U
1316     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000000C3U
1317     // .. .. reg_phy_wr_data_slave_force = 0x0
1318     // .. .. ==> 0XF8006184[10:10] = 0x00000000U
1319     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
1320     // .. .. reg_phy_wr_data_slave_delay = 0x0
1321     // .. .. ==> 0XF8006184[19:11] = 0x00000000U
1322     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
1323     // .. ..
1324     EMIT_MASKWRITE(0XF8006184, 0x000FFFFFU ,0x000000C3U),
1325     // .. .. reg_phy_wr_data_slave_ratio = 0xc3
1326     // .. .. ==> 0XF8006188[9:0] = 0x000000C3U
1327     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000000C3U
1328     // .. .. reg_phy_wr_data_slave_force = 0x0
1329     // .. .. ==> 0XF8006188[10:10] = 0x00000000U
1330     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
1331     // .. .. reg_phy_wr_data_slave_delay = 0x0
1332     // .. .. ==> 0XF8006188[19:11] = 0x00000000U
1333     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
1334     // .. ..
1335     EMIT_MASKWRITE(0XF8006188, 0x000FFFFFU ,0x000000C3U),
1336     // .. .. reg_phy_bl2 = 0x0
1337     // .. .. ==> 0XF8006190[1:1] = 0x00000000U
1338     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
1339     // .. .. reg_phy_at_spd_atpg = 0x0
1340     // .. .. ==> 0XF8006190[2:2] = 0x00000000U
1341     // .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
1342     // .. .. reg_phy_bist_enable = 0x0
1343     // .. .. ==> 0XF8006190[3:3] = 0x00000000U
1344     // .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
1345     // .. .. reg_phy_bist_force_err = 0x0
1346     // .. .. ==> 0XF8006190[4:4] = 0x00000000U
1347     // .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
1348     // .. .. reg_phy_bist_mode = 0x0
1349     // .. .. ==> 0XF8006190[6:5] = 0x00000000U
1350     // .. ..     ==> MASK : 0x00000060U    VAL : 0x00000000U
1351     // .. .. reg_phy_invert_clkout = 0x1
1352     // .. .. ==> 0XF8006190[7:7] = 0x00000001U
1353     // .. ..     ==> MASK : 0x00000080U    VAL : 0x00000080U
1354     // .. .. reg_phy_sel_logic = 0x0
1355     // .. .. ==> 0XF8006190[9:9] = 0x00000000U
1356     // .. ..     ==> MASK : 0x00000200U    VAL : 0x00000000U
1357     // .. .. reg_phy_ctrl_slave_ratio = 0x100
1358     // .. .. ==> 0XF8006190[19:10] = 0x00000100U
1359     // .. ..     ==> MASK : 0x000FFC00U    VAL : 0x00040000U
1360     // .. .. reg_phy_ctrl_slave_force = 0x0
1361     // .. .. ==> 0XF8006190[20:20] = 0x00000000U
1362     // .. ..     ==> MASK : 0x00100000U    VAL : 0x00000000U
1363     // .. .. reg_phy_ctrl_slave_delay = 0x0
1364     // .. .. ==> 0XF8006190[27:21] = 0x00000000U
1365     // .. ..     ==> MASK : 0x0FE00000U    VAL : 0x00000000U
1366     // .. .. reg_phy_lpddr = 0x0
1367     // .. .. ==> 0XF8006190[29:29] = 0x00000000U
1368     // .. ..     ==> MASK : 0x20000000U    VAL : 0x00000000U
1369     // .. .. reg_phy_cmd_latency = 0x0
1370     // .. .. ==> 0XF8006190[30:30] = 0x00000000U
1371     // .. ..     ==> MASK : 0x40000000U    VAL : 0x00000000U
1372     // .. ..
1373     EMIT_MASKWRITE(0XF8006190, 0x6FFFFEFEU ,0x00040080U),
1374     // .. .. reg_phy_wr_rl_delay = 0x2
1375     // .. .. ==> 0XF8006194[4:0] = 0x00000002U
1376     // .. ..     ==> MASK : 0x0000001FU    VAL : 0x00000002U
1377     // .. .. reg_phy_rd_rl_delay = 0x4
1378     // .. .. ==> 0XF8006194[9:5] = 0x00000004U
1379     // .. ..     ==> MASK : 0x000003E0U    VAL : 0x00000080U
1380     // .. .. reg_phy_dll_lock_diff = 0xf
1381     // .. .. ==> 0XF8006194[13:10] = 0x0000000FU
1382     // .. ..     ==> MASK : 0x00003C00U    VAL : 0x00003C00U
1383     // .. .. reg_phy_use_wr_level = 0x1
1384     // .. .. ==> 0XF8006194[14:14] = 0x00000001U
1385     // .. ..     ==> MASK : 0x00004000U    VAL : 0x00004000U
1386     // .. .. reg_phy_use_rd_dqs_gate_level = 0x1
1387     // .. .. ==> 0XF8006194[15:15] = 0x00000001U
1388     // .. ..     ==> MASK : 0x00008000U    VAL : 0x00008000U
1389     // .. .. reg_phy_use_rd_data_eye_level = 0x1
1390     // .. .. ==> 0XF8006194[16:16] = 0x00000001U
1391     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00010000U
1392     // .. .. reg_phy_dis_calib_rst = 0x0
1393     // .. .. ==> 0XF8006194[17:17] = 0x00000000U
1394     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
1395     // .. .. reg_phy_ctrl_slave_delay = 0x0
1396     // .. .. ==> 0XF8006194[19:18] = 0x00000000U
1397     // .. ..     ==> MASK : 0x000C0000U    VAL : 0x00000000U
1398     // .. ..
1399     EMIT_MASKWRITE(0XF8006194, 0x000FFFFFU ,0x0001FC82U),
1400     // .. .. reg_arb_page_addr_mask = 0x0
1401     // .. .. ==> 0XF8006204[31:0] = 0x00000000U
1402     // .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0x00000000U
1403     // .. ..
1404     EMIT_MASKWRITE(0XF8006204, 0xFFFFFFFFU ,0x00000000U),
1405     // .. .. reg_arb_pri_wr_portn = 0x3ff
1406     // .. .. ==> 0XF8006208[9:0] = 0x000003FFU
1407     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
1408     // .. .. reg_arb_disable_aging_wr_portn = 0x0
1409     // .. .. ==> 0XF8006208[16:16] = 0x00000000U
1410     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
1411     // .. .. reg_arb_disable_urgent_wr_portn = 0x0
1412     // .. .. ==> 0XF8006208[17:17] = 0x00000000U
1413     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
1414     // .. .. reg_arb_dis_page_match_wr_portn = 0x0
1415     // .. .. ==> 0XF8006208[18:18] = 0x00000000U
1416     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
1417     // .. ..
1418     EMIT_MASKWRITE(0XF8006208, 0x000703FFU ,0x000003FFU),
1419     // .. .. reg_arb_pri_wr_portn = 0x3ff
1420     // .. .. ==> 0XF800620C[9:0] = 0x000003FFU
1421     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
1422     // .. .. reg_arb_disable_aging_wr_portn = 0x0
1423     // .. .. ==> 0XF800620C[16:16] = 0x00000000U
1424     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
1425     // .. .. reg_arb_disable_urgent_wr_portn = 0x0
1426     // .. .. ==> 0XF800620C[17:17] = 0x00000000U
1427     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
1428     // .. .. reg_arb_dis_page_match_wr_portn = 0x0
1429     // .. .. ==> 0XF800620C[18:18] = 0x00000000U
1430     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
1431     // .. ..
1432     EMIT_MASKWRITE(0XF800620C, 0x000703FFU ,0x000003FFU),
1433     // .. .. reg_arb_pri_wr_portn = 0x3ff
1434     // .. .. ==> 0XF8006210[9:0] = 0x000003FFU
1435     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
1436     // .. .. reg_arb_disable_aging_wr_portn = 0x0
1437     // .. .. ==> 0XF8006210[16:16] = 0x00000000U
1438     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
1439     // .. .. reg_arb_disable_urgent_wr_portn = 0x0
1440     // .. .. ==> 0XF8006210[17:17] = 0x00000000U
1441     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
1442     // .. .. reg_arb_dis_page_match_wr_portn = 0x0
1443     // .. .. ==> 0XF8006210[18:18] = 0x00000000U
1444     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
1445     // .. ..
1446     EMIT_MASKWRITE(0XF8006210, 0x000703FFU ,0x000003FFU),
1447     // .. .. reg_arb_pri_wr_portn = 0x3ff
1448     // .. .. ==> 0XF8006214[9:0] = 0x000003FFU
1449     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
1450     // .. .. reg_arb_disable_aging_wr_portn = 0x0
1451     // .. .. ==> 0XF8006214[16:16] = 0x00000000U
1452     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
1453     // .. .. reg_arb_disable_urgent_wr_portn = 0x0
1454     // .. .. ==> 0XF8006214[17:17] = 0x00000000U
1455     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
1456     // .. .. reg_arb_dis_page_match_wr_portn = 0x0
1457     // .. .. ==> 0XF8006214[18:18] = 0x00000000U
1458     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
1459     // .. ..
1460     EMIT_MASKWRITE(0XF8006214, 0x000703FFU ,0x000003FFU),
1461     // .. .. reg_arb_pri_rd_portn = 0x3ff
1462     // .. .. ==> 0XF8006218[9:0] = 0x000003FFU
1463     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
1464     // .. .. reg_arb_disable_aging_rd_portn = 0x0
1465     // .. .. ==> 0XF8006218[16:16] = 0x00000000U
1466     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
1467     // .. .. reg_arb_disable_urgent_rd_portn = 0x0
1468     // .. .. ==> 0XF8006218[17:17] = 0x00000000U
1469     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
1470     // .. .. reg_arb_dis_page_match_rd_portn = 0x0
1471     // .. .. ==> 0XF8006218[18:18] = 0x00000000U
1472     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
1473     // .. .. reg_arb_set_hpr_rd_portn = 0x0
1474     // .. .. ==> 0XF8006218[19:19] = 0x00000000U
1475     // .. ..     ==> MASK : 0x00080000U    VAL : 0x00000000U
1476     // .. ..
1477     EMIT_MASKWRITE(0XF8006218, 0x000F03FFU ,0x000003FFU),
1478     // .. .. reg_arb_pri_rd_portn = 0x3ff
1479     // .. .. ==> 0XF800621C[9:0] = 0x000003FFU
1480     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
1481     // .. .. reg_arb_disable_aging_rd_portn = 0x0
1482     // .. .. ==> 0XF800621C[16:16] = 0x00000000U
1483     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
1484     // .. .. reg_arb_disable_urgent_rd_portn = 0x0
1485     // .. .. ==> 0XF800621C[17:17] = 0x00000000U
1486     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
1487     // .. .. reg_arb_dis_page_match_rd_portn = 0x0
1488     // .. .. ==> 0XF800621C[18:18] = 0x00000000U
1489     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
1490     // .. .. reg_arb_set_hpr_rd_portn = 0x0
1491     // .. .. ==> 0XF800621C[19:19] = 0x00000000U
1492     // .. ..     ==> MASK : 0x00080000U    VAL : 0x00000000U
1493     // .. ..
1494     EMIT_MASKWRITE(0XF800621C, 0x000F03FFU ,0x000003FFU),
1495     // .. .. reg_arb_pri_rd_portn = 0x3ff
1496     // .. .. ==> 0XF8006220[9:0] = 0x000003FFU
1497     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
1498     // .. .. reg_arb_disable_aging_rd_portn = 0x0
1499     // .. .. ==> 0XF8006220[16:16] = 0x00000000U
1500     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
1501     // .. .. reg_arb_disable_urgent_rd_portn = 0x0
1502     // .. .. ==> 0XF8006220[17:17] = 0x00000000U
1503     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
1504     // .. .. reg_arb_dis_page_match_rd_portn = 0x0
1505     // .. .. ==> 0XF8006220[18:18] = 0x00000000U
1506     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
1507     // .. .. reg_arb_set_hpr_rd_portn = 0x0
1508     // .. .. ==> 0XF8006220[19:19] = 0x00000000U
1509     // .. ..     ==> MASK : 0x00080000U    VAL : 0x00000000U
1510     // .. ..
1511     EMIT_MASKWRITE(0XF8006220, 0x000F03FFU ,0x000003FFU),
1512     // .. .. reg_arb_pri_rd_portn = 0x3ff
1513     // .. .. ==> 0XF8006224[9:0] = 0x000003FFU
1514     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
1515     // .. .. reg_arb_disable_aging_rd_portn = 0x0
1516     // .. .. ==> 0XF8006224[16:16] = 0x00000000U
1517     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
1518     // .. .. reg_arb_disable_urgent_rd_portn = 0x0
1519     // .. .. ==> 0XF8006224[17:17] = 0x00000000U
1520     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
1521     // .. .. reg_arb_dis_page_match_rd_portn = 0x0
1522     // .. .. ==> 0XF8006224[18:18] = 0x00000000U
1523     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
1524     // .. .. reg_arb_set_hpr_rd_portn = 0x0
1525     // .. .. ==> 0XF8006224[19:19] = 0x00000000U
1526     // .. ..     ==> MASK : 0x00080000U    VAL : 0x00000000U
1527     // .. ..
1528     EMIT_MASKWRITE(0XF8006224, 0x000F03FFU ,0x000003FFU),
1529     // .. .. reg_ddrc_lpddr2 = 0x0
1530     // .. .. ==> 0XF80062A8[0:0] = 0x00000000U
1531     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
1532     // .. .. reg_ddrc_derate_enable = 0x0
1533     // .. .. ==> 0XF80062A8[2:2] = 0x00000000U
1534     // .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
1535     // .. .. reg_ddrc_mr4_margin = 0x0
1536     // .. .. ==> 0XF80062A8[11:4] = 0x00000000U
1537     // .. ..     ==> MASK : 0x00000FF0U    VAL : 0x00000000U
1538     // .. ..
1539     EMIT_MASKWRITE(0XF80062A8, 0x00000FF5U ,0x00000000U),
1540     // .. .. reg_ddrc_mr4_read_interval = 0x0
1541     // .. .. ==> 0XF80062AC[31:0] = 0x00000000U
1542     // .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0x00000000U
1543     // .. ..
1544     EMIT_MASKWRITE(0XF80062AC, 0xFFFFFFFFU ,0x00000000U),
1545     // .. .. reg_ddrc_min_stable_clock_x1 = 0x5
1546     // .. .. ==> 0XF80062B0[3:0] = 0x00000005U
1547     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000005U
1548     // .. .. reg_ddrc_idle_after_reset_x32 = 0x12
1549     // .. .. ==> 0XF80062B0[11:4] = 0x00000012U
1550     // .. ..     ==> MASK : 0x00000FF0U    VAL : 0x00000120U
1551     // .. .. reg_ddrc_t_mrw = 0x5
1552     // .. .. ==> 0XF80062B0[21:12] = 0x00000005U
1553     // .. ..     ==> MASK : 0x003FF000U    VAL : 0x00005000U
1554     // .. ..
1555     EMIT_MASKWRITE(0XF80062B0, 0x003FFFFFU ,0x00005125U),
1556     // .. .. reg_ddrc_max_auto_init_x1024 = 0xa8
1557     // .. .. ==> 0XF80062B4[7:0] = 0x000000A8U
1558     // .. ..     ==> MASK : 0x000000FFU    VAL : 0x000000A8U
1559     // .. .. reg_ddrc_dev_zqinit_x32 = 0x12
1560     // .. .. ==> 0XF80062B4[17:8] = 0x00000012U
1561     // .. ..     ==> MASK : 0x0003FF00U    VAL : 0x00001200U
1562     // .. ..
1563     EMIT_MASKWRITE(0XF80062B4, 0x0003FFFFU ,0x000012A8U),
1564     // .. .. START: POLL ON DCI STATUS
1565     // .. .. DONE = 1
1566     // .. .. ==> 0XF8000B74[13:13] = 0x00000001U
1567     // .. ..     ==> MASK : 0x00002000U    VAL : 0x00002000U
1568     // .. ..
1569     EMIT_MASKPOLL(0XF8000B74, 0x00002000U),
1570     // .. .. FINISH: POLL ON DCI STATUS
1571     // .. .. START: UNLOCK DDR
1572     // .. .. reg_ddrc_soft_rstb = 0x1
1573     // .. .. ==> 0XF8006000[0:0] = 0x00000001U
1574     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
1575     // .. .. reg_ddrc_powerdown_en = 0x0
1576     // .. .. ==> 0XF8006000[1:1] = 0x00000000U
1577     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
1578     // .. .. reg_ddrc_data_bus_width = 0x0
1579     // .. .. ==> 0XF8006000[3:2] = 0x00000000U
1580     // .. ..     ==> MASK : 0x0000000CU    VAL : 0x00000000U
1581     // .. .. reg_ddrc_burst8_refresh = 0x0
1582     // .. .. ==> 0XF8006000[6:4] = 0x00000000U
1583     // .. ..     ==> MASK : 0x00000070U    VAL : 0x00000000U
1584     // .. .. reg_ddrc_rdwr_idle_gap = 1
1585     // .. .. ==> 0XF8006000[13:7] = 0x00000001U
1586     // .. ..     ==> MASK : 0x00003F80U    VAL : 0x00000080U
1587     // .. .. reg_ddrc_dis_rd_bypass = 0x0
1588     // .. .. ==> 0XF8006000[14:14] = 0x00000000U
1589     // .. ..     ==> MASK : 0x00004000U    VAL : 0x00000000U
1590     // .. .. reg_ddrc_dis_act_bypass = 0x0
1591     // .. .. ==> 0XF8006000[15:15] = 0x00000000U
1592     // .. ..     ==> MASK : 0x00008000U    VAL : 0x00000000U
1593     // .. .. reg_ddrc_dis_auto_refresh = 0x0
1594     // .. .. ==> 0XF8006000[16:16] = 0x00000000U
1595     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
1596     // .. ..
1597     EMIT_MASKWRITE(0XF8006000, 0x0001FFFFU ,0x00000081U),
1598     // .. .. FINISH: UNLOCK DDR
1599     // .. .. START: CHECK DDR STATUS
1600     // .. .. ddrc_reg_operating_mode = 1
1601     // .. .. ==> 0XF8006054[2:0] = 0x00000001U
1602     // .. ..     ==> MASK : 0x00000007U    VAL : 0x00000001U
1603     // .. ..
1604     EMIT_MASKPOLL(0XF8006054, 0x00000007U),
1605     // .. .. FINISH: CHECK DDR STATUS
1606     // .. FINISH: DDR INITIALIZATION
1607     // FINISH: top
1608     //
1609     EMIT_EXIT(),
1610 
1611     //
1612 };
1613 
1614 unsigned long ps7_mio_init_data_3_0[] = {
1615     // START: top
1616     // .. START: SLCR SETTINGS
1617     // .. UNLOCK_KEY = 0XDF0D
1618     // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
1619     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000DF0DU
1620     // ..
1621     EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU),
1622     // .. FINISH: SLCR SETTINGS
1623     // .. START: OCM REMAPPING
1624     // .. FINISH: OCM REMAPPING
1625     // .. START: DDRIOB SETTINGS
1626     // .. reserved_INP_POWER = 0x0
1627     // .. ==> 0XF8000B40[0:0] = 0x00000000U
1628     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
1629     // .. INP_TYPE = 0x0
1630     // .. ==> 0XF8000B40[2:1] = 0x00000000U
1631     // ..     ==> MASK : 0x00000006U    VAL : 0x00000000U
1632     // .. DCI_UPDATE_B = 0x0
1633     // .. ==> 0XF8000B40[3:3] = 0x00000000U
1634     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
1635     // .. TERM_EN = 0x0
1636     // .. ==> 0XF8000B40[4:4] = 0x00000000U
1637     // ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
1638     // .. DCI_TYPE = 0x0
1639     // .. ==> 0XF8000B40[6:5] = 0x00000000U
1640     // ..     ==> MASK : 0x00000060U    VAL : 0x00000000U
1641     // .. IBUF_DISABLE_MODE = 0x0
1642     // .. ==> 0XF8000B40[7:7] = 0x00000000U
1643     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
1644     // .. TERM_DISABLE_MODE = 0x0
1645     // .. ==> 0XF8000B40[8:8] = 0x00000000U
1646     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
1647     // .. OUTPUT_EN = 0x3
1648     // .. ==> 0XF8000B40[10:9] = 0x00000003U
1649     // ..     ==> MASK : 0x00000600U    VAL : 0x00000600U
1650     // .. PULLUP_EN = 0x0
1651     // .. ==> 0XF8000B40[11:11] = 0x00000000U
1652     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
1653     // ..
1654     EMIT_MASKWRITE(0XF8000B40, 0x00000FFFU ,0x00000600U),
1655     // .. reserved_INP_POWER = 0x0
1656     // .. ==> 0XF8000B44[0:0] = 0x00000000U
1657     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
1658     // .. INP_TYPE = 0x0
1659     // .. ==> 0XF8000B44[2:1] = 0x00000000U
1660     // ..     ==> MASK : 0x00000006U    VAL : 0x00000000U
1661     // .. DCI_UPDATE_B = 0x0
1662     // .. ==> 0XF8000B44[3:3] = 0x00000000U
1663     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
1664     // .. TERM_EN = 0x0
1665     // .. ==> 0XF8000B44[4:4] = 0x00000000U
1666     // ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
1667     // .. DCI_TYPE = 0x0
1668     // .. ==> 0XF8000B44[6:5] = 0x00000000U
1669     // ..     ==> MASK : 0x00000060U    VAL : 0x00000000U
1670     // .. IBUF_DISABLE_MODE = 0x0
1671     // .. ==> 0XF8000B44[7:7] = 0x00000000U
1672     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
1673     // .. TERM_DISABLE_MODE = 0x0
1674     // .. ==> 0XF8000B44[8:8] = 0x00000000U
1675     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
1676     // .. OUTPUT_EN = 0x3
1677     // .. ==> 0XF8000B44[10:9] = 0x00000003U
1678     // ..     ==> MASK : 0x00000600U    VAL : 0x00000600U
1679     // .. PULLUP_EN = 0x0
1680     // .. ==> 0XF8000B44[11:11] = 0x00000000U
1681     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
1682     // ..
1683     EMIT_MASKWRITE(0XF8000B44, 0x00000FFFU ,0x00000600U),
1684     // .. reserved_INP_POWER = 0x0
1685     // .. ==> 0XF8000B48[0:0] = 0x00000000U
1686     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
1687     // .. INP_TYPE = 0x1
1688     // .. ==> 0XF8000B48[2:1] = 0x00000001U
1689     // ..     ==> MASK : 0x00000006U    VAL : 0x00000002U
1690     // .. DCI_UPDATE_B = 0x0
1691     // .. ==> 0XF8000B48[3:3] = 0x00000000U
1692     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
1693     // .. TERM_EN = 0x1
1694     // .. ==> 0XF8000B48[4:4] = 0x00000001U
1695     // ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
1696     // .. DCI_TYPE = 0x3
1697     // .. ==> 0XF8000B48[6:5] = 0x00000003U
1698     // ..     ==> MASK : 0x00000060U    VAL : 0x00000060U
1699     // .. IBUF_DISABLE_MODE = 0
1700     // .. ==> 0XF8000B48[7:7] = 0x00000000U
1701     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
1702     // .. TERM_DISABLE_MODE = 0
1703     // .. ==> 0XF8000B48[8:8] = 0x00000000U
1704     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
1705     // .. OUTPUT_EN = 0x3
1706     // .. ==> 0XF8000B48[10:9] = 0x00000003U
1707     // ..     ==> MASK : 0x00000600U    VAL : 0x00000600U
1708     // .. PULLUP_EN = 0x0
1709     // .. ==> 0XF8000B48[11:11] = 0x00000000U
1710     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
1711     // ..
1712     EMIT_MASKWRITE(0XF8000B48, 0x00000FFFU ,0x00000672U),
1713     // .. reserved_INP_POWER = 0x0
1714     // .. ==> 0XF8000B4C[0:0] = 0x00000000U
1715     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
1716     // .. INP_TYPE = 0x1
1717     // .. ==> 0XF8000B4C[2:1] = 0x00000001U
1718     // ..     ==> MASK : 0x00000006U    VAL : 0x00000002U
1719     // .. DCI_UPDATE_B = 0x0
1720     // .. ==> 0XF8000B4C[3:3] = 0x00000000U
1721     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
1722     // .. TERM_EN = 0x1
1723     // .. ==> 0XF8000B4C[4:4] = 0x00000001U
1724     // ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
1725     // .. DCI_TYPE = 0x3
1726     // .. ==> 0XF8000B4C[6:5] = 0x00000003U
1727     // ..     ==> MASK : 0x00000060U    VAL : 0x00000060U
1728     // .. IBUF_DISABLE_MODE = 0
1729     // .. ==> 0XF8000B4C[7:7] = 0x00000000U
1730     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
1731     // .. TERM_DISABLE_MODE = 0
1732     // .. ==> 0XF8000B4C[8:8] = 0x00000000U
1733     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
1734     // .. OUTPUT_EN = 0x3
1735     // .. ==> 0XF8000B4C[10:9] = 0x00000003U
1736     // ..     ==> MASK : 0x00000600U    VAL : 0x00000600U
1737     // .. PULLUP_EN = 0x0
1738     // .. ==> 0XF8000B4C[11:11] = 0x00000000U
1739     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
1740     // ..
1741     EMIT_MASKWRITE(0XF8000B4C, 0x00000FFFU ,0x00000672U),
1742     // .. reserved_INP_POWER = 0x0
1743     // .. ==> 0XF8000B50[0:0] = 0x00000000U
1744     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
1745     // .. INP_TYPE = 0x2
1746     // .. ==> 0XF8000B50[2:1] = 0x00000002U
1747     // ..     ==> MASK : 0x00000006U    VAL : 0x00000004U
1748     // .. DCI_UPDATE_B = 0x0
1749     // .. ==> 0XF8000B50[3:3] = 0x00000000U
1750     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
1751     // .. TERM_EN = 0x1
1752     // .. ==> 0XF8000B50[4:4] = 0x00000001U
1753     // ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
1754     // .. DCI_TYPE = 0x3
1755     // .. ==> 0XF8000B50[6:5] = 0x00000003U
1756     // ..     ==> MASK : 0x00000060U    VAL : 0x00000060U
1757     // .. IBUF_DISABLE_MODE = 0
1758     // .. ==> 0XF8000B50[7:7] = 0x00000000U
1759     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
1760     // .. TERM_DISABLE_MODE = 0
1761     // .. ==> 0XF8000B50[8:8] = 0x00000000U
1762     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
1763     // .. OUTPUT_EN = 0x3
1764     // .. ==> 0XF8000B50[10:9] = 0x00000003U
1765     // ..     ==> MASK : 0x00000600U    VAL : 0x00000600U
1766     // .. PULLUP_EN = 0x0
1767     // .. ==> 0XF8000B50[11:11] = 0x00000000U
1768     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
1769     // ..
1770     EMIT_MASKWRITE(0XF8000B50, 0x00000FFFU ,0x00000674U),
1771     // .. reserved_INP_POWER = 0x0
1772     // .. ==> 0XF8000B54[0:0] = 0x00000000U
1773     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
1774     // .. INP_TYPE = 0x2
1775     // .. ==> 0XF8000B54[2:1] = 0x00000002U
1776     // ..     ==> MASK : 0x00000006U    VAL : 0x00000004U
1777     // .. DCI_UPDATE_B = 0x0
1778     // .. ==> 0XF8000B54[3:3] = 0x00000000U
1779     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
1780     // .. TERM_EN = 0x1
1781     // .. ==> 0XF8000B54[4:4] = 0x00000001U
1782     // ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
1783     // .. DCI_TYPE = 0x3
1784     // .. ==> 0XF8000B54[6:5] = 0x00000003U
1785     // ..     ==> MASK : 0x00000060U    VAL : 0x00000060U
1786     // .. IBUF_DISABLE_MODE = 0
1787     // .. ==> 0XF8000B54[7:7] = 0x00000000U
1788     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
1789     // .. TERM_DISABLE_MODE = 0
1790     // .. ==> 0XF8000B54[8:8] = 0x00000000U
1791     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
1792     // .. OUTPUT_EN = 0x3
1793     // .. ==> 0XF8000B54[10:9] = 0x00000003U
1794     // ..     ==> MASK : 0x00000600U    VAL : 0x00000600U
1795     // .. PULLUP_EN = 0x0
1796     // .. ==> 0XF8000B54[11:11] = 0x00000000U
1797     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
1798     // ..
1799     EMIT_MASKWRITE(0XF8000B54, 0x00000FFFU ,0x00000674U),
1800     // .. reserved_INP_POWER = 0x0
1801     // .. ==> 0XF8000B58[0:0] = 0x00000000U
1802     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
1803     // .. INP_TYPE = 0x0
1804     // .. ==> 0XF8000B58[2:1] = 0x00000000U
1805     // ..     ==> MASK : 0x00000006U    VAL : 0x00000000U
1806     // .. DCI_UPDATE_B = 0x0
1807     // .. ==> 0XF8000B58[3:3] = 0x00000000U
1808     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
1809     // .. TERM_EN = 0x0
1810     // .. ==> 0XF8000B58[4:4] = 0x00000000U
1811     // ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
1812     // .. DCI_TYPE = 0x0
1813     // .. ==> 0XF8000B58[6:5] = 0x00000000U
1814     // ..     ==> MASK : 0x00000060U    VAL : 0x00000000U
1815     // .. IBUF_DISABLE_MODE = 0x0
1816     // .. ==> 0XF8000B58[7:7] = 0x00000000U
1817     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
1818     // .. TERM_DISABLE_MODE = 0x0
1819     // .. ==> 0XF8000B58[8:8] = 0x00000000U
1820     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
1821     // .. OUTPUT_EN = 0x3
1822     // .. ==> 0XF8000B58[10:9] = 0x00000003U
1823     // ..     ==> MASK : 0x00000600U    VAL : 0x00000600U
1824     // .. PULLUP_EN = 0x0
1825     // .. ==> 0XF8000B58[11:11] = 0x00000000U
1826     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
1827     // ..
1828     EMIT_MASKWRITE(0XF8000B58, 0x00000FFFU ,0x00000600U),
1829     // .. reserved_DRIVE_P = 0x1c
1830     // .. ==> 0XF8000B5C[6:0] = 0x0000001CU
1831     // ..     ==> MASK : 0x0000007FU    VAL : 0x0000001CU
1832     // .. reserved_DRIVE_N = 0xc
1833     // .. ==> 0XF8000B5C[13:7] = 0x0000000CU
1834     // ..     ==> MASK : 0x00003F80U    VAL : 0x00000600U
1835     // .. reserved_SLEW_P = 0x3
1836     // .. ==> 0XF8000B5C[18:14] = 0x00000003U
1837     // ..     ==> MASK : 0x0007C000U    VAL : 0x0000C000U
1838     // .. reserved_SLEW_N = 0x3
1839     // .. ==> 0XF8000B5C[23:19] = 0x00000003U
1840     // ..     ==> MASK : 0x00F80000U    VAL : 0x00180000U
1841     // .. reserved_GTL = 0x0
1842     // .. ==> 0XF8000B5C[26:24] = 0x00000000U
1843     // ..     ==> MASK : 0x07000000U    VAL : 0x00000000U
1844     // .. reserved_RTERM = 0x0
1845     // .. ==> 0XF8000B5C[31:27] = 0x00000000U
1846     // ..     ==> MASK : 0xF8000000U    VAL : 0x00000000U
1847     // ..
1848     EMIT_MASKWRITE(0XF8000B5C, 0xFFFFFFFFU ,0x0018C61CU),
1849     // .. reserved_DRIVE_P = 0x1c
1850     // .. ==> 0XF8000B60[6:0] = 0x0000001CU
1851     // ..     ==> MASK : 0x0000007FU    VAL : 0x0000001CU
1852     // .. reserved_DRIVE_N = 0xc
1853     // .. ==> 0XF8000B60[13:7] = 0x0000000CU
1854     // ..     ==> MASK : 0x00003F80U    VAL : 0x00000600U
1855     // .. reserved_SLEW_P = 0x6
1856     // .. ==> 0XF8000B60[18:14] = 0x00000006U
1857     // ..     ==> MASK : 0x0007C000U    VAL : 0x00018000U
1858     // .. reserved_SLEW_N = 0x1f
1859     // .. ==> 0XF8000B60[23:19] = 0x0000001FU
1860     // ..     ==> MASK : 0x00F80000U    VAL : 0x00F80000U
1861     // .. reserved_GTL = 0x0
1862     // .. ==> 0XF8000B60[26:24] = 0x00000000U
1863     // ..     ==> MASK : 0x07000000U    VAL : 0x00000000U
1864     // .. reserved_RTERM = 0x0
1865     // .. ==> 0XF8000B60[31:27] = 0x00000000U
1866     // ..     ==> MASK : 0xF8000000U    VAL : 0x00000000U
1867     // ..
1868     EMIT_MASKWRITE(0XF8000B60, 0xFFFFFFFFU ,0x00F9861CU),
1869     // .. reserved_DRIVE_P = 0x1c
1870     // .. ==> 0XF8000B64[6:0] = 0x0000001CU
1871     // ..     ==> MASK : 0x0000007FU    VAL : 0x0000001CU
1872     // .. reserved_DRIVE_N = 0xc
1873     // .. ==> 0XF8000B64[13:7] = 0x0000000CU
1874     // ..     ==> MASK : 0x00003F80U    VAL : 0x00000600U
1875     // .. reserved_SLEW_P = 0x6
1876     // .. ==> 0XF8000B64[18:14] = 0x00000006U
1877     // ..     ==> MASK : 0x0007C000U    VAL : 0x00018000U
1878     // .. reserved_SLEW_N = 0x1f
1879     // .. ==> 0XF8000B64[23:19] = 0x0000001FU
1880     // ..     ==> MASK : 0x00F80000U    VAL : 0x00F80000U
1881     // .. reserved_GTL = 0x0
1882     // .. ==> 0XF8000B64[26:24] = 0x00000000U
1883     // ..     ==> MASK : 0x07000000U    VAL : 0x00000000U
1884     // .. reserved_RTERM = 0x0
1885     // .. ==> 0XF8000B64[31:27] = 0x00000000U
1886     // ..     ==> MASK : 0xF8000000U    VAL : 0x00000000U
1887     // ..
1888     EMIT_MASKWRITE(0XF8000B64, 0xFFFFFFFFU ,0x00F9861CU),
1889     // .. reserved_DRIVE_P = 0x1c
1890     // .. ==> 0XF8000B68[6:0] = 0x0000001CU
1891     // ..     ==> MASK : 0x0000007FU    VAL : 0x0000001CU
1892     // .. reserved_DRIVE_N = 0xc
1893     // .. ==> 0XF8000B68[13:7] = 0x0000000CU
1894     // ..     ==> MASK : 0x00003F80U    VAL : 0x00000600U
1895     // .. reserved_SLEW_P = 0x6
1896     // .. ==> 0XF8000B68[18:14] = 0x00000006U
1897     // ..     ==> MASK : 0x0007C000U    VAL : 0x00018000U
1898     // .. reserved_SLEW_N = 0x1f
1899     // .. ==> 0XF8000B68[23:19] = 0x0000001FU
1900     // ..     ==> MASK : 0x00F80000U    VAL : 0x00F80000U
1901     // .. reserved_GTL = 0x0
1902     // .. ==> 0XF8000B68[26:24] = 0x00000000U
1903     // ..     ==> MASK : 0x07000000U    VAL : 0x00000000U
1904     // .. reserved_RTERM = 0x0
1905     // .. ==> 0XF8000B68[31:27] = 0x00000000U
1906     // ..     ==> MASK : 0xF8000000U    VAL : 0x00000000U
1907     // ..
1908     EMIT_MASKWRITE(0XF8000B68, 0xFFFFFFFFU ,0x00F9861CU),
1909     // .. VREF_INT_EN = 0x1
1910     // .. ==> 0XF8000B6C[0:0] = 0x00000001U
1911     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
1912     // .. VREF_SEL = 0x4
1913     // .. ==> 0XF8000B6C[4:1] = 0x00000004U
1914     // ..     ==> MASK : 0x0000001EU    VAL : 0x00000008U
1915     // .. VREF_EXT_EN = 0x0
1916     // .. ==> 0XF8000B6C[6:5] = 0x00000000U
1917     // ..     ==> MASK : 0x00000060U    VAL : 0x00000000U
1918     // .. reserved_VREF_PULLUP_EN = 0x0
1919     // .. ==> 0XF8000B6C[8:7] = 0x00000000U
1920     // ..     ==> MASK : 0x00000180U    VAL : 0x00000000U
1921     // .. REFIO_EN = 0x1
1922     // .. ==> 0XF8000B6C[9:9] = 0x00000001U
1923     // ..     ==> MASK : 0x00000200U    VAL : 0x00000200U
1924     // .. reserved_REFIO_TEST = 0x3
1925     // .. ==> 0XF8000B6C[11:10] = 0x00000003U
1926     // ..     ==> MASK : 0x00000C00U    VAL : 0x00000C00U
1927     // .. reserved_REFIO_PULLUP_EN = 0x0
1928     // .. ==> 0XF8000B6C[12:12] = 0x00000000U
1929     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
1930     // .. reserved_DRST_B_PULLUP_EN = 0x0
1931     // .. ==> 0XF8000B6C[13:13] = 0x00000000U
1932     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
1933     // .. reserved_CKE_PULLUP_EN = 0x0
1934     // .. ==> 0XF8000B6C[14:14] = 0x00000000U
1935     // ..     ==> MASK : 0x00004000U    VAL : 0x00000000U
1936     // ..
1937     EMIT_MASKWRITE(0XF8000B6C, 0x00007FFFU ,0x00000E09U),
1938     // .. .. START: ASSERT RESET
1939     // .. .. RESET = 1
1940     // .. .. ==> 0XF8000B70[0:0] = 0x00000001U
1941     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
1942     // .. ..
1943     EMIT_MASKWRITE(0XF8000B70, 0x00000001U ,0x00000001U),
1944     // .. .. FINISH: ASSERT RESET
1945     // .. .. START: DEASSERT RESET
1946     // .. .. RESET = 0
1947     // .. .. ==> 0XF8000B70[0:0] = 0x00000000U
1948     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
1949     // .. .. reserved_VRN_OUT = 0x1
1950     // .. .. ==> 0XF8000B70[5:5] = 0x00000001U
1951     // .. ..     ==> MASK : 0x00000020U    VAL : 0x00000020U
1952     // .. ..
1953     EMIT_MASKWRITE(0XF8000B70, 0x00000021U ,0x00000020U),
1954     // .. .. FINISH: DEASSERT RESET
1955     // .. .. RESET = 0x1
1956     // .. .. ==> 0XF8000B70[0:0] = 0x00000001U
1957     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
1958     // .. .. ENABLE = 0x1
1959     // .. .. ==> 0XF8000B70[1:1] = 0x00000001U
1960     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
1961     // .. .. reserved_VRP_TRI = 0x0
1962     // .. .. ==> 0XF8000B70[2:2] = 0x00000000U
1963     // .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
1964     // .. .. reserved_VRN_TRI = 0x0
1965     // .. .. ==> 0XF8000B70[3:3] = 0x00000000U
1966     // .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
1967     // .. .. reserved_VRP_OUT = 0x0
1968     // .. .. ==> 0XF8000B70[4:4] = 0x00000000U
1969     // .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
1970     // .. .. reserved_VRN_OUT = 0x1
1971     // .. .. ==> 0XF8000B70[5:5] = 0x00000001U
1972     // .. ..     ==> MASK : 0x00000020U    VAL : 0x00000020U
1973     // .. .. NREF_OPT1 = 0x0
1974     // .. .. ==> 0XF8000B70[7:6] = 0x00000000U
1975     // .. ..     ==> MASK : 0x000000C0U    VAL : 0x00000000U
1976     // .. .. NREF_OPT2 = 0x0
1977     // .. .. ==> 0XF8000B70[10:8] = 0x00000000U
1978     // .. ..     ==> MASK : 0x00000700U    VAL : 0x00000000U
1979     // .. .. NREF_OPT4 = 0x1
1980     // .. .. ==> 0XF8000B70[13:11] = 0x00000001U
1981     // .. ..     ==> MASK : 0x00003800U    VAL : 0x00000800U
1982     // .. .. PREF_OPT1 = 0x0
1983     // .. .. ==> 0XF8000B70[15:14] = 0x00000000U
1984     // .. ..     ==> MASK : 0x0000C000U    VAL : 0x00000000U
1985     // .. .. PREF_OPT2 = 0x0
1986     // .. .. ==> 0XF8000B70[19:17] = 0x00000000U
1987     // .. ..     ==> MASK : 0x000E0000U    VAL : 0x00000000U
1988     // .. .. UPDATE_CONTROL = 0x0
1989     // .. .. ==> 0XF8000B70[20:20] = 0x00000000U
1990     // .. ..     ==> MASK : 0x00100000U    VAL : 0x00000000U
1991     // .. .. reserved_INIT_COMPLETE = 0x0
1992     // .. .. ==> 0XF8000B70[21:21] = 0x00000000U
1993     // .. ..     ==> MASK : 0x00200000U    VAL : 0x00000000U
1994     // .. .. reserved_TST_CLK = 0x0
1995     // .. .. ==> 0XF8000B70[22:22] = 0x00000000U
1996     // .. ..     ==> MASK : 0x00400000U    VAL : 0x00000000U
1997     // .. .. reserved_TST_HLN = 0x0
1998     // .. .. ==> 0XF8000B70[23:23] = 0x00000000U
1999     // .. ..     ==> MASK : 0x00800000U    VAL : 0x00000000U
2000     // .. .. reserved_TST_HLP = 0x0
2001     // .. .. ==> 0XF8000B70[24:24] = 0x00000000U
2002     // .. ..     ==> MASK : 0x01000000U    VAL : 0x00000000U
2003     // .. .. reserved_TST_RST = 0x0
2004     // .. .. ==> 0XF8000B70[25:25] = 0x00000000U
2005     // .. ..     ==> MASK : 0x02000000U    VAL : 0x00000000U
2006     // .. .. reserved_INT_DCI_EN = 0x0
2007     // .. .. ==> 0XF8000B70[26:26] = 0x00000000U
2008     // .. ..     ==> MASK : 0x04000000U    VAL : 0x00000000U
2009     // .. ..
2010     EMIT_MASKWRITE(0XF8000B70, 0x07FEFFFFU ,0x00000823U),
2011     // .. FINISH: DDRIOB SETTINGS
2012     // .. START: MIO PROGRAMMING
2013     // .. TRI_ENABLE = 0
2014     // .. ==> 0XF8000700[0:0] = 0x00000000U
2015     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2016     // .. L0_SEL = 0
2017     // .. ==> 0XF8000700[1:1] = 0x00000000U
2018     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
2019     // .. L1_SEL = 0
2020     // .. ==> 0XF8000700[2:2] = 0x00000000U
2021     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2022     // .. L2_SEL = 0
2023     // .. ==> 0XF8000700[4:3] = 0x00000000U
2024     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2025     // .. L3_SEL = 0
2026     // .. ==> 0XF8000700[7:5] = 0x00000000U
2027     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2028     // .. Speed = 0
2029     // .. ==> 0XF8000700[8:8] = 0x00000000U
2030     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2031     // .. IO_Type = 3
2032     // .. ==> 0XF8000700[11:9] = 0x00000003U
2033     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U
2034     // .. PULLUP = 0
2035     // .. ==> 0XF8000700[12:12] = 0x00000000U
2036     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2037     // .. DisableRcvr = 0
2038     // .. ==> 0XF8000700[13:13] = 0x00000000U
2039     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2040     // ..
2041     EMIT_MASKWRITE(0XF8000700, 0x00003FFFU ,0x00000600U),
2042     // .. TRI_ENABLE = 0
2043     // .. ==> 0XF8000704[0:0] = 0x00000000U
2044     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2045     // .. L0_SEL = 1
2046     // .. ==> 0XF8000704[1:1] = 0x00000001U
2047     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
2048     // .. L1_SEL = 0
2049     // .. ==> 0XF8000704[2:2] = 0x00000000U
2050     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2051     // .. L2_SEL = 0
2052     // .. ==> 0XF8000704[4:3] = 0x00000000U
2053     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2054     // .. L3_SEL = 0
2055     // .. ==> 0XF8000704[7:5] = 0x00000000U
2056     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2057     // .. Speed = 0
2058     // .. ==> 0XF8000704[8:8] = 0x00000000U
2059     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2060     // .. IO_Type = 3
2061     // .. ==> 0XF8000704[11:9] = 0x00000003U
2062     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U
2063     // .. PULLUP = 0
2064     // .. ==> 0XF8000704[12:12] = 0x00000000U
2065     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2066     // .. DisableRcvr = 0
2067     // .. ==> 0XF8000704[13:13] = 0x00000000U
2068     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2069     // ..
2070     EMIT_MASKWRITE(0XF8000704, 0x00003FFFU ,0x00000602U),
2071     // .. TRI_ENABLE = 0
2072     // .. ==> 0XF8000708[0:0] = 0x00000000U
2073     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2074     // .. L0_SEL = 1
2075     // .. ==> 0XF8000708[1:1] = 0x00000001U
2076     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
2077     // .. L1_SEL = 0
2078     // .. ==> 0XF8000708[2:2] = 0x00000000U
2079     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2080     // .. L2_SEL = 0
2081     // .. ==> 0XF8000708[4:3] = 0x00000000U
2082     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2083     // .. L3_SEL = 0
2084     // .. ==> 0XF8000708[7:5] = 0x00000000U
2085     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2086     // .. Speed = 0
2087     // .. ==> 0XF8000708[8:8] = 0x00000000U
2088     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2089     // .. IO_Type = 3
2090     // .. ==> 0XF8000708[11:9] = 0x00000003U
2091     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U
2092     // .. PULLUP = 0
2093     // .. ==> 0XF8000708[12:12] = 0x00000000U
2094     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2095     // .. DisableRcvr = 0
2096     // .. ==> 0XF8000708[13:13] = 0x00000000U
2097     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2098     // ..
2099     EMIT_MASKWRITE(0XF8000708, 0x00003FFFU ,0x00000602U),
2100     // .. TRI_ENABLE = 0
2101     // .. ==> 0XF800070C[0:0] = 0x00000000U
2102     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2103     // .. L0_SEL = 1
2104     // .. ==> 0XF800070C[1:1] = 0x00000001U
2105     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
2106     // .. L1_SEL = 0
2107     // .. ==> 0XF800070C[2:2] = 0x00000000U
2108     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2109     // .. L2_SEL = 0
2110     // .. ==> 0XF800070C[4:3] = 0x00000000U
2111     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2112     // .. L3_SEL = 0
2113     // .. ==> 0XF800070C[7:5] = 0x00000000U
2114     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2115     // .. Speed = 0
2116     // .. ==> 0XF800070C[8:8] = 0x00000000U
2117     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2118     // .. IO_Type = 3
2119     // .. ==> 0XF800070C[11:9] = 0x00000003U
2120     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U
2121     // .. PULLUP = 0
2122     // .. ==> 0XF800070C[12:12] = 0x00000000U
2123     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2124     // .. DisableRcvr = 0
2125     // .. ==> 0XF800070C[13:13] = 0x00000000U
2126     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2127     // ..
2128     EMIT_MASKWRITE(0XF800070C, 0x00003FFFU ,0x00000602U),
2129     // .. TRI_ENABLE = 0
2130     // .. ==> 0XF8000710[0:0] = 0x00000000U
2131     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2132     // .. L0_SEL = 1
2133     // .. ==> 0XF8000710[1:1] = 0x00000001U
2134     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
2135     // .. L1_SEL = 0
2136     // .. ==> 0XF8000710[2:2] = 0x00000000U
2137     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2138     // .. L2_SEL = 0
2139     // .. ==> 0XF8000710[4:3] = 0x00000000U
2140     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2141     // .. L3_SEL = 0
2142     // .. ==> 0XF8000710[7:5] = 0x00000000U
2143     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2144     // .. Speed = 0
2145     // .. ==> 0XF8000710[8:8] = 0x00000000U
2146     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2147     // .. IO_Type = 3
2148     // .. ==> 0XF8000710[11:9] = 0x00000003U
2149     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U
2150     // .. PULLUP = 0
2151     // .. ==> 0XF8000710[12:12] = 0x00000000U
2152     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2153     // .. DisableRcvr = 0
2154     // .. ==> 0XF8000710[13:13] = 0x00000000U
2155     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2156     // ..
2157     EMIT_MASKWRITE(0XF8000710, 0x00003FFFU ,0x00000602U),
2158     // .. TRI_ENABLE = 0
2159     // .. ==> 0XF8000714[0:0] = 0x00000000U
2160     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2161     // .. L0_SEL = 1
2162     // .. ==> 0XF8000714[1:1] = 0x00000001U
2163     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
2164     // .. L1_SEL = 0
2165     // .. ==> 0XF8000714[2:2] = 0x00000000U
2166     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2167     // .. L2_SEL = 0
2168     // .. ==> 0XF8000714[4:3] = 0x00000000U
2169     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2170     // .. L3_SEL = 0
2171     // .. ==> 0XF8000714[7:5] = 0x00000000U
2172     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2173     // .. Speed = 0
2174     // .. ==> 0XF8000714[8:8] = 0x00000000U
2175     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2176     // .. IO_Type = 3
2177     // .. ==> 0XF8000714[11:9] = 0x00000003U
2178     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U
2179     // .. PULLUP = 0
2180     // .. ==> 0XF8000714[12:12] = 0x00000000U
2181     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2182     // .. DisableRcvr = 0
2183     // .. ==> 0XF8000714[13:13] = 0x00000000U
2184     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2185     // ..
2186     EMIT_MASKWRITE(0XF8000714, 0x00003FFFU ,0x00000602U),
2187     // .. TRI_ENABLE = 0
2188     // .. ==> 0XF8000718[0:0] = 0x00000000U
2189     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2190     // .. L0_SEL = 1
2191     // .. ==> 0XF8000718[1:1] = 0x00000001U
2192     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
2193     // .. L1_SEL = 0
2194     // .. ==> 0XF8000718[2:2] = 0x00000000U
2195     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2196     // .. L2_SEL = 0
2197     // .. ==> 0XF8000718[4:3] = 0x00000000U
2198     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2199     // .. L3_SEL = 0
2200     // .. ==> 0XF8000718[7:5] = 0x00000000U
2201     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2202     // .. Speed = 0
2203     // .. ==> 0XF8000718[8:8] = 0x00000000U
2204     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2205     // .. IO_Type = 3
2206     // .. ==> 0XF8000718[11:9] = 0x00000003U
2207     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U
2208     // .. PULLUP = 0
2209     // .. ==> 0XF8000718[12:12] = 0x00000000U
2210     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2211     // .. DisableRcvr = 0
2212     // .. ==> 0XF8000718[13:13] = 0x00000000U
2213     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2214     // ..
2215     EMIT_MASKWRITE(0XF8000718, 0x00003FFFU ,0x00000602U),
2216     // .. TRI_ENABLE = 0
2217     // .. ==> 0XF800071C[0:0] = 0x00000000U
2218     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2219     // .. L0_SEL = 0
2220     // .. ==> 0XF800071C[1:1] = 0x00000000U
2221     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
2222     // .. L1_SEL = 0
2223     // .. ==> 0XF800071C[2:2] = 0x00000000U
2224     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2225     // .. L2_SEL = 0
2226     // .. ==> 0XF800071C[4:3] = 0x00000000U
2227     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2228     // .. L3_SEL = 0
2229     // .. ==> 0XF800071C[7:5] = 0x00000000U
2230     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2231     // .. Speed = 0
2232     // .. ==> 0XF800071C[8:8] = 0x00000000U
2233     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2234     // .. IO_Type = 3
2235     // .. ==> 0XF800071C[11:9] = 0x00000003U
2236     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U
2237     // .. PULLUP = 0
2238     // .. ==> 0XF800071C[12:12] = 0x00000000U
2239     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2240     // .. DisableRcvr = 0
2241     // .. ==> 0XF800071C[13:13] = 0x00000000U
2242     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2243     // ..
2244     EMIT_MASKWRITE(0XF800071C, 0x00003FFFU ,0x00000600U),
2245     // .. TRI_ENABLE = 0
2246     // .. ==> 0XF8000720[0:0] = 0x00000000U
2247     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2248     // .. L0_SEL = 1
2249     // .. ==> 0XF8000720[1:1] = 0x00000001U
2250     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
2251     // .. L1_SEL = 0
2252     // .. ==> 0XF8000720[2:2] = 0x00000000U
2253     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2254     // .. L2_SEL = 0
2255     // .. ==> 0XF8000720[4:3] = 0x00000000U
2256     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2257     // .. L3_SEL = 0
2258     // .. ==> 0XF8000720[7:5] = 0x00000000U
2259     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2260     // .. Speed = 0
2261     // .. ==> 0XF8000720[8:8] = 0x00000000U
2262     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2263     // .. IO_Type = 3
2264     // .. ==> 0XF8000720[11:9] = 0x00000003U
2265     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U
2266     // .. PULLUP = 0
2267     // .. ==> 0XF8000720[12:12] = 0x00000000U
2268     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2269     // .. DisableRcvr = 0
2270     // .. ==> 0XF8000720[13:13] = 0x00000000U
2271     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2272     // ..
2273     EMIT_MASKWRITE(0XF8000720, 0x00003FFFU ,0x00000602U),
2274     // .. TRI_ENABLE = 0
2275     // .. ==> 0XF8000724[0:0] = 0x00000000U
2276     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2277     // .. L0_SEL = 0
2278     // .. ==> 0XF8000724[1:1] = 0x00000000U
2279     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
2280     // .. L1_SEL = 0
2281     // .. ==> 0XF8000724[2:2] = 0x00000000U
2282     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2283     // .. L2_SEL = 0
2284     // .. ==> 0XF8000724[4:3] = 0x00000000U
2285     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2286     // .. L3_SEL = 0
2287     // .. ==> 0XF8000724[7:5] = 0x00000000U
2288     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2289     // .. Speed = 0
2290     // .. ==> 0XF8000724[8:8] = 0x00000000U
2291     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2292     // .. IO_Type = 3
2293     // .. ==> 0XF8000724[11:9] = 0x00000003U
2294     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U
2295     // .. PULLUP = 0
2296     // .. ==> 0XF8000724[12:12] = 0x00000000U
2297     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2298     // .. DisableRcvr = 0
2299     // .. ==> 0XF8000724[13:13] = 0x00000000U
2300     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2301     // ..
2302     EMIT_MASKWRITE(0XF8000724, 0x00003FFFU ,0x00000600U),
2303     // .. TRI_ENABLE = 0
2304     // .. ==> 0XF8000728[0:0] = 0x00000000U
2305     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2306     // .. L0_SEL = 0
2307     // .. ==> 0XF8000728[1:1] = 0x00000000U
2308     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
2309     // .. L1_SEL = 0
2310     // .. ==> 0XF8000728[2:2] = 0x00000000U
2311     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2312     // .. L2_SEL = 0
2313     // .. ==> 0XF8000728[4:3] = 0x00000000U
2314     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2315     // .. L3_SEL = 0
2316     // .. ==> 0XF8000728[7:5] = 0x00000000U
2317     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2318     // .. Speed = 0
2319     // .. ==> 0XF8000728[8:8] = 0x00000000U
2320     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2321     // .. IO_Type = 3
2322     // .. ==> 0XF8000728[11:9] = 0x00000003U
2323     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U
2324     // .. PULLUP = 0
2325     // .. ==> 0XF8000728[12:12] = 0x00000000U
2326     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2327     // .. DisableRcvr = 0
2328     // .. ==> 0XF8000728[13:13] = 0x00000000U
2329     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2330     // ..
2331     EMIT_MASKWRITE(0XF8000728, 0x00003FFFU ,0x00000600U),
2332     // .. TRI_ENABLE = 0
2333     // .. ==> 0XF800072C[0:0] = 0x00000000U
2334     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2335     // .. L0_SEL = 0
2336     // .. ==> 0XF800072C[1:1] = 0x00000000U
2337     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
2338     // .. L1_SEL = 0
2339     // .. ==> 0XF800072C[2:2] = 0x00000000U
2340     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2341     // .. L2_SEL = 0
2342     // .. ==> 0XF800072C[4:3] = 0x00000000U
2343     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2344     // .. L3_SEL = 0
2345     // .. ==> 0XF800072C[7:5] = 0x00000000U
2346     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2347     // .. Speed = 0
2348     // .. ==> 0XF800072C[8:8] = 0x00000000U
2349     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2350     // .. IO_Type = 3
2351     // .. ==> 0XF800072C[11:9] = 0x00000003U
2352     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U
2353     // .. PULLUP = 0
2354     // .. ==> 0XF800072C[12:12] = 0x00000000U
2355     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2356     // .. DisableRcvr = 0
2357     // .. ==> 0XF800072C[13:13] = 0x00000000U
2358     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2359     // ..
2360     EMIT_MASKWRITE(0XF800072C, 0x00003FFFU ,0x00000600U),
2361     // .. TRI_ENABLE = 0
2362     // .. ==> 0XF8000730[0:0] = 0x00000000U
2363     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2364     // .. L0_SEL = 0
2365     // .. ==> 0XF8000730[1:1] = 0x00000000U
2366     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
2367     // .. L1_SEL = 0
2368     // .. ==> 0XF8000730[2:2] = 0x00000000U
2369     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2370     // .. L2_SEL = 0
2371     // .. ==> 0XF8000730[4:3] = 0x00000000U
2372     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2373     // .. L3_SEL = 0
2374     // .. ==> 0XF8000730[7:5] = 0x00000000U
2375     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2376     // .. Speed = 0
2377     // .. ==> 0XF8000730[8:8] = 0x00000000U
2378     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2379     // .. IO_Type = 3
2380     // .. ==> 0XF8000730[11:9] = 0x00000003U
2381     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U
2382     // .. PULLUP = 0
2383     // .. ==> 0XF8000730[12:12] = 0x00000000U
2384     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2385     // .. DisableRcvr = 0
2386     // .. ==> 0XF8000730[13:13] = 0x00000000U
2387     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2388     // ..
2389     EMIT_MASKWRITE(0XF8000730, 0x00003FFFU ,0x00000600U),
2390     // .. TRI_ENABLE = 0
2391     // .. ==> 0XF8000734[0:0] = 0x00000000U
2392     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2393     // .. L0_SEL = 0
2394     // .. ==> 0XF8000734[1:1] = 0x00000000U
2395     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
2396     // .. L1_SEL = 0
2397     // .. ==> 0XF8000734[2:2] = 0x00000000U
2398     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2399     // .. L2_SEL = 0
2400     // .. ==> 0XF8000734[4:3] = 0x00000000U
2401     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2402     // .. L3_SEL = 0
2403     // .. ==> 0XF8000734[7:5] = 0x00000000U
2404     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2405     // .. Speed = 0
2406     // .. ==> 0XF8000734[8:8] = 0x00000000U
2407     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2408     // .. IO_Type = 3
2409     // .. ==> 0XF8000734[11:9] = 0x00000003U
2410     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U
2411     // .. PULLUP = 0
2412     // .. ==> 0XF8000734[12:12] = 0x00000000U
2413     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2414     // .. DisableRcvr = 0
2415     // .. ==> 0XF8000734[13:13] = 0x00000000U
2416     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2417     // ..
2418     EMIT_MASKWRITE(0XF8000734, 0x00003FFFU ,0x00000600U),
2419     // .. TRI_ENABLE = 0
2420     // .. ==> 0XF8000738[0:0] = 0x00000000U
2421     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2422     // .. L0_SEL = 0
2423     // .. ==> 0XF8000738[1:1] = 0x00000000U
2424     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
2425     // .. L1_SEL = 0
2426     // .. ==> 0XF8000738[2:2] = 0x00000000U
2427     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2428     // .. L2_SEL = 0
2429     // .. ==> 0XF8000738[4:3] = 0x00000000U
2430     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2431     // .. L3_SEL = 0
2432     // .. ==> 0XF8000738[7:5] = 0x00000000U
2433     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2434     // .. Speed = 0
2435     // .. ==> 0XF8000738[8:8] = 0x00000000U
2436     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2437     // .. IO_Type = 3
2438     // .. ==> 0XF8000738[11:9] = 0x00000003U
2439     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U
2440     // .. PULLUP = 0
2441     // .. ==> 0XF8000738[12:12] = 0x00000000U
2442     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2443     // .. DisableRcvr = 0
2444     // .. ==> 0XF8000738[13:13] = 0x00000000U
2445     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2446     // ..
2447     EMIT_MASKWRITE(0XF8000738, 0x00003FFFU ,0x00000600U),
2448     // .. TRI_ENABLE = 0
2449     // .. ==> 0XF800073C[0:0] = 0x00000000U
2450     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2451     // .. L0_SEL = 0
2452     // .. ==> 0XF800073C[1:1] = 0x00000000U
2453     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
2454     // .. L1_SEL = 0
2455     // .. ==> 0XF800073C[2:2] = 0x00000000U
2456     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2457     // .. L2_SEL = 0
2458     // .. ==> 0XF800073C[4:3] = 0x00000000U
2459     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2460     // .. L3_SEL = 0
2461     // .. ==> 0XF800073C[7:5] = 0x00000000U
2462     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2463     // .. Speed = 0
2464     // .. ==> 0XF800073C[8:8] = 0x00000000U
2465     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2466     // .. IO_Type = 3
2467     // .. ==> 0XF800073C[11:9] = 0x00000003U
2468     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U
2469     // .. PULLUP = 0
2470     // .. ==> 0XF800073C[12:12] = 0x00000000U
2471     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2472     // .. DisableRcvr = 0
2473     // .. ==> 0XF800073C[13:13] = 0x00000000U
2474     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2475     // ..
2476     EMIT_MASKWRITE(0XF800073C, 0x00003FFFU ,0x00000600U),
2477     // .. TRI_ENABLE = 0
2478     // .. ==> 0XF8000740[0:0] = 0x00000000U
2479     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2480     // .. L0_SEL = 1
2481     // .. ==> 0XF8000740[1:1] = 0x00000001U
2482     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
2483     // .. L1_SEL = 0
2484     // .. ==> 0XF8000740[2:2] = 0x00000000U
2485     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2486     // .. L2_SEL = 0
2487     // .. ==> 0XF8000740[4:3] = 0x00000000U
2488     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2489     // .. L3_SEL = 0
2490     // .. ==> 0XF8000740[7:5] = 0x00000000U
2491     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2492     // .. Speed = 0
2493     // .. ==> 0XF8000740[8:8] = 0x00000000U
2494     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2495     // .. IO_Type = 1
2496     // .. ==> 0XF8000740[11:9] = 0x00000001U
2497     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
2498     // .. PULLUP = 0
2499     // .. ==> 0XF8000740[12:12] = 0x00000000U
2500     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2501     // .. DisableRcvr = 0
2502     // .. ==> 0XF8000740[13:13] = 0x00000000U
2503     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2504     // ..
2505     EMIT_MASKWRITE(0XF8000740, 0x00003FFFU ,0x00000202U),
2506     // .. TRI_ENABLE = 0
2507     // .. ==> 0XF8000744[0:0] = 0x00000000U
2508     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2509     // .. L0_SEL = 1
2510     // .. ==> 0XF8000744[1:1] = 0x00000001U
2511     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
2512     // .. L1_SEL = 0
2513     // .. ==> 0XF8000744[2:2] = 0x00000000U
2514     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2515     // .. L2_SEL = 0
2516     // .. ==> 0XF8000744[4:3] = 0x00000000U
2517     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2518     // .. L3_SEL = 0
2519     // .. ==> 0XF8000744[7:5] = 0x00000000U
2520     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2521     // .. Speed = 0
2522     // .. ==> 0XF8000744[8:8] = 0x00000000U
2523     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2524     // .. IO_Type = 1
2525     // .. ==> 0XF8000744[11:9] = 0x00000001U
2526     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
2527     // .. PULLUP = 0
2528     // .. ==> 0XF8000744[12:12] = 0x00000000U
2529     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2530     // .. DisableRcvr = 0
2531     // .. ==> 0XF8000744[13:13] = 0x00000000U
2532     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2533     // ..
2534     EMIT_MASKWRITE(0XF8000744, 0x00003FFFU ,0x00000202U),
2535     // .. TRI_ENABLE = 0
2536     // .. ==> 0XF8000748[0:0] = 0x00000000U
2537     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2538     // .. L0_SEL = 1
2539     // .. ==> 0XF8000748[1:1] = 0x00000001U
2540     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
2541     // .. L1_SEL = 0
2542     // .. ==> 0XF8000748[2:2] = 0x00000000U
2543     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2544     // .. L2_SEL = 0
2545     // .. ==> 0XF8000748[4:3] = 0x00000000U
2546     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2547     // .. L3_SEL = 0
2548     // .. ==> 0XF8000748[7:5] = 0x00000000U
2549     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2550     // .. Speed = 0
2551     // .. ==> 0XF8000748[8:8] = 0x00000000U
2552     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2553     // .. IO_Type = 1
2554     // .. ==> 0XF8000748[11:9] = 0x00000001U
2555     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
2556     // .. PULLUP = 0
2557     // .. ==> 0XF8000748[12:12] = 0x00000000U
2558     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2559     // .. DisableRcvr = 0
2560     // .. ==> 0XF8000748[13:13] = 0x00000000U
2561     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2562     // ..
2563     EMIT_MASKWRITE(0XF8000748, 0x00003FFFU ,0x00000202U),
2564     // .. TRI_ENABLE = 0
2565     // .. ==> 0XF800074C[0:0] = 0x00000000U
2566     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2567     // .. L0_SEL = 1
2568     // .. ==> 0XF800074C[1:1] = 0x00000001U
2569     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
2570     // .. L1_SEL = 0
2571     // .. ==> 0XF800074C[2:2] = 0x00000000U
2572     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2573     // .. L2_SEL = 0
2574     // .. ==> 0XF800074C[4:3] = 0x00000000U
2575     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2576     // .. L3_SEL = 0
2577     // .. ==> 0XF800074C[7:5] = 0x00000000U
2578     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2579     // .. Speed = 0
2580     // .. ==> 0XF800074C[8:8] = 0x00000000U
2581     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2582     // .. IO_Type = 1
2583     // .. ==> 0XF800074C[11:9] = 0x00000001U
2584     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
2585     // .. PULLUP = 0
2586     // .. ==> 0XF800074C[12:12] = 0x00000000U
2587     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2588     // .. DisableRcvr = 0
2589     // .. ==> 0XF800074C[13:13] = 0x00000000U
2590     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2591     // ..
2592     EMIT_MASKWRITE(0XF800074C, 0x00003FFFU ,0x00000202U),
2593     // .. TRI_ENABLE = 0
2594     // .. ==> 0XF8000750[0:0] = 0x00000000U
2595     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2596     // .. L0_SEL = 1
2597     // .. ==> 0XF8000750[1:1] = 0x00000001U
2598     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
2599     // .. L1_SEL = 0
2600     // .. ==> 0XF8000750[2:2] = 0x00000000U
2601     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2602     // .. L2_SEL = 0
2603     // .. ==> 0XF8000750[4:3] = 0x00000000U
2604     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2605     // .. L3_SEL = 0
2606     // .. ==> 0XF8000750[7:5] = 0x00000000U
2607     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2608     // .. Speed = 0
2609     // .. ==> 0XF8000750[8:8] = 0x00000000U
2610     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2611     // .. IO_Type = 1
2612     // .. ==> 0XF8000750[11:9] = 0x00000001U
2613     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
2614     // .. PULLUP = 0
2615     // .. ==> 0XF8000750[12:12] = 0x00000000U
2616     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2617     // .. DisableRcvr = 0
2618     // .. ==> 0XF8000750[13:13] = 0x00000000U
2619     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2620     // ..
2621     EMIT_MASKWRITE(0XF8000750, 0x00003FFFU ,0x00000202U),
2622     // .. TRI_ENABLE = 0
2623     // .. ==> 0XF8000754[0:0] = 0x00000000U
2624     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2625     // .. L0_SEL = 1
2626     // .. ==> 0XF8000754[1:1] = 0x00000001U
2627     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
2628     // .. L1_SEL = 0
2629     // .. ==> 0XF8000754[2:2] = 0x00000000U
2630     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2631     // .. L2_SEL = 0
2632     // .. ==> 0XF8000754[4:3] = 0x00000000U
2633     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2634     // .. L3_SEL = 0
2635     // .. ==> 0XF8000754[7:5] = 0x00000000U
2636     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2637     // .. Speed = 0
2638     // .. ==> 0XF8000754[8:8] = 0x00000000U
2639     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2640     // .. IO_Type = 1
2641     // .. ==> 0XF8000754[11:9] = 0x00000001U
2642     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
2643     // .. PULLUP = 0
2644     // .. ==> 0XF8000754[12:12] = 0x00000000U
2645     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2646     // .. DisableRcvr = 0
2647     // .. ==> 0XF8000754[13:13] = 0x00000000U
2648     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2649     // ..
2650     EMIT_MASKWRITE(0XF8000754, 0x00003FFFU ,0x00000202U),
2651     // .. TRI_ENABLE = 1
2652     // .. ==> 0XF8000758[0:0] = 0x00000001U
2653     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
2654     // .. L0_SEL = 1
2655     // .. ==> 0XF8000758[1:1] = 0x00000001U
2656     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
2657     // .. L1_SEL = 0
2658     // .. ==> 0XF8000758[2:2] = 0x00000000U
2659     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2660     // .. L2_SEL = 0
2661     // .. ==> 0XF8000758[4:3] = 0x00000000U
2662     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2663     // .. L3_SEL = 0
2664     // .. ==> 0XF8000758[7:5] = 0x00000000U
2665     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2666     // .. Speed = 0
2667     // .. ==> 0XF8000758[8:8] = 0x00000000U
2668     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2669     // .. IO_Type = 1
2670     // .. ==> 0XF8000758[11:9] = 0x00000001U
2671     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
2672     // .. PULLUP = 0
2673     // .. ==> 0XF8000758[12:12] = 0x00000000U
2674     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2675     // .. DisableRcvr = 0
2676     // .. ==> 0XF8000758[13:13] = 0x00000000U
2677     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2678     // ..
2679     EMIT_MASKWRITE(0XF8000758, 0x00003FFFU ,0x00000203U),
2680     // .. TRI_ENABLE = 1
2681     // .. ==> 0XF800075C[0:0] = 0x00000001U
2682     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
2683     // .. L0_SEL = 1
2684     // .. ==> 0XF800075C[1:1] = 0x00000001U
2685     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
2686     // .. L1_SEL = 0
2687     // .. ==> 0XF800075C[2:2] = 0x00000000U
2688     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2689     // .. L2_SEL = 0
2690     // .. ==> 0XF800075C[4:3] = 0x00000000U
2691     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2692     // .. L3_SEL = 0
2693     // .. ==> 0XF800075C[7:5] = 0x00000000U
2694     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2695     // .. Speed = 0
2696     // .. ==> 0XF800075C[8:8] = 0x00000000U
2697     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2698     // .. IO_Type = 1
2699     // .. ==> 0XF800075C[11:9] = 0x00000001U
2700     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
2701     // .. PULLUP = 0
2702     // .. ==> 0XF800075C[12:12] = 0x00000000U
2703     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2704     // .. DisableRcvr = 0
2705     // .. ==> 0XF800075C[13:13] = 0x00000000U
2706     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2707     // ..
2708     EMIT_MASKWRITE(0XF800075C, 0x00003FFFU ,0x00000203U),
2709     // .. TRI_ENABLE = 1
2710     // .. ==> 0XF8000760[0:0] = 0x00000001U
2711     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
2712     // .. L0_SEL = 1
2713     // .. ==> 0XF8000760[1:1] = 0x00000001U
2714     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
2715     // .. L1_SEL = 0
2716     // .. ==> 0XF8000760[2:2] = 0x00000000U
2717     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2718     // .. L2_SEL = 0
2719     // .. ==> 0XF8000760[4:3] = 0x00000000U
2720     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2721     // .. L3_SEL = 0
2722     // .. ==> 0XF8000760[7:5] = 0x00000000U
2723     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2724     // .. Speed = 0
2725     // .. ==> 0XF8000760[8:8] = 0x00000000U
2726     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2727     // .. IO_Type = 1
2728     // .. ==> 0XF8000760[11:9] = 0x00000001U
2729     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
2730     // .. PULLUP = 0
2731     // .. ==> 0XF8000760[12:12] = 0x00000000U
2732     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2733     // .. DisableRcvr = 0
2734     // .. ==> 0XF8000760[13:13] = 0x00000000U
2735     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2736     // ..
2737     EMIT_MASKWRITE(0XF8000760, 0x00003FFFU ,0x00000203U),
2738     // .. TRI_ENABLE = 1
2739     // .. ==> 0XF8000764[0:0] = 0x00000001U
2740     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
2741     // .. L0_SEL = 1
2742     // .. ==> 0XF8000764[1:1] = 0x00000001U
2743     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
2744     // .. L1_SEL = 0
2745     // .. ==> 0XF8000764[2:2] = 0x00000000U
2746     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2747     // .. L2_SEL = 0
2748     // .. ==> 0XF8000764[4:3] = 0x00000000U
2749     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2750     // .. L3_SEL = 0
2751     // .. ==> 0XF8000764[7:5] = 0x00000000U
2752     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2753     // .. Speed = 0
2754     // .. ==> 0XF8000764[8:8] = 0x00000000U
2755     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2756     // .. IO_Type = 1
2757     // .. ==> 0XF8000764[11:9] = 0x00000001U
2758     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
2759     // .. PULLUP = 0
2760     // .. ==> 0XF8000764[12:12] = 0x00000000U
2761     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2762     // .. DisableRcvr = 0
2763     // .. ==> 0XF8000764[13:13] = 0x00000000U
2764     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2765     // ..
2766     EMIT_MASKWRITE(0XF8000764, 0x00003FFFU ,0x00000203U),
2767     // .. TRI_ENABLE = 1
2768     // .. ==> 0XF8000768[0:0] = 0x00000001U
2769     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
2770     // .. L0_SEL = 1
2771     // .. ==> 0XF8000768[1:1] = 0x00000001U
2772     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
2773     // .. L1_SEL = 0
2774     // .. ==> 0XF8000768[2:2] = 0x00000000U
2775     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2776     // .. L2_SEL = 0
2777     // .. ==> 0XF8000768[4:3] = 0x00000000U
2778     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2779     // .. L3_SEL = 0
2780     // .. ==> 0XF8000768[7:5] = 0x00000000U
2781     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2782     // .. Speed = 0
2783     // .. ==> 0XF8000768[8:8] = 0x00000000U
2784     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2785     // .. IO_Type = 1
2786     // .. ==> 0XF8000768[11:9] = 0x00000001U
2787     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
2788     // .. PULLUP = 0
2789     // .. ==> 0XF8000768[12:12] = 0x00000000U
2790     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2791     // .. DisableRcvr = 0
2792     // .. ==> 0XF8000768[13:13] = 0x00000000U
2793     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2794     // ..
2795     EMIT_MASKWRITE(0XF8000768, 0x00003FFFU ,0x00000203U),
2796     // .. TRI_ENABLE = 1
2797     // .. ==> 0XF800076C[0:0] = 0x00000001U
2798     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
2799     // .. L0_SEL = 1
2800     // .. ==> 0XF800076C[1:1] = 0x00000001U
2801     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
2802     // .. L1_SEL = 0
2803     // .. ==> 0XF800076C[2:2] = 0x00000000U
2804     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2805     // .. L2_SEL = 0
2806     // .. ==> 0XF800076C[4:3] = 0x00000000U
2807     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2808     // .. L3_SEL = 0
2809     // .. ==> 0XF800076C[7:5] = 0x00000000U
2810     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2811     // .. Speed = 0
2812     // .. ==> 0XF800076C[8:8] = 0x00000000U
2813     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2814     // .. IO_Type = 1
2815     // .. ==> 0XF800076C[11:9] = 0x00000001U
2816     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
2817     // .. PULLUP = 0
2818     // .. ==> 0XF800076C[12:12] = 0x00000000U
2819     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2820     // .. DisableRcvr = 0
2821     // .. ==> 0XF800076C[13:13] = 0x00000000U
2822     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2823     // ..
2824     EMIT_MASKWRITE(0XF800076C, 0x00003FFFU ,0x00000203U),
2825     // .. TRI_ENABLE = 0
2826     // .. ==> 0XF8000770[0:0] = 0x00000000U
2827     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2828     // .. L0_SEL = 0
2829     // .. ==> 0XF8000770[1:1] = 0x00000000U
2830     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
2831     // .. L1_SEL = 1
2832     // .. ==> 0XF8000770[2:2] = 0x00000001U
2833     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
2834     // .. L2_SEL = 0
2835     // .. ==> 0XF8000770[4:3] = 0x00000000U
2836     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2837     // .. L3_SEL = 0
2838     // .. ==> 0XF8000770[7:5] = 0x00000000U
2839     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2840     // .. Speed = 0
2841     // .. ==> 0XF8000770[8:8] = 0x00000000U
2842     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2843     // .. IO_Type = 1
2844     // .. ==> 0XF8000770[11:9] = 0x00000001U
2845     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
2846     // .. PULLUP = 0
2847     // .. ==> 0XF8000770[12:12] = 0x00000000U
2848     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2849     // .. DisableRcvr = 0
2850     // .. ==> 0XF8000770[13:13] = 0x00000000U
2851     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2852     // ..
2853     EMIT_MASKWRITE(0XF8000770, 0x00003FFFU ,0x00000204U),
2854     // .. TRI_ENABLE = 1
2855     // .. ==> 0XF8000774[0:0] = 0x00000001U
2856     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
2857     // .. L0_SEL = 0
2858     // .. ==> 0XF8000774[1:1] = 0x00000000U
2859     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
2860     // .. L1_SEL = 1
2861     // .. ==> 0XF8000774[2:2] = 0x00000001U
2862     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
2863     // .. L2_SEL = 0
2864     // .. ==> 0XF8000774[4:3] = 0x00000000U
2865     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2866     // .. L3_SEL = 0
2867     // .. ==> 0XF8000774[7:5] = 0x00000000U
2868     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2869     // .. Speed = 0
2870     // .. ==> 0XF8000774[8:8] = 0x00000000U
2871     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2872     // .. IO_Type = 1
2873     // .. ==> 0XF8000774[11:9] = 0x00000001U
2874     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
2875     // .. PULLUP = 0
2876     // .. ==> 0XF8000774[12:12] = 0x00000000U
2877     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2878     // .. DisableRcvr = 0
2879     // .. ==> 0XF8000774[13:13] = 0x00000000U
2880     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2881     // ..
2882     EMIT_MASKWRITE(0XF8000774, 0x00003FFFU ,0x00000205U),
2883     // .. TRI_ENABLE = 0
2884     // .. ==> 0XF8000778[0:0] = 0x00000000U
2885     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2886     // .. L0_SEL = 0
2887     // .. ==> 0XF8000778[1:1] = 0x00000000U
2888     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
2889     // .. L1_SEL = 1
2890     // .. ==> 0XF8000778[2:2] = 0x00000001U
2891     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
2892     // .. L2_SEL = 0
2893     // .. ==> 0XF8000778[4:3] = 0x00000000U
2894     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2895     // .. L3_SEL = 0
2896     // .. ==> 0XF8000778[7:5] = 0x00000000U
2897     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2898     // .. Speed = 0
2899     // .. ==> 0XF8000778[8:8] = 0x00000000U
2900     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2901     // .. IO_Type = 1
2902     // .. ==> 0XF8000778[11:9] = 0x00000001U
2903     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
2904     // .. PULLUP = 0
2905     // .. ==> 0XF8000778[12:12] = 0x00000000U
2906     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2907     // .. DisableRcvr = 0
2908     // .. ==> 0XF8000778[13:13] = 0x00000000U
2909     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2910     // ..
2911     EMIT_MASKWRITE(0XF8000778, 0x00003FFFU ,0x00000204U),
2912     // .. TRI_ENABLE = 1
2913     // .. ==> 0XF800077C[0:0] = 0x00000001U
2914     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
2915     // .. L0_SEL = 0
2916     // .. ==> 0XF800077C[1:1] = 0x00000000U
2917     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
2918     // .. L1_SEL = 1
2919     // .. ==> 0XF800077C[2:2] = 0x00000001U
2920     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
2921     // .. L2_SEL = 0
2922     // .. ==> 0XF800077C[4:3] = 0x00000000U
2923     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2924     // .. L3_SEL = 0
2925     // .. ==> 0XF800077C[7:5] = 0x00000000U
2926     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2927     // .. Speed = 0
2928     // .. ==> 0XF800077C[8:8] = 0x00000000U
2929     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2930     // .. IO_Type = 1
2931     // .. ==> 0XF800077C[11:9] = 0x00000001U
2932     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
2933     // .. PULLUP = 0
2934     // .. ==> 0XF800077C[12:12] = 0x00000000U
2935     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2936     // .. DisableRcvr = 0
2937     // .. ==> 0XF800077C[13:13] = 0x00000000U
2938     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2939     // ..
2940     EMIT_MASKWRITE(0XF800077C, 0x00003FFFU ,0x00000205U),
2941     // .. TRI_ENABLE = 0
2942     // .. ==> 0XF8000780[0:0] = 0x00000000U
2943     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2944     // .. L0_SEL = 0
2945     // .. ==> 0XF8000780[1:1] = 0x00000000U
2946     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
2947     // .. L1_SEL = 1
2948     // .. ==> 0XF8000780[2:2] = 0x00000001U
2949     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
2950     // .. L2_SEL = 0
2951     // .. ==> 0XF8000780[4:3] = 0x00000000U
2952     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2953     // .. L3_SEL = 0
2954     // .. ==> 0XF8000780[7:5] = 0x00000000U
2955     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2956     // .. Speed = 0
2957     // .. ==> 0XF8000780[8:8] = 0x00000000U
2958     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2959     // .. IO_Type = 1
2960     // .. ==> 0XF8000780[11:9] = 0x00000001U
2961     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
2962     // .. PULLUP = 0
2963     // .. ==> 0XF8000780[12:12] = 0x00000000U
2964     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2965     // .. DisableRcvr = 0
2966     // .. ==> 0XF8000780[13:13] = 0x00000000U
2967     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2968     // ..
2969     EMIT_MASKWRITE(0XF8000780, 0x00003FFFU ,0x00000204U),
2970     // .. TRI_ENABLE = 0
2971     // .. ==> 0XF8000784[0:0] = 0x00000000U
2972     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2973     // .. L0_SEL = 0
2974     // .. ==> 0XF8000784[1:1] = 0x00000000U
2975     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
2976     // .. L1_SEL = 1
2977     // .. ==> 0XF8000784[2:2] = 0x00000001U
2978     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
2979     // .. L2_SEL = 0
2980     // .. ==> 0XF8000784[4:3] = 0x00000000U
2981     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2982     // .. L3_SEL = 0
2983     // .. ==> 0XF8000784[7:5] = 0x00000000U
2984     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2985     // .. Speed = 0
2986     // .. ==> 0XF8000784[8:8] = 0x00000000U
2987     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2988     // .. IO_Type = 1
2989     // .. ==> 0XF8000784[11:9] = 0x00000001U
2990     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
2991     // .. PULLUP = 0
2992     // .. ==> 0XF8000784[12:12] = 0x00000000U
2993     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2994     // .. DisableRcvr = 0
2995     // .. ==> 0XF8000784[13:13] = 0x00000000U
2996     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2997     // ..
2998     EMIT_MASKWRITE(0XF8000784, 0x00003FFFU ,0x00000204U),
2999     // .. TRI_ENABLE = 0
3000     // .. ==> 0XF8000788[0:0] = 0x00000000U
3001     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
3002     // .. L0_SEL = 0
3003     // .. ==> 0XF8000788[1:1] = 0x00000000U
3004     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
3005     // .. L1_SEL = 1
3006     // .. ==> 0XF8000788[2:2] = 0x00000001U
3007     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
3008     // .. L2_SEL = 0
3009     // .. ==> 0XF8000788[4:3] = 0x00000000U
3010     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
3011     // .. L3_SEL = 0
3012     // .. ==> 0XF8000788[7:5] = 0x00000000U
3013     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
3014     // .. Speed = 0
3015     // .. ==> 0XF8000788[8:8] = 0x00000000U
3016     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
3017     // .. IO_Type = 1
3018     // .. ==> 0XF8000788[11:9] = 0x00000001U
3019     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
3020     // .. PULLUP = 0
3021     // .. ==> 0XF8000788[12:12] = 0x00000000U
3022     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
3023     // .. DisableRcvr = 0
3024     // .. ==> 0XF8000788[13:13] = 0x00000000U
3025     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
3026     // ..
3027     EMIT_MASKWRITE(0XF8000788, 0x00003FFFU ,0x00000204U),
3028     // .. TRI_ENABLE = 0
3029     // .. ==> 0XF800078C[0:0] = 0x00000000U
3030     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
3031     // .. L0_SEL = 0
3032     // .. ==> 0XF800078C[1:1] = 0x00000000U
3033     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
3034     // .. L1_SEL = 1
3035     // .. ==> 0XF800078C[2:2] = 0x00000001U
3036     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
3037     // .. L2_SEL = 0
3038     // .. ==> 0XF800078C[4:3] = 0x00000000U
3039     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
3040     // .. L3_SEL = 0
3041     // .. ==> 0XF800078C[7:5] = 0x00000000U
3042     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
3043     // .. Speed = 0
3044     // .. ==> 0XF800078C[8:8] = 0x00000000U
3045     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
3046     // .. IO_Type = 1
3047     // .. ==> 0XF800078C[11:9] = 0x00000001U
3048     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
3049     // .. PULLUP = 0
3050     // .. ==> 0XF800078C[12:12] = 0x00000000U
3051     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
3052     // .. DisableRcvr = 0
3053     // .. ==> 0XF800078C[13:13] = 0x00000000U
3054     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
3055     // ..
3056     EMIT_MASKWRITE(0XF800078C, 0x00003FFFU ,0x00000204U),
3057     // .. TRI_ENABLE = 1
3058     // .. ==> 0XF8000790[0:0] = 0x00000001U
3059     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
3060     // .. L0_SEL = 0
3061     // .. ==> 0XF8000790[1:1] = 0x00000000U
3062     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
3063     // .. L1_SEL = 1
3064     // .. ==> 0XF8000790[2:2] = 0x00000001U
3065     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
3066     // .. L2_SEL = 0
3067     // .. ==> 0XF8000790[4:3] = 0x00000000U
3068     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
3069     // .. L3_SEL = 0
3070     // .. ==> 0XF8000790[7:5] = 0x00000000U
3071     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
3072     // .. Speed = 0
3073     // .. ==> 0XF8000790[8:8] = 0x00000000U
3074     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
3075     // .. IO_Type = 1
3076     // .. ==> 0XF8000790[11:9] = 0x00000001U
3077     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
3078     // .. PULLUP = 0
3079     // .. ==> 0XF8000790[12:12] = 0x00000000U
3080     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
3081     // .. DisableRcvr = 0
3082     // .. ==> 0XF8000790[13:13] = 0x00000000U
3083     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
3084     // ..
3085     EMIT_MASKWRITE(0XF8000790, 0x00003FFFU ,0x00000205U),
3086     // .. TRI_ENABLE = 0
3087     // .. ==> 0XF8000794[0:0] = 0x00000000U
3088     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
3089     // .. L0_SEL = 0
3090     // .. ==> 0XF8000794[1:1] = 0x00000000U
3091     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
3092     // .. L1_SEL = 1
3093     // .. ==> 0XF8000794[2:2] = 0x00000001U
3094     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
3095     // .. L2_SEL = 0
3096     // .. ==> 0XF8000794[4:3] = 0x00000000U
3097     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
3098     // .. L3_SEL = 0
3099     // .. ==> 0XF8000794[7:5] = 0x00000000U
3100     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
3101     // .. Speed = 0
3102     // .. ==> 0XF8000794[8:8] = 0x00000000U
3103     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
3104     // .. IO_Type = 1
3105     // .. ==> 0XF8000794[11:9] = 0x00000001U
3106     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
3107     // .. PULLUP = 0
3108     // .. ==> 0XF8000794[12:12] = 0x00000000U
3109     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
3110     // .. DisableRcvr = 0
3111     // .. ==> 0XF8000794[13:13] = 0x00000000U
3112     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
3113     // ..
3114     EMIT_MASKWRITE(0XF8000794, 0x00003FFFU ,0x00000204U),
3115     // .. TRI_ENABLE = 0
3116     // .. ==> 0XF8000798[0:0] = 0x00000000U
3117     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
3118     // .. L0_SEL = 0
3119     // .. ==> 0XF8000798[1:1] = 0x00000000U
3120     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
3121     // .. L1_SEL = 1
3122     // .. ==> 0XF8000798[2:2] = 0x00000001U
3123     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
3124     // .. L2_SEL = 0
3125     // .. ==> 0XF8000798[4:3] = 0x00000000U
3126     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
3127     // .. L3_SEL = 0
3128     // .. ==> 0XF8000798[7:5] = 0x00000000U
3129     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
3130     // .. Speed = 0
3131     // .. ==> 0XF8000798[8:8] = 0x00000000U
3132     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
3133     // .. IO_Type = 1
3134     // .. ==> 0XF8000798[11:9] = 0x00000001U
3135     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
3136     // .. PULLUP = 0
3137     // .. ==> 0XF8000798[12:12] = 0x00000000U
3138     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
3139     // .. DisableRcvr = 0
3140     // .. ==> 0XF8000798[13:13] = 0x00000000U
3141     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
3142     // ..
3143     EMIT_MASKWRITE(0XF8000798, 0x00003FFFU ,0x00000204U),
3144     // .. TRI_ENABLE = 0
3145     // .. ==> 0XF800079C[0:0] = 0x00000000U
3146     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
3147     // .. L0_SEL = 0
3148     // .. ==> 0XF800079C[1:1] = 0x00000000U
3149     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
3150     // .. L1_SEL = 1
3151     // .. ==> 0XF800079C[2:2] = 0x00000001U
3152     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
3153     // .. L2_SEL = 0
3154     // .. ==> 0XF800079C[4:3] = 0x00000000U
3155     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
3156     // .. L3_SEL = 0
3157     // .. ==> 0XF800079C[7:5] = 0x00000000U
3158     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
3159     // .. Speed = 0
3160     // .. ==> 0XF800079C[8:8] = 0x00000000U
3161     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
3162     // .. IO_Type = 1
3163     // .. ==> 0XF800079C[11:9] = 0x00000001U
3164     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
3165     // .. PULLUP = 0
3166     // .. ==> 0XF800079C[12:12] = 0x00000000U
3167     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
3168     // .. DisableRcvr = 0
3169     // .. ==> 0XF800079C[13:13] = 0x00000000U
3170     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
3171     // ..
3172     EMIT_MASKWRITE(0XF800079C, 0x00003FFFU ,0x00000204U),
3173     // .. TRI_ENABLE = 0
3174     // .. ==> 0XF80007A0[0:0] = 0x00000000U
3175     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
3176     // .. L0_SEL = 0
3177     // .. ==> 0XF80007A0[1:1] = 0x00000000U
3178     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
3179     // .. L1_SEL = 0
3180     // .. ==> 0XF80007A0[2:2] = 0x00000000U
3181     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
3182     // .. L2_SEL = 0
3183     // .. ==> 0XF80007A0[4:3] = 0x00000000U
3184     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
3185     // .. L3_SEL = 4
3186     // .. ==> 0XF80007A0[7:5] = 0x00000004U
3187     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
3188     // .. Speed = 0
3189     // .. ==> 0XF80007A0[8:8] = 0x00000000U
3190     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
3191     // .. IO_Type = 1
3192     // .. ==> 0XF80007A0[11:9] = 0x00000001U
3193     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
3194     // .. PULLUP = 0
3195     // .. ==> 0XF80007A0[12:12] = 0x00000000U
3196     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
3197     // .. DisableRcvr = 0
3198     // .. ==> 0XF80007A0[13:13] = 0x00000000U
3199     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
3200     // ..
3201     EMIT_MASKWRITE(0XF80007A0, 0x00003FFFU ,0x00000280U),
3202     // .. TRI_ENABLE = 0
3203     // .. ==> 0XF80007A4[0:0] = 0x00000000U
3204     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
3205     // .. L0_SEL = 0
3206     // .. ==> 0XF80007A4[1:1] = 0x00000000U
3207     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
3208     // .. L1_SEL = 0
3209     // .. ==> 0XF80007A4[2:2] = 0x00000000U
3210     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
3211     // .. L2_SEL = 0
3212     // .. ==> 0XF80007A4[4:3] = 0x00000000U
3213     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
3214     // .. L3_SEL = 4
3215     // .. ==> 0XF80007A4[7:5] = 0x00000004U
3216     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
3217     // .. Speed = 0
3218     // .. ==> 0XF80007A4[8:8] = 0x00000000U
3219     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
3220     // .. IO_Type = 1
3221     // .. ==> 0XF80007A4[11:9] = 0x00000001U
3222     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
3223     // .. PULLUP = 0
3224     // .. ==> 0XF80007A4[12:12] = 0x00000000U
3225     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
3226     // .. DisableRcvr = 0
3227     // .. ==> 0XF80007A4[13:13] = 0x00000000U
3228     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
3229     // ..
3230     EMIT_MASKWRITE(0XF80007A4, 0x00003FFFU ,0x00000280U),
3231     // .. TRI_ENABLE = 0
3232     // .. ==> 0XF80007A8[0:0] = 0x00000000U
3233     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
3234     // .. L0_SEL = 0
3235     // .. ==> 0XF80007A8[1:1] = 0x00000000U
3236     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
3237     // .. L1_SEL = 0
3238     // .. ==> 0XF80007A8[2:2] = 0x00000000U
3239     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
3240     // .. L2_SEL = 0
3241     // .. ==> 0XF80007A8[4:3] = 0x00000000U
3242     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
3243     // .. L3_SEL = 4
3244     // .. ==> 0XF80007A8[7:5] = 0x00000004U
3245     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
3246     // .. Speed = 0
3247     // .. ==> 0XF80007A8[8:8] = 0x00000000U
3248     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
3249     // .. IO_Type = 1
3250     // .. ==> 0XF80007A8[11:9] = 0x00000001U
3251     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
3252     // .. PULLUP = 0
3253     // .. ==> 0XF80007A8[12:12] = 0x00000000U
3254     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
3255     // .. DisableRcvr = 0
3256     // .. ==> 0XF80007A8[13:13] = 0x00000000U
3257     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
3258     // ..
3259     EMIT_MASKWRITE(0XF80007A8, 0x00003FFFU ,0x00000280U),
3260     // .. TRI_ENABLE = 0
3261     // .. ==> 0XF80007AC[0:0] = 0x00000000U
3262     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
3263     // .. L0_SEL = 0
3264     // .. ==> 0XF80007AC[1:1] = 0x00000000U
3265     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
3266     // .. L1_SEL = 0
3267     // .. ==> 0XF80007AC[2:2] = 0x00000000U
3268     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
3269     // .. L2_SEL = 0
3270     // .. ==> 0XF80007AC[4:3] = 0x00000000U
3271     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
3272     // .. L3_SEL = 4
3273     // .. ==> 0XF80007AC[7:5] = 0x00000004U
3274     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
3275     // .. Speed = 0
3276     // .. ==> 0XF80007AC[8:8] = 0x00000000U
3277     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
3278     // .. IO_Type = 1
3279     // .. ==> 0XF80007AC[11:9] = 0x00000001U
3280     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
3281     // .. PULLUP = 0
3282     // .. ==> 0XF80007AC[12:12] = 0x00000000U
3283     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
3284     // .. DisableRcvr = 0
3285     // .. ==> 0XF80007AC[13:13] = 0x00000000U
3286     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
3287     // ..
3288     EMIT_MASKWRITE(0XF80007AC, 0x00003FFFU ,0x00000280U),
3289     // .. TRI_ENABLE = 0
3290     // .. ==> 0XF80007B0[0:0] = 0x00000000U
3291     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
3292     // .. L0_SEL = 0
3293     // .. ==> 0XF80007B0[1:1] = 0x00000000U
3294     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
3295     // .. L1_SEL = 0
3296     // .. ==> 0XF80007B0[2:2] = 0x00000000U
3297     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
3298     // .. L2_SEL = 0
3299     // .. ==> 0XF80007B0[4:3] = 0x00000000U
3300     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
3301     // .. L3_SEL = 4
3302     // .. ==> 0XF80007B0[7:5] = 0x00000004U
3303     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
3304     // .. Speed = 0
3305     // .. ==> 0XF80007B0[8:8] = 0x00000000U
3306     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
3307     // .. IO_Type = 1
3308     // .. ==> 0XF80007B0[11:9] = 0x00000001U
3309     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
3310     // .. PULLUP = 0
3311     // .. ==> 0XF80007B0[12:12] = 0x00000000U
3312     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
3313     // .. DisableRcvr = 0
3314     // .. ==> 0XF80007B0[13:13] = 0x00000000U
3315     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
3316     // ..
3317     EMIT_MASKWRITE(0XF80007B0, 0x00003FFFU ,0x00000280U),
3318     // .. TRI_ENABLE = 0
3319     // .. ==> 0XF80007B4[0:0] = 0x00000000U
3320     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
3321     // .. L0_SEL = 0
3322     // .. ==> 0XF80007B4[1:1] = 0x00000000U
3323     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
3324     // .. L1_SEL = 0
3325     // .. ==> 0XF80007B4[2:2] = 0x00000000U
3326     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
3327     // .. L2_SEL = 0
3328     // .. ==> 0XF80007B4[4:3] = 0x00000000U
3329     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
3330     // .. L3_SEL = 4
3331     // .. ==> 0XF80007B4[7:5] = 0x00000004U
3332     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
3333     // .. Speed = 0
3334     // .. ==> 0XF80007B4[8:8] = 0x00000000U
3335     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
3336     // .. IO_Type = 1
3337     // .. ==> 0XF80007B4[11:9] = 0x00000001U
3338     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
3339     // .. PULLUP = 0
3340     // .. ==> 0XF80007B4[12:12] = 0x00000000U
3341     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
3342     // .. DisableRcvr = 0
3343     // .. ==> 0XF80007B4[13:13] = 0x00000000U
3344     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
3345     // ..
3346     EMIT_MASKWRITE(0XF80007B4, 0x00003FFFU ,0x00000280U),
3347     // .. TRI_ENABLE = 1
3348     // .. ==> 0XF80007B8[0:0] = 0x00000001U
3349     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
3350     // .. Speed = 0
3351     // .. ==> 0XF80007B8[8:8] = 0x00000000U
3352     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
3353     // .. IO_Type = 1
3354     // .. ==> 0XF80007B8[11:9] = 0x00000001U
3355     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
3356     // .. PULLUP = 0
3357     // .. ==> 0XF80007B8[12:12] = 0x00000000U
3358     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
3359     // .. DisableRcvr = 0
3360     // .. ==> 0XF80007B8[13:13] = 0x00000000U
3361     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
3362     // ..
3363     EMIT_MASKWRITE(0XF80007B8, 0x00003F01U ,0x00000201U),
3364     // .. TRI_ENABLE = 0
3365     // .. ==> 0XF80007BC[0:0] = 0x00000000U
3366     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
3367     // .. L0_SEL = 0
3368     // .. ==> 0XF80007BC[1:1] = 0x00000000U
3369     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
3370     // .. L1_SEL = 0
3371     // .. ==> 0XF80007BC[2:2] = 0x00000000U
3372     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
3373     // .. L2_SEL = 0
3374     // .. ==> 0XF80007BC[4:3] = 0x00000000U
3375     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
3376     // .. L3_SEL = 0
3377     // .. ==> 0XF80007BC[7:5] = 0x00000000U
3378     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
3379     // .. Speed = 0
3380     // .. ==> 0XF80007BC[8:8] = 0x00000000U
3381     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
3382     // .. IO_Type = 1
3383     // .. ==> 0XF80007BC[11:9] = 0x00000001U
3384     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
3385     // .. PULLUP = 0
3386     // .. ==> 0XF80007BC[12:12] = 0x00000000U
3387     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
3388     // .. DisableRcvr = 0
3389     // .. ==> 0XF80007BC[13:13] = 0x00000000U
3390     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
3391     // ..
3392     EMIT_MASKWRITE(0XF80007BC, 0x00003FFFU ,0x00000200U),
3393     // .. TRI_ENABLE = 0
3394     // .. ==> 0XF80007C0[0:0] = 0x00000000U
3395     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
3396     // .. L0_SEL = 0
3397     // .. ==> 0XF80007C0[1:1] = 0x00000000U
3398     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
3399     // .. L1_SEL = 0
3400     // .. ==> 0XF80007C0[2:2] = 0x00000000U
3401     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
3402     // .. L2_SEL = 0
3403     // .. ==> 0XF80007C0[4:3] = 0x00000000U
3404     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
3405     // .. L3_SEL = 7
3406     // .. ==> 0XF80007C0[7:5] = 0x00000007U
3407     // ..     ==> MASK : 0x000000E0U    VAL : 0x000000E0U
3408     // .. Speed = 0
3409     // .. ==> 0XF80007C0[8:8] = 0x00000000U
3410     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
3411     // .. IO_Type = 1
3412     // .. ==> 0XF80007C0[11:9] = 0x00000001U
3413     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
3414     // .. PULLUP = 0
3415     // .. ==> 0XF80007C0[12:12] = 0x00000000U
3416     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
3417     // .. DisableRcvr = 0
3418     // .. ==> 0XF80007C0[13:13] = 0x00000000U
3419     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
3420     // ..
3421     EMIT_MASKWRITE(0XF80007C0, 0x00003FFFU ,0x000002E0U),
3422     // .. TRI_ENABLE = 1
3423     // .. ==> 0XF80007C4[0:0] = 0x00000001U
3424     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
3425     // .. L0_SEL = 0
3426     // .. ==> 0XF80007C4[1:1] = 0x00000000U
3427     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
3428     // .. L1_SEL = 0
3429     // .. ==> 0XF80007C4[2:2] = 0x00000000U
3430     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
3431     // .. L2_SEL = 0
3432     // .. ==> 0XF80007C4[4:3] = 0x00000000U
3433     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
3434     // .. L3_SEL = 7
3435     // .. ==> 0XF80007C4[7:5] = 0x00000007U
3436     // ..     ==> MASK : 0x000000E0U    VAL : 0x000000E0U
3437     // .. Speed = 0
3438     // .. ==> 0XF80007C4[8:8] = 0x00000000U
3439     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
3440     // .. IO_Type = 1
3441     // .. ==> 0XF80007C4[11:9] = 0x00000001U
3442     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
3443     // .. PULLUP = 0
3444     // .. ==> 0XF80007C4[12:12] = 0x00000000U
3445     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
3446     // .. DisableRcvr = 0
3447     // .. ==> 0XF80007C4[13:13] = 0x00000000U
3448     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
3449     // ..
3450     EMIT_MASKWRITE(0XF80007C4, 0x00003FFFU ,0x000002E1U),
3451     // .. TRI_ENABLE = 1
3452     // .. ==> 0XF80007C8[0:0] = 0x00000001U
3453     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
3454     // .. Speed = 0
3455     // .. ==> 0XF80007C8[8:8] = 0x00000000U
3456     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
3457     // .. IO_Type = 1
3458     // .. ==> 0XF80007C8[11:9] = 0x00000001U
3459     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
3460     // .. PULLUP = 0
3461     // .. ==> 0XF80007C8[12:12] = 0x00000000U
3462     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
3463     // .. DisableRcvr = 0
3464     // .. ==> 0XF80007C8[13:13] = 0x00000000U
3465     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
3466     // ..
3467     EMIT_MASKWRITE(0XF80007C8, 0x00003F01U ,0x00000201U),
3468     // .. TRI_ENABLE = 0
3469     // .. ==> 0XF80007CC[0:0] = 0x00000000U
3470     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
3471     // .. L0_SEL = 0
3472     // .. ==> 0XF80007CC[1:1] = 0x00000000U
3473     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
3474     // .. L1_SEL = 0
3475     // .. ==> 0XF80007CC[2:2] = 0x00000000U
3476     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
3477     // .. L2_SEL = 0
3478     // .. ==> 0XF80007CC[4:3] = 0x00000000U
3479     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
3480     // .. L3_SEL = 0
3481     // .. ==> 0XF80007CC[7:5] = 0x00000000U
3482     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
3483     // .. Speed = 0
3484     // .. ==> 0XF80007CC[8:8] = 0x00000000U
3485     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
3486     // .. IO_Type = 1
3487     // .. ==> 0XF80007CC[11:9] = 0x00000001U
3488     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
3489     // .. PULLUP = 0
3490     // .. ==> 0XF80007CC[12:12] = 0x00000000U
3491     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
3492     // .. DisableRcvr = 0
3493     // .. ==> 0XF80007CC[13:13] = 0x00000000U
3494     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
3495     // ..
3496     EMIT_MASKWRITE(0XF80007CC, 0x00003FFFU ,0x00000200U),
3497     // .. TRI_ENABLE = 0
3498     // .. ==> 0XF80007D0[0:0] = 0x00000000U
3499     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
3500     // .. L0_SEL = 0
3501     // .. ==> 0XF80007D0[1:1] = 0x00000000U
3502     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
3503     // .. L1_SEL = 0
3504     // .. ==> 0XF80007D0[2:2] = 0x00000000U
3505     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
3506     // .. L2_SEL = 0
3507     // .. ==> 0XF80007D0[4:3] = 0x00000000U
3508     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
3509     // .. L3_SEL = 4
3510     // .. ==> 0XF80007D0[7:5] = 0x00000004U
3511     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
3512     // .. Speed = 0
3513     // .. ==> 0XF80007D0[8:8] = 0x00000000U
3514     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
3515     // .. IO_Type = 1
3516     // .. ==> 0XF80007D0[11:9] = 0x00000001U
3517     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
3518     // .. PULLUP = 0
3519     // .. ==> 0XF80007D0[12:12] = 0x00000000U
3520     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
3521     // .. DisableRcvr = 0
3522     // .. ==> 0XF80007D0[13:13] = 0x00000000U
3523     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
3524     // ..
3525     EMIT_MASKWRITE(0XF80007D0, 0x00003FFFU ,0x00000280U),
3526     // .. TRI_ENABLE = 0
3527     // .. ==> 0XF80007D4[0:0] = 0x00000000U
3528     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
3529     // .. L0_SEL = 0
3530     // .. ==> 0XF80007D4[1:1] = 0x00000000U
3531     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
3532     // .. L1_SEL = 0
3533     // .. ==> 0XF80007D4[2:2] = 0x00000000U
3534     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
3535     // .. L2_SEL = 0
3536     // .. ==> 0XF80007D4[4:3] = 0x00000000U
3537     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
3538     // .. L3_SEL = 4
3539     // .. ==> 0XF80007D4[7:5] = 0x00000004U
3540     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
3541     // .. Speed = 0
3542     // .. ==> 0XF80007D4[8:8] = 0x00000000U
3543     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
3544     // .. IO_Type = 1
3545     // .. ==> 0XF80007D4[11:9] = 0x00000001U
3546     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
3547     // .. PULLUP = 0
3548     // .. ==> 0XF80007D4[12:12] = 0x00000000U
3549     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
3550     // .. DisableRcvr = 0
3551     // .. ==> 0XF80007D4[13:13] = 0x00000000U
3552     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
3553     // ..
3554     EMIT_MASKWRITE(0XF80007D4, 0x00003FFFU ,0x00000280U),
3555     // .. SDIO0_WP_SEL = 50
3556     // .. ==> 0XF8000830[5:0] = 0x00000032U
3557     // ..     ==> MASK : 0x0000003FU    VAL : 0x00000032U
3558     // .. SDIO0_CD_SEL = 46
3559     // .. ==> 0XF8000830[21:16] = 0x0000002EU
3560     // ..     ==> MASK : 0x003F0000U    VAL : 0x002E0000U
3561     // ..
3562     EMIT_MASKWRITE(0XF8000830, 0x003F003FU ,0x002E0032U),
3563     // .. FINISH: MIO PROGRAMMING
3564     // .. START: LOCK IT BACK
3565     // .. LOCK_KEY = 0X767B
3566     // .. ==> 0XF8000004[15:0] = 0x0000767BU
3567     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000767BU
3568     // ..
3569     EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU),
3570     // .. FINISH: LOCK IT BACK
3571     // FINISH: top
3572     //
3573     EMIT_EXIT(),
3574 
3575     //
3576 };
3577 
3578 unsigned long ps7_peripherals_init_data_3_0[] = {
3579     // START: top
3580     // .. START: SLCR SETTINGS
3581     // .. UNLOCK_KEY = 0XDF0D
3582     // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
3583     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000DF0DU
3584     // ..
3585     EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU),
3586     // .. FINISH: SLCR SETTINGS
3587     // .. START: DDR TERM/IBUF_DISABLE_MODE SETTINGS
3588     // .. IBUF_DISABLE_MODE = 0x1
3589     // .. ==> 0XF8000B48[7:7] = 0x00000001U
3590     // ..     ==> MASK : 0x00000080U    VAL : 0x00000080U
3591     // .. TERM_DISABLE_MODE = 0x1
3592     // .. ==> 0XF8000B48[8:8] = 0x00000001U
3593     // ..     ==> MASK : 0x00000100U    VAL : 0x00000100U
3594     // ..
3595     EMIT_MASKWRITE(0XF8000B48, 0x00000180U ,0x00000180U),
3596     // .. IBUF_DISABLE_MODE = 0x1
3597     // .. ==> 0XF8000B4C[7:7] = 0x00000001U
3598     // ..     ==> MASK : 0x00000080U    VAL : 0x00000080U
3599     // .. TERM_DISABLE_MODE = 0x1
3600     // .. ==> 0XF8000B4C[8:8] = 0x00000001U
3601     // ..     ==> MASK : 0x00000100U    VAL : 0x00000100U
3602     // ..
3603     EMIT_MASKWRITE(0XF8000B4C, 0x00000180U ,0x00000180U),
3604     // .. IBUF_DISABLE_MODE = 0x1
3605     // .. ==> 0XF8000B50[7:7] = 0x00000001U
3606     // ..     ==> MASK : 0x00000080U    VAL : 0x00000080U
3607     // .. TERM_DISABLE_MODE = 0x1
3608     // .. ==> 0XF8000B50[8:8] = 0x00000001U
3609     // ..     ==> MASK : 0x00000100U    VAL : 0x00000100U
3610     // ..
3611     EMIT_MASKWRITE(0XF8000B50, 0x00000180U ,0x00000180U),
3612     // .. IBUF_DISABLE_MODE = 0x1
3613     // .. ==> 0XF8000B54[7:7] = 0x00000001U
3614     // ..     ==> MASK : 0x00000080U    VAL : 0x00000080U
3615     // .. TERM_DISABLE_MODE = 0x1
3616     // .. ==> 0XF8000B54[8:8] = 0x00000001U
3617     // ..     ==> MASK : 0x00000100U    VAL : 0x00000100U
3618     // ..
3619     EMIT_MASKWRITE(0XF8000B54, 0x00000180U ,0x00000180U),
3620     // .. FINISH: DDR TERM/IBUF_DISABLE_MODE SETTINGS
3621     // .. START: LOCK IT BACK
3622     // .. LOCK_KEY = 0X767B
3623     // .. ==> 0XF8000004[15:0] = 0x0000767BU
3624     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000767BU
3625     // ..
3626     EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU),
3627     // .. FINISH: LOCK IT BACK
3628     // .. START: SRAM/NOR SET OPMODE
3629     // .. FINISH: SRAM/NOR SET OPMODE
3630     // .. START: UART REGISTERS
3631     // .. BDIV = 0x6
3632     // .. ==> 0XE0001034[7:0] = 0x00000006U
3633     // ..     ==> MASK : 0x000000FFU    VAL : 0x00000006U
3634     // ..
3635     EMIT_MASKWRITE(0XE0001034, 0x000000FFU ,0x00000006U),
3636     // .. CD = 0x3e
3637     // .. ==> 0XE0001018[15:0] = 0x0000003EU
3638     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000003EU
3639     // ..
3640     EMIT_MASKWRITE(0XE0001018, 0x0000FFFFU ,0x0000003EU),
3641     // .. STPBRK = 0x0
3642     // .. ==> 0XE0001000[8:8] = 0x00000000U
3643     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
3644     // .. STTBRK = 0x0
3645     // .. ==> 0XE0001000[7:7] = 0x00000000U
3646     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
3647     // .. RSTTO = 0x0
3648     // .. ==> 0XE0001000[6:6] = 0x00000000U
3649     // ..     ==> MASK : 0x00000040U    VAL : 0x00000000U
3650     // .. TXDIS = 0x0
3651     // .. ==> 0XE0001000[5:5] = 0x00000000U
3652     // ..     ==> MASK : 0x00000020U    VAL : 0x00000000U
3653     // .. TXEN = 0x1
3654     // .. ==> 0XE0001000[4:4] = 0x00000001U
3655     // ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
3656     // .. RXDIS = 0x0
3657     // .. ==> 0XE0001000[3:3] = 0x00000000U
3658     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
3659     // .. RXEN = 0x1
3660     // .. ==> 0XE0001000[2:2] = 0x00000001U
3661     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
3662     // .. TXRES = 0x1
3663     // .. ==> 0XE0001000[1:1] = 0x00000001U
3664     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
3665     // .. RXRES = 0x1
3666     // .. ==> 0XE0001000[0:0] = 0x00000001U
3667     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
3668     // ..
3669     EMIT_MASKWRITE(0XE0001000, 0x000001FFU ,0x00000017U),
3670     // .. CHMODE = 0x0
3671     // .. ==> 0XE0001004[9:8] = 0x00000000U
3672     // ..     ==> MASK : 0x00000300U    VAL : 0x00000000U
3673     // .. NBSTOP = 0x0
3674     // .. ==> 0XE0001004[7:6] = 0x00000000U
3675     // ..     ==> MASK : 0x000000C0U    VAL : 0x00000000U
3676     // .. PAR = 0x4
3677     // .. ==> 0XE0001004[5:3] = 0x00000004U
3678     // ..     ==> MASK : 0x00000038U    VAL : 0x00000020U
3679     // .. CHRL = 0x0
3680     // .. ==> 0XE0001004[2:1] = 0x00000000U
3681     // ..     ==> MASK : 0x00000006U    VAL : 0x00000000U
3682     // .. CLKS = 0x0
3683     // .. ==> 0XE0001004[0:0] = 0x00000000U
3684     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
3685     // ..
3686     EMIT_MASKWRITE(0XE0001004, 0x000003FFU ,0x00000020U),
3687     // .. FINISH: UART REGISTERS
3688     // .. START: QSPI REGISTERS
3689     // .. Holdb_dr = 1
3690     // .. ==> 0XE000D000[19:19] = 0x00000001U
3691     // ..     ==> MASK : 0x00080000U    VAL : 0x00080000U
3692     // ..
3693     EMIT_MASKWRITE(0XE000D000, 0x00080000U ,0x00080000U),
3694     // .. FINISH: QSPI REGISTERS
3695     // .. START: PL POWER ON RESET REGISTERS
3696     // .. PCFG_POR_CNT_4K = 0
3697     // .. ==> 0XF8007000[29:29] = 0x00000000U
3698     // ..     ==> MASK : 0x20000000U    VAL : 0x00000000U
3699     // ..
3700     EMIT_MASKWRITE(0XF8007000, 0x20000000U ,0x00000000U),
3701     // .. FINISH: PL POWER ON RESET REGISTERS
3702     // .. START: SMC TIMING CALCULATION REGISTER UPDATE
3703     // .. .. START: NAND SET CYCLE
3704     // .. .. FINISH: NAND SET CYCLE
3705     // .. .. START: OPMODE
3706     // .. .. FINISH: OPMODE
3707     // .. .. START: DIRECT COMMAND
3708     // .. .. FINISH: DIRECT COMMAND
3709     // .. .. START: SRAM/NOR CS0 SET CYCLE
3710     // .. .. FINISH: SRAM/NOR CS0 SET CYCLE
3711     // .. .. START: DIRECT COMMAND
3712     // .. .. FINISH: DIRECT COMMAND
3713     // .. .. START: NOR CS0 BASE ADDRESS
3714     // .. .. FINISH: NOR CS0 BASE ADDRESS
3715     // .. .. START: SRAM/NOR CS1 SET CYCLE
3716     // .. .. FINISH: SRAM/NOR CS1 SET CYCLE
3717     // .. .. START: DIRECT COMMAND
3718     // .. .. FINISH: DIRECT COMMAND
3719     // .. .. START: NOR CS1 BASE ADDRESS
3720     // .. .. FINISH: NOR CS1 BASE ADDRESS
3721     // .. .. START: USB RESET
3722     // .. .. .. START: USB0 RESET
3723     // .. .. .. .. START: DIR MODE BANK 0
3724     // .. .. .. .. DIRECTION_0 = 0x80
3725     // .. .. .. .. ==> 0XE000A204[31:0] = 0x00000080U
3726     // .. .. .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0x00000080U
3727     // .. .. .. ..
3728     EMIT_MASKWRITE(0XE000A204, 0xFFFFFFFFU ,0x00000080U),
3729     // .. .. .. .. FINISH: DIR MODE BANK 0
3730     // .. .. .. .. START: DIR MODE BANK 1
3731     // .. .. .. .. FINISH: DIR MODE BANK 1
3732     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
3733     // .. .. .. .. MASK_0_LSW = 0xff7f
3734     // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000FF7FU
3735     // .. .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xFF7F0000U
3736     // .. .. .. .. DATA_0_LSW = 0x80
3737     // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000080U
3738     // .. .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000080U
3739     // .. .. .. ..
3740     EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xFF7F0080U),
3741     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
3742     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
3743     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
3744     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
3745     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
3746     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
3747     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
3748     // .. .. .. .. START: OUTPUT ENABLE BANK 0
3749     // .. .. .. .. OP_ENABLE_0 = 0x80
3750     // .. .. .. .. ==> 0XE000A208[31:0] = 0x00000080U
3751     // .. .. .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0x00000080U
3752     // .. .. .. ..
3753     EMIT_MASKWRITE(0XE000A208, 0xFFFFFFFFU ,0x00000080U),
3754     // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0
3755     // .. .. .. .. START: OUTPUT ENABLE BANK 1
3756     // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1
3757     // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
3758     // .. .. .. .. MASK_0_LSW = 0xff7f
3759     // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000FF7FU
3760     // .. .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xFF7F0000U
3761     // .. .. .. .. DATA_0_LSW = 0x0
3762     // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000000U
3763     // .. .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000000U
3764     // .. .. .. ..
3765     EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xFF7F0000U),
3766     // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
3767     // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
3768     // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
3769     // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
3770     // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
3771     // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
3772     // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
3773     // .. .. .. .. START: ADD 1 MS DELAY
3774     // .. .. .. ..
3775     EMIT_MASKDELAY(0XF8F00200, 1),
3776     // .. .. .. .. FINISH: ADD 1 MS DELAY
3777     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
3778     // .. .. .. .. MASK_0_LSW = 0xff7f
3779     // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000FF7FU
3780     // .. .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xFF7F0000U
3781     // .. .. .. .. DATA_0_LSW = 0x80
3782     // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000080U
3783     // .. .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000080U
3784     // .. .. .. ..
3785     EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xFF7F0080U),
3786     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
3787     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
3788     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
3789     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
3790     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
3791     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
3792     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
3793     // .. .. .. FINISH: USB0 RESET
3794     // .. .. .. START: USB1 RESET
3795     // .. .. .. .. START: DIR MODE BANK 0
3796     // .. .. .. .. FINISH: DIR MODE BANK 0
3797     // .. .. .. .. START: DIR MODE BANK 1
3798     // .. .. .. .. FINISH: DIR MODE BANK 1
3799     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
3800     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
3801     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
3802     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
3803     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
3804     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
3805     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
3806     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
3807     // .. .. .. .. START: OUTPUT ENABLE BANK 0
3808     // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0
3809     // .. .. .. .. START: OUTPUT ENABLE BANK 1
3810     // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1
3811     // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
3812     // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
3813     // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
3814     // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
3815     // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
3816     // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
3817     // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
3818     // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
3819     // .. .. .. .. START: ADD 1 MS DELAY
3820     // .. .. .. ..
3821     EMIT_MASKDELAY(0XF8F00200, 1),
3822     // .. .. .. .. FINISH: ADD 1 MS DELAY
3823     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
3824     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
3825     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
3826     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
3827     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
3828     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
3829     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
3830     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
3831     // .. .. .. FINISH: USB1 RESET
3832     // .. .. FINISH: USB RESET
3833     // .. .. START: ENET RESET
3834     // .. .. .. START: ENET0 RESET
3835     // .. .. .. .. START: DIR MODE BANK 0
3836     // .. .. .. .. FINISH: DIR MODE BANK 0
3837     // .. .. .. .. START: DIR MODE BANK 1
3838     // .. .. .. .. FINISH: DIR MODE BANK 1
3839     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
3840     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
3841     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
3842     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
3843     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
3844     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
3845     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
3846     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
3847     // .. .. .. .. START: OUTPUT ENABLE BANK 0
3848     // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0
3849     // .. .. .. .. START: OUTPUT ENABLE BANK 1
3850     // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1
3851     // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
3852     // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
3853     // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
3854     // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
3855     // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
3856     // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
3857     // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
3858     // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
3859     // .. .. .. .. START: ADD 1 MS DELAY
3860     // .. .. .. ..
3861     EMIT_MASKDELAY(0XF8F00200, 1),
3862     // .. .. .. .. FINISH: ADD 1 MS DELAY
3863     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
3864     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
3865     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
3866     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
3867     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
3868     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
3869     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
3870     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
3871     // .. .. .. FINISH: ENET0 RESET
3872     // .. .. .. START: ENET1 RESET
3873     // .. .. .. .. START: DIR MODE BANK 0
3874     // .. .. .. .. FINISH: DIR MODE BANK 0
3875     // .. .. .. .. START: DIR MODE BANK 1
3876     // .. .. .. .. FINISH: DIR MODE BANK 1
3877     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
3878     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
3879     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
3880     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
3881     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
3882     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
3883     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
3884     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
3885     // .. .. .. .. START: OUTPUT ENABLE BANK 0
3886     // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0
3887     // .. .. .. .. START: OUTPUT ENABLE BANK 1
3888     // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1
3889     // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
3890     // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
3891     // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
3892     // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
3893     // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
3894     // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
3895     // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
3896     // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
3897     // .. .. .. .. START: ADD 1 MS DELAY
3898     // .. .. .. ..
3899     EMIT_MASKDELAY(0XF8F00200, 1),
3900     // .. .. .. .. FINISH: ADD 1 MS DELAY
3901     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
3902     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
3903     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
3904     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
3905     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
3906     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
3907     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
3908     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
3909     // .. .. .. FINISH: ENET1 RESET
3910     // .. .. FINISH: ENET RESET
3911     // .. .. START: I2C RESET
3912     // .. .. .. START: I2C0 RESET
3913     // .. .. .. .. START: DIR MODE GPIO BANK0
3914     // .. .. .. .. FINISH: DIR MODE GPIO BANK0
3915     // .. .. .. .. START: DIR MODE GPIO BANK1
3916     // .. .. .. .. FINISH: DIR MODE GPIO BANK1
3917     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
3918     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
3919     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
3920     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
3921     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
3922     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
3923     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
3924     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
3925     // .. .. .. .. START: OUTPUT ENABLE
3926     // .. .. .. .. FINISH: OUTPUT ENABLE
3927     // .. .. .. .. START: OUTPUT ENABLE
3928     // .. .. .. .. FINISH: OUTPUT ENABLE
3929     // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
3930     // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
3931     // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
3932     // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
3933     // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
3934     // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
3935     // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
3936     // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
3937     // .. .. .. .. START: ADD 1 MS DELAY
3938     // .. .. .. ..
3939     EMIT_MASKDELAY(0XF8F00200, 1),
3940     // .. .. .. .. FINISH: ADD 1 MS DELAY
3941     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
3942     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
3943     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
3944     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
3945     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
3946     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
3947     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
3948     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
3949     // .. .. .. FINISH: I2C0 RESET
3950     // .. .. .. START: I2C1 RESET
3951     // .. .. .. .. START: DIR MODE GPIO BANK0
3952     // .. .. .. .. FINISH: DIR MODE GPIO BANK0
3953     // .. .. .. .. START: DIR MODE GPIO BANK1
3954     // .. .. .. .. FINISH: DIR MODE GPIO BANK1
3955     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
3956     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
3957     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
3958     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
3959     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
3960     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
3961     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
3962     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
3963     // .. .. .. .. START: OUTPUT ENABLE
3964     // .. .. .. .. FINISH: OUTPUT ENABLE
3965     // .. .. .. .. START: OUTPUT ENABLE
3966     // .. .. .. .. FINISH: OUTPUT ENABLE
3967     // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
3968     // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
3969     // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
3970     // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
3971     // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
3972     // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
3973     // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
3974     // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
3975     // .. .. .. .. START: ADD 1 MS DELAY
3976     // .. .. .. ..
3977     EMIT_MASKDELAY(0XF8F00200, 1),
3978     // .. .. .. .. FINISH: ADD 1 MS DELAY
3979     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
3980     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
3981     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
3982     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
3983     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
3984     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
3985     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
3986     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
3987     // .. .. .. FINISH: I2C1 RESET
3988     // .. .. FINISH: I2C RESET
3989     // .. .. START: NOR CHIP SELECT
3990     // .. .. .. START: DIR MODE BANK 0
3991     // .. .. .. FINISH: DIR MODE BANK 0
3992     // .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
3993     // .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
3994     // .. .. .. START: OUTPUT ENABLE BANK 0
3995     // .. .. .. FINISH: OUTPUT ENABLE BANK 0
3996     // .. .. FINISH: NOR CHIP SELECT
3997     // .. FINISH: SMC TIMING CALCULATION REGISTER UPDATE
3998     // FINISH: top
3999     //
4000     EMIT_EXIT(),
4001 
4002     //
4003 };
4004 
4005 unsigned long ps7_post_config_3_0[] = {
4006     // START: top
4007     // .. START: SLCR SETTINGS
4008     // .. UNLOCK_KEY = 0XDF0D
4009     // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
4010     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000DF0DU
4011     // ..
4012     EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU),
4013     // .. FINISH: SLCR SETTINGS
4014     // .. START: ENABLING LEVEL SHIFTER
4015     // .. USER_LVL_INP_EN_0 = 1
4016     // .. ==> 0XF8000900[3:3] = 0x00000001U
4017     // ..     ==> MASK : 0x00000008U    VAL : 0x00000008U
4018     // .. USER_LVL_OUT_EN_0 = 1
4019     // .. ==> 0XF8000900[2:2] = 0x00000001U
4020     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
4021     // .. USER_LVL_INP_EN_1 = 1
4022     // .. ==> 0XF8000900[1:1] = 0x00000001U
4023     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
4024     // .. USER_LVL_OUT_EN_1 = 1
4025     // .. ==> 0XF8000900[0:0] = 0x00000001U
4026     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
4027     // ..
4028     EMIT_MASKWRITE(0XF8000900, 0x0000000FU ,0x0000000FU),
4029     // .. FINISH: ENABLING LEVEL SHIFTER
4030     // .. START: FPGA RESETS TO 0
4031     // .. reserved_3 = 0
4032     // .. ==> 0XF8000240[31:25] = 0x00000000U
4033     // ..     ==> MASK : 0xFE000000U    VAL : 0x00000000U
4034     // .. reserved_FPGA_ACP_RST = 0
4035     // .. ==> 0XF8000240[24:24] = 0x00000000U
4036     // ..     ==> MASK : 0x01000000U    VAL : 0x00000000U
4037     // .. reserved_FPGA_AXDS3_RST = 0
4038     // .. ==> 0XF8000240[23:23] = 0x00000000U
4039     // ..     ==> MASK : 0x00800000U    VAL : 0x00000000U
4040     // .. reserved_FPGA_AXDS2_RST = 0
4041     // .. ==> 0XF8000240[22:22] = 0x00000000U
4042     // ..     ==> MASK : 0x00400000U    VAL : 0x00000000U
4043     // .. reserved_FPGA_AXDS1_RST = 0
4044     // .. ==> 0XF8000240[21:21] = 0x00000000U
4045     // ..     ==> MASK : 0x00200000U    VAL : 0x00000000U
4046     // .. reserved_FPGA_AXDS0_RST = 0
4047     // .. ==> 0XF8000240[20:20] = 0x00000000U
4048     // ..     ==> MASK : 0x00100000U    VAL : 0x00000000U
4049     // .. reserved_2 = 0
4050     // .. ==> 0XF8000240[19:18] = 0x00000000U
4051     // ..     ==> MASK : 0x000C0000U    VAL : 0x00000000U
4052     // .. reserved_FSSW1_FPGA_RST = 0
4053     // .. ==> 0XF8000240[17:17] = 0x00000000U
4054     // ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
4055     // .. reserved_FSSW0_FPGA_RST = 0
4056     // .. ==> 0XF8000240[16:16] = 0x00000000U
4057     // ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
4058     // .. reserved_1 = 0
4059     // .. ==> 0XF8000240[15:14] = 0x00000000U
4060     // ..     ==> MASK : 0x0000C000U    VAL : 0x00000000U
4061     // .. reserved_FPGA_FMSW1_RST = 0
4062     // .. ==> 0XF8000240[13:13] = 0x00000000U
4063     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
4064     // .. reserved_FPGA_FMSW0_RST = 0
4065     // .. ==> 0XF8000240[12:12] = 0x00000000U
4066     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
4067     // .. reserved_FPGA_DMA3_RST = 0
4068     // .. ==> 0XF8000240[11:11] = 0x00000000U
4069     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
4070     // .. reserved_FPGA_DMA2_RST = 0
4071     // .. ==> 0XF8000240[10:10] = 0x00000000U
4072     // ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
4073     // .. reserved_FPGA_DMA1_RST = 0
4074     // .. ==> 0XF8000240[9:9] = 0x00000000U
4075     // ..     ==> MASK : 0x00000200U    VAL : 0x00000000U
4076     // .. reserved_FPGA_DMA0_RST = 0
4077     // .. ==> 0XF8000240[8:8] = 0x00000000U
4078     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
4079     // .. reserved = 0
4080     // .. ==> 0XF8000240[7:4] = 0x00000000U
4081     // ..     ==> MASK : 0x000000F0U    VAL : 0x00000000U
4082     // .. FPGA3_OUT_RST = 0
4083     // .. ==> 0XF8000240[3:3] = 0x00000000U
4084     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
4085     // .. FPGA2_OUT_RST = 0
4086     // .. ==> 0XF8000240[2:2] = 0x00000000U
4087     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
4088     // .. FPGA1_OUT_RST = 0
4089     // .. ==> 0XF8000240[1:1] = 0x00000000U
4090     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
4091     // .. FPGA0_OUT_RST = 0
4092     // .. ==> 0XF8000240[0:0] = 0x00000000U
4093     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
4094     // ..
4095     EMIT_MASKWRITE(0XF8000240, 0xFFFFFFFFU ,0x00000000U),
4096     // .. FINISH: FPGA RESETS TO 0
4097     // .. START: AFI REGISTERS
4098     // .. .. START: AFI0 REGISTERS
4099     // .. .. FINISH: AFI0 REGISTERS
4100     // .. .. START: AFI1 REGISTERS
4101     // .. .. FINISH: AFI1 REGISTERS
4102     // .. .. START: AFI2 REGISTERS
4103     // .. .. FINISH: AFI2 REGISTERS
4104     // .. .. START: AFI3 REGISTERS
4105     // .. .. FINISH: AFI3 REGISTERS
4106     // .. FINISH: AFI REGISTERS
4107     // .. START: LOCK IT BACK
4108     // .. LOCK_KEY = 0X767B
4109     // .. ==> 0XF8000004[15:0] = 0x0000767BU
4110     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000767BU
4111     // ..
4112     EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU),
4113     // .. FINISH: LOCK IT BACK
4114     // FINISH: top
4115     //
4116     EMIT_EXIT(),
4117 
4118     //
4119 };
4120 
4121 
4122 unsigned long ps7_pll_init_data_2_0[] = {
4123     // START: top
4124     // .. START: SLCR SETTINGS
4125     // .. UNLOCK_KEY = 0XDF0D
4126     // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
4127     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000DF0DU
4128     // ..
4129     EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU),
4130     // .. FINISH: SLCR SETTINGS
4131     // .. START: PLL SLCR REGISTERS
4132     // .. .. START: ARM PLL INIT
4133     // .. .. PLL_RES = 0x2
4134     // .. .. ==> 0XF8000110[7:4] = 0x00000002U
4135     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000020U
4136     // .. .. PLL_CP = 0x2
4137     // .. .. ==> 0XF8000110[11:8] = 0x00000002U
4138     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000200U
4139     // .. .. LOCK_CNT = 0xfa
4140     // .. .. ==> 0XF8000110[21:12] = 0x000000FAU
4141     // .. ..     ==> MASK : 0x003FF000U    VAL : 0x000FA000U
4142     // .. ..
4143     EMIT_MASKWRITE(0XF8000110, 0x003FFFF0U ,0x000FA220U),
4144     // .. .. .. START: UPDATE FB_DIV
4145     // .. .. .. PLL_FDIV = 0x28
4146     // .. .. .. ==> 0XF8000100[18:12] = 0x00000028U
4147     // .. .. ..     ==> MASK : 0x0007F000U    VAL : 0x00028000U
4148     // .. .. ..
4149     EMIT_MASKWRITE(0XF8000100, 0x0007F000U ,0x00028000U),
4150     // .. .. .. FINISH: UPDATE FB_DIV
4151     // .. .. .. START: BY PASS PLL
4152     // .. .. .. PLL_BYPASS_FORCE = 1
4153     // .. .. .. ==> 0XF8000100[4:4] = 0x00000001U
4154     // .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
4155     // .. .. ..
4156     EMIT_MASKWRITE(0XF8000100, 0x00000010U ,0x00000010U),
4157     // .. .. .. FINISH: BY PASS PLL
4158     // .. .. .. START: ASSERT RESET
4159     // .. .. .. PLL_RESET = 1
4160     // .. .. .. ==> 0XF8000100[0:0] = 0x00000001U
4161     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
4162     // .. .. ..
4163     EMIT_MASKWRITE(0XF8000100, 0x00000001U ,0x00000001U),
4164     // .. .. .. FINISH: ASSERT RESET
4165     // .. .. .. START: DEASSERT RESET
4166     // .. .. .. PLL_RESET = 0
4167     // .. .. .. ==> 0XF8000100[0:0] = 0x00000000U
4168     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
4169     // .. .. ..
4170     EMIT_MASKWRITE(0XF8000100, 0x00000001U ,0x00000000U),
4171     // .. .. .. FINISH: DEASSERT RESET
4172     // .. .. .. START: CHECK PLL STATUS
4173     // .. .. .. ARM_PLL_LOCK = 1
4174     // .. .. .. ==> 0XF800010C[0:0] = 0x00000001U
4175     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
4176     // .. .. ..
4177     EMIT_MASKPOLL(0XF800010C, 0x00000001U),
4178     // .. .. .. FINISH: CHECK PLL STATUS
4179     // .. .. .. START: REMOVE PLL BY PASS
4180     // .. .. .. PLL_BYPASS_FORCE = 0
4181     // .. .. .. ==> 0XF8000100[4:4] = 0x00000000U
4182     // .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
4183     // .. .. ..
4184     EMIT_MASKWRITE(0XF8000100, 0x00000010U ,0x00000000U),
4185     // .. .. .. FINISH: REMOVE PLL BY PASS
4186     // .. .. .. SRCSEL = 0x0
4187     // .. .. .. ==> 0XF8000120[5:4] = 0x00000000U
4188     // .. .. ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
4189     // .. .. .. DIVISOR = 0x2
4190     // .. .. .. ==> 0XF8000120[13:8] = 0x00000002U
4191     // .. .. ..     ==> MASK : 0x00003F00U    VAL : 0x00000200U
4192     // .. .. .. CPU_6OR4XCLKACT = 0x1
4193     // .. .. .. ==> 0XF8000120[24:24] = 0x00000001U
4194     // .. .. ..     ==> MASK : 0x01000000U    VAL : 0x01000000U
4195     // .. .. .. CPU_3OR2XCLKACT = 0x1
4196     // .. .. .. ==> 0XF8000120[25:25] = 0x00000001U
4197     // .. .. ..     ==> MASK : 0x02000000U    VAL : 0x02000000U
4198     // .. .. .. CPU_2XCLKACT = 0x1
4199     // .. .. .. ==> 0XF8000120[26:26] = 0x00000001U
4200     // .. .. ..     ==> MASK : 0x04000000U    VAL : 0x04000000U
4201     // .. .. .. CPU_1XCLKACT = 0x1
4202     // .. .. .. ==> 0XF8000120[27:27] = 0x00000001U
4203     // .. .. ..     ==> MASK : 0x08000000U    VAL : 0x08000000U
4204     // .. .. .. CPU_PERI_CLKACT = 0x1
4205     // .. .. .. ==> 0XF8000120[28:28] = 0x00000001U
4206     // .. .. ..     ==> MASK : 0x10000000U    VAL : 0x10000000U
4207     // .. .. ..
4208     EMIT_MASKWRITE(0XF8000120, 0x1F003F30U ,0x1F000200U),
4209     // .. .. FINISH: ARM PLL INIT
4210     // .. .. START: DDR PLL INIT
4211     // .. .. PLL_RES = 0x2
4212     // .. .. ==> 0XF8000114[7:4] = 0x00000002U
4213     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000020U
4214     // .. .. PLL_CP = 0x2
4215     // .. .. ==> 0XF8000114[11:8] = 0x00000002U
4216     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000200U
4217     // .. .. LOCK_CNT = 0x12c
4218     // .. .. ==> 0XF8000114[21:12] = 0x0000012CU
4219     // .. ..     ==> MASK : 0x003FF000U    VAL : 0x0012C000U
4220     // .. ..
4221     EMIT_MASKWRITE(0XF8000114, 0x003FFFF0U ,0x0012C220U),
4222     // .. .. .. START: UPDATE FB_DIV
4223     // .. .. .. PLL_FDIV = 0x20
4224     // .. .. .. ==> 0XF8000104[18:12] = 0x00000020U
4225     // .. .. ..     ==> MASK : 0x0007F000U    VAL : 0x00020000U
4226     // .. .. ..
4227     EMIT_MASKWRITE(0XF8000104, 0x0007F000U ,0x00020000U),
4228     // .. .. .. FINISH: UPDATE FB_DIV
4229     // .. .. .. START: BY PASS PLL
4230     // .. .. .. PLL_BYPASS_FORCE = 1
4231     // .. .. .. ==> 0XF8000104[4:4] = 0x00000001U
4232     // .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
4233     // .. .. ..
4234     EMIT_MASKWRITE(0XF8000104, 0x00000010U ,0x00000010U),
4235     // .. .. .. FINISH: BY PASS PLL
4236     // .. .. .. START: ASSERT RESET
4237     // .. .. .. PLL_RESET = 1
4238     // .. .. .. ==> 0XF8000104[0:0] = 0x00000001U
4239     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
4240     // .. .. ..
4241     EMIT_MASKWRITE(0XF8000104, 0x00000001U ,0x00000001U),
4242     // .. .. .. FINISH: ASSERT RESET
4243     // .. .. .. START: DEASSERT RESET
4244     // .. .. .. PLL_RESET = 0
4245     // .. .. .. ==> 0XF8000104[0:0] = 0x00000000U
4246     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
4247     // .. .. ..
4248     EMIT_MASKWRITE(0XF8000104, 0x00000001U ,0x00000000U),
4249     // .. .. .. FINISH: DEASSERT RESET
4250     // .. .. .. START: CHECK PLL STATUS
4251     // .. .. .. DDR_PLL_LOCK = 1
4252     // .. .. .. ==> 0XF800010C[1:1] = 0x00000001U
4253     // .. .. ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
4254     // .. .. ..
4255     EMIT_MASKPOLL(0XF800010C, 0x00000002U),
4256     // .. .. .. FINISH: CHECK PLL STATUS
4257     // .. .. .. START: REMOVE PLL BY PASS
4258     // .. .. .. PLL_BYPASS_FORCE = 0
4259     // .. .. .. ==> 0XF8000104[4:4] = 0x00000000U
4260     // .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
4261     // .. .. ..
4262     EMIT_MASKWRITE(0XF8000104, 0x00000010U ,0x00000000U),
4263     // .. .. .. FINISH: REMOVE PLL BY PASS
4264     // .. .. .. DDR_3XCLKACT = 0x1
4265     // .. .. .. ==> 0XF8000124[0:0] = 0x00000001U
4266     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
4267     // .. .. .. DDR_2XCLKACT = 0x1
4268     // .. .. .. ==> 0XF8000124[1:1] = 0x00000001U
4269     // .. .. ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
4270     // .. .. .. DDR_3XCLK_DIVISOR = 0x2
4271     // .. .. .. ==> 0XF8000124[25:20] = 0x00000002U
4272     // .. .. ..     ==> MASK : 0x03F00000U    VAL : 0x00200000U
4273     // .. .. .. DDR_2XCLK_DIVISOR = 0x3
4274     // .. .. .. ==> 0XF8000124[31:26] = 0x00000003U
4275     // .. .. ..     ==> MASK : 0xFC000000U    VAL : 0x0C000000U
4276     // .. .. ..
4277     EMIT_MASKWRITE(0XF8000124, 0xFFF00003U ,0x0C200003U),
4278     // .. .. FINISH: DDR PLL INIT
4279     // .. .. START: IO PLL INIT
4280     // .. .. PLL_RES = 0xc
4281     // .. .. ==> 0XF8000118[7:4] = 0x0000000CU
4282     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x000000C0U
4283     // .. .. PLL_CP = 0x2
4284     // .. .. ==> 0XF8000118[11:8] = 0x00000002U
4285     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000200U
4286     // .. .. LOCK_CNT = 0x145
4287     // .. .. ==> 0XF8000118[21:12] = 0x00000145U
4288     // .. ..     ==> MASK : 0x003FF000U    VAL : 0x00145000U
4289     // .. ..
4290     EMIT_MASKWRITE(0XF8000118, 0x003FFFF0U ,0x001452C0U),
4291     // .. .. .. START: UPDATE FB_DIV
4292     // .. .. .. PLL_FDIV = 0x1e
4293     // .. .. .. ==> 0XF8000108[18:12] = 0x0000001EU
4294     // .. .. ..     ==> MASK : 0x0007F000U    VAL : 0x0001E000U
4295     // .. .. ..
4296     EMIT_MASKWRITE(0XF8000108, 0x0007F000U ,0x0001E000U),
4297     // .. .. .. FINISH: UPDATE FB_DIV
4298     // .. .. .. START: BY PASS PLL
4299     // .. .. .. PLL_BYPASS_FORCE = 1
4300     // .. .. .. ==> 0XF8000108[4:4] = 0x00000001U
4301     // .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
4302     // .. .. ..
4303     EMIT_MASKWRITE(0XF8000108, 0x00000010U ,0x00000010U),
4304     // .. .. .. FINISH: BY PASS PLL
4305     // .. .. .. START: ASSERT RESET
4306     // .. .. .. PLL_RESET = 1
4307     // .. .. .. ==> 0XF8000108[0:0] = 0x00000001U
4308     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
4309     // .. .. ..
4310     EMIT_MASKWRITE(0XF8000108, 0x00000001U ,0x00000001U),
4311     // .. .. .. FINISH: ASSERT RESET
4312     // .. .. .. START: DEASSERT RESET
4313     // .. .. .. PLL_RESET = 0
4314     // .. .. .. ==> 0XF8000108[0:0] = 0x00000000U
4315     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
4316     // .. .. ..
4317     EMIT_MASKWRITE(0XF8000108, 0x00000001U ,0x00000000U),
4318     // .. .. .. FINISH: DEASSERT RESET
4319     // .. .. .. START: CHECK PLL STATUS
4320     // .. .. .. IO_PLL_LOCK = 1
4321     // .. .. .. ==> 0XF800010C[2:2] = 0x00000001U
4322     // .. .. ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
4323     // .. .. ..
4324     EMIT_MASKPOLL(0XF800010C, 0x00000004U),
4325     // .. .. .. FINISH: CHECK PLL STATUS
4326     // .. .. .. START: REMOVE PLL BY PASS
4327     // .. .. .. PLL_BYPASS_FORCE = 0
4328     // .. .. .. ==> 0XF8000108[4:4] = 0x00000000U
4329     // .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
4330     // .. .. ..
4331     EMIT_MASKWRITE(0XF8000108, 0x00000010U ,0x00000000U),
4332     // .. .. .. FINISH: REMOVE PLL BY PASS
4333     // .. .. FINISH: IO PLL INIT
4334     // .. FINISH: PLL SLCR REGISTERS
4335     // .. START: LOCK IT BACK
4336     // .. LOCK_KEY = 0X767B
4337     // .. ==> 0XF8000004[15:0] = 0x0000767BU
4338     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000767BU
4339     // ..
4340     EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU),
4341     // .. FINISH: LOCK IT BACK
4342     // FINISH: top
4343     //
4344     EMIT_EXIT(),
4345 
4346     //
4347 };
4348 
4349 unsigned long ps7_clock_init_data_2_0[] = {
4350     // START: top
4351     // .. START: SLCR SETTINGS
4352     // .. UNLOCK_KEY = 0XDF0D
4353     // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
4354     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000DF0DU
4355     // ..
4356     EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU),
4357     // .. FINISH: SLCR SETTINGS
4358     // .. START: CLOCK CONTROL SLCR REGISTERS
4359     // .. CLKACT = 0x1
4360     // .. ==> 0XF8000128[0:0] = 0x00000001U
4361     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
4362     // .. DIVISOR0 = 0x23
4363     // .. ==> 0XF8000128[13:8] = 0x00000023U
4364     // ..     ==> MASK : 0x00003F00U    VAL : 0x00002300U
4365     // .. DIVISOR1 = 0x3
4366     // .. ==> 0XF8000128[25:20] = 0x00000003U
4367     // ..     ==> MASK : 0x03F00000U    VAL : 0x00300000U
4368     // ..
4369     EMIT_MASKWRITE(0XF8000128, 0x03F03F01U ,0x00302301U),
4370     // .. CLKACT = 0x1
4371     // .. ==> 0XF8000138[0:0] = 0x00000001U
4372     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
4373     // .. SRCSEL = 0x0
4374     // .. ==> 0XF8000138[4:4] = 0x00000000U
4375     // ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
4376     // ..
4377     EMIT_MASKWRITE(0XF8000138, 0x00000011U ,0x00000001U),
4378     // .. CLKACT = 0x1
4379     // .. ==> 0XF8000140[0:0] = 0x00000001U
4380     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
4381     // .. SRCSEL = 0x0
4382     // .. ==> 0XF8000140[6:4] = 0x00000000U
4383     // ..     ==> MASK : 0x00000070U    VAL : 0x00000000U
4384     // .. DIVISOR = 0x8
4385     // .. ==> 0XF8000140[13:8] = 0x00000008U
4386     // ..     ==> MASK : 0x00003F00U    VAL : 0x00000800U
4387     // .. DIVISOR1 = 0x1
4388     // .. ==> 0XF8000140[25:20] = 0x00000001U
4389     // ..     ==> MASK : 0x03F00000U    VAL : 0x00100000U
4390     // ..
4391     EMIT_MASKWRITE(0XF8000140, 0x03F03F71U ,0x00100801U),
4392     // .. CLKACT = 0x1
4393     // .. ==> 0XF800014C[0:0] = 0x00000001U
4394     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
4395     // .. SRCSEL = 0x0
4396     // .. ==> 0XF800014C[5:4] = 0x00000000U
4397     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
4398     // .. DIVISOR = 0x5
4399     // .. ==> 0XF800014C[13:8] = 0x00000005U
4400     // ..     ==> MASK : 0x00003F00U    VAL : 0x00000500U
4401     // ..
4402     EMIT_MASKWRITE(0XF800014C, 0x00003F31U ,0x00000501U),
4403     // .. CLKACT0 = 0x1
4404     // .. ==> 0XF8000150[0:0] = 0x00000001U
4405     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
4406     // .. CLKACT1 = 0x0
4407     // .. ==> 0XF8000150[1:1] = 0x00000000U
4408     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
4409     // .. SRCSEL = 0x0
4410     // .. ==> 0XF8000150[5:4] = 0x00000000U
4411     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
4412     // .. DIVISOR = 0x14
4413     // .. ==> 0XF8000150[13:8] = 0x00000014U
4414     // ..     ==> MASK : 0x00003F00U    VAL : 0x00001400U
4415     // ..
4416     EMIT_MASKWRITE(0XF8000150, 0x00003F33U ,0x00001401U),
4417     // .. CLKACT0 = 0x0
4418     // .. ==> 0XF8000154[0:0] = 0x00000000U
4419     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
4420     // .. CLKACT1 = 0x1
4421     // .. ==> 0XF8000154[1:1] = 0x00000001U
4422     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
4423     // .. SRCSEL = 0x0
4424     // .. ==> 0XF8000154[5:4] = 0x00000000U
4425     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
4426     // .. DIVISOR = 0x14
4427     // .. ==> 0XF8000154[13:8] = 0x00000014U
4428     // ..     ==> MASK : 0x00003F00U    VAL : 0x00001400U
4429     // ..
4430     EMIT_MASKWRITE(0XF8000154, 0x00003F33U ,0x00001402U),
4431     // .. CLKACT = 0x1
4432     // .. ==> 0XF8000168[0:0] = 0x00000001U
4433     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
4434     // .. SRCSEL = 0x0
4435     // .. ==> 0XF8000168[5:4] = 0x00000000U
4436     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
4437     // .. DIVISOR = 0x5
4438     // .. ==> 0XF8000168[13:8] = 0x00000005U
4439     // ..     ==> MASK : 0x00003F00U    VAL : 0x00000500U
4440     // ..
4441     EMIT_MASKWRITE(0XF8000168, 0x00003F31U ,0x00000501U),
4442     // .. SRCSEL = 0x0
4443     // .. ==> 0XF8000170[5:4] = 0x00000000U
4444     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
4445     // .. DIVISOR0 = 0xa
4446     // .. ==> 0XF8000170[13:8] = 0x0000000AU
4447     // ..     ==> MASK : 0x00003F00U    VAL : 0x00000A00U
4448     // .. DIVISOR1 = 0x1
4449     // .. ==> 0XF8000170[25:20] = 0x00000001U
4450     // ..     ==> MASK : 0x03F00000U    VAL : 0x00100000U
4451     // ..
4452     EMIT_MASKWRITE(0XF8000170, 0x03F03F30U ,0x00100A00U),
4453     // .. SRCSEL = 0x0
4454     // .. ==> 0XF8000180[5:4] = 0x00000000U
4455     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
4456     // .. DIVISOR0 = 0xa
4457     // .. ==> 0XF8000180[13:8] = 0x0000000AU
4458     // ..     ==> MASK : 0x00003F00U    VAL : 0x00000A00U
4459     // .. DIVISOR1 = 0x1
4460     // .. ==> 0XF8000180[25:20] = 0x00000001U
4461     // ..     ==> MASK : 0x03F00000U    VAL : 0x00100000U
4462     // ..
4463     EMIT_MASKWRITE(0XF8000180, 0x03F03F30U ,0x00100A00U),
4464     // .. SRCSEL = 0x0
4465     // .. ==> 0XF8000190[5:4] = 0x00000000U
4466     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
4467     // .. DIVISOR0 = 0x1e
4468     // .. ==> 0XF8000190[13:8] = 0x0000001EU
4469     // ..     ==> MASK : 0x00003F00U    VAL : 0x00001E00U
4470     // .. DIVISOR1 = 0x1
4471     // .. ==> 0XF8000190[25:20] = 0x00000001U
4472     // ..     ==> MASK : 0x03F00000U    VAL : 0x00100000U
4473     // ..
4474     EMIT_MASKWRITE(0XF8000190, 0x03F03F30U ,0x00101E00U),
4475     // .. SRCSEL = 0x0
4476     // .. ==> 0XF80001A0[5:4] = 0x00000000U
4477     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
4478     // .. DIVISOR0 = 0x14
4479     // .. ==> 0XF80001A0[13:8] = 0x00000014U
4480     // ..     ==> MASK : 0x00003F00U    VAL : 0x00001400U
4481     // .. DIVISOR1 = 0x1
4482     // .. ==> 0XF80001A0[25:20] = 0x00000001U
4483     // ..     ==> MASK : 0x03F00000U    VAL : 0x00100000U
4484     // ..
4485     EMIT_MASKWRITE(0XF80001A0, 0x03F03F30U ,0x00101400U),
4486     // .. CLK_621_TRUE = 0x1
4487     // .. ==> 0XF80001C4[0:0] = 0x00000001U
4488     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
4489     // ..
4490     EMIT_MASKWRITE(0XF80001C4, 0x00000001U ,0x00000001U),
4491     // .. DMA_CPU_2XCLKACT = 0x1
4492     // .. ==> 0XF800012C[0:0] = 0x00000001U
4493     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
4494     // .. USB0_CPU_1XCLKACT = 0x1
4495     // .. ==> 0XF800012C[2:2] = 0x00000001U
4496     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
4497     // .. USB1_CPU_1XCLKACT = 0x1
4498     // .. ==> 0XF800012C[3:3] = 0x00000001U
4499     // ..     ==> MASK : 0x00000008U    VAL : 0x00000008U
4500     // .. GEM0_CPU_1XCLKACT = 0x1
4501     // .. ==> 0XF800012C[6:6] = 0x00000001U
4502     // ..     ==> MASK : 0x00000040U    VAL : 0x00000040U
4503     // .. GEM1_CPU_1XCLKACT = 0x0
4504     // .. ==> 0XF800012C[7:7] = 0x00000000U
4505     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
4506     // .. SDI0_CPU_1XCLKACT = 0x1
4507     // .. ==> 0XF800012C[10:10] = 0x00000001U
4508     // ..     ==> MASK : 0x00000400U    VAL : 0x00000400U
4509     // .. SDI1_CPU_1XCLKACT = 0x0
4510     // .. ==> 0XF800012C[11:11] = 0x00000000U
4511     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
4512     // .. SPI0_CPU_1XCLKACT = 0x0
4513     // .. ==> 0XF800012C[14:14] = 0x00000000U
4514     // ..     ==> MASK : 0x00004000U    VAL : 0x00000000U
4515     // .. SPI1_CPU_1XCLKACT = 0x0
4516     // .. ==> 0XF800012C[15:15] = 0x00000000U
4517     // ..     ==> MASK : 0x00008000U    VAL : 0x00000000U
4518     // .. CAN0_CPU_1XCLKACT = 0x0
4519     // .. ==> 0XF800012C[16:16] = 0x00000000U
4520     // ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
4521     // .. CAN1_CPU_1XCLKACT = 0x0
4522     // .. ==> 0XF800012C[17:17] = 0x00000000U
4523     // ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
4524     // .. I2C0_CPU_1XCLKACT = 0x1
4525     // .. ==> 0XF800012C[18:18] = 0x00000001U
4526     // ..     ==> MASK : 0x00040000U    VAL : 0x00040000U
4527     // .. I2C1_CPU_1XCLKACT = 0x1
4528     // .. ==> 0XF800012C[19:19] = 0x00000001U
4529     // ..     ==> MASK : 0x00080000U    VAL : 0x00080000U
4530     // .. UART0_CPU_1XCLKACT = 0x0
4531     // .. ==> 0XF800012C[20:20] = 0x00000000U
4532     // ..     ==> MASK : 0x00100000U    VAL : 0x00000000U
4533     // .. UART1_CPU_1XCLKACT = 0x1
4534     // .. ==> 0XF800012C[21:21] = 0x00000001U
4535     // ..     ==> MASK : 0x00200000U    VAL : 0x00200000U
4536     // .. GPIO_CPU_1XCLKACT = 0x1
4537     // .. ==> 0XF800012C[22:22] = 0x00000001U
4538     // ..     ==> MASK : 0x00400000U    VAL : 0x00400000U
4539     // .. LQSPI_CPU_1XCLKACT = 0x1
4540     // .. ==> 0XF800012C[23:23] = 0x00000001U
4541     // ..     ==> MASK : 0x00800000U    VAL : 0x00800000U
4542     // .. SMC_CPU_1XCLKACT = 0x1
4543     // .. ==> 0XF800012C[24:24] = 0x00000001U
4544     // ..     ==> MASK : 0x01000000U    VAL : 0x01000000U
4545     // ..
4546     EMIT_MASKWRITE(0XF800012C, 0x01FFCCCDU ,0x01EC044DU),
4547     // .. FINISH: CLOCK CONTROL SLCR REGISTERS
4548     // .. START: THIS SHOULD BE BLANK
4549     // .. FINISH: THIS SHOULD BE BLANK
4550     // .. START: LOCK IT BACK
4551     // .. LOCK_KEY = 0X767B
4552     // .. ==> 0XF8000004[15:0] = 0x0000767BU
4553     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000767BU
4554     // ..
4555     EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU),
4556     // .. FINISH: LOCK IT BACK
4557     // FINISH: top
4558     //
4559     EMIT_EXIT(),
4560 
4561     //
4562 };
4563 
4564 unsigned long ps7_ddr_init_data_2_0[] = {
4565     // START: top
4566     // .. START: DDR INITIALIZATION
4567     // .. .. START: LOCK DDR
4568     // .. .. reg_ddrc_soft_rstb = 0
4569     // .. .. ==> 0XF8006000[0:0] = 0x00000000U
4570     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
4571     // .. .. reg_ddrc_powerdown_en = 0x0
4572     // .. .. ==> 0XF8006000[1:1] = 0x00000000U
4573     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
4574     // .. .. reg_ddrc_data_bus_width = 0x0
4575     // .. .. ==> 0XF8006000[3:2] = 0x00000000U
4576     // .. ..     ==> MASK : 0x0000000CU    VAL : 0x00000000U
4577     // .. .. reg_ddrc_burst8_refresh = 0x0
4578     // .. .. ==> 0XF8006000[6:4] = 0x00000000U
4579     // .. ..     ==> MASK : 0x00000070U    VAL : 0x00000000U
4580     // .. .. reg_ddrc_rdwr_idle_gap = 0x1
4581     // .. .. ==> 0XF8006000[13:7] = 0x00000001U
4582     // .. ..     ==> MASK : 0x00003F80U    VAL : 0x00000080U
4583     // .. .. reg_ddrc_dis_rd_bypass = 0x0
4584     // .. .. ==> 0XF8006000[14:14] = 0x00000000U
4585     // .. ..     ==> MASK : 0x00004000U    VAL : 0x00000000U
4586     // .. .. reg_ddrc_dis_act_bypass = 0x0
4587     // .. .. ==> 0XF8006000[15:15] = 0x00000000U
4588     // .. ..     ==> MASK : 0x00008000U    VAL : 0x00000000U
4589     // .. .. reg_ddrc_dis_auto_refresh = 0x0
4590     // .. .. ==> 0XF8006000[16:16] = 0x00000000U
4591     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
4592     // .. ..
4593     EMIT_MASKWRITE(0XF8006000, 0x0001FFFFU ,0x00000080U),
4594     // .. .. FINISH: LOCK DDR
4595     // .. .. reg_ddrc_t_rfc_nom_x32 = 0x81
4596     // .. .. ==> 0XF8006004[11:0] = 0x00000081U
4597     // .. ..     ==> MASK : 0x00000FFFU    VAL : 0x00000081U
4598     // .. .. reg_ddrc_active_ranks = 0x1
4599     // .. .. ==> 0XF8006004[13:12] = 0x00000001U
4600     // .. ..     ==> MASK : 0x00003000U    VAL : 0x00001000U
4601     // .. .. reg_ddrc_addrmap_cs_bit0 = 0x0
4602     // .. .. ==> 0XF8006004[18:14] = 0x00000000U
4603     // .. ..     ==> MASK : 0x0007C000U    VAL : 0x00000000U
4604     // .. .. reg_ddrc_wr_odt_block = 0x1
4605     // .. .. ==> 0XF8006004[20:19] = 0x00000001U
4606     // .. ..     ==> MASK : 0x00180000U    VAL : 0x00080000U
4607     // .. .. reg_ddrc_diff_rank_rd_2cycle_gap = 0x0
4608     // .. .. ==> 0XF8006004[21:21] = 0x00000000U
4609     // .. ..     ==> MASK : 0x00200000U    VAL : 0x00000000U
4610     // .. .. reg_ddrc_addrmap_cs_bit1 = 0x0
4611     // .. .. ==> 0XF8006004[26:22] = 0x00000000U
4612     // .. ..     ==> MASK : 0x07C00000U    VAL : 0x00000000U
4613     // .. .. reg_ddrc_addrmap_open_bank = 0x0
4614     // .. .. ==> 0XF8006004[27:27] = 0x00000000U
4615     // .. ..     ==> MASK : 0x08000000U    VAL : 0x00000000U
4616     // .. .. reg_ddrc_addrmap_4bank_ram = 0x0
4617     // .. .. ==> 0XF8006004[28:28] = 0x00000000U
4618     // .. ..     ==> MASK : 0x10000000U    VAL : 0x00000000U
4619     // .. ..
4620     EMIT_MASKWRITE(0XF8006004, 0x1FFFFFFFU ,0x00081081U),
4621     // .. .. reg_ddrc_hpr_min_non_critical_x32 = 0xf
4622     // .. .. ==> 0XF8006008[10:0] = 0x0000000FU
4623     // .. ..     ==> MASK : 0x000007FFU    VAL : 0x0000000FU
4624     // .. .. reg_ddrc_hpr_max_starve_x32 = 0xf
4625     // .. .. ==> 0XF8006008[21:11] = 0x0000000FU
4626     // .. ..     ==> MASK : 0x003FF800U    VAL : 0x00007800U
4627     // .. .. reg_ddrc_hpr_xact_run_length = 0xf
4628     // .. .. ==> 0XF8006008[25:22] = 0x0000000FU
4629     // .. ..     ==> MASK : 0x03C00000U    VAL : 0x03C00000U
4630     // .. ..
4631     EMIT_MASKWRITE(0XF8006008, 0x03FFFFFFU ,0x03C0780FU),
4632     // .. .. reg_ddrc_lpr_min_non_critical_x32 = 0x1
4633     // .. .. ==> 0XF800600C[10:0] = 0x00000001U
4634     // .. ..     ==> MASK : 0x000007FFU    VAL : 0x00000001U
4635     // .. .. reg_ddrc_lpr_max_starve_x32 = 0x2
4636     // .. .. ==> 0XF800600C[21:11] = 0x00000002U
4637     // .. ..     ==> MASK : 0x003FF800U    VAL : 0x00001000U
4638     // .. .. reg_ddrc_lpr_xact_run_length = 0x8
4639     // .. .. ==> 0XF800600C[25:22] = 0x00000008U
4640     // .. ..     ==> MASK : 0x03C00000U    VAL : 0x02000000U
4641     // .. ..
4642     EMIT_MASKWRITE(0XF800600C, 0x03FFFFFFU ,0x02001001U),
4643     // .. .. reg_ddrc_w_min_non_critical_x32 = 0x1
4644     // .. .. ==> 0XF8006010[10:0] = 0x00000001U
4645     // .. ..     ==> MASK : 0x000007FFU    VAL : 0x00000001U
4646     // .. .. reg_ddrc_w_xact_run_length = 0x8
4647     // .. .. ==> 0XF8006010[14:11] = 0x00000008U
4648     // .. ..     ==> MASK : 0x00007800U    VAL : 0x00004000U
4649     // .. .. reg_ddrc_w_max_starve_x32 = 0x2
4650     // .. .. ==> 0XF8006010[25:15] = 0x00000002U
4651     // .. ..     ==> MASK : 0x03FF8000U    VAL : 0x00010000U
4652     // .. ..
4653     EMIT_MASKWRITE(0XF8006010, 0x03FFFFFFU ,0x00014001U),
4654     // .. .. reg_ddrc_t_rc = 0x1a
4655     // .. .. ==> 0XF8006014[5:0] = 0x0000001AU
4656     // .. ..     ==> MASK : 0x0000003FU    VAL : 0x0000001AU
4657     // .. .. reg_ddrc_t_rfc_min = 0xa0
4658     // .. .. ==> 0XF8006014[13:6] = 0x000000A0U
4659     // .. ..     ==> MASK : 0x00003FC0U    VAL : 0x00002800U
4660     // .. .. reg_ddrc_post_selfref_gap_x32 = 0x10
4661     // .. .. ==> 0XF8006014[20:14] = 0x00000010U
4662     // .. ..     ==> MASK : 0x001FC000U    VAL : 0x00040000U
4663     // .. ..
4664     EMIT_MASKWRITE(0XF8006014, 0x001FFFFFU ,0x0004281AU),
4665     // .. .. reg_ddrc_wr2pre = 0x12
4666     // .. .. ==> 0XF8006018[4:0] = 0x00000012U
4667     // .. ..     ==> MASK : 0x0000001FU    VAL : 0x00000012U
4668     // .. .. reg_ddrc_powerdown_to_x32 = 0x6
4669     // .. .. ==> 0XF8006018[9:5] = 0x00000006U
4670     // .. ..     ==> MASK : 0x000003E0U    VAL : 0x000000C0U
4671     // .. .. reg_ddrc_t_faw = 0x16
4672     // .. .. ==> 0XF8006018[15:10] = 0x00000016U
4673     // .. ..     ==> MASK : 0x0000FC00U    VAL : 0x00005800U
4674     // .. .. reg_ddrc_t_ras_max = 0x24
4675     // .. .. ==> 0XF8006018[21:16] = 0x00000024U
4676     // .. ..     ==> MASK : 0x003F0000U    VAL : 0x00240000U
4677     // .. .. reg_ddrc_t_ras_min = 0x13
4678     // .. .. ==> 0XF8006018[26:22] = 0x00000013U
4679     // .. ..     ==> MASK : 0x07C00000U    VAL : 0x04C00000U
4680     // .. .. reg_ddrc_t_cke = 0x4
4681     // .. .. ==> 0XF8006018[31:28] = 0x00000004U
4682     // .. ..     ==> MASK : 0xF0000000U    VAL : 0x40000000U
4683     // .. ..
4684     EMIT_MASKWRITE(0XF8006018, 0xF7FFFFFFU ,0x44E458D2U),
4685     // .. .. reg_ddrc_write_latency = 0x5
4686     // .. .. ==> 0XF800601C[4:0] = 0x00000005U
4687     // .. ..     ==> MASK : 0x0000001FU    VAL : 0x00000005U
4688     // .. .. reg_ddrc_rd2wr = 0x7
4689     // .. .. ==> 0XF800601C[9:5] = 0x00000007U
4690     // .. ..     ==> MASK : 0x000003E0U    VAL : 0x000000E0U
4691     // .. .. reg_ddrc_wr2rd = 0xe
4692     // .. .. ==> 0XF800601C[14:10] = 0x0000000EU
4693     // .. ..     ==> MASK : 0x00007C00U    VAL : 0x00003800U
4694     // .. .. reg_ddrc_t_xp = 0x4
4695     // .. .. ==> 0XF800601C[19:15] = 0x00000004U
4696     // .. ..     ==> MASK : 0x000F8000U    VAL : 0x00020000U
4697     // .. .. reg_ddrc_pad_pd = 0x0
4698     // .. .. ==> 0XF800601C[22:20] = 0x00000000U
4699     // .. ..     ==> MASK : 0x00700000U    VAL : 0x00000000U
4700     // .. .. reg_ddrc_rd2pre = 0x4
4701     // .. .. ==> 0XF800601C[27:23] = 0x00000004U
4702     // .. ..     ==> MASK : 0x0F800000U    VAL : 0x02000000U
4703     // .. .. reg_ddrc_t_rcd = 0x7
4704     // .. .. ==> 0XF800601C[31:28] = 0x00000007U
4705     // .. ..     ==> MASK : 0xF0000000U    VAL : 0x70000000U
4706     // .. ..
4707     EMIT_MASKWRITE(0XF800601C, 0xFFFFFFFFU ,0x720238E5U),
4708     // .. .. reg_ddrc_t_ccd = 0x4
4709     // .. .. ==> 0XF8006020[4:2] = 0x00000004U
4710     // .. ..     ==> MASK : 0x0000001CU    VAL : 0x00000010U
4711     // .. .. reg_ddrc_t_rrd = 0x6
4712     // .. .. ==> 0XF8006020[7:5] = 0x00000006U
4713     // .. ..     ==> MASK : 0x000000E0U    VAL : 0x000000C0U
4714     // .. .. reg_ddrc_refresh_margin = 0x2
4715     // .. .. ==> 0XF8006020[11:8] = 0x00000002U
4716     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000200U
4717     // .. .. reg_ddrc_t_rp = 0x7
4718     // .. .. ==> 0XF8006020[15:12] = 0x00000007U
4719     // .. ..     ==> MASK : 0x0000F000U    VAL : 0x00007000U
4720     // .. .. reg_ddrc_refresh_to_x32 = 0x8
4721     // .. .. ==> 0XF8006020[20:16] = 0x00000008U
4722     // .. ..     ==> MASK : 0x001F0000U    VAL : 0x00080000U
4723     // .. .. reg_ddrc_sdram = 0x1
4724     // .. .. ==> 0XF8006020[21:21] = 0x00000001U
4725     // .. ..     ==> MASK : 0x00200000U    VAL : 0x00200000U
4726     // .. .. reg_ddrc_mobile = 0x0
4727     // .. .. ==> 0XF8006020[22:22] = 0x00000000U
4728     // .. ..     ==> MASK : 0x00400000U    VAL : 0x00000000U
4729     // .. .. reg_ddrc_clock_stop_en = 0x0
4730     // .. .. ==> 0XF8006020[23:23] = 0x00000000U
4731     // .. ..     ==> MASK : 0x00800000U    VAL : 0x00000000U
4732     // .. .. reg_ddrc_read_latency = 0x7
4733     // .. .. ==> 0XF8006020[28:24] = 0x00000007U
4734     // .. ..     ==> MASK : 0x1F000000U    VAL : 0x07000000U
4735     // .. .. reg_phy_mode_ddr1_ddr2 = 0x1
4736     // .. .. ==> 0XF8006020[29:29] = 0x00000001U
4737     // .. ..     ==> MASK : 0x20000000U    VAL : 0x20000000U
4738     // .. .. reg_ddrc_dis_pad_pd = 0x0
4739     // .. .. ==> 0XF8006020[30:30] = 0x00000000U
4740     // .. ..     ==> MASK : 0x40000000U    VAL : 0x00000000U
4741     // .. .. reg_ddrc_loopback = 0x0
4742     // .. .. ==> 0XF8006020[31:31] = 0x00000000U
4743     // .. ..     ==> MASK : 0x80000000U    VAL : 0x00000000U
4744     // .. ..
4745     EMIT_MASKWRITE(0XF8006020, 0xFFFFFFFCU ,0x272872D0U),
4746     // .. .. reg_ddrc_en_2t_timing_mode = 0x0
4747     // .. .. ==> 0XF8006024[0:0] = 0x00000000U
4748     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
4749     // .. .. reg_ddrc_prefer_write = 0x0
4750     // .. .. ==> 0XF8006024[1:1] = 0x00000000U
4751     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
4752     // .. .. reg_ddrc_max_rank_rd = 0xf
4753     // .. .. ==> 0XF8006024[5:2] = 0x0000000FU
4754     // .. ..     ==> MASK : 0x0000003CU    VAL : 0x0000003CU
4755     // .. .. reg_ddrc_mr_wr = 0x0
4756     // .. .. ==> 0XF8006024[6:6] = 0x00000000U
4757     // .. ..     ==> MASK : 0x00000040U    VAL : 0x00000000U
4758     // .. .. reg_ddrc_mr_addr = 0x0
4759     // .. .. ==> 0XF8006024[8:7] = 0x00000000U
4760     // .. ..     ==> MASK : 0x00000180U    VAL : 0x00000000U
4761     // .. .. reg_ddrc_mr_data = 0x0
4762     // .. .. ==> 0XF8006024[24:9] = 0x00000000U
4763     // .. ..     ==> MASK : 0x01FFFE00U    VAL : 0x00000000U
4764     // .. .. ddrc_reg_mr_wr_busy = 0x0
4765     // .. .. ==> 0XF8006024[25:25] = 0x00000000U
4766     // .. ..     ==> MASK : 0x02000000U    VAL : 0x00000000U
4767     // .. .. reg_ddrc_mr_type = 0x0
4768     // .. .. ==> 0XF8006024[26:26] = 0x00000000U
4769     // .. ..     ==> MASK : 0x04000000U    VAL : 0x00000000U
4770     // .. .. reg_ddrc_mr_rdata_valid = 0x0
4771     // .. .. ==> 0XF8006024[27:27] = 0x00000000U
4772     // .. ..     ==> MASK : 0x08000000U    VAL : 0x00000000U
4773     // .. ..
4774     EMIT_MASKWRITE(0XF8006024, 0x0FFFFFFFU ,0x0000003CU),
4775     // .. .. reg_ddrc_final_wait_x32 = 0x7
4776     // .. .. ==> 0XF8006028[6:0] = 0x00000007U
4777     // .. ..     ==> MASK : 0x0000007FU    VAL : 0x00000007U
4778     // .. .. reg_ddrc_pre_ocd_x32 = 0x0
4779     // .. .. ==> 0XF8006028[10:7] = 0x00000000U
4780     // .. ..     ==> MASK : 0x00000780U    VAL : 0x00000000U
4781     // .. .. reg_ddrc_t_mrd = 0x4
4782     // .. .. ==> 0XF8006028[13:11] = 0x00000004U
4783     // .. ..     ==> MASK : 0x00003800U    VAL : 0x00002000U
4784     // .. ..
4785     EMIT_MASKWRITE(0XF8006028, 0x00003FFFU ,0x00002007U),
4786     // .. .. reg_ddrc_emr2 = 0x8
4787     // .. .. ==> 0XF800602C[15:0] = 0x00000008U
4788     // .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000008U
4789     // .. .. reg_ddrc_emr3 = 0x0
4790     // .. .. ==> 0XF800602C[31:16] = 0x00000000U
4791     // .. ..     ==> MASK : 0xFFFF0000U    VAL : 0x00000000U
4792     // .. ..
4793     EMIT_MASKWRITE(0XF800602C, 0xFFFFFFFFU ,0x00000008U),
4794     // .. .. reg_ddrc_mr = 0x930
4795     // .. .. ==> 0XF8006030[15:0] = 0x00000930U
4796     // .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000930U
4797     // .. .. reg_ddrc_emr = 0x4
4798     // .. .. ==> 0XF8006030[31:16] = 0x00000004U
4799     // .. ..     ==> MASK : 0xFFFF0000U    VAL : 0x00040000U
4800     // .. ..
4801     EMIT_MASKWRITE(0XF8006030, 0xFFFFFFFFU ,0x00040930U),
4802     // .. .. reg_ddrc_burst_rdwr = 0x4
4803     // .. .. ==> 0XF8006034[3:0] = 0x00000004U
4804     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000004U
4805     // .. .. reg_ddrc_pre_cke_x1024 = 0x105
4806     // .. .. ==> 0XF8006034[13:4] = 0x00000105U
4807     // .. ..     ==> MASK : 0x00003FF0U    VAL : 0x00001050U
4808     // .. .. reg_ddrc_post_cke_x1024 = 0x1
4809     // .. .. ==> 0XF8006034[25:16] = 0x00000001U
4810     // .. ..     ==> MASK : 0x03FF0000U    VAL : 0x00010000U
4811     // .. .. reg_ddrc_burstchop = 0x0
4812     // .. .. ==> 0XF8006034[28:28] = 0x00000000U
4813     // .. ..     ==> MASK : 0x10000000U    VAL : 0x00000000U
4814     // .. ..
4815     EMIT_MASKWRITE(0XF8006034, 0x13FF3FFFU ,0x00011054U),
4816     // .. .. reg_ddrc_force_low_pri_n = 0x0
4817     // .. .. ==> 0XF8006038[0:0] = 0x00000000U
4818     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
4819     // .. .. reg_ddrc_dis_dq = 0x0
4820     // .. .. ==> 0XF8006038[1:1] = 0x00000000U
4821     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
4822     // .. .. reg_phy_debug_mode = 0x0
4823     // .. .. ==> 0XF8006038[6:6] = 0x00000000U
4824     // .. ..     ==> MASK : 0x00000040U    VAL : 0x00000000U
4825     // .. .. reg_phy_wr_level_start = 0x0
4826     // .. .. ==> 0XF8006038[7:7] = 0x00000000U
4827     // .. ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
4828     // .. .. reg_phy_rd_level_start = 0x0
4829     // .. .. ==> 0XF8006038[8:8] = 0x00000000U
4830     // .. ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
4831     // .. .. reg_phy_dq0_wait_t = 0x0
4832     // .. .. ==> 0XF8006038[12:9] = 0x00000000U
4833     // .. ..     ==> MASK : 0x00001E00U    VAL : 0x00000000U
4834     // .. ..
4835     EMIT_MASKWRITE(0XF8006038, 0x00001FC3U ,0x00000000U),
4836     // .. .. reg_ddrc_addrmap_bank_b0 = 0x7
4837     // .. .. ==> 0XF800603C[3:0] = 0x00000007U
4838     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000007U
4839     // .. .. reg_ddrc_addrmap_bank_b1 = 0x7
4840     // .. .. ==> 0XF800603C[7:4] = 0x00000007U
4841     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000070U
4842     // .. .. reg_ddrc_addrmap_bank_b2 = 0x7
4843     // .. .. ==> 0XF800603C[11:8] = 0x00000007U
4844     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000700U
4845     // .. .. reg_ddrc_addrmap_col_b5 = 0x0
4846     // .. .. ==> 0XF800603C[15:12] = 0x00000000U
4847     // .. ..     ==> MASK : 0x0000F000U    VAL : 0x00000000U
4848     // .. .. reg_ddrc_addrmap_col_b6 = 0x0
4849     // .. .. ==> 0XF800603C[19:16] = 0x00000000U
4850     // .. ..     ==> MASK : 0x000F0000U    VAL : 0x00000000U
4851     // .. ..
4852     EMIT_MASKWRITE(0XF800603C, 0x000FFFFFU ,0x00000777U),
4853     // .. .. reg_ddrc_addrmap_col_b2 = 0x0
4854     // .. .. ==> 0XF8006040[3:0] = 0x00000000U
4855     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000000U
4856     // .. .. reg_ddrc_addrmap_col_b3 = 0x0
4857     // .. .. ==> 0XF8006040[7:4] = 0x00000000U
4858     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000000U
4859     // .. .. reg_ddrc_addrmap_col_b4 = 0x0
4860     // .. .. ==> 0XF8006040[11:8] = 0x00000000U
4861     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000000U
4862     // .. .. reg_ddrc_addrmap_col_b7 = 0x0
4863     // .. .. ==> 0XF8006040[15:12] = 0x00000000U
4864     // .. ..     ==> MASK : 0x0000F000U    VAL : 0x00000000U
4865     // .. .. reg_ddrc_addrmap_col_b8 = 0x0
4866     // .. .. ==> 0XF8006040[19:16] = 0x00000000U
4867     // .. ..     ==> MASK : 0x000F0000U    VAL : 0x00000000U
4868     // .. .. reg_ddrc_addrmap_col_b9 = 0xf
4869     // .. .. ==> 0XF8006040[23:20] = 0x0000000FU
4870     // .. ..     ==> MASK : 0x00F00000U    VAL : 0x00F00000U
4871     // .. .. reg_ddrc_addrmap_col_b10 = 0xf
4872     // .. .. ==> 0XF8006040[27:24] = 0x0000000FU
4873     // .. ..     ==> MASK : 0x0F000000U    VAL : 0x0F000000U
4874     // .. .. reg_ddrc_addrmap_col_b11 = 0xf
4875     // .. .. ==> 0XF8006040[31:28] = 0x0000000FU
4876     // .. ..     ==> MASK : 0xF0000000U    VAL : 0xF0000000U
4877     // .. ..
4878     EMIT_MASKWRITE(0XF8006040, 0xFFFFFFFFU ,0xFFF00000U),
4879     // .. .. reg_ddrc_addrmap_row_b0 = 0x6
4880     // .. .. ==> 0XF8006044[3:0] = 0x00000006U
4881     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000006U
4882     // .. .. reg_ddrc_addrmap_row_b1 = 0x6
4883     // .. .. ==> 0XF8006044[7:4] = 0x00000006U
4884     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000060U
4885     // .. .. reg_ddrc_addrmap_row_b2_11 = 0x6
4886     // .. .. ==> 0XF8006044[11:8] = 0x00000006U
4887     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000600U
4888     // .. .. reg_ddrc_addrmap_row_b12 = 0x6
4889     // .. .. ==> 0XF8006044[15:12] = 0x00000006U
4890     // .. ..     ==> MASK : 0x0000F000U    VAL : 0x00006000U
4891     // .. .. reg_ddrc_addrmap_row_b13 = 0x6
4892     // .. .. ==> 0XF8006044[19:16] = 0x00000006U
4893     // .. ..     ==> MASK : 0x000F0000U    VAL : 0x00060000U
4894     // .. .. reg_ddrc_addrmap_row_b14 = 0x6
4895     // .. .. ==> 0XF8006044[23:20] = 0x00000006U
4896     // .. ..     ==> MASK : 0x00F00000U    VAL : 0x00600000U
4897     // .. .. reg_ddrc_addrmap_row_b15 = 0xf
4898     // .. .. ==> 0XF8006044[27:24] = 0x0000000FU
4899     // .. ..     ==> MASK : 0x0F000000U    VAL : 0x0F000000U
4900     // .. ..
4901     EMIT_MASKWRITE(0XF8006044, 0x0FFFFFFFU ,0x0F666666U),
4902     // .. .. reg_ddrc_rank0_rd_odt = 0x0
4903     // .. .. ==> 0XF8006048[2:0] = 0x00000000U
4904     // .. ..     ==> MASK : 0x00000007U    VAL : 0x00000000U
4905     // .. .. reg_ddrc_rank0_wr_odt = 0x1
4906     // .. .. ==> 0XF8006048[5:3] = 0x00000001U
4907     // .. ..     ==> MASK : 0x00000038U    VAL : 0x00000008U
4908     // .. .. reg_ddrc_rank1_rd_odt = 0x1
4909     // .. .. ==> 0XF8006048[8:6] = 0x00000001U
4910     // .. ..     ==> MASK : 0x000001C0U    VAL : 0x00000040U
4911     // .. .. reg_ddrc_rank1_wr_odt = 0x1
4912     // .. .. ==> 0XF8006048[11:9] = 0x00000001U
4913     // .. ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
4914     // .. .. reg_phy_rd_local_odt = 0x0
4915     // .. .. ==> 0XF8006048[13:12] = 0x00000000U
4916     // .. ..     ==> MASK : 0x00003000U    VAL : 0x00000000U
4917     // .. .. reg_phy_wr_local_odt = 0x3
4918     // .. .. ==> 0XF8006048[15:14] = 0x00000003U
4919     // .. ..     ==> MASK : 0x0000C000U    VAL : 0x0000C000U
4920     // .. .. reg_phy_idle_local_odt = 0x3
4921     // .. .. ==> 0XF8006048[17:16] = 0x00000003U
4922     // .. ..     ==> MASK : 0x00030000U    VAL : 0x00030000U
4923     // .. .. reg_ddrc_rank2_rd_odt = 0x0
4924     // .. .. ==> 0XF8006048[20:18] = 0x00000000U
4925     // .. ..     ==> MASK : 0x001C0000U    VAL : 0x00000000U
4926     // .. .. reg_ddrc_rank2_wr_odt = 0x0
4927     // .. .. ==> 0XF8006048[23:21] = 0x00000000U
4928     // .. ..     ==> MASK : 0x00E00000U    VAL : 0x00000000U
4929     // .. .. reg_ddrc_rank3_rd_odt = 0x0
4930     // .. .. ==> 0XF8006048[26:24] = 0x00000000U
4931     // .. ..     ==> MASK : 0x07000000U    VAL : 0x00000000U
4932     // .. .. reg_ddrc_rank3_wr_odt = 0x0
4933     // .. .. ==> 0XF8006048[29:27] = 0x00000000U
4934     // .. ..     ==> MASK : 0x38000000U    VAL : 0x00000000U
4935     // .. ..
4936     EMIT_MASKWRITE(0XF8006048, 0x3FFFFFFFU ,0x0003C248U),
4937     // .. .. reg_phy_rd_cmd_to_data = 0x0
4938     // .. .. ==> 0XF8006050[3:0] = 0x00000000U
4939     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000000U
4940     // .. .. reg_phy_wr_cmd_to_data = 0x0
4941     // .. .. ==> 0XF8006050[7:4] = 0x00000000U
4942     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000000U
4943     // .. .. reg_phy_rdc_we_to_re_delay = 0x8
4944     // .. .. ==> 0XF8006050[11:8] = 0x00000008U
4945     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000800U
4946     // .. .. reg_phy_rdc_fifo_rst_disable = 0x0
4947     // .. .. ==> 0XF8006050[15:15] = 0x00000000U
4948     // .. ..     ==> MASK : 0x00008000U    VAL : 0x00000000U
4949     // .. .. reg_phy_use_fixed_re = 0x1
4950     // .. .. ==> 0XF8006050[16:16] = 0x00000001U
4951     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00010000U
4952     // .. .. reg_phy_rdc_fifo_rst_err_cnt_clr = 0x0
4953     // .. .. ==> 0XF8006050[17:17] = 0x00000000U
4954     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
4955     // .. .. reg_phy_dis_phy_ctrl_rstn = 0x0
4956     // .. .. ==> 0XF8006050[18:18] = 0x00000000U
4957     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
4958     // .. .. reg_phy_clk_stall_level = 0x0
4959     // .. .. ==> 0XF8006050[19:19] = 0x00000000U
4960     // .. ..     ==> MASK : 0x00080000U    VAL : 0x00000000U
4961     // .. .. reg_phy_gatelvl_num_of_dq0 = 0x7
4962     // .. .. ==> 0XF8006050[27:24] = 0x00000007U
4963     // .. ..     ==> MASK : 0x0F000000U    VAL : 0x07000000U
4964     // .. .. reg_phy_wrlvl_num_of_dq0 = 0x7
4965     // .. .. ==> 0XF8006050[31:28] = 0x00000007U
4966     // .. ..     ==> MASK : 0xF0000000U    VAL : 0x70000000U
4967     // .. ..
4968     EMIT_MASKWRITE(0XF8006050, 0xFF0F8FFFU ,0x77010800U),
4969     // .. .. reg_ddrc_dll_calib_to_min_x1024 = 0x1
4970     // .. .. ==> 0XF8006058[7:0] = 0x00000001U
4971     // .. ..     ==> MASK : 0x000000FFU    VAL : 0x00000001U
4972     // .. .. reg_ddrc_dll_calib_to_max_x1024 = 0x1
4973     // .. .. ==> 0XF8006058[15:8] = 0x00000001U
4974     // .. ..     ==> MASK : 0x0000FF00U    VAL : 0x00000100U
4975     // .. .. reg_ddrc_dis_dll_calib = 0x0
4976     // .. .. ==> 0XF8006058[16:16] = 0x00000000U
4977     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
4978     // .. ..
4979     EMIT_MASKWRITE(0XF8006058, 0x0001FFFFU ,0x00000101U),
4980     // .. .. reg_ddrc_rd_odt_delay = 0x3
4981     // .. .. ==> 0XF800605C[3:0] = 0x00000003U
4982     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000003U
4983     // .. .. reg_ddrc_wr_odt_delay = 0x0
4984     // .. .. ==> 0XF800605C[7:4] = 0x00000000U
4985     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000000U
4986     // .. .. reg_ddrc_rd_odt_hold = 0x0
4987     // .. .. ==> 0XF800605C[11:8] = 0x00000000U
4988     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000000U
4989     // .. .. reg_ddrc_wr_odt_hold = 0x5
4990     // .. .. ==> 0XF800605C[15:12] = 0x00000005U
4991     // .. ..     ==> MASK : 0x0000F000U    VAL : 0x00005000U
4992     // .. ..
4993     EMIT_MASKWRITE(0XF800605C, 0x0000FFFFU ,0x00005003U),
4994     // .. .. reg_ddrc_pageclose = 0x0
4995     // .. .. ==> 0XF8006060[0:0] = 0x00000000U
4996     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
4997     // .. .. reg_ddrc_lpr_num_entries = 0x1f
4998     // .. .. ==> 0XF8006060[6:1] = 0x0000001FU
4999     // .. ..     ==> MASK : 0x0000007EU    VAL : 0x0000003EU
5000     // .. .. reg_ddrc_auto_pre_en = 0x0
5001     // .. .. ==> 0XF8006060[7:7] = 0x00000000U
5002     // .. ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
5003     // .. .. reg_ddrc_refresh_update_level = 0x0
5004     // .. .. ==> 0XF8006060[8:8] = 0x00000000U
5005     // .. ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
5006     // .. .. reg_ddrc_dis_wc = 0x0
5007     // .. .. ==> 0XF8006060[9:9] = 0x00000000U
5008     // .. ..     ==> MASK : 0x00000200U    VAL : 0x00000000U
5009     // .. .. reg_ddrc_dis_collision_page_opt = 0x0
5010     // .. .. ==> 0XF8006060[10:10] = 0x00000000U
5011     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
5012     // .. .. reg_ddrc_selfref_en = 0x0
5013     // .. .. ==> 0XF8006060[12:12] = 0x00000000U
5014     // .. ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
5015     // .. ..
5016     EMIT_MASKWRITE(0XF8006060, 0x000017FFU ,0x0000003EU),
5017     // .. .. reg_ddrc_go2critical_hysteresis = 0x0
5018     // .. .. ==> 0XF8006064[12:5] = 0x00000000U
5019     // .. ..     ==> MASK : 0x00001FE0U    VAL : 0x00000000U
5020     // .. .. reg_arb_go2critical_en = 0x1
5021     // .. .. ==> 0XF8006064[17:17] = 0x00000001U
5022     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00020000U
5023     // .. ..
5024     EMIT_MASKWRITE(0XF8006064, 0x00021FE0U ,0x00020000U),
5025     // .. .. reg_ddrc_wrlvl_ww = 0x41
5026     // .. .. ==> 0XF8006068[7:0] = 0x00000041U
5027     // .. ..     ==> MASK : 0x000000FFU    VAL : 0x00000041U
5028     // .. .. reg_ddrc_rdlvl_rr = 0x41
5029     // .. .. ==> 0XF8006068[15:8] = 0x00000041U
5030     // .. ..     ==> MASK : 0x0000FF00U    VAL : 0x00004100U
5031     // .. .. reg_ddrc_dfi_t_wlmrd = 0x28
5032     // .. .. ==> 0XF8006068[25:16] = 0x00000028U
5033     // .. ..     ==> MASK : 0x03FF0000U    VAL : 0x00280000U
5034     // .. ..
5035     EMIT_MASKWRITE(0XF8006068, 0x03FFFFFFU ,0x00284141U),
5036     // .. .. dfi_t_ctrlupd_interval_min_x1024 = 0x10
5037     // .. .. ==> 0XF800606C[7:0] = 0x00000010U
5038     // .. ..     ==> MASK : 0x000000FFU    VAL : 0x00000010U
5039     // .. .. dfi_t_ctrlupd_interval_max_x1024 = 0x16
5040     // .. .. ==> 0XF800606C[15:8] = 0x00000016U
5041     // .. ..     ==> MASK : 0x0000FF00U    VAL : 0x00001600U
5042     // .. ..
5043     EMIT_MASKWRITE(0XF800606C, 0x0000FFFFU ,0x00001610U),
5044     // .. .. reg_ddrc_dfi_t_ctrl_delay = 0x1
5045     // .. .. ==> 0XF8006078[3:0] = 0x00000001U
5046     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000001U
5047     // .. .. reg_ddrc_dfi_t_dram_clk_disable = 0x1
5048     // .. .. ==> 0XF8006078[7:4] = 0x00000001U
5049     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000010U
5050     // .. .. reg_ddrc_dfi_t_dram_clk_enable = 0x1
5051     // .. .. ==> 0XF8006078[11:8] = 0x00000001U
5052     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000100U
5053     // .. .. reg_ddrc_t_cksre = 0x6
5054     // .. .. ==> 0XF8006078[15:12] = 0x00000006U
5055     // .. ..     ==> MASK : 0x0000F000U    VAL : 0x00006000U
5056     // .. .. reg_ddrc_t_cksrx = 0x6
5057     // .. .. ==> 0XF8006078[19:16] = 0x00000006U
5058     // .. ..     ==> MASK : 0x000F0000U    VAL : 0x00060000U
5059     // .. .. reg_ddrc_t_ckesr = 0x4
5060     // .. .. ==> 0XF8006078[25:20] = 0x00000004U
5061     // .. ..     ==> MASK : 0x03F00000U    VAL : 0x00400000U
5062     // .. ..
5063     EMIT_MASKWRITE(0XF8006078, 0x03FFFFFFU ,0x00466111U),
5064     // .. .. reg_ddrc_t_ckpde = 0x2
5065     // .. .. ==> 0XF800607C[3:0] = 0x00000002U
5066     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000002U
5067     // .. .. reg_ddrc_t_ckpdx = 0x2
5068     // .. .. ==> 0XF800607C[7:4] = 0x00000002U
5069     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000020U
5070     // .. .. reg_ddrc_t_ckdpde = 0x2
5071     // .. .. ==> 0XF800607C[11:8] = 0x00000002U
5072     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000200U
5073     // .. .. reg_ddrc_t_ckdpdx = 0x2
5074     // .. .. ==> 0XF800607C[15:12] = 0x00000002U
5075     // .. ..     ==> MASK : 0x0000F000U    VAL : 0x00002000U
5076     // .. .. reg_ddrc_t_ckcsx = 0x3
5077     // .. .. ==> 0XF800607C[19:16] = 0x00000003U
5078     // .. ..     ==> MASK : 0x000F0000U    VAL : 0x00030000U
5079     // .. ..
5080     EMIT_MASKWRITE(0XF800607C, 0x000FFFFFU ,0x00032222U),
5081     // .. .. refresh_timer0_start_value_x32 = 0x0
5082     // .. .. ==> 0XF80060A0[11:0] = 0x00000000U
5083     // .. ..     ==> MASK : 0x00000FFFU    VAL : 0x00000000U
5084     // .. .. refresh_timer1_start_value_x32 = 0x8
5085     // .. .. ==> 0XF80060A0[23:12] = 0x00000008U
5086     // .. ..     ==> MASK : 0x00FFF000U    VAL : 0x00008000U
5087     // .. ..
5088     EMIT_MASKWRITE(0XF80060A0, 0x00FFFFFFU ,0x00008000U),
5089     // .. .. reg_ddrc_dis_auto_zq = 0x0
5090     // .. .. ==> 0XF80060A4[0:0] = 0x00000000U
5091     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
5092     // .. .. reg_ddrc_ddr3 = 0x1
5093     // .. .. ==> 0XF80060A4[1:1] = 0x00000001U
5094     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
5095     // .. .. reg_ddrc_t_mod = 0x200
5096     // .. .. ==> 0XF80060A4[11:2] = 0x00000200U
5097     // .. ..     ==> MASK : 0x00000FFCU    VAL : 0x00000800U
5098     // .. .. reg_ddrc_t_zq_long_nop = 0x200
5099     // .. .. ==> 0XF80060A4[21:12] = 0x00000200U
5100     // .. ..     ==> MASK : 0x003FF000U    VAL : 0x00200000U
5101     // .. .. reg_ddrc_t_zq_short_nop = 0x40
5102     // .. .. ==> 0XF80060A4[31:22] = 0x00000040U
5103     // .. ..     ==> MASK : 0xFFC00000U    VAL : 0x10000000U
5104     // .. ..
5105     EMIT_MASKWRITE(0XF80060A4, 0xFFFFFFFFU ,0x10200802U),
5106     // .. .. t_zq_short_interval_x1024 = 0xcb73
5107     // .. .. ==> 0XF80060A8[19:0] = 0x0000CB73U
5108     // .. ..     ==> MASK : 0x000FFFFFU    VAL : 0x0000CB73U
5109     // .. .. dram_rstn_x1024 = 0x69
5110     // .. .. ==> 0XF80060A8[27:20] = 0x00000069U
5111     // .. ..     ==> MASK : 0x0FF00000U    VAL : 0x06900000U
5112     // .. ..
5113     EMIT_MASKWRITE(0XF80060A8, 0x0FFFFFFFU ,0x0690CB73U),
5114     // .. .. deeppowerdown_en = 0x0
5115     // .. .. ==> 0XF80060AC[0:0] = 0x00000000U
5116     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
5117     // .. .. deeppowerdown_to_x1024 = 0xff
5118     // .. .. ==> 0XF80060AC[8:1] = 0x000000FFU
5119     // .. ..     ==> MASK : 0x000001FEU    VAL : 0x000001FEU
5120     // .. ..
5121     EMIT_MASKWRITE(0XF80060AC, 0x000001FFU ,0x000001FEU),
5122     // .. .. dfi_wrlvl_max_x1024 = 0xfff
5123     // .. .. ==> 0XF80060B0[11:0] = 0x00000FFFU
5124     // .. ..     ==> MASK : 0x00000FFFU    VAL : 0x00000FFFU
5125     // .. .. dfi_rdlvl_max_x1024 = 0xfff
5126     // .. .. ==> 0XF80060B0[23:12] = 0x00000FFFU
5127     // .. ..     ==> MASK : 0x00FFF000U    VAL : 0x00FFF000U
5128     // .. .. ddrc_reg_twrlvl_max_error = 0x0
5129     // .. .. ==> 0XF80060B0[24:24] = 0x00000000U
5130     // .. ..     ==> MASK : 0x01000000U    VAL : 0x00000000U
5131     // .. .. ddrc_reg_trdlvl_max_error = 0x0
5132     // .. .. ==> 0XF80060B0[25:25] = 0x00000000U
5133     // .. ..     ==> MASK : 0x02000000U    VAL : 0x00000000U
5134     // .. .. reg_ddrc_dfi_wr_level_en = 0x1
5135     // .. .. ==> 0XF80060B0[26:26] = 0x00000001U
5136     // .. ..     ==> MASK : 0x04000000U    VAL : 0x04000000U
5137     // .. .. reg_ddrc_dfi_rd_dqs_gate_level = 0x1
5138     // .. .. ==> 0XF80060B0[27:27] = 0x00000001U
5139     // .. ..     ==> MASK : 0x08000000U    VAL : 0x08000000U
5140     // .. .. reg_ddrc_dfi_rd_data_eye_train = 0x1
5141     // .. .. ==> 0XF80060B0[28:28] = 0x00000001U
5142     // .. ..     ==> MASK : 0x10000000U    VAL : 0x10000000U
5143     // .. ..
5144     EMIT_MASKWRITE(0XF80060B0, 0x1FFFFFFFU ,0x1CFFFFFFU),
5145     // .. .. reg_ddrc_2t_delay = 0x0
5146     // .. .. ==> 0XF80060B4[8:0] = 0x00000000U
5147     // .. ..     ==> MASK : 0x000001FFU    VAL : 0x00000000U
5148     // .. .. reg_ddrc_skip_ocd = 0x1
5149     // .. .. ==> 0XF80060B4[9:9] = 0x00000001U
5150     // .. ..     ==> MASK : 0x00000200U    VAL : 0x00000200U
5151     // .. .. reg_ddrc_dis_pre_bypass = 0x0
5152     // .. .. ==> 0XF80060B4[10:10] = 0x00000000U
5153     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
5154     // .. ..
5155     EMIT_MASKWRITE(0XF80060B4, 0x000007FFU ,0x00000200U),
5156     // .. .. reg_ddrc_dfi_t_rddata_en = 0x6
5157     // .. .. ==> 0XF80060B8[4:0] = 0x00000006U
5158     // .. ..     ==> MASK : 0x0000001FU    VAL : 0x00000006U
5159     // .. .. reg_ddrc_dfi_t_ctrlup_min = 0x3
5160     // .. .. ==> 0XF80060B8[14:5] = 0x00000003U
5161     // .. ..     ==> MASK : 0x00007FE0U    VAL : 0x00000060U
5162     // .. .. reg_ddrc_dfi_t_ctrlup_max = 0x40
5163     // .. .. ==> 0XF80060B8[24:15] = 0x00000040U
5164     // .. ..     ==> MASK : 0x01FF8000U    VAL : 0x00200000U
5165     // .. ..
5166     EMIT_MASKWRITE(0XF80060B8, 0x01FFFFFFU ,0x00200066U),
5167     // .. .. START: RESET ECC ERROR
5168     // .. .. Clear_Uncorrectable_DRAM_ECC_error = 1
5169     // .. .. ==> 0XF80060C4[0:0] = 0x00000001U
5170     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
5171     // .. .. Clear_Correctable_DRAM_ECC_error = 1
5172     // .. .. ==> 0XF80060C4[1:1] = 0x00000001U
5173     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
5174     // .. ..
5175     EMIT_MASKWRITE(0XF80060C4, 0x00000003U ,0x00000003U),
5176     // .. .. FINISH: RESET ECC ERROR
5177     // .. .. Clear_Uncorrectable_DRAM_ECC_error = 0x0
5178     // .. .. ==> 0XF80060C4[0:0] = 0x00000000U
5179     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
5180     // .. .. Clear_Correctable_DRAM_ECC_error = 0x0
5181     // .. .. ==> 0XF80060C4[1:1] = 0x00000000U
5182     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
5183     // .. ..
5184     EMIT_MASKWRITE(0XF80060C4, 0x00000003U ,0x00000000U),
5185     // .. .. CORR_ECC_LOG_VALID = 0x0
5186     // .. .. ==> 0XF80060C8[0:0] = 0x00000000U
5187     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
5188     // .. .. ECC_CORRECTED_BIT_NUM = 0x0
5189     // .. .. ==> 0XF80060C8[7:1] = 0x00000000U
5190     // .. ..     ==> MASK : 0x000000FEU    VAL : 0x00000000U
5191     // .. ..
5192     EMIT_MASKWRITE(0XF80060C8, 0x000000FFU ,0x00000000U),
5193     // .. .. UNCORR_ECC_LOG_VALID = 0x0
5194     // .. .. ==> 0XF80060DC[0:0] = 0x00000000U
5195     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
5196     // .. ..
5197     EMIT_MASKWRITE(0XF80060DC, 0x00000001U ,0x00000000U),
5198     // .. .. STAT_NUM_CORR_ERR = 0x0
5199     // .. .. ==> 0XF80060F0[15:8] = 0x00000000U
5200     // .. ..     ==> MASK : 0x0000FF00U    VAL : 0x00000000U
5201     // .. .. STAT_NUM_UNCORR_ERR = 0x0
5202     // .. .. ==> 0XF80060F0[7:0] = 0x00000000U
5203     // .. ..     ==> MASK : 0x000000FFU    VAL : 0x00000000U
5204     // .. ..
5205     EMIT_MASKWRITE(0XF80060F0, 0x0000FFFFU ,0x00000000U),
5206     // .. .. reg_ddrc_ecc_mode = 0x0
5207     // .. .. ==> 0XF80060F4[2:0] = 0x00000000U
5208     // .. ..     ==> MASK : 0x00000007U    VAL : 0x00000000U
5209     // .. .. reg_ddrc_dis_scrub = 0x1
5210     // .. .. ==> 0XF80060F4[3:3] = 0x00000001U
5211     // .. ..     ==> MASK : 0x00000008U    VAL : 0x00000008U
5212     // .. ..
5213     EMIT_MASKWRITE(0XF80060F4, 0x0000000FU ,0x00000008U),
5214     // .. .. reg_phy_dif_on = 0x0
5215     // .. .. ==> 0XF8006114[3:0] = 0x00000000U
5216     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000000U
5217     // .. .. reg_phy_dif_off = 0x0
5218     // .. .. ==> 0XF8006114[7:4] = 0x00000000U
5219     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000000U
5220     // .. ..
5221     EMIT_MASKWRITE(0XF8006114, 0x000000FFU ,0x00000000U),
5222     // .. .. reg_phy_data_slice_in_use = 0x1
5223     // .. .. ==> 0XF8006118[0:0] = 0x00000001U
5224     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
5225     // .. .. reg_phy_rdlvl_inc_mode = 0x0
5226     // .. .. ==> 0XF8006118[1:1] = 0x00000000U
5227     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
5228     // .. .. reg_phy_gatelvl_inc_mode = 0x0
5229     // .. .. ==> 0XF8006118[2:2] = 0x00000000U
5230     // .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
5231     // .. .. reg_phy_wrlvl_inc_mode = 0x0
5232     // .. .. ==> 0XF8006118[3:3] = 0x00000000U
5233     // .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
5234     // .. .. reg_phy_board_lpbk_tx = 0x0
5235     // .. .. ==> 0XF8006118[4:4] = 0x00000000U
5236     // .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
5237     // .. .. reg_phy_board_lpbk_rx = 0x0
5238     // .. .. ==> 0XF8006118[5:5] = 0x00000000U
5239     // .. ..     ==> MASK : 0x00000020U    VAL : 0x00000000U
5240     // .. .. reg_phy_bist_shift_dq = 0x0
5241     // .. .. ==> 0XF8006118[14:6] = 0x00000000U
5242     // .. ..     ==> MASK : 0x00007FC0U    VAL : 0x00000000U
5243     // .. .. reg_phy_bist_err_clr = 0x0
5244     // .. .. ==> 0XF8006118[23:15] = 0x00000000U
5245     // .. ..     ==> MASK : 0x00FF8000U    VAL : 0x00000000U
5246     // .. .. reg_phy_dq_offset = 0x40
5247     // .. .. ==> 0XF8006118[30:24] = 0x00000040U
5248     // .. ..     ==> MASK : 0x7F000000U    VAL : 0x40000000U
5249     // .. ..
5250     EMIT_MASKWRITE(0XF8006118, 0x7FFFFFFFU ,0x40000001U),
5251     // .. .. reg_phy_data_slice_in_use = 0x1
5252     // .. .. ==> 0XF800611C[0:0] = 0x00000001U
5253     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
5254     // .. .. reg_phy_rdlvl_inc_mode = 0x0
5255     // .. .. ==> 0XF800611C[1:1] = 0x00000000U
5256     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
5257     // .. .. reg_phy_gatelvl_inc_mode = 0x0
5258     // .. .. ==> 0XF800611C[2:2] = 0x00000000U
5259     // .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
5260     // .. .. reg_phy_wrlvl_inc_mode = 0x0
5261     // .. .. ==> 0XF800611C[3:3] = 0x00000000U
5262     // .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
5263     // .. .. reg_phy_board_lpbk_tx = 0x0
5264     // .. .. ==> 0XF800611C[4:4] = 0x00000000U
5265     // .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
5266     // .. .. reg_phy_board_lpbk_rx = 0x0
5267     // .. .. ==> 0XF800611C[5:5] = 0x00000000U
5268     // .. ..     ==> MASK : 0x00000020U    VAL : 0x00000000U
5269     // .. .. reg_phy_bist_shift_dq = 0x0
5270     // .. .. ==> 0XF800611C[14:6] = 0x00000000U
5271     // .. ..     ==> MASK : 0x00007FC0U    VAL : 0x00000000U
5272     // .. .. reg_phy_bist_err_clr = 0x0
5273     // .. .. ==> 0XF800611C[23:15] = 0x00000000U
5274     // .. ..     ==> MASK : 0x00FF8000U    VAL : 0x00000000U
5275     // .. .. reg_phy_dq_offset = 0x40
5276     // .. .. ==> 0XF800611C[30:24] = 0x00000040U
5277     // .. ..     ==> MASK : 0x7F000000U    VAL : 0x40000000U
5278     // .. ..
5279     EMIT_MASKWRITE(0XF800611C, 0x7FFFFFFFU ,0x40000001U),
5280     // .. .. reg_phy_data_slice_in_use = 0x1
5281     // .. .. ==> 0XF8006120[0:0] = 0x00000001U
5282     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
5283     // .. .. reg_phy_rdlvl_inc_mode = 0x0
5284     // .. .. ==> 0XF8006120[1:1] = 0x00000000U
5285     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
5286     // .. .. reg_phy_gatelvl_inc_mode = 0x0
5287     // .. .. ==> 0XF8006120[2:2] = 0x00000000U
5288     // .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
5289     // .. .. reg_phy_wrlvl_inc_mode = 0x0
5290     // .. .. ==> 0XF8006120[3:3] = 0x00000000U
5291     // .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
5292     // .. .. reg_phy_board_lpbk_tx = 0x0
5293     // .. .. ==> 0XF8006120[4:4] = 0x00000000U
5294     // .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
5295     // .. .. reg_phy_board_lpbk_rx = 0x0
5296     // .. .. ==> 0XF8006120[5:5] = 0x00000000U
5297     // .. ..     ==> MASK : 0x00000020U    VAL : 0x00000000U
5298     // .. .. reg_phy_bist_shift_dq = 0x0
5299     // .. .. ==> 0XF8006120[14:6] = 0x00000000U
5300     // .. ..     ==> MASK : 0x00007FC0U    VAL : 0x00000000U
5301     // .. .. reg_phy_bist_err_clr = 0x0
5302     // .. .. ==> 0XF8006120[23:15] = 0x00000000U
5303     // .. ..     ==> MASK : 0x00FF8000U    VAL : 0x00000000U
5304     // .. .. reg_phy_dq_offset = 0x40
5305     // .. .. ==> 0XF8006120[30:24] = 0x00000040U
5306     // .. ..     ==> MASK : 0x7F000000U    VAL : 0x40000000U
5307     // .. .. reg_phy_data_slice_in_use = 0x1
5308     // .. .. ==> 0XF8006120[0:0] = 0x00000001U
5309     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
5310     // .. .. reg_phy_rdlvl_inc_mode = 0x0
5311     // .. .. ==> 0XF8006120[1:1] = 0x00000000U
5312     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
5313     // .. .. reg_phy_gatelvl_inc_mode = 0x0
5314     // .. .. ==> 0XF8006120[2:2] = 0x00000000U
5315     // .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
5316     // .. .. reg_phy_wrlvl_inc_mode = 0x0
5317     // .. .. ==> 0XF8006120[3:3] = 0x00000000U
5318     // .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
5319     // .. .. reg_phy_board_lpbk_tx = 0x0
5320     // .. .. ==> 0XF8006120[4:4] = 0x00000000U
5321     // .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
5322     // .. .. reg_phy_board_lpbk_rx = 0x0
5323     // .. .. ==> 0XF8006120[5:5] = 0x00000000U
5324     // .. ..     ==> MASK : 0x00000020U    VAL : 0x00000000U
5325     // .. .. reg_phy_bist_shift_dq = 0x0
5326     // .. .. ==> 0XF8006120[14:6] = 0x00000000U
5327     // .. ..     ==> MASK : 0x00007FC0U    VAL : 0x00000000U
5328     // .. .. reg_phy_bist_err_clr = 0x0
5329     // .. .. ==> 0XF8006120[23:15] = 0x00000000U
5330     // .. ..     ==> MASK : 0x00FF8000U    VAL : 0x00000000U
5331     // .. .. reg_phy_dq_offset = 0x40
5332     // .. .. ==> 0XF8006120[30:24] = 0x00000040U
5333     // .. ..     ==> MASK : 0x7F000000U    VAL : 0x40000000U
5334     // .. ..
5335     EMIT_MASKWRITE(0XF8006120, 0x7FFFFFFFU ,0x40000001U),
5336     // .. .. reg_phy_data_slice_in_use = 0x1
5337     // .. .. ==> 0XF8006124[0:0] = 0x00000001U
5338     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
5339     // .. .. reg_phy_rdlvl_inc_mode = 0x0
5340     // .. .. ==> 0XF8006124[1:1] = 0x00000000U
5341     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
5342     // .. .. reg_phy_gatelvl_inc_mode = 0x0
5343     // .. .. ==> 0XF8006124[2:2] = 0x00000000U
5344     // .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
5345     // .. .. reg_phy_wrlvl_inc_mode = 0x0
5346     // .. .. ==> 0XF8006124[3:3] = 0x00000000U
5347     // .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
5348     // .. .. reg_phy_board_lpbk_tx = 0x0
5349     // .. .. ==> 0XF8006124[4:4] = 0x00000000U
5350     // .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
5351     // .. .. reg_phy_board_lpbk_rx = 0x0
5352     // .. .. ==> 0XF8006124[5:5] = 0x00000000U
5353     // .. ..     ==> MASK : 0x00000020U    VAL : 0x00000000U
5354     // .. .. reg_phy_bist_shift_dq = 0x0
5355     // .. .. ==> 0XF8006124[14:6] = 0x00000000U
5356     // .. ..     ==> MASK : 0x00007FC0U    VAL : 0x00000000U
5357     // .. .. reg_phy_bist_err_clr = 0x0
5358     // .. .. ==> 0XF8006124[23:15] = 0x00000000U
5359     // .. ..     ==> MASK : 0x00FF8000U    VAL : 0x00000000U
5360     // .. .. reg_phy_dq_offset = 0x40
5361     // .. .. ==> 0XF8006124[30:24] = 0x00000040U
5362     // .. ..     ==> MASK : 0x7F000000U    VAL : 0x40000000U
5363     // .. ..
5364     EMIT_MASKWRITE(0XF8006124, 0x7FFFFFFFU ,0x40000001U),
5365     // .. .. reg_phy_wrlvl_init_ratio = 0x0
5366     // .. .. ==> 0XF800612C[9:0] = 0x00000000U
5367     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000000U
5368     // .. .. reg_phy_gatelvl_init_ratio = 0xb0
5369     // .. .. ==> 0XF800612C[19:10] = 0x000000B0U
5370     // .. ..     ==> MASK : 0x000FFC00U    VAL : 0x0002C000U
5371     // .. ..
5372     EMIT_MASKWRITE(0XF800612C, 0x000FFFFFU ,0x0002C000U),
5373     // .. .. reg_phy_wrlvl_init_ratio = 0x0
5374     // .. .. ==> 0XF8006130[9:0] = 0x00000000U
5375     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000000U
5376     // .. .. reg_phy_gatelvl_init_ratio = 0xb1
5377     // .. .. ==> 0XF8006130[19:10] = 0x000000B1U
5378     // .. ..     ==> MASK : 0x000FFC00U    VAL : 0x0002C400U
5379     // .. ..
5380     EMIT_MASKWRITE(0XF8006130, 0x000FFFFFU ,0x0002C400U),
5381     // .. .. reg_phy_wrlvl_init_ratio = 0x3
5382     // .. .. ==> 0XF8006134[9:0] = 0x00000003U
5383     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000003U
5384     // .. .. reg_phy_gatelvl_init_ratio = 0xbc
5385     // .. .. ==> 0XF8006134[19:10] = 0x000000BCU
5386     // .. ..     ==> MASK : 0x000FFC00U    VAL : 0x0002F000U
5387     // .. ..
5388     EMIT_MASKWRITE(0XF8006134, 0x000FFFFFU ,0x0002F003U),
5389     // .. .. reg_phy_wrlvl_init_ratio = 0x3
5390     // .. .. ==> 0XF8006138[9:0] = 0x00000003U
5391     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000003U
5392     // .. .. reg_phy_gatelvl_init_ratio = 0xbb
5393     // .. .. ==> 0XF8006138[19:10] = 0x000000BBU
5394     // .. ..     ==> MASK : 0x000FFC00U    VAL : 0x0002EC00U
5395     // .. ..
5396     EMIT_MASKWRITE(0XF8006138, 0x000FFFFFU ,0x0002EC03U),
5397     // .. .. reg_phy_rd_dqs_slave_ratio = 0x35
5398     // .. .. ==> 0XF8006140[9:0] = 0x00000035U
5399     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000035U
5400     // .. .. reg_phy_rd_dqs_slave_force = 0x0
5401     // .. .. ==> 0XF8006140[10:10] = 0x00000000U
5402     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
5403     // .. .. reg_phy_rd_dqs_slave_delay = 0x0
5404     // .. .. ==> 0XF8006140[19:11] = 0x00000000U
5405     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
5406     // .. ..
5407     EMIT_MASKWRITE(0XF8006140, 0x000FFFFFU ,0x00000035U),
5408     // .. .. reg_phy_rd_dqs_slave_ratio = 0x35
5409     // .. .. ==> 0XF8006144[9:0] = 0x00000035U
5410     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000035U
5411     // .. .. reg_phy_rd_dqs_slave_force = 0x0
5412     // .. .. ==> 0XF8006144[10:10] = 0x00000000U
5413     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
5414     // .. .. reg_phy_rd_dqs_slave_delay = 0x0
5415     // .. .. ==> 0XF8006144[19:11] = 0x00000000U
5416     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
5417     // .. ..
5418     EMIT_MASKWRITE(0XF8006144, 0x000FFFFFU ,0x00000035U),
5419     // .. .. reg_phy_rd_dqs_slave_ratio = 0x35
5420     // .. .. ==> 0XF8006148[9:0] = 0x00000035U
5421     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000035U
5422     // .. .. reg_phy_rd_dqs_slave_force = 0x0
5423     // .. .. ==> 0XF8006148[10:10] = 0x00000000U
5424     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
5425     // .. .. reg_phy_rd_dqs_slave_delay = 0x0
5426     // .. .. ==> 0XF8006148[19:11] = 0x00000000U
5427     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
5428     // .. ..
5429     EMIT_MASKWRITE(0XF8006148, 0x000FFFFFU ,0x00000035U),
5430     // .. .. reg_phy_rd_dqs_slave_ratio = 0x35
5431     // .. .. ==> 0XF800614C[9:0] = 0x00000035U
5432     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000035U
5433     // .. .. reg_phy_rd_dqs_slave_force = 0x0
5434     // .. .. ==> 0XF800614C[10:10] = 0x00000000U
5435     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
5436     // .. .. reg_phy_rd_dqs_slave_delay = 0x0
5437     // .. .. ==> 0XF800614C[19:11] = 0x00000000U
5438     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
5439     // .. ..
5440     EMIT_MASKWRITE(0XF800614C, 0x000FFFFFU ,0x00000035U),
5441     // .. .. reg_phy_wr_dqs_slave_ratio = 0x77
5442     // .. .. ==> 0XF8006154[9:0] = 0x00000077U
5443     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000077U
5444     // .. .. reg_phy_wr_dqs_slave_force = 0x0
5445     // .. .. ==> 0XF8006154[10:10] = 0x00000000U
5446     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
5447     // .. .. reg_phy_wr_dqs_slave_delay = 0x0
5448     // .. .. ==> 0XF8006154[19:11] = 0x00000000U
5449     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
5450     // .. ..
5451     EMIT_MASKWRITE(0XF8006154, 0x000FFFFFU ,0x00000077U),
5452     // .. .. reg_phy_wr_dqs_slave_ratio = 0x77
5453     // .. .. ==> 0XF8006158[9:0] = 0x00000077U
5454     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000077U
5455     // .. .. reg_phy_wr_dqs_slave_force = 0x0
5456     // .. .. ==> 0XF8006158[10:10] = 0x00000000U
5457     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
5458     // .. .. reg_phy_wr_dqs_slave_delay = 0x0
5459     // .. .. ==> 0XF8006158[19:11] = 0x00000000U
5460     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
5461     // .. ..
5462     EMIT_MASKWRITE(0XF8006158, 0x000FFFFFU ,0x00000077U),
5463     // .. .. reg_phy_wr_dqs_slave_ratio = 0x83
5464     // .. .. ==> 0XF800615C[9:0] = 0x00000083U
5465     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000083U
5466     // .. .. reg_phy_wr_dqs_slave_force = 0x0
5467     // .. .. ==> 0XF800615C[10:10] = 0x00000000U
5468     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
5469     // .. .. reg_phy_wr_dqs_slave_delay = 0x0
5470     // .. .. ==> 0XF800615C[19:11] = 0x00000000U
5471     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
5472     // .. ..
5473     EMIT_MASKWRITE(0XF800615C, 0x000FFFFFU ,0x00000083U),
5474     // .. .. reg_phy_wr_dqs_slave_ratio = 0x83
5475     // .. .. ==> 0XF8006160[9:0] = 0x00000083U
5476     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000083U
5477     // .. .. reg_phy_wr_dqs_slave_force = 0x0
5478     // .. .. ==> 0XF8006160[10:10] = 0x00000000U
5479     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
5480     // .. .. reg_phy_wr_dqs_slave_delay = 0x0
5481     // .. .. ==> 0XF8006160[19:11] = 0x00000000U
5482     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
5483     // .. ..
5484     EMIT_MASKWRITE(0XF8006160, 0x000FFFFFU ,0x00000083U),
5485     // .. .. reg_phy_fifo_we_slave_ratio = 0x105
5486     // .. .. ==> 0XF8006168[10:0] = 0x00000105U
5487     // .. ..     ==> MASK : 0x000007FFU    VAL : 0x00000105U
5488     // .. .. reg_phy_fifo_we_in_force = 0x0
5489     // .. .. ==> 0XF8006168[11:11] = 0x00000000U
5490     // .. ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
5491     // .. .. reg_phy_fifo_we_in_delay = 0x0
5492     // .. .. ==> 0XF8006168[20:12] = 0x00000000U
5493     // .. ..     ==> MASK : 0x001FF000U    VAL : 0x00000000U
5494     // .. ..
5495     EMIT_MASKWRITE(0XF8006168, 0x001FFFFFU ,0x00000105U),
5496     // .. .. reg_phy_fifo_we_slave_ratio = 0x106
5497     // .. .. ==> 0XF800616C[10:0] = 0x00000106U
5498     // .. ..     ==> MASK : 0x000007FFU    VAL : 0x00000106U
5499     // .. .. reg_phy_fifo_we_in_force = 0x0
5500     // .. .. ==> 0XF800616C[11:11] = 0x00000000U
5501     // .. ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
5502     // .. .. reg_phy_fifo_we_in_delay = 0x0
5503     // .. .. ==> 0XF800616C[20:12] = 0x00000000U
5504     // .. ..     ==> MASK : 0x001FF000U    VAL : 0x00000000U
5505     // .. ..
5506     EMIT_MASKWRITE(0XF800616C, 0x001FFFFFU ,0x00000106U),
5507     // .. .. reg_phy_fifo_we_slave_ratio = 0x111
5508     // .. .. ==> 0XF8006170[10:0] = 0x00000111U
5509     // .. ..     ==> MASK : 0x000007FFU    VAL : 0x00000111U
5510     // .. .. reg_phy_fifo_we_in_force = 0x0
5511     // .. .. ==> 0XF8006170[11:11] = 0x00000000U
5512     // .. ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
5513     // .. .. reg_phy_fifo_we_in_delay = 0x0
5514     // .. .. ==> 0XF8006170[20:12] = 0x00000000U
5515     // .. ..     ==> MASK : 0x001FF000U    VAL : 0x00000000U
5516     // .. ..
5517     EMIT_MASKWRITE(0XF8006170, 0x001FFFFFU ,0x00000111U),
5518     // .. .. reg_phy_fifo_we_slave_ratio = 0x110
5519     // .. .. ==> 0XF8006174[10:0] = 0x00000110U
5520     // .. ..     ==> MASK : 0x000007FFU    VAL : 0x00000110U
5521     // .. .. reg_phy_fifo_we_in_force = 0x0
5522     // .. .. ==> 0XF8006174[11:11] = 0x00000000U
5523     // .. ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
5524     // .. .. reg_phy_fifo_we_in_delay = 0x0
5525     // .. .. ==> 0XF8006174[20:12] = 0x00000000U
5526     // .. ..     ==> MASK : 0x001FF000U    VAL : 0x00000000U
5527     // .. ..
5528     EMIT_MASKWRITE(0XF8006174, 0x001FFFFFU ,0x00000110U),
5529     // .. .. reg_phy_wr_data_slave_ratio = 0xb7
5530     // .. .. ==> 0XF800617C[9:0] = 0x000000B7U
5531     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000000B7U
5532     // .. .. reg_phy_wr_data_slave_force = 0x0
5533     // .. .. ==> 0XF800617C[10:10] = 0x00000000U
5534     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
5535     // .. .. reg_phy_wr_data_slave_delay = 0x0
5536     // .. .. ==> 0XF800617C[19:11] = 0x00000000U
5537     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
5538     // .. ..
5539     EMIT_MASKWRITE(0XF800617C, 0x000FFFFFU ,0x000000B7U),
5540     // .. .. reg_phy_wr_data_slave_ratio = 0xb7
5541     // .. .. ==> 0XF8006180[9:0] = 0x000000B7U
5542     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000000B7U
5543     // .. .. reg_phy_wr_data_slave_force = 0x0
5544     // .. .. ==> 0XF8006180[10:10] = 0x00000000U
5545     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
5546     // .. .. reg_phy_wr_data_slave_delay = 0x0
5547     // .. .. ==> 0XF8006180[19:11] = 0x00000000U
5548     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
5549     // .. ..
5550     EMIT_MASKWRITE(0XF8006180, 0x000FFFFFU ,0x000000B7U),
5551     // .. .. reg_phy_wr_data_slave_ratio = 0xc3
5552     // .. .. ==> 0XF8006184[9:0] = 0x000000C3U
5553     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000000C3U
5554     // .. .. reg_phy_wr_data_slave_force = 0x0
5555     // .. .. ==> 0XF8006184[10:10] = 0x00000000U
5556     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
5557     // .. .. reg_phy_wr_data_slave_delay = 0x0
5558     // .. .. ==> 0XF8006184[19:11] = 0x00000000U
5559     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
5560     // .. ..
5561     EMIT_MASKWRITE(0XF8006184, 0x000FFFFFU ,0x000000C3U),
5562     // .. .. reg_phy_wr_data_slave_ratio = 0xc3
5563     // .. .. ==> 0XF8006188[9:0] = 0x000000C3U
5564     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000000C3U
5565     // .. .. reg_phy_wr_data_slave_force = 0x0
5566     // .. .. ==> 0XF8006188[10:10] = 0x00000000U
5567     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
5568     // .. .. reg_phy_wr_data_slave_delay = 0x0
5569     // .. .. ==> 0XF8006188[19:11] = 0x00000000U
5570     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
5571     // .. ..
5572     EMIT_MASKWRITE(0XF8006188, 0x000FFFFFU ,0x000000C3U),
5573     // .. .. reg_phy_loopback = 0x0
5574     // .. .. ==> 0XF8006190[0:0] = 0x00000000U
5575     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
5576     // .. .. reg_phy_bl2 = 0x0
5577     // .. .. ==> 0XF8006190[1:1] = 0x00000000U
5578     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
5579     // .. .. reg_phy_at_spd_atpg = 0x0
5580     // .. .. ==> 0XF8006190[2:2] = 0x00000000U
5581     // .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
5582     // .. .. reg_phy_bist_enable = 0x0
5583     // .. .. ==> 0XF8006190[3:3] = 0x00000000U
5584     // .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
5585     // .. .. reg_phy_bist_force_err = 0x0
5586     // .. .. ==> 0XF8006190[4:4] = 0x00000000U
5587     // .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
5588     // .. .. reg_phy_bist_mode = 0x0
5589     // .. .. ==> 0XF8006190[6:5] = 0x00000000U
5590     // .. ..     ==> MASK : 0x00000060U    VAL : 0x00000000U
5591     // .. .. reg_phy_invert_clkout = 0x1
5592     // .. .. ==> 0XF8006190[7:7] = 0x00000001U
5593     // .. ..     ==> MASK : 0x00000080U    VAL : 0x00000080U
5594     // .. .. reg_phy_all_dq_mpr_rd_resp = 0x0
5595     // .. .. ==> 0XF8006190[8:8] = 0x00000000U
5596     // .. ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
5597     // .. .. reg_phy_sel_logic = 0x0
5598     // .. .. ==> 0XF8006190[9:9] = 0x00000000U
5599     // .. ..     ==> MASK : 0x00000200U    VAL : 0x00000000U
5600     // .. .. reg_phy_ctrl_slave_ratio = 0x100
5601     // .. .. ==> 0XF8006190[19:10] = 0x00000100U
5602     // .. ..     ==> MASK : 0x000FFC00U    VAL : 0x00040000U
5603     // .. .. reg_phy_ctrl_slave_force = 0x0
5604     // .. .. ==> 0XF8006190[20:20] = 0x00000000U
5605     // .. ..     ==> MASK : 0x00100000U    VAL : 0x00000000U
5606     // .. .. reg_phy_ctrl_slave_delay = 0x0
5607     // .. .. ==> 0XF8006190[27:21] = 0x00000000U
5608     // .. ..     ==> MASK : 0x0FE00000U    VAL : 0x00000000U
5609     // .. .. reg_phy_use_rank0_delays = 0x1
5610     // .. .. ==> 0XF8006190[28:28] = 0x00000001U
5611     // .. ..     ==> MASK : 0x10000000U    VAL : 0x10000000U
5612     // .. .. reg_phy_lpddr = 0x0
5613     // .. .. ==> 0XF8006190[29:29] = 0x00000000U
5614     // .. ..     ==> MASK : 0x20000000U    VAL : 0x00000000U
5615     // .. .. reg_phy_cmd_latency = 0x0
5616     // .. .. ==> 0XF8006190[30:30] = 0x00000000U
5617     // .. ..     ==> MASK : 0x40000000U    VAL : 0x00000000U
5618     // .. .. reg_phy_int_lpbk = 0x0
5619     // .. .. ==> 0XF8006190[31:31] = 0x00000000U
5620     // .. ..     ==> MASK : 0x80000000U    VAL : 0x00000000U
5621     // .. ..
5622     EMIT_MASKWRITE(0XF8006190, 0xFFFFFFFFU ,0x10040080U),
5623     // .. .. reg_phy_wr_rl_delay = 0x2
5624     // .. .. ==> 0XF8006194[4:0] = 0x00000002U
5625     // .. ..     ==> MASK : 0x0000001FU    VAL : 0x00000002U
5626     // .. .. reg_phy_rd_rl_delay = 0x4
5627     // .. .. ==> 0XF8006194[9:5] = 0x00000004U
5628     // .. ..     ==> MASK : 0x000003E0U    VAL : 0x00000080U
5629     // .. .. reg_phy_dll_lock_diff = 0xf
5630     // .. .. ==> 0XF8006194[13:10] = 0x0000000FU
5631     // .. ..     ==> MASK : 0x00003C00U    VAL : 0x00003C00U
5632     // .. .. reg_phy_use_wr_level = 0x1
5633     // .. .. ==> 0XF8006194[14:14] = 0x00000001U
5634     // .. ..     ==> MASK : 0x00004000U    VAL : 0x00004000U
5635     // .. .. reg_phy_use_rd_dqs_gate_level = 0x1
5636     // .. .. ==> 0XF8006194[15:15] = 0x00000001U
5637     // .. ..     ==> MASK : 0x00008000U    VAL : 0x00008000U
5638     // .. .. reg_phy_use_rd_data_eye_level = 0x1
5639     // .. .. ==> 0XF8006194[16:16] = 0x00000001U
5640     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00010000U
5641     // .. .. reg_phy_dis_calib_rst = 0x0
5642     // .. .. ==> 0XF8006194[17:17] = 0x00000000U
5643     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
5644     // .. .. reg_phy_ctrl_slave_delay = 0x0
5645     // .. .. ==> 0XF8006194[19:18] = 0x00000000U
5646     // .. ..     ==> MASK : 0x000C0000U    VAL : 0x00000000U
5647     // .. ..
5648     EMIT_MASKWRITE(0XF8006194, 0x000FFFFFU ,0x0001FC82U),
5649     // .. .. reg_arb_page_addr_mask = 0x0
5650     // .. .. ==> 0XF8006204[31:0] = 0x00000000U
5651     // .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0x00000000U
5652     // .. ..
5653     EMIT_MASKWRITE(0XF8006204, 0xFFFFFFFFU ,0x00000000U),
5654     // .. .. reg_arb_pri_wr_portn = 0x3ff
5655     // .. .. ==> 0XF8006208[9:0] = 0x000003FFU
5656     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
5657     // .. .. reg_arb_disable_aging_wr_portn = 0x0
5658     // .. .. ==> 0XF8006208[16:16] = 0x00000000U
5659     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
5660     // .. .. reg_arb_disable_urgent_wr_portn = 0x0
5661     // .. .. ==> 0XF8006208[17:17] = 0x00000000U
5662     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
5663     // .. .. reg_arb_dis_page_match_wr_portn = 0x0
5664     // .. .. ==> 0XF8006208[18:18] = 0x00000000U
5665     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
5666     // .. .. reg_arb_dis_rmw_portn = 0x1
5667     // .. .. ==> 0XF8006208[19:19] = 0x00000001U
5668     // .. ..     ==> MASK : 0x00080000U    VAL : 0x00080000U
5669     // .. ..
5670     EMIT_MASKWRITE(0XF8006208, 0x000F03FFU ,0x000803FFU),
5671     // .. .. reg_arb_pri_wr_portn = 0x3ff
5672     // .. .. ==> 0XF800620C[9:0] = 0x000003FFU
5673     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
5674     // .. .. reg_arb_disable_aging_wr_portn = 0x0
5675     // .. .. ==> 0XF800620C[16:16] = 0x00000000U
5676     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
5677     // .. .. reg_arb_disable_urgent_wr_portn = 0x0
5678     // .. .. ==> 0XF800620C[17:17] = 0x00000000U
5679     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
5680     // .. .. reg_arb_dis_page_match_wr_portn = 0x0
5681     // .. .. ==> 0XF800620C[18:18] = 0x00000000U
5682     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
5683     // .. .. reg_arb_dis_rmw_portn = 0x1
5684     // .. .. ==> 0XF800620C[19:19] = 0x00000001U
5685     // .. ..     ==> MASK : 0x00080000U    VAL : 0x00080000U
5686     // .. ..
5687     EMIT_MASKWRITE(0XF800620C, 0x000F03FFU ,0x000803FFU),
5688     // .. .. reg_arb_pri_wr_portn = 0x3ff
5689     // .. .. ==> 0XF8006210[9:0] = 0x000003FFU
5690     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
5691     // .. .. reg_arb_disable_aging_wr_portn = 0x0
5692     // .. .. ==> 0XF8006210[16:16] = 0x00000000U
5693     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
5694     // .. .. reg_arb_disable_urgent_wr_portn = 0x0
5695     // .. .. ==> 0XF8006210[17:17] = 0x00000000U
5696     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
5697     // .. .. reg_arb_dis_page_match_wr_portn = 0x0
5698     // .. .. ==> 0XF8006210[18:18] = 0x00000000U
5699     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
5700     // .. .. reg_arb_dis_rmw_portn = 0x1
5701     // .. .. ==> 0XF8006210[19:19] = 0x00000001U
5702     // .. ..     ==> MASK : 0x00080000U    VAL : 0x00080000U
5703     // .. ..
5704     EMIT_MASKWRITE(0XF8006210, 0x000F03FFU ,0x000803FFU),
5705     // .. .. reg_arb_pri_wr_portn = 0x3ff
5706     // .. .. ==> 0XF8006214[9:0] = 0x000003FFU
5707     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
5708     // .. .. reg_arb_disable_aging_wr_portn = 0x0
5709     // .. .. ==> 0XF8006214[16:16] = 0x00000000U
5710     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
5711     // .. .. reg_arb_disable_urgent_wr_portn = 0x0
5712     // .. .. ==> 0XF8006214[17:17] = 0x00000000U
5713     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
5714     // .. .. reg_arb_dis_page_match_wr_portn = 0x0
5715     // .. .. ==> 0XF8006214[18:18] = 0x00000000U
5716     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
5717     // .. .. reg_arb_dis_rmw_portn = 0x1
5718     // .. .. ==> 0XF8006214[19:19] = 0x00000001U
5719     // .. ..     ==> MASK : 0x00080000U    VAL : 0x00080000U
5720     // .. ..
5721     EMIT_MASKWRITE(0XF8006214, 0x000F03FFU ,0x000803FFU),
5722     // .. .. reg_arb_pri_rd_portn = 0x3ff
5723     // .. .. ==> 0XF8006218[9:0] = 0x000003FFU
5724     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
5725     // .. .. reg_arb_disable_aging_rd_portn = 0x0
5726     // .. .. ==> 0XF8006218[16:16] = 0x00000000U
5727     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
5728     // .. .. reg_arb_disable_urgent_rd_portn = 0x0
5729     // .. .. ==> 0XF8006218[17:17] = 0x00000000U
5730     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
5731     // .. .. reg_arb_dis_page_match_rd_portn = 0x0
5732     // .. .. ==> 0XF8006218[18:18] = 0x00000000U
5733     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
5734     // .. .. reg_arb_set_hpr_rd_portn = 0x0
5735     // .. .. ==> 0XF8006218[19:19] = 0x00000000U
5736     // .. ..     ==> MASK : 0x00080000U    VAL : 0x00000000U
5737     // .. ..
5738     EMIT_MASKWRITE(0XF8006218, 0x000F03FFU ,0x000003FFU),
5739     // .. .. reg_arb_pri_rd_portn = 0x3ff
5740     // .. .. ==> 0XF800621C[9:0] = 0x000003FFU
5741     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
5742     // .. .. reg_arb_disable_aging_rd_portn = 0x0
5743     // .. .. ==> 0XF800621C[16:16] = 0x00000000U
5744     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
5745     // .. .. reg_arb_disable_urgent_rd_portn = 0x0
5746     // .. .. ==> 0XF800621C[17:17] = 0x00000000U
5747     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
5748     // .. .. reg_arb_dis_page_match_rd_portn = 0x0
5749     // .. .. ==> 0XF800621C[18:18] = 0x00000000U
5750     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
5751     // .. .. reg_arb_set_hpr_rd_portn = 0x0
5752     // .. .. ==> 0XF800621C[19:19] = 0x00000000U
5753     // .. ..     ==> MASK : 0x00080000U    VAL : 0x00000000U
5754     // .. ..
5755     EMIT_MASKWRITE(0XF800621C, 0x000F03FFU ,0x000003FFU),
5756     // .. .. reg_arb_pri_rd_portn = 0x3ff
5757     // .. .. ==> 0XF8006220[9:0] = 0x000003FFU
5758     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
5759     // .. .. reg_arb_disable_aging_rd_portn = 0x0
5760     // .. .. ==> 0XF8006220[16:16] = 0x00000000U
5761     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
5762     // .. .. reg_arb_disable_urgent_rd_portn = 0x0
5763     // .. .. ==> 0XF8006220[17:17] = 0x00000000U
5764     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
5765     // .. .. reg_arb_dis_page_match_rd_portn = 0x0
5766     // .. .. ==> 0XF8006220[18:18] = 0x00000000U
5767     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
5768     // .. .. reg_arb_set_hpr_rd_portn = 0x0
5769     // .. .. ==> 0XF8006220[19:19] = 0x00000000U
5770     // .. ..     ==> MASK : 0x00080000U    VAL : 0x00000000U
5771     // .. ..
5772     EMIT_MASKWRITE(0XF8006220, 0x000F03FFU ,0x000003FFU),
5773     // .. .. reg_arb_pri_rd_portn = 0x3ff
5774     // .. .. ==> 0XF8006224[9:0] = 0x000003FFU
5775     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
5776     // .. .. reg_arb_disable_aging_rd_portn = 0x0
5777     // .. .. ==> 0XF8006224[16:16] = 0x00000000U
5778     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
5779     // .. .. reg_arb_disable_urgent_rd_portn = 0x0
5780     // .. .. ==> 0XF8006224[17:17] = 0x00000000U
5781     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
5782     // .. .. reg_arb_dis_page_match_rd_portn = 0x0
5783     // .. .. ==> 0XF8006224[18:18] = 0x00000000U
5784     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
5785     // .. .. reg_arb_set_hpr_rd_portn = 0x0
5786     // .. .. ==> 0XF8006224[19:19] = 0x00000000U
5787     // .. ..     ==> MASK : 0x00080000U    VAL : 0x00000000U
5788     // .. ..
5789     EMIT_MASKWRITE(0XF8006224, 0x000F03FFU ,0x000003FFU),
5790     // .. .. reg_ddrc_lpddr2 = 0x0
5791     // .. .. ==> 0XF80062A8[0:0] = 0x00000000U
5792     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
5793     // .. .. reg_ddrc_per_bank_refresh = 0x0
5794     // .. .. ==> 0XF80062A8[1:1] = 0x00000000U
5795     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
5796     // .. .. reg_ddrc_derate_enable = 0x0
5797     // .. .. ==> 0XF80062A8[2:2] = 0x00000000U
5798     // .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
5799     // .. .. reg_ddrc_mr4_margin = 0x0
5800     // .. .. ==> 0XF80062A8[11:4] = 0x00000000U
5801     // .. ..     ==> MASK : 0x00000FF0U    VAL : 0x00000000U
5802     // .. ..
5803     EMIT_MASKWRITE(0XF80062A8, 0x00000FF7U ,0x00000000U),
5804     // .. .. reg_ddrc_mr4_read_interval = 0x0
5805     // .. .. ==> 0XF80062AC[31:0] = 0x00000000U
5806     // .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0x00000000U
5807     // .. ..
5808     EMIT_MASKWRITE(0XF80062AC, 0xFFFFFFFFU ,0x00000000U),
5809     // .. .. reg_ddrc_min_stable_clock_x1 = 0x5
5810     // .. .. ==> 0XF80062B0[3:0] = 0x00000005U
5811     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000005U
5812     // .. .. reg_ddrc_idle_after_reset_x32 = 0x12
5813     // .. .. ==> 0XF80062B0[11:4] = 0x00000012U
5814     // .. ..     ==> MASK : 0x00000FF0U    VAL : 0x00000120U
5815     // .. .. reg_ddrc_t_mrw = 0x5
5816     // .. .. ==> 0XF80062B0[21:12] = 0x00000005U
5817     // .. ..     ==> MASK : 0x003FF000U    VAL : 0x00005000U
5818     // .. ..
5819     EMIT_MASKWRITE(0XF80062B0, 0x003FFFFFU ,0x00005125U),
5820     // .. .. reg_ddrc_max_auto_init_x1024 = 0xa8
5821     // .. .. ==> 0XF80062B4[7:0] = 0x000000A8U
5822     // .. ..     ==> MASK : 0x000000FFU    VAL : 0x000000A8U
5823     // .. .. reg_ddrc_dev_zqinit_x32 = 0x12
5824     // .. .. ==> 0XF80062B4[17:8] = 0x00000012U
5825     // .. ..     ==> MASK : 0x0003FF00U    VAL : 0x00001200U
5826     // .. ..
5827     EMIT_MASKWRITE(0XF80062B4, 0x0003FFFFU ,0x000012A8U),
5828     // .. .. START: POLL ON DCI STATUS
5829     // .. .. DONE = 1
5830     // .. .. ==> 0XF8000B74[13:13] = 0x00000001U
5831     // .. ..     ==> MASK : 0x00002000U    VAL : 0x00002000U
5832     // .. ..
5833     EMIT_MASKPOLL(0XF8000B74, 0x00002000U),
5834     // .. .. FINISH: POLL ON DCI STATUS
5835     // .. .. START: UNLOCK DDR
5836     // .. .. reg_ddrc_soft_rstb = 0x1
5837     // .. .. ==> 0XF8006000[0:0] = 0x00000001U
5838     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
5839     // .. .. reg_ddrc_powerdown_en = 0x0
5840     // .. .. ==> 0XF8006000[1:1] = 0x00000000U
5841     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
5842     // .. .. reg_ddrc_data_bus_width = 0x0
5843     // .. .. ==> 0XF8006000[3:2] = 0x00000000U
5844     // .. ..     ==> MASK : 0x0000000CU    VAL : 0x00000000U
5845     // .. .. reg_ddrc_burst8_refresh = 0x0
5846     // .. .. ==> 0XF8006000[6:4] = 0x00000000U
5847     // .. ..     ==> MASK : 0x00000070U    VAL : 0x00000000U
5848     // .. .. reg_ddrc_rdwr_idle_gap = 1
5849     // .. .. ==> 0XF8006000[13:7] = 0x00000001U
5850     // .. ..     ==> MASK : 0x00003F80U    VAL : 0x00000080U
5851     // .. .. reg_ddrc_dis_rd_bypass = 0x0
5852     // .. .. ==> 0XF8006000[14:14] = 0x00000000U
5853     // .. ..     ==> MASK : 0x00004000U    VAL : 0x00000000U
5854     // .. .. reg_ddrc_dis_act_bypass = 0x0
5855     // .. .. ==> 0XF8006000[15:15] = 0x00000000U
5856     // .. ..     ==> MASK : 0x00008000U    VAL : 0x00000000U
5857     // .. .. reg_ddrc_dis_auto_refresh = 0x0
5858     // .. .. ==> 0XF8006000[16:16] = 0x00000000U
5859     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
5860     // .. ..
5861     EMIT_MASKWRITE(0XF8006000, 0x0001FFFFU ,0x00000081U),
5862     // .. .. FINISH: UNLOCK DDR
5863     // .. .. START: CHECK DDR STATUS
5864     // .. .. ddrc_reg_operating_mode = 1
5865     // .. .. ==> 0XF8006054[2:0] = 0x00000001U
5866     // .. ..     ==> MASK : 0x00000007U    VAL : 0x00000001U
5867     // .. ..
5868     EMIT_MASKPOLL(0XF8006054, 0x00000007U),
5869     // .. .. FINISH: CHECK DDR STATUS
5870     // .. FINISH: DDR INITIALIZATION
5871     // FINISH: top
5872     //
5873     EMIT_EXIT(),
5874 
5875     //
5876 };
5877 
5878 unsigned long ps7_mio_init_data_2_0[] = {
5879     // START: top
5880     // .. START: SLCR SETTINGS
5881     // .. UNLOCK_KEY = 0XDF0D
5882     // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
5883     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000DF0DU
5884     // ..
5885     EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU),
5886     // .. FINISH: SLCR SETTINGS
5887     // .. START: OCM REMAPPING
5888     // .. FINISH: OCM REMAPPING
5889     // .. START: DDRIOB SETTINGS
5890     // .. INP_POWER = 0x0
5891     // .. ==> 0XF8000B40[0:0] = 0x00000000U
5892     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
5893     // .. INP_TYPE = 0x0
5894     // .. ==> 0XF8000B40[2:1] = 0x00000000U
5895     // ..     ==> MASK : 0x00000006U    VAL : 0x00000000U
5896     // .. DCI_UPDATE = 0x0
5897     // .. ==> 0XF8000B40[3:3] = 0x00000000U
5898     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
5899     // .. TERM_EN = 0x0
5900     // .. ==> 0XF8000B40[4:4] = 0x00000000U
5901     // ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
5902     // .. DCR_TYPE = 0x0
5903     // .. ==> 0XF8000B40[6:5] = 0x00000000U
5904     // ..     ==> MASK : 0x00000060U    VAL : 0x00000000U
5905     // .. IBUF_DISABLE_MODE = 0x0
5906     // .. ==> 0XF8000B40[7:7] = 0x00000000U
5907     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
5908     // .. TERM_DISABLE_MODE = 0x0
5909     // .. ==> 0XF8000B40[8:8] = 0x00000000U
5910     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
5911     // .. OUTPUT_EN = 0x3
5912     // .. ==> 0XF8000B40[10:9] = 0x00000003U
5913     // ..     ==> MASK : 0x00000600U    VAL : 0x00000600U
5914     // .. PULLUP_EN = 0x0
5915     // .. ==> 0XF8000B40[11:11] = 0x00000000U
5916     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
5917     // ..
5918     EMIT_MASKWRITE(0XF8000B40, 0x00000FFFU ,0x00000600U),
5919     // .. INP_POWER = 0x0
5920     // .. ==> 0XF8000B44[0:0] = 0x00000000U
5921     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
5922     // .. INP_TYPE = 0x0
5923     // .. ==> 0XF8000B44[2:1] = 0x00000000U
5924     // ..     ==> MASK : 0x00000006U    VAL : 0x00000000U
5925     // .. DCI_UPDATE = 0x0
5926     // .. ==> 0XF8000B44[3:3] = 0x00000000U
5927     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
5928     // .. TERM_EN = 0x0
5929     // .. ==> 0XF8000B44[4:4] = 0x00000000U
5930     // ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
5931     // .. DCR_TYPE = 0x0
5932     // .. ==> 0XF8000B44[6:5] = 0x00000000U
5933     // ..     ==> MASK : 0x00000060U    VAL : 0x00000000U
5934     // .. IBUF_DISABLE_MODE = 0x0
5935     // .. ==> 0XF8000B44[7:7] = 0x00000000U
5936     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
5937     // .. TERM_DISABLE_MODE = 0x0
5938     // .. ==> 0XF8000B44[8:8] = 0x00000000U
5939     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
5940     // .. OUTPUT_EN = 0x3
5941     // .. ==> 0XF8000B44[10:9] = 0x00000003U
5942     // ..     ==> MASK : 0x00000600U    VAL : 0x00000600U
5943     // .. PULLUP_EN = 0x0
5944     // .. ==> 0XF8000B44[11:11] = 0x00000000U
5945     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
5946     // ..
5947     EMIT_MASKWRITE(0XF8000B44, 0x00000FFFU ,0x00000600U),
5948     // .. INP_POWER = 0x0
5949     // .. ==> 0XF8000B48[0:0] = 0x00000000U
5950     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
5951     // .. INP_TYPE = 0x1
5952     // .. ==> 0XF8000B48[2:1] = 0x00000001U
5953     // ..     ==> MASK : 0x00000006U    VAL : 0x00000002U
5954     // .. DCI_UPDATE = 0x0
5955     // .. ==> 0XF8000B48[3:3] = 0x00000000U
5956     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
5957     // .. TERM_EN = 0x1
5958     // .. ==> 0XF8000B48[4:4] = 0x00000001U
5959     // ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
5960     // .. DCR_TYPE = 0x3
5961     // .. ==> 0XF8000B48[6:5] = 0x00000003U
5962     // ..     ==> MASK : 0x00000060U    VAL : 0x00000060U
5963     // .. IBUF_DISABLE_MODE = 0
5964     // .. ==> 0XF8000B48[7:7] = 0x00000000U
5965     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
5966     // .. TERM_DISABLE_MODE = 0
5967     // .. ==> 0XF8000B48[8:8] = 0x00000000U
5968     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
5969     // .. OUTPUT_EN = 0x3
5970     // .. ==> 0XF8000B48[10:9] = 0x00000003U
5971     // ..     ==> MASK : 0x00000600U    VAL : 0x00000600U
5972     // .. PULLUP_EN = 0x0
5973     // .. ==> 0XF8000B48[11:11] = 0x00000000U
5974     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
5975     // ..
5976     EMIT_MASKWRITE(0XF8000B48, 0x00000FFFU ,0x00000672U),
5977     // .. INP_POWER = 0x0
5978     // .. ==> 0XF8000B4C[0:0] = 0x00000000U
5979     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
5980     // .. INP_TYPE = 0x1
5981     // .. ==> 0XF8000B4C[2:1] = 0x00000001U
5982     // ..     ==> MASK : 0x00000006U    VAL : 0x00000002U
5983     // .. DCI_UPDATE = 0x0
5984     // .. ==> 0XF8000B4C[3:3] = 0x00000000U
5985     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
5986     // .. TERM_EN = 0x1
5987     // .. ==> 0XF8000B4C[4:4] = 0x00000001U
5988     // ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
5989     // .. DCR_TYPE = 0x3
5990     // .. ==> 0XF8000B4C[6:5] = 0x00000003U
5991     // ..     ==> MASK : 0x00000060U    VAL : 0x00000060U
5992     // .. IBUF_DISABLE_MODE = 0
5993     // .. ==> 0XF8000B4C[7:7] = 0x00000000U
5994     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
5995     // .. TERM_DISABLE_MODE = 0
5996     // .. ==> 0XF8000B4C[8:8] = 0x00000000U
5997     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
5998     // .. OUTPUT_EN = 0x3
5999     // .. ==> 0XF8000B4C[10:9] = 0x00000003U
6000     // ..     ==> MASK : 0x00000600U    VAL : 0x00000600U
6001     // .. PULLUP_EN = 0x0
6002     // .. ==> 0XF8000B4C[11:11] = 0x00000000U
6003     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
6004     // ..
6005     EMIT_MASKWRITE(0XF8000B4C, 0x00000FFFU ,0x00000672U),
6006     // .. INP_POWER = 0x0
6007     // .. ==> 0XF8000B50[0:0] = 0x00000000U
6008     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6009     // .. INP_TYPE = 0x2
6010     // .. ==> 0XF8000B50[2:1] = 0x00000002U
6011     // ..     ==> MASK : 0x00000006U    VAL : 0x00000004U
6012     // .. DCI_UPDATE = 0x0
6013     // .. ==> 0XF8000B50[3:3] = 0x00000000U
6014     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
6015     // .. TERM_EN = 0x1
6016     // .. ==> 0XF8000B50[4:4] = 0x00000001U
6017     // ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
6018     // .. DCR_TYPE = 0x3
6019     // .. ==> 0XF8000B50[6:5] = 0x00000003U
6020     // ..     ==> MASK : 0x00000060U    VAL : 0x00000060U
6021     // .. IBUF_DISABLE_MODE = 0
6022     // .. ==> 0XF8000B50[7:7] = 0x00000000U
6023     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
6024     // .. TERM_DISABLE_MODE = 0
6025     // .. ==> 0XF8000B50[8:8] = 0x00000000U
6026     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6027     // .. OUTPUT_EN = 0x3
6028     // .. ==> 0XF8000B50[10:9] = 0x00000003U
6029     // ..     ==> MASK : 0x00000600U    VAL : 0x00000600U
6030     // .. PULLUP_EN = 0x0
6031     // .. ==> 0XF8000B50[11:11] = 0x00000000U
6032     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
6033     // ..
6034     EMIT_MASKWRITE(0XF8000B50, 0x00000FFFU ,0x00000674U),
6035     // .. INP_POWER = 0x0
6036     // .. ==> 0XF8000B54[0:0] = 0x00000000U
6037     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6038     // .. INP_TYPE = 0x2
6039     // .. ==> 0XF8000B54[2:1] = 0x00000002U
6040     // ..     ==> MASK : 0x00000006U    VAL : 0x00000004U
6041     // .. DCI_UPDATE = 0x0
6042     // .. ==> 0XF8000B54[3:3] = 0x00000000U
6043     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
6044     // .. TERM_EN = 0x1
6045     // .. ==> 0XF8000B54[4:4] = 0x00000001U
6046     // ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
6047     // .. DCR_TYPE = 0x3
6048     // .. ==> 0XF8000B54[6:5] = 0x00000003U
6049     // ..     ==> MASK : 0x00000060U    VAL : 0x00000060U
6050     // .. IBUF_DISABLE_MODE = 0
6051     // .. ==> 0XF8000B54[7:7] = 0x00000000U
6052     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
6053     // .. TERM_DISABLE_MODE = 0
6054     // .. ==> 0XF8000B54[8:8] = 0x00000000U
6055     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6056     // .. OUTPUT_EN = 0x3
6057     // .. ==> 0XF8000B54[10:9] = 0x00000003U
6058     // ..     ==> MASK : 0x00000600U    VAL : 0x00000600U
6059     // .. PULLUP_EN = 0x0
6060     // .. ==> 0XF8000B54[11:11] = 0x00000000U
6061     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
6062     // ..
6063     EMIT_MASKWRITE(0XF8000B54, 0x00000FFFU ,0x00000674U),
6064     // .. INP_POWER = 0x0
6065     // .. ==> 0XF8000B58[0:0] = 0x00000000U
6066     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6067     // .. INP_TYPE = 0x0
6068     // .. ==> 0XF8000B58[2:1] = 0x00000000U
6069     // ..     ==> MASK : 0x00000006U    VAL : 0x00000000U
6070     // .. DCI_UPDATE = 0x0
6071     // .. ==> 0XF8000B58[3:3] = 0x00000000U
6072     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
6073     // .. TERM_EN = 0x0
6074     // .. ==> 0XF8000B58[4:4] = 0x00000000U
6075     // ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
6076     // .. DCR_TYPE = 0x0
6077     // .. ==> 0XF8000B58[6:5] = 0x00000000U
6078     // ..     ==> MASK : 0x00000060U    VAL : 0x00000000U
6079     // .. IBUF_DISABLE_MODE = 0x0
6080     // .. ==> 0XF8000B58[7:7] = 0x00000000U
6081     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
6082     // .. TERM_DISABLE_MODE = 0x0
6083     // .. ==> 0XF8000B58[8:8] = 0x00000000U
6084     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6085     // .. OUTPUT_EN = 0x3
6086     // .. ==> 0XF8000B58[10:9] = 0x00000003U
6087     // ..     ==> MASK : 0x00000600U    VAL : 0x00000600U
6088     // .. PULLUP_EN = 0x0
6089     // .. ==> 0XF8000B58[11:11] = 0x00000000U
6090     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
6091     // ..
6092     EMIT_MASKWRITE(0XF8000B58, 0x00000FFFU ,0x00000600U),
6093     // .. DRIVE_P = 0x1c
6094     // .. ==> 0XF8000B5C[6:0] = 0x0000001CU
6095     // ..     ==> MASK : 0x0000007FU    VAL : 0x0000001CU
6096     // .. DRIVE_N = 0xc
6097     // .. ==> 0XF8000B5C[13:7] = 0x0000000CU
6098     // ..     ==> MASK : 0x00003F80U    VAL : 0x00000600U
6099     // .. SLEW_P = 0x3
6100     // .. ==> 0XF8000B5C[18:14] = 0x00000003U
6101     // ..     ==> MASK : 0x0007C000U    VAL : 0x0000C000U
6102     // .. SLEW_N = 0x3
6103     // .. ==> 0XF8000B5C[23:19] = 0x00000003U
6104     // ..     ==> MASK : 0x00F80000U    VAL : 0x00180000U
6105     // .. GTL = 0x0
6106     // .. ==> 0XF8000B5C[26:24] = 0x00000000U
6107     // ..     ==> MASK : 0x07000000U    VAL : 0x00000000U
6108     // .. RTERM = 0x0
6109     // .. ==> 0XF8000B5C[31:27] = 0x00000000U
6110     // ..     ==> MASK : 0xF8000000U    VAL : 0x00000000U
6111     // ..
6112     EMIT_MASKWRITE(0XF8000B5C, 0xFFFFFFFFU ,0x0018C61CU),
6113     // .. DRIVE_P = 0x1c
6114     // .. ==> 0XF8000B60[6:0] = 0x0000001CU
6115     // ..     ==> MASK : 0x0000007FU    VAL : 0x0000001CU
6116     // .. DRIVE_N = 0xc
6117     // .. ==> 0XF8000B60[13:7] = 0x0000000CU
6118     // ..     ==> MASK : 0x00003F80U    VAL : 0x00000600U
6119     // .. SLEW_P = 0x6
6120     // .. ==> 0XF8000B60[18:14] = 0x00000006U
6121     // ..     ==> MASK : 0x0007C000U    VAL : 0x00018000U
6122     // .. SLEW_N = 0x1f
6123     // .. ==> 0XF8000B60[23:19] = 0x0000001FU
6124     // ..     ==> MASK : 0x00F80000U    VAL : 0x00F80000U
6125     // .. GTL = 0x0
6126     // .. ==> 0XF8000B60[26:24] = 0x00000000U
6127     // ..     ==> MASK : 0x07000000U    VAL : 0x00000000U
6128     // .. RTERM = 0x0
6129     // .. ==> 0XF8000B60[31:27] = 0x00000000U
6130     // ..     ==> MASK : 0xF8000000U    VAL : 0x00000000U
6131     // ..
6132     EMIT_MASKWRITE(0XF8000B60, 0xFFFFFFFFU ,0x00F9861CU),
6133     // .. DRIVE_P = 0x1c
6134     // .. ==> 0XF8000B64[6:0] = 0x0000001CU
6135     // ..     ==> MASK : 0x0000007FU    VAL : 0x0000001CU
6136     // .. DRIVE_N = 0xc
6137     // .. ==> 0XF8000B64[13:7] = 0x0000000CU
6138     // ..     ==> MASK : 0x00003F80U    VAL : 0x00000600U
6139     // .. SLEW_P = 0x6
6140     // .. ==> 0XF8000B64[18:14] = 0x00000006U
6141     // ..     ==> MASK : 0x0007C000U    VAL : 0x00018000U
6142     // .. SLEW_N = 0x1f
6143     // .. ==> 0XF8000B64[23:19] = 0x0000001FU
6144     // ..     ==> MASK : 0x00F80000U    VAL : 0x00F80000U
6145     // .. GTL = 0x0
6146     // .. ==> 0XF8000B64[26:24] = 0x00000000U
6147     // ..     ==> MASK : 0x07000000U    VAL : 0x00000000U
6148     // .. RTERM = 0x0
6149     // .. ==> 0XF8000B64[31:27] = 0x00000000U
6150     // ..     ==> MASK : 0xF8000000U    VAL : 0x00000000U
6151     // ..
6152     EMIT_MASKWRITE(0XF8000B64, 0xFFFFFFFFU ,0x00F9861CU),
6153     // .. DRIVE_P = 0x1c
6154     // .. ==> 0XF8000B68[6:0] = 0x0000001CU
6155     // ..     ==> MASK : 0x0000007FU    VAL : 0x0000001CU
6156     // .. DRIVE_N = 0xc
6157     // .. ==> 0XF8000B68[13:7] = 0x0000000CU
6158     // ..     ==> MASK : 0x00003F80U    VAL : 0x00000600U
6159     // .. SLEW_P = 0x6
6160     // .. ==> 0XF8000B68[18:14] = 0x00000006U
6161     // ..     ==> MASK : 0x0007C000U    VAL : 0x00018000U
6162     // .. SLEW_N = 0x1f
6163     // .. ==> 0XF8000B68[23:19] = 0x0000001FU
6164     // ..     ==> MASK : 0x00F80000U    VAL : 0x00F80000U
6165     // .. GTL = 0x0
6166     // .. ==> 0XF8000B68[26:24] = 0x00000000U
6167     // ..     ==> MASK : 0x07000000U    VAL : 0x00000000U
6168     // .. RTERM = 0x0
6169     // .. ==> 0XF8000B68[31:27] = 0x00000000U
6170     // ..     ==> MASK : 0xF8000000U    VAL : 0x00000000U
6171     // ..
6172     EMIT_MASKWRITE(0XF8000B68, 0xFFFFFFFFU ,0x00F9861CU),
6173     // .. VREF_INT_EN = 0x1
6174     // .. ==> 0XF8000B6C[0:0] = 0x00000001U
6175     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
6176     // .. VREF_SEL = 0x4
6177     // .. ==> 0XF8000B6C[4:1] = 0x00000004U
6178     // ..     ==> MASK : 0x0000001EU    VAL : 0x00000008U
6179     // .. VREF_EXT_EN = 0x0
6180     // .. ==> 0XF8000B6C[6:5] = 0x00000000U
6181     // ..     ==> MASK : 0x00000060U    VAL : 0x00000000U
6182     // .. VREF_PULLUP_EN = 0x0
6183     // .. ==> 0XF8000B6C[8:7] = 0x00000000U
6184     // ..     ==> MASK : 0x00000180U    VAL : 0x00000000U
6185     // .. REFIO_EN = 0x1
6186     // .. ==> 0XF8000B6C[9:9] = 0x00000001U
6187     // ..     ==> MASK : 0x00000200U    VAL : 0x00000200U
6188     // .. REFIO_TEST = 0x3
6189     // .. ==> 0XF8000B6C[11:10] = 0x00000003U
6190     // ..     ==> MASK : 0x00000C00U    VAL : 0x00000C00U
6191     // .. REFIO_PULLUP_EN = 0x0
6192     // .. ==> 0XF8000B6C[12:12] = 0x00000000U
6193     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
6194     // .. DRST_B_PULLUP_EN = 0x0
6195     // .. ==> 0XF8000B6C[13:13] = 0x00000000U
6196     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
6197     // .. CKE_PULLUP_EN = 0x0
6198     // .. ==> 0XF8000B6C[14:14] = 0x00000000U
6199     // ..     ==> MASK : 0x00004000U    VAL : 0x00000000U
6200     // ..
6201     EMIT_MASKWRITE(0XF8000B6C, 0x00007FFFU ,0x00000E09U),
6202     // .. .. START: ASSERT RESET
6203     // .. .. RESET = 1
6204     // .. .. ==> 0XF8000B70[0:0] = 0x00000001U
6205     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
6206     // .. .. VRN_OUT = 0x1
6207     // .. .. ==> 0XF8000B70[5:5] = 0x00000001U
6208     // .. ..     ==> MASK : 0x00000020U    VAL : 0x00000020U
6209     // .. ..
6210     EMIT_MASKWRITE(0XF8000B70, 0x00000021U ,0x00000021U),
6211     // .. .. FINISH: ASSERT RESET
6212     // .. .. START: DEASSERT RESET
6213     // .. .. RESET = 0
6214     // .. .. ==> 0XF8000B70[0:0] = 0x00000000U
6215     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6216     // .. .. VRN_OUT = 0x1
6217     // .. .. ==> 0XF8000B70[5:5] = 0x00000001U
6218     // .. ..     ==> MASK : 0x00000020U    VAL : 0x00000020U
6219     // .. ..
6220     EMIT_MASKWRITE(0XF8000B70, 0x00000021U ,0x00000020U),
6221     // .. .. FINISH: DEASSERT RESET
6222     // .. .. RESET = 0x1
6223     // .. .. ==> 0XF8000B70[0:0] = 0x00000001U
6224     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
6225     // .. .. ENABLE = 0x1
6226     // .. .. ==> 0XF8000B70[1:1] = 0x00000001U
6227     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
6228     // .. .. VRP_TRI = 0x0
6229     // .. .. ==> 0XF8000B70[2:2] = 0x00000000U
6230     // .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
6231     // .. .. VRN_TRI = 0x0
6232     // .. .. ==> 0XF8000B70[3:3] = 0x00000000U
6233     // .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
6234     // .. .. VRP_OUT = 0x0
6235     // .. .. ==> 0XF8000B70[4:4] = 0x00000000U
6236     // .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
6237     // .. .. VRN_OUT = 0x1
6238     // .. .. ==> 0XF8000B70[5:5] = 0x00000001U
6239     // .. ..     ==> MASK : 0x00000020U    VAL : 0x00000020U
6240     // .. .. NREF_OPT1 = 0x0
6241     // .. .. ==> 0XF8000B70[7:6] = 0x00000000U
6242     // .. ..     ==> MASK : 0x000000C0U    VAL : 0x00000000U
6243     // .. .. NREF_OPT2 = 0x0
6244     // .. .. ==> 0XF8000B70[10:8] = 0x00000000U
6245     // .. ..     ==> MASK : 0x00000700U    VAL : 0x00000000U
6246     // .. .. NREF_OPT4 = 0x1
6247     // .. .. ==> 0XF8000B70[13:11] = 0x00000001U
6248     // .. ..     ==> MASK : 0x00003800U    VAL : 0x00000800U
6249     // .. .. PREF_OPT1 = 0x0
6250     // .. .. ==> 0XF8000B70[16:14] = 0x00000000U
6251     // .. ..     ==> MASK : 0x0001C000U    VAL : 0x00000000U
6252     // .. .. PREF_OPT2 = 0x0
6253     // .. .. ==> 0XF8000B70[19:17] = 0x00000000U
6254     // .. ..     ==> MASK : 0x000E0000U    VAL : 0x00000000U
6255     // .. .. UPDATE_CONTROL = 0x0
6256     // .. .. ==> 0XF8000B70[20:20] = 0x00000000U
6257     // .. ..     ==> MASK : 0x00100000U    VAL : 0x00000000U
6258     // .. .. INIT_COMPLETE = 0x0
6259     // .. .. ==> 0XF8000B70[21:21] = 0x00000000U
6260     // .. ..     ==> MASK : 0x00200000U    VAL : 0x00000000U
6261     // .. .. TST_CLK = 0x0
6262     // .. .. ==> 0XF8000B70[22:22] = 0x00000000U
6263     // .. ..     ==> MASK : 0x00400000U    VAL : 0x00000000U
6264     // .. .. TST_HLN = 0x0
6265     // .. .. ==> 0XF8000B70[23:23] = 0x00000000U
6266     // .. ..     ==> MASK : 0x00800000U    VAL : 0x00000000U
6267     // .. .. TST_HLP = 0x0
6268     // .. .. ==> 0XF8000B70[24:24] = 0x00000000U
6269     // .. ..     ==> MASK : 0x01000000U    VAL : 0x00000000U
6270     // .. .. TST_RST = 0x0
6271     // .. .. ==> 0XF8000B70[25:25] = 0x00000000U
6272     // .. ..     ==> MASK : 0x02000000U    VAL : 0x00000000U
6273     // .. .. INT_DCI_EN = 0x0
6274     // .. .. ==> 0XF8000B70[26:26] = 0x00000000U
6275     // .. ..     ==> MASK : 0x04000000U    VAL : 0x00000000U
6276     // .. ..
6277     EMIT_MASKWRITE(0XF8000B70, 0x07FFFFFFU ,0x00000823U),
6278     // .. FINISH: DDRIOB SETTINGS
6279     // .. START: MIO PROGRAMMING
6280     // .. TRI_ENABLE = 0
6281     // .. ==> 0XF8000700[0:0] = 0x00000000U
6282     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6283     // .. L0_SEL = 0
6284     // .. ==> 0XF8000700[1:1] = 0x00000000U
6285     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
6286     // .. L1_SEL = 0
6287     // .. ==> 0XF8000700[2:2] = 0x00000000U
6288     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
6289     // .. L2_SEL = 0
6290     // .. ==> 0XF8000700[4:3] = 0x00000000U
6291     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
6292     // .. L3_SEL = 0
6293     // .. ==> 0XF8000700[7:5] = 0x00000000U
6294     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
6295     // .. Speed = 0
6296     // .. ==> 0XF8000700[8:8] = 0x00000000U
6297     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6298     // .. IO_Type = 3
6299     // .. ==> 0XF8000700[11:9] = 0x00000003U
6300     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U
6301     // .. PULLUP = 0
6302     // .. ==> 0XF8000700[12:12] = 0x00000000U
6303     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
6304     // .. DisableRcvr = 0
6305     // .. ==> 0XF8000700[13:13] = 0x00000000U
6306     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
6307     // ..
6308     EMIT_MASKWRITE(0XF8000700, 0x00003FFFU ,0x00000600U),
6309     // .. TRI_ENABLE = 0
6310     // .. ==> 0XF8000704[0:0] = 0x00000000U
6311     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6312     // .. L0_SEL = 1
6313     // .. ==> 0XF8000704[1:1] = 0x00000001U
6314     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
6315     // .. L1_SEL = 0
6316     // .. ==> 0XF8000704[2:2] = 0x00000000U
6317     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
6318     // .. L2_SEL = 0
6319     // .. ==> 0XF8000704[4:3] = 0x00000000U
6320     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
6321     // .. L3_SEL = 0
6322     // .. ==> 0XF8000704[7:5] = 0x00000000U
6323     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
6324     // .. Speed = 0
6325     // .. ==> 0XF8000704[8:8] = 0x00000000U
6326     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6327     // .. IO_Type = 3
6328     // .. ==> 0XF8000704[11:9] = 0x00000003U
6329     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U
6330     // .. PULLUP = 0
6331     // .. ==> 0XF8000704[12:12] = 0x00000000U
6332     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
6333     // .. DisableRcvr = 0
6334     // .. ==> 0XF8000704[13:13] = 0x00000000U
6335     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
6336     // ..
6337     EMIT_MASKWRITE(0XF8000704, 0x00003FFFU ,0x00000602U),
6338     // .. TRI_ENABLE = 0
6339     // .. ==> 0XF8000708[0:0] = 0x00000000U
6340     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6341     // .. L0_SEL = 1
6342     // .. ==> 0XF8000708[1:1] = 0x00000001U
6343     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
6344     // .. L1_SEL = 0
6345     // .. ==> 0XF8000708[2:2] = 0x00000000U
6346     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
6347     // .. L2_SEL = 0
6348     // .. ==> 0XF8000708[4:3] = 0x00000000U
6349     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
6350     // .. L3_SEL = 0
6351     // .. ==> 0XF8000708[7:5] = 0x00000000U
6352     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
6353     // .. Speed = 0
6354     // .. ==> 0XF8000708[8:8] = 0x00000000U
6355     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6356     // .. IO_Type = 3
6357     // .. ==> 0XF8000708[11:9] = 0x00000003U
6358     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U
6359     // .. PULLUP = 0
6360     // .. ==> 0XF8000708[12:12] = 0x00000000U
6361     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
6362     // .. DisableRcvr = 0
6363     // .. ==> 0XF8000708[13:13] = 0x00000000U
6364     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
6365     // ..
6366     EMIT_MASKWRITE(0XF8000708, 0x00003FFFU ,0x00000602U),
6367     // .. TRI_ENABLE = 0
6368     // .. ==> 0XF800070C[0:0] = 0x00000000U
6369     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6370     // .. L0_SEL = 1
6371     // .. ==> 0XF800070C[1:1] = 0x00000001U
6372     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
6373     // .. L1_SEL = 0
6374     // .. ==> 0XF800070C[2:2] = 0x00000000U
6375     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
6376     // .. L2_SEL = 0
6377     // .. ==> 0XF800070C[4:3] = 0x00000000U
6378     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
6379     // .. L3_SEL = 0
6380     // .. ==> 0XF800070C[7:5] = 0x00000000U
6381     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
6382     // .. Speed = 0
6383     // .. ==> 0XF800070C[8:8] = 0x00000000U
6384     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6385     // .. IO_Type = 3
6386     // .. ==> 0XF800070C[11:9] = 0x00000003U
6387     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U
6388     // .. PULLUP = 0
6389     // .. ==> 0XF800070C[12:12] = 0x00000000U
6390     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
6391     // .. DisableRcvr = 0
6392     // .. ==> 0XF800070C[13:13] = 0x00000000U
6393     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
6394     // ..
6395     EMIT_MASKWRITE(0XF800070C, 0x00003FFFU ,0x00000602U),
6396     // .. TRI_ENABLE = 0
6397     // .. ==> 0XF8000710[0:0] = 0x00000000U
6398     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6399     // .. L0_SEL = 1
6400     // .. ==> 0XF8000710[1:1] = 0x00000001U
6401     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
6402     // .. L1_SEL = 0
6403     // .. ==> 0XF8000710[2:2] = 0x00000000U
6404     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
6405     // .. L2_SEL = 0
6406     // .. ==> 0XF8000710[4:3] = 0x00000000U
6407     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
6408     // .. L3_SEL = 0
6409     // .. ==> 0XF8000710[7:5] = 0x00000000U
6410     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
6411     // .. Speed = 0
6412     // .. ==> 0XF8000710[8:8] = 0x00000000U
6413     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6414     // .. IO_Type = 3
6415     // .. ==> 0XF8000710[11:9] = 0x00000003U
6416     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U
6417     // .. PULLUP = 0
6418     // .. ==> 0XF8000710[12:12] = 0x00000000U
6419     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
6420     // .. DisableRcvr = 0
6421     // .. ==> 0XF8000710[13:13] = 0x00000000U
6422     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
6423     // ..
6424     EMIT_MASKWRITE(0XF8000710, 0x00003FFFU ,0x00000602U),
6425     // .. TRI_ENABLE = 0
6426     // .. ==> 0XF8000714[0:0] = 0x00000000U
6427     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6428     // .. L0_SEL = 1
6429     // .. ==> 0XF8000714[1:1] = 0x00000001U
6430     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
6431     // .. L1_SEL = 0
6432     // .. ==> 0XF8000714[2:2] = 0x00000000U
6433     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
6434     // .. L2_SEL = 0
6435     // .. ==> 0XF8000714[4:3] = 0x00000000U
6436     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
6437     // .. L3_SEL = 0
6438     // .. ==> 0XF8000714[7:5] = 0x00000000U
6439     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
6440     // .. Speed = 0
6441     // .. ==> 0XF8000714[8:8] = 0x00000000U
6442     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6443     // .. IO_Type = 3
6444     // .. ==> 0XF8000714[11:9] = 0x00000003U
6445     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U
6446     // .. PULLUP = 0
6447     // .. ==> 0XF8000714[12:12] = 0x00000000U
6448     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
6449     // .. DisableRcvr = 0
6450     // .. ==> 0XF8000714[13:13] = 0x00000000U
6451     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
6452     // ..
6453     EMIT_MASKWRITE(0XF8000714, 0x00003FFFU ,0x00000602U),
6454     // .. TRI_ENABLE = 0
6455     // .. ==> 0XF8000718[0:0] = 0x00000000U
6456     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6457     // .. L0_SEL = 1
6458     // .. ==> 0XF8000718[1:1] = 0x00000001U
6459     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
6460     // .. L1_SEL = 0
6461     // .. ==> 0XF8000718[2:2] = 0x00000000U
6462     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
6463     // .. L2_SEL = 0
6464     // .. ==> 0XF8000718[4:3] = 0x00000000U
6465     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
6466     // .. L3_SEL = 0
6467     // .. ==> 0XF8000718[7:5] = 0x00000000U
6468     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
6469     // .. Speed = 0
6470     // .. ==> 0XF8000718[8:8] = 0x00000000U
6471     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6472     // .. IO_Type = 3
6473     // .. ==> 0XF8000718[11:9] = 0x00000003U
6474     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U
6475     // .. PULLUP = 0
6476     // .. ==> 0XF8000718[12:12] = 0x00000000U
6477     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
6478     // .. DisableRcvr = 0
6479     // .. ==> 0XF8000718[13:13] = 0x00000000U
6480     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
6481     // ..
6482     EMIT_MASKWRITE(0XF8000718, 0x00003FFFU ,0x00000602U),
6483     // .. TRI_ENABLE = 0
6484     // .. ==> 0XF800071C[0:0] = 0x00000000U
6485     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6486     // .. L0_SEL = 0
6487     // .. ==> 0XF800071C[1:1] = 0x00000000U
6488     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
6489     // .. L1_SEL = 0
6490     // .. ==> 0XF800071C[2:2] = 0x00000000U
6491     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
6492     // .. L2_SEL = 0
6493     // .. ==> 0XF800071C[4:3] = 0x00000000U
6494     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
6495     // .. L3_SEL = 0
6496     // .. ==> 0XF800071C[7:5] = 0x00000000U
6497     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
6498     // .. Speed = 0
6499     // .. ==> 0XF800071C[8:8] = 0x00000000U
6500     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6501     // .. IO_Type = 3
6502     // .. ==> 0XF800071C[11:9] = 0x00000003U
6503     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U
6504     // .. PULLUP = 0
6505     // .. ==> 0XF800071C[12:12] = 0x00000000U
6506     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
6507     // .. DisableRcvr = 0
6508     // .. ==> 0XF800071C[13:13] = 0x00000000U
6509     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
6510     // ..
6511     EMIT_MASKWRITE(0XF800071C, 0x00003FFFU ,0x00000600U),
6512     // .. TRI_ENABLE = 0
6513     // .. ==> 0XF8000720[0:0] = 0x00000000U
6514     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6515     // .. L0_SEL = 1
6516     // .. ==> 0XF8000720[1:1] = 0x00000001U
6517     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
6518     // .. L1_SEL = 0
6519     // .. ==> 0XF8000720[2:2] = 0x00000000U
6520     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
6521     // .. L2_SEL = 0
6522     // .. ==> 0XF8000720[4:3] = 0x00000000U
6523     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
6524     // .. L3_SEL = 0
6525     // .. ==> 0XF8000720[7:5] = 0x00000000U
6526     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
6527     // .. Speed = 0
6528     // .. ==> 0XF8000720[8:8] = 0x00000000U
6529     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6530     // .. IO_Type = 3
6531     // .. ==> 0XF8000720[11:9] = 0x00000003U
6532     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U
6533     // .. PULLUP = 0
6534     // .. ==> 0XF8000720[12:12] = 0x00000000U
6535     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
6536     // .. DisableRcvr = 0
6537     // .. ==> 0XF8000720[13:13] = 0x00000000U
6538     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
6539     // ..
6540     EMIT_MASKWRITE(0XF8000720, 0x00003FFFU ,0x00000602U),
6541     // .. TRI_ENABLE = 0
6542     // .. ==> 0XF8000724[0:0] = 0x00000000U
6543     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6544     // .. L0_SEL = 0
6545     // .. ==> 0XF8000724[1:1] = 0x00000000U
6546     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
6547     // .. L1_SEL = 0
6548     // .. ==> 0XF8000724[2:2] = 0x00000000U
6549     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
6550     // .. L2_SEL = 0
6551     // .. ==> 0XF8000724[4:3] = 0x00000000U
6552     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
6553     // .. L3_SEL = 0
6554     // .. ==> 0XF8000724[7:5] = 0x00000000U
6555     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
6556     // .. Speed = 0
6557     // .. ==> 0XF8000724[8:8] = 0x00000000U
6558     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6559     // .. IO_Type = 3
6560     // .. ==> 0XF8000724[11:9] = 0x00000003U
6561     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U
6562     // .. PULLUP = 0
6563     // .. ==> 0XF8000724[12:12] = 0x00000000U
6564     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
6565     // .. DisableRcvr = 0
6566     // .. ==> 0XF8000724[13:13] = 0x00000000U
6567     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
6568     // ..
6569     EMIT_MASKWRITE(0XF8000724, 0x00003FFFU ,0x00000600U),
6570     // .. TRI_ENABLE = 0
6571     // .. ==> 0XF8000728[0:0] = 0x00000000U
6572     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6573     // .. L0_SEL = 0
6574     // .. ==> 0XF8000728[1:1] = 0x00000000U
6575     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
6576     // .. L1_SEL = 0
6577     // .. ==> 0XF8000728[2:2] = 0x00000000U
6578     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
6579     // .. L2_SEL = 0
6580     // .. ==> 0XF8000728[4:3] = 0x00000000U
6581     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
6582     // .. L3_SEL = 0
6583     // .. ==> 0XF8000728[7:5] = 0x00000000U
6584     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
6585     // .. Speed = 0
6586     // .. ==> 0XF8000728[8:8] = 0x00000000U
6587     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6588     // .. IO_Type = 3
6589     // .. ==> 0XF8000728[11:9] = 0x00000003U
6590     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U
6591     // .. PULLUP = 0
6592     // .. ==> 0XF8000728[12:12] = 0x00000000U
6593     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
6594     // .. DisableRcvr = 0
6595     // .. ==> 0XF8000728[13:13] = 0x00000000U
6596     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
6597     // ..
6598     EMIT_MASKWRITE(0XF8000728, 0x00003FFFU ,0x00000600U),
6599     // .. TRI_ENABLE = 0
6600     // .. ==> 0XF800072C[0:0] = 0x00000000U
6601     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6602     // .. L0_SEL = 0
6603     // .. ==> 0XF800072C[1:1] = 0x00000000U
6604     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
6605     // .. L1_SEL = 0
6606     // .. ==> 0XF800072C[2:2] = 0x00000000U
6607     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
6608     // .. L2_SEL = 0
6609     // .. ==> 0XF800072C[4:3] = 0x00000000U
6610     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
6611     // .. L3_SEL = 0
6612     // .. ==> 0XF800072C[7:5] = 0x00000000U
6613     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
6614     // .. Speed = 0
6615     // .. ==> 0XF800072C[8:8] = 0x00000000U
6616     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6617     // .. IO_Type = 3
6618     // .. ==> 0XF800072C[11:9] = 0x00000003U
6619     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U
6620     // .. PULLUP = 0
6621     // .. ==> 0XF800072C[12:12] = 0x00000000U
6622     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
6623     // .. DisableRcvr = 0
6624     // .. ==> 0XF800072C[13:13] = 0x00000000U
6625     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
6626     // ..
6627     EMIT_MASKWRITE(0XF800072C, 0x00003FFFU ,0x00000600U),
6628     // .. TRI_ENABLE = 0
6629     // .. ==> 0XF8000730[0:0] = 0x00000000U
6630     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6631     // .. L0_SEL = 0
6632     // .. ==> 0XF8000730[1:1] = 0x00000000U
6633     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
6634     // .. L1_SEL = 0
6635     // .. ==> 0XF8000730[2:2] = 0x00000000U
6636     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
6637     // .. L2_SEL = 0
6638     // .. ==> 0XF8000730[4:3] = 0x00000000U
6639     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
6640     // .. L3_SEL = 0
6641     // .. ==> 0XF8000730[7:5] = 0x00000000U
6642     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
6643     // .. Speed = 0
6644     // .. ==> 0XF8000730[8:8] = 0x00000000U
6645     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6646     // .. IO_Type = 3
6647     // .. ==> 0XF8000730[11:9] = 0x00000003U
6648     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U
6649     // .. PULLUP = 0
6650     // .. ==> 0XF8000730[12:12] = 0x00000000U
6651     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
6652     // .. DisableRcvr = 0
6653     // .. ==> 0XF8000730[13:13] = 0x00000000U
6654     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
6655     // ..
6656     EMIT_MASKWRITE(0XF8000730, 0x00003FFFU ,0x00000600U),
6657     // .. TRI_ENABLE = 0
6658     // .. ==> 0XF8000734[0:0] = 0x00000000U
6659     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6660     // .. L0_SEL = 0
6661     // .. ==> 0XF8000734[1:1] = 0x00000000U
6662     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
6663     // .. L1_SEL = 0
6664     // .. ==> 0XF8000734[2:2] = 0x00000000U
6665     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
6666     // .. L2_SEL = 0
6667     // .. ==> 0XF8000734[4:3] = 0x00000000U
6668     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
6669     // .. L3_SEL = 0
6670     // .. ==> 0XF8000734[7:5] = 0x00000000U
6671     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
6672     // .. Speed = 0
6673     // .. ==> 0XF8000734[8:8] = 0x00000000U
6674     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6675     // .. IO_Type = 3
6676     // .. ==> 0XF8000734[11:9] = 0x00000003U
6677     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U
6678     // .. PULLUP = 0
6679     // .. ==> 0XF8000734[12:12] = 0x00000000U
6680     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
6681     // .. DisableRcvr = 0
6682     // .. ==> 0XF8000734[13:13] = 0x00000000U
6683     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
6684     // ..
6685     EMIT_MASKWRITE(0XF8000734, 0x00003FFFU ,0x00000600U),
6686     // .. TRI_ENABLE = 0
6687     // .. ==> 0XF8000738[0:0] = 0x00000000U
6688     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6689     // .. L0_SEL = 0
6690     // .. ==> 0XF8000738[1:1] = 0x00000000U
6691     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
6692     // .. L1_SEL = 0
6693     // .. ==> 0XF8000738[2:2] = 0x00000000U
6694     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
6695     // .. L2_SEL = 0
6696     // .. ==> 0XF8000738[4:3] = 0x00000000U
6697     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
6698     // .. L3_SEL = 0
6699     // .. ==> 0XF8000738[7:5] = 0x00000000U
6700     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
6701     // .. Speed = 0
6702     // .. ==> 0XF8000738[8:8] = 0x00000000U
6703     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6704     // .. IO_Type = 3
6705     // .. ==> 0XF8000738[11:9] = 0x00000003U
6706     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U
6707     // .. PULLUP = 0
6708     // .. ==> 0XF8000738[12:12] = 0x00000000U
6709     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
6710     // .. DisableRcvr = 0
6711     // .. ==> 0XF8000738[13:13] = 0x00000000U
6712     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
6713     // ..
6714     EMIT_MASKWRITE(0XF8000738, 0x00003FFFU ,0x00000600U),
6715     // .. TRI_ENABLE = 0
6716     // .. ==> 0XF800073C[0:0] = 0x00000000U
6717     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6718     // .. L0_SEL = 0
6719     // .. ==> 0XF800073C[1:1] = 0x00000000U
6720     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
6721     // .. L1_SEL = 0
6722     // .. ==> 0XF800073C[2:2] = 0x00000000U
6723     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
6724     // .. L2_SEL = 0
6725     // .. ==> 0XF800073C[4:3] = 0x00000000U
6726     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
6727     // .. L3_SEL = 0
6728     // .. ==> 0XF800073C[7:5] = 0x00000000U
6729     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
6730     // .. Speed = 0
6731     // .. ==> 0XF800073C[8:8] = 0x00000000U
6732     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6733     // .. IO_Type = 3
6734     // .. ==> 0XF800073C[11:9] = 0x00000003U
6735     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U
6736     // .. PULLUP = 0
6737     // .. ==> 0XF800073C[12:12] = 0x00000000U
6738     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
6739     // .. DisableRcvr = 0
6740     // .. ==> 0XF800073C[13:13] = 0x00000000U
6741     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
6742     // ..
6743     EMIT_MASKWRITE(0XF800073C, 0x00003FFFU ,0x00000600U),
6744     // .. TRI_ENABLE = 0
6745     // .. ==> 0XF8000740[0:0] = 0x00000000U
6746     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6747     // .. L0_SEL = 1
6748     // .. ==> 0XF8000740[1:1] = 0x00000001U
6749     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
6750     // .. L1_SEL = 0
6751     // .. ==> 0XF8000740[2:2] = 0x00000000U
6752     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
6753     // .. L2_SEL = 0
6754     // .. ==> 0XF8000740[4:3] = 0x00000000U
6755     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
6756     // .. L3_SEL = 0
6757     // .. ==> 0XF8000740[7:5] = 0x00000000U
6758     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
6759     // .. Speed = 0
6760     // .. ==> 0XF8000740[8:8] = 0x00000000U
6761     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6762     // .. IO_Type = 1
6763     // .. ==> 0XF8000740[11:9] = 0x00000001U
6764     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
6765     // .. PULLUP = 0
6766     // .. ==> 0XF8000740[12:12] = 0x00000000U
6767     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
6768     // .. DisableRcvr = 0
6769     // .. ==> 0XF8000740[13:13] = 0x00000000U
6770     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
6771     // ..
6772     EMIT_MASKWRITE(0XF8000740, 0x00003FFFU ,0x00000202U),
6773     // .. TRI_ENABLE = 0
6774     // .. ==> 0XF8000744[0:0] = 0x00000000U
6775     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6776     // .. L0_SEL = 1
6777     // .. ==> 0XF8000744[1:1] = 0x00000001U
6778     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
6779     // .. L1_SEL = 0
6780     // .. ==> 0XF8000744[2:2] = 0x00000000U
6781     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
6782     // .. L2_SEL = 0
6783     // .. ==> 0XF8000744[4:3] = 0x00000000U
6784     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
6785     // .. L3_SEL = 0
6786     // .. ==> 0XF8000744[7:5] = 0x00000000U
6787     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
6788     // .. Speed = 0
6789     // .. ==> 0XF8000744[8:8] = 0x00000000U
6790     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6791     // .. IO_Type = 1
6792     // .. ==> 0XF8000744[11:9] = 0x00000001U
6793     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
6794     // .. PULLUP = 0
6795     // .. ==> 0XF8000744[12:12] = 0x00000000U
6796     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
6797     // .. DisableRcvr = 0
6798     // .. ==> 0XF8000744[13:13] = 0x00000000U
6799     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
6800     // ..
6801     EMIT_MASKWRITE(0XF8000744, 0x00003FFFU ,0x00000202U),
6802     // .. TRI_ENABLE = 0
6803     // .. ==> 0XF8000748[0:0] = 0x00000000U
6804     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6805     // .. L0_SEL = 1
6806     // .. ==> 0XF8000748[1:1] = 0x00000001U
6807     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
6808     // .. L1_SEL = 0
6809     // .. ==> 0XF8000748[2:2] = 0x00000000U
6810     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
6811     // .. L2_SEL = 0
6812     // .. ==> 0XF8000748[4:3] = 0x00000000U
6813     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
6814     // .. L3_SEL = 0
6815     // .. ==> 0XF8000748[7:5] = 0x00000000U
6816     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
6817     // .. Speed = 0
6818     // .. ==> 0XF8000748[8:8] = 0x00000000U
6819     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6820     // .. IO_Type = 1
6821     // .. ==> 0XF8000748[11:9] = 0x00000001U
6822     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
6823     // .. PULLUP = 0
6824     // .. ==> 0XF8000748[12:12] = 0x00000000U
6825     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
6826     // .. DisableRcvr = 0
6827     // .. ==> 0XF8000748[13:13] = 0x00000000U
6828     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
6829     // ..
6830     EMIT_MASKWRITE(0XF8000748, 0x00003FFFU ,0x00000202U),
6831     // .. TRI_ENABLE = 0
6832     // .. ==> 0XF800074C[0:0] = 0x00000000U
6833     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6834     // .. L0_SEL = 1
6835     // .. ==> 0XF800074C[1:1] = 0x00000001U
6836     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
6837     // .. L1_SEL = 0
6838     // .. ==> 0XF800074C[2:2] = 0x00000000U
6839     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
6840     // .. L2_SEL = 0
6841     // .. ==> 0XF800074C[4:3] = 0x00000000U
6842     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
6843     // .. L3_SEL = 0
6844     // .. ==> 0XF800074C[7:5] = 0x00000000U
6845     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
6846     // .. Speed = 0
6847     // .. ==> 0XF800074C[8:8] = 0x00000000U
6848     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6849     // .. IO_Type = 1
6850     // .. ==> 0XF800074C[11:9] = 0x00000001U
6851     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
6852     // .. PULLUP = 0
6853     // .. ==> 0XF800074C[12:12] = 0x00000000U
6854     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
6855     // .. DisableRcvr = 0
6856     // .. ==> 0XF800074C[13:13] = 0x00000000U
6857     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
6858     // ..
6859     EMIT_MASKWRITE(0XF800074C, 0x00003FFFU ,0x00000202U),
6860     // .. TRI_ENABLE = 0
6861     // .. ==> 0XF8000750[0:0] = 0x00000000U
6862     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6863     // .. L0_SEL = 1
6864     // .. ==> 0XF8000750[1:1] = 0x00000001U
6865     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
6866     // .. L1_SEL = 0
6867     // .. ==> 0XF8000750[2:2] = 0x00000000U
6868     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
6869     // .. L2_SEL = 0
6870     // .. ==> 0XF8000750[4:3] = 0x00000000U
6871     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
6872     // .. L3_SEL = 0
6873     // .. ==> 0XF8000750[7:5] = 0x00000000U
6874     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
6875     // .. Speed = 0
6876     // .. ==> 0XF8000750[8:8] = 0x00000000U
6877     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6878     // .. IO_Type = 1
6879     // .. ==> 0XF8000750[11:9] = 0x00000001U
6880     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
6881     // .. PULLUP = 0
6882     // .. ==> 0XF8000750[12:12] = 0x00000000U
6883     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
6884     // .. DisableRcvr = 0
6885     // .. ==> 0XF8000750[13:13] = 0x00000000U
6886     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
6887     // ..
6888     EMIT_MASKWRITE(0XF8000750, 0x00003FFFU ,0x00000202U),
6889     // .. TRI_ENABLE = 0
6890     // .. ==> 0XF8000754[0:0] = 0x00000000U
6891     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6892     // .. L0_SEL = 1
6893     // .. ==> 0XF8000754[1:1] = 0x00000001U
6894     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
6895     // .. L1_SEL = 0
6896     // .. ==> 0XF8000754[2:2] = 0x00000000U
6897     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
6898     // .. L2_SEL = 0
6899     // .. ==> 0XF8000754[4:3] = 0x00000000U
6900     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
6901     // .. L3_SEL = 0
6902     // .. ==> 0XF8000754[7:5] = 0x00000000U
6903     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
6904     // .. Speed = 0
6905     // .. ==> 0XF8000754[8:8] = 0x00000000U
6906     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6907     // .. IO_Type = 1
6908     // .. ==> 0XF8000754[11:9] = 0x00000001U
6909     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
6910     // .. PULLUP = 0
6911     // .. ==> 0XF8000754[12:12] = 0x00000000U
6912     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
6913     // .. DisableRcvr = 0
6914     // .. ==> 0XF8000754[13:13] = 0x00000000U
6915     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
6916     // ..
6917     EMIT_MASKWRITE(0XF8000754, 0x00003FFFU ,0x00000202U),
6918     // .. TRI_ENABLE = 1
6919     // .. ==> 0XF8000758[0:0] = 0x00000001U
6920     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
6921     // .. L0_SEL = 1
6922     // .. ==> 0XF8000758[1:1] = 0x00000001U
6923     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
6924     // .. L1_SEL = 0
6925     // .. ==> 0XF8000758[2:2] = 0x00000000U
6926     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
6927     // .. L2_SEL = 0
6928     // .. ==> 0XF8000758[4:3] = 0x00000000U
6929     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
6930     // .. L3_SEL = 0
6931     // .. ==> 0XF8000758[7:5] = 0x00000000U
6932     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
6933     // .. Speed = 0
6934     // .. ==> 0XF8000758[8:8] = 0x00000000U
6935     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6936     // .. IO_Type = 1
6937     // .. ==> 0XF8000758[11:9] = 0x00000001U
6938     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
6939     // .. PULLUP = 0
6940     // .. ==> 0XF8000758[12:12] = 0x00000000U
6941     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
6942     // .. DisableRcvr = 0
6943     // .. ==> 0XF8000758[13:13] = 0x00000000U
6944     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
6945     // ..
6946     EMIT_MASKWRITE(0XF8000758, 0x00003FFFU ,0x00000203U),
6947     // .. TRI_ENABLE = 1
6948     // .. ==> 0XF800075C[0:0] = 0x00000001U
6949     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
6950     // .. L0_SEL = 1
6951     // .. ==> 0XF800075C[1:1] = 0x00000001U
6952     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
6953     // .. L1_SEL = 0
6954     // .. ==> 0XF800075C[2:2] = 0x00000000U
6955     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
6956     // .. L2_SEL = 0
6957     // .. ==> 0XF800075C[4:3] = 0x00000000U
6958     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
6959     // .. L3_SEL = 0
6960     // .. ==> 0XF800075C[7:5] = 0x00000000U
6961     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
6962     // .. Speed = 0
6963     // .. ==> 0XF800075C[8:8] = 0x00000000U
6964     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6965     // .. IO_Type = 1
6966     // .. ==> 0XF800075C[11:9] = 0x00000001U
6967     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
6968     // .. PULLUP = 0
6969     // .. ==> 0XF800075C[12:12] = 0x00000000U
6970     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
6971     // .. DisableRcvr = 0
6972     // .. ==> 0XF800075C[13:13] = 0x00000000U
6973     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
6974     // ..
6975     EMIT_MASKWRITE(0XF800075C, 0x00003FFFU ,0x00000203U),
6976     // .. TRI_ENABLE = 1
6977     // .. ==> 0XF8000760[0:0] = 0x00000001U
6978     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
6979     // .. L0_SEL = 1
6980     // .. ==> 0XF8000760[1:1] = 0x00000001U
6981     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
6982     // .. L1_SEL = 0
6983     // .. ==> 0XF8000760[2:2] = 0x00000000U
6984     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
6985     // .. L2_SEL = 0
6986     // .. ==> 0XF8000760[4:3] = 0x00000000U
6987     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
6988     // .. L3_SEL = 0
6989     // .. ==> 0XF8000760[7:5] = 0x00000000U
6990     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
6991     // .. Speed = 0
6992     // .. ==> 0XF8000760[8:8] = 0x00000000U
6993     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6994     // .. IO_Type = 1
6995     // .. ==> 0XF8000760[11:9] = 0x00000001U
6996     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
6997     // .. PULLUP = 0
6998     // .. ==> 0XF8000760[12:12] = 0x00000000U
6999     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7000     // .. DisableRcvr = 0
7001     // .. ==> 0XF8000760[13:13] = 0x00000000U
7002     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7003     // ..
7004     EMIT_MASKWRITE(0XF8000760, 0x00003FFFU ,0x00000203U),
7005     // .. TRI_ENABLE = 1
7006     // .. ==> 0XF8000764[0:0] = 0x00000001U
7007     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
7008     // .. L0_SEL = 1
7009     // .. ==> 0XF8000764[1:1] = 0x00000001U
7010     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
7011     // .. L1_SEL = 0
7012     // .. ==> 0XF8000764[2:2] = 0x00000000U
7013     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
7014     // .. L2_SEL = 0
7015     // .. ==> 0XF8000764[4:3] = 0x00000000U
7016     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7017     // .. L3_SEL = 0
7018     // .. ==> 0XF8000764[7:5] = 0x00000000U
7019     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
7020     // .. Speed = 0
7021     // .. ==> 0XF8000764[8:8] = 0x00000000U
7022     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7023     // .. IO_Type = 1
7024     // .. ==> 0XF8000764[11:9] = 0x00000001U
7025     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7026     // .. PULLUP = 0
7027     // .. ==> 0XF8000764[12:12] = 0x00000000U
7028     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7029     // .. DisableRcvr = 0
7030     // .. ==> 0XF8000764[13:13] = 0x00000000U
7031     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7032     // ..
7033     EMIT_MASKWRITE(0XF8000764, 0x00003FFFU ,0x00000203U),
7034     // .. TRI_ENABLE = 1
7035     // .. ==> 0XF8000768[0:0] = 0x00000001U
7036     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
7037     // .. L0_SEL = 1
7038     // .. ==> 0XF8000768[1:1] = 0x00000001U
7039     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
7040     // .. L1_SEL = 0
7041     // .. ==> 0XF8000768[2:2] = 0x00000000U
7042     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
7043     // .. L2_SEL = 0
7044     // .. ==> 0XF8000768[4:3] = 0x00000000U
7045     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7046     // .. L3_SEL = 0
7047     // .. ==> 0XF8000768[7:5] = 0x00000000U
7048     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
7049     // .. Speed = 0
7050     // .. ==> 0XF8000768[8:8] = 0x00000000U
7051     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7052     // .. IO_Type = 1
7053     // .. ==> 0XF8000768[11:9] = 0x00000001U
7054     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7055     // .. PULLUP = 0
7056     // .. ==> 0XF8000768[12:12] = 0x00000000U
7057     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7058     // .. DisableRcvr = 0
7059     // .. ==> 0XF8000768[13:13] = 0x00000000U
7060     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7061     // ..
7062     EMIT_MASKWRITE(0XF8000768, 0x00003FFFU ,0x00000203U),
7063     // .. TRI_ENABLE = 1
7064     // .. ==> 0XF800076C[0:0] = 0x00000001U
7065     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
7066     // .. L0_SEL = 1
7067     // .. ==> 0XF800076C[1:1] = 0x00000001U
7068     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
7069     // .. L1_SEL = 0
7070     // .. ==> 0XF800076C[2:2] = 0x00000000U
7071     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
7072     // .. L2_SEL = 0
7073     // .. ==> 0XF800076C[4:3] = 0x00000000U
7074     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7075     // .. L3_SEL = 0
7076     // .. ==> 0XF800076C[7:5] = 0x00000000U
7077     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
7078     // .. Speed = 0
7079     // .. ==> 0XF800076C[8:8] = 0x00000000U
7080     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7081     // .. IO_Type = 1
7082     // .. ==> 0XF800076C[11:9] = 0x00000001U
7083     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7084     // .. PULLUP = 0
7085     // .. ==> 0XF800076C[12:12] = 0x00000000U
7086     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7087     // .. DisableRcvr = 0
7088     // .. ==> 0XF800076C[13:13] = 0x00000000U
7089     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7090     // ..
7091     EMIT_MASKWRITE(0XF800076C, 0x00003FFFU ,0x00000203U),
7092     // .. TRI_ENABLE = 0
7093     // .. ==> 0XF8000770[0:0] = 0x00000000U
7094     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
7095     // .. L0_SEL = 0
7096     // .. ==> 0XF8000770[1:1] = 0x00000000U
7097     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7098     // .. L1_SEL = 1
7099     // .. ==> 0XF8000770[2:2] = 0x00000001U
7100     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
7101     // .. L2_SEL = 0
7102     // .. ==> 0XF8000770[4:3] = 0x00000000U
7103     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7104     // .. L3_SEL = 0
7105     // .. ==> 0XF8000770[7:5] = 0x00000000U
7106     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
7107     // .. Speed = 0
7108     // .. ==> 0XF8000770[8:8] = 0x00000000U
7109     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7110     // .. IO_Type = 1
7111     // .. ==> 0XF8000770[11:9] = 0x00000001U
7112     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7113     // .. PULLUP = 0
7114     // .. ==> 0XF8000770[12:12] = 0x00000000U
7115     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7116     // .. DisableRcvr = 0
7117     // .. ==> 0XF8000770[13:13] = 0x00000000U
7118     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7119     // ..
7120     EMIT_MASKWRITE(0XF8000770, 0x00003FFFU ,0x00000204U),
7121     // .. TRI_ENABLE = 1
7122     // .. ==> 0XF8000774[0:0] = 0x00000001U
7123     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
7124     // .. L0_SEL = 0
7125     // .. ==> 0XF8000774[1:1] = 0x00000000U
7126     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7127     // .. L1_SEL = 1
7128     // .. ==> 0XF8000774[2:2] = 0x00000001U
7129     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
7130     // .. L2_SEL = 0
7131     // .. ==> 0XF8000774[4:3] = 0x00000000U
7132     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7133     // .. L3_SEL = 0
7134     // .. ==> 0XF8000774[7:5] = 0x00000000U
7135     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
7136     // .. Speed = 0
7137     // .. ==> 0XF8000774[8:8] = 0x00000000U
7138     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7139     // .. IO_Type = 1
7140     // .. ==> 0XF8000774[11:9] = 0x00000001U
7141     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7142     // .. PULLUP = 0
7143     // .. ==> 0XF8000774[12:12] = 0x00000000U
7144     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7145     // .. DisableRcvr = 0
7146     // .. ==> 0XF8000774[13:13] = 0x00000000U
7147     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7148     // ..
7149     EMIT_MASKWRITE(0XF8000774, 0x00003FFFU ,0x00000205U),
7150     // .. TRI_ENABLE = 0
7151     // .. ==> 0XF8000778[0:0] = 0x00000000U
7152     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
7153     // .. L0_SEL = 0
7154     // .. ==> 0XF8000778[1:1] = 0x00000000U
7155     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7156     // .. L1_SEL = 1
7157     // .. ==> 0XF8000778[2:2] = 0x00000001U
7158     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
7159     // .. L2_SEL = 0
7160     // .. ==> 0XF8000778[4:3] = 0x00000000U
7161     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7162     // .. L3_SEL = 0
7163     // .. ==> 0XF8000778[7:5] = 0x00000000U
7164     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
7165     // .. Speed = 0
7166     // .. ==> 0XF8000778[8:8] = 0x00000000U
7167     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7168     // .. IO_Type = 1
7169     // .. ==> 0XF8000778[11:9] = 0x00000001U
7170     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7171     // .. PULLUP = 0
7172     // .. ==> 0XF8000778[12:12] = 0x00000000U
7173     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7174     // .. DisableRcvr = 0
7175     // .. ==> 0XF8000778[13:13] = 0x00000000U
7176     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7177     // ..
7178     EMIT_MASKWRITE(0XF8000778, 0x00003FFFU ,0x00000204U),
7179     // .. TRI_ENABLE = 1
7180     // .. ==> 0XF800077C[0:0] = 0x00000001U
7181     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
7182     // .. L0_SEL = 0
7183     // .. ==> 0XF800077C[1:1] = 0x00000000U
7184     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7185     // .. L1_SEL = 1
7186     // .. ==> 0XF800077C[2:2] = 0x00000001U
7187     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
7188     // .. L2_SEL = 0
7189     // .. ==> 0XF800077C[4:3] = 0x00000000U
7190     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7191     // .. L3_SEL = 0
7192     // .. ==> 0XF800077C[7:5] = 0x00000000U
7193     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
7194     // .. Speed = 0
7195     // .. ==> 0XF800077C[8:8] = 0x00000000U
7196     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7197     // .. IO_Type = 1
7198     // .. ==> 0XF800077C[11:9] = 0x00000001U
7199     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7200     // .. PULLUP = 0
7201     // .. ==> 0XF800077C[12:12] = 0x00000000U
7202     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7203     // .. DisableRcvr = 0
7204     // .. ==> 0XF800077C[13:13] = 0x00000000U
7205     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7206     // ..
7207     EMIT_MASKWRITE(0XF800077C, 0x00003FFFU ,0x00000205U),
7208     // .. TRI_ENABLE = 0
7209     // .. ==> 0XF8000780[0:0] = 0x00000000U
7210     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
7211     // .. L0_SEL = 0
7212     // .. ==> 0XF8000780[1:1] = 0x00000000U
7213     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7214     // .. L1_SEL = 1
7215     // .. ==> 0XF8000780[2:2] = 0x00000001U
7216     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
7217     // .. L2_SEL = 0
7218     // .. ==> 0XF8000780[4:3] = 0x00000000U
7219     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7220     // .. L3_SEL = 0
7221     // .. ==> 0XF8000780[7:5] = 0x00000000U
7222     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
7223     // .. Speed = 0
7224     // .. ==> 0XF8000780[8:8] = 0x00000000U
7225     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7226     // .. IO_Type = 1
7227     // .. ==> 0XF8000780[11:9] = 0x00000001U
7228     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7229     // .. PULLUP = 0
7230     // .. ==> 0XF8000780[12:12] = 0x00000000U
7231     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7232     // .. DisableRcvr = 0
7233     // .. ==> 0XF8000780[13:13] = 0x00000000U
7234     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7235     // ..
7236     EMIT_MASKWRITE(0XF8000780, 0x00003FFFU ,0x00000204U),
7237     // .. TRI_ENABLE = 0
7238     // .. ==> 0XF8000784[0:0] = 0x00000000U
7239     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
7240     // .. L0_SEL = 0
7241     // .. ==> 0XF8000784[1:1] = 0x00000000U
7242     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7243     // .. L1_SEL = 1
7244     // .. ==> 0XF8000784[2:2] = 0x00000001U
7245     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
7246     // .. L2_SEL = 0
7247     // .. ==> 0XF8000784[4:3] = 0x00000000U
7248     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7249     // .. L3_SEL = 0
7250     // .. ==> 0XF8000784[7:5] = 0x00000000U
7251     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
7252     // .. Speed = 0
7253     // .. ==> 0XF8000784[8:8] = 0x00000000U
7254     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7255     // .. IO_Type = 1
7256     // .. ==> 0XF8000784[11:9] = 0x00000001U
7257     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7258     // .. PULLUP = 0
7259     // .. ==> 0XF8000784[12:12] = 0x00000000U
7260     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7261     // .. DisableRcvr = 0
7262     // .. ==> 0XF8000784[13:13] = 0x00000000U
7263     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7264     // ..
7265     EMIT_MASKWRITE(0XF8000784, 0x00003FFFU ,0x00000204U),
7266     // .. TRI_ENABLE = 0
7267     // .. ==> 0XF8000788[0:0] = 0x00000000U
7268     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
7269     // .. L0_SEL = 0
7270     // .. ==> 0XF8000788[1:1] = 0x00000000U
7271     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7272     // .. L1_SEL = 1
7273     // .. ==> 0XF8000788[2:2] = 0x00000001U
7274     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
7275     // .. L2_SEL = 0
7276     // .. ==> 0XF8000788[4:3] = 0x00000000U
7277     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7278     // .. L3_SEL = 0
7279     // .. ==> 0XF8000788[7:5] = 0x00000000U
7280     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
7281     // .. Speed = 0
7282     // .. ==> 0XF8000788[8:8] = 0x00000000U
7283     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7284     // .. IO_Type = 1
7285     // .. ==> 0XF8000788[11:9] = 0x00000001U
7286     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7287     // .. PULLUP = 0
7288     // .. ==> 0XF8000788[12:12] = 0x00000000U
7289     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7290     // .. DisableRcvr = 0
7291     // .. ==> 0XF8000788[13:13] = 0x00000000U
7292     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7293     // ..
7294     EMIT_MASKWRITE(0XF8000788, 0x00003FFFU ,0x00000204U),
7295     // .. TRI_ENABLE = 0
7296     // .. ==> 0XF800078C[0:0] = 0x00000000U
7297     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
7298     // .. L0_SEL = 0
7299     // .. ==> 0XF800078C[1:1] = 0x00000000U
7300     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7301     // .. L1_SEL = 1
7302     // .. ==> 0XF800078C[2:2] = 0x00000001U
7303     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
7304     // .. L2_SEL = 0
7305     // .. ==> 0XF800078C[4:3] = 0x00000000U
7306     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7307     // .. L3_SEL = 0
7308     // .. ==> 0XF800078C[7:5] = 0x00000000U
7309     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
7310     // .. Speed = 0
7311     // .. ==> 0XF800078C[8:8] = 0x00000000U
7312     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7313     // .. IO_Type = 1
7314     // .. ==> 0XF800078C[11:9] = 0x00000001U
7315     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7316     // .. PULLUP = 0
7317     // .. ==> 0XF800078C[12:12] = 0x00000000U
7318     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7319     // .. DisableRcvr = 0
7320     // .. ==> 0XF800078C[13:13] = 0x00000000U
7321     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7322     // ..
7323     EMIT_MASKWRITE(0XF800078C, 0x00003FFFU ,0x00000204U),
7324     // .. TRI_ENABLE = 1
7325     // .. ==> 0XF8000790[0:0] = 0x00000001U
7326     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
7327     // .. L0_SEL = 0
7328     // .. ==> 0XF8000790[1:1] = 0x00000000U
7329     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7330     // .. L1_SEL = 1
7331     // .. ==> 0XF8000790[2:2] = 0x00000001U
7332     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
7333     // .. L2_SEL = 0
7334     // .. ==> 0XF8000790[4:3] = 0x00000000U
7335     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7336     // .. L3_SEL = 0
7337     // .. ==> 0XF8000790[7:5] = 0x00000000U
7338     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
7339     // .. Speed = 0
7340     // .. ==> 0XF8000790[8:8] = 0x00000000U
7341     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7342     // .. IO_Type = 1
7343     // .. ==> 0XF8000790[11:9] = 0x00000001U
7344     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7345     // .. PULLUP = 0
7346     // .. ==> 0XF8000790[12:12] = 0x00000000U
7347     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7348     // .. DisableRcvr = 0
7349     // .. ==> 0XF8000790[13:13] = 0x00000000U
7350     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7351     // ..
7352     EMIT_MASKWRITE(0XF8000790, 0x00003FFFU ,0x00000205U),
7353     // .. TRI_ENABLE = 0
7354     // .. ==> 0XF8000794[0:0] = 0x00000000U
7355     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
7356     // .. L0_SEL = 0
7357     // .. ==> 0XF8000794[1:1] = 0x00000000U
7358     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7359     // .. L1_SEL = 1
7360     // .. ==> 0XF8000794[2:2] = 0x00000001U
7361     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
7362     // .. L2_SEL = 0
7363     // .. ==> 0XF8000794[4:3] = 0x00000000U
7364     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7365     // .. L3_SEL = 0
7366     // .. ==> 0XF8000794[7:5] = 0x00000000U
7367     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
7368     // .. Speed = 0
7369     // .. ==> 0XF8000794[8:8] = 0x00000000U
7370     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7371     // .. IO_Type = 1
7372     // .. ==> 0XF8000794[11:9] = 0x00000001U
7373     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7374     // .. PULLUP = 0
7375     // .. ==> 0XF8000794[12:12] = 0x00000000U
7376     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7377     // .. DisableRcvr = 0
7378     // .. ==> 0XF8000794[13:13] = 0x00000000U
7379     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7380     // ..
7381     EMIT_MASKWRITE(0XF8000794, 0x00003FFFU ,0x00000204U),
7382     // .. TRI_ENABLE = 0
7383     // .. ==> 0XF8000798[0:0] = 0x00000000U
7384     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
7385     // .. L0_SEL = 0
7386     // .. ==> 0XF8000798[1:1] = 0x00000000U
7387     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7388     // .. L1_SEL = 1
7389     // .. ==> 0XF8000798[2:2] = 0x00000001U
7390     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
7391     // .. L2_SEL = 0
7392     // .. ==> 0XF8000798[4:3] = 0x00000000U
7393     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7394     // .. L3_SEL = 0
7395     // .. ==> 0XF8000798[7:5] = 0x00000000U
7396     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
7397     // .. Speed = 0
7398     // .. ==> 0XF8000798[8:8] = 0x00000000U
7399     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7400     // .. IO_Type = 1
7401     // .. ==> 0XF8000798[11:9] = 0x00000001U
7402     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7403     // .. PULLUP = 0
7404     // .. ==> 0XF8000798[12:12] = 0x00000000U
7405     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7406     // .. DisableRcvr = 0
7407     // .. ==> 0XF8000798[13:13] = 0x00000000U
7408     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7409     // ..
7410     EMIT_MASKWRITE(0XF8000798, 0x00003FFFU ,0x00000204U),
7411     // .. TRI_ENABLE = 0
7412     // .. ==> 0XF800079C[0:0] = 0x00000000U
7413     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
7414     // .. L0_SEL = 0
7415     // .. ==> 0XF800079C[1:1] = 0x00000000U
7416     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7417     // .. L1_SEL = 1
7418     // .. ==> 0XF800079C[2:2] = 0x00000001U
7419     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
7420     // .. L2_SEL = 0
7421     // .. ==> 0XF800079C[4:3] = 0x00000000U
7422     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7423     // .. L3_SEL = 0
7424     // .. ==> 0XF800079C[7:5] = 0x00000000U
7425     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
7426     // .. Speed = 0
7427     // .. ==> 0XF800079C[8:8] = 0x00000000U
7428     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7429     // .. IO_Type = 1
7430     // .. ==> 0XF800079C[11:9] = 0x00000001U
7431     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7432     // .. PULLUP = 0
7433     // .. ==> 0XF800079C[12:12] = 0x00000000U
7434     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7435     // .. DisableRcvr = 0
7436     // .. ==> 0XF800079C[13:13] = 0x00000000U
7437     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7438     // ..
7439     EMIT_MASKWRITE(0XF800079C, 0x00003FFFU ,0x00000204U),
7440     // .. TRI_ENABLE = 0
7441     // .. ==> 0XF80007A0[0:0] = 0x00000000U
7442     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
7443     // .. L0_SEL = 0
7444     // .. ==> 0XF80007A0[1:1] = 0x00000000U
7445     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7446     // .. L1_SEL = 0
7447     // .. ==> 0XF80007A0[2:2] = 0x00000000U
7448     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
7449     // .. L2_SEL = 0
7450     // .. ==> 0XF80007A0[4:3] = 0x00000000U
7451     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7452     // .. L3_SEL = 4
7453     // .. ==> 0XF80007A0[7:5] = 0x00000004U
7454     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
7455     // .. Speed = 0
7456     // .. ==> 0XF80007A0[8:8] = 0x00000000U
7457     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7458     // .. IO_Type = 1
7459     // .. ==> 0XF80007A0[11:9] = 0x00000001U
7460     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7461     // .. PULLUP = 0
7462     // .. ==> 0XF80007A0[12:12] = 0x00000000U
7463     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7464     // .. DisableRcvr = 0
7465     // .. ==> 0XF80007A0[13:13] = 0x00000000U
7466     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7467     // ..
7468     EMIT_MASKWRITE(0XF80007A0, 0x00003FFFU ,0x00000280U),
7469     // .. TRI_ENABLE = 0
7470     // .. ==> 0XF80007A4[0:0] = 0x00000000U
7471     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
7472     // .. L0_SEL = 0
7473     // .. ==> 0XF80007A4[1:1] = 0x00000000U
7474     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7475     // .. L1_SEL = 0
7476     // .. ==> 0XF80007A4[2:2] = 0x00000000U
7477     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
7478     // .. L2_SEL = 0
7479     // .. ==> 0XF80007A4[4:3] = 0x00000000U
7480     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7481     // .. L3_SEL = 4
7482     // .. ==> 0XF80007A4[7:5] = 0x00000004U
7483     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
7484     // .. Speed = 0
7485     // .. ==> 0XF80007A4[8:8] = 0x00000000U
7486     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7487     // .. IO_Type = 1
7488     // .. ==> 0XF80007A4[11:9] = 0x00000001U
7489     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7490     // .. PULLUP = 0
7491     // .. ==> 0XF80007A4[12:12] = 0x00000000U
7492     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7493     // .. DisableRcvr = 0
7494     // .. ==> 0XF80007A4[13:13] = 0x00000000U
7495     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7496     // ..
7497     EMIT_MASKWRITE(0XF80007A4, 0x00003FFFU ,0x00000280U),
7498     // .. TRI_ENABLE = 0
7499     // .. ==> 0XF80007A8[0:0] = 0x00000000U
7500     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
7501     // .. L0_SEL = 0
7502     // .. ==> 0XF80007A8[1:1] = 0x00000000U
7503     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7504     // .. L1_SEL = 0
7505     // .. ==> 0XF80007A8[2:2] = 0x00000000U
7506     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
7507     // .. L2_SEL = 0
7508     // .. ==> 0XF80007A8[4:3] = 0x00000000U
7509     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7510     // .. L3_SEL = 4
7511     // .. ==> 0XF80007A8[7:5] = 0x00000004U
7512     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
7513     // .. Speed = 0
7514     // .. ==> 0XF80007A8[8:8] = 0x00000000U
7515     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7516     // .. IO_Type = 1
7517     // .. ==> 0XF80007A8[11:9] = 0x00000001U
7518     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7519     // .. PULLUP = 0
7520     // .. ==> 0XF80007A8[12:12] = 0x00000000U
7521     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7522     // .. DisableRcvr = 0
7523     // .. ==> 0XF80007A8[13:13] = 0x00000000U
7524     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7525     // ..
7526     EMIT_MASKWRITE(0XF80007A8, 0x00003FFFU ,0x00000280U),
7527     // .. TRI_ENABLE = 0
7528     // .. ==> 0XF80007AC[0:0] = 0x00000000U
7529     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
7530     // .. L0_SEL = 0
7531     // .. ==> 0XF80007AC[1:1] = 0x00000000U
7532     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7533     // .. L1_SEL = 0
7534     // .. ==> 0XF80007AC[2:2] = 0x00000000U
7535     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
7536     // .. L2_SEL = 0
7537     // .. ==> 0XF80007AC[4:3] = 0x00000000U
7538     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7539     // .. L3_SEL = 4
7540     // .. ==> 0XF80007AC[7:5] = 0x00000004U
7541     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
7542     // .. Speed = 0
7543     // .. ==> 0XF80007AC[8:8] = 0x00000000U
7544     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7545     // .. IO_Type = 1
7546     // .. ==> 0XF80007AC[11:9] = 0x00000001U
7547     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7548     // .. PULLUP = 0
7549     // .. ==> 0XF80007AC[12:12] = 0x00000000U
7550     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7551     // .. DisableRcvr = 0
7552     // .. ==> 0XF80007AC[13:13] = 0x00000000U
7553     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7554     // ..
7555     EMIT_MASKWRITE(0XF80007AC, 0x00003FFFU ,0x00000280U),
7556     // .. TRI_ENABLE = 0
7557     // .. ==> 0XF80007B0[0:0] = 0x00000000U
7558     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
7559     // .. L0_SEL = 0
7560     // .. ==> 0XF80007B0[1:1] = 0x00000000U
7561     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7562     // .. L1_SEL = 0
7563     // .. ==> 0XF80007B0[2:2] = 0x00000000U
7564     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
7565     // .. L2_SEL = 0
7566     // .. ==> 0XF80007B0[4:3] = 0x00000000U
7567     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7568     // .. L3_SEL = 4
7569     // .. ==> 0XF80007B0[7:5] = 0x00000004U
7570     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
7571     // .. Speed = 0
7572     // .. ==> 0XF80007B0[8:8] = 0x00000000U
7573     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7574     // .. IO_Type = 1
7575     // .. ==> 0XF80007B0[11:9] = 0x00000001U
7576     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7577     // .. PULLUP = 0
7578     // .. ==> 0XF80007B0[12:12] = 0x00000000U
7579     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7580     // .. DisableRcvr = 0
7581     // .. ==> 0XF80007B0[13:13] = 0x00000000U
7582     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7583     // ..
7584     EMIT_MASKWRITE(0XF80007B0, 0x00003FFFU ,0x00000280U),
7585     // .. TRI_ENABLE = 0
7586     // .. ==> 0XF80007B4[0:0] = 0x00000000U
7587     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
7588     // .. L0_SEL = 0
7589     // .. ==> 0XF80007B4[1:1] = 0x00000000U
7590     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7591     // .. L1_SEL = 0
7592     // .. ==> 0XF80007B4[2:2] = 0x00000000U
7593     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
7594     // .. L2_SEL = 0
7595     // .. ==> 0XF80007B4[4:3] = 0x00000000U
7596     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7597     // .. L3_SEL = 4
7598     // .. ==> 0XF80007B4[7:5] = 0x00000004U
7599     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
7600     // .. Speed = 0
7601     // .. ==> 0XF80007B4[8:8] = 0x00000000U
7602     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7603     // .. IO_Type = 1
7604     // .. ==> 0XF80007B4[11:9] = 0x00000001U
7605     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7606     // .. PULLUP = 0
7607     // .. ==> 0XF80007B4[12:12] = 0x00000000U
7608     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7609     // .. DisableRcvr = 0
7610     // .. ==> 0XF80007B4[13:13] = 0x00000000U
7611     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7612     // ..
7613     EMIT_MASKWRITE(0XF80007B4, 0x00003FFFU ,0x00000280U),
7614     // .. TRI_ENABLE = 1
7615     // .. ==> 0XF80007B8[0:0] = 0x00000001U
7616     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
7617     // .. Speed = 0
7618     // .. ==> 0XF80007B8[8:8] = 0x00000000U
7619     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7620     // .. IO_Type = 1
7621     // .. ==> 0XF80007B8[11:9] = 0x00000001U
7622     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7623     // .. PULLUP = 0
7624     // .. ==> 0XF80007B8[12:12] = 0x00000000U
7625     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7626     // .. DisableRcvr = 0
7627     // .. ==> 0XF80007B8[13:13] = 0x00000000U
7628     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7629     // ..
7630     EMIT_MASKWRITE(0XF80007B8, 0x00003F01U ,0x00000201U),
7631     // .. TRI_ENABLE = 0
7632     // .. ==> 0XF80007BC[0:0] = 0x00000000U
7633     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
7634     // .. L0_SEL = 0
7635     // .. ==> 0XF80007BC[1:1] = 0x00000000U
7636     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7637     // .. L1_SEL = 0
7638     // .. ==> 0XF80007BC[2:2] = 0x00000000U
7639     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
7640     // .. L2_SEL = 0
7641     // .. ==> 0XF80007BC[4:3] = 0x00000000U
7642     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7643     // .. L3_SEL = 0
7644     // .. ==> 0XF80007BC[7:5] = 0x00000000U
7645     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
7646     // .. Speed = 0
7647     // .. ==> 0XF80007BC[8:8] = 0x00000000U
7648     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7649     // .. IO_Type = 1
7650     // .. ==> 0XF80007BC[11:9] = 0x00000001U
7651     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7652     // .. PULLUP = 0
7653     // .. ==> 0XF80007BC[12:12] = 0x00000000U
7654     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7655     // .. DisableRcvr = 0
7656     // .. ==> 0XF80007BC[13:13] = 0x00000000U
7657     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7658     // ..
7659     EMIT_MASKWRITE(0XF80007BC, 0x00003FFFU ,0x00000200U),
7660     // .. TRI_ENABLE = 0
7661     // .. ==> 0XF80007C0[0:0] = 0x00000000U
7662     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
7663     // .. L0_SEL = 0
7664     // .. ==> 0XF80007C0[1:1] = 0x00000000U
7665     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7666     // .. L1_SEL = 0
7667     // .. ==> 0XF80007C0[2:2] = 0x00000000U
7668     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
7669     // .. L2_SEL = 0
7670     // .. ==> 0XF80007C0[4:3] = 0x00000000U
7671     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7672     // .. L3_SEL = 7
7673     // .. ==> 0XF80007C0[7:5] = 0x00000007U
7674     // ..     ==> MASK : 0x000000E0U    VAL : 0x000000E0U
7675     // .. Speed = 0
7676     // .. ==> 0XF80007C0[8:8] = 0x00000000U
7677     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7678     // .. IO_Type = 1
7679     // .. ==> 0XF80007C0[11:9] = 0x00000001U
7680     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7681     // .. PULLUP = 0
7682     // .. ==> 0XF80007C0[12:12] = 0x00000000U
7683     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7684     // .. DisableRcvr = 0
7685     // .. ==> 0XF80007C0[13:13] = 0x00000000U
7686     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7687     // ..
7688     EMIT_MASKWRITE(0XF80007C0, 0x00003FFFU ,0x000002E0U),
7689     // .. TRI_ENABLE = 1
7690     // .. ==> 0XF80007C4[0:0] = 0x00000001U
7691     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
7692     // .. L0_SEL = 0
7693     // .. ==> 0XF80007C4[1:1] = 0x00000000U
7694     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7695     // .. L1_SEL = 0
7696     // .. ==> 0XF80007C4[2:2] = 0x00000000U
7697     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
7698     // .. L2_SEL = 0
7699     // .. ==> 0XF80007C4[4:3] = 0x00000000U
7700     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7701     // .. L3_SEL = 7
7702     // .. ==> 0XF80007C4[7:5] = 0x00000007U
7703     // ..     ==> MASK : 0x000000E0U    VAL : 0x000000E0U
7704     // .. Speed = 0
7705     // .. ==> 0XF80007C4[8:8] = 0x00000000U
7706     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7707     // .. IO_Type = 1
7708     // .. ==> 0XF80007C4[11:9] = 0x00000001U
7709     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7710     // .. PULLUP = 0
7711     // .. ==> 0XF80007C4[12:12] = 0x00000000U
7712     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7713     // .. DisableRcvr = 0
7714     // .. ==> 0XF80007C4[13:13] = 0x00000000U
7715     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7716     // ..
7717     EMIT_MASKWRITE(0XF80007C4, 0x00003FFFU ,0x000002E1U),
7718     // .. TRI_ENABLE = 1
7719     // .. ==> 0XF80007C8[0:0] = 0x00000001U
7720     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
7721     // .. Speed = 0
7722     // .. ==> 0XF80007C8[8:8] = 0x00000000U
7723     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7724     // .. IO_Type = 1
7725     // .. ==> 0XF80007C8[11:9] = 0x00000001U
7726     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7727     // .. PULLUP = 0
7728     // .. ==> 0XF80007C8[12:12] = 0x00000000U
7729     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7730     // .. DisableRcvr = 0
7731     // .. ==> 0XF80007C8[13:13] = 0x00000000U
7732     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7733     // ..
7734     EMIT_MASKWRITE(0XF80007C8, 0x00003F01U ,0x00000201U),
7735     // .. TRI_ENABLE = 0
7736     // .. ==> 0XF80007CC[0:0] = 0x00000000U
7737     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
7738     // .. L0_SEL = 0
7739     // .. ==> 0XF80007CC[1:1] = 0x00000000U
7740     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7741     // .. L1_SEL = 0
7742     // .. ==> 0XF80007CC[2:2] = 0x00000000U
7743     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
7744     // .. L2_SEL = 0
7745     // .. ==> 0XF80007CC[4:3] = 0x00000000U
7746     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7747     // .. L3_SEL = 0
7748     // .. ==> 0XF80007CC[7:5] = 0x00000000U
7749     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
7750     // .. Speed = 0
7751     // .. ==> 0XF80007CC[8:8] = 0x00000000U
7752     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7753     // .. IO_Type = 1
7754     // .. ==> 0XF80007CC[11:9] = 0x00000001U
7755     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7756     // .. PULLUP = 0
7757     // .. ==> 0XF80007CC[12:12] = 0x00000000U
7758     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7759     // .. DisableRcvr = 0
7760     // .. ==> 0XF80007CC[13:13] = 0x00000000U
7761     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7762     // ..
7763     EMIT_MASKWRITE(0XF80007CC, 0x00003FFFU ,0x00000200U),
7764     // .. TRI_ENABLE = 0
7765     // .. ==> 0XF80007D0[0:0] = 0x00000000U
7766     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
7767     // .. L0_SEL = 0
7768     // .. ==> 0XF80007D0[1:1] = 0x00000000U
7769     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7770     // .. L1_SEL = 0
7771     // .. ==> 0XF80007D0[2:2] = 0x00000000U
7772     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
7773     // .. L2_SEL = 0
7774     // .. ==> 0XF80007D0[4:3] = 0x00000000U
7775     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7776     // .. L3_SEL = 4
7777     // .. ==> 0XF80007D0[7:5] = 0x00000004U
7778     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
7779     // .. Speed = 0
7780     // .. ==> 0XF80007D0[8:8] = 0x00000000U
7781     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7782     // .. IO_Type = 1
7783     // .. ==> 0XF80007D0[11:9] = 0x00000001U
7784     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7785     // .. PULLUP = 0
7786     // .. ==> 0XF80007D0[12:12] = 0x00000000U
7787     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7788     // .. DisableRcvr = 0
7789     // .. ==> 0XF80007D0[13:13] = 0x00000000U
7790     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7791     // ..
7792     EMIT_MASKWRITE(0XF80007D0, 0x00003FFFU ,0x00000280U),
7793     // .. TRI_ENABLE = 0
7794     // .. ==> 0XF80007D4[0:0] = 0x00000000U
7795     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
7796     // .. L0_SEL = 0
7797     // .. ==> 0XF80007D4[1:1] = 0x00000000U
7798     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7799     // .. L1_SEL = 0
7800     // .. ==> 0XF80007D4[2:2] = 0x00000000U
7801     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
7802     // .. L2_SEL = 0
7803     // .. ==> 0XF80007D4[4:3] = 0x00000000U
7804     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7805     // .. L3_SEL = 4
7806     // .. ==> 0XF80007D4[7:5] = 0x00000004U
7807     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
7808     // .. Speed = 0
7809     // .. ==> 0XF80007D4[8:8] = 0x00000000U
7810     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7811     // .. IO_Type = 1
7812     // .. ==> 0XF80007D4[11:9] = 0x00000001U
7813     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7814     // .. PULLUP = 0
7815     // .. ==> 0XF80007D4[12:12] = 0x00000000U
7816     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7817     // .. DisableRcvr = 0
7818     // .. ==> 0XF80007D4[13:13] = 0x00000000U
7819     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7820     // ..
7821     EMIT_MASKWRITE(0XF80007D4, 0x00003FFFU ,0x00000280U),
7822     // .. SDIO0_WP_SEL = 50
7823     // .. ==> 0XF8000830[5:0] = 0x00000032U
7824     // ..     ==> MASK : 0x0000003FU    VAL : 0x00000032U
7825     // .. SDIO0_CD_SEL = 46
7826     // .. ==> 0XF8000830[21:16] = 0x0000002EU
7827     // ..     ==> MASK : 0x003F0000U    VAL : 0x002E0000U
7828     // ..
7829     EMIT_MASKWRITE(0XF8000830, 0x003F003FU ,0x002E0032U),
7830     // .. FINISH: MIO PROGRAMMING
7831     // .. START: LOCK IT BACK
7832     // .. LOCK_KEY = 0X767B
7833     // .. ==> 0XF8000004[15:0] = 0x0000767BU
7834     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000767BU
7835     // ..
7836     EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU),
7837     // .. FINISH: LOCK IT BACK
7838     // FINISH: top
7839     //
7840     EMIT_EXIT(),
7841 
7842     //
7843 };
7844 
7845 unsigned long ps7_peripherals_init_data_2_0[] = {
7846     // START: top
7847     // .. START: SLCR SETTINGS
7848     // .. UNLOCK_KEY = 0XDF0D
7849     // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
7850     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000DF0DU
7851     // ..
7852     EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU),
7853     // .. FINISH: SLCR SETTINGS
7854     // .. START: DDR TERM/IBUF_DISABLE_MODE SETTINGS
7855     // .. IBUF_DISABLE_MODE = 0x1
7856     // .. ==> 0XF8000B48[7:7] = 0x00000001U
7857     // ..     ==> MASK : 0x00000080U    VAL : 0x00000080U
7858     // .. TERM_DISABLE_MODE = 0x1
7859     // .. ==> 0XF8000B48[8:8] = 0x00000001U
7860     // ..     ==> MASK : 0x00000100U    VAL : 0x00000100U
7861     // ..
7862     EMIT_MASKWRITE(0XF8000B48, 0x00000180U ,0x00000180U),
7863     // .. IBUF_DISABLE_MODE = 0x1
7864     // .. ==> 0XF8000B4C[7:7] = 0x00000001U
7865     // ..     ==> MASK : 0x00000080U    VAL : 0x00000080U
7866     // .. TERM_DISABLE_MODE = 0x1
7867     // .. ==> 0XF8000B4C[8:8] = 0x00000001U
7868     // ..     ==> MASK : 0x00000100U    VAL : 0x00000100U
7869     // ..
7870     EMIT_MASKWRITE(0XF8000B4C, 0x00000180U ,0x00000180U),
7871     // .. IBUF_DISABLE_MODE = 0x1
7872     // .. ==> 0XF8000B50[7:7] = 0x00000001U
7873     // ..     ==> MASK : 0x00000080U    VAL : 0x00000080U
7874     // .. TERM_DISABLE_MODE = 0x1
7875     // .. ==> 0XF8000B50[8:8] = 0x00000001U
7876     // ..     ==> MASK : 0x00000100U    VAL : 0x00000100U
7877     // ..
7878     EMIT_MASKWRITE(0XF8000B50, 0x00000180U ,0x00000180U),
7879     // .. IBUF_DISABLE_MODE = 0x1
7880     // .. ==> 0XF8000B54[7:7] = 0x00000001U
7881     // ..     ==> MASK : 0x00000080U    VAL : 0x00000080U
7882     // .. TERM_DISABLE_MODE = 0x1
7883     // .. ==> 0XF8000B54[8:8] = 0x00000001U
7884     // ..     ==> MASK : 0x00000100U    VAL : 0x00000100U
7885     // ..
7886     EMIT_MASKWRITE(0XF8000B54, 0x00000180U ,0x00000180U),
7887     // .. FINISH: DDR TERM/IBUF_DISABLE_MODE SETTINGS
7888     // .. START: LOCK IT BACK
7889     // .. LOCK_KEY = 0X767B
7890     // .. ==> 0XF8000004[15:0] = 0x0000767BU
7891     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000767BU
7892     // ..
7893     EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU),
7894     // .. FINISH: LOCK IT BACK
7895     // .. START: SRAM/NOR SET OPMODE
7896     // .. FINISH: SRAM/NOR SET OPMODE
7897     // .. START: UART REGISTERS
7898     // .. BDIV = 0x6
7899     // .. ==> 0XE0001034[7:0] = 0x00000006U
7900     // ..     ==> MASK : 0x000000FFU    VAL : 0x00000006U
7901     // ..
7902     EMIT_MASKWRITE(0XE0001034, 0x000000FFU ,0x00000006U),
7903     // .. CD = 0x3e
7904     // .. ==> 0XE0001018[15:0] = 0x0000003EU
7905     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000003EU
7906     // ..
7907     EMIT_MASKWRITE(0XE0001018, 0x0000FFFFU ,0x0000003EU),
7908     // .. STPBRK = 0x0
7909     // .. ==> 0XE0001000[8:8] = 0x00000000U
7910     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7911     // .. STTBRK = 0x0
7912     // .. ==> 0XE0001000[7:7] = 0x00000000U
7913     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
7914     // .. RSTTO = 0x0
7915     // .. ==> 0XE0001000[6:6] = 0x00000000U
7916     // ..     ==> MASK : 0x00000040U    VAL : 0x00000000U
7917     // .. TXDIS = 0x0
7918     // .. ==> 0XE0001000[5:5] = 0x00000000U
7919     // ..     ==> MASK : 0x00000020U    VAL : 0x00000000U
7920     // .. TXEN = 0x1
7921     // .. ==> 0XE0001000[4:4] = 0x00000001U
7922     // ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
7923     // .. RXDIS = 0x0
7924     // .. ==> 0XE0001000[3:3] = 0x00000000U
7925     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
7926     // .. RXEN = 0x1
7927     // .. ==> 0XE0001000[2:2] = 0x00000001U
7928     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
7929     // .. TXRES = 0x1
7930     // .. ==> 0XE0001000[1:1] = 0x00000001U
7931     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
7932     // .. RXRES = 0x1
7933     // .. ==> 0XE0001000[0:0] = 0x00000001U
7934     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
7935     // ..
7936     EMIT_MASKWRITE(0XE0001000, 0x000001FFU ,0x00000017U),
7937     // .. IRMODE = 0x0
7938     // .. ==> 0XE0001004[11:11] = 0x00000000U
7939     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
7940     // .. UCLKEN = 0x0
7941     // .. ==> 0XE0001004[10:10] = 0x00000000U
7942     // ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
7943     // .. CHMODE = 0x0
7944     // .. ==> 0XE0001004[9:8] = 0x00000000U
7945     // ..     ==> MASK : 0x00000300U    VAL : 0x00000000U
7946     // .. NBSTOP = 0x0
7947     // .. ==> 0XE0001004[7:6] = 0x00000000U
7948     // ..     ==> MASK : 0x000000C0U    VAL : 0x00000000U
7949     // .. PAR = 0x4
7950     // .. ==> 0XE0001004[5:3] = 0x00000004U
7951     // ..     ==> MASK : 0x00000038U    VAL : 0x00000020U
7952     // .. CHRL = 0x0
7953     // .. ==> 0XE0001004[2:1] = 0x00000000U
7954     // ..     ==> MASK : 0x00000006U    VAL : 0x00000000U
7955     // .. CLKS = 0x0
7956     // .. ==> 0XE0001004[0:0] = 0x00000000U
7957     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
7958     // ..
7959     EMIT_MASKWRITE(0XE0001004, 0x00000FFFU ,0x00000020U),
7960     // .. FINISH: UART REGISTERS
7961     // .. START: QSPI REGISTERS
7962     // .. Holdb_dr = 1
7963     // .. ==> 0XE000D000[19:19] = 0x00000001U
7964     // ..     ==> MASK : 0x00080000U    VAL : 0x00080000U
7965     // ..
7966     EMIT_MASKWRITE(0XE000D000, 0x00080000U ,0x00080000U),
7967     // .. FINISH: QSPI REGISTERS
7968     // .. START: PL POWER ON RESET REGISTERS
7969     // .. PCFG_POR_CNT_4K = 0
7970     // .. ==> 0XF8007000[29:29] = 0x00000000U
7971     // ..     ==> MASK : 0x20000000U    VAL : 0x00000000U
7972     // ..
7973     EMIT_MASKWRITE(0XF8007000, 0x20000000U ,0x00000000U),
7974     // .. FINISH: PL POWER ON RESET REGISTERS
7975     // .. START: SMC TIMING CALCULATION REGISTER UPDATE
7976     // .. .. START: NAND SET CYCLE
7977     // .. .. FINISH: NAND SET CYCLE
7978     // .. .. START: OPMODE
7979     // .. .. FINISH: OPMODE
7980     // .. .. START: DIRECT COMMAND
7981     // .. .. FINISH: DIRECT COMMAND
7982     // .. .. START: SRAM/NOR CS0 SET CYCLE
7983     // .. .. FINISH: SRAM/NOR CS0 SET CYCLE
7984     // .. .. START: DIRECT COMMAND
7985     // .. .. FINISH: DIRECT COMMAND
7986     // .. .. START: NOR CS0 BASE ADDRESS
7987     // .. .. FINISH: NOR CS0 BASE ADDRESS
7988     // .. .. START: SRAM/NOR CS1 SET CYCLE
7989     // .. .. FINISH: SRAM/NOR CS1 SET CYCLE
7990     // .. .. START: DIRECT COMMAND
7991     // .. .. FINISH: DIRECT COMMAND
7992     // .. .. START: NOR CS1 BASE ADDRESS
7993     // .. .. FINISH: NOR CS1 BASE ADDRESS
7994     // .. .. START: USB RESET
7995     // .. .. .. START: USB0 RESET
7996     // .. .. .. .. START: DIR MODE BANK 0
7997     // .. .. .. .. DIRECTION_0 = 0x80
7998     // .. .. .. .. ==> 0XE000A204[31:0] = 0x00000080U
7999     // .. .. .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0x00000080U
8000     // .. .. .. ..
8001     EMIT_MASKWRITE(0XE000A204, 0xFFFFFFFFU ,0x00000080U),
8002     // .. .. .. .. FINISH: DIR MODE BANK 0
8003     // .. .. .. .. START: DIR MODE BANK 1
8004     // .. .. .. .. FINISH: DIR MODE BANK 1
8005     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
8006     // .. .. .. .. MASK_0_LSW = 0xff7f
8007     // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000FF7FU
8008     // .. .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xFF7F0000U
8009     // .. .. .. .. DATA_0_LSW = 0x80
8010     // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000080U
8011     // .. .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000080U
8012     // .. .. .. ..
8013     EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xFF7F0080U),
8014     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
8015     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
8016     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
8017     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
8018     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
8019     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
8020     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
8021     // .. .. .. .. START: OUTPUT ENABLE BANK 0
8022     // .. .. .. .. OP_ENABLE_0 = 0x80
8023     // .. .. .. .. ==> 0XE000A208[31:0] = 0x00000080U
8024     // .. .. .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0x00000080U
8025     // .. .. .. ..
8026     EMIT_MASKWRITE(0XE000A208, 0xFFFFFFFFU ,0x00000080U),
8027     // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0
8028     // .. .. .. .. START: OUTPUT ENABLE BANK 1
8029     // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1
8030     // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
8031     // .. .. .. .. MASK_0_LSW = 0xff7f
8032     // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000FF7FU
8033     // .. .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xFF7F0000U
8034     // .. .. .. .. DATA_0_LSW = 0x0
8035     // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000000U
8036     // .. .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000000U
8037     // .. .. .. ..
8038     EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xFF7F0000U),
8039     // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
8040     // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
8041     // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
8042     // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
8043     // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
8044     // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
8045     // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
8046     // .. .. .. .. START: ADD 1 MS DELAY
8047     // .. .. .. ..
8048     EMIT_MASKDELAY(0XF8F00200, 1),
8049     // .. .. .. .. FINISH: ADD 1 MS DELAY
8050     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
8051     // .. .. .. .. MASK_0_LSW = 0xff7f
8052     // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000FF7FU
8053     // .. .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xFF7F0000U
8054     // .. .. .. .. DATA_0_LSW = 0x80
8055     // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000080U
8056     // .. .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000080U
8057     // .. .. .. ..
8058     EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xFF7F0080U),
8059     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
8060     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
8061     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
8062     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
8063     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
8064     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
8065     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
8066     // .. .. .. FINISH: USB0 RESET
8067     // .. .. .. START: USB1 RESET
8068     // .. .. .. .. START: DIR MODE BANK 0
8069     // .. .. .. .. FINISH: DIR MODE BANK 0
8070     // .. .. .. .. START: DIR MODE BANK 1
8071     // .. .. .. .. FINISH: DIR MODE BANK 1
8072     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
8073     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
8074     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
8075     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
8076     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
8077     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
8078     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
8079     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
8080     // .. .. .. .. START: OUTPUT ENABLE BANK 0
8081     // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0
8082     // .. .. .. .. START: OUTPUT ENABLE BANK 1
8083     // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1
8084     // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
8085     // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
8086     // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
8087     // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
8088     // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
8089     // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
8090     // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
8091     // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
8092     // .. .. .. .. START: ADD 1 MS DELAY
8093     // .. .. .. ..
8094     EMIT_MASKDELAY(0XF8F00200, 1),
8095     // .. .. .. .. FINISH: ADD 1 MS DELAY
8096     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
8097     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
8098     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
8099     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
8100     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
8101     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
8102     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
8103     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
8104     // .. .. .. FINISH: USB1 RESET
8105     // .. .. FINISH: USB RESET
8106     // .. .. START: ENET RESET
8107     // .. .. .. START: ENET0 RESET
8108     // .. .. .. .. START: DIR MODE BANK 0
8109     // .. .. .. .. FINISH: DIR MODE BANK 0
8110     // .. .. .. .. START: DIR MODE BANK 1
8111     // .. .. .. .. FINISH: DIR MODE BANK 1
8112     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
8113     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
8114     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
8115     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
8116     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
8117     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
8118     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
8119     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
8120     // .. .. .. .. START: OUTPUT ENABLE BANK 0
8121     // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0
8122     // .. .. .. .. START: OUTPUT ENABLE BANK 1
8123     // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1
8124     // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
8125     // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
8126     // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
8127     // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
8128     // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
8129     // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
8130     // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
8131     // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
8132     // .. .. .. .. START: ADD 1 MS DELAY
8133     // .. .. .. ..
8134     EMIT_MASKDELAY(0XF8F00200, 1),
8135     // .. .. .. .. FINISH: ADD 1 MS DELAY
8136     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
8137     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
8138     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
8139     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
8140     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
8141     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
8142     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
8143     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
8144     // .. .. .. FINISH: ENET0 RESET
8145     // .. .. .. START: ENET1 RESET
8146     // .. .. .. .. START: DIR MODE BANK 0
8147     // .. .. .. .. FINISH: DIR MODE BANK 0
8148     // .. .. .. .. START: DIR MODE BANK 1
8149     // .. .. .. .. FINISH: DIR MODE BANK 1
8150     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
8151     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
8152     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
8153     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
8154     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
8155     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
8156     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
8157     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
8158     // .. .. .. .. START: OUTPUT ENABLE BANK 0
8159     // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0
8160     // .. .. .. .. START: OUTPUT ENABLE BANK 1
8161     // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1
8162     // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
8163     // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
8164     // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
8165     // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
8166     // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
8167     // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
8168     // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
8169     // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
8170     // .. .. .. .. START: ADD 1 MS DELAY
8171     // .. .. .. ..
8172     EMIT_MASKDELAY(0XF8F00200, 1),
8173     // .. .. .. .. FINISH: ADD 1 MS DELAY
8174     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
8175     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
8176     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
8177     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
8178     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
8179     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
8180     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
8181     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
8182     // .. .. .. FINISH: ENET1 RESET
8183     // .. .. FINISH: ENET RESET
8184     // .. .. START: I2C RESET
8185     // .. .. .. START: I2C0 RESET
8186     // .. .. .. .. START: DIR MODE GPIO BANK0
8187     // .. .. .. .. FINISH: DIR MODE GPIO BANK0
8188     // .. .. .. .. START: DIR MODE GPIO BANK1
8189     // .. .. .. .. FINISH: DIR MODE GPIO BANK1
8190     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
8191     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
8192     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
8193     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
8194     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
8195     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
8196     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
8197     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
8198     // .. .. .. .. START: OUTPUT ENABLE
8199     // .. .. .. .. FINISH: OUTPUT ENABLE
8200     // .. .. .. .. START: OUTPUT ENABLE
8201     // .. .. .. .. FINISH: OUTPUT ENABLE
8202     // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
8203     // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
8204     // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
8205     // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
8206     // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
8207     // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
8208     // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
8209     // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
8210     // .. .. .. .. START: ADD 1 MS DELAY
8211     // .. .. .. ..
8212     EMIT_MASKDELAY(0XF8F00200, 1),
8213     // .. .. .. .. FINISH: ADD 1 MS DELAY
8214     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
8215     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
8216     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
8217     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
8218     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
8219     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
8220     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
8221     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
8222     // .. .. .. FINISH: I2C0 RESET
8223     // .. .. .. START: I2C1 RESET
8224     // .. .. .. .. START: DIR MODE GPIO BANK0
8225     // .. .. .. .. FINISH: DIR MODE GPIO BANK0
8226     // .. .. .. .. START: DIR MODE GPIO BANK1
8227     // .. .. .. .. FINISH: DIR MODE GPIO BANK1
8228     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
8229     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
8230     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
8231     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
8232     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
8233     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
8234     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
8235     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
8236     // .. .. .. .. START: OUTPUT ENABLE
8237     // .. .. .. .. FINISH: OUTPUT ENABLE
8238     // .. .. .. .. START: OUTPUT ENABLE
8239     // .. .. .. .. FINISH: OUTPUT ENABLE
8240     // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
8241     // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
8242     // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
8243     // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
8244     // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
8245     // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
8246     // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
8247     // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
8248     // .. .. .. .. START: ADD 1 MS DELAY
8249     // .. .. .. ..
8250     EMIT_MASKDELAY(0XF8F00200, 1),
8251     // .. .. .. .. FINISH: ADD 1 MS DELAY
8252     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
8253     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
8254     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
8255     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
8256     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
8257     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
8258     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
8259     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
8260     // .. .. .. FINISH: I2C1 RESET
8261     // .. .. FINISH: I2C RESET
8262     // .. .. START: NOR CHIP SELECT
8263     // .. .. .. START: DIR MODE BANK 0
8264     // .. .. .. FINISH: DIR MODE BANK 0
8265     // .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
8266     // .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
8267     // .. .. .. START: OUTPUT ENABLE BANK 0
8268     // .. .. .. FINISH: OUTPUT ENABLE BANK 0
8269     // .. .. FINISH: NOR CHIP SELECT
8270     // .. FINISH: SMC TIMING CALCULATION REGISTER UPDATE
8271     // FINISH: top
8272     //
8273     EMIT_EXIT(),
8274 
8275     //
8276 };
8277 
8278 unsigned long ps7_post_config_2_0[] = {
8279     // START: top
8280     // .. START: SLCR SETTINGS
8281     // .. UNLOCK_KEY = 0XDF0D
8282     // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
8283     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000DF0DU
8284     // ..
8285     EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU),
8286     // .. FINISH: SLCR SETTINGS
8287     // .. START: ENABLING LEVEL SHIFTER
8288     // .. USER_INP_ICT_EN_0 = 3
8289     // .. ==> 0XF8000900[1:0] = 0x00000003U
8290     // ..     ==> MASK : 0x00000003U    VAL : 0x00000003U
8291     // .. USER_INP_ICT_EN_1 = 3
8292     // .. ==> 0XF8000900[3:2] = 0x00000003U
8293     // ..     ==> MASK : 0x0000000CU    VAL : 0x0000000CU
8294     // ..
8295     EMIT_MASKWRITE(0XF8000900, 0x0000000FU ,0x0000000FU),
8296     // .. FINISH: ENABLING LEVEL SHIFTER
8297     // .. START: FPGA RESETS TO 0
8298     // .. reserved_3 = 0
8299     // .. ==> 0XF8000240[31:25] = 0x00000000U
8300     // ..     ==> MASK : 0xFE000000U    VAL : 0x00000000U
8301     // .. FPGA_ACP_RST = 0
8302     // .. ==> 0XF8000240[24:24] = 0x00000000U
8303     // ..     ==> MASK : 0x01000000U    VAL : 0x00000000U
8304     // .. FPGA_AXDS3_RST = 0
8305     // .. ==> 0XF8000240[23:23] = 0x00000000U
8306     // ..     ==> MASK : 0x00800000U    VAL : 0x00000000U
8307     // .. FPGA_AXDS2_RST = 0
8308     // .. ==> 0XF8000240[22:22] = 0x00000000U
8309     // ..     ==> MASK : 0x00400000U    VAL : 0x00000000U
8310     // .. FPGA_AXDS1_RST = 0
8311     // .. ==> 0XF8000240[21:21] = 0x00000000U
8312     // ..     ==> MASK : 0x00200000U    VAL : 0x00000000U
8313     // .. FPGA_AXDS0_RST = 0
8314     // .. ==> 0XF8000240[20:20] = 0x00000000U
8315     // ..     ==> MASK : 0x00100000U    VAL : 0x00000000U
8316     // .. reserved_2 = 0
8317     // .. ==> 0XF8000240[19:18] = 0x00000000U
8318     // ..     ==> MASK : 0x000C0000U    VAL : 0x00000000U
8319     // .. FSSW1_FPGA_RST = 0
8320     // .. ==> 0XF8000240[17:17] = 0x00000000U
8321     // ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
8322     // .. FSSW0_FPGA_RST = 0
8323     // .. ==> 0XF8000240[16:16] = 0x00000000U
8324     // ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
8325     // .. reserved_1 = 0
8326     // .. ==> 0XF8000240[15:14] = 0x00000000U
8327     // ..     ==> MASK : 0x0000C000U    VAL : 0x00000000U
8328     // .. FPGA_FMSW1_RST = 0
8329     // .. ==> 0XF8000240[13:13] = 0x00000000U
8330     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
8331     // .. FPGA_FMSW0_RST = 0
8332     // .. ==> 0XF8000240[12:12] = 0x00000000U
8333     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
8334     // .. FPGA_DMA3_RST = 0
8335     // .. ==> 0XF8000240[11:11] = 0x00000000U
8336     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
8337     // .. FPGA_DMA2_RST = 0
8338     // .. ==> 0XF8000240[10:10] = 0x00000000U
8339     // ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
8340     // .. FPGA_DMA1_RST = 0
8341     // .. ==> 0XF8000240[9:9] = 0x00000000U
8342     // ..     ==> MASK : 0x00000200U    VAL : 0x00000000U
8343     // .. FPGA_DMA0_RST = 0
8344     // .. ==> 0XF8000240[8:8] = 0x00000000U
8345     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
8346     // .. reserved = 0
8347     // .. ==> 0XF8000240[7:4] = 0x00000000U
8348     // ..     ==> MASK : 0x000000F0U    VAL : 0x00000000U
8349     // .. FPGA3_OUT_RST = 0
8350     // .. ==> 0XF8000240[3:3] = 0x00000000U
8351     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
8352     // .. FPGA2_OUT_RST = 0
8353     // .. ==> 0XF8000240[2:2] = 0x00000000U
8354     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
8355     // .. FPGA1_OUT_RST = 0
8356     // .. ==> 0XF8000240[1:1] = 0x00000000U
8357     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
8358     // .. FPGA0_OUT_RST = 0
8359     // .. ==> 0XF8000240[0:0] = 0x00000000U
8360     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
8361     // ..
8362     EMIT_MASKWRITE(0XF8000240, 0xFFFFFFFFU ,0x00000000U),
8363     // .. FINISH: FPGA RESETS TO 0
8364     // .. START: AFI REGISTERS
8365     // .. .. START: AFI0 REGISTERS
8366     // .. .. FINISH: AFI0 REGISTERS
8367     // .. .. START: AFI1 REGISTERS
8368     // .. .. FINISH: AFI1 REGISTERS
8369     // .. .. START: AFI2 REGISTERS
8370     // .. .. FINISH: AFI2 REGISTERS
8371     // .. .. START: AFI3 REGISTERS
8372     // .. .. FINISH: AFI3 REGISTERS
8373     // .. FINISH: AFI REGISTERS
8374     // .. START: LOCK IT BACK
8375     // .. LOCK_KEY = 0X767B
8376     // .. ==> 0XF8000004[15:0] = 0x0000767BU
8377     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000767BU
8378     // ..
8379     EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU),
8380     // .. FINISH: LOCK IT BACK
8381     // FINISH: top
8382     //
8383     EMIT_EXIT(),
8384 
8385     //
8386 };
8387 
8388 
8389 unsigned long ps7_pll_init_data_1_0[] = {
8390     // START: top
8391     // .. START: SLCR SETTINGS
8392     // .. UNLOCK_KEY = 0XDF0D
8393     // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
8394     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000DF0DU
8395     // ..
8396     EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU),
8397     // .. FINISH: SLCR SETTINGS
8398     // .. START: PLL SLCR REGISTERS
8399     // .. .. START: ARM PLL INIT
8400     // .. .. PLL_RES = 0x2
8401     // .. .. ==> 0XF8000110[7:4] = 0x00000002U
8402     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000020U
8403     // .. .. PLL_CP = 0x2
8404     // .. .. ==> 0XF8000110[11:8] = 0x00000002U
8405     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000200U
8406     // .. .. LOCK_CNT = 0xfa
8407     // .. .. ==> 0XF8000110[21:12] = 0x000000FAU
8408     // .. ..     ==> MASK : 0x003FF000U    VAL : 0x000FA000U
8409     // .. ..
8410     EMIT_MASKWRITE(0XF8000110, 0x003FFFF0U ,0x000FA220U),
8411     // .. .. .. START: UPDATE FB_DIV
8412     // .. .. .. PLL_FDIV = 0x28
8413     // .. .. .. ==> 0XF8000100[18:12] = 0x00000028U
8414     // .. .. ..     ==> MASK : 0x0007F000U    VAL : 0x00028000U
8415     // .. .. ..
8416     EMIT_MASKWRITE(0XF8000100, 0x0007F000U ,0x00028000U),
8417     // .. .. .. FINISH: UPDATE FB_DIV
8418     // .. .. .. START: BY PASS PLL
8419     // .. .. .. PLL_BYPASS_FORCE = 1
8420     // .. .. .. ==> 0XF8000100[4:4] = 0x00000001U
8421     // .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
8422     // .. .. ..
8423     EMIT_MASKWRITE(0XF8000100, 0x00000010U ,0x00000010U),
8424     // .. .. .. FINISH: BY PASS PLL
8425     // .. .. .. START: ASSERT RESET
8426     // .. .. .. PLL_RESET = 1
8427     // .. .. .. ==> 0XF8000100[0:0] = 0x00000001U
8428     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
8429     // .. .. ..
8430     EMIT_MASKWRITE(0XF8000100, 0x00000001U ,0x00000001U),
8431     // .. .. .. FINISH: ASSERT RESET
8432     // .. .. .. START: DEASSERT RESET
8433     // .. .. .. PLL_RESET = 0
8434     // .. .. .. ==> 0XF8000100[0:0] = 0x00000000U
8435     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
8436     // .. .. ..
8437     EMIT_MASKWRITE(0XF8000100, 0x00000001U ,0x00000000U),
8438     // .. .. .. FINISH: DEASSERT RESET
8439     // .. .. .. START: CHECK PLL STATUS
8440     // .. .. .. ARM_PLL_LOCK = 1
8441     // .. .. .. ==> 0XF800010C[0:0] = 0x00000001U
8442     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
8443     // .. .. ..
8444     EMIT_MASKPOLL(0XF800010C, 0x00000001U),
8445     // .. .. .. FINISH: CHECK PLL STATUS
8446     // .. .. .. START: REMOVE PLL BY PASS
8447     // .. .. .. PLL_BYPASS_FORCE = 0
8448     // .. .. .. ==> 0XF8000100[4:4] = 0x00000000U
8449     // .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
8450     // .. .. ..
8451     EMIT_MASKWRITE(0XF8000100, 0x00000010U ,0x00000000U),
8452     // .. .. .. FINISH: REMOVE PLL BY PASS
8453     // .. .. .. SRCSEL = 0x0
8454     // .. .. .. ==> 0XF8000120[5:4] = 0x00000000U
8455     // .. .. ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
8456     // .. .. .. DIVISOR = 0x2
8457     // .. .. .. ==> 0XF8000120[13:8] = 0x00000002U
8458     // .. .. ..     ==> MASK : 0x00003F00U    VAL : 0x00000200U
8459     // .. .. .. CPU_6OR4XCLKACT = 0x1
8460     // .. .. .. ==> 0XF8000120[24:24] = 0x00000001U
8461     // .. .. ..     ==> MASK : 0x01000000U    VAL : 0x01000000U
8462     // .. .. .. CPU_3OR2XCLKACT = 0x1
8463     // .. .. .. ==> 0XF8000120[25:25] = 0x00000001U
8464     // .. .. ..     ==> MASK : 0x02000000U    VAL : 0x02000000U
8465     // .. .. .. CPU_2XCLKACT = 0x1
8466     // .. .. .. ==> 0XF8000120[26:26] = 0x00000001U
8467     // .. .. ..     ==> MASK : 0x04000000U    VAL : 0x04000000U
8468     // .. .. .. CPU_1XCLKACT = 0x1
8469     // .. .. .. ==> 0XF8000120[27:27] = 0x00000001U
8470     // .. .. ..     ==> MASK : 0x08000000U    VAL : 0x08000000U
8471     // .. .. .. CPU_PERI_CLKACT = 0x1
8472     // .. .. .. ==> 0XF8000120[28:28] = 0x00000001U
8473     // .. .. ..     ==> MASK : 0x10000000U    VAL : 0x10000000U
8474     // .. .. ..
8475     EMIT_MASKWRITE(0XF8000120, 0x1F003F30U ,0x1F000200U),
8476     // .. .. FINISH: ARM PLL INIT
8477     // .. .. START: DDR PLL INIT
8478     // .. .. PLL_RES = 0x2
8479     // .. .. ==> 0XF8000114[7:4] = 0x00000002U
8480     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000020U
8481     // .. .. PLL_CP = 0x2
8482     // .. .. ==> 0XF8000114[11:8] = 0x00000002U
8483     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000200U
8484     // .. .. LOCK_CNT = 0x12c
8485     // .. .. ==> 0XF8000114[21:12] = 0x0000012CU
8486     // .. ..     ==> MASK : 0x003FF000U    VAL : 0x0012C000U
8487     // .. ..
8488     EMIT_MASKWRITE(0XF8000114, 0x003FFFF0U ,0x0012C220U),
8489     // .. .. .. START: UPDATE FB_DIV
8490     // .. .. .. PLL_FDIV = 0x20
8491     // .. .. .. ==> 0XF8000104[18:12] = 0x00000020U
8492     // .. .. ..     ==> MASK : 0x0007F000U    VAL : 0x00020000U
8493     // .. .. ..
8494     EMIT_MASKWRITE(0XF8000104, 0x0007F000U ,0x00020000U),
8495     // .. .. .. FINISH: UPDATE FB_DIV
8496     // .. .. .. START: BY PASS PLL
8497     // .. .. .. PLL_BYPASS_FORCE = 1
8498     // .. .. .. ==> 0XF8000104[4:4] = 0x00000001U
8499     // .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
8500     // .. .. ..
8501     EMIT_MASKWRITE(0XF8000104, 0x00000010U ,0x00000010U),
8502     // .. .. .. FINISH: BY PASS PLL
8503     // .. .. .. START: ASSERT RESET
8504     // .. .. .. PLL_RESET = 1
8505     // .. .. .. ==> 0XF8000104[0:0] = 0x00000001U
8506     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
8507     // .. .. ..
8508     EMIT_MASKWRITE(0XF8000104, 0x00000001U ,0x00000001U),
8509     // .. .. .. FINISH: ASSERT RESET
8510     // .. .. .. START: DEASSERT RESET
8511     // .. .. .. PLL_RESET = 0
8512     // .. .. .. ==> 0XF8000104[0:0] = 0x00000000U
8513     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
8514     // .. .. ..
8515     EMIT_MASKWRITE(0XF8000104, 0x00000001U ,0x00000000U),
8516     // .. .. .. FINISH: DEASSERT RESET
8517     // .. .. .. START: CHECK PLL STATUS
8518     // .. .. .. DDR_PLL_LOCK = 1
8519     // .. .. .. ==> 0XF800010C[1:1] = 0x00000001U
8520     // .. .. ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
8521     // .. .. ..
8522     EMIT_MASKPOLL(0XF800010C, 0x00000002U),
8523     // .. .. .. FINISH: CHECK PLL STATUS
8524     // .. .. .. START: REMOVE PLL BY PASS
8525     // .. .. .. PLL_BYPASS_FORCE = 0
8526     // .. .. .. ==> 0XF8000104[4:4] = 0x00000000U
8527     // .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
8528     // .. .. ..
8529     EMIT_MASKWRITE(0XF8000104, 0x00000010U ,0x00000000U),
8530     // .. .. .. FINISH: REMOVE PLL BY PASS
8531     // .. .. .. DDR_3XCLKACT = 0x1
8532     // .. .. .. ==> 0XF8000124[0:0] = 0x00000001U
8533     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
8534     // .. .. .. DDR_2XCLKACT = 0x1
8535     // .. .. .. ==> 0XF8000124[1:1] = 0x00000001U
8536     // .. .. ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
8537     // .. .. .. DDR_3XCLK_DIVISOR = 0x2
8538     // .. .. .. ==> 0XF8000124[25:20] = 0x00000002U
8539     // .. .. ..     ==> MASK : 0x03F00000U    VAL : 0x00200000U
8540     // .. .. .. DDR_2XCLK_DIVISOR = 0x3
8541     // .. .. .. ==> 0XF8000124[31:26] = 0x00000003U
8542     // .. .. ..     ==> MASK : 0xFC000000U    VAL : 0x0C000000U
8543     // .. .. ..
8544     EMIT_MASKWRITE(0XF8000124, 0xFFF00003U ,0x0C200003U),
8545     // .. .. FINISH: DDR PLL INIT
8546     // .. .. START: IO PLL INIT
8547     // .. .. PLL_RES = 0xc
8548     // .. .. ==> 0XF8000118[7:4] = 0x0000000CU
8549     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x000000C0U
8550     // .. .. PLL_CP = 0x2
8551     // .. .. ==> 0XF8000118[11:8] = 0x00000002U
8552     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000200U
8553     // .. .. LOCK_CNT = 0x145
8554     // .. .. ==> 0XF8000118[21:12] = 0x00000145U
8555     // .. ..     ==> MASK : 0x003FF000U    VAL : 0x00145000U
8556     // .. ..
8557     EMIT_MASKWRITE(0XF8000118, 0x003FFFF0U ,0x001452C0U),
8558     // .. .. .. START: UPDATE FB_DIV
8559     // .. .. .. PLL_FDIV = 0x1e
8560     // .. .. .. ==> 0XF8000108[18:12] = 0x0000001EU
8561     // .. .. ..     ==> MASK : 0x0007F000U    VAL : 0x0001E000U
8562     // .. .. ..
8563     EMIT_MASKWRITE(0XF8000108, 0x0007F000U ,0x0001E000U),
8564     // .. .. .. FINISH: UPDATE FB_DIV
8565     // .. .. .. START: BY PASS PLL
8566     // .. .. .. PLL_BYPASS_FORCE = 1
8567     // .. .. .. ==> 0XF8000108[4:4] = 0x00000001U
8568     // .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
8569     // .. .. ..
8570     EMIT_MASKWRITE(0XF8000108, 0x00000010U ,0x00000010U),
8571     // .. .. .. FINISH: BY PASS PLL
8572     // .. .. .. START: ASSERT RESET
8573     // .. .. .. PLL_RESET = 1
8574     // .. .. .. ==> 0XF8000108[0:0] = 0x00000001U
8575     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
8576     // .. .. ..
8577     EMIT_MASKWRITE(0XF8000108, 0x00000001U ,0x00000001U),
8578     // .. .. .. FINISH: ASSERT RESET
8579     // .. .. .. START: DEASSERT RESET
8580     // .. .. .. PLL_RESET = 0
8581     // .. .. .. ==> 0XF8000108[0:0] = 0x00000000U
8582     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
8583     // .. .. ..
8584     EMIT_MASKWRITE(0XF8000108, 0x00000001U ,0x00000000U),
8585     // .. .. .. FINISH: DEASSERT RESET
8586     // .. .. .. START: CHECK PLL STATUS
8587     // .. .. .. IO_PLL_LOCK = 1
8588     // .. .. .. ==> 0XF800010C[2:2] = 0x00000001U
8589     // .. .. ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
8590     // .. .. ..
8591     EMIT_MASKPOLL(0XF800010C, 0x00000004U),
8592     // .. .. .. FINISH: CHECK PLL STATUS
8593     // .. .. .. START: REMOVE PLL BY PASS
8594     // .. .. .. PLL_BYPASS_FORCE = 0
8595     // .. .. .. ==> 0XF8000108[4:4] = 0x00000000U
8596     // .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
8597     // .. .. ..
8598     EMIT_MASKWRITE(0XF8000108, 0x00000010U ,0x00000000U),
8599     // .. .. .. FINISH: REMOVE PLL BY PASS
8600     // .. .. FINISH: IO PLL INIT
8601     // .. FINISH: PLL SLCR REGISTERS
8602     // .. START: LOCK IT BACK
8603     // .. LOCK_KEY = 0X767B
8604     // .. ==> 0XF8000004[15:0] = 0x0000767BU
8605     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000767BU
8606     // ..
8607     EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU),
8608     // .. FINISH: LOCK IT BACK
8609     // FINISH: top
8610     //
8611     EMIT_EXIT(),
8612 
8613     //
8614 };
8615 
8616 unsigned long ps7_clock_init_data_1_0[] = {
8617     // START: top
8618     // .. START: SLCR SETTINGS
8619     // .. UNLOCK_KEY = 0XDF0D
8620     // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
8621     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000DF0DU
8622     // ..
8623     EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU),
8624     // .. FINISH: SLCR SETTINGS
8625     // .. START: CLOCK CONTROL SLCR REGISTERS
8626     // .. CLKACT = 0x1
8627     // .. ==> 0XF8000128[0:0] = 0x00000001U
8628     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
8629     // .. DIVISOR0 = 0x23
8630     // .. ==> 0XF8000128[13:8] = 0x00000023U
8631     // ..     ==> MASK : 0x00003F00U    VAL : 0x00002300U
8632     // .. DIVISOR1 = 0x3
8633     // .. ==> 0XF8000128[25:20] = 0x00000003U
8634     // ..     ==> MASK : 0x03F00000U    VAL : 0x00300000U
8635     // ..
8636     EMIT_MASKWRITE(0XF8000128, 0x03F03F01U ,0x00302301U),
8637     // .. CLKACT = 0x1
8638     // .. ==> 0XF8000138[0:0] = 0x00000001U
8639     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
8640     // .. SRCSEL = 0x0
8641     // .. ==> 0XF8000138[4:4] = 0x00000000U
8642     // ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
8643     // ..
8644     EMIT_MASKWRITE(0XF8000138, 0x00000011U ,0x00000001U),
8645     // .. CLKACT = 0x1
8646     // .. ==> 0XF8000140[0:0] = 0x00000001U
8647     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
8648     // .. SRCSEL = 0x0
8649     // .. ==> 0XF8000140[6:4] = 0x00000000U
8650     // ..     ==> MASK : 0x00000070U    VAL : 0x00000000U
8651     // .. DIVISOR = 0x8
8652     // .. ==> 0XF8000140[13:8] = 0x00000008U
8653     // ..     ==> MASK : 0x00003F00U    VAL : 0x00000800U
8654     // .. DIVISOR1 = 0x1
8655     // .. ==> 0XF8000140[25:20] = 0x00000001U
8656     // ..     ==> MASK : 0x03F00000U    VAL : 0x00100000U
8657     // ..
8658     EMIT_MASKWRITE(0XF8000140, 0x03F03F71U ,0x00100801U),
8659     // .. CLKACT = 0x1
8660     // .. ==> 0XF800014C[0:0] = 0x00000001U
8661     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
8662     // .. SRCSEL = 0x0
8663     // .. ==> 0XF800014C[5:4] = 0x00000000U
8664     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
8665     // .. DIVISOR = 0x5
8666     // .. ==> 0XF800014C[13:8] = 0x00000005U
8667     // ..     ==> MASK : 0x00003F00U    VAL : 0x00000500U
8668     // ..
8669     EMIT_MASKWRITE(0XF800014C, 0x00003F31U ,0x00000501U),
8670     // .. CLKACT0 = 0x1
8671     // .. ==> 0XF8000150[0:0] = 0x00000001U
8672     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
8673     // .. CLKACT1 = 0x0
8674     // .. ==> 0XF8000150[1:1] = 0x00000000U
8675     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
8676     // .. SRCSEL = 0x0
8677     // .. ==> 0XF8000150[5:4] = 0x00000000U
8678     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
8679     // .. DIVISOR = 0x14
8680     // .. ==> 0XF8000150[13:8] = 0x00000014U
8681     // ..     ==> MASK : 0x00003F00U    VAL : 0x00001400U
8682     // ..
8683     EMIT_MASKWRITE(0XF8000150, 0x00003F33U ,0x00001401U),
8684     // .. CLKACT0 = 0x0
8685     // .. ==> 0XF8000154[0:0] = 0x00000000U
8686     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
8687     // .. CLKACT1 = 0x1
8688     // .. ==> 0XF8000154[1:1] = 0x00000001U
8689     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
8690     // .. SRCSEL = 0x0
8691     // .. ==> 0XF8000154[5:4] = 0x00000000U
8692     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
8693     // .. DIVISOR = 0x14
8694     // .. ==> 0XF8000154[13:8] = 0x00000014U
8695     // ..     ==> MASK : 0x00003F00U    VAL : 0x00001400U
8696     // ..
8697     EMIT_MASKWRITE(0XF8000154, 0x00003F33U ,0x00001402U),
8698     // .. CLKACT = 0x1
8699     // .. ==> 0XF8000168[0:0] = 0x00000001U
8700     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
8701     // .. SRCSEL = 0x0
8702     // .. ==> 0XF8000168[5:4] = 0x00000000U
8703     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
8704     // .. DIVISOR = 0x5
8705     // .. ==> 0XF8000168[13:8] = 0x00000005U
8706     // ..     ==> MASK : 0x00003F00U    VAL : 0x00000500U
8707     // ..
8708     EMIT_MASKWRITE(0XF8000168, 0x00003F31U ,0x00000501U),
8709     // .. SRCSEL = 0x0
8710     // .. ==> 0XF8000170[5:4] = 0x00000000U
8711     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
8712     // .. DIVISOR0 = 0xa
8713     // .. ==> 0XF8000170[13:8] = 0x0000000AU
8714     // ..     ==> MASK : 0x00003F00U    VAL : 0x00000A00U
8715     // .. DIVISOR1 = 0x1
8716     // .. ==> 0XF8000170[25:20] = 0x00000001U
8717     // ..     ==> MASK : 0x03F00000U    VAL : 0x00100000U
8718     // ..
8719     EMIT_MASKWRITE(0XF8000170, 0x03F03F30U ,0x00100A00U),
8720     // .. SRCSEL = 0x0
8721     // .. ==> 0XF8000180[5:4] = 0x00000000U
8722     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
8723     // .. DIVISOR0 = 0xa
8724     // .. ==> 0XF8000180[13:8] = 0x0000000AU
8725     // ..     ==> MASK : 0x00003F00U    VAL : 0x00000A00U
8726     // .. DIVISOR1 = 0x1
8727     // .. ==> 0XF8000180[25:20] = 0x00000001U
8728     // ..     ==> MASK : 0x03F00000U    VAL : 0x00100000U
8729     // ..
8730     EMIT_MASKWRITE(0XF8000180, 0x03F03F30U ,0x00100A00U),
8731     // .. SRCSEL = 0x0
8732     // .. ==> 0XF8000190[5:4] = 0x00000000U
8733     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
8734     // .. DIVISOR0 = 0x1e
8735     // .. ==> 0XF8000190[13:8] = 0x0000001EU
8736     // ..     ==> MASK : 0x00003F00U    VAL : 0x00001E00U
8737     // .. DIVISOR1 = 0x1
8738     // .. ==> 0XF8000190[25:20] = 0x00000001U
8739     // ..     ==> MASK : 0x03F00000U    VAL : 0x00100000U
8740     // ..
8741     EMIT_MASKWRITE(0XF8000190, 0x03F03F30U ,0x00101E00U),
8742     // .. SRCSEL = 0x0
8743     // .. ==> 0XF80001A0[5:4] = 0x00000000U
8744     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
8745     // .. DIVISOR0 = 0x14
8746     // .. ==> 0XF80001A0[13:8] = 0x00000014U
8747     // ..     ==> MASK : 0x00003F00U    VAL : 0x00001400U
8748     // .. DIVISOR1 = 0x1
8749     // .. ==> 0XF80001A0[25:20] = 0x00000001U
8750     // ..     ==> MASK : 0x03F00000U    VAL : 0x00100000U
8751     // ..
8752     EMIT_MASKWRITE(0XF80001A0, 0x03F03F30U ,0x00101400U),
8753     // .. CLK_621_TRUE = 0x1
8754     // .. ==> 0XF80001C4[0:0] = 0x00000001U
8755     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
8756     // ..
8757     EMIT_MASKWRITE(0XF80001C4, 0x00000001U ,0x00000001U),
8758     // .. DMA_CPU_2XCLKACT = 0x1
8759     // .. ==> 0XF800012C[0:0] = 0x00000001U
8760     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
8761     // .. USB0_CPU_1XCLKACT = 0x1
8762     // .. ==> 0XF800012C[2:2] = 0x00000001U
8763     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
8764     // .. USB1_CPU_1XCLKACT = 0x1
8765     // .. ==> 0XF800012C[3:3] = 0x00000001U
8766     // ..     ==> MASK : 0x00000008U    VAL : 0x00000008U
8767     // .. GEM0_CPU_1XCLKACT = 0x1
8768     // .. ==> 0XF800012C[6:6] = 0x00000001U
8769     // ..     ==> MASK : 0x00000040U    VAL : 0x00000040U
8770     // .. GEM1_CPU_1XCLKACT = 0x0
8771     // .. ==> 0XF800012C[7:7] = 0x00000000U
8772     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
8773     // .. SDI0_CPU_1XCLKACT = 0x1
8774     // .. ==> 0XF800012C[10:10] = 0x00000001U
8775     // ..     ==> MASK : 0x00000400U    VAL : 0x00000400U
8776     // .. SDI1_CPU_1XCLKACT = 0x0
8777     // .. ==> 0XF800012C[11:11] = 0x00000000U
8778     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
8779     // .. SPI0_CPU_1XCLKACT = 0x0
8780     // .. ==> 0XF800012C[14:14] = 0x00000000U
8781     // ..     ==> MASK : 0x00004000U    VAL : 0x00000000U
8782     // .. SPI1_CPU_1XCLKACT = 0x0
8783     // .. ==> 0XF800012C[15:15] = 0x00000000U
8784     // ..     ==> MASK : 0x00008000U    VAL : 0x00000000U
8785     // .. CAN0_CPU_1XCLKACT = 0x0
8786     // .. ==> 0XF800012C[16:16] = 0x00000000U
8787     // ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
8788     // .. CAN1_CPU_1XCLKACT = 0x0
8789     // .. ==> 0XF800012C[17:17] = 0x00000000U
8790     // ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
8791     // .. I2C0_CPU_1XCLKACT = 0x1
8792     // .. ==> 0XF800012C[18:18] = 0x00000001U
8793     // ..     ==> MASK : 0x00040000U    VAL : 0x00040000U
8794     // .. I2C1_CPU_1XCLKACT = 0x1
8795     // .. ==> 0XF800012C[19:19] = 0x00000001U
8796     // ..     ==> MASK : 0x00080000U    VAL : 0x00080000U
8797     // .. UART0_CPU_1XCLKACT = 0x0
8798     // .. ==> 0XF800012C[20:20] = 0x00000000U
8799     // ..     ==> MASK : 0x00100000U    VAL : 0x00000000U
8800     // .. UART1_CPU_1XCLKACT = 0x1
8801     // .. ==> 0XF800012C[21:21] = 0x00000001U
8802     // ..     ==> MASK : 0x00200000U    VAL : 0x00200000U
8803     // .. GPIO_CPU_1XCLKACT = 0x1
8804     // .. ==> 0XF800012C[22:22] = 0x00000001U
8805     // ..     ==> MASK : 0x00400000U    VAL : 0x00400000U
8806     // .. LQSPI_CPU_1XCLKACT = 0x1
8807     // .. ==> 0XF800012C[23:23] = 0x00000001U
8808     // ..     ==> MASK : 0x00800000U    VAL : 0x00800000U
8809     // .. SMC_CPU_1XCLKACT = 0x1
8810     // .. ==> 0XF800012C[24:24] = 0x00000001U
8811     // ..     ==> MASK : 0x01000000U    VAL : 0x01000000U
8812     // ..
8813     EMIT_MASKWRITE(0XF800012C, 0x01FFCCCDU ,0x01EC044DU),
8814     // .. FINISH: CLOCK CONTROL SLCR REGISTERS
8815     // .. START: THIS SHOULD BE BLANK
8816     // .. FINISH: THIS SHOULD BE BLANK
8817     // .. START: LOCK IT BACK
8818     // .. LOCK_KEY = 0X767B
8819     // .. ==> 0XF8000004[15:0] = 0x0000767BU
8820     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000767BU
8821     // ..
8822     EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU),
8823     // .. FINISH: LOCK IT BACK
8824     // FINISH: top
8825     //
8826     EMIT_EXIT(),
8827 
8828     //
8829 };
8830 
8831 unsigned long ps7_ddr_init_data_1_0[] = {
8832     // START: top
8833     // .. START: DDR INITIALIZATION
8834     // .. .. START: LOCK DDR
8835     // .. .. reg_ddrc_soft_rstb = 0
8836     // .. .. ==> 0XF8006000[0:0] = 0x00000000U
8837     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
8838     // .. .. reg_ddrc_powerdown_en = 0x0
8839     // .. .. ==> 0XF8006000[1:1] = 0x00000000U
8840     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
8841     // .. .. reg_ddrc_data_bus_width = 0x0
8842     // .. .. ==> 0XF8006000[3:2] = 0x00000000U
8843     // .. ..     ==> MASK : 0x0000000CU    VAL : 0x00000000U
8844     // .. .. reg_ddrc_burst8_refresh = 0x0
8845     // .. .. ==> 0XF8006000[6:4] = 0x00000000U
8846     // .. ..     ==> MASK : 0x00000070U    VAL : 0x00000000U
8847     // .. .. reg_ddrc_rdwr_idle_gap = 0x1
8848     // .. .. ==> 0XF8006000[13:7] = 0x00000001U
8849     // .. ..     ==> MASK : 0x00003F80U    VAL : 0x00000080U
8850     // .. .. reg_ddrc_dis_rd_bypass = 0x0
8851     // .. .. ==> 0XF8006000[14:14] = 0x00000000U
8852     // .. ..     ==> MASK : 0x00004000U    VAL : 0x00000000U
8853     // .. .. reg_ddrc_dis_act_bypass = 0x0
8854     // .. .. ==> 0XF8006000[15:15] = 0x00000000U
8855     // .. ..     ==> MASK : 0x00008000U    VAL : 0x00000000U
8856     // .. .. reg_ddrc_dis_auto_refresh = 0x0
8857     // .. .. ==> 0XF8006000[16:16] = 0x00000000U
8858     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
8859     // .. ..
8860     EMIT_MASKWRITE(0XF8006000, 0x0001FFFFU ,0x00000080U),
8861     // .. .. FINISH: LOCK DDR
8862     // .. .. reg_ddrc_t_rfc_nom_x32 = 0x81
8863     // .. .. ==> 0XF8006004[11:0] = 0x00000081U
8864     // .. ..     ==> MASK : 0x00000FFFU    VAL : 0x00000081U
8865     // .. .. reg_ddrc_active_ranks = 0x1
8866     // .. .. ==> 0XF8006004[13:12] = 0x00000001U
8867     // .. ..     ==> MASK : 0x00003000U    VAL : 0x00001000U
8868     // .. .. reg_ddrc_addrmap_cs_bit0 = 0x0
8869     // .. .. ==> 0XF8006004[18:14] = 0x00000000U
8870     // .. ..     ==> MASK : 0x0007C000U    VAL : 0x00000000U
8871     // .. .. reg_ddrc_wr_odt_block = 0x1
8872     // .. .. ==> 0XF8006004[20:19] = 0x00000001U
8873     // .. ..     ==> MASK : 0x00180000U    VAL : 0x00080000U
8874     // .. .. reg_ddrc_diff_rank_rd_2cycle_gap = 0x0
8875     // .. .. ==> 0XF8006004[21:21] = 0x00000000U
8876     // .. ..     ==> MASK : 0x00200000U    VAL : 0x00000000U
8877     // .. .. reg_ddrc_addrmap_cs_bit1 = 0x0
8878     // .. .. ==> 0XF8006004[26:22] = 0x00000000U
8879     // .. ..     ==> MASK : 0x07C00000U    VAL : 0x00000000U
8880     // .. .. reg_ddrc_addrmap_open_bank = 0x0
8881     // .. .. ==> 0XF8006004[27:27] = 0x00000000U
8882     // .. ..     ==> MASK : 0x08000000U    VAL : 0x00000000U
8883     // .. .. reg_ddrc_addrmap_4bank_ram = 0x0
8884     // .. .. ==> 0XF8006004[28:28] = 0x00000000U
8885     // .. ..     ==> MASK : 0x10000000U    VAL : 0x00000000U
8886     // .. ..
8887     EMIT_MASKWRITE(0XF8006004, 0x1FFFFFFFU ,0x00081081U),
8888     // .. .. reg_ddrc_hpr_min_non_critical_x32 = 0xf
8889     // .. .. ==> 0XF8006008[10:0] = 0x0000000FU
8890     // .. ..     ==> MASK : 0x000007FFU    VAL : 0x0000000FU
8891     // .. .. reg_ddrc_hpr_max_starve_x32 = 0xf
8892     // .. .. ==> 0XF8006008[21:11] = 0x0000000FU
8893     // .. ..     ==> MASK : 0x003FF800U    VAL : 0x00007800U
8894     // .. .. reg_ddrc_hpr_xact_run_length = 0xf
8895     // .. .. ==> 0XF8006008[25:22] = 0x0000000FU
8896     // .. ..     ==> MASK : 0x03C00000U    VAL : 0x03C00000U
8897     // .. ..
8898     EMIT_MASKWRITE(0XF8006008, 0x03FFFFFFU ,0x03C0780FU),
8899     // .. .. reg_ddrc_lpr_min_non_critical_x32 = 0x1
8900     // .. .. ==> 0XF800600C[10:0] = 0x00000001U
8901     // .. ..     ==> MASK : 0x000007FFU    VAL : 0x00000001U
8902     // .. .. reg_ddrc_lpr_max_starve_x32 = 0x2
8903     // .. .. ==> 0XF800600C[21:11] = 0x00000002U
8904     // .. ..     ==> MASK : 0x003FF800U    VAL : 0x00001000U
8905     // .. .. reg_ddrc_lpr_xact_run_length = 0x8
8906     // .. .. ==> 0XF800600C[25:22] = 0x00000008U
8907     // .. ..     ==> MASK : 0x03C00000U    VAL : 0x02000000U
8908     // .. ..
8909     EMIT_MASKWRITE(0XF800600C, 0x03FFFFFFU ,0x02001001U),
8910     // .. .. reg_ddrc_w_min_non_critical_x32 = 0x1
8911     // .. .. ==> 0XF8006010[10:0] = 0x00000001U
8912     // .. ..     ==> MASK : 0x000007FFU    VAL : 0x00000001U
8913     // .. .. reg_ddrc_w_xact_run_length = 0x8
8914     // .. .. ==> 0XF8006010[14:11] = 0x00000008U
8915     // .. ..     ==> MASK : 0x00007800U    VAL : 0x00004000U
8916     // .. .. reg_ddrc_w_max_starve_x32 = 0x2
8917     // .. .. ==> 0XF8006010[25:15] = 0x00000002U
8918     // .. ..     ==> MASK : 0x03FF8000U    VAL : 0x00010000U
8919     // .. ..
8920     EMIT_MASKWRITE(0XF8006010, 0x03FFFFFFU ,0x00014001U),
8921     // .. .. reg_ddrc_t_rc = 0x1a
8922     // .. .. ==> 0XF8006014[5:0] = 0x0000001AU
8923     // .. ..     ==> MASK : 0x0000003FU    VAL : 0x0000001AU
8924     // .. .. reg_ddrc_t_rfc_min = 0xa0
8925     // .. .. ==> 0XF8006014[13:6] = 0x000000A0U
8926     // .. ..     ==> MASK : 0x00003FC0U    VAL : 0x00002800U
8927     // .. .. reg_ddrc_post_selfref_gap_x32 = 0x10
8928     // .. .. ==> 0XF8006014[20:14] = 0x00000010U
8929     // .. ..     ==> MASK : 0x001FC000U    VAL : 0x00040000U
8930     // .. ..
8931     EMIT_MASKWRITE(0XF8006014, 0x001FFFFFU ,0x0004281AU),
8932     // .. .. reg_ddrc_wr2pre = 0x12
8933     // .. .. ==> 0XF8006018[4:0] = 0x00000012U
8934     // .. ..     ==> MASK : 0x0000001FU    VAL : 0x00000012U
8935     // .. .. reg_ddrc_powerdown_to_x32 = 0x6
8936     // .. .. ==> 0XF8006018[9:5] = 0x00000006U
8937     // .. ..     ==> MASK : 0x000003E0U    VAL : 0x000000C0U
8938     // .. .. reg_ddrc_t_faw = 0x16
8939     // .. .. ==> 0XF8006018[15:10] = 0x00000016U
8940     // .. ..     ==> MASK : 0x0000FC00U    VAL : 0x00005800U
8941     // .. .. reg_ddrc_t_ras_max = 0x24
8942     // .. .. ==> 0XF8006018[21:16] = 0x00000024U
8943     // .. ..     ==> MASK : 0x003F0000U    VAL : 0x00240000U
8944     // .. .. reg_ddrc_t_ras_min = 0x13
8945     // .. .. ==> 0XF8006018[26:22] = 0x00000013U
8946     // .. ..     ==> MASK : 0x07C00000U    VAL : 0x04C00000U
8947     // .. .. reg_ddrc_t_cke = 0x4
8948     // .. .. ==> 0XF8006018[31:28] = 0x00000004U
8949     // .. ..     ==> MASK : 0xF0000000U    VAL : 0x40000000U
8950     // .. ..
8951     EMIT_MASKWRITE(0XF8006018, 0xF7FFFFFFU ,0x44E458D2U),
8952     // .. .. reg_ddrc_write_latency = 0x5
8953     // .. .. ==> 0XF800601C[4:0] = 0x00000005U
8954     // .. ..     ==> MASK : 0x0000001FU    VAL : 0x00000005U
8955     // .. .. reg_ddrc_rd2wr = 0x7
8956     // .. .. ==> 0XF800601C[9:5] = 0x00000007U
8957     // .. ..     ==> MASK : 0x000003E0U    VAL : 0x000000E0U
8958     // .. .. reg_ddrc_wr2rd = 0xe
8959     // .. .. ==> 0XF800601C[14:10] = 0x0000000EU
8960     // .. ..     ==> MASK : 0x00007C00U    VAL : 0x00003800U
8961     // .. .. reg_ddrc_t_xp = 0x4
8962     // .. .. ==> 0XF800601C[19:15] = 0x00000004U
8963     // .. ..     ==> MASK : 0x000F8000U    VAL : 0x00020000U
8964     // .. .. reg_ddrc_pad_pd = 0x0
8965     // .. .. ==> 0XF800601C[22:20] = 0x00000000U
8966     // .. ..     ==> MASK : 0x00700000U    VAL : 0x00000000U
8967     // .. .. reg_ddrc_rd2pre = 0x4
8968     // .. .. ==> 0XF800601C[27:23] = 0x00000004U
8969     // .. ..     ==> MASK : 0x0F800000U    VAL : 0x02000000U
8970     // .. .. reg_ddrc_t_rcd = 0x7
8971     // .. .. ==> 0XF800601C[31:28] = 0x00000007U
8972     // .. ..     ==> MASK : 0xF0000000U    VAL : 0x70000000U
8973     // .. ..
8974     EMIT_MASKWRITE(0XF800601C, 0xFFFFFFFFU ,0x720238E5U),
8975     // .. .. reg_ddrc_t_ccd = 0x4
8976     // .. .. ==> 0XF8006020[4:2] = 0x00000004U
8977     // .. ..     ==> MASK : 0x0000001CU    VAL : 0x00000010U
8978     // .. .. reg_ddrc_t_rrd = 0x6
8979     // .. .. ==> 0XF8006020[7:5] = 0x00000006U
8980     // .. ..     ==> MASK : 0x000000E0U    VAL : 0x000000C0U
8981     // .. .. reg_ddrc_refresh_margin = 0x2
8982     // .. .. ==> 0XF8006020[11:8] = 0x00000002U
8983     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000200U
8984     // .. .. reg_ddrc_t_rp = 0x7
8985     // .. .. ==> 0XF8006020[15:12] = 0x00000007U
8986     // .. ..     ==> MASK : 0x0000F000U    VAL : 0x00007000U
8987     // .. .. reg_ddrc_refresh_to_x32 = 0x8
8988     // .. .. ==> 0XF8006020[20:16] = 0x00000008U
8989     // .. ..     ==> MASK : 0x001F0000U    VAL : 0x00080000U
8990     // .. .. reg_ddrc_sdram = 0x1
8991     // .. .. ==> 0XF8006020[21:21] = 0x00000001U
8992     // .. ..     ==> MASK : 0x00200000U    VAL : 0x00200000U
8993     // .. .. reg_ddrc_mobile = 0x0
8994     // .. .. ==> 0XF8006020[22:22] = 0x00000000U
8995     // .. ..     ==> MASK : 0x00400000U    VAL : 0x00000000U
8996     // .. .. reg_ddrc_clock_stop_en = 0x0
8997     // .. .. ==> 0XF8006020[23:23] = 0x00000000U
8998     // .. ..     ==> MASK : 0x00800000U    VAL : 0x00000000U
8999     // .. .. reg_ddrc_read_latency = 0x7
9000     // .. .. ==> 0XF8006020[28:24] = 0x00000007U
9001     // .. ..     ==> MASK : 0x1F000000U    VAL : 0x07000000U
9002     // .. .. reg_phy_mode_ddr1_ddr2 = 0x1
9003     // .. .. ==> 0XF8006020[29:29] = 0x00000001U
9004     // .. ..     ==> MASK : 0x20000000U    VAL : 0x20000000U
9005     // .. .. reg_ddrc_dis_pad_pd = 0x0
9006     // .. .. ==> 0XF8006020[30:30] = 0x00000000U
9007     // .. ..     ==> MASK : 0x40000000U    VAL : 0x00000000U
9008     // .. .. reg_ddrc_loopback = 0x0
9009     // .. .. ==> 0XF8006020[31:31] = 0x00000000U
9010     // .. ..     ==> MASK : 0x80000000U    VAL : 0x00000000U
9011     // .. ..
9012     EMIT_MASKWRITE(0XF8006020, 0xFFFFFFFCU ,0x272872D0U),
9013     // .. .. reg_ddrc_en_2t_timing_mode = 0x0
9014     // .. .. ==> 0XF8006024[0:0] = 0x00000000U
9015     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
9016     // .. .. reg_ddrc_prefer_write = 0x0
9017     // .. .. ==> 0XF8006024[1:1] = 0x00000000U
9018     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
9019     // .. .. reg_ddrc_max_rank_rd = 0xf
9020     // .. .. ==> 0XF8006024[5:2] = 0x0000000FU
9021     // .. ..     ==> MASK : 0x0000003CU    VAL : 0x0000003CU
9022     // .. .. reg_ddrc_mr_wr = 0x0
9023     // .. .. ==> 0XF8006024[6:6] = 0x00000000U
9024     // .. ..     ==> MASK : 0x00000040U    VAL : 0x00000000U
9025     // .. .. reg_ddrc_mr_addr = 0x0
9026     // .. .. ==> 0XF8006024[8:7] = 0x00000000U
9027     // .. ..     ==> MASK : 0x00000180U    VAL : 0x00000000U
9028     // .. .. reg_ddrc_mr_data = 0x0
9029     // .. .. ==> 0XF8006024[24:9] = 0x00000000U
9030     // .. ..     ==> MASK : 0x01FFFE00U    VAL : 0x00000000U
9031     // .. .. ddrc_reg_mr_wr_busy = 0x0
9032     // .. .. ==> 0XF8006024[25:25] = 0x00000000U
9033     // .. ..     ==> MASK : 0x02000000U    VAL : 0x00000000U
9034     // .. .. reg_ddrc_mr_type = 0x0
9035     // .. .. ==> 0XF8006024[26:26] = 0x00000000U
9036     // .. ..     ==> MASK : 0x04000000U    VAL : 0x00000000U
9037     // .. .. reg_ddrc_mr_rdata_valid = 0x0
9038     // .. .. ==> 0XF8006024[27:27] = 0x00000000U
9039     // .. ..     ==> MASK : 0x08000000U    VAL : 0x00000000U
9040     // .. ..
9041     EMIT_MASKWRITE(0XF8006024, 0x0FFFFFFFU ,0x0000003CU),
9042     // .. .. reg_ddrc_final_wait_x32 = 0x7
9043     // .. .. ==> 0XF8006028[6:0] = 0x00000007U
9044     // .. ..     ==> MASK : 0x0000007FU    VAL : 0x00000007U
9045     // .. .. reg_ddrc_pre_ocd_x32 = 0x0
9046     // .. .. ==> 0XF8006028[10:7] = 0x00000000U
9047     // .. ..     ==> MASK : 0x00000780U    VAL : 0x00000000U
9048     // .. .. reg_ddrc_t_mrd = 0x4
9049     // .. .. ==> 0XF8006028[13:11] = 0x00000004U
9050     // .. ..     ==> MASK : 0x00003800U    VAL : 0x00002000U
9051     // .. ..
9052     EMIT_MASKWRITE(0XF8006028, 0x00003FFFU ,0x00002007U),
9053     // .. .. reg_ddrc_emr2 = 0x8
9054     // .. .. ==> 0XF800602C[15:0] = 0x00000008U
9055     // .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000008U
9056     // .. .. reg_ddrc_emr3 = 0x0
9057     // .. .. ==> 0XF800602C[31:16] = 0x00000000U
9058     // .. ..     ==> MASK : 0xFFFF0000U    VAL : 0x00000000U
9059     // .. ..
9060     EMIT_MASKWRITE(0XF800602C, 0xFFFFFFFFU ,0x00000008U),
9061     // .. .. reg_ddrc_mr = 0x930
9062     // .. .. ==> 0XF8006030[15:0] = 0x00000930U
9063     // .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000930U
9064     // .. .. reg_ddrc_emr = 0x4
9065     // .. .. ==> 0XF8006030[31:16] = 0x00000004U
9066     // .. ..     ==> MASK : 0xFFFF0000U    VAL : 0x00040000U
9067     // .. ..
9068     EMIT_MASKWRITE(0XF8006030, 0xFFFFFFFFU ,0x00040930U),
9069     // .. .. reg_ddrc_burst_rdwr = 0x4
9070     // .. .. ==> 0XF8006034[3:0] = 0x00000004U
9071     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000004U
9072     // .. .. reg_ddrc_pre_cke_x1024 = 0x105
9073     // .. .. ==> 0XF8006034[13:4] = 0x00000105U
9074     // .. ..     ==> MASK : 0x00003FF0U    VAL : 0x00001050U
9075     // .. .. reg_ddrc_post_cke_x1024 = 0x1
9076     // .. .. ==> 0XF8006034[25:16] = 0x00000001U
9077     // .. ..     ==> MASK : 0x03FF0000U    VAL : 0x00010000U
9078     // .. .. reg_ddrc_burstchop = 0x0
9079     // .. .. ==> 0XF8006034[28:28] = 0x00000000U
9080     // .. ..     ==> MASK : 0x10000000U    VAL : 0x00000000U
9081     // .. ..
9082     EMIT_MASKWRITE(0XF8006034, 0x13FF3FFFU ,0x00011054U),
9083     // .. .. reg_ddrc_force_low_pri_n = 0x0
9084     // .. .. ==> 0XF8006038[0:0] = 0x00000000U
9085     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
9086     // .. .. reg_ddrc_dis_dq = 0x0
9087     // .. .. ==> 0XF8006038[1:1] = 0x00000000U
9088     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
9089     // .. .. reg_phy_debug_mode = 0x0
9090     // .. .. ==> 0XF8006038[6:6] = 0x00000000U
9091     // .. ..     ==> MASK : 0x00000040U    VAL : 0x00000000U
9092     // .. .. reg_phy_wr_level_start = 0x0
9093     // .. .. ==> 0XF8006038[7:7] = 0x00000000U
9094     // .. ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
9095     // .. .. reg_phy_rd_level_start = 0x0
9096     // .. .. ==> 0XF8006038[8:8] = 0x00000000U
9097     // .. ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
9098     // .. .. reg_phy_dq0_wait_t = 0x0
9099     // .. .. ==> 0XF8006038[12:9] = 0x00000000U
9100     // .. ..     ==> MASK : 0x00001E00U    VAL : 0x00000000U
9101     // .. ..
9102     EMIT_MASKWRITE(0XF8006038, 0x00001FC3U ,0x00000000U),
9103     // .. .. reg_ddrc_addrmap_bank_b0 = 0x7
9104     // .. .. ==> 0XF800603C[3:0] = 0x00000007U
9105     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000007U
9106     // .. .. reg_ddrc_addrmap_bank_b1 = 0x7
9107     // .. .. ==> 0XF800603C[7:4] = 0x00000007U
9108     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000070U
9109     // .. .. reg_ddrc_addrmap_bank_b2 = 0x7
9110     // .. .. ==> 0XF800603C[11:8] = 0x00000007U
9111     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000700U
9112     // .. .. reg_ddrc_addrmap_col_b5 = 0x0
9113     // .. .. ==> 0XF800603C[15:12] = 0x00000000U
9114     // .. ..     ==> MASK : 0x0000F000U    VAL : 0x00000000U
9115     // .. .. reg_ddrc_addrmap_col_b6 = 0x0
9116     // .. .. ==> 0XF800603C[19:16] = 0x00000000U
9117     // .. ..     ==> MASK : 0x000F0000U    VAL : 0x00000000U
9118     // .. ..
9119     EMIT_MASKWRITE(0XF800603C, 0x000FFFFFU ,0x00000777U),
9120     // .. .. reg_ddrc_addrmap_col_b2 = 0x0
9121     // .. .. ==> 0XF8006040[3:0] = 0x00000000U
9122     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000000U
9123     // .. .. reg_ddrc_addrmap_col_b3 = 0x0
9124     // .. .. ==> 0XF8006040[7:4] = 0x00000000U
9125     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000000U
9126     // .. .. reg_ddrc_addrmap_col_b4 = 0x0
9127     // .. .. ==> 0XF8006040[11:8] = 0x00000000U
9128     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000000U
9129     // .. .. reg_ddrc_addrmap_col_b7 = 0x0
9130     // .. .. ==> 0XF8006040[15:12] = 0x00000000U
9131     // .. ..     ==> MASK : 0x0000F000U    VAL : 0x00000000U
9132     // .. .. reg_ddrc_addrmap_col_b8 = 0x0
9133     // .. .. ==> 0XF8006040[19:16] = 0x00000000U
9134     // .. ..     ==> MASK : 0x000F0000U    VAL : 0x00000000U
9135     // .. .. reg_ddrc_addrmap_col_b9 = 0xf
9136     // .. .. ==> 0XF8006040[23:20] = 0x0000000FU
9137     // .. ..     ==> MASK : 0x00F00000U    VAL : 0x00F00000U
9138     // .. .. reg_ddrc_addrmap_col_b10 = 0xf
9139     // .. .. ==> 0XF8006040[27:24] = 0x0000000FU
9140     // .. ..     ==> MASK : 0x0F000000U    VAL : 0x0F000000U
9141     // .. .. reg_ddrc_addrmap_col_b11 = 0xf
9142     // .. .. ==> 0XF8006040[31:28] = 0x0000000FU
9143     // .. ..     ==> MASK : 0xF0000000U    VAL : 0xF0000000U
9144     // .. ..
9145     EMIT_MASKWRITE(0XF8006040, 0xFFFFFFFFU ,0xFFF00000U),
9146     // .. .. reg_ddrc_addrmap_row_b0 = 0x6
9147     // .. .. ==> 0XF8006044[3:0] = 0x00000006U
9148     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000006U
9149     // .. .. reg_ddrc_addrmap_row_b1 = 0x6
9150     // .. .. ==> 0XF8006044[7:4] = 0x00000006U
9151     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000060U
9152     // .. .. reg_ddrc_addrmap_row_b2_11 = 0x6
9153     // .. .. ==> 0XF8006044[11:8] = 0x00000006U
9154     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000600U
9155     // .. .. reg_ddrc_addrmap_row_b12 = 0x6
9156     // .. .. ==> 0XF8006044[15:12] = 0x00000006U
9157     // .. ..     ==> MASK : 0x0000F000U    VAL : 0x00006000U
9158     // .. .. reg_ddrc_addrmap_row_b13 = 0x6
9159     // .. .. ==> 0XF8006044[19:16] = 0x00000006U
9160     // .. ..     ==> MASK : 0x000F0000U    VAL : 0x00060000U
9161     // .. .. reg_ddrc_addrmap_row_b14 = 0x6
9162     // .. .. ==> 0XF8006044[23:20] = 0x00000006U
9163     // .. ..     ==> MASK : 0x00F00000U    VAL : 0x00600000U
9164     // .. .. reg_ddrc_addrmap_row_b15 = 0xf
9165     // .. .. ==> 0XF8006044[27:24] = 0x0000000FU
9166     // .. ..     ==> MASK : 0x0F000000U    VAL : 0x0F000000U
9167     // .. ..
9168     EMIT_MASKWRITE(0XF8006044, 0x0FFFFFFFU ,0x0F666666U),
9169     // .. .. reg_ddrc_rank0_rd_odt = 0x0
9170     // .. .. ==> 0XF8006048[2:0] = 0x00000000U
9171     // .. ..     ==> MASK : 0x00000007U    VAL : 0x00000000U
9172     // .. .. reg_ddrc_rank0_wr_odt = 0x1
9173     // .. .. ==> 0XF8006048[5:3] = 0x00000001U
9174     // .. ..     ==> MASK : 0x00000038U    VAL : 0x00000008U
9175     // .. .. reg_ddrc_rank1_rd_odt = 0x1
9176     // .. .. ==> 0XF8006048[8:6] = 0x00000001U
9177     // .. ..     ==> MASK : 0x000001C0U    VAL : 0x00000040U
9178     // .. .. reg_ddrc_rank1_wr_odt = 0x1
9179     // .. .. ==> 0XF8006048[11:9] = 0x00000001U
9180     // .. ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
9181     // .. .. reg_phy_rd_local_odt = 0x0
9182     // .. .. ==> 0XF8006048[13:12] = 0x00000000U
9183     // .. ..     ==> MASK : 0x00003000U    VAL : 0x00000000U
9184     // .. .. reg_phy_wr_local_odt = 0x3
9185     // .. .. ==> 0XF8006048[15:14] = 0x00000003U
9186     // .. ..     ==> MASK : 0x0000C000U    VAL : 0x0000C000U
9187     // .. .. reg_phy_idle_local_odt = 0x3
9188     // .. .. ==> 0XF8006048[17:16] = 0x00000003U
9189     // .. ..     ==> MASK : 0x00030000U    VAL : 0x00030000U
9190     // .. .. reg_ddrc_rank2_rd_odt = 0x0
9191     // .. .. ==> 0XF8006048[20:18] = 0x00000000U
9192     // .. ..     ==> MASK : 0x001C0000U    VAL : 0x00000000U
9193     // .. .. reg_ddrc_rank2_wr_odt = 0x0
9194     // .. .. ==> 0XF8006048[23:21] = 0x00000000U
9195     // .. ..     ==> MASK : 0x00E00000U    VAL : 0x00000000U
9196     // .. .. reg_ddrc_rank3_rd_odt = 0x0
9197     // .. .. ==> 0XF8006048[26:24] = 0x00000000U
9198     // .. ..     ==> MASK : 0x07000000U    VAL : 0x00000000U
9199     // .. .. reg_ddrc_rank3_wr_odt = 0x0
9200     // .. .. ==> 0XF8006048[29:27] = 0x00000000U
9201     // .. ..     ==> MASK : 0x38000000U    VAL : 0x00000000U
9202     // .. ..
9203     EMIT_MASKWRITE(0XF8006048, 0x3FFFFFFFU ,0x0003C248U),
9204     // .. .. reg_phy_rd_cmd_to_data = 0x0
9205     // .. .. ==> 0XF8006050[3:0] = 0x00000000U
9206     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000000U
9207     // .. .. reg_phy_wr_cmd_to_data = 0x0
9208     // .. .. ==> 0XF8006050[7:4] = 0x00000000U
9209     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000000U
9210     // .. .. reg_phy_rdc_we_to_re_delay = 0x8
9211     // .. .. ==> 0XF8006050[11:8] = 0x00000008U
9212     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000800U
9213     // .. .. reg_phy_rdc_fifo_rst_disable = 0x0
9214     // .. .. ==> 0XF8006050[15:15] = 0x00000000U
9215     // .. ..     ==> MASK : 0x00008000U    VAL : 0x00000000U
9216     // .. .. reg_phy_use_fixed_re = 0x1
9217     // .. .. ==> 0XF8006050[16:16] = 0x00000001U
9218     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00010000U
9219     // .. .. reg_phy_rdc_fifo_rst_err_cnt_clr = 0x0
9220     // .. .. ==> 0XF8006050[17:17] = 0x00000000U
9221     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
9222     // .. .. reg_phy_dis_phy_ctrl_rstn = 0x0
9223     // .. .. ==> 0XF8006050[18:18] = 0x00000000U
9224     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
9225     // .. .. reg_phy_clk_stall_level = 0x0
9226     // .. .. ==> 0XF8006050[19:19] = 0x00000000U
9227     // .. ..     ==> MASK : 0x00080000U    VAL : 0x00000000U
9228     // .. .. reg_phy_gatelvl_num_of_dq0 = 0x7
9229     // .. .. ==> 0XF8006050[27:24] = 0x00000007U
9230     // .. ..     ==> MASK : 0x0F000000U    VAL : 0x07000000U
9231     // .. .. reg_phy_wrlvl_num_of_dq0 = 0x7
9232     // .. .. ==> 0XF8006050[31:28] = 0x00000007U
9233     // .. ..     ==> MASK : 0xF0000000U    VAL : 0x70000000U
9234     // .. ..
9235     EMIT_MASKWRITE(0XF8006050, 0xFF0F8FFFU ,0x77010800U),
9236     // .. .. reg_ddrc_dll_calib_to_min_x1024 = 0x1
9237     // .. .. ==> 0XF8006058[7:0] = 0x00000001U
9238     // .. ..     ==> MASK : 0x000000FFU    VAL : 0x00000001U
9239     // .. .. reg_ddrc_dll_calib_to_max_x1024 = 0x1
9240     // .. .. ==> 0XF8006058[15:8] = 0x00000001U
9241     // .. ..     ==> MASK : 0x0000FF00U    VAL : 0x00000100U
9242     // .. .. reg_ddrc_dis_dll_calib = 0x0
9243     // .. .. ==> 0XF8006058[16:16] = 0x00000000U
9244     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
9245     // .. ..
9246     EMIT_MASKWRITE(0XF8006058, 0x0001FFFFU ,0x00000101U),
9247     // .. .. reg_ddrc_rd_odt_delay = 0x3
9248     // .. .. ==> 0XF800605C[3:0] = 0x00000003U
9249     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000003U
9250     // .. .. reg_ddrc_wr_odt_delay = 0x0
9251     // .. .. ==> 0XF800605C[7:4] = 0x00000000U
9252     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000000U
9253     // .. .. reg_ddrc_rd_odt_hold = 0x0
9254     // .. .. ==> 0XF800605C[11:8] = 0x00000000U
9255     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000000U
9256     // .. .. reg_ddrc_wr_odt_hold = 0x5
9257     // .. .. ==> 0XF800605C[15:12] = 0x00000005U
9258     // .. ..     ==> MASK : 0x0000F000U    VAL : 0x00005000U
9259     // .. ..
9260     EMIT_MASKWRITE(0XF800605C, 0x0000FFFFU ,0x00005003U),
9261     // .. .. reg_ddrc_pageclose = 0x0
9262     // .. .. ==> 0XF8006060[0:0] = 0x00000000U
9263     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
9264     // .. .. reg_ddrc_lpr_num_entries = 0x1f
9265     // .. .. ==> 0XF8006060[6:1] = 0x0000001FU
9266     // .. ..     ==> MASK : 0x0000007EU    VAL : 0x0000003EU
9267     // .. .. reg_ddrc_auto_pre_en = 0x0
9268     // .. .. ==> 0XF8006060[7:7] = 0x00000000U
9269     // .. ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
9270     // .. .. reg_ddrc_refresh_update_level = 0x0
9271     // .. .. ==> 0XF8006060[8:8] = 0x00000000U
9272     // .. ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
9273     // .. .. reg_ddrc_dis_wc = 0x0
9274     // .. .. ==> 0XF8006060[9:9] = 0x00000000U
9275     // .. ..     ==> MASK : 0x00000200U    VAL : 0x00000000U
9276     // .. .. reg_ddrc_dis_collision_page_opt = 0x0
9277     // .. .. ==> 0XF8006060[10:10] = 0x00000000U
9278     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
9279     // .. .. reg_ddrc_selfref_en = 0x0
9280     // .. .. ==> 0XF8006060[12:12] = 0x00000000U
9281     // .. ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
9282     // .. ..
9283     EMIT_MASKWRITE(0XF8006060, 0x000017FFU ,0x0000003EU),
9284     // .. .. reg_ddrc_go2critical_hysteresis = 0x0
9285     // .. .. ==> 0XF8006064[12:5] = 0x00000000U
9286     // .. ..     ==> MASK : 0x00001FE0U    VAL : 0x00000000U
9287     // .. .. reg_arb_go2critical_en = 0x1
9288     // .. .. ==> 0XF8006064[17:17] = 0x00000001U
9289     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00020000U
9290     // .. ..
9291     EMIT_MASKWRITE(0XF8006064, 0x00021FE0U ,0x00020000U),
9292     // .. .. reg_ddrc_wrlvl_ww = 0x41
9293     // .. .. ==> 0XF8006068[7:0] = 0x00000041U
9294     // .. ..     ==> MASK : 0x000000FFU    VAL : 0x00000041U
9295     // .. .. reg_ddrc_rdlvl_rr = 0x41
9296     // .. .. ==> 0XF8006068[15:8] = 0x00000041U
9297     // .. ..     ==> MASK : 0x0000FF00U    VAL : 0x00004100U
9298     // .. .. reg_ddrc_dfi_t_wlmrd = 0x28
9299     // .. .. ==> 0XF8006068[25:16] = 0x00000028U
9300     // .. ..     ==> MASK : 0x03FF0000U    VAL : 0x00280000U
9301     // .. ..
9302     EMIT_MASKWRITE(0XF8006068, 0x03FFFFFFU ,0x00284141U),
9303     // .. .. dfi_t_ctrlupd_interval_min_x1024 = 0x10
9304     // .. .. ==> 0XF800606C[7:0] = 0x00000010U
9305     // .. ..     ==> MASK : 0x000000FFU    VAL : 0x00000010U
9306     // .. .. dfi_t_ctrlupd_interval_max_x1024 = 0x16
9307     // .. .. ==> 0XF800606C[15:8] = 0x00000016U
9308     // .. ..     ==> MASK : 0x0000FF00U    VAL : 0x00001600U
9309     // .. ..
9310     EMIT_MASKWRITE(0XF800606C, 0x0000FFFFU ,0x00001610U),
9311     // .. .. refresh_timer0_start_value_x32 = 0x0
9312     // .. .. ==> 0XF80060A0[11:0] = 0x00000000U
9313     // .. ..     ==> MASK : 0x00000FFFU    VAL : 0x00000000U
9314     // .. .. refresh_timer1_start_value_x32 = 0x8
9315     // .. .. ==> 0XF80060A0[23:12] = 0x00000008U
9316     // .. ..     ==> MASK : 0x00FFF000U    VAL : 0x00008000U
9317     // .. ..
9318     EMIT_MASKWRITE(0XF80060A0, 0x00FFFFFFU ,0x00008000U),
9319     // .. .. reg_ddrc_dis_auto_zq = 0x0
9320     // .. .. ==> 0XF80060A4[0:0] = 0x00000000U
9321     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
9322     // .. .. reg_ddrc_ddr3 = 0x1
9323     // .. .. ==> 0XF80060A4[1:1] = 0x00000001U
9324     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
9325     // .. .. reg_ddrc_t_mod = 0x200
9326     // .. .. ==> 0XF80060A4[11:2] = 0x00000200U
9327     // .. ..     ==> MASK : 0x00000FFCU    VAL : 0x00000800U
9328     // .. .. reg_ddrc_t_zq_long_nop = 0x200
9329     // .. .. ==> 0XF80060A4[21:12] = 0x00000200U
9330     // .. ..     ==> MASK : 0x003FF000U    VAL : 0x00200000U
9331     // .. .. reg_ddrc_t_zq_short_nop = 0x40
9332     // .. .. ==> 0XF80060A4[31:22] = 0x00000040U
9333     // .. ..     ==> MASK : 0xFFC00000U    VAL : 0x10000000U
9334     // .. ..
9335     EMIT_MASKWRITE(0XF80060A4, 0xFFFFFFFFU ,0x10200802U),
9336     // .. .. t_zq_short_interval_x1024 = 0xcb73
9337     // .. .. ==> 0XF80060A8[19:0] = 0x0000CB73U
9338     // .. ..     ==> MASK : 0x000FFFFFU    VAL : 0x0000CB73U
9339     // .. .. dram_rstn_x1024 = 0x69
9340     // .. .. ==> 0XF80060A8[27:20] = 0x00000069U
9341     // .. ..     ==> MASK : 0x0FF00000U    VAL : 0x06900000U
9342     // .. ..
9343     EMIT_MASKWRITE(0XF80060A8, 0x0FFFFFFFU ,0x0690CB73U),
9344     // .. .. deeppowerdown_en = 0x0
9345     // .. .. ==> 0XF80060AC[0:0] = 0x00000000U
9346     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
9347     // .. .. deeppowerdown_to_x1024 = 0xff
9348     // .. .. ==> 0XF80060AC[8:1] = 0x000000FFU
9349     // .. ..     ==> MASK : 0x000001FEU    VAL : 0x000001FEU
9350     // .. ..
9351     EMIT_MASKWRITE(0XF80060AC, 0x000001FFU ,0x000001FEU),
9352     // .. .. dfi_wrlvl_max_x1024 = 0xfff
9353     // .. .. ==> 0XF80060B0[11:0] = 0x00000FFFU
9354     // .. ..     ==> MASK : 0x00000FFFU    VAL : 0x00000FFFU
9355     // .. .. dfi_rdlvl_max_x1024 = 0xfff
9356     // .. .. ==> 0XF80060B0[23:12] = 0x00000FFFU
9357     // .. ..     ==> MASK : 0x00FFF000U    VAL : 0x00FFF000U
9358     // .. .. ddrc_reg_twrlvl_max_error = 0x0
9359     // .. .. ==> 0XF80060B0[24:24] = 0x00000000U
9360     // .. ..     ==> MASK : 0x01000000U    VAL : 0x00000000U
9361     // .. .. ddrc_reg_trdlvl_max_error = 0x0
9362     // .. .. ==> 0XF80060B0[25:25] = 0x00000000U
9363     // .. ..     ==> MASK : 0x02000000U    VAL : 0x00000000U
9364     // .. .. reg_ddrc_dfi_wr_level_en = 0x1
9365     // .. .. ==> 0XF80060B0[26:26] = 0x00000001U
9366     // .. ..     ==> MASK : 0x04000000U    VAL : 0x04000000U
9367     // .. .. reg_ddrc_dfi_rd_dqs_gate_level = 0x1
9368     // .. .. ==> 0XF80060B0[27:27] = 0x00000001U
9369     // .. ..     ==> MASK : 0x08000000U    VAL : 0x08000000U
9370     // .. .. reg_ddrc_dfi_rd_data_eye_train = 0x1
9371     // .. .. ==> 0XF80060B0[28:28] = 0x00000001U
9372     // .. ..     ==> MASK : 0x10000000U    VAL : 0x10000000U
9373     // .. ..
9374     EMIT_MASKWRITE(0XF80060B0, 0x1FFFFFFFU ,0x1CFFFFFFU),
9375     // .. .. reg_ddrc_2t_delay = 0x0
9376     // .. .. ==> 0XF80060B4[8:0] = 0x00000000U
9377     // .. ..     ==> MASK : 0x000001FFU    VAL : 0x00000000U
9378     // .. .. reg_ddrc_skip_ocd = 0x1
9379     // .. .. ==> 0XF80060B4[9:9] = 0x00000001U
9380     // .. ..     ==> MASK : 0x00000200U    VAL : 0x00000200U
9381     // .. .. reg_ddrc_dis_pre_bypass = 0x0
9382     // .. .. ==> 0XF80060B4[10:10] = 0x00000000U
9383     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
9384     // .. ..
9385     EMIT_MASKWRITE(0XF80060B4, 0x000007FFU ,0x00000200U),
9386     // .. .. reg_ddrc_dfi_t_rddata_en = 0x6
9387     // .. .. ==> 0XF80060B8[4:0] = 0x00000006U
9388     // .. ..     ==> MASK : 0x0000001FU    VAL : 0x00000006U
9389     // .. .. reg_ddrc_dfi_t_ctrlup_min = 0x3
9390     // .. .. ==> 0XF80060B8[14:5] = 0x00000003U
9391     // .. ..     ==> MASK : 0x00007FE0U    VAL : 0x00000060U
9392     // .. .. reg_ddrc_dfi_t_ctrlup_max = 0x40
9393     // .. .. ==> 0XF80060B8[24:15] = 0x00000040U
9394     // .. ..     ==> MASK : 0x01FF8000U    VAL : 0x00200000U
9395     // .. ..
9396     EMIT_MASKWRITE(0XF80060B8, 0x01FFFFFFU ,0x00200066U),
9397     // .. .. START: RESET ECC ERROR
9398     // .. .. Clear_Uncorrectable_DRAM_ECC_error = 1
9399     // .. .. ==> 0XF80060C4[0:0] = 0x00000001U
9400     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
9401     // .. .. Clear_Correctable_DRAM_ECC_error = 1
9402     // .. .. ==> 0XF80060C4[1:1] = 0x00000001U
9403     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
9404     // .. ..
9405     EMIT_MASKWRITE(0XF80060C4, 0x00000003U ,0x00000003U),
9406     // .. .. FINISH: RESET ECC ERROR
9407     // .. .. Clear_Uncorrectable_DRAM_ECC_error = 0x0
9408     // .. .. ==> 0XF80060C4[0:0] = 0x00000000U
9409     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
9410     // .. .. Clear_Correctable_DRAM_ECC_error = 0x0
9411     // .. .. ==> 0XF80060C4[1:1] = 0x00000000U
9412     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
9413     // .. ..
9414     EMIT_MASKWRITE(0XF80060C4, 0x00000003U ,0x00000000U),
9415     // .. .. CORR_ECC_LOG_VALID = 0x0
9416     // .. .. ==> 0XF80060C8[0:0] = 0x00000000U
9417     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
9418     // .. .. ECC_CORRECTED_BIT_NUM = 0x0
9419     // .. .. ==> 0XF80060C8[7:1] = 0x00000000U
9420     // .. ..     ==> MASK : 0x000000FEU    VAL : 0x00000000U
9421     // .. ..
9422     EMIT_MASKWRITE(0XF80060C8, 0x000000FFU ,0x00000000U),
9423     // .. .. UNCORR_ECC_LOG_VALID = 0x0
9424     // .. .. ==> 0XF80060DC[0:0] = 0x00000000U
9425     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
9426     // .. ..
9427     EMIT_MASKWRITE(0XF80060DC, 0x00000001U ,0x00000000U),
9428     // .. .. STAT_NUM_CORR_ERR = 0x0
9429     // .. .. ==> 0XF80060F0[15:8] = 0x00000000U
9430     // .. ..     ==> MASK : 0x0000FF00U    VAL : 0x00000000U
9431     // .. .. STAT_NUM_UNCORR_ERR = 0x0
9432     // .. .. ==> 0XF80060F0[7:0] = 0x00000000U
9433     // .. ..     ==> MASK : 0x000000FFU    VAL : 0x00000000U
9434     // .. ..
9435     EMIT_MASKWRITE(0XF80060F0, 0x0000FFFFU ,0x00000000U),
9436     // .. .. reg_ddrc_ecc_mode = 0x0
9437     // .. .. ==> 0XF80060F4[2:0] = 0x00000000U
9438     // .. ..     ==> MASK : 0x00000007U    VAL : 0x00000000U
9439     // .. .. reg_ddrc_dis_scrub = 0x1
9440     // .. .. ==> 0XF80060F4[3:3] = 0x00000001U
9441     // .. ..     ==> MASK : 0x00000008U    VAL : 0x00000008U
9442     // .. ..
9443     EMIT_MASKWRITE(0XF80060F4, 0x0000000FU ,0x00000008U),
9444     // .. .. reg_phy_dif_on = 0x0
9445     // .. .. ==> 0XF8006114[3:0] = 0x00000000U
9446     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000000U
9447     // .. .. reg_phy_dif_off = 0x0
9448     // .. .. ==> 0XF8006114[7:4] = 0x00000000U
9449     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000000U
9450     // .. ..
9451     EMIT_MASKWRITE(0XF8006114, 0x000000FFU ,0x00000000U),
9452     // .. .. reg_phy_data_slice_in_use = 0x1
9453     // .. .. ==> 0XF8006118[0:0] = 0x00000001U
9454     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
9455     // .. .. reg_phy_rdlvl_inc_mode = 0x0
9456     // .. .. ==> 0XF8006118[1:1] = 0x00000000U
9457     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
9458     // .. .. reg_phy_gatelvl_inc_mode = 0x0
9459     // .. .. ==> 0XF8006118[2:2] = 0x00000000U
9460     // .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
9461     // .. .. reg_phy_wrlvl_inc_mode = 0x0
9462     // .. .. ==> 0XF8006118[3:3] = 0x00000000U
9463     // .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
9464     // .. .. reg_phy_board_lpbk_tx = 0x0
9465     // .. .. ==> 0XF8006118[4:4] = 0x00000000U
9466     // .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
9467     // .. .. reg_phy_board_lpbk_rx = 0x0
9468     // .. .. ==> 0XF8006118[5:5] = 0x00000000U
9469     // .. ..     ==> MASK : 0x00000020U    VAL : 0x00000000U
9470     // .. .. reg_phy_bist_shift_dq = 0x0
9471     // .. .. ==> 0XF8006118[14:6] = 0x00000000U
9472     // .. ..     ==> MASK : 0x00007FC0U    VAL : 0x00000000U
9473     // .. .. reg_phy_bist_err_clr = 0x0
9474     // .. .. ==> 0XF8006118[23:15] = 0x00000000U
9475     // .. ..     ==> MASK : 0x00FF8000U    VAL : 0x00000000U
9476     // .. .. reg_phy_dq_offset = 0x40
9477     // .. .. ==> 0XF8006118[30:24] = 0x00000040U
9478     // .. ..     ==> MASK : 0x7F000000U    VAL : 0x40000000U
9479     // .. ..
9480     EMIT_MASKWRITE(0XF8006118, 0x7FFFFFFFU ,0x40000001U),
9481     // .. .. reg_phy_data_slice_in_use = 0x1
9482     // .. .. ==> 0XF800611C[0:0] = 0x00000001U
9483     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
9484     // .. .. reg_phy_rdlvl_inc_mode = 0x0
9485     // .. .. ==> 0XF800611C[1:1] = 0x00000000U
9486     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
9487     // .. .. reg_phy_gatelvl_inc_mode = 0x0
9488     // .. .. ==> 0XF800611C[2:2] = 0x00000000U
9489     // .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
9490     // .. .. reg_phy_wrlvl_inc_mode = 0x0
9491     // .. .. ==> 0XF800611C[3:3] = 0x00000000U
9492     // .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
9493     // .. .. reg_phy_board_lpbk_tx = 0x0
9494     // .. .. ==> 0XF800611C[4:4] = 0x00000000U
9495     // .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
9496     // .. .. reg_phy_board_lpbk_rx = 0x0
9497     // .. .. ==> 0XF800611C[5:5] = 0x00000000U
9498     // .. ..     ==> MASK : 0x00000020U    VAL : 0x00000000U
9499     // .. .. reg_phy_bist_shift_dq = 0x0
9500     // .. .. ==> 0XF800611C[14:6] = 0x00000000U
9501     // .. ..     ==> MASK : 0x00007FC0U    VAL : 0x00000000U
9502     // .. .. reg_phy_bist_err_clr = 0x0
9503     // .. .. ==> 0XF800611C[23:15] = 0x00000000U
9504     // .. ..     ==> MASK : 0x00FF8000U    VAL : 0x00000000U
9505     // .. .. reg_phy_dq_offset = 0x40
9506     // .. .. ==> 0XF800611C[30:24] = 0x00000040U
9507     // .. ..     ==> MASK : 0x7F000000U    VAL : 0x40000000U
9508     // .. ..
9509     EMIT_MASKWRITE(0XF800611C, 0x7FFFFFFFU ,0x40000001U),
9510     // .. .. reg_phy_data_slice_in_use = 0x1
9511     // .. .. ==> 0XF8006120[0:0] = 0x00000001U
9512     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
9513     // .. .. reg_phy_rdlvl_inc_mode = 0x0
9514     // .. .. ==> 0XF8006120[1:1] = 0x00000000U
9515     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
9516     // .. .. reg_phy_gatelvl_inc_mode = 0x0
9517     // .. .. ==> 0XF8006120[2:2] = 0x00000000U
9518     // .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
9519     // .. .. reg_phy_wrlvl_inc_mode = 0x0
9520     // .. .. ==> 0XF8006120[3:3] = 0x00000000U
9521     // .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
9522     // .. .. reg_phy_board_lpbk_tx = 0x0
9523     // .. .. ==> 0XF8006120[4:4] = 0x00000000U
9524     // .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
9525     // .. .. reg_phy_board_lpbk_rx = 0x0
9526     // .. .. ==> 0XF8006120[5:5] = 0x00000000U
9527     // .. ..     ==> MASK : 0x00000020U    VAL : 0x00000000U
9528     // .. .. reg_phy_bist_shift_dq = 0x0
9529     // .. .. ==> 0XF8006120[14:6] = 0x00000000U
9530     // .. ..     ==> MASK : 0x00007FC0U    VAL : 0x00000000U
9531     // .. .. reg_phy_bist_err_clr = 0x0
9532     // .. .. ==> 0XF8006120[23:15] = 0x00000000U
9533     // .. ..     ==> MASK : 0x00FF8000U    VAL : 0x00000000U
9534     // .. .. reg_phy_dq_offset = 0x40
9535     // .. .. ==> 0XF8006120[30:24] = 0x00000040U
9536     // .. ..     ==> MASK : 0x7F000000U    VAL : 0x40000000U
9537     // .. ..
9538     EMIT_MASKWRITE(0XF8006120, 0x7FFFFFFFU ,0x40000001U),
9539     // .. .. reg_phy_data_slice_in_use = 0x1
9540     // .. .. ==> 0XF8006124[0:0] = 0x00000001U
9541     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
9542     // .. .. reg_phy_rdlvl_inc_mode = 0x0
9543     // .. .. ==> 0XF8006124[1:1] = 0x00000000U
9544     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
9545     // .. .. reg_phy_gatelvl_inc_mode = 0x0
9546     // .. .. ==> 0XF8006124[2:2] = 0x00000000U
9547     // .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
9548     // .. .. reg_phy_wrlvl_inc_mode = 0x0
9549     // .. .. ==> 0XF8006124[3:3] = 0x00000000U
9550     // .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
9551     // .. .. reg_phy_board_lpbk_tx = 0x0
9552     // .. .. ==> 0XF8006124[4:4] = 0x00000000U
9553     // .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
9554     // .. .. reg_phy_board_lpbk_rx = 0x0
9555     // .. .. ==> 0XF8006124[5:5] = 0x00000000U
9556     // .. ..     ==> MASK : 0x00000020U    VAL : 0x00000000U
9557     // .. .. reg_phy_bist_shift_dq = 0x0
9558     // .. .. ==> 0XF8006124[14:6] = 0x00000000U
9559     // .. ..     ==> MASK : 0x00007FC0U    VAL : 0x00000000U
9560     // .. .. reg_phy_bist_err_clr = 0x0
9561     // .. .. ==> 0XF8006124[23:15] = 0x00000000U
9562     // .. ..     ==> MASK : 0x00FF8000U    VAL : 0x00000000U
9563     // .. .. reg_phy_dq_offset = 0x40
9564     // .. .. ==> 0XF8006124[30:24] = 0x00000040U
9565     // .. ..     ==> MASK : 0x7F000000U    VAL : 0x40000000U
9566     // .. ..
9567     EMIT_MASKWRITE(0XF8006124, 0x7FFFFFFFU ,0x40000001U),
9568     // .. .. reg_phy_wrlvl_init_ratio = 0x0
9569     // .. .. ==> 0XF800612C[9:0] = 0x00000000U
9570     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000000U
9571     // .. .. reg_phy_gatelvl_init_ratio = 0xb0
9572     // .. .. ==> 0XF800612C[19:10] = 0x000000B0U
9573     // .. ..     ==> MASK : 0x000FFC00U    VAL : 0x0002C000U
9574     // .. ..
9575     EMIT_MASKWRITE(0XF800612C, 0x000FFFFFU ,0x0002C000U),
9576     // .. .. reg_phy_wrlvl_init_ratio = 0x0
9577     // .. .. ==> 0XF8006130[9:0] = 0x00000000U
9578     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000000U
9579     // .. .. reg_phy_gatelvl_init_ratio = 0xb1
9580     // .. .. ==> 0XF8006130[19:10] = 0x000000B1U
9581     // .. ..     ==> MASK : 0x000FFC00U    VAL : 0x0002C400U
9582     // .. ..
9583     EMIT_MASKWRITE(0XF8006130, 0x000FFFFFU ,0x0002C400U),
9584     // .. .. reg_phy_wrlvl_init_ratio = 0x3
9585     // .. .. ==> 0XF8006134[9:0] = 0x00000003U
9586     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000003U
9587     // .. .. reg_phy_gatelvl_init_ratio = 0xbc
9588     // .. .. ==> 0XF8006134[19:10] = 0x000000BCU
9589     // .. ..     ==> MASK : 0x000FFC00U    VAL : 0x0002F000U
9590     // .. ..
9591     EMIT_MASKWRITE(0XF8006134, 0x000FFFFFU ,0x0002F003U),
9592     // .. .. reg_phy_wrlvl_init_ratio = 0x3
9593     // .. .. ==> 0XF8006138[9:0] = 0x00000003U
9594     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000003U
9595     // .. .. reg_phy_gatelvl_init_ratio = 0xbb
9596     // .. .. ==> 0XF8006138[19:10] = 0x000000BBU
9597     // .. ..     ==> MASK : 0x000FFC00U    VAL : 0x0002EC00U
9598     // .. ..
9599     EMIT_MASKWRITE(0XF8006138, 0x000FFFFFU ,0x0002EC03U),
9600     // .. .. reg_phy_rd_dqs_slave_ratio = 0x35
9601     // .. .. ==> 0XF8006140[9:0] = 0x00000035U
9602     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000035U
9603     // .. .. reg_phy_rd_dqs_slave_force = 0x0
9604     // .. .. ==> 0XF8006140[10:10] = 0x00000000U
9605     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
9606     // .. .. reg_phy_rd_dqs_slave_delay = 0x0
9607     // .. .. ==> 0XF8006140[19:11] = 0x00000000U
9608     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
9609     // .. ..
9610     EMIT_MASKWRITE(0XF8006140, 0x000FFFFFU ,0x00000035U),
9611     // .. .. reg_phy_rd_dqs_slave_ratio = 0x35
9612     // .. .. ==> 0XF8006144[9:0] = 0x00000035U
9613     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000035U
9614     // .. .. reg_phy_rd_dqs_slave_force = 0x0
9615     // .. .. ==> 0XF8006144[10:10] = 0x00000000U
9616     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
9617     // .. .. reg_phy_rd_dqs_slave_delay = 0x0
9618     // .. .. ==> 0XF8006144[19:11] = 0x00000000U
9619     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
9620     // .. ..
9621     EMIT_MASKWRITE(0XF8006144, 0x000FFFFFU ,0x00000035U),
9622     // .. .. reg_phy_rd_dqs_slave_ratio = 0x35
9623     // .. .. ==> 0XF8006148[9:0] = 0x00000035U
9624     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000035U
9625     // .. .. reg_phy_rd_dqs_slave_force = 0x0
9626     // .. .. ==> 0XF8006148[10:10] = 0x00000000U
9627     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
9628     // .. .. reg_phy_rd_dqs_slave_delay = 0x0
9629     // .. .. ==> 0XF8006148[19:11] = 0x00000000U
9630     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
9631     // .. ..
9632     EMIT_MASKWRITE(0XF8006148, 0x000FFFFFU ,0x00000035U),
9633     // .. .. reg_phy_rd_dqs_slave_ratio = 0x35
9634     // .. .. ==> 0XF800614C[9:0] = 0x00000035U
9635     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000035U
9636     // .. .. reg_phy_rd_dqs_slave_force = 0x0
9637     // .. .. ==> 0XF800614C[10:10] = 0x00000000U
9638     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
9639     // .. .. reg_phy_rd_dqs_slave_delay = 0x0
9640     // .. .. ==> 0XF800614C[19:11] = 0x00000000U
9641     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
9642     // .. ..
9643     EMIT_MASKWRITE(0XF800614C, 0x000FFFFFU ,0x00000035U),
9644     // .. .. reg_phy_wr_dqs_slave_ratio = 0x77
9645     // .. .. ==> 0XF8006154[9:0] = 0x00000077U
9646     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000077U
9647     // .. .. reg_phy_wr_dqs_slave_force = 0x0
9648     // .. .. ==> 0XF8006154[10:10] = 0x00000000U
9649     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
9650     // .. .. reg_phy_wr_dqs_slave_delay = 0x0
9651     // .. .. ==> 0XF8006154[19:11] = 0x00000000U
9652     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
9653     // .. ..
9654     EMIT_MASKWRITE(0XF8006154, 0x000FFFFFU ,0x00000077U),
9655     // .. .. reg_phy_wr_dqs_slave_ratio = 0x77
9656     // .. .. ==> 0XF8006158[9:0] = 0x00000077U
9657     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000077U
9658     // .. .. reg_phy_wr_dqs_slave_force = 0x0
9659     // .. .. ==> 0XF8006158[10:10] = 0x00000000U
9660     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
9661     // .. .. reg_phy_wr_dqs_slave_delay = 0x0
9662     // .. .. ==> 0XF8006158[19:11] = 0x00000000U
9663     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
9664     // .. ..
9665     EMIT_MASKWRITE(0XF8006158, 0x000FFFFFU ,0x00000077U),
9666     // .. .. reg_phy_wr_dqs_slave_ratio = 0x83
9667     // .. .. ==> 0XF800615C[9:0] = 0x00000083U
9668     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000083U
9669     // .. .. reg_phy_wr_dqs_slave_force = 0x0
9670     // .. .. ==> 0XF800615C[10:10] = 0x00000000U
9671     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
9672     // .. .. reg_phy_wr_dqs_slave_delay = 0x0
9673     // .. .. ==> 0XF800615C[19:11] = 0x00000000U
9674     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
9675     // .. ..
9676     EMIT_MASKWRITE(0XF800615C, 0x000FFFFFU ,0x00000083U),
9677     // .. .. reg_phy_wr_dqs_slave_ratio = 0x83
9678     // .. .. ==> 0XF8006160[9:0] = 0x00000083U
9679     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000083U
9680     // .. .. reg_phy_wr_dqs_slave_force = 0x0
9681     // .. .. ==> 0XF8006160[10:10] = 0x00000000U
9682     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
9683     // .. .. reg_phy_wr_dqs_slave_delay = 0x0
9684     // .. .. ==> 0XF8006160[19:11] = 0x00000000U
9685     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
9686     // .. ..
9687     EMIT_MASKWRITE(0XF8006160, 0x000FFFFFU ,0x00000083U),
9688     // .. .. reg_phy_fifo_we_slave_ratio = 0x105
9689     // .. .. ==> 0XF8006168[10:0] = 0x00000105U
9690     // .. ..     ==> MASK : 0x000007FFU    VAL : 0x00000105U
9691     // .. .. reg_phy_fifo_we_in_force = 0x0
9692     // .. .. ==> 0XF8006168[11:11] = 0x00000000U
9693     // .. ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
9694     // .. .. reg_phy_fifo_we_in_delay = 0x0
9695     // .. .. ==> 0XF8006168[20:12] = 0x00000000U
9696     // .. ..     ==> MASK : 0x001FF000U    VAL : 0x00000000U
9697     // .. ..
9698     EMIT_MASKWRITE(0XF8006168, 0x001FFFFFU ,0x00000105U),
9699     // .. .. reg_phy_fifo_we_slave_ratio = 0x106
9700     // .. .. ==> 0XF800616C[10:0] = 0x00000106U
9701     // .. ..     ==> MASK : 0x000007FFU    VAL : 0x00000106U
9702     // .. .. reg_phy_fifo_we_in_force = 0x0
9703     // .. .. ==> 0XF800616C[11:11] = 0x00000000U
9704     // .. ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
9705     // .. .. reg_phy_fifo_we_in_delay = 0x0
9706     // .. .. ==> 0XF800616C[20:12] = 0x00000000U
9707     // .. ..     ==> MASK : 0x001FF000U    VAL : 0x00000000U
9708     // .. ..
9709     EMIT_MASKWRITE(0XF800616C, 0x001FFFFFU ,0x00000106U),
9710     // .. .. reg_phy_fifo_we_slave_ratio = 0x111
9711     // .. .. ==> 0XF8006170[10:0] = 0x00000111U
9712     // .. ..     ==> MASK : 0x000007FFU    VAL : 0x00000111U
9713     // .. .. reg_phy_fifo_we_in_force = 0x0
9714     // .. .. ==> 0XF8006170[11:11] = 0x00000000U
9715     // .. ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
9716     // .. .. reg_phy_fifo_we_in_delay = 0x0
9717     // .. .. ==> 0XF8006170[20:12] = 0x00000000U
9718     // .. ..     ==> MASK : 0x001FF000U    VAL : 0x00000000U
9719     // .. ..
9720     EMIT_MASKWRITE(0XF8006170, 0x001FFFFFU ,0x00000111U),
9721     // .. .. reg_phy_fifo_we_slave_ratio = 0x110
9722     // .. .. ==> 0XF8006174[10:0] = 0x00000110U
9723     // .. ..     ==> MASK : 0x000007FFU    VAL : 0x00000110U
9724     // .. .. reg_phy_fifo_we_in_force = 0x0
9725     // .. .. ==> 0XF8006174[11:11] = 0x00000000U
9726     // .. ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
9727     // .. .. reg_phy_fifo_we_in_delay = 0x0
9728     // .. .. ==> 0XF8006174[20:12] = 0x00000000U
9729     // .. ..     ==> MASK : 0x001FF000U    VAL : 0x00000000U
9730     // .. ..
9731     EMIT_MASKWRITE(0XF8006174, 0x001FFFFFU ,0x00000110U),
9732     // .. .. reg_phy_wr_data_slave_ratio = 0xb7
9733     // .. .. ==> 0XF800617C[9:0] = 0x000000B7U
9734     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000000B7U
9735     // .. .. reg_phy_wr_data_slave_force = 0x0
9736     // .. .. ==> 0XF800617C[10:10] = 0x00000000U
9737     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
9738     // .. .. reg_phy_wr_data_slave_delay = 0x0
9739     // .. .. ==> 0XF800617C[19:11] = 0x00000000U
9740     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
9741     // .. ..
9742     EMIT_MASKWRITE(0XF800617C, 0x000FFFFFU ,0x000000B7U),
9743     // .. .. reg_phy_wr_data_slave_ratio = 0xb7
9744     // .. .. ==> 0XF8006180[9:0] = 0x000000B7U
9745     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000000B7U
9746     // .. .. reg_phy_wr_data_slave_force = 0x0
9747     // .. .. ==> 0XF8006180[10:10] = 0x00000000U
9748     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
9749     // .. .. reg_phy_wr_data_slave_delay = 0x0
9750     // .. .. ==> 0XF8006180[19:11] = 0x00000000U
9751     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
9752     // .. ..
9753     EMIT_MASKWRITE(0XF8006180, 0x000FFFFFU ,0x000000B7U),
9754     // .. .. reg_phy_wr_data_slave_ratio = 0xc3
9755     // .. .. ==> 0XF8006184[9:0] = 0x000000C3U
9756     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000000C3U
9757     // .. .. reg_phy_wr_data_slave_force = 0x0
9758     // .. .. ==> 0XF8006184[10:10] = 0x00000000U
9759     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
9760     // .. .. reg_phy_wr_data_slave_delay = 0x0
9761     // .. .. ==> 0XF8006184[19:11] = 0x00000000U
9762     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
9763     // .. ..
9764     EMIT_MASKWRITE(0XF8006184, 0x000FFFFFU ,0x000000C3U),
9765     // .. .. reg_phy_wr_data_slave_ratio = 0xc3
9766     // .. .. ==> 0XF8006188[9:0] = 0x000000C3U
9767     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000000C3U
9768     // .. .. reg_phy_wr_data_slave_force = 0x0
9769     // .. .. ==> 0XF8006188[10:10] = 0x00000000U
9770     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
9771     // .. .. reg_phy_wr_data_slave_delay = 0x0
9772     // .. .. ==> 0XF8006188[19:11] = 0x00000000U
9773     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
9774     // .. ..
9775     EMIT_MASKWRITE(0XF8006188, 0x000FFFFFU ,0x000000C3U),
9776     // .. .. reg_phy_loopback = 0x0
9777     // .. .. ==> 0XF8006190[0:0] = 0x00000000U
9778     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
9779     // .. .. reg_phy_bl2 = 0x0
9780     // .. .. ==> 0XF8006190[1:1] = 0x00000000U
9781     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
9782     // .. .. reg_phy_at_spd_atpg = 0x0
9783     // .. .. ==> 0XF8006190[2:2] = 0x00000000U
9784     // .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
9785     // .. .. reg_phy_bist_enable = 0x0
9786     // .. .. ==> 0XF8006190[3:3] = 0x00000000U
9787     // .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
9788     // .. .. reg_phy_bist_force_err = 0x0
9789     // .. .. ==> 0XF8006190[4:4] = 0x00000000U
9790     // .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
9791     // .. .. reg_phy_bist_mode = 0x0
9792     // .. .. ==> 0XF8006190[6:5] = 0x00000000U
9793     // .. ..     ==> MASK : 0x00000060U    VAL : 0x00000000U
9794     // .. .. reg_phy_invert_clkout = 0x1
9795     // .. .. ==> 0XF8006190[7:7] = 0x00000001U
9796     // .. ..     ==> MASK : 0x00000080U    VAL : 0x00000080U
9797     // .. .. reg_phy_all_dq_mpr_rd_resp = 0x0
9798     // .. .. ==> 0XF8006190[8:8] = 0x00000000U
9799     // .. ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
9800     // .. .. reg_phy_sel_logic = 0x0
9801     // .. .. ==> 0XF8006190[9:9] = 0x00000000U
9802     // .. ..     ==> MASK : 0x00000200U    VAL : 0x00000000U
9803     // .. .. reg_phy_ctrl_slave_ratio = 0x100
9804     // .. .. ==> 0XF8006190[19:10] = 0x00000100U
9805     // .. ..     ==> MASK : 0x000FFC00U    VAL : 0x00040000U
9806     // .. .. reg_phy_ctrl_slave_force = 0x0
9807     // .. .. ==> 0XF8006190[20:20] = 0x00000000U
9808     // .. ..     ==> MASK : 0x00100000U    VAL : 0x00000000U
9809     // .. .. reg_phy_ctrl_slave_delay = 0x0
9810     // .. .. ==> 0XF8006190[27:21] = 0x00000000U
9811     // .. ..     ==> MASK : 0x0FE00000U    VAL : 0x00000000U
9812     // .. .. reg_phy_use_rank0_delays = 0x1
9813     // .. .. ==> 0XF8006190[28:28] = 0x00000001U
9814     // .. ..     ==> MASK : 0x10000000U    VAL : 0x10000000U
9815     // .. .. reg_phy_lpddr = 0x0
9816     // .. .. ==> 0XF8006190[29:29] = 0x00000000U
9817     // .. ..     ==> MASK : 0x20000000U    VAL : 0x00000000U
9818     // .. .. reg_phy_cmd_latency = 0x0
9819     // .. .. ==> 0XF8006190[30:30] = 0x00000000U
9820     // .. ..     ==> MASK : 0x40000000U    VAL : 0x00000000U
9821     // .. .. reg_phy_int_lpbk = 0x0
9822     // .. .. ==> 0XF8006190[31:31] = 0x00000000U
9823     // .. ..     ==> MASK : 0x80000000U    VAL : 0x00000000U
9824     // .. ..
9825     EMIT_MASKWRITE(0XF8006190, 0xFFFFFFFFU ,0x10040080U),
9826     // .. .. reg_phy_wr_rl_delay = 0x2
9827     // .. .. ==> 0XF8006194[4:0] = 0x00000002U
9828     // .. ..     ==> MASK : 0x0000001FU    VAL : 0x00000002U
9829     // .. .. reg_phy_rd_rl_delay = 0x4
9830     // .. .. ==> 0XF8006194[9:5] = 0x00000004U
9831     // .. ..     ==> MASK : 0x000003E0U    VAL : 0x00000080U
9832     // .. .. reg_phy_dll_lock_diff = 0xf
9833     // .. .. ==> 0XF8006194[13:10] = 0x0000000FU
9834     // .. ..     ==> MASK : 0x00003C00U    VAL : 0x00003C00U
9835     // .. .. reg_phy_use_wr_level = 0x1
9836     // .. .. ==> 0XF8006194[14:14] = 0x00000001U
9837     // .. ..     ==> MASK : 0x00004000U    VAL : 0x00004000U
9838     // .. .. reg_phy_use_rd_dqs_gate_level = 0x1
9839     // .. .. ==> 0XF8006194[15:15] = 0x00000001U
9840     // .. ..     ==> MASK : 0x00008000U    VAL : 0x00008000U
9841     // .. .. reg_phy_use_rd_data_eye_level = 0x1
9842     // .. .. ==> 0XF8006194[16:16] = 0x00000001U
9843     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00010000U
9844     // .. .. reg_phy_dis_calib_rst = 0x0
9845     // .. .. ==> 0XF8006194[17:17] = 0x00000000U
9846     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
9847     // .. .. reg_phy_ctrl_slave_delay = 0x0
9848     // .. .. ==> 0XF8006194[19:18] = 0x00000000U
9849     // .. ..     ==> MASK : 0x000C0000U    VAL : 0x00000000U
9850     // .. ..
9851     EMIT_MASKWRITE(0XF8006194, 0x000FFFFFU ,0x0001FC82U),
9852     // .. .. reg_arb_page_addr_mask = 0x0
9853     // .. .. ==> 0XF8006204[31:0] = 0x00000000U
9854     // .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0x00000000U
9855     // .. ..
9856     EMIT_MASKWRITE(0XF8006204, 0xFFFFFFFFU ,0x00000000U),
9857     // .. .. reg_arb_pri_wr_portn = 0x3ff
9858     // .. .. ==> 0XF8006208[9:0] = 0x000003FFU
9859     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
9860     // .. .. reg_arb_disable_aging_wr_portn = 0x0
9861     // .. .. ==> 0XF8006208[16:16] = 0x00000000U
9862     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
9863     // .. .. reg_arb_disable_urgent_wr_portn = 0x0
9864     // .. .. ==> 0XF8006208[17:17] = 0x00000000U
9865     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
9866     // .. .. reg_arb_dis_page_match_wr_portn = 0x0
9867     // .. .. ==> 0XF8006208[18:18] = 0x00000000U
9868     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
9869     // .. .. reg_arb_dis_rmw_portn = 0x1
9870     // .. .. ==> 0XF8006208[19:19] = 0x00000001U
9871     // .. ..     ==> MASK : 0x00080000U    VAL : 0x00080000U
9872     // .. ..
9873     EMIT_MASKWRITE(0XF8006208, 0x000F03FFU ,0x000803FFU),
9874     // .. .. reg_arb_pri_wr_portn = 0x3ff
9875     // .. .. ==> 0XF800620C[9:0] = 0x000003FFU
9876     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
9877     // .. .. reg_arb_disable_aging_wr_portn = 0x0
9878     // .. .. ==> 0XF800620C[16:16] = 0x00000000U
9879     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
9880     // .. .. reg_arb_disable_urgent_wr_portn = 0x0
9881     // .. .. ==> 0XF800620C[17:17] = 0x00000000U
9882     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
9883     // .. .. reg_arb_dis_page_match_wr_portn = 0x0
9884     // .. .. ==> 0XF800620C[18:18] = 0x00000000U
9885     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
9886     // .. .. reg_arb_dis_rmw_portn = 0x1
9887     // .. .. ==> 0XF800620C[19:19] = 0x00000001U
9888     // .. ..     ==> MASK : 0x00080000U    VAL : 0x00080000U
9889     // .. ..
9890     EMIT_MASKWRITE(0XF800620C, 0x000F03FFU ,0x000803FFU),
9891     // .. .. reg_arb_pri_wr_portn = 0x3ff
9892     // .. .. ==> 0XF8006210[9:0] = 0x000003FFU
9893     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
9894     // .. .. reg_arb_disable_aging_wr_portn = 0x0
9895     // .. .. ==> 0XF8006210[16:16] = 0x00000000U
9896     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
9897     // .. .. reg_arb_disable_urgent_wr_portn = 0x0
9898     // .. .. ==> 0XF8006210[17:17] = 0x00000000U
9899     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
9900     // .. .. reg_arb_dis_page_match_wr_portn = 0x0
9901     // .. .. ==> 0XF8006210[18:18] = 0x00000000U
9902     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
9903     // .. .. reg_arb_dis_rmw_portn = 0x1
9904     // .. .. ==> 0XF8006210[19:19] = 0x00000001U
9905     // .. ..     ==> MASK : 0x00080000U    VAL : 0x00080000U
9906     // .. ..
9907     EMIT_MASKWRITE(0XF8006210, 0x000F03FFU ,0x000803FFU),
9908     // .. .. reg_arb_pri_wr_portn = 0x3ff
9909     // .. .. ==> 0XF8006214[9:0] = 0x000003FFU
9910     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
9911     // .. .. reg_arb_disable_aging_wr_portn = 0x0
9912     // .. .. ==> 0XF8006214[16:16] = 0x00000000U
9913     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
9914     // .. .. reg_arb_disable_urgent_wr_portn = 0x0
9915     // .. .. ==> 0XF8006214[17:17] = 0x00000000U
9916     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
9917     // .. .. reg_arb_dis_page_match_wr_portn = 0x0
9918     // .. .. ==> 0XF8006214[18:18] = 0x00000000U
9919     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
9920     // .. .. reg_arb_dis_rmw_portn = 0x1
9921     // .. .. ==> 0XF8006214[19:19] = 0x00000001U
9922     // .. ..     ==> MASK : 0x00080000U    VAL : 0x00080000U
9923     // .. ..
9924     EMIT_MASKWRITE(0XF8006214, 0x000F03FFU ,0x000803FFU),
9925     // .. .. reg_arb_pri_rd_portn = 0x3ff
9926     // .. .. ==> 0XF8006218[9:0] = 0x000003FFU
9927     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
9928     // .. .. reg_arb_disable_aging_rd_portn = 0x0
9929     // .. .. ==> 0XF8006218[16:16] = 0x00000000U
9930     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
9931     // .. .. reg_arb_disable_urgent_rd_portn = 0x0
9932     // .. .. ==> 0XF8006218[17:17] = 0x00000000U
9933     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
9934     // .. .. reg_arb_dis_page_match_rd_portn = 0x0
9935     // .. .. ==> 0XF8006218[18:18] = 0x00000000U
9936     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
9937     // .. .. reg_arb_set_hpr_rd_portn = 0x0
9938     // .. .. ==> 0XF8006218[19:19] = 0x00000000U
9939     // .. ..     ==> MASK : 0x00080000U    VAL : 0x00000000U
9940     // .. ..
9941     EMIT_MASKWRITE(0XF8006218, 0x000F03FFU ,0x000003FFU),
9942     // .. .. reg_arb_pri_rd_portn = 0x3ff
9943     // .. .. ==> 0XF800621C[9:0] = 0x000003FFU
9944     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
9945     // .. .. reg_arb_disable_aging_rd_portn = 0x0
9946     // .. .. ==> 0XF800621C[16:16] = 0x00000000U
9947     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
9948     // .. .. reg_arb_disable_urgent_rd_portn = 0x0
9949     // .. .. ==> 0XF800621C[17:17] = 0x00000000U
9950     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
9951     // .. .. reg_arb_dis_page_match_rd_portn = 0x0
9952     // .. .. ==> 0XF800621C[18:18] = 0x00000000U
9953     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
9954     // .. .. reg_arb_set_hpr_rd_portn = 0x0
9955     // .. .. ==> 0XF800621C[19:19] = 0x00000000U
9956     // .. ..     ==> MASK : 0x00080000U    VAL : 0x00000000U
9957     // .. ..
9958     EMIT_MASKWRITE(0XF800621C, 0x000F03FFU ,0x000003FFU),
9959     // .. .. reg_arb_pri_rd_portn = 0x3ff
9960     // .. .. ==> 0XF8006220[9:0] = 0x000003FFU
9961     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
9962     // .. .. reg_arb_disable_aging_rd_portn = 0x0
9963     // .. .. ==> 0XF8006220[16:16] = 0x00000000U
9964     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
9965     // .. .. reg_arb_disable_urgent_rd_portn = 0x0
9966     // .. .. ==> 0XF8006220[17:17] = 0x00000000U
9967     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
9968     // .. .. reg_arb_dis_page_match_rd_portn = 0x0
9969     // .. .. ==> 0XF8006220[18:18] = 0x00000000U
9970     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
9971     // .. .. reg_arb_set_hpr_rd_portn = 0x0
9972     // .. .. ==> 0XF8006220[19:19] = 0x00000000U
9973     // .. ..     ==> MASK : 0x00080000U    VAL : 0x00000000U
9974     // .. ..
9975     EMIT_MASKWRITE(0XF8006220, 0x000F03FFU ,0x000003FFU),
9976     // .. .. reg_arb_pri_rd_portn = 0x3ff
9977     // .. .. ==> 0XF8006224[9:0] = 0x000003FFU
9978     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
9979     // .. .. reg_arb_disable_aging_rd_portn = 0x0
9980     // .. .. ==> 0XF8006224[16:16] = 0x00000000U
9981     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
9982     // .. .. reg_arb_disable_urgent_rd_portn = 0x0
9983     // .. .. ==> 0XF8006224[17:17] = 0x00000000U
9984     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
9985     // .. .. reg_arb_dis_page_match_rd_portn = 0x0
9986     // .. .. ==> 0XF8006224[18:18] = 0x00000000U
9987     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
9988     // .. .. reg_arb_set_hpr_rd_portn = 0x0
9989     // .. .. ==> 0XF8006224[19:19] = 0x00000000U
9990     // .. ..     ==> MASK : 0x00080000U    VAL : 0x00000000U
9991     // .. ..
9992     EMIT_MASKWRITE(0XF8006224, 0x000F03FFU ,0x000003FFU),
9993     // .. .. reg_ddrc_lpddr2 = 0x0
9994     // .. .. ==> 0XF80062A8[0:0] = 0x00000000U
9995     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
9996     // .. .. reg_ddrc_per_bank_refresh = 0x0
9997     // .. .. ==> 0XF80062A8[1:1] = 0x00000000U
9998     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
9999     // .. .. reg_ddrc_derate_enable = 0x0
10000     // .. .. ==> 0XF80062A8[2:2] = 0x00000000U
10001     // .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
10002     // .. .. reg_ddrc_mr4_margin = 0x0
10003     // .. .. ==> 0XF80062A8[11:4] = 0x00000000U
10004     // .. ..     ==> MASK : 0x00000FF0U    VAL : 0x00000000U
10005     // .. ..
10006     EMIT_MASKWRITE(0XF80062A8, 0x00000FF7U ,0x00000000U),
10007     // .. .. reg_ddrc_mr4_read_interval = 0x0
10008     // .. .. ==> 0XF80062AC[31:0] = 0x00000000U
10009     // .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0x00000000U
10010     // .. ..
10011     EMIT_MASKWRITE(0XF80062AC, 0xFFFFFFFFU ,0x00000000U),
10012     // .. .. reg_ddrc_min_stable_clock_x1 = 0x5
10013     // .. .. ==> 0XF80062B0[3:0] = 0x00000005U
10014     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000005U
10015     // .. .. reg_ddrc_idle_after_reset_x32 = 0x12
10016     // .. .. ==> 0XF80062B0[11:4] = 0x00000012U
10017     // .. ..     ==> MASK : 0x00000FF0U    VAL : 0x00000120U
10018     // .. .. reg_ddrc_t_mrw = 0x5
10019     // .. .. ==> 0XF80062B0[21:12] = 0x00000005U
10020     // .. ..     ==> MASK : 0x003FF000U    VAL : 0x00005000U
10021     // .. ..
10022     EMIT_MASKWRITE(0XF80062B0, 0x003FFFFFU ,0x00005125U),
10023     // .. .. reg_ddrc_max_auto_init_x1024 = 0xa8
10024     // .. .. ==> 0XF80062B4[7:0] = 0x000000A8U
10025     // .. ..     ==> MASK : 0x000000FFU    VAL : 0x000000A8U
10026     // .. .. reg_ddrc_dev_zqinit_x32 = 0x12
10027     // .. .. ==> 0XF80062B4[17:8] = 0x00000012U
10028     // .. ..     ==> MASK : 0x0003FF00U    VAL : 0x00001200U
10029     // .. ..
10030     EMIT_MASKWRITE(0XF80062B4, 0x0003FFFFU ,0x000012A8U),
10031     // .. .. START: POLL ON DCI STATUS
10032     // .. .. DONE = 1
10033     // .. .. ==> 0XF8000B74[13:13] = 0x00000001U
10034     // .. ..     ==> MASK : 0x00002000U    VAL : 0x00002000U
10035     // .. ..
10036     EMIT_MASKPOLL(0XF8000B74, 0x00002000U),
10037     // .. .. FINISH: POLL ON DCI STATUS
10038     // .. .. START: UNLOCK DDR
10039     // .. .. reg_ddrc_soft_rstb = 0x1
10040     // .. .. ==> 0XF8006000[0:0] = 0x00000001U
10041     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
10042     // .. .. reg_ddrc_powerdown_en = 0x0
10043     // .. .. ==> 0XF8006000[1:1] = 0x00000000U
10044     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
10045     // .. .. reg_ddrc_data_bus_width = 0x0
10046     // .. .. ==> 0XF8006000[3:2] = 0x00000000U
10047     // .. ..     ==> MASK : 0x0000000CU    VAL : 0x00000000U
10048     // .. .. reg_ddrc_burst8_refresh = 0x0
10049     // .. .. ==> 0XF8006000[6:4] = 0x00000000U
10050     // .. ..     ==> MASK : 0x00000070U    VAL : 0x00000000U
10051     // .. .. reg_ddrc_rdwr_idle_gap = 1
10052     // .. .. ==> 0XF8006000[13:7] = 0x00000001U
10053     // .. ..     ==> MASK : 0x00003F80U    VAL : 0x00000080U
10054     // .. .. reg_ddrc_dis_rd_bypass = 0x0
10055     // .. .. ==> 0XF8006000[14:14] = 0x00000000U
10056     // .. ..     ==> MASK : 0x00004000U    VAL : 0x00000000U
10057     // .. .. reg_ddrc_dis_act_bypass = 0x0
10058     // .. .. ==> 0XF8006000[15:15] = 0x00000000U
10059     // .. ..     ==> MASK : 0x00008000U    VAL : 0x00000000U
10060     // .. .. reg_ddrc_dis_auto_refresh = 0x0
10061     // .. .. ==> 0XF8006000[16:16] = 0x00000000U
10062     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
10063     // .. ..
10064     EMIT_MASKWRITE(0XF8006000, 0x0001FFFFU ,0x00000081U),
10065     // .. .. FINISH: UNLOCK DDR
10066     // .. .. START: CHECK DDR STATUS
10067     // .. .. ddrc_reg_operating_mode = 1
10068     // .. .. ==> 0XF8006054[2:0] = 0x00000001U
10069     // .. ..     ==> MASK : 0x00000007U    VAL : 0x00000001U
10070     // .. ..
10071     EMIT_MASKPOLL(0XF8006054, 0x00000007U),
10072     // .. .. FINISH: CHECK DDR STATUS
10073     // .. FINISH: DDR INITIALIZATION
10074     // FINISH: top
10075     //
10076     EMIT_EXIT(),
10077 
10078     //
10079 };
10080 
10081 unsigned long ps7_mio_init_data_1_0[] = {
10082     // START: top
10083     // .. START: SLCR SETTINGS
10084     // .. UNLOCK_KEY = 0XDF0D
10085     // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
10086     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000DF0DU
10087     // ..
10088     EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU),
10089     // .. FINISH: SLCR SETTINGS
10090     // .. START: OCM REMAPPING
10091     // .. FINISH: OCM REMAPPING
10092     // .. START: DDRIOB SETTINGS
10093     // .. INP_POWER = 0x0
10094     // .. ==> 0XF8000B40[0:0] = 0x00000000U
10095     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
10096     // .. INP_TYPE = 0x0
10097     // .. ==> 0XF8000B40[2:1] = 0x00000000U
10098     // ..     ==> MASK : 0x00000006U    VAL : 0x00000000U
10099     // .. DCI_UPDATE = 0x0
10100     // .. ==> 0XF8000B40[3:3] = 0x00000000U
10101     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
10102     // .. TERM_EN = 0x0
10103     // .. ==> 0XF8000B40[4:4] = 0x00000000U
10104     // ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
10105     // .. DCR_TYPE = 0x0
10106     // .. ==> 0XF8000B40[6:5] = 0x00000000U
10107     // ..     ==> MASK : 0x00000060U    VAL : 0x00000000U
10108     // .. IBUF_DISABLE_MODE = 0x0
10109     // .. ==> 0XF8000B40[7:7] = 0x00000000U
10110     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
10111     // .. TERM_DISABLE_MODE = 0x0
10112     // .. ==> 0XF8000B40[8:8] = 0x00000000U
10113     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
10114     // .. OUTPUT_EN = 0x3
10115     // .. ==> 0XF8000B40[10:9] = 0x00000003U
10116     // ..     ==> MASK : 0x00000600U    VAL : 0x00000600U
10117     // .. PULLUP_EN = 0x0
10118     // .. ==> 0XF8000B40[11:11] = 0x00000000U
10119     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
10120     // ..
10121     EMIT_MASKWRITE(0XF8000B40, 0x00000FFFU ,0x00000600U),
10122     // .. INP_POWER = 0x0
10123     // .. ==> 0XF8000B44[0:0] = 0x00000000U
10124     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
10125     // .. INP_TYPE = 0x0
10126     // .. ==> 0XF8000B44[2:1] = 0x00000000U
10127     // ..     ==> MASK : 0x00000006U    VAL : 0x00000000U
10128     // .. DCI_UPDATE = 0x0
10129     // .. ==> 0XF8000B44[3:3] = 0x00000000U
10130     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
10131     // .. TERM_EN = 0x0
10132     // .. ==> 0XF8000B44[4:4] = 0x00000000U
10133     // ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
10134     // .. DCR_TYPE = 0x0
10135     // .. ==> 0XF8000B44[6:5] = 0x00000000U
10136     // ..     ==> MASK : 0x00000060U    VAL : 0x00000000U
10137     // .. IBUF_DISABLE_MODE = 0x0
10138     // .. ==> 0XF8000B44[7:7] = 0x00000000U
10139     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
10140     // .. TERM_DISABLE_MODE = 0x0
10141     // .. ==> 0XF8000B44[8:8] = 0x00000000U
10142     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
10143     // .. OUTPUT_EN = 0x3
10144     // .. ==> 0XF8000B44[10:9] = 0x00000003U
10145     // ..     ==> MASK : 0x00000600U    VAL : 0x00000600U
10146     // .. PULLUP_EN = 0x0
10147     // .. ==> 0XF8000B44[11:11] = 0x00000000U
10148     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
10149     // ..
10150     EMIT_MASKWRITE(0XF8000B44, 0x00000FFFU ,0x00000600U),
10151     // .. INP_POWER = 0x0
10152     // .. ==> 0XF8000B48[0:0] = 0x00000000U
10153     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
10154     // .. INP_TYPE = 0x1
10155     // .. ==> 0XF8000B48[2:1] = 0x00000001U
10156     // ..     ==> MASK : 0x00000006U    VAL : 0x00000002U
10157     // .. DCI_UPDATE = 0x0
10158     // .. ==> 0XF8000B48[3:3] = 0x00000000U
10159     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
10160     // .. TERM_EN = 0x1
10161     // .. ==> 0XF8000B48[4:4] = 0x00000001U
10162     // ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
10163     // .. DCR_TYPE = 0x3
10164     // .. ==> 0XF8000B48[6:5] = 0x00000003U
10165     // ..     ==> MASK : 0x00000060U    VAL : 0x00000060U
10166     // .. IBUF_DISABLE_MODE = 0
10167     // .. ==> 0XF8000B48[7:7] = 0x00000000U
10168     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
10169     // .. TERM_DISABLE_MODE = 0
10170     // .. ==> 0XF8000B48[8:8] = 0x00000000U
10171     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
10172     // .. OUTPUT_EN = 0x3
10173     // .. ==> 0XF8000B48[10:9] = 0x00000003U
10174     // ..     ==> MASK : 0x00000600U    VAL : 0x00000600U
10175     // .. PULLUP_EN = 0x0
10176     // .. ==> 0XF8000B48[11:11] = 0x00000000U
10177     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
10178     // ..
10179     EMIT_MASKWRITE(0XF8000B48, 0x00000FFFU ,0x00000672U),
10180     // .. INP_POWER = 0x0
10181     // .. ==> 0XF8000B4C[0:0] = 0x00000000U
10182     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
10183     // .. INP_TYPE = 0x1
10184     // .. ==> 0XF8000B4C[2:1] = 0x00000001U
10185     // ..     ==> MASK : 0x00000006U    VAL : 0x00000002U
10186     // .. DCI_UPDATE = 0x0
10187     // .. ==> 0XF8000B4C[3:3] = 0x00000000U
10188     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
10189     // .. TERM_EN = 0x1
10190     // .. ==> 0XF8000B4C[4:4] = 0x00000001U
10191     // ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
10192     // .. DCR_TYPE = 0x3
10193     // .. ==> 0XF8000B4C[6:5] = 0x00000003U
10194     // ..     ==> MASK : 0x00000060U    VAL : 0x00000060U
10195     // .. IBUF_DISABLE_MODE = 0
10196     // .. ==> 0XF8000B4C[7:7] = 0x00000000U
10197     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
10198     // .. TERM_DISABLE_MODE = 0
10199     // .. ==> 0XF8000B4C[8:8] = 0x00000000U
10200     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
10201     // .. OUTPUT_EN = 0x3
10202     // .. ==> 0XF8000B4C[10:9] = 0x00000003U
10203     // ..     ==> MASK : 0x00000600U    VAL : 0x00000600U
10204     // .. PULLUP_EN = 0x0
10205     // .. ==> 0XF8000B4C[11:11] = 0x00000000U
10206     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
10207     // ..
10208     EMIT_MASKWRITE(0XF8000B4C, 0x00000FFFU ,0x00000672U),
10209     // .. INP_POWER = 0x0
10210     // .. ==> 0XF8000B50[0:0] = 0x00000000U
10211     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
10212     // .. INP_TYPE = 0x2
10213     // .. ==> 0XF8000B50[2:1] = 0x00000002U
10214     // ..     ==> MASK : 0x00000006U    VAL : 0x00000004U
10215     // .. DCI_UPDATE = 0x0
10216     // .. ==> 0XF8000B50[3:3] = 0x00000000U
10217     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
10218     // .. TERM_EN = 0x1
10219     // .. ==> 0XF8000B50[4:4] = 0x00000001U
10220     // ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
10221     // .. DCR_TYPE = 0x3
10222     // .. ==> 0XF8000B50[6:5] = 0x00000003U
10223     // ..     ==> MASK : 0x00000060U    VAL : 0x00000060U
10224     // .. IBUF_DISABLE_MODE = 0
10225     // .. ==> 0XF8000B50[7:7] = 0x00000000U
10226     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
10227     // .. TERM_DISABLE_MODE = 0
10228     // .. ==> 0XF8000B50[8:8] = 0x00000000U
10229     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
10230     // .. OUTPUT_EN = 0x3
10231     // .. ==> 0XF8000B50[10:9] = 0x00000003U
10232     // ..     ==> MASK : 0x00000600U    VAL : 0x00000600U
10233     // .. PULLUP_EN = 0x0
10234     // .. ==> 0XF8000B50[11:11] = 0x00000000U
10235     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
10236     // ..
10237     EMIT_MASKWRITE(0XF8000B50, 0x00000FFFU ,0x00000674U),
10238     // .. INP_POWER = 0x0
10239     // .. ==> 0XF8000B54[0:0] = 0x00000000U
10240     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
10241     // .. INP_TYPE = 0x2
10242     // .. ==> 0XF8000B54[2:1] = 0x00000002U
10243     // ..     ==> MASK : 0x00000006U    VAL : 0x00000004U
10244     // .. DCI_UPDATE = 0x0
10245     // .. ==> 0XF8000B54[3:3] = 0x00000000U
10246     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
10247     // .. TERM_EN = 0x1
10248     // .. ==> 0XF8000B54[4:4] = 0x00000001U
10249     // ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
10250     // .. DCR_TYPE = 0x3
10251     // .. ==> 0XF8000B54[6:5] = 0x00000003U
10252     // ..     ==> MASK : 0x00000060U    VAL : 0x00000060U
10253     // .. IBUF_DISABLE_MODE = 0
10254     // .. ==> 0XF8000B54[7:7] = 0x00000000U
10255     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
10256     // .. TERM_DISABLE_MODE = 0
10257     // .. ==> 0XF8000B54[8:8] = 0x00000000U
10258     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
10259     // .. OUTPUT_EN = 0x3
10260     // .. ==> 0XF8000B54[10:9] = 0x00000003U
10261     // ..     ==> MASK : 0x00000600U    VAL : 0x00000600U
10262     // .. PULLUP_EN = 0x0
10263     // .. ==> 0XF8000B54[11:11] = 0x00000000U
10264     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
10265     // ..
10266     EMIT_MASKWRITE(0XF8000B54, 0x00000FFFU ,0x00000674U),
10267     // .. INP_POWER = 0x0
10268     // .. ==> 0XF8000B58[0:0] = 0x00000000U
10269     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
10270     // .. INP_TYPE = 0x0
10271     // .. ==> 0XF8000B58[2:1] = 0x00000000U
10272     // ..     ==> MASK : 0x00000006U    VAL : 0x00000000U
10273     // .. DCI_UPDATE = 0x0
10274     // .. ==> 0XF8000B58[3:3] = 0x00000000U
10275     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
10276     // .. TERM_EN = 0x0
10277     // .. ==> 0XF8000B58[4:4] = 0x00000000U
10278     // ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
10279     // .. DCR_TYPE = 0x0
10280     // .. ==> 0XF8000B58[6:5] = 0x00000000U
10281     // ..     ==> MASK : 0x00000060U    VAL : 0x00000000U
10282     // .. IBUF_DISABLE_MODE = 0x0
10283     // .. ==> 0XF8000B58[7:7] = 0x00000000U
10284     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
10285     // .. TERM_DISABLE_MODE = 0x0
10286     // .. ==> 0XF8000B58[8:8] = 0x00000000U
10287     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
10288     // .. OUTPUT_EN = 0x3
10289     // .. ==> 0XF8000B58[10:9] = 0x00000003U
10290     // ..     ==> MASK : 0x00000600U    VAL : 0x00000600U
10291     // .. PULLUP_EN = 0x0
10292     // .. ==> 0XF8000B58[11:11] = 0x00000000U
10293     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
10294     // ..
10295     EMIT_MASKWRITE(0XF8000B58, 0x00000FFFU ,0x00000600U),
10296     // .. DRIVE_P = 0x1c
10297     // .. ==> 0XF8000B5C[6:0] = 0x0000001CU
10298     // ..     ==> MASK : 0x0000007FU    VAL : 0x0000001CU
10299     // .. DRIVE_N = 0xc
10300     // .. ==> 0XF8000B5C[13:7] = 0x0000000CU
10301     // ..     ==> MASK : 0x00003F80U    VAL : 0x00000600U
10302     // .. SLEW_P = 0x3
10303     // .. ==> 0XF8000B5C[18:14] = 0x00000003U
10304     // ..     ==> MASK : 0x0007C000U    VAL : 0x0000C000U
10305     // .. SLEW_N = 0x3
10306     // .. ==> 0XF8000B5C[23:19] = 0x00000003U
10307     // ..     ==> MASK : 0x00F80000U    VAL : 0x00180000U
10308     // .. GTL = 0x0
10309     // .. ==> 0XF8000B5C[26:24] = 0x00000000U
10310     // ..     ==> MASK : 0x07000000U    VAL : 0x00000000U
10311     // .. RTERM = 0x0
10312     // .. ==> 0XF8000B5C[31:27] = 0x00000000U
10313     // ..     ==> MASK : 0xF8000000U    VAL : 0x00000000U
10314     // ..
10315     EMIT_MASKWRITE(0XF8000B5C, 0xFFFFFFFFU ,0x0018C61CU),
10316     // .. DRIVE_P = 0x1c
10317     // .. ==> 0XF8000B60[6:0] = 0x0000001CU
10318     // ..     ==> MASK : 0x0000007FU    VAL : 0x0000001CU
10319     // .. DRIVE_N = 0xc
10320     // .. ==> 0XF8000B60[13:7] = 0x0000000CU
10321     // ..     ==> MASK : 0x00003F80U    VAL : 0x00000600U
10322     // .. SLEW_P = 0x6
10323     // .. ==> 0XF8000B60[18:14] = 0x00000006U
10324     // ..     ==> MASK : 0x0007C000U    VAL : 0x00018000U
10325     // .. SLEW_N = 0x1f
10326     // .. ==> 0XF8000B60[23:19] = 0x0000001FU
10327     // ..     ==> MASK : 0x00F80000U    VAL : 0x00F80000U
10328     // .. GTL = 0x0
10329     // .. ==> 0XF8000B60[26:24] = 0x00000000U
10330     // ..     ==> MASK : 0x07000000U    VAL : 0x00000000U
10331     // .. RTERM = 0x0
10332     // .. ==> 0XF8000B60[31:27] = 0x00000000U
10333     // ..     ==> MASK : 0xF8000000U    VAL : 0x00000000U
10334     // ..
10335     EMIT_MASKWRITE(0XF8000B60, 0xFFFFFFFFU ,0x00F9861CU),
10336     // .. DRIVE_P = 0x1c
10337     // .. ==> 0XF8000B64[6:0] = 0x0000001CU
10338     // ..     ==> MASK : 0x0000007FU    VAL : 0x0000001CU
10339     // .. DRIVE_N = 0xc
10340     // .. ==> 0XF8000B64[13:7] = 0x0000000CU
10341     // ..     ==> MASK : 0x00003F80U    VAL : 0x00000600U
10342     // .. SLEW_P = 0x6
10343     // .. ==> 0XF8000B64[18:14] = 0x00000006U
10344     // ..     ==> MASK : 0x0007C000U    VAL : 0x00018000U
10345     // .. SLEW_N = 0x1f
10346     // .. ==> 0XF8000B64[23:19] = 0x0000001FU
10347     // ..     ==> MASK : 0x00F80000U    VAL : 0x00F80000U
10348     // .. GTL = 0x0
10349     // .. ==> 0XF8000B64[26:24] = 0x00000000U
10350     // ..     ==> MASK : 0x07000000U    VAL : 0x00000000U
10351     // .. RTERM = 0x0
10352     // .. ==> 0XF8000B64[31:27] = 0x00000000U
10353     // ..     ==> MASK : 0xF8000000U    VAL : 0x00000000U
10354     // ..
10355     EMIT_MASKWRITE(0XF8000B64, 0xFFFFFFFFU ,0x00F9861CU),
10356     // .. DRIVE_P = 0x1c
10357     // .. ==> 0XF8000B68[6:0] = 0x0000001CU
10358     // ..     ==> MASK : 0x0000007FU    VAL : 0x0000001CU
10359     // .. DRIVE_N = 0xc
10360     // .. ==> 0XF8000B68[13:7] = 0x0000000CU
10361     // ..     ==> MASK : 0x00003F80U    VAL : 0x00000600U
10362     // .. SLEW_P = 0x6
10363     // .. ==> 0XF8000B68[18:14] = 0x00000006U
10364     // ..     ==> MASK : 0x0007C000U    VAL : 0x00018000U
10365     // .. SLEW_N = 0x1f
10366     // .. ==> 0XF8000B68[23:19] = 0x0000001FU
10367     // ..     ==> MASK : 0x00F80000U    VAL : 0x00F80000U
10368     // .. GTL = 0x0
10369     // .. ==> 0XF8000B68[26:24] = 0x00000000U
10370     // ..     ==> MASK : 0x07000000U    VAL : 0x00000000U
10371     // .. RTERM = 0x0
10372     // .. ==> 0XF8000B68[31:27] = 0x00000000U
10373     // ..     ==> MASK : 0xF8000000U    VAL : 0x00000000U
10374     // ..
10375     EMIT_MASKWRITE(0XF8000B68, 0xFFFFFFFFU ,0x00F9861CU),
10376     // .. VREF_INT_EN = 0x1
10377     // .. ==> 0XF8000B6C[0:0] = 0x00000001U
10378     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
10379     // .. VREF_SEL = 0x4
10380     // .. ==> 0XF8000B6C[4:1] = 0x00000004U
10381     // ..     ==> MASK : 0x0000001EU    VAL : 0x00000008U
10382     // .. VREF_EXT_EN = 0x0
10383     // .. ==> 0XF8000B6C[6:5] = 0x00000000U
10384     // ..     ==> MASK : 0x00000060U    VAL : 0x00000000U
10385     // .. VREF_PULLUP_EN = 0x0
10386     // .. ==> 0XF8000B6C[8:7] = 0x00000000U
10387     // ..     ==> MASK : 0x00000180U    VAL : 0x00000000U
10388     // .. REFIO_EN = 0x1
10389     // .. ==> 0XF8000B6C[9:9] = 0x00000001U
10390     // ..     ==> MASK : 0x00000200U    VAL : 0x00000200U
10391     // .. REFIO_PULLUP_EN = 0x0
10392     // .. ==> 0XF8000B6C[12:12] = 0x00000000U
10393     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
10394     // .. DRST_B_PULLUP_EN = 0x0
10395     // .. ==> 0XF8000B6C[13:13] = 0x00000000U
10396     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
10397     // .. CKE_PULLUP_EN = 0x0
10398     // .. ==> 0XF8000B6C[14:14] = 0x00000000U
10399     // ..     ==> MASK : 0x00004000U    VAL : 0x00000000U
10400     // ..
10401     EMIT_MASKWRITE(0XF8000B6C, 0x000073FFU ,0x00000209U),
10402     // .. .. START: ASSERT RESET
10403     // .. .. RESET = 1
10404     // .. .. ==> 0XF8000B70[0:0] = 0x00000001U
10405     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
10406     // .. .. VRN_OUT = 0x1
10407     // .. .. ==> 0XF8000B70[5:5] = 0x00000001U
10408     // .. ..     ==> MASK : 0x00000020U    VAL : 0x00000020U
10409     // .. ..
10410     EMIT_MASKWRITE(0XF8000B70, 0x00000021U ,0x00000021U),
10411     // .. .. FINISH: ASSERT RESET
10412     // .. .. START: DEASSERT RESET
10413     // .. .. RESET = 0
10414     // .. .. ==> 0XF8000B70[0:0] = 0x00000000U
10415     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
10416     // .. .. VRN_OUT = 0x1
10417     // .. .. ==> 0XF8000B70[5:5] = 0x00000001U
10418     // .. ..     ==> MASK : 0x00000020U    VAL : 0x00000020U
10419     // .. ..
10420     EMIT_MASKWRITE(0XF8000B70, 0x00000021U ,0x00000020U),
10421     // .. .. FINISH: DEASSERT RESET
10422     // .. .. RESET = 0x1
10423     // .. .. ==> 0XF8000B70[0:0] = 0x00000001U
10424     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
10425     // .. .. ENABLE = 0x1
10426     // .. .. ==> 0XF8000B70[1:1] = 0x00000001U
10427     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
10428     // .. .. VRP_TRI = 0x0
10429     // .. .. ==> 0XF8000B70[2:2] = 0x00000000U
10430     // .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
10431     // .. .. VRN_TRI = 0x0
10432     // .. .. ==> 0XF8000B70[3:3] = 0x00000000U
10433     // .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
10434     // .. .. VRP_OUT = 0x0
10435     // .. .. ==> 0XF8000B70[4:4] = 0x00000000U
10436     // .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
10437     // .. .. VRN_OUT = 0x1
10438     // .. .. ==> 0XF8000B70[5:5] = 0x00000001U
10439     // .. ..     ==> MASK : 0x00000020U    VAL : 0x00000020U
10440     // .. .. NREF_OPT1 = 0x0
10441     // .. .. ==> 0XF8000B70[7:6] = 0x00000000U
10442     // .. ..     ==> MASK : 0x000000C0U    VAL : 0x00000000U
10443     // .. .. NREF_OPT2 = 0x0
10444     // .. .. ==> 0XF8000B70[10:8] = 0x00000000U
10445     // .. ..     ==> MASK : 0x00000700U    VAL : 0x00000000U
10446     // .. .. NREF_OPT4 = 0x1
10447     // .. .. ==> 0XF8000B70[13:11] = 0x00000001U
10448     // .. ..     ==> MASK : 0x00003800U    VAL : 0x00000800U
10449     // .. .. PREF_OPT1 = 0x0
10450     // .. .. ==> 0XF8000B70[16:14] = 0x00000000U
10451     // .. ..     ==> MASK : 0x0001C000U    VAL : 0x00000000U
10452     // .. .. PREF_OPT2 = 0x0
10453     // .. .. ==> 0XF8000B70[19:17] = 0x00000000U
10454     // .. ..     ==> MASK : 0x000E0000U    VAL : 0x00000000U
10455     // .. .. UPDATE_CONTROL = 0x0
10456     // .. .. ==> 0XF8000B70[20:20] = 0x00000000U
10457     // .. ..     ==> MASK : 0x00100000U    VAL : 0x00000000U
10458     // .. .. INIT_COMPLETE = 0x0
10459     // .. .. ==> 0XF8000B70[21:21] = 0x00000000U
10460     // .. ..     ==> MASK : 0x00200000U    VAL : 0x00000000U
10461     // .. .. TST_CLK = 0x0
10462     // .. .. ==> 0XF8000B70[22:22] = 0x00000000U
10463     // .. ..     ==> MASK : 0x00400000U    VAL : 0x00000000U
10464     // .. .. TST_HLN = 0x0
10465     // .. .. ==> 0XF8000B70[23:23] = 0x00000000U
10466     // .. ..     ==> MASK : 0x00800000U    VAL : 0x00000000U
10467     // .. .. TST_HLP = 0x0
10468     // .. .. ==> 0XF8000B70[24:24] = 0x00000000U
10469     // .. ..     ==> MASK : 0x01000000U    VAL : 0x00000000U
10470     // .. .. TST_RST = 0x0
10471     // .. .. ==> 0XF8000B70[25:25] = 0x00000000U
10472     // .. ..     ==> MASK : 0x02000000U    VAL : 0x00000000U
10473     // .. .. INT_DCI_EN = 0x0
10474     // .. .. ==> 0XF8000B70[26:26] = 0x00000000U
10475     // .. ..     ==> MASK : 0x04000000U    VAL : 0x00000000U
10476     // .. ..
10477     EMIT_MASKWRITE(0XF8000B70, 0x07FFFFFFU ,0x00000823U),
10478     // .. FINISH: DDRIOB SETTINGS
10479     // .. START: MIO PROGRAMMING
10480     // .. TRI_ENABLE = 0
10481     // .. ==> 0XF8000700[0:0] = 0x00000000U
10482     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
10483     // .. L0_SEL = 0
10484     // .. ==> 0XF8000700[1:1] = 0x00000000U
10485     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
10486     // .. L1_SEL = 0
10487     // .. ==> 0XF8000700[2:2] = 0x00000000U
10488     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
10489     // .. L2_SEL = 0
10490     // .. ==> 0XF8000700[4:3] = 0x00000000U
10491     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
10492     // .. L3_SEL = 0
10493     // .. ==> 0XF8000700[7:5] = 0x00000000U
10494     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
10495     // .. Speed = 0
10496     // .. ==> 0XF8000700[8:8] = 0x00000000U
10497     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
10498     // .. IO_Type = 3
10499     // .. ==> 0XF8000700[11:9] = 0x00000003U
10500     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U
10501     // .. PULLUP = 0
10502     // .. ==> 0XF8000700[12:12] = 0x00000000U
10503     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
10504     // .. DisableRcvr = 0
10505     // .. ==> 0XF8000700[13:13] = 0x00000000U
10506     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
10507     // ..
10508     EMIT_MASKWRITE(0XF8000700, 0x00003FFFU ,0x00000600U),
10509     // .. TRI_ENABLE = 0
10510     // .. ==> 0XF8000704[0:0] = 0x00000000U
10511     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
10512     // .. L0_SEL = 1
10513     // .. ==> 0XF8000704[1:1] = 0x00000001U
10514     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
10515     // .. L1_SEL = 0
10516     // .. ==> 0XF8000704[2:2] = 0x00000000U
10517     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
10518     // .. L2_SEL = 0
10519     // .. ==> 0XF8000704[4:3] = 0x00000000U
10520     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
10521     // .. L3_SEL = 0
10522     // .. ==> 0XF8000704[7:5] = 0x00000000U
10523     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
10524     // .. Speed = 0
10525     // .. ==> 0XF8000704[8:8] = 0x00000000U
10526     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
10527     // .. IO_Type = 3
10528     // .. ==> 0XF8000704[11:9] = 0x00000003U
10529     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U
10530     // .. PULLUP = 0
10531     // .. ==> 0XF8000704[12:12] = 0x00000000U
10532     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
10533     // .. DisableRcvr = 0
10534     // .. ==> 0XF8000704[13:13] = 0x00000000U
10535     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
10536     // ..
10537     EMIT_MASKWRITE(0XF8000704, 0x00003FFFU ,0x00000602U),
10538     // .. TRI_ENABLE = 0
10539     // .. ==> 0XF8000708[0:0] = 0x00000000U
10540     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
10541     // .. L0_SEL = 1
10542     // .. ==> 0XF8000708[1:1] = 0x00000001U
10543     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
10544     // .. L1_SEL = 0
10545     // .. ==> 0XF8000708[2:2] = 0x00000000U
10546     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
10547     // .. L2_SEL = 0
10548     // .. ==> 0XF8000708[4:3] = 0x00000000U
10549     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
10550     // .. L3_SEL = 0
10551     // .. ==> 0XF8000708[7:5] = 0x00000000U
10552     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
10553     // .. Speed = 0
10554     // .. ==> 0XF8000708[8:8] = 0x00000000U
10555     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
10556     // .. IO_Type = 3
10557     // .. ==> 0XF8000708[11:9] = 0x00000003U
10558     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U
10559     // .. PULLUP = 0
10560     // .. ==> 0XF8000708[12:12] = 0x00000000U
10561     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
10562     // .. DisableRcvr = 0
10563     // .. ==> 0XF8000708[13:13] = 0x00000000U
10564     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
10565     // ..
10566     EMIT_MASKWRITE(0XF8000708, 0x00003FFFU ,0x00000602U),
10567     // .. TRI_ENABLE = 0
10568     // .. ==> 0XF800070C[0:0] = 0x00000000U
10569     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
10570     // .. L0_SEL = 1
10571     // .. ==> 0XF800070C[1:1] = 0x00000001U
10572     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
10573     // .. L1_SEL = 0
10574     // .. ==> 0XF800070C[2:2] = 0x00000000U
10575     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
10576     // .. L2_SEL = 0
10577     // .. ==> 0XF800070C[4:3] = 0x00000000U
10578     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
10579     // .. L3_SEL = 0
10580     // .. ==> 0XF800070C[7:5] = 0x00000000U
10581     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
10582     // .. Speed = 0
10583     // .. ==> 0XF800070C[8:8] = 0x00000000U
10584     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
10585     // .. IO_Type = 3
10586     // .. ==> 0XF800070C[11:9] = 0x00000003U
10587     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U
10588     // .. PULLUP = 0
10589     // .. ==> 0XF800070C[12:12] = 0x00000000U
10590     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
10591     // .. DisableRcvr = 0
10592     // .. ==> 0XF800070C[13:13] = 0x00000000U
10593     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
10594     // ..
10595     EMIT_MASKWRITE(0XF800070C, 0x00003FFFU ,0x00000602U),
10596     // .. TRI_ENABLE = 0
10597     // .. ==> 0XF8000710[0:0] = 0x00000000U
10598     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
10599     // .. L0_SEL = 1
10600     // .. ==> 0XF8000710[1:1] = 0x00000001U
10601     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
10602     // .. L1_SEL = 0
10603     // .. ==> 0XF8000710[2:2] = 0x00000000U
10604     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
10605     // .. L2_SEL = 0
10606     // .. ==> 0XF8000710[4:3] = 0x00000000U
10607     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
10608     // .. L3_SEL = 0
10609     // .. ==> 0XF8000710[7:5] = 0x00000000U
10610     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
10611     // .. Speed = 0
10612     // .. ==> 0XF8000710[8:8] = 0x00000000U
10613     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
10614     // .. IO_Type = 3
10615     // .. ==> 0XF8000710[11:9] = 0x00000003U
10616     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U
10617     // .. PULLUP = 0
10618     // .. ==> 0XF8000710[12:12] = 0x00000000U
10619     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
10620     // .. DisableRcvr = 0
10621     // .. ==> 0XF8000710[13:13] = 0x00000000U
10622     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
10623     // ..
10624     EMIT_MASKWRITE(0XF8000710, 0x00003FFFU ,0x00000602U),
10625     // .. TRI_ENABLE = 0
10626     // .. ==> 0XF8000714[0:0] = 0x00000000U
10627     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
10628     // .. L0_SEL = 1
10629     // .. ==> 0XF8000714[1:1] = 0x00000001U
10630     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
10631     // .. L1_SEL = 0
10632     // .. ==> 0XF8000714[2:2] = 0x00000000U
10633     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
10634     // .. L2_SEL = 0
10635     // .. ==> 0XF8000714[4:3] = 0x00000000U
10636     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
10637     // .. L3_SEL = 0
10638     // .. ==> 0XF8000714[7:5] = 0x00000000U
10639     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
10640     // .. Speed = 0
10641     // .. ==> 0XF8000714[8:8] = 0x00000000U
10642     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
10643     // .. IO_Type = 3
10644     // .. ==> 0XF8000714[11:9] = 0x00000003U
10645     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U
10646     // .. PULLUP = 0
10647     // .. ==> 0XF8000714[12:12] = 0x00000000U
10648     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
10649     // .. DisableRcvr = 0
10650     // .. ==> 0XF8000714[13:13] = 0x00000000U
10651     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
10652     // ..
10653     EMIT_MASKWRITE(0XF8000714, 0x00003FFFU ,0x00000602U),
10654     // .. TRI_ENABLE = 0
10655     // .. ==> 0XF8000718[0:0] = 0x00000000U
10656     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
10657     // .. L0_SEL = 1
10658     // .. ==> 0XF8000718[1:1] = 0x00000001U
10659     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
10660     // .. L1_SEL = 0
10661     // .. ==> 0XF8000718[2:2] = 0x00000000U
10662     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
10663     // .. L2_SEL = 0
10664     // .. ==> 0XF8000718[4:3] = 0x00000000U
10665     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
10666     // .. L3_SEL = 0
10667     // .. ==> 0XF8000718[7:5] = 0x00000000U
10668     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
10669     // .. Speed = 0
10670     // .. ==> 0XF8000718[8:8] = 0x00000000U
10671     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
10672     // .. IO_Type = 3
10673     // .. ==> 0XF8000718[11:9] = 0x00000003U
10674     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U
10675     // .. PULLUP = 0
10676     // .. ==> 0XF8000718[12:12] = 0x00000000U
10677     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
10678     // .. DisableRcvr = 0
10679     // .. ==> 0XF8000718[13:13] = 0x00000000U
10680     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
10681     // ..
10682     EMIT_MASKWRITE(0XF8000718, 0x00003FFFU ,0x00000602U),
10683     // .. TRI_ENABLE = 0
10684     // .. ==> 0XF800071C[0:0] = 0x00000000U
10685     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
10686     // .. L0_SEL = 0
10687     // .. ==> 0XF800071C[1:1] = 0x00000000U
10688     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
10689     // .. L1_SEL = 0
10690     // .. ==> 0XF800071C[2:2] = 0x00000000U
10691     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
10692     // .. L2_SEL = 0
10693     // .. ==> 0XF800071C[4:3] = 0x00000000U
10694     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
10695     // .. L3_SEL = 0
10696     // .. ==> 0XF800071C[7:5] = 0x00000000U
10697     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
10698     // .. Speed = 0
10699     // .. ==> 0XF800071C[8:8] = 0x00000000U
10700     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
10701     // .. IO_Type = 3
10702     // .. ==> 0XF800071C[11:9] = 0x00000003U
10703     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U
10704     // .. PULLUP = 0
10705     // .. ==> 0XF800071C[12:12] = 0x00000000U
10706     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
10707     // .. DisableRcvr = 0
10708     // .. ==> 0XF800071C[13:13] = 0x00000000U
10709     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
10710     // ..
10711     EMIT_MASKWRITE(0XF800071C, 0x00003FFFU ,0x00000600U),
10712     // .. TRI_ENABLE = 0
10713     // .. ==> 0XF8000720[0:0] = 0x00000000U
10714     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
10715     // .. L0_SEL = 1
10716     // .. ==> 0XF8000720[1:1] = 0x00000001U
10717     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
10718     // .. L1_SEL = 0
10719     // .. ==> 0XF8000720[2:2] = 0x00000000U
10720     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
10721     // .. L2_SEL = 0
10722     // .. ==> 0XF8000720[4:3] = 0x00000000U
10723     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
10724     // .. L3_SEL = 0
10725     // .. ==> 0XF8000720[7:5] = 0x00000000U
10726     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
10727     // .. Speed = 0
10728     // .. ==> 0XF8000720[8:8] = 0x00000000U
10729     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
10730     // .. IO_Type = 3
10731     // .. ==> 0XF8000720[11:9] = 0x00000003U
10732     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U
10733     // .. PULLUP = 0
10734     // .. ==> 0XF8000720[12:12] = 0x00000000U
10735     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
10736     // .. DisableRcvr = 0
10737     // .. ==> 0XF8000720[13:13] = 0x00000000U
10738     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
10739     // ..
10740     EMIT_MASKWRITE(0XF8000720, 0x00003FFFU ,0x00000602U),
10741     // .. TRI_ENABLE = 0
10742     // .. ==> 0XF8000724[0:0] = 0x00000000U
10743     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
10744     // .. L0_SEL = 0
10745     // .. ==> 0XF8000724[1:1] = 0x00000000U
10746     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
10747     // .. L1_SEL = 0
10748     // .. ==> 0XF8000724[2:2] = 0x00000000U
10749     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
10750     // .. L2_SEL = 0
10751     // .. ==> 0XF8000724[4:3] = 0x00000000U
10752     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
10753     // .. L3_SEL = 0
10754     // .. ==> 0XF8000724[7:5] = 0x00000000U
10755     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
10756     // .. Speed = 0
10757     // .. ==> 0XF8000724[8:8] = 0x00000000U
10758     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
10759     // .. IO_Type = 3
10760     // .. ==> 0XF8000724[11:9] = 0x00000003U
10761     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U
10762     // .. PULLUP = 0
10763     // .. ==> 0XF8000724[12:12] = 0x00000000U
10764     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
10765     // .. DisableRcvr = 0
10766     // .. ==> 0XF8000724[13:13] = 0x00000000U
10767     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
10768     // ..
10769     EMIT_MASKWRITE(0XF8000724, 0x00003FFFU ,0x00000600U),
10770     // .. TRI_ENABLE = 0
10771     // .. ==> 0XF8000728[0:0] = 0x00000000U
10772     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
10773     // .. L0_SEL = 0
10774     // .. ==> 0XF8000728[1:1] = 0x00000000U
10775     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
10776     // .. L1_SEL = 0
10777     // .. ==> 0XF8000728[2:2] = 0x00000000U
10778     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
10779     // .. L2_SEL = 0
10780     // .. ==> 0XF8000728[4:3] = 0x00000000U
10781     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
10782     // .. L3_SEL = 0
10783     // .. ==> 0XF8000728[7:5] = 0x00000000U
10784     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
10785     // .. Speed = 0
10786     // .. ==> 0XF8000728[8:8] = 0x00000000U
10787     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
10788     // .. IO_Type = 3
10789     // .. ==> 0XF8000728[11:9] = 0x00000003U
10790     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U
10791     // .. PULLUP = 0
10792     // .. ==> 0XF8000728[12:12] = 0x00000000U
10793     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
10794     // .. DisableRcvr = 0
10795     // .. ==> 0XF8000728[13:13] = 0x00000000U
10796     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
10797     // ..
10798     EMIT_MASKWRITE(0XF8000728, 0x00003FFFU ,0x00000600U),
10799     // .. TRI_ENABLE = 0
10800     // .. ==> 0XF800072C[0:0] = 0x00000000U
10801     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
10802     // .. L0_SEL = 0
10803     // .. ==> 0XF800072C[1:1] = 0x00000000U
10804     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
10805     // .. L1_SEL = 0
10806     // .. ==> 0XF800072C[2:2] = 0x00000000U
10807     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
10808     // .. L2_SEL = 0
10809     // .. ==> 0XF800072C[4:3] = 0x00000000U
10810     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
10811     // .. L3_SEL = 0
10812     // .. ==> 0XF800072C[7:5] = 0x00000000U
10813     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
10814     // .. Speed = 0
10815     // .. ==> 0XF800072C[8:8] = 0x00000000U
10816     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
10817     // .. IO_Type = 3
10818     // .. ==> 0XF800072C[11:9] = 0x00000003U
10819     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U
10820     // .. PULLUP = 0
10821     // .. ==> 0XF800072C[12:12] = 0x00000000U
10822     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
10823     // .. DisableRcvr = 0
10824     // .. ==> 0XF800072C[13:13] = 0x00000000U
10825     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
10826     // ..
10827     EMIT_MASKWRITE(0XF800072C, 0x00003FFFU ,0x00000600U),
10828     // .. TRI_ENABLE = 0
10829     // .. ==> 0XF8000730[0:0] = 0x00000000U
10830     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
10831     // .. L0_SEL = 0
10832     // .. ==> 0XF8000730[1:1] = 0x00000000U
10833     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
10834     // .. L1_SEL = 0
10835     // .. ==> 0XF8000730[2:2] = 0x00000000U
10836     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
10837     // .. L2_SEL = 0
10838     // .. ==> 0XF8000730[4:3] = 0x00000000U
10839     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
10840     // .. L3_SEL = 0
10841     // .. ==> 0XF8000730[7:5] = 0x00000000U
10842     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
10843     // .. Speed = 0
10844     // .. ==> 0XF8000730[8:8] = 0x00000000U
10845     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
10846     // .. IO_Type = 3
10847     // .. ==> 0XF8000730[11:9] = 0x00000003U
10848     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U
10849     // .. PULLUP = 0
10850     // .. ==> 0XF8000730[12:12] = 0x00000000U
10851     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
10852     // .. DisableRcvr = 0
10853     // .. ==> 0XF8000730[13:13] = 0x00000000U
10854     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
10855     // ..
10856     EMIT_MASKWRITE(0XF8000730, 0x00003FFFU ,0x00000600U),
10857     // .. TRI_ENABLE = 0
10858     // .. ==> 0XF8000734[0:0] = 0x00000000U
10859     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
10860     // .. L0_SEL = 0
10861     // .. ==> 0XF8000734[1:1] = 0x00000000U
10862     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
10863     // .. L1_SEL = 0
10864     // .. ==> 0XF8000734[2:2] = 0x00000000U
10865     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
10866     // .. L2_SEL = 0
10867     // .. ==> 0XF8000734[4:3] = 0x00000000U
10868     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
10869     // .. L3_SEL = 0
10870     // .. ==> 0XF8000734[7:5] = 0x00000000U
10871     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
10872     // .. Speed = 0
10873     // .. ==> 0XF8000734[8:8] = 0x00000000U
10874     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
10875     // .. IO_Type = 3
10876     // .. ==> 0XF8000734[11:9] = 0x00000003U
10877     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U
10878     // .. PULLUP = 0
10879     // .. ==> 0XF8000734[12:12] = 0x00000000U
10880     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
10881     // .. DisableRcvr = 0
10882     // .. ==> 0XF8000734[13:13] = 0x00000000U
10883     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
10884     // ..
10885     EMIT_MASKWRITE(0XF8000734, 0x00003FFFU ,0x00000600U),
10886     // .. TRI_ENABLE = 0
10887     // .. ==> 0XF8000738[0:0] = 0x00000000U
10888     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
10889     // .. L0_SEL = 0
10890     // .. ==> 0XF8000738[1:1] = 0x00000000U
10891     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
10892     // .. L1_SEL = 0
10893     // .. ==> 0XF8000738[2:2] = 0x00000000U
10894     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
10895     // .. L2_SEL = 0
10896     // .. ==> 0XF8000738[4:3] = 0x00000000U
10897     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
10898     // .. L3_SEL = 0
10899     // .. ==> 0XF8000738[7:5] = 0x00000000U
10900     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
10901     // .. Speed = 0
10902     // .. ==> 0XF8000738[8:8] = 0x00000000U
10903     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
10904     // .. IO_Type = 3
10905     // .. ==> 0XF8000738[11:9] = 0x00000003U
10906     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U
10907     // .. PULLUP = 0
10908     // .. ==> 0XF8000738[12:12] = 0x00000000U
10909     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
10910     // .. DisableRcvr = 0
10911     // .. ==> 0XF8000738[13:13] = 0x00000000U
10912     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
10913     // ..
10914     EMIT_MASKWRITE(0XF8000738, 0x00003FFFU ,0x00000600U),
10915     // .. TRI_ENABLE = 0
10916     // .. ==> 0XF800073C[0:0] = 0x00000000U
10917     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
10918     // .. L0_SEL = 0
10919     // .. ==> 0XF800073C[1:1] = 0x00000000U
10920     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
10921     // .. L1_SEL = 0
10922     // .. ==> 0XF800073C[2:2] = 0x00000000U
10923     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
10924     // .. L2_SEL = 0
10925     // .. ==> 0XF800073C[4:3] = 0x00000000U
10926     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
10927     // .. L3_SEL = 0
10928     // .. ==> 0XF800073C[7:5] = 0x00000000U
10929     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
10930     // .. Speed = 0
10931     // .. ==> 0XF800073C[8:8] = 0x00000000U
10932     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
10933     // .. IO_Type = 3
10934     // .. ==> 0XF800073C[11:9] = 0x00000003U
10935     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U
10936     // .. PULLUP = 0
10937     // .. ==> 0XF800073C[12:12] = 0x00000000U
10938     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
10939     // .. DisableRcvr = 0
10940     // .. ==> 0XF800073C[13:13] = 0x00000000U
10941     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
10942     // ..
10943     EMIT_MASKWRITE(0XF800073C, 0x00003FFFU ,0x00000600U),
10944     // .. TRI_ENABLE = 0
10945     // .. ==> 0XF8000740[0:0] = 0x00000000U
10946     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
10947     // .. L0_SEL = 1
10948     // .. ==> 0XF8000740[1:1] = 0x00000001U
10949     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
10950     // .. L1_SEL = 0
10951     // .. ==> 0XF8000740[2:2] = 0x00000000U
10952     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
10953     // .. L2_SEL = 0
10954     // .. ==> 0XF8000740[4:3] = 0x00000000U
10955     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
10956     // .. L3_SEL = 0
10957     // .. ==> 0XF8000740[7:5] = 0x00000000U
10958     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
10959     // .. Speed = 0
10960     // .. ==> 0XF8000740[8:8] = 0x00000000U
10961     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
10962     // .. IO_Type = 1
10963     // .. ==> 0XF8000740[11:9] = 0x00000001U
10964     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
10965     // .. PULLUP = 0
10966     // .. ==> 0XF8000740[12:12] = 0x00000000U
10967     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
10968     // .. DisableRcvr = 0
10969     // .. ==> 0XF8000740[13:13] = 0x00000000U
10970     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
10971     // ..
10972     EMIT_MASKWRITE(0XF8000740, 0x00003FFFU ,0x00000202U),
10973     // .. TRI_ENABLE = 0
10974     // .. ==> 0XF8000744[0:0] = 0x00000000U
10975     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
10976     // .. L0_SEL = 1
10977     // .. ==> 0XF8000744[1:1] = 0x00000001U
10978     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
10979     // .. L1_SEL = 0
10980     // .. ==> 0XF8000744[2:2] = 0x00000000U
10981     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
10982     // .. L2_SEL = 0
10983     // .. ==> 0XF8000744[4:3] = 0x00000000U
10984     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
10985     // .. L3_SEL = 0
10986     // .. ==> 0XF8000744[7:5] = 0x00000000U
10987     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
10988     // .. Speed = 0
10989     // .. ==> 0XF8000744[8:8] = 0x00000000U
10990     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
10991     // .. IO_Type = 1
10992     // .. ==> 0XF8000744[11:9] = 0x00000001U
10993     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
10994     // .. PULLUP = 0
10995     // .. ==> 0XF8000744[12:12] = 0x00000000U
10996     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
10997     // .. DisableRcvr = 0
10998     // .. ==> 0XF8000744[13:13] = 0x00000000U
10999     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11000     // ..
11001     EMIT_MASKWRITE(0XF8000744, 0x00003FFFU ,0x00000202U),
11002     // .. TRI_ENABLE = 0
11003     // .. ==> 0XF8000748[0:0] = 0x00000000U
11004     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11005     // .. L0_SEL = 1
11006     // .. ==> 0XF8000748[1:1] = 0x00000001U
11007     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
11008     // .. L1_SEL = 0
11009     // .. ==> 0XF8000748[2:2] = 0x00000000U
11010     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
11011     // .. L2_SEL = 0
11012     // .. ==> 0XF8000748[4:3] = 0x00000000U
11013     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11014     // .. L3_SEL = 0
11015     // .. ==> 0XF8000748[7:5] = 0x00000000U
11016     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11017     // .. Speed = 0
11018     // .. ==> 0XF8000748[8:8] = 0x00000000U
11019     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11020     // .. IO_Type = 1
11021     // .. ==> 0XF8000748[11:9] = 0x00000001U
11022     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11023     // .. PULLUP = 0
11024     // .. ==> 0XF8000748[12:12] = 0x00000000U
11025     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11026     // .. DisableRcvr = 0
11027     // .. ==> 0XF8000748[13:13] = 0x00000000U
11028     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11029     // ..
11030     EMIT_MASKWRITE(0XF8000748, 0x00003FFFU ,0x00000202U),
11031     // .. TRI_ENABLE = 0
11032     // .. ==> 0XF800074C[0:0] = 0x00000000U
11033     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11034     // .. L0_SEL = 1
11035     // .. ==> 0XF800074C[1:1] = 0x00000001U
11036     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
11037     // .. L1_SEL = 0
11038     // .. ==> 0XF800074C[2:2] = 0x00000000U
11039     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
11040     // .. L2_SEL = 0
11041     // .. ==> 0XF800074C[4:3] = 0x00000000U
11042     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11043     // .. L3_SEL = 0
11044     // .. ==> 0XF800074C[7:5] = 0x00000000U
11045     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11046     // .. Speed = 0
11047     // .. ==> 0XF800074C[8:8] = 0x00000000U
11048     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11049     // .. IO_Type = 1
11050     // .. ==> 0XF800074C[11:9] = 0x00000001U
11051     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11052     // .. PULLUP = 0
11053     // .. ==> 0XF800074C[12:12] = 0x00000000U
11054     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11055     // .. DisableRcvr = 0
11056     // .. ==> 0XF800074C[13:13] = 0x00000000U
11057     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11058     // ..
11059     EMIT_MASKWRITE(0XF800074C, 0x00003FFFU ,0x00000202U),
11060     // .. TRI_ENABLE = 0
11061     // .. ==> 0XF8000750[0:0] = 0x00000000U
11062     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11063     // .. L0_SEL = 1
11064     // .. ==> 0XF8000750[1:1] = 0x00000001U
11065     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
11066     // .. L1_SEL = 0
11067     // .. ==> 0XF8000750[2:2] = 0x00000000U
11068     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
11069     // .. L2_SEL = 0
11070     // .. ==> 0XF8000750[4:3] = 0x00000000U
11071     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11072     // .. L3_SEL = 0
11073     // .. ==> 0XF8000750[7:5] = 0x00000000U
11074     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11075     // .. Speed = 0
11076     // .. ==> 0XF8000750[8:8] = 0x00000000U
11077     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11078     // .. IO_Type = 1
11079     // .. ==> 0XF8000750[11:9] = 0x00000001U
11080     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11081     // .. PULLUP = 0
11082     // .. ==> 0XF8000750[12:12] = 0x00000000U
11083     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11084     // .. DisableRcvr = 0
11085     // .. ==> 0XF8000750[13:13] = 0x00000000U
11086     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11087     // ..
11088     EMIT_MASKWRITE(0XF8000750, 0x00003FFFU ,0x00000202U),
11089     // .. TRI_ENABLE = 0
11090     // .. ==> 0XF8000754[0:0] = 0x00000000U
11091     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11092     // .. L0_SEL = 1
11093     // .. ==> 0XF8000754[1:1] = 0x00000001U
11094     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
11095     // .. L1_SEL = 0
11096     // .. ==> 0XF8000754[2:2] = 0x00000000U
11097     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
11098     // .. L2_SEL = 0
11099     // .. ==> 0XF8000754[4:3] = 0x00000000U
11100     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11101     // .. L3_SEL = 0
11102     // .. ==> 0XF8000754[7:5] = 0x00000000U
11103     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11104     // .. Speed = 0
11105     // .. ==> 0XF8000754[8:8] = 0x00000000U
11106     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11107     // .. IO_Type = 1
11108     // .. ==> 0XF8000754[11:9] = 0x00000001U
11109     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11110     // .. PULLUP = 0
11111     // .. ==> 0XF8000754[12:12] = 0x00000000U
11112     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11113     // .. DisableRcvr = 0
11114     // .. ==> 0XF8000754[13:13] = 0x00000000U
11115     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11116     // ..
11117     EMIT_MASKWRITE(0XF8000754, 0x00003FFFU ,0x00000202U),
11118     // .. TRI_ENABLE = 1
11119     // .. ==> 0XF8000758[0:0] = 0x00000001U
11120     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
11121     // .. L0_SEL = 1
11122     // .. ==> 0XF8000758[1:1] = 0x00000001U
11123     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
11124     // .. L1_SEL = 0
11125     // .. ==> 0XF8000758[2:2] = 0x00000000U
11126     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
11127     // .. L2_SEL = 0
11128     // .. ==> 0XF8000758[4:3] = 0x00000000U
11129     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11130     // .. L3_SEL = 0
11131     // .. ==> 0XF8000758[7:5] = 0x00000000U
11132     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11133     // .. Speed = 0
11134     // .. ==> 0XF8000758[8:8] = 0x00000000U
11135     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11136     // .. IO_Type = 1
11137     // .. ==> 0XF8000758[11:9] = 0x00000001U
11138     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11139     // .. PULLUP = 0
11140     // .. ==> 0XF8000758[12:12] = 0x00000000U
11141     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11142     // .. DisableRcvr = 0
11143     // .. ==> 0XF8000758[13:13] = 0x00000000U
11144     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11145     // ..
11146     EMIT_MASKWRITE(0XF8000758, 0x00003FFFU ,0x00000203U),
11147     // .. TRI_ENABLE = 1
11148     // .. ==> 0XF800075C[0:0] = 0x00000001U
11149     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
11150     // .. L0_SEL = 1
11151     // .. ==> 0XF800075C[1:1] = 0x00000001U
11152     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
11153     // .. L1_SEL = 0
11154     // .. ==> 0XF800075C[2:2] = 0x00000000U
11155     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
11156     // .. L2_SEL = 0
11157     // .. ==> 0XF800075C[4:3] = 0x00000000U
11158     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11159     // .. L3_SEL = 0
11160     // .. ==> 0XF800075C[7:5] = 0x00000000U
11161     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11162     // .. Speed = 0
11163     // .. ==> 0XF800075C[8:8] = 0x00000000U
11164     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11165     // .. IO_Type = 1
11166     // .. ==> 0XF800075C[11:9] = 0x00000001U
11167     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11168     // .. PULLUP = 0
11169     // .. ==> 0XF800075C[12:12] = 0x00000000U
11170     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11171     // .. DisableRcvr = 0
11172     // .. ==> 0XF800075C[13:13] = 0x00000000U
11173     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11174     // ..
11175     EMIT_MASKWRITE(0XF800075C, 0x00003FFFU ,0x00000203U),
11176     // .. TRI_ENABLE = 1
11177     // .. ==> 0XF8000760[0:0] = 0x00000001U
11178     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
11179     // .. L0_SEL = 1
11180     // .. ==> 0XF8000760[1:1] = 0x00000001U
11181     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
11182     // .. L1_SEL = 0
11183     // .. ==> 0XF8000760[2:2] = 0x00000000U
11184     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
11185     // .. L2_SEL = 0
11186     // .. ==> 0XF8000760[4:3] = 0x00000000U
11187     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11188     // .. L3_SEL = 0
11189     // .. ==> 0XF8000760[7:5] = 0x00000000U
11190     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11191     // .. Speed = 0
11192     // .. ==> 0XF8000760[8:8] = 0x00000000U
11193     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11194     // .. IO_Type = 1
11195     // .. ==> 0XF8000760[11:9] = 0x00000001U
11196     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11197     // .. PULLUP = 0
11198     // .. ==> 0XF8000760[12:12] = 0x00000000U
11199     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11200     // .. DisableRcvr = 0
11201     // .. ==> 0XF8000760[13:13] = 0x00000000U
11202     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11203     // ..
11204     EMIT_MASKWRITE(0XF8000760, 0x00003FFFU ,0x00000203U),
11205     // .. TRI_ENABLE = 1
11206     // .. ==> 0XF8000764[0:0] = 0x00000001U
11207     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
11208     // .. L0_SEL = 1
11209     // .. ==> 0XF8000764[1:1] = 0x00000001U
11210     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
11211     // .. L1_SEL = 0
11212     // .. ==> 0XF8000764[2:2] = 0x00000000U
11213     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
11214     // .. L2_SEL = 0
11215     // .. ==> 0XF8000764[4:3] = 0x00000000U
11216     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11217     // .. L3_SEL = 0
11218     // .. ==> 0XF8000764[7:5] = 0x00000000U
11219     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11220     // .. Speed = 0
11221     // .. ==> 0XF8000764[8:8] = 0x00000000U
11222     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11223     // .. IO_Type = 1
11224     // .. ==> 0XF8000764[11:9] = 0x00000001U
11225     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11226     // .. PULLUP = 0
11227     // .. ==> 0XF8000764[12:12] = 0x00000000U
11228     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11229     // .. DisableRcvr = 0
11230     // .. ==> 0XF8000764[13:13] = 0x00000000U
11231     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11232     // ..
11233     EMIT_MASKWRITE(0XF8000764, 0x00003FFFU ,0x00000203U),
11234     // .. TRI_ENABLE = 1
11235     // .. ==> 0XF8000768[0:0] = 0x00000001U
11236     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
11237     // .. L0_SEL = 1
11238     // .. ==> 0XF8000768[1:1] = 0x00000001U
11239     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
11240     // .. L1_SEL = 0
11241     // .. ==> 0XF8000768[2:2] = 0x00000000U
11242     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
11243     // .. L2_SEL = 0
11244     // .. ==> 0XF8000768[4:3] = 0x00000000U
11245     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11246     // .. L3_SEL = 0
11247     // .. ==> 0XF8000768[7:5] = 0x00000000U
11248     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11249     // .. Speed = 0
11250     // .. ==> 0XF8000768[8:8] = 0x00000000U
11251     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11252     // .. IO_Type = 1
11253     // .. ==> 0XF8000768[11:9] = 0x00000001U
11254     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11255     // .. PULLUP = 0
11256     // .. ==> 0XF8000768[12:12] = 0x00000000U
11257     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11258     // .. DisableRcvr = 0
11259     // .. ==> 0XF8000768[13:13] = 0x00000000U
11260     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11261     // ..
11262     EMIT_MASKWRITE(0XF8000768, 0x00003FFFU ,0x00000203U),
11263     // .. TRI_ENABLE = 1
11264     // .. ==> 0XF800076C[0:0] = 0x00000001U
11265     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
11266     // .. L0_SEL = 1
11267     // .. ==> 0XF800076C[1:1] = 0x00000001U
11268     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
11269     // .. L1_SEL = 0
11270     // .. ==> 0XF800076C[2:2] = 0x00000000U
11271     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
11272     // .. L2_SEL = 0
11273     // .. ==> 0XF800076C[4:3] = 0x00000000U
11274     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11275     // .. L3_SEL = 0
11276     // .. ==> 0XF800076C[7:5] = 0x00000000U
11277     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11278     // .. Speed = 0
11279     // .. ==> 0XF800076C[8:8] = 0x00000000U
11280     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11281     // .. IO_Type = 1
11282     // .. ==> 0XF800076C[11:9] = 0x00000001U
11283     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11284     // .. PULLUP = 0
11285     // .. ==> 0XF800076C[12:12] = 0x00000000U
11286     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11287     // .. DisableRcvr = 0
11288     // .. ==> 0XF800076C[13:13] = 0x00000000U
11289     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11290     // ..
11291     EMIT_MASKWRITE(0XF800076C, 0x00003FFFU ,0x00000203U),
11292     // .. TRI_ENABLE = 0
11293     // .. ==> 0XF8000770[0:0] = 0x00000000U
11294     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11295     // .. L0_SEL = 0
11296     // .. ==> 0XF8000770[1:1] = 0x00000000U
11297     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
11298     // .. L1_SEL = 1
11299     // .. ==> 0XF8000770[2:2] = 0x00000001U
11300     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
11301     // .. L2_SEL = 0
11302     // .. ==> 0XF8000770[4:3] = 0x00000000U
11303     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11304     // .. L3_SEL = 0
11305     // .. ==> 0XF8000770[7:5] = 0x00000000U
11306     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11307     // .. Speed = 0
11308     // .. ==> 0XF8000770[8:8] = 0x00000000U
11309     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11310     // .. IO_Type = 1
11311     // .. ==> 0XF8000770[11:9] = 0x00000001U
11312     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11313     // .. PULLUP = 0
11314     // .. ==> 0XF8000770[12:12] = 0x00000000U
11315     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11316     // .. DisableRcvr = 0
11317     // .. ==> 0XF8000770[13:13] = 0x00000000U
11318     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11319     // ..
11320     EMIT_MASKWRITE(0XF8000770, 0x00003FFFU ,0x00000204U),
11321     // .. TRI_ENABLE = 1
11322     // .. ==> 0XF8000774[0:0] = 0x00000001U
11323     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
11324     // .. L0_SEL = 0
11325     // .. ==> 0XF8000774[1:1] = 0x00000000U
11326     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
11327     // .. L1_SEL = 1
11328     // .. ==> 0XF8000774[2:2] = 0x00000001U
11329     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
11330     // .. L2_SEL = 0
11331     // .. ==> 0XF8000774[4:3] = 0x00000000U
11332     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11333     // .. L3_SEL = 0
11334     // .. ==> 0XF8000774[7:5] = 0x00000000U
11335     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11336     // .. Speed = 0
11337     // .. ==> 0XF8000774[8:8] = 0x00000000U
11338     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11339     // .. IO_Type = 1
11340     // .. ==> 0XF8000774[11:9] = 0x00000001U
11341     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11342     // .. PULLUP = 0
11343     // .. ==> 0XF8000774[12:12] = 0x00000000U
11344     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11345     // .. DisableRcvr = 0
11346     // .. ==> 0XF8000774[13:13] = 0x00000000U
11347     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11348     // ..
11349     EMIT_MASKWRITE(0XF8000774, 0x00003FFFU ,0x00000205U),
11350     // .. TRI_ENABLE = 0
11351     // .. ==> 0XF8000778[0:0] = 0x00000000U
11352     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11353     // .. L0_SEL = 0
11354     // .. ==> 0XF8000778[1:1] = 0x00000000U
11355     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
11356     // .. L1_SEL = 1
11357     // .. ==> 0XF8000778[2:2] = 0x00000001U
11358     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
11359     // .. L2_SEL = 0
11360     // .. ==> 0XF8000778[4:3] = 0x00000000U
11361     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11362     // .. L3_SEL = 0
11363     // .. ==> 0XF8000778[7:5] = 0x00000000U
11364     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11365     // .. Speed = 0
11366     // .. ==> 0XF8000778[8:8] = 0x00000000U
11367     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11368     // .. IO_Type = 1
11369     // .. ==> 0XF8000778[11:9] = 0x00000001U
11370     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11371     // .. PULLUP = 0
11372     // .. ==> 0XF8000778[12:12] = 0x00000000U
11373     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11374     // .. DisableRcvr = 0
11375     // .. ==> 0XF8000778[13:13] = 0x00000000U
11376     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11377     // ..
11378     EMIT_MASKWRITE(0XF8000778, 0x00003FFFU ,0x00000204U),
11379     // .. TRI_ENABLE = 1
11380     // .. ==> 0XF800077C[0:0] = 0x00000001U
11381     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
11382     // .. L0_SEL = 0
11383     // .. ==> 0XF800077C[1:1] = 0x00000000U
11384     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
11385     // .. L1_SEL = 1
11386     // .. ==> 0XF800077C[2:2] = 0x00000001U
11387     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
11388     // .. L2_SEL = 0
11389     // .. ==> 0XF800077C[4:3] = 0x00000000U
11390     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11391     // .. L3_SEL = 0
11392     // .. ==> 0XF800077C[7:5] = 0x00000000U
11393     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11394     // .. Speed = 0
11395     // .. ==> 0XF800077C[8:8] = 0x00000000U
11396     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11397     // .. IO_Type = 1
11398     // .. ==> 0XF800077C[11:9] = 0x00000001U
11399     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11400     // .. PULLUP = 0
11401     // .. ==> 0XF800077C[12:12] = 0x00000000U
11402     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11403     // .. DisableRcvr = 0
11404     // .. ==> 0XF800077C[13:13] = 0x00000000U
11405     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11406     // ..
11407     EMIT_MASKWRITE(0XF800077C, 0x00003FFFU ,0x00000205U),
11408     // .. TRI_ENABLE = 0
11409     // .. ==> 0XF8000780[0:0] = 0x00000000U
11410     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11411     // .. L0_SEL = 0
11412     // .. ==> 0XF8000780[1:1] = 0x00000000U
11413     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
11414     // .. L1_SEL = 1
11415     // .. ==> 0XF8000780[2:2] = 0x00000001U
11416     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
11417     // .. L2_SEL = 0
11418     // .. ==> 0XF8000780[4:3] = 0x00000000U
11419     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11420     // .. L3_SEL = 0
11421     // .. ==> 0XF8000780[7:5] = 0x00000000U
11422     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11423     // .. Speed = 0
11424     // .. ==> 0XF8000780[8:8] = 0x00000000U
11425     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11426     // .. IO_Type = 1
11427     // .. ==> 0XF8000780[11:9] = 0x00000001U
11428     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11429     // .. PULLUP = 0
11430     // .. ==> 0XF8000780[12:12] = 0x00000000U
11431     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11432     // .. DisableRcvr = 0
11433     // .. ==> 0XF8000780[13:13] = 0x00000000U
11434     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11435     // ..
11436     EMIT_MASKWRITE(0XF8000780, 0x00003FFFU ,0x00000204U),
11437     // .. TRI_ENABLE = 0
11438     // .. ==> 0XF8000784[0:0] = 0x00000000U
11439     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11440     // .. L0_SEL = 0
11441     // .. ==> 0XF8000784[1:1] = 0x00000000U
11442     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
11443     // .. L1_SEL = 1
11444     // .. ==> 0XF8000784[2:2] = 0x00000001U
11445     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
11446     // .. L2_SEL = 0
11447     // .. ==> 0XF8000784[4:3] = 0x00000000U
11448     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11449     // .. L3_SEL = 0
11450     // .. ==> 0XF8000784[7:5] = 0x00000000U
11451     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11452     // .. Speed = 0
11453     // .. ==> 0XF8000784[8:8] = 0x00000000U
11454     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11455     // .. IO_Type = 1
11456     // .. ==> 0XF8000784[11:9] = 0x00000001U
11457     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11458     // .. PULLUP = 0
11459     // .. ==> 0XF8000784[12:12] = 0x00000000U
11460     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11461     // .. DisableRcvr = 0
11462     // .. ==> 0XF8000784[13:13] = 0x00000000U
11463     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11464     // ..
11465     EMIT_MASKWRITE(0XF8000784, 0x00003FFFU ,0x00000204U),
11466     // .. TRI_ENABLE = 0
11467     // .. ==> 0XF8000788[0:0] = 0x00000000U
11468     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11469     // .. L0_SEL = 0
11470     // .. ==> 0XF8000788[1:1] = 0x00000000U
11471     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
11472     // .. L1_SEL = 1
11473     // .. ==> 0XF8000788[2:2] = 0x00000001U
11474     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
11475     // .. L2_SEL = 0
11476     // .. ==> 0XF8000788[4:3] = 0x00000000U
11477     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11478     // .. L3_SEL = 0
11479     // .. ==> 0XF8000788[7:5] = 0x00000000U
11480     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11481     // .. Speed = 0
11482     // .. ==> 0XF8000788[8:8] = 0x00000000U
11483     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11484     // .. IO_Type = 1
11485     // .. ==> 0XF8000788[11:9] = 0x00000001U
11486     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11487     // .. PULLUP = 0
11488     // .. ==> 0XF8000788[12:12] = 0x00000000U
11489     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11490     // .. DisableRcvr = 0
11491     // .. ==> 0XF8000788[13:13] = 0x00000000U
11492     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11493     // ..
11494     EMIT_MASKWRITE(0XF8000788, 0x00003FFFU ,0x00000204U),
11495     // .. TRI_ENABLE = 0
11496     // .. ==> 0XF800078C[0:0] = 0x00000000U
11497     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11498     // .. L0_SEL = 0
11499     // .. ==> 0XF800078C[1:1] = 0x00000000U
11500     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
11501     // .. L1_SEL = 1
11502     // .. ==> 0XF800078C[2:2] = 0x00000001U
11503     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
11504     // .. L2_SEL = 0
11505     // .. ==> 0XF800078C[4:3] = 0x00000000U
11506     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11507     // .. L3_SEL = 0
11508     // .. ==> 0XF800078C[7:5] = 0x00000000U
11509     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11510     // .. Speed = 0
11511     // .. ==> 0XF800078C[8:8] = 0x00000000U
11512     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11513     // .. IO_Type = 1
11514     // .. ==> 0XF800078C[11:9] = 0x00000001U
11515     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11516     // .. PULLUP = 0
11517     // .. ==> 0XF800078C[12:12] = 0x00000000U
11518     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11519     // .. DisableRcvr = 0
11520     // .. ==> 0XF800078C[13:13] = 0x00000000U
11521     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11522     // ..
11523     EMIT_MASKWRITE(0XF800078C, 0x00003FFFU ,0x00000204U),
11524     // .. TRI_ENABLE = 1
11525     // .. ==> 0XF8000790[0:0] = 0x00000001U
11526     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
11527     // .. L0_SEL = 0
11528     // .. ==> 0XF8000790[1:1] = 0x00000000U
11529     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
11530     // .. L1_SEL = 1
11531     // .. ==> 0XF8000790[2:2] = 0x00000001U
11532     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
11533     // .. L2_SEL = 0
11534     // .. ==> 0XF8000790[4:3] = 0x00000000U
11535     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11536     // .. L3_SEL = 0
11537     // .. ==> 0XF8000790[7:5] = 0x00000000U
11538     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11539     // .. Speed = 0
11540     // .. ==> 0XF8000790[8:8] = 0x00000000U
11541     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11542     // .. IO_Type = 1
11543     // .. ==> 0XF8000790[11:9] = 0x00000001U
11544     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11545     // .. PULLUP = 0
11546     // .. ==> 0XF8000790[12:12] = 0x00000000U
11547     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11548     // .. DisableRcvr = 0
11549     // .. ==> 0XF8000790[13:13] = 0x00000000U
11550     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11551     // ..
11552     EMIT_MASKWRITE(0XF8000790, 0x00003FFFU ,0x00000205U),
11553     // .. TRI_ENABLE = 0
11554     // .. ==> 0XF8000794[0:0] = 0x00000000U
11555     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11556     // .. L0_SEL = 0
11557     // .. ==> 0XF8000794[1:1] = 0x00000000U
11558     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
11559     // .. L1_SEL = 1
11560     // .. ==> 0XF8000794[2:2] = 0x00000001U
11561     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
11562     // .. L2_SEL = 0
11563     // .. ==> 0XF8000794[4:3] = 0x00000000U
11564     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11565     // .. L3_SEL = 0
11566     // .. ==> 0XF8000794[7:5] = 0x00000000U
11567     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11568     // .. Speed = 0
11569     // .. ==> 0XF8000794[8:8] = 0x00000000U
11570     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11571     // .. IO_Type = 1
11572     // .. ==> 0XF8000794[11:9] = 0x00000001U
11573     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11574     // .. PULLUP = 0
11575     // .. ==> 0XF8000794[12:12] = 0x00000000U
11576     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11577     // .. DisableRcvr = 0
11578     // .. ==> 0XF8000794[13:13] = 0x00000000U
11579     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11580     // ..
11581     EMIT_MASKWRITE(0XF8000794, 0x00003FFFU ,0x00000204U),
11582     // .. TRI_ENABLE = 0
11583     // .. ==> 0XF8000798[0:0] = 0x00000000U
11584     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11585     // .. L0_SEL = 0
11586     // .. ==> 0XF8000798[1:1] = 0x00000000U
11587     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
11588     // .. L1_SEL = 1
11589     // .. ==> 0XF8000798[2:2] = 0x00000001U
11590     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
11591     // .. L2_SEL = 0
11592     // .. ==> 0XF8000798[4:3] = 0x00000000U
11593     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11594     // .. L3_SEL = 0
11595     // .. ==> 0XF8000798[7:5] = 0x00000000U
11596     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11597     // .. Speed = 0
11598     // .. ==> 0XF8000798[8:8] = 0x00000000U
11599     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11600     // .. IO_Type = 1
11601     // .. ==> 0XF8000798[11:9] = 0x00000001U
11602     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11603     // .. PULLUP = 0
11604     // .. ==> 0XF8000798[12:12] = 0x00000000U
11605     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11606     // .. DisableRcvr = 0
11607     // .. ==> 0XF8000798[13:13] = 0x00000000U
11608     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11609     // ..
11610     EMIT_MASKWRITE(0XF8000798, 0x00003FFFU ,0x00000204U),
11611     // .. TRI_ENABLE = 0
11612     // .. ==> 0XF800079C[0:0] = 0x00000000U
11613     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11614     // .. L0_SEL = 0
11615     // .. ==> 0XF800079C[1:1] = 0x00000000U
11616     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
11617     // .. L1_SEL = 1
11618     // .. ==> 0XF800079C[2:2] = 0x00000001U
11619     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
11620     // .. L2_SEL = 0
11621     // .. ==> 0XF800079C[4:3] = 0x00000000U
11622     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11623     // .. L3_SEL = 0
11624     // .. ==> 0XF800079C[7:5] = 0x00000000U
11625     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11626     // .. Speed = 0
11627     // .. ==> 0XF800079C[8:8] = 0x00000000U
11628     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11629     // .. IO_Type = 1
11630     // .. ==> 0XF800079C[11:9] = 0x00000001U
11631     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11632     // .. PULLUP = 0
11633     // .. ==> 0XF800079C[12:12] = 0x00000000U
11634     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11635     // .. DisableRcvr = 0
11636     // .. ==> 0XF800079C[13:13] = 0x00000000U
11637     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11638     // ..
11639     EMIT_MASKWRITE(0XF800079C, 0x00003FFFU ,0x00000204U),
11640     // .. TRI_ENABLE = 0
11641     // .. ==> 0XF80007A0[0:0] = 0x00000000U
11642     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11643     // .. L0_SEL = 0
11644     // .. ==> 0XF80007A0[1:1] = 0x00000000U
11645     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
11646     // .. L1_SEL = 0
11647     // .. ==> 0XF80007A0[2:2] = 0x00000000U
11648     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
11649     // .. L2_SEL = 0
11650     // .. ==> 0XF80007A0[4:3] = 0x00000000U
11651     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11652     // .. L3_SEL = 4
11653     // .. ==> 0XF80007A0[7:5] = 0x00000004U
11654     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
11655     // .. Speed = 0
11656     // .. ==> 0XF80007A0[8:8] = 0x00000000U
11657     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11658     // .. IO_Type = 1
11659     // .. ==> 0XF80007A0[11:9] = 0x00000001U
11660     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11661     // .. PULLUP = 0
11662     // .. ==> 0XF80007A0[12:12] = 0x00000000U
11663     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11664     // .. DisableRcvr = 0
11665     // .. ==> 0XF80007A0[13:13] = 0x00000000U
11666     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11667     // ..
11668     EMIT_MASKWRITE(0XF80007A0, 0x00003FFFU ,0x00000280U),
11669     // .. TRI_ENABLE = 0
11670     // .. ==> 0XF80007A4[0:0] = 0x00000000U
11671     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11672     // .. L0_SEL = 0
11673     // .. ==> 0XF80007A4[1:1] = 0x00000000U
11674     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
11675     // .. L1_SEL = 0
11676     // .. ==> 0XF80007A4[2:2] = 0x00000000U
11677     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
11678     // .. L2_SEL = 0
11679     // .. ==> 0XF80007A4[4:3] = 0x00000000U
11680     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11681     // .. L3_SEL = 4
11682     // .. ==> 0XF80007A4[7:5] = 0x00000004U
11683     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
11684     // .. Speed = 0
11685     // .. ==> 0XF80007A4[8:8] = 0x00000000U
11686     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11687     // .. IO_Type = 1
11688     // .. ==> 0XF80007A4[11:9] = 0x00000001U
11689     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11690     // .. PULLUP = 0
11691     // .. ==> 0XF80007A4[12:12] = 0x00000000U
11692     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11693     // .. DisableRcvr = 0
11694     // .. ==> 0XF80007A4[13:13] = 0x00000000U
11695     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11696     // ..
11697     EMIT_MASKWRITE(0XF80007A4, 0x00003FFFU ,0x00000280U),
11698     // .. TRI_ENABLE = 0
11699     // .. ==> 0XF80007A8[0:0] = 0x00000000U
11700     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11701     // .. L0_SEL = 0
11702     // .. ==> 0XF80007A8[1:1] = 0x00000000U
11703     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
11704     // .. L1_SEL = 0
11705     // .. ==> 0XF80007A8[2:2] = 0x00000000U
11706     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
11707     // .. L2_SEL = 0
11708     // .. ==> 0XF80007A8[4:3] = 0x00000000U
11709     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11710     // .. L3_SEL = 4
11711     // .. ==> 0XF80007A8[7:5] = 0x00000004U
11712     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
11713     // .. Speed = 0
11714     // .. ==> 0XF80007A8[8:8] = 0x00000000U
11715     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11716     // .. IO_Type = 1
11717     // .. ==> 0XF80007A8[11:9] = 0x00000001U
11718     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11719     // .. PULLUP = 0
11720     // .. ==> 0XF80007A8[12:12] = 0x00000000U
11721     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11722     // .. DisableRcvr = 0
11723     // .. ==> 0XF80007A8[13:13] = 0x00000000U
11724     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11725     // ..
11726     EMIT_MASKWRITE(0XF80007A8, 0x00003FFFU ,0x00000280U),
11727     // .. TRI_ENABLE = 0
11728     // .. ==> 0XF80007AC[0:0] = 0x00000000U
11729     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11730     // .. L0_SEL = 0
11731     // .. ==> 0XF80007AC[1:1] = 0x00000000U
11732     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
11733     // .. L1_SEL = 0
11734     // .. ==> 0XF80007AC[2:2] = 0x00000000U
11735     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
11736     // .. L2_SEL = 0
11737     // .. ==> 0XF80007AC[4:3] = 0x00000000U
11738     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11739     // .. L3_SEL = 4
11740     // .. ==> 0XF80007AC[7:5] = 0x00000004U
11741     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
11742     // .. Speed = 0
11743     // .. ==> 0XF80007AC[8:8] = 0x00000000U
11744     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11745     // .. IO_Type = 1
11746     // .. ==> 0XF80007AC[11:9] = 0x00000001U
11747     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11748     // .. PULLUP = 0
11749     // .. ==> 0XF80007AC[12:12] = 0x00000000U
11750     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11751     // .. DisableRcvr = 0
11752     // .. ==> 0XF80007AC[13:13] = 0x00000000U
11753     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11754     // ..
11755     EMIT_MASKWRITE(0XF80007AC, 0x00003FFFU ,0x00000280U),
11756     // .. TRI_ENABLE = 0
11757     // .. ==> 0XF80007B0[0:0] = 0x00000000U
11758     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11759     // .. L0_SEL = 0
11760     // .. ==> 0XF80007B0[1:1] = 0x00000000U
11761     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
11762     // .. L1_SEL = 0
11763     // .. ==> 0XF80007B0[2:2] = 0x00000000U
11764     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
11765     // .. L2_SEL = 0
11766     // .. ==> 0XF80007B0[4:3] = 0x00000000U
11767     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11768     // .. L3_SEL = 4
11769     // .. ==> 0XF80007B0[7:5] = 0x00000004U
11770     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
11771     // .. Speed = 0
11772     // .. ==> 0XF80007B0[8:8] = 0x00000000U
11773     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11774     // .. IO_Type = 1
11775     // .. ==> 0XF80007B0[11:9] = 0x00000001U
11776     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11777     // .. PULLUP = 0
11778     // .. ==> 0XF80007B0[12:12] = 0x00000000U
11779     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11780     // .. DisableRcvr = 0
11781     // .. ==> 0XF80007B0[13:13] = 0x00000000U
11782     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11783     // ..
11784     EMIT_MASKWRITE(0XF80007B0, 0x00003FFFU ,0x00000280U),
11785     // .. TRI_ENABLE = 0
11786     // .. ==> 0XF80007B4[0:0] = 0x00000000U
11787     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11788     // .. L0_SEL = 0
11789     // .. ==> 0XF80007B4[1:1] = 0x00000000U
11790     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
11791     // .. L1_SEL = 0
11792     // .. ==> 0XF80007B4[2:2] = 0x00000000U
11793     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
11794     // .. L2_SEL = 0
11795     // .. ==> 0XF80007B4[4:3] = 0x00000000U
11796     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11797     // .. L3_SEL = 4
11798     // .. ==> 0XF80007B4[7:5] = 0x00000004U
11799     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
11800     // .. Speed = 0
11801     // .. ==> 0XF80007B4[8:8] = 0x00000000U
11802     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11803     // .. IO_Type = 1
11804     // .. ==> 0XF80007B4[11:9] = 0x00000001U
11805     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11806     // .. PULLUP = 0
11807     // .. ==> 0XF80007B4[12:12] = 0x00000000U
11808     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11809     // .. DisableRcvr = 0
11810     // .. ==> 0XF80007B4[13:13] = 0x00000000U
11811     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11812     // ..
11813     EMIT_MASKWRITE(0XF80007B4, 0x00003FFFU ,0x00000280U),
11814     // .. TRI_ENABLE = 1
11815     // .. ==> 0XF80007B8[0:0] = 0x00000001U
11816     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
11817     // .. Speed = 0
11818     // .. ==> 0XF80007B8[8:8] = 0x00000000U
11819     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11820     // .. IO_Type = 1
11821     // .. ==> 0XF80007B8[11:9] = 0x00000001U
11822     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11823     // .. PULLUP = 0
11824     // .. ==> 0XF80007B8[12:12] = 0x00000000U
11825     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11826     // .. DisableRcvr = 0
11827     // .. ==> 0XF80007B8[13:13] = 0x00000000U
11828     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11829     // ..
11830     EMIT_MASKWRITE(0XF80007B8, 0x00003F01U ,0x00000201U),
11831     // .. TRI_ENABLE = 0
11832     // .. ==> 0XF80007BC[0:0] = 0x00000000U
11833     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11834     // .. L0_SEL = 0
11835     // .. ==> 0XF80007BC[1:1] = 0x00000000U
11836     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
11837     // .. L1_SEL = 0
11838     // .. ==> 0XF80007BC[2:2] = 0x00000000U
11839     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
11840     // .. L2_SEL = 0
11841     // .. ==> 0XF80007BC[4:3] = 0x00000000U
11842     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11843     // .. L3_SEL = 0
11844     // .. ==> 0XF80007BC[7:5] = 0x00000000U
11845     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11846     // .. Speed = 0
11847     // .. ==> 0XF80007BC[8:8] = 0x00000000U
11848     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11849     // .. IO_Type = 1
11850     // .. ==> 0XF80007BC[11:9] = 0x00000001U
11851     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11852     // .. PULLUP = 0
11853     // .. ==> 0XF80007BC[12:12] = 0x00000000U
11854     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11855     // .. DisableRcvr = 0
11856     // .. ==> 0XF80007BC[13:13] = 0x00000000U
11857     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11858     // ..
11859     EMIT_MASKWRITE(0XF80007BC, 0x00003FFFU ,0x00000200U),
11860     // .. TRI_ENABLE = 0
11861     // .. ==> 0XF80007C0[0:0] = 0x00000000U
11862     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11863     // .. L0_SEL = 0
11864     // .. ==> 0XF80007C0[1:1] = 0x00000000U
11865     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
11866     // .. L1_SEL = 0
11867     // .. ==> 0XF80007C0[2:2] = 0x00000000U
11868     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
11869     // .. L2_SEL = 0
11870     // .. ==> 0XF80007C0[4:3] = 0x00000000U
11871     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11872     // .. L3_SEL = 7
11873     // .. ==> 0XF80007C0[7:5] = 0x00000007U
11874     // ..     ==> MASK : 0x000000E0U    VAL : 0x000000E0U
11875     // .. Speed = 0
11876     // .. ==> 0XF80007C0[8:8] = 0x00000000U
11877     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11878     // .. IO_Type = 1
11879     // .. ==> 0XF80007C0[11:9] = 0x00000001U
11880     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11881     // .. PULLUP = 0
11882     // .. ==> 0XF80007C0[12:12] = 0x00000000U
11883     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11884     // .. DisableRcvr = 0
11885     // .. ==> 0XF80007C0[13:13] = 0x00000000U
11886     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11887     // ..
11888     EMIT_MASKWRITE(0XF80007C0, 0x00003FFFU ,0x000002E0U),
11889     // .. TRI_ENABLE = 1
11890     // .. ==> 0XF80007C4[0:0] = 0x00000001U
11891     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
11892     // .. L0_SEL = 0
11893     // .. ==> 0XF80007C4[1:1] = 0x00000000U
11894     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
11895     // .. L1_SEL = 0
11896     // .. ==> 0XF80007C4[2:2] = 0x00000000U
11897     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
11898     // .. L2_SEL = 0
11899     // .. ==> 0XF80007C4[4:3] = 0x00000000U
11900     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11901     // .. L3_SEL = 7
11902     // .. ==> 0XF80007C4[7:5] = 0x00000007U
11903     // ..     ==> MASK : 0x000000E0U    VAL : 0x000000E0U
11904     // .. Speed = 0
11905     // .. ==> 0XF80007C4[8:8] = 0x00000000U
11906     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11907     // .. IO_Type = 1
11908     // .. ==> 0XF80007C4[11:9] = 0x00000001U
11909     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11910     // .. PULLUP = 0
11911     // .. ==> 0XF80007C4[12:12] = 0x00000000U
11912     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11913     // .. DisableRcvr = 0
11914     // .. ==> 0XF80007C4[13:13] = 0x00000000U
11915     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11916     // ..
11917     EMIT_MASKWRITE(0XF80007C4, 0x00003FFFU ,0x000002E1U),
11918     // .. TRI_ENABLE = 1
11919     // .. ==> 0XF80007C8[0:0] = 0x00000001U
11920     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
11921     // .. Speed = 0
11922     // .. ==> 0XF80007C8[8:8] = 0x00000000U
11923     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11924     // .. IO_Type = 1
11925     // .. ==> 0XF80007C8[11:9] = 0x00000001U
11926     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11927     // .. PULLUP = 0
11928     // .. ==> 0XF80007C8[12:12] = 0x00000000U
11929     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11930     // .. DisableRcvr = 0
11931     // .. ==> 0XF80007C8[13:13] = 0x00000000U
11932     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11933     // ..
11934     EMIT_MASKWRITE(0XF80007C8, 0x00003F01U ,0x00000201U),
11935     // .. TRI_ENABLE = 0
11936     // .. ==> 0XF80007CC[0:0] = 0x00000000U
11937     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11938     // .. L0_SEL = 0
11939     // .. ==> 0XF80007CC[1:1] = 0x00000000U
11940     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
11941     // .. L1_SEL = 0
11942     // .. ==> 0XF80007CC[2:2] = 0x00000000U
11943     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
11944     // .. L2_SEL = 0
11945     // .. ==> 0XF80007CC[4:3] = 0x00000000U
11946     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11947     // .. L3_SEL = 0
11948     // .. ==> 0XF80007CC[7:5] = 0x00000000U
11949     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11950     // .. Speed = 0
11951     // .. ==> 0XF80007CC[8:8] = 0x00000000U
11952     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11953     // .. IO_Type = 1
11954     // .. ==> 0XF80007CC[11:9] = 0x00000001U
11955     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11956     // .. PULLUP = 0
11957     // .. ==> 0XF80007CC[12:12] = 0x00000000U
11958     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11959     // .. DisableRcvr = 0
11960     // .. ==> 0XF80007CC[13:13] = 0x00000000U
11961     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11962     // ..
11963     EMIT_MASKWRITE(0XF80007CC, 0x00003FFFU ,0x00000200U),
11964     // .. TRI_ENABLE = 0
11965     // .. ==> 0XF80007D0[0:0] = 0x00000000U
11966     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11967     // .. L0_SEL = 0
11968     // .. ==> 0XF80007D0[1:1] = 0x00000000U
11969     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
11970     // .. L1_SEL = 0
11971     // .. ==> 0XF80007D0[2:2] = 0x00000000U
11972     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
11973     // .. L2_SEL = 0
11974     // .. ==> 0XF80007D0[4:3] = 0x00000000U
11975     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11976     // .. L3_SEL = 4
11977     // .. ==> 0XF80007D0[7:5] = 0x00000004U
11978     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
11979     // .. Speed = 0
11980     // .. ==> 0XF80007D0[8:8] = 0x00000000U
11981     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11982     // .. IO_Type = 1
11983     // .. ==> 0XF80007D0[11:9] = 0x00000001U
11984     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11985     // .. PULLUP = 0
11986     // .. ==> 0XF80007D0[12:12] = 0x00000000U
11987     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11988     // .. DisableRcvr = 0
11989     // .. ==> 0XF80007D0[13:13] = 0x00000000U
11990     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11991     // ..
11992     EMIT_MASKWRITE(0XF80007D0, 0x00003FFFU ,0x00000280U),
11993     // .. TRI_ENABLE = 0
11994     // .. ==> 0XF80007D4[0:0] = 0x00000000U
11995     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11996     // .. L0_SEL = 0
11997     // .. ==> 0XF80007D4[1:1] = 0x00000000U
11998     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
11999     // .. L1_SEL = 0
12000     // .. ==> 0XF80007D4[2:2] = 0x00000000U
12001     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
12002     // .. L2_SEL = 0
12003     // .. ==> 0XF80007D4[4:3] = 0x00000000U
12004     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
12005     // .. L3_SEL = 4
12006     // .. ==> 0XF80007D4[7:5] = 0x00000004U
12007     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
12008     // .. Speed = 0
12009     // .. ==> 0XF80007D4[8:8] = 0x00000000U
12010     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
12011     // .. IO_Type = 1
12012     // .. ==> 0XF80007D4[11:9] = 0x00000001U
12013     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
12014     // .. PULLUP = 0
12015     // .. ==> 0XF80007D4[12:12] = 0x00000000U
12016     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
12017     // .. DisableRcvr = 0
12018     // .. ==> 0XF80007D4[13:13] = 0x00000000U
12019     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
12020     // ..
12021     EMIT_MASKWRITE(0XF80007D4, 0x00003FFFU ,0x00000280U),
12022     // .. SDIO0_WP_SEL = 50
12023     // .. ==> 0XF8000830[5:0] = 0x00000032U
12024     // ..     ==> MASK : 0x0000003FU    VAL : 0x00000032U
12025     // .. SDIO0_CD_SEL = 46
12026     // .. ==> 0XF8000830[21:16] = 0x0000002EU
12027     // ..     ==> MASK : 0x003F0000U    VAL : 0x002E0000U
12028     // ..
12029     EMIT_MASKWRITE(0XF8000830, 0x003F003FU ,0x002E0032U),
12030     // .. FINISH: MIO PROGRAMMING
12031     // .. START: LOCK IT BACK
12032     // .. LOCK_KEY = 0X767B
12033     // .. ==> 0XF8000004[15:0] = 0x0000767BU
12034     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000767BU
12035     // ..
12036     EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU),
12037     // .. FINISH: LOCK IT BACK
12038     // FINISH: top
12039     //
12040     EMIT_EXIT(),
12041 
12042     //
12043 };
12044 
12045 unsigned long ps7_peripherals_init_data_1_0[] = {
12046     // START: top
12047     // .. START: SLCR SETTINGS
12048     // .. UNLOCK_KEY = 0XDF0D
12049     // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
12050     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000DF0DU
12051     // ..
12052     EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU),
12053     // .. FINISH: SLCR SETTINGS
12054     // .. START: DDR TERM/IBUF_DISABLE_MODE SETTINGS
12055     // .. IBUF_DISABLE_MODE = 0x1
12056     // .. ==> 0XF8000B48[7:7] = 0x00000001U
12057     // ..     ==> MASK : 0x00000080U    VAL : 0x00000080U
12058     // .. TERM_DISABLE_MODE = 0x1
12059     // .. ==> 0XF8000B48[8:8] = 0x00000001U
12060     // ..     ==> MASK : 0x00000100U    VAL : 0x00000100U
12061     // ..
12062     EMIT_MASKWRITE(0XF8000B48, 0x00000180U ,0x00000180U),
12063     // .. IBUF_DISABLE_MODE = 0x1
12064     // .. ==> 0XF8000B4C[7:7] = 0x00000001U
12065     // ..     ==> MASK : 0x00000080U    VAL : 0x00000080U
12066     // .. TERM_DISABLE_MODE = 0x1
12067     // .. ==> 0XF8000B4C[8:8] = 0x00000001U
12068     // ..     ==> MASK : 0x00000100U    VAL : 0x00000100U
12069     // ..
12070     EMIT_MASKWRITE(0XF8000B4C, 0x00000180U ,0x00000180U),
12071     // .. IBUF_DISABLE_MODE = 0x1
12072     // .. ==> 0XF8000B50[7:7] = 0x00000001U
12073     // ..     ==> MASK : 0x00000080U    VAL : 0x00000080U
12074     // .. TERM_DISABLE_MODE = 0x1
12075     // .. ==> 0XF8000B50[8:8] = 0x00000001U
12076     // ..     ==> MASK : 0x00000100U    VAL : 0x00000100U
12077     // ..
12078     EMIT_MASKWRITE(0XF8000B50, 0x00000180U ,0x00000180U),
12079     // .. IBUF_DISABLE_MODE = 0x1
12080     // .. ==> 0XF8000B54[7:7] = 0x00000001U
12081     // ..     ==> MASK : 0x00000080U    VAL : 0x00000080U
12082     // .. TERM_DISABLE_MODE = 0x1
12083     // .. ==> 0XF8000B54[8:8] = 0x00000001U
12084     // ..     ==> MASK : 0x00000100U    VAL : 0x00000100U
12085     // ..
12086     EMIT_MASKWRITE(0XF8000B54, 0x00000180U ,0x00000180U),
12087     // .. FINISH: DDR TERM/IBUF_DISABLE_MODE SETTINGS
12088     // .. START: LOCK IT BACK
12089     // .. LOCK_KEY = 0X767B
12090     // .. ==> 0XF8000004[15:0] = 0x0000767BU
12091     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000767BU
12092     // ..
12093     EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU),
12094     // .. FINISH: LOCK IT BACK
12095     // .. START: SRAM/NOR SET OPMODE
12096     // .. FINISH: SRAM/NOR SET OPMODE
12097     // .. START: UART REGISTERS
12098     // .. BDIV = 0x6
12099     // .. ==> 0XE0001034[7:0] = 0x00000006U
12100     // ..     ==> MASK : 0x000000FFU    VAL : 0x00000006U
12101     // ..
12102     EMIT_MASKWRITE(0XE0001034, 0x000000FFU ,0x00000006U),
12103     // .. CD = 0x3e
12104     // .. ==> 0XE0001018[15:0] = 0x0000003EU
12105     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000003EU
12106     // ..
12107     EMIT_MASKWRITE(0XE0001018, 0x0000FFFFU ,0x0000003EU),
12108     // .. STPBRK = 0x0
12109     // .. ==> 0XE0001000[8:8] = 0x00000000U
12110     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
12111     // .. STTBRK = 0x0
12112     // .. ==> 0XE0001000[7:7] = 0x00000000U
12113     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
12114     // .. RSTTO = 0x0
12115     // .. ==> 0XE0001000[6:6] = 0x00000000U
12116     // ..     ==> MASK : 0x00000040U    VAL : 0x00000000U
12117     // .. TXDIS = 0x0
12118     // .. ==> 0XE0001000[5:5] = 0x00000000U
12119     // ..     ==> MASK : 0x00000020U    VAL : 0x00000000U
12120     // .. TXEN = 0x1
12121     // .. ==> 0XE0001000[4:4] = 0x00000001U
12122     // ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
12123     // .. RXDIS = 0x0
12124     // .. ==> 0XE0001000[3:3] = 0x00000000U
12125     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
12126     // .. RXEN = 0x1
12127     // .. ==> 0XE0001000[2:2] = 0x00000001U
12128     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
12129     // .. TXRES = 0x1
12130     // .. ==> 0XE0001000[1:1] = 0x00000001U
12131     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
12132     // .. RXRES = 0x1
12133     // .. ==> 0XE0001000[0:0] = 0x00000001U
12134     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
12135     // ..
12136     EMIT_MASKWRITE(0XE0001000, 0x000001FFU ,0x00000017U),
12137     // .. IRMODE = 0x0
12138     // .. ==> 0XE0001004[11:11] = 0x00000000U
12139     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
12140     // .. UCLKEN = 0x0
12141     // .. ==> 0XE0001004[10:10] = 0x00000000U
12142     // ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
12143     // .. CHMODE = 0x0
12144     // .. ==> 0XE0001004[9:8] = 0x00000000U
12145     // ..     ==> MASK : 0x00000300U    VAL : 0x00000000U
12146     // .. NBSTOP = 0x0
12147     // .. ==> 0XE0001004[7:6] = 0x00000000U
12148     // ..     ==> MASK : 0x000000C0U    VAL : 0x00000000U
12149     // .. PAR = 0x4
12150     // .. ==> 0XE0001004[5:3] = 0x00000004U
12151     // ..     ==> MASK : 0x00000038U    VAL : 0x00000020U
12152     // .. CHRL = 0x0
12153     // .. ==> 0XE0001004[2:1] = 0x00000000U
12154     // ..     ==> MASK : 0x00000006U    VAL : 0x00000000U
12155     // .. CLKS = 0x0
12156     // .. ==> 0XE0001004[0:0] = 0x00000000U
12157     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
12158     // ..
12159     EMIT_MASKWRITE(0XE0001004, 0x00000FFFU ,0x00000020U),
12160     // .. FINISH: UART REGISTERS
12161     // .. START: QSPI REGISTERS
12162     // .. Holdb_dr = 1
12163     // .. ==> 0XE000D000[19:19] = 0x00000001U
12164     // ..     ==> MASK : 0x00080000U    VAL : 0x00080000U
12165     // ..
12166     EMIT_MASKWRITE(0XE000D000, 0x00080000U ,0x00080000U),
12167     // .. FINISH: QSPI REGISTERS
12168     // .. START: PL POWER ON RESET REGISTERS
12169     // .. PCFG_POR_CNT_4K = 0
12170     // .. ==> 0XF8007000[29:29] = 0x00000000U
12171     // ..     ==> MASK : 0x20000000U    VAL : 0x00000000U
12172     // ..
12173     EMIT_MASKWRITE(0XF8007000, 0x20000000U ,0x00000000U),
12174     // .. FINISH: PL POWER ON RESET REGISTERS
12175     // .. START: SMC TIMING CALCULATION REGISTER UPDATE
12176     // .. .. START: NAND SET CYCLE
12177     // .. .. FINISH: NAND SET CYCLE
12178     // .. .. START: OPMODE
12179     // .. .. FINISH: OPMODE
12180     // .. .. START: DIRECT COMMAND
12181     // .. .. FINISH: DIRECT COMMAND
12182     // .. .. START: SRAM/NOR CS0 SET CYCLE
12183     // .. .. FINISH: SRAM/NOR CS0 SET CYCLE
12184     // .. .. START: DIRECT COMMAND
12185     // .. .. FINISH: DIRECT COMMAND
12186     // .. .. START: NOR CS0 BASE ADDRESS
12187     // .. .. FINISH: NOR CS0 BASE ADDRESS
12188     // .. .. START: SRAM/NOR CS1 SET CYCLE
12189     // .. .. FINISH: SRAM/NOR CS1 SET CYCLE
12190     // .. .. START: DIRECT COMMAND
12191     // .. .. FINISH: DIRECT COMMAND
12192     // .. .. START: NOR CS1 BASE ADDRESS
12193     // .. .. FINISH: NOR CS1 BASE ADDRESS
12194     // .. .. START: USB RESET
12195     // .. .. .. START: USB0 RESET
12196     // .. .. .. .. START: DIR MODE BANK 0
12197     // .. .. .. .. DIRECTION_0 = 0x80
12198     // .. .. .. .. ==> 0XE000A204[31:0] = 0x00000080U
12199     // .. .. .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0x00000080U
12200     // .. .. .. ..
12201     EMIT_MASKWRITE(0XE000A204, 0xFFFFFFFFU ,0x00000080U),
12202     // .. .. .. .. FINISH: DIR MODE BANK 0
12203     // .. .. .. .. START: DIR MODE BANK 1
12204     // .. .. .. .. FINISH: DIR MODE BANK 1
12205     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
12206     // .. .. .. .. MASK_0_LSW = 0xff7f
12207     // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000FF7FU
12208     // .. .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xFF7F0000U
12209     // .. .. .. .. DATA_0_LSW = 0x80
12210     // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000080U
12211     // .. .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000080U
12212     // .. .. .. ..
12213     EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xFF7F0080U),
12214     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
12215     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
12216     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
12217     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
12218     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
12219     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
12220     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
12221     // .. .. .. .. START: OUTPUT ENABLE BANK 0
12222     // .. .. .. .. OP_ENABLE_0 = 0x80
12223     // .. .. .. .. ==> 0XE000A208[31:0] = 0x00000080U
12224     // .. .. .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0x00000080U
12225     // .. .. .. ..
12226     EMIT_MASKWRITE(0XE000A208, 0xFFFFFFFFU ,0x00000080U),
12227     // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0
12228     // .. .. .. .. START: OUTPUT ENABLE BANK 1
12229     // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1
12230     // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
12231     // .. .. .. .. MASK_0_LSW = 0xff7f
12232     // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000FF7FU
12233     // .. .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xFF7F0000U
12234     // .. .. .. .. DATA_0_LSW = 0x0
12235     // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000000U
12236     // .. .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000000U
12237     // .. .. .. ..
12238     EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xFF7F0000U),
12239     // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
12240     // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
12241     // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
12242     // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
12243     // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
12244     // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
12245     // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
12246     // .. .. .. .. START: ADD 1 MS DELAY
12247     // .. .. .. ..
12248     EMIT_MASKDELAY(0XF8F00200, 1),
12249     // .. .. .. .. FINISH: ADD 1 MS DELAY
12250     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
12251     // .. .. .. .. MASK_0_LSW = 0xff7f
12252     // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000FF7FU
12253     // .. .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xFF7F0000U
12254     // .. .. .. .. DATA_0_LSW = 0x80
12255     // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000080U
12256     // .. .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000080U
12257     // .. .. .. ..
12258     EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xFF7F0080U),
12259     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
12260     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
12261     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
12262     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
12263     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
12264     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
12265     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
12266     // .. .. .. FINISH: USB0 RESET
12267     // .. .. .. START: USB1 RESET
12268     // .. .. .. .. START: DIR MODE BANK 0
12269     // .. .. .. .. FINISH: DIR MODE BANK 0
12270     // .. .. .. .. START: DIR MODE BANK 1
12271     // .. .. .. .. FINISH: DIR MODE BANK 1
12272     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
12273     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
12274     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
12275     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
12276     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
12277     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
12278     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
12279     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
12280     // .. .. .. .. START: OUTPUT ENABLE BANK 0
12281     // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0
12282     // .. .. .. .. START: OUTPUT ENABLE BANK 1
12283     // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1
12284     // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
12285     // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
12286     // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
12287     // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
12288     // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
12289     // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
12290     // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
12291     // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
12292     // .. .. .. .. START: ADD 1 MS DELAY
12293     // .. .. .. ..
12294     EMIT_MASKDELAY(0XF8F00200, 1),
12295     // .. .. .. .. FINISH: ADD 1 MS DELAY
12296     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
12297     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
12298     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
12299     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
12300     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
12301     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
12302     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
12303     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
12304     // .. .. .. FINISH: USB1 RESET
12305     // .. .. FINISH: USB RESET
12306     // .. .. START: ENET RESET
12307     // .. .. .. START: ENET0 RESET
12308     // .. .. .. .. START: DIR MODE BANK 0
12309     // .. .. .. .. FINISH: DIR MODE BANK 0
12310     // .. .. .. .. START: DIR MODE BANK 1
12311     // .. .. .. .. FINISH: DIR MODE BANK 1
12312     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
12313     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
12314     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
12315     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
12316     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
12317     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
12318     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
12319     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
12320     // .. .. .. .. START: OUTPUT ENABLE BANK 0
12321     // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0
12322     // .. .. .. .. START: OUTPUT ENABLE BANK 1
12323     // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1
12324     // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
12325     // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
12326     // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
12327     // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
12328     // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
12329     // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
12330     // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
12331     // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
12332     // .. .. .. .. START: ADD 1 MS DELAY
12333     // .. .. .. ..
12334     EMIT_MASKDELAY(0XF8F00200, 1),
12335     // .. .. .. .. FINISH: ADD 1 MS DELAY
12336     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
12337     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
12338     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
12339     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
12340     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
12341     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
12342     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
12343     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
12344     // .. .. .. FINISH: ENET0 RESET
12345     // .. .. .. START: ENET1 RESET
12346     // .. .. .. .. START: DIR MODE BANK 0
12347     // .. .. .. .. FINISH: DIR MODE BANK 0
12348     // .. .. .. .. START: DIR MODE BANK 1
12349     // .. .. .. .. FINISH: DIR MODE BANK 1
12350     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
12351     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
12352     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
12353     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
12354     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
12355     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
12356     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
12357     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
12358     // .. .. .. .. START: OUTPUT ENABLE BANK 0
12359     // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0
12360     // .. .. .. .. START: OUTPUT ENABLE BANK 1
12361     // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1
12362     // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
12363     // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
12364     // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
12365     // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
12366     // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
12367     // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
12368     // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
12369     // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
12370     // .. .. .. .. START: ADD 1 MS DELAY
12371     // .. .. .. ..
12372     EMIT_MASKDELAY(0XF8F00200, 1),
12373     // .. .. .. .. FINISH: ADD 1 MS DELAY
12374     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
12375     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
12376     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
12377     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
12378     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
12379     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
12380     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
12381     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
12382     // .. .. .. FINISH: ENET1 RESET
12383     // .. .. FINISH: ENET RESET
12384     // .. .. START: I2C RESET
12385     // .. .. .. START: I2C0 RESET
12386     // .. .. .. .. START: DIR MODE GPIO BANK0
12387     // .. .. .. .. FINISH: DIR MODE GPIO BANK0
12388     // .. .. .. .. START: DIR MODE GPIO BANK1
12389     // .. .. .. .. FINISH: DIR MODE GPIO BANK1
12390     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
12391     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
12392     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
12393     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
12394     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
12395     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
12396     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
12397     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
12398     // .. .. .. .. START: OUTPUT ENABLE
12399     // .. .. .. .. FINISH: OUTPUT ENABLE
12400     // .. .. .. .. START: OUTPUT ENABLE
12401     // .. .. .. .. FINISH: OUTPUT ENABLE
12402     // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
12403     // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
12404     // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
12405     // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
12406     // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
12407     // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
12408     // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
12409     // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
12410     // .. .. .. .. START: ADD 1 MS DELAY
12411     // .. .. .. ..
12412     EMIT_MASKDELAY(0XF8F00200, 1),
12413     // .. .. .. .. FINISH: ADD 1 MS DELAY
12414     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
12415     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
12416     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
12417     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
12418     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
12419     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
12420     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
12421     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
12422     // .. .. .. FINISH: I2C0 RESET
12423     // .. .. .. START: I2C1 RESET
12424     // .. .. .. .. START: DIR MODE GPIO BANK0
12425     // .. .. .. .. FINISH: DIR MODE GPIO BANK0
12426     // .. .. .. .. START: DIR MODE GPIO BANK1
12427     // .. .. .. .. FINISH: DIR MODE GPIO BANK1
12428     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
12429     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
12430     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
12431     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
12432     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
12433     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
12434     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
12435     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
12436     // .. .. .. .. START: OUTPUT ENABLE
12437     // .. .. .. .. FINISH: OUTPUT ENABLE
12438     // .. .. .. .. START: OUTPUT ENABLE
12439     // .. .. .. .. FINISH: OUTPUT ENABLE
12440     // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
12441     // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
12442     // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
12443     // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
12444     // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
12445     // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
12446     // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
12447     // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
12448     // .. .. .. .. START: ADD 1 MS DELAY
12449     // .. .. .. ..
12450     EMIT_MASKDELAY(0XF8F00200, 1),
12451     // .. .. .. .. FINISH: ADD 1 MS DELAY
12452     // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
12453     // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
12454     // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
12455     // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
12456     // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
12457     // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
12458     // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
12459     // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
12460     // .. .. .. FINISH: I2C1 RESET
12461     // .. .. FINISH: I2C RESET
12462     // .. .. START: NOR CHIP SELECT
12463     // .. .. .. START: DIR MODE BANK 0
12464     // .. .. .. FINISH: DIR MODE BANK 0
12465     // .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
12466     // .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
12467     // .. .. .. START: OUTPUT ENABLE BANK 0
12468     // .. .. .. FINISH: OUTPUT ENABLE BANK 0
12469     // .. .. FINISH: NOR CHIP SELECT
12470     // .. FINISH: SMC TIMING CALCULATION REGISTER UPDATE
12471     // FINISH: top
12472     //
12473     EMIT_EXIT(),
12474 
12475     //
12476 };
12477 
12478 unsigned long ps7_post_config_1_0[] = {
12479     // START: top
12480     // .. START: SLCR SETTINGS
12481     // .. UNLOCK_KEY = 0XDF0D
12482     // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
12483     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000DF0DU
12484     // ..
12485     EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU),
12486     // .. FINISH: SLCR SETTINGS
12487     // .. START: ENABLING LEVEL SHIFTER
12488     // .. USER_INP_ICT_EN_0 = 3
12489     // .. ==> 0XF8000900[1:0] = 0x00000003U
12490     // ..     ==> MASK : 0x00000003U    VAL : 0x00000003U
12491     // .. USER_INP_ICT_EN_1 = 3
12492     // .. ==> 0XF8000900[3:2] = 0x00000003U
12493     // ..     ==> MASK : 0x0000000CU    VAL : 0x0000000CU
12494     // ..
12495     EMIT_MASKWRITE(0XF8000900, 0x0000000FU ,0x0000000FU),
12496     // .. FINISH: ENABLING LEVEL SHIFTER
12497     // .. START: FPGA RESETS TO 0
12498     // .. reserved_3 = 0
12499     // .. ==> 0XF8000240[31:25] = 0x00000000U
12500     // ..     ==> MASK : 0xFE000000U    VAL : 0x00000000U
12501     // .. FPGA_ACP_RST = 0
12502     // .. ==> 0XF8000240[24:24] = 0x00000000U
12503     // ..     ==> MASK : 0x01000000U    VAL : 0x00000000U
12504     // .. FPGA_AXDS3_RST = 0
12505     // .. ==> 0XF8000240[23:23] = 0x00000000U
12506     // ..     ==> MASK : 0x00800000U    VAL : 0x00000000U
12507     // .. FPGA_AXDS2_RST = 0
12508     // .. ==> 0XF8000240[22:22] = 0x00000000U
12509     // ..     ==> MASK : 0x00400000U    VAL : 0x00000000U
12510     // .. FPGA_AXDS1_RST = 0
12511     // .. ==> 0XF8000240[21:21] = 0x00000000U
12512     // ..     ==> MASK : 0x00200000U    VAL : 0x00000000U
12513     // .. FPGA_AXDS0_RST = 0
12514     // .. ==> 0XF8000240[20:20] = 0x00000000U
12515     // ..     ==> MASK : 0x00100000U    VAL : 0x00000000U
12516     // .. reserved_2 = 0
12517     // .. ==> 0XF8000240[19:18] = 0x00000000U
12518     // ..     ==> MASK : 0x000C0000U    VAL : 0x00000000U
12519     // .. FSSW1_FPGA_RST = 0
12520     // .. ==> 0XF8000240[17:17] = 0x00000000U
12521     // ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
12522     // .. FSSW0_FPGA_RST = 0
12523     // .. ==> 0XF8000240[16:16] = 0x00000000U
12524     // ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
12525     // .. reserved_1 = 0
12526     // .. ==> 0XF8000240[15:14] = 0x00000000U
12527     // ..     ==> MASK : 0x0000C000U    VAL : 0x00000000U
12528     // .. FPGA_FMSW1_RST = 0
12529     // .. ==> 0XF8000240[13:13] = 0x00000000U
12530     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
12531     // .. FPGA_FMSW0_RST = 0
12532     // .. ==> 0XF8000240[12:12] = 0x00000000U
12533     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
12534     // .. FPGA_DMA3_RST = 0
12535     // .. ==> 0XF8000240[11:11] = 0x00000000U
12536     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
12537     // .. FPGA_DMA2_RST = 0
12538     // .. ==> 0XF8000240[10:10] = 0x00000000U
12539     // ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
12540     // .. FPGA_DMA1_RST = 0
12541     // .. ==> 0XF8000240[9:9] = 0x00000000U
12542     // ..     ==> MASK : 0x00000200U    VAL : 0x00000000U
12543     // .. FPGA_DMA0_RST = 0
12544     // .. ==> 0XF8000240[8:8] = 0x00000000U
12545     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
12546     // .. reserved = 0
12547     // .. ==> 0XF8000240[7:4] = 0x00000000U
12548     // ..     ==> MASK : 0x000000F0U    VAL : 0x00000000U
12549     // .. FPGA3_OUT_RST = 0
12550     // .. ==> 0XF8000240[3:3] = 0x00000000U
12551     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
12552     // .. FPGA2_OUT_RST = 0
12553     // .. ==> 0XF8000240[2:2] = 0x00000000U
12554     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
12555     // .. FPGA1_OUT_RST = 0
12556     // .. ==> 0XF8000240[1:1] = 0x00000000U
12557     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
12558     // .. FPGA0_OUT_RST = 0
12559     // .. ==> 0XF8000240[0:0] = 0x00000000U
12560     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
12561     // ..
12562     EMIT_MASKWRITE(0XF8000240, 0xFFFFFFFFU ,0x00000000U),
12563     // .. FINISH: FPGA RESETS TO 0
12564     // .. START: AFI REGISTERS
12565     // .. .. START: AFI0 REGISTERS
12566     // .. .. FINISH: AFI0 REGISTERS
12567     // .. .. START: AFI1 REGISTERS
12568     // .. .. FINISH: AFI1 REGISTERS
12569     // .. .. START: AFI2 REGISTERS
12570     // .. .. FINISH: AFI2 REGISTERS
12571     // .. .. START: AFI3 REGISTERS
12572     // .. .. FINISH: AFI3 REGISTERS
12573     // .. FINISH: AFI REGISTERS
12574     // .. START: LOCK IT BACK
12575     // .. LOCK_KEY = 0X767B
12576     // .. ==> 0XF8000004[15:0] = 0x0000767BU
12577     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000767BU
12578     // ..
12579     EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU),
12580     // .. FINISH: LOCK IT BACK
12581     // FINISH: top
12582     //
12583     EMIT_EXIT(),
12584 
12585     //
12586 };
12587 
12588 
12589 
12590 #include "xil_io.h"
12591 
12592 unsigned long *ps7_mio_init_data = ps7_mio_init_data_3_0;
12593 unsigned long *ps7_pll_init_data = ps7_pll_init_data_3_0;
12594 unsigned long *ps7_clock_init_data = ps7_clock_init_data_3_0;
12595 unsigned long *ps7_ddr_init_data = ps7_ddr_init_data_3_0;
12596 unsigned long *ps7_peripherals_init_data = ps7_peripherals_init_data_3_0;
12597 
12598 int
12599 ps7_post_config()
12600 {
12601   // Get the PS_VERSION on run time
12602   unsigned long si_ver = ps7GetSiliconVersion ();
12603   int ret = -1;
12604   if (si_ver == PCW_SILICON_VERSION_1) {
12605       ret = ps7_config (ps7_post_config_1_0);
12606       if (ret != PS7_INIT_SUCCESS) return ret;
12607   } else if (si_ver == PCW_SILICON_VERSION_2) {
12608       ret = ps7_config (ps7_post_config_2_0);
12609       if (ret != PS7_INIT_SUCCESS) return ret;
12610   } else {
12611       ret = ps7_config (ps7_post_config_3_0);
12612       if (ret != PS7_INIT_SUCCESS) return ret;
12613   }
12614   return PS7_INIT_SUCCESS;
12615 }
12616 
12617 int
12618 ps7_init()
12619 {
12620   // Get the PS_VERSION on run time
12621   unsigned long si_ver = ps7GetSiliconVersion ();
12622   int ret;
12623   //int pcw_ver = 0;
12624 
12625   if (si_ver == PCW_SILICON_VERSION_1) {
12626     ps7_mio_init_data = ps7_mio_init_data_1_0;
12627     ps7_pll_init_data = ps7_pll_init_data_1_0;
12628     ps7_clock_init_data = ps7_clock_init_data_1_0;
12629     ps7_ddr_init_data = ps7_ddr_init_data_1_0;
12630     ps7_peripherals_init_data = ps7_peripherals_init_data_1_0;
12631     //pcw_ver = 1;
12632 
12633   } else if (si_ver == PCW_SILICON_VERSION_2) {
12634     ps7_mio_init_data = ps7_mio_init_data_2_0;
12635     ps7_pll_init_data = ps7_pll_init_data_2_0;
12636     ps7_clock_init_data = ps7_clock_init_data_2_0;
12637     ps7_ddr_init_data = ps7_ddr_init_data_2_0;
12638     ps7_peripherals_init_data = ps7_peripherals_init_data_2_0;
12639     //pcw_ver = 2;
12640 
12641   } else {
12642     ps7_mio_init_data = ps7_mio_init_data_3_0;
12643     ps7_pll_init_data = ps7_pll_init_data_3_0;
12644     ps7_clock_init_data = ps7_clock_init_data_3_0;
12645     ps7_ddr_init_data = ps7_ddr_init_data_3_0;
12646     ps7_peripherals_init_data = ps7_peripherals_init_data_3_0;
12647     //pcw_ver = 3;
12648   }
12649 
12650   // MIO init
12651   ret = ps7_config (ps7_mio_init_data);
12652   if (ret != PS7_INIT_SUCCESS) return ret;
12653 
12654   // PLL init
12655   ret = ps7_config (ps7_pll_init_data);
12656   if (ret != PS7_INIT_SUCCESS) return ret;
12657 
12658   // Clock init
12659   ret = ps7_config (ps7_clock_init_data);
12660   if (ret != PS7_INIT_SUCCESS) return ret;
12661 
12662   // DDR init
12663   ret = ps7_config (ps7_ddr_init_data);
12664   if (ret != PS7_INIT_SUCCESS) return ret;
12665 
12666 
12667 
12668   // Peripherals init
12669   ret = ps7_config (ps7_peripherals_init_data);
12670   if (ret != PS7_INIT_SUCCESS) return ret;
12671   //xil_printf ("\n PCW Silicon Version : %d.0", pcw_ver);
12672   return PS7_INIT_SUCCESS;
12673 }
12674 
12675 
12676 
12677 
12678