1 /* SPDX-License-Identifier: BSD-3-Clause */
2 /*
3  * Altera SoCFPGA PinMux configuration
4  */
5 
6 #ifndef __SOCFPGA_PINMUX_CONFIG_H__
7 #define __SOCFPGA_PINMUX_CONFIG_H__
8 
9 const u8 sys_mgr_init_table[] = {
10 	0, /* EMACIO0 */
11 	2, /* EMACIO1 */
12 	2, /* EMACIO2 */
13 	2, /* EMACIO3 */
14 	2, /* EMACIO4 */
15 	2, /* EMACIO5 */
16 	2, /* EMACIO6 */
17 	2, /* EMACIO7 */
18 	2, /* EMACIO8 */
19 	0, /* EMACIO9 */
20 	2, /* EMACIO10 */
21 	2, /* EMACIO11 */
22 	2, /* EMACIO12 */
23 	2, /* EMACIO13 */
24 	0, /* EMACIO14 */
25 	0, /* EMACIO15 */
26 	0, /* EMACIO16 */
27 	0, /* EMACIO17 */
28 	0, /* EMACIO18 */
29 	0, /* EMACIO19 */
30 	3, /* FLASHIO0 */
31 	0, /* FLASHIO1 */
32 	3, /* FLASHIO2 */
33 	3, /* FLASHIO3 */
34 	0, /* FLASHIO4 */
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83 	2, /* MIXED1IO9 */
84 	2, /* MIXED1IO10 */
85 	2, /* MIXED1IO11 */
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88 	0, /* MIXED1IO14 */
89 	3, /* MIXED1IO15 */
90 	3, /* MIXED1IO16 */
91 	3, /* MIXED1IO17 */
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100 	0, /* MIXED2IO4 */
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102 	0, /* MIXED2IO6 */
103 	0, /* MIXED2IO7 */
104 	0, /* GPLINMUX48 */
105 	0, /* GPLINMUX49 */
106 	0, /* GPLINMUX50 */
107 	0, /* GPLINMUX51 */
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110 	0, /* GPLINMUX54 */
111 	0, /* GPLINMUX55 */
112 	0, /* GPLINMUX56 */
113 	0, /* GPLINMUX57 */
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115 	0, /* GPLINMUX59 */
116 	0, /* GPLINMUX60 */
117 	0, /* GPLINMUX61 */
118 	0, /* GPLINMUX62 */
119 	0, /* GPLINMUX63 */
120 	0, /* GPLINMUX64 */
121 	0, /* GPLINMUX65 */
122 	0, /* GPLINMUX66 */
123 	0, /* GPLINMUX67 */
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126 	0, /* GPLINMUX70 */
127 	1, /* GPLMUX0 */
128 	1, /* GPLMUX1 */
129 	1, /* GPLMUX2 */
130 	1, /* GPLMUX3 */
131 	1, /* GPLMUX4 */
132 	1, /* GPLMUX5 */
133 	1, /* GPLMUX6 */
134 	1, /* GPLMUX7 */
135 	1, /* GPLMUX8 */
136 	1, /* GPLMUX9 */
137 	1, /* GPLMUX10 */
138 	1, /* GPLMUX11 */
139 	1, /* GPLMUX12 */
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143 	1, /* GPLMUX16 */
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148 	1, /* GPLMUX21 */
149 	1, /* GPLMUX22 */
150 	1, /* GPLMUX23 */
151 	1, /* GPLMUX24 */
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153 	1, /* GPLMUX26 */
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182 	1, /* GPLMUX55 */
183 	1, /* GPLMUX56 */
184 	1, /* GPLMUX57 */
185 	1, /* GPLMUX58 */
186 	1, /* GPLMUX59 */
187 	1, /* GPLMUX60 */
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189 	1, /* GPLMUX62 */
190 	1, /* GPLMUX63 */
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193 	1, /* GPLMUX66 */
194 	1, /* GPLMUX67 */
195 	1, /* GPLMUX68 */
196 	1, /* GPLMUX69 */
197 	1, /* GPLMUX70 */
198 	0, /* NANDUSEFPGA */
199 	0, /* UART0USEFPGA */
200 	0, /* RGMII1USEFPGA */
201 	0, /* SPIS0USEFPGA */
202 	0, /* CAN0USEFPGA */
203 	0, /* I2C0USEFPGA */
204 	0, /* SDMMCUSEFPGA */
205 	0, /* QSPIUSEFPGA */
206 	0, /* SPIS1USEFPGA */
207 	0, /* RGMII0USEFPGA */
208 	0, /* UART1USEFPGA */
209 	0, /* CAN1USEFPGA */
210 	0, /* USB1USEFPGA */
211 	0, /* I2C3USEFPGA */
212 	0, /* I2C2USEFPGA */
213 	0, /* I2C1USEFPGA */
214 	0, /* SPIM1USEFPGA */
215 	0, /* USB0USEFPGA */
216 	0 /* SPIM0USEFPGA */
217 };
218 #endif /* __SOCFPGA_PINMUX_CONFIG_H__ */
219