1 /*
2  * Altera SoCFPGA PinMux configuration
3  *
4  * SPDX-License-Identifier:	BSD-3-Clause
5  */
6 
7 #ifndef __SOCFPGA_PINMUX_CONFIG_H__
8 #define __SOCFPGA_PINMUX_CONFIG_H__
9 
10 const u8 sys_mgr_init_table[] = {
11 	0, /* EMACIO0 */
12 	2, /* EMACIO1 */
13 	2, /* EMACIO2 */
14 	2, /* EMACIO3 */
15 	2, /* EMACIO4 */
16 	2, /* EMACIO5 */
17 	2, /* EMACIO6 */
18 	2, /* EMACIO7 */
19 	2, /* EMACIO8 */
20 	0, /* EMACIO9 */
21 	2, /* EMACIO10 */
22 	2, /* EMACIO11 */
23 	2, /* EMACIO12 */
24 	2, /* EMACIO13 */
25 	0, /* EMACIO14 */
26 	0, /* EMACIO15 */
27 	0, /* EMACIO16 */
28 	0, /* EMACIO17 */
29 	0, /* EMACIO18 */
30 	0, /* EMACIO19 */
31 	3, /* FLASHIO0 */
32 	0, /* FLASHIO1 */
33 	3, /* FLASHIO2 */
34 	3, /* FLASHIO3 */
35 	0, /* FLASHIO4 */
36 	0, /* FLASHIO5 */
37 	0, /* FLASHIO6 */
38 	0, /* FLASHIO7 */
39 	0, /* FLASHIO8 */
40 	3, /* FLASHIO9 */
41 	3, /* FLASHIO10 */
42 	3, /* FLASHIO11 */
43 	0, /* GENERALIO0 */
44 	1, /* GENERALIO1 */
45 	1, /* GENERALIO2 */
46 	1, /* GENERALIO3 */
47 	1, /* GENERALIO4 */
48 	0, /* GENERALIO5 */
49 	0, /* GENERALIO6 */
50 	1, /* GENERALIO7 */
51 	1, /* GENERALIO8 */
52 	0, /* GENERALIO9 */
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62 	0, /* GENERALIO19 */
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68 	0, /* GENERALIO25 */
69 	0, /* GENERALIO26 */
70 	0, /* GENERALIO27 */
71 	0, /* GENERALIO28 */
72 	0, /* GENERALIO29 */
73 	0, /* GENERALIO30 */
74 	0, /* GENERALIO31 */
75 	2, /* MIXED1IO0 */
76 	2, /* MIXED1IO1 */
77 	2, /* MIXED1IO2 */
78 	2, /* MIXED1IO3 */
79 	2, /* MIXED1IO4 */
80 	2, /* MIXED1IO5 */
81 	2, /* MIXED1IO6 */
82 	2, /* MIXED1IO7 */
83 	2, /* MIXED1IO8 */
84 	2, /* MIXED1IO9 */
85 	2, /* MIXED1IO10 */
86 	2, /* MIXED1IO11 */
87 	2, /* MIXED1IO12 */
88 	2, /* MIXED1IO13 */
89 	0, /* MIXED1IO14 */
90 	3, /* MIXED1IO15 */
91 	3, /* MIXED1IO16 */
92 	3, /* MIXED1IO17 */
93 	3, /* MIXED1IO18 */
94 	3, /* MIXED1IO19 */
95 	3, /* MIXED1IO20 */
96 	0, /* MIXED1IO21 */
97 	0, /* MIXED2IO0 */
98 	0, /* MIXED2IO1 */
99 	0, /* MIXED2IO2 */
100 	0, /* MIXED2IO3 */
101 	0, /* MIXED2IO4 */
102 	0, /* MIXED2IO5 */
103 	0, /* MIXED2IO6 */
104 	0, /* MIXED2IO7 */
105 	0, /* GPLINMUX48 */
106 	0, /* GPLINMUX49 */
107 	0, /* GPLINMUX50 */
108 	0, /* GPLINMUX51 */
109 	0, /* GPLINMUX52 */
110 	0, /* GPLINMUX53 */
111 	0, /* GPLINMUX54 */
112 	0, /* GPLINMUX55 */
113 	0, /* GPLINMUX56 */
114 	0, /* GPLINMUX57 */
115 	0, /* GPLINMUX58 */
116 	0, /* GPLINMUX59 */
117 	0, /* GPLINMUX60 */
118 	0, /* GPLINMUX61 */
119 	0, /* GPLINMUX62 */
120 	0, /* GPLINMUX63 */
121 	0, /* GPLINMUX64 */
122 	0, /* GPLINMUX65 */
123 	0, /* GPLINMUX66 */
124 	0, /* GPLINMUX67 */
125 	0, /* GPLINMUX68 */
126 	0, /* GPLINMUX69 */
127 	0, /* GPLINMUX70 */
128 	0, /* GPLMUX0 */
129 	1, /* GPLMUX1 */
130 	1, /* GPLMUX2 */
131 	1, /* GPLMUX3 */
132 	1, /* GPLMUX4 */
133 	1, /* GPLMUX5 */
134 	1, /* GPLMUX6 */
135 	1, /* GPLMUX7 */
136 	1, /* GPLMUX8 */
137 	0, /* GPLMUX9 */
138 	1, /* GPLMUX10 */
139 	1, /* GPLMUX11 */
140 	1, /* GPLMUX12 */
141 	1, /* GPLMUX13 */
142 	1, /* GPLMUX14 */
143 	1, /* GPLMUX15 */
144 	1, /* GPLMUX16 */
145 	1, /* GPLMUX17 */
146 	1, /* GPLMUX18 */
147 	1, /* GPLMUX19 */
148 	1, /* GPLMUX20 */
149 	1, /* GPLMUX21 */
150 	1, /* GPLMUX22 */
151 	1, /* GPLMUX23 */
152 	1, /* GPLMUX24 */
153 	1, /* GPLMUX25 */
154 	1, /* GPLMUX26 */
155 	1, /* GPLMUX27 */
156 	0, /* GPLMUX28 */
157 	1, /* GPLMUX29 */
158 	1, /* GPLMUX30 */
159 	1, /* GPLMUX31 */
160 	1, /* GPLMUX32 */
161 	1, /* GPLMUX33 */
162 	1, /* GPLMUX34 */
163 	0, /* GPLMUX35 */
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165 	0, /* GPLMUX37 */
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169 	0, /* GPLMUX41 */
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179 	1, /* GPLMUX51 */
180 	1, /* GPLMUX52 */
181 	0, /* GPLMUX53 */
182 	0, /* GPLMUX54 */
183 	1, /* GPLMUX55 */
184 	1, /* GPLMUX56 */
185 	0, /* GPLMUX57 */
186 	0, /* GPLMUX58 */
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190 	0, /* GPLMUX62 */
191 	1, /* GPLMUX63 */
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193 	1, /* GPLMUX65 */
194 	1, /* GPLMUX66 */
195 	1, /* GPLMUX67 */
196 	1, /* GPLMUX68 */
197 	1, /* GPLMUX69 */
198 	1, /* GPLMUX70 */
199 	0, /* NANDUSEFPGA */
200 	0, /* UART0USEFPGA */
201 	0, /* RGMII1USEFPGA */
202 	0, /* SPIS0USEFPGA */
203 	0, /* CAN0USEFPGA */
204 	0, /* I2C0USEFPGA */
205 	0, /* SDMMCUSEFPGA */
206 	0, /* QSPIUSEFPGA */
207 	0, /* SPIS1USEFPGA */
208 	0, /* RGMII0USEFPGA */
209 	0, /* UART1USEFPGA */
210 	0, /* CAN1USEFPGA */
211 	0, /* USB1USEFPGA */
212 	0, /* I2C3USEFPGA */
213 	0, /* I2C2USEFPGA */
214 	0, /* I2C1USEFPGA */
215 	0, /* SPIM1USEFPGA */
216 	0, /* USB0USEFPGA */
217 	0 /* SPIM0USEFPGA */
218 };
219 #endif /* __SOCFPGA_PINMUX_CONFIG_H__ */
220