183d290c5STom Rini // SPDX-License-Identifier: GPL-2.0+
2bf3a08beSPrzemyslaw Marczak /*
3bf3a08beSPrzemyslaw Marczak * Copyright (C) 2014 Samsung Electronics
4bf3a08beSPrzemyslaw Marczak * Przemyslaw Marczak <p.marczak@samsung.com>
5bf3a08beSPrzemyslaw Marczak */
6bf3a08beSPrzemyslaw Marczak
7bf3a08beSPrzemyslaw Marczak #include <common.h>
8bf3a08beSPrzemyslaw Marczak #include <asm/arch/pinmux.h>
9bf3a08beSPrzemyslaw Marczak #include <asm/arch/power.h>
10bf3a08beSPrzemyslaw Marczak #include <asm/arch/clock.h>
11bf3a08beSPrzemyslaw Marczak #include <asm/arch/gpio.h>
12bf3a08beSPrzemyslaw Marczak #include <asm/gpio.h>
13bf3a08beSPrzemyslaw Marczak #include <asm/arch/cpu.h>
14ca2b933aSPrzemyslaw Marczak #include <dm.h>
15bf3a08beSPrzemyslaw Marczak #include <power/pmic.h>
16ca2b933aSPrzemyslaw Marczak #include <power/regulator.h>
17bf3a08beSPrzemyslaw Marczak #include <power/max77686_pmic.h>
18bf3a08beSPrzemyslaw Marczak #include <errno.h>
192474b7f1SInha Song #include <mmc.h>
20bf3a08beSPrzemyslaw Marczak #include <usb.h>
215d5716eeSMarek Vasut #include <usb/dwc2_udc.h>
22bf3a08beSPrzemyslaw Marczak #include <samsung/misc.h>
23bf3a08beSPrzemyslaw Marczak #include "setup.h"
24bf3a08beSPrzemyslaw Marczak
25bf3a08beSPrzemyslaw Marczak DECLARE_GLOBAL_DATA_PTR;
26bf3a08beSPrzemyslaw Marczak
27bf3a08beSPrzemyslaw Marczak #ifdef CONFIG_BOARD_TYPES
28bf3a08beSPrzemyslaw Marczak /* Odroid board types */
29bf3a08beSPrzemyslaw Marczak enum {
30bf3a08beSPrzemyslaw Marczak ODROID_TYPE_U3,
31bf3a08beSPrzemyslaw Marczak ODROID_TYPE_X2,
32bf3a08beSPrzemyslaw Marczak ODROID_TYPES,
33bf3a08beSPrzemyslaw Marczak };
34bf3a08beSPrzemyslaw Marczak
set_board_type(void)35bf3a08beSPrzemyslaw Marczak void set_board_type(void)
36bf3a08beSPrzemyslaw Marczak {
37bf3a08beSPrzemyslaw Marczak /* Set GPA1 pin 1 to HI - enable XCL205 output */
38bf3a08beSPrzemyslaw Marczak writel(XCL205_EN_GPIO_CON_CFG, XCL205_EN_GPIO_CON);
39bf3a08beSPrzemyslaw Marczak writel(XCL205_EN_GPIO_DAT_CFG, XCL205_EN_GPIO_CON + 0x4);
40bf3a08beSPrzemyslaw Marczak writel(XCL205_EN_GPIO_PUD_CFG, XCL205_EN_GPIO_CON + 0x8);
41bf3a08beSPrzemyslaw Marczak writel(XCL205_EN_GPIO_DRV_CFG, XCL205_EN_GPIO_CON + 0xc);
42bf3a08beSPrzemyslaw Marczak
43bf3a08beSPrzemyslaw Marczak /* Set GPC1 pin 2 to IN - check XCL205 output state */
44bf3a08beSPrzemyslaw Marczak writel(XCL205_STATE_GPIO_CON_CFG, XCL205_STATE_GPIO_CON);
45bf3a08beSPrzemyslaw Marczak writel(XCL205_STATE_GPIO_PUD_CFG, XCL205_STATE_GPIO_CON + 0x8);
46bf3a08beSPrzemyslaw Marczak
47bf3a08beSPrzemyslaw Marczak /* XCL205 - needs some latch time */
48bf3a08beSPrzemyslaw Marczak sdelay(200000);
49bf3a08beSPrzemyslaw Marczak
50bf3a08beSPrzemyslaw Marczak /* Check GPC1 pin2 - LED supplied by XCL205 - X2 only */
51bf3a08beSPrzemyslaw Marczak if (readl(XCL205_STATE_GPIO_DAT) & (1 << XCL205_STATE_GPIO_PIN))
52bf3a08beSPrzemyslaw Marczak gd->board_type = ODROID_TYPE_X2;
53bf3a08beSPrzemyslaw Marczak else
54bf3a08beSPrzemyslaw Marczak gd->board_type = ODROID_TYPE_U3;
55bf3a08beSPrzemyslaw Marczak }
56bf3a08beSPrzemyslaw Marczak
set_board_revision(void)57e3ee4be3SKrzysztof Kozlowski void set_board_revision(void)
58e3ee4be3SKrzysztof Kozlowski {
59e3ee4be3SKrzysztof Kozlowski /*
60e3ee4be3SKrzysztof Kozlowski * Revision already set by set_board_type() because it can be
61e3ee4be3SKrzysztof Kozlowski * executed early.
62e3ee4be3SKrzysztof Kozlowski */
63e3ee4be3SKrzysztof Kozlowski }
64e3ee4be3SKrzysztof Kozlowski
get_board_type(void)65bf3a08beSPrzemyslaw Marczak const char *get_board_type(void)
66bf3a08beSPrzemyslaw Marczak {
67bf3a08beSPrzemyslaw Marczak const char *board_type[] = {"u3", "x2"};
68bf3a08beSPrzemyslaw Marczak
69bf3a08beSPrzemyslaw Marczak return board_type[gd->board_type];
70bf3a08beSPrzemyslaw Marczak }
71bf3a08beSPrzemyslaw Marczak #endif
72bf3a08beSPrzemyslaw Marczak
73bf3a08beSPrzemyslaw Marczak #ifdef CONFIG_SET_DFU_ALT_INFO
get_dfu_alt_system(char * interface,char * devstr)742474b7f1SInha Song char *get_dfu_alt_system(char *interface, char *devstr)
75bf3a08beSPrzemyslaw Marczak {
7600caae6dSSimon Glass return env_get("dfu_alt_system");
77bf3a08beSPrzemyslaw Marczak }
78bf3a08beSPrzemyslaw Marczak
get_dfu_alt_boot(char * interface,char * devstr)792474b7f1SInha Song char *get_dfu_alt_boot(char *interface, char *devstr)
80bf3a08beSPrzemyslaw Marczak {
812474b7f1SInha Song struct mmc *mmc;
82bf3a08beSPrzemyslaw Marczak char *alt_boot;
832474b7f1SInha Song int dev_num;
84bf3a08beSPrzemyslaw Marczak
852474b7f1SInha Song dev_num = simple_strtoul(devstr, NULL, 10);
862474b7f1SInha Song
872474b7f1SInha Song mmc = find_mmc_device(dev_num);
882474b7f1SInha Song if (!mmc)
892474b7f1SInha Song return NULL;
902474b7f1SInha Song
912474b7f1SInha Song if (mmc_init(mmc))
922474b7f1SInha Song return NULL;
932474b7f1SInha Song
942474b7f1SInha Song alt_boot = IS_SD(mmc) ? CONFIG_DFU_ALT_BOOT_SD :
952474b7f1SInha Song CONFIG_DFU_ALT_BOOT_EMMC;
962474b7f1SInha Song
97bf3a08beSPrzemyslaw Marczak return alt_boot;
98bf3a08beSPrzemyslaw Marczak }
99bf3a08beSPrzemyslaw Marczak #endif
100bf3a08beSPrzemyslaw Marczak
board_clock_init(void)101bf3a08beSPrzemyslaw Marczak static void board_clock_init(void)
102bf3a08beSPrzemyslaw Marczak {
103bf3a08beSPrzemyslaw Marczak unsigned int set, clr, clr_src_cpu, clr_pll_con0, clr_src_dmc;
104bf3a08beSPrzemyslaw Marczak struct exynos4x12_clock *clk = (struct exynos4x12_clock *)
105bf3a08beSPrzemyslaw Marczak samsung_get_base_clock();
106bf3a08beSPrzemyslaw Marczak
107bf3a08beSPrzemyslaw Marczak /*
108bf3a08beSPrzemyslaw Marczak * CMU_CPU clocks src to MPLL
109bf3a08beSPrzemyslaw Marczak * Bit values: 0 ; 1
110bf3a08beSPrzemyslaw Marczak * MUX_APLL_SEL: FIN_PLL ; FOUT_APLL
111bf3a08beSPrzemyslaw Marczak * MUX_CORE_SEL: MOUT_APLL ; SCLK_MPLL
112bf3a08beSPrzemyslaw Marczak * MUX_HPM_SEL: MOUT_APLL ; SCLK_MPLL_USER_C
113bf3a08beSPrzemyslaw Marczak * MUX_MPLL_USER_SEL_C: FIN_PLL ; SCLK_MPLL
114bf3a08beSPrzemyslaw Marczak */
115bf3a08beSPrzemyslaw Marczak clr_src_cpu = MUX_APLL_SEL(1) | MUX_CORE_SEL(1) |
116bf3a08beSPrzemyslaw Marczak MUX_HPM_SEL(1) | MUX_MPLL_USER_SEL_C(1);
117bf3a08beSPrzemyslaw Marczak set = MUX_APLL_SEL(0) | MUX_CORE_SEL(1) | MUX_HPM_SEL(1) |
118bf3a08beSPrzemyslaw Marczak MUX_MPLL_USER_SEL_C(1);
119bf3a08beSPrzemyslaw Marczak
120bf3a08beSPrzemyslaw Marczak clrsetbits_le32(&clk->src_cpu, clr_src_cpu, set);
121bf3a08beSPrzemyslaw Marczak
122bf3a08beSPrzemyslaw Marczak /* Wait for mux change */
123bf3a08beSPrzemyslaw Marczak while (readl(&clk->mux_stat_cpu) & MUX_STAT_CPU_CHANGING)
124bf3a08beSPrzemyslaw Marczak continue;
125bf3a08beSPrzemyslaw Marczak
126bf3a08beSPrzemyslaw Marczak /* Set APLL to 1000MHz */
127bf3a08beSPrzemyslaw Marczak clr_pll_con0 = SDIV(7) | PDIV(63) | MDIV(1023) | FSEL(1);
128bf3a08beSPrzemyslaw Marczak set = SDIV(0) | PDIV(3) | MDIV(125) | FSEL(1);
129bf3a08beSPrzemyslaw Marczak
130bf3a08beSPrzemyslaw Marczak clrsetbits_le32(&clk->apll_con0, clr_pll_con0, set);
131bf3a08beSPrzemyslaw Marczak
132bf3a08beSPrzemyslaw Marczak /* Wait for PLL to be locked */
133bf3a08beSPrzemyslaw Marczak while (!(readl(&clk->apll_con0) & PLL_LOCKED_BIT))
134bf3a08beSPrzemyslaw Marczak continue;
135bf3a08beSPrzemyslaw Marczak
136bf3a08beSPrzemyslaw Marczak /* Set CMU_CPU clocks src to APLL */
137bf3a08beSPrzemyslaw Marczak set = MUX_APLL_SEL(1) | MUX_CORE_SEL(0) | MUX_HPM_SEL(0) |
138bf3a08beSPrzemyslaw Marczak MUX_MPLL_USER_SEL_C(1);
139bf3a08beSPrzemyslaw Marczak clrsetbits_le32(&clk->src_cpu, clr_src_cpu, set);
140bf3a08beSPrzemyslaw Marczak
141bf3a08beSPrzemyslaw Marczak /* Wait for mux change */
142bf3a08beSPrzemyslaw Marczak while (readl(&clk->mux_stat_cpu) & MUX_STAT_CPU_CHANGING)
143bf3a08beSPrzemyslaw Marczak continue;
144bf3a08beSPrzemyslaw Marczak
145bf3a08beSPrzemyslaw Marczak set = CORE_RATIO(0) | COREM0_RATIO(2) | COREM1_RATIO(5) |
146bf3a08beSPrzemyslaw Marczak PERIPH_RATIO(0) | ATB_RATIO(4) | PCLK_DBG_RATIO(1) |
147bf3a08beSPrzemyslaw Marczak APLL_RATIO(0) | CORE2_RATIO(0);
148bf3a08beSPrzemyslaw Marczak /*
149bf3a08beSPrzemyslaw Marczak * Set dividers for MOUTcore = 1000 MHz
150bf3a08beSPrzemyslaw Marczak * coreout = MOUT / (ratio + 1) = 1000 MHz (0)
151bf3a08beSPrzemyslaw Marczak * corem0 = armclk / (ratio + 1) = 333 MHz (2)
152bf3a08beSPrzemyslaw Marczak * corem1 = armclk / (ratio + 1) = 166 MHz (5)
153bf3a08beSPrzemyslaw Marczak * periph = armclk / (ratio + 1) = 1000 MHz (0)
154bf3a08beSPrzemyslaw Marczak * atbout = MOUT / (ratio + 1) = 200 MHz (4)
155bf3a08beSPrzemyslaw Marczak * pclkdbgout = atbout / (ratio + 1) = 100 MHz (1)
156bf3a08beSPrzemyslaw Marczak * sclkapll = MOUTapll / (ratio + 1) = 1000 MHz (0)
157bf3a08beSPrzemyslaw Marczak * core2out = core_out / (ratio + 1) = 1000 MHz (0) (armclk)
158bf3a08beSPrzemyslaw Marczak */
159bf3a08beSPrzemyslaw Marczak clr = CORE_RATIO(7) | COREM0_RATIO(7) | COREM1_RATIO(7) |
160bf3a08beSPrzemyslaw Marczak PERIPH_RATIO(7) | ATB_RATIO(7) | PCLK_DBG_RATIO(7) |
161bf3a08beSPrzemyslaw Marczak APLL_RATIO(7) | CORE2_RATIO(7);
162bf3a08beSPrzemyslaw Marczak
163bf3a08beSPrzemyslaw Marczak clrsetbits_le32(&clk->div_cpu0, clr, set);
164bf3a08beSPrzemyslaw Marczak
165bf3a08beSPrzemyslaw Marczak /* Wait for divider ready status */
166bf3a08beSPrzemyslaw Marczak while (readl(&clk->div_stat_cpu0) & DIV_STAT_CPU0_CHANGING)
167bf3a08beSPrzemyslaw Marczak continue;
168bf3a08beSPrzemyslaw Marczak
169bf3a08beSPrzemyslaw Marczak /*
170bf3a08beSPrzemyslaw Marczak * For MOUThpm = 1000 MHz (MOUTapll)
171bf3a08beSPrzemyslaw Marczak * doutcopy = MOUThpm / (ratio + 1) = 200 (4)
172bf3a08beSPrzemyslaw Marczak * sclkhpm = doutcopy / (ratio + 1) = 200 (4)
173b2197739SPrzemyslaw Marczak * cores_out = armclk / (ratio + 1) = 200 (4)
174bf3a08beSPrzemyslaw Marczak */
175bf3a08beSPrzemyslaw Marczak clr = COPY_RATIO(7) | HPM_RATIO(7) | CORES_RATIO(7);
176b2197739SPrzemyslaw Marczak set = COPY_RATIO(4) | HPM_RATIO(4) | CORES_RATIO(4);
177bf3a08beSPrzemyslaw Marczak
178bf3a08beSPrzemyslaw Marczak clrsetbits_le32(&clk->div_cpu1, clr, set);
179bf3a08beSPrzemyslaw Marczak
180bf3a08beSPrzemyslaw Marczak /* Wait for divider ready status */
181bf3a08beSPrzemyslaw Marczak while (readl(&clk->div_stat_cpu1) & DIV_STAT_CPU1_CHANGING)
182bf3a08beSPrzemyslaw Marczak continue;
183bf3a08beSPrzemyslaw Marczak
184bf3a08beSPrzemyslaw Marczak /*
185bf3a08beSPrzemyslaw Marczak * Set CMU_DMC clocks src to APLL
186bf3a08beSPrzemyslaw Marczak * Bit values: 0 ; 1
187bf3a08beSPrzemyslaw Marczak * MUX_C2C_SEL: SCLKMPLL ; SCLKAPLL
188bf3a08beSPrzemyslaw Marczak * MUX_DMC_BUS_SEL: SCLKMPLL ; SCLKAPLL
189bf3a08beSPrzemyslaw Marczak * MUX_DPHY_SEL: SCLKMPLL ; SCLKAPLL
190bf3a08beSPrzemyslaw Marczak * MUX_MPLL_SEL: FINPLL ; MOUT_MPLL_FOUT
191bf3a08beSPrzemyslaw Marczak * MUX_PWI_SEL: 0110 (MPLL); 0111 (EPLL); 1000 (VPLL); 0(XXTI)
192bf3a08beSPrzemyslaw Marczak * MUX_G2D_ACP0_SEL: SCLKMPLL ; SCLKAPLL
193bf3a08beSPrzemyslaw Marczak * MUX_G2D_ACP1_SEL: SCLKEPLL ; SCLKVPLL
194bf3a08beSPrzemyslaw Marczak * MUX_G2D_ACP_SEL: OUT_ACP0 ; OUT_ACP1
195bf3a08beSPrzemyslaw Marczak */
196bf3a08beSPrzemyslaw Marczak clr_src_dmc = MUX_C2C_SEL(1) | MUX_DMC_BUS_SEL(1) |
197bf3a08beSPrzemyslaw Marczak MUX_DPHY_SEL(1) | MUX_MPLL_SEL(1) |
198bf3a08beSPrzemyslaw Marczak MUX_PWI_SEL(15) | MUX_G2D_ACP0_SEL(1) |
199bf3a08beSPrzemyslaw Marczak MUX_G2D_ACP1_SEL(1) | MUX_G2D_ACP_SEL(1);
200bf3a08beSPrzemyslaw Marczak set = MUX_C2C_SEL(1) | MUX_DMC_BUS_SEL(1) | MUX_DPHY_SEL(1) |
201bf3a08beSPrzemyslaw Marczak MUX_MPLL_SEL(0) | MUX_PWI_SEL(0) | MUX_G2D_ACP0_SEL(1) |
202bf3a08beSPrzemyslaw Marczak MUX_G2D_ACP1_SEL(1) | MUX_G2D_ACP_SEL(1);
203bf3a08beSPrzemyslaw Marczak
204bf3a08beSPrzemyslaw Marczak clrsetbits_le32(&clk->src_dmc, clr_src_dmc, set);
205bf3a08beSPrzemyslaw Marczak
206bf3a08beSPrzemyslaw Marczak /* Wait for mux change */
207bf3a08beSPrzemyslaw Marczak while (readl(&clk->mux_stat_dmc) & MUX_STAT_DMC_CHANGING)
208bf3a08beSPrzemyslaw Marczak continue;
209bf3a08beSPrzemyslaw Marczak
210bd99e6d0SMinkyu Kang /* Set MPLL to 800MHz */
211bd99e6d0SMinkyu Kang set = SDIV(0) | PDIV(3) | MDIV(100) | FSEL(0) | PLL_ENABLE(1);
212bf3a08beSPrzemyslaw Marczak
213bf3a08beSPrzemyslaw Marczak clrsetbits_le32(&clk->mpll_con0, clr_pll_con0, set);
214bf3a08beSPrzemyslaw Marczak
215bf3a08beSPrzemyslaw Marczak /* Wait for PLL to be locked */
216bf3a08beSPrzemyslaw Marczak while (!(readl(&clk->mpll_con0) & PLL_LOCKED_BIT))
217bf3a08beSPrzemyslaw Marczak continue;
218bf3a08beSPrzemyslaw Marczak
219bf3a08beSPrzemyslaw Marczak /* Switch back CMU_DMC mux */
220bf3a08beSPrzemyslaw Marczak set = MUX_C2C_SEL(0) | MUX_DMC_BUS_SEL(0) | MUX_DPHY_SEL(0) |
221bf3a08beSPrzemyslaw Marczak MUX_MPLL_SEL(1) | MUX_PWI_SEL(8) | MUX_G2D_ACP0_SEL(0) |
222bf3a08beSPrzemyslaw Marczak MUX_G2D_ACP1_SEL(0) | MUX_G2D_ACP_SEL(0);
223bf3a08beSPrzemyslaw Marczak
224bf3a08beSPrzemyslaw Marczak clrsetbits_le32(&clk->src_dmc, clr_src_dmc, set);
225bf3a08beSPrzemyslaw Marczak
226bf3a08beSPrzemyslaw Marczak /* Wait for mux change */
227bf3a08beSPrzemyslaw Marczak while (readl(&clk->mux_stat_dmc) & MUX_STAT_DMC_CHANGING)
228bf3a08beSPrzemyslaw Marczak continue;
229bf3a08beSPrzemyslaw Marczak
230bf3a08beSPrzemyslaw Marczak /* CLK_DIV_DMC0 */
231bf3a08beSPrzemyslaw Marczak clr = ACP_RATIO(7) | ACP_PCLK_RATIO(7) | DPHY_RATIO(7) |
232bf3a08beSPrzemyslaw Marczak DMC_RATIO(7) | DMCD_RATIO(7) | DMCP_RATIO(7);
233bf3a08beSPrzemyslaw Marczak /*
234bf3a08beSPrzemyslaw Marczak * For:
235bd99e6d0SMinkyu Kang * MOUTdmc = 800 MHz
236bd99e6d0SMinkyu Kang * MOUTdphy = 800 MHz
237bf3a08beSPrzemyslaw Marczak *
238bd99e6d0SMinkyu Kang * aclk_acp = MOUTdmc / (ratio + 1) = 200 (3)
239bd99e6d0SMinkyu Kang * pclk_acp = aclk_acp / (ratio + 1) = 100 (1)
240bd99e6d0SMinkyu Kang * sclk_dphy = MOUTdphy / (ratio + 1) = 400 (1)
241bd99e6d0SMinkyu Kang * sclk_dmc = MOUTdmc / (ratio + 1) = 400 (1)
242bd99e6d0SMinkyu Kang * aclk_dmcd = sclk_dmc / (ratio + 1) = 200 (1)
243bd99e6d0SMinkyu Kang * aclk_dmcp = aclk_dmcd / (ratio + 1) = 100 (1)
244bf3a08beSPrzemyslaw Marczak */
245bf3a08beSPrzemyslaw Marczak set = ACP_RATIO(3) | ACP_PCLK_RATIO(1) | DPHY_RATIO(1) |
246bf3a08beSPrzemyslaw Marczak DMC_RATIO(1) | DMCD_RATIO(1) | DMCP_RATIO(1);
247bf3a08beSPrzemyslaw Marczak
248bf3a08beSPrzemyslaw Marczak clrsetbits_le32(&clk->div_dmc0, clr, set);
249bf3a08beSPrzemyslaw Marczak
250bf3a08beSPrzemyslaw Marczak /* Wait for divider ready status */
251bf3a08beSPrzemyslaw Marczak while (readl(&clk->div_stat_dmc0) & DIV_STAT_DMC0_CHANGING)
252bf3a08beSPrzemyslaw Marczak continue;
253bf3a08beSPrzemyslaw Marczak
254bf3a08beSPrzemyslaw Marczak /* CLK_DIV_DMC1 */
255bf3a08beSPrzemyslaw Marczak clr = G2D_ACP_RATIO(15) | C2C_RATIO(7) | PWI_RATIO(15) |
256bf3a08beSPrzemyslaw Marczak C2C_ACLK_RATIO(7) | DVSEM_RATIO(127) | DPM_RATIO(127);
257bf3a08beSPrzemyslaw Marczak /*
258bf3a08beSPrzemyslaw Marczak * For:
259bd99e6d0SMinkyu Kang * MOUTg2d = 800 MHz
260bd99e6d0SMinkyu Kang * MOUTc2c = 800 Mhz
261bf3a08beSPrzemyslaw Marczak * MOUTpwi = 108 MHz
262bf3a08beSPrzemyslaw Marczak *
263b00f8edbSJoonyoung Shim * sclk_g2d_acp = MOUTg2d / (ratio + 1) = 200 (3)
264bd99e6d0SMinkyu Kang * sclk_c2c = MOUTc2c / (ratio + 1) = 400 (1)
265bd99e6d0SMinkyu Kang * aclk_c2c = sclk_c2c / (ratio + 1) = 200 (1)
266bf3a08beSPrzemyslaw Marczak * sclk_pwi = MOUTpwi / (ratio + 1) = 18 (5)
267bf3a08beSPrzemyslaw Marczak */
268b00f8edbSJoonyoung Shim set = G2D_ACP_RATIO(3) | C2C_RATIO(1) | PWI_RATIO(5) |
269bf3a08beSPrzemyslaw Marczak C2C_ACLK_RATIO(1) | DVSEM_RATIO(1) | DPM_RATIO(1);
270bf3a08beSPrzemyslaw Marczak
271bf3a08beSPrzemyslaw Marczak clrsetbits_le32(&clk->div_dmc1, clr, set);
272bf3a08beSPrzemyslaw Marczak
273bf3a08beSPrzemyslaw Marczak /* Wait for divider ready status */
274bf3a08beSPrzemyslaw Marczak while (readl(&clk->div_stat_dmc1) & DIV_STAT_DMC1_CHANGING)
275bf3a08beSPrzemyslaw Marczak continue;
276bf3a08beSPrzemyslaw Marczak
277bf3a08beSPrzemyslaw Marczak /* CLK_SRC_PERIL0 */
278bf3a08beSPrzemyslaw Marczak clr = UART0_SEL(15) | UART1_SEL(15) | UART2_SEL(15) |
279bf3a08beSPrzemyslaw Marczak UART3_SEL(15) | UART4_SEL(15);
280bf3a08beSPrzemyslaw Marczak /*
281bf3a08beSPrzemyslaw Marczak * Set CLK_SRC_PERIL0 clocks src to MPLL
282bf3a08beSPrzemyslaw Marczak * src values: 0(XXTI); 1(XusbXTI); 2(SCLK_HDMI24M); 3(SCLK_USBPHY0);
283bf3a08beSPrzemyslaw Marczak * 5(SCLK_HDMIPHY); 6(SCLK_MPLL_USER_T); 7(SCLK_EPLL);
284bf3a08beSPrzemyslaw Marczak * 8(SCLK_VPLL)
285bf3a08beSPrzemyslaw Marczak *
286bf3a08beSPrzemyslaw Marczak * Set all to SCLK_MPLL_USER_T
287bf3a08beSPrzemyslaw Marczak */
288bf3a08beSPrzemyslaw Marczak set = UART0_SEL(6) | UART1_SEL(6) | UART2_SEL(6) | UART3_SEL(6) |
289bf3a08beSPrzemyslaw Marczak UART4_SEL(6);
290bf3a08beSPrzemyslaw Marczak
291bf3a08beSPrzemyslaw Marczak clrsetbits_le32(&clk->src_peril0, clr, set);
292bf3a08beSPrzemyslaw Marczak
293bf3a08beSPrzemyslaw Marczak /* CLK_DIV_PERIL0 */
294bf3a08beSPrzemyslaw Marczak clr = UART0_RATIO(15) | UART1_RATIO(15) | UART2_RATIO(15) |
295bf3a08beSPrzemyslaw Marczak UART3_RATIO(15) | UART4_RATIO(15);
296bf3a08beSPrzemyslaw Marczak /*
297bd99e6d0SMinkyu Kang * For MOUTuart0-4: 800MHz
298bf3a08beSPrzemyslaw Marczak *
299bd99e6d0SMinkyu Kang * SCLK_UARTx = MOUTuartX / (ratio + 1) = 100 (7)
300bf3a08beSPrzemyslaw Marczak */
301bf3a08beSPrzemyslaw Marczak set = UART0_RATIO(7) | UART1_RATIO(7) | UART2_RATIO(7) |
302bf3a08beSPrzemyslaw Marczak UART3_RATIO(7) | UART4_RATIO(7);
303bf3a08beSPrzemyslaw Marczak
304bf3a08beSPrzemyslaw Marczak clrsetbits_le32(&clk->div_peril0, clr, set);
305bf3a08beSPrzemyslaw Marczak
306bf3a08beSPrzemyslaw Marczak while (readl(&clk->div_stat_peril0) & DIV_STAT_PERIL0_CHANGING)
307bf3a08beSPrzemyslaw Marczak continue;
308bf3a08beSPrzemyslaw Marczak
309bf3a08beSPrzemyslaw Marczak /* CLK_DIV_FSYS1 */
310bf3a08beSPrzemyslaw Marczak clr = MMC0_RATIO(15) | MMC0_PRE_RATIO(255) | MMC1_RATIO(15) |
311bf3a08beSPrzemyslaw Marczak MMC1_PRE_RATIO(255);
312bf3a08beSPrzemyslaw Marczak /*
313bd99e6d0SMinkyu Kang * For MOUTmmc0-3 = 800 MHz (MPLL)
314bf3a08beSPrzemyslaw Marczak *
315bd99e6d0SMinkyu Kang * DOUTmmc1 = MOUTmmc1 / (ratio + 1) = 100 (7)
316bd99e6d0SMinkyu Kang * sclk_mmc1 = DOUTmmc1 / (ratio + 1) = 50 (1)
317bd99e6d0SMinkyu Kang * DOUTmmc0 = MOUTmmc0 / (ratio + 1) = 100 (7)
318bd99e6d0SMinkyu Kang * sclk_mmc0 = DOUTmmc0 / (ratio + 1) = 50 (1)
319bf3a08beSPrzemyslaw Marczak */
320bf3a08beSPrzemyslaw Marczak set = MMC0_RATIO(7) | MMC0_PRE_RATIO(1) | MMC1_RATIO(7) |
321bf3a08beSPrzemyslaw Marczak MMC1_PRE_RATIO(1);
322bf3a08beSPrzemyslaw Marczak
323bf3a08beSPrzemyslaw Marczak clrsetbits_le32(&clk->div_fsys1, clr, set);
324bf3a08beSPrzemyslaw Marczak
325bf3a08beSPrzemyslaw Marczak /* Wait for divider ready status */
326bf3a08beSPrzemyslaw Marczak while (readl(&clk->div_stat_fsys1) & DIV_STAT_FSYS1_CHANGING)
327bf3a08beSPrzemyslaw Marczak continue;
328bf3a08beSPrzemyslaw Marczak
329bf3a08beSPrzemyslaw Marczak /* CLK_DIV_FSYS2 */
330bf3a08beSPrzemyslaw Marczak clr = MMC2_RATIO(15) | MMC2_PRE_RATIO(255) | MMC3_RATIO(15) |
331bf3a08beSPrzemyslaw Marczak MMC3_PRE_RATIO(255);
332bf3a08beSPrzemyslaw Marczak /*
333bd99e6d0SMinkyu Kang * For MOUTmmc0-3 = 800 MHz (MPLL)
334bf3a08beSPrzemyslaw Marczak *
335bd99e6d0SMinkyu Kang * DOUTmmc3 = MOUTmmc3 / (ratio + 1) = 100 (7)
336bd99e6d0SMinkyu Kang * sclk_mmc3 = DOUTmmc3 / (ratio + 1) = 50 (1)
337bd99e6d0SMinkyu Kang * DOUTmmc2 = MOUTmmc2 / (ratio + 1) = 100 (7)
338bd99e6d0SMinkyu Kang * sclk_mmc2 = DOUTmmc2 / (ratio + 1) = 50 (1)
339bf3a08beSPrzemyslaw Marczak */
340bf3a08beSPrzemyslaw Marczak set = MMC2_RATIO(7) | MMC2_PRE_RATIO(1) | MMC3_RATIO(7) |
341bf3a08beSPrzemyslaw Marczak MMC3_PRE_RATIO(1);
342bf3a08beSPrzemyslaw Marczak
343bf3a08beSPrzemyslaw Marczak clrsetbits_le32(&clk->div_fsys2, clr, set);
344bf3a08beSPrzemyslaw Marczak
345bf3a08beSPrzemyslaw Marczak /* Wait for divider ready status */
346bf3a08beSPrzemyslaw Marczak while (readl(&clk->div_stat_fsys2) & DIV_STAT_FSYS2_CHANGING)
347bf3a08beSPrzemyslaw Marczak continue;
348bf3a08beSPrzemyslaw Marczak
349bf3a08beSPrzemyslaw Marczak /* CLK_DIV_FSYS3 */
350bf3a08beSPrzemyslaw Marczak clr = MMC4_RATIO(15) | MMC4_PRE_RATIO(255);
351bf3a08beSPrzemyslaw Marczak /*
352bd99e6d0SMinkyu Kang * For MOUTmmc4 = 800 MHz (MPLL)
353bf3a08beSPrzemyslaw Marczak *
354bd99e6d0SMinkyu Kang * DOUTmmc4 = MOUTmmc4 / (ratio + 1) = 100 (7)
355bd99e6d0SMinkyu Kang * sclk_mmc4 = DOUTmmc4 / (ratio + 1) = 100 (0)
356bf3a08beSPrzemyslaw Marczak */
357bf3a08beSPrzemyslaw Marczak set = MMC4_RATIO(7) | MMC4_PRE_RATIO(0);
358bf3a08beSPrzemyslaw Marczak
359bf3a08beSPrzemyslaw Marczak clrsetbits_le32(&clk->div_fsys3, clr, set);
360bf3a08beSPrzemyslaw Marczak
361bf3a08beSPrzemyslaw Marczak /* Wait for divider ready status */
362bf3a08beSPrzemyslaw Marczak while (readl(&clk->div_stat_fsys3) & DIV_STAT_FSYS3_CHANGING)
363bf3a08beSPrzemyslaw Marczak continue;
364bf3a08beSPrzemyslaw Marczak
365bf3a08beSPrzemyslaw Marczak return;
366bf3a08beSPrzemyslaw Marczak }
367bf3a08beSPrzemyslaw Marczak
board_gpio_init(void)368bf3a08beSPrzemyslaw Marczak static void board_gpio_init(void)
369bf3a08beSPrzemyslaw Marczak {
370bf3a08beSPrzemyslaw Marczak /* eMMC Reset Pin */
3714aa97312SPrzemyslaw Marczak gpio_request(EXYNOS4X12_GPIO_K12, "eMMC Reset");
3724aa97312SPrzemyslaw Marczak
373bf3a08beSPrzemyslaw Marczak gpio_cfg_pin(EXYNOS4X12_GPIO_K12, S5P_GPIO_FUNC(0x1));
374bf3a08beSPrzemyslaw Marczak gpio_set_pull(EXYNOS4X12_GPIO_K12, S5P_GPIO_PULL_NONE);
375bf3a08beSPrzemyslaw Marczak gpio_set_drv(EXYNOS4X12_GPIO_K12, S5P_GPIO_DRV_4X);
376bf3a08beSPrzemyslaw Marczak
377bf3a08beSPrzemyslaw Marczak /* Enable FAN (Odroid U3) */
3784aa97312SPrzemyslaw Marczak gpio_request(EXYNOS4X12_GPIO_D00, "FAN Control");
3794aa97312SPrzemyslaw Marczak
380bf3a08beSPrzemyslaw Marczak gpio_set_pull(EXYNOS4X12_GPIO_D00, S5P_GPIO_PULL_UP);
381bf3a08beSPrzemyslaw Marczak gpio_set_drv(EXYNOS4X12_GPIO_D00, S5P_GPIO_DRV_4X);
382bf3a08beSPrzemyslaw Marczak gpio_direction_output(EXYNOS4X12_GPIO_D00, 1);
383bf3a08beSPrzemyslaw Marczak
384bf3a08beSPrzemyslaw Marczak /* OTG Vbus output (Odroid U3+) */
3854aa97312SPrzemyslaw Marczak gpio_request(EXYNOS4X12_GPIO_L20, "OTG Vbus");
3864aa97312SPrzemyslaw Marczak
387bf3a08beSPrzemyslaw Marczak gpio_set_pull(EXYNOS4X12_GPIO_L20, S5P_GPIO_PULL_NONE);
388bf3a08beSPrzemyslaw Marczak gpio_set_drv(EXYNOS4X12_GPIO_L20, S5P_GPIO_DRV_4X);
389bf3a08beSPrzemyslaw Marczak gpio_direction_output(EXYNOS4X12_GPIO_L20, 0);
390bf3a08beSPrzemyslaw Marczak
391bf3a08beSPrzemyslaw Marczak /* OTG INT (Odroid U3+) */
3924aa97312SPrzemyslaw Marczak gpio_request(EXYNOS4X12_GPIO_X31, "OTG INT");
3934aa97312SPrzemyslaw Marczak
394bf3a08beSPrzemyslaw Marczak gpio_set_pull(EXYNOS4X12_GPIO_X31, S5P_GPIO_PULL_UP);
395bf3a08beSPrzemyslaw Marczak gpio_set_drv(EXYNOS4X12_GPIO_X31, S5P_GPIO_DRV_4X);
396bf3a08beSPrzemyslaw Marczak gpio_direction_input(EXYNOS4X12_GPIO_X31);
397f2cca342SSuriyan Ramasami
398df96337aSSuriyan Ramasami /* Blue LED (Odroid X2/U2/U3) */
399df96337aSSuriyan Ramasami gpio_request(EXYNOS4X12_GPIO_C10, "Blue LED");
400df96337aSSuriyan Ramasami
401df96337aSSuriyan Ramasami gpio_direction_output(EXYNOS4X12_GPIO_C10, 0);
402df96337aSSuriyan Ramasami
403f2cca342SSuriyan Ramasami #ifdef CONFIG_CMD_USB
404f2cca342SSuriyan Ramasami /* USB3503A Reference frequency */
405f2cca342SSuriyan Ramasami gpio_request(EXYNOS4X12_GPIO_X30, "USB3503A RefFreq");
406f2cca342SSuriyan Ramasami
407f2cca342SSuriyan Ramasami /* USB3503A Connect */
408f2cca342SSuriyan Ramasami gpio_request(EXYNOS4X12_GPIO_X34, "USB3503A Connect");
409f2cca342SSuriyan Ramasami
410f2cca342SSuriyan Ramasami /* USB3503A Reset */
411f2cca342SSuriyan Ramasami gpio_request(EXYNOS4X12_GPIO_X35, "USB3503A Reset");
412f2cca342SSuriyan Ramasami #endif
413bf3a08beSPrzemyslaw Marczak }
414bf3a08beSPrzemyslaw Marczak
exynos_early_init_f(void)415bf3a08beSPrzemyslaw Marczak int exynos_early_init_f(void)
416bf3a08beSPrzemyslaw Marczak {
417bf3a08beSPrzemyslaw Marczak board_clock_init();
418bf3a08beSPrzemyslaw Marczak
419bf3a08beSPrzemyslaw Marczak return 0;
420bf3a08beSPrzemyslaw Marczak }
421bf3a08beSPrzemyslaw Marczak
exynos_init(void)422bf3a08beSPrzemyslaw Marczak int exynos_init(void)
423bf3a08beSPrzemyslaw Marczak {
4244aa97312SPrzemyslaw Marczak board_gpio_init();
4254aa97312SPrzemyslaw Marczak
426bf3a08beSPrzemyslaw Marczak return 0;
427bf3a08beSPrzemyslaw Marczak }
428bf3a08beSPrzemyslaw Marczak
exynos_power_init(void)429bf3a08beSPrzemyslaw Marczak int exynos_power_init(void)
430bf3a08beSPrzemyslaw Marczak {
4311d83970fSMinkyu Kang const char *mmc_regulators[] = {
4321d83970fSMinkyu Kang "VDDQ_EMMC_1.8V",
4331d83970fSMinkyu Kang "VDDQ_EMMC_2.8V",
4341d83970fSMinkyu Kang "TFLASH_2.8V",
4351d83970fSMinkyu Kang NULL,
4361d83970fSMinkyu Kang };
4371d83970fSMinkyu Kang
4383b880757SPrzemyslaw Marczak if (regulator_list_autoset(mmc_regulators, NULL, true))
4395c890b1bSSeung-Woo Kim pr_err("Unable to init all mmc regulators\n");
440bf3a08beSPrzemyslaw Marczak
441bf3a08beSPrzemyslaw Marczak return 0;
442bf3a08beSPrzemyslaw Marczak }
443bf3a08beSPrzemyslaw Marczak
444bf3a08beSPrzemyslaw Marczak #ifdef CONFIG_USB_GADGET
s5pc210_phy_control(int on)445bf3a08beSPrzemyslaw Marczak static int s5pc210_phy_control(int on)
446bf3a08beSPrzemyslaw Marczak {
447ca2b933aSPrzemyslaw Marczak struct udevice *dev;
448ca2b933aSPrzemyslaw Marczak int ret;
449bf3a08beSPrzemyslaw Marczak
4503b880757SPrzemyslaw Marczak ret = regulator_get_by_platname("VDD_UOTG_3.0V", &dev);
451ca2b933aSPrzemyslaw Marczak if (ret) {
4525c890b1bSSeung-Woo Kim pr_err("Regulator get error: %d\n", ret);
453ca2b933aSPrzemyslaw Marczak return ret;
454ca2b933aSPrzemyslaw Marczak }
455bf3a08beSPrzemyslaw Marczak
456bf3a08beSPrzemyslaw Marczak if (on)
457ca2b933aSPrzemyslaw Marczak return regulator_set_mode(dev, OPMODE_ON);
458bf3a08beSPrzemyslaw Marczak else
459ca2b933aSPrzemyslaw Marczak return regulator_set_mode(dev, OPMODE_LPM);
460bf3a08beSPrzemyslaw Marczak }
461bf3a08beSPrzemyslaw Marczak
462c0982871SMarek Vasut struct dwc2_plat_otg_data s5pc210_otg_data = {
463bf3a08beSPrzemyslaw Marczak .phy_control = s5pc210_phy_control,
464bf3a08beSPrzemyslaw Marczak .regs_phy = EXYNOS4X12_USBPHY_BASE,
465bf3a08beSPrzemyslaw Marczak .regs_otg = EXYNOS4X12_USBOTG_BASE,
466bf3a08beSPrzemyslaw Marczak .usb_phy_ctrl = EXYNOS4X12_USBPHY_CONTROL,
467bf3a08beSPrzemyslaw Marczak .usb_flags = PHY0_SLEEP,
468bf3a08beSPrzemyslaw Marczak };
4696a23c653SSuriyan Ramasami #endif
4706a23c653SSuriyan Ramasami
4716a23c653SSuriyan Ramasami #if defined(CONFIG_USB_GADGET) || defined(CONFIG_CMD_USB)
472bf3a08beSPrzemyslaw Marczak
set_usb3503_ref_clk(void)473*5d331905SKrzysztof Kozlowski static void set_usb3503_ref_clk(void)
474*5d331905SKrzysztof Kozlowski {
475*5d331905SKrzysztof Kozlowski #ifdef CONFIG_BOARD_TYPES
476*5d331905SKrzysztof Kozlowski /*
477*5d331905SKrzysztof Kozlowski * gpx3-0 chooses primary (low) or secondary (high) reference clock
478*5d331905SKrzysztof Kozlowski * frequencies table. The choice of clock is done through hard-wired
479*5d331905SKrzysztof Kozlowski * REF_SEL pins.
480*5d331905SKrzysztof Kozlowski * The Odroid Us have reference clock at 24 MHz (00 entry from secondary
481*5d331905SKrzysztof Kozlowski * table) and Odroid Xs have it at 26 MHz (01 entry from primary table).
482*5d331905SKrzysztof Kozlowski */
483*5d331905SKrzysztof Kozlowski if (gd->board_type == ODROID_TYPE_U3)
484*5d331905SKrzysztof Kozlowski gpio_direction_output(EXYNOS4X12_GPIO_X30, 0);
485*5d331905SKrzysztof Kozlowski else
486*5d331905SKrzysztof Kozlowski gpio_direction_output(EXYNOS4X12_GPIO_X30, 1);
487*5d331905SKrzysztof Kozlowski #else
488*5d331905SKrzysztof Kozlowski /* Choose Odroid Xs frequency without board types */
489*5d331905SKrzysztof Kozlowski gpio_direction_output(EXYNOS4X12_GPIO_X30, 1);
490*5d331905SKrzysztof Kozlowski #endif /* CONFIG_BOARD_TYPES */
491*5d331905SKrzysztof Kozlowski }
492*5d331905SKrzysztof Kozlowski
board_usb_init(int index,enum usb_init_type init)493bf3a08beSPrzemyslaw Marczak int board_usb_init(int index, enum usb_init_type init)
494bf3a08beSPrzemyslaw Marczak {
4956a23c653SSuriyan Ramasami #ifdef CONFIG_CMD_USB
496ca2b933aSPrzemyslaw Marczak struct udevice *dev;
497ca2b933aSPrzemyslaw Marczak int ret;
4986a23c653SSuriyan Ramasami
499*5d331905SKrzysztof Kozlowski set_usb3503_ref_clk();
5006a23c653SSuriyan Ramasami
5016a23c653SSuriyan Ramasami /* Disconnect, Reset, Connect */
5026a23c653SSuriyan Ramasami gpio_direction_output(EXYNOS4X12_GPIO_X34, 0);
5036a23c653SSuriyan Ramasami gpio_direction_output(EXYNOS4X12_GPIO_X35, 0);
5046a23c653SSuriyan Ramasami gpio_direction_output(EXYNOS4X12_GPIO_X35, 1);
5056a23c653SSuriyan Ramasami gpio_direction_output(EXYNOS4X12_GPIO_X34, 1);
5066a23c653SSuriyan Ramasami
5076a23c653SSuriyan Ramasami /* Power off and on BUCK8 for LAN9730 */
5086a23c653SSuriyan Ramasami debug("LAN9730 - Turning power buck 8 OFF and ON.\n");
5096a23c653SSuriyan Ramasami
5103b880757SPrzemyslaw Marczak ret = regulator_get_by_platname("VCC_P3V3_2.85V", &dev);
511ca2b933aSPrzemyslaw Marczak if (ret) {
5125c890b1bSSeung-Woo Kim pr_err("Regulator get error: %d\n", ret);
513ca2b933aSPrzemyslaw Marczak return ret;
5146a23c653SSuriyan Ramasami }
5156a23c653SSuriyan Ramasami
516ca2b933aSPrzemyslaw Marczak ret = regulator_set_enable(dev, true);
517ca2b933aSPrzemyslaw Marczak if (ret) {
5185c890b1bSSeung-Woo Kim pr_err("Regulator %s enable setting error: %d\n", dev->name, ret);
519ca2b933aSPrzemyslaw Marczak return ret;
520ca2b933aSPrzemyslaw Marczak }
5216a23c653SSuriyan Ramasami
522ca2b933aSPrzemyslaw Marczak ret = regulator_set_value(dev, 750000);
523ca2b933aSPrzemyslaw Marczak if (ret) {
5245c890b1bSSeung-Woo Kim pr_err("Regulator %s value setting error: %d\n", dev->name, ret);
525ca2b933aSPrzemyslaw Marczak return ret;
526ca2b933aSPrzemyslaw Marczak }
527ca2b933aSPrzemyslaw Marczak
528ca2b933aSPrzemyslaw Marczak ret = regulator_set_value(dev, 3300000);
529ca2b933aSPrzemyslaw Marczak if (ret) {
5305c890b1bSSeung-Woo Kim pr_err("Regulator %s value setting error: %d\n", dev->name, ret);
531ca2b933aSPrzemyslaw Marczak return ret;
532ca2b933aSPrzemyslaw Marczak }
533ca2b933aSPrzemyslaw Marczak #endif
534bf3a08beSPrzemyslaw Marczak debug("USB_udc_probe\n");
535a4bb9b36SMarek Vasut return dwc2_udc_probe(&s5pc210_otg_data);
536bf3a08beSPrzemyslaw Marczak }
537bf3a08beSPrzemyslaw Marczak #endif
538