114aa71e6SLi Yang /* 214aa71e6SLi Yang * Copyright 2010-2011 Freescale Semiconductor, Inc. 314aa71e6SLi Yang * 45b8031ccSTom Rini * SPDX-License-Identifier: GPL-2.0 514aa71e6SLi Yang */ 614aa71e6SLi Yang 714aa71e6SLi Yang #include <common.h> 814aa71e6SLi Yang #include <asm/mmu.h> 914aa71e6SLi Yang #include <asm/immap_85xx.h> 1014aa71e6SLi Yang #include <asm/processor.h> 115614e71bSYork Sun #include <fsl_ddr_sdram.h> 125614e71bSYork Sun #include <fsl_ddr_dimm_params.h> 1314aa71e6SLi Yang #include <asm/io.h> 1414aa71e6SLi Yang #include <asm/fsl_law.h> 1514aa71e6SLi Yang 161ba62f10SYork Sun #ifdef CONFIG_SYS_DDR_RAW_TIMING 1714aa71e6SLi Yang #if defined(CONFIG_P1020RDB_PROTO) || \ 18da439db3SYork Sun defined(CONFIG_TARGET_P1021RDB) || \ 19e9bc8a8fSYork Sun defined(CONFIG_TARGET_P1020UTM) 2014aa71e6SLi Yang /* Micron MT41J256M8_187E */ 2114aa71e6SLi Yang dimm_params_t ddr_raw_timing = { 2214aa71e6SLi Yang .n_ranks = 1, 2314aa71e6SLi Yang .rank_density = 1073741824u, 2414aa71e6SLi Yang .capacity = 1073741824u, 2514aa71e6SLi Yang .primary_sdram_width = 32, 2614aa71e6SLi Yang .ec_sdram_width = 0, 2714aa71e6SLi Yang .registered_dimm = 0, 2814aa71e6SLi Yang .mirrored_dimm = 0, 2914aa71e6SLi Yang .n_row_addr = 15, 3014aa71e6SLi Yang .n_col_addr = 10, 3114aa71e6SLi Yang .n_banks_per_sdram_device = 8, 3214aa71e6SLi Yang .edc_config = 0, 3314aa71e6SLi Yang .burst_lengths_bitmask = 0x0c, 3414aa71e6SLi Yang 350dd38a35SPriyanka Jain .tckmin_x_ps = 1870, 360dd38a35SPriyanka Jain .caslat_x = 0x1e << 4, /* 5,6,7,8 */ 370dd38a35SPriyanka Jain .taa_ps = 13125, 380dd38a35SPriyanka Jain .twr_ps = 15000, 390dd38a35SPriyanka Jain .trcd_ps = 13125, 400dd38a35SPriyanka Jain .trrd_ps = 7500, 410dd38a35SPriyanka Jain .trp_ps = 13125, 420dd38a35SPriyanka Jain .tras_ps = 37500, 430dd38a35SPriyanka Jain .trc_ps = 50625, 440dd38a35SPriyanka Jain .trfc_ps = 160000, 450dd38a35SPriyanka Jain .twtr_ps = 7500, 460dd38a35SPriyanka Jain .trtp_ps = 7500, 4714aa71e6SLi Yang .refresh_rate_ps = 7800000, 480dd38a35SPriyanka Jain .tfaw_ps = 37500, 4914aa71e6SLi Yang }; 5014aa71e6SLi Yang #elif defined(CONFIG_P2020RDB) 5114aa71e6SLi Yang /* Micron MT41J128M16_15E */ 5214aa71e6SLi Yang dimm_params_t ddr_raw_timing = { 5314aa71e6SLi Yang .n_ranks = 1, 5414aa71e6SLi Yang .rank_density = 1073741824u, 5514aa71e6SLi Yang .capacity = 1073741824u, 5614aa71e6SLi Yang .primary_sdram_width = 64, 5714aa71e6SLi Yang .ec_sdram_width = 0, 5814aa71e6SLi Yang .registered_dimm = 0, 5914aa71e6SLi Yang .mirrored_dimm = 0, 6014aa71e6SLi Yang .n_row_addr = 14, 6114aa71e6SLi Yang .n_col_addr = 10, 6214aa71e6SLi Yang .n_banks_per_sdram_device = 8, 6314aa71e6SLi Yang .edc_config = 0, 6414aa71e6SLi Yang .burst_lengths_bitmask = 0x0c, 6514aa71e6SLi Yang 660dd38a35SPriyanka Jain .tckmin_x_ps = 1500, 670dd38a35SPriyanka Jain .caslat_x = 0x7e << 4, /* 5,6,7,8,9,10 */ 680dd38a35SPriyanka Jain .taa_ps = 13500, 690dd38a35SPriyanka Jain .twr_ps = 15000, 700dd38a35SPriyanka Jain .trcd_ps = 13500, 710dd38a35SPriyanka Jain .trrd_ps = 6000, 720dd38a35SPriyanka Jain .trp_ps = 13500, 730dd38a35SPriyanka Jain .tras_ps = 36000, 740dd38a35SPriyanka Jain .trc_ps = 49500, 750dd38a35SPriyanka Jain .trfc_ps = 160000, 760dd38a35SPriyanka Jain .twtr_ps = 7500, 770dd38a35SPriyanka Jain .trtp_ps = 7500, 7814aa71e6SLi Yang .refresh_rate_ps = 7800000, 790dd38a35SPriyanka Jain .tfaw_ps = 30000, 8014aa71e6SLi Yang }; 81f404b66cSYork Sun #elif (defined(CONFIG_TARGET_P1020MBG) || defined(CONFIG_TARGET_P1020RDB_PD)) 8214aa71e6SLi Yang /* Micron MT41J512M8_187E */ 8314aa71e6SLi Yang dimm_params_t ddr_raw_timing = { 8414aa71e6SLi Yang .n_ranks = 2, 8514aa71e6SLi Yang .rank_density = 1073741824u, 8614aa71e6SLi Yang .capacity = 2147483648u, 8714aa71e6SLi Yang .primary_sdram_width = 32, 8814aa71e6SLi Yang .ec_sdram_width = 0, 8914aa71e6SLi Yang .registered_dimm = 0, 9014aa71e6SLi Yang .mirrored_dimm = 0, 9114aa71e6SLi Yang .n_row_addr = 15, 9214aa71e6SLi Yang .n_col_addr = 10, 9314aa71e6SLi Yang .n_banks_per_sdram_device = 8, 9414aa71e6SLi Yang .edc_config = 0, 9514aa71e6SLi Yang .burst_lengths_bitmask = 0x0c, 9614aa71e6SLi Yang 970dd38a35SPriyanka Jain .tckmin_x_ps = 1870, 980dd38a35SPriyanka Jain .caslat_x = 0x1e << 4, /* 5,6,7,8 */ 990dd38a35SPriyanka Jain .taa_ps = 13125, 1000dd38a35SPriyanka Jain .twr_ps = 15000, 1010dd38a35SPriyanka Jain .trcd_ps = 13125, 1020dd38a35SPriyanka Jain .trrd_ps = 7500, 1030dd38a35SPriyanka Jain .trp_ps = 13125, 1040dd38a35SPriyanka Jain .tras_ps = 37500, 1050dd38a35SPriyanka Jain .trc_ps = 50625, 1060dd38a35SPriyanka Jain .trfc_ps = 160000, 1070dd38a35SPriyanka Jain .twtr_ps = 7500, 1080dd38a35SPriyanka Jain .trtp_ps = 7500, 10914aa71e6SLi Yang .refresh_rate_ps = 7800000, 1100dd38a35SPriyanka Jain .tfaw_ps = 37500, 11114aa71e6SLi Yang }; 112aa14620cSYork Sun #elif defined(CONFIG_TARGET_P1020RDB_PC) 11314aa71e6SLi Yang /* 11414aa71e6SLi Yang * Samsung K4B2G0846C-HCF8 11514aa71e6SLi Yang * The following timing are for "downshift" 11614aa71e6SLi Yang * i.e. to use CL9 part as CL7 11714aa71e6SLi Yang * otherwise, tAA, tRCD, tRP will be 13500ps 11814aa71e6SLi Yang * and tRC will be 49500ps 11914aa71e6SLi Yang */ 12014aa71e6SLi Yang dimm_params_t ddr_raw_timing = { 12114aa71e6SLi Yang .n_ranks = 1, 12214aa71e6SLi Yang .rank_density = 1073741824u, 12314aa71e6SLi Yang .capacity = 1073741824u, 12414aa71e6SLi Yang .primary_sdram_width = 32, 12514aa71e6SLi Yang .ec_sdram_width = 0, 12614aa71e6SLi Yang .registered_dimm = 0, 12714aa71e6SLi Yang .mirrored_dimm = 0, 12814aa71e6SLi Yang .n_row_addr = 15, 12914aa71e6SLi Yang .n_col_addr = 10, 13014aa71e6SLi Yang .n_banks_per_sdram_device = 8, 13114aa71e6SLi Yang .edc_config = 0, 13214aa71e6SLi Yang .burst_lengths_bitmask = 0x0c, 13314aa71e6SLi Yang 1340dd38a35SPriyanka Jain .tckmin_x_ps = 1875, 1350dd38a35SPriyanka Jain .caslat_x = 0x1e << 4, /* 5,6,7,8 */ 1360dd38a35SPriyanka Jain .taa_ps = 13125, 1370dd38a35SPriyanka Jain .twr_ps = 15000, 1380dd38a35SPriyanka Jain .trcd_ps = 13125, 1390dd38a35SPriyanka Jain .trrd_ps = 7500, 1400dd38a35SPriyanka Jain .trp_ps = 13125, 1410dd38a35SPriyanka Jain .tras_ps = 37500, 1420dd38a35SPriyanka Jain .trc_ps = 50625, 1430dd38a35SPriyanka Jain .trfc_ps = 160000, 1440dd38a35SPriyanka Jain .twtr_ps = 7500, 1450dd38a35SPriyanka Jain .trtp_ps = 7500, 14614aa71e6SLi Yang .refresh_rate_ps = 7800000, 1470dd38a35SPriyanka Jain .tfaw_ps = 37500, 14814aa71e6SLi Yang }; 149*4eedabfeSYork Sun #elif defined(CONFIG_TARGET_P1024RDB) || \ 15014aa71e6SLi Yang defined(CONFIG_P1025RDB) 15114aa71e6SLi Yang /* 15214aa71e6SLi Yang * Samsung K4B2G0846C-HCH9 15314aa71e6SLi Yang * The following timing are for "downshift" 15414aa71e6SLi Yang * i.e. to use CL9 part as CL7 15514aa71e6SLi Yang * otherwise, tAA, tRCD, tRP will be 13500ps 15614aa71e6SLi Yang * and tRC will be 49500ps 15714aa71e6SLi Yang */ 15814aa71e6SLi Yang dimm_params_t ddr_raw_timing = { 15914aa71e6SLi Yang .n_ranks = 1, 16014aa71e6SLi Yang .rank_density = 1073741824u, 16114aa71e6SLi Yang .capacity = 1073741824u, 16214aa71e6SLi Yang .primary_sdram_width = 32, 16314aa71e6SLi Yang .ec_sdram_width = 0, 16414aa71e6SLi Yang .registered_dimm = 0, 16514aa71e6SLi Yang .mirrored_dimm = 0, 16614aa71e6SLi Yang .n_row_addr = 15, 16714aa71e6SLi Yang .n_col_addr = 10, 16814aa71e6SLi Yang .n_banks_per_sdram_device = 8, 16914aa71e6SLi Yang .edc_config = 0, 17014aa71e6SLi Yang .burst_lengths_bitmask = 0x0c, 17114aa71e6SLi Yang 1720dd38a35SPriyanka Jain .tckmin_x_ps = 1500, 1730dd38a35SPriyanka Jain .caslat_x = 0x3e << 4, /* 5,6,7,8,9 */ 1740dd38a35SPriyanka Jain .taa_ps = 13125, 1750dd38a35SPriyanka Jain .twr_ps = 15000, 1760dd38a35SPriyanka Jain .trcd_ps = 13125, 1770dd38a35SPriyanka Jain .trrd_ps = 6000, 1780dd38a35SPriyanka Jain .trp_ps = 13125, 1790dd38a35SPriyanka Jain .tras_ps = 36000, 1800dd38a35SPriyanka Jain .trc_ps = 49125, 1810dd38a35SPriyanka Jain .trfc_ps = 160000, 1820dd38a35SPriyanka Jain .twtr_ps = 7500, 1830dd38a35SPriyanka Jain .trtp_ps = 7500, 18414aa71e6SLi Yang .refresh_rate_ps = 7800000, 1850dd38a35SPriyanka Jain .tfaw_ps = 30000, 18614aa71e6SLi Yang }; 18714aa71e6SLi Yang #else 18814aa71e6SLi Yang #error Missing raw timing data for this board 18914aa71e6SLi Yang #endif 19014aa71e6SLi Yang 19114aa71e6SLi Yang int fsl_ddr_get_dimm_params(dimm_params_t *pdimm, 19214aa71e6SLi Yang unsigned int controller_number, 19314aa71e6SLi Yang unsigned int dimm_number) 19414aa71e6SLi Yang { 19514aa71e6SLi Yang const char dimm_model[] = "Fixed DDR on board"; 19614aa71e6SLi Yang 19714aa71e6SLi Yang if ((controller_number == 0) && (dimm_number == 0)) { 19814aa71e6SLi Yang memcpy(pdimm, &ddr_raw_timing, sizeof(dimm_params_t)); 19914aa71e6SLi Yang memset(pdimm->mpart, 0, sizeof(pdimm->mpart)); 20014aa71e6SLi Yang memcpy(pdimm->mpart, dimm_model, sizeof(dimm_model) - 1); 20114aa71e6SLi Yang } 20214aa71e6SLi Yang 20314aa71e6SLi Yang return 0; 20414aa71e6SLi Yang } 2051ba62f10SYork Sun #endif /* CONFIG_SYS_DDR_RAW_TIMING */ 20614aa71e6SLi Yang 20713d1143fSScott Wood #ifdef CONFIG_SYS_DDR_CS0_BNDS 20814aa71e6SLi Yang /* Fixed sdram init -- doesn't use serial presence detect. */ 20914aa71e6SLi Yang phys_size_t fixed_sdram(void) 21014aa71e6SLi Yang { 21114aa71e6SLi Yang sys_info_t sysinfo; 21214aa71e6SLi Yang char buf[32]; 21314aa71e6SLi Yang size_t ddr_size; 21414aa71e6SLi Yang fsl_ddr_cfg_regs_t ddr_cfg_regs = { 21514aa71e6SLi Yang .cs[0].bnds = CONFIG_SYS_DDR_CS0_BNDS, 21614aa71e6SLi Yang .cs[0].config = CONFIG_SYS_DDR_CS0_CONFIG, 21714aa71e6SLi Yang .cs[0].config_2 = CONFIG_SYS_DDR_CS0_CONFIG_2, 21814aa71e6SLi Yang #if CONFIG_CHIP_SELECTS_PER_CTRL > 1 21914aa71e6SLi Yang .cs[1].bnds = CONFIG_SYS_DDR_CS1_BNDS, 22014aa71e6SLi Yang .cs[1].config = CONFIG_SYS_DDR_CS1_CONFIG, 22114aa71e6SLi Yang .cs[1].config_2 = CONFIG_SYS_DDR_CS1_CONFIG_2, 22214aa71e6SLi Yang #endif 22314aa71e6SLi Yang .timing_cfg_3 = CONFIG_SYS_DDR_TIMING_3, 22414aa71e6SLi Yang .timing_cfg_0 = CONFIG_SYS_DDR_TIMING_0, 22514aa71e6SLi Yang .timing_cfg_1 = CONFIG_SYS_DDR_TIMING_1, 22614aa71e6SLi Yang .timing_cfg_2 = CONFIG_SYS_DDR_TIMING_2, 22714aa71e6SLi Yang .ddr_sdram_cfg = CONFIG_SYS_DDR_CONTROL, 22814aa71e6SLi Yang .ddr_sdram_cfg_2 = CONFIG_SYS_DDR_CONTROL_2, 22914aa71e6SLi Yang .ddr_sdram_mode = CONFIG_SYS_DDR_MODE_1, 23014aa71e6SLi Yang .ddr_sdram_mode_2 = CONFIG_SYS_DDR_MODE_2, 23114aa71e6SLi Yang .ddr_sdram_md_cntl = CONFIG_SYS_DDR_MODE_CONTROL, 23214aa71e6SLi Yang .ddr_sdram_interval = CONFIG_SYS_DDR_INTERVAL, 23314aa71e6SLi Yang .ddr_data_init = CONFIG_SYS_DDR_DATA_INIT, 23414aa71e6SLi Yang .ddr_sdram_clk_cntl = CONFIG_SYS_DDR_CLK_CTRL, 23514aa71e6SLi Yang .ddr_init_addr = CONFIG_SYS_DDR_INIT_ADDR, 23614aa71e6SLi Yang .ddr_init_ext_addr = CONFIG_SYS_DDR_INIT_EXT_ADDR, 23714aa71e6SLi Yang .timing_cfg_4 = CONFIG_SYS_DDR_TIMING_4, 23814aa71e6SLi Yang .timing_cfg_5 = CONFIG_SYS_DDR_TIMING_5, 23914aa71e6SLi Yang .ddr_zq_cntl = CONFIG_SYS_DDR_ZQ_CONTROL, 24014aa71e6SLi Yang .ddr_wrlvl_cntl = CONFIG_SYS_DDR_WRLVL_CONTROL, 24114aa71e6SLi Yang .ddr_sr_cntr = CONFIG_SYS_DDR_SR_CNTR, 24214aa71e6SLi Yang .ddr_sdram_rcw_1 = CONFIG_SYS_DDR_RCW_1, 24314aa71e6SLi Yang .ddr_sdram_rcw_2 = CONFIG_SYS_DDR_RCW_2 24414aa71e6SLi Yang }; 24514aa71e6SLi Yang 24614aa71e6SLi Yang get_sys_info(&sysinfo); 24714aa71e6SLi Yang printf("Configuring DDR for %s MT/s data rate\n", 248997399faSPrabhakar Kushwaha strmhz(buf, sysinfo.freq_ddrbus)); 24914aa71e6SLi Yang 25014aa71e6SLi Yang ddr_size = CONFIG_SYS_SDRAM_SIZE * 1024 * 1024; 25114aa71e6SLi Yang 252c63e1370SYork Sun fsl_ddr_set_memctl_regs(&ddr_cfg_regs, 0, 0); 25314aa71e6SLi Yang 25414aa71e6SLi Yang if (set_ddr_laws(CONFIG_SYS_DDR_SDRAM_BASE, 25514aa71e6SLi Yang ddr_size, LAW_TRGT_IF_DDR_1) < 0) { 25614aa71e6SLi Yang printf("ERROR setting Local Access Windows for DDR\n"); 25714aa71e6SLi Yang return 0; 25814aa71e6SLi Yang }; 25914aa71e6SLi Yang 26014aa71e6SLi Yang return ddr_size; 26114aa71e6SLi Yang } 26213d1143fSScott Wood #endif 26314aa71e6SLi Yang 26414aa71e6SLi Yang void fsl_ddr_board_options(memctl_options_t *popts, 26514aa71e6SLi Yang dimm_params_t *pdimm, 26614aa71e6SLi Yang unsigned int ctrl_num) 26714aa71e6SLi Yang { 26814aa71e6SLi Yang int i; 26914aa71e6SLi Yang popts->clk_adjust = 6; 27014aa71e6SLi Yang popts->cpo_override = 0x1f; 27114aa71e6SLi Yang popts->write_data_delay = 2; 27214aa71e6SLi Yang popts->half_strength_driver_enable = 1; 27314aa71e6SLi Yang /* Write leveling override */ 27414aa71e6SLi Yang popts->wrlvl_en = 1; 27514aa71e6SLi Yang popts->wrlvl_override = 1; 27614aa71e6SLi Yang popts->wrlvl_sample = 0xf; 27714aa71e6SLi Yang popts->wrlvl_start = 0x8; 27814aa71e6SLi Yang popts->trwt_override = 1; 27914aa71e6SLi Yang popts->trwt = 0; 28014aa71e6SLi Yang 28114aa71e6SLi Yang if (pdimm->primary_sdram_width == 64) 28214aa71e6SLi Yang popts->data_bus_width = 0; 28314aa71e6SLi Yang else if (pdimm->primary_sdram_width == 32) 28414aa71e6SLi Yang popts->data_bus_width = 1; 28514aa71e6SLi Yang else 28614aa71e6SLi Yang printf("Error in DDR bus width configuration!\n"); 28714aa71e6SLi Yang 28814aa71e6SLi Yang for (i = 0; i < CONFIG_CHIP_SELECTS_PER_CTRL; i++) { 28914aa71e6SLi Yang popts->cs_local_opts[i].odt_rd_cfg = FSL_DDR_ODT_NEVER; 29014aa71e6SLi Yang popts->cs_local_opts[i].odt_wr_cfg = FSL_DDR_ODT_CS; 29114aa71e6SLi Yang } 29214aa71e6SLi Yang } 293