1*6f796a9bSIcenowy Zheng /* SPDX-License-Identifier: GPL-2.0 */ 2*6f796a9bSIcenowy Zheng /* 3*6f796a9bSIcenowy Zheng * Copyright (c) 2017 Icenowy Zheng <icenowy@aosc.xyz> 4*6f796a9bSIcenowy Zheng */ 5*6f796a9bSIcenowy Zheng 6*6f796a9bSIcenowy Zheng #ifndef _DT_BINDINGS_CLK_SUN50I_H6_R_CCU_H_ 7*6f796a9bSIcenowy Zheng #define _DT_BINDINGS_CLK_SUN50I_H6_R_CCU_H_ 8*6f796a9bSIcenowy Zheng 9*6f796a9bSIcenowy Zheng #define CLK_AR100 0 10*6f796a9bSIcenowy Zheng 11*6f796a9bSIcenowy Zheng #define CLK_R_APB1 2 12*6f796a9bSIcenowy Zheng 13*6f796a9bSIcenowy Zheng #define CLK_R_APB1_TIMER 4 14*6f796a9bSIcenowy Zheng #define CLK_R_APB1_TWD 5 15*6f796a9bSIcenowy Zheng #define CLK_R_APB1_PWM 6 16*6f796a9bSIcenowy Zheng #define CLK_R_APB2_UART 7 17*6f796a9bSIcenowy Zheng #define CLK_R_APB2_I2C 8 18*6f796a9bSIcenowy Zheng #define CLK_R_APB1_IR 9 19*6f796a9bSIcenowy Zheng #define CLK_R_APB1_W1 10 20*6f796a9bSIcenowy Zheng 21*6f796a9bSIcenowy Zheng #define CLK_IR 11 22*6f796a9bSIcenowy Zheng #define CLK_W1 12 23*6f796a9bSIcenowy Zheng 24*6f796a9bSIcenowy Zheng #endif /* _DT_BINDINGS_CLK_SUN50I_H6_R_CCU_H_ */ 25