1 /* 2 * Copyright (C) 2016 Socionext Inc. 3 * 4 * SPDX-License-Identifier: GPL-2.0+ 5 */ 6 7 #include <linux/delay.h> 8 #include <linux/io.h> 9 10 #include "../init.h" 11 #include "../sc64-regs.h" 12 #include "pll.h" 13 14 /* PLL type: SSC */ 15 #define SC_CPLLCTRL (SC_BASE_ADDR | 0x1400) /* CPU/ARM */ 16 #define SC_SPLLCTRL (SC_BASE_ADDR | 0x1410) /* misc */ 17 #define SC_MPLLCTRL (SC_BASE_ADDR | 0x1430) /* DSP */ 18 #define SC_VSPLLCTRL (SC_BASE_ADDR | 0x1440) /* Video codec, VPE etc. */ 19 #define SC_DPLLCTRL (SC_BASE_ADDR | 0x1460) /* DDR memory */ 20 21 /* PLL type: VPLL27 */ 22 #define SC_VPLL27FCTRL (SC_BASE_ADDR | 0x1500) 23 #define SC_VPLL27ACTRL (SC_BASE_ADDR | 0x1520) 24 25 void uniphier_ld11_pll_init(void) 26 { 27 uniphier_ld20_sscpll_init(SC_CPLLCTRL, 1960, 1, 2); /* 2000MHz -> 1960MHz */ 28 /* do nothing for SPLL */ 29 uniphier_ld20_sscpll_init(SC_MPLLCTRL, 1600, 1, 2); /* 1500MHz -> 1600MHz */ 30 uniphier_ld20_sscpll_init(SC_VSPLLCTRL, UNIPHIER_PLL_FREQ_DEFAULT, 0, 2); 31 32 uniphier_ld20_sscpll_set_regi(SC_MPLLCTRL, 5); 33 34 mdelay(1); 35 36 uniphier_ld20_sscpll_ssc_en(SC_CPLLCTRL); 37 uniphier_ld20_sscpll_ssc_en(SC_MPLLCTRL); 38 uniphier_ld20_sscpll_ssc_en(SC_VSPLLCTRL); 39 uniphier_ld20_sscpll_ssc_en(SC_DPLLCTRL); 40 41 uniphier_ld20_vpll27_init(SC_VPLL27FCTRL); 42 uniphier_ld20_vpll27_init(SC_VPLL27ACTRL); 43 44 writel(0, SC_CA53_GEARSET); /* Gear0: CPLL/2 */ 45 writel(SC_CA_GEARUPD, SC_CA53_GEARUPD); 46 } 47