1 // SPDX-License-Identifier: GPL-2.0+ 2 /* 3 * Copyright (C) 2016 Socionext Inc. 4 */ 5 6 #include <linux/delay.h> 7 #include <linux/io.h> 8 9 #include "../init.h" 10 #include "../sc64-regs.h" 11 #include "pll.h" 12 13 /* PLL type: SSC */ 14 #define SC_CPLLCTRL (SC_BASE_ADDR | 0x1400) /* CPU/ARM */ 15 #define SC_SPLLCTRL (SC_BASE_ADDR | 0x1410) /* misc */ 16 #define SC_MPLLCTRL (SC_BASE_ADDR | 0x1430) /* DSP */ 17 #define SC_VSPLLCTRL (SC_BASE_ADDR | 0x1440) /* Video codec, VPE etc. */ 18 #define SC_DPLLCTRL (SC_BASE_ADDR | 0x1460) /* DDR memory */ 19 20 /* PLL type: VPLL27 */ 21 #define SC_VPLL27FCTRL (SC_BASE_ADDR | 0x1500) 22 #define SC_VPLL27ACTRL (SC_BASE_ADDR | 0x1520) 23 24 void uniphier_ld11_pll_init(void) 25 { 26 uniphier_ld20_sscpll_init(SC_CPLLCTRL, 1960, 1, 2); /* 2000MHz -> 1960MHz */ 27 /* do nothing for SPLL */ 28 uniphier_ld20_sscpll_init(SC_MPLLCTRL, 1600, 1, 2); /* 1500MHz -> 1600MHz */ 29 uniphier_ld20_sscpll_init(SC_VSPLLCTRL, UNIPHIER_PLL_FREQ_DEFAULT, 0, 2); 30 31 uniphier_ld20_sscpll_set_regi(SC_MPLLCTRL, 5); 32 33 mdelay(1); 34 35 uniphier_ld20_sscpll_ssc_en(SC_CPLLCTRL); 36 uniphier_ld20_sscpll_ssc_en(SC_MPLLCTRL); 37 uniphier_ld20_sscpll_ssc_en(SC_VSPLLCTRL); 38 uniphier_ld20_sscpll_ssc_en(SC_DPLLCTRL); 39 40 uniphier_ld20_vpll27_init(SC_VPLL27FCTRL); 41 uniphier_ld20_vpll27_init(SC_VPLL27ACTRL); 42 43 writel(0, SC_CA53_GEARSET); /* Gear0: CPLL/2 */ 44 writel(SC_CA_GEARUPD, SC_CA53_GEARUPD); 45 } 46