1 /* 2 * arch/arm/include/asm/arch-rmobile/rcar-base.h 3 * 4 * Copyright (C) 2013,2014 Renesas Electronics Corporation 5 * 6 * SPDX-License-Identifier: GPL-2.0 7 */ 8 9 #ifndef __ASM_ARCH_RCAR_BASE_H 10 #define __ASM_ARCH_RCAR_BASE_H 11 12 /* 13 * R-Car (R8A7790/R8A7791/R8A7792/R8A7793/R8A7794) I/O Addresses 14 */ 15 #define RWDT_BASE 0xE6020000 16 #define SWDT_BASE 0xE6030000 17 #define LBSC_BASE 0xFEC00200 18 #define DBSC3_0_BASE 0xE6790000 19 #define DBSC3_1_BASE 0xE67A0000 20 #define TMU_BASE 0xE61E0000 21 #define GPIO5_BASE 0xE6055000 22 #define SH_QSPI_BASE 0xE6B10000 23 24 /* SCIF */ 25 #define SCIF0_BASE 0xE6E60000 26 #define SCIF1_BASE 0xE6E68000 27 #define SCIF2_BASE 0xE6E58000 28 #define SCIF3_BASE 0xE6EA8000 29 #define SCIF4_BASE 0xE6EE0000 30 #define SCIF5_BASE 0xE6EE8000 31 #define SCIFA0_BASE 0xE6C40000 32 #define SCIFA1_BASE 0xE6C50000 33 #define SCIFA2_BASE 0xE6C60000 34 35 /* Module stop status register */ 36 #define MSTPSR0 0xE6150030 37 #define MSTPSR1 0xE6150038 38 #define MSTPSR2 0xE6150040 39 #define MSTPSR3 0xE6150048 40 #define MSTPSR4 0xE615004C 41 #define MSTPSR5 0xE615003C 42 #define MSTPSR7 0xE61501C4 43 #define MSTPSR8 0xE61509A0 44 #define MSTPSR9 0xE61509A4 45 #define MSTPSR10 0xE61509A8 46 #define MSTPSR11 0xE61509AC 47 48 /* Realtime module stop control register */ 49 #define RMSTPCR0 0xE6150110 50 #define RMSTPCR1 0xE6150114 51 #define RMSTPCR2 0xE6150118 52 #define RMSTPCR3 0xE615011C 53 #define RMSTPCR4 0xE6150120 54 #define RMSTPCR5 0xE6150124 55 #define RMSTPCR7 0xE615012C 56 #define RMSTPCR8 0xE6150980 57 #define RMSTPCR9 0xE6150984 58 #define RMSTPCR10 0xE6150988 59 #define RMSTPCR11 0xE615098C 60 61 /* System module stop control register */ 62 #define SMSTPCR0 0xE6150130 63 #define SMSTPCR1 0xE6150134 64 #define SMSTPCR2 0xE6150138 65 #define SMSTPCR3 0xE615013C 66 #define SMSTPCR4 0xE6150140 67 #define SMSTPCR5 0xE6150144 68 #define SMSTPCR7 0xE615014C 69 #define SMSTPCR8 0xE6150990 70 #define SMSTPCR9 0xE6150994 71 #define SMSTPCR10 0xE6150998 72 #define SMSTPCR11 0xE615099C 73 74 /* 75 * SH-I2C 76 * Ch2 and ch3 are different address. These are defined 77 * in the header of each SoCs. 78 */ 79 #define CONFIG_SYS_I2C_SH_BASE0 0xE6500000 80 #define CONFIG_SYS_I2C_SH_BASE1 0xE6510000 81 82 /* RCAR-I2C */ 83 #define CONFIG_SYS_RCAR_I2C0_BASE 0xE6508000 84 #define CONFIG_SYS_RCAR_I2C1_BASE 0xE6518000 85 #define CONFIG_SYS_RCAR_I2C2_BASE 0xE6530000 86 #define CONFIG_SYS_RCAR_I2C3_BASE 0xE6540000 87 88 /* SDHI */ 89 #define CONFIG_SYS_SH_SDHI0_BASE 0xEE100000 90 91 #define S3C_BASE 0xE6784000 92 #define S3C_INT_BASE 0xE6784A00 93 #define S3C_MEDIA_BASE 0xE6784B00 94 95 #define S3C_QOS_DCACHE_BASE 0xE6784BDC 96 #define S3C_QOS_CCI0_BASE 0xE6784C00 97 #define S3C_QOS_CCI1_BASE 0xE6784C24 98 #define S3C_QOS_MXI_BASE 0xE6784C48 99 #define S3C_QOS_AXI_BASE 0xE6784C6C 100 101 #define DBSC3_0_QOS_R0_BASE 0xE6791000 102 #define DBSC3_0_QOS_R1_BASE 0xE6791100 103 #define DBSC3_0_QOS_R2_BASE 0xE6791200 104 #define DBSC3_0_QOS_R3_BASE 0xE6791300 105 #define DBSC3_0_QOS_R4_BASE 0xE6791400 106 #define DBSC3_0_QOS_R5_BASE 0xE6791500 107 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