1*83d290c5STom Rini /* SPDX-License-Identifier: GPL-2.0+ */
2999c6bafSTom Warren /*
3999c6bafSTom Warren  * (C) Copyright 2010-2013
4999c6bafSTom Warren  * NVIDIA Corporation <www.nvidia.com>
5999c6bafSTom Warren  */
6999c6bafSTom Warren 
7999c6bafSTom Warren #ifndef _TEGRA124_GP_PADCTRL_H_
8999c6bafSTom Warren #define _TEGRA124_GP_PADCTRL_H_
9999c6bafSTom Warren 
10999c6bafSTom Warren #include <asm/arch-tegra/gp_padctrl.h>
11999c6bafSTom Warren 
12999c6bafSTom Warren /* APB_MISC_GP and padctrl registers */
13999c6bafSTom Warren struct apb_misc_gp_ctlr {
14999c6bafSTom Warren 	u32	modereg;	/* 0x00: APB_MISC_GP_MODEREG */
15999c6bafSTom Warren 	u32	hidrev;		/* 0x04: APB_MISC_GP_HIDREV */
16999c6bafSTom Warren 	u32	reserved0[22];	/* 0x08 - 0x5C: */
17999c6bafSTom Warren 	u32	emu_revid;	/* 0x60: APB_MISC_GP_EMU_REVID */
18999c6bafSTom Warren 	u32	xactor_scratch;	/* 0x64: APB_MISC_GP_XACTOR_SCRATCH */
19999c6bafSTom Warren 	u32	aocfg1;		/* 0x68: APB_MISC_GP_AOCFG1PADCTRL */
20999c6bafSTom Warren 	u32	aocfg2;		/* 0x6C: APB_MISC_GP_AOCFG2PADCTRL */
21999c6bafSTom Warren 	u32	atcfg1;		/* 0x70: APB_MISC_GP_ATCFG1PADCTRL */
22999c6bafSTom Warren 	u32	atcfg2;		/* 0x74: APB_MISC_GP_ATCFG2PADCTRL */
23999c6bafSTom Warren 	u32	atcfg3;		/* 0x78: APB_MISC_GP_ATCFG3PADCTRL */
24999c6bafSTom Warren 	u32	atcfg4;		/* 0x7C: APB_MISC_GP_ATCFG4PADCTRL */
25999c6bafSTom Warren 	u32	atcfg5;		/* 0x80: APB_MISC_GP_ATCFG5PADCTRL */
26999c6bafSTom Warren 	u32	cdev1cfg;	/* 0x84: APB_MISC_GP_CDEV1CFGPADCTRL */
27999c6bafSTom Warren 	u32	cdev2cfg;	/* 0x88: APB_MISC_GP_CDEV2CFGPADCTRL */
28999c6bafSTom Warren 	u32	reserved1;	/* 0x8C: */
29999c6bafSTom Warren 	u32	dap1cfg;	/* 0x90: APB_MISC_GP_DAP1CFGPADCTRL */
30999c6bafSTom Warren 	u32	dap2cfg;	/* 0x94: APB_MISC_GP_DAP2CFGPADCTRL */
31999c6bafSTom Warren 	u32	dap3cfg;	/* 0x98: APB_MISC_GP_DAP3CFGPADCTRL */
32999c6bafSTom Warren 	u32	dap4cfg;	/* 0x9C: APB_MISC_GP_DAP4CFGPADCTRL */
33999c6bafSTom Warren 	u32	dbgcfg;		/* 0xA0: APB_MISC_GP_DBGCFGPADCTRL */
34999c6bafSTom Warren 	u32	reserved2[3];	/* 0xA4 - 0xAC: */
35999c6bafSTom Warren 	u32	sdio3cfg;	/* 0xB0: APB_MISC_GP_SDIO3CFGPADCTRL */
36999c6bafSTom Warren 	u32	spicfg;		/* 0xB4: APB_MISC_GP_SPICFGPADCTRL */
37999c6bafSTom Warren 	u32	uaacfg;		/* 0xB8: APB_MISC_GP_UAACFGPADCTRL */
38999c6bafSTom Warren 	u32	uabcfg;		/* 0xBC: APB_MISC_GP_UABCFGPADCTRL */
39999c6bafSTom Warren 	u32	uart2cfg;	/* 0xC0: APB_MISC_GP_UART2CFGPADCTRL */
40999c6bafSTom Warren 	u32	uart3cfg;	/* 0xC4: APB_MISC_GP_UART3CFGPADCTRL */
41999c6bafSTom Warren 	u32	reserved3[9];	/* 0xC8-0xE8: */
42999c6bafSTom Warren 	u32	sdio1cfg;	/* 0xEC: APB_MISC_GP_SDIO1CFGPADCTRL */
43999c6bafSTom Warren 	u32	reserved4[3];	/* 0xF0-0xF8: */
44999c6bafSTom Warren 	u32	ddccfg;		/* 0xFC: APB_MISC_GP_DDCCFGPADCTRL */
45999c6bafSTom Warren 	u32	gmacfg;		/* 0x100: APB_MISC_GP_GMACFGPADCTRL */
46999c6bafSTom Warren 	u32	reserved5[3];	/* 0x104-0x10C: */
47999c6bafSTom Warren 	u32	gmecfg;		/* 0x110: APB_MISC_GP_GMECFGPADCTRL */
48999c6bafSTom Warren 	u32	gmfcfg;		/* 0x114: APB_MISC_GP_GMFCFGPADCTRL */
49999c6bafSTom Warren 	u32	gmgcfg;		/* 0x118: APB_MISC_GP_GMGCFGPADCTRL */
50999c6bafSTom Warren 	u32	gmhcfg;		/* 0x11C: APB_MISC_GP_GMHCFGPADCTRL */
51999c6bafSTom Warren 	u32	owrcfg;		/* 0x120: APB_MISC_GP_OWRCFGPADCTRL */
52999c6bafSTom Warren 	u32	uadcfg;		/* 0x124: APB_MISC_GP_UADCFGPADCTRL */
53999c6bafSTom Warren 	u32	reserved6;	/* 0x128: */
54999c6bafSTom Warren 	u32	dev3cfg;	/* 0x12C: APB_MISC_GP_DEV3CFGPADCTRL */
55999c6bafSTom Warren 	u32	reserved7[2];	/* 0x130 - 0x134: */
56999c6bafSTom Warren 	u32	ceccfg;		/* 0x138: APB_MISC_GP_CECCFGPADCTRL */
57999c6bafSTom Warren 	u32	reserved8[22];	/* 0x13C - 0x190: */
58999c6bafSTom Warren 	u32	atcfg6;		/* 0x194: APB_MISC_GP_ATCFG6PADCTRL */
59999c6bafSTom Warren 	u32	dap5cfg;	/* 0x198: APB_MISC_GP_DAP5CFGPADCTRL */
60999c6bafSTom Warren 	u32	vbuscfg;	/* 0x19C: APB_MISC_GP_USBVBUSENCFGPADCTRL */
61999c6bafSTom Warren 	u32	aocfg3;		/* 0x1A0: APB_MISC_GP_AOCFG3PADCTRL */
62999c6bafSTom Warren 	u32	hvccfg0;	/* 0x1A4: APB_MISC_GP_HVCCFG0PADCTRL */
63999c6bafSTom Warren 	u32	sdio4cfg;	/* 0x1A8: APB_MISC_GP_SDIO4CFGPADCTRL */
64999c6bafSTom Warren 	u32	aocfg0;		/* 0x1AC: APB_MISC_GP_AOCFG0PADCTRL */
65999c6bafSTom Warren };
66999c6bafSTom Warren 
67999c6bafSTom Warren /* SDMMC1/3 settings from section 27.5 of T114 TRM */
68999c6bafSTom Warren #define SDIOCFG_DRVUP_SLWF	0
69999c6bafSTom Warren #define SDIOCFG_DRVDN_SLWR	0
70999c6bafSTom Warren #define SDIOCFG_DRVUP		0x24
71999c6bafSTom Warren #define SDIOCFG_DRVDN		0x14
72999c6bafSTom Warren 
73999c6bafSTom Warren #endif	/* _TEGRA124_GP_PADCTRL_H_ */
74