1*045029cbSKever Yang /* 2*045029cbSKever Yang * (C) Copyright 2017 Rockchip Electronics Co., Ltd. 3*045029cbSKever Yang * 4*045029cbSKever Yang * SPDX-License-Identifier: GPL-2.0+ 5*045029cbSKever Yang */ 6*045029cbSKever Yang #ifndef _ASM_ARCH_CRU_RK322X_H 7*045029cbSKever Yang #define _ASM_ARCH_CRU_RK322X_H 8*045029cbSKever Yang 9*045029cbSKever Yang #include <common.h> 10*045029cbSKever Yang 11*045029cbSKever Yang #define MHz 1000000 12*045029cbSKever Yang #define OSC_HZ (24 * MHz) 13*045029cbSKever Yang 14*045029cbSKever Yang #define APLL_HZ (600 * MHz) 15*045029cbSKever Yang #define GPLL_HZ (594 * MHz) 16*045029cbSKever Yang 17*045029cbSKever Yang #define CORE_PERI_HZ 150000000 18*045029cbSKever Yang #define CORE_ACLK_HZ 300000000 19*045029cbSKever Yang 20*045029cbSKever Yang #define BUS_ACLK_HZ 148500000 21*045029cbSKever Yang #define BUS_HCLK_HZ 148500000 22*045029cbSKever Yang #define BUS_PCLK_HZ 74250000 23*045029cbSKever Yang 24*045029cbSKever Yang #define PERI_ACLK_HZ 148500000 25*045029cbSKever Yang #define PERI_HCLK_HZ 148500000 26*045029cbSKever Yang #define PERI_PCLK_HZ 74250000 27*045029cbSKever Yang 28*045029cbSKever Yang /* Private data for the clock driver - used by rockchip_get_cru() */ 29*045029cbSKever Yang struct rk322x_clk_priv { 30*045029cbSKever Yang struct rk322x_cru *cru; 31*045029cbSKever Yang ulong rate; 32*045029cbSKever Yang }; 33*045029cbSKever Yang 34*045029cbSKever Yang struct rk322x_cru { 35*045029cbSKever Yang struct rk322x_pll { 36*045029cbSKever Yang unsigned int con0; 37*045029cbSKever Yang unsigned int con1; 38*045029cbSKever Yang unsigned int con2; 39*045029cbSKever Yang } pll[4]; 40*045029cbSKever Yang unsigned int reserved0[4]; 41*045029cbSKever Yang unsigned int cru_mode_con; 42*045029cbSKever Yang unsigned int cru_clksel_con[35]; 43*045029cbSKever Yang unsigned int cru_clkgate_con[16]; 44*045029cbSKever Yang unsigned int cru_softrst_con[9]; 45*045029cbSKever Yang unsigned int cru_misc_con; 46*045029cbSKever Yang unsigned int reserved1[2]; 47*045029cbSKever Yang unsigned int cru_glb_cnt_th; 48*045029cbSKever Yang unsigned int reserved2[3]; 49*045029cbSKever Yang unsigned int cru_glb_rst_st; 50*045029cbSKever Yang unsigned int reserved3[(0x1c0 - 0x150) / 4 - 1]; 51*045029cbSKever Yang unsigned int cru_sdmmc_con[2]; 52*045029cbSKever Yang unsigned int cru_sdio_con[2]; 53*045029cbSKever Yang unsigned int reserved4[2]; 54*045029cbSKever Yang unsigned int cru_emmc_con[2]; 55*045029cbSKever Yang unsigned int reserved5[4]; 56*045029cbSKever Yang unsigned int cru_glb_srst_fst_value; 57*045029cbSKever Yang unsigned int cru_glb_srst_snd_value; 58*045029cbSKever Yang unsigned int cru_pll_mask_con; 59*045029cbSKever Yang }; 60*045029cbSKever Yang check_member(rk322x_cru, cru_pll_mask_con, 0x01f8); 61*045029cbSKever Yang 62*045029cbSKever Yang struct pll_div { 63*045029cbSKever Yang u32 refdiv; 64*045029cbSKever Yang u32 fbdiv; 65*045029cbSKever Yang u32 postdiv1; 66*045029cbSKever Yang u32 postdiv2; 67*045029cbSKever Yang u32 frac; 68*045029cbSKever Yang }; 69*045029cbSKever Yang 70*045029cbSKever Yang enum { 71*045029cbSKever Yang /* PLLCON0*/ 72*045029cbSKever Yang PLL_BP_SHIFT = 15, 73*045029cbSKever Yang PLL_POSTDIV1_SHIFT = 12, 74*045029cbSKever Yang PLL_POSTDIV1_MASK = 7 << PLL_POSTDIV1_SHIFT, 75*045029cbSKever Yang PLL_FBDIV_SHIFT = 0, 76*045029cbSKever Yang PLL_FBDIV_MASK = 0xfff, 77*045029cbSKever Yang 78*045029cbSKever Yang /* PLLCON1 */ 79*045029cbSKever Yang PLL_RST_SHIFT = 14, 80*045029cbSKever Yang PLL_PD_SHIFT = 13, 81*045029cbSKever Yang PLL_PD_MASK = 1 << PLL_PD_SHIFT, 82*045029cbSKever Yang PLL_DSMPD_SHIFT = 12, 83*045029cbSKever Yang PLL_DSMPD_MASK = 1 << PLL_DSMPD_SHIFT, 84*045029cbSKever Yang PLL_LOCK_STATUS_SHIFT = 10, 85*045029cbSKever Yang PLL_LOCK_STATUS_MASK = 1 << PLL_LOCK_STATUS_SHIFT, 86*045029cbSKever Yang PLL_POSTDIV2_SHIFT = 6, 87*045029cbSKever Yang PLL_POSTDIV2_MASK = 7 << PLL_POSTDIV2_SHIFT, 88*045029cbSKever Yang PLL_REFDIV_SHIFT = 0, 89*045029cbSKever Yang PLL_REFDIV_MASK = 0x3f, 90*045029cbSKever Yang 91*045029cbSKever Yang /* CRU_MODE */ 92*045029cbSKever Yang GPLL_MODE_SHIFT = 12, 93*045029cbSKever Yang GPLL_MODE_MASK = 1 << GPLL_MODE_SHIFT, 94*045029cbSKever Yang GPLL_MODE_SLOW = 0, 95*045029cbSKever Yang GPLL_MODE_NORM, 96*045029cbSKever Yang CPLL_MODE_SHIFT = 8, 97*045029cbSKever Yang CPLL_MODE_MASK = 1 << CPLL_MODE_SHIFT, 98*045029cbSKever Yang CPLL_MODE_SLOW = 0, 99*045029cbSKever Yang CPLL_MODE_NORM, 100*045029cbSKever Yang DPLL_MODE_SHIFT = 4, 101*045029cbSKever Yang DPLL_MODE_MASK = 1 << DPLL_MODE_SHIFT, 102*045029cbSKever Yang DPLL_MODE_SLOW = 0, 103*045029cbSKever Yang DPLL_MODE_NORM, 104*045029cbSKever Yang APLL_MODE_SHIFT = 0, 105*045029cbSKever Yang APLL_MODE_MASK = 1 << APLL_MODE_SHIFT, 106*045029cbSKever Yang APLL_MODE_SLOW = 0, 107*045029cbSKever Yang APLL_MODE_NORM, 108*045029cbSKever Yang 109*045029cbSKever Yang /* CRU_CLK_SEL0_CON */ 110*045029cbSKever Yang BUS_ACLK_PLL_SEL_SHIFT = 13, 111*045029cbSKever Yang BUS_ACLK_PLL_SEL_MASK = 3 << BUS_ACLK_PLL_SEL_SHIFT, 112*045029cbSKever Yang BUS_ACLK_PLL_SEL_APLL = 0, 113*045029cbSKever Yang BUS_ACLK_PLL_SEL_GPLL, 114*045029cbSKever Yang BUS_ACLK_PLL_SEL_HDMIPLL, 115*045029cbSKever Yang BUS_ACLK_DIV_SHIFT = 8, 116*045029cbSKever Yang BUS_ACLK_DIV_MASK = 0x1f << BUS_ACLK_DIV_SHIFT, 117*045029cbSKever Yang CORE_CLK_PLL_SEL_SHIFT = 6, 118*045029cbSKever Yang CORE_CLK_PLL_SEL_MASK = 3 << CORE_CLK_PLL_SEL_SHIFT, 119*045029cbSKever Yang CORE_CLK_PLL_SEL_APLL = 0, 120*045029cbSKever Yang CORE_CLK_PLL_SEL_GPLL, 121*045029cbSKever Yang CORE_CLK_PLL_SEL_DPLL, 122*045029cbSKever Yang CORE_DIV_CON_SHIFT = 0, 123*045029cbSKever Yang CORE_DIV_CON_MASK = 0x1f << CORE_DIV_CON_SHIFT, 124*045029cbSKever Yang 125*045029cbSKever Yang /* CRU_CLK_SEL1_CON */ 126*045029cbSKever Yang BUS_PCLK_DIV_SHIFT = 12, 127*045029cbSKever Yang BUS_PCLK_DIV_MASK = 7 << BUS_PCLK_DIV_SHIFT, 128*045029cbSKever Yang BUS_HCLK_DIV_SHIFT = 8, 129*045029cbSKever Yang BUS_HCLK_DIV_MASK = 3 << BUS_HCLK_DIV_SHIFT, 130*045029cbSKever Yang CORE_ACLK_DIV_SHIFT = 4, 131*045029cbSKever Yang CORE_ACLK_DIV_MASK = 7 << CORE_ACLK_DIV_SHIFT, 132*045029cbSKever Yang CORE_PERI_DIV_SHIFT = 0, 133*045029cbSKever Yang CORE_PERI_DIV_MASK = 0xf << CORE_PERI_DIV_SHIFT, 134*045029cbSKever Yang 135*045029cbSKever Yang /* CRU_CLKSEL5_CON */ 136*045029cbSKever Yang GMAC_OUT_PLL_SHIFT = 15, 137*045029cbSKever Yang GMAC_OUT_PLL_MASK = 1 << GMAC_OUT_PLL_SHIFT, 138*045029cbSKever Yang GMAC_OUT_DIV_SHIFT = 8, 139*045029cbSKever Yang GMAC_OUT_DIV_MASK = 0x1f << GMAC_OUT_DIV_SHIFT, 140*045029cbSKever Yang MAC_PLL_SEL_SHIFT = 7, 141*045029cbSKever Yang MAC_PLL_SEL_MASK = 1 << MAC_PLL_SEL_SHIFT, 142*045029cbSKever Yang RMII_EXTCLK_SLE_SHIFT = 5, 143*045029cbSKever Yang RMII_EXTCLK_SEL_MASK = 1 << RMII_EXTCLK_SLE_SHIFT, 144*045029cbSKever Yang RMII_EXTCLK_SEL_INT = 0, 145*045029cbSKever Yang RMII_EXTCLK_SEL_EXT, 146*045029cbSKever Yang CLK_MAC_DIV_SHIFT = 0, 147*045029cbSKever Yang CLK_MAC_DIV_MASK = 0x1f << CLK_MAC_DIV_SHIFT, 148*045029cbSKever Yang 149*045029cbSKever Yang /* CRU_CLKSEL10_CON */ 150*045029cbSKever Yang PERI_PCLK_DIV_SHIFT = 12, 151*045029cbSKever Yang PERI_PCLK_DIV_MASK = 7 << PERI_PCLK_DIV_SHIFT, 152*045029cbSKever Yang PERI_PLL_SEL_SHIFT = 10, 153*045029cbSKever Yang PERI_PLL_SEL_MASK = 3 << PERI_PLL_SEL_SHIFT, 154*045029cbSKever Yang PERI_PLL_CPLL = 0, 155*045029cbSKever Yang PERI_PLL_GPLL, 156*045029cbSKever Yang PERI_PLL_HDMIPLL, 157*045029cbSKever Yang PERI_HCLK_DIV_SHIFT = 8, 158*045029cbSKever Yang PERI_HCLK_DIV_MASK = 3 << PERI_HCLK_DIV_SHIFT, 159*045029cbSKever Yang PERI_ACLK_DIV_SHIFT = 0, 160*045029cbSKever Yang PERI_ACLK_DIV_MASK = 0x1f << PERI_ACLK_DIV_SHIFT, 161*045029cbSKever Yang 162*045029cbSKever Yang /* CRU_CLKSEL11_CON */ 163*045029cbSKever Yang EMMC_PLL_SHIFT = 12, 164*045029cbSKever Yang EMMC_PLL_MASK = 3 << EMMC_PLL_SHIFT, 165*045029cbSKever Yang EMMC_SEL_APLL = 0, 166*045029cbSKever Yang EMMC_SEL_DPLL, 167*045029cbSKever Yang EMMC_SEL_GPLL, 168*045029cbSKever Yang EMMC_SEL_24M, 169*045029cbSKever Yang SDIO_PLL_SHIFT = 10, 170*045029cbSKever Yang SDIO_PLL_MASK = 3 << SDIO_PLL_SHIFT, 171*045029cbSKever Yang SDIO_SEL_APLL = 0, 172*045029cbSKever Yang SDIO_SEL_DPLL, 173*045029cbSKever Yang SDIO_SEL_GPLL, 174*045029cbSKever Yang SDIO_SEL_24M, 175*045029cbSKever Yang MMC0_PLL_SHIFT = 8, 176*045029cbSKever Yang MMC0_PLL_MASK = 3 << MMC0_PLL_SHIFT, 177*045029cbSKever Yang MMC0_SEL_APLL = 0, 178*045029cbSKever Yang MMC0_SEL_DPLL, 179*045029cbSKever Yang MMC0_SEL_GPLL, 180*045029cbSKever Yang MMC0_SEL_24M, 181*045029cbSKever Yang MMC0_DIV_SHIFT = 0, 182*045029cbSKever Yang MMC0_DIV_MASK = 0xff << MMC0_DIV_SHIFT, 183*045029cbSKever Yang 184*045029cbSKever Yang /* CRU_CLKSEL12_CON */ 185*045029cbSKever Yang EMMC_DIV_SHIFT = 8, 186*045029cbSKever Yang EMMC_DIV_MASK = 0xff << EMMC_DIV_SHIFT, 187*045029cbSKever Yang SDIO_DIV_SHIFT = 0, 188*045029cbSKever Yang SDIO_DIV_MASK = 0xff << SDIO_DIV_SHIFT, 189*045029cbSKever Yang 190*045029cbSKever Yang /* CRU_CLKSEL26_CON */ 191*045029cbSKever Yang DDR_CLK_PLL_SEL_SHIFT = 8, 192*045029cbSKever Yang DDR_CLK_PLL_SEL_MASK = 3 << DDR_CLK_PLL_SEL_SHIFT, 193*045029cbSKever Yang DDR_CLK_SEL_DPLL = 0, 194*045029cbSKever Yang DDR_CLK_SEL_GPLL, 195*045029cbSKever Yang DDR_CLK_SEL_APLL, 196*045029cbSKever Yang DDR_DIV_SEL_SHIFT = 0, 197*045029cbSKever Yang DDR_DIV_SEL_MASK = 3 << DDR_DIV_SEL_SHIFT, 198*045029cbSKever Yang 199*045029cbSKever Yang /* CRU_CLKSEL27_CON */ 200*045029cbSKever Yang VOP_DCLK_DIV_SHIFT = 8, 201*045029cbSKever Yang VOP_DCLK_DIV_MASK = 0xff << VOP_DCLK_DIV_SHIFT, 202*045029cbSKever Yang VOP_PLL_SEL_SHIFT = 1, 203*045029cbSKever Yang VOP_PLL_SEL_MASK = 1 << VOP_PLL_SEL_SHIFT, 204*045029cbSKever Yang 205*045029cbSKever Yang /* CRU_CLKSEL29_CON */ 206*045029cbSKever Yang GMAC_CLK_SRC_SHIFT = 12, 207*045029cbSKever Yang GMAC_CLK_SRC_MASK = 1 << GMAC_CLK_SRC_SHIFT, 208*045029cbSKever Yang 209*045029cbSKever Yang /* CRU_SOFTRST5_CON */ 210*045029cbSKever Yang DDRCTRL_PSRST_SHIFT = 11, 211*045029cbSKever Yang DDRCTRL_SRST_SHIFT = 10, 212*045029cbSKever Yang DDRPHY_PSRST_SHIFT = 9, 213*045029cbSKever Yang DDRPHY_SRST_SHIFT = 8, 214*045029cbSKever Yang }; 215*045029cbSKever Yang #endif 216