1*83d290c5STom Rini /* SPDX-License-Identifier: GPL-2.0+ */ 2045029cbSKever Yang /* 3045029cbSKever Yang * (C) Copyright 2017 Rockchip Electronics Co., Ltd. 4045029cbSKever Yang */ 5045029cbSKever Yang #ifndef _ASM_ARCH_CRU_RK322X_H 6045029cbSKever Yang #define _ASM_ARCH_CRU_RK322X_H 7045029cbSKever Yang 8045029cbSKever Yang #include <common.h> 9045029cbSKever Yang 10045029cbSKever Yang #define MHz 1000000 11045029cbSKever Yang #define OSC_HZ (24 * MHz) 12045029cbSKever Yang 13045029cbSKever Yang #define APLL_HZ (600 * MHz) 14045029cbSKever Yang #define GPLL_HZ (594 * MHz) 15045029cbSKever Yang 16045029cbSKever Yang #define CORE_PERI_HZ 150000000 17045029cbSKever Yang #define CORE_ACLK_HZ 300000000 18045029cbSKever Yang 19045029cbSKever Yang #define BUS_ACLK_HZ 148500000 20045029cbSKever Yang #define BUS_HCLK_HZ 148500000 21045029cbSKever Yang #define BUS_PCLK_HZ 74250000 22045029cbSKever Yang 23045029cbSKever Yang #define PERI_ACLK_HZ 148500000 24045029cbSKever Yang #define PERI_HCLK_HZ 148500000 25045029cbSKever Yang #define PERI_PCLK_HZ 74250000 26045029cbSKever Yang 27045029cbSKever Yang /* Private data for the clock driver - used by rockchip_get_cru() */ 28045029cbSKever Yang struct rk322x_clk_priv { 29045029cbSKever Yang struct rk322x_cru *cru; 30045029cbSKever Yang ulong rate; 31045029cbSKever Yang }; 32045029cbSKever Yang 33045029cbSKever Yang struct rk322x_cru { 34045029cbSKever Yang struct rk322x_pll { 35045029cbSKever Yang unsigned int con0; 36045029cbSKever Yang unsigned int con1; 37045029cbSKever Yang unsigned int con2; 38045029cbSKever Yang } pll[4]; 39045029cbSKever Yang unsigned int reserved0[4]; 40045029cbSKever Yang unsigned int cru_mode_con; 41045029cbSKever Yang unsigned int cru_clksel_con[35]; 42045029cbSKever Yang unsigned int cru_clkgate_con[16]; 43045029cbSKever Yang unsigned int cru_softrst_con[9]; 44045029cbSKever Yang unsigned int cru_misc_con; 45045029cbSKever Yang unsigned int reserved1[2]; 46045029cbSKever Yang unsigned int cru_glb_cnt_th; 47045029cbSKever Yang unsigned int reserved2[3]; 48045029cbSKever Yang unsigned int cru_glb_rst_st; 49045029cbSKever Yang unsigned int reserved3[(0x1c0 - 0x150) / 4 - 1]; 50045029cbSKever Yang unsigned int cru_sdmmc_con[2]; 51045029cbSKever Yang unsigned int cru_sdio_con[2]; 52045029cbSKever Yang unsigned int reserved4[2]; 53045029cbSKever Yang unsigned int cru_emmc_con[2]; 54045029cbSKever Yang unsigned int reserved5[4]; 55045029cbSKever Yang unsigned int cru_glb_srst_fst_value; 56045029cbSKever Yang unsigned int cru_glb_srst_snd_value; 57045029cbSKever Yang unsigned int cru_pll_mask_con; 58045029cbSKever Yang }; 59045029cbSKever Yang check_member(rk322x_cru, cru_pll_mask_con, 0x01f8); 60045029cbSKever Yang 61045029cbSKever Yang struct pll_div { 62045029cbSKever Yang u32 refdiv; 63045029cbSKever Yang u32 fbdiv; 64045029cbSKever Yang u32 postdiv1; 65045029cbSKever Yang u32 postdiv2; 66045029cbSKever Yang u32 frac; 67045029cbSKever Yang }; 68045029cbSKever Yang 69045029cbSKever Yang enum { 70045029cbSKever Yang /* PLLCON0*/ 71045029cbSKever Yang PLL_BP_SHIFT = 15, 72045029cbSKever Yang PLL_POSTDIV1_SHIFT = 12, 73045029cbSKever Yang PLL_POSTDIV1_MASK = 7 << PLL_POSTDIV1_SHIFT, 74045029cbSKever Yang PLL_FBDIV_SHIFT = 0, 75045029cbSKever Yang PLL_FBDIV_MASK = 0xfff, 76045029cbSKever Yang 77045029cbSKever Yang /* PLLCON1 */ 78045029cbSKever Yang PLL_RST_SHIFT = 14, 79045029cbSKever Yang PLL_PD_SHIFT = 13, 80045029cbSKever Yang PLL_PD_MASK = 1 << PLL_PD_SHIFT, 81045029cbSKever Yang PLL_DSMPD_SHIFT = 12, 82045029cbSKever Yang PLL_DSMPD_MASK = 1 << PLL_DSMPD_SHIFT, 83045029cbSKever Yang PLL_LOCK_STATUS_SHIFT = 10, 84045029cbSKever Yang PLL_LOCK_STATUS_MASK = 1 << PLL_LOCK_STATUS_SHIFT, 85045029cbSKever Yang PLL_POSTDIV2_SHIFT = 6, 86045029cbSKever Yang PLL_POSTDIV2_MASK = 7 << PLL_POSTDIV2_SHIFT, 87045029cbSKever Yang PLL_REFDIV_SHIFT = 0, 88045029cbSKever Yang PLL_REFDIV_MASK = 0x3f, 89045029cbSKever Yang 90045029cbSKever Yang /* CRU_MODE */ 91045029cbSKever Yang GPLL_MODE_SHIFT = 12, 92045029cbSKever Yang GPLL_MODE_MASK = 1 << GPLL_MODE_SHIFT, 93045029cbSKever Yang GPLL_MODE_SLOW = 0, 94045029cbSKever Yang GPLL_MODE_NORM, 95045029cbSKever Yang CPLL_MODE_SHIFT = 8, 96045029cbSKever Yang CPLL_MODE_MASK = 1 << CPLL_MODE_SHIFT, 97045029cbSKever Yang CPLL_MODE_SLOW = 0, 98045029cbSKever Yang CPLL_MODE_NORM, 99045029cbSKever Yang DPLL_MODE_SHIFT = 4, 100045029cbSKever Yang DPLL_MODE_MASK = 1 << DPLL_MODE_SHIFT, 101045029cbSKever Yang DPLL_MODE_SLOW = 0, 102045029cbSKever Yang DPLL_MODE_NORM, 103045029cbSKever Yang APLL_MODE_SHIFT = 0, 104045029cbSKever Yang APLL_MODE_MASK = 1 << APLL_MODE_SHIFT, 105045029cbSKever Yang APLL_MODE_SLOW = 0, 106045029cbSKever Yang APLL_MODE_NORM, 107045029cbSKever Yang 108045029cbSKever Yang /* CRU_CLK_SEL0_CON */ 109045029cbSKever Yang BUS_ACLK_PLL_SEL_SHIFT = 13, 110045029cbSKever Yang BUS_ACLK_PLL_SEL_MASK = 3 << BUS_ACLK_PLL_SEL_SHIFT, 111045029cbSKever Yang BUS_ACLK_PLL_SEL_APLL = 0, 112045029cbSKever Yang BUS_ACLK_PLL_SEL_GPLL, 113045029cbSKever Yang BUS_ACLK_PLL_SEL_HDMIPLL, 114045029cbSKever Yang BUS_ACLK_DIV_SHIFT = 8, 115045029cbSKever Yang BUS_ACLK_DIV_MASK = 0x1f << BUS_ACLK_DIV_SHIFT, 116045029cbSKever Yang CORE_CLK_PLL_SEL_SHIFT = 6, 117045029cbSKever Yang CORE_CLK_PLL_SEL_MASK = 3 << CORE_CLK_PLL_SEL_SHIFT, 118045029cbSKever Yang CORE_CLK_PLL_SEL_APLL = 0, 119045029cbSKever Yang CORE_CLK_PLL_SEL_GPLL, 120045029cbSKever Yang CORE_CLK_PLL_SEL_DPLL, 121045029cbSKever Yang CORE_DIV_CON_SHIFT = 0, 122045029cbSKever Yang CORE_DIV_CON_MASK = 0x1f << CORE_DIV_CON_SHIFT, 123045029cbSKever Yang 124045029cbSKever Yang /* CRU_CLK_SEL1_CON */ 125045029cbSKever Yang BUS_PCLK_DIV_SHIFT = 12, 126045029cbSKever Yang BUS_PCLK_DIV_MASK = 7 << BUS_PCLK_DIV_SHIFT, 127045029cbSKever Yang BUS_HCLK_DIV_SHIFT = 8, 128045029cbSKever Yang BUS_HCLK_DIV_MASK = 3 << BUS_HCLK_DIV_SHIFT, 129045029cbSKever Yang CORE_ACLK_DIV_SHIFT = 4, 130045029cbSKever Yang CORE_ACLK_DIV_MASK = 7 << CORE_ACLK_DIV_SHIFT, 131045029cbSKever Yang CORE_PERI_DIV_SHIFT = 0, 132045029cbSKever Yang CORE_PERI_DIV_MASK = 0xf << CORE_PERI_DIV_SHIFT, 133045029cbSKever Yang 134045029cbSKever Yang /* CRU_CLKSEL5_CON */ 135045029cbSKever Yang GMAC_OUT_PLL_SHIFT = 15, 136045029cbSKever Yang GMAC_OUT_PLL_MASK = 1 << GMAC_OUT_PLL_SHIFT, 137045029cbSKever Yang GMAC_OUT_DIV_SHIFT = 8, 138045029cbSKever Yang GMAC_OUT_DIV_MASK = 0x1f << GMAC_OUT_DIV_SHIFT, 139045029cbSKever Yang MAC_PLL_SEL_SHIFT = 7, 140045029cbSKever Yang MAC_PLL_SEL_MASK = 1 << MAC_PLL_SEL_SHIFT, 141045029cbSKever Yang RMII_EXTCLK_SLE_SHIFT = 5, 142045029cbSKever Yang RMII_EXTCLK_SEL_MASK = 1 << RMII_EXTCLK_SLE_SHIFT, 143045029cbSKever Yang RMII_EXTCLK_SEL_INT = 0, 144045029cbSKever Yang RMII_EXTCLK_SEL_EXT, 145045029cbSKever Yang CLK_MAC_DIV_SHIFT = 0, 146045029cbSKever Yang CLK_MAC_DIV_MASK = 0x1f << CLK_MAC_DIV_SHIFT, 147045029cbSKever Yang 148045029cbSKever Yang /* CRU_CLKSEL10_CON */ 149045029cbSKever Yang PERI_PCLK_DIV_SHIFT = 12, 150045029cbSKever Yang PERI_PCLK_DIV_MASK = 7 << PERI_PCLK_DIV_SHIFT, 151045029cbSKever Yang PERI_PLL_SEL_SHIFT = 10, 152045029cbSKever Yang PERI_PLL_SEL_MASK = 3 << PERI_PLL_SEL_SHIFT, 153045029cbSKever Yang PERI_PLL_CPLL = 0, 154045029cbSKever Yang PERI_PLL_GPLL, 155045029cbSKever Yang PERI_PLL_HDMIPLL, 156045029cbSKever Yang PERI_HCLK_DIV_SHIFT = 8, 157045029cbSKever Yang PERI_HCLK_DIV_MASK = 3 << PERI_HCLK_DIV_SHIFT, 158045029cbSKever Yang PERI_ACLK_DIV_SHIFT = 0, 159045029cbSKever Yang PERI_ACLK_DIV_MASK = 0x1f << PERI_ACLK_DIV_SHIFT, 160045029cbSKever Yang 161045029cbSKever Yang /* CRU_CLKSEL11_CON */ 162045029cbSKever Yang EMMC_PLL_SHIFT = 12, 163045029cbSKever Yang EMMC_PLL_MASK = 3 << EMMC_PLL_SHIFT, 164a80b3b03SKever Yang EMMC_SEL_CPLL = 0, 165045029cbSKever Yang EMMC_SEL_GPLL, 166045029cbSKever Yang EMMC_SEL_24M, 167045029cbSKever Yang SDIO_PLL_SHIFT = 10, 168045029cbSKever Yang SDIO_PLL_MASK = 3 << SDIO_PLL_SHIFT, 169a80b3b03SKever Yang SDIO_SEL_CPLL = 0, 170045029cbSKever Yang SDIO_SEL_GPLL, 171045029cbSKever Yang SDIO_SEL_24M, 172045029cbSKever Yang MMC0_PLL_SHIFT = 8, 173045029cbSKever Yang MMC0_PLL_MASK = 3 << MMC0_PLL_SHIFT, 174a80b3b03SKever Yang MMC0_SEL_CPLL = 0, 175045029cbSKever Yang MMC0_SEL_GPLL, 176045029cbSKever Yang MMC0_SEL_24M, 177045029cbSKever Yang MMC0_DIV_SHIFT = 0, 178045029cbSKever Yang MMC0_DIV_MASK = 0xff << MMC0_DIV_SHIFT, 179045029cbSKever Yang 180045029cbSKever Yang /* CRU_CLKSEL12_CON */ 181045029cbSKever Yang EMMC_DIV_SHIFT = 8, 182045029cbSKever Yang EMMC_DIV_MASK = 0xff << EMMC_DIV_SHIFT, 183045029cbSKever Yang SDIO_DIV_SHIFT = 0, 184045029cbSKever Yang SDIO_DIV_MASK = 0xff << SDIO_DIV_SHIFT, 185045029cbSKever Yang 186045029cbSKever Yang /* CRU_CLKSEL26_CON */ 187045029cbSKever Yang DDR_CLK_PLL_SEL_SHIFT = 8, 188045029cbSKever Yang DDR_CLK_PLL_SEL_MASK = 3 << DDR_CLK_PLL_SEL_SHIFT, 189045029cbSKever Yang DDR_CLK_SEL_DPLL = 0, 190045029cbSKever Yang DDR_CLK_SEL_GPLL, 191045029cbSKever Yang DDR_CLK_SEL_APLL, 192045029cbSKever Yang DDR_DIV_SEL_SHIFT = 0, 193045029cbSKever Yang DDR_DIV_SEL_MASK = 3 << DDR_DIV_SEL_SHIFT, 194045029cbSKever Yang 195045029cbSKever Yang /* CRU_CLKSEL27_CON */ 196045029cbSKever Yang VOP_DCLK_DIV_SHIFT = 8, 197045029cbSKever Yang VOP_DCLK_DIV_MASK = 0xff << VOP_DCLK_DIV_SHIFT, 198045029cbSKever Yang VOP_PLL_SEL_SHIFT = 1, 199045029cbSKever Yang VOP_PLL_SEL_MASK = 1 << VOP_PLL_SEL_SHIFT, 200045029cbSKever Yang 201045029cbSKever Yang /* CRU_CLKSEL29_CON */ 202045029cbSKever Yang GMAC_CLK_SRC_SHIFT = 12, 203045029cbSKever Yang GMAC_CLK_SRC_MASK = 1 << GMAC_CLK_SRC_SHIFT, 204045029cbSKever Yang 205045029cbSKever Yang /* CRU_SOFTRST5_CON */ 206045029cbSKever Yang DDRCTRL_PSRST_SHIFT = 11, 207045029cbSKever Yang DDRCTRL_SRST_SHIFT = 10, 208045029cbSKever Yang DDRPHY_PSRST_SHIFT = 9, 209045029cbSKever Yang DDRPHY_SRST_SHIFT = 8, 210045029cbSKever Yang }; 211045029cbSKever Yang #endif 212