1 /* SPDX-License-Identifier: GPL-2.0+ */ 2 /* 3 * Copyright 2017 NXP 4 */ 5 6 #ifndef __ASM_ARCH_IMX8M_DDR_H 7 #define __ASM_ARCH_IMX8M_DDR_H 8 9 #include <asm/io.h> 10 #include <asm/types.h> 11 #include <asm/arch/ddr.h> 12 13 #define DDRC_DDR_SS_GPR0 0x3d000000 14 #define DDRC_IPS_BASE_ADDR_0 0x3f400000 15 #define IP2APB_DDRPHY_IPS_BASE_ADDR(X) (0x3c000000 + (X * 0x2000000)) 16 #define DDRPHY_MEM(X) (0x3c000000 + (X * 0x2000000) + 0x50000) 17 18 struct ddrc_freq { 19 u32 res0[8]; 20 u32 derateen; 21 u32 derateint; 22 u32 res1[10]; 23 u32 rfshctl0; 24 u32 res2[4]; 25 u32 rfshtmg; 26 u32 rfshtmg1; 27 u32 res3[28]; 28 u32 init3; 29 u32 init4; 30 u32 res; 31 u32 init6; 32 u32 init7; 33 u32 res4[4]; 34 u32 dramtmg0; 35 u32 dramtmg1; 36 u32 dramtmg2; 37 u32 dramtmg3; 38 u32 dramtmg4; 39 u32 dramtmg5; 40 u32 dramtmg6; 41 u32 dramtmg7; 42 u32 dramtmg8; 43 u32 dramtmg9; 44 u32 dramtmg10; 45 u32 dramtmg11; 46 u32 dramtmg12; 47 u32 dramtmg13; 48 u32 dramtmg14; 49 u32 dramtmg15; 50 u32 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(DDRC_IPS_BASE_ADDR(X) + 0x2240) 824 825 #define DDRPHY_CalBusy(X) (IP2APB_DDRPHY_IPS_BASE_ADDR(X) + 4 * 0x020097) 826 827 #define DRC_PERF_MON_BASE_ADDR(X) (0x3d800000 + ((X) * 0x2000000)) 828 #define DRC_PERF_MON_CNT0_CTL(X) (DRC_PERF_MON_BASE_ADDR(X) + 0x0) 829 #define DRC_PERF_MON_CNT1_CTL(X) (DRC_PERF_MON_BASE_ADDR(X) + 0x4) 830 #define DRC_PERF_MON_CNT2_CTL(X) (DRC_PERF_MON_BASE_ADDR(X) + 0x8) 831 #define DRC_PERF_MON_CNT3_CTL(X) (DRC_PERF_MON_BASE_ADDR(X) + 0xC) 832 #define DRC_PERF_MON_CNT0_DAT(X) (DRC_PERF_MON_BASE_ADDR(X) + 0x20) 833 #define DRC_PERF_MON_CNT1_DAT(X) (DRC_PERF_MON_BASE_ADDR(X) + 0x24) 834 #define DRC_PERF_MON_CNT2_DAT(X) (DRC_PERF_MON_BASE_ADDR(X) + 0x28) 835 #define DRC_PERF_MON_CNT3_DAT(X) (DRC_PERF_MON_BASE_ADDR(X) + 0x2C) 836 #define DRC_PERF_MON_MRR0_DAT(X) (DRC_PERF_MON_BASE_ADDR(X) + 0x40) 837 #define DRC_PERF_MON_MRR1_DAT(X) (DRC_PERF_MON_BASE_ADDR(X) + 0x44) 838 #define DRC_PERF_MON_MRR2_DAT(X) (DRC_PERF_MON_BASE_ADDR(X) + 0x48) 839 #define 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FW_2D_IMAGE, 857 }; 858 859 struct dram_cfg_param { 860 unsigned int reg; 861 unsigned int val; 862 }; 863 864 struct dram_fsp_msg { 865 unsigned int drate; 866 enum fw_type fw_type; 867 struct dram_cfg_param *fsp_cfg; 868 unsigned int fsp_cfg_num; 869 }; 870 871 struct dram_timing_info { 872 /* umctl2 config */ 873 struct dram_cfg_param *ddrc_cfg; 874 unsigned int ddrc_cfg_num; 875 /* ddrphy config */ 876 struct dram_cfg_param *ddrphy_cfg; 877 unsigned int ddrphy_cfg_num; 878 /* ddr fsp train info */ 879 struct dram_fsp_msg *fsp_msg; 880 unsigned int fsp_msg_num; 881 /* ddr phy trained CSR */ 882 struct dram_cfg_param *ddrphy_trained_csr; 883 unsigned int ddrphy_trained_csr_num; 884 /* ddr phy PIE */ 885 struct dram_cfg_param *ddrphy_pie; 886 unsigned int ddrphy_pie_num; 887 /* initialized drate table */ 888 unsigned int fsp_table[4]; 889 }; 890 891 extern struct dram_timing_info dram_timing; 892 893 void ddr_load_train_firmware(enum fw_type type); 894 void ddr_init(struct dram_timing_info *timing_info); 895 void ddr_cfg_phy(struct dram_timing_info *timing_info); 896 void load_lpddr4_phy_pie(void); 897 void ddrphy_trained_csr_save(struct dram_cfg_param *param, unsigned int num); 898 void dram_config_save(struct dram_timing_info *info, unsigned long base); 899 900 /* utils function for ddr phy training */ 901 void wait_ddrphy_training_complete(void); 902 void ddrphy_init_set_dfi_clk(unsigned int drate); 903 void ddrphy_init_read_msg_block(enum fw_type type); 904 905 static inline void reg32_write(unsigned long addr, u32 val) 906 { 907 writel(val, addr); 908 } 909 910 static inline u32 reg32_read(unsigned long addr) 911 { 912 return readl(addr); 913 } 914 915 static inline void reg32setbit(unsigned long addr, u32 bit) 916 { 917 setbits_le32(addr, (1 << bit)); 918 } 919 920 #define dwc_ddrphy_apb_wr(addr, data) \ 921 reg32_write(IP2APB_DDRPHY_IPS_BASE_ADDR(0) + 4 * (addr), data) 922 #define dwc_ddrphy_apb_rd(addr) \ 923 reg32_read(IP2APB_DDRPHY_IPS_BASE_ADDR(0) + 4 * (addr)) 924 925 extern struct dram_cfg_param ddrphy_trained_csr[]; 926 extern uint32_t ddrphy_trained_csr_num; 927 928 #endif 929