1*1d6c54ecSMichal Simek// SPDX-License-Identifier: GPL-2.0 2*1d6c54ecSMichal Simek/* 3*1d6c54ecSMichal Simek * dts file for Xilinx ZynqMP R5 4*1d6c54ecSMichal Simek * 5*1d6c54ecSMichal Simek * (C) Copyright 2018, Xilinx, Inc. 6*1d6c54ecSMichal Simek * 7*1d6c54ecSMichal Simek * Michal Simek <michal.simek@xilinx.com> 8*1d6c54ecSMichal Simek */ 9*1d6c54ecSMichal Simek 10*1d6c54ecSMichal Simek/dts-v1/; 11*1d6c54ecSMichal Simek 12*1d6c54ecSMichal Simek/ { 13*1d6c54ecSMichal Simek #address-cells = <1>; 14*1d6c54ecSMichal Simek #size-cells = <1>; 15*1d6c54ecSMichal Simek compatible = "xlnx,zynqmp-r5"; 16*1d6c54ecSMichal Simek model = "Xilinx ZynqMP R5"; 17*1d6c54ecSMichal Simek 18*1d6c54ecSMichal Simek cpus { 19*1d6c54ecSMichal Simek #address-cells = <0x1>; 20*1d6c54ecSMichal Simek #size-cells = <0x0>; 21*1d6c54ecSMichal Simek 22*1d6c54ecSMichal Simek cpu@0 { 23*1d6c54ecSMichal Simek compatible = "arm,cortex-r5"; 24*1d6c54ecSMichal Simek device_type = "cpu"; 25*1d6c54ecSMichal Simek reg = <0>; 26*1d6c54ecSMichal Simek }; 27*1d6c54ecSMichal Simek }; 28*1d6c54ecSMichal Simek 29*1d6c54ecSMichal Simek aliases { 30*1d6c54ecSMichal Simek serial0 = &uart1; 31*1d6c54ecSMichal Simek }; 32*1d6c54ecSMichal Simek 33*1d6c54ecSMichal Simek memory@0 { 34*1d6c54ecSMichal Simek device_type = "memory"; 35*1d6c54ecSMichal Simek reg = <0x00000000 0x20000000>; 36*1d6c54ecSMichal Simek }; 37*1d6c54ecSMichal Simek 38*1d6c54ecSMichal Simek chosen { 39*1d6c54ecSMichal Simek bootargs = ""; 40*1d6c54ecSMichal Simek stdout-path = "serial0:115200n8"; 41*1d6c54ecSMichal Simek }; 42*1d6c54ecSMichal Simek 43*1d6c54ecSMichal Simek clk100: clk100 { 44*1d6c54ecSMichal Simek compatible = "fixed-clock"; 45*1d6c54ecSMichal Simek #clock-cells = <0>; 46*1d6c54ecSMichal Simek clock-frequency = <100000000>; 47*1d6c54ecSMichal Simek u-boot,dm-pre-reloc; 48*1d6c54ecSMichal Simek }; 49*1d6c54ecSMichal Simek 50*1d6c54ecSMichal Simek amba { 51*1d6c54ecSMichal Simek u-boot,dm-pre-reloc; 52*1d6c54ecSMichal Simek compatible = "simple-bus"; 53*1d6c54ecSMichal Simek #address-cells = <1>; 54*1d6c54ecSMichal Simek #size-cells = <1>; 55*1d6c54ecSMichal Simek ranges; 56*1d6c54ecSMichal Simek 57*1d6c54ecSMichal Simek ttc0: timer@ff110000 { 58*1d6c54ecSMichal Simek compatible = "cdns,ttc"; 59*1d6c54ecSMichal Simek status = "okay"; 60*1d6c54ecSMichal Simek reg = <0xff110000 0x1000>; 61*1d6c54ecSMichal Simek timer-width = <32>; 62*1d6c54ecSMichal Simek clocks = <&clk100>; 63*1d6c54ecSMichal Simek }; 64*1d6c54ecSMichal Simek 65*1d6c54ecSMichal Simek uart1: serial@ff010000 { 66*1d6c54ecSMichal Simek u-boot,dm-pre-reloc; 67*1d6c54ecSMichal Simek compatible = "cdns,uart-r1p12", "xlnx,xuartps"; 68*1d6c54ecSMichal Simek reg = <0xff010000 0x1000>; 69*1d6c54ecSMichal Simek clock-names = "uart_clk", "pclk"; 70*1d6c54ecSMichal Simek clocks = <&clk100 &clk100>; 71*1d6c54ecSMichal Simek }; 72*1d6c54ecSMichal Simek }; 73*1d6c54ecSMichal Simek}; 74