1444e2ff3SArnaldo Carvalho de Melo /* SPDX-License-Identifier: GPL-2.0 */ 2444e2ff3SArnaldo Carvalho de Melo #ifndef _ASM_X86_MSR_INDEX_H 3444e2ff3SArnaldo Carvalho de Melo #define _ASM_X86_MSR_INDEX_H 4444e2ff3SArnaldo Carvalho de Melo 5444e2ff3SArnaldo Carvalho de Melo #include <linux/bits.h> 6444e2ff3SArnaldo Carvalho de Melo 7444e2ff3SArnaldo Carvalho de Melo /* 8444e2ff3SArnaldo Carvalho de Melo * CPU model specific register (MSR) numbers. 9444e2ff3SArnaldo Carvalho de Melo * 10444e2ff3SArnaldo Carvalho de Melo * Do not add new entries to this file unless the definitions are shared 11444e2ff3SArnaldo Carvalho de Melo * between multiple compilation units. 12444e2ff3SArnaldo Carvalho de Melo */ 13444e2ff3SArnaldo Carvalho de Melo 14444e2ff3SArnaldo Carvalho de Melo /* x86-64 specific MSRs */ 15444e2ff3SArnaldo Carvalho de Melo #define MSR_EFER 0xc0000080 /* extended feature register */ 16444e2ff3SArnaldo Carvalho de Melo #define MSR_STAR 0xc0000081 /* legacy mode SYSCALL target */ 17444e2ff3SArnaldo Carvalho de Melo #define MSR_LSTAR 0xc0000082 /* long mode SYSCALL target */ 18444e2ff3SArnaldo Carvalho de Melo #define MSR_CSTAR 0xc0000083 /* compat mode SYSCALL target */ 19444e2ff3SArnaldo Carvalho de Melo #define MSR_SYSCALL_MASK 0xc0000084 /* EFLAGS mask for syscall */ 20444e2ff3SArnaldo Carvalho de Melo #define MSR_FS_BASE 0xc0000100 /* 64bit FS base */ 21444e2ff3SArnaldo Carvalho de Melo #define MSR_GS_BASE 0xc0000101 /* 64bit GS base */ 22444e2ff3SArnaldo Carvalho de Melo #define MSR_KERNEL_GS_BASE 0xc0000102 /* SwapGS GS shadow */ 23444e2ff3SArnaldo Carvalho de Melo #define MSR_TSC_AUX 0xc0000103 /* Auxiliary TSC */ 24444e2ff3SArnaldo Carvalho de Melo 25444e2ff3SArnaldo Carvalho de Melo /* EFER bits: */ 26444e2ff3SArnaldo Carvalho de Melo #define _EFER_SCE 0 /* SYSCALL/SYSRET */ 27444e2ff3SArnaldo Carvalho de Melo #define _EFER_LME 8 /* Long mode enable */ 28444e2ff3SArnaldo Carvalho de Melo #define _EFER_LMA 10 /* Long mode active (read-only) */ 29444e2ff3SArnaldo Carvalho de Melo #define _EFER_NX 11 /* No execute enable */ 30444e2ff3SArnaldo Carvalho de Melo #define _EFER_SVME 12 /* Enable virtualization */ 31444e2ff3SArnaldo Carvalho de Melo #define _EFER_LMSLE 13 /* Long Mode Segment Limit Enable */ 32444e2ff3SArnaldo Carvalho de Melo #define _EFER_FFXSR 14 /* Enable Fast FXSAVE/FXRSTOR */ 33444e2ff3SArnaldo Carvalho de Melo 34444e2ff3SArnaldo Carvalho de Melo #define EFER_SCE (1<<_EFER_SCE) 35444e2ff3SArnaldo Carvalho de Melo #define EFER_LME (1<<_EFER_LME) 36444e2ff3SArnaldo Carvalho de Melo #define EFER_LMA (1<<_EFER_LMA) 37444e2ff3SArnaldo Carvalho de Melo #define EFER_NX (1<<_EFER_NX) 38444e2ff3SArnaldo Carvalho de Melo #define EFER_SVME (1<<_EFER_SVME) 39444e2ff3SArnaldo Carvalho de Melo #define EFER_LMSLE (1<<_EFER_LMSLE) 40444e2ff3SArnaldo Carvalho de Melo #define EFER_FFXSR (1<<_EFER_FFXSR) 41444e2ff3SArnaldo Carvalho de Melo 42444e2ff3SArnaldo Carvalho de Melo /* Intel MSRs. Some also available on other CPUs */ 43444e2ff3SArnaldo Carvalho de Melo 44444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_SPEC_CTRL 0x00000048 /* Speculation Control */ 45444e2ff3SArnaldo Carvalho de Melo #define SPEC_CTRL_IBRS BIT(0) /* Indirect Branch Restricted Speculation */ 46444e2ff3SArnaldo Carvalho de Melo #define SPEC_CTRL_STIBP_SHIFT 1 /* Single Thread Indirect Branch Predictor (STIBP) bit */ 47444e2ff3SArnaldo Carvalho de Melo #define SPEC_CTRL_STIBP BIT(SPEC_CTRL_STIBP_SHIFT) /* STIBP mask */ 48444e2ff3SArnaldo Carvalho de Melo #define SPEC_CTRL_SSBD_SHIFT 2 /* Speculative Store Bypass Disable bit */ 49444e2ff3SArnaldo Carvalho de Melo #define SPEC_CTRL_SSBD BIT(SPEC_CTRL_SSBD_SHIFT) /* Speculative Store Bypass Disable */ 50444e2ff3SArnaldo Carvalho de Melo 51444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_PRED_CMD 0x00000049 /* Prediction Command */ 52444e2ff3SArnaldo Carvalho de Melo #define PRED_CMD_IBPB BIT(0) /* Indirect Branch Prediction Barrier */ 53444e2ff3SArnaldo Carvalho de Melo 54444e2ff3SArnaldo Carvalho de Melo #define MSR_PPIN_CTL 0x0000004e 55444e2ff3SArnaldo Carvalho de Melo #define MSR_PPIN 0x0000004f 56444e2ff3SArnaldo Carvalho de Melo 57444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_PERFCTR0 0x000000c1 58444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_PERFCTR1 0x000000c2 59444e2ff3SArnaldo Carvalho de Melo #define MSR_FSB_FREQ 0x000000cd 60444e2ff3SArnaldo Carvalho de Melo #define MSR_PLATFORM_INFO 0x000000ce 61444e2ff3SArnaldo Carvalho de Melo #define MSR_PLATFORM_INFO_CPUID_FAULT_BIT 31 62444e2ff3SArnaldo Carvalho de Melo #define MSR_PLATFORM_INFO_CPUID_FAULT BIT_ULL(MSR_PLATFORM_INFO_CPUID_FAULT_BIT) 63444e2ff3SArnaldo Carvalho de Melo 64444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_UMWAIT_CONTROL 0xe1 65444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_UMWAIT_CONTROL_C02_DISABLE BIT(0) 66444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_UMWAIT_CONTROL_RESERVED BIT(1) 67444e2ff3SArnaldo Carvalho de Melo /* 68444e2ff3SArnaldo Carvalho de Melo * The time field is bit[31:2], but representing a 32bit value with 69444e2ff3SArnaldo Carvalho de Melo * bit[1:0] zero. 70444e2ff3SArnaldo Carvalho de Melo */ 71444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_UMWAIT_CONTROL_TIME_MASK (~0x03U) 72444e2ff3SArnaldo Carvalho de Melo 73444e2ff3SArnaldo Carvalho de Melo #define MSR_PKG_CST_CONFIG_CONTROL 0x000000e2 74444e2ff3SArnaldo Carvalho de Melo #define NHM_C3_AUTO_DEMOTE (1UL << 25) 75444e2ff3SArnaldo Carvalho de Melo #define NHM_C1_AUTO_DEMOTE (1UL << 26) 76444e2ff3SArnaldo Carvalho de Melo #define ATM_LNC_C6_AUTO_DEMOTE (1UL << 25) 77444e2ff3SArnaldo Carvalho de Melo #define SNB_C3_AUTO_UNDEMOTE (1UL << 27) 78444e2ff3SArnaldo Carvalho de Melo #define SNB_C1_AUTO_UNDEMOTE (1UL << 28) 79444e2ff3SArnaldo Carvalho de Melo 80444e2ff3SArnaldo Carvalho de Melo #define MSR_MTRRcap 0x000000fe 81444e2ff3SArnaldo Carvalho de Melo 82444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_ARCH_CAPABILITIES 0x0000010a 83444e2ff3SArnaldo Carvalho de Melo #define ARCH_CAP_RDCL_NO BIT(0) /* Not susceptible to Meltdown */ 84444e2ff3SArnaldo Carvalho de Melo #define ARCH_CAP_IBRS_ALL BIT(1) /* Enhanced IBRS support */ 85444e2ff3SArnaldo Carvalho de Melo #define ARCH_CAP_SKIP_VMENTRY_L1DFLUSH BIT(3) /* Skip L1D flush on vmentry */ 86444e2ff3SArnaldo Carvalho de Melo #define ARCH_CAP_SSB_NO BIT(4) /* 87444e2ff3SArnaldo Carvalho de Melo * Not susceptible to Speculative Store Bypass 88444e2ff3SArnaldo Carvalho de Melo * attack, so no Speculative Store Bypass 89444e2ff3SArnaldo Carvalho de Melo * control required. 90444e2ff3SArnaldo Carvalho de Melo */ 91444e2ff3SArnaldo Carvalho de Melo #define ARCH_CAP_MDS_NO BIT(5) /* 92444e2ff3SArnaldo Carvalho de Melo * Not susceptible to 93444e2ff3SArnaldo Carvalho de Melo * Microarchitectural Data 94444e2ff3SArnaldo Carvalho de Melo * Sampling (MDS) vulnerabilities. 95444e2ff3SArnaldo Carvalho de Melo */ 968122b047SArnaldo Carvalho de Melo #define ARCH_CAP_PSCHANGE_MC_NO BIT(6) /* 978122b047SArnaldo Carvalho de Melo * The processor is not susceptible to a 988122b047SArnaldo Carvalho de Melo * machine check error due to modifying the 998122b047SArnaldo Carvalho de Melo * code page size along with either the 1008122b047SArnaldo Carvalho de Melo * physical address or cache type 1018122b047SArnaldo Carvalho de Melo * without TLB invalidation. 1028122b047SArnaldo Carvalho de Melo */ 1038122b047SArnaldo Carvalho de Melo #define ARCH_CAP_TSX_CTRL_MSR BIT(7) /* MSR for TSX control is available. */ 1048122b047SArnaldo Carvalho de Melo #define ARCH_CAP_TAA_NO BIT(8) /* 1058122b047SArnaldo Carvalho de Melo * Not susceptible to 1068122b047SArnaldo Carvalho de Melo * TSX Async Abort (TAA) vulnerabilities. 1078122b047SArnaldo Carvalho de Melo */ 108444e2ff3SArnaldo Carvalho de Melo 109444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_FLUSH_CMD 0x0000010b 110444e2ff3SArnaldo Carvalho de Melo #define L1D_FLUSH BIT(0) /* 111444e2ff3SArnaldo Carvalho de Melo * Writeback and invalidate the 112444e2ff3SArnaldo Carvalho de Melo * L1 data cache. 113444e2ff3SArnaldo Carvalho de Melo */ 114444e2ff3SArnaldo Carvalho de Melo 115444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_BBL_CR_CTL 0x00000119 116444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_BBL_CR_CTL3 0x0000011e 117444e2ff3SArnaldo Carvalho de Melo 1188122b047SArnaldo Carvalho de Melo #define MSR_IA32_TSX_CTRL 0x00000122 1198122b047SArnaldo Carvalho de Melo #define TSX_CTRL_RTM_DISABLE BIT(0) /* Disable RTM feature */ 1208122b047SArnaldo Carvalho de Melo #define TSX_CTRL_CPUID_CLEAR BIT(1) /* Disable TSX enumeration */ 1218122b047SArnaldo Carvalho de Melo 122444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_SYSENTER_CS 0x00000174 123444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_SYSENTER_ESP 0x00000175 124444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_SYSENTER_EIP 0x00000176 125444e2ff3SArnaldo Carvalho de Melo 126444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_MCG_CAP 0x00000179 127444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_MCG_STATUS 0x0000017a 128444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_MCG_CTL 0x0000017b 129444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_MCG_EXT_CTL 0x000004d0 130444e2ff3SArnaldo Carvalho de Melo 131444e2ff3SArnaldo Carvalho de Melo #define MSR_OFFCORE_RSP_0 0x000001a6 132444e2ff3SArnaldo Carvalho de Melo #define MSR_OFFCORE_RSP_1 0x000001a7 133444e2ff3SArnaldo Carvalho de Melo #define MSR_TURBO_RATIO_LIMIT 0x000001ad 134444e2ff3SArnaldo Carvalho de Melo #define MSR_TURBO_RATIO_LIMIT1 0x000001ae 135444e2ff3SArnaldo Carvalho de Melo #define MSR_TURBO_RATIO_LIMIT2 0x000001af 136444e2ff3SArnaldo Carvalho de Melo 137444e2ff3SArnaldo Carvalho de Melo #define MSR_LBR_SELECT 0x000001c8 138444e2ff3SArnaldo Carvalho de Melo #define MSR_LBR_TOS 0x000001c9 139444e2ff3SArnaldo Carvalho de Melo #define MSR_LBR_NHM_FROM 0x00000680 140444e2ff3SArnaldo Carvalho de Melo #define MSR_LBR_NHM_TO 0x000006c0 141444e2ff3SArnaldo Carvalho de Melo #define MSR_LBR_CORE_FROM 0x00000040 142444e2ff3SArnaldo Carvalho de Melo #define MSR_LBR_CORE_TO 0x00000060 143444e2ff3SArnaldo Carvalho de Melo 144444e2ff3SArnaldo Carvalho de Melo #define MSR_LBR_INFO_0 0x00000dc0 /* ... 0xddf for _31 */ 145444e2ff3SArnaldo Carvalho de Melo #define LBR_INFO_MISPRED BIT_ULL(63) 146444e2ff3SArnaldo Carvalho de Melo #define LBR_INFO_IN_TX BIT_ULL(62) 147444e2ff3SArnaldo Carvalho de Melo #define LBR_INFO_ABORT BIT_ULL(61) 148444e2ff3SArnaldo Carvalho de Melo #define LBR_INFO_CYCLES 0xffff 149444e2ff3SArnaldo Carvalho de Melo 150444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_PEBS_ENABLE 0x000003f1 151444e2ff3SArnaldo Carvalho de Melo #define MSR_PEBS_DATA_CFG 0x000003f2 152444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_DS_AREA 0x00000600 153444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_PERF_CAPABILITIES 0x00000345 154444e2ff3SArnaldo Carvalho de Melo #define MSR_PEBS_LD_LAT_THRESHOLD 0x000003f6 155444e2ff3SArnaldo Carvalho de Melo 156444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_RTIT_CTL 0x00000570 157444e2ff3SArnaldo Carvalho de Melo #define RTIT_CTL_TRACEEN BIT(0) 158444e2ff3SArnaldo Carvalho de Melo #define RTIT_CTL_CYCLEACC BIT(1) 159444e2ff3SArnaldo Carvalho de Melo #define RTIT_CTL_OS BIT(2) 160444e2ff3SArnaldo Carvalho de Melo #define RTIT_CTL_USR BIT(3) 161444e2ff3SArnaldo Carvalho de Melo #define RTIT_CTL_PWR_EVT_EN BIT(4) 162444e2ff3SArnaldo Carvalho de Melo #define RTIT_CTL_FUP_ON_PTW BIT(5) 163444e2ff3SArnaldo Carvalho de Melo #define RTIT_CTL_FABRIC_EN BIT(6) 164444e2ff3SArnaldo Carvalho de Melo #define RTIT_CTL_CR3EN BIT(7) 165444e2ff3SArnaldo Carvalho de Melo #define RTIT_CTL_TOPA BIT(8) 166444e2ff3SArnaldo Carvalho de Melo #define RTIT_CTL_MTC_EN BIT(9) 167444e2ff3SArnaldo Carvalho de Melo #define RTIT_CTL_TSC_EN BIT(10) 168444e2ff3SArnaldo Carvalho de Melo #define RTIT_CTL_DISRETC BIT(11) 169444e2ff3SArnaldo Carvalho de Melo #define RTIT_CTL_PTW_EN BIT(12) 170444e2ff3SArnaldo Carvalho de Melo #define RTIT_CTL_BRANCH_EN BIT(13) 171444e2ff3SArnaldo Carvalho de Melo #define RTIT_CTL_MTC_RANGE_OFFSET 14 172444e2ff3SArnaldo Carvalho de Melo #define RTIT_CTL_MTC_RANGE (0x0full << RTIT_CTL_MTC_RANGE_OFFSET) 173444e2ff3SArnaldo Carvalho de Melo #define RTIT_CTL_CYC_THRESH_OFFSET 19 174444e2ff3SArnaldo Carvalho de Melo #define RTIT_CTL_CYC_THRESH (0x0full << RTIT_CTL_CYC_THRESH_OFFSET) 175444e2ff3SArnaldo Carvalho de Melo #define RTIT_CTL_PSB_FREQ_OFFSET 24 176444e2ff3SArnaldo Carvalho de Melo #define RTIT_CTL_PSB_FREQ (0x0full << RTIT_CTL_PSB_FREQ_OFFSET) 177444e2ff3SArnaldo Carvalho de Melo #define RTIT_CTL_ADDR0_OFFSET 32 178444e2ff3SArnaldo Carvalho de Melo #define RTIT_CTL_ADDR0 (0x0full << RTIT_CTL_ADDR0_OFFSET) 179444e2ff3SArnaldo Carvalho de Melo #define RTIT_CTL_ADDR1_OFFSET 36 180444e2ff3SArnaldo Carvalho de Melo #define RTIT_CTL_ADDR1 (0x0full << RTIT_CTL_ADDR1_OFFSET) 181444e2ff3SArnaldo Carvalho de Melo #define RTIT_CTL_ADDR2_OFFSET 40 182444e2ff3SArnaldo Carvalho de Melo #define RTIT_CTL_ADDR2 (0x0full << RTIT_CTL_ADDR2_OFFSET) 183444e2ff3SArnaldo Carvalho de Melo #define RTIT_CTL_ADDR3_OFFSET 44 184444e2ff3SArnaldo Carvalho de Melo #define RTIT_CTL_ADDR3 (0x0full << RTIT_CTL_ADDR3_OFFSET) 185444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_RTIT_STATUS 0x00000571 186444e2ff3SArnaldo Carvalho de Melo #define RTIT_STATUS_FILTEREN BIT(0) 187444e2ff3SArnaldo Carvalho de Melo #define RTIT_STATUS_CONTEXTEN BIT(1) 188444e2ff3SArnaldo Carvalho de Melo #define RTIT_STATUS_TRIGGEREN BIT(2) 189444e2ff3SArnaldo Carvalho de Melo #define RTIT_STATUS_BUFFOVF BIT(3) 190444e2ff3SArnaldo Carvalho de Melo #define RTIT_STATUS_ERROR BIT(4) 191444e2ff3SArnaldo Carvalho de Melo #define RTIT_STATUS_STOPPED BIT(5) 192444e2ff3SArnaldo Carvalho de Melo #define RTIT_STATUS_BYTECNT_OFFSET 32 193444e2ff3SArnaldo Carvalho de Melo #define RTIT_STATUS_BYTECNT (0x1ffffull << RTIT_STATUS_BYTECNT_OFFSET) 194444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_RTIT_ADDR0_A 0x00000580 195444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_RTIT_ADDR0_B 0x00000581 196444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_RTIT_ADDR1_A 0x00000582 197444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_RTIT_ADDR1_B 0x00000583 198444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_RTIT_ADDR2_A 0x00000584 199444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_RTIT_ADDR2_B 0x00000585 200444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_RTIT_ADDR3_A 0x00000586 201444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_RTIT_ADDR3_B 0x00000587 202444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_RTIT_CR3_MATCH 0x00000572 203444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_RTIT_OUTPUT_BASE 0x00000560 204444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_RTIT_OUTPUT_MASK 0x00000561 205444e2ff3SArnaldo Carvalho de Melo 206444e2ff3SArnaldo Carvalho de Melo #define MSR_MTRRfix64K_00000 0x00000250 207444e2ff3SArnaldo Carvalho de Melo #define MSR_MTRRfix16K_80000 0x00000258 208444e2ff3SArnaldo Carvalho de Melo #define MSR_MTRRfix16K_A0000 0x00000259 209444e2ff3SArnaldo Carvalho de Melo #define MSR_MTRRfix4K_C0000 0x00000268 210444e2ff3SArnaldo Carvalho de Melo #define MSR_MTRRfix4K_C8000 0x00000269 211444e2ff3SArnaldo Carvalho de Melo #define MSR_MTRRfix4K_D0000 0x0000026a 212444e2ff3SArnaldo Carvalho de Melo #define MSR_MTRRfix4K_D8000 0x0000026b 213444e2ff3SArnaldo Carvalho de Melo #define MSR_MTRRfix4K_E0000 0x0000026c 214444e2ff3SArnaldo Carvalho de Melo #define MSR_MTRRfix4K_E8000 0x0000026d 215444e2ff3SArnaldo Carvalho de Melo #define MSR_MTRRfix4K_F0000 0x0000026e 216444e2ff3SArnaldo Carvalho de Melo #define MSR_MTRRfix4K_F8000 0x0000026f 217444e2ff3SArnaldo Carvalho de Melo #define MSR_MTRRdefType 0x000002ff 218444e2ff3SArnaldo Carvalho de Melo 219444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_CR_PAT 0x00000277 220444e2ff3SArnaldo Carvalho de Melo 221444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_DEBUGCTLMSR 0x000001d9 222444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_LASTBRANCHFROMIP 0x000001db 223444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_LASTBRANCHTOIP 0x000001dc 224444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_LASTINTFROMIP 0x000001dd 225444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_LASTINTTOIP 0x000001de 226444e2ff3SArnaldo Carvalho de Melo 227444e2ff3SArnaldo Carvalho de Melo /* DEBUGCTLMSR bits (others vary by model): */ 228444e2ff3SArnaldo Carvalho de Melo #define DEBUGCTLMSR_LBR (1UL << 0) /* last branch recording */ 229444e2ff3SArnaldo Carvalho de Melo #define DEBUGCTLMSR_BTF_SHIFT 1 230444e2ff3SArnaldo Carvalho de Melo #define DEBUGCTLMSR_BTF (1UL << 1) /* single-step on branches */ 231444e2ff3SArnaldo Carvalho de Melo #define DEBUGCTLMSR_TR (1UL << 6) 232444e2ff3SArnaldo Carvalho de Melo #define DEBUGCTLMSR_BTS (1UL << 7) 233444e2ff3SArnaldo Carvalho de Melo #define DEBUGCTLMSR_BTINT (1UL << 8) 234444e2ff3SArnaldo Carvalho de Melo #define DEBUGCTLMSR_BTS_OFF_OS (1UL << 9) 235444e2ff3SArnaldo Carvalho de Melo #define DEBUGCTLMSR_BTS_OFF_USR (1UL << 10) 236444e2ff3SArnaldo Carvalho de Melo #define DEBUGCTLMSR_FREEZE_LBRS_ON_PMI (1UL << 11) 237444e2ff3SArnaldo Carvalho de Melo #define DEBUGCTLMSR_FREEZE_PERFMON_ON_PMI (1UL << 12) 238444e2ff3SArnaldo Carvalho de Melo #define DEBUGCTLMSR_FREEZE_IN_SMM_BIT 14 239444e2ff3SArnaldo Carvalho de Melo #define DEBUGCTLMSR_FREEZE_IN_SMM (1UL << DEBUGCTLMSR_FREEZE_IN_SMM_BIT) 240444e2ff3SArnaldo Carvalho de Melo 241444e2ff3SArnaldo Carvalho de Melo #define MSR_PEBS_FRONTEND 0x000003f7 242444e2ff3SArnaldo Carvalho de Melo 243444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_POWER_CTL 0x000001fc 244444e2ff3SArnaldo Carvalho de Melo 245444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_MC0_CTL 0x00000400 246444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_MC0_STATUS 0x00000401 247444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_MC0_ADDR 0x00000402 248444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_MC0_MISC 0x00000403 249444e2ff3SArnaldo Carvalho de Melo 250444e2ff3SArnaldo Carvalho de Melo /* C-state Residency Counters */ 251444e2ff3SArnaldo Carvalho de Melo #define MSR_PKG_C3_RESIDENCY 0x000003f8 252444e2ff3SArnaldo Carvalho de Melo #define MSR_PKG_C6_RESIDENCY 0x000003f9 253444e2ff3SArnaldo Carvalho de Melo #define MSR_ATOM_PKG_C6_RESIDENCY 0x000003fa 254444e2ff3SArnaldo Carvalho de Melo #define MSR_PKG_C7_RESIDENCY 0x000003fa 255444e2ff3SArnaldo Carvalho de Melo #define MSR_CORE_C3_RESIDENCY 0x000003fc 256444e2ff3SArnaldo Carvalho de Melo #define MSR_CORE_C6_RESIDENCY 0x000003fd 257444e2ff3SArnaldo Carvalho de Melo #define MSR_CORE_C7_RESIDENCY 0x000003fe 258444e2ff3SArnaldo Carvalho de Melo #define MSR_KNL_CORE_C6_RESIDENCY 0x000003ff 259444e2ff3SArnaldo Carvalho de Melo #define MSR_PKG_C2_RESIDENCY 0x0000060d 260444e2ff3SArnaldo Carvalho de Melo #define MSR_PKG_C8_RESIDENCY 0x00000630 261444e2ff3SArnaldo Carvalho de Melo #define MSR_PKG_C9_RESIDENCY 0x00000631 262444e2ff3SArnaldo Carvalho de Melo #define MSR_PKG_C10_RESIDENCY 0x00000632 263444e2ff3SArnaldo Carvalho de Melo 264444e2ff3SArnaldo Carvalho de Melo /* Interrupt Response Limit */ 265444e2ff3SArnaldo Carvalho de Melo #define MSR_PKGC3_IRTL 0x0000060a 266444e2ff3SArnaldo Carvalho de Melo #define MSR_PKGC6_IRTL 0x0000060b 267444e2ff3SArnaldo Carvalho de Melo #define MSR_PKGC7_IRTL 0x0000060c 268444e2ff3SArnaldo Carvalho de Melo #define MSR_PKGC8_IRTL 0x00000633 269444e2ff3SArnaldo Carvalho de Melo #define MSR_PKGC9_IRTL 0x00000634 270444e2ff3SArnaldo Carvalho de Melo #define MSR_PKGC10_IRTL 0x00000635 271444e2ff3SArnaldo Carvalho de Melo 272444e2ff3SArnaldo Carvalho de Melo /* Run Time Average Power Limiting (RAPL) Interface */ 273444e2ff3SArnaldo Carvalho de Melo 274444e2ff3SArnaldo Carvalho de Melo #define MSR_RAPL_POWER_UNIT 0x00000606 275444e2ff3SArnaldo Carvalho de Melo 276444e2ff3SArnaldo Carvalho de Melo #define MSR_PKG_POWER_LIMIT 0x00000610 277444e2ff3SArnaldo Carvalho de Melo #define MSR_PKG_ENERGY_STATUS 0x00000611 278444e2ff3SArnaldo Carvalho de Melo #define MSR_PKG_PERF_STATUS 0x00000613 279444e2ff3SArnaldo Carvalho de Melo #define MSR_PKG_POWER_INFO 0x00000614 280444e2ff3SArnaldo Carvalho de Melo 281444e2ff3SArnaldo Carvalho de Melo #define MSR_DRAM_POWER_LIMIT 0x00000618 282444e2ff3SArnaldo Carvalho de Melo #define MSR_DRAM_ENERGY_STATUS 0x00000619 283444e2ff3SArnaldo Carvalho de Melo #define MSR_DRAM_PERF_STATUS 0x0000061b 284444e2ff3SArnaldo Carvalho de Melo #define MSR_DRAM_POWER_INFO 0x0000061c 285444e2ff3SArnaldo Carvalho de Melo 286444e2ff3SArnaldo Carvalho de Melo #define MSR_PP0_POWER_LIMIT 0x00000638 287444e2ff3SArnaldo Carvalho de Melo #define MSR_PP0_ENERGY_STATUS 0x00000639 288444e2ff3SArnaldo Carvalho de Melo #define MSR_PP0_POLICY 0x0000063a 289444e2ff3SArnaldo Carvalho de Melo #define MSR_PP0_PERF_STATUS 0x0000063b 290444e2ff3SArnaldo Carvalho de Melo 291444e2ff3SArnaldo Carvalho de Melo #define MSR_PP1_POWER_LIMIT 0x00000640 292444e2ff3SArnaldo Carvalho de Melo #define MSR_PP1_ENERGY_STATUS 0x00000641 293444e2ff3SArnaldo Carvalho de Melo #define MSR_PP1_POLICY 0x00000642 294444e2ff3SArnaldo Carvalho de Melo 295444e2ff3SArnaldo Carvalho de Melo /* Config TDP MSRs */ 296444e2ff3SArnaldo Carvalho de Melo #define MSR_CONFIG_TDP_NOMINAL 0x00000648 297444e2ff3SArnaldo Carvalho de Melo #define MSR_CONFIG_TDP_LEVEL_1 0x00000649 298444e2ff3SArnaldo Carvalho de Melo #define MSR_CONFIG_TDP_LEVEL_2 0x0000064A 299444e2ff3SArnaldo Carvalho de Melo #define MSR_CONFIG_TDP_CONTROL 0x0000064B 300444e2ff3SArnaldo Carvalho de Melo #define MSR_TURBO_ACTIVATION_RATIO 0x0000064C 301444e2ff3SArnaldo Carvalho de Melo 302444e2ff3SArnaldo Carvalho de Melo #define MSR_PLATFORM_ENERGY_STATUS 0x0000064D 303444e2ff3SArnaldo Carvalho de Melo 304444e2ff3SArnaldo Carvalho de Melo #define MSR_PKG_WEIGHTED_CORE_C0_RES 0x00000658 305444e2ff3SArnaldo Carvalho de Melo #define MSR_PKG_ANY_CORE_C0_RES 0x00000659 306444e2ff3SArnaldo Carvalho de Melo #define MSR_PKG_ANY_GFXE_C0_RES 0x0000065A 307444e2ff3SArnaldo Carvalho de Melo #define MSR_PKG_BOTH_CORE_GFXE_C0_RES 0x0000065B 308444e2ff3SArnaldo Carvalho de Melo 309444e2ff3SArnaldo Carvalho de Melo #define MSR_CORE_C1_RES 0x00000660 310444e2ff3SArnaldo Carvalho de Melo #define MSR_MODULE_C6_RES_MS 0x00000664 311444e2ff3SArnaldo Carvalho de Melo 312444e2ff3SArnaldo Carvalho de Melo #define MSR_CC6_DEMOTION_POLICY_CONFIG 0x00000668 313444e2ff3SArnaldo Carvalho de Melo #define MSR_MC6_DEMOTION_POLICY_CONFIG 0x00000669 314444e2ff3SArnaldo Carvalho de Melo 315444e2ff3SArnaldo Carvalho de Melo #define MSR_ATOM_CORE_RATIOS 0x0000066a 316444e2ff3SArnaldo Carvalho de Melo #define MSR_ATOM_CORE_VIDS 0x0000066b 317444e2ff3SArnaldo Carvalho de Melo #define MSR_ATOM_CORE_TURBO_RATIOS 0x0000066c 318444e2ff3SArnaldo Carvalho de Melo #define MSR_ATOM_CORE_TURBO_VIDS 0x0000066d 319444e2ff3SArnaldo Carvalho de Melo 320444e2ff3SArnaldo Carvalho de Melo 321444e2ff3SArnaldo Carvalho de Melo #define MSR_CORE_PERF_LIMIT_REASONS 0x00000690 322444e2ff3SArnaldo Carvalho de Melo #define MSR_GFX_PERF_LIMIT_REASONS 0x000006B0 323444e2ff3SArnaldo Carvalho de Melo #define MSR_RING_PERF_LIMIT_REASONS 0x000006B1 324444e2ff3SArnaldo Carvalho de Melo 325444e2ff3SArnaldo Carvalho de Melo /* Hardware P state interface */ 326444e2ff3SArnaldo Carvalho de Melo #define MSR_PPERF 0x0000064e 327444e2ff3SArnaldo Carvalho de Melo #define MSR_PERF_LIMIT_REASONS 0x0000064f 328444e2ff3SArnaldo Carvalho de Melo #define MSR_PM_ENABLE 0x00000770 329444e2ff3SArnaldo Carvalho de Melo #define MSR_HWP_CAPABILITIES 0x00000771 330444e2ff3SArnaldo Carvalho de Melo #define MSR_HWP_REQUEST_PKG 0x00000772 331444e2ff3SArnaldo Carvalho de Melo #define MSR_HWP_INTERRUPT 0x00000773 332444e2ff3SArnaldo Carvalho de Melo #define MSR_HWP_REQUEST 0x00000774 333444e2ff3SArnaldo Carvalho de Melo #define MSR_HWP_STATUS 0x00000777 334444e2ff3SArnaldo Carvalho de Melo 335444e2ff3SArnaldo Carvalho de Melo /* CPUID.6.EAX */ 336444e2ff3SArnaldo Carvalho de Melo #define HWP_BASE_BIT (1<<7) 337444e2ff3SArnaldo Carvalho de Melo #define HWP_NOTIFICATIONS_BIT (1<<8) 338444e2ff3SArnaldo Carvalho de Melo #define HWP_ACTIVITY_WINDOW_BIT (1<<9) 339444e2ff3SArnaldo Carvalho de Melo #define HWP_ENERGY_PERF_PREFERENCE_BIT (1<<10) 340444e2ff3SArnaldo Carvalho de Melo #define HWP_PACKAGE_LEVEL_REQUEST_BIT (1<<11) 341444e2ff3SArnaldo Carvalho de Melo 342444e2ff3SArnaldo Carvalho de Melo /* IA32_HWP_CAPABILITIES */ 343444e2ff3SArnaldo Carvalho de Melo #define HWP_HIGHEST_PERF(x) (((x) >> 0) & 0xff) 344444e2ff3SArnaldo Carvalho de Melo #define HWP_GUARANTEED_PERF(x) (((x) >> 8) & 0xff) 345444e2ff3SArnaldo Carvalho de Melo #define HWP_MOSTEFFICIENT_PERF(x) (((x) >> 16) & 0xff) 346444e2ff3SArnaldo Carvalho de Melo #define HWP_LOWEST_PERF(x) (((x) >> 24) & 0xff) 347444e2ff3SArnaldo Carvalho de Melo 348444e2ff3SArnaldo Carvalho de Melo /* IA32_HWP_REQUEST */ 349444e2ff3SArnaldo Carvalho de Melo #define HWP_MIN_PERF(x) (x & 0xff) 350444e2ff3SArnaldo Carvalho de Melo #define HWP_MAX_PERF(x) ((x & 0xff) << 8) 351444e2ff3SArnaldo Carvalho de Melo #define HWP_DESIRED_PERF(x) ((x & 0xff) << 16) 352444e2ff3SArnaldo Carvalho de Melo #define HWP_ENERGY_PERF_PREFERENCE(x) (((unsigned long long) x & 0xff) << 24) 353444e2ff3SArnaldo Carvalho de Melo #define HWP_EPP_PERFORMANCE 0x00 354444e2ff3SArnaldo Carvalho de Melo #define HWP_EPP_BALANCE_PERFORMANCE 0x80 355444e2ff3SArnaldo Carvalho de Melo #define HWP_EPP_BALANCE_POWERSAVE 0xC0 356444e2ff3SArnaldo Carvalho de Melo #define HWP_EPP_POWERSAVE 0xFF 357444e2ff3SArnaldo Carvalho de Melo #define HWP_ACTIVITY_WINDOW(x) ((unsigned long long)(x & 0xff3) << 32) 358444e2ff3SArnaldo Carvalho de Melo #define HWP_PACKAGE_CONTROL(x) ((unsigned long long)(x & 0x1) << 42) 359444e2ff3SArnaldo Carvalho de Melo 360444e2ff3SArnaldo Carvalho de Melo /* IA32_HWP_STATUS */ 361444e2ff3SArnaldo Carvalho de Melo #define HWP_GUARANTEED_CHANGE(x) (x & 0x1) 362444e2ff3SArnaldo Carvalho de Melo #define HWP_EXCURSION_TO_MINIMUM(x) (x & 0x4) 363444e2ff3SArnaldo Carvalho de Melo 364444e2ff3SArnaldo Carvalho de Melo /* IA32_HWP_INTERRUPT */ 365444e2ff3SArnaldo Carvalho de Melo #define HWP_CHANGE_TO_GUARANTEED_INT(x) (x & 0x1) 366444e2ff3SArnaldo Carvalho de Melo #define HWP_EXCURSION_TO_MINIMUM_INT(x) (x & 0x2) 367444e2ff3SArnaldo Carvalho de Melo 368444e2ff3SArnaldo Carvalho de Melo #define MSR_AMD64_MC0_MASK 0xc0010044 369444e2ff3SArnaldo Carvalho de Melo 370444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_MCx_CTL(x) (MSR_IA32_MC0_CTL + 4*(x)) 371444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_MCx_STATUS(x) (MSR_IA32_MC0_STATUS + 4*(x)) 372444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_MCx_ADDR(x) (MSR_IA32_MC0_ADDR + 4*(x)) 373444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_MCx_MISC(x) (MSR_IA32_MC0_MISC + 4*(x)) 374444e2ff3SArnaldo Carvalho de Melo 375444e2ff3SArnaldo Carvalho de Melo #define MSR_AMD64_MCx_MASK(x) (MSR_AMD64_MC0_MASK + (x)) 376444e2ff3SArnaldo Carvalho de Melo 377444e2ff3SArnaldo Carvalho de Melo /* These are consecutive and not in the normal 4er MCE bank block */ 378444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_MC0_CTL2 0x00000280 379444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_MCx_CTL2(x) (MSR_IA32_MC0_CTL2 + (x)) 380444e2ff3SArnaldo Carvalho de Melo 381444e2ff3SArnaldo Carvalho de Melo #define MSR_P6_PERFCTR0 0x000000c1 382444e2ff3SArnaldo Carvalho de Melo #define MSR_P6_PERFCTR1 0x000000c2 383444e2ff3SArnaldo Carvalho de Melo #define MSR_P6_EVNTSEL0 0x00000186 384444e2ff3SArnaldo Carvalho de Melo #define MSR_P6_EVNTSEL1 0x00000187 385444e2ff3SArnaldo Carvalho de Melo 386444e2ff3SArnaldo Carvalho de Melo #define MSR_KNC_PERFCTR0 0x00000020 387444e2ff3SArnaldo Carvalho de Melo #define MSR_KNC_PERFCTR1 0x00000021 388444e2ff3SArnaldo Carvalho de Melo #define MSR_KNC_EVNTSEL0 0x00000028 389444e2ff3SArnaldo Carvalho de Melo #define MSR_KNC_EVNTSEL1 0x00000029 390444e2ff3SArnaldo Carvalho de Melo 391444e2ff3SArnaldo Carvalho de Melo /* Alternative perfctr range with full access. */ 392444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_PMC0 0x000004c1 393444e2ff3SArnaldo Carvalho de Melo 394444e2ff3SArnaldo Carvalho de Melo /* Auto-reload via MSR instead of DS area */ 395444e2ff3SArnaldo Carvalho de Melo #define MSR_RELOAD_PMC0 0x000014c1 396444e2ff3SArnaldo Carvalho de Melo #define MSR_RELOAD_FIXED_CTR0 0x00001309 397444e2ff3SArnaldo Carvalho de Melo 398444e2ff3SArnaldo Carvalho de Melo /* 399444e2ff3SArnaldo Carvalho de Melo * AMD64 MSRs. Not complete. See the architecture manual for a more 400444e2ff3SArnaldo Carvalho de Melo * complete list. 401444e2ff3SArnaldo Carvalho de Melo */ 402444e2ff3SArnaldo Carvalho de Melo #define MSR_AMD64_PATCH_LEVEL 0x0000008b 403444e2ff3SArnaldo Carvalho de Melo #define MSR_AMD64_TSC_RATIO 0xc0000104 404444e2ff3SArnaldo Carvalho de Melo #define MSR_AMD64_NB_CFG 0xc001001f 405444e2ff3SArnaldo Carvalho de Melo #define MSR_AMD64_CPUID_FN_1 0xc0011004 406444e2ff3SArnaldo Carvalho de Melo #define MSR_AMD64_PATCH_LOADER 0xc0010020 407444e2ff3SArnaldo Carvalho de Melo #define MSR_AMD_PERF_CTL 0xc0010062 408444e2ff3SArnaldo Carvalho de Melo #define MSR_AMD_PERF_STATUS 0xc0010063 409444e2ff3SArnaldo Carvalho de Melo #define MSR_AMD_PSTATE_DEF_BASE 0xc0010064 410444e2ff3SArnaldo Carvalho de Melo #define MSR_AMD64_OSVW_ID_LENGTH 0xc0010140 411444e2ff3SArnaldo Carvalho de Melo #define MSR_AMD64_OSVW_STATUS 0xc0010141 4128122b047SArnaldo Carvalho de Melo #define MSR_AMD_PPIN_CTL 0xc00102f0 4138122b047SArnaldo Carvalho de Melo #define MSR_AMD_PPIN 0xc00102f1 414444e2ff3SArnaldo Carvalho de Melo #define MSR_AMD64_LS_CFG 0xc0011020 415444e2ff3SArnaldo Carvalho de Melo #define MSR_AMD64_DC_CFG 0xc0011022 416444e2ff3SArnaldo Carvalho de Melo #define MSR_AMD64_BU_CFG2 0xc001102a 417444e2ff3SArnaldo Carvalho de Melo #define MSR_AMD64_IBSFETCHCTL 0xc0011030 418444e2ff3SArnaldo Carvalho de Melo #define MSR_AMD64_IBSFETCHLINAD 0xc0011031 419444e2ff3SArnaldo Carvalho de Melo #define MSR_AMD64_IBSFETCHPHYSAD 0xc0011032 420444e2ff3SArnaldo Carvalho de Melo #define MSR_AMD64_IBSFETCH_REG_COUNT 3 421444e2ff3SArnaldo Carvalho de Melo #define MSR_AMD64_IBSFETCH_REG_MASK ((1UL<<MSR_AMD64_IBSFETCH_REG_COUNT)-1) 422444e2ff3SArnaldo Carvalho de Melo #define MSR_AMD64_IBSOPCTL 0xc0011033 423444e2ff3SArnaldo Carvalho de Melo #define MSR_AMD64_IBSOPRIP 0xc0011034 424444e2ff3SArnaldo Carvalho de Melo #define MSR_AMD64_IBSOPDATA 0xc0011035 425444e2ff3SArnaldo Carvalho de Melo #define MSR_AMD64_IBSOPDATA2 0xc0011036 426444e2ff3SArnaldo Carvalho de Melo #define MSR_AMD64_IBSOPDATA3 0xc0011037 427444e2ff3SArnaldo Carvalho de Melo #define MSR_AMD64_IBSDCLINAD 0xc0011038 428444e2ff3SArnaldo Carvalho de Melo #define MSR_AMD64_IBSDCPHYSAD 0xc0011039 429444e2ff3SArnaldo Carvalho de Melo #define MSR_AMD64_IBSOP_REG_COUNT 7 430444e2ff3SArnaldo Carvalho de Melo #define MSR_AMD64_IBSOP_REG_MASK ((1UL<<MSR_AMD64_IBSOP_REG_COUNT)-1) 431444e2ff3SArnaldo Carvalho de Melo #define MSR_AMD64_IBSCTL 0xc001103a 432444e2ff3SArnaldo Carvalho de Melo #define MSR_AMD64_IBSBRTARGET 0xc001103b 433444e2ff3SArnaldo Carvalho de Melo #define MSR_AMD64_IBSOPDATA4 0xc001103d 434444e2ff3SArnaldo Carvalho de Melo #define MSR_AMD64_IBS_REG_COUNT_MAX 8 /* includes MSR_AMD64_IBSBRTARGET */ 435444e2ff3SArnaldo Carvalho de Melo #define MSR_AMD64_SEV 0xc0010131 436444e2ff3SArnaldo Carvalho de Melo #define MSR_AMD64_SEV_ENABLED_BIT 0 437444e2ff3SArnaldo Carvalho de Melo #define MSR_AMD64_SEV_ENABLED BIT_ULL(MSR_AMD64_SEV_ENABLED_BIT) 438444e2ff3SArnaldo Carvalho de Melo 439444e2ff3SArnaldo Carvalho de Melo #define MSR_AMD64_VIRT_SPEC_CTRL 0xc001011f 440444e2ff3SArnaldo Carvalho de Melo 441444e2ff3SArnaldo Carvalho de Melo /* Fam 17h MSRs */ 442444e2ff3SArnaldo Carvalho de Melo #define MSR_F17H_IRPERF 0xc00000e9 443444e2ff3SArnaldo Carvalho de Melo 444444e2ff3SArnaldo Carvalho de Melo /* Fam 16h MSRs */ 445444e2ff3SArnaldo Carvalho de Melo #define MSR_F16H_L2I_PERF_CTL 0xc0010230 446444e2ff3SArnaldo Carvalho de Melo #define MSR_F16H_L2I_PERF_CTR 0xc0010231 447444e2ff3SArnaldo Carvalho de Melo #define MSR_F16H_DR1_ADDR_MASK 0xc0011019 448444e2ff3SArnaldo Carvalho de Melo #define MSR_F16H_DR2_ADDR_MASK 0xc001101a 449444e2ff3SArnaldo Carvalho de Melo #define MSR_F16H_DR3_ADDR_MASK 0xc001101b 450444e2ff3SArnaldo Carvalho de Melo #define MSR_F16H_DR0_ADDR_MASK 0xc0011027 451444e2ff3SArnaldo Carvalho de Melo 452444e2ff3SArnaldo Carvalho de Melo /* Fam 15h MSRs */ 453444e2ff3SArnaldo Carvalho de Melo #define MSR_F15H_PERF_CTL 0xc0010200 454444e2ff3SArnaldo Carvalho de Melo #define MSR_F15H_PERF_CTL0 MSR_F15H_PERF_CTL 455444e2ff3SArnaldo Carvalho de Melo #define MSR_F15H_PERF_CTL1 (MSR_F15H_PERF_CTL + 2) 456444e2ff3SArnaldo Carvalho de Melo #define MSR_F15H_PERF_CTL2 (MSR_F15H_PERF_CTL + 4) 457444e2ff3SArnaldo Carvalho de Melo #define MSR_F15H_PERF_CTL3 (MSR_F15H_PERF_CTL + 6) 458444e2ff3SArnaldo Carvalho de Melo #define MSR_F15H_PERF_CTL4 (MSR_F15H_PERF_CTL + 8) 459444e2ff3SArnaldo Carvalho de Melo #define MSR_F15H_PERF_CTL5 (MSR_F15H_PERF_CTL + 10) 460444e2ff3SArnaldo Carvalho de Melo 461444e2ff3SArnaldo Carvalho de Melo #define MSR_F15H_PERF_CTR 0xc0010201 462444e2ff3SArnaldo Carvalho de Melo #define MSR_F15H_PERF_CTR0 MSR_F15H_PERF_CTR 463444e2ff3SArnaldo Carvalho de Melo #define MSR_F15H_PERF_CTR1 (MSR_F15H_PERF_CTR + 2) 464444e2ff3SArnaldo Carvalho de Melo #define MSR_F15H_PERF_CTR2 (MSR_F15H_PERF_CTR + 4) 465444e2ff3SArnaldo Carvalho de Melo #define MSR_F15H_PERF_CTR3 (MSR_F15H_PERF_CTR + 6) 466444e2ff3SArnaldo Carvalho de Melo #define MSR_F15H_PERF_CTR4 (MSR_F15H_PERF_CTR + 8) 467444e2ff3SArnaldo Carvalho de Melo #define MSR_F15H_PERF_CTR5 (MSR_F15H_PERF_CTR + 10) 468444e2ff3SArnaldo Carvalho de Melo 469444e2ff3SArnaldo Carvalho de Melo #define MSR_F15H_NB_PERF_CTL 0xc0010240 470444e2ff3SArnaldo Carvalho de Melo #define MSR_F15H_NB_PERF_CTR 0xc0010241 471444e2ff3SArnaldo Carvalho de Melo #define MSR_F15H_PTSC 0xc0010280 472444e2ff3SArnaldo Carvalho de Melo #define MSR_F15H_IC_CFG 0xc0011021 473444e2ff3SArnaldo Carvalho de Melo #define MSR_F15H_EX_CFG 0xc001102c 474444e2ff3SArnaldo Carvalho de Melo 475444e2ff3SArnaldo Carvalho de Melo /* Fam 10h MSRs */ 476444e2ff3SArnaldo Carvalho de Melo #define MSR_FAM10H_MMIO_CONF_BASE 0xc0010058 477444e2ff3SArnaldo Carvalho de Melo #define FAM10H_MMIO_CONF_ENABLE (1<<0) 478444e2ff3SArnaldo Carvalho de Melo #define FAM10H_MMIO_CONF_BUSRANGE_MASK 0xf 479444e2ff3SArnaldo Carvalho de Melo #define FAM10H_MMIO_CONF_BUSRANGE_SHIFT 2 480444e2ff3SArnaldo Carvalho de Melo #define FAM10H_MMIO_CONF_BASE_MASK 0xfffffffULL 481444e2ff3SArnaldo Carvalho de Melo #define FAM10H_MMIO_CONF_BASE_SHIFT 20 482444e2ff3SArnaldo Carvalho de Melo #define MSR_FAM10H_NODE_ID 0xc001100c 483444e2ff3SArnaldo Carvalho de Melo #define MSR_F10H_DECFG 0xc0011029 484444e2ff3SArnaldo Carvalho de Melo #define MSR_F10H_DECFG_LFENCE_SERIALIZE_BIT 1 485444e2ff3SArnaldo Carvalho de Melo #define MSR_F10H_DECFG_LFENCE_SERIALIZE BIT_ULL(MSR_F10H_DECFG_LFENCE_SERIALIZE_BIT) 486444e2ff3SArnaldo Carvalho de Melo 487444e2ff3SArnaldo Carvalho de Melo /* K8 MSRs */ 488444e2ff3SArnaldo Carvalho de Melo #define MSR_K8_TOP_MEM1 0xc001001a 489444e2ff3SArnaldo Carvalho de Melo #define MSR_K8_TOP_MEM2 0xc001001d 490444e2ff3SArnaldo Carvalho de Melo #define MSR_K8_SYSCFG 0xc0010010 491444e2ff3SArnaldo Carvalho de Melo #define MSR_K8_SYSCFG_MEM_ENCRYPT_BIT 23 492444e2ff3SArnaldo Carvalho de Melo #define MSR_K8_SYSCFG_MEM_ENCRYPT BIT_ULL(MSR_K8_SYSCFG_MEM_ENCRYPT_BIT) 493444e2ff3SArnaldo Carvalho de Melo #define MSR_K8_INT_PENDING_MSG 0xc0010055 494444e2ff3SArnaldo Carvalho de Melo /* C1E active bits in int pending message */ 495444e2ff3SArnaldo Carvalho de Melo #define K8_INTP_C1E_ACTIVE_MASK 0x18000000 496444e2ff3SArnaldo Carvalho de Melo #define MSR_K8_TSEG_ADDR 0xc0010112 497444e2ff3SArnaldo Carvalho de Melo #define MSR_K8_TSEG_MASK 0xc0010113 498444e2ff3SArnaldo Carvalho de Melo #define K8_MTRRFIXRANGE_DRAM_ENABLE 0x00040000 /* MtrrFixDramEn bit */ 499444e2ff3SArnaldo Carvalho de Melo #define K8_MTRRFIXRANGE_DRAM_MODIFY 0x00080000 /* MtrrFixDramModEn bit */ 500444e2ff3SArnaldo Carvalho de Melo #define K8_MTRR_RDMEM_WRMEM_MASK 0x18181818 /* Mask: RdMem|WrMem */ 501444e2ff3SArnaldo Carvalho de Melo 502444e2ff3SArnaldo Carvalho de Melo /* K7 MSRs */ 503444e2ff3SArnaldo Carvalho de Melo #define MSR_K7_EVNTSEL0 0xc0010000 504444e2ff3SArnaldo Carvalho de Melo #define MSR_K7_PERFCTR0 0xc0010004 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Carvalho de Melo #define MSR_K6_WHCR 0xc0000082 520444e2ff3SArnaldo Carvalho de Melo #define MSR_K6_UWCCR 0xc0000085 521444e2ff3SArnaldo Carvalho de Melo #define MSR_K6_EPMR 0xc0000086 522444e2ff3SArnaldo Carvalho de Melo #define MSR_K6_PSOR 0xc0000087 523444e2ff3SArnaldo Carvalho de Melo #define MSR_K6_PFIR 0xc0000088 524444e2ff3SArnaldo Carvalho de Melo 525444e2ff3SArnaldo Carvalho de Melo /* Centaur-Hauls/IDT defined MSRs. */ 526444e2ff3SArnaldo Carvalho de Melo #define MSR_IDT_FCR1 0x00000107 527444e2ff3SArnaldo Carvalho de Melo #define MSR_IDT_FCR2 0x00000108 528444e2ff3SArnaldo Carvalho de Melo #define MSR_IDT_FCR3 0x00000109 529444e2ff3SArnaldo Carvalho de Melo #define MSR_IDT_FCR4 0x0000010a 530444e2ff3SArnaldo Carvalho de Melo 531444e2ff3SArnaldo Carvalho de Melo #define MSR_IDT_MCR0 0x00000110 532444e2ff3SArnaldo Carvalho de Melo #define MSR_IDT_MCR1 0x00000111 533444e2ff3SArnaldo Carvalho de Melo #define MSR_IDT_MCR2 0x00000112 534444e2ff3SArnaldo Carvalho de Melo #define MSR_IDT_MCR3 0x00000113 535444e2ff3SArnaldo Carvalho de Melo #define MSR_IDT_MCR4 0x00000114 536444e2ff3SArnaldo Carvalho de Melo #define MSR_IDT_MCR5 0x00000115 537444e2ff3SArnaldo Carvalho de Melo #define MSR_IDT_MCR6 0x00000116 538444e2ff3SArnaldo Carvalho de Melo #define MSR_IDT_MCR7 0x00000117 539444e2ff3SArnaldo Carvalho de Melo #define MSR_IDT_MCR_CTRL 0x00000120 540444e2ff3SArnaldo Carvalho de Melo 541444e2ff3SArnaldo Carvalho de Melo /* VIA Cyrix defined MSRs*/ 542444e2ff3SArnaldo Carvalho de Melo #define MSR_VIA_FCR 0x00001107 543444e2ff3SArnaldo Carvalho de Melo #define MSR_VIA_LONGHAUL 0x0000110a 544444e2ff3SArnaldo Carvalho de Melo #define MSR_VIA_RNG 0x0000110b 545444e2ff3SArnaldo Carvalho de Melo #define MSR_VIA_BCR2 0x00001147 546444e2ff3SArnaldo Carvalho de Melo 547444e2ff3SArnaldo Carvalho de Melo /* Transmeta defined MSRs */ 548444e2ff3SArnaldo Carvalho de Melo #define MSR_TMTA_LONGRUN_CTRL 0x80868010 549444e2ff3SArnaldo Carvalho de Melo #define MSR_TMTA_LONGRUN_FLAGS 0x80868011 550444e2ff3SArnaldo Carvalho de Melo #define MSR_TMTA_LRTI_READOUT 0x80868018 551444e2ff3SArnaldo Carvalho de Melo #define MSR_TMTA_LRTI_VOLT_MHZ 0x8086801a 552444e2ff3SArnaldo Carvalho de Melo 553444e2ff3SArnaldo Carvalho de Melo /* Intel defined MSRs. */ 554444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_P5_MC_ADDR 0x00000000 555444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_P5_MC_TYPE 0x00000001 556444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_TSC 0x00000010 557444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_PLATFORM_ID 0x00000017 558444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_EBL_CR_POWERON 0x0000002a 559444e2ff3SArnaldo Carvalho de Melo #define MSR_EBC_FREQUENCY_ID 0x0000002c 560444e2ff3SArnaldo Carvalho de Melo #define MSR_SMI_COUNT 0x00000034 561444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_FEATURE_CONTROL 0x0000003a 562444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_TSC_ADJUST 0x0000003b 563444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_BNDCFGS 0x00000d90 564444e2ff3SArnaldo Carvalho de Melo 565444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_BNDCFGS_RSVD 0x00000ffc 566444e2ff3SArnaldo Carvalho de Melo 567444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_XSS 0x00000da0 568444e2ff3SArnaldo Carvalho de Melo 569444e2ff3SArnaldo Carvalho de Melo #define FEATURE_CONTROL_LOCKED (1<<0) 570444e2ff3SArnaldo Carvalho de Melo #define FEATURE_CONTROL_VMXON_ENABLED_INSIDE_SMX (1<<1) 571444e2ff3SArnaldo Carvalho de Melo #define FEATURE_CONTROL_VMXON_ENABLED_OUTSIDE_SMX (1<<2) 572444e2ff3SArnaldo Carvalho de Melo #define FEATURE_CONTROL_LMCE (1<<20) 573444e2ff3SArnaldo Carvalho de Melo 574444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_APICBASE 0x0000001b 575444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_APICBASE_BSP (1<<8) 576444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_APICBASE_ENABLE (1<<11) 577444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_APICBASE_BASE (0xfffff<<12) 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Melo #define MSR_IA32_THERM_CONTROL 0x0000019a 595444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_THERM_INTERRUPT 0x0000019b 596444e2ff3SArnaldo Carvalho de Melo 597444e2ff3SArnaldo Carvalho de Melo #define THERM_INT_HIGH_ENABLE (1 << 0) 598444e2ff3SArnaldo Carvalho de Melo #define THERM_INT_LOW_ENABLE (1 << 1) 599444e2ff3SArnaldo Carvalho de Melo #define THERM_INT_PLN_ENABLE (1 << 24) 600444e2ff3SArnaldo Carvalho de Melo 601444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_THERM_STATUS 0x0000019c 602444e2ff3SArnaldo Carvalho de Melo 603444e2ff3SArnaldo Carvalho de Melo #define THERM_STATUS_PROCHOT (1 << 0) 604444e2ff3SArnaldo Carvalho de Melo #define THERM_STATUS_POWER_LIMIT (1 << 10) 605444e2ff3SArnaldo Carvalho de Melo 606444e2ff3SArnaldo Carvalho de Melo #define MSR_THERM2_CTL 0x0000019d 607444e2ff3SArnaldo Carvalho de Melo 608444e2ff3SArnaldo Carvalho de Melo #define MSR_THERM2_CTL_TM_SELECT (1ULL << 16) 609444e2ff3SArnaldo Carvalho de Melo 610444e2ff3SArnaldo Carvalho de Melo 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Melo #define MSR_VM_HSAVE_PA 0xc0010117 874444e2ff3SArnaldo Carvalho de Melo 875444e2ff3SArnaldo Carvalho de Melo #endif /* _ASM_X86_MSR_INDEX_H */ 876