1444e2ff3SArnaldo Carvalho de Melo /* SPDX-License-Identifier: GPL-2.0 */ 2444e2ff3SArnaldo Carvalho de Melo #ifndef _ASM_X86_MSR_INDEX_H 3444e2ff3SArnaldo Carvalho de Melo #define _ASM_X86_MSR_INDEX_H 4444e2ff3SArnaldo Carvalho de Melo 5444e2ff3SArnaldo Carvalho de Melo #include <linux/bits.h> 6444e2ff3SArnaldo Carvalho de Melo 7444e2ff3SArnaldo Carvalho de Melo /* 8444e2ff3SArnaldo Carvalho de Melo * CPU model specific register (MSR) numbers. 9444e2ff3SArnaldo Carvalho de Melo * 10444e2ff3SArnaldo Carvalho de Melo * Do not add new entries to this file unless the definitions are shared 11444e2ff3SArnaldo Carvalho de Melo * between multiple compilation units. 12444e2ff3SArnaldo Carvalho de Melo */ 13444e2ff3SArnaldo Carvalho de Melo 14444e2ff3SArnaldo Carvalho de Melo /* x86-64 specific MSRs */ 15444e2ff3SArnaldo Carvalho de Melo #define MSR_EFER 0xc0000080 /* extended feature register */ 16444e2ff3SArnaldo Carvalho de Melo #define MSR_STAR 0xc0000081 /* legacy mode SYSCALL target */ 17444e2ff3SArnaldo Carvalho de Melo #define MSR_LSTAR 0xc0000082 /* long mode SYSCALL target */ 18444e2ff3SArnaldo Carvalho de Melo #define MSR_CSTAR 0xc0000083 /* compat mode SYSCALL target */ 19444e2ff3SArnaldo Carvalho de Melo #define MSR_SYSCALL_MASK 0xc0000084 /* EFLAGS mask for syscall */ 20444e2ff3SArnaldo Carvalho de Melo #define MSR_FS_BASE 0xc0000100 /* 64bit FS base */ 21444e2ff3SArnaldo Carvalho de Melo #define MSR_GS_BASE 0xc0000101 /* 64bit GS base */ 22444e2ff3SArnaldo Carvalho de Melo #define MSR_KERNEL_GS_BASE 0xc0000102 /* SwapGS GS shadow */ 23444e2ff3SArnaldo Carvalho de Melo #define MSR_TSC_AUX 0xc0000103 /* Auxiliary TSC */ 24444e2ff3SArnaldo Carvalho de Melo 25444e2ff3SArnaldo Carvalho de Melo /* EFER bits: */ 26444e2ff3SArnaldo Carvalho de Melo #define _EFER_SCE 0 /* SYSCALL/SYSRET */ 27444e2ff3SArnaldo Carvalho de Melo #define _EFER_LME 8 /* Long mode enable */ 28444e2ff3SArnaldo Carvalho de Melo #define _EFER_LMA 10 /* Long mode active (read-only) */ 29444e2ff3SArnaldo Carvalho de Melo #define _EFER_NX 11 /* No execute enable */ 30444e2ff3SArnaldo Carvalho de Melo #define _EFER_SVME 12 /* Enable virtualization */ 31444e2ff3SArnaldo Carvalho de Melo #define _EFER_LMSLE 13 /* Long Mode Segment Limit Enable */ 32444e2ff3SArnaldo Carvalho de Melo #define _EFER_FFXSR 14 /* Enable Fast FXSAVE/FXRSTOR */ 33444e2ff3SArnaldo Carvalho de Melo 34444e2ff3SArnaldo Carvalho de Melo #define EFER_SCE (1<<_EFER_SCE) 35444e2ff3SArnaldo Carvalho de Melo #define EFER_LME (1<<_EFER_LME) 36444e2ff3SArnaldo Carvalho de Melo #define EFER_LMA (1<<_EFER_LMA) 37444e2ff3SArnaldo Carvalho de Melo #define EFER_NX (1<<_EFER_NX) 38444e2ff3SArnaldo Carvalho de Melo #define EFER_SVME (1<<_EFER_SVME) 39444e2ff3SArnaldo Carvalho de Melo #define EFER_LMSLE (1<<_EFER_LMSLE) 40444e2ff3SArnaldo Carvalho de Melo #define EFER_FFXSR (1<<_EFER_FFXSR) 41444e2ff3SArnaldo Carvalho de Melo 42444e2ff3SArnaldo Carvalho de Melo /* Intel MSRs. Some also available on other CPUs */ 43444e2ff3SArnaldo Carvalho de Melo 44bab1a501SArnaldo Carvalho de Melo #define MSR_TEST_CTRL 0x00000033 45bab1a501SArnaldo Carvalho de Melo #define MSR_TEST_CTRL_SPLIT_LOCK_DETECT_BIT 29 46bab1a501SArnaldo Carvalho de Melo #define MSR_TEST_CTRL_SPLIT_LOCK_DETECT BIT(MSR_TEST_CTRL_SPLIT_LOCK_DETECT_BIT) 47bab1a501SArnaldo Carvalho de Melo 48444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_SPEC_CTRL 0x00000048 /* Speculation Control */ 49444e2ff3SArnaldo Carvalho de Melo #define SPEC_CTRL_IBRS BIT(0) /* Indirect Branch Restricted Speculation */ 50444e2ff3SArnaldo Carvalho de Melo #define SPEC_CTRL_STIBP_SHIFT 1 /* Single Thread Indirect Branch Predictor (STIBP) bit */ 51444e2ff3SArnaldo Carvalho de Melo #define SPEC_CTRL_STIBP BIT(SPEC_CTRL_STIBP_SHIFT) /* STIBP mask */ 52444e2ff3SArnaldo Carvalho de Melo #define SPEC_CTRL_SSBD_SHIFT 2 /* Speculative Store Bypass Disable bit */ 53444e2ff3SArnaldo Carvalho de Melo #define SPEC_CTRL_SSBD BIT(SPEC_CTRL_SSBD_SHIFT) /* Speculative Store Bypass Disable */ 54444e2ff3SArnaldo Carvalho de Melo 55444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_PRED_CMD 0x00000049 /* Prediction Command */ 56444e2ff3SArnaldo Carvalho de Melo #define PRED_CMD_IBPB BIT(0) /* Indirect Branch Prediction Barrier */ 57444e2ff3SArnaldo Carvalho de Melo 58444e2ff3SArnaldo Carvalho de Melo #define MSR_PPIN_CTL 0x0000004e 59444e2ff3SArnaldo Carvalho de Melo #define MSR_PPIN 0x0000004f 60444e2ff3SArnaldo Carvalho de Melo 61444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_PERFCTR0 0x000000c1 62444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_PERFCTR1 0x000000c2 63444e2ff3SArnaldo Carvalho de Melo #define MSR_FSB_FREQ 0x000000cd 64444e2ff3SArnaldo Carvalho de Melo #define MSR_PLATFORM_INFO 0x000000ce 65444e2ff3SArnaldo Carvalho de Melo #define MSR_PLATFORM_INFO_CPUID_FAULT_BIT 31 66444e2ff3SArnaldo Carvalho de Melo #define MSR_PLATFORM_INFO_CPUID_FAULT BIT_ULL(MSR_PLATFORM_INFO_CPUID_FAULT_BIT) 67444e2ff3SArnaldo Carvalho de Melo 68444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_UMWAIT_CONTROL 0xe1 69444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_UMWAIT_CONTROL_C02_DISABLE BIT(0) 70444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_UMWAIT_CONTROL_RESERVED BIT(1) 71444e2ff3SArnaldo Carvalho de Melo /* 72444e2ff3SArnaldo Carvalho de Melo * The time field is bit[31:2], but representing a 32bit value with 73444e2ff3SArnaldo Carvalho de Melo * bit[1:0] zero. 74444e2ff3SArnaldo Carvalho de Melo */ 75444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_UMWAIT_CONTROL_TIME_MASK (~0x03U) 76444e2ff3SArnaldo Carvalho de Melo 77bab1a501SArnaldo Carvalho de Melo /* Abbreviated from Intel SDM name IA32_CORE_CAPABILITIES */ 78bab1a501SArnaldo Carvalho de Melo #define MSR_IA32_CORE_CAPS 0x000000cf 79bab1a501SArnaldo Carvalho de Melo #define MSR_IA32_CORE_CAPS_SPLIT_LOCK_DETECT_BIT 5 80bab1a501SArnaldo Carvalho de Melo #define MSR_IA32_CORE_CAPS_SPLIT_LOCK_DETECT BIT(MSR_IA32_CORE_CAPS_SPLIT_LOCK_DETECT_BIT) 81bab1a501SArnaldo Carvalho de Melo 82444e2ff3SArnaldo Carvalho de Melo #define MSR_PKG_CST_CONFIG_CONTROL 0x000000e2 83444e2ff3SArnaldo Carvalho de Melo #define NHM_C3_AUTO_DEMOTE (1UL << 25) 84444e2ff3SArnaldo Carvalho de Melo #define NHM_C1_AUTO_DEMOTE (1UL << 26) 85444e2ff3SArnaldo Carvalho de Melo #define ATM_LNC_C6_AUTO_DEMOTE (1UL << 25) 86444e2ff3SArnaldo Carvalho de Melo #define SNB_C3_AUTO_UNDEMOTE (1UL << 27) 87444e2ff3SArnaldo Carvalho de Melo #define SNB_C1_AUTO_UNDEMOTE (1UL << 28) 88444e2ff3SArnaldo Carvalho de Melo 89444e2ff3SArnaldo Carvalho de Melo #define MSR_MTRRcap 0x000000fe 90444e2ff3SArnaldo Carvalho de Melo 91444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_ARCH_CAPABILITIES 0x0000010a 92444e2ff3SArnaldo Carvalho de Melo #define ARCH_CAP_RDCL_NO BIT(0) /* Not susceptible to Meltdown */ 93444e2ff3SArnaldo Carvalho de Melo #define ARCH_CAP_IBRS_ALL BIT(1) /* Enhanced IBRS support */ 94444e2ff3SArnaldo Carvalho de Melo #define ARCH_CAP_SKIP_VMENTRY_L1DFLUSH BIT(3) /* Skip L1D flush on vmentry */ 95444e2ff3SArnaldo Carvalho de Melo #define ARCH_CAP_SSB_NO BIT(4) /* 96444e2ff3SArnaldo Carvalho de Melo * Not susceptible to Speculative Store Bypass 97444e2ff3SArnaldo Carvalho de Melo * attack, so no Speculative Store Bypass 98444e2ff3SArnaldo Carvalho de Melo * control required. 99444e2ff3SArnaldo Carvalho de Melo */ 100444e2ff3SArnaldo Carvalho de Melo #define ARCH_CAP_MDS_NO BIT(5) /* 101444e2ff3SArnaldo Carvalho de Melo * Not susceptible to 102444e2ff3SArnaldo Carvalho de Melo * Microarchitectural Data 103444e2ff3SArnaldo Carvalho de Melo * Sampling (MDS) vulnerabilities. 104444e2ff3SArnaldo Carvalho de Melo */ 1058122b047SArnaldo Carvalho de Melo #define ARCH_CAP_PSCHANGE_MC_NO BIT(6) /* 1068122b047SArnaldo Carvalho de Melo * The processor is not susceptible to a 1078122b047SArnaldo Carvalho de Melo * machine check error due to modifying the 1088122b047SArnaldo Carvalho de Melo * code page size along with either the 1098122b047SArnaldo Carvalho de Melo * physical address or cache type 1108122b047SArnaldo Carvalho de Melo * without TLB invalidation. 1118122b047SArnaldo Carvalho de Melo */ 1128122b047SArnaldo Carvalho de Melo #define ARCH_CAP_TSX_CTRL_MSR BIT(7) /* MSR for TSX control is available. */ 1138122b047SArnaldo Carvalho de Melo #define ARCH_CAP_TAA_NO BIT(8) /* 1148122b047SArnaldo Carvalho de Melo * Not susceptible to 1158122b047SArnaldo Carvalho de Melo * TSX Async Abort (TAA) vulnerabilities. 1168122b047SArnaldo Carvalho de Melo */ 117444e2ff3SArnaldo Carvalho de Melo 118444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_FLUSH_CMD 0x0000010b 119444e2ff3SArnaldo Carvalho de Melo #define L1D_FLUSH BIT(0) /* 120444e2ff3SArnaldo Carvalho de Melo * Writeback and invalidate the 121444e2ff3SArnaldo Carvalho de Melo * L1 data cache. 122444e2ff3SArnaldo Carvalho de Melo */ 123444e2ff3SArnaldo Carvalho de Melo 124444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_BBL_CR_CTL 0x00000119 125444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_BBL_CR_CTL3 0x0000011e 126444e2ff3SArnaldo Carvalho de Melo 1278122b047SArnaldo Carvalho de Melo #define MSR_IA32_TSX_CTRL 0x00000122 1288122b047SArnaldo Carvalho de Melo #define TSX_CTRL_RTM_DISABLE BIT(0) /* Disable RTM feature */ 1298122b047SArnaldo Carvalho de Melo #define TSX_CTRL_CPUID_CLEAR BIT(1) /* Disable TSX enumeration */ 1308122b047SArnaldo Carvalho de Melo 131444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_SYSENTER_CS 0x00000174 132444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_SYSENTER_ESP 0x00000175 133444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_SYSENTER_EIP 0x00000176 134444e2ff3SArnaldo Carvalho de Melo 135444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_MCG_CAP 0x00000179 136444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_MCG_STATUS 0x0000017a 137444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_MCG_CTL 0x0000017b 138444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_MCG_EXT_CTL 0x000004d0 139444e2ff3SArnaldo Carvalho de Melo 140444e2ff3SArnaldo Carvalho de Melo #define MSR_OFFCORE_RSP_0 0x000001a6 141444e2ff3SArnaldo Carvalho de Melo #define MSR_OFFCORE_RSP_1 0x000001a7 142444e2ff3SArnaldo Carvalho de Melo #define MSR_TURBO_RATIO_LIMIT 0x000001ad 143444e2ff3SArnaldo Carvalho de Melo #define MSR_TURBO_RATIO_LIMIT1 0x000001ae 144444e2ff3SArnaldo Carvalho de Melo #define MSR_TURBO_RATIO_LIMIT2 0x000001af 145444e2ff3SArnaldo Carvalho de Melo 146444e2ff3SArnaldo Carvalho de Melo #define MSR_LBR_SELECT 0x000001c8 147444e2ff3SArnaldo Carvalho de Melo #define MSR_LBR_TOS 0x000001c9 148444e2ff3SArnaldo Carvalho de Melo #define MSR_LBR_NHM_FROM 0x00000680 149444e2ff3SArnaldo Carvalho de Melo #define MSR_LBR_NHM_TO 0x000006c0 150444e2ff3SArnaldo Carvalho de Melo #define MSR_LBR_CORE_FROM 0x00000040 151444e2ff3SArnaldo Carvalho de Melo #define MSR_LBR_CORE_TO 0x00000060 152444e2ff3SArnaldo Carvalho de Melo 153444e2ff3SArnaldo Carvalho de Melo #define MSR_LBR_INFO_0 0x00000dc0 /* ... 0xddf for _31 */ 154444e2ff3SArnaldo Carvalho de Melo #define LBR_INFO_MISPRED BIT_ULL(63) 155444e2ff3SArnaldo Carvalho de Melo #define LBR_INFO_IN_TX BIT_ULL(62) 156444e2ff3SArnaldo Carvalho de Melo #define LBR_INFO_ABORT BIT_ULL(61) 157444e2ff3SArnaldo Carvalho de Melo #define LBR_INFO_CYCLES 0xffff 158444e2ff3SArnaldo Carvalho de Melo 159444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_PEBS_ENABLE 0x000003f1 160444e2ff3SArnaldo Carvalho de Melo #define MSR_PEBS_DATA_CFG 0x000003f2 161444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_DS_AREA 0x00000600 162444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_PERF_CAPABILITIES 0x00000345 163444e2ff3SArnaldo Carvalho de Melo #define MSR_PEBS_LD_LAT_THRESHOLD 0x000003f6 164444e2ff3SArnaldo Carvalho de Melo 165444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_RTIT_CTL 0x00000570 166444e2ff3SArnaldo Carvalho de Melo #define RTIT_CTL_TRACEEN BIT(0) 167444e2ff3SArnaldo Carvalho de Melo #define RTIT_CTL_CYCLEACC BIT(1) 168444e2ff3SArnaldo Carvalho de Melo #define RTIT_CTL_OS BIT(2) 169444e2ff3SArnaldo Carvalho de Melo #define RTIT_CTL_USR BIT(3) 170444e2ff3SArnaldo Carvalho de Melo #define RTIT_CTL_PWR_EVT_EN BIT(4) 171444e2ff3SArnaldo Carvalho de Melo #define RTIT_CTL_FUP_ON_PTW BIT(5) 172444e2ff3SArnaldo Carvalho de Melo #define RTIT_CTL_FABRIC_EN BIT(6) 173444e2ff3SArnaldo Carvalho de Melo #define RTIT_CTL_CR3EN BIT(7) 174444e2ff3SArnaldo Carvalho de Melo #define RTIT_CTL_TOPA BIT(8) 175444e2ff3SArnaldo Carvalho de Melo #define RTIT_CTL_MTC_EN BIT(9) 176444e2ff3SArnaldo Carvalho de Melo #define RTIT_CTL_TSC_EN BIT(10) 177444e2ff3SArnaldo Carvalho de Melo #define RTIT_CTL_DISRETC BIT(11) 178444e2ff3SArnaldo Carvalho de Melo #define RTIT_CTL_PTW_EN BIT(12) 179444e2ff3SArnaldo Carvalho de Melo #define RTIT_CTL_BRANCH_EN BIT(13) 180444e2ff3SArnaldo Carvalho de Melo #define RTIT_CTL_MTC_RANGE_OFFSET 14 181444e2ff3SArnaldo Carvalho de Melo #define RTIT_CTL_MTC_RANGE (0x0full << RTIT_CTL_MTC_RANGE_OFFSET) 182444e2ff3SArnaldo Carvalho de Melo #define RTIT_CTL_CYC_THRESH_OFFSET 19 183444e2ff3SArnaldo Carvalho de Melo #define RTIT_CTL_CYC_THRESH (0x0full << RTIT_CTL_CYC_THRESH_OFFSET) 184444e2ff3SArnaldo Carvalho de Melo #define RTIT_CTL_PSB_FREQ_OFFSET 24 185444e2ff3SArnaldo Carvalho de Melo #define RTIT_CTL_PSB_FREQ (0x0full << RTIT_CTL_PSB_FREQ_OFFSET) 186444e2ff3SArnaldo Carvalho de Melo #define RTIT_CTL_ADDR0_OFFSET 32 187444e2ff3SArnaldo Carvalho de Melo #define RTIT_CTL_ADDR0 (0x0full << RTIT_CTL_ADDR0_OFFSET) 188444e2ff3SArnaldo Carvalho de Melo #define RTIT_CTL_ADDR1_OFFSET 36 189444e2ff3SArnaldo Carvalho de Melo #define RTIT_CTL_ADDR1 (0x0full << RTIT_CTL_ADDR1_OFFSET) 190444e2ff3SArnaldo Carvalho de Melo #define RTIT_CTL_ADDR2_OFFSET 40 191444e2ff3SArnaldo Carvalho de Melo #define RTIT_CTL_ADDR2 (0x0full << RTIT_CTL_ADDR2_OFFSET) 192444e2ff3SArnaldo Carvalho de Melo #define RTIT_CTL_ADDR3_OFFSET 44 193444e2ff3SArnaldo Carvalho de Melo #define RTIT_CTL_ADDR3 (0x0full << RTIT_CTL_ADDR3_OFFSET) 194444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_RTIT_STATUS 0x00000571 195444e2ff3SArnaldo Carvalho de Melo #define RTIT_STATUS_FILTEREN BIT(0) 196444e2ff3SArnaldo Carvalho de Melo #define RTIT_STATUS_CONTEXTEN BIT(1) 197444e2ff3SArnaldo Carvalho de Melo #define RTIT_STATUS_TRIGGEREN BIT(2) 198444e2ff3SArnaldo Carvalho de Melo #define RTIT_STATUS_BUFFOVF BIT(3) 199444e2ff3SArnaldo Carvalho de Melo #define RTIT_STATUS_ERROR BIT(4) 200444e2ff3SArnaldo Carvalho de Melo #define RTIT_STATUS_STOPPED BIT(5) 201444e2ff3SArnaldo Carvalho de Melo #define RTIT_STATUS_BYTECNT_OFFSET 32 202444e2ff3SArnaldo Carvalho de Melo #define RTIT_STATUS_BYTECNT (0x1ffffull << RTIT_STATUS_BYTECNT_OFFSET) 203444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_RTIT_ADDR0_A 0x00000580 204444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_RTIT_ADDR0_B 0x00000581 205444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_RTIT_ADDR1_A 0x00000582 206444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_RTIT_ADDR1_B 0x00000583 207444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_RTIT_ADDR2_A 0x00000584 208444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_RTIT_ADDR2_B 0x00000585 209444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_RTIT_ADDR3_A 0x00000586 210444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_RTIT_ADDR3_B 0x00000587 211444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_RTIT_CR3_MATCH 0x00000572 212444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_RTIT_OUTPUT_BASE 0x00000560 213444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_RTIT_OUTPUT_MASK 0x00000561 214444e2ff3SArnaldo Carvalho de Melo 215444e2ff3SArnaldo Carvalho de Melo #define MSR_MTRRfix64K_00000 0x00000250 216444e2ff3SArnaldo Carvalho de Melo #define MSR_MTRRfix16K_80000 0x00000258 217444e2ff3SArnaldo Carvalho de Melo #define MSR_MTRRfix16K_A0000 0x00000259 218444e2ff3SArnaldo Carvalho de Melo #define MSR_MTRRfix4K_C0000 0x00000268 219444e2ff3SArnaldo Carvalho de Melo #define MSR_MTRRfix4K_C8000 0x00000269 220444e2ff3SArnaldo Carvalho de Melo #define MSR_MTRRfix4K_D0000 0x0000026a 221444e2ff3SArnaldo Carvalho de Melo #define MSR_MTRRfix4K_D8000 0x0000026b 222444e2ff3SArnaldo Carvalho de Melo #define MSR_MTRRfix4K_E0000 0x0000026c 223444e2ff3SArnaldo Carvalho de Melo #define MSR_MTRRfix4K_E8000 0x0000026d 224444e2ff3SArnaldo Carvalho de Melo #define MSR_MTRRfix4K_F0000 0x0000026e 225444e2ff3SArnaldo Carvalho de Melo #define MSR_MTRRfix4K_F8000 0x0000026f 226444e2ff3SArnaldo Carvalho de Melo #define MSR_MTRRdefType 0x000002ff 227444e2ff3SArnaldo Carvalho de Melo 228444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_CR_PAT 0x00000277 229444e2ff3SArnaldo Carvalho de Melo 230444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_DEBUGCTLMSR 0x000001d9 231444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_LASTBRANCHFROMIP 0x000001db 232444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_LASTBRANCHTOIP 0x000001dc 233444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_LASTINTFROMIP 0x000001dd 234444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_LASTINTTOIP 0x000001de 235444e2ff3SArnaldo Carvalho de Melo 236444e2ff3SArnaldo Carvalho de Melo /* DEBUGCTLMSR bits (others vary by model): */ 237444e2ff3SArnaldo Carvalho de Melo #define DEBUGCTLMSR_LBR (1UL << 0) /* last branch recording */ 238444e2ff3SArnaldo Carvalho de Melo #define DEBUGCTLMSR_BTF_SHIFT 1 239444e2ff3SArnaldo Carvalho de Melo #define DEBUGCTLMSR_BTF (1UL << 1) /* single-step on branches */ 240444e2ff3SArnaldo Carvalho de Melo #define DEBUGCTLMSR_TR (1UL << 6) 241444e2ff3SArnaldo Carvalho de Melo #define DEBUGCTLMSR_BTS (1UL << 7) 242444e2ff3SArnaldo Carvalho de Melo #define DEBUGCTLMSR_BTINT (1UL << 8) 243444e2ff3SArnaldo Carvalho de Melo #define DEBUGCTLMSR_BTS_OFF_OS (1UL << 9) 244444e2ff3SArnaldo Carvalho de Melo #define DEBUGCTLMSR_BTS_OFF_USR (1UL << 10) 245444e2ff3SArnaldo Carvalho de Melo #define DEBUGCTLMSR_FREEZE_LBRS_ON_PMI (1UL << 11) 246444e2ff3SArnaldo Carvalho de Melo #define DEBUGCTLMSR_FREEZE_PERFMON_ON_PMI (1UL << 12) 247444e2ff3SArnaldo Carvalho de Melo #define DEBUGCTLMSR_FREEZE_IN_SMM_BIT 14 248444e2ff3SArnaldo Carvalho de Melo #define DEBUGCTLMSR_FREEZE_IN_SMM (1UL << DEBUGCTLMSR_FREEZE_IN_SMM_BIT) 249444e2ff3SArnaldo Carvalho de Melo 250444e2ff3SArnaldo Carvalho de Melo #define MSR_PEBS_FRONTEND 0x000003f7 251444e2ff3SArnaldo Carvalho de Melo 252444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_POWER_CTL 0x000001fc 253444e2ff3SArnaldo Carvalho de Melo 254444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_MC0_CTL 0x00000400 255444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_MC0_STATUS 0x00000401 256444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_MC0_ADDR 0x00000402 257444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_MC0_MISC 0x00000403 258444e2ff3SArnaldo Carvalho de Melo 259444e2ff3SArnaldo Carvalho de Melo /* C-state Residency Counters */ 260444e2ff3SArnaldo Carvalho de Melo #define MSR_PKG_C3_RESIDENCY 0x000003f8 261444e2ff3SArnaldo Carvalho de Melo #define MSR_PKG_C6_RESIDENCY 0x000003f9 262444e2ff3SArnaldo Carvalho de Melo #define MSR_ATOM_PKG_C6_RESIDENCY 0x000003fa 263444e2ff3SArnaldo Carvalho de Melo #define MSR_PKG_C7_RESIDENCY 0x000003fa 264444e2ff3SArnaldo Carvalho de Melo #define MSR_CORE_C3_RESIDENCY 0x000003fc 265444e2ff3SArnaldo Carvalho de Melo #define MSR_CORE_C6_RESIDENCY 0x000003fd 266444e2ff3SArnaldo Carvalho de Melo #define MSR_CORE_C7_RESIDENCY 0x000003fe 267444e2ff3SArnaldo Carvalho de Melo #define MSR_KNL_CORE_C6_RESIDENCY 0x000003ff 268444e2ff3SArnaldo Carvalho de Melo #define MSR_PKG_C2_RESIDENCY 0x0000060d 269444e2ff3SArnaldo Carvalho de Melo #define MSR_PKG_C8_RESIDENCY 0x00000630 270444e2ff3SArnaldo Carvalho de Melo #define MSR_PKG_C9_RESIDENCY 0x00000631 271444e2ff3SArnaldo Carvalho de Melo #define MSR_PKG_C10_RESIDENCY 0x00000632 272444e2ff3SArnaldo Carvalho de Melo 273444e2ff3SArnaldo Carvalho de Melo /* Interrupt Response Limit */ 274444e2ff3SArnaldo Carvalho de Melo #define MSR_PKGC3_IRTL 0x0000060a 275444e2ff3SArnaldo Carvalho de Melo #define MSR_PKGC6_IRTL 0x0000060b 276444e2ff3SArnaldo Carvalho de Melo #define MSR_PKGC7_IRTL 0x0000060c 277444e2ff3SArnaldo Carvalho de Melo #define MSR_PKGC8_IRTL 0x00000633 278444e2ff3SArnaldo Carvalho de Melo #define MSR_PKGC9_IRTL 0x00000634 279444e2ff3SArnaldo Carvalho de Melo #define MSR_PKGC10_IRTL 0x00000635 280444e2ff3SArnaldo Carvalho de Melo 281444e2ff3SArnaldo Carvalho de Melo /* Run Time Average Power Limiting (RAPL) Interface */ 282444e2ff3SArnaldo Carvalho de Melo 283444e2ff3SArnaldo Carvalho de Melo #define MSR_RAPL_POWER_UNIT 0x00000606 284444e2ff3SArnaldo Carvalho de Melo 285444e2ff3SArnaldo Carvalho de Melo #define MSR_PKG_POWER_LIMIT 0x00000610 286444e2ff3SArnaldo Carvalho de Melo #define MSR_PKG_ENERGY_STATUS 0x00000611 287444e2ff3SArnaldo Carvalho de Melo #define MSR_PKG_PERF_STATUS 0x00000613 288444e2ff3SArnaldo Carvalho de Melo #define MSR_PKG_POWER_INFO 0x00000614 289444e2ff3SArnaldo Carvalho de Melo 290444e2ff3SArnaldo Carvalho de Melo #define MSR_DRAM_POWER_LIMIT 0x00000618 291444e2ff3SArnaldo Carvalho de Melo #define MSR_DRAM_ENERGY_STATUS 0x00000619 292444e2ff3SArnaldo Carvalho de Melo #define MSR_DRAM_PERF_STATUS 0x0000061b 293444e2ff3SArnaldo Carvalho de Melo #define MSR_DRAM_POWER_INFO 0x0000061c 294444e2ff3SArnaldo Carvalho de Melo 295444e2ff3SArnaldo Carvalho de Melo #define MSR_PP0_POWER_LIMIT 0x00000638 296444e2ff3SArnaldo Carvalho de Melo #define MSR_PP0_ENERGY_STATUS 0x00000639 297444e2ff3SArnaldo Carvalho de Melo #define MSR_PP0_POLICY 0x0000063a 298444e2ff3SArnaldo Carvalho de Melo #define MSR_PP0_PERF_STATUS 0x0000063b 299444e2ff3SArnaldo Carvalho de Melo 300444e2ff3SArnaldo Carvalho de Melo #define MSR_PP1_POWER_LIMIT 0x00000640 301444e2ff3SArnaldo Carvalho de Melo #define MSR_PP1_ENERGY_STATUS 0x00000641 302444e2ff3SArnaldo Carvalho de Melo #define MSR_PP1_POLICY 0x00000642 303444e2ff3SArnaldo Carvalho de Melo 3043b1f47d6SArnaldo Carvalho de Melo #define MSR_AMD_PKG_ENERGY_STATUS 0xc001029b 3053b1f47d6SArnaldo Carvalho de Melo #define MSR_AMD_RAPL_POWER_UNIT 0xc0010299 3063b1f47d6SArnaldo Carvalho de Melo 307444e2ff3SArnaldo Carvalho de Melo /* Config TDP MSRs */ 308444e2ff3SArnaldo Carvalho de Melo #define MSR_CONFIG_TDP_NOMINAL 0x00000648 309444e2ff3SArnaldo Carvalho de Melo #define MSR_CONFIG_TDP_LEVEL_1 0x00000649 310444e2ff3SArnaldo Carvalho de Melo #define MSR_CONFIG_TDP_LEVEL_2 0x0000064A 311444e2ff3SArnaldo Carvalho de Melo #define MSR_CONFIG_TDP_CONTROL 0x0000064B 312444e2ff3SArnaldo Carvalho de Melo #define MSR_TURBO_ACTIVATION_RATIO 0x0000064C 313444e2ff3SArnaldo Carvalho de Melo 314444e2ff3SArnaldo Carvalho de Melo #define MSR_PLATFORM_ENERGY_STATUS 0x0000064D 315444e2ff3SArnaldo Carvalho de Melo 316444e2ff3SArnaldo Carvalho de Melo #define MSR_PKG_WEIGHTED_CORE_C0_RES 0x00000658 317444e2ff3SArnaldo Carvalho de Melo #define MSR_PKG_ANY_CORE_C0_RES 0x00000659 318444e2ff3SArnaldo Carvalho de Melo #define MSR_PKG_ANY_GFXE_C0_RES 0x0000065A 319444e2ff3SArnaldo Carvalho de Melo #define MSR_PKG_BOTH_CORE_GFXE_C0_RES 0x0000065B 320444e2ff3SArnaldo Carvalho de Melo 321444e2ff3SArnaldo Carvalho de Melo #define MSR_CORE_C1_RES 0x00000660 322444e2ff3SArnaldo Carvalho de Melo #define MSR_MODULE_C6_RES_MS 0x00000664 323444e2ff3SArnaldo Carvalho de Melo 324444e2ff3SArnaldo Carvalho de Melo #define MSR_CC6_DEMOTION_POLICY_CONFIG 0x00000668 325444e2ff3SArnaldo Carvalho de Melo #define MSR_MC6_DEMOTION_POLICY_CONFIG 0x00000669 326444e2ff3SArnaldo Carvalho de Melo 327444e2ff3SArnaldo Carvalho de Melo #define MSR_ATOM_CORE_RATIOS 0x0000066a 328444e2ff3SArnaldo Carvalho de Melo #define MSR_ATOM_CORE_VIDS 0x0000066b 329444e2ff3SArnaldo Carvalho de Melo #define MSR_ATOM_CORE_TURBO_RATIOS 0x0000066c 330444e2ff3SArnaldo Carvalho de Melo #define MSR_ATOM_CORE_TURBO_VIDS 0x0000066d 331444e2ff3SArnaldo Carvalho de Melo 332444e2ff3SArnaldo Carvalho de Melo 333444e2ff3SArnaldo Carvalho de Melo #define MSR_CORE_PERF_LIMIT_REASONS 0x00000690 334444e2ff3SArnaldo Carvalho de Melo #define MSR_GFX_PERF_LIMIT_REASONS 0x000006B0 335444e2ff3SArnaldo Carvalho de Melo #define MSR_RING_PERF_LIMIT_REASONS 0x000006B1 336444e2ff3SArnaldo Carvalho de Melo 337444e2ff3SArnaldo Carvalho de Melo /* Hardware P state interface */ 338444e2ff3SArnaldo Carvalho de Melo #define MSR_PPERF 0x0000064e 339444e2ff3SArnaldo Carvalho de Melo #define MSR_PERF_LIMIT_REASONS 0x0000064f 340444e2ff3SArnaldo Carvalho de Melo #define MSR_PM_ENABLE 0x00000770 341444e2ff3SArnaldo Carvalho de Melo #define MSR_HWP_CAPABILITIES 0x00000771 342444e2ff3SArnaldo Carvalho de Melo #define MSR_HWP_REQUEST_PKG 0x00000772 343444e2ff3SArnaldo Carvalho de Melo #define MSR_HWP_INTERRUPT 0x00000773 344444e2ff3SArnaldo Carvalho de Melo #define MSR_HWP_REQUEST 0x00000774 345444e2ff3SArnaldo Carvalho de Melo #define MSR_HWP_STATUS 0x00000777 346444e2ff3SArnaldo Carvalho de Melo 347444e2ff3SArnaldo Carvalho de Melo /* CPUID.6.EAX */ 348444e2ff3SArnaldo Carvalho de Melo #define HWP_BASE_BIT (1<<7) 349444e2ff3SArnaldo Carvalho de Melo #define HWP_NOTIFICATIONS_BIT (1<<8) 350444e2ff3SArnaldo Carvalho de Melo #define HWP_ACTIVITY_WINDOW_BIT (1<<9) 351444e2ff3SArnaldo Carvalho de Melo #define HWP_ENERGY_PERF_PREFERENCE_BIT (1<<10) 352444e2ff3SArnaldo Carvalho de Melo #define HWP_PACKAGE_LEVEL_REQUEST_BIT (1<<11) 353444e2ff3SArnaldo Carvalho de Melo 354444e2ff3SArnaldo Carvalho de Melo /* IA32_HWP_CAPABILITIES */ 355444e2ff3SArnaldo Carvalho de Melo #define HWP_HIGHEST_PERF(x) (((x) >> 0) & 0xff) 356444e2ff3SArnaldo Carvalho de Melo #define HWP_GUARANTEED_PERF(x) (((x) >> 8) & 0xff) 357444e2ff3SArnaldo Carvalho de Melo #define HWP_MOSTEFFICIENT_PERF(x) (((x) >> 16) & 0xff) 358444e2ff3SArnaldo Carvalho de Melo #define HWP_LOWEST_PERF(x) (((x) >> 24) & 0xff) 359444e2ff3SArnaldo Carvalho de Melo 360444e2ff3SArnaldo Carvalho de Melo /* IA32_HWP_REQUEST */ 361444e2ff3SArnaldo Carvalho de Melo #define HWP_MIN_PERF(x) (x & 0xff) 362444e2ff3SArnaldo Carvalho de Melo #define HWP_MAX_PERF(x) ((x & 0xff) << 8) 363444e2ff3SArnaldo Carvalho de Melo #define HWP_DESIRED_PERF(x) ((x & 0xff) << 16) 364444e2ff3SArnaldo Carvalho de Melo #define HWP_ENERGY_PERF_PREFERENCE(x) (((unsigned long long) x & 0xff) << 24) 365444e2ff3SArnaldo Carvalho de Melo #define HWP_EPP_PERFORMANCE 0x00 366444e2ff3SArnaldo Carvalho de Melo #define HWP_EPP_BALANCE_PERFORMANCE 0x80 367444e2ff3SArnaldo Carvalho de Melo #define HWP_EPP_BALANCE_POWERSAVE 0xC0 368444e2ff3SArnaldo Carvalho de Melo #define HWP_EPP_POWERSAVE 0xFF 369444e2ff3SArnaldo Carvalho de Melo #define HWP_ACTIVITY_WINDOW(x) ((unsigned long long)(x & 0xff3) << 32) 370444e2ff3SArnaldo Carvalho de Melo #define HWP_PACKAGE_CONTROL(x) ((unsigned long long)(x & 0x1) << 42) 371444e2ff3SArnaldo Carvalho de Melo 372444e2ff3SArnaldo Carvalho de Melo /* IA32_HWP_STATUS */ 373444e2ff3SArnaldo Carvalho de Melo #define HWP_GUARANTEED_CHANGE(x) (x & 0x1) 374444e2ff3SArnaldo Carvalho de Melo #define HWP_EXCURSION_TO_MINIMUM(x) (x & 0x4) 375444e2ff3SArnaldo Carvalho de Melo 376444e2ff3SArnaldo Carvalho de Melo /* IA32_HWP_INTERRUPT */ 377444e2ff3SArnaldo Carvalho de Melo #define HWP_CHANGE_TO_GUARANTEED_INT(x) (x & 0x1) 378444e2ff3SArnaldo Carvalho de Melo #define HWP_EXCURSION_TO_MINIMUM_INT(x) (x & 0x2) 379444e2ff3SArnaldo Carvalho de Melo 380444e2ff3SArnaldo Carvalho de Melo #define MSR_AMD64_MC0_MASK 0xc0010044 381444e2ff3SArnaldo Carvalho de Melo 382444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_MCx_CTL(x) (MSR_IA32_MC0_CTL + 4*(x)) 383444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_MCx_STATUS(x) (MSR_IA32_MC0_STATUS + 4*(x)) 384444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_MCx_ADDR(x) (MSR_IA32_MC0_ADDR + 4*(x)) 385444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_MCx_MISC(x) (MSR_IA32_MC0_MISC + 4*(x)) 386444e2ff3SArnaldo Carvalho de Melo 387444e2ff3SArnaldo Carvalho de Melo #define MSR_AMD64_MCx_MASK(x) (MSR_AMD64_MC0_MASK + (x)) 388444e2ff3SArnaldo Carvalho de Melo 389444e2ff3SArnaldo Carvalho de Melo /* These are consecutive and not in the normal 4er MCE bank block */ 390444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_MC0_CTL2 0x00000280 391444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_MCx_CTL2(x) (MSR_IA32_MC0_CTL2 + (x)) 392444e2ff3SArnaldo Carvalho de Melo 393444e2ff3SArnaldo Carvalho de Melo #define MSR_P6_PERFCTR0 0x000000c1 394444e2ff3SArnaldo Carvalho de Melo #define MSR_P6_PERFCTR1 0x000000c2 395444e2ff3SArnaldo Carvalho de Melo #define MSR_P6_EVNTSEL0 0x00000186 396444e2ff3SArnaldo Carvalho de Melo #define MSR_P6_EVNTSEL1 0x00000187 397444e2ff3SArnaldo Carvalho de Melo 398444e2ff3SArnaldo Carvalho de Melo #define MSR_KNC_PERFCTR0 0x00000020 399444e2ff3SArnaldo Carvalho de Melo #define MSR_KNC_PERFCTR1 0x00000021 400444e2ff3SArnaldo Carvalho de Melo #define MSR_KNC_EVNTSEL0 0x00000028 401444e2ff3SArnaldo Carvalho de Melo #define MSR_KNC_EVNTSEL1 0x00000029 402444e2ff3SArnaldo Carvalho de Melo 403444e2ff3SArnaldo Carvalho de Melo /* Alternative perfctr range with full access. */ 404444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_PMC0 0x000004c1 405444e2ff3SArnaldo Carvalho de Melo 406444e2ff3SArnaldo Carvalho de Melo /* Auto-reload via MSR instead of DS area */ 407444e2ff3SArnaldo Carvalho de Melo #define MSR_RELOAD_PMC0 0x000014c1 408444e2ff3SArnaldo Carvalho de Melo #define MSR_RELOAD_FIXED_CTR0 0x00001309 409444e2ff3SArnaldo Carvalho de Melo 410444e2ff3SArnaldo Carvalho de Melo /* 411444e2ff3SArnaldo Carvalho de Melo * AMD64 MSRs. Not complete. See the architecture manual for a more 412444e2ff3SArnaldo Carvalho de Melo * complete list. 413444e2ff3SArnaldo Carvalho de Melo */ 414444e2ff3SArnaldo Carvalho de Melo #define MSR_AMD64_PATCH_LEVEL 0x0000008b 415444e2ff3SArnaldo Carvalho de Melo #define MSR_AMD64_TSC_RATIO 0xc0000104 416444e2ff3SArnaldo Carvalho de Melo #define MSR_AMD64_NB_CFG 0xc001001f 417444e2ff3SArnaldo Carvalho de Melo #define MSR_AMD64_CPUID_FN_1 0xc0011004 418444e2ff3SArnaldo Carvalho de Melo #define MSR_AMD64_PATCH_LOADER 0xc0010020 419444e2ff3SArnaldo Carvalho de Melo #define MSR_AMD_PERF_CTL 0xc0010062 420444e2ff3SArnaldo Carvalho de Melo #define MSR_AMD_PERF_STATUS 0xc0010063 421444e2ff3SArnaldo Carvalho de Melo #define MSR_AMD_PSTATE_DEF_BASE 0xc0010064 422444e2ff3SArnaldo Carvalho de Melo #define MSR_AMD64_OSVW_ID_LENGTH 0xc0010140 423444e2ff3SArnaldo Carvalho de Melo #define MSR_AMD64_OSVW_STATUS 0xc0010141 4248122b047SArnaldo Carvalho de Melo #define MSR_AMD_PPIN_CTL 0xc00102f0 4258122b047SArnaldo Carvalho de Melo #define MSR_AMD_PPIN 0xc00102f1 426444e2ff3SArnaldo Carvalho de Melo #define MSR_AMD64_LS_CFG 0xc0011020 427444e2ff3SArnaldo Carvalho de Melo #define MSR_AMD64_DC_CFG 0xc0011022 428444e2ff3SArnaldo Carvalho de Melo #define MSR_AMD64_BU_CFG2 0xc001102a 429444e2ff3SArnaldo Carvalho de Melo #define MSR_AMD64_IBSFETCHCTL 0xc0011030 430444e2ff3SArnaldo Carvalho de Melo #define MSR_AMD64_IBSFETCHLINAD 0xc0011031 431444e2ff3SArnaldo Carvalho de Melo #define MSR_AMD64_IBSFETCHPHYSAD 0xc0011032 432444e2ff3SArnaldo Carvalho de Melo #define MSR_AMD64_IBSFETCH_REG_COUNT 3 433444e2ff3SArnaldo Carvalho de Melo #define MSR_AMD64_IBSFETCH_REG_MASK ((1UL<<MSR_AMD64_IBSFETCH_REG_COUNT)-1) 434444e2ff3SArnaldo Carvalho de Melo #define MSR_AMD64_IBSOPCTL 0xc0011033 435444e2ff3SArnaldo Carvalho de Melo #define MSR_AMD64_IBSOPRIP 0xc0011034 436444e2ff3SArnaldo Carvalho de Melo #define MSR_AMD64_IBSOPDATA 0xc0011035 437444e2ff3SArnaldo Carvalho de Melo #define MSR_AMD64_IBSOPDATA2 0xc0011036 438444e2ff3SArnaldo Carvalho de Melo #define MSR_AMD64_IBSOPDATA3 0xc0011037 439444e2ff3SArnaldo Carvalho de Melo #define MSR_AMD64_IBSDCLINAD 0xc0011038 440444e2ff3SArnaldo Carvalho de Melo #define MSR_AMD64_IBSDCPHYSAD 0xc0011039 441444e2ff3SArnaldo Carvalho de Melo #define MSR_AMD64_IBSOP_REG_COUNT 7 442444e2ff3SArnaldo Carvalho de Melo #define MSR_AMD64_IBSOP_REG_MASK ((1UL<<MSR_AMD64_IBSOP_REG_COUNT)-1) 443444e2ff3SArnaldo Carvalho de Melo #define MSR_AMD64_IBSCTL 0xc001103a 444444e2ff3SArnaldo Carvalho de Melo #define MSR_AMD64_IBSBRTARGET 0xc001103b 445444e2ff3SArnaldo Carvalho de Melo #define MSR_AMD64_IBSOPDATA4 0xc001103d 446444e2ff3SArnaldo Carvalho de Melo #define MSR_AMD64_IBS_REG_COUNT_MAX 8 /* includes MSR_AMD64_IBSBRTARGET */ 447444e2ff3SArnaldo Carvalho de Melo #define MSR_AMD64_SEV 0xc0010131 448444e2ff3SArnaldo Carvalho de Melo #define MSR_AMD64_SEV_ENABLED_BIT 0 449444e2ff3SArnaldo Carvalho de Melo #define MSR_AMD64_SEV_ENABLED BIT_ULL(MSR_AMD64_SEV_ENABLED_BIT) 450444e2ff3SArnaldo Carvalho de Melo 451444e2ff3SArnaldo Carvalho de Melo #define MSR_AMD64_VIRT_SPEC_CTRL 0xc001011f 452444e2ff3SArnaldo Carvalho de Melo 453444e2ff3SArnaldo Carvalho de Melo /* Fam 17h MSRs */ 454444e2ff3SArnaldo Carvalho de Melo #define MSR_F17H_IRPERF 0xc00000e9 455444e2ff3SArnaldo Carvalho de Melo 456444e2ff3SArnaldo Carvalho de Melo /* Fam 16h MSRs */ 457444e2ff3SArnaldo Carvalho de Melo #define MSR_F16H_L2I_PERF_CTL 0xc0010230 458444e2ff3SArnaldo Carvalho de Melo #define MSR_F16H_L2I_PERF_CTR 0xc0010231 459444e2ff3SArnaldo Carvalho de Melo #define MSR_F16H_DR1_ADDR_MASK 0xc0011019 460444e2ff3SArnaldo Carvalho de Melo #define MSR_F16H_DR2_ADDR_MASK 0xc001101a 461444e2ff3SArnaldo Carvalho de Melo #define MSR_F16H_DR3_ADDR_MASK 0xc001101b 462444e2ff3SArnaldo Carvalho de Melo #define MSR_F16H_DR0_ADDR_MASK 0xc0011027 463444e2ff3SArnaldo Carvalho de Melo 464444e2ff3SArnaldo Carvalho de Melo /* Fam 15h MSRs */ 465444e2ff3SArnaldo Carvalho de Melo #define MSR_F15H_PERF_CTL 0xc0010200 466444e2ff3SArnaldo Carvalho de Melo #define MSR_F15H_PERF_CTL0 MSR_F15H_PERF_CTL 467444e2ff3SArnaldo Carvalho de Melo #define MSR_F15H_PERF_CTL1 (MSR_F15H_PERF_CTL + 2) 468444e2ff3SArnaldo Carvalho de Melo #define MSR_F15H_PERF_CTL2 (MSR_F15H_PERF_CTL + 4) 469444e2ff3SArnaldo Carvalho de Melo #define MSR_F15H_PERF_CTL3 (MSR_F15H_PERF_CTL + 6) 470444e2ff3SArnaldo Carvalho de Melo #define MSR_F15H_PERF_CTL4 (MSR_F15H_PERF_CTL + 8) 471444e2ff3SArnaldo Carvalho de Melo #define MSR_F15H_PERF_CTL5 (MSR_F15H_PERF_CTL + 10) 472444e2ff3SArnaldo Carvalho de Melo 473444e2ff3SArnaldo Carvalho de Melo #define MSR_F15H_PERF_CTR 0xc0010201 474444e2ff3SArnaldo Carvalho de Melo #define MSR_F15H_PERF_CTR0 MSR_F15H_PERF_CTR 475444e2ff3SArnaldo Carvalho de Melo #define MSR_F15H_PERF_CTR1 (MSR_F15H_PERF_CTR + 2) 476444e2ff3SArnaldo Carvalho de Melo #define MSR_F15H_PERF_CTR2 (MSR_F15H_PERF_CTR + 4) 477444e2ff3SArnaldo Carvalho de Melo #define MSR_F15H_PERF_CTR3 (MSR_F15H_PERF_CTR + 6) 478444e2ff3SArnaldo Carvalho de Melo #define MSR_F15H_PERF_CTR4 (MSR_F15H_PERF_CTR + 8) 479444e2ff3SArnaldo Carvalho de Melo #define MSR_F15H_PERF_CTR5 (MSR_F15H_PERF_CTR + 10) 480444e2ff3SArnaldo Carvalho de Melo 481444e2ff3SArnaldo Carvalho de Melo #define MSR_F15H_NB_PERF_CTL 0xc0010240 482444e2ff3SArnaldo Carvalho de Melo #define MSR_F15H_NB_PERF_CTR 0xc0010241 483444e2ff3SArnaldo Carvalho de Melo #define MSR_F15H_PTSC 0xc0010280 484444e2ff3SArnaldo Carvalho de Melo #define MSR_F15H_IC_CFG 0xc0011021 485444e2ff3SArnaldo Carvalho de Melo #define MSR_F15H_EX_CFG 0xc001102c 486444e2ff3SArnaldo Carvalho de Melo 487444e2ff3SArnaldo Carvalho de Melo /* Fam 10h MSRs */ 488444e2ff3SArnaldo Carvalho de Melo #define MSR_FAM10H_MMIO_CONF_BASE 0xc0010058 489444e2ff3SArnaldo Carvalho de Melo #define FAM10H_MMIO_CONF_ENABLE (1<<0) 490444e2ff3SArnaldo Carvalho de Melo #define FAM10H_MMIO_CONF_BUSRANGE_MASK 0xf 491444e2ff3SArnaldo Carvalho de Melo #define FAM10H_MMIO_CONF_BUSRANGE_SHIFT 2 492444e2ff3SArnaldo Carvalho de Melo #define FAM10H_MMIO_CONF_BASE_MASK 0xfffffffULL 493444e2ff3SArnaldo Carvalho de Melo #define FAM10H_MMIO_CONF_BASE_SHIFT 20 494444e2ff3SArnaldo Carvalho de Melo #define MSR_FAM10H_NODE_ID 0xc001100c 495444e2ff3SArnaldo Carvalho de Melo #define MSR_F10H_DECFG 0xc0011029 496444e2ff3SArnaldo Carvalho de Melo #define MSR_F10H_DECFG_LFENCE_SERIALIZE_BIT 1 497444e2ff3SArnaldo Carvalho de Melo #define MSR_F10H_DECFG_LFENCE_SERIALIZE BIT_ULL(MSR_F10H_DECFG_LFENCE_SERIALIZE_BIT) 498444e2ff3SArnaldo Carvalho de Melo 499444e2ff3SArnaldo Carvalho de Melo /* K8 MSRs */ 500444e2ff3SArnaldo Carvalho de Melo #define MSR_K8_TOP_MEM1 0xc001001a 501444e2ff3SArnaldo Carvalho de Melo #define MSR_K8_TOP_MEM2 0xc001001d 502444e2ff3SArnaldo Carvalho de Melo #define MSR_K8_SYSCFG 0xc0010010 503444e2ff3SArnaldo Carvalho de Melo #define MSR_K8_SYSCFG_MEM_ENCRYPT_BIT 23 504444e2ff3SArnaldo Carvalho de Melo #define MSR_K8_SYSCFG_MEM_ENCRYPT BIT_ULL(MSR_K8_SYSCFG_MEM_ENCRYPT_BIT) 505444e2ff3SArnaldo Carvalho de Melo #define MSR_K8_INT_PENDING_MSG 0xc0010055 506444e2ff3SArnaldo Carvalho de Melo /* C1E active bits in int pending message */ 507444e2ff3SArnaldo Carvalho de Melo #define K8_INTP_C1E_ACTIVE_MASK 0x18000000 508444e2ff3SArnaldo Carvalho de Melo #define MSR_K8_TSEG_ADDR 0xc0010112 509444e2ff3SArnaldo Carvalho de Melo #define MSR_K8_TSEG_MASK 0xc0010113 510444e2ff3SArnaldo Carvalho de Melo #define K8_MTRRFIXRANGE_DRAM_ENABLE 0x00040000 /* MtrrFixDramEn bit */ 511444e2ff3SArnaldo Carvalho de Melo #define K8_MTRRFIXRANGE_DRAM_MODIFY 0x00080000 /* MtrrFixDramModEn bit */ 512444e2ff3SArnaldo Carvalho de Melo #define K8_MTRR_RDMEM_WRMEM_MASK 0x18181818 /* Mask: RdMem|WrMem */ 513444e2ff3SArnaldo Carvalho de Melo 514444e2ff3SArnaldo Carvalho de Melo /* K7 MSRs */ 515444e2ff3SArnaldo Carvalho de Melo #define MSR_K7_EVNTSEL0 0xc0010000 516444e2ff3SArnaldo Carvalho de Melo #define MSR_K7_PERFCTR0 0xc0010004 517444e2ff3SArnaldo Carvalho de Melo #define MSR_K7_EVNTSEL1 0xc0010001 518444e2ff3SArnaldo Carvalho de Melo #define MSR_K7_PERFCTR1 0xc0010005 519444e2ff3SArnaldo Carvalho de Melo #define MSR_K7_EVNTSEL2 0xc0010002 520444e2ff3SArnaldo Carvalho de Melo #define MSR_K7_PERFCTR2 0xc0010006 521444e2ff3SArnaldo Carvalho de Melo #define MSR_K7_EVNTSEL3 0xc0010003 522444e2ff3SArnaldo Carvalho de Melo #define MSR_K7_PERFCTR3 0xc0010007 523444e2ff3SArnaldo Carvalho de Melo #define MSR_K7_CLK_CTL 0xc001001b 524444e2ff3SArnaldo Carvalho de Melo #define MSR_K7_HWCR 0xc0010015 525444e2ff3SArnaldo Carvalho de Melo #define MSR_K7_HWCR_SMMLOCK_BIT 0 526444e2ff3SArnaldo Carvalho de Melo #define MSR_K7_HWCR_SMMLOCK BIT_ULL(MSR_K7_HWCR_SMMLOCK_BIT) 527d8e3ee2eSArnaldo Carvalho de Melo #define MSR_K7_HWCR_IRPERF_EN_BIT 30 528d8e3ee2eSArnaldo Carvalho de Melo #define MSR_K7_HWCR_IRPERF_EN BIT_ULL(MSR_K7_HWCR_IRPERF_EN_BIT) 529444e2ff3SArnaldo Carvalho de Melo #define MSR_K7_FID_VID_CTL 0xc0010041 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546444e2ff3SArnaldo Carvalho de Melo #define MSR_IDT_MCR1 0x00000111 547444e2ff3SArnaldo Carvalho de Melo #define MSR_IDT_MCR2 0x00000112 548444e2ff3SArnaldo Carvalho de Melo #define MSR_IDT_MCR3 0x00000113 549444e2ff3SArnaldo Carvalho de Melo #define MSR_IDT_MCR4 0x00000114 550444e2ff3SArnaldo Carvalho de Melo #define MSR_IDT_MCR5 0x00000115 551444e2ff3SArnaldo Carvalho de Melo #define MSR_IDT_MCR6 0x00000116 552444e2ff3SArnaldo Carvalho de Melo #define MSR_IDT_MCR7 0x00000117 553444e2ff3SArnaldo Carvalho de Melo #define MSR_IDT_MCR_CTRL 0x00000120 554444e2ff3SArnaldo Carvalho de Melo 555444e2ff3SArnaldo Carvalho de Melo /* VIA Cyrix defined MSRs*/ 556444e2ff3SArnaldo Carvalho de Melo #define MSR_VIA_FCR 0x00001107 557444e2ff3SArnaldo Carvalho de Melo #define MSR_VIA_LONGHAUL 0x0000110a 558444e2ff3SArnaldo Carvalho de Melo #define MSR_VIA_RNG 0x0000110b 559444e2ff3SArnaldo Carvalho de Melo #define MSR_VIA_BCR2 0x00001147 560444e2ff3SArnaldo Carvalho de Melo 561444e2ff3SArnaldo Carvalho de Melo /* Transmeta defined MSRs */ 562444e2ff3SArnaldo Carvalho de Melo #define MSR_TMTA_LONGRUN_CTRL 0x80868010 563444e2ff3SArnaldo Carvalho de Melo #define MSR_TMTA_LONGRUN_FLAGS 0x80868011 564444e2ff3SArnaldo Carvalho de Melo #define MSR_TMTA_LRTI_READOUT 0x80868018 565444e2ff3SArnaldo Carvalho de Melo #define MSR_TMTA_LRTI_VOLT_MHZ 0x8086801a 566444e2ff3SArnaldo Carvalho de Melo 567444e2ff3SArnaldo Carvalho de Melo /* Intel defined MSRs. */ 568444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_P5_MC_ADDR 0x00000000 569444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_P5_MC_TYPE 0x00000001 570444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_TSC 0x00000010 571444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_PLATFORM_ID 0x00000017 572444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_EBL_CR_POWERON 0x0000002a 573444e2ff3SArnaldo Carvalho de Melo #define MSR_EBC_FREQUENCY_ID 0x0000002c 574444e2ff3SArnaldo Carvalho de Melo #define MSR_SMI_COUNT 0x00000034 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Melo #define ENERGY_PERF_BIAS_BALANCE_POWERSAVE 8 638444e2ff3SArnaldo Carvalho de Melo #define ENERGY_PERF_BIAS_POWERSAVE 15 639444e2ff3SArnaldo Carvalho de Melo 640444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_PACKAGE_THERM_STATUS 0x000001b1 641444e2ff3SArnaldo Carvalho de Melo 642444e2ff3SArnaldo Carvalho de Melo #define PACKAGE_THERM_STATUS_PROCHOT (1 << 0) 643444e2ff3SArnaldo Carvalho de Melo #define PACKAGE_THERM_STATUS_POWER_LIMIT (1 << 10) 644444e2ff3SArnaldo Carvalho de Melo 645444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_PACKAGE_THERM_INTERRUPT 0x000001b2 646444e2ff3SArnaldo Carvalho de Melo 647444e2ff3SArnaldo Carvalho de Melo #define PACKAGE_THERM_INT_HIGH_ENABLE (1 << 0) 648444e2ff3SArnaldo Carvalho de Melo #define PACKAGE_THERM_INT_LOW_ENABLE (1 << 1) 649444e2ff3SArnaldo Carvalho de Melo #define PACKAGE_THERM_INT_PLN_ENABLE (1 << 24) 650444e2ff3SArnaldo Carvalho de Melo 651444e2ff3SArnaldo Carvalho de Melo /* Thermal Thresholds Support */ 652444e2ff3SArnaldo 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MSR_IA32_MISC_ENABLE_XD_DISABLE_BIT) 684444e2ff3SArnaldo Carvalho de Melo 685444e2ff3SArnaldo Carvalho de Melo /* MISC_ENABLE bits: model-specific, meaning may vary from core to core */ 686444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_MISC_ENABLE_X87_COMPAT_BIT 2 687444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_MISC_ENABLE_X87_COMPAT (1ULL << MSR_IA32_MISC_ENABLE_X87_COMPAT_BIT) 688444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_MISC_ENABLE_TM1_BIT 3 689444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_MISC_ENABLE_TM1 (1ULL << MSR_IA32_MISC_ENABLE_TM1_BIT) 690444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_MISC_ENABLE_SPLIT_LOCK_DISABLE_BIT 4 691444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_MISC_ENABLE_SPLIT_LOCK_DISABLE (1ULL << MSR_IA32_MISC_ENABLE_SPLIT_LOCK_DISABLE_BIT) 692444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_MISC_ENABLE_L3CACHE_DISABLE_BIT 6 693444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_MISC_ENABLE_L3CACHE_DISABLE (1ULL << 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MSR_IA32_MISC_ENABLE_TURBO_DISABLE_BIT 38 713444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_MISC_ENABLE_TURBO_DISABLE (1ULL << MSR_IA32_MISC_ENABLE_TURBO_DISABLE_BIT) 714444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_MISC_ENABLE_IP_PREF_DISABLE_BIT 39 715444e2ff3SArnaldo Carvalho de Melo #define MSR_IA32_MISC_ENABLE_IP_PREF_DISABLE (1ULL << MSR_IA32_MISC_ENABLE_IP_PREF_DISABLE_BIT) 716444e2ff3SArnaldo Carvalho de Melo 717444e2ff3SArnaldo Carvalho de Melo /* MISC_FEATURES_ENABLES non-architectural features */ 718444e2ff3SArnaldo Carvalho de Melo #define MSR_MISC_FEATURES_ENABLES 0x00000140 719444e2ff3SArnaldo Carvalho de Melo 720444e2ff3SArnaldo Carvalho de Melo #define MSR_MISC_FEATURES_ENABLES_CPUID_FAULT_BIT 0 721444e2ff3SArnaldo Carvalho de Melo #define MSR_MISC_FEATURES_ENABLES_CPUID_FAULT BIT_ULL(MSR_MISC_FEATURES_ENABLES_CPUID_FAULT_BIT) 722444e2ff3SArnaldo Carvalho de Melo #define MSR_MISC_FEATURES_ENABLES_RING3MWAIT_BIT 1 723444e2ff3SArnaldo Carvalho de Melo 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