1b2441318SGreg Kroah-Hartman /* SPDX-License-Identifier: GPL-2.0 */ 2d460a6f3SLaxman Dewangan /* 3d460a6f3SLaxman Dewangan * This header provides macros for ams AS3722 device bindings. 4d460a6f3SLaxman Dewangan * 5d460a6f3SLaxman Dewangan * Copyright (c) 2013, NVIDIA Corporation. 6d460a6f3SLaxman Dewangan * 7d460a6f3SLaxman Dewangan * Author: Laxman Dewangan <ldewangan@nvidia.com> 8d460a6f3SLaxman Dewangan * 9d460a6f3SLaxman Dewangan */ 10d460a6f3SLaxman Dewangan 11d460a6f3SLaxman Dewangan #ifndef __DT_BINDINGS_AS3722_H__ 12d460a6f3SLaxman Dewangan #define __DT_BINDINGS_AS3722_H__ 13d460a6f3SLaxman Dewangan 14d460a6f3SLaxman Dewangan /* External control pins */ 15d460a6f3SLaxman Dewangan #define AS3722_EXT_CONTROL_PIN_ENABLE1 1 16d460a6f3SLaxman Dewangan #define AS3722_EXT_CONTROL_PIN_ENABLE2 2 177811a989SLaxman Dewangan #define AS3722_EXT_CONTROL_PIN_ENABLE3 3 18d460a6f3SLaxman Dewangan 19d460a6f3SLaxman Dewangan /* Interrupt numbers for AS3722 */ 20d460a6f3SLaxman Dewangan #define AS3722_IRQ_LID 0 21d460a6f3SLaxman Dewangan #define AS3722_IRQ_ACOK 1 22d460a6f3SLaxman Dewangan #define AS3722_IRQ_ENABLE1 2 23d460a6f3SLaxman Dewangan #define AS3722_IRQ_OCCUR_ALARM_SD0 3 24d460a6f3SLaxman Dewangan #define AS3722_IRQ_ONKEY_LONG_PRESS 4 25d460a6f3SLaxman Dewangan #define AS3722_IRQ_ONKEY 5 26d460a6f3SLaxman Dewangan #define AS3722_IRQ_OVTMP 6 27d460a6f3SLaxman Dewangan #define AS3722_IRQ_LOWBAT 7 28d460a6f3SLaxman Dewangan #define AS3722_IRQ_SD0_LV 8 29d460a6f3SLaxman Dewangan #define AS3722_IRQ_SD1_LV 9 30d460a6f3SLaxman Dewangan #define AS3722_IRQ_SD2_LV 10 31d460a6f3SLaxman Dewangan #define AS3722_IRQ_PWM1_OV_PROT 11 32d460a6f3SLaxman Dewangan #define AS3722_IRQ_PWM2_OV_PROT 12 33d460a6f3SLaxman Dewangan #define AS3722_IRQ_ENABLE2 13 34d460a6f3SLaxman Dewangan #define AS3722_IRQ_SD6_LV 14 35d460a6f3SLaxman Dewangan #define AS3722_IRQ_RTC_REP 15 36d460a6f3SLaxman Dewangan #define AS3722_IRQ_RTC_ALARM 16 37d460a6f3SLaxman Dewangan #define AS3722_IRQ_GPIO1 17 38d460a6f3SLaxman Dewangan #define AS3722_IRQ_GPIO2 18 39d460a6f3SLaxman Dewangan #define AS3722_IRQ_GPIO3 19 40d460a6f3SLaxman Dewangan #define AS3722_IRQ_GPIO4 20 41d460a6f3SLaxman Dewangan #define AS3722_IRQ_GPIO5 21 42d460a6f3SLaxman Dewangan #define AS3722_IRQ_WATCHDOG 22 43d460a6f3SLaxman Dewangan #define AS3722_IRQ_ENABLE3 23 44d460a6f3SLaxman Dewangan #define AS3722_IRQ_TEMP_SD0_SHUTDOWN 24 45d460a6f3SLaxman Dewangan #define AS3722_IRQ_TEMP_SD1_SHUTDOWN 25 46d460a6f3SLaxman Dewangan #define AS3722_IRQ_TEMP_SD2_SHUTDOWN 26 47d460a6f3SLaxman Dewangan #define AS3722_IRQ_TEMP_SD0_ALARM 27 48d460a6f3SLaxman Dewangan #define AS3722_IRQ_TEMP_SD1_ALARM 28 49d460a6f3SLaxman Dewangan #define AS3722_IRQ_TEMP_SD6_ALARM 29 50d460a6f3SLaxman Dewangan #define AS3722_IRQ_OCCUR_ALARM_SD6 30 51d460a6f3SLaxman Dewangan #define AS3722_IRQ_ADC 31 52d460a6f3SLaxman Dewangan 53d460a6f3SLaxman Dewangan #endif /* __DT_BINDINGS_AS3722_H__ */ 54