15425fb15SMikko Perttunen /* SPDX-License-Identifier: GPL-2.0 */ 25425fb15SMikko Perttunen /* Copyright (c) 2018, NVIDIA CORPORATION. All rights reserved. */ 35425fb15SMikko Perttunen 45425fb15SMikko Perttunen #ifndef __ABI_MACH_T194_RESET_H 55425fb15SMikko Perttunen #define __ABI_MACH_T194_RESET_H 65425fb15SMikko Perttunen 75425fb15SMikko Perttunen #define TEGRA194_RESET_ACTMON 1 85425fb15SMikko Perttunen #define TEGRA194_RESET_ADSP_ALL 2 95425fb15SMikko Perttunen #define TEGRA194_RESET_AFI 3 105425fb15SMikko Perttunen #define TEGRA194_RESET_CAN1 4 115425fb15SMikko Perttunen #define TEGRA194_RESET_CAN2 5 125425fb15SMikko Perttunen #define TEGRA194_RESET_DLA0 6 135425fb15SMikko Perttunen #define TEGRA194_RESET_DLA1 7 145425fb15SMikko Perttunen #define TEGRA194_RESET_DPAUX 8 155425fb15SMikko Perttunen #define TEGRA194_RESET_DPAUX1 9 165425fb15SMikko Perttunen #define TEGRA194_RESET_DPAUX2 10 175425fb15SMikko Perttunen #define TEGRA194_RESET_DPAUX3 11 185425fb15SMikko Perttunen #define TEGRA194_RESET_EQOS 17 195425fb15SMikko Perttunen #define TEGRA194_RESET_GPCDMA 18 205425fb15SMikko Perttunen #define TEGRA194_RESET_GPU 19 215425fb15SMikko Perttunen #define TEGRA194_RESET_HDA 20 225425fb15SMikko Perttunen #define TEGRA194_RESET_HDA2CODEC_2X 21 235425fb15SMikko Perttunen #define TEGRA194_RESET_HDA2HDMICODEC 22 245425fb15SMikko Perttunen #define TEGRA194_RESET_HOST1X 23 255425fb15SMikko Perttunen #define TEGRA194_RESET_I2C1 24 265425fb15SMikko Perttunen #define TEGRA194_RESET_I2C10 25 275425fb15SMikko Perttunen #define TEGRA194_RESET_RSVD_26 26 285425fb15SMikko Perttunen #define TEGRA194_RESET_RSVD_27 27 295425fb15SMikko Perttunen #define TEGRA194_RESET_RSVD_28 28 305425fb15SMikko Perttunen #define TEGRA194_RESET_I2C2 29 315425fb15SMikko Perttunen #define TEGRA194_RESET_I2C3 30 325425fb15SMikko Perttunen #define TEGRA194_RESET_I2C4 31 335425fb15SMikko Perttunen #define TEGRA194_RESET_I2C6 32 345425fb15SMikko Perttunen #define TEGRA194_RESET_I2C7 33 355425fb15SMikko Perttunen #define TEGRA194_RESET_I2C8 34 365425fb15SMikko Perttunen #define TEGRA194_RESET_I2C9 35 375425fb15SMikko Perttunen #define TEGRA194_RESET_ISP 36 385425fb15SMikko Perttunen #define TEGRA194_RESET_MIPI_CAL 37 395425fb15SMikko Perttunen #define TEGRA194_RESET_MPHY_CLK_CTL 38 405425fb15SMikko Perttunen #define TEGRA194_RESET_MPHY_L0_RX 39 415425fb15SMikko Perttunen #define TEGRA194_RESET_MPHY_L0_TX 40 425425fb15SMikko Perttunen #define TEGRA194_RESET_MPHY_L1_RX 41 435425fb15SMikko Perttunen #define TEGRA194_RESET_MPHY_L1_TX 42 445425fb15SMikko Perttunen #define TEGRA194_RESET_NVCSI 43 455425fb15SMikko Perttunen #define TEGRA194_RESET_NVDEC 44 465425fb15SMikko Perttunen #define TEGRA194_RESET_NVDISPLAY0_HEAD0 45 475425fb15SMikko Perttunen #define TEGRA194_RESET_NVDISPLAY0_HEAD1 46 485425fb15SMikko Perttunen #define TEGRA194_RESET_NVDISPLAY0_HEAD2 47 495425fb15SMikko Perttunen #define TEGRA194_RESET_NVDISPLAY0_HEAD3 48 505425fb15SMikko Perttunen #define TEGRA194_RESET_NVDISPLAY0_MISC 49 515425fb15SMikko Perttunen #define TEGRA194_RESET_NVDISPLAY0_WGRP0 50 525425fb15SMikko Perttunen #define TEGRA194_RESET_NVDISPLAY0_WGRP1 51 535425fb15SMikko Perttunen #define TEGRA194_RESET_NVDISPLAY0_WGRP2 52 545425fb15SMikko Perttunen #define TEGRA194_RESET_NVDISPLAY0_WGRP3 53 555425fb15SMikko Perttunen #define TEGRA194_RESET_NVDISPLAY0_WGRP4 54 565425fb15SMikko Perttunen #define TEGRA194_RESET_NVDISPLAY0_WGRP5 55 575425fb15SMikko Perttunen #define TEGRA194_RESET_RSVD_56 56 585425fb15SMikko Perttunen #define TEGRA194_RESET_RSVD_57 57 595425fb15SMikko Perttunen #define TEGRA194_RESET_RSVD_58 58 605425fb15SMikko Perttunen #define TEGRA194_RESET_NVENC 59 615425fb15SMikko Perttunen #define TEGRA194_RESET_NVENC1 60 625425fb15SMikko Perttunen #define TEGRA194_RESET_NVJPG 61 635425fb15SMikko Perttunen #define TEGRA194_RESET_PCIE 62 645425fb15SMikko Perttunen #define TEGRA194_RESET_PCIEXCLK 63 655425fb15SMikko Perttunen #define TEGRA194_RESET_RSVD_64 64 665425fb15SMikko Perttunen #define TEGRA194_RESET_RSVD_65 65 675425fb15SMikko Perttunen #define TEGRA194_RESET_PVA0_ALL 66 685425fb15SMikko Perttunen #define TEGRA194_RESET_PVA1_ALL 67 695425fb15SMikko Perttunen #define TEGRA194_RESET_PWM1 68 705425fb15SMikko Perttunen #define TEGRA194_RESET_PWM2 69 715425fb15SMikko Perttunen #define TEGRA194_RESET_PWM3 70 725425fb15SMikko Perttunen #define TEGRA194_RESET_PWM4 71 735425fb15SMikko Perttunen #define TEGRA194_RESET_PWM5 72 745425fb15SMikko Perttunen #define TEGRA194_RESET_PWM6 73 755425fb15SMikko Perttunen #define TEGRA194_RESET_PWM7 74 765425fb15SMikko Perttunen #define TEGRA194_RESET_PWM8 75 775425fb15SMikko Perttunen #define TEGRA194_RESET_QSPI0 76 785425fb15SMikko Perttunen #define TEGRA194_RESET_QSPI1 77 795425fb15SMikko Perttunen #define TEGRA194_RESET_SATA 78 805425fb15SMikko Perttunen #define TEGRA194_RESET_SATACOLD 79 815425fb15SMikko Perttunen #define TEGRA194_RESET_SCE_ALL 80 825425fb15SMikko Perttunen #define TEGRA194_RESET_RCE_ALL 81 835425fb15SMikko Perttunen #define TEGRA194_RESET_SDMMC1 82 845425fb15SMikko Perttunen #define TEGRA194_RESET_RSVD_83 83 855425fb15SMikko Perttunen #define TEGRA194_RESET_SDMMC3 84 865425fb15SMikko Perttunen #define TEGRA194_RESET_SDMMC4 85 875425fb15SMikko Perttunen #define TEGRA194_RESET_SE 86 885425fb15SMikko Perttunen #define TEGRA194_RESET_SOR0 87 895425fb15SMikko Perttunen #define TEGRA194_RESET_SOR1 88 905425fb15SMikko Perttunen #define TEGRA194_RESET_SOR2 89 915425fb15SMikko Perttunen #define TEGRA194_RESET_SOR3 90 925425fb15SMikko Perttunen #define TEGRA194_RESET_SPI1 91 935425fb15SMikko Perttunen #define TEGRA194_RESET_SPI2 92 945425fb15SMikko Perttunen #define TEGRA194_RESET_SPI3 93 955425fb15SMikko Perttunen #define TEGRA194_RESET_SPI4 94 965425fb15SMikko Perttunen #define TEGRA194_RESET_TACH 95 975425fb15SMikko Perttunen #define TEGRA194_RESET_RSVD_96 96 985425fb15SMikko Perttunen #define TEGRA194_RESET_TSCTNVI 97 995425fb15SMikko Perttunen #define TEGRA194_RESET_TSEC 98 1005425fb15SMikko Perttunen #define TEGRA194_RESET_TSECB 99 1015425fb15SMikko Perttunen #define TEGRA194_RESET_UARTA 100 1025425fb15SMikko Perttunen #define TEGRA194_RESET_UARTB 101 1035425fb15SMikko Perttunen #define TEGRA194_RESET_UARTC 102 1045425fb15SMikko Perttunen #define TEGRA194_RESET_UARTD 103 1055425fb15SMikko Perttunen #define TEGRA194_RESET_UARTE 104 1065425fb15SMikko Perttunen #define TEGRA194_RESET_UARTF 105 1075425fb15SMikko Perttunen #define TEGRA194_RESET_UARTG 106 1085425fb15SMikko Perttunen #define TEGRA194_RESET_UARTH 107 1095425fb15SMikko Perttunen #define TEGRA194_RESET_UFSHC 108 1105425fb15SMikko Perttunen #define TEGRA194_RESET_UFSHC_AXI_M 109 1115425fb15SMikko Perttunen #define TEGRA194_RESET_UFSHC_LP_SEQ 110 1125425fb15SMikko Perttunen #define TEGRA194_RESET_RSVD_111 111 1135425fb15SMikko Perttunen #define TEGRA194_RESET_VI 112 1145425fb15SMikko Perttunen #define TEGRA194_RESET_VIC 113 1155425fb15SMikko Perttunen #define TEGRA194_RESET_XUSB_PADCTL 114 1165425fb15SMikko Perttunen #define TEGRA194_RESET_NVDEC1 115 1175425fb15SMikko Perttunen #define TEGRA194_RESET_PEX0_CORE_0 116 1185425fb15SMikko Perttunen #define TEGRA194_RESET_PEX0_CORE_1 117 1195425fb15SMikko Perttunen #define TEGRA194_RESET_PEX0_CORE_2 118 1205425fb15SMikko Perttunen #define TEGRA194_RESET_PEX0_CORE_3 119 1215425fb15SMikko Perttunen #define TEGRA194_RESET_PEX0_CORE_4 120 1225425fb15SMikko Perttunen #define TEGRA194_RESET_PEX0_CORE_0_APB 121 1235425fb15SMikko Perttunen #define TEGRA194_RESET_PEX0_CORE_1_APB 122 1245425fb15SMikko Perttunen #define TEGRA194_RESET_PEX0_CORE_2_APB 123 1255425fb15SMikko Perttunen #define TEGRA194_RESET_PEX0_CORE_3_APB 124 1265425fb15SMikko Perttunen #define TEGRA194_RESET_PEX0_CORE_4_APB 125 1275425fb15SMikko Perttunen #define TEGRA194_RESET_PEX0_COMMON_APB 126 1285425fb15SMikko Perttunen #define TEGRA194_RESET_PEX1_CORE_5 129 1295425fb15SMikko Perttunen #define TEGRA194_RESET_PEX1_CORE_5_APB 130 1305425fb15SMikko Perttunen #define TEGRA194_RESET_CVNAS 131 1315425fb15SMikko Perttunen #define TEGRA194_RESET_CVNAS_FCM 132 1325425fb15SMikko Perttunen #define TEGRA194_RESET_DMIC5 144 1335425fb15SMikko Perttunen #define TEGRA194_RESET_APE 145 1345425fb15SMikko Perttunen #define TEGRA194_RESET_PEX_USB_UPHY 146 1355425fb15SMikko Perttunen #define TEGRA194_RESET_PEX_USB_UPHY_L0 147 1365425fb15SMikko Perttunen #define TEGRA194_RESET_PEX_USB_UPHY_L1 148 1375425fb15SMikko Perttunen #define TEGRA194_RESET_PEX_USB_UPHY_L2 149 1385425fb15SMikko Perttunen #define TEGRA194_RESET_PEX_USB_UPHY_L3 150 1395425fb15SMikko Perttunen #define TEGRA194_RESET_PEX_USB_UPHY_L4 151 1405425fb15SMikko Perttunen #define TEGRA194_RESET_PEX_USB_UPHY_L5 152 1415425fb15SMikko Perttunen #define TEGRA194_RESET_PEX_USB_UPHY_L6 153 1425425fb15SMikko Perttunen #define TEGRA194_RESET_PEX_USB_UPHY_L7 154 1435425fb15SMikko Perttunen #define TEGRA194_RESET_PEX_USB_UPHY_L8 155 1445425fb15SMikko Perttunen #define TEGRA194_RESET_PEX_USB_UPHY_L9 156 1455425fb15SMikko Perttunen #define TEGRA194_RESET_PEX_USB_UPHY_L10 157 1465425fb15SMikko Perttunen #define TEGRA194_RESET_PEX_USB_UPHY_L11 158 1475425fb15SMikko Perttunen #define TEGRA194_RESET_PEX_USB_UPHY_PLL0 159 1485425fb15SMikko Perttunen #define TEGRA194_RESET_PEX_USB_UPHY_PLL1 160 1495425fb15SMikko Perttunen #define TEGRA194_RESET_PEX_USB_UPHY_PLL2 161 1505425fb15SMikko Perttunen #define TEGRA194_RESET_PEX_USB_UPHY_PLL3 162 1515425fb15SMikko Perttunen 1525425fb15SMikko Perttunen #endif 153