1*f098c088SAngeloGioacchino Del Regno /* SPDX-License-Identifier: (GPL-2.0+ OR BSD-2-Clause) */ 2*f098c088SAngeloGioacchino Del Regno /* 3*f098c088SAngeloGioacchino Del Regno * Copyright (c) 2022 Collabora Ltd. 4*f098c088SAngeloGioacchino Del Regno * Author: AngeloGioacchino Del Regno <angelogioacchino.delregno@collabora.com> 5*f098c088SAngeloGioacchino Del Regno */ 6*f098c088SAngeloGioacchino Del Regno 7*f098c088SAngeloGioacchino Del Regno #ifndef _DT_BINDINGS_RESET_CONTROLLER_MT6795 8*f098c088SAngeloGioacchino Del Regno #define _DT_BINDINGS_RESET_CONTROLLER_MT6795 9*f098c088SAngeloGioacchino Del Regno 10*f098c088SAngeloGioacchino Del Regno /* INFRACFG resets */ 11*f098c088SAngeloGioacchino Del Regno #define MT6795_INFRA_RST0_SCPSYS_RST 0 12*f098c088SAngeloGioacchino Del Regno #define MT6795_INFRA_RST0_PMIC_WRAP_RST 1 13*f098c088SAngeloGioacchino Del Regno #define MT6795_INFRA_RST1_MIPI_DSI_RST 2 14*f098c088SAngeloGioacchino Del Regno #define MT6795_INFRA_RST1_MIPI_CSI_RST 3 15*f098c088SAngeloGioacchino Del Regno #define MT6795_INFRA_RST1_MM_IOMMU_RST 4 16*f098c088SAngeloGioacchino Del Regno 17*f098c088SAngeloGioacchino Del Regno /* MMSYS resets */ 18*f098c088SAngeloGioacchino Del Regno #define MT6795_MMSYS_SW0_RST_B_SMI_COMMON 0 19*f098c088SAngeloGioacchino Del Regno #define MT6795_MMSYS_SW0_RST_B_SMI_LARB 1 20*f098c088SAngeloGioacchino Del Regno #define MT6795_MMSYS_SW0_RST_B_CAM_MDP 2 21*f098c088SAngeloGioacchino Del Regno #define MT6795_MMSYS_SW0_RST_B_MDP_RDMA0 3 22*f098c088SAngeloGioacchino Del Regno #define MT6795_MMSYS_SW0_RST_B_MDP_RDMA1 4 23*f098c088SAngeloGioacchino Del Regno #define MT6795_MMSYS_SW0_RST_B_MDP_RSZ0 5 24*f098c088SAngeloGioacchino Del Regno #define MT6795_MMSYS_SW0_RST_B_MDP_RSZ1 6 25*f098c088SAngeloGioacchino Del Regno #define MT6795_MMSYS_SW0_RST_B_MDP_RSZ2 7 26*f098c088SAngeloGioacchino Del Regno #define MT6795_MMSYS_SW0_RST_B_MDP_TDSHP0 8 27*f098c088SAngeloGioacchino Del Regno #define MT6795_MMSYS_SW0_RST_B_MDP_TDSHP1 9 28*f098c088SAngeloGioacchino Del Regno #define MT6795_MMSYS_SW0_RST_B_MDP_WDMA 10 29*f098c088SAngeloGioacchino Del Regno #define MT6795_MMSYS_SW0_RST_B_MDP_WROT0 11 30*f098c088SAngeloGioacchino Del Regno #define MT6795_MMSYS_SW0_RST_B_MDP_WROT1 12 31*f098c088SAngeloGioacchino Del Regno #define MT6795_MMSYS_SW0_RST_B_MDP_CROP 13 32*f098c088SAngeloGioacchino Del Regno 33*f098c088SAngeloGioacchino Del Regno /* PERICFG resets */ 34*f098c088SAngeloGioacchino Del Regno #define MT6795_PERI_NFI_SW_RST 0 35*f098c088SAngeloGioacchino Del Regno #define MT6795_PERI_THERM_SW_RST 1 36*f098c088SAngeloGioacchino Del Regno #define MT6795_PERI_MSDC1_SW_RST 2 37*f098c088SAngeloGioacchino Del Regno 38*f098c088SAngeloGioacchino Del Regno /* TOPRGU resets */ 39*f098c088SAngeloGioacchino Del Regno #define MT6795_TOPRGU_INFRA_SW_RST 0 40*f098c088SAngeloGioacchino Del Regno #define MT6795_TOPRGU_MM_SW_RST 1 41*f098c088SAngeloGioacchino Del Regno #define MT6795_TOPRGU_MFG_SW_RST 2 42*f098c088SAngeloGioacchino Del Regno #define MT6795_TOPRGU_VENC_SW_RST 3 43*f098c088SAngeloGioacchino Del Regno #define MT6795_TOPRGU_VDEC_SW_RST 4 44*f098c088SAngeloGioacchino Del Regno #define MT6795_TOPRGU_IMG_SW_RST 5 45*f098c088SAngeloGioacchino Del Regno #define MT6795_TOPRGU_DDRPHY_SW_RST 6 46*f098c088SAngeloGioacchino Del Regno #define MT6795_TOPRGU_MD_SW_RST 7 47*f098c088SAngeloGioacchino Del Regno #define MT6795_TOPRGU_INFRA_AO_SW_RST 8 48*f098c088SAngeloGioacchino Del Regno #define MT6795_TOPRGU_MD_LITE_SW_RST 9 49*f098c088SAngeloGioacchino Del Regno #define MT6795_TOPRGU_APMIXED_SW_RST 10 50*f098c088SAngeloGioacchino Del Regno #define MT6795_TOPRGU_PWRAP_SPI_CTL_RST 11 51*f098c088SAngeloGioacchino Del Regno #define MT6795_TOPRGU_SW_RST_NUM 12 52*f098c088SAngeloGioacchino Del Regno 53*f098c088SAngeloGioacchino Del Regno #endif /* _DT_BINDINGS_RESET_CONTROLLER_MT6795 */ 54