176da314dSPeter De Schrijver /* 276da314dSPeter De Schrijver * This header provides constants for binding nvidia,tegra124-car. 376da314dSPeter De Schrijver * 476da314dSPeter De Schrijver * The first 192 clocks are numbered to match the bits in the CAR's CLK_OUT_ENB 576da314dSPeter De Schrijver * registers. These IDs often match those in the CAR's RST_DEVICES registers, 676da314dSPeter De Schrijver * but not in all cases. Some bits in CLK_OUT_ENB affect multiple clocks. In 776da314dSPeter De Schrijver * this case, those clocks are assigned IDs above 185 in order to highlight 876da314dSPeter De Schrijver * this issue. Implementations that interpret these clock IDs as bit values 976da314dSPeter De Schrijver * within the CLK_OUT_ENB or RST_DEVICES registers should be careful to 1076da314dSPeter De Schrijver * explicitly handle these special cases. 1176da314dSPeter De Schrijver * 1276da314dSPeter De Schrijver * The balance of the clocks controlled by the CAR are assigned IDs of 185 and 1376da314dSPeter De Schrijver * above. 1476da314dSPeter De Schrijver */ 1576da314dSPeter De Schrijver 1676da314dSPeter De Schrijver #ifndef _DT_BINDINGS_CLOCK_TEGRA124_CAR_H 1776da314dSPeter De Schrijver #define _DT_BINDINGS_CLOCK_TEGRA124_CAR_H 1876da314dSPeter De Schrijver 1976da314dSPeter De Schrijver /* 0 */ 2076da314dSPeter De Schrijver /* 1 */ 2176da314dSPeter De Schrijver /* 2 */ 2276da314dSPeter De Schrijver #define TEGRA124_CLK_ISPB 3 2376da314dSPeter De Schrijver #define TEGRA124_CLK_RTC 4 2476da314dSPeter De Schrijver #define TEGRA124_CLK_TIMER 5 2576da314dSPeter De Schrijver #define TEGRA124_CLK_UARTA 6 2676da314dSPeter De Schrijver /* 7 (register bit affects uartb and vfir) */ 2776da314dSPeter De Schrijver /* 8 */ 2876da314dSPeter De Schrijver #define TEGRA124_CLK_SDMMC2 9 2976da314dSPeter De Schrijver /* 10 (register bit affects spdif_in and spdif_out) */ 3076da314dSPeter De Schrijver #define TEGRA124_CLK_I2S1 11 3176da314dSPeter De Schrijver #define TEGRA124_CLK_I2C1 12 3276da314dSPeter De Schrijver #define TEGRA124_CLK_NDFLASH 13 3376da314dSPeter De Schrijver #define TEGRA124_CLK_SDMMC1 14 3476da314dSPeter De Schrijver #define TEGRA124_CLK_SDMMC4 15 3576da314dSPeter De Schrijver /* 16 */ 3676da314dSPeter De Schrijver #define TEGRA124_CLK_PWM 17 3776da314dSPeter De Schrijver #define TEGRA124_CLK_I2S2 18 3876da314dSPeter De Schrijver /* 20 (register bit affects vi and vi_sensor) */ 39c7fbd415SPeter De Schrijver /* 21 */ 4076da314dSPeter De Schrijver #define TEGRA124_CLK_USBD 22 4176da314dSPeter De Schrijver #define TEGRA124_CLK_ISP 23 42c7fbd415SPeter De Schrijver /* 26 */ 4376da314dSPeter De Schrijver /* 25 */ 4476da314dSPeter De Schrijver #define TEGRA124_CLK_DISP2 26 4576da314dSPeter De Schrijver #define TEGRA124_CLK_DISP1 27 4676da314dSPeter De Schrijver #define TEGRA124_CLK_HOST1X 28 4776da314dSPeter De Schrijver #define TEGRA124_CLK_VCP 29 4876da314dSPeter De Schrijver #define TEGRA124_CLK_I2S0 30 4976da314dSPeter De Schrijver /* 31 */ 5076da314dSPeter De Schrijver 5176da314dSPeter De Schrijver /* 32 */ 5276da314dSPeter De Schrijver /* 33 */ 5376da314dSPeter De Schrijver #define TEGRA124_CLK_APBDMA 34 5476da314dSPeter De Schrijver /* 35 */ 5576da314dSPeter De Schrijver #define TEGRA124_CLK_KBC 36 5676da314dSPeter De Schrijver /* 37 */ 5776da314dSPeter De Schrijver /* 38 */ 5876da314dSPeter De Schrijver /* 39 (register bit affects fuse and fuse_burn) */ 5976da314dSPeter De Schrijver #define TEGRA124_CLK_KFUSE 40 6076da314dSPeter De Schrijver #define TEGRA124_CLK_SBC1 41 6176da314dSPeter De Schrijver #define TEGRA124_CLK_NOR 42 6276da314dSPeter De Schrijver /* 43 */ 6376da314dSPeter De Schrijver #define TEGRA124_CLK_SBC2 44 6476da314dSPeter De Schrijver /* 45 */ 6576da314dSPeter De Schrijver #define TEGRA124_CLK_SBC3 46 6676da314dSPeter De Schrijver #define TEGRA124_CLK_I2C5 47 6776da314dSPeter De Schrijver #define TEGRA124_CLK_DSIA 48 6876da314dSPeter De Schrijver /* 49 */ 6976da314dSPeter De Schrijver #define TEGRA124_CLK_MIPI 50 7076da314dSPeter De Schrijver #define TEGRA124_CLK_HDMI 51 7176da314dSPeter De Schrijver #define TEGRA124_CLK_CSI 52 7276da314dSPeter De Schrijver /* 53 */ 7376da314dSPeter De Schrijver #define TEGRA124_CLK_I2C2 54 7476da314dSPeter De Schrijver #define TEGRA124_CLK_UARTC 55 7576da314dSPeter De Schrijver #define TEGRA124_CLK_MIPI_CAL 56 7676da314dSPeter De Schrijver #define TEGRA124_CLK_EMC 57 7776da314dSPeter De Schrijver #define TEGRA124_CLK_USB2 58 7876da314dSPeter De Schrijver #define TEGRA124_CLK_USB3 59 7976da314dSPeter De Schrijver /* 60 */ 8076da314dSPeter De Schrijver #define TEGRA124_CLK_VDE 61 8176da314dSPeter De Schrijver #define TEGRA124_CLK_BSEA 62 8276da314dSPeter De Schrijver #define TEGRA124_CLK_BSEV 63 8376da314dSPeter De Schrijver 8476da314dSPeter De Schrijver /* 64 */ 8576da314dSPeter De Schrijver #define TEGRA124_CLK_UARTD 65 8676da314dSPeter De Schrijver #define TEGRA124_CLK_UARTE 66 8776da314dSPeter De Schrijver #define TEGRA124_CLK_I2C3 67 8876da314dSPeter De Schrijver #define TEGRA124_CLK_SBC4 68 8976da314dSPeter De Schrijver #define TEGRA124_CLK_SDMMC3 69 9076da314dSPeter De Schrijver #define TEGRA124_CLK_PCIE 70 9176da314dSPeter De Schrijver #define TEGRA124_CLK_OWR 71 9276da314dSPeter De Schrijver #define TEGRA124_CLK_AFI 72 9376da314dSPeter De Schrijver #define TEGRA124_CLK_CSITE 73 9476da314dSPeter De Schrijver /* 74 */ 9576da314dSPeter De Schrijver /* 75 */ 9676da314dSPeter De Schrijver #define TEGRA124_CLK_LA 76 9776da314dSPeter De Schrijver #define TEGRA124_CLK_TRACE 77 9876da314dSPeter De Schrijver #define TEGRA124_CLK_SOC_THERM 78 9976da314dSPeter De Schrijver #define TEGRA124_CLK_DTV 79 10076da314dSPeter De Schrijver #define TEGRA124_CLK_NDSPEED 80 10176da314dSPeter De Schrijver #define TEGRA124_CLK_I2CSLOW 81 10276da314dSPeter De Schrijver #define TEGRA124_CLK_DSIB 82 10376da314dSPeter De Schrijver #define TEGRA124_CLK_TSEC 83 10476da314dSPeter De Schrijver /* 84 */ 10576da314dSPeter De Schrijver /* 85 */ 10676da314dSPeter De Schrijver /* 86 */ 10776da314dSPeter De Schrijver /* 87 */ 10876da314dSPeter De Schrijver /* 88 */ 10976da314dSPeter De Schrijver #define TEGRA124_CLK_XUSB_HOST 89 11076da314dSPeter De Schrijver /* 90 */ 11176da314dSPeter De Schrijver #define TEGRA124_CLK_MSENC 91 11276da314dSPeter De Schrijver #define TEGRA124_CLK_CSUS 92 11376da314dSPeter De Schrijver /* 93 */ 11476da314dSPeter De Schrijver /* 94 */ 11576da314dSPeter De Schrijver /* 95 (bit affects xusb_dev and xusb_dev_src) */ 11676da314dSPeter De Schrijver 11776da314dSPeter De Schrijver /* 96 */ 11876da314dSPeter De Schrijver /* 97 */ 11976da314dSPeter De Schrijver /* 98 */ 12076da314dSPeter De Schrijver #define TEGRA124_CLK_MSELECT 99 12176da314dSPeter De Schrijver #define TEGRA124_CLK_TSENSOR 100 12276da314dSPeter De Schrijver #define TEGRA124_CLK_I2S3 101 12376da314dSPeter De Schrijver #define TEGRA124_CLK_I2S4 102 12476da314dSPeter De Schrijver #define TEGRA124_CLK_I2C4 103 12576da314dSPeter De Schrijver #define TEGRA124_CLK_SBC5 104 12676da314dSPeter De Schrijver #define TEGRA124_CLK_SBC6 105 12776da314dSPeter De Schrijver #define TEGRA124_CLK_D_AUDIO 106 12876da314dSPeter De Schrijver #define TEGRA124_CLK_APBIF 107 12976da314dSPeter De Schrijver #define TEGRA124_CLK_DAM0 108 13076da314dSPeter De Schrijver #define TEGRA124_CLK_DAM1 109 13176da314dSPeter De Schrijver #define TEGRA124_CLK_DAM2 110 13276da314dSPeter De Schrijver #define TEGRA124_CLK_HDA2CODEC_2X 111 13376da314dSPeter De Schrijver /* 112 */ 13476da314dSPeter De Schrijver #define TEGRA124_CLK_AUDIO0_2X 113 13576da314dSPeter De Schrijver #define TEGRA124_CLK_AUDIO1_2X 114 13676da314dSPeter De Schrijver #define TEGRA124_CLK_AUDIO2_2X 115 13776da314dSPeter De Schrijver #define TEGRA124_CLK_AUDIO3_2X 116 13876da314dSPeter De Schrijver #define TEGRA124_CLK_AUDIO4_2X 117 13976da314dSPeter De Schrijver #define TEGRA124_CLK_SPDIF_2X 118 14076da314dSPeter De Schrijver #define TEGRA124_CLK_ACTMON 119 14176da314dSPeter De Schrijver #define TEGRA124_CLK_EXTERN1 120 14276da314dSPeter De Schrijver #define TEGRA124_CLK_EXTERN2 121 14376da314dSPeter De Schrijver #define TEGRA124_CLK_EXTERN3 122 14476da314dSPeter De Schrijver #define TEGRA124_CLK_SATA_OOB 123 14576da314dSPeter De Schrijver #define TEGRA124_CLK_SATA 124 14676da314dSPeter De Schrijver #define TEGRA124_CLK_HDA 125 14776da314dSPeter De Schrijver /* 126 */ 14876da314dSPeter De Schrijver #define TEGRA124_CLK_SE 127 14976da314dSPeter De Schrijver 15076da314dSPeter De Schrijver #define TEGRA124_CLK_HDA2HDMI 128 15176da314dSPeter De Schrijver #define TEGRA124_CLK_SATA_COLD 129 15276da314dSPeter De Schrijver /* 130 */ 15376da314dSPeter De Schrijver /* 131 */ 15476da314dSPeter De Schrijver /* 132 */ 15576da314dSPeter De Schrijver /* 133 */ 15676da314dSPeter De Schrijver /* 134 */ 15776da314dSPeter De Schrijver /* 135 */ 15876da314dSPeter De Schrijver /* 136 */ 15976da314dSPeter De Schrijver /* 137 */ 16076da314dSPeter De Schrijver /* 138 */ 16176da314dSPeter De Schrijver /* 139 */ 16276da314dSPeter De Schrijver /* 140 */ 16376da314dSPeter De Schrijver /* 141 */ 16476da314dSPeter De Schrijver /* 142 */ 16576da314dSPeter De Schrijver /* 143 (bit affects xusb_falcon_src, xusb_fs_src, */ 16676da314dSPeter De Schrijver /* xusb_host_src and xusb_ss_src) */ 16776da314dSPeter De Schrijver #define TEGRA124_CLK_CILAB 144 16876da314dSPeter De Schrijver #define TEGRA124_CLK_CILCD 145 16976da314dSPeter De Schrijver #define TEGRA124_CLK_CILE 146 17076da314dSPeter De Schrijver #define TEGRA124_CLK_DSIALP 147 17176da314dSPeter De Schrijver #define TEGRA124_CLK_DSIBLP 148 17276da314dSPeter De Schrijver #define TEGRA124_CLK_ENTROPY 149 17376da314dSPeter De Schrijver #define TEGRA124_CLK_DDS 150 17476da314dSPeter De Schrijver /* 151 */ 17576da314dSPeter De Schrijver #define TEGRA124_CLK_DP2 152 17676da314dSPeter De Schrijver #define TEGRA124_CLK_AMX 153 17776da314dSPeter De Schrijver #define TEGRA124_CLK_ADX 154 17876da314dSPeter De Schrijver /* 155 (bit affects dfll_ref and dfll_soc) */ 17976da314dSPeter De Schrijver #define TEGRA124_CLK_XUSB_SS 156 18076da314dSPeter De Schrijver /* 157 */ 18176da314dSPeter De Schrijver /* 158 */ 18276da314dSPeter De Schrijver /* 159 */ 18376da314dSPeter De Schrijver 18476da314dSPeter De Schrijver /* 160 */ 18576da314dSPeter De Schrijver /* 161 */ 18676da314dSPeter De Schrijver /* 162 */ 18776da314dSPeter De Schrijver /* 163 */ 18876da314dSPeter De Schrijver /* 164 */ 18976da314dSPeter De Schrijver /* 165 */ 19076da314dSPeter De Schrijver #define TEGRA124_CLK_I2C6 166 19176da314dSPeter De Schrijver /* 167 */ 19276da314dSPeter De Schrijver /* 168 */ 19376da314dSPeter De Schrijver /* 169 */ 19476da314dSPeter De Schrijver /* 170 */ 19576da314dSPeter De Schrijver #define TEGRA124_CLK_VIM2_CLK 171 19676da314dSPeter De Schrijver /* 172 */ 19776da314dSPeter De Schrijver /* 173 */ 19876da314dSPeter De Schrijver /* 174 */ 19976da314dSPeter De Schrijver /* 175 */ 20076da314dSPeter De Schrijver #define TEGRA124_CLK_HDMI_AUDIO 176 20176da314dSPeter De Schrijver #define TEGRA124_CLK_CLK72MHZ 177 20276da314dSPeter De Schrijver #define TEGRA124_CLK_VIC03 178 20376da314dSPeter De Schrijver /* 179 */ 20476da314dSPeter De Schrijver #define TEGRA124_CLK_ADX1 180 20576da314dSPeter De Schrijver #define TEGRA124_CLK_DPAUX 181 20676da314dSPeter De Schrijver #define TEGRA124_CLK_SOR0 182 20776da314dSPeter De Schrijver /* 183 */ 20876da314dSPeter De Schrijver #define TEGRA124_CLK_GPU 184 20976da314dSPeter De Schrijver #define TEGRA124_CLK_AMX1 185 21076da314dSPeter De Schrijver /* 186 */ 21176da314dSPeter De Schrijver /* 187 */ 21276da314dSPeter De Schrijver /* 188 */ 21376da314dSPeter De Schrijver /* 189 */ 21476da314dSPeter De Schrijver /* 190 */ 21576da314dSPeter De Schrijver /* 191 */ 21676da314dSPeter De Schrijver #define TEGRA124_CLK_UARTB 192 21776da314dSPeter De Schrijver #define TEGRA124_CLK_VFIR 193 21876da314dSPeter De Schrijver #define TEGRA124_CLK_SPDIF_IN 194 21976da314dSPeter De Schrijver #define TEGRA124_CLK_SPDIF_OUT 195 22076da314dSPeter De Schrijver #define TEGRA124_CLK_VI 196 22176da314dSPeter De Schrijver #define TEGRA124_CLK_VI_SENSOR 197 22276da314dSPeter De Schrijver #define TEGRA124_CLK_FUSE 198 22376da314dSPeter De Schrijver #define TEGRA124_CLK_FUSE_BURN 199 22476da314dSPeter De Schrijver #define TEGRA124_CLK_CLK_32K 200 22576da314dSPeter De Schrijver #define TEGRA124_CLK_CLK_M 201 22676da314dSPeter De Schrijver #define TEGRA124_CLK_CLK_M_DIV2 202 22776da314dSPeter De Schrijver #define TEGRA124_CLK_CLK_M_DIV4 203 22876da314dSPeter De Schrijver #define TEGRA124_CLK_PLL_REF 204 22976da314dSPeter De Schrijver #define TEGRA124_CLK_PLL_C 205 23076da314dSPeter De Schrijver #define TEGRA124_CLK_PLL_C_OUT1 206 23176da314dSPeter De Schrijver #define TEGRA124_CLK_PLL_C2 207 23276da314dSPeter De Schrijver #define TEGRA124_CLK_PLL_C3 208 23376da314dSPeter De Schrijver #define TEGRA124_CLK_PLL_M 209 23476da314dSPeter De Schrijver #define TEGRA124_CLK_PLL_M_OUT1 210 23576da314dSPeter De Schrijver #define TEGRA124_CLK_PLL_P 211 23676da314dSPeter De Schrijver #define TEGRA124_CLK_PLL_P_OUT1 212 23776da314dSPeter De Schrijver #define TEGRA124_CLK_PLL_P_OUT2 213 23876da314dSPeter De Schrijver #define TEGRA124_CLK_PLL_P_OUT3 214 23976da314dSPeter De Schrijver #define TEGRA124_CLK_PLL_P_OUT4 215 24076da314dSPeter De Schrijver #define TEGRA124_CLK_PLL_A 216 24176da314dSPeter De Schrijver #define TEGRA124_CLK_PLL_A_OUT0 217 24276da314dSPeter De Schrijver #define TEGRA124_CLK_PLL_D 218 24376da314dSPeter De Schrijver #define TEGRA124_CLK_PLL_D_OUT0 219 24476da314dSPeter De Schrijver #define TEGRA124_CLK_PLL_D2 220 24576da314dSPeter De Schrijver #define TEGRA124_CLK_PLL_D2_OUT0 221 24676da314dSPeter De Schrijver #define TEGRA124_CLK_PLL_U 222 24776da314dSPeter De Schrijver #define TEGRA124_CLK_PLL_U_480M 223 24876da314dSPeter De Schrijver 24976da314dSPeter De Schrijver #define TEGRA124_CLK_PLL_U_60M 224 25076da314dSPeter De Schrijver #define TEGRA124_CLK_PLL_U_48M 225 25176da314dSPeter De Schrijver #define TEGRA124_CLK_PLL_U_12M 226 25276da314dSPeter De Schrijver #define TEGRA124_CLK_PLL_X 227 25376da314dSPeter De Schrijver #define TEGRA124_CLK_PLL_X_OUT0 228 25476da314dSPeter De Schrijver #define TEGRA124_CLK_PLL_RE_VCO 229 25576da314dSPeter De Schrijver #define TEGRA124_CLK_PLL_RE_OUT 230 25676da314dSPeter De Schrijver #define TEGRA124_CLK_PLL_E 231 25776da314dSPeter De Schrijver #define TEGRA124_CLK_SPDIF_IN_SYNC 232 25876da314dSPeter De Schrijver #define TEGRA124_CLK_I2S0_SYNC 233 25976da314dSPeter De Schrijver #define TEGRA124_CLK_I2S1_SYNC 234 26076da314dSPeter De Schrijver #define TEGRA124_CLK_I2S2_SYNC 235 26176da314dSPeter De Schrijver #define TEGRA124_CLK_I2S3_SYNC 236 26276da314dSPeter De Schrijver #define TEGRA124_CLK_I2S4_SYNC 237 26376da314dSPeter De Schrijver #define TEGRA124_CLK_VIMCLK_SYNC 238 26476da314dSPeter De Schrijver #define TEGRA124_CLK_AUDIO0 239 26576da314dSPeter De Schrijver #define TEGRA124_CLK_AUDIO1 240 26676da314dSPeter De Schrijver #define TEGRA124_CLK_AUDIO2 241 26776da314dSPeter De Schrijver #define TEGRA124_CLK_AUDIO3 242 26876da314dSPeter De Schrijver #define TEGRA124_CLK_AUDIO4 243 26976da314dSPeter De Schrijver #define TEGRA124_CLK_SPDIF 244 27076da314dSPeter De Schrijver #define TEGRA124_CLK_CLK_OUT_1 245 27176da314dSPeter De Schrijver #define TEGRA124_CLK_CLK_OUT_2 246 27276da314dSPeter De Schrijver #define TEGRA124_CLK_CLK_OUT_3 247 27376da314dSPeter De Schrijver #define TEGRA124_CLK_BLINK 248 27476da314dSPeter De Schrijver /* 249 */ 27576da314dSPeter De Schrijver /* 250 */ 27676da314dSPeter De Schrijver /* 251 */ 27776da314dSPeter De Schrijver #define TEGRA124_CLK_XUSB_HOST_SRC 252 27876da314dSPeter De Schrijver #define TEGRA124_CLK_XUSB_FALCON_SRC 253 27976da314dSPeter De Schrijver #define TEGRA124_CLK_XUSB_FS_SRC 254 28076da314dSPeter De Schrijver #define TEGRA124_CLK_XUSB_SS_SRC 255 28176da314dSPeter De Schrijver 28276da314dSPeter De Schrijver #define TEGRA124_CLK_XUSB_DEV_SRC 256 28376da314dSPeter De Schrijver #define TEGRA124_CLK_XUSB_DEV 257 28476da314dSPeter De Schrijver #define TEGRA124_CLK_XUSB_HS_SRC 258 28576da314dSPeter De Schrijver #define TEGRA124_CLK_SCLK 259 28676da314dSPeter De Schrijver #define TEGRA124_CLK_HCLK 260 28776da314dSPeter De Schrijver #define TEGRA124_CLK_PCLK 261 28876da314dSPeter De Schrijver #define TEGRA124_CLK_CCLK_G 262 28976da314dSPeter De Schrijver #define TEGRA124_CLK_CCLK_LP 263 29076da314dSPeter De Schrijver #define TEGRA124_CLK_DFLL_REF 264 29176da314dSPeter De Schrijver #define TEGRA124_CLK_DFLL_SOC 265 29276da314dSPeter De Schrijver #define TEGRA124_CLK_VI_SENSOR2 266 29376da314dSPeter De Schrijver #define TEGRA124_CLK_PLL_P_OUT5 267 29476da314dSPeter De Schrijver #define TEGRA124_CLK_CML0 268 29576da314dSPeter De Schrijver #define TEGRA124_CLK_CML1 269 29676da314dSPeter De Schrijver #define TEGRA124_CLK_PLL_C4 270 29776da314dSPeter De Schrijver #define TEGRA124_CLK_PLL_DP 271 29876da314dSPeter De Schrijver #define TEGRA124_CLK_PLL_E_MUX 272 29976da314dSPeter De Schrijver /* 273 */ 30076da314dSPeter De Schrijver /* 274 */ 30176da314dSPeter De Schrijver /* 275 */ 30276da314dSPeter De Schrijver /* 276 */ 30376da314dSPeter De Schrijver /* 277 */ 30476da314dSPeter De Schrijver /* 278 */ 30576da314dSPeter De Schrijver /* 279 */ 30676da314dSPeter De Schrijver /* 280 */ 30776da314dSPeter De Schrijver /* 281 */ 30876da314dSPeter De Schrijver /* 282 */ 30976da314dSPeter De Schrijver /* 283 */ 31076da314dSPeter De Schrijver /* 284 */ 31176da314dSPeter De Schrijver /* 285 */ 31276da314dSPeter De Schrijver /* 286 */ 31376da314dSPeter De Schrijver /* 287 */ 31476da314dSPeter De Schrijver 31576da314dSPeter De Schrijver /* 288 */ 31676da314dSPeter De Schrijver /* 289 */ 31776da314dSPeter De Schrijver /* 290 */ 31876da314dSPeter De Schrijver /* 291 */ 31976da314dSPeter De Schrijver /* 292 */ 32076da314dSPeter De Schrijver /* 293 */ 32176da314dSPeter De Schrijver /* 294 */ 32276da314dSPeter De Schrijver /* 295 */ 32376da314dSPeter De Schrijver /* 296 */ 32476da314dSPeter De Schrijver /* 297 */ 32576da314dSPeter De Schrijver /* 298 */ 32676da314dSPeter De Schrijver /* 299 */ 32776da314dSPeter De Schrijver #define TEGRA124_CLK_AUDIO0_MUX 300 32876da314dSPeter De Schrijver #define TEGRA124_CLK_AUDIO1_MUX 301 32976da314dSPeter De Schrijver #define TEGRA124_CLK_AUDIO2_MUX 302 33076da314dSPeter De Schrijver #define TEGRA124_CLK_AUDIO3_MUX 303 33176da314dSPeter De Schrijver #define TEGRA124_CLK_AUDIO4_MUX 304 33276da314dSPeter De Schrijver #define TEGRA124_CLK_SPDIF_MUX 305 33376da314dSPeter De Schrijver #define TEGRA124_CLK_CLK_OUT_1_MUX 306 33476da314dSPeter De Schrijver #define TEGRA124_CLK_CLK_OUT_2_MUX 307 33576da314dSPeter De Schrijver #define TEGRA124_CLK_CLK_OUT_3_MUX 308 33676da314dSPeter De Schrijver #define TEGRA124_CLK_DSIA_MUX 309 33776da314dSPeter De Schrijver #define TEGRA124_CLK_DSIB_MUX 310 33876da314dSPeter De Schrijver #define TEGRA124_CLK_SOR0_LVDS 311 33976da314dSPeter De Schrijver #define TEGRA124_CLK_CLK_MAX 312 34076da314dSPeter De Schrijver 34176da314dSPeter De Schrijver #endif /* _DT_BINDINGS_CLOCK_TEGRA124_CAR_H */ 342