1 /* SPDX-License-Identifier: GPL-2.0 */ 2 /* 3 * Copyright 2016 Freescale Semiconductor, Inc. 4 * Copyright 2017 NXP 5 */ 6 7 #ifndef __DT_BINDINGS_CLOCK_IMX8MQ_H 8 #define __DT_BINDINGS_CLOCK_IMX8MQ_H 9 10 #define IMX8MQ_CLK_DUMMY 0 11 #define IMX8MQ_CLK_32K 1 12 #define IMX8MQ_CLK_25M 2 13 #define IMX8MQ_CLK_27M 3 14 #define IMX8MQ_CLK_EXT1 4 15 #define IMX8MQ_CLK_EXT2 5 16 #define IMX8MQ_CLK_EXT3 6 17 #define IMX8MQ_CLK_EXT4 7 18 19 /* ANAMIX PLL clocks */ 20 /* FRAC PLLs */ 21 /* ARM PLL */ 22 #define IMX8MQ_ARM_PLL_REF_SEL 8 23 #define IMX8MQ_ARM_PLL_REF_DIV 9 24 #define IMX8MQ_ARM_PLL 10 25 #define IMX8MQ_ARM_PLL_BYPASS 11 26 #define IMX8MQ_ARM_PLL_OUT 12 27 28 /* GPU PLL */ 29 #define IMX8MQ_GPU_PLL_REF_SEL 13 30 #define IMX8MQ_GPU_PLL_REF_DIV 14 31 #define IMX8MQ_GPU_PLL 15 32 #define IMX8MQ_GPU_PLL_BYPASS 16 33 #define IMX8MQ_GPU_PLL_OUT 17 34 35 /* VPU PLL */ 36 #define IMX8MQ_VPU_PLL_REF_SEL 18 37 #define IMX8MQ_VPU_PLL_REF_DIV 19 38 #define IMX8MQ_VPU_PLL 20 39 #define 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ENET_REF */ 216 #define IMX8MQ_CLK_ENET_REF 137 217 /* ENET_TIMER */ 218 #define IMX8MQ_CLK_ENET_TIMER 138 219 /* ENET_PHY */ 220 #define IMX8MQ_CLK_ENET_PHY_REF 139 221 /* NAND */ 222 #define IMX8MQ_CLK_NAND 140 223 /* QSPI */ 224 #define IMX8MQ_CLK_QSPI 141 225 /* USDHC1 */ 226 #define IMX8MQ_CLK_USDHC1 142 227 /* USDHC2 */ 228 #define IMX8MQ_CLK_USDHC2 143 229 /* I2C1 */ 230 #define IMX8MQ_CLK_I2C1 144 231 /* I2C2 */ 232 #define IMX8MQ_CLK_I2C2 145 233 /* I2C3 */ 234 #define IMX8MQ_CLK_I2C3 146 235 /* I2C4 */ 236 #define IMX8MQ_CLK_I2C4 147 237 /* UART1 */ 238 #define IMX8MQ_CLK_UART1 148 239 /* UART2 */ 240 #define IMX8MQ_CLK_UART2 149 241 /* UART3 */ 242 #define IMX8MQ_CLK_UART3 150 243 /* UART4 */ 244 #define IMX8MQ_CLK_UART4 151 245 /* USB_CORE_REF */ 246 #define IMX8MQ_CLK_USB_CORE_REF 152 247 /* USB_PHY_REF */ 248 #define IMX8MQ_CLK_USB_PHY_REF 153 249 /* ECSPI1 */ 250 #define IMX8MQ_CLK_ECSPI1 154 251 /* ECSPI2 */ 252 #define IMX8MQ_CLK_ECSPI2 155 253 /* PWM1 */ 254 #define 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