1 /* SPDX-License-Identifier: (GPL-2.0-only OR BSD-2-Clause) */ 2 /* 3 * Copyright (c) 2021 Dávid Virág 4 * 5 * Device Tree binding constants for Exynos7885 clock controller. 6 */ 7 8 #ifndef _DT_BINDINGS_CLOCK_EXYNOS_7885_H 9 #define _DT_BINDINGS_CLOCK_EXYNOS_7885_H 10 11 /* CMU_TOP */ 12 #define CLK_FOUT_SHARED0_PLL 1 13 #define CLK_FOUT_SHARED1_PLL 2 14 #define CLK_DOUT_SHARED0_DIV2 3 15 #define CLK_DOUT_SHARED0_DIV3 4 16 #define CLK_DOUT_SHARED0_DIV4 5 17 #define CLK_DOUT_SHARED0_DIV5 6 18 #define CLK_DOUT_SHARED1_DIV2 7 19 #define CLK_DOUT_SHARED1_DIV3 8 20 #define CLK_DOUT_SHARED1_DIV4 9 21 #define CLK_MOUT_CORE_BUS 10 22 #define CLK_MOUT_CORE_CCI 11 23 #define CLK_MOUT_CORE_G3D 12 24 #define CLK_DOUT_CORE_BUS 13 25 #define CLK_DOUT_CORE_CCI 14 26 #define CLK_DOUT_CORE_G3D 15 27 #define CLK_GOUT_CORE_BUS 16 28 #define CLK_GOUT_CORE_CCI 17 29 #define CLK_GOUT_CORE_G3D 18 30 #define CLK_MOUT_PERI_BUS 19 31 #define CLK_MOUT_PERI_SPI0 20 32 #define CLK_MOUT_PERI_SPI1 21 33 #define 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10 149 #define FSYS_NR_CLK 11 150 151 #endif /* _DT_BINDINGS_CLOCK_EXYNOS_7885_H */ 152