1*dd11376bSBart Van Assche /* SPDX-License-Identifier: GPL-2.0-only */ 2*dd11376bSBart Van Assche /* 3*dd11376bSBart Van Assche * UFS Host driver for Synopsys Designware Core 4*dd11376bSBart Van Assche * 5*dd11376bSBart Van Assche * Copyright (C) 2015-2016 Synopsys, Inc. (www.synopsys.com) 6*dd11376bSBart Van Assche * 7*dd11376bSBart Van Assche * Authors: Joao Pinto <jpinto@synopsys.com> 8*dd11376bSBart Van Assche */ 9*dd11376bSBart Van Assche 10*dd11376bSBart Van Assche #ifndef _UFSHCI_DWC_H 11*dd11376bSBart Van Assche #define _UFSHCI_DWC_H 12*dd11376bSBart Van Assche 13*dd11376bSBart Van Assche /* DWC HC UFSHCI specific Registers */ 14*dd11376bSBart Van Assche enum dwc_specific_registers { 15*dd11376bSBart Van Assche DWC_UFS_REG_HCLKDIV = 0xFC, 16*dd11376bSBart Van Assche }; 17*dd11376bSBart Van Assche 18*dd11376bSBart Van Assche /* Clock Divider Values: Hex equivalent of frequency in MHz */ 19*dd11376bSBart Van Assche enum clk_div_values { 20*dd11376bSBart Van Assche DWC_UFS_REG_HCLKDIV_DIV_62_5 = 0x3e, 21*dd11376bSBart Van Assche DWC_UFS_REG_HCLKDIV_DIV_125 = 0x7d, 22*dd11376bSBart Van Assche DWC_UFS_REG_HCLKDIV_DIV_200 = 0xc8, 23*dd11376bSBart Van Assche }; 24*dd11376bSBart Van Assche 25*dd11376bSBart Van Assche /* Selector Index */ 26*dd11376bSBart Van Assche enum selector_index { 27*dd11376bSBart Van Assche SELIND_LN0_TX = 0x00, 28*dd11376bSBart Van Assche SELIND_LN1_TX = 0x01, 29*dd11376bSBart Van Assche SELIND_LN0_RX = 0x04, 30*dd11376bSBart Van Assche SELIND_LN1_RX = 0x05, 31*dd11376bSBart Van Assche }; 32*dd11376bSBart Van Assche 33*dd11376bSBart Van Assche #endif /* End of Header */ 34