16e0832faSShawn Lin // SPDX-License-Identifier: GPL-2.0 26e0832faSShawn Lin /* 36e0832faSShawn Lin * Qualcomm PCIe root complex driver 46e0832faSShawn Lin * 56e0832faSShawn Lin * Copyright (c) 2014-2015, The Linux Foundation. All rights reserved. 66e0832faSShawn Lin * Copyright 2015 Linaro Limited. 76e0832faSShawn Lin * 86e0832faSShawn Lin * Author: Stanimir Varbanov <svarbanov@mm-sol.com> 96e0832faSShawn Lin */ 106e0832faSShawn Lin 116e0832faSShawn Lin #include <linux/clk.h> 126e0832faSShawn Lin #include <linux/delay.h> 136e0832faSShawn Lin #include <linux/gpio/consumer.h> 146e0832faSShawn Lin #include <linux/interrupt.h> 156e0832faSShawn Lin #include <linux/io.h> 166e0832faSShawn Lin #include <linux/iopoll.h> 176e0832faSShawn Lin #include <linux/kernel.h> 186e0832faSShawn Lin #include <linux/init.h> 196e0832faSShawn Lin #include <linux/of_device.h> 206e0832faSShawn Lin #include <linux/of_gpio.h> 216e0832faSShawn Lin #include <linux/pci.h> 226e0832faSShawn Lin #include <linux/pm_runtime.h> 236e0832faSShawn Lin #include <linux/platform_device.h> 246e0832faSShawn Lin #include <linux/phy/phy.h> 256e0832faSShawn Lin #include <linux/regulator/consumer.h> 266e0832faSShawn Lin #include <linux/reset.h> 276e0832faSShawn Lin #include <linux/slab.h> 286e0832faSShawn Lin #include <linux/types.h> 296e0832faSShawn Lin 306e0832faSShawn Lin #include "pcie-designware.h" 316e0832faSShawn Lin 326e0832faSShawn Lin #define PCIE20_PARF_SYS_CTRL 0x00 336e0832faSShawn Lin #define MST_WAKEUP_EN BIT(13) 346e0832faSShawn Lin #define SLV_WAKEUP_EN BIT(12) 356e0832faSShawn Lin #define MSTR_ACLK_CGC_DIS BIT(10) 366e0832faSShawn Lin #define SLV_ACLK_CGC_DIS BIT(9) 376e0832faSShawn Lin #define CORE_CLK_CGC_DIS BIT(6) 386e0832faSShawn Lin #define AUX_PWR_DET BIT(4) 396e0832faSShawn Lin #define L23_CLK_RMV_DIS BIT(2) 406e0832faSShawn Lin #define L1_CLK_RMV_DIS BIT(1) 416e0832faSShawn Lin 426e0832faSShawn Lin #define PCIE20_COMMAND_STATUS 0x04 436e0832faSShawn Lin #define CMD_BME_VAL 0x4 446e0832faSShawn Lin #define PCIE20_DEVICE_CONTROL2_STATUS2 0x98 456e0832faSShawn Lin #define PCIE_CAP_CPL_TIMEOUT_DISABLE 0x10 466e0832faSShawn Lin 476e0832faSShawn Lin #define PCIE20_PARF_PHY_CTRL 0x40 486e0832faSShawn Lin #define PCIE20_PARF_PHY_REFCLK 0x4C 496e0832faSShawn Lin #define PCIE20_PARF_DBI_BASE_ADDR 0x168 506e0832faSShawn Lin #define PCIE20_PARF_SLV_ADDR_SPACE_SIZE 0x16C 516e0832faSShawn Lin #define PCIE20_PARF_MHI_CLOCK_RESET_CTRL 0x174 526e0832faSShawn Lin #define PCIE20_PARF_AXI_MSTR_WR_ADDR_HALT 0x178 536e0832faSShawn Lin #define PCIE20_PARF_AXI_MSTR_WR_ADDR_HALT_V2 0x1A8 546e0832faSShawn Lin #define PCIE20_PARF_LTSSM 0x1B0 556e0832faSShawn Lin #define PCIE20_PARF_SID_OFFSET 0x234 566e0832faSShawn Lin #define PCIE20_PARF_BDF_TRANSLATE_CFG 0x24C 57ed8cc3b1SBjorn Andersson #define PCIE20_PARF_DEVICE_TYPE 0x1000 586e0832faSShawn Lin 596e0832faSShawn Lin #define PCIE20_ELBI_SYS_CTRL 0x04 606e0832faSShawn Lin #define PCIE20_ELBI_SYS_CTRL_LT_ENABLE BIT(0) 616e0832faSShawn Lin 626e0832faSShawn Lin #define PCIE20_AXI_MSTR_RESP_COMP_CTRL0 0x818 636e0832faSShawn Lin #define CFG_REMOTE_RD_REQ_BRIDGE_SIZE_2K 0x4 646e0832faSShawn Lin #define CFG_REMOTE_RD_REQ_BRIDGE_SIZE_4K 0x5 656e0832faSShawn Lin #define PCIE20_AXI_MSTR_RESP_COMP_CTRL1 0x81c 666e0832faSShawn Lin #define CFG_BRIDGE_SB_INIT BIT(0) 676e0832faSShawn Lin 686e0832faSShawn Lin #define PCIE20_CAP 0x70 696e0832faSShawn Lin #define PCIE20_CAP_LINK_CAPABILITIES (PCIE20_CAP + 0xC) 706e0832faSShawn Lin #define PCIE20_CAP_ACTIVE_STATE_LINK_PM_SUPPORT (BIT(10) | BIT(11)) 716e0832faSShawn Lin #define PCIE20_CAP_LINK_1 (PCIE20_CAP + 0x14) 726e0832faSShawn Lin #define PCIE_CAP_LINK1_VAL 0x2FD7F 736e0832faSShawn Lin 746e0832faSShawn Lin #define PCIE20_PARF_Q2A_FLUSH 0x1AC 756e0832faSShawn Lin 766e0832faSShawn Lin #define PCIE20_MISC_CONTROL_1_REG 0x8BC 776e0832faSShawn Lin #define DBI_RO_WR_EN 1 786e0832faSShawn Lin 796e0832faSShawn Lin #define PERST_DELAY_US 1000 805149901eSAnsuel Smith /* PARF registers */ 815149901eSAnsuel Smith #define PCIE20_PARF_PCS_DEEMPH 0x34 825149901eSAnsuel Smith #define PCS_DEEMPH_TX_DEEMPH_GEN1(x) ((x) << 16) 835149901eSAnsuel Smith #define PCS_DEEMPH_TX_DEEMPH_GEN2_3_5DB(x) ((x) << 8) 845149901eSAnsuel Smith #define PCS_DEEMPH_TX_DEEMPH_GEN2_6DB(x) ((x) << 0) 855149901eSAnsuel Smith 865149901eSAnsuel Smith #define PCIE20_PARF_PCS_SWING 0x38 875149901eSAnsuel Smith #define PCS_SWING_TX_SWING_FULL(x) ((x) << 8) 885149901eSAnsuel Smith #define PCS_SWING_TX_SWING_LOW(x) ((x) << 0) 895149901eSAnsuel Smith 905149901eSAnsuel Smith #define PCIE20_PARF_CONFIG_BITS 0x50 915149901eSAnsuel Smith #define PHY_RX0_EQ(x) ((x) << 24) 926e0832faSShawn Lin 936e0832faSShawn Lin #define PCIE20_v3_PARF_SLV_ADDR_SPACE_SIZE 0x358 946e0832faSShawn Lin #define SLV_ADDR_SPACE_SZ 0x10000000 956e0832faSShawn Lin 96ed8cc3b1SBjorn Andersson #define DEVICE_TYPE_RC 0x4 97ed8cc3b1SBjorn Andersson 986e0832faSShawn Lin #define QCOM_PCIE_2_1_0_MAX_SUPPLY 3 996a114526SAnsuel Smith #define QCOM_PCIE_2_1_0_MAX_CLOCKS 5 1006e0832faSShawn Lin struct qcom_pcie_resources_2_1_0 { 1016a114526SAnsuel Smith struct clk_bulk_data clks[QCOM_PCIE_2_1_0_MAX_CLOCKS]; 1026e0832faSShawn Lin struct reset_control *pci_reset; 1036e0832faSShawn Lin struct reset_control *axi_reset; 1046e0832faSShawn Lin struct reset_control *ahb_reset; 1056e0832faSShawn Lin struct reset_control *por_reset; 1066e0832faSShawn Lin struct reset_control *phy_reset; 107ee367e2cSAnsuel Smith struct reset_control *ext_reset; 1086e0832faSShawn Lin struct regulator_bulk_data supplies[QCOM_PCIE_2_1_0_MAX_SUPPLY]; 1096e0832faSShawn Lin }; 1106e0832faSShawn Lin 1116e0832faSShawn Lin struct qcom_pcie_resources_1_0_0 { 1126e0832faSShawn Lin struct clk *iface; 1136e0832faSShawn Lin struct clk *aux; 1146e0832faSShawn Lin struct clk *master_bus; 1156e0832faSShawn Lin struct clk *slave_bus; 1166e0832faSShawn Lin struct reset_control *core; 1176e0832faSShawn Lin struct regulator *vdda; 1186e0832faSShawn Lin }; 1196e0832faSShawn Lin 1206e0832faSShawn Lin #define QCOM_PCIE_2_3_2_MAX_SUPPLY 2 1216e0832faSShawn Lin struct qcom_pcie_resources_2_3_2 { 1226e0832faSShawn Lin struct clk *aux_clk; 1236e0832faSShawn Lin struct clk *master_clk; 1246e0832faSShawn Lin struct clk *slave_clk; 1256e0832faSShawn Lin struct clk *cfg_clk; 1266e0832faSShawn Lin struct clk *pipe_clk; 1276e0832faSShawn Lin struct regulator_bulk_data supplies[QCOM_PCIE_2_3_2_MAX_SUPPLY]; 1286e0832faSShawn Lin }; 1296e0832faSShawn Lin 13067021ae0SBjorn Andersson #define QCOM_PCIE_2_4_0_MAX_CLOCKS 4 1316e0832faSShawn Lin struct qcom_pcie_resources_2_4_0 { 1325aa18097SBjorn Andersson struct clk_bulk_data clks[QCOM_PCIE_2_4_0_MAX_CLOCKS]; 1335aa18097SBjorn Andersson int num_clks; 1346e0832faSShawn Lin struct reset_control *axi_m_reset; 1356e0832faSShawn Lin struct reset_control *axi_s_reset; 1366e0832faSShawn Lin struct reset_control *pipe_reset; 1376e0832faSShawn Lin struct reset_control *axi_m_vmid_reset; 1386e0832faSShawn Lin struct reset_control *axi_s_xpu_reset; 1396e0832faSShawn Lin struct reset_control *parf_reset; 1406e0832faSShawn Lin struct reset_control *phy_reset; 1416e0832faSShawn Lin struct reset_control *axi_m_sticky_reset; 1426e0832faSShawn Lin struct reset_control *pipe_sticky_reset; 1436e0832faSShawn Lin struct reset_control *pwr_reset; 1446e0832faSShawn Lin struct reset_control *ahb_reset; 1456e0832faSShawn Lin struct reset_control *phy_ahb_reset; 1466e0832faSShawn Lin }; 1476e0832faSShawn Lin 1486e0832faSShawn Lin struct qcom_pcie_resources_2_3_3 { 1496e0832faSShawn Lin struct clk *iface; 1506e0832faSShawn Lin struct clk *axi_m_clk; 1516e0832faSShawn Lin struct clk *axi_s_clk; 1526e0832faSShawn Lin struct clk *ahb_clk; 1536e0832faSShawn Lin struct clk *aux_clk; 1546e0832faSShawn Lin struct reset_control *rst[7]; 1556e0832faSShawn Lin }; 1566e0832faSShawn Lin 157ed8cc3b1SBjorn Andersson struct qcom_pcie_resources_2_7_0 { 158ed8cc3b1SBjorn Andersson struct clk_bulk_data clks[6]; 159ed8cc3b1SBjorn Andersson struct regulator_bulk_data supplies[2]; 160ed8cc3b1SBjorn Andersson struct reset_control *pci_reset; 161ed8cc3b1SBjorn Andersson struct clk *pipe_clk; 162ed8cc3b1SBjorn Andersson }; 163ed8cc3b1SBjorn Andersson 1646e0832faSShawn Lin union qcom_pcie_resources { 1656e0832faSShawn Lin struct qcom_pcie_resources_1_0_0 v1_0_0; 1666e0832faSShawn Lin struct qcom_pcie_resources_2_1_0 v2_1_0; 1676e0832faSShawn Lin struct qcom_pcie_resources_2_3_2 v2_3_2; 1686e0832faSShawn Lin struct qcom_pcie_resources_2_3_3 v2_3_3; 1696e0832faSShawn Lin struct qcom_pcie_resources_2_4_0 v2_4_0; 170ed8cc3b1SBjorn Andersson struct qcom_pcie_resources_2_7_0 v2_7_0; 1716e0832faSShawn Lin }; 1726e0832faSShawn Lin 1736e0832faSShawn Lin struct qcom_pcie; 1746e0832faSShawn Lin 1756e0832faSShawn Lin struct qcom_pcie_ops { 1766e0832faSShawn Lin int (*get_resources)(struct qcom_pcie *pcie); 1776e0832faSShawn Lin int (*init)(struct qcom_pcie *pcie); 1786e0832faSShawn Lin int (*post_init)(struct qcom_pcie *pcie); 1796e0832faSShawn Lin void (*deinit)(struct qcom_pcie *pcie); 1806e0832faSShawn Lin void (*post_deinit)(struct qcom_pcie *pcie); 1816e0832faSShawn Lin void (*ltssm_enable)(struct qcom_pcie *pcie); 1826e0832faSShawn Lin }; 1836e0832faSShawn Lin 1846e0832faSShawn Lin struct qcom_pcie { 1856e0832faSShawn Lin struct dw_pcie *pci; 1866e0832faSShawn Lin void __iomem *parf; /* DT parf */ 1876e0832faSShawn Lin void __iomem *elbi; /* DT elbi */ 1886e0832faSShawn Lin union qcom_pcie_resources res; 1896e0832faSShawn Lin struct phy *phy; 1906e0832faSShawn Lin struct gpio_desc *reset; 1916e0832faSShawn Lin const struct qcom_pcie_ops *ops; 1926e0832faSShawn Lin }; 1936e0832faSShawn Lin 1946e0832faSShawn Lin #define to_qcom_pcie(x) dev_get_drvdata((x)->dev) 1956e0832faSShawn Lin 1966e0832faSShawn Lin static void qcom_ep_reset_assert(struct qcom_pcie *pcie) 1976e0832faSShawn Lin { 1986e0832faSShawn Lin gpiod_set_value_cansleep(pcie->reset, 1); 1996e0832faSShawn Lin usleep_range(PERST_DELAY_US, PERST_DELAY_US + 500); 2006e0832faSShawn Lin } 2016e0832faSShawn Lin 2026e0832faSShawn Lin static void qcom_ep_reset_deassert(struct qcom_pcie *pcie) 2036e0832faSShawn Lin { 20464adde31SNiklas Cassel /* Ensure that PERST has been asserted for at least 100 ms */ 20564adde31SNiklas Cassel msleep(100); 2066e0832faSShawn Lin gpiod_set_value_cansleep(pcie->reset, 0); 2076e0832faSShawn Lin usleep_range(PERST_DELAY_US, PERST_DELAY_US + 500); 2086e0832faSShawn Lin } 2096e0832faSShawn Lin 2106e0832faSShawn Lin static int qcom_pcie_establish_link(struct qcom_pcie *pcie) 2116e0832faSShawn Lin { 2126e0832faSShawn Lin struct dw_pcie *pci = pcie->pci; 2136e0832faSShawn Lin 2146e0832faSShawn Lin if (dw_pcie_link_up(pci)) 2156e0832faSShawn Lin return 0; 2166e0832faSShawn Lin 2176e0832faSShawn Lin /* Enable Link Training state machine */ 2186e0832faSShawn Lin if (pcie->ops->ltssm_enable) 2196e0832faSShawn Lin pcie->ops->ltssm_enable(pcie); 2206e0832faSShawn Lin 2216e0832faSShawn Lin return dw_pcie_wait_for_link(pci); 2226e0832faSShawn Lin } 2236e0832faSShawn Lin 2246e0832faSShawn Lin static void qcom_pcie_2_1_0_ltssm_enable(struct qcom_pcie *pcie) 2256e0832faSShawn Lin { 2266e0832faSShawn Lin u32 val; 2276e0832faSShawn Lin 2286e0832faSShawn Lin /* enable link training */ 2296e0832faSShawn Lin val = readl(pcie->elbi + PCIE20_ELBI_SYS_CTRL); 2306e0832faSShawn Lin val |= PCIE20_ELBI_SYS_CTRL_LT_ENABLE; 2316e0832faSShawn Lin writel(val, pcie->elbi + PCIE20_ELBI_SYS_CTRL); 2326e0832faSShawn Lin } 2336e0832faSShawn Lin 2346e0832faSShawn Lin static int qcom_pcie_get_resources_2_1_0(struct qcom_pcie *pcie) 2356e0832faSShawn Lin { 2366e0832faSShawn Lin struct qcom_pcie_resources_2_1_0 *res = &pcie->res.v2_1_0; 2376e0832faSShawn Lin struct dw_pcie *pci = pcie->pci; 2386e0832faSShawn Lin struct device *dev = pci->dev; 2396e0832faSShawn Lin int ret; 2406e0832faSShawn Lin 2416e0832faSShawn Lin res->supplies[0].supply = "vdda"; 2426e0832faSShawn Lin res->supplies[1].supply = "vdda_phy"; 2436e0832faSShawn Lin res->supplies[2].supply = "vdda_refclk"; 2446e0832faSShawn Lin ret = devm_regulator_bulk_get(dev, ARRAY_SIZE(res->supplies), 2456e0832faSShawn Lin res->supplies); 2466e0832faSShawn Lin if (ret) 2476e0832faSShawn Lin return ret; 2486e0832faSShawn Lin 2496a114526SAnsuel Smith res->clks[0].id = "iface"; 2506a114526SAnsuel Smith res->clks[1].id = "core"; 2516a114526SAnsuel Smith res->clks[2].id = "phy"; 2526a114526SAnsuel Smith res->clks[3].id = "aux"; 2536a114526SAnsuel Smith res->clks[4].id = "ref"; 2546e0832faSShawn Lin 2556a114526SAnsuel Smith /* iface, core, phy are required */ 2566a114526SAnsuel Smith ret = devm_clk_bulk_get(dev, 3, res->clks); 2576a114526SAnsuel Smith if (ret < 0) 2586a114526SAnsuel Smith return ret; 2596e0832faSShawn Lin 2606a114526SAnsuel Smith /* aux, ref are optional */ 2616a114526SAnsuel Smith ret = devm_clk_bulk_get_optional(dev, 2, res->clks + 3); 2626a114526SAnsuel Smith if (ret < 0) 2636a114526SAnsuel Smith return ret; 2648b6f0330SAnsuel Smith 2656e0832faSShawn Lin res->pci_reset = devm_reset_control_get_exclusive(dev, "pci"); 2666e0832faSShawn Lin if (IS_ERR(res->pci_reset)) 2676e0832faSShawn Lin return PTR_ERR(res->pci_reset); 2686e0832faSShawn Lin 2696e0832faSShawn Lin res->axi_reset = devm_reset_control_get_exclusive(dev, "axi"); 2706e0832faSShawn Lin if (IS_ERR(res->axi_reset)) 2716e0832faSShawn Lin return PTR_ERR(res->axi_reset); 2726e0832faSShawn Lin 2736e0832faSShawn Lin res->ahb_reset = devm_reset_control_get_exclusive(dev, "ahb"); 2746e0832faSShawn Lin if (IS_ERR(res->ahb_reset)) 2756e0832faSShawn Lin return PTR_ERR(res->ahb_reset); 2766e0832faSShawn Lin 2776e0832faSShawn Lin res->por_reset = devm_reset_control_get_exclusive(dev, "por"); 2786e0832faSShawn Lin if (IS_ERR(res->por_reset)) 2796e0832faSShawn Lin return PTR_ERR(res->por_reset); 2806e0832faSShawn Lin 281ee367e2cSAnsuel Smith res->ext_reset = devm_reset_control_get_optional_exclusive(dev, "ext"); 282ee367e2cSAnsuel Smith if (IS_ERR(res->ext_reset)) 283ee367e2cSAnsuel Smith return PTR_ERR(res->ext_reset); 284ee367e2cSAnsuel Smith 2856e0832faSShawn Lin res->phy_reset = devm_reset_control_get_exclusive(dev, "phy"); 2866e0832faSShawn Lin return PTR_ERR_OR_ZERO(res->phy_reset); 2876e0832faSShawn Lin } 2886e0832faSShawn Lin 2896e0832faSShawn Lin static void qcom_pcie_deinit_2_1_0(struct qcom_pcie *pcie) 2906e0832faSShawn Lin { 2916e0832faSShawn Lin struct qcom_pcie_resources_2_1_0 *res = &pcie->res.v2_1_0; 2926e0832faSShawn Lin 2936a114526SAnsuel Smith clk_bulk_disable_unprepare(ARRAY_SIZE(res->clks), res->clks); 2946e0832faSShawn Lin reset_control_assert(res->pci_reset); 2956e0832faSShawn Lin reset_control_assert(res->axi_reset); 2966e0832faSShawn Lin reset_control_assert(res->ahb_reset); 2976e0832faSShawn Lin reset_control_assert(res->por_reset); 298ee367e2cSAnsuel Smith reset_control_assert(res->ext_reset); 299dd58318cSAbhishek Sahu reset_control_assert(res->phy_reset); 3006e0832faSShawn Lin regulator_bulk_disable(ARRAY_SIZE(res->supplies), res->supplies); 3016e0832faSShawn Lin } 3026e0832faSShawn Lin 3036e0832faSShawn Lin static int qcom_pcie_init_2_1_0(struct qcom_pcie *pcie) 3046e0832faSShawn Lin { 3056e0832faSShawn Lin struct qcom_pcie_resources_2_1_0 *res = &pcie->res.v2_1_0; 3066e0832faSShawn Lin struct dw_pcie *pci = pcie->pci; 3076e0832faSShawn Lin struct device *dev = pci->dev; 3085149901eSAnsuel Smith struct device_node *node = dev->of_node; 3096e0832faSShawn Lin u32 val; 3106e0832faSShawn Lin int ret; 3116e0832faSShawn Lin 3126e0832faSShawn Lin ret = regulator_bulk_enable(ARRAY_SIZE(res->supplies), res->supplies); 3136e0832faSShawn Lin if (ret < 0) { 3146e0832faSShawn Lin dev_err(dev, "cannot enable regulators\n"); 3156e0832faSShawn Lin return ret; 3166e0832faSShawn Lin } 3176e0832faSShawn Lin 3186e0832faSShawn Lin ret = reset_control_deassert(res->ahb_reset); 3196e0832faSShawn Lin if (ret) { 3206e0832faSShawn Lin dev_err(dev, "cannot deassert ahb reset\n"); 3216e0832faSShawn Lin goto err_deassert_ahb; 3226e0832faSShawn Lin } 3236e0832faSShawn Lin 324ee367e2cSAnsuel Smith ret = reset_control_deassert(res->ext_reset); 325ee367e2cSAnsuel Smith if (ret) { 326ee367e2cSAnsuel Smith dev_err(dev, "cannot deassert ext reset\n"); 3276a114526SAnsuel Smith goto err_deassert_ext; 328ee367e2cSAnsuel Smith } 329ee367e2cSAnsuel Smith 3306a114526SAnsuel Smith ret = reset_control_deassert(res->phy_reset); 3316a114526SAnsuel Smith if (ret) { 3326a114526SAnsuel Smith dev_err(dev, "cannot deassert phy reset\n"); 3336a114526SAnsuel Smith goto err_deassert_phy; 3346a114526SAnsuel Smith } 3356a114526SAnsuel Smith 3366a114526SAnsuel Smith ret = reset_control_deassert(res->pci_reset); 3376a114526SAnsuel Smith if (ret) { 3386a114526SAnsuel Smith dev_err(dev, "cannot deassert pci reset\n"); 3396a114526SAnsuel Smith goto err_deassert_pci; 3406a114526SAnsuel Smith } 3416a114526SAnsuel Smith 3426a114526SAnsuel Smith ret = reset_control_deassert(res->por_reset); 3436a114526SAnsuel Smith if (ret) { 3446a114526SAnsuel Smith dev_err(dev, "cannot deassert por reset\n"); 3456a114526SAnsuel Smith goto err_deassert_por; 3466a114526SAnsuel Smith } 3476a114526SAnsuel Smith 3486a114526SAnsuel Smith ret = reset_control_deassert(res->axi_reset); 3496a114526SAnsuel Smith if (ret) { 3506a114526SAnsuel Smith dev_err(dev, "cannot deassert axi reset\n"); 3516a114526SAnsuel Smith goto err_deassert_axi; 3526a114526SAnsuel Smith } 3536a114526SAnsuel Smith 3546a114526SAnsuel Smith ret = clk_bulk_prepare_enable(ARRAY_SIZE(res->clks), res->clks); 3556a114526SAnsuel Smith if (ret) 3566a114526SAnsuel Smith goto err_clks; 3576a114526SAnsuel Smith 3586e0832faSShawn Lin /* enable PCIe clocks and resets */ 3596e0832faSShawn Lin val = readl(pcie->parf + PCIE20_PARF_PHY_CTRL); 3606e0832faSShawn Lin val &= ~BIT(0); 3616e0832faSShawn Lin writel(val, pcie->parf + PCIE20_PARF_PHY_CTRL); 3626e0832faSShawn Lin 3635149901eSAnsuel Smith if (of_device_is_compatible(node, "qcom,pcie-ipq8064")) { 3645149901eSAnsuel Smith writel(PCS_DEEMPH_TX_DEEMPH_GEN1(24) | 3655149901eSAnsuel Smith PCS_DEEMPH_TX_DEEMPH_GEN2_3_5DB(24) | 3665149901eSAnsuel Smith PCS_DEEMPH_TX_DEEMPH_GEN2_6DB(34), 3675149901eSAnsuel Smith pcie->parf + PCIE20_PARF_PCS_DEEMPH); 3685149901eSAnsuel Smith writel(PCS_SWING_TX_SWING_FULL(120) | 3695149901eSAnsuel Smith PCS_SWING_TX_SWING_LOW(120), 3705149901eSAnsuel Smith pcie->parf + PCIE20_PARF_PCS_SWING); 3715149901eSAnsuel Smith writel(PHY_RX0_EQ(4), pcie->parf + PCIE20_PARF_CONFIG_BITS); 3725149901eSAnsuel Smith } 3735149901eSAnsuel Smith 3746e0832faSShawn Lin /* enable external reference clock */ 3756e0832faSShawn Lin val = readl(pcie->parf + PCIE20_PARF_PHY_REFCLK); 3766e0832faSShawn Lin val |= BIT(16); 3776e0832faSShawn Lin writel(val, pcie->parf + PCIE20_PARF_PHY_REFCLK); 3786e0832faSShawn Lin 3796e0832faSShawn Lin /* wait for clock acquisition */ 3806e0832faSShawn Lin usleep_range(1000, 1500); 3816e0832faSShawn Lin 3826e0832faSShawn Lin 3836e0832faSShawn Lin /* Set the Max TLP size to 2K, instead of using default of 4K */ 3846e0832faSShawn Lin writel(CFG_REMOTE_RD_REQ_BRIDGE_SIZE_2K, 3856e0832faSShawn Lin pci->dbi_base + PCIE20_AXI_MSTR_RESP_COMP_CTRL0); 3866e0832faSShawn Lin writel(CFG_BRIDGE_SB_INIT, 3876e0832faSShawn Lin pci->dbi_base + PCIE20_AXI_MSTR_RESP_COMP_CTRL1); 3886e0832faSShawn Lin 3896e0832faSShawn Lin return 0; 3906e0832faSShawn Lin 3916a114526SAnsuel Smith err_clks: 3926a114526SAnsuel Smith reset_control_assert(res->axi_reset); 3936a114526SAnsuel Smith err_deassert_axi: 3946a114526SAnsuel Smith reset_control_assert(res->por_reset); 3956a114526SAnsuel Smith err_deassert_por: 3966a114526SAnsuel Smith reset_control_assert(res->pci_reset); 3976a114526SAnsuel Smith err_deassert_pci: 3986a114526SAnsuel Smith reset_control_assert(res->phy_reset); 3996a114526SAnsuel Smith err_deassert_phy: 4006a114526SAnsuel Smith reset_control_assert(res->ext_reset); 4016a114526SAnsuel Smith err_deassert_ext: 4026a114526SAnsuel Smith reset_control_assert(res->ahb_reset); 4036e0832faSShawn Lin err_deassert_ahb: 4046e0832faSShawn Lin regulator_bulk_disable(ARRAY_SIZE(res->supplies), res->supplies); 4056e0832faSShawn Lin 4066e0832faSShawn Lin return ret; 4076e0832faSShawn Lin } 4086e0832faSShawn Lin 4096e0832faSShawn Lin static int qcom_pcie_get_resources_1_0_0(struct qcom_pcie *pcie) 4106e0832faSShawn Lin { 4116e0832faSShawn Lin struct qcom_pcie_resources_1_0_0 *res = &pcie->res.v1_0_0; 4126e0832faSShawn Lin struct dw_pcie *pci = pcie->pci; 4136e0832faSShawn Lin struct device *dev = pci->dev; 4146e0832faSShawn Lin 4156e0832faSShawn Lin res->vdda = devm_regulator_get(dev, "vdda"); 4166e0832faSShawn Lin if (IS_ERR(res->vdda)) 4176e0832faSShawn Lin return PTR_ERR(res->vdda); 4186e0832faSShawn Lin 4196e0832faSShawn Lin res->iface = devm_clk_get(dev, "iface"); 4206e0832faSShawn Lin if (IS_ERR(res->iface)) 4216e0832faSShawn Lin return PTR_ERR(res->iface); 4226e0832faSShawn Lin 4236e0832faSShawn Lin res->aux = devm_clk_get(dev, "aux"); 4246e0832faSShawn Lin if (IS_ERR(res->aux)) 4256e0832faSShawn Lin return PTR_ERR(res->aux); 4266e0832faSShawn Lin 4276e0832faSShawn Lin res->master_bus = devm_clk_get(dev, "master_bus"); 4286e0832faSShawn Lin if (IS_ERR(res->master_bus)) 4296e0832faSShawn Lin return PTR_ERR(res->master_bus); 4306e0832faSShawn Lin 4316e0832faSShawn Lin res->slave_bus = devm_clk_get(dev, "slave_bus"); 4326e0832faSShawn Lin if (IS_ERR(res->slave_bus)) 4336e0832faSShawn Lin return PTR_ERR(res->slave_bus); 4346e0832faSShawn Lin 4356e0832faSShawn Lin res->core = devm_reset_control_get_exclusive(dev, "core"); 4366e0832faSShawn Lin return PTR_ERR_OR_ZERO(res->core); 4376e0832faSShawn Lin } 4386e0832faSShawn Lin 4396e0832faSShawn Lin static void qcom_pcie_deinit_1_0_0(struct qcom_pcie *pcie) 4406e0832faSShawn Lin { 4416e0832faSShawn Lin struct qcom_pcie_resources_1_0_0 *res = &pcie->res.v1_0_0; 4426e0832faSShawn Lin 4436e0832faSShawn Lin reset_control_assert(res->core); 4446e0832faSShawn Lin clk_disable_unprepare(res->slave_bus); 4456e0832faSShawn Lin clk_disable_unprepare(res->master_bus); 4466e0832faSShawn Lin clk_disable_unprepare(res->iface); 4476e0832faSShawn Lin clk_disable_unprepare(res->aux); 4486e0832faSShawn Lin regulator_disable(res->vdda); 4496e0832faSShawn Lin } 4506e0832faSShawn Lin 4516e0832faSShawn Lin static int qcom_pcie_init_1_0_0(struct qcom_pcie *pcie) 4526e0832faSShawn Lin { 4536e0832faSShawn Lin struct qcom_pcie_resources_1_0_0 *res = &pcie->res.v1_0_0; 4546e0832faSShawn Lin struct dw_pcie *pci = pcie->pci; 4556e0832faSShawn Lin struct device *dev = pci->dev; 4566e0832faSShawn Lin int ret; 4576e0832faSShawn Lin 4586e0832faSShawn Lin ret = reset_control_deassert(res->core); 4596e0832faSShawn Lin if (ret) { 4606e0832faSShawn Lin dev_err(dev, "cannot deassert core reset\n"); 4616e0832faSShawn Lin return ret; 4626e0832faSShawn Lin } 4636e0832faSShawn Lin 4646e0832faSShawn Lin ret = clk_prepare_enable(res->aux); 4656e0832faSShawn Lin if (ret) { 4666e0832faSShawn Lin dev_err(dev, "cannot prepare/enable aux clock\n"); 4676e0832faSShawn Lin goto err_res; 4686e0832faSShawn Lin } 4696e0832faSShawn Lin 4706e0832faSShawn Lin ret = clk_prepare_enable(res->iface); 4716e0832faSShawn Lin if (ret) { 4726e0832faSShawn Lin dev_err(dev, "cannot prepare/enable iface clock\n"); 4736e0832faSShawn Lin goto err_aux; 4746e0832faSShawn Lin } 4756e0832faSShawn Lin 4766e0832faSShawn Lin ret = clk_prepare_enable(res->master_bus); 4776e0832faSShawn Lin if (ret) { 4786e0832faSShawn Lin dev_err(dev, "cannot prepare/enable master_bus clock\n"); 4796e0832faSShawn Lin goto err_iface; 4806e0832faSShawn Lin } 4816e0832faSShawn Lin 4826e0832faSShawn Lin ret = clk_prepare_enable(res->slave_bus); 4836e0832faSShawn Lin if (ret) { 4846e0832faSShawn Lin dev_err(dev, "cannot prepare/enable slave_bus clock\n"); 4856e0832faSShawn Lin goto err_master; 4866e0832faSShawn Lin } 4876e0832faSShawn Lin 4886e0832faSShawn Lin ret = regulator_enable(res->vdda); 4896e0832faSShawn Lin if (ret) { 4906e0832faSShawn Lin dev_err(dev, "cannot enable vdda regulator\n"); 4916e0832faSShawn Lin goto err_slave; 4926e0832faSShawn Lin } 4936e0832faSShawn Lin 4946e0832faSShawn Lin /* change DBI base address */ 4956e0832faSShawn Lin writel(0, pcie->parf + PCIE20_PARF_DBI_BASE_ADDR); 4966e0832faSShawn Lin 4976e0832faSShawn Lin if (IS_ENABLED(CONFIG_PCI_MSI)) { 4986e0832faSShawn Lin u32 val = readl(pcie->parf + PCIE20_PARF_AXI_MSTR_WR_ADDR_HALT); 4996e0832faSShawn Lin 5006e0832faSShawn Lin val |= BIT(31); 5016e0832faSShawn Lin writel(val, pcie->parf + PCIE20_PARF_AXI_MSTR_WR_ADDR_HALT); 5026e0832faSShawn Lin } 5036e0832faSShawn Lin 5046e0832faSShawn Lin return 0; 5056e0832faSShawn Lin err_slave: 5066e0832faSShawn Lin clk_disable_unprepare(res->slave_bus); 5076e0832faSShawn Lin err_master: 5086e0832faSShawn Lin clk_disable_unprepare(res->master_bus); 5096e0832faSShawn Lin err_iface: 5106e0832faSShawn Lin clk_disable_unprepare(res->iface); 5116e0832faSShawn Lin err_aux: 5126e0832faSShawn Lin clk_disable_unprepare(res->aux); 5136e0832faSShawn Lin err_res: 5146e0832faSShawn Lin reset_control_assert(res->core); 5156e0832faSShawn Lin 5166e0832faSShawn Lin return ret; 5176e0832faSShawn Lin } 5186e0832faSShawn Lin 5196e0832faSShawn Lin static void qcom_pcie_2_3_2_ltssm_enable(struct qcom_pcie *pcie) 5206e0832faSShawn Lin { 5216e0832faSShawn Lin u32 val; 5226e0832faSShawn Lin 5236e0832faSShawn Lin /* enable link training */ 5246e0832faSShawn Lin val = readl(pcie->parf + PCIE20_PARF_LTSSM); 5256e0832faSShawn Lin val |= BIT(8); 5266e0832faSShawn Lin writel(val, pcie->parf + PCIE20_PARF_LTSSM); 5276e0832faSShawn Lin } 5286e0832faSShawn Lin 5296e0832faSShawn Lin static int qcom_pcie_get_resources_2_3_2(struct qcom_pcie *pcie) 5306e0832faSShawn Lin { 5316e0832faSShawn Lin struct qcom_pcie_resources_2_3_2 *res = &pcie->res.v2_3_2; 5326e0832faSShawn Lin struct dw_pcie *pci = pcie->pci; 5336e0832faSShawn Lin struct device *dev = pci->dev; 5346e0832faSShawn Lin int ret; 5356e0832faSShawn Lin 5366e0832faSShawn Lin res->supplies[0].supply = "vdda"; 5376e0832faSShawn Lin res->supplies[1].supply = "vddpe-3v3"; 5386e0832faSShawn Lin ret = devm_regulator_bulk_get(dev, ARRAY_SIZE(res->supplies), 5396e0832faSShawn Lin res->supplies); 5406e0832faSShawn Lin if (ret) 5416e0832faSShawn Lin return ret; 5426e0832faSShawn Lin 5436e0832faSShawn Lin res->aux_clk = devm_clk_get(dev, "aux"); 5446e0832faSShawn Lin if (IS_ERR(res->aux_clk)) 5456e0832faSShawn Lin return PTR_ERR(res->aux_clk); 5466e0832faSShawn Lin 5476e0832faSShawn Lin res->cfg_clk = devm_clk_get(dev, "cfg"); 5486e0832faSShawn Lin if (IS_ERR(res->cfg_clk)) 5496e0832faSShawn Lin return PTR_ERR(res->cfg_clk); 5506e0832faSShawn Lin 5516e0832faSShawn Lin res->master_clk = devm_clk_get(dev, "bus_master"); 5526e0832faSShawn Lin if (IS_ERR(res->master_clk)) 5536e0832faSShawn Lin return PTR_ERR(res->master_clk); 5546e0832faSShawn Lin 5556e0832faSShawn Lin res->slave_clk = devm_clk_get(dev, "bus_slave"); 5566e0832faSShawn Lin if (IS_ERR(res->slave_clk)) 5576e0832faSShawn Lin return PTR_ERR(res->slave_clk); 5586e0832faSShawn Lin 5596e0832faSShawn Lin res->pipe_clk = devm_clk_get(dev, "pipe"); 5606e0832faSShawn Lin return PTR_ERR_OR_ZERO(res->pipe_clk); 5616e0832faSShawn Lin } 5626e0832faSShawn Lin 5636e0832faSShawn Lin static void qcom_pcie_deinit_2_3_2(struct qcom_pcie *pcie) 5646e0832faSShawn Lin { 5656e0832faSShawn Lin struct qcom_pcie_resources_2_3_2 *res = &pcie->res.v2_3_2; 5666e0832faSShawn Lin 5676e0832faSShawn Lin clk_disable_unprepare(res->slave_clk); 5686e0832faSShawn Lin clk_disable_unprepare(res->master_clk); 5696e0832faSShawn Lin clk_disable_unprepare(res->cfg_clk); 5706e0832faSShawn Lin clk_disable_unprepare(res->aux_clk); 5716e0832faSShawn Lin 5726e0832faSShawn Lin regulator_bulk_disable(ARRAY_SIZE(res->supplies), res->supplies); 5736e0832faSShawn Lin } 5746e0832faSShawn Lin 5756e0832faSShawn Lin static void qcom_pcie_post_deinit_2_3_2(struct qcom_pcie *pcie) 5766e0832faSShawn Lin { 5776e0832faSShawn Lin struct qcom_pcie_resources_2_3_2 *res = &pcie->res.v2_3_2; 5786e0832faSShawn Lin 5796e0832faSShawn Lin clk_disable_unprepare(res->pipe_clk); 5806e0832faSShawn Lin } 5816e0832faSShawn Lin 5826e0832faSShawn Lin static int qcom_pcie_init_2_3_2(struct qcom_pcie *pcie) 5836e0832faSShawn Lin { 5846e0832faSShawn Lin struct qcom_pcie_resources_2_3_2 *res = &pcie->res.v2_3_2; 5856e0832faSShawn Lin struct dw_pcie *pci = pcie->pci; 5866e0832faSShawn Lin struct device *dev = pci->dev; 5876e0832faSShawn Lin u32 val; 5886e0832faSShawn Lin int ret; 5896e0832faSShawn Lin 5906e0832faSShawn Lin ret = regulator_bulk_enable(ARRAY_SIZE(res->supplies), res->supplies); 5916e0832faSShawn Lin if (ret < 0) { 5926e0832faSShawn Lin dev_err(dev, "cannot enable regulators\n"); 5936e0832faSShawn Lin return ret; 5946e0832faSShawn Lin } 5956e0832faSShawn Lin 5966e0832faSShawn Lin ret = clk_prepare_enable(res->aux_clk); 5976e0832faSShawn Lin if (ret) { 5986e0832faSShawn Lin dev_err(dev, "cannot prepare/enable aux clock\n"); 5996e0832faSShawn Lin goto err_aux_clk; 6006e0832faSShawn Lin } 6016e0832faSShawn Lin 6026e0832faSShawn Lin ret = clk_prepare_enable(res->cfg_clk); 6036e0832faSShawn Lin if (ret) { 6046e0832faSShawn Lin dev_err(dev, "cannot prepare/enable cfg clock\n"); 6056e0832faSShawn Lin goto err_cfg_clk; 6066e0832faSShawn Lin } 6076e0832faSShawn Lin 6086e0832faSShawn Lin ret = clk_prepare_enable(res->master_clk); 6096e0832faSShawn Lin if (ret) { 6106e0832faSShawn Lin dev_err(dev, "cannot prepare/enable master clock\n"); 6116e0832faSShawn Lin goto err_master_clk; 6126e0832faSShawn Lin } 6136e0832faSShawn Lin 6146e0832faSShawn Lin ret = clk_prepare_enable(res->slave_clk); 6156e0832faSShawn Lin if (ret) { 6166e0832faSShawn Lin dev_err(dev, "cannot prepare/enable slave clock\n"); 6176e0832faSShawn Lin goto err_slave_clk; 6186e0832faSShawn Lin } 6196e0832faSShawn Lin 6206e0832faSShawn Lin /* enable PCIe clocks and resets */ 6216e0832faSShawn Lin val = readl(pcie->parf + PCIE20_PARF_PHY_CTRL); 6226e0832faSShawn Lin val &= ~BIT(0); 6236e0832faSShawn Lin writel(val, pcie->parf + PCIE20_PARF_PHY_CTRL); 6246e0832faSShawn Lin 6256e0832faSShawn Lin /* change DBI base address */ 6266e0832faSShawn Lin writel(0, pcie->parf + PCIE20_PARF_DBI_BASE_ADDR); 6276e0832faSShawn Lin 6286e0832faSShawn Lin /* MAC PHY_POWERDOWN MUX DISABLE */ 6296e0832faSShawn Lin val = readl(pcie->parf + PCIE20_PARF_SYS_CTRL); 6306e0832faSShawn Lin val &= ~BIT(29); 6316e0832faSShawn Lin writel(val, pcie->parf + PCIE20_PARF_SYS_CTRL); 6326e0832faSShawn Lin 6336e0832faSShawn Lin val = readl(pcie->parf + PCIE20_PARF_MHI_CLOCK_RESET_CTRL); 6346e0832faSShawn Lin val |= BIT(4); 6356e0832faSShawn Lin writel(val, pcie->parf + PCIE20_PARF_MHI_CLOCK_RESET_CTRL); 6366e0832faSShawn Lin 6376e0832faSShawn Lin val = readl(pcie->parf + PCIE20_PARF_AXI_MSTR_WR_ADDR_HALT_V2); 6386e0832faSShawn Lin val |= BIT(31); 6396e0832faSShawn Lin writel(val, pcie->parf + PCIE20_PARF_AXI_MSTR_WR_ADDR_HALT_V2); 6406e0832faSShawn Lin 6416e0832faSShawn Lin return 0; 6426e0832faSShawn Lin 6436e0832faSShawn Lin err_slave_clk: 6446e0832faSShawn Lin clk_disable_unprepare(res->master_clk); 6456e0832faSShawn Lin err_master_clk: 6466e0832faSShawn Lin clk_disable_unprepare(res->cfg_clk); 6476e0832faSShawn Lin err_cfg_clk: 6486e0832faSShawn Lin clk_disable_unprepare(res->aux_clk); 6496e0832faSShawn Lin 6506e0832faSShawn Lin err_aux_clk: 6516e0832faSShawn Lin regulator_bulk_disable(ARRAY_SIZE(res->supplies), res->supplies); 6526e0832faSShawn Lin 6536e0832faSShawn Lin return ret; 6546e0832faSShawn Lin } 6556e0832faSShawn Lin 6566e0832faSShawn Lin static int qcom_pcie_post_init_2_3_2(struct qcom_pcie *pcie) 6576e0832faSShawn Lin { 6586e0832faSShawn Lin struct qcom_pcie_resources_2_3_2 *res = &pcie->res.v2_3_2; 6596e0832faSShawn Lin struct dw_pcie *pci = pcie->pci; 6606e0832faSShawn Lin struct device *dev = pci->dev; 6616e0832faSShawn Lin int ret; 6626e0832faSShawn Lin 6636e0832faSShawn Lin ret = clk_prepare_enable(res->pipe_clk); 6646e0832faSShawn Lin if (ret) { 6656e0832faSShawn Lin dev_err(dev, "cannot prepare/enable pipe clock\n"); 6666e0832faSShawn Lin return ret; 6676e0832faSShawn Lin } 6686e0832faSShawn Lin 6696e0832faSShawn Lin return 0; 6706e0832faSShawn Lin } 6716e0832faSShawn Lin 6726e0832faSShawn Lin static int qcom_pcie_get_resources_2_4_0(struct qcom_pcie *pcie) 6736e0832faSShawn Lin { 6746e0832faSShawn Lin struct qcom_pcie_resources_2_4_0 *res = &pcie->res.v2_4_0; 6756e0832faSShawn Lin struct dw_pcie *pci = pcie->pci; 6766e0832faSShawn Lin struct device *dev = pci->dev; 67767021ae0SBjorn Andersson bool is_ipq = of_device_is_compatible(dev->of_node, "qcom,pcie-ipq4019"); 6785aa18097SBjorn Andersson int ret; 6796e0832faSShawn Lin 6805aa18097SBjorn Andersson res->clks[0].id = "aux"; 6815aa18097SBjorn Andersson res->clks[1].id = "master_bus"; 6825aa18097SBjorn Andersson res->clks[2].id = "slave_bus"; 68367021ae0SBjorn Andersson res->clks[3].id = "iface"; 6846e0832faSShawn Lin 68567021ae0SBjorn Andersson /* qcom,pcie-ipq4019 is defined without "iface" */ 68667021ae0SBjorn Andersson res->num_clks = is_ipq ? 3 : 4; 6876e0832faSShawn Lin 6885aa18097SBjorn Andersson ret = devm_clk_bulk_get(dev, res->num_clks, res->clks); 6895aa18097SBjorn Andersson if (ret < 0) 6905aa18097SBjorn Andersson return ret; 6916e0832faSShawn Lin 6926e0832faSShawn Lin res->axi_m_reset = devm_reset_control_get_exclusive(dev, "axi_m"); 6936e0832faSShawn Lin if (IS_ERR(res->axi_m_reset)) 6946e0832faSShawn Lin return PTR_ERR(res->axi_m_reset); 6956e0832faSShawn Lin 6966e0832faSShawn Lin res->axi_s_reset = devm_reset_control_get_exclusive(dev, "axi_s"); 6976e0832faSShawn Lin if (IS_ERR(res->axi_s_reset)) 6986e0832faSShawn Lin return PTR_ERR(res->axi_s_reset); 6996e0832faSShawn Lin 70067021ae0SBjorn Andersson if (is_ipq) { 70167021ae0SBjorn Andersson /* 70267021ae0SBjorn Andersson * These resources relates to the PHY or are secure clocks, but 70367021ae0SBjorn Andersson * are controlled here for IPQ4019 70467021ae0SBjorn Andersson */ 7056e0832faSShawn Lin res->pipe_reset = devm_reset_control_get_exclusive(dev, "pipe"); 7066e0832faSShawn Lin if (IS_ERR(res->pipe_reset)) 7076e0832faSShawn Lin return PTR_ERR(res->pipe_reset); 7086e0832faSShawn Lin 7096e0832faSShawn Lin res->axi_m_vmid_reset = devm_reset_control_get_exclusive(dev, 7106e0832faSShawn Lin "axi_m_vmid"); 7116e0832faSShawn Lin if (IS_ERR(res->axi_m_vmid_reset)) 7126e0832faSShawn Lin return PTR_ERR(res->axi_m_vmid_reset); 7136e0832faSShawn Lin 7146e0832faSShawn Lin res->axi_s_xpu_reset = devm_reset_control_get_exclusive(dev, 7156e0832faSShawn Lin "axi_s_xpu"); 7166e0832faSShawn Lin if (IS_ERR(res->axi_s_xpu_reset)) 7176e0832faSShawn Lin return PTR_ERR(res->axi_s_xpu_reset); 7186e0832faSShawn Lin 7196e0832faSShawn Lin res->parf_reset = devm_reset_control_get_exclusive(dev, "parf"); 7206e0832faSShawn Lin if (IS_ERR(res->parf_reset)) 7216e0832faSShawn Lin return PTR_ERR(res->parf_reset); 7226e0832faSShawn Lin 7236e0832faSShawn Lin res->phy_reset = devm_reset_control_get_exclusive(dev, "phy"); 7246e0832faSShawn Lin if (IS_ERR(res->phy_reset)) 7256e0832faSShawn Lin return PTR_ERR(res->phy_reset); 72667021ae0SBjorn Andersson } 7276e0832faSShawn Lin 7286e0832faSShawn Lin res->axi_m_sticky_reset = devm_reset_control_get_exclusive(dev, 7296e0832faSShawn Lin "axi_m_sticky"); 7306e0832faSShawn Lin if (IS_ERR(res->axi_m_sticky_reset)) 7316e0832faSShawn Lin return PTR_ERR(res->axi_m_sticky_reset); 7326e0832faSShawn Lin 7336e0832faSShawn Lin res->pipe_sticky_reset = devm_reset_control_get_exclusive(dev, 7346e0832faSShawn Lin "pipe_sticky"); 7356e0832faSShawn Lin if (IS_ERR(res->pipe_sticky_reset)) 7366e0832faSShawn Lin return PTR_ERR(res->pipe_sticky_reset); 7376e0832faSShawn Lin 7386e0832faSShawn Lin res->pwr_reset = devm_reset_control_get_exclusive(dev, "pwr"); 7396e0832faSShawn Lin if (IS_ERR(res->pwr_reset)) 7406e0832faSShawn Lin return PTR_ERR(res->pwr_reset); 7416e0832faSShawn Lin 7426e0832faSShawn Lin res->ahb_reset = devm_reset_control_get_exclusive(dev, "ahb"); 7436e0832faSShawn Lin if (IS_ERR(res->ahb_reset)) 7446e0832faSShawn Lin return PTR_ERR(res->ahb_reset); 7456e0832faSShawn Lin 74667021ae0SBjorn Andersson if (is_ipq) { 7476e0832faSShawn Lin res->phy_ahb_reset = devm_reset_control_get_exclusive(dev, "phy_ahb"); 7486e0832faSShawn Lin if (IS_ERR(res->phy_ahb_reset)) 7496e0832faSShawn Lin return PTR_ERR(res->phy_ahb_reset); 75067021ae0SBjorn Andersson } 7516e0832faSShawn Lin 7526e0832faSShawn Lin return 0; 7536e0832faSShawn Lin } 7546e0832faSShawn Lin 7556e0832faSShawn Lin static void qcom_pcie_deinit_2_4_0(struct qcom_pcie *pcie) 7566e0832faSShawn Lin { 7576e0832faSShawn Lin struct qcom_pcie_resources_2_4_0 *res = &pcie->res.v2_4_0; 7586e0832faSShawn Lin 7596e0832faSShawn Lin reset_control_assert(res->axi_m_reset); 7606e0832faSShawn Lin reset_control_assert(res->axi_s_reset); 7616e0832faSShawn Lin reset_control_assert(res->pipe_reset); 7626e0832faSShawn Lin reset_control_assert(res->pipe_sticky_reset); 7636e0832faSShawn Lin reset_control_assert(res->phy_reset); 7646e0832faSShawn Lin reset_control_assert(res->phy_ahb_reset); 7656e0832faSShawn Lin reset_control_assert(res->axi_m_sticky_reset); 7666e0832faSShawn Lin reset_control_assert(res->pwr_reset); 7676e0832faSShawn Lin reset_control_assert(res->ahb_reset); 7685aa18097SBjorn Andersson clk_bulk_disable_unprepare(res->num_clks, res->clks); 7696e0832faSShawn Lin } 7706e0832faSShawn Lin 7716e0832faSShawn Lin static int qcom_pcie_init_2_4_0(struct qcom_pcie *pcie) 7726e0832faSShawn Lin { 7736e0832faSShawn Lin struct qcom_pcie_resources_2_4_0 *res = &pcie->res.v2_4_0; 7746e0832faSShawn Lin struct dw_pcie *pci = pcie->pci; 7756e0832faSShawn Lin struct device *dev = pci->dev; 7766e0832faSShawn Lin u32 val; 7776e0832faSShawn Lin int ret; 7786e0832faSShawn Lin 7796e0832faSShawn Lin ret = reset_control_assert(res->axi_m_reset); 7806e0832faSShawn Lin if (ret) { 7816e0832faSShawn Lin dev_err(dev, "cannot assert axi master reset\n"); 7826e0832faSShawn Lin return ret; 7836e0832faSShawn Lin } 7846e0832faSShawn Lin 7856e0832faSShawn Lin ret = reset_control_assert(res->axi_s_reset); 7866e0832faSShawn Lin if (ret) { 7876e0832faSShawn Lin dev_err(dev, "cannot assert axi slave reset\n"); 7886e0832faSShawn Lin return ret; 7896e0832faSShawn Lin } 7906e0832faSShawn Lin 7916e0832faSShawn Lin usleep_range(10000, 12000); 7926e0832faSShawn Lin 7936e0832faSShawn Lin ret = reset_control_assert(res->pipe_reset); 7946e0832faSShawn Lin if (ret) { 7956e0832faSShawn Lin dev_err(dev, "cannot assert pipe reset\n"); 7966e0832faSShawn Lin return ret; 7976e0832faSShawn Lin } 7986e0832faSShawn Lin 7996e0832faSShawn Lin ret = reset_control_assert(res->pipe_sticky_reset); 8006e0832faSShawn Lin if (ret) { 8016e0832faSShawn Lin dev_err(dev, "cannot assert pipe sticky reset\n"); 8026e0832faSShawn Lin return ret; 8036e0832faSShawn Lin } 8046e0832faSShawn Lin 8056e0832faSShawn Lin ret = reset_control_assert(res->phy_reset); 8066e0832faSShawn Lin if (ret) { 8076e0832faSShawn Lin dev_err(dev, "cannot assert phy reset\n"); 8086e0832faSShawn Lin return ret; 8096e0832faSShawn Lin } 8106e0832faSShawn Lin 8116e0832faSShawn Lin ret = reset_control_assert(res->phy_ahb_reset); 8126e0832faSShawn Lin if (ret) { 8136e0832faSShawn Lin dev_err(dev, "cannot assert phy ahb reset\n"); 8146e0832faSShawn Lin return ret; 8156e0832faSShawn Lin } 8166e0832faSShawn Lin 8176e0832faSShawn Lin usleep_range(10000, 12000); 8186e0832faSShawn Lin 8196e0832faSShawn Lin ret = reset_control_assert(res->axi_m_sticky_reset); 8206e0832faSShawn Lin if (ret) { 8216e0832faSShawn Lin dev_err(dev, "cannot assert axi master sticky reset\n"); 8226e0832faSShawn Lin return ret; 8236e0832faSShawn Lin } 8246e0832faSShawn Lin 8256e0832faSShawn Lin ret = reset_control_assert(res->pwr_reset); 8266e0832faSShawn Lin if (ret) { 8276e0832faSShawn Lin dev_err(dev, "cannot assert power reset\n"); 8286e0832faSShawn Lin return ret; 8296e0832faSShawn Lin } 8306e0832faSShawn Lin 8316e0832faSShawn Lin ret = reset_control_assert(res->ahb_reset); 8326e0832faSShawn Lin if (ret) { 8336e0832faSShawn Lin dev_err(dev, "cannot assert ahb reset\n"); 8346e0832faSShawn Lin return ret; 8356e0832faSShawn Lin } 8366e0832faSShawn Lin 8376e0832faSShawn Lin usleep_range(10000, 12000); 8386e0832faSShawn Lin 8396e0832faSShawn Lin ret = reset_control_deassert(res->phy_ahb_reset); 8406e0832faSShawn Lin if (ret) { 8416e0832faSShawn Lin dev_err(dev, "cannot deassert phy ahb reset\n"); 8426e0832faSShawn Lin return ret; 8436e0832faSShawn Lin } 8446e0832faSShawn Lin 8456e0832faSShawn Lin ret = reset_control_deassert(res->phy_reset); 8466e0832faSShawn Lin if (ret) { 8476e0832faSShawn Lin dev_err(dev, "cannot deassert phy reset\n"); 8486e0832faSShawn Lin goto err_rst_phy; 8496e0832faSShawn Lin } 8506e0832faSShawn Lin 8516e0832faSShawn Lin ret = reset_control_deassert(res->pipe_reset); 8526e0832faSShawn Lin if (ret) { 8536e0832faSShawn Lin dev_err(dev, "cannot deassert pipe reset\n"); 8546e0832faSShawn Lin goto err_rst_pipe; 8556e0832faSShawn Lin } 8566e0832faSShawn Lin 8576e0832faSShawn Lin ret = reset_control_deassert(res->pipe_sticky_reset); 8586e0832faSShawn Lin if (ret) { 8596e0832faSShawn Lin dev_err(dev, "cannot deassert pipe sticky reset\n"); 8606e0832faSShawn Lin goto err_rst_pipe_sticky; 8616e0832faSShawn Lin } 8626e0832faSShawn Lin 8636e0832faSShawn Lin usleep_range(10000, 12000); 8646e0832faSShawn Lin 8656e0832faSShawn Lin ret = reset_control_deassert(res->axi_m_reset); 8666e0832faSShawn Lin if (ret) { 8676e0832faSShawn Lin dev_err(dev, "cannot deassert axi master reset\n"); 8686e0832faSShawn Lin goto err_rst_axi_m; 8696e0832faSShawn Lin } 8706e0832faSShawn Lin 8716e0832faSShawn Lin ret = reset_control_deassert(res->axi_m_sticky_reset); 8726e0832faSShawn Lin if (ret) { 8736e0832faSShawn Lin dev_err(dev, "cannot deassert axi master sticky reset\n"); 8746e0832faSShawn Lin goto err_rst_axi_m_sticky; 8756e0832faSShawn Lin } 8766e0832faSShawn Lin 8776e0832faSShawn Lin ret = reset_control_deassert(res->axi_s_reset); 8786e0832faSShawn Lin if (ret) { 8796e0832faSShawn Lin dev_err(dev, "cannot deassert axi slave reset\n"); 8806e0832faSShawn Lin goto err_rst_axi_s; 8816e0832faSShawn Lin } 8826e0832faSShawn Lin 8836e0832faSShawn Lin ret = reset_control_deassert(res->pwr_reset); 8846e0832faSShawn Lin if (ret) { 8856e0832faSShawn Lin dev_err(dev, "cannot deassert power reset\n"); 8866e0832faSShawn Lin goto err_rst_pwr; 8876e0832faSShawn Lin } 8886e0832faSShawn Lin 8896e0832faSShawn Lin ret = reset_control_deassert(res->ahb_reset); 8906e0832faSShawn Lin if (ret) { 8916e0832faSShawn Lin dev_err(dev, "cannot deassert ahb reset\n"); 8926e0832faSShawn Lin goto err_rst_ahb; 8936e0832faSShawn Lin } 8946e0832faSShawn Lin 8956e0832faSShawn Lin usleep_range(10000, 12000); 8966e0832faSShawn Lin 8975aa18097SBjorn Andersson ret = clk_bulk_prepare_enable(res->num_clks, res->clks); 8985aa18097SBjorn Andersson if (ret) 8995aa18097SBjorn Andersson goto err_clks; 9006e0832faSShawn Lin 9016e0832faSShawn Lin /* enable PCIe clocks and resets */ 9026e0832faSShawn Lin val = readl(pcie->parf + PCIE20_PARF_PHY_CTRL); 9036e0832faSShawn Lin val &= ~BIT(0); 9046e0832faSShawn Lin writel(val, pcie->parf + PCIE20_PARF_PHY_CTRL); 9056e0832faSShawn Lin 9066e0832faSShawn Lin /* change DBI base address */ 9076e0832faSShawn Lin writel(0, pcie->parf + PCIE20_PARF_DBI_BASE_ADDR); 9086e0832faSShawn Lin 9096e0832faSShawn Lin /* MAC PHY_POWERDOWN MUX DISABLE */ 9106e0832faSShawn Lin val = readl(pcie->parf + PCIE20_PARF_SYS_CTRL); 9116e0832faSShawn Lin val &= ~BIT(29); 9126e0832faSShawn Lin writel(val, pcie->parf + PCIE20_PARF_SYS_CTRL); 9136e0832faSShawn Lin 9146e0832faSShawn Lin val = readl(pcie->parf + PCIE20_PARF_MHI_CLOCK_RESET_CTRL); 9156e0832faSShawn Lin val |= BIT(4); 9166e0832faSShawn Lin writel(val, pcie->parf + PCIE20_PARF_MHI_CLOCK_RESET_CTRL); 9176e0832faSShawn Lin 9186e0832faSShawn Lin val = readl(pcie->parf + PCIE20_PARF_AXI_MSTR_WR_ADDR_HALT_V2); 9196e0832faSShawn Lin val |= BIT(31); 9206e0832faSShawn Lin writel(val, pcie->parf + PCIE20_PARF_AXI_MSTR_WR_ADDR_HALT_V2); 9216e0832faSShawn Lin 9226e0832faSShawn Lin return 0; 9236e0832faSShawn Lin 9245aa18097SBjorn Andersson err_clks: 9256e0832faSShawn Lin reset_control_assert(res->ahb_reset); 9266e0832faSShawn Lin err_rst_ahb: 9276e0832faSShawn Lin reset_control_assert(res->pwr_reset); 9286e0832faSShawn Lin err_rst_pwr: 9296e0832faSShawn Lin reset_control_assert(res->axi_s_reset); 9306e0832faSShawn Lin err_rst_axi_s: 9316e0832faSShawn Lin reset_control_assert(res->axi_m_sticky_reset); 9326e0832faSShawn Lin err_rst_axi_m_sticky: 9336e0832faSShawn Lin reset_control_assert(res->axi_m_reset); 9346e0832faSShawn Lin err_rst_axi_m: 9356e0832faSShawn Lin reset_control_assert(res->pipe_sticky_reset); 9366e0832faSShawn Lin err_rst_pipe_sticky: 9376e0832faSShawn Lin reset_control_assert(res->pipe_reset); 9386e0832faSShawn Lin err_rst_pipe: 9396e0832faSShawn Lin reset_control_assert(res->phy_reset); 9406e0832faSShawn Lin err_rst_phy: 9416e0832faSShawn Lin reset_control_assert(res->phy_ahb_reset); 9426e0832faSShawn Lin return ret; 9436e0832faSShawn Lin } 9446e0832faSShawn Lin 9456e0832faSShawn Lin static int qcom_pcie_get_resources_2_3_3(struct qcom_pcie *pcie) 9466e0832faSShawn Lin { 9476e0832faSShawn Lin struct qcom_pcie_resources_2_3_3 *res = &pcie->res.v2_3_3; 9486e0832faSShawn Lin struct dw_pcie *pci = pcie->pci; 9496e0832faSShawn Lin struct device *dev = pci->dev; 9506e0832faSShawn Lin int i; 9516e0832faSShawn Lin const char *rst_names[] = { "axi_m", "axi_s", "pipe", 9526e0832faSShawn Lin "axi_m_sticky", "sticky", 9536e0832faSShawn Lin "ahb", "sleep", }; 9546e0832faSShawn Lin 9556e0832faSShawn Lin res->iface = devm_clk_get(dev, "iface"); 9566e0832faSShawn Lin if (IS_ERR(res->iface)) 9576e0832faSShawn Lin return PTR_ERR(res->iface); 9586e0832faSShawn Lin 9596e0832faSShawn Lin res->axi_m_clk = devm_clk_get(dev, "axi_m"); 9606e0832faSShawn Lin if (IS_ERR(res->axi_m_clk)) 9616e0832faSShawn Lin return PTR_ERR(res->axi_m_clk); 9626e0832faSShawn Lin 9636e0832faSShawn Lin res->axi_s_clk = devm_clk_get(dev, "axi_s"); 9646e0832faSShawn Lin if (IS_ERR(res->axi_s_clk)) 9656e0832faSShawn Lin return PTR_ERR(res->axi_s_clk); 9666e0832faSShawn Lin 9676e0832faSShawn Lin res->ahb_clk = devm_clk_get(dev, "ahb"); 9686e0832faSShawn Lin if (IS_ERR(res->ahb_clk)) 9696e0832faSShawn Lin return PTR_ERR(res->ahb_clk); 9706e0832faSShawn Lin 9716e0832faSShawn Lin res->aux_clk = devm_clk_get(dev, "aux"); 9726e0832faSShawn Lin if (IS_ERR(res->aux_clk)) 9736e0832faSShawn Lin return PTR_ERR(res->aux_clk); 9746e0832faSShawn Lin 9756e0832faSShawn Lin for (i = 0; i < ARRAY_SIZE(rst_names); i++) { 9766e0832faSShawn Lin res->rst[i] = devm_reset_control_get(dev, rst_names[i]); 9776e0832faSShawn Lin if (IS_ERR(res->rst[i])) 9786e0832faSShawn Lin return PTR_ERR(res->rst[i]); 9796e0832faSShawn Lin } 9806e0832faSShawn Lin 9816e0832faSShawn Lin return 0; 9826e0832faSShawn Lin } 9836e0832faSShawn Lin 9846e0832faSShawn Lin static void qcom_pcie_deinit_2_3_3(struct qcom_pcie *pcie) 9856e0832faSShawn Lin { 9866e0832faSShawn Lin struct qcom_pcie_resources_2_3_3 *res = &pcie->res.v2_3_3; 9876e0832faSShawn Lin 9886e0832faSShawn Lin clk_disable_unprepare(res->iface); 9896e0832faSShawn Lin clk_disable_unprepare(res->axi_m_clk); 9906e0832faSShawn Lin clk_disable_unprepare(res->axi_s_clk); 9916e0832faSShawn Lin clk_disable_unprepare(res->ahb_clk); 9926e0832faSShawn Lin clk_disable_unprepare(res->aux_clk); 9936e0832faSShawn Lin } 9946e0832faSShawn Lin 9956e0832faSShawn Lin static int qcom_pcie_init_2_3_3(struct qcom_pcie *pcie) 9966e0832faSShawn Lin { 9976e0832faSShawn Lin struct qcom_pcie_resources_2_3_3 *res = &pcie->res.v2_3_3; 9986e0832faSShawn Lin struct dw_pcie *pci = pcie->pci; 9996e0832faSShawn Lin struct device *dev = pci->dev; 10006e0832faSShawn Lin int i, ret; 10016e0832faSShawn Lin u32 val; 10026e0832faSShawn Lin 10036e0832faSShawn Lin for (i = 0; i < ARRAY_SIZE(res->rst); i++) { 10046e0832faSShawn Lin ret = reset_control_assert(res->rst[i]); 10056e0832faSShawn Lin if (ret) { 10066e0832faSShawn Lin dev_err(dev, "reset #%d assert failed (%d)\n", i, ret); 10076e0832faSShawn Lin return ret; 10086e0832faSShawn Lin } 10096e0832faSShawn Lin } 10106e0832faSShawn Lin 10116e0832faSShawn Lin usleep_range(2000, 2500); 10126e0832faSShawn Lin 10136e0832faSShawn Lin for (i = 0; i < ARRAY_SIZE(res->rst); i++) { 10146e0832faSShawn Lin ret = reset_control_deassert(res->rst[i]); 10156e0832faSShawn Lin if (ret) { 10166e0832faSShawn Lin dev_err(dev, "reset #%d deassert failed (%d)\n", i, 10176e0832faSShawn Lin ret); 10186e0832faSShawn Lin return ret; 10196e0832faSShawn Lin } 10206e0832faSShawn Lin } 10216e0832faSShawn Lin 10226e0832faSShawn Lin /* 10236e0832faSShawn Lin * Don't have a way to see if the reset has completed. 10246e0832faSShawn Lin * Wait for some time. 10256e0832faSShawn Lin */ 10266e0832faSShawn Lin usleep_range(2000, 2500); 10276e0832faSShawn Lin 10286e0832faSShawn Lin ret = clk_prepare_enable(res->iface); 10296e0832faSShawn Lin if (ret) { 10306e0832faSShawn Lin dev_err(dev, "cannot prepare/enable core clock\n"); 10316e0832faSShawn Lin goto err_clk_iface; 10326e0832faSShawn Lin } 10336e0832faSShawn Lin 10346e0832faSShawn Lin ret = clk_prepare_enable(res->axi_m_clk); 10356e0832faSShawn Lin if (ret) { 10366e0832faSShawn Lin dev_err(dev, "cannot prepare/enable core clock\n"); 10376e0832faSShawn Lin goto err_clk_axi_m; 10386e0832faSShawn Lin } 10396e0832faSShawn Lin 10406e0832faSShawn Lin ret = clk_prepare_enable(res->axi_s_clk); 10416e0832faSShawn Lin if (ret) { 10426e0832faSShawn Lin dev_err(dev, "cannot prepare/enable axi slave clock\n"); 10436e0832faSShawn Lin goto err_clk_axi_s; 10446e0832faSShawn Lin } 10456e0832faSShawn Lin 10466e0832faSShawn Lin ret = clk_prepare_enable(res->ahb_clk); 10476e0832faSShawn Lin if (ret) { 10486e0832faSShawn Lin dev_err(dev, "cannot prepare/enable ahb clock\n"); 10496e0832faSShawn Lin goto err_clk_ahb; 10506e0832faSShawn Lin } 10516e0832faSShawn Lin 10526e0832faSShawn Lin ret = clk_prepare_enable(res->aux_clk); 10536e0832faSShawn Lin if (ret) { 10546e0832faSShawn Lin dev_err(dev, "cannot prepare/enable aux clock\n"); 10556e0832faSShawn Lin goto err_clk_aux; 10566e0832faSShawn Lin } 10576e0832faSShawn Lin 10586e0832faSShawn Lin writel(SLV_ADDR_SPACE_SZ, 10596e0832faSShawn Lin pcie->parf + PCIE20_v3_PARF_SLV_ADDR_SPACE_SIZE); 10606e0832faSShawn Lin 10616e0832faSShawn Lin val = readl(pcie->parf + PCIE20_PARF_PHY_CTRL); 10626e0832faSShawn Lin val &= ~BIT(0); 10636e0832faSShawn Lin writel(val, pcie->parf + PCIE20_PARF_PHY_CTRL); 10646e0832faSShawn Lin 10656e0832faSShawn Lin writel(0, pcie->parf + PCIE20_PARF_DBI_BASE_ADDR); 10666e0832faSShawn Lin 10676e0832faSShawn Lin writel(MST_WAKEUP_EN | SLV_WAKEUP_EN | MSTR_ACLK_CGC_DIS 10686e0832faSShawn Lin | SLV_ACLK_CGC_DIS | CORE_CLK_CGC_DIS | 10696e0832faSShawn Lin AUX_PWR_DET | L23_CLK_RMV_DIS | L1_CLK_RMV_DIS, 10706e0832faSShawn Lin pcie->parf + PCIE20_PARF_SYS_CTRL); 10716e0832faSShawn Lin writel(0, pcie->parf + PCIE20_PARF_Q2A_FLUSH); 10726e0832faSShawn Lin 10736e0832faSShawn Lin writel(CMD_BME_VAL, pci->dbi_base + PCIE20_COMMAND_STATUS); 10746e0832faSShawn Lin writel(DBI_RO_WR_EN, pci->dbi_base + PCIE20_MISC_CONTROL_1_REG); 10756e0832faSShawn Lin writel(PCIE_CAP_LINK1_VAL, pci->dbi_base + PCIE20_CAP_LINK_1); 10766e0832faSShawn Lin 10776e0832faSShawn Lin val = readl(pci->dbi_base + PCIE20_CAP_LINK_CAPABILITIES); 10786e0832faSShawn Lin val &= ~PCIE20_CAP_ACTIVE_STATE_LINK_PM_SUPPORT; 10796e0832faSShawn Lin writel(val, pci->dbi_base + PCIE20_CAP_LINK_CAPABILITIES); 10806e0832faSShawn Lin 10816e0832faSShawn Lin writel(PCIE_CAP_CPL_TIMEOUT_DISABLE, pci->dbi_base + 10826e0832faSShawn Lin PCIE20_DEVICE_CONTROL2_STATUS2); 10836e0832faSShawn Lin 10846e0832faSShawn Lin return 0; 10856e0832faSShawn Lin 10866e0832faSShawn Lin err_clk_aux: 10876e0832faSShawn Lin clk_disable_unprepare(res->ahb_clk); 10886e0832faSShawn Lin err_clk_ahb: 10896e0832faSShawn Lin clk_disable_unprepare(res->axi_s_clk); 10906e0832faSShawn Lin err_clk_axi_s: 10916e0832faSShawn Lin clk_disable_unprepare(res->axi_m_clk); 10926e0832faSShawn Lin err_clk_axi_m: 10936e0832faSShawn Lin clk_disable_unprepare(res->iface); 10946e0832faSShawn Lin err_clk_iface: 10956e0832faSShawn Lin /* 10966e0832faSShawn Lin * Not checking for failure, will anyway return 10976e0832faSShawn Lin * the original failure in 'ret'. 10986e0832faSShawn Lin */ 10996e0832faSShawn Lin for (i = 0; i < ARRAY_SIZE(res->rst); i++) 11006e0832faSShawn Lin reset_control_assert(res->rst[i]); 11016e0832faSShawn Lin 11026e0832faSShawn Lin return ret; 11036e0832faSShawn Lin } 11046e0832faSShawn Lin 1105ed8cc3b1SBjorn Andersson static int qcom_pcie_get_resources_2_7_0(struct qcom_pcie *pcie) 1106ed8cc3b1SBjorn Andersson { 1107ed8cc3b1SBjorn Andersson struct qcom_pcie_resources_2_7_0 *res = &pcie->res.v2_7_0; 1108ed8cc3b1SBjorn Andersson struct dw_pcie *pci = pcie->pci; 1109ed8cc3b1SBjorn Andersson struct device *dev = pci->dev; 1110ed8cc3b1SBjorn Andersson int ret; 1111ed8cc3b1SBjorn Andersson 1112ed8cc3b1SBjorn Andersson res->pci_reset = devm_reset_control_get_exclusive(dev, "pci"); 1113ed8cc3b1SBjorn Andersson if (IS_ERR(res->pci_reset)) 1114ed8cc3b1SBjorn Andersson return PTR_ERR(res->pci_reset); 1115ed8cc3b1SBjorn Andersson 1116ed8cc3b1SBjorn Andersson res->supplies[0].supply = "vdda"; 1117ed8cc3b1SBjorn Andersson res->supplies[1].supply = "vddpe-3v3"; 1118ed8cc3b1SBjorn Andersson ret = devm_regulator_bulk_get(dev, ARRAY_SIZE(res->supplies), 1119ed8cc3b1SBjorn Andersson res->supplies); 1120ed8cc3b1SBjorn Andersson if (ret) 1121ed8cc3b1SBjorn Andersson return ret; 1122ed8cc3b1SBjorn Andersson 1123ed8cc3b1SBjorn Andersson res->clks[0].id = "aux"; 1124ed8cc3b1SBjorn Andersson res->clks[1].id = "cfg"; 1125ed8cc3b1SBjorn Andersson res->clks[2].id = "bus_master"; 1126ed8cc3b1SBjorn Andersson res->clks[3].id = "bus_slave"; 1127ed8cc3b1SBjorn Andersson res->clks[4].id = "slave_q2a"; 1128ed8cc3b1SBjorn Andersson res->clks[5].id = "tbu"; 1129ed8cc3b1SBjorn Andersson 1130ed8cc3b1SBjorn Andersson ret = devm_clk_bulk_get(dev, ARRAY_SIZE(res->clks), res->clks); 1131ed8cc3b1SBjorn Andersson if (ret < 0) 1132ed8cc3b1SBjorn Andersson return ret; 1133ed8cc3b1SBjorn Andersson 1134ed8cc3b1SBjorn Andersson res->pipe_clk = devm_clk_get(dev, "pipe"); 1135ed8cc3b1SBjorn Andersson return PTR_ERR_OR_ZERO(res->pipe_clk); 1136ed8cc3b1SBjorn Andersson } 1137ed8cc3b1SBjorn Andersson 1138ed8cc3b1SBjorn Andersson static int qcom_pcie_init_2_7_0(struct qcom_pcie *pcie) 1139ed8cc3b1SBjorn Andersson { 1140ed8cc3b1SBjorn Andersson struct qcom_pcie_resources_2_7_0 *res = &pcie->res.v2_7_0; 1141ed8cc3b1SBjorn Andersson struct dw_pcie *pci = pcie->pci; 1142ed8cc3b1SBjorn Andersson struct device *dev = pci->dev; 1143ed8cc3b1SBjorn Andersson u32 val; 1144ed8cc3b1SBjorn Andersson int ret; 1145ed8cc3b1SBjorn Andersson 1146ed8cc3b1SBjorn Andersson ret = regulator_bulk_enable(ARRAY_SIZE(res->supplies), res->supplies); 1147ed8cc3b1SBjorn Andersson if (ret < 0) { 1148ed8cc3b1SBjorn Andersson dev_err(dev, "cannot enable regulators\n"); 1149ed8cc3b1SBjorn Andersson return ret; 1150ed8cc3b1SBjorn Andersson } 1151ed8cc3b1SBjorn Andersson 1152ed8cc3b1SBjorn Andersson ret = clk_bulk_prepare_enable(ARRAY_SIZE(res->clks), res->clks); 1153ed8cc3b1SBjorn Andersson if (ret < 0) 1154ed8cc3b1SBjorn Andersson goto err_disable_regulators; 1155ed8cc3b1SBjorn Andersson 1156ed8cc3b1SBjorn Andersson ret = reset_control_assert(res->pci_reset); 1157ed8cc3b1SBjorn Andersson if (ret < 0) { 1158ed8cc3b1SBjorn Andersson dev_err(dev, "cannot deassert pci reset\n"); 1159ed8cc3b1SBjorn Andersson goto err_disable_clocks; 1160ed8cc3b1SBjorn Andersson } 1161ed8cc3b1SBjorn Andersson 1162ed8cc3b1SBjorn Andersson usleep_range(1000, 1500); 1163ed8cc3b1SBjorn Andersson 1164ed8cc3b1SBjorn Andersson ret = reset_control_deassert(res->pci_reset); 1165ed8cc3b1SBjorn Andersson if (ret < 0) { 1166ed8cc3b1SBjorn Andersson dev_err(dev, "cannot deassert pci reset\n"); 1167ed8cc3b1SBjorn Andersson goto err_disable_clocks; 1168ed8cc3b1SBjorn Andersson } 1169ed8cc3b1SBjorn Andersson 1170ed8cc3b1SBjorn Andersson ret = clk_prepare_enable(res->pipe_clk); 1171ed8cc3b1SBjorn Andersson if (ret) { 1172ed8cc3b1SBjorn Andersson dev_err(dev, "cannot prepare/enable pipe clock\n"); 1173ed8cc3b1SBjorn Andersson goto err_disable_clocks; 1174ed8cc3b1SBjorn Andersson } 1175ed8cc3b1SBjorn Andersson 1176ed8cc3b1SBjorn Andersson /* configure PCIe to RC mode */ 1177ed8cc3b1SBjorn Andersson writel(DEVICE_TYPE_RC, pcie->parf + PCIE20_PARF_DEVICE_TYPE); 1178ed8cc3b1SBjorn Andersson 1179ed8cc3b1SBjorn Andersson /* enable PCIe clocks and resets */ 1180ed8cc3b1SBjorn Andersson val = readl(pcie->parf + PCIE20_PARF_PHY_CTRL); 1181ed8cc3b1SBjorn Andersson val &= ~BIT(0); 1182ed8cc3b1SBjorn Andersson writel(val, pcie->parf + PCIE20_PARF_PHY_CTRL); 1183ed8cc3b1SBjorn Andersson 1184ed8cc3b1SBjorn Andersson /* change DBI base address */ 1185ed8cc3b1SBjorn Andersson writel(0, pcie->parf + PCIE20_PARF_DBI_BASE_ADDR); 1186ed8cc3b1SBjorn Andersson 1187ed8cc3b1SBjorn Andersson /* MAC PHY_POWERDOWN MUX DISABLE */ 1188ed8cc3b1SBjorn Andersson val = readl(pcie->parf + PCIE20_PARF_SYS_CTRL); 1189ed8cc3b1SBjorn Andersson val &= ~BIT(29); 1190ed8cc3b1SBjorn Andersson writel(val, pcie->parf + PCIE20_PARF_SYS_CTRL); 1191ed8cc3b1SBjorn Andersson 1192ed8cc3b1SBjorn Andersson val = readl(pcie->parf + PCIE20_PARF_MHI_CLOCK_RESET_CTRL); 1193ed8cc3b1SBjorn Andersson val |= BIT(4); 1194ed8cc3b1SBjorn Andersson writel(val, pcie->parf + PCIE20_PARF_MHI_CLOCK_RESET_CTRL); 1195ed8cc3b1SBjorn Andersson 1196ed8cc3b1SBjorn Andersson if (IS_ENABLED(CONFIG_PCI_MSI)) { 1197ed8cc3b1SBjorn Andersson val = readl(pcie->parf + PCIE20_PARF_AXI_MSTR_WR_ADDR_HALT); 1198ed8cc3b1SBjorn Andersson val |= BIT(31); 1199ed8cc3b1SBjorn Andersson writel(val, pcie->parf + PCIE20_PARF_AXI_MSTR_WR_ADDR_HALT); 1200ed8cc3b1SBjorn Andersson } 1201ed8cc3b1SBjorn Andersson 1202ed8cc3b1SBjorn Andersson return 0; 1203ed8cc3b1SBjorn Andersson err_disable_clocks: 1204ed8cc3b1SBjorn Andersson clk_bulk_disable_unprepare(ARRAY_SIZE(res->clks), res->clks); 1205ed8cc3b1SBjorn Andersson err_disable_regulators: 1206ed8cc3b1SBjorn Andersson regulator_bulk_disable(ARRAY_SIZE(res->supplies), res->supplies); 1207ed8cc3b1SBjorn Andersson 1208ed8cc3b1SBjorn Andersson return ret; 1209ed8cc3b1SBjorn Andersson } 1210ed8cc3b1SBjorn Andersson 1211ed8cc3b1SBjorn Andersson static void qcom_pcie_deinit_2_7_0(struct qcom_pcie *pcie) 1212ed8cc3b1SBjorn Andersson { 1213ed8cc3b1SBjorn Andersson struct qcom_pcie_resources_2_7_0 *res = &pcie->res.v2_7_0; 1214ed8cc3b1SBjorn Andersson 1215ed8cc3b1SBjorn Andersson clk_bulk_disable_unprepare(ARRAY_SIZE(res->clks), res->clks); 1216ed8cc3b1SBjorn Andersson regulator_bulk_disable(ARRAY_SIZE(res->supplies), res->supplies); 1217ed8cc3b1SBjorn Andersson } 1218ed8cc3b1SBjorn Andersson 1219ed8cc3b1SBjorn Andersson static int qcom_pcie_post_init_2_7_0(struct qcom_pcie *pcie) 1220ed8cc3b1SBjorn Andersson { 1221ed8cc3b1SBjorn Andersson struct qcom_pcie_resources_2_7_0 *res = &pcie->res.v2_7_0; 1222ed8cc3b1SBjorn Andersson 1223ed8cc3b1SBjorn Andersson return clk_prepare_enable(res->pipe_clk); 1224ed8cc3b1SBjorn Andersson } 1225ed8cc3b1SBjorn Andersson 1226ed8cc3b1SBjorn Andersson static void qcom_pcie_post_deinit_2_7_0(struct qcom_pcie *pcie) 1227ed8cc3b1SBjorn Andersson { 1228ed8cc3b1SBjorn Andersson struct qcom_pcie_resources_2_7_0 *res = &pcie->res.v2_7_0; 1229ed8cc3b1SBjorn Andersson 1230ed8cc3b1SBjorn Andersson clk_disable_unprepare(res->pipe_clk); 1231ed8cc3b1SBjorn Andersson } 1232ed8cc3b1SBjorn Andersson 12336e0832faSShawn Lin static int qcom_pcie_link_up(struct dw_pcie *pci) 12346e0832faSShawn Lin { 12356e0832faSShawn Lin u16 val = readw(pci->dbi_base + PCIE20_CAP + PCI_EXP_LNKSTA); 12366e0832faSShawn Lin 12376e0832faSShawn Lin return !!(val & PCI_EXP_LNKSTA_DLLLA); 12386e0832faSShawn Lin } 12396e0832faSShawn Lin 12406e0832faSShawn Lin static int qcom_pcie_host_init(struct pcie_port *pp) 12416e0832faSShawn Lin { 12426e0832faSShawn Lin struct dw_pcie *pci = to_dw_pcie_from_pp(pp); 12436e0832faSShawn Lin struct qcom_pcie *pcie = to_qcom_pcie(pci); 12446e0832faSShawn Lin int ret; 12456e0832faSShawn Lin 12466e0832faSShawn Lin qcom_ep_reset_assert(pcie); 12476e0832faSShawn Lin 12486e0832faSShawn Lin ret = pcie->ops->init(pcie); 12496e0832faSShawn Lin if (ret) 12506e0832faSShawn Lin return ret; 12516e0832faSShawn Lin 12526e0832faSShawn Lin ret = phy_power_on(pcie->phy); 12536e0832faSShawn Lin if (ret) 12546e0832faSShawn Lin goto err_deinit; 12556e0832faSShawn Lin 12566e0832faSShawn Lin if (pcie->ops->post_init) { 12576e0832faSShawn Lin ret = pcie->ops->post_init(pcie); 12586e0832faSShawn Lin if (ret) 12596e0832faSShawn Lin goto err_disable_phy; 12606e0832faSShawn Lin } 12616e0832faSShawn Lin 12626e0832faSShawn Lin dw_pcie_setup_rc(pp); 12636e0832faSShawn Lin 12646e0832faSShawn Lin if (IS_ENABLED(CONFIG_PCI_MSI)) 12656e0832faSShawn Lin dw_pcie_msi_init(pp); 12666e0832faSShawn Lin 12676e0832faSShawn Lin qcom_ep_reset_deassert(pcie); 12686e0832faSShawn Lin 12696e0832faSShawn Lin ret = qcom_pcie_establish_link(pcie); 12706e0832faSShawn Lin if (ret) 12716e0832faSShawn Lin goto err; 12726e0832faSShawn Lin 12736e0832faSShawn Lin return 0; 12746e0832faSShawn Lin err: 12756e0832faSShawn Lin qcom_ep_reset_assert(pcie); 12766e0832faSShawn Lin if (pcie->ops->post_deinit) 12776e0832faSShawn Lin pcie->ops->post_deinit(pcie); 12786e0832faSShawn Lin err_disable_phy: 12796e0832faSShawn Lin phy_power_off(pcie->phy); 12806e0832faSShawn Lin err_deinit: 12816e0832faSShawn Lin pcie->ops->deinit(pcie); 12826e0832faSShawn Lin 12836e0832faSShawn Lin return ret; 12846e0832faSShawn Lin } 12856e0832faSShawn Lin 12866e0832faSShawn Lin static const struct dw_pcie_host_ops qcom_pcie_dw_ops = { 12876e0832faSShawn Lin .host_init = qcom_pcie_host_init, 12886e0832faSShawn Lin }; 12896e0832faSShawn Lin 12906e0832faSShawn Lin /* Qcom IP rev.: 2.1.0 Synopsys IP rev.: 4.01a */ 12916e0832faSShawn Lin static const struct qcom_pcie_ops ops_2_1_0 = { 12926e0832faSShawn Lin .get_resources = qcom_pcie_get_resources_2_1_0, 12936e0832faSShawn Lin .init = qcom_pcie_init_2_1_0, 12946e0832faSShawn Lin .deinit = qcom_pcie_deinit_2_1_0, 12956e0832faSShawn Lin .ltssm_enable = qcom_pcie_2_1_0_ltssm_enable, 12966e0832faSShawn Lin }; 12976e0832faSShawn Lin 12986e0832faSShawn Lin /* Qcom IP rev.: 1.0.0 Synopsys IP rev.: 4.11a */ 12996e0832faSShawn Lin static const struct qcom_pcie_ops ops_1_0_0 = { 13006e0832faSShawn Lin .get_resources = qcom_pcie_get_resources_1_0_0, 13016e0832faSShawn Lin .init = qcom_pcie_init_1_0_0, 13026e0832faSShawn Lin .deinit = qcom_pcie_deinit_1_0_0, 13036e0832faSShawn Lin .ltssm_enable = qcom_pcie_2_1_0_ltssm_enable, 13046e0832faSShawn Lin }; 13056e0832faSShawn Lin 13066e0832faSShawn Lin /* Qcom IP rev.: 2.3.2 Synopsys IP rev.: 4.21a */ 13076e0832faSShawn Lin static const struct qcom_pcie_ops ops_2_3_2 = { 13086e0832faSShawn Lin .get_resources = qcom_pcie_get_resources_2_3_2, 13096e0832faSShawn Lin .init = qcom_pcie_init_2_3_2, 13106e0832faSShawn Lin .post_init = qcom_pcie_post_init_2_3_2, 13116e0832faSShawn Lin .deinit = qcom_pcie_deinit_2_3_2, 13126e0832faSShawn Lin .post_deinit = qcom_pcie_post_deinit_2_3_2, 13136e0832faSShawn Lin .ltssm_enable = qcom_pcie_2_3_2_ltssm_enable, 13146e0832faSShawn Lin }; 13156e0832faSShawn Lin 13166e0832faSShawn Lin /* Qcom IP rev.: 2.4.0 Synopsys IP rev.: 4.20a */ 13176e0832faSShawn Lin static const struct qcom_pcie_ops ops_2_4_0 = { 13186e0832faSShawn Lin .get_resources = qcom_pcie_get_resources_2_4_0, 13196e0832faSShawn Lin .init = qcom_pcie_init_2_4_0, 13206e0832faSShawn Lin .deinit = qcom_pcie_deinit_2_4_0, 13216e0832faSShawn Lin .ltssm_enable = qcom_pcie_2_3_2_ltssm_enable, 13226e0832faSShawn Lin }; 13236e0832faSShawn Lin 13246e0832faSShawn Lin /* Qcom IP rev.: 2.3.3 Synopsys IP rev.: 4.30a */ 13256e0832faSShawn Lin static const struct qcom_pcie_ops ops_2_3_3 = { 13266e0832faSShawn Lin .get_resources = qcom_pcie_get_resources_2_3_3, 13276e0832faSShawn Lin .init = qcom_pcie_init_2_3_3, 13286e0832faSShawn Lin .deinit = qcom_pcie_deinit_2_3_3, 13296e0832faSShawn Lin .ltssm_enable = qcom_pcie_2_3_2_ltssm_enable, 13306e0832faSShawn Lin }; 13316e0832faSShawn Lin 1332ed8cc3b1SBjorn Andersson /* Qcom IP rev.: 2.7.0 Synopsys IP rev.: 4.30a */ 1333ed8cc3b1SBjorn Andersson static const struct qcom_pcie_ops ops_2_7_0 = { 1334ed8cc3b1SBjorn Andersson .get_resources = qcom_pcie_get_resources_2_7_0, 1335ed8cc3b1SBjorn Andersson .init = qcom_pcie_init_2_7_0, 1336ed8cc3b1SBjorn Andersson .deinit = qcom_pcie_deinit_2_7_0, 1337ed8cc3b1SBjorn Andersson .ltssm_enable = qcom_pcie_2_3_2_ltssm_enable, 1338ed8cc3b1SBjorn Andersson .post_init = qcom_pcie_post_init_2_7_0, 1339ed8cc3b1SBjorn Andersson .post_deinit = qcom_pcie_post_deinit_2_7_0, 1340ed8cc3b1SBjorn Andersson }; 1341ed8cc3b1SBjorn Andersson 13426e0832faSShawn Lin static const struct dw_pcie_ops dw_pcie_ops = { 13436e0832faSShawn Lin .link_up = qcom_pcie_link_up, 13446e0832faSShawn Lin }; 13456e0832faSShawn Lin 13466e0832faSShawn Lin static int qcom_pcie_probe(struct platform_device *pdev) 13476e0832faSShawn Lin { 13486e0832faSShawn Lin struct device *dev = &pdev->dev; 13496e0832faSShawn Lin struct resource *res; 13506e0832faSShawn Lin struct pcie_port *pp; 13516e0832faSShawn Lin struct dw_pcie *pci; 13526e0832faSShawn Lin struct qcom_pcie *pcie; 13536e0832faSShawn Lin int ret; 13546e0832faSShawn Lin 13556e0832faSShawn Lin pcie = devm_kzalloc(dev, sizeof(*pcie), GFP_KERNEL); 13566e0832faSShawn Lin if (!pcie) 13576e0832faSShawn Lin return -ENOMEM; 13586e0832faSShawn Lin 13596e0832faSShawn Lin pci = devm_kzalloc(dev, sizeof(*pci), GFP_KERNEL); 13606e0832faSShawn Lin if (!pci) 13616e0832faSShawn Lin return -ENOMEM; 13626e0832faSShawn Lin 13636e0832faSShawn Lin pm_runtime_enable(dev); 13646e5da6f7SBjorn Andersson ret = pm_runtime_get_sync(dev); 13656e5da6f7SBjorn Andersson if (ret < 0) { 13666e5da6f7SBjorn Andersson pm_runtime_disable(dev); 13676e5da6f7SBjorn Andersson return ret; 13686e5da6f7SBjorn Andersson } 13696e5da6f7SBjorn Andersson 13706e0832faSShawn Lin pci->dev = dev; 13716e0832faSShawn Lin pci->ops = &dw_pcie_ops; 13726e0832faSShawn Lin pp = &pci->pp; 13736e0832faSShawn Lin 13746e0832faSShawn Lin pcie->pci = pci; 13756e0832faSShawn Lin 13766e0832faSShawn Lin pcie->ops = of_device_get_match_data(dev); 13776e0832faSShawn Lin 137802b485e3SBjorn Andersson pcie->reset = devm_gpiod_get_optional(dev, "perst", GPIOD_OUT_HIGH); 13796e5da6f7SBjorn Andersson if (IS_ERR(pcie->reset)) { 13806e5da6f7SBjorn Andersson ret = PTR_ERR(pcie->reset); 13816e5da6f7SBjorn Andersson goto err_pm_runtime_put; 13826e5da6f7SBjorn Andersson } 13836e0832faSShawn Lin 13846e0832faSShawn Lin res = platform_get_resource_byname(pdev, IORESOURCE_MEM, "parf"); 13856e0832faSShawn Lin pcie->parf = devm_ioremap_resource(dev, res); 13866e5da6f7SBjorn Andersson if (IS_ERR(pcie->parf)) { 13876e5da6f7SBjorn Andersson ret = PTR_ERR(pcie->parf); 13886e5da6f7SBjorn Andersson goto err_pm_runtime_put; 13896e5da6f7SBjorn Andersson } 13906e0832faSShawn Lin 13916e0832faSShawn Lin res = platform_get_resource_byname(pdev, IORESOURCE_MEM, "dbi"); 13926e0832faSShawn Lin pci->dbi_base = devm_pci_remap_cfg_resource(dev, res); 13936e5da6f7SBjorn Andersson if (IS_ERR(pci->dbi_base)) { 13946e5da6f7SBjorn Andersson ret = PTR_ERR(pci->dbi_base); 13956e5da6f7SBjorn Andersson goto err_pm_runtime_put; 13966e5da6f7SBjorn Andersson } 13976e0832faSShawn Lin 13986e0832faSShawn Lin res = platform_get_resource_byname(pdev, IORESOURCE_MEM, "elbi"); 13996e0832faSShawn Lin pcie->elbi = devm_ioremap_resource(dev, res); 14006e5da6f7SBjorn Andersson if (IS_ERR(pcie->elbi)) { 14016e5da6f7SBjorn Andersson ret = PTR_ERR(pcie->elbi); 14026e5da6f7SBjorn Andersson goto err_pm_runtime_put; 14036e5da6f7SBjorn Andersson } 14046e0832faSShawn Lin 14056e0832faSShawn Lin pcie->phy = devm_phy_optional_get(dev, "pciephy"); 14066e5da6f7SBjorn Andersson if (IS_ERR(pcie->phy)) { 14076e5da6f7SBjorn Andersson ret = PTR_ERR(pcie->phy); 14086e5da6f7SBjorn Andersson goto err_pm_runtime_put; 14096e5da6f7SBjorn Andersson } 14106e0832faSShawn Lin 14116e0832faSShawn Lin ret = pcie->ops->get_resources(pcie); 14126e0832faSShawn Lin if (ret) 14136e5da6f7SBjorn Andersson goto err_pm_runtime_put; 14146e0832faSShawn Lin 14156e0832faSShawn Lin pp->ops = &qcom_pcie_dw_ops; 14166e0832faSShawn Lin 14176e0832faSShawn Lin if (IS_ENABLED(CONFIG_PCI_MSI)) { 14186e0832faSShawn Lin pp->msi_irq = platform_get_irq_byname(pdev, "msi"); 14196e5da6f7SBjorn Andersson if (pp->msi_irq < 0) { 14206e5da6f7SBjorn Andersson ret = pp->msi_irq; 14216e5da6f7SBjorn Andersson goto err_pm_runtime_put; 14226e5da6f7SBjorn Andersson } 14236e0832faSShawn Lin } 14246e0832faSShawn Lin 14256e0832faSShawn Lin ret = phy_init(pcie->phy); 14266e0832faSShawn Lin if (ret) { 14276e0832faSShawn Lin pm_runtime_disable(&pdev->dev); 14286e5da6f7SBjorn Andersson goto err_pm_runtime_put; 14296e0832faSShawn Lin } 14306e0832faSShawn Lin 14316e0832faSShawn Lin platform_set_drvdata(pdev, pcie); 14326e0832faSShawn Lin 14336e0832faSShawn Lin ret = dw_pcie_host_init(pp); 14346e0832faSShawn Lin if (ret) { 14356e0832faSShawn Lin dev_err(dev, "cannot initialize host\n"); 14366e0832faSShawn Lin pm_runtime_disable(&pdev->dev); 14376e5da6f7SBjorn Andersson goto err_pm_runtime_put; 14386e0832faSShawn Lin } 14396e0832faSShawn Lin 14406e0832faSShawn Lin return 0; 14416e5da6f7SBjorn Andersson 14426e5da6f7SBjorn Andersson err_pm_runtime_put: 14436e5da6f7SBjorn Andersson pm_runtime_put(dev); 14446e5da6f7SBjorn Andersson pm_runtime_disable(dev); 14456e5da6f7SBjorn Andersson 14466e5da6f7SBjorn Andersson return ret; 14476e0832faSShawn Lin } 14486e0832faSShawn Lin 14496e0832faSShawn Lin static const struct of_device_id qcom_pcie_match[] = { 14506e0832faSShawn Lin { .compatible = "qcom,pcie-apq8084", .data = &ops_1_0_0 }, 14516e0832faSShawn Lin { .compatible = "qcom,pcie-ipq8064", .data = &ops_2_1_0 }, 14526e0832faSShawn Lin { .compatible = "qcom,pcie-apq8064", .data = &ops_2_1_0 }, 14536e0832faSShawn Lin { .compatible = "qcom,pcie-msm8996", .data = &ops_2_3_2 }, 14546e0832faSShawn Lin { .compatible = "qcom,pcie-ipq8074", .data = &ops_2_3_3 }, 14556e0832faSShawn Lin { .compatible = "qcom,pcie-ipq4019", .data = &ops_2_4_0 }, 145667021ae0SBjorn Andersson { .compatible = "qcom,pcie-qcs404", .data = &ops_2_4_0 }, 1457ed8cc3b1SBjorn Andersson { .compatible = "qcom,pcie-sdm845", .data = &ops_2_7_0 }, 14586e0832faSShawn Lin { } 14596e0832faSShawn Lin }; 14606e0832faSShawn Lin 1461322f0343SMarc Gonzalez static void qcom_fixup_class(struct pci_dev *dev) 1462322f0343SMarc Gonzalez { 1463322f0343SMarc Gonzalez dev->class = PCI_CLASS_BRIDGE_PCI << 8; 1464322f0343SMarc Gonzalez } 1465604f3956SBjorn Andersson DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_QCOM, 0x0101, qcom_fixup_class); 1466604f3956SBjorn Andersson DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_QCOM, 0x0104, qcom_fixup_class); 1467604f3956SBjorn Andersson DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_QCOM, 0x0106, qcom_fixup_class); 1468604f3956SBjorn Andersson DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_QCOM, 0x0107, qcom_fixup_class); 1469604f3956SBjorn Andersson DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_QCOM, 0x0302, qcom_fixup_class); 1470604f3956SBjorn Andersson DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_QCOM, 0x1000, qcom_fixup_class); 1471604f3956SBjorn Andersson DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_QCOM, 0x1001, qcom_fixup_class); 1472322f0343SMarc Gonzalez 14736e0832faSShawn Lin static struct platform_driver qcom_pcie_driver = { 14746e0832faSShawn Lin .probe = qcom_pcie_probe, 14756e0832faSShawn Lin .driver = { 14766e0832faSShawn Lin .name = "qcom-pcie", 14776e0832faSShawn Lin .suppress_bind_attrs = true, 14786e0832faSShawn Lin .of_match_table = qcom_pcie_match, 14796e0832faSShawn Lin }, 14806e0832faSShawn Lin }; 14816e0832faSShawn Lin builtin_platform_driver(qcom_pcie_driver); 1482