16e0832faSShawn Lin // SPDX-License-Identifier: GPL-2.0 26e0832faSShawn Lin /* 36e0832faSShawn Lin * Qualcomm PCIe root complex driver 46e0832faSShawn Lin * 56e0832faSShawn Lin * Copyright (c) 2014-2015, The Linux Foundation. All rights reserved. 66e0832faSShawn Lin * Copyright 2015 Linaro Limited. 76e0832faSShawn Lin * 86e0832faSShawn Lin * Author: Stanimir Varbanov <svarbanov@mm-sol.com> 96e0832faSShawn Lin */ 106e0832faSShawn Lin 116e0832faSShawn Lin #include <linux/clk.h> 126e0832faSShawn Lin #include <linux/delay.h> 136e0832faSShawn Lin #include <linux/gpio/consumer.h> 146e0832faSShawn Lin #include <linux/interrupt.h> 156e0832faSShawn Lin #include <linux/io.h> 166e0832faSShawn Lin #include <linux/iopoll.h> 176e0832faSShawn Lin #include <linux/kernel.h> 186e0832faSShawn Lin #include <linux/init.h> 196e0832faSShawn Lin #include <linux/of_device.h> 206e0832faSShawn Lin #include <linux/of_gpio.h> 216e0832faSShawn Lin #include <linux/pci.h> 226e0832faSShawn Lin #include <linux/pm_runtime.h> 236e0832faSShawn Lin #include <linux/platform_device.h> 246e0832faSShawn Lin #include <linux/phy/phy.h> 256e0832faSShawn Lin #include <linux/regulator/consumer.h> 266e0832faSShawn Lin #include <linux/reset.h> 276e0832faSShawn Lin #include <linux/slab.h> 286e0832faSShawn Lin #include <linux/types.h> 296e0832faSShawn Lin 306e0832faSShawn Lin #include "pcie-designware.h" 316e0832faSShawn Lin 326e0832faSShawn Lin #define PCIE20_PARF_SYS_CTRL 0x00 336e0832faSShawn Lin #define MST_WAKEUP_EN BIT(13) 346e0832faSShawn Lin #define SLV_WAKEUP_EN BIT(12) 356e0832faSShawn Lin #define MSTR_ACLK_CGC_DIS BIT(10) 366e0832faSShawn Lin #define SLV_ACLK_CGC_DIS BIT(9) 376e0832faSShawn Lin #define CORE_CLK_CGC_DIS BIT(6) 386e0832faSShawn Lin #define AUX_PWR_DET BIT(4) 396e0832faSShawn Lin #define L23_CLK_RMV_DIS BIT(2) 406e0832faSShawn Lin #define L1_CLK_RMV_DIS BIT(1) 416e0832faSShawn Lin 426e0832faSShawn Lin #define PCIE20_COMMAND_STATUS 0x04 436e0832faSShawn Lin #define CMD_BME_VAL 0x4 446e0832faSShawn Lin #define PCIE20_DEVICE_CONTROL2_STATUS2 0x98 456e0832faSShawn Lin #define PCIE_CAP_CPL_TIMEOUT_DISABLE 0x10 466e0832faSShawn Lin 476e0832faSShawn Lin #define PCIE20_PARF_PHY_CTRL 0x40 486e0832faSShawn Lin #define PCIE20_PARF_PHY_REFCLK 0x4C 496e0832faSShawn Lin #define PCIE20_PARF_DBI_BASE_ADDR 0x168 506e0832faSShawn Lin #define PCIE20_PARF_SLV_ADDR_SPACE_SIZE 0x16C 516e0832faSShawn Lin #define PCIE20_PARF_MHI_CLOCK_RESET_CTRL 0x174 526e0832faSShawn Lin #define PCIE20_PARF_AXI_MSTR_WR_ADDR_HALT 0x178 536e0832faSShawn Lin #define PCIE20_PARF_AXI_MSTR_WR_ADDR_HALT_V2 0x1A8 546e0832faSShawn Lin #define PCIE20_PARF_LTSSM 0x1B0 556e0832faSShawn Lin #define PCIE20_PARF_SID_OFFSET 0x234 566e0832faSShawn Lin #define PCIE20_PARF_BDF_TRANSLATE_CFG 0x24C 576e0832faSShawn Lin 586e0832faSShawn Lin #define PCIE20_ELBI_SYS_CTRL 0x04 596e0832faSShawn Lin #define PCIE20_ELBI_SYS_CTRL_LT_ENABLE BIT(0) 606e0832faSShawn Lin 616e0832faSShawn Lin #define PCIE20_AXI_MSTR_RESP_COMP_CTRL0 0x818 626e0832faSShawn Lin #define CFG_REMOTE_RD_REQ_BRIDGE_SIZE_2K 0x4 636e0832faSShawn Lin #define CFG_REMOTE_RD_REQ_BRIDGE_SIZE_4K 0x5 646e0832faSShawn Lin #define PCIE20_AXI_MSTR_RESP_COMP_CTRL1 0x81c 656e0832faSShawn Lin #define CFG_BRIDGE_SB_INIT BIT(0) 666e0832faSShawn Lin 676e0832faSShawn Lin #define PCIE20_CAP 0x70 686e0832faSShawn Lin #define PCIE20_CAP_LINK_CAPABILITIES (PCIE20_CAP + 0xC) 696e0832faSShawn Lin #define PCIE20_CAP_ACTIVE_STATE_LINK_PM_SUPPORT (BIT(10) | BIT(11)) 706e0832faSShawn Lin #define PCIE20_CAP_LINK_1 (PCIE20_CAP + 0x14) 716e0832faSShawn Lin #define PCIE_CAP_LINK1_VAL 0x2FD7F 726e0832faSShawn Lin 736e0832faSShawn Lin #define PCIE20_PARF_Q2A_FLUSH 0x1AC 746e0832faSShawn Lin 756e0832faSShawn Lin #define PCIE20_MISC_CONTROL_1_REG 0x8BC 766e0832faSShawn Lin #define DBI_RO_WR_EN 1 776e0832faSShawn Lin 786e0832faSShawn Lin #define PERST_DELAY_US 1000 796e0832faSShawn Lin 806e0832faSShawn Lin #define PCIE20_v3_PARF_SLV_ADDR_SPACE_SIZE 0x358 816e0832faSShawn Lin #define SLV_ADDR_SPACE_SZ 0x10000000 826e0832faSShawn Lin 836e0832faSShawn Lin #define QCOM_PCIE_2_1_0_MAX_SUPPLY 3 846e0832faSShawn Lin struct qcom_pcie_resources_2_1_0 { 856e0832faSShawn Lin struct clk *iface_clk; 866e0832faSShawn Lin struct clk *core_clk; 876e0832faSShawn Lin struct clk *phy_clk; 886e0832faSShawn Lin struct reset_control *pci_reset; 896e0832faSShawn Lin struct reset_control *axi_reset; 906e0832faSShawn Lin struct reset_control *ahb_reset; 916e0832faSShawn Lin struct reset_control *por_reset; 926e0832faSShawn Lin struct reset_control *phy_reset; 936e0832faSShawn Lin struct regulator_bulk_data supplies[QCOM_PCIE_2_1_0_MAX_SUPPLY]; 946e0832faSShawn Lin }; 956e0832faSShawn Lin 966e0832faSShawn Lin struct qcom_pcie_resources_1_0_0 { 976e0832faSShawn Lin struct clk *iface; 986e0832faSShawn Lin struct clk *aux; 996e0832faSShawn Lin struct clk *master_bus; 1006e0832faSShawn Lin struct clk *slave_bus; 1016e0832faSShawn Lin struct reset_control *core; 1026e0832faSShawn Lin struct regulator *vdda; 1036e0832faSShawn Lin }; 1046e0832faSShawn Lin 1056e0832faSShawn Lin #define QCOM_PCIE_2_3_2_MAX_SUPPLY 2 1066e0832faSShawn Lin struct qcom_pcie_resources_2_3_2 { 1076e0832faSShawn Lin struct clk *aux_clk; 1086e0832faSShawn Lin struct clk *master_clk; 1096e0832faSShawn Lin struct clk *slave_clk; 1106e0832faSShawn Lin struct clk *cfg_clk; 1116e0832faSShawn Lin struct clk *pipe_clk; 1126e0832faSShawn Lin struct regulator_bulk_data supplies[QCOM_PCIE_2_3_2_MAX_SUPPLY]; 1136e0832faSShawn Lin }; 1146e0832faSShawn Lin 1156e0832faSShawn Lin struct qcom_pcie_resources_2_4_0 { 1166e0832faSShawn Lin struct clk *aux_clk; 1176e0832faSShawn Lin struct clk *master_clk; 1186e0832faSShawn Lin struct clk *slave_clk; 1196e0832faSShawn Lin struct reset_control *axi_m_reset; 1206e0832faSShawn Lin struct reset_control *axi_s_reset; 1216e0832faSShawn Lin struct reset_control *pipe_reset; 1226e0832faSShawn Lin struct reset_control *axi_m_vmid_reset; 1236e0832faSShawn Lin struct reset_control *axi_s_xpu_reset; 1246e0832faSShawn Lin struct reset_control *parf_reset; 1256e0832faSShawn Lin struct reset_control *phy_reset; 1266e0832faSShawn Lin struct reset_control *axi_m_sticky_reset; 1276e0832faSShawn Lin struct reset_control *pipe_sticky_reset; 1286e0832faSShawn Lin struct reset_control *pwr_reset; 1296e0832faSShawn Lin struct reset_control *ahb_reset; 1306e0832faSShawn Lin struct reset_control *phy_ahb_reset; 1316e0832faSShawn Lin }; 1326e0832faSShawn Lin 1336e0832faSShawn Lin struct qcom_pcie_resources_2_3_3 { 1346e0832faSShawn Lin struct clk *iface; 1356e0832faSShawn Lin struct clk *axi_m_clk; 1366e0832faSShawn Lin struct clk *axi_s_clk; 1376e0832faSShawn Lin struct clk *ahb_clk; 1386e0832faSShawn Lin struct clk *aux_clk; 1396e0832faSShawn Lin struct reset_control *rst[7]; 1406e0832faSShawn Lin }; 1416e0832faSShawn Lin 1426e0832faSShawn Lin union qcom_pcie_resources { 1436e0832faSShawn Lin struct qcom_pcie_resources_1_0_0 v1_0_0; 1446e0832faSShawn Lin struct qcom_pcie_resources_2_1_0 v2_1_0; 1456e0832faSShawn Lin struct qcom_pcie_resources_2_3_2 v2_3_2; 1466e0832faSShawn Lin struct qcom_pcie_resources_2_3_3 v2_3_3; 1476e0832faSShawn Lin struct qcom_pcie_resources_2_4_0 v2_4_0; 1486e0832faSShawn Lin }; 1496e0832faSShawn Lin 1506e0832faSShawn Lin struct qcom_pcie; 1516e0832faSShawn Lin 1526e0832faSShawn Lin struct qcom_pcie_ops { 1536e0832faSShawn Lin int (*get_resources)(struct qcom_pcie *pcie); 1546e0832faSShawn Lin int (*init)(struct qcom_pcie *pcie); 1556e0832faSShawn Lin int (*post_init)(struct qcom_pcie *pcie); 1566e0832faSShawn Lin void (*deinit)(struct qcom_pcie *pcie); 1576e0832faSShawn Lin void (*post_deinit)(struct qcom_pcie *pcie); 1586e0832faSShawn Lin void (*ltssm_enable)(struct qcom_pcie *pcie); 1596e0832faSShawn Lin }; 1606e0832faSShawn Lin 1616e0832faSShawn Lin struct qcom_pcie { 1626e0832faSShawn Lin struct dw_pcie *pci; 1636e0832faSShawn Lin void __iomem *parf; /* DT parf */ 1646e0832faSShawn Lin void __iomem *elbi; /* DT elbi */ 1656e0832faSShawn Lin union qcom_pcie_resources res; 1666e0832faSShawn Lin struct phy *phy; 1676e0832faSShawn Lin struct gpio_desc *reset; 1686e0832faSShawn Lin const struct qcom_pcie_ops *ops; 1696e0832faSShawn Lin }; 1706e0832faSShawn Lin 1716e0832faSShawn Lin #define to_qcom_pcie(x) dev_get_drvdata((x)->dev) 1726e0832faSShawn Lin 1736e0832faSShawn Lin static void qcom_ep_reset_assert(struct qcom_pcie *pcie) 1746e0832faSShawn Lin { 1756e0832faSShawn Lin gpiod_set_value_cansleep(pcie->reset, 1); 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2026e0832faSShawn Lin 2036e0832faSShawn Lin /* enable link training */ 2046e0832faSShawn Lin val = readl(pcie->elbi + PCIE20_ELBI_SYS_CTRL); 2056e0832faSShawn Lin val |= PCIE20_ELBI_SYS_CTRL_LT_ENABLE; 2066e0832faSShawn Lin writel(val, pcie->elbi + PCIE20_ELBI_SYS_CTRL); 2076e0832faSShawn Lin } 2086e0832faSShawn Lin 2096e0832faSShawn Lin static int qcom_pcie_get_resources_2_1_0(struct qcom_pcie *pcie) 2106e0832faSShawn Lin { 2116e0832faSShawn Lin struct qcom_pcie_resources_2_1_0 *res = &pcie->res.v2_1_0; 2126e0832faSShawn Lin struct dw_pcie *pci = pcie->pci; 2136e0832faSShawn Lin struct device *dev = pci->dev; 2146e0832faSShawn Lin int ret; 2156e0832faSShawn Lin 2166e0832faSShawn Lin res->supplies[0].supply = "vdda"; 2176e0832faSShawn Lin res->supplies[1].supply = "vdda_phy"; 2186e0832faSShawn Lin res->supplies[2].supply = "vdda_refclk"; 2196e0832faSShawn Lin ret = devm_regulator_bulk_get(dev, ARRAY_SIZE(res->supplies), 2206e0832faSShawn Lin res->supplies); 2216e0832faSShawn Lin if (ret) 2226e0832faSShawn Lin return ret; 2236e0832faSShawn Lin 2246e0832faSShawn Lin res->iface_clk = devm_clk_get(dev, "iface"); 2256e0832faSShawn Lin if (IS_ERR(res->iface_clk)) 2266e0832faSShawn Lin return PTR_ERR(res->iface_clk); 2276e0832faSShawn Lin 2286e0832faSShawn Lin res->core_clk = devm_clk_get(dev, "core"); 2296e0832faSShawn Lin if (IS_ERR(res->core_clk)) 2306e0832faSShawn Lin return PTR_ERR(res->core_clk); 2316e0832faSShawn Lin 2326e0832faSShawn Lin res->phy_clk = devm_clk_get(dev, "phy"); 2336e0832faSShawn Lin if (IS_ERR(res->phy_clk)) 2346e0832faSShawn Lin return PTR_ERR(res->phy_clk); 2356e0832faSShawn Lin 2366e0832faSShawn Lin res->pci_reset = devm_reset_control_get_exclusive(dev, "pci"); 2376e0832faSShawn Lin if (IS_ERR(res->pci_reset)) 2386e0832faSShawn Lin return PTR_ERR(res->pci_reset); 2396e0832faSShawn Lin 2406e0832faSShawn Lin res->axi_reset = devm_reset_control_get_exclusive(dev, "axi"); 2416e0832faSShawn Lin if (IS_ERR(res->axi_reset)) 2426e0832faSShawn Lin return PTR_ERR(res->axi_reset); 2436e0832faSShawn Lin 2446e0832faSShawn Lin res->ahb_reset = devm_reset_control_get_exclusive(dev, "ahb"); 2456e0832faSShawn Lin if (IS_ERR(res->ahb_reset)) 2466e0832faSShawn Lin return PTR_ERR(res->ahb_reset); 2476e0832faSShawn Lin 2486e0832faSShawn Lin res->por_reset = devm_reset_control_get_exclusive(dev, "por"); 2496e0832faSShawn Lin if (IS_ERR(res->por_reset)) 2506e0832faSShawn Lin return PTR_ERR(res->por_reset); 2516e0832faSShawn Lin 2526e0832faSShawn Lin res->phy_reset = devm_reset_control_get_exclusive(dev, "phy"); 2536e0832faSShawn Lin return PTR_ERR_OR_ZERO(res->phy_reset); 2546e0832faSShawn Lin } 2556e0832faSShawn Lin 2566e0832faSShawn Lin static void qcom_pcie_deinit_2_1_0(struct qcom_pcie *pcie) 2576e0832faSShawn Lin { 2586e0832faSShawn Lin struct qcom_pcie_resources_2_1_0 *res = &pcie->res.v2_1_0; 2596e0832faSShawn Lin 2606e0832faSShawn Lin reset_control_assert(res->pci_reset); 2616e0832faSShawn Lin reset_control_assert(res->axi_reset); 2626e0832faSShawn Lin reset_control_assert(res->ahb_reset); 2636e0832faSShawn Lin reset_control_assert(res->por_reset); 2646e0832faSShawn Lin reset_control_assert(res->pci_reset); 2656e0832faSShawn Lin clk_disable_unprepare(res->iface_clk); 2666e0832faSShawn Lin clk_disable_unprepare(res->core_clk); 2676e0832faSShawn Lin clk_disable_unprepare(res->phy_clk); 2686e0832faSShawn Lin regulator_bulk_disable(ARRAY_SIZE(res->supplies), res->supplies); 2696e0832faSShawn Lin } 2706e0832faSShawn Lin 2716e0832faSShawn Lin static int qcom_pcie_init_2_1_0(struct qcom_pcie *pcie) 2726e0832faSShawn Lin { 2736e0832faSShawn Lin struct qcom_pcie_resources_2_1_0 *res = &pcie->res.v2_1_0; 2746e0832faSShawn Lin struct dw_pcie *pci = pcie->pci; 2756e0832faSShawn Lin struct device *dev = pci->dev; 2766e0832faSShawn Lin u32 val; 2776e0832faSShawn Lin int ret; 2786e0832faSShawn Lin 2796e0832faSShawn Lin ret = regulator_bulk_enable(ARRAY_SIZE(res->supplies), res->supplies); 2806e0832faSShawn Lin if (ret < 0) { 2816e0832faSShawn Lin dev_err(dev, "cannot enable regulators\n"); 2826e0832faSShawn Lin return ret; 2836e0832faSShawn Lin } 2846e0832faSShawn Lin 2856e0832faSShawn Lin ret = reset_control_assert(res->ahb_reset); 2866e0832faSShawn Lin if (ret) { 2876e0832faSShawn Lin dev_err(dev, "cannot assert ahb reset\n"); 2886e0832faSShawn Lin goto err_assert_ahb; 2896e0832faSShawn Lin } 2906e0832faSShawn Lin 2916e0832faSShawn Lin ret = clk_prepare_enable(res->iface_clk); 2926e0832faSShawn Lin if (ret) { 2936e0832faSShawn Lin dev_err(dev, "cannot prepare/enable iface clock\n"); 2946e0832faSShawn Lin goto err_assert_ahb; 2956e0832faSShawn Lin } 2966e0832faSShawn Lin 2976e0832faSShawn Lin ret = clk_prepare_enable(res->phy_clk); 2986e0832faSShawn Lin if (ret) { 2996e0832faSShawn Lin dev_err(dev, "cannot prepare/enable phy clock\n"); 3006e0832faSShawn Lin goto err_clk_phy; 3016e0832faSShawn Lin } 3026e0832faSShawn Lin 3036e0832faSShawn Lin ret = clk_prepare_enable(res->core_clk); 3046e0832faSShawn Lin if (ret) { 3056e0832faSShawn Lin dev_err(dev, "cannot prepare/enable core clock\n"); 3066e0832faSShawn Lin goto err_clk_core; 3076e0832faSShawn Lin } 3086e0832faSShawn Lin 3096e0832faSShawn Lin ret = reset_control_deassert(res->ahb_reset); 3106e0832faSShawn Lin if (ret) { 3116e0832faSShawn Lin dev_err(dev, "cannot deassert ahb reset\n"); 3126e0832faSShawn Lin goto err_deassert_ahb; 3136e0832faSShawn Lin } 3146e0832faSShawn Lin 3156e0832faSShawn Lin /* enable PCIe clocks and resets */ 3166e0832faSShawn Lin val = readl(pcie->parf + PCIE20_PARF_PHY_CTRL); 3176e0832faSShawn Lin val &= ~BIT(0); 3186e0832faSShawn Lin writel(val, pcie->parf + PCIE20_PARF_PHY_CTRL); 3196e0832faSShawn Lin 3206e0832faSShawn Lin /* enable external reference clock */ 3216e0832faSShawn Lin val = readl(pcie->parf + PCIE20_PARF_PHY_REFCLK); 3226e0832faSShawn Lin val |= BIT(16); 3236e0832faSShawn Lin writel(val, pcie->parf + PCIE20_PARF_PHY_REFCLK); 3246e0832faSShawn Lin 3256e0832faSShawn Lin ret = reset_control_deassert(res->phy_reset); 3266e0832faSShawn Lin if (ret) { 3276e0832faSShawn Lin dev_err(dev, "cannot deassert phy reset\n"); 3286e0832faSShawn Lin return ret; 3296e0832faSShawn Lin } 3306e0832faSShawn Lin 3316e0832faSShawn Lin ret = reset_control_deassert(res->pci_reset); 3326e0832faSShawn Lin if (ret) { 3336e0832faSShawn Lin dev_err(dev, "cannot deassert pci reset\n"); 3346e0832faSShawn Lin return ret; 3356e0832faSShawn Lin } 3366e0832faSShawn Lin 3376e0832faSShawn Lin ret = reset_control_deassert(res->por_reset); 3386e0832faSShawn Lin if (ret) { 3396e0832faSShawn Lin dev_err(dev, "cannot deassert por reset\n"); 3406e0832faSShawn Lin return ret; 3416e0832faSShawn Lin } 3426e0832faSShawn Lin 3436e0832faSShawn Lin ret = reset_control_deassert(res->axi_reset); 3446e0832faSShawn Lin if (ret) { 3456e0832faSShawn Lin dev_err(dev, "cannot deassert axi reset\n"); 3466e0832faSShawn Lin return ret; 3476e0832faSShawn Lin } 3486e0832faSShawn Lin 3496e0832faSShawn Lin /* wait for clock acquisition */ 3506e0832faSShawn Lin usleep_range(1000, 1500); 3516e0832faSShawn Lin 3526e0832faSShawn Lin 3536e0832faSShawn Lin /* Set the Max TLP size to 2K, instead of using default of 4K */ 3546e0832faSShawn Lin writel(CFG_REMOTE_RD_REQ_BRIDGE_SIZE_2K, 3556e0832faSShawn Lin pci->dbi_base + PCIE20_AXI_MSTR_RESP_COMP_CTRL0); 3566e0832faSShawn Lin writel(CFG_BRIDGE_SB_INIT, 3576e0832faSShawn Lin pci->dbi_base + PCIE20_AXI_MSTR_RESP_COMP_CTRL1); 3586e0832faSShawn Lin 3596e0832faSShawn Lin return 0; 3606e0832faSShawn Lin 3616e0832faSShawn Lin err_deassert_ahb: 3626e0832faSShawn Lin clk_disable_unprepare(res->core_clk); 3636e0832faSShawn Lin err_clk_core: 3646e0832faSShawn Lin clk_disable_unprepare(res->phy_clk); 3656e0832faSShawn Lin err_clk_phy: 3666e0832faSShawn Lin clk_disable_unprepare(res->iface_clk); 3676e0832faSShawn Lin err_assert_ahb: 3686e0832faSShawn Lin regulator_bulk_disable(ARRAY_SIZE(res->supplies), res->supplies); 3696e0832faSShawn Lin 3706e0832faSShawn Lin return ret; 3716e0832faSShawn Lin } 3726e0832faSShawn Lin 3736e0832faSShawn Lin static int qcom_pcie_get_resources_1_0_0(struct qcom_pcie *pcie) 3746e0832faSShawn Lin { 3756e0832faSShawn Lin struct qcom_pcie_resources_1_0_0 *res = &pcie->res.v1_0_0; 3766e0832faSShawn Lin struct dw_pcie *pci = pcie->pci; 3776e0832faSShawn Lin struct device *dev = pci->dev; 3786e0832faSShawn Lin 3796e0832faSShawn Lin res->vdda = devm_regulator_get(dev, "vdda"); 3806e0832faSShawn Lin if (IS_ERR(res->vdda)) 3816e0832faSShawn Lin return PTR_ERR(res->vdda); 3826e0832faSShawn Lin 3836e0832faSShawn Lin res->iface = devm_clk_get(dev, "iface"); 3846e0832faSShawn Lin if (IS_ERR(res->iface)) 3856e0832faSShawn Lin return PTR_ERR(res->iface); 3866e0832faSShawn Lin 3876e0832faSShawn Lin res->aux = devm_clk_get(dev, "aux"); 3886e0832faSShawn Lin if (IS_ERR(res->aux)) 3896e0832faSShawn Lin return PTR_ERR(res->aux); 3906e0832faSShawn Lin 3916e0832faSShawn Lin res->master_bus = devm_clk_get(dev, "master_bus"); 3926e0832faSShawn Lin if (IS_ERR(res->master_bus)) 3936e0832faSShawn Lin return PTR_ERR(res->master_bus); 3946e0832faSShawn Lin 3956e0832faSShawn Lin res->slave_bus = devm_clk_get(dev, "slave_bus"); 3966e0832faSShawn Lin if (IS_ERR(res->slave_bus)) 3976e0832faSShawn Lin return PTR_ERR(res->slave_bus); 3986e0832faSShawn Lin 3996e0832faSShawn Lin res->core = devm_reset_control_get_exclusive(dev, "core"); 4006e0832faSShawn Lin return PTR_ERR_OR_ZERO(res->core); 4016e0832faSShawn Lin } 4026e0832faSShawn Lin 4036e0832faSShawn Lin static void qcom_pcie_deinit_1_0_0(struct qcom_pcie *pcie) 4046e0832faSShawn Lin { 4056e0832faSShawn Lin struct qcom_pcie_resources_1_0_0 *res = &pcie->res.v1_0_0; 4066e0832faSShawn Lin 4076e0832faSShawn Lin reset_control_assert(res->core); 4086e0832faSShawn Lin clk_disable_unprepare(res->slave_bus); 4096e0832faSShawn Lin clk_disable_unprepare(res->master_bus); 4106e0832faSShawn Lin clk_disable_unprepare(res->iface); 4116e0832faSShawn Lin clk_disable_unprepare(res->aux); 4126e0832faSShawn Lin regulator_disable(res->vdda); 4136e0832faSShawn Lin } 4146e0832faSShawn Lin 4156e0832faSShawn Lin static int qcom_pcie_init_1_0_0(struct qcom_pcie *pcie) 4166e0832faSShawn Lin { 4176e0832faSShawn Lin struct qcom_pcie_resources_1_0_0 *res = &pcie->res.v1_0_0; 4186e0832faSShawn Lin struct dw_pcie *pci = pcie->pci; 4196e0832faSShawn Lin struct device *dev = pci->dev; 4206e0832faSShawn Lin int ret; 4216e0832faSShawn Lin 4226e0832faSShawn Lin ret = reset_control_deassert(res->core); 4236e0832faSShawn Lin if (ret) { 4246e0832faSShawn Lin dev_err(dev, "cannot deassert core reset\n"); 4256e0832faSShawn Lin return ret; 4266e0832faSShawn Lin } 4276e0832faSShawn Lin 4286e0832faSShawn Lin ret = clk_prepare_enable(res->aux); 4296e0832faSShawn Lin if (ret) { 4306e0832faSShawn Lin dev_err(dev, "cannot prepare/enable aux clock\n"); 4316e0832faSShawn Lin goto err_res; 4326e0832faSShawn Lin } 4336e0832faSShawn Lin 4346e0832faSShawn Lin ret = clk_prepare_enable(res->iface); 4356e0832faSShawn Lin if (ret) { 4366e0832faSShawn Lin dev_err(dev, "cannot prepare/enable iface clock\n"); 4376e0832faSShawn Lin goto err_aux; 4386e0832faSShawn Lin } 4396e0832faSShawn Lin 4406e0832faSShawn Lin ret = clk_prepare_enable(res->master_bus); 4416e0832faSShawn Lin if (ret) { 4426e0832faSShawn Lin dev_err(dev, "cannot prepare/enable master_bus clock\n"); 4436e0832faSShawn Lin goto err_iface; 4446e0832faSShawn Lin } 4456e0832faSShawn Lin 4466e0832faSShawn Lin ret = clk_prepare_enable(res->slave_bus); 4476e0832faSShawn Lin if (ret) { 4486e0832faSShawn Lin dev_err(dev, "cannot prepare/enable slave_bus clock\n"); 4496e0832faSShawn Lin goto err_master; 4506e0832faSShawn Lin } 4516e0832faSShawn Lin 4526e0832faSShawn Lin ret = regulator_enable(res->vdda); 4536e0832faSShawn Lin if (ret) { 4546e0832faSShawn Lin dev_err(dev, "cannot enable vdda regulator\n"); 4556e0832faSShawn Lin goto err_slave; 4566e0832faSShawn Lin } 4576e0832faSShawn Lin 4586e0832faSShawn Lin /* change DBI base address */ 4596e0832faSShawn Lin writel(0, pcie->parf + PCIE20_PARF_DBI_BASE_ADDR); 4606e0832faSShawn Lin 4616e0832faSShawn Lin if (IS_ENABLED(CONFIG_PCI_MSI)) { 4626e0832faSShawn Lin u32 val = readl(pcie->parf + PCIE20_PARF_AXI_MSTR_WR_ADDR_HALT); 4636e0832faSShawn Lin 4646e0832faSShawn Lin val |= BIT(31); 4656e0832faSShawn Lin writel(val, pcie->parf + PCIE20_PARF_AXI_MSTR_WR_ADDR_HALT); 4666e0832faSShawn Lin } 4676e0832faSShawn Lin 4686e0832faSShawn Lin return 0; 4696e0832faSShawn Lin err_slave: 4706e0832faSShawn Lin clk_disable_unprepare(res->slave_bus); 4716e0832faSShawn Lin err_master: 4726e0832faSShawn Lin clk_disable_unprepare(res->master_bus); 4736e0832faSShawn Lin err_iface: 4746e0832faSShawn Lin clk_disable_unprepare(res->iface); 4756e0832faSShawn Lin err_aux: 4766e0832faSShawn Lin clk_disable_unprepare(res->aux); 4776e0832faSShawn Lin err_res: 4786e0832faSShawn Lin reset_control_assert(res->core); 4796e0832faSShawn Lin 4806e0832faSShawn Lin return ret; 4816e0832faSShawn Lin } 4826e0832faSShawn Lin 4836e0832faSShawn Lin static void qcom_pcie_2_3_2_ltssm_enable(struct qcom_pcie *pcie) 4846e0832faSShawn Lin { 4856e0832faSShawn Lin u32 val; 4866e0832faSShawn Lin 4876e0832faSShawn Lin /* enable link training */ 4886e0832faSShawn Lin val = readl(pcie->parf + PCIE20_PARF_LTSSM); 4896e0832faSShawn Lin val |= BIT(8); 4906e0832faSShawn Lin writel(val, pcie->parf + PCIE20_PARF_LTSSM); 4916e0832faSShawn Lin } 4926e0832faSShawn Lin 4936e0832faSShawn Lin static int qcom_pcie_get_resources_2_3_2(struct qcom_pcie *pcie) 4946e0832faSShawn Lin { 4956e0832faSShawn Lin struct qcom_pcie_resources_2_3_2 *res = &pcie->res.v2_3_2; 4966e0832faSShawn Lin struct dw_pcie *pci = pcie->pci; 4976e0832faSShawn Lin struct device *dev = pci->dev; 4986e0832faSShawn Lin int ret; 4996e0832faSShawn Lin 5006e0832faSShawn Lin res->supplies[0].supply = "vdda"; 5016e0832faSShawn Lin res->supplies[1].supply = "vddpe-3v3"; 5026e0832faSShawn Lin ret = devm_regulator_bulk_get(dev, ARRAY_SIZE(res->supplies), 5036e0832faSShawn Lin res->supplies); 5046e0832faSShawn Lin if (ret) 5056e0832faSShawn Lin return ret; 5066e0832faSShawn Lin 5076e0832faSShawn Lin res->aux_clk = devm_clk_get(dev, "aux"); 5086e0832faSShawn Lin if (IS_ERR(res->aux_clk)) 5096e0832faSShawn Lin return PTR_ERR(res->aux_clk); 5106e0832faSShawn Lin 5116e0832faSShawn Lin res->cfg_clk = devm_clk_get(dev, "cfg"); 5126e0832faSShawn Lin if (IS_ERR(res->cfg_clk)) 5136e0832faSShawn Lin return PTR_ERR(res->cfg_clk); 5146e0832faSShawn Lin 5156e0832faSShawn Lin res->master_clk = devm_clk_get(dev, "bus_master"); 5166e0832faSShawn Lin if (IS_ERR(res->master_clk)) 5176e0832faSShawn Lin return PTR_ERR(res->master_clk); 5186e0832faSShawn Lin 5196e0832faSShawn Lin res->slave_clk = devm_clk_get(dev, "bus_slave"); 5206e0832faSShawn Lin if (IS_ERR(res->slave_clk)) 5216e0832faSShawn Lin return PTR_ERR(res->slave_clk); 5226e0832faSShawn Lin 5236e0832faSShawn Lin res->pipe_clk = devm_clk_get(dev, "pipe"); 5246e0832faSShawn Lin return PTR_ERR_OR_ZERO(res->pipe_clk); 5256e0832faSShawn Lin } 5266e0832faSShawn Lin 5276e0832faSShawn Lin static void qcom_pcie_deinit_2_3_2(struct qcom_pcie *pcie) 5286e0832faSShawn Lin { 5296e0832faSShawn Lin struct qcom_pcie_resources_2_3_2 *res = &pcie->res.v2_3_2; 5306e0832faSShawn Lin 5316e0832faSShawn Lin clk_disable_unprepare(res->slave_clk); 5326e0832faSShawn Lin clk_disable_unprepare(res->master_clk); 5336e0832faSShawn Lin clk_disable_unprepare(res->cfg_clk); 5346e0832faSShawn Lin clk_disable_unprepare(res->aux_clk); 5356e0832faSShawn Lin 5366e0832faSShawn Lin regulator_bulk_disable(ARRAY_SIZE(res->supplies), res->supplies); 5376e0832faSShawn Lin } 5386e0832faSShawn Lin 5396e0832faSShawn Lin static void qcom_pcie_post_deinit_2_3_2(struct qcom_pcie *pcie) 5406e0832faSShawn Lin { 5416e0832faSShawn Lin struct qcom_pcie_resources_2_3_2 *res = &pcie->res.v2_3_2; 5426e0832faSShawn Lin 5436e0832faSShawn Lin clk_disable_unprepare(res->pipe_clk); 5446e0832faSShawn Lin } 5456e0832faSShawn Lin 5466e0832faSShawn Lin static int qcom_pcie_init_2_3_2(struct qcom_pcie *pcie) 5476e0832faSShawn Lin { 5486e0832faSShawn Lin struct qcom_pcie_resources_2_3_2 *res = &pcie->res.v2_3_2; 5496e0832faSShawn Lin struct dw_pcie *pci = pcie->pci; 5506e0832faSShawn Lin struct device *dev = pci->dev; 5516e0832faSShawn Lin u32 val; 5526e0832faSShawn Lin int ret; 5536e0832faSShawn Lin 5546e0832faSShawn Lin ret = regulator_bulk_enable(ARRAY_SIZE(res->supplies), res->supplies); 5556e0832faSShawn Lin if (ret < 0) { 5566e0832faSShawn Lin dev_err(dev, "cannot enable regulators\n"); 5576e0832faSShawn Lin return ret; 5586e0832faSShawn Lin } 5596e0832faSShawn Lin 5606e0832faSShawn Lin ret = clk_prepare_enable(res->aux_clk); 5616e0832faSShawn Lin if (ret) { 5626e0832faSShawn Lin dev_err(dev, "cannot prepare/enable aux clock\n"); 5636e0832faSShawn Lin goto err_aux_clk; 5646e0832faSShawn Lin } 5656e0832faSShawn Lin 5666e0832faSShawn Lin ret = clk_prepare_enable(res->cfg_clk); 5676e0832faSShawn Lin if (ret) { 5686e0832faSShawn Lin dev_err(dev, "cannot prepare/enable cfg clock\n"); 5696e0832faSShawn Lin goto err_cfg_clk; 5706e0832faSShawn Lin } 5716e0832faSShawn Lin 5726e0832faSShawn Lin ret = clk_prepare_enable(res->master_clk); 5736e0832faSShawn Lin if (ret) { 5746e0832faSShawn Lin dev_err(dev, "cannot prepare/enable master clock\n"); 5756e0832faSShawn Lin goto err_master_clk; 5766e0832faSShawn Lin } 5776e0832faSShawn Lin 5786e0832faSShawn Lin ret = clk_prepare_enable(res->slave_clk); 5796e0832faSShawn Lin if (ret) { 5806e0832faSShawn Lin dev_err(dev, "cannot prepare/enable slave clock\n"); 5816e0832faSShawn Lin goto err_slave_clk; 5826e0832faSShawn Lin } 5836e0832faSShawn Lin 5846e0832faSShawn Lin /* enable PCIe clocks and resets */ 5856e0832faSShawn Lin val = readl(pcie->parf + PCIE20_PARF_PHY_CTRL); 5866e0832faSShawn Lin val &= ~BIT(0); 5876e0832faSShawn Lin writel(val, pcie->parf + PCIE20_PARF_PHY_CTRL); 5886e0832faSShawn Lin 5896e0832faSShawn Lin /* change DBI base address */ 5906e0832faSShawn Lin writel(0, pcie->parf + PCIE20_PARF_DBI_BASE_ADDR); 5916e0832faSShawn Lin 5926e0832faSShawn Lin /* MAC PHY_POWERDOWN MUX DISABLE */ 5936e0832faSShawn Lin val = readl(pcie->parf + PCIE20_PARF_SYS_CTRL); 5946e0832faSShawn Lin val &= ~BIT(29); 5956e0832faSShawn Lin writel(val, pcie->parf + PCIE20_PARF_SYS_CTRL); 5966e0832faSShawn Lin 5976e0832faSShawn Lin val = readl(pcie->parf + PCIE20_PARF_MHI_CLOCK_RESET_CTRL); 5986e0832faSShawn Lin val |= BIT(4); 5996e0832faSShawn Lin writel(val, pcie->parf + PCIE20_PARF_MHI_CLOCK_RESET_CTRL); 6006e0832faSShawn Lin 6016e0832faSShawn Lin val = readl(pcie->parf + PCIE20_PARF_AXI_MSTR_WR_ADDR_HALT_V2); 6026e0832faSShawn Lin val |= BIT(31); 6036e0832faSShawn Lin writel(val, pcie->parf + PCIE20_PARF_AXI_MSTR_WR_ADDR_HALT_V2); 6046e0832faSShawn Lin 6056e0832faSShawn Lin return 0; 6066e0832faSShawn Lin 6076e0832faSShawn Lin err_slave_clk: 6086e0832faSShawn Lin clk_disable_unprepare(res->master_clk); 6096e0832faSShawn Lin err_master_clk: 6106e0832faSShawn Lin clk_disable_unprepare(res->cfg_clk); 6116e0832faSShawn Lin err_cfg_clk: 6126e0832faSShawn Lin clk_disable_unprepare(res->aux_clk); 6136e0832faSShawn Lin 6146e0832faSShawn Lin err_aux_clk: 6156e0832faSShawn Lin regulator_bulk_disable(ARRAY_SIZE(res->supplies), res->supplies); 6166e0832faSShawn Lin 6176e0832faSShawn Lin return ret; 6186e0832faSShawn Lin } 6196e0832faSShawn Lin 6206e0832faSShawn Lin static int qcom_pcie_post_init_2_3_2(struct qcom_pcie *pcie) 6216e0832faSShawn Lin { 6226e0832faSShawn Lin struct qcom_pcie_resources_2_3_2 *res = &pcie->res.v2_3_2; 6236e0832faSShawn Lin struct dw_pcie *pci = pcie->pci; 6246e0832faSShawn Lin struct device *dev = pci->dev; 6256e0832faSShawn Lin int ret; 6266e0832faSShawn Lin 6276e0832faSShawn Lin ret = clk_prepare_enable(res->pipe_clk); 6286e0832faSShawn Lin if (ret) { 6296e0832faSShawn Lin dev_err(dev, "cannot prepare/enable pipe clock\n"); 6306e0832faSShawn Lin return ret; 6316e0832faSShawn Lin } 6326e0832faSShawn Lin 6336e0832faSShawn Lin return 0; 6346e0832faSShawn Lin } 6356e0832faSShawn Lin 6366e0832faSShawn Lin static int qcom_pcie_get_resources_2_4_0(struct qcom_pcie *pcie) 6376e0832faSShawn Lin { 6386e0832faSShawn Lin struct qcom_pcie_resources_2_4_0 *res = &pcie->res.v2_4_0; 6396e0832faSShawn Lin struct dw_pcie *pci = pcie->pci; 6406e0832faSShawn Lin struct device *dev = pci->dev; 6416e0832faSShawn Lin 6426e0832faSShawn Lin res->aux_clk = devm_clk_get(dev, "aux"); 6436e0832faSShawn Lin if (IS_ERR(res->aux_clk)) 6446e0832faSShawn Lin return PTR_ERR(res->aux_clk); 6456e0832faSShawn Lin 6466e0832faSShawn Lin res->master_clk = devm_clk_get(dev, "master_bus"); 6476e0832faSShawn Lin if (IS_ERR(res->master_clk)) 6486e0832faSShawn Lin return PTR_ERR(res->master_clk); 6496e0832faSShawn Lin 6506e0832faSShawn Lin res->slave_clk = devm_clk_get(dev, "slave_bus"); 6516e0832faSShawn Lin if (IS_ERR(res->slave_clk)) 6526e0832faSShawn Lin return PTR_ERR(res->slave_clk); 6536e0832faSShawn Lin 6546e0832faSShawn Lin res->axi_m_reset = devm_reset_control_get_exclusive(dev, "axi_m"); 6556e0832faSShawn Lin if (IS_ERR(res->axi_m_reset)) 6566e0832faSShawn Lin return PTR_ERR(res->axi_m_reset); 6576e0832faSShawn Lin 6586e0832faSShawn Lin res->axi_s_reset = devm_reset_control_get_exclusive(dev, "axi_s"); 6596e0832faSShawn Lin if (IS_ERR(res->axi_s_reset)) 6606e0832faSShawn Lin return PTR_ERR(res->axi_s_reset); 6616e0832faSShawn Lin 6626e0832faSShawn Lin res->pipe_reset = devm_reset_control_get_exclusive(dev, "pipe"); 6636e0832faSShawn Lin if (IS_ERR(res->pipe_reset)) 6646e0832faSShawn Lin return PTR_ERR(res->pipe_reset); 6656e0832faSShawn Lin 6666e0832faSShawn Lin res->axi_m_vmid_reset = devm_reset_control_get_exclusive(dev, 6676e0832faSShawn Lin "axi_m_vmid"); 6686e0832faSShawn Lin if (IS_ERR(res->axi_m_vmid_reset)) 6696e0832faSShawn Lin return PTR_ERR(res->axi_m_vmid_reset); 6706e0832faSShawn Lin 6716e0832faSShawn Lin res->axi_s_xpu_reset = devm_reset_control_get_exclusive(dev, 6726e0832faSShawn Lin "axi_s_xpu"); 6736e0832faSShawn Lin if (IS_ERR(res->axi_s_xpu_reset)) 6746e0832faSShawn Lin return PTR_ERR(res->axi_s_xpu_reset); 6756e0832faSShawn Lin 6766e0832faSShawn Lin res->parf_reset = devm_reset_control_get_exclusive(dev, "parf"); 6776e0832faSShawn Lin if (IS_ERR(res->parf_reset)) 6786e0832faSShawn Lin return PTR_ERR(res->parf_reset); 6796e0832faSShawn Lin 6806e0832faSShawn Lin res->phy_reset = devm_reset_control_get_exclusive(dev, "phy"); 6816e0832faSShawn Lin if (IS_ERR(res->phy_reset)) 6826e0832faSShawn Lin return PTR_ERR(res->phy_reset); 6836e0832faSShawn Lin 6846e0832faSShawn Lin res->axi_m_sticky_reset = devm_reset_control_get_exclusive(dev, 6856e0832faSShawn Lin "axi_m_sticky"); 6866e0832faSShawn Lin if (IS_ERR(res->axi_m_sticky_reset)) 6876e0832faSShawn Lin return PTR_ERR(res->axi_m_sticky_reset); 6886e0832faSShawn Lin 6896e0832faSShawn Lin res->pipe_sticky_reset = devm_reset_control_get_exclusive(dev, 6906e0832faSShawn Lin "pipe_sticky"); 6916e0832faSShawn Lin if (IS_ERR(res->pipe_sticky_reset)) 6926e0832faSShawn Lin return PTR_ERR(res->pipe_sticky_reset); 6936e0832faSShawn Lin 6946e0832faSShawn Lin res->pwr_reset = devm_reset_control_get_exclusive(dev, "pwr"); 6956e0832faSShawn Lin if (IS_ERR(res->pwr_reset)) 6966e0832faSShawn Lin return PTR_ERR(res->pwr_reset); 6976e0832faSShawn Lin 6986e0832faSShawn Lin res->ahb_reset = devm_reset_control_get_exclusive(dev, "ahb"); 6996e0832faSShawn Lin if (IS_ERR(res->ahb_reset)) 7006e0832faSShawn Lin return PTR_ERR(res->ahb_reset); 7016e0832faSShawn Lin 7026e0832faSShawn Lin res->phy_ahb_reset = devm_reset_control_get_exclusive(dev, "phy_ahb"); 7036e0832faSShawn Lin if (IS_ERR(res->phy_ahb_reset)) 7046e0832faSShawn Lin return PTR_ERR(res->phy_ahb_reset); 7056e0832faSShawn Lin 7066e0832faSShawn Lin return 0; 7076e0832faSShawn Lin } 7086e0832faSShawn Lin 7096e0832faSShawn Lin static void qcom_pcie_deinit_2_4_0(struct qcom_pcie *pcie) 7106e0832faSShawn Lin { 7116e0832faSShawn Lin struct qcom_pcie_resources_2_4_0 *res = &pcie->res.v2_4_0; 7126e0832faSShawn Lin 7136e0832faSShawn Lin reset_control_assert(res->axi_m_reset); 7146e0832faSShawn Lin reset_control_assert(res->axi_s_reset); 7156e0832faSShawn Lin reset_control_assert(res->pipe_reset); 7166e0832faSShawn Lin reset_control_assert(res->pipe_sticky_reset); 7176e0832faSShawn Lin reset_control_assert(res->phy_reset); 7186e0832faSShawn Lin reset_control_assert(res->phy_ahb_reset); 7196e0832faSShawn Lin reset_control_assert(res->axi_m_sticky_reset); 7206e0832faSShawn Lin reset_control_assert(res->pwr_reset); 7216e0832faSShawn Lin reset_control_assert(res->ahb_reset); 7226e0832faSShawn Lin clk_disable_unprepare(res->aux_clk); 7236e0832faSShawn Lin clk_disable_unprepare(res->master_clk); 7246e0832faSShawn Lin clk_disable_unprepare(res->slave_clk); 7256e0832faSShawn Lin } 7266e0832faSShawn Lin 7276e0832faSShawn Lin static int qcom_pcie_init_2_4_0(struct qcom_pcie *pcie) 7286e0832faSShawn Lin { 7296e0832faSShawn Lin struct qcom_pcie_resources_2_4_0 *res = &pcie->res.v2_4_0; 7306e0832faSShawn Lin struct dw_pcie *pci = pcie->pci; 7316e0832faSShawn Lin struct device *dev = pci->dev; 7326e0832faSShawn Lin u32 val; 7336e0832faSShawn Lin int ret; 7346e0832faSShawn Lin 7356e0832faSShawn Lin ret = reset_control_assert(res->axi_m_reset); 7366e0832faSShawn Lin if (ret) { 7376e0832faSShawn Lin dev_err(dev, "cannot assert axi master reset\n"); 7386e0832faSShawn Lin return ret; 7396e0832faSShawn Lin } 7406e0832faSShawn Lin 7416e0832faSShawn Lin ret = reset_control_assert(res->axi_s_reset); 7426e0832faSShawn Lin if (ret) { 7436e0832faSShawn Lin dev_err(dev, "cannot assert axi slave reset\n"); 7446e0832faSShawn Lin return ret; 7456e0832faSShawn Lin } 7466e0832faSShawn Lin 7476e0832faSShawn Lin usleep_range(10000, 12000); 7486e0832faSShawn Lin 7496e0832faSShawn Lin ret = reset_control_assert(res->pipe_reset); 7506e0832faSShawn Lin if (ret) { 7516e0832faSShawn Lin dev_err(dev, "cannot assert pipe reset\n"); 7526e0832faSShawn Lin return ret; 7536e0832faSShawn Lin } 7546e0832faSShawn Lin 7556e0832faSShawn Lin ret = reset_control_assert(res->pipe_sticky_reset); 7566e0832faSShawn Lin if (ret) { 7576e0832faSShawn Lin dev_err(dev, "cannot assert pipe sticky reset\n"); 7586e0832faSShawn Lin return ret; 7596e0832faSShawn Lin } 7606e0832faSShawn Lin 7616e0832faSShawn Lin ret = reset_control_assert(res->phy_reset); 7626e0832faSShawn Lin if (ret) { 7636e0832faSShawn Lin dev_err(dev, "cannot assert phy reset\n"); 7646e0832faSShawn Lin return ret; 7656e0832faSShawn Lin } 7666e0832faSShawn Lin 7676e0832faSShawn Lin ret = reset_control_assert(res->phy_ahb_reset); 7686e0832faSShawn Lin if (ret) { 7696e0832faSShawn Lin dev_err(dev, "cannot assert phy ahb reset\n"); 7706e0832faSShawn Lin return ret; 7716e0832faSShawn Lin } 7726e0832faSShawn Lin 7736e0832faSShawn Lin usleep_range(10000, 12000); 7746e0832faSShawn Lin 7756e0832faSShawn Lin ret = reset_control_assert(res->axi_m_sticky_reset); 7766e0832faSShawn Lin if (ret) { 7776e0832faSShawn Lin dev_err(dev, "cannot assert axi master sticky reset\n"); 7786e0832faSShawn Lin return ret; 7796e0832faSShawn Lin } 7806e0832faSShawn Lin 7816e0832faSShawn Lin ret = reset_control_assert(res->pwr_reset); 7826e0832faSShawn Lin if (ret) { 7836e0832faSShawn Lin dev_err(dev, "cannot assert power reset\n"); 7846e0832faSShawn Lin return ret; 7856e0832faSShawn Lin } 7866e0832faSShawn Lin 7876e0832faSShawn Lin ret = reset_control_assert(res->ahb_reset); 7886e0832faSShawn Lin if (ret) { 7896e0832faSShawn Lin dev_err(dev, "cannot assert ahb reset\n"); 7906e0832faSShawn Lin return ret; 7916e0832faSShawn Lin } 7926e0832faSShawn Lin 7936e0832faSShawn Lin usleep_range(10000, 12000); 7946e0832faSShawn Lin 7956e0832faSShawn Lin ret = reset_control_deassert(res->phy_ahb_reset); 7966e0832faSShawn Lin if (ret) { 7976e0832faSShawn Lin dev_err(dev, "cannot deassert phy ahb reset\n"); 7986e0832faSShawn Lin return ret; 7996e0832faSShawn Lin } 8006e0832faSShawn Lin 8016e0832faSShawn Lin ret = reset_control_deassert(res->phy_reset); 8026e0832faSShawn Lin if (ret) { 8036e0832faSShawn Lin dev_err(dev, "cannot deassert phy reset\n"); 8046e0832faSShawn Lin goto err_rst_phy; 8056e0832faSShawn Lin } 8066e0832faSShawn Lin 8076e0832faSShawn Lin ret = reset_control_deassert(res->pipe_reset); 8086e0832faSShawn Lin if (ret) { 8096e0832faSShawn Lin dev_err(dev, "cannot deassert pipe reset\n"); 8106e0832faSShawn Lin goto err_rst_pipe; 8116e0832faSShawn Lin } 8126e0832faSShawn Lin 8136e0832faSShawn Lin ret = reset_control_deassert(res->pipe_sticky_reset); 8146e0832faSShawn Lin if (ret) { 8156e0832faSShawn Lin dev_err(dev, "cannot deassert pipe sticky reset\n"); 8166e0832faSShawn Lin goto err_rst_pipe_sticky; 8176e0832faSShawn Lin } 8186e0832faSShawn Lin 8196e0832faSShawn Lin usleep_range(10000, 12000); 8206e0832faSShawn Lin 8216e0832faSShawn Lin ret = reset_control_deassert(res->axi_m_reset); 8226e0832faSShawn Lin if (ret) { 8236e0832faSShawn Lin dev_err(dev, "cannot deassert axi master reset\n"); 8246e0832faSShawn Lin goto err_rst_axi_m; 8256e0832faSShawn Lin } 8266e0832faSShawn Lin 8276e0832faSShawn Lin ret = reset_control_deassert(res->axi_m_sticky_reset); 8286e0832faSShawn Lin if (ret) { 8296e0832faSShawn Lin dev_err(dev, "cannot deassert axi master sticky reset\n"); 8306e0832faSShawn Lin goto err_rst_axi_m_sticky; 8316e0832faSShawn Lin } 8326e0832faSShawn Lin 8336e0832faSShawn Lin ret = reset_control_deassert(res->axi_s_reset); 8346e0832faSShawn Lin if (ret) { 8356e0832faSShawn Lin dev_err(dev, "cannot deassert axi slave reset\n"); 8366e0832faSShawn Lin goto err_rst_axi_s; 8376e0832faSShawn Lin } 8386e0832faSShawn Lin 8396e0832faSShawn Lin ret = reset_control_deassert(res->pwr_reset); 8406e0832faSShawn Lin if (ret) { 8416e0832faSShawn Lin dev_err(dev, "cannot deassert power reset\n"); 8426e0832faSShawn Lin goto err_rst_pwr; 8436e0832faSShawn Lin } 8446e0832faSShawn Lin 8456e0832faSShawn Lin ret = reset_control_deassert(res->ahb_reset); 8466e0832faSShawn Lin if (ret) { 8476e0832faSShawn Lin dev_err(dev, "cannot deassert ahb reset\n"); 8486e0832faSShawn Lin goto err_rst_ahb; 8496e0832faSShawn Lin } 8506e0832faSShawn Lin 8516e0832faSShawn Lin usleep_range(10000, 12000); 8526e0832faSShawn Lin 8536e0832faSShawn Lin ret = clk_prepare_enable(res->aux_clk); 8546e0832faSShawn Lin if (ret) { 8556e0832faSShawn Lin dev_err(dev, "cannot prepare/enable iface clock\n"); 8566e0832faSShawn Lin goto err_clk_aux; 8576e0832faSShawn Lin } 8586e0832faSShawn Lin 8596e0832faSShawn Lin ret = clk_prepare_enable(res->master_clk); 8606e0832faSShawn Lin if (ret) { 8616e0832faSShawn Lin dev_err(dev, "cannot prepare/enable core clock\n"); 8626e0832faSShawn Lin goto err_clk_axi_m; 8636e0832faSShawn Lin } 8646e0832faSShawn Lin 8656e0832faSShawn Lin ret = clk_prepare_enable(res->slave_clk); 8666e0832faSShawn Lin if (ret) { 8676e0832faSShawn Lin dev_err(dev, "cannot prepare/enable phy clock\n"); 8686e0832faSShawn Lin goto err_clk_axi_s; 8696e0832faSShawn Lin } 8706e0832faSShawn Lin 8716e0832faSShawn Lin /* enable PCIe clocks and resets */ 8726e0832faSShawn Lin val = readl(pcie->parf + PCIE20_PARF_PHY_CTRL); 8736e0832faSShawn Lin val &= ~BIT(0); 8746e0832faSShawn Lin writel(val, pcie->parf + PCIE20_PARF_PHY_CTRL); 8756e0832faSShawn Lin 8766e0832faSShawn Lin /* change DBI base address */ 8776e0832faSShawn Lin writel(0, pcie->parf + PCIE20_PARF_DBI_BASE_ADDR); 8786e0832faSShawn Lin 8796e0832faSShawn Lin /* MAC PHY_POWERDOWN MUX DISABLE */ 8806e0832faSShawn Lin val = readl(pcie->parf + PCIE20_PARF_SYS_CTRL); 8816e0832faSShawn Lin val &= ~BIT(29); 8826e0832faSShawn Lin writel(val, pcie->parf + PCIE20_PARF_SYS_CTRL); 8836e0832faSShawn Lin 8846e0832faSShawn Lin val = readl(pcie->parf + PCIE20_PARF_MHI_CLOCK_RESET_CTRL); 8856e0832faSShawn Lin val |= BIT(4); 8866e0832faSShawn Lin writel(val, pcie->parf + PCIE20_PARF_MHI_CLOCK_RESET_CTRL); 8876e0832faSShawn Lin 8886e0832faSShawn Lin val = readl(pcie->parf + PCIE20_PARF_AXI_MSTR_WR_ADDR_HALT_V2); 8896e0832faSShawn Lin val |= BIT(31); 8906e0832faSShawn Lin writel(val, pcie->parf + PCIE20_PARF_AXI_MSTR_WR_ADDR_HALT_V2); 8916e0832faSShawn Lin 8926e0832faSShawn Lin return 0; 8936e0832faSShawn Lin 8946e0832faSShawn Lin err_clk_axi_s: 8956e0832faSShawn Lin clk_disable_unprepare(res->master_clk); 8966e0832faSShawn Lin err_clk_axi_m: 8976e0832faSShawn Lin clk_disable_unprepare(res->aux_clk); 8986e0832faSShawn Lin err_clk_aux: 8996e0832faSShawn Lin reset_control_assert(res->ahb_reset); 9006e0832faSShawn Lin err_rst_ahb: 9016e0832faSShawn Lin reset_control_assert(res->pwr_reset); 9026e0832faSShawn Lin err_rst_pwr: 9036e0832faSShawn Lin reset_control_assert(res->axi_s_reset); 9046e0832faSShawn Lin err_rst_axi_s: 9056e0832faSShawn Lin reset_control_assert(res->axi_m_sticky_reset); 9066e0832faSShawn Lin err_rst_axi_m_sticky: 9076e0832faSShawn Lin reset_control_assert(res->axi_m_reset); 9086e0832faSShawn Lin err_rst_axi_m: 9096e0832faSShawn Lin reset_control_assert(res->pipe_sticky_reset); 9106e0832faSShawn Lin err_rst_pipe_sticky: 9116e0832faSShawn Lin reset_control_assert(res->pipe_reset); 9126e0832faSShawn Lin err_rst_pipe: 9136e0832faSShawn Lin reset_control_assert(res->phy_reset); 9146e0832faSShawn Lin err_rst_phy: 9156e0832faSShawn Lin reset_control_assert(res->phy_ahb_reset); 9166e0832faSShawn Lin return ret; 9176e0832faSShawn Lin } 9186e0832faSShawn Lin 9196e0832faSShawn Lin static int qcom_pcie_get_resources_2_3_3(struct qcom_pcie *pcie) 9206e0832faSShawn Lin { 9216e0832faSShawn Lin struct qcom_pcie_resources_2_3_3 *res = &pcie->res.v2_3_3; 9226e0832faSShawn Lin struct dw_pcie *pci = pcie->pci; 9236e0832faSShawn Lin struct device *dev = pci->dev; 9246e0832faSShawn Lin int i; 9256e0832faSShawn Lin const char *rst_names[] = { "axi_m", "axi_s", "pipe", 9266e0832faSShawn Lin "axi_m_sticky", "sticky", 9276e0832faSShawn Lin "ahb", "sleep", }; 9286e0832faSShawn Lin 9296e0832faSShawn Lin res->iface = devm_clk_get(dev, "iface"); 9306e0832faSShawn Lin if (IS_ERR(res->iface)) 9316e0832faSShawn Lin return PTR_ERR(res->iface); 9326e0832faSShawn Lin 9336e0832faSShawn Lin res->axi_m_clk = devm_clk_get(dev, "axi_m"); 9346e0832faSShawn Lin if (IS_ERR(res->axi_m_clk)) 9356e0832faSShawn Lin return PTR_ERR(res->axi_m_clk); 9366e0832faSShawn Lin 9376e0832faSShawn Lin res->axi_s_clk = devm_clk_get(dev, "axi_s"); 9386e0832faSShawn Lin if (IS_ERR(res->axi_s_clk)) 9396e0832faSShawn Lin return PTR_ERR(res->axi_s_clk); 9406e0832faSShawn Lin 9416e0832faSShawn Lin res->ahb_clk = devm_clk_get(dev, "ahb"); 9426e0832faSShawn Lin if (IS_ERR(res->ahb_clk)) 9436e0832faSShawn Lin return PTR_ERR(res->ahb_clk); 9446e0832faSShawn Lin 9456e0832faSShawn Lin res->aux_clk = devm_clk_get(dev, "aux"); 9466e0832faSShawn Lin if (IS_ERR(res->aux_clk)) 9476e0832faSShawn Lin return PTR_ERR(res->aux_clk); 9486e0832faSShawn Lin 9496e0832faSShawn Lin for (i = 0; i < ARRAY_SIZE(rst_names); i++) { 9506e0832faSShawn Lin res->rst[i] = devm_reset_control_get(dev, rst_names[i]); 9516e0832faSShawn Lin if (IS_ERR(res->rst[i])) 9526e0832faSShawn Lin return PTR_ERR(res->rst[i]); 9536e0832faSShawn Lin } 9546e0832faSShawn Lin 9556e0832faSShawn Lin return 0; 9566e0832faSShawn Lin } 9576e0832faSShawn Lin 9586e0832faSShawn Lin static void qcom_pcie_deinit_2_3_3(struct qcom_pcie *pcie) 9596e0832faSShawn Lin { 9606e0832faSShawn Lin struct qcom_pcie_resources_2_3_3 *res = &pcie->res.v2_3_3; 9616e0832faSShawn Lin 9626e0832faSShawn Lin clk_disable_unprepare(res->iface); 9636e0832faSShawn Lin clk_disable_unprepare(res->axi_m_clk); 9646e0832faSShawn Lin clk_disable_unprepare(res->axi_s_clk); 9656e0832faSShawn Lin clk_disable_unprepare(res->ahb_clk); 9666e0832faSShawn Lin clk_disable_unprepare(res->aux_clk); 9676e0832faSShawn Lin } 9686e0832faSShawn Lin 9696e0832faSShawn Lin static int qcom_pcie_init_2_3_3(struct qcom_pcie *pcie) 9706e0832faSShawn Lin { 9716e0832faSShawn Lin struct qcom_pcie_resources_2_3_3 *res = &pcie->res.v2_3_3; 9726e0832faSShawn Lin struct dw_pcie *pci = pcie->pci; 9736e0832faSShawn Lin struct device *dev = pci->dev; 9746e0832faSShawn Lin int i, ret; 9756e0832faSShawn Lin u32 val; 9766e0832faSShawn Lin 9776e0832faSShawn Lin for (i = 0; i < ARRAY_SIZE(res->rst); i++) { 9786e0832faSShawn Lin ret = reset_control_assert(res->rst[i]); 9796e0832faSShawn Lin if (ret) { 9806e0832faSShawn Lin dev_err(dev, "reset #%d assert failed (%d)\n", i, ret); 9816e0832faSShawn Lin return ret; 9826e0832faSShawn Lin } 9836e0832faSShawn Lin } 9846e0832faSShawn Lin 9856e0832faSShawn Lin usleep_range(2000, 2500); 9866e0832faSShawn Lin 9876e0832faSShawn Lin for (i = 0; i < ARRAY_SIZE(res->rst); i++) { 9886e0832faSShawn Lin ret = reset_control_deassert(res->rst[i]); 9896e0832faSShawn Lin if (ret) { 9906e0832faSShawn Lin dev_err(dev, "reset #%d deassert failed (%d)\n", i, 9916e0832faSShawn Lin ret); 9926e0832faSShawn Lin return ret; 9936e0832faSShawn Lin } 9946e0832faSShawn Lin } 9956e0832faSShawn Lin 9966e0832faSShawn Lin /* 9976e0832faSShawn Lin * Don't have a way to see if the reset has completed. 9986e0832faSShawn Lin * Wait for some time. 9996e0832faSShawn Lin */ 10006e0832faSShawn Lin usleep_range(2000, 2500); 10016e0832faSShawn Lin 10026e0832faSShawn Lin ret = clk_prepare_enable(res->iface); 10036e0832faSShawn Lin if (ret) { 10046e0832faSShawn Lin dev_err(dev, "cannot prepare/enable core clock\n"); 10056e0832faSShawn Lin goto err_clk_iface; 10066e0832faSShawn Lin } 10076e0832faSShawn Lin 10086e0832faSShawn Lin ret = clk_prepare_enable(res->axi_m_clk); 10096e0832faSShawn Lin if (ret) { 10106e0832faSShawn Lin dev_err(dev, "cannot prepare/enable core clock\n"); 10116e0832faSShawn Lin goto err_clk_axi_m; 10126e0832faSShawn Lin } 10136e0832faSShawn Lin 10146e0832faSShawn Lin ret = clk_prepare_enable(res->axi_s_clk); 10156e0832faSShawn Lin if (ret) { 10166e0832faSShawn Lin dev_err(dev, "cannot prepare/enable axi slave clock\n"); 10176e0832faSShawn Lin goto err_clk_axi_s; 10186e0832faSShawn Lin } 10196e0832faSShawn Lin 10206e0832faSShawn Lin ret = clk_prepare_enable(res->ahb_clk); 10216e0832faSShawn Lin if (ret) { 10226e0832faSShawn Lin dev_err(dev, "cannot prepare/enable ahb clock\n"); 10236e0832faSShawn Lin goto err_clk_ahb; 10246e0832faSShawn Lin } 10256e0832faSShawn Lin 10266e0832faSShawn Lin ret = clk_prepare_enable(res->aux_clk); 10276e0832faSShawn Lin if (ret) { 10286e0832faSShawn Lin dev_err(dev, "cannot prepare/enable aux clock\n"); 10296e0832faSShawn Lin goto err_clk_aux; 10306e0832faSShawn Lin } 10316e0832faSShawn Lin 10326e0832faSShawn Lin writel(SLV_ADDR_SPACE_SZ, 10336e0832faSShawn Lin pcie->parf + PCIE20_v3_PARF_SLV_ADDR_SPACE_SIZE); 10346e0832faSShawn Lin 10356e0832faSShawn Lin val = readl(pcie->parf + PCIE20_PARF_PHY_CTRL); 10366e0832faSShawn Lin val &= ~BIT(0); 10376e0832faSShawn Lin writel(val, pcie->parf + PCIE20_PARF_PHY_CTRL); 10386e0832faSShawn Lin 10396e0832faSShawn Lin writel(0, pcie->parf + PCIE20_PARF_DBI_BASE_ADDR); 10406e0832faSShawn Lin 10416e0832faSShawn Lin writel(MST_WAKEUP_EN | SLV_WAKEUP_EN | MSTR_ACLK_CGC_DIS 10426e0832faSShawn Lin | SLV_ACLK_CGC_DIS | CORE_CLK_CGC_DIS | 10436e0832faSShawn Lin AUX_PWR_DET | L23_CLK_RMV_DIS | L1_CLK_RMV_DIS, 10446e0832faSShawn Lin pcie->parf + PCIE20_PARF_SYS_CTRL); 10456e0832faSShawn Lin writel(0, pcie->parf + PCIE20_PARF_Q2A_FLUSH); 10466e0832faSShawn Lin 10476e0832faSShawn Lin writel(CMD_BME_VAL, pci->dbi_base + PCIE20_COMMAND_STATUS); 10486e0832faSShawn Lin writel(DBI_RO_WR_EN, pci->dbi_base + PCIE20_MISC_CONTROL_1_REG); 10496e0832faSShawn Lin writel(PCIE_CAP_LINK1_VAL, pci->dbi_base + PCIE20_CAP_LINK_1); 10506e0832faSShawn Lin 10516e0832faSShawn Lin val = readl(pci->dbi_base + PCIE20_CAP_LINK_CAPABILITIES); 10526e0832faSShawn Lin val &= ~PCIE20_CAP_ACTIVE_STATE_LINK_PM_SUPPORT; 10536e0832faSShawn Lin writel(val, pci->dbi_base + PCIE20_CAP_LINK_CAPABILITIES); 10546e0832faSShawn Lin 10556e0832faSShawn Lin writel(PCIE_CAP_CPL_TIMEOUT_DISABLE, pci->dbi_base + 10566e0832faSShawn Lin PCIE20_DEVICE_CONTROL2_STATUS2); 10576e0832faSShawn Lin 10586e0832faSShawn Lin return 0; 10596e0832faSShawn Lin 10606e0832faSShawn Lin err_clk_aux: 10616e0832faSShawn Lin clk_disable_unprepare(res->ahb_clk); 10626e0832faSShawn Lin err_clk_ahb: 10636e0832faSShawn Lin clk_disable_unprepare(res->axi_s_clk); 10646e0832faSShawn Lin err_clk_axi_s: 10656e0832faSShawn Lin clk_disable_unprepare(res->axi_m_clk); 10666e0832faSShawn Lin err_clk_axi_m: 10676e0832faSShawn Lin clk_disable_unprepare(res->iface); 10686e0832faSShawn Lin err_clk_iface: 10696e0832faSShawn Lin /* 10706e0832faSShawn Lin * Not checking for failure, will anyway return 10716e0832faSShawn Lin * the original failure in 'ret'. 10726e0832faSShawn Lin */ 10736e0832faSShawn Lin for (i = 0; i < ARRAY_SIZE(res->rst); i++) 10746e0832faSShawn Lin reset_control_assert(res->rst[i]); 10756e0832faSShawn Lin 10766e0832faSShawn Lin return ret; 10776e0832faSShawn Lin } 10786e0832faSShawn Lin 10796e0832faSShawn Lin static int qcom_pcie_link_up(struct dw_pcie *pci) 10806e0832faSShawn Lin { 10816e0832faSShawn Lin u16 val = readw(pci->dbi_base + PCIE20_CAP + PCI_EXP_LNKSTA); 10826e0832faSShawn Lin 10836e0832faSShawn Lin return !!(val & PCI_EXP_LNKSTA_DLLLA); 10846e0832faSShawn Lin } 10856e0832faSShawn Lin 10866e0832faSShawn Lin static int qcom_pcie_host_init(struct pcie_port *pp) 10876e0832faSShawn Lin { 10886e0832faSShawn Lin struct dw_pcie *pci = to_dw_pcie_from_pp(pp); 10896e0832faSShawn Lin struct qcom_pcie *pcie = to_qcom_pcie(pci); 10906e0832faSShawn Lin int ret; 10916e0832faSShawn Lin 10926e0832faSShawn Lin qcom_ep_reset_assert(pcie); 10936e0832faSShawn Lin 10946e0832faSShawn Lin ret = pcie->ops->init(pcie); 10956e0832faSShawn Lin if (ret) 10966e0832faSShawn Lin return ret; 10976e0832faSShawn Lin 10986e0832faSShawn Lin ret = phy_power_on(pcie->phy); 10996e0832faSShawn Lin if (ret) 11006e0832faSShawn Lin goto err_deinit; 11016e0832faSShawn Lin 11026e0832faSShawn Lin if (pcie->ops->post_init) { 11036e0832faSShawn Lin ret = pcie->ops->post_init(pcie); 11046e0832faSShawn Lin if (ret) 11056e0832faSShawn Lin goto err_disable_phy; 11066e0832faSShawn Lin } 11076e0832faSShawn Lin 11086e0832faSShawn Lin dw_pcie_setup_rc(pp); 11096e0832faSShawn Lin 11106e0832faSShawn Lin if (IS_ENABLED(CONFIG_PCI_MSI)) 11116e0832faSShawn Lin dw_pcie_msi_init(pp); 11126e0832faSShawn Lin 11136e0832faSShawn Lin qcom_ep_reset_deassert(pcie); 11146e0832faSShawn Lin 11156e0832faSShawn Lin ret = qcom_pcie_establish_link(pcie); 11166e0832faSShawn Lin if (ret) 11176e0832faSShawn Lin goto err; 11186e0832faSShawn Lin 11196e0832faSShawn Lin return 0; 11206e0832faSShawn Lin err: 11216e0832faSShawn Lin qcom_ep_reset_assert(pcie); 11226e0832faSShawn Lin if (pcie->ops->post_deinit) 11236e0832faSShawn Lin pcie->ops->post_deinit(pcie); 11246e0832faSShawn Lin err_disable_phy: 11256e0832faSShawn Lin phy_power_off(pcie->phy); 11266e0832faSShawn Lin err_deinit: 11276e0832faSShawn Lin pcie->ops->deinit(pcie); 11286e0832faSShawn Lin 11296e0832faSShawn Lin return ret; 11306e0832faSShawn Lin } 11316e0832faSShawn Lin 11326e0832faSShawn Lin static const struct dw_pcie_host_ops qcom_pcie_dw_ops = { 11336e0832faSShawn Lin .host_init = qcom_pcie_host_init, 11346e0832faSShawn Lin }; 11356e0832faSShawn Lin 11366e0832faSShawn Lin /* Qcom IP rev.: 2.1.0 Synopsys IP rev.: 4.01a */ 11376e0832faSShawn Lin static const struct qcom_pcie_ops ops_2_1_0 = { 11386e0832faSShawn Lin .get_resources = qcom_pcie_get_resources_2_1_0, 11396e0832faSShawn Lin .init = qcom_pcie_init_2_1_0, 11406e0832faSShawn Lin .deinit = qcom_pcie_deinit_2_1_0, 11416e0832faSShawn Lin .ltssm_enable = qcom_pcie_2_1_0_ltssm_enable, 11426e0832faSShawn Lin }; 11436e0832faSShawn Lin 11446e0832faSShawn Lin /* Qcom IP rev.: 1.0.0 Synopsys IP rev.: 4.11a */ 11456e0832faSShawn Lin static const struct qcom_pcie_ops ops_1_0_0 = { 11466e0832faSShawn Lin .get_resources = qcom_pcie_get_resources_1_0_0, 11476e0832faSShawn Lin .init = qcom_pcie_init_1_0_0, 11486e0832faSShawn Lin .deinit = qcom_pcie_deinit_1_0_0, 11496e0832faSShawn Lin .ltssm_enable = qcom_pcie_2_1_0_ltssm_enable, 11506e0832faSShawn Lin }; 11516e0832faSShawn Lin 11526e0832faSShawn Lin /* Qcom IP rev.: 2.3.2 Synopsys IP rev.: 4.21a */ 11536e0832faSShawn Lin static const struct qcom_pcie_ops ops_2_3_2 = { 11546e0832faSShawn Lin .get_resources = qcom_pcie_get_resources_2_3_2, 11556e0832faSShawn Lin .init = qcom_pcie_init_2_3_2, 11566e0832faSShawn Lin .post_init = qcom_pcie_post_init_2_3_2, 11576e0832faSShawn Lin .deinit = qcom_pcie_deinit_2_3_2, 11586e0832faSShawn Lin .post_deinit = qcom_pcie_post_deinit_2_3_2, 11596e0832faSShawn Lin .ltssm_enable = qcom_pcie_2_3_2_ltssm_enable, 11606e0832faSShawn Lin }; 11616e0832faSShawn Lin 11626e0832faSShawn Lin /* Qcom IP rev.: 2.4.0 Synopsys IP rev.: 4.20a */ 11636e0832faSShawn Lin static const struct qcom_pcie_ops ops_2_4_0 = { 11646e0832faSShawn Lin .get_resources = qcom_pcie_get_resources_2_4_0, 11656e0832faSShawn Lin .init = qcom_pcie_init_2_4_0, 11666e0832faSShawn Lin .deinit = qcom_pcie_deinit_2_4_0, 11676e0832faSShawn Lin .ltssm_enable = qcom_pcie_2_3_2_ltssm_enable, 11686e0832faSShawn Lin }; 11696e0832faSShawn Lin 11706e0832faSShawn Lin /* Qcom IP rev.: 2.3.3 Synopsys IP rev.: 4.30a */ 11716e0832faSShawn Lin static const struct qcom_pcie_ops ops_2_3_3 = { 11726e0832faSShawn Lin .get_resources = qcom_pcie_get_resources_2_3_3, 11736e0832faSShawn Lin .init = qcom_pcie_init_2_3_3, 11746e0832faSShawn Lin .deinit = qcom_pcie_deinit_2_3_3, 11756e0832faSShawn Lin .ltssm_enable = qcom_pcie_2_3_2_ltssm_enable, 11766e0832faSShawn Lin }; 11776e0832faSShawn Lin 11786e0832faSShawn Lin static const struct dw_pcie_ops dw_pcie_ops = { 11796e0832faSShawn Lin .link_up = qcom_pcie_link_up, 11806e0832faSShawn Lin }; 11816e0832faSShawn Lin 11826e0832faSShawn Lin static int qcom_pcie_probe(struct platform_device *pdev) 11836e0832faSShawn Lin { 11846e0832faSShawn Lin struct device *dev = &pdev->dev; 11856e0832faSShawn Lin struct resource *res; 11866e0832faSShawn Lin struct pcie_port *pp; 11876e0832faSShawn Lin struct dw_pcie *pci; 11886e0832faSShawn Lin struct qcom_pcie *pcie; 11896e0832faSShawn Lin int ret; 11906e0832faSShawn Lin 11916e0832faSShawn Lin pcie = devm_kzalloc(dev, sizeof(*pcie), GFP_KERNEL); 11926e0832faSShawn Lin if (!pcie) 11936e0832faSShawn Lin return -ENOMEM; 11946e0832faSShawn Lin 11956e0832faSShawn Lin pci = devm_kzalloc(dev, sizeof(*pci), GFP_KERNEL); 11966e0832faSShawn Lin if (!pci) 11976e0832faSShawn Lin return -ENOMEM; 11986e0832faSShawn Lin 11996e0832faSShawn Lin pm_runtime_enable(dev); 12006e5da6f7SBjorn Andersson ret = pm_runtime_get_sync(dev); 12016e5da6f7SBjorn Andersson if (ret < 0) { 12026e5da6f7SBjorn Andersson pm_runtime_disable(dev); 12036e5da6f7SBjorn Andersson return ret; 12046e5da6f7SBjorn Andersson } 12056e5da6f7SBjorn Andersson 12066e0832faSShawn Lin pci->dev = dev; 12076e0832faSShawn Lin pci->ops = &dw_pcie_ops; 12086e0832faSShawn Lin pp = &pci->pp; 12096e0832faSShawn Lin 12106e0832faSShawn Lin pcie->pci = pci; 12116e0832faSShawn Lin 12126e0832faSShawn Lin pcie->ops = of_device_get_match_data(dev); 12136e0832faSShawn Lin 121402b485e3SBjorn Andersson pcie->reset = devm_gpiod_get_optional(dev, "perst", GPIOD_OUT_HIGH); 12156e5da6f7SBjorn Andersson if (IS_ERR(pcie->reset)) { 12166e5da6f7SBjorn Andersson ret = PTR_ERR(pcie->reset); 12176e5da6f7SBjorn Andersson goto err_pm_runtime_put; 12186e5da6f7SBjorn Andersson } 12196e0832faSShawn Lin 12206e0832faSShawn Lin res = platform_get_resource_byname(pdev, IORESOURCE_MEM, "parf"); 12216e0832faSShawn Lin pcie->parf = devm_ioremap_resource(dev, res); 12226e5da6f7SBjorn Andersson if (IS_ERR(pcie->parf)) { 12236e5da6f7SBjorn Andersson ret = PTR_ERR(pcie->parf); 12246e5da6f7SBjorn Andersson goto err_pm_runtime_put; 12256e5da6f7SBjorn Andersson } 12266e0832faSShawn Lin 12276e0832faSShawn Lin res = platform_get_resource_byname(pdev, IORESOURCE_MEM, "dbi"); 12286e0832faSShawn Lin pci->dbi_base = devm_pci_remap_cfg_resource(dev, res); 12296e5da6f7SBjorn Andersson if (IS_ERR(pci->dbi_base)) { 12306e5da6f7SBjorn Andersson ret = PTR_ERR(pci->dbi_base); 12316e5da6f7SBjorn Andersson goto err_pm_runtime_put; 12326e5da6f7SBjorn Andersson } 12336e0832faSShawn Lin 12346e0832faSShawn Lin res = platform_get_resource_byname(pdev, IORESOURCE_MEM, "elbi"); 12356e0832faSShawn Lin pcie->elbi = devm_ioremap_resource(dev, res); 12366e5da6f7SBjorn Andersson if (IS_ERR(pcie->elbi)) { 12376e5da6f7SBjorn Andersson ret = PTR_ERR(pcie->elbi); 12386e5da6f7SBjorn Andersson goto err_pm_runtime_put; 12396e5da6f7SBjorn Andersson } 12406e0832faSShawn Lin 12416e0832faSShawn Lin pcie->phy = devm_phy_optional_get(dev, "pciephy"); 12426e5da6f7SBjorn Andersson if (IS_ERR(pcie->phy)) { 12436e5da6f7SBjorn Andersson ret = PTR_ERR(pcie->phy); 12446e5da6f7SBjorn Andersson goto err_pm_runtime_put; 12456e5da6f7SBjorn Andersson } 12466e0832faSShawn Lin 12476e0832faSShawn Lin ret = pcie->ops->get_resources(pcie); 12486e0832faSShawn Lin if (ret) 12496e5da6f7SBjorn Andersson goto err_pm_runtime_put; 12506e0832faSShawn Lin 12516e0832faSShawn Lin pp->ops = &qcom_pcie_dw_ops; 12526e0832faSShawn Lin 12536e0832faSShawn Lin if (IS_ENABLED(CONFIG_PCI_MSI)) { 12546e0832faSShawn Lin pp->msi_irq = platform_get_irq_byname(pdev, "msi"); 12556e5da6f7SBjorn Andersson if (pp->msi_irq < 0) { 12566e5da6f7SBjorn Andersson ret = pp->msi_irq; 12576e5da6f7SBjorn Andersson goto err_pm_runtime_put; 12586e5da6f7SBjorn Andersson } 12596e0832faSShawn Lin } 12606e0832faSShawn Lin 12616e0832faSShawn Lin ret = phy_init(pcie->phy); 12626e0832faSShawn Lin if (ret) { 12636e0832faSShawn Lin pm_runtime_disable(&pdev->dev); 12646e5da6f7SBjorn Andersson goto err_pm_runtime_put; 12656e0832faSShawn Lin } 12666e0832faSShawn Lin 12676e0832faSShawn Lin platform_set_drvdata(pdev, pcie); 12686e0832faSShawn Lin 12696e0832faSShawn Lin ret = dw_pcie_host_init(pp); 12706e0832faSShawn Lin if (ret) { 12716e0832faSShawn Lin dev_err(dev, "cannot initialize host\n"); 12726e0832faSShawn Lin pm_runtime_disable(&pdev->dev); 12736e5da6f7SBjorn Andersson goto err_pm_runtime_put; 12746e0832faSShawn Lin } 12756e0832faSShawn Lin 12766e0832faSShawn Lin return 0; 12776e5da6f7SBjorn Andersson 12786e5da6f7SBjorn Andersson err_pm_runtime_put: 12796e5da6f7SBjorn Andersson pm_runtime_put(dev); 12806e5da6f7SBjorn Andersson pm_runtime_disable(dev); 12816e5da6f7SBjorn Andersson 12826e5da6f7SBjorn Andersson return ret; 12836e0832faSShawn Lin } 12846e0832faSShawn Lin 12856e0832faSShawn Lin static const struct of_device_id qcom_pcie_match[] = { 12866e0832faSShawn Lin { .compatible = "qcom,pcie-apq8084", .data = &ops_1_0_0 }, 12876e0832faSShawn Lin { .compatible = "qcom,pcie-ipq8064", .data = &ops_2_1_0 }, 12886e0832faSShawn Lin { .compatible = "qcom,pcie-apq8064", .data = &ops_2_1_0 }, 12896e0832faSShawn Lin { .compatible = "qcom,pcie-msm8996", .data = &ops_2_3_2 }, 12906e0832faSShawn Lin { .compatible = "qcom,pcie-ipq8074", .data = &ops_2_3_3 }, 12916e0832faSShawn Lin { .compatible = "qcom,pcie-ipq4019", .data = &ops_2_4_0 }, 12926e0832faSShawn Lin { } 12936e0832faSShawn Lin }; 12946e0832faSShawn Lin 1295322f0343SMarc Gonzalez static void qcom_fixup_class(struct pci_dev *dev) 1296322f0343SMarc Gonzalez { 1297322f0343SMarc Gonzalez dev->class = PCI_CLASS_BRIDGE_PCI << 8; 1298322f0343SMarc Gonzalez } 1299322f0343SMarc Gonzalez DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_QCOM, PCI_ANY_ID, qcom_fixup_class); 1300322f0343SMarc Gonzalez 13016e0832faSShawn Lin static struct platform_driver qcom_pcie_driver = { 13026e0832faSShawn Lin .probe = qcom_pcie_probe, 13036e0832faSShawn Lin .driver = { 13046e0832faSShawn Lin .name = "qcom-pcie", 13056e0832faSShawn Lin .suppress_bind_attrs = true, 13066e0832faSShawn Lin .of_match_table = qcom_pcie_match, 13076e0832faSShawn Lin }, 13086e0832faSShawn Lin }; 13096e0832faSShawn Lin builtin_platform_driver(qcom_pcie_driver); 1310