1 /* SPDX-License-Identifier: GPL-2.0 */ 2 /* 3 * Synopsys DesignWare PCIe host controller driver 4 * 5 * Copyright (C) 2013 Samsung Electronics Co., Ltd. 6 * https://www.samsung.com 7 * 8 * Author: Jingoo Han <jg1.han@samsung.com> 9 */ 10 11 #ifndef _PCIE_DESIGNWARE_H 12 #define _PCIE_DESIGNWARE_H 13 14 #include <linux/bitfield.h> 15 #include <linux/dma-mapping.h> 16 #include <linux/irq.h> 17 #include <linux/msi.h> 18 #include <linux/pci.h> 19 20 #include <linux/pci-epc.h> 21 #include <linux/pci-epf.h> 22 23 /* Parameters for the waiting for link up routine */ 24 #define LINK_WAIT_MAX_RETRIES 10 25 #define LINK_WAIT_USLEEP_MIN 90000 26 #define LINK_WAIT_USLEEP_MAX 100000 27 28 /* Parameters for the waiting for iATU enabled routine */ 29 #define LINK_WAIT_MAX_IATU_RETRIES 5 30 #define LINK_WAIT_IATU 9 31 32 /* Synopsys-specific PCIe configuration registers */ 33 #define PCIE_PORT_AFR 0x70C 34 #define PORT_AFR_N_FTS_MASK GENMASK(15, 8) 35 #define PORT_AFR_N_FTS(n) FIELD_PREP(PORT_AFR_N_FTS_MASK, n) 36 #define PORT_AFR_CC_N_FTS_MASK GENMASK(23, 16) 37 #define PORT_AFR_CC_N_FTS(n) FIELD_PREP(PORT_AFR_CC_N_FTS_MASK, n) 38 #define PORT_AFR_ENTER_ASPM BIT(30) 39 #define PORT_AFR_L0S_ENTRANCE_LAT_SHIFT 24 40 #define PORT_AFR_L0S_ENTRANCE_LAT_MASK GENMASK(26, 24) 41 #define PORT_AFR_L1_ENTRANCE_LAT_SHIFT 27 42 #define PORT_AFR_L1_ENTRANCE_LAT_MASK GENMASK(29, 27) 43 44 #define PCIE_PORT_LINK_CONTROL 0x710 45 #define PORT_LINK_DLL_LINK_EN BIT(5) 46 #define PORT_LINK_FAST_LINK_MODE BIT(7) 47 #define PORT_LINK_MODE_MASK GENMASK(21, 16) 48 #define PORT_LINK_MODE(n) FIELD_PREP(PORT_LINK_MODE_MASK, n) 49 #define PORT_LINK_MODE_1_LANES PORT_LINK_MODE(0x1) 50 #define PORT_LINK_MODE_2_LANES PORT_LINK_MODE(0x3) 51 #define PORT_LINK_MODE_4_LANES PORT_LINK_MODE(0x7) 52 #define PORT_LINK_MODE_8_LANES PORT_LINK_MODE(0xf) 53 54 #define PCIE_PORT_DEBUG0 0x728 55 #define PORT_LOGIC_LTSSM_STATE_MASK 0x1f 56 #define PORT_LOGIC_LTSSM_STATE_L0 0x11 57 #define PCIE_PORT_DEBUG1 0x72C 58 #define PCIE_PORT_DEBUG1_LINK_UP BIT(4) 59 #define PCIE_PORT_DEBUG1_LINK_IN_TRAINING BIT(29) 60 61 #define PCIE_LINK_WIDTH_SPEED_CONTROL 0x80C 62 #define PORT_LOGIC_N_FTS_MASK GENMASK(7, 0) 63 #define PORT_LOGIC_SPEED_CHANGE BIT(17) 64 #define PORT_LOGIC_LINK_WIDTH_MASK GENMASK(12, 8) 65 #define PORT_LOGIC_LINK_WIDTH(n) FIELD_PREP(PORT_LOGIC_LINK_WIDTH_MASK, n) 66 #define PORT_LOGIC_LINK_WIDTH_1_LANES PORT_LOGIC_LINK_WIDTH(0x1) 67 #define PORT_LOGIC_LINK_WIDTH_2_LANES PORT_LOGIC_LINK_WIDTH(0x2) 68 #define PORT_LOGIC_LINK_WIDTH_4_LANES PORT_LOGIC_LINK_WIDTH(0x4) 69 #define PORT_LOGIC_LINK_WIDTH_8_LANES PORT_LOGIC_LINK_WIDTH(0x8) 70 71 #define PCIE_MSI_ADDR_LO 0x820 72 #define PCIE_MSI_ADDR_HI 0x824 73 #define PCIE_MSI_INTR0_ENABLE 0x828 74 #define PCIE_MSI_INTR0_MASK 0x82C 75 #define PCIE_MSI_INTR0_STATUS 0x830 76 77 #define PCIE_PORT_MULTI_LANE_CTRL 0x8C0 78 #define PORT_MLTI_UPCFG_SUPPORT BIT(7) 79 80 #define PCIE_ATU_VIEWPORT 0x900 81 #define PCIE_ATU_REGION_INBOUND BIT(31) 82 #define PCIE_ATU_REGION_OUTBOUND 0 83 #define PCIE_ATU_CR1 0x904 84 #define PCIE_ATU_INCREASE_REGION_SIZE BIT(13) 85 #define PCIE_ATU_TYPE_MEM 0x0 86 #define PCIE_ATU_TYPE_IO 0x2 87 #define PCIE_ATU_TYPE_CFG0 0x4 88 #define PCIE_ATU_TYPE_CFG1 0x5 89 #define PCIE_ATU_FUNC_NUM(pf) ((pf) << 20) 90 #define PCIE_ATU_CR2 0x908 91 #define PCIE_ATU_ENABLE BIT(31) 92 #define PCIE_ATU_BAR_MODE_ENABLE BIT(30) 93 #define PCIE_ATU_FUNC_NUM_MATCH_EN BIT(19) 94 #define PCIE_ATU_LOWER_BASE 0x90C 95 #define PCIE_ATU_UPPER_BASE 0x910 96 #define PCIE_ATU_LIMIT 0x914 97 #define PCIE_ATU_LOWER_TARGET 0x918 98 #define PCIE_ATU_BUS(x) FIELD_PREP(GENMASK(31, 24), x) 99 #define PCIE_ATU_DEV(x) FIELD_PREP(GENMASK(23, 19), x) 100 #define PCIE_ATU_FUNC(x) FIELD_PREP(GENMASK(18, 16), x) 101 #define PCIE_ATU_UPPER_TARGET 0x91C 102 103 #define PCIE_MISC_CONTROL_1_OFF 0x8BC 104 #define PCIE_DBI_RO_WR_EN BIT(0) 105 106 #define PCIE_MSIX_DOORBELL 0x948 107 #define PCIE_MSIX_DOORBELL_PF_SHIFT 24 108 109 #define PCIE_PL_CHK_REG_CONTROL_STATUS 0xB20 110 #define PCIE_PL_CHK_REG_CHK_REG_START BIT(0) 111 #define PCIE_PL_CHK_REG_CHK_REG_CONTINUOUS BIT(1) 112 #define PCIE_PL_CHK_REG_CHK_REG_COMPARISON_ERROR BIT(16) 113 #define PCIE_PL_CHK_REG_CHK_REG_LOGIC_ERROR BIT(17) 114 #define PCIE_PL_CHK_REG_CHK_REG_COMPLETE BIT(18) 115 116 #define PCIE_PL_CHK_REG_ERR_ADDR 0xB28 117 118 /* 119 * iATU Unroll-specific register definitions 120 * From 4.80 core version the address translation will be made by unroll 121 */ 122 #define PCIE_ATU_UNR_REGION_CTRL1 0x00 123 #define PCIE_ATU_UNR_REGION_CTRL2 0x04 124 #define PCIE_ATU_UNR_LOWER_BASE 0x08 125 #define PCIE_ATU_UNR_UPPER_BASE 0x0C 126 #define PCIE_ATU_UNR_LOWER_LIMIT 0x10 127 #define PCIE_ATU_UNR_LOWER_TARGET 0x14 128 #define PCIE_ATU_UNR_UPPER_TARGET 0x18 129 #define PCIE_ATU_UNR_UPPER_LIMIT 0x20 130 131 /* 132 * The default address offset between dbi_base and atu_base. Root controller 133 * drivers are not required to initialize atu_base if the offset matches this 134 * default; the driver core automatically derives atu_base from dbi_base using 135 * this offset, if atu_base not set. 136 */ 137 #define DEFAULT_DBI_ATU_OFFSET (0x3 << 20) 138 139 /* Register address builder */ 140 #define PCIE_GET_ATU_OUTB_UNR_REG_OFFSET(region) \ 141 ((region) << 9) 142 143 #define PCIE_GET_ATU_INB_UNR_REG_OFFSET(region) \ 144 (((region) << 9) | BIT(8)) 145 146 #define MAX_MSI_IRQS 256 147 #define MAX_MSI_IRQS_PER_CTRL 32 148 #define MAX_MSI_CTRLS (MAX_MSI_IRQS / MAX_MSI_IRQS_PER_CTRL) 149 #define MSI_REG_CTRL_BLOCK_SIZE 12 150 #define MSI_DEF_NUM_VECTORS 32 151 152 /* Maximum number of inbound/outbound iATUs */ 153 #define MAX_IATU_IN 256 154 #define MAX_IATU_OUT 256 155 156 struct pcie_port; 157 struct dw_pcie; 158 struct dw_pcie_ep; 159 160 enum dw_pcie_region_type { 161 DW_PCIE_REGION_UNKNOWN, 162 DW_PCIE_REGION_INBOUND, 163 DW_PCIE_REGION_OUTBOUND, 164 }; 165 166 enum dw_pcie_device_mode { 167 DW_PCIE_UNKNOWN_TYPE, 168 DW_PCIE_EP_TYPE, 169 DW_PCIE_LEG_EP_TYPE, 170 DW_PCIE_RC_TYPE, 171 }; 172 173 struct dw_pcie_host_ops { 174 int (*host_init)(struct pcie_port *pp); 175 int (*msi_host_init)(struct pcie_port *pp); 176 }; 177 178 struct pcie_port { 179 bool has_msi_ctrl:1; 180 u64 cfg0_base; 181 void __iomem *va_cfg0_base; 182 u32 cfg0_size; 183 resource_size_t io_base; 184 phys_addr_t io_bus_addr; 185 u32 io_size; 186 int irq; 187 const struct dw_pcie_host_ops *ops; 188 int msi_irq; 189 struct irq_domain *irq_domain; 190 struct irq_domain *msi_domain; 191 u16 msi_msg; 192 dma_addr_t msi_data; 193 struct irq_chip *msi_irq_chip; 194 u32 num_vectors; 195 u32 irq_mask[MAX_MSI_CTRLS]; 196 struct pci_host_bridge *bridge; 197 raw_spinlock_t lock; 198 DECLARE_BITMAP(msi_irq_in_use, MAX_MSI_IRQS); 199 }; 200 201 enum dw_pcie_as_type { 202 DW_PCIE_AS_UNKNOWN, 203 DW_PCIE_AS_MEM, 204 DW_PCIE_AS_IO, 205 }; 206 207 struct dw_pcie_ep_ops { 208 void (*ep_init)(struct dw_pcie_ep *ep); 209 int (*raise_irq)(struct dw_pcie_ep *ep, u8 func_no, 210 enum pci_epc_irq_type type, u16 interrupt_num); 211 const struct pci_epc_features* (*get_features)(struct dw_pcie_ep *ep); 212 /* 213 * Provide a method to implement the different func config space 214 * access for different platform, if different func have different 215 * offset, return the offset of func. if use write a register way 216 * return a 0, and implement code in callback function of platform 217 * driver. 218 */ 219 unsigned int (*func_conf_select)(struct dw_pcie_ep *ep, u8 func_no); 220 }; 221 222 struct dw_pcie_ep_func { 223 struct list_head list; 224 u8 func_no; 225 u8 msi_cap; /* MSI capability offset */ 226 u8 msix_cap; /* MSI-X capability offset */ 227 }; 228 229 struct dw_pcie_ep { 230 struct pci_epc *epc; 231 struct list_head func_list; 232 const struct dw_pcie_ep_ops *ops; 233 phys_addr_t phys_base; 234 size_t addr_size; 235 size_t page_size; 236 u8 bar_to_atu[PCI_STD_NUM_BARS]; 237 phys_addr_t *outbound_addr; 238 unsigned long *ib_window_map; 239 unsigned long *ob_window_map; 240 void __iomem *msi_mem; 241 phys_addr_t msi_mem_phys; 242 struct pci_epf_bar *epf_bar[PCI_STD_NUM_BARS]; 243 }; 244 245 struct dw_pcie_ops { 246 u64 (*cpu_addr_fixup)(struct dw_pcie *pcie, u64 cpu_addr); 247 u32 (*read_dbi)(struct dw_pcie *pcie, void __iomem *base, u32 reg, 248 size_t size); 249 void (*write_dbi)(struct dw_pcie *pcie, void __iomem *base, u32 reg, 250 size_t size, u32 val); 251 void (*write_dbi2)(struct dw_pcie *pcie, void __iomem *base, u32 reg, 252 size_t size, u32 val); 253 int (*link_up)(struct dw_pcie *pcie); 254 int (*start_link)(struct dw_pcie *pcie); 255 void (*stop_link)(struct dw_pcie *pcie); 256 }; 257 258 struct dw_pcie { 259 struct device *dev; 260 void __iomem *dbi_base; 261 void __iomem *dbi_base2; 262 /* Used when iatu_unroll_enabled is true */ 263 void __iomem *atu_base; 264 size_t atu_size; 265 u32 num_ib_windows; 266 u32 num_ob_windows; 267 struct pcie_port pp; 268 struct dw_pcie_ep ep; 269 const struct dw_pcie_ops *ops; 270 unsigned int version; 271 int num_lanes; 272 int link_gen; 273 u8 n_fts[2]; 274 bool iatu_unroll_enabled: 1; 275 bool io_cfg_atu_shared: 1; 276 }; 277 278 #define to_dw_pcie_from_pp(port) container_of((port), struct dw_pcie, pp) 279 280 #define to_dw_pcie_from_ep(endpoint) \ 281 container_of((endpoint), struct dw_pcie, ep) 282 283 u8 dw_pcie_find_capability(struct dw_pcie *pci, u8 cap); 284 u16 dw_pcie_find_ext_capability(struct dw_pcie *pci, u8 cap); 285 286 int dw_pcie_read(void __iomem *addr, int size, u32 *val); 287 int dw_pcie_write(void __iomem *addr, int size, u32 val); 288 289 u32 dw_pcie_read_dbi(struct dw_pcie *pci, u32 reg, size_t size); 290 void dw_pcie_write_dbi(struct dw_pcie *pci, u32 reg, size_t size, u32 val); 291 void dw_pcie_write_dbi2(struct dw_pcie *pci, u32 reg, size_t size, u32 val); 292 int dw_pcie_link_up(struct dw_pcie *pci); 293 void dw_pcie_upconfig_setup(struct dw_pcie *pci); 294 int dw_pcie_wait_for_link(struct dw_pcie *pci); 295 void dw_pcie_prog_outbound_atu(struct dw_pcie *pci, int index, 296 int type, u64 cpu_addr, u64 pci_addr, 297 u64 size); 298 void dw_pcie_prog_ep_outbound_atu(struct dw_pcie *pci, u8 func_no, int index, 299 int type, u64 cpu_addr, u64 pci_addr, 300 u32 size); 301 int dw_pcie_prog_inbound_atu(struct dw_pcie *pci, u8 func_no, int index, 302 int bar, u64 cpu_addr, 303 enum dw_pcie_as_type as_type); 304 void dw_pcie_disable_atu(struct dw_pcie *pci, int index, 305 enum dw_pcie_region_type type); 306 void dw_pcie_setup(struct dw_pcie *pci); 307 308 static inline void dw_pcie_writel_dbi(struct dw_pcie *pci, u32 reg, u32 val) 309 { 310 dw_pcie_write_dbi(pci, reg, 0x4, val); 311 } 312 313 static inline u32 dw_pcie_readl_dbi(struct dw_pcie *pci, u32 reg) 314 { 315 return dw_pcie_read_dbi(pci, reg, 0x4); 316 } 317 318 static inline void dw_pcie_writew_dbi(struct dw_pcie *pci, u32 reg, u16 val) 319 { 320 dw_pcie_write_dbi(pci, reg, 0x2, val); 321 } 322 323 static inline u16 dw_pcie_readw_dbi(struct dw_pcie *pci, u32 reg) 324 { 325 return dw_pcie_read_dbi(pci, reg, 0x2); 326 } 327 328 static inline void dw_pcie_writeb_dbi(struct dw_pcie *pci, u32 reg, u8 val) 329 { 330 dw_pcie_write_dbi(pci, reg, 0x1, val); 331 } 332 333 static inline u8 dw_pcie_readb_dbi(struct dw_pcie *pci, u32 reg) 334 { 335 return dw_pcie_read_dbi(pci, reg, 0x1); 336 } 337 338 static inline void dw_pcie_writel_dbi2(struct dw_pcie *pci, u32 reg, u32 val) 339 { 340 dw_pcie_write_dbi2(pci, reg, 0x4, val); 341 } 342 343 static inline void dw_pcie_dbi_ro_wr_en(struct dw_pcie *pci) 344 { 345 u32 reg; 346 u32 val; 347 348 reg = PCIE_MISC_CONTROL_1_OFF; 349 val = dw_pcie_readl_dbi(pci, reg); 350 val |= PCIE_DBI_RO_WR_EN; 351 dw_pcie_writel_dbi(pci, reg, val); 352 } 353 354 static inline void dw_pcie_dbi_ro_wr_dis(struct dw_pcie *pci) 355 { 356 u32 reg; 357 u32 val; 358 359 reg = PCIE_MISC_CONTROL_1_OFF; 360 val = dw_pcie_readl_dbi(pci, reg); 361 val &= ~PCIE_DBI_RO_WR_EN; 362 dw_pcie_writel_dbi(pci, reg, val); 363 } 364 365 #ifdef CONFIG_PCIE_DW_HOST 366 irqreturn_t dw_handle_msi_irq(struct pcie_port *pp); 367 void dw_pcie_setup_rc(struct pcie_port *pp); 368 int dw_pcie_host_init(struct pcie_port *pp); 369 void dw_pcie_host_deinit(struct pcie_port *pp); 370 int dw_pcie_allocate_domains(struct pcie_port *pp); 371 void __iomem *dw_pcie_own_conf_map_bus(struct pci_bus *bus, unsigned int devfn, 372 int where); 373 #else 374 static inline irqreturn_t dw_handle_msi_irq(struct pcie_port *pp) 375 { 376 return IRQ_NONE; 377 } 378 379 static inline void dw_pcie_setup_rc(struct pcie_port *pp) 380 { 381 } 382 383 static inline int dw_pcie_host_init(struct pcie_port *pp) 384 { 385 return 0; 386 } 387 388 static inline void dw_pcie_host_deinit(struct pcie_port *pp) 389 { 390 } 391 392 static inline int dw_pcie_allocate_domains(struct pcie_port *pp) 393 { 394 return 0; 395 } 396 static inline void __iomem *dw_pcie_own_conf_map_bus(struct pci_bus *bus, 397 unsigned int devfn, 398 int where) 399 { 400 return NULL; 401 } 402 #endif 403 404 #ifdef CONFIG_PCIE_DW_EP 405 void dw_pcie_ep_linkup(struct dw_pcie_ep *ep); 406 int dw_pcie_ep_init(struct dw_pcie_ep *ep); 407 int dw_pcie_ep_init_complete(struct dw_pcie_ep *ep); 408 void dw_pcie_ep_init_notify(struct dw_pcie_ep *ep); 409 void dw_pcie_ep_exit(struct dw_pcie_ep *ep); 410 int dw_pcie_ep_raise_legacy_irq(struct dw_pcie_ep *ep, u8 func_no); 411 int dw_pcie_ep_raise_msi_irq(struct dw_pcie_ep *ep, u8 func_no, 412 u8 interrupt_num); 413 int dw_pcie_ep_raise_msix_irq(struct dw_pcie_ep *ep, u8 func_no, 414 u16 interrupt_num); 415 int dw_pcie_ep_raise_msix_irq_doorbell(struct dw_pcie_ep *ep, u8 func_no, 416 u16 interrupt_num); 417 void dw_pcie_ep_reset_bar(struct dw_pcie *pci, enum pci_barno bar); 418 struct dw_pcie_ep_func * 419 dw_pcie_ep_get_func_from_ep(struct dw_pcie_ep *ep, u8 func_no); 420 #else 421 static inline void dw_pcie_ep_linkup(struct dw_pcie_ep *ep) 422 { 423 } 424 425 static inline int dw_pcie_ep_init(struct dw_pcie_ep *ep) 426 { 427 return 0; 428 } 429 430 static inline int dw_pcie_ep_init_complete(struct dw_pcie_ep *ep) 431 { 432 return 0; 433 } 434 435 static inline void dw_pcie_ep_init_notify(struct dw_pcie_ep *ep) 436 { 437 } 438 439 static inline void dw_pcie_ep_exit(struct dw_pcie_ep *ep) 440 { 441 } 442 443 static inline int dw_pcie_ep_raise_legacy_irq(struct dw_pcie_ep *ep, u8 func_no) 444 { 445 return 0; 446 } 447 448 static inline int dw_pcie_ep_raise_msi_irq(struct dw_pcie_ep *ep, u8 func_no, 449 u8 interrupt_num) 450 { 451 return 0; 452 } 453 454 static inline int dw_pcie_ep_raise_msix_irq(struct dw_pcie_ep *ep, u8 func_no, 455 u16 interrupt_num) 456 { 457 return 0; 458 } 459 460 static inline int dw_pcie_ep_raise_msix_irq_doorbell(struct dw_pcie_ep *ep, 461 u8 func_no, 462 u16 interrupt_num) 463 { 464 return 0; 465 } 466 467 static inline void dw_pcie_ep_reset_bar(struct dw_pcie *pci, enum pci_barno bar) 468 { 469 } 470 471 static inline struct dw_pcie_ep_func * 472 dw_pcie_ep_get_func_from_ep(struct dw_pcie_ep *ep, u8 func_no) 473 { 474 return NULL; 475 } 476 #endif 477 #endif /* _PCIE_DESIGNWARE_H */ 478