16e0832faSShawn Lin // SPDX-License-Identifier: GPL-2.0 26e0832faSShawn Lin /* 36e0832faSShawn Lin * Synopsys DesignWare PCIe host controller driver 46e0832faSShawn Lin * 56e0832faSShawn Lin * Copyright (C) 2013 Samsung Electronics Co., Ltd. 67ecd4a81SAlexander A. Klimov * https://www.samsung.com 76e0832faSShawn Lin * 86e0832faSShawn Lin * Author: Jingoo Han <jg1.han@samsung.com> 96e0832faSShawn Lin */ 106e0832faSShawn Lin 116e0832faSShawn Lin #include <linux/irqchip/chained_irq.h> 126e0832faSShawn Lin #include <linux/irqdomain.h> 13bbd8810dSKrzysztof Wilczynski #include <linux/msi.h> 146e0832faSShawn Lin #include <linux/of_address.h> 156e0832faSShawn Lin #include <linux/of_pci.h> 166e0832faSShawn Lin #include <linux/pci_regs.h> 176e0832faSShawn Lin #include <linux/platform_device.h> 186e0832faSShawn Lin 196e0832faSShawn Lin #include "../../pci.h" 206e0832faSShawn Lin #include "pcie-designware.h" 216e0832faSShawn Lin 226e0832faSShawn Lin static struct pci_ops dw_pcie_ops; 23c2b0c098SRob Herring static struct pci_ops dw_child_pcie_ops; 246e0832faSShawn Lin 256e0832faSShawn Lin static void dw_msi_ack_irq(struct irq_data *d) 266e0832faSShawn Lin { 276e0832faSShawn Lin irq_chip_ack_parent(d); 286e0832faSShawn Lin } 296e0832faSShawn Lin 306e0832faSShawn Lin static void dw_msi_mask_irq(struct irq_data *d) 316e0832faSShawn Lin { 326e0832faSShawn Lin pci_msi_mask_irq(d); 336e0832faSShawn Lin irq_chip_mask_parent(d); 346e0832faSShawn Lin } 356e0832faSShawn Lin 366e0832faSShawn Lin static void dw_msi_unmask_irq(struct irq_data *d) 376e0832faSShawn Lin { 386e0832faSShawn Lin pci_msi_unmask_irq(d); 396e0832faSShawn Lin irq_chip_unmask_parent(d); 406e0832faSShawn Lin } 416e0832faSShawn Lin 426e0832faSShawn Lin static struct irq_chip dw_pcie_msi_irq_chip = { 436e0832faSShawn Lin .name = "PCI-MSI", 446e0832faSShawn Lin .irq_ack = dw_msi_ack_irq, 456e0832faSShawn Lin .irq_mask = dw_msi_mask_irq, 466e0832faSShawn Lin .irq_unmask = dw_msi_unmask_irq, 476e0832faSShawn Lin }; 486e0832faSShawn Lin 496e0832faSShawn Lin static struct msi_domain_info dw_pcie_msi_domain_info = { 506e0832faSShawn Lin .flags = (MSI_FLAG_USE_DEF_DOM_OPS | MSI_FLAG_USE_DEF_CHIP_OPS | 516e0832faSShawn Lin MSI_FLAG_PCI_MSIX | MSI_FLAG_MULTI_PCI_MSI), 526e0832faSShawn Lin .chip = &dw_pcie_msi_irq_chip, 536e0832faSShawn Lin }; 546e0832faSShawn Lin 556e0832faSShawn Lin /* MSI int handler */ 566e0832faSShawn Lin irqreturn_t dw_handle_msi_irq(struct pcie_port *pp) 576e0832faSShawn Lin { 586e0832faSShawn Lin int i, pos, irq; 591137e61dSNiklas Cassel unsigned long val; 601137e61dSNiklas Cassel u32 status, num_ctrls; 616e0832faSShawn Lin irqreturn_t ret = IRQ_NONE; 62f81c770dSRob Herring struct dw_pcie *pci = to_dw_pcie_from_pp(pp); 636e0832faSShawn Lin 646e0832faSShawn Lin num_ctrls = pp->num_vectors / MAX_MSI_IRQS_PER_CTRL; 656e0832faSShawn Lin 666e0832faSShawn Lin for (i = 0; i < num_ctrls; i++) { 67f81c770dSRob Herring status = dw_pcie_readl_dbi(pci, PCIE_MSI_INTR0_STATUS + 68f81c770dSRob Herring (i * MSI_REG_CTRL_BLOCK_SIZE)); 691137e61dSNiklas Cassel if (!status) 706e0832faSShawn Lin continue; 716e0832faSShawn Lin 726e0832faSShawn Lin ret = IRQ_HANDLED; 731137e61dSNiklas Cassel val = status; 746e0832faSShawn Lin pos = 0; 751137e61dSNiklas Cassel while ((pos = find_next_bit(&val, MAX_MSI_IRQS_PER_CTRL, 766e0832faSShawn Lin pos)) != MAX_MSI_IRQS_PER_CTRL) { 776e0832faSShawn Lin irq = irq_find_mapping(pp->irq_domain, 786e0832faSShawn Lin (i * MAX_MSI_IRQS_PER_CTRL) + 796e0832faSShawn Lin pos); 806e0832faSShawn Lin generic_handle_irq(irq); 816e0832faSShawn Lin pos++; 826e0832faSShawn Lin } 836e0832faSShawn Lin } 846e0832faSShawn Lin 856e0832faSShawn Lin return ret; 866e0832faSShawn Lin } 876e0832faSShawn Lin 886e0832faSShawn Lin /* Chained MSI interrupt service routine */ 896e0832faSShawn Lin static void dw_chained_msi_isr(struct irq_desc *desc) 906e0832faSShawn Lin { 916e0832faSShawn Lin struct irq_chip *chip = irq_desc_get_chip(desc); 926e0832faSShawn Lin struct pcie_port *pp; 936e0832faSShawn Lin 946e0832faSShawn Lin chained_irq_enter(chip, desc); 956e0832faSShawn Lin 966e0832faSShawn Lin pp = irq_desc_get_handler_data(desc); 976e0832faSShawn Lin dw_handle_msi_irq(pp); 986e0832faSShawn Lin 996e0832faSShawn Lin chained_irq_exit(chip, desc); 1006e0832faSShawn Lin } 1016e0832faSShawn Lin 10259ea68b3SGustavo Pimentel static void dw_pci_setup_msi_msg(struct irq_data *d, struct msi_msg *msg) 1036e0832faSShawn Lin { 10459ea68b3SGustavo Pimentel struct pcie_port *pp = irq_data_get_irq_chip_data(d); 1056e0832faSShawn Lin struct dw_pcie *pci = to_dw_pcie_from_pp(pp); 1066e0832faSShawn Lin u64 msi_target; 1076e0832faSShawn Lin 1086e0832faSShawn Lin msi_target = (u64)pp->msi_data; 1096e0832faSShawn Lin 1106e0832faSShawn Lin msg->address_lo = lower_32_bits(msi_target); 1116e0832faSShawn Lin msg->address_hi = upper_32_bits(msi_target); 1126e0832faSShawn Lin 11359ea68b3SGustavo Pimentel msg->data = d->hwirq; 1146e0832faSShawn Lin 1156e0832faSShawn Lin dev_dbg(pci->dev, "msi#%d address_hi %#x address_lo %#x\n", 11659ea68b3SGustavo Pimentel (int)d->hwirq, msg->address_hi, msg->address_lo); 1176e0832faSShawn Lin } 1186e0832faSShawn Lin 119fd5288a3SGustavo Pimentel static int dw_pci_msi_set_affinity(struct irq_data *d, 1206e0832faSShawn Lin const struct cpumask *mask, bool force) 1216e0832faSShawn Lin { 1226e0832faSShawn Lin return -EINVAL; 1236e0832faSShawn Lin } 1246e0832faSShawn Lin 12540e9892eSGustavo Pimentel static void dw_pci_bottom_mask(struct irq_data *d) 1266e0832faSShawn Lin { 12740e9892eSGustavo Pimentel struct pcie_port *pp = irq_data_get_irq_chip_data(d); 128f81c770dSRob Herring struct dw_pcie *pci = to_dw_pcie_from_pp(pp); 1296e0832faSShawn Lin unsigned int res, bit, ctrl; 1306e0832faSShawn Lin unsigned long flags; 1316e0832faSShawn Lin 1326e0832faSShawn Lin raw_spin_lock_irqsave(&pp->lock, flags); 1336e0832faSShawn Lin 13440e9892eSGustavo Pimentel ctrl = d->hwirq / MAX_MSI_IRQS_PER_CTRL; 1356e0832faSShawn Lin res = ctrl * MSI_REG_CTRL_BLOCK_SIZE; 13640e9892eSGustavo Pimentel bit = d->hwirq % MAX_MSI_IRQS_PER_CTRL; 1376e0832faSShawn Lin 13865772257SGustavo Pimentel pp->irq_mask[ctrl] |= BIT(bit); 139f81c770dSRob Herring dw_pcie_writel_dbi(pci, PCIE_MSI_INTR0_MASK + res, pp->irq_mask[ctrl]); 1406e0832faSShawn Lin 1416e0832faSShawn Lin raw_spin_unlock_irqrestore(&pp->lock, flags); 1426e0832faSShawn Lin } 1436e0832faSShawn Lin 14440e9892eSGustavo Pimentel static void dw_pci_bottom_unmask(struct irq_data *d) 1456e0832faSShawn Lin { 14640e9892eSGustavo Pimentel struct pcie_port *pp = irq_data_get_irq_chip_data(d); 147f81c770dSRob Herring struct dw_pcie *pci = to_dw_pcie_from_pp(pp); 1486e0832faSShawn Lin unsigned int res, bit, ctrl; 1496e0832faSShawn Lin unsigned long flags; 1506e0832faSShawn Lin 1516e0832faSShawn Lin raw_spin_lock_irqsave(&pp->lock, flags); 1526e0832faSShawn Lin 15340e9892eSGustavo Pimentel ctrl = d->hwirq / MAX_MSI_IRQS_PER_CTRL; 1546e0832faSShawn Lin res = ctrl * MSI_REG_CTRL_BLOCK_SIZE; 15540e9892eSGustavo Pimentel bit = d->hwirq % MAX_MSI_IRQS_PER_CTRL; 1566e0832faSShawn Lin 15765772257SGustavo Pimentel pp->irq_mask[ctrl] &= ~BIT(bit); 158f81c770dSRob Herring dw_pcie_writel_dbi(pci, PCIE_MSI_INTR0_MASK + res, pp->irq_mask[ctrl]); 1596e0832faSShawn Lin 1606e0832faSShawn Lin raw_spin_unlock_irqrestore(&pp->lock, flags); 1616e0832faSShawn Lin } 1626e0832faSShawn Lin 1636e0832faSShawn Lin static void dw_pci_bottom_ack(struct irq_data *d) 1646e0832faSShawn Lin { 1653f7bb2ecSMarc Zyngier struct pcie_port *pp = irq_data_get_irq_chip_data(d); 166f81c770dSRob Herring struct dw_pcie *pci = to_dw_pcie_from_pp(pp); 1673f7bb2ecSMarc Zyngier unsigned int res, bit, ctrl; 1686e0832faSShawn Lin 1693f7bb2ecSMarc Zyngier ctrl = d->hwirq / MAX_MSI_IRQS_PER_CTRL; 1703f7bb2ecSMarc Zyngier res = ctrl * MSI_REG_CTRL_BLOCK_SIZE; 1713f7bb2ecSMarc Zyngier bit = d->hwirq % MAX_MSI_IRQS_PER_CTRL; 1726e0832faSShawn Lin 173f81c770dSRob Herring dw_pcie_writel_dbi(pci, PCIE_MSI_INTR0_STATUS + res, BIT(bit)); 1746e0832faSShawn Lin } 1756e0832faSShawn Lin 1766e0832faSShawn Lin static struct irq_chip dw_pci_msi_bottom_irq_chip = { 1776e0832faSShawn Lin .name = "DWPCI-MSI", 1786e0832faSShawn Lin .irq_ack = dw_pci_bottom_ack, 1796e0832faSShawn Lin .irq_compose_msi_msg = dw_pci_setup_msi_msg, 1806e0832faSShawn Lin .irq_set_affinity = dw_pci_msi_set_affinity, 1816e0832faSShawn Lin .irq_mask = dw_pci_bottom_mask, 1826e0832faSShawn Lin .irq_unmask = dw_pci_bottom_unmask, 1836e0832faSShawn Lin }; 1846e0832faSShawn Lin 1856e0832faSShawn Lin static int dw_pcie_irq_domain_alloc(struct irq_domain *domain, 1866e0832faSShawn Lin unsigned int virq, unsigned int nr_irqs, 1876e0832faSShawn Lin void *args) 1886e0832faSShawn Lin { 1896e0832faSShawn Lin struct pcie_port *pp = domain->host_data; 1906e0832faSShawn Lin unsigned long flags; 1916e0832faSShawn Lin u32 i; 1926e0832faSShawn Lin int bit; 1936e0832faSShawn Lin 1946e0832faSShawn Lin raw_spin_lock_irqsave(&pp->lock, flags); 1956e0832faSShawn Lin 1966e0832faSShawn Lin bit = bitmap_find_free_region(pp->msi_irq_in_use, pp->num_vectors, 1976e0832faSShawn Lin order_base_2(nr_irqs)); 1986e0832faSShawn Lin 1996e0832faSShawn Lin raw_spin_unlock_irqrestore(&pp->lock, flags); 2006e0832faSShawn Lin 2016e0832faSShawn Lin if (bit < 0) 2026e0832faSShawn Lin return -ENOSPC; 2036e0832faSShawn Lin 2046e0832faSShawn Lin for (i = 0; i < nr_irqs; i++) 2056e0832faSShawn Lin irq_domain_set_info(domain, virq + i, bit + i, 2069f67437bSKishon Vijay Abraham I pp->msi_irq_chip, 2076e0832faSShawn Lin pp, handle_edge_irq, 2086e0832faSShawn Lin NULL, NULL); 2096e0832faSShawn Lin 2106e0832faSShawn Lin return 0; 2116e0832faSShawn Lin } 2126e0832faSShawn Lin 2136e0832faSShawn Lin static void dw_pcie_irq_domain_free(struct irq_domain *domain, 2146e0832faSShawn Lin unsigned int virq, unsigned int nr_irqs) 2156e0832faSShawn Lin { 2164cfae0f1SGustavo Pimentel struct irq_data *d = irq_domain_get_irq_data(domain, virq); 21703f8c1b3SKishon Vijay Abraham I struct pcie_port *pp = domain->host_data; 2186e0832faSShawn Lin unsigned long flags; 2196e0832faSShawn Lin 2206e0832faSShawn Lin raw_spin_lock_irqsave(&pp->lock, flags); 2216e0832faSShawn Lin 2224cfae0f1SGustavo Pimentel bitmap_release_region(pp->msi_irq_in_use, d->hwirq, 2236e0832faSShawn Lin order_base_2(nr_irqs)); 2246e0832faSShawn Lin 2256e0832faSShawn Lin raw_spin_unlock_irqrestore(&pp->lock, flags); 2266e0832faSShawn Lin } 2276e0832faSShawn Lin 2286e0832faSShawn Lin static const struct irq_domain_ops dw_pcie_msi_domain_ops = { 2296e0832faSShawn Lin .alloc = dw_pcie_irq_domain_alloc, 2306e0832faSShawn Lin .free = dw_pcie_irq_domain_free, 2316e0832faSShawn Lin }; 2326e0832faSShawn Lin 2336e0832faSShawn Lin int dw_pcie_allocate_domains(struct pcie_port *pp) 2346e0832faSShawn Lin { 2356e0832faSShawn Lin struct dw_pcie *pci = to_dw_pcie_from_pp(pp); 2366e0832faSShawn Lin struct fwnode_handle *fwnode = of_node_to_fwnode(pci->dev->of_node); 2376e0832faSShawn Lin 2386e0832faSShawn Lin pp->irq_domain = irq_domain_create_linear(fwnode, pp->num_vectors, 2396e0832faSShawn Lin &dw_pcie_msi_domain_ops, pp); 2406e0832faSShawn Lin if (!pp->irq_domain) { 2416e0832faSShawn Lin dev_err(pci->dev, "Failed to create IRQ domain\n"); 2426e0832faSShawn Lin return -ENOMEM; 2436e0832faSShawn Lin } 2446e0832faSShawn Lin 2450414b93eSMarc Zyngier irq_domain_update_bus_token(pp->irq_domain, DOMAIN_BUS_NEXUS); 2460414b93eSMarc Zyngier 2476e0832faSShawn Lin pp->msi_domain = pci_msi_create_irq_domain(fwnode, 2486e0832faSShawn Lin &dw_pcie_msi_domain_info, 2496e0832faSShawn Lin pp->irq_domain); 2506e0832faSShawn Lin if (!pp->msi_domain) { 2516e0832faSShawn Lin dev_err(pci->dev, "Failed to create MSI domain\n"); 2526e0832faSShawn Lin irq_domain_remove(pp->irq_domain); 2536e0832faSShawn Lin return -ENOMEM; 2546e0832faSShawn Lin } 2556e0832faSShawn Lin 2566e0832faSShawn Lin return 0; 2576e0832faSShawn Lin } 2586e0832faSShawn Lin 2596e0832faSShawn Lin void dw_pcie_free_msi(struct pcie_port *pp) 2606e0832faSShawn Lin { 2613ebc269cSJisheng Zhang if (pp->msi_irq) { 2626e0832faSShawn Lin irq_set_chained_handler(pp->msi_irq, NULL); 2636e0832faSShawn Lin irq_set_handler_data(pp->msi_irq, NULL); 2643ebc269cSJisheng Zhang } 2656e0832faSShawn Lin 2666e0832faSShawn Lin irq_domain_remove(pp->msi_domain); 2676e0832faSShawn Lin irq_domain_remove(pp->irq_domain); 268dc69a3d5SJisheng Zhang 269dc69a3d5SJisheng Zhang if (pp->msi_page) 270dc69a3d5SJisheng Zhang __free_page(pp->msi_page); 2716e0832faSShawn Lin } 2726e0832faSShawn Lin 2736e0832faSShawn Lin void dw_pcie_msi_init(struct pcie_port *pp) 2746e0832faSShawn Lin { 2756e0832faSShawn Lin struct dw_pcie *pci = to_dw_pcie_from_pp(pp); 2766e0832faSShawn Lin struct device *dev = pci->dev; 2776e0832faSShawn Lin u64 msi_target; 2786e0832faSShawn Lin 279cf627713SRob Herring if (!IS_ENABLED(CONFIG_PCI_MSI)) 280cf627713SRob Herring return; 281cf627713SRob Herring 282dc69a3d5SJisheng Zhang pp->msi_page = alloc_page(GFP_KERNEL); 283dc69a3d5SJisheng Zhang pp->msi_data = dma_map_page(dev, pp->msi_page, 0, PAGE_SIZE, 284dc69a3d5SJisheng Zhang DMA_FROM_DEVICE); 2856e0832faSShawn Lin if (dma_mapping_error(dev, pp->msi_data)) { 2866e0832faSShawn Lin dev_err(dev, "Failed to map MSI data\n"); 287dc69a3d5SJisheng Zhang __free_page(pp->msi_page); 288dc69a3d5SJisheng Zhang pp->msi_page = NULL; 2896e0832faSShawn Lin return; 2906e0832faSShawn Lin } 2916e0832faSShawn Lin msi_target = (u64)pp->msi_data; 2926e0832faSShawn Lin 2936e0832faSShawn Lin /* Program the msi_data */ 294f81c770dSRob Herring dw_pcie_writel_dbi(pci, PCIE_MSI_ADDR_LO, lower_32_bits(msi_target)); 295f81c770dSRob Herring dw_pcie_writel_dbi(pci, PCIE_MSI_ADDR_HI, upper_32_bits(msi_target)); 2966e0832faSShawn Lin } 297ca98329dSVidya Sagar EXPORT_SYMBOL_GPL(dw_pcie_msi_init); 2986e0832faSShawn Lin 2996e0832faSShawn Lin int dw_pcie_host_init(struct pcie_port *pp) 3006e0832faSShawn Lin { 3016e0832faSShawn Lin struct dw_pcie *pci = to_dw_pcie_from_pp(pp); 3026e0832faSShawn Lin struct device *dev = pci->dev; 3036e0832faSShawn Lin struct device_node *np = dev->of_node; 3046e0832faSShawn Lin struct platform_device *pdev = to_platform_device(dev); 3057fe71aa8SRob Herring struct resource_entry *win; 3066e0832faSShawn Lin struct pci_host_bridge *bridge; 3076e0832faSShawn Lin struct resource *cfg_res; 3086e0832faSShawn Lin int ret; 3096e0832faSShawn Lin 3106e0832faSShawn Lin raw_spin_lock_init(&pci->pp.lock); 3116e0832faSShawn Lin 3126e0832faSShawn Lin cfg_res = platform_get_resource_byname(pdev, IORESOURCE_MEM, "config"); 3136e0832faSShawn Lin if (cfg_res) { 3142ef6b06aSRob Herring pp->cfg0_size = resource_size(cfg_res); 3156e0832faSShawn Lin pp->cfg0_base = cfg_res->start; 3166e0832faSShawn Lin } else if (!pp->va_cfg0_base) { 3176e0832faSShawn Lin dev_err(dev, "Missing *config* reg space\n"); 3186e0832faSShawn Lin } 3196e0832faSShawn Lin 320e6fdd3bfSJisheng Zhang bridge = devm_pci_alloc_host_bridge(dev, 0); 3216e0832faSShawn Lin if (!bridge) 3226e0832faSShawn Lin return -ENOMEM; 3236e0832faSShawn Lin 324444ddca5SRob Herring pp->bridge = bridge; 325444ddca5SRob Herring 3266e0832faSShawn Lin /* Get the I/O and memory ranges from DT */ 3277fe71aa8SRob Herring resource_list_for_each_entry(win, &bridge->windows) { 3286e0832faSShawn Lin switch (resource_type(win->res)) { 3296e0832faSShawn Lin case IORESOURCE_IO: 3300f71c60fSRob Herring pp->io_size = resource_size(win->res); 3310f71c60fSRob Herring pp->io_bus_addr = win->res->start - win->offset; 3320f71c60fSRob Herring pp->io_base = pci_pio_to_address(win->res->start); 3336e0832faSShawn Lin break; 3346e0832faSShawn Lin case 0: 3352ef6b06aSRob Herring dev_err(dev, "Missing *config* reg space\n"); 3362ef6b06aSRob Herring pp->cfg0_size = resource_size(win->res); 3372ef6b06aSRob Herring pp->cfg0_base = win->res->start; 3386e0832faSShawn Lin if (!pci->dbi_base) { 3396e0832faSShawn Lin pci->dbi_base = devm_pci_remap_cfgspace(dev, 3402ef6b06aSRob Herring pp->cfg0_base, 3412ef6b06aSRob Herring pp->cfg0_size); 3426e0832faSShawn Lin if (!pci->dbi_base) { 3436e0832faSShawn Lin dev_err(dev, "Error with ioremap\n"); 344e6fdd3bfSJisheng Zhang return -ENOMEM; 3456e0832faSShawn Lin } 3466e0832faSShawn Lin } 3472ef6b06aSRob Herring break; 3482ef6b06aSRob Herring } 3492ef6b06aSRob Herring } 3506e0832faSShawn Lin 3516e0832faSShawn Lin if (!pp->va_cfg0_base) { 3526e0832faSShawn Lin pp->va_cfg0_base = devm_pci_remap_cfgspace(dev, 3536e0832faSShawn Lin pp->cfg0_base, pp->cfg0_size); 3546e0832faSShawn Lin if (!pp->va_cfg0_base) { 3556e0832faSShawn Lin dev_err(dev, "Error with ioremap in function\n"); 356e6fdd3bfSJisheng Zhang return -ENOMEM; 3576e0832faSShawn Lin } 3586e0832faSShawn Lin } 3596e0832faSShawn Lin 3606e0832faSShawn Lin ret = of_property_read_u32(np, "num-viewport", &pci->num_viewport); 3616e0832faSShawn Lin if (ret) 3626e0832faSShawn Lin pci->num_viewport = 2; 3636e0832faSShawn Lin 3649e2b5de5SJisheng Zhang if (pci_msi_enabled()) { 3656e0832faSShawn Lin /* 3666e0832faSShawn Lin * If a specific SoC driver needs to change the 3676e0832faSShawn Lin * default number of vectors, it needs to implement 3686e0832faSShawn Lin * the set_num_vectors callback. 3696e0832faSShawn Lin */ 3706e0832faSShawn Lin if (!pp->ops->set_num_vectors) { 3716e0832faSShawn Lin pp->num_vectors = MSI_DEF_NUM_VECTORS; 3726e0832faSShawn Lin } else { 3736e0832faSShawn Lin pp->ops->set_num_vectors(pp); 3746e0832faSShawn Lin 3756e0832faSShawn Lin if (pp->num_vectors > MAX_MSI_IRQS || 3766e0832faSShawn Lin pp->num_vectors == 0) { 3776e0832faSShawn Lin dev_err(dev, 3786e0832faSShawn Lin "Invalid number of vectors\n"); 379e6fdd3bfSJisheng Zhang return -EINVAL; 3806e0832faSShawn Lin } 3816e0832faSShawn Lin } 3826e0832faSShawn Lin 3836e0832faSShawn Lin if (!pp->ops->msi_host_init) { 384117c3b60SKishon Vijay Abraham I pp->msi_irq_chip = &dw_pci_msi_bottom_irq_chip; 385117c3b60SKishon Vijay Abraham I 3866e0832faSShawn Lin ret = dw_pcie_allocate_domains(pp); 3876e0832faSShawn Lin if (ret) 388e6fdd3bfSJisheng Zhang return ret; 3896e0832faSShawn Lin 3906e0832faSShawn Lin if (pp->msi_irq) 3916e0832faSShawn Lin irq_set_chained_handler_and_data(pp->msi_irq, 3926e0832faSShawn Lin dw_chained_msi_isr, 3936e0832faSShawn Lin pp); 3946e0832faSShawn Lin } else { 3956e0832faSShawn Lin ret = pp->ops->msi_host_init(pp); 3966e0832faSShawn Lin if (ret < 0) 397e6fdd3bfSJisheng Zhang return ret; 3986e0832faSShawn Lin } 3996e0832faSShawn Lin } 4006e0832faSShawn Lin 401444ddca5SRob Herring /* Set default bus ops */ 402444ddca5SRob Herring bridge->ops = &dw_pcie_ops; 403c2b0c098SRob Herring bridge->child_ops = &dw_child_pcie_ops; 404444ddca5SRob Herring 4056e0832faSShawn Lin if (pp->ops->host_init) { 4066e0832faSShawn Lin ret = pp->ops->host_init(pp); 4076e0832faSShawn Lin if (ret) 4089e2b5de5SJisheng Zhang goto err_free_msi; 4096e0832faSShawn Lin } 4106e0832faSShawn Lin 4116e0832faSShawn Lin bridge->sysdata = pp; 4126e0832faSShawn Lin 4131df79305SRob Herring ret = pci_host_probe(bridge); 4141df79305SRob Herring if (!ret) 4156e0832faSShawn Lin return 0; 4166e0832faSShawn Lin 4179e2b5de5SJisheng Zhang err_free_msi: 4189e2b5de5SJisheng Zhang if (pci_msi_enabled() && !pp->ops->msi_host_init) 4199e2b5de5SJisheng Zhang dw_pcie_free_msi(pp); 4206e0832faSShawn Lin return ret; 4216e0832faSShawn Lin } 422ca98329dSVidya Sagar EXPORT_SYMBOL_GPL(dw_pcie_host_init); 4236e0832faSShawn Lin 4249d071cadSVidya Sagar void dw_pcie_host_deinit(struct pcie_port *pp) 4259d071cadSVidya Sagar { 4265808d43eSRob Herring pci_stop_root_bus(pp->bridge->bus); 4275808d43eSRob Herring pci_remove_root_bus(pp->bridge->bus); 4289d071cadSVidya Sagar if (pci_msi_enabled() && !pp->ops->msi_host_init) 4299d071cadSVidya Sagar dw_pcie_free_msi(pp); 4309d071cadSVidya Sagar } 431ca98329dSVidya Sagar EXPORT_SYMBOL_GPL(dw_pcie_host_deinit); 4329d071cadSVidya Sagar 433c2b0c098SRob Herring static void __iomem *dw_pcie_other_conf_map_bus(struct pci_bus *bus, 434c2b0c098SRob Herring unsigned int devfn, int where) 4356e0832faSShawn Lin { 436c2b0c098SRob Herring int type; 4372ef6b06aSRob Herring u32 busdev; 438c2b0c098SRob Herring struct pcie_port *pp = bus->sysdata; 4396e0832faSShawn Lin struct dw_pcie *pci = to_dw_pcie_from_pp(pp); 4406e0832faSShawn Lin 4416e0832faSShawn Lin busdev = PCIE_ATU_BUS(bus->number) | PCIE_ATU_DEV(PCI_SLOT(devfn)) | 4426e0832faSShawn Lin PCIE_ATU_FUNC(PCI_FUNC(devfn)); 4436e0832faSShawn Lin 4442ef6b06aSRob Herring if (pci_is_root_bus(bus->parent)) 4456e0832faSShawn Lin type = PCIE_ATU_TYPE_CFG0; 4462ef6b06aSRob Herring else 4476e0832faSShawn Lin type = PCIE_ATU_TYPE_CFG1; 4482ef6b06aSRob Herring 4496e0832faSShawn Lin 4506e0832faSShawn Lin dw_pcie_prog_outbound_atu(pci, PCIE_ATU_REGION_INDEX1, 4512ef6b06aSRob Herring type, pp->cfg0_base, 4522ef6b06aSRob Herring busdev, pp->cfg0_size); 453689e349aSAndrey Smirnov 4542ef6b06aSRob Herring return pp->va_cfg0_base + where; 455c2b0c098SRob Herring } 456c2b0c098SRob Herring 457c2b0c098SRob Herring static int dw_pcie_rd_other_conf(struct pci_bus *bus, unsigned int devfn, 458c2b0c098SRob Herring int where, int size, u32 *val) 459c2b0c098SRob Herring { 460c2b0c098SRob Herring int ret; 461c2b0c098SRob Herring struct pcie_port *pp = bus->sysdata; 462c2b0c098SRob Herring struct dw_pcie *pci = to_dw_pcie_from_pp(pp); 463c2b0c098SRob Herring 464c2b0c098SRob Herring ret = pci_generic_config_read(bus, devfn, where, size, val); 465c2b0c098SRob Herring 466c2b0c098SRob Herring if (!ret && pci->num_viewport <= 2) 4676e0832faSShawn Lin dw_pcie_prog_outbound_atu(pci, PCIE_ATU_REGION_INDEX1, 4686e0832faSShawn Lin PCIE_ATU_TYPE_IO, pp->io_base, 4696e0832faSShawn Lin pp->io_bus_addr, pp->io_size); 4706e0832faSShawn Lin 4716e0832faSShawn Lin return ret; 4726e0832faSShawn Lin } 4736e0832faSShawn Lin 474c2b0c098SRob Herring static int dw_pcie_wr_other_conf(struct pci_bus *bus, unsigned int devfn, 4756e0832faSShawn Lin int where, int size, u32 val) 4766e0832faSShawn Lin { 477c2b0c098SRob Herring int ret; 4786e0832faSShawn Lin struct pcie_port *pp = bus->sysdata; 479c2b0c098SRob Herring struct dw_pcie *pci = to_dw_pcie_from_pp(pp); 4806e0832faSShawn Lin 481c2b0c098SRob Herring ret = pci_generic_config_write(bus, devfn, where, size, val); 4826e0832faSShawn Lin 483c2b0c098SRob Herring if (!ret && pci->num_viewport <= 2) 484c2b0c098SRob Herring dw_pcie_prog_outbound_atu(pci, PCIE_ATU_REGION_INDEX1, 485c2b0c098SRob Herring PCIE_ATU_TYPE_IO, pp->io_base, 486c2b0c098SRob Herring pp->io_bus_addr, pp->io_size); 4876e0832faSShawn Lin 488c2b0c098SRob Herring return ret; 4896e0832faSShawn Lin } 4906e0832faSShawn Lin 491c2b0c098SRob Herring static struct pci_ops dw_child_pcie_ops = { 492c2b0c098SRob Herring .map_bus = dw_pcie_other_conf_map_bus, 493c2b0c098SRob Herring .read = dw_pcie_rd_other_conf, 494c2b0c098SRob Herring .write = dw_pcie_wr_other_conf, 495c2b0c098SRob Herring }; 496c2b0c098SRob Herring 49727e7ed01SRob Herring void __iomem *dw_pcie_own_conf_map_bus(struct pci_bus *bus, unsigned int devfn, int where) 49827e7ed01SRob Herring { 49927e7ed01SRob Herring struct pcie_port *pp = bus->sysdata; 50027e7ed01SRob Herring struct dw_pcie *pci = to_dw_pcie_from_pp(pp); 50127e7ed01SRob Herring 50227e7ed01SRob Herring if (PCI_SLOT(devfn) > 0) 50327e7ed01SRob Herring return NULL; 50427e7ed01SRob Herring 50527e7ed01SRob Herring return pci->dbi_base + where; 50627e7ed01SRob Herring } 50727e7ed01SRob Herring EXPORT_SYMBOL_GPL(dw_pcie_own_conf_map_bus); 50827e7ed01SRob Herring 5096e0832faSShawn Lin static struct pci_ops dw_pcie_ops = { 510c2b0c098SRob Herring .map_bus = dw_pcie_own_conf_map_bus, 511c2b0c098SRob Herring .read = pci_generic_config_read, 512c2b0c098SRob Herring .write = pci_generic_config_write, 5136e0832faSShawn Lin }; 5146e0832faSShawn Lin 5156e0832faSShawn Lin void dw_pcie_setup_rc(struct pcie_port *pp) 5166e0832faSShawn Lin { 5176e0832faSShawn Lin u32 val, ctrl, num_ctrls; 5186e0832faSShawn Lin struct dw_pcie *pci = to_dw_pcie_from_pp(pp); 5196e0832faSShawn Lin 5203924bc2fSVidya Sagar /* 5213924bc2fSVidya Sagar * Enable DBI read-only registers for writing/updating configuration. 5223924bc2fSVidya Sagar * Write permission gets disabled towards the end of this function. 5233924bc2fSVidya Sagar */ 5243924bc2fSVidya Sagar dw_pcie_dbi_ro_wr_en(pci); 5253924bc2fSVidya Sagar 5266e0832faSShawn Lin dw_pcie_setup(pci); 5276e0832faSShawn Lin 528fd8a44bdSKishon Vijay Abraham I if (!pp->ops->msi_host_init) { 5296e0832faSShawn Lin num_ctrls = pp->num_vectors / MAX_MSI_IRQS_PER_CTRL; 5306e0832faSShawn Lin 5316e0832faSShawn Lin /* Initialize IRQ Status array */ 532830920e0SMarc Zyngier for (ctrl = 0; ctrl < num_ctrls; ctrl++) { 533a348d015SGustavo Pimentel pp->irq_mask[ctrl] = ~0; 534f81c770dSRob Herring dw_pcie_writel_dbi(pci, PCIE_MSI_INTR0_MASK + 5356e0832faSShawn Lin (ctrl * MSI_REG_CTRL_BLOCK_SIZE), 536f81c770dSRob Herring pp->irq_mask[ctrl]); 537f81c770dSRob Herring dw_pcie_writel_dbi(pci, PCIE_MSI_INTR0_ENABLE + 538830920e0SMarc Zyngier (ctrl * MSI_REG_CTRL_BLOCK_SIZE), 539f81c770dSRob Herring ~0); 540830920e0SMarc Zyngier } 541fd8a44bdSKishon Vijay Abraham I } 5426e0832faSShawn Lin 5436e0832faSShawn Lin /* Setup RC BARs */ 5446e0832faSShawn Lin dw_pcie_writel_dbi(pci, PCI_BASE_ADDRESS_0, 0x00000004); 5456e0832faSShawn Lin dw_pcie_writel_dbi(pci, PCI_BASE_ADDRESS_1, 0x00000000); 5466e0832faSShawn Lin 5476e0832faSShawn Lin /* Setup interrupt pins */ 5486e0832faSShawn Lin val = dw_pcie_readl_dbi(pci, PCI_INTERRUPT_LINE); 5496e0832faSShawn Lin val &= 0xffff00ff; 5506e0832faSShawn Lin val |= 0x00000100; 5516e0832faSShawn Lin dw_pcie_writel_dbi(pci, PCI_INTERRUPT_LINE, val); 5526e0832faSShawn Lin 5536e0832faSShawn Lin /* Setup bus numbers */ 5546e0832faSShawn Lin val = dw_pcie_readl_dbi(pci, PCI_PRIMARY_BUS); 5556e0832faSShawn Lin val &= 0xff000000; 5566e0832faSShawn Lin val |= 0x00ff0100; 5576e0832faSShawn Lin dw_pcie_writel_dbi(pci, PCI_PRIMARY_BUS, val); 5586e0832faSShawn Lin 5596e0832faSShawn Lin /* Setup command register */ 5606e0832faSShawn Lin val = dw_pcie_readl_dbi(pci, PCI_COMMAND); 5616e0832faSShawn Lin val &= 0xffff0000; 5626e0832faSShawn Lin val |= PCI_COMMAND_IO | PCI_COMMAND_MEMORY | 5636e0832faSShawn Lin PCI_COMMAND_MASTER | PCI_COMMAND_SERR; 5646e0832faSShawn Lin dw_pcie_writel_dbi(pci, PCI_COMMAND, val); 5656e0832faSShawn Lin 5666e0832faSShawn Lin /* 567444ddca5SRob Herring * If the platform provides its own child bus config accesses, it means 568444ddca5SRob Herring * the platform uses its own address translation component rather than 569444ddca5SRob Herring * ATU, so we should not program the ATU here. 5706e0832faSShawn Lin */ 571c2b0c098SRob Herring if (pp->bridge->child_ops == &dw_child_pcie_ops) { 5720f71c60fSRob Herring struct resource_entry *entry = 5730f71c60fSRob Herring resource_list_first_type(&pp->bridge->windows, IORESOURCE_MEM); 5740f71c60fSRob Herring 5756e0832faSShawn Lin dw_pcie_prog_outbound_atu(pci, PCIE_ATU_REGION_INDEX0, 5760f71c60fSRob Herring PCIE_ATU_TYPE_MEM, entry->res->start, 5770f71c60fSRob Herring entry->res->start - entry->offset, 5780f71c60fSRob Herring resource_size(entry->res)); 5796e0832faSShawn Lin if (pci->num_viewport > 2) 5806e0832faSShawn Lin dw_pcie_prog_outbound_atu(pci, PCIE_ATU_REGION_INDEX2, 5816e0832faSShawn Lin PCIE_ATU_TYPE_IO, pp->io_base, 5826e0832faSShawn Lin pp->io_bus_addr, pp->io_size); 5836e0832faSShawn Lin } 5846e0832faSShawn Lin 585f81c770dSRob Herring dw_pcie_writel_dbi(pci, PCI_BASE_ADDRESS_0, 0); 5866e0832faSShawn Lin 5876e0832faSShawn Lin /* Program correct class for RC */ 588f81c770dSRob Herring dw_pcie_writew_dbi(pci, PCI_CLASS_DEVICE, PCI_CLASS_BRIDGE_PCI); 5896e0832faSShawn Lin 590f81c770dSRob Herring val = dw_pcie_readl_dbi(pci, PCIE_LINK_WIDTH_SPEED_CONTROL); 5916e0832faSShawn Lin val |= PORT_LOGIC_SPEED_CHANGE; 592f81c770dSRob Herring dw_pcie_writel_dbi(pci, PCIE_LINK_WIDTH_SPEED_CONTROL, val); 5933924bc2fSVidya Sagar 5943924bc2fSVidya Sagar dw_pcie_dbi_ro_wr_dis(pci); 5956e0832faSShawn Lin } 596ca98329dSVidya Sagar EXPORT_SYMBOL_GPL(dw_pcie_setup_rc); 597