1 /*
2  * Copyright (C) 2003 - 2009 NetXen, Inc.
3  * Copyright (C) 2009 - QLogic Corporation.
4  * All rights reserved.
5  *
6  * This program is free software; you can redistribute it and/or
7  * modify it under the terms of the GNU General Public License
8  * as published by the Free Software Foundation; either version 2
9  * of the License, or (at your option) any later version.
10  *
11  * This program is distributed in the hope that it will be useful, but
12  * WITHOUT ANY WARRANTY; without even the implied warranty of
13  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
14  * GNU General Public License for more details.
15  *
16  * You should have received a copy of the GNU General Public License
17  * along with this program; if not, see <http://www.gnu.org/licenses/>.
18  *
19  * The full GNU General Public License is included in this distribution
20  * in the file called "COPYING".
21  *
22  */
23 
24 #ifndef __NETXEN_NIC_HDR_H_
25 #define __NETXEN_NIC_HDR_H_
26 
27 #include <linux/kernel.h>
28 #include <linux/types.h>
29 
30 /*
31  * The basic unit of access when reading/writing control registers.
32  */
33 
34 typedef __le32 netxen_crbword_t;	/* single word in CRB space */
35 
36 enum {
37 	NETXEN_HW_H0_CH_HUB_ADR = 0x05,
38 	NETXEN_HW_H1_CH_HUB_ADR = 0x0E,
39 	NETXEN_HW_H2_CH_HUB_ADR = 0x03,
40 	NETXEN_HW_H3_CH_HUB_ADR = 0x01,
41 	NETXEN_HW_H4_CH_HUB_ADR = 0x06,
42 	NETXEN_HW_H5_CH_HUB_ADR = 0x07,
43 	NETXEN_HW_H6_CH_HUB_ADR = 0x08
44 };
45 
46 /*  Hub 0 */
47 enum {
48 	NETXEN_HW_MN_CRB_AGT_ADR = 0x15,
49 	NETXEN_HW_MS_CRB_AGT_ADR = 0x25
50 };
51 
52 /*  Hub 1 */
53 enum {
54 	NETXEN_HW_PS_CRB_AGT_ADR = 0x73,
55 	NETXEN_HW_SS_CRB_AGT_ADR = 0x20,
56 	NETXEN_HW_RPMX3_CRB_AGT_ADR = 0x0b,
57 	NETXEN_HW_QMS_CRB_AGT_ADR = 0x00,
58 	NETXEN_HW_SQGS0_CRB_AGT_ADR = 0x01,
59 	NETXEN_HW_SQGS1_CRB_AGT_ADR = 0x02,
60 	NETXEN_HW_SQGS2_CRB_AGT_ADR = 0x03,
61 	NETXEN_HW_SQGS3_CRB_AGT_ADR = 0x04,
62 	NETXEN_HW_C2C0_CRB_AGT_ADR = 0x58,
63 	NETXEN_HW_C2C1_CRB_AGT_ADR = 0x59,
64 	NETXEN_HW_C2C2_CRB_AGT_ADR = 0x5a,
65 	NETXEN_HW_RPMX2_CRB_AGT_ADR = 0x0a,
66 	NETXEN_HW_RPMX4_CRB_AGT_ADR = 0x0c,
67 	NETXEN_HW_RPMX7_CRB_AGT_ADR = 0x0f,
68 	NETXEN_HW_RPMX9_CRB_AGT_ADR = 0x12,
69 	NETXEN_HW_SMB_CRB_AGT_ADR = 0x18
70 };
71 
72 /*  Hub 2 */
73 enum {
74 	NETXEN_HW_NIU_CRB_AGT_ADR = 0x31,
75 	NETXEN_HW_I2C0_CRB_AGT_ADR = 0x19,
76 	NETXEN_HW_I2C1_CRB_AGT_ADR = 0x29,
77 
78 	NETXEN_HW_SN_CRB_AGT_ADR = 0x10,
79 	NETXEN_HW_I2Q_CRB_AGT_ADR = 0x20,
80 	NETXEN_HW_LPC_CRB_AGT_ADR = 0x22,
81 	NETXEN_HW_ROMUSB_CRB_AGT_ADR = 0x21,
82 	NETXEN_HW_QM_CRB_AGT_ADR = 0x66,
83 	NETXEN_HW_SQG0_CRB_AGT_ADR = 0x60,
84 	NETXEN_HW_SQG1_CRB_AGT_ADR = 0x61,
85 	NETXEN_HW_SQG2_CRB_AGT_ADR = 0x62,
86 	NETXEN_HW_SQG3_CRB_AGT_ADR = 0x63,
87 	NETXEN_HW_RPMX1_CRB_AGT_ADR = 0x09,
88 	NETXEN_HW_RPMX5_CRB_AGT_ADR = 0x0d,
89 	NETXEN_HW_RPMX6_CRB_AGT_ADR = 0x0e,
90 	NETXEN_HW_RPMX8_CRB_AGT_ADR = 0x11
91 };
92 
93 /*  Hub 3 */
94 enum {
95 	NETXEN_HW_PH_CRB_AGT_ADR = 0x1A,
96 	NETXEN_HW_SRE_CRB_AGT_ADR = 0x50,
97 	NETXEN_HW_EG_CRB_AGT_ADR = 0x51,
98 	NETXEN_HW_RPMX0_CRB_AGT_ADR = 0x08
99 };
100 
101 /*  Hub 4 */
102 enum {
103 	NETXEN_HW_PEGN0_CRB_AGT_ADR = 0x40,
104 	NETXEN_HW_PEGN1_CRB_AGT_ADR,
105 	NETXEN_HW_PEGN2_CRB_AGT_ADR,
106 	NETXEN_HW_PEGN3_CRB_AGT_ADR,
107 	NETXEN_HW_PEGNI_CRB_AGT_ADR,
108 	NETXEN_HW_PEGND_CRB_AGT_ADR,
109 	NETXEN_HW_PEGNC_CRB_AGT_ADR,
110 	NETXEN_HW_PEGR0_CRB_AGT_ADR,
111 	NETXEN_HW_PEGR1_CRB_AGT_ADR,
112 	NETXEN_HW_PEGR2_CRB_AGT_ADR,
113 	NETXEN_HW_PEGR3_CRB_AGT_ADR,
114 	NETXEN_HW_PEGN4_CRB_AGT_ADR
115 };
116 
117 /*  Hub 5 */
118 enum {
119 	NETXEN_HW_PEGS0_CRB_AGT_ADR = 0x40,
120 	NETXEN_HW_PEGS1_CRB_AGT_ADR,
121 	NETXEN_HW_PEGS2_CRB_AGT_ADR,
122 	NETXEN_HW_PEGS3_CRB_AGT_ADR,
123 	NETXEN_HW_PEGSI_CRB_AGT_ADR,
124 	NETXEN_HW_PEGSD_CRB_AGT_ADR,
125 	NETXEN_HW_PEGSC_CRB_AGT_ADR
126 };
127 
128 /*  Hub 6 */
129 enum {
130 	NETXEN_HW_CAS0_CRB_AGT_ADR = 0x46,
131 	NETXEN_HW_CAS1_CRB_AGT_ADR = 0x47,
132 	NETXEN_HW_CAS2_CRB_AGT_ADR = 0x48,
133 	NETXEN_HW_CAS3_CRB_AGT_ADR = 0x49,
134 	NETXEN_HW_NCM_CRB_AGT_ADR = 0x16,
135 	NETXEN_HW_TMR_CRB_AGT_ADR = 0x17,
136 	NETXEN_HW_XDMA_CRB_AGT_ADR = 0x05,
137 	NETXEN_HW_OCM0_CRB_AGT_ADR = 0x06,
138 	NETXEN_HW_OCM1_CRB_AGT_ADR = 0x07
139 };
140 
141 /*  Floaters - non existent modules */
142 #define NETXEN_HW_EFC_RPMX0_CRB_AGT_ADR	0x67
143 
144 /*  This field defines PCI/X adr [25:20] of agents on the CRB */
145 enum {
146 	NETXEN_HW_PX_MAP_CRB_PH = 0,
147 	NETXEN_HW_PX_MAP_CRB_PS,
148 	NETXEN_HW_PX_MAP_CRB_MN,
149 	NETXEN_HW_PX_MAP_CRB_MS,
150 	NETXEN_HW_PX_MAP_CRB_PGR1,
151 	NETXEN_HW_PX_MAP_CRB_SRE,
152 	NETXEN_HW_PX_MAP_CRB_NIU,
153 	NETXEN_HW_PX_MAP_CRB_QMN,
154 	NETXEN_HW_PX_MAP_CRB_SQN0,
155 	NETXEN_HW_PX_MAP_CRB_SQN1,
156 	NETXEN_HW_PX_MAP_CRB_SQN2,
157 	NETXEN_HW_PX_MAP_CRB_SQN3,
158 	NETXEN_HW_PX_MAP_CRB_QMS,
159 	NETXEN_HW_PX_MAP_CRB_SQS0,
160 	NETXEN_HW_PX_MAP_CRB_SQS1,
161 	NETXEN_HW_PX_MAP_CRB_SQS2,
162 	NETXEN_HW_PX_MAP_CRB_SQS3,
163 	NETXEN_HW_PX_MAP_CRB_PGN0,
164 	NETXEN_HW_PX_MAP_CRB_PGN1,
165 	NETXEN_HW_PX_MAP_CRB_PGN2,
166 	NETXEN_HW_PX_MAP_CRB_PGN3,
167 	NETXEN_HW_PX_MAP_CRB_PGND,
168 	NETXEN_HW_PX_MAP_CRB_PGNI,
169 	NETXEN_HW_PX_MAP_CRB_PGS0,
170 	NETXEN_HW_PX_MAP_CRB_PGS1,
171 	NETXEN_HW_PX_MAP_CRB_PGS2,
172 	NETXEN_HW_PX_MAP_CRB_PGS3,
173 	NETXEN_HW_PX_MAP_CRB_PGSD,
174 	NETXEN_HW_PX_MAP_CRB_PGSI,
175 	NETXEN_HW_PX_MAP_CRB_SN,
176 	NETXEN_HW_PX_MAP_CRB_PGR2,
177 	NETXEN_HW_PX_MAP_CRB_EG,
178 	NETXEN_HW_PX_MAP_CRB_PH2,
179 	NETXEN_HW_PX_MAP_CRB_PS2,
180 	NETXEN_HW_PX_MAP_CRB_CAM,
181 	NETXEN_HW_PX_MAP_CRB_CAS0,
182 	NETXEN_HW_PX_MAP_CRB_CAS1,
183 	NETXEN_HW_PX_MAP_CRB_CAS2,
184 	NETXEN_HW_PX_MAP_CRB_C2C0,
185 	NETXEN_HW_PX_MAP_CRB_C2C1,
186 	NETXEN_HW_PX_MAP_CRB_TIMR,
187 	NETXEN_HW_PX_MAP_CRB_PGR3,
188 	NETXEN_HW_PX_MAP_CRB_RPMX1,
189 	NETXEN_HW_PX_MAP_CRB_RPMX2,
190 	NETXEN_HW_PX_MAP_CRB_RPMX3,
191 	NETXEN_HW_PX_MAP_CRB_RPMX4,
192 	NETXEN_HW_PX_MAP_CRB_RPMX5,
193 	NETXEN_HW_PX_MAP_CRB_RPMX6,
194 	NETXEN_HW_PX_MAP_CRB_RPMX7,
195 	NETXEN_HW_PX_MAP_CRB_XDMA,
196 	NETXEN_HW_PX_MAP_CRB_I2Q,
197 	NETXEN_HW_PX_MAP_CRB_ROMUSB,
198 	NETXEN_HW_PX_MAP_CRB_CAS3,
199 	NETXEN_HW_PX_MAP_CRB_RPMX0,
200 	NETXEN_HW_PX_MAP_CRB_RPMX8,
201 	NETXEN_HW_PX_MAP_CRB_RPMX9,
202 	NETXEN_HW_PX_MAP_CRB_OCM0,
203 	NETXEN_HW_PX_MAP_CRB_OCM1,
204 	NETXEN_HW_PX_MAP_CRB_SMB,
205 	NETXEN_HW_PX_MAP_CRB_I2C0,
206 	NETXEN_HW_PX_MAP_CRB_I2C1,
207 	NETXEN_HW_PX_MAP_CRB_LPC,
208 	NETXEN_HW_PX_MAP_CRB_PGNC,
209 	NETXEN_HW_PX_MAP_CRB_PGR0
210 };
211 
212 /*  This field defines CRB adr [31:20] of the agents */
213 
214 #define NETXEN_HW_CRB_HUB_AGT_ADR_MN	\
215 	((NETXEN_HW_H0_CH_HUB_ADR << 7) | NETXEN_HW_MN_CRB_AGT_ADR)
216 #define NETXEN_HW_CRB_HUB_AGT_ADR_PH	\
217 	((NETXEN_HW_H0_CH_HUB_ADR << 7) | NETXEN_HW_PH_CRB_AGT_ADR)
218 #define NETXEN_HW_CRB_HUB_AGT_ADR_MS	\
219 	((NETXEN_HW_H0_CH_HUB_ADR << 7) | NETXEN_HW_MS_CRB_AGT_ADR)
220 
221 #define NETXEN_HW_CRB_HUB_AGT_ADR_PS	\
222 	((NETXEN_HW_H1_CH_HUB_ADR << 7) | NETXEN_HW_PS_CRB_AGT_ADR)
223 #define NETXEN_HW_CRB_HUB_AGT_ADR_SS	\
224 	((NETXEN_HW_H1_CH_HUB_ADR << 7) | NETXEN_HW_SS_CRB_AGT_ADR)
225 #define NETXEN_HW_CRB_HUB_AGT_ADR_RPMX3	\
226 	((NETXEN_HW_H1_CH_HUB_ADR << 7) | NETXEN_HW_RPMX3_CRB_AGT_ADR)
227 #define NETXEN_HW_CRB_HUB_AGT_ADR_QMS	\
228 	((NETXEN_HW_H1_CH_HUB_ADR << 7) | NETXEN_HW_QMS_CRB_AGT_ADR)
229 #define NETXEN_HW_CRB_HUB_AGT_ADR_SQS0	\
230 	((NETXEN_HW_H1_CH_HUB_ADR << 7) | NETXEN_HW_SQGS0_CRB_AGT_ADR)
231 #define NETXEN_HW_CRB_HUB_AGT_ADR_SQS1	\
232 	((NETXEN_HW_H1_CH_HUB_ADR << 7) | NETXEN_HW_SQGS1_CRB_AGT_ADR)
233 #define NETXEN_HW_CRB_HUB_AGT_ADR_SQS2	\
234 	((NETXEN_HW_H1_CH_HUB_ADR << 7) | NETXEN_HW_SQGS2_CRB_AGT_ADR)
235 #define NETXEN_HW_CRB_HUB_AGT_ADR_SQS3	\
236 	((NETXEN_HW_H1_CH_HUB_ADR << 7) | NETXEN_HW_SQGS3_CRB_AGT_ADR)
237 #define NETXEN_HW_CRB_HUB_AGT_ADR_C2C0	\
238 	((NETXEN_HW_H1_CH_HUB_ADR << 7) | NETXEN_HW_C2C0_CRB_AGT_ADR)
239 #define NETXEN_HW_CRB_HUB_AGT_ADR_C2C1	\
240 	((NETXEN_HW_H1_CH_HUB_ADR << 7) | NETXEN_HW_C2C1_CRB_AGT_ADR)
241 #define NETXEN_HW_CRB_HUB_AGT_ADR_RPMX2	\
242 	((NETXEN_HW_H1_CH_HUB_ADR << 7) | NETXEN_HW_RPMX2_CRB_AGT_ADR)
243 #define NETXEN_HW_CRB_HUB_AGT_ADR_RPMX4	\
244 	((NETXEN_HW_H1_CH_HUB_ADR << 7) | NETXEN_HW_RPMX4_CRB_AGT_ADR)
245 #define NETXEN_HW_CRB_HUB_AGT_ADR_RPMX7	\
246 	((NETXEN_HW_H1_CH_HUB_ADR << 7) | NETXEN_HW_RPMX7_CRB_AGT_ADR)
247 #define NETXEN_HW_CRB_HUB_AGT_ADR_RPMX9	\
248 	((NETXEN_HW_H1_CH_HUB_ADR << 7) | NETXEN_HW_RPMX9_CRB_AGT_ADR)
249 #define NETXEN_HW_CRB_HUB_AGT_ADR_SMB	\
250 	((NETXEN_HW_H1_CH_HUB_ADR << 7) | NETXEN_HW_SMB_CRB_AGT_ADR)
251 
252 #define NETXEN_HW_CRB_HUB_AGT_ADR_NIU	\
253 	((NETXEN_HW_H2_CH_HUB_ADR << 7) | NETXEN_HW_NIU_CRB_AGT_ADR)
254 #define NETXEN_HW_CRB_HUB_AGT_ADR_I2C0	\
255 	((NETXEN_HW_H2_CH_HUB_ADR << 7) | NETXEN_HW_I2C0_CRB_AGT_ADR)
256 #define NETXEN_HW_CRB_HUB_AGT_ADR_I2C1	\
257 	((NETXEN_HW_H2_CH_HUB_ADR << 7) | NETXEN_HW_I2C1_CRB_AGT_ADR)
258 
259 #define NETXEN_HW_CRB_HUB_AGT_ADR_SRE	\
260 	((NETXEN_HW_H3_CH_HUB_ADR << 7) | NETXEN_HW_SRE_CRB_AGT_ADR)
261 #define NETXEN_HW_CRB_HUB_AGT_ADR_EG	\
262 	((NETXEN_HW_H3_CH_HUB_ADR << 7) | NETXEN_HW_EG_CRB_AGT_ADR)
263 #define NETXEN_HW_CRB_HUB_AGT_ADR_RPMX0	\
264 	((NETXEN_HW_H3_CH_HUB_ADR << 7) | NETXEN_HW_RPMX0_CRB_AGT_ADR)
265 #define NETXEN_HW_CRB_HUB_AGT_ADR_QMN	\
266 	((NETXEN_HW_H3_CH_HUB_ADR << 7) | NETXEN_HW_QM_CRB_AGT_ADR)
267 #define NETXEN_HW_CRB_HUB_AGT_ADR_SQN0	\
268 	((NETXEN_HW_H3_CH_HUB_ADR << 7) | NETXEN_HW_SQG0_CRB_AGT_ADR)
269 #define NETXEN_HW_CRB_HUB_AGT_ADR_SQN1	\
270 	((NETXEN_HW_H3_CH_HUB_ADR << 7) | NETXEN_HW_SQG1_CRB_AGT_ADR)
271 #define NETXEN_HW_CRB_HUB_AGT_ADR_SQN2	\
272 	((NETXEN_HW_H3_CH_HUB_ADR << 7) | NETXEN_HW_SQG2_CRB_AGT_ADR)
273 #define NETXEN_HW_CRB_HUB_AGT_ADR_SQN3	\
274 	((NETXEN_HW_H3_CH_HUB_ADR << 7) | NETXEN_HW_SQG3_CRB_AGT_ADR)
275 #define NETXEN_HW_CRB_HUB_AGT_ADR_RPMX1	\
276 	((NETXEN_HW_H3_CH_HUB_ADR << 7) | NETXEN_HW_RPMX1_CRB_AGT_ADR)
277 #define NETXEN_HW_CRB_HUB_AGT_ADR_RPMX5	\
278 	((NETXEN_HW_H3_CH_HUB_ADR << 7) | NETXEN_HW_RPMX5_CRB_AGT_ADR)
279 #define NETXEN_HW_CRB_HUB_AGT_ADR_RPMX6	\
280 	((NETXEN_HW_H3_CH_HUB_ADR << 7) | NETXEN_HW_RPMX6_CRB_AGT_ADR)
281 #define NETXEN_HW_CRB_HUB_AGT_ADR_RPMX8	\
282 	((NETXEN_HW_H3_CH_HUB_ADR << 7) | NETXEN_HW_RPMX8_CRB_AGT_ADR)
283 #define NETXEN_HW_CRB_HUB_AGT_ADR_CAS0	\
284 	((NETXEN_HW_H3_CH_HUB_ADR << 7) | NETXEN_HW_CAS0_CRB_AGT_ADR)
285 #define NETXEN_HW_CRB_HUB_AGT_ADR_CAS1	\
286 	((NETXEN_HW_H3_CH_HUB_ADR << 7) | NETXEN_HW_CAS1_CRB_AGT_ADR)
287 #define NETXEN_HW_CRB_HUB_AGT_ADR_CAS2	\
288 	((NETXEN_HW_H3_CH_HUB_ADR << 7) | NETXEN_HW_CAS2_CRB_AGT_ADR)
289 #define NETXEN_HW_CRB_HUB_AGT_ADR_CAS3	\
290 	((NETXEN_HW_H3_CH_HUB_ADR << 7) | NETXEN_HW_CAS3_CRB_AGT_ADR)
291 
292 #define NETXEN_HW_CRB_HUB_AGT_ADR_PGNI	\
293 	((NETXEN_HW_H4_CH_HUB_ADR << 7) | NETXEN_HW_PEGNI_CRB_AGT_ADR)
294 #define NETXEN_HW_CRB_HUB_AGT_ADR_PGND	\
295 	((NETXEN_HW_H4_CH_HUB_ADR << 7) | NETXEN_HW_PEGND_CRB_AGT_ADR)
296 #define NETXEN_HW_CRB_HUB_AGT_ADR_PGN0	\
297 	((NETXEN_HW_H4_CH_HUB_ADR << 7) | NETXEN_HW_PEGN0_CRB_AGT_ADR)
298 #define NETXEN_HW_CRB_HUB_AGT_ADR_PGN1	\
299 	((NETXEN_HW_H4_CH_HUB_ADR << 7) | NETXEN_HW_PEGN1_CRB_AGT_ADR)
300 #define NETXEN_HW_CRB_HUB_AGT_ADR_PGN2	\
301 	((NETXEN_HW_H4_CH_HUB_ADR << 7) | NETXEN_HW_PEGN2_CRB_AGT_ADR)
302 #define NETXEN_HW_CRB_HUB_AGT_ADR_PGN3	\
303 	((NETXEN_HW_H4_CH_HUB_ADR << 7) | NETXEN_HW_PEGN3_CRB_AGT_ADR)
304 #define NETXEN_HW_CRB_HUB_AGT_ADR_PGN4	\
305 	((NETXEN_HW_H4_CH_HUB_ADR << 7) | NETXEN_HW_PEGN4_CRB_AGT_ADR)
306 #define NETXEN_HW_CRB_HUB_AGT_ADR_PGNC	\
307 	((NETXEN_HW_H4_CH_HUB_ADR << 7) | NETXEN_HW_PEGNC_CRB_AGT_ADR)
308 #define NETXEN_HW_CRB_HUB_AGT_ADR_PGR0	\
309 	((NETXEN_HW_H4_CH_HUB_ADR << 7) | NETXEN_HW_PEGR0_CRB_AGT_ADR)
310 #define NETXEN_HW_CRB_HUB_AGT_ADR_PGR1	\
311 	((NETXEN_HW_H4_CH_HUB_ADR << 7) | NETXEN_HW_PEGR1_CRB_AGT_ADR)
312 #define NETXEN_HW_CRB_HUB_AGT_ADR_PGR2	\
313 	((NETXEN_HW_H4_CH_HUB_ADR << 7) | NETXEN_HW_PEGR2_CRB_AGT_ADR)
314 #define NETXEN_HW_CRB_HUB_AGT_ADR_PGR3	\
315 	((NETXEN_HW_H4_CH_HUB_ADR << 7) | NETXEN_HW_PEGR3_CRB_AGT_ADR)
316 
317 #define NETXEN_HW_CRB_HUB_AGT_ADR_PGSI	\
318 	((NETXEN_HW_H5_CH_HUB_ADR << 7) | NETXEN_HW_PEGSI_CRB_AGT_ADR)
319 #define NETXEN_HW_CRB_HUB_AGT_ADR_PGSD	\
320 	((NETXEN_HW_H5_CH_HUB_ADR << 7) | NETXEN_HW_PEGSD_CRB_AGT_ADR)
321 #define NETXEN_HW_CRB_HUB_AGT_ADR_PGS0	\
322 	((NETXEN_HW_H5_CH_HUB_ADR << 7) | NETXEN_HW_PEGS0_CRB_AGT_ADR)
323 #define NETXEN_HW_CRB_HUB_AGT_ADR_PGS1	\
324 	((NETXEN_HW_H5_CH_HUB_ADR << 7) | NETXEN_HW_PEGS1_CRB_AGT_ADR)
325 #define NETXEN_HW_CRB_HUB_AGT_ADR_PGS2	\
326 	((NETXEN_HW_H5_CH_HUB_ADR << 7) | NETXEN_HW_PEGS2_CRB_AGT_ADR)
327 #define NETXEN_HW_CRB_HUB_AGT_ADR_PGS3	\
328 	((NETXEN_HW_H5_CH_HUB_ADR << 7) | NETXEN_HW_PEGS3_CRB_AGT_ADR)
329 #define NETXEN_HW_CRB_HUB_AGT_ADR_PGSC	\
330 	((NETXEN_HW_H5_CH_HUB_ADR << 7) | NETXEN_HW_PEGSC_CRB_AGT_ADR)
331 
332 #define NETXEN_HW_CRB_HUB_AGT_ADR_CAM	\
333 	((NETXEN_HW_H6_CH_HUB_ADR << 7) | NETXEN_HW_NCM_CRB_AGT_ADR)
334 #define NETXEN_HW_CRB_HUB_AGT_ADR_TIMR	\
335 	((NETXEN_HW_H6_CH_HUB_ADR << 7) | NETXEN_HW_TMR_CRB_AGT_ADR)
336 #define NETXEN_HW_CRB_HUB_AGT_ADR_XDMA	\
337 	((NETXEN_HW_H6_CH_HUB_ADR << 7) | NETXEN_HW_XDMA_CRB_AGT_ADR)
338 #define NETXEN_HW_CRB_HUB_AGT_ADR_SN	\
339 	((NETXEN_HW_H6_CH_HUB_ADR << 7) | NETXEN_HW_SN_CRB_AGT_ADR)
340 #define NETXEN_HW_CRB_HUB_AGT_ADR_I2Q	\
341 	((NETXEN_HW_H6_CH_HUB_ADR << 7) | NETXEN_HW_I2Q_CRB_AGT_ADR)
342 #define NETXEN_HW_CRB_HUB_AGT_ADR_ROMUSB	\
343 	((NETXEN_HW_H6_CH_HUB_ADR << 7) | NETXEN_HW_ROMUSB_CRB_AGT_ADR)
344 #define NETXEN_HW_CRB_HUB_AGT_ADR_OCM0	\
345 	((NETXEN_HW_H6_CH_HUB_ADR << 7) | NETXEN_HW_OCM0_CRB_AGT_ADR)
346 #define NETXEN_HW_CRB_HUB_AGT_ADR_OCM1	\
347 	((NETXEN_HW_H6_CH_HUB_ADR << 7) | NETXEN_HW_OCM1_CRB_AGT_ADR)
348 #define NETXEN_HW_CRB_HUB_AGT_ADR_LPC	\
349 	((NETXEN_HW_H6_CH_HUB_ADR << 7) | NETXEN_HW_LPC_CRB_AGT_ADR)
350 
351 #define NETXEN_SRE_MISC			(NETXEN_CRB_SRE + 0x0002c)
352 #define NETXEN_SRE_INT_STATUS		(NETXEN_CRB_SRE + 0x00034)
353 #define NETXEN_SRE_PBI_ACTIVE_STATUS	(NETXEN_CRB_SRE + 0x01014)
354 #define NETXEN_SRE_L1RE_CTL		(NETXEN_CRB_SRE + 0x03000)
355 #define NETXEN_SRE_L2RE_CTL		(NETXEN_CRB_SRE + 0x05000)
356 #define NETXEN_SRE_BUF_CTL		(NETXEN_CRB_SRE + 0x01000)
357 
358 #define	NETXEN_DMA_BASE(U)	(NETXEN_CRB_PCIX_MD + 0x20000 + ((U)<<16))
359 #define	NETXEN_DMA_COMMAND(U)	(NETXEN_DMA_BASE(U) + 0x00008)
360 
361 #define NETXEN_I2Q_CLR_PCI_HI	(NETXEN_CRB_I2Q + 0x00034)
362 
363 #define PEG_NETWORK_BASE(N)	(NETXEN_CRB_PEG_NET_0 + (((N)&3) << 20))
364 #define CRB_REG_EX_PC		0x3c
365 
366 #define ROMUSB_GLB	(NETXEN_CRB_ROMUSB + 0x00000)
367 #define ROMUSB_ROM	(NETXEN_CRB_ROMUSB + 0x10000)
368 
369 #define NETXEN_ROMUSB_GLB_STATUS	(ROMUSB_GLB + 0x0004)
370 #define NETXEN_ROMUSB_GLB_SW_RESET	(ROMUSB_GLB + 0x0008)
371 #define NETXEN_ROMUSB_GLB_PAD_GPIO_I	(ROMUSB_GLB + 0x000c)
372 #define NETXEN_ROMUSB_GLB_CAS_RST	(ROMUSB_GLB + 0x0038)
373 #define NETXEN_ROMUSB_GLB_TEST_MUX_SEL	(ROMUSB_GLB + 0x0044)
374 #define NETXEN_ROMUSB_GLB_PEGTUNE_DONE	(ROMUSB_GLB + 0x005c)
375 #define NETXEN_ROMUSB_GLB_CHIP_CLK_CTRL	(ROMUSB_GLB + 0x00A8)
376 
377 #define NETXEN_ROMUSB_GPIO(n)		(ROMUSB_GLB + 0x60 + (4 * (n)))
378 
379 #define NETXEN_ROMUSB_ROM_INSTR_OPCODE	(ROMUSB_ROM + 0x0004)
380 #define NETXEN_ROMUSB_ROM_ADDRESS	(ROMUSB_ROM + 0x0008)
381 #define NETXEN_ROMUSB_ROM_WDATA		(ROMUSB_ROM + 0x000c)
382 #define NETXEN_ROMUSB_ROM_ABYTE_CNT	(ROMUSB_ROM + 0x0010)
383 #define NETXEN_ROMUSB_ROM_DUMMY_BYTE_CNT (ROMUSB_ROM + 0x0014)
384 #define NETXEN_ROMUSB_ROM_RDATA		(ROMUSB_ROM + 0x0018)
385 
386 /* Lock IDs for ROM lock */
387 #define ROM_LOCK_DRIVER	0x0d417340
388 
389 /******************************************************************************
390 *
391 *    Definitions specific to M25P flash
392 *
393 *******************************************************************************
394 *   Instructions
395 */
396 #define M25P_INSTR_WREN		0x06
397 #define M25P_INSTR_WRDI		0x04
398 #define M25P_INSTR_RDID		0x9f
399 #define M25P_INSTR_RDSR		0x05
400 #define M25P_INSTR_WRSR		0x01
401 #define M25P_INSTR_READ		0x03
402 #define M25P_INSTR_FAST_READ	0x0b
403 #define M25P_INSTR_PP		0x02
404 #define M25P_INSTR_SE		0xd8
405 #define M25P_INSTR_BE		0xc7
406 #define M25P_INSTR_DP		0xb9
407 #define M25P_INSTR_RES		0xab
408 
409 /* all are 1MB windows */
410 
411 #define NETXEN_PCI_CRB_WINDOWSIZE	0x00100000
412 #define NETXEN_PCI_CRB_WINDOW(A)	\
413 	(NETXEN_PCI_CRBSPACE + (A)*NETXEN_PCI_CRB_WINDOWSIZE)
414 
415 #define NETXEN_CRB_NIU		NETXEN_PCI_CRB_WINDOW(NETXEN_HW_PX_MAP_CRB_NIU)
416 #define NETXEN_CRB_SRE		NETXEN_PCI_CRB_WINDOW(NETXEN_HW_PX_MAP_CRB_SRE)
417 #define NETXEN_CRB_ROMUSB	\
418 	NETXEN_PCI_CRB_WINDOW(NETXEN_HW_PX_MAP_CRB_ROMUSB)
419 #define NETXEN_CRB_I2Q		NETXEN_PCI_CRB_WINDOW(NETXEN_HW_PX_MAP_CRB_I2Q)
420 #define NETXEN_CRB_I2C0		NETXEN_PCI_CRB_WINDOW(NETXEN_HW_PX_MAP_CRB_I2C0)
421 #define NETXEN_CRB_SMB		NETXEN_PCI_CRB_WINDOW(NETXEN_HW_PX_MAP_CRB_SMB)
422 #define NETXEN_CRB_MAX		NETXEN_PCI_CRB_WINDOW(64)
423 
424 #define NETXEN_CRB_PCIX_HOST	NETXEN_PCI_CRB_WINDOW(NETXEN_HW_PX_MAP_CRB_PH)
425 #define NETXEN_CRB_PCIX_HOST2	NETXEN_PCI_CRB_WINDOW(NETXEN_HW_PX_MAP_CRB_PH2)
426 #define NETXEN_CRB_PEG_NET_0	NETXEN_PCI_CRB_WINDOW(NETXEN_HW_PX_MAP_CRB_PGN0)
427 #define NETXEN_CRB_PEG_NET_1	NETXEN_PCI_CRB_WINDOW(NETXEN_HW_PX_MAP_CRB_PGN1)
428 #define NETXEN_CRB_PEG_NET_2	NETXEN_PCI_CRB_WINDOW(NETXEN_HW_PX_MAP_CRB_PGN2)
429 #define NETXEN_CRB_PEG_NET_3	NETXEN_PCI_CRB_WINDOW(NETXEN_HW_PX_MAP_CRB_PGN3)
430 #define NETXEN_CRB_PEG_NET_4	NETXEN_PCI_CRB_WINDOW(NETXEN_HW_PX_MAP_CRB_SQS2)
431 #define NETXEN_CRB_PEG_NET_D	NETXEN_PCI_CRB_WINDOW(NETXEN_HW_PX_MAP_CRB_PGND)
432 #define NETXEN_CRB_PEG_NET_I	NETXEN_PCI_CRB_WINDOW(NETXEN_HW_PX_MAP_CRB_PGNI)
433 #define NETXEN_CRB_DDR_NET	NETXEN_PCI_CRB_WINDOW(NETXEN_HW_PX_MAP_CRB_MN)
434 #define NETXEN_CRB_QDR_NET	NETXEN_PCI_CRB_WINDOW(NETXEN_HW_PX_MAP_CRB_SN)
435 
436 #define NETXEN_CRB_PCIX_MD	NETXEN_PCI_CRB_WINDOW(NETXEN_HW_PX_MAP_CRB_PS)
437 #define NETXEN_CRB_PCIE		NETXEN_CRB_PCIX_MD
438 
439 #define ISR_INT_VECTOR		(NETXEN_PCIX_PS_REG(PCIX_INT_VECTOR))
440 #define ISR_INT_MASK		(NETXEN_PCIX_PS_REG(PCIX_INT_MASK))
441 #define ISR_INT_MASK_SLOW	(NETXEN_PCIX_PS_REG(PCIX_INT_MASK))
442 #define ISR_INT_TARGET_STATUS	(NETXEN_PCIX_PS_REG(PCIX_TARGET_STATUS))
443 #define ISR_INT_TARGET_MASK	(NETXEN_PCIX_PS_REG(PCIX_TARGET_MASK))
444 #define ISR_INT_TARGET_STATUS_F1   (NETXEN_PCIX_PS_REG(PCIX_TARGET_STATUS_F1))
445 #define ISR_INT_TARGET_MASK_F1     (NETXEN_PCIX_PS_REG(PCIX_TARGET_MASK_F1))
446 #define ISR_INT_TARGET_STATUS_F2   (NETXEN_PCIX_PS_REG(PCIX_TARGET_STATUS_F2))
447 #define ISR_INT_TARGET_MASK_F2     (NETXEN_PCIX_PS_REG(PCIX_TARGET_MASK_F2))
448 #define ISR_INT_TARGET_STATUS_F3   (NETXEN_PCIX_PS_REG(PCIX_TARGET_STATUS_F3))
449 #define ISR_INT_TARGET_MASK_F3     (NETXEN_PCIX_PS_REG(PCIX_TARGET_MASK_F3))
450 #define ISR_INT_TARGET_STATUS_F4   (NETXEN_PCIX_PS_REG(PCIX_TARGET_STATUS_F4))
451 #define ISR_INT_TARGET_MASK_F4     (NETXEN_PCIX_PS_REG(PCIX_TARGET_MASK_F4))
452 #define ISR_INT_TARGET_STATUS_F5   (NETXEN_PCIX_PS_REG(PCIX_TARGET_STATUS_F5))
453 #define ISR_INT_TARGET_MASK_F5     (NETXEN_PCIX_PS_REG(PCIX_TARGET_MASK_F5))
454 #define ISR_INT_TARGET_STATUS_F6   (NETXEN_PCIX_PS_REG(PCIX_TARGET_STATUS_F6))
455 #define ISR_INT_TARGET_MASK_F6     (NETXEN_PCIX_PS_REG(PCIX_TARGET_MASK_F6))
456 #define ISR_INT_TARGET_STATUS_F7   (NETXEN_PCIX_PS_REG(PCIX_TARGET_STATUS_F7))
457 #define ISR_INT_TARGET_MASK_F7     (NETXEN_PCIX_PS_REG(PCIX_TARGET_MASK_F7))
458 
459 #define NETXEN_PCI_MAPSIZE	128
460 #define NETXEN_PCI_DDR_NET	(0x00000000UL)
461 #define NETXEN_PCI_QDR_NET	(0x04000000UL)
462 #define NETXEN_PCI_DIRECT_CRB	(0x04400000UL)
463 #define NETXEN_PCI_CAMQM	(0x04800000UL)
464 #define NETXEN_PCI_CAMQM_MAX	(0x04ffffffUL)
465 #define NETXEN_PCI_OCM0		(0x05000000UL)
466 #define NETXEN_PCI_OCM0_MAX	(0x050fffffUL)
467 #define NETXEN_PCI_OCM1		(0x05100000UL)
468 #define NETXEN_PCI_OCM1_MAX	(0x051fffffUL)
469 #define NETXEN_PCI_CRBSPACE	(0x06000000UL)
470 #define NETXEN_PCI_128MB_SIZE	(0x08000000UL)
471 #define NETXEN_PCI_32MB_SIZE	(0x02000000UL)
472 #define NETXEN_PCI_2MB_SIZE	(0x00200000UL)
473 
474 #define NETXEN_PCI_MN_2M	(0)
475 #define NETXEN_PCI_MS_2M	(0x80000)
476 #define NETXEN_PCI_OCM0_2M	(0x000c0000UL)
477 #define NETXEN_PCI_CAMQM_2M_BASE	(0x000ff800UL)
478 #define NETXEN_PCI_CAMQM_2M_END		(0x04800800UL)
479 
480 #define NETXEN_CRB_CAM	NETXEN_PCI_CRB_WINDOW(NETXEN_HW_PX_MAP_CRB_CAM)
481 
482 #define NETXEN_ADDR_DDR_NET	(0x0000000000000000ULL)
483 #define NETXEN_ADDR_DDR_NET_MAX (0x000000000fffffffULL)
484 #define NETXEN_ADDR_OCM0	(0x0000000200000000ULL)
485 #define NETXEN_ADDR_OCM0_MAX	(0x00000002000fffffULL)
486 #define NETXEN_ADDR_OCM1	(0x0000000200400000ULL)
487 #define NETXEN_ADDR_OCM1_MAX	(0x00000002004fffffULL)
488 #define NETXEN_ADDR_QDR_NET	(0x0000000300000000ULL)
489 #define NETXEN_ADDR_QDR_NET_MAX_P2 (0x00000003003fffffULL)
490 #define NETXEN_ADDR_QDR_NET_MAX_P3 (0x0000000303ffffffULL)
491 
492 /*
493  *   Register offsets for MN
494  */
495 #define	NETXEN_MIU_CONTROL	(0x000)
496 #define	NETXEN_MIU_MN_CONTROL	(NETXEN_CRB_DDR_NET+NETXEN_MIU_CONTROL)
497 
498 	/* 200ms delay in each loop */
499 #define	NETXEN_NIU_PHY_WAITLEN		200000
500 	/* 10 seconds before we give up */
501 #define	NETXEN_NIU_PHY_WAITMAX		50
502 #define	NETXEN_NIU_MAX_GBE_PORTS	4
503 #define	NETXEN_NIU_MAX_XG_PORTS		2
504 
505 #define	NETXEN_NIU_MODE			(NETXEN_CRB_NIU + 0x00000)
506 
507 #define	NETXEN_NIU_XG_SINGLE_TERM	(NETXEN_CRB_NIU + 0x00004)
508 #define	NETXEN_NIU_XG_DRIVE_HI		(NETXEN_CRB_NIU + 0x00008)
509 #define	NETXEN_NIU_XG_DRIVE_LO		(NETXEN_CRB_NIU + 0x0000c)
510 #define	NETXEN_NIU_XG_DTX		(NETXEN_CRB_NIU + 0x00010)
511 #define	NETXEN_NIU_XG_DEQ		(NETXEN_CRB_NIU + 0x00014)
512 #define	NETXEN_NIU_XG_WORD_ALIGN	(NETXEN_CRB_NIU + 0x00018)
513 #define	NETXEN_NIU_XG_RESET		(NETXEN_CRB_NIU + 0x0001c)
514 #define	NETXEN_NIU_XG_POWER_DOWN	(NETXEN_CRB_NIU + 0x00020)
515 #define	NETXEN_NIU_XG_RESET_PLL		(NETXEN_CRB_NIU + 0x00024)
516 #define	NETXEN_NIU_XG_SERDES_LOOPBACK	(NETXEN_CRB_NIU + 0x00028)
517 #define	NETXEN_NIU_XG_DO_BYTE_ALIGN	(NETXEN_CRB_NIU + 0x0002c)
518 #define	NETXEN_NIU_XG_TX_ENABLE		(NETXEN_CRB_NIU + 0x00030)
519 #define	NETXEN_NIU_XG_RX_ENABLE		(NETXEN_CRB_NIU + 0x00034)
520 #define	NETXEN_NIU_XG_STATUS		(NETXEN_CRB_NIU + 0x00038)
521 #define	NETXEN_NIU_XG_PAUSE_THRESHOLD	(NETXEN_CRB_NIU + 0x0003c)
522 #define	NETXEN_NIU_INT_MASK		(NETXEN_CRB_NIU + 0x00040)
523 #define	NETXEN_NIU_ACTIVE_INT		(NETXEN_CRB_NIU + 0x00044)
524 #define	NETXEN_NIU_MASKABLE_INT		(NETXEN_CRB_NIU + 0x00048)
525 
526 #define NETXEN_NIU_STRAP_VALUE_SAVE_HIGHER	(NETXEN_CRB_NIU + 0x0004c)
527 
528 #define	NETXEN_NIU_GB_SERDES_RESET	(NETXEN_CRB_NIU + 0x00050)
529 #define	NETXEN_NIU_GB0_GMII_MODE	(NETXEN_CRB_NIU + 0x00054)
530 #define	NETXEN_NIU_GB0_MII_MODE		(NETXEN_CRB_NIU + 0x00058)
531 #define	NETXEN_NIU_GB1_GMII_MODE	(NETXEN_CRB_NIU + 0x0005c)
532 #define	NETXEN_NIU_GB1_MII_MODE		(NETXEN_CRB_NIU + 0x00060)
533 #define	NETXEN_NIU_GB2_GMII_MODE	(NETXEN_CRB_NIU + 0x00064)
534 #define	NETXEN_NIU_GB2_MII_MODE		(NETXEN_CRB_NIU + 0x00068)
535 #define	NETXEN_NIU_GB3_GMII_MODE	(NETXEN_CRB_NIU + 0x0006c)
536 #define	NETXEN_NIU_GB3_MII_MODE		(NETXEN_CRB_NIU + 0x00070)
537 #define	NETXEN_NIU_REMOTE_LOOPBACK	(NETXEN_CRB_NIU + 0x00074)
538 #define	NETXEN_NIU_GB0_HALF_DUPLEX	(NETXEN_CRB_NIU + 0x00078)
539 #define	NETXEN_NIU_GB1_HALF_DUPLEX	(NETXEN_CRB_NIU + 0x0007c)
540 #define	NETXEN_NIU_RESET_SYS_FIFOS	(NETXEN_CRB_NIU + 0x00088)
541 #define	NETXEN_NIU_GB_CRC_DROP		(NETXEN_CRB_NIU + 0x0008c)
542 #define	NETXEN_NIU_GB_DROP_WRONGADDR	(NETXEN_CRB_NIU + 0x00090)
543 #define	NETXEN_NIU_TEST_MUX_CTL		(NETXEN_CRB_NIU + 0x00094)
544 #define	NETXEN_NIU_XG_PAUSE_CTL		(NETXEN_CRB_NIU + 0x00098)
545 #define	NETXEN_NIU_XG_PAUSE_LEVEL	(NETXEN_CRB_NIU + 0x000dc)
546 #define	NETXEN_NIU_FRAME_COUNT_SELECT	(NETXEN_CRB_NIU + 0x000ac)
547 #define	NETXEN_NIU_FRAME_COUNT		(NETXEN_CRB_NIU + 0x000b0)
548 #define	NETXEN_NIU_XG_SEL		(NETXEN_CRB_NIU + 0x00128)
549 #define NETXEN_NIU_GB_PAUSE_CTL		(NETXEN_CRB_NIU + 0x0030c)
550 
551 #define NETXEN_NIU_FULL_LEVEL_XG	(NETXEN_CRB_NIU + 0x00450)
552 
553 #define NETXEN_NIU_XG1_RESET	    	(NETXEN_CRB_NIU + 0x0011c)
554 #define NETXEN_NIU_XG1_POWER_DOWN	(NETXEN_CRB_NIU + 0x00120)
555 #define NETXEN_NIU_XG1_RESET_PLL	(NETXEN_CRB_NIU + 0x00124)
556 
557 #define NETXEN_MAC_ADDR_CNTL_REG	(NETXEN_CRB_NIU + 0x1000)
558 
559 #define	NETXEN_MULTICAST_ADDR_HI_0	(NETXEN_CRB_NIU + 0x1010)
560 #define NETXEN_MULTICAST_ADDR_HI_1	(NETXEN_CRB_NIU + 0x1014)
561 #define NETXEN_MULTICAST_ADDR_HI_2	(NETXEN_CRB_NIU + 0x1018)
562 #define NETXEN_MULTICAST_ADDR_HI_3	(NETXEN_CRB_NIU + 0x101c)
563 
564 #define NETXEN_UNICAST_ADDR_BASE	(NETXEN_CRB_NIU + 0x1080)
565 #define	NETXEN_MULTICAST_ADDR_BASE	(NETXEN_CRB_NIU + 0x1100)
566 
567 #define	NETXEN_NIU_GB_MAC_CONFIG_0(I)		\
568 	(NETXEN_CRB_NIU + 0x30000 + (I)*0x10000)
569 #define	NETXEN_NIU_GB_MAC_CONFIG_1(I)		\
570 	(NETXEN_CRB_NIU + 0x30004 + (I)*0x10000)
571 #define	NETXEN_NIU_GB_MAC_IPG_IFG(I)		\
572 	(NETXEN_CRB_NIU + 0x30008 + (I)*0x10000)
573 #define	NETXEN_NIU_GB_HALF_DUPLEX_CTRL(I)	\
574 	(NETXEN_CRB_NIU + 0x3000c + (I)*0x10000)
575 #define	NETXEN_NIU_GB_MAX_FRAME_SIZE(I)		\
576 	(NETXEN_CRB_NIU + 0x30010 + (I)*0x10000)
577 #define	NETXEN_NIU_GB_TEST_REG(I)		\
578 	(NETXEN_CRB_NIU + 0x3001c + (I)*0x10000)
579 #define	NETXEN_NIU_GB_MII_MGMT_CONFIG(I)	\
580 	(NETXEN_CRB_NIU + 0x30020 + (I)*0x10000)
581 #define	NETXEN_NIU_GB_MII_MGMT_COMMAND(I)	\
582 	(NETXEN_CRB_NIU + 0x30024 + (I)*0x10000)
583 #define	NETXEN_NIU_GB_MII_MGMT_ADDR(I)		\
584 	(NETXEN_CRB_NIU + 0x30028 + (I)*0x10000)
585 #define	NETXEN_NIU_GB_MII_MGMT_CTRL(I)		\
586 	(NETXEN_CRB_NIU + 0x3002c + (I)*0x10000)
587 #define	NETXEN_NIU_GB_MII_MGMT_STATUS(I)	\
588 	(NETXEN_CRB_NIU + 0x30030 + (I)*0x10000)
589 #define	NETXEN_NIU_GB_MII_MGMT_INDICATE(I)	\
590 	(NETXEN_CRB_NIU + 0x30034 + (I)*0x10000)
591 #define	NETXEN_NIU_GB_INTERFACE_CTRL(I)		\
592 	(NETXEN_CRB_NIU + 0x30038 + (I)*0x10000)
593 #define	NETXEN_NIU_GB_INTERFACE_STATUS(I)	\
594 	(NETXEN_CRB_NIU + 0x3003c + (I)*0x10000)
595 #define	NETXEN_NIU_GB_STATION_ADDR_0(I)		\
596 	(NETXEN_CRB_NIU + 0x30040 + (I)*0x10000)
597 #define	NETXEN_NIU_GB_STATION_ADDR_1(I)		\
598 	(NETXEN_CRB_NIU + 0x30044 + (I)*0x10000)
599 
600 #define	NETXEN_NIU_XGE_CONFIG_0			(NETXEN_CRB_NIU + 0x70000)
601 #define	NETXEN_NIU_XGE_CONFIG_1			(NETXEN_CRB_NIU + 0x70004)
602 #define	NETXEN_NIU_XGE_IPG			(NETXEN_CRB_NIU + 0x70008)
603 #define	NETXEN_NIU_XGE_STATION_ADDR_0_HI	(NETXEN_CRB_NIU + 0x7000c)
604 #define	NETXEN_NIU_XGE_STATION_ADDR_0_1		(NETXEN_CRB_NIU + 0x70010)
605 #define	NETXEN_NIU_XGE_STATION_ADDR_1_LO	(NETXEN_CRB_NIU + 0x70014)
606 #define	NETXEN_NIU_XGE_STATUS			(NETXEN_CRB_NIU + 0x70018)
607 #define	NETXEN_NIU_XGE_MAX_FRAME_SIZE		(NETXEN_CRB_NIU + 0x7001c)
608 #define	NETXEN_NIU_XGE_PAUSE_FRAME_VALUE	(NETXEN_CRB_NIU + 0x70020)
609 #define	NETXEN_NIU_XGE_TX_BYTE_CNT		(NETXEN_CRB_NIU + 0x70024)
610 #define	NETXEN_NIU_XGE_TX_FRAME_CNT		(NETXEN_CRB_NIU + 0x70028)
611 #define	NETXEN_NIU_XGE_RX_BYTE_CNT		(NETXEN_CRB_NIU + 0x7002c)
612 #define	NETXEN_NIU_XGE_RX_FRAME_CNT		(NETXEN_CRB_NIU + 0x70030)
613 #define	NETXEN_NIU_XGE_AGGR_ERROR_CNT		(NETXEN_CRB_NIU + 0x70034)
614 #define	NETXEN_NIU_XGE_MULTICAST_FRAME_CNT 	(NETXEN_CRB_NIU + 0x70038)
615 #define	NETXEN_NIU_XGE_UNICAST_FRAME_CNT	(NETXEN_CRB_NIU + 0x7003c)
616 #define	NETXEN_NIU_XGE_CRC_ERROR_CNT		(NETXEN_CRB_NIU + 0x70040)
617 #define	NETXEN_NIU_XGE_OVERSIZE_FRAME_ERR	(NETXEN_CRB_NIU + 0x70044)
618 #define	NETXEN_NIU_XGE_UNDERSIZE_FRAME_ERR	(NETXEN_CRB_NIU + 0x70048)
619 #define	NETXEN_NIU_XGE_LOCAL_ERROR_CNT		(NETXEN_CRB_NIU + 0x7004c)
620 #define	NETXEN_NIU_XGE_REMOTE_ERROR_CNT		(NETXEN_CRB_NIU + 0x70050)
621 #define	NETXEN_NIU_XGE_CONTROL_CHAR_CNT		(NETXEN_CRB_NIU + 0x70054)
622 #define	NETXEN_NIU_XGE_PAUSE_FRAME_CNT		(NETXEN_CRB_NIU + 0x70058)
623 #define NETXEN_NIU_XG1_CONFIG_0			(NETXEN_CRB_NIU + 0x80000)
624 #define NETXEN_NIU_XG1_CONFIG_1			(NETXEN_CRB_NIU + 0x80004)
625 #define NETXEN_NIU_XG1_IPG			(NETXEN_CRB_NIU + 0x80008)
626 #define NETXEN_NIU_XG1_STATION_ADDR_0_HI	(NETXEN_CRB_NIU + 0x8000c)
627 #define NETXEN_NIU_XG1_STATION_ADDR_0_1		(NETXEN_CRB_NIU + 0x80010)
628 #define NETXEN_NIU_XG1_STATION_ADDR_1_LO	(NETXEN_CRB_NIU + 0x80014)
629 #define NETXEN_NIU_XG1_STATUS		    	(NETXEN_CRB_NIU + 0x80018)
630 #define NETXEN_NIU_XG1_MAX_FRAME_SIZE	   	(NETXEN_CRB_NIU + 0x8001c)
631 #define NETXEN_NIU_XG1_PAUSE_FRAME_VALUE	(NETXEN_CRB_NIU + 0x80020)
632 #define NETXEN_NIU_XG1_TX_BYTE_CNT		(NETXEN_CRB_NIU + 0x80024)
633 #define NETXEN_NIU_XG1_TX_FRAME_CNT	 	(NETXEN_CRB_NIU + 0x80028)
634 #define NETXEN_NIU_XG1_RX_BYTE_CNT	  	(NETXEN_CRB_NIU + 0x8002c)
635 #define NETXEN_NIU_XG1_RX_FRAME_CNT	 	(NETXEN_CRB_NIU + 0x80030)
636 #define NETXEN_NIU_XG1_AGGR_ERROR_CNT	   	(NETXEN_CRB_NIU + 0x80034)
637 #define NETXEN_NIU_XG1_MULTICAST_FRAME_CNT	(NETXEN_CRB_NIU + 0x80038)
638 #define NETXEN_NIU_XG1_UNICAST_FRAME_CNT	(NETXEN_CRB_NIU + 0x8003c)
639 #define NETXEN_NIU_XG1_CRC_ERROR_CNT		(NETXEN_CRB_NIU + 0x80040)
640 #define NETXEN_NIU_XG1_OVERSIZE_FRAME_ERR	(NETXEN_CRB_NIU + 0x80044)
641 #define NETXEN_NIU_XG1_UNDERSIZE_FRAME_ERR	(NETXEN_CRB_NIU + 0x80048)
642 #define NETXEN_NIU_XG1_LOCAL_ERROR_CNT		(NETXEN_CRB_NIU + 0x8004c)
643 #define NETXEN_NIU_XG1_REMOTE_ERROR_CNT		(NETXEN_CRB_NIU + 0x80050)
644 #define NETXEN_NIU_XG1_CONTROL_CHAR_CNT		(NETXEN_CRB_NIU + 0x80054)
645 #define NETXEN_NIU_XG1_PAUSE_FRAME_CNT		(NETXEN_CRB_NIU + 0x80058)
646 
647 /* P3 802.3ap */
648 #define NETXEN_NIU_AP_MAC_CONFIG_0(I)      (NETXEN_CRB_NIU+0xa0000+(I)*0x10000)
649 #define NETXEN_NIU_AP_MAC_CONFIG_1(I)      (NETXEN_CRB_NIU+0xa0004+(I)*0x10000)
650 #define NETXEN_NIU_AP_MAC_IPG_IFG(I)       (NETXEN_CRB_NIU+0xa0008+(I)*0x10000)
651 #define NETXEN_NIU_AP_HALF_DUPLEX_CTRL(I)  (NETXEN_CRB_NIU+0xa000c+(I)*0x10000)
652 #define NETXEN_NIU_AP_MAX_FRAME_SIZE(I)    (NETXEN_CRB_NIU+0xa0010+(I)*0x10000)
653 #define NETXEN_NIU_AP_TEST_REG(I)          (NETXEN_CRB_NIU+0xa001c+(I)*0x10000)
654 #define NETXEN_NIU_AP_MII_MGMT_CONFIG(I)   (NETXEN_CRB_NIU+0xa0020+(I)*0x10000)
655 #define NETXEN_NIU_AP_MII_MGMT_COMMAND(I)  (NETXEN_CRB_NIU+0xa0024+(I)*0x10000)
656 #define NETXEN_NIU_AP_MII_MGMT_ADDR(I)     (NETXEN_CRB_NIU+0xa0028+(I)*0x10000)
657 #define NETXEN_NIU_AP_MII_MGMT_CTRL(I)     (NETXEN_CRB_NIU+0xa002c+(I)*0x10000)
658 #define NETXEN_NIU_AP_MII_MGMT_STATUS(I)   (NETXEN_CRB_NIU+0xa0030+(I)*0x10000)
659 #define NETXEN_NIU_AP_MII_MGMT_INDICATE(I) (NETXEN_CRB_NIU+0xa0034+(I)*0x10000)
660 #define NETXEN_NIU_AP_INTERFACE_CTRL(I)    (NETXEN_CRB_NIU+0xa0038+(I)*0x10000)
661 #define NETXEN_NIU_AP_INTERFACE_STATUS(I)  (NETXEN_CRB_NIU+0xa003c+(I)*0x10000)
662 #define NETXEN_NIU_AP_STATION_ADDR_0(I)    (NETXEN_CRB_NIU+0xa0040+(I)*0x10000)
663 #define NETXEN_NIU_AP_STATION_ADDR_1(I)    (NETXEN_CRB_NIU+0xa0044+(I)*0x10000)
664 
665 
666 #define TEST_AGT_CTRL	(0x00)
667 
668 #define TA_CTL_START	1
669 #define TA_CTL_ENABLE	2
670 #define TA_CTL_WRITE	4
671 #define TA_CTL_BUSY	8
672 
673 /*
674  *   Register offsets for MN
675  */
676 #define MIU_TEST_AGT_BASE		(0x90)
677 
678 #define MIU_TEST_AGT_ADDR_LO		(0x04)
679 #define MIU_TEST_AGT_ADDR_HI		(0x08)
680 #define MIU_TEST_AGT_WRDATA_LO		(0x10)
681 #define MIU_TEST_AGT_WRDATA_HI		(0x14)
682 #define MIU_TEST_AGT_RDDATA_LO		(0x18)
683 #define MIU_TEST_AGT_RDDATA_HI		(0x1c)
684 
685 #define MIU_TEST_AGT_ADDR_MASK		0xfffffff8
686 #define MIU_TEST_AGT_UPPER_ADDR(off)	(0)
687 
688 /*
689  *   Register offsets for MS
690  */
691 #define SIU_TEST_AGT_BASE		(0x60)
692 
693 #define SIU_TEST_AGT_ADDR_LO		(0x04)
694 #define SIU_TEST_AGT_ADDR_HI		(0x18)
695 #define SIU_TEST_AGT_WRDATA_LO		(0x08)
696 #define SIU_TEST_AGT_WRDATA_HI		(0x0c)
697 #define SIU_TEST_AGT_WRDATA(i)		(0x08+(4*(i)))
698 #define SIU_TEST_AGT_RDDATA_LO		(0x10)
699 #define SIU_TEST_AGT_RDDATA_HI		(0x14)
700 #define SIU_TEST_AGT_RDDATA(i)		(0x10+(4*(i)))
701 
702 #define SIU_TEST_AGT_ADDR_MASK		0x3ffff8
703 #define SIU_TEST_AGT_UPPER_ADDR(off)	((off)>>22)
704 
705 /* XG Link status */
706 #define XG_LINK_UP	0x10
707 #define XG_LINK_DOWN	0x20
708 
709 #define XG_LINK_UP_P3	0x01
710 #define XG_LINK_DOWN_P3	0x02
711 #define XG_LINK_STATE_P3_MASK 0xf
712 #define XG_LINK_STATE_P3(pcifn,val) \
713 	(((val) >> ((pcifn) * 4)) & XG_LINK_STATE_P3_MASK)
714 
715 #define P3_LINK_SPEED_MHZ	100
716 #define P3_LINK_SPEED_MASK	0xff
717 #define P3_LINK_SPEED_REG(pcifn)	\
718 	(CRB_PF_LINK_SPEED_1 + (((pcifn) / 4) * 4))
719 #define P3_LINK_SPEED_VAL(pcifn, reg)	\
720 	(((reg) >> (8 * ((pcifn) & 0x3))) & P3_LINK_SPEED_MASK)
721 
722 #define NETXEN_CAM_RAM_BASE	(NETXEN_CRB_CAM + 0x02000)
723 #define NETXEN_CAM_RAM(reg)	(NETXEN_CAM_RAM_BASE + (reg))
724 #define NETXEN_FW_VERSION_MAJOR (NETXEN_CAM_RAM(0x150))
725 #define NETXEN_FW_VERSION_MINOR (NETXEN_CAM_RAM(0x154))
726 #define NETXEN_FW_VERSION_SUB	(NETXEN_CAM_RAM(0x158))
727 #define NETXEN_ROM_LOCK_ID	(NETXEN_CAM_RAM(0x100))
728 #define NETXEN_PHY_LOCK_ID	(NETXEN_CAM_RAM(0x120))
729 #define NETXEN_CRB_WIN_LOCK_ID	(NETXEN_CAM_RAM(0x124))
730 
731 #define NIC_CRB_BASE		(NETXEN_CAM_RAM(0x200))
732 #define NIC_CRB_BASE_2		(NETXEN_CAM_RAM(0x700))
733 #define NETXEN_NIC_REG(X)	(NIC_CRB_BASE+(X))
734 #define NETXEN_NIC_REG_2(X)	(NIC_CRB_BASE_2+(X))
735 #define NETXEN_INTR_MODE_REG	NETXEN_NIC_REG(0x44)
736 #define NETXEN_MSI_MODE		0x1
737 #define NETXEN_INTX_MODE	0x2
738 
739 #define NX_CDRP_CRB_OFFSET		(NETXEN_NIC_REG(0x18))
740 #define NX_ARG1_CRB_OFFSET		(NETXEN_NIC_REG(0x1c))
741 #define NX_ARG2_CRB_OFFSET		(NETXEN_NIC_REG(0x20))
742 #define NX_ARG3_CRB_OFFSET		(NETXEN_NIC_REG(0x24))
743 #define NX_SIGN_CRB_OFFSET		(NETXEN_NIC_REG(0x28))
744 
745 #define CRB_HOST_DUMMY_BUF_ADDR_HI	(NETXEN_NIC_REG(0x3c))
746 #define CRB_HOST_DUMMY_BUF_ADDR_LO	(NETXEN_NIC_REG(0x40))
747 
748 #define CRB_CMDPEG_STATE		(NETXEN_NIC_REG(0x50))
749 #define CRB_RCVPEG_STATE		(NETXEN_NIC_REG(0x13c))
750 
751 #define CRB_XG_STATE			(NETXEN_NIC_REG(0x94))
752 #define CRB_XG_STATE_P3			(NETXEN_NIC_REG(0x98))
753 #define CRB_PF_LINK_SPEED_1		(NETXEN_NIC_REG(0xe8))
754 #define CRB_PF_LINK_SPEED_2		(NETXEN_NIC_REG(0xec))
755 
756 #define CRB_MPORT_MODE			(NETXEN_NIC_REG(0xc4))
757 #define CRB_DMA_SHIFT			(NETXEN_NIC_REG(0xcc))
758 #define CRB_INT_VECTOR			(NETXEN_NIC_REG(0xd4))
759 
760 #define CRB_CMD_PRODUCER_OFFSET		(NETXEN_NIC_REG(0x08))
761 #define CRB_CMD_CONSUMER_OFFSET		(NETXEN_NIC_REG(0x0c))
762 #define CRB_CMD_PRODUCER_OFFSET_1   	(NETXEN_NIC_REG(0x1ac))
763 #define CRB_CMD_CONSUMER_OFFSET_1	(NETXEN_NIC_REG(0x1b0))
764 #define CRB_CMD_PRODUCER_OFFSET_2	(NETXEN_NIC_REG(0x1b8))
765 #define CRB_CMD_CONSUMER_OFFSET_2	(NETXEN_NIC_REG(0x1bc))
766 #define CRB_CMD_PRODUCER_OFFSET_3	(NETXEN_NIC_REG(0x1d0))
767 #define CRB_CMD_CONSUMER_OFFSET_3	(NETXEN_NIC_REG(0x1d4))
768 #define CRB_TEMP_STATE			(NETXEN_NIC_REG(0x1b4))
769 
770 #define CRB_V2P_0			(NETXEN_NIC_REG(0x290))
771 #define CRB_V2P(port)			(CRB_V2P_0+((port)*4))
772 #define CRB_DRIVER_VERSION		(NETXEN_NIC_REG(0x2a0))
773 
774 #define CRB_SW_INT_MASK_0		(NETXEN_NIC_REG(0x1d8))
775 #define CRB_SW_INT_MASK_1		(NETXEN_NIC_REG(0x1e0))
776 #define CRB_SW_INT_MASK_2		(NETXEN_NIC_REG(0x1e4))
777 #define CRB_SW_INT_MASK_3		(NETXEN_NIC_REG(0x1e8))
778 
779 #define CRB_FW_CAPABILITIES_1		(NETXEN_CAM_RAM(0x128))
780 #define CRB_FW_CAPABILITIES_2		(NETXEN_CAM_RAM(0x12c))
781 #define CRB_MAC_BLOCK_START		(NETXEN_CAM_RAM(0x1c0))
782 
783 /*
784  * capabilities register, can be used to selectively enable/disable features
785  * for backward compatibility
786  */
787 #define CRB_NIC_CAPABILITIES_HOST	NETXEN_NIC_REG(0x1a8)
788 #define CRB_NIC_MSI_MODE_HOST		NETXEN_NIC_REG(0x270)
789 
790 #define INTR_SCHEME_PERPORT	      	0x1
791 #define MSI_MODE_MULTIFUNC	      	0x1
792 
793 /* used for ethtool tests */
794 #define CRB_SCRATCHPAD_TEST	    NETXEN_NIC_REG(0x280)
795 
796 /*
797  * CrbPortPhanCntrHi/Lo is used to pass the address of HostPhantomIndex address
798  * which can be read by the Phantom host to get producer/consumer indexes from
799  * Phantom/Casper. If it is not HOST_SHARED_MEMORY, then the following
800  * registers will be used for the addresses of the ring's shared memory
801  * on the Phantom.
802  */
803 
804 #define nx_get_temp_val(x)		((x) >> 16)
805 #define nx_get_temp_state(x)		((x) & 0xffff)
806 #define nx_encode_temp(val, state)	(((val) << 16) | (state))
807 
808 /*
809  * Temperature control.
810  */
811 enum {
812 	NX_TEMP_NORMAL = 0x1,	/* Normal operating range */
813 	NX_TEMP_WARN,		/* Sound alert, temperature getting high */
814 	NX_TEMP_PANIC		/* Fatal error, hardware has shut down. */
815 };
816 
817 /* Lock IDs for PHY lock */
818 #define PHY_LOCK_DRIVER		0x44524956
819 
820 /* Used for PS PCI Memory access */
821 #define PCIX_PS_OP_ADDR_LO	(0x10000)
822 /*   via CRB  (PS side only)     */
823 #define PCIX_PS_OP_ADDR_HI	(0x10004)
824 
825 #define PCIX_INT_VECTOR		(0x10100)
826 #define PCIX_INT_MASK		(0x10104)
827 
828 #define PCIX_CRB_WINDOW		(0x10210)
829 #define PCIX_CRB_WINDOW_F0	(0x10210)
830 #define PCIX_CRB_WINDOW_F1	(0x10230)
831 #define PCIX_CRB_WINDOW_F2	(0x10250)
832 #define PCIX_CRB_WINDOW_F3	(0x10270)
833 #define PCIX_CRB_WINDOW_F4	(0x102ac)
834 #define PCIX_CRB_WINDOW_F5	(0x102bc)
835 #define PCIX_CRB_WINDOW_F6	(0x102cc)
836 #define PCIX_CRB_WINDOW_F7	(0x102dc)
837 #define PCIE_CRB_WINDOW_REG(func)	(((func) < 4) ? \
838 		(PCIX_CRB_WINDOW_F0 + (0x20 * (func))) :\
839 		(PCIX_CRB_WINDOW_F4 + (0x10 * ((func)-4))))
840 
841 #define PCIX_MN_WINDOW		(0x10200)
842 #define PCIX_MN_WINDOW_F0	(0x10200)
843 #define PCIX_MN_WINDOW_F1	(0x10220)
844 #define PCIX_MN_WINDOW_F2	(0x10240)
845 #define PCIX_MN_WINDOW_F3	(0x10260)
846 #define PCIX_MN_WINDOW_F4	(0x102a0)
847 #define PCIX_MN_WINDOW_F5	(0x102b0)
848 #define PCIX_MN_WINDOW_F6	(0x102c0)
849 #define PCIX_MN_WINDOW_F7	(0x102d0)
850 #define PCIE_MN_WINDOW_REG(func)	(((func) < 4) ? \
851 		(PCIX_MN_WINDOW_F0 + (0x20 * (func))) :\
852 		(PCIX_MN_WINDOW_F4 + (0x10 * ((func)-4))))
853 
854 #define PCIX_SN_WINDOW		(0x10208)
855 #define PCIX_SN_WINDOW_F0	(0x10208)
856 #define PCIX_SN_WINDOW_F1	(0x10228)
857 #define PCIX_SN_WINDOW_F2	(0x10248)
858 #define PCIX_SN_WINDOW_F3	(0x10268)
859 #define PCIX_SN_WINDOW_F4	(0x102a8)
860 #define PCIX_SN_WINDOW_F5	(0x102b8)
861 #define PCIX_SN_WINDOW_F6	(0x102c8)
862 #define PCIX_SN_WINDOW_F7	(0x102d8)
863 #define PCIE_SN_WINDOW_REG(func)	(((func) < 4) ? \
864 		(PCIX_SN_WINDOW_F0 + (0x20 * (func))) :\
865 		(PCIX_SN_WINDOW_F4 + (0x10 * ((func)-4))))
866 
867 #define PCIX_OCM_WINDOW		(0x10800)
868 #define PCIX_OCM_WINDOW_REG(func)	(PCIX_OCM_WINDOW + 0x20 * (func))
869 
870 #define PCIX_TARGET_STATUS	(0x10118)
871 #define PCIX_TARGET_STATUS_F1	(0x10160)
872 #define PCIX_TARGET_STATUS_F2	(0x10164)
873 #define PCIX_TARGET_STATUS_F3	(0x10168)
874 #define PCIX_TARGET_STATUS_F4	(0x10360)
875 #define PCIX_TARGET_STATUS_F5	(0x10364)
876 #define PCIX_TARGET_STATUS_F6	(0x10368)
877 #define PCIX_TARGET_STATUS_F7	(0x1036c)
878 
879 #define PCIX_TARGET_MASK	(0x10128)
880 #define PCIX_TARGET_MASK_F1	(0x10170)
881 #define PCIX_TARGET_MASK_F2	(0x10174)
882 #define PCIX_TARGET_MASK_F3	(0x10178)
883 #define PCIX_TARGET_MASK_F4	(0x10370)
884 #define PCIX_TARGET_MASK_F5	(0x10374)
885 #define PCIX_TARGET_MASK_F6	(0x10378)
886 #define PCIX_TARGET_MASK_F7	(0x1037c)
887 
888 #define PCIX_MSI_F0		(0x13000)
889 #define PCIX_MSI_F1		(0x13004)
890 #define PCIX_MSI_F2		(0x13008)
891 #define PCIX_MSI_F3		(0x1300c)
892 #define PCIX_MSI_F4		(0x13010)
893 #define PCIX_MSI_F5		(0x13014)
894 #define PCIX_MSI_F6		(0x13018)
895 #define PCIX_MSI_F7		(0x1301c)
896 #define PCIX_MSI_F(i)		(0x13000+((i)*4))
897 
898 #define PCIX_PS_MEM_SPACE	(0x90000)
899 
900 #define NETXEN_PCIX_PH_REG(reg)	(NETXEN_CRB_PCIE + (reg))
901 #define NETXEN_PCIX_PS_REG(reg)	(NETXEN_CRB_PCIX_MD + (reg))
902 
903 #define NETXEN_PCIE_REG(reg)	(NETXEN_CRB_PCIE + (reg))
904 
905 #define PCIE_MAX_DMA_XFER_SIZE	(0x1404c)
906 
907 #define PCIE_DCR		0x00d8
908 
909 #define PCIE_SEM0_LOCK		(0x1c000)
910 #define PCIE_SEM0_UNLOCK	(0x1c004)
911 #define PCIE_SEM1_LOCK		(0x1c008)
912 #define PCIE_SEM1_UNLOCK	(0x1c00c)
913 #define PCIE_SEM2_LOCK		(0x1c010)	/* Flash lock   */
914 #define PCIE_SEM2_UNLOCK	(0x1c014)	/* Flash unlock */
915 #define PCIE_SEM3_LOCK	  	(0x1c018)	/* Phy lock     */
916 #define PCIE_SEM3_UNLOCK	(0x1c01c)	/* Phy unlock   */
917 #define PCIE_SEM4_LOCK	  	(0x1c020)
918 #define PCIE_SEM4_UNLOCK	(0x1c024)
919 #define PCIE_SEM5_LOCK		(0x1c028)	/* API lock     */
920 #define PCIE_SEM5_UNLOCK	(0x1c02c)	/* API unlock   */
921 #define PCIE_SEM6_LOCK		(0x1c030)	/* sw lock      */
922 #define PCIE_SEM6_UNLOCK	(0x1c034)	/* sw unlock    */
923 #define PCIE_SEM7_LOCK		(0x1c038)	/* crb win lock */
924 #define PCIE_SEM7_UNLOCK	(0x1c03c)	/* crbwin unlock*/
925 #define PCIE_SEM_LOCK(N)	(PCIE_SEM0_LOCK + 8*(N))
926 #define PCIE_SEM_UNLOCK(N)	(PCIE_SEM0_UNLOCK + 8*(N))
927 
928 #define PCIE_SETUP_FUNCTION	(0x12040)
929 #define PCIE_SETUP_FUNCTION2	(0x12048)
930 #define PCIE_MISCCFG_RC         (0x1206c)
931 #define PCIE_TGT_SPLIT_CHICKEN	(0x12080)
932 #define PCIE_CHICKEN3		(0x120c8)
933 
934 #define ISR_INT_STATE_REG       (NETXEN_PCIX_PS_REG(PCIE_MISCCFG_RC))
935 #define PCIE_MAX_MASTER_SPLIT	(0x14048)
936 
937 #define NETXEN_PORT_MODE_NONE		0
938 #define NETXEN_PORT_MODE_XG		1
939 #define NETXEN_PORT_MODE_GB		2
940 #define NETXEN_PORT_MODE_802_3_AP	3
941 #define NETXEN_PORT_MODE_AUTO_NEG	4
942 #define NETXEN_PORT_MODE_AUTO_NEG_1G	5
943 #define NETXEN_PORT_MODE_AUTO_NEG_XG	6
944 #define NETXEN_PORT_MODE_ADDR		(NETXEN_CAM_RAM(0x24))
945 #define NETXEN_WOL_PORT_MODE		(NETXEN_CAM_RAM(0x198))
946 
947 #define NETXEN_WOL_CONFIG_NV		(NETXEN_CAM_RAM(0x184))
948 #define NETXEN_WOL_CONFIG		(NETXEN_CAM_RAM(0x188))
949 
950 #define NX_PEG_TUNE_MN_PRESENT		0x1
951 #define NX_PEG_TUNE_CAPABILITY		(NETXEN_CAM_RAM(0x02c))
952 
953 #define NETXEN_DMA_WATCHDOG_CTRL	(NETXEN_CAM_RAM(0x14))
954 #define NETXEN_PEG_ALIVE_COUNTER	(NETXEN_CAM_RAM(0xb0))
955 #define NETXEN_PEG_HALT_STATUS1 	(NETXEN_CAM_RAM(0xa8))
956 #define NETXEN_PEG_HALT_STATUS2 	(NETXEN_CAM_RAM(0xac))
957 #define NX_CRB_DEV_REF_COUNT		(NETXEN_CAM_RAM(0x138))
958 #define NX_CRB_DEV_STATE		(NETXEN_CAM_RAM(0x140))
959 #define NETXEN_ULA_KEY			(NETXEN_CAM_RAM(0x178))
960 
961 /* MiniDIMM related macros */
962 #define NETXEN_DIMM_CAPABILITY		(NETXEN_CAM_RAM(0x258))
963 #define NETXEN_DIMM_PRESENT			0x1
964 #define NETXEN_DIMM_MEMTYPE_DDR2_SDRAM	0x2
965 #define NETXEN_DIMM_SIZE			0x4
966 #define NETXEN_DIMM_MEMTYPE(VAL)		((VAL >> 3) & 0xf)
967 #define	NETXEN_DIMM_NUMROWS(VAL)		((VAL >> 7) & 0xf)
968 #define	NETXEN_DIMM_NUMCOLS(VAL)		((VAL >> 11) & 0xf)
969 #define	NETXEN_DIMM_NUMRANKS(VAL)		((VAL >> 15) & 0x3)
970 #define NETXEN_DIMM_DATAWIDTH(VAL)		((VAL >> 18) & 0x3)
971 #define NETXEN_DIMM_NUMBANKS(VAL)		((VAL >> 21) & 0xf)
972 #define NETXEN_DIMM_TYPE(VAL)		((VAL >> 25) & 0x3f)
973 #define NETXEN_DIMM_VALID_FLAG		0x80000000
974 
975 #define NETXEN_DIMM_MEM_DDR2_SDRAM	0x8
976 
977 #define NETXEN_DIMM_STD_MEM_SIZE	512
978 
979 #define NETXEN_DIMM_TYPE_RDIMM	0x1
980 #define NETXEN_DIMM_TYPE_UDIMM	0x2
981 #define NETXEN_DIMM_TYPE_SO_DIMM	0x4
982 #define NETXEN_DIMM_TYPE_Micro_DIMM	0x8
983 #define NETXEN_DIMM_TYPE_Mini_RDIMM	0x10
984 #define NETXEN_DIMM_TYPE_Mini_UDIMM	0x20
985 
986 /* Device State */
987 #define NX_DEV_COLD		1
988 #define NX_DEV_INITALIZING	2
989 #define NX_DEV_READY		3
990 #define NX_DEV_NEED_RESET	4
991 #define NX_DEV_NEED_QUISCENT	5
992 #define NX_DEV_NEED_AER 	6
993 #define NX_DEV_FAILED		7
994 
995 #define NX_RCODE_DRIVER_INFO		0x20000000
996 #define NX_RCODE_DRIVER_CAN_RELOAD	0x40000000
997 #define NX_RCODE_FATAL_ERROR		0x80000000
998 #define NX_FWERROR_PEGNUM(code)		((code) & 0xff)
999 #define NX_FWERROR_CODE(code)		((code >> 8) & 0xfffff)
1000 #define NX_FWERROR_PEGSTAT1(code)	((code >> 8) & 0x1fffff)
1001 
1002 #define FW_POLL_DELAY			(2 * HZ)
1003 #define FW_FAIL_THRESH			3
1004 #define FW_POLL_THRESH			10
1005 
1006 #define	ISR_MSI_INT_TRIGGER(FUNC) (NETXEN_PCIX_PS_REG(PCIX_MSI_F(FUNC)))
1007 #define ISR_LEGACY_INT_TRIGGERED(VAL)	(((VAL) & 0x300) == 0x200)
1008 
1009 /*
1010  * PCI Interrupt Vector Values.
1011  */
1012 #define	PCIX_INT_VECTOR_BIT_F0	0x0080
1013 #define	PCIX_INT_VECTOR_BIT_F1	0x0100
1014 #define	PCIX_INT_VECTOR_BIT_F2	0x0200
1015 #define	PCIX_INT_VECTOR_BIT_F3	0x0400
1016 #define	PCIX_INT_VECTOR_BIT_F4	0x0800
1017 #define	PCIX_INT_VECTOR_BIT_F5	0x1000
1018 #define	PCIX_INT_VECTOR_BIT_F6	0x2000
1019 #define	PCIX_INT_VECTOR_BIT_F7	0x4000
1020 
1021 struct netxen_legacy_intr_set {
1022 	uint32_t	int_vec_bit;
1023 	uint32_t	tgt_status_reg;
1024 	uint32_t	tgt_mask_reg;
1025 	uint32_t	pci_int_reg;
1026 };
1027 
1028 #define	NX_LEGACY_INTR_CONFIG						\
1029 {									\
1030 	{								\
1031 		.int_vec_bit	=	PCIX_INT_VECTOR_BIT_F0,		\
1032 		.tgt_status_reg	=	ISR_INT_TARGET_STATUS,		\
1033 		.tgt_mask_reg	=	ISR_INT_TARGET_MASK,		\
1034 		.pci_int_reg	=	ISR_MSI_INT_TRIGGER(0) },	\
1035 									\
1036 	{								\
1037 		.int_vec_bit	=	PCIX_INT_VECTOR_BIT_F1,		\
1038 		.tgt_status_reg	=	ISR_INT_TARGET_STATUS_F1,	\
1039 		.tgt_mask_reg	=	ISR_INT_TARGET_MASK_F1,		\
1040 		.pci_int_reg	=	ISR_MSI_INT_TRIGGER(1) },	\
1041 									\
1042 	{								\
1043 		.int_vec_bit	=	PCIX_INT_VECTOR_BIT_F2,		\
1044 		.tgt_status_reg	=	ISR_INT_TARGET_STATUS_F2,	\
1045 		.tgt_mask_reg	=	ISR_INT_TARGET_MASK_F2,		\
1046 		.pci_int_reg	=	ISR_MSI_INT_TRIGGER(2) },	\
1047 									\
1048 	{								\
1049 		.int_vec_bit	=	PCIX_INT_VECTOR_BIT_F3,		\
1050 		.tgt_status_reg	=	ISR_INT_TARGET_STATUS_F3,	\
1051 		.tgt_mask_reg	=	ISR_INT_TARGET_MASK_F3,		\
1052 		.pci_int_reg	=	ISR_MSI_INT_TRIGGER(3) },	\
1053 									\
1054 	{								\
1055 		.int_vec_bit	=	PCIX_INT_VECTOR_BIT_F4,		\
1056 		.tgt_status_reg	=	ISR_INT_TARGET_STATUS_F4,	\
1057 		.tgt_mask_reg	=	ISR_INT_TARGET_MASK_F4,		\
1058 		.pci_int_reg	=	ISR_MSI_INT_TRIGGER(4) },	\
1059 									\
1060 	{								\
1061 		.int_vec_bit	=	PCIX_INT_VECTOR_BIT_F5,		\
1062 		.tgt_status_reg	=	ISR_INT_TARGET_STATUS_F5,	\
1063 		.tgt_mask_reg	=	ISR_INT_TARGET_MASK_F5,		\
1064 		.pci_int_reg	=	ISR_MSI_INT_TRIGGER(5) },	\
1065 									\
1066 	{								\
1067 		.int_vec_bit	=	PCIX_INT_VECTOR_BIT_F6,		\
1068 		.tgt_status_reg	=	ISR_INT_TARGET_STATUS_F6,	\
1069 		.tgt_mask_reg	=	ISR_INT_TARGET_MASK_F6,		\
1070 		.pci_int_reg	=	ISR_MSI_INT_TRIGGER(6) },	\
1071 									\
1072 	{								\
1073 		.int_vec_bit	=	PCIX_INT_VECTOR_BIT_F7,		\
1074 		.tgt_status_reg	=	ISR_INT_TARGET_STATUS_F7,	\
1075 		.tgt_mask_reg	=	ISR_INT_TARGET_MASK_F7,		\
1076 		.pci_int_reg	=	ISR_MSI_INT_TRIGGER(7) },	\
1077 }
1078 
1079 #endif				/* __NETXEN_NIC_HDR_H_ */
1080