1 /* SPDX-License-Identifier: GPL-2.0 2 * Marvell OcteonTx2 RVU Admin Function driver 3 * 4 * Copyright (C) 2018 Marvell International Ltd. 5 * 6 * This program is free software; you can redistribute it and/or modify 7 * it under the terms of the GNU General Public License version 2 as 8 * published by the Free Software Foundation. 9 */ 10 11 #ifndef RVU_STRUCT_H 12 #define RVU_STRUCT_H 13 14 /* RVU Block Address Enumeration */ 15 enum rvu_block_addr_e { 16 BLKADDR_RVUM = 0x0ULL, 17 BLKADDR_LMT = 0x1ULL, 18 BLKADDR_MSIX = 0x2ULL, 19 BLKADDR_NPA = 0x3ULL, 20 BLKADDR_NIX0 = 0x4ULL, 21 BLKADDR_NIX1 = 0x5ULL, 22 BLKADDR_NPC = 0x6ULL, 23 BLKADDR_SSO = 0x7ULL, 24 BLKADDR_SSOW = 0x8ULL, 25 BLKADDR_TIM = 0x9ULL, 26 BLKADDR_CPT0 = 0xaULL, 27 BLKADDR_CPT1 = 0xbULL, 28 BLKADDR_NDC0 = 0xcULL, 29 BLKADDR_NDC1 = 0xdULL, 30 BLKADDR_NDC2 = 0xeULL, 31 BLK_COUNT = 0xfULL, 32 }; 33 34 /* RVU Block Type Enumeration */ 35 enum rvu_block_type_e { 36 BLKTYPE_RVUM = 0x0, 37 BLKTYPE_MSIX = 0x1, 38 BLKTYPE_LMT = 0x2, 39 BLKTYPE_NIX = 0x3, 40 BLKTYPE_NPA = 0x4, 41 BLKTYPE_NPC = 0x5, 42 BLKTYPE_SSO = 0x6, 43 BLKTYPE_SSOW = 0x7, 44 BLKTYPE_TIM = 0x8, 45 BLKTYPE_CPT = 0x9, 46 BLKTYPE_NDC = 0xa, 47 BLKTYPE_MAX = 0xa, 48 }; 49 50 /* RVU Admin function Interrupt Vector Enumeration */ 51 enum rvu_af_int_vec_e { 52 RVU_AF_INT_VEC_POISON = 0x0, 53 RVU_AF_INT_VEC_PFFLR = 0x1, 54 RVU_AF_INT_VEC_PFME = 0x2, 55 RVU_AF_INT_VEC_GEN = 0x3, 56 RVU_AF_INT_VEC_MBOX = 0x4, 57 RVU_AF_INT_VEC_CNT = 0x5, 58 }; 59 60 /** 61 * RVU PF Interrupt Vector Enumeration 62 */ 63 enum rvu_pf_int_vec_e { 64 RVU_PF_INT_VEC_VFFLR0 = 0x0, 65 RVU_PF_INT_VEC_VFFLR1 = 0x1, 66 RVU_PF_INT_VEC_VFME0 = 0x2, 67 RVU_PF_INT_VEC_VFME1 = 0x3, 68 RVU_PF_INT_VEC_VFPF_MBOX0 = 0x4, 69 RVU_PF_INT_VEC_VFPF_MBOX1 = 0x5, 70 RVU_PF_INT_VEC_AFPF_MBOX = 0x6, 71 RVU_PF_INT_VEC_CNT = 0x7, 72 }; 73 74 /* NPA admin queue completion enumeration */ 75 enum npa_aq_comp { 76 NPA_AQ_COMP_NOTDONE = 0x0, 77 NPA_AQ_COMP_GOOD = 0x1, 78 NPA_AQ_COMP_SWERR = 0x2, 79 NPA_AQ_COMP_CTX_POISON = 0x3, 80 NPA_AQ_COMP_CTX_FAULT = 0x4, 81 NPA_AQ_COMP_LOCKERR = 0x5, 82 }; 83 84 /* NPA admin queue context types */ 85 enum npa_aq_ctype { 86 NPA_AQ_CTYPE_AURA = 0x0, 87 NPA_AQ_CTYPE_POOL = 0x1, 88 }; 89 90 /* NPA admin queue instruction opcodes */ 91 enum npa_aq_instop { 92 NPA_AQ_INSTOP_NOP = 0x0, 93 NPA_AQ_INSTOP_INIT = 0x1, 94 NPA_AQ_INSTOP_WRITE = 0x2, 95 NPA_AQ_INSTOP_READ = 0x3, 96 NPA_AQ_INSTOP_LOCK = 0x4, 97 NPA_AQ_INSTOP_UNLOCK = 0x5, 98 }; 99 100 /* NPA admin queue instruction structure */ 101 struct npa_aq_inst_s { 102 #if defined(__BIG_ENDIAN_BITFIELD) 103 u64 doneint : 1; /* W0 */ 104 u64 reserved_44_62 : 19; 105 u64 cindex : 20; 106 u64 reserved_17_23 : 7; 107 u64 lf : 9; 108 u64 ctype : 4; 109 u64 op : 4; 110 #else 111 u64 op : 4; 112 u64 ctype : 4; 113 u64 lf : 9; 114 u64 reserved_17_23 : 7; 115 u64 cindex : 20; 116 u64 reserved_44_62 : 19; 117 u64 doneint : 1; 118 #endif 119 u64 res_addr; /* W1 */ 120 }; 121 122 /* NPA admin queue result structure */ 123 struct npa_aq_res_s { 124 #if defined(__BIG_ENDIAN_BITFIELD) 125 u64 reserved_17_63 : 47; /* W0 */ 126 u64 doneint : 1; 127 u64 compcode : 8; 128 u64 ctype : 4; 129 u64 op : 4; 130 #else 131 u64 op : 4; 132 u64 ctype : 4; 133 u64 compcode : 8; 134 u64 doneint : 1; 135 u64 reserved_17_63 : 47; 136 #endif 137 u64 reserved_64_127; /* W1 */ 138 }; 139 140 struct npa_aura_s { 141 u64 pool_addr; /* W0 */ 142 #if defined(__BIG_ENDIAN_BITFIELD) /* W1 */ 143 u64 avg_level : 8; 144 u64 reserved_118_119 : 2; 145 u64 shift : 6; 146 u64 aura_drop : 8; 147 u64 reserved_98_103 : 6; 148 u64 bp_ena : 2; 149 u64 aura_drop_ena : 1; 150 u64 pool_drop_ena : 1; 151 u64 reserved_93 : 1; 152 u64 avg_con : 9; 153 u64 pool_way_mask : 16; 154 u64 pool_caching : 1; 155 u64 reserved_65 : 2; 156 u64 ena : 1; 157 #else 158 u64 ena : 1; 159 u64 reserved_65 : 2; 160 u64 pool_caching : 1; 161 u64 pool_way_mask : 16; 162 u64 avg_con : 9; 163 u64 reserved_93 : 1; 164 u64 pool_drop_ena : 1; 165 u64 aura_drop_ena : 1; 166 u64 bp_ena : 2; 167 u64 reserved_98_103 : 6; 168 u64 aura_drop : 8; 169 u64 shift : 6; 170 u64 reserved_118_119 : 2; 171 u64 avg_level : 8; 172 #endif 173 #if defined(__BIG_ENDIAN_BITFIELD) /* W2 */ 174 u64 reserved_189_191 : 3; 175 u64 nix1_bpid : 9; 176 u64 reserved_177_179 : 3; 177 u64 nix0_bpid : 9; 178 u64 reserved_164_167 : 4; 179 u64 count : 36; 180 #else 181 u64 count : 36; 182 u64 reserved_164_167 : 4; 183 u64 nix0_bpid : 9; 184 u64 reserved_177_179 : 3; 185 u64 nix1_bpid : 9; 186 u64 reserved_189_191 : 3; 187 #endif 188 #if defined(__BIG_ENDIAN_BITFIELD) /* W3 */ 189 u64 reserved_252_255 : 4; 190 u64 fc_hyst_bits : 4; 191 u64 fc_stype : 2; 192 u64 fc_up_crossing : 1; 193 u64 fc_ena : 1; 194 u64 reserved_240_243 : 4; 195 u64 bp : 8; 196 u64 reserved_228_231 : 4; 197 u64 limit : 36; 198 #else 199 u64 limit : 36; 200 u64 reserved_228_231 : 4; 201 u64 bp : 8; 202 u64 reserved_240_243 : 4; 203 u64 fc_ena : 1; 204 u64 fc_up_crossing : 1; 205 u64 fc_stype : 2; 206 u64 fc_hyst_bits : 4; 207 u64 reserved_252_255 : 4; 208 #endif 209 u64 fc_addr; /* W4 */ 210 #if defined(__BIG_ENDIAN_BITFIELD) /* W5 */ 211 u64 reserved_379_383 : 5; 212 u64 err_qint_idx : 7; 213 u64 reserved_371 : 1; 214 u64 thresh_qint_idx : 7; 215 u64 reserved_363 : 1; 216 u64 thresh_up : 1; 217 u64 thresh_int_ena : 1; 218 u64 thresh_int : 1; 219 u64 err_int_ena : 8; 220 u64 err_int : 8; 221 u64 update_time : 16; 222 u64 pool_drop : 8; 223 #else 224 u64 pool_drop : 8; 225 u64 update_time : 16; 226 u64 err_int : 8; 227 u64 err_int_ena : 8; 228 u64 thresh_int : 1; 229 u64 thresh_int_ena : 1; 230 u64 thresh_up : 1; 231 u64 reserved_363 : 1; 232 u64 thresh_qint_idx : 7; 233 u64 reserved_371 : 1; 234 u64 err_qint_idx : 7; 235 u64 reserved_379_383 : 5; 236 #endif 237 #if defined(__BIG_ENDIAN_BITFIELD) /* W6 */ 238 u64 reserved_420_447 : 28; 239 u64 thresh : 36; 240 #else 241 u64 thresh : 36; 242 u64 reserved_420_447 : 28; 243 #endif 244 u64 reserved_448_511; /* W7 */ 245 }; 246 247 struct npa_pool_s { 248 u64 stack_base; /* W0 */ 249 #if defined(__BIG_ENDIAN_BITFIELD) /* W1 */ 250 u64 reserved_115_127 : 13; 251 u64 buf_size : 11; 252 u64 reserved_100_103 : 4; 253 u64 buf_offset : 12; 254 u64 stack_way_mask : 16; 255 u64 reserved_70_71 : 3; 256 u64 stack_caching : 1; 257 u64 reserved_66_67 : 2; 258 u64 nat_align : 1; 259 u64 ena : 1; 260 #else 261 u64 ena : 1; 262 u64 nat_align : 1; 263 u64 reserved_66_67 : 2; 264 u64 stack_caching : 1; 265 u64 reserved_70_71 : 3; 266 u64 stack_way_mask : 16; 267 u64 buf_offset : 12; 268 u64 reserved_100_103 : 4; 269 u64 buf_size : 11; 270 u64 reserved_115_127 : 13; 271 #endif 272 #if defined(__BIG_ENDIAN_BITFIELD) /* W2 */ 273 u64 stack_pages : 32; 274 u64 stack_max_pages : 32; 275 #else 276 u64 stack_max_pages : 32; 277 u64 stack_pages : 32; 278 #endif 279 #if defined(__BIG_ENDIAN_BITFIELD) /* W3 */ 280 u64 reserved_240_255 : 16; 281 u64 op_pc : 48; 282 #else 283 u64 op_pc : 48; 284 u64 reserved_240_255 : 16; 285 #endif 286 #if defined(__BIG_ENDIAN_BITFIELD) /* W4 */ 287 u64 reserved_316_319 : 4; 288 u64 update_time : 16; 289 u64 reserved_297_299 : 3; 290 u64 fc_up_crossing : 1; 291 u64 fc_hyst_bits : 4; 292 u64 fc_stype : 2; 293 u64 fc_ena : 1; 294 u64 avg_con : 9; 295 u64 avg_level : 8; 296 u64 reserved_270_271 : 2; 297 u64 shift : 6; 298 u64 reserved_260_263 : 4; 299 u64 stack_offset : 4; 300 #else 301 u64 stack_offset : 4; 302 u64 reserved_260_263 : 4; 303 u64 shift : 6; 304 u64 reserved_270_271 : 2; 305 u64 avg_level : 8; 306 u64 avg_con : 9; 307 u64 fc_ena : 1; 308 u64 fc_stype : 2; 309 u64 fc_hyst_bits : 4; 310 u64 fc_up_crossing : 1; 311 u64 reserved_297_299 : 3; 312 u64 update_time : 16; 313 u64 reserved_316_319 : 4; 314 #endif 315 u64 fc_addr; /* W5 */ 316 u64 ptr_start; /* W6 */ 317 u64 ptr_end; /* W7 */ 318 #if defined(__BIG_ENDIAN_BITFIELD) /* W8 */ 319 u64 reserved_571_575 : 5; 320 u64 err_qint_idx : 7; 321 u64 reserved_563 : 1; 322 u64 thresh_qint_idx : 7; 323 u64 reserved_555 : 1; 324 u64 thresh_up : 1; 325 u64 thresh_int_ena : 1; 326 u64 thresh_int : 1; 327 u64 err_int_ena : 8; 328 u64 err_int : 8; 329 u64 reserved_512_535 : 24; 330 #else 331 u64 reserved_512_535 : 24; 332 u64 err_int : 8; 333 u64 err_int_ena : 8; 334 u64 thresh_int : 1; 335 u64 thresh_int_ena : 1; 336 u64 thresh_up : 1; 337 u64 reserved_555 : 1; 338 u64 thresh_qint_idx : 7; 339 u64 reserved_563 : 1; 340 u64 err_qint_idx : 7; 341 u64 reserved_571_575 : 5; 342 #endif 343 #if defined(__BIG_ENDIAN_BITFIELD) /* W9 */ 344 u64 reserved_612_639 : 28; 345 u64 thresh : 36; 346 #else 347 u64 thresh : 36; 348 u64 reserved_612_639 : 28; 349 #endif 350 u64 reserved_640_703; /* W10 */ 351 u64 reserved_704_767; /* W11 */ 352 u64 reserved_768_831; /* W12 */ 353 u64 reserved_832_895; /* W13 */ 354 u64 reserved_896_959; /* W14 */ 355 u64 reserved_960_1023; /* W15 */ 356 }; 357 358 /* NIX admin queue completion status */ 359 enum nix_aq_comp { 360 NIX_AQ_COMP_NOTDONE = 0x0, 361 NIX_AQ_COMP_GOOD = 0x1, 362 NIX_AQ_COMP_SWERR = 0x2, 363 NIX_AQ_COMP_CTX_POISON = 0x3, 364 NIX_AQ_COMP_CTX_FAULT = 0x4, 365 NIX_AQ_COMP_LOCKERR = 0x5, 366 NIX_AQ_COMP_SQB_ALLOC_FAIL = 0x6, 367 }; 368 369 /* NIX admin queue context types */ 370 enum nix_aq_ctype { 371 NIX_AQ_CTYPE_RQ = 0x0, 372 NIX_AQ_CTYPE_SQ = 0x1, 373 NIX_AQ_CTYPE_CQ = 0x2, 374 NIX_AQ_CTYPE_MCE = 0x3, 375 NIX_AQ_CTYPE_RSS = 0x4, 376 NIX_AQ_CTYPE_DYNO = 0x5, 377 }; 378 379 /* NIX admin queue instruction opcodes */ 380 enum nix_aq_instop { 381 NIX_AQ_INSTOP_NOP = 0x0, 382 NIX_AQ_INSTOP_INIT = 0x1, 383 NIX_AQ_INSTOP_WRITE = 0x2, 384 NIX_AQ_INSTOP_READ = 0x3, 385 NIX_AQ_INSTOP_LOCK = 0x4, 386 NIX_AQ_INSTOP_UNLOCK = 0x5, 387 }; 388 389 /* NIX admin queue instruction structure */ 390 struct nix_aq_inst_s { 391 #if defined(__BIG_ENDIAN_BITFIELD) 392 u64 doneint : 1; /* W0 */ 393 u64 reserved_44_62 : 19; 394 u64 cindex : 20; 395 u64 reserved_15_23 : 9; 396 u64 lf : 7; 397 u64 ctype : 4; 398 u64 op : 4; 399 #else 400 u64 op : 4; 401 u64 ctype : 4; 402 u64 lf : 7; 403 u64 reserved_15_23 : 9; 404 u64 cindex : 20; 405 u64 reserved_44_62 : 19; 406 u64 doneint : 1; 407 #endif 408 u64 res_addr; /* W1 */ 409 }; 410 411 /* NIX admin queue result structure */ 412 struct nix_aq_res_s { 413 #if defined(__BIG_ENDIAN_BITFIELD) 414 u64 reserved_17_63 : 47; /* W0 */ 415 u64 doneint : 1; 416 u64 compcode : 8; 417 u64 ctype : 4; 418 u64 op : 4; 419 #else 420 u64 op : 4; 421 u64 ctype : 4; 422 u64 compcode : 8; 423 u64 doneint : 1; 424 u64 reserved_17_63 : 47; 425 #endif 426 u64 reserved_64_127; /* W1 */ 427 }; 428 429 /* NIX Completion queue context structure */ 430 struct nix_cq_ctx_s { 431 u64 base; 432 #if defined(__BIG_ENDIAN_BITFIELD) /* W1 */ 433 u64 wrptr : 20; 434 u64 avg_con : 9; 435 u64 cint_idx : 7; 436 u64 cq_err : 1; 437 u64 qint_idx : 7; 438 u64 rsvd_81_83 : 3; 439 u64 bpid : 9; 440 u64 rsvd_69_71 : 3; 441 u64 bp_ena : 1; 442 u64 rsvd_64_67 : 4; 443 #else 444 u64 rsvd_64_67 : 4; 445 u64 bp_ena : 1; 446 u64 rsvd_69_71 : 3; 447 u64 bpid : 9; 448 u64 rsvd_81_83 : 3; 449 u64 qint_idx : 7; 450 u64 cq_err : 1; 451 u64 cint_idx : 7; 452 u64 avg_con : 9; 453 u64 wrptr : 20; 454 #endif 455 #if defined(__BIG_ENDIAN_BITFIELD) /* W2 */ 456 u64 update_time : 16; 457 u64 avg_level : 8; 458 u64 head : 20; 459 u64 tail : 20; 460 #else 461 u64 tail : 20; 462 u64 head : 20; 463 u64 avg_level : 8; 464 u64 update_time : 16; 465 #endif 466 #if defined(__BIG_ENDIAN_BITFIELD) /* W3 */ 467 u64 cq_err_int_ena : 8; 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686 u64 cq : 20; 687 u64 sqe_way_mask : 16; 688 #endif 689 #if defined(__BIG_ENDIAN_BITFIELD) /* W1 */ 690 u64 sqb_count : 16; 691 u64 default_chan : 12; 692 u64 smq_rr_quantum : 24; 693 u64 sso_ena : 1; 694 u64 xoff : 1; 695 u64 cq_ena : 1; 696 u64 smq : 9; 697 #else 698 u64 smq : 9; 699 u64 cq_ena : 1; 700 u64 xoff : 1; 701 u64 sso_ena : 1; 702 u64 smq_rr_quantum : 24; 703 u64 default_chan : 12; 704 u64 sqb_count : 16; 705 #endif 706 #if defined(__BIG_ENDIAN_BITFIELD) /* W2 */ 707 u64 rsvd_191 : 1; 708 u64 sqe_stype : 2; 709 u64 sq_int_ena : 8; 710 u64 sq_int : 8; 711 u64 sqb_aura : 20; 712 u64 smq_rr_count : 25; 713 #else 714 u64 smq_rr_count : 25; 715 u64 sqb_aura : 20; 716 u64 sq_int : 8; 717 u64 sq_int_ena : 8; 718 u64 sqe_stype : 2; 719 u64 rsvd_191 : 1; 720 #endif 721 #if defined(__BIG_ENDIAN_BITFIELD) /* W3 */ 722 u64 rsvd_255_253 : 3; 723 u64 smq_next_sq_vld : 1; 724 u64 smq_pend : 1; 725 u64 smenq_next_sqb_vld : 1; 726 u64 head_offset : 6; 727 u64 smenq_offset : 6; 728 u64 tail_offset : 6; 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854 855 enum nix_txlayer { 856 NIX_TXLAYER_OL3, 857 NIX_TXLAYER_OL4, 858 NIX_TXLAYER_IL3, 859 NIX_TXLAYER_IL4, 860 }; 861 862 struct nix_lso_format { 863 #if defined(__BIG_ENDIAN_BITFIELD) 864 u64 rsvd_19_63 : 45; 865 u64 alg : 3; 866 u64 rsvd_14_15 : 2; 867 u64 sizem1 : 2; 868 u64 rsvd_10_11 : 2; 869 u64 layer : 2; 870 u64 offset : 8; 871 #else 872 u64 offset : 8; 873 u64 layer : 2; 874 u64 rsvd_10_11 : 2; 875 u64 sizem1 : 2; 876 u64 rsvd_14_15 : 2; 877 u64 alg : 3; 878 u64 rsvd_19_63 : 45; 879 #endif 880 }; 881 882 /* NIX VTAG size */ 883 enum nix_vtag_size { 884 VTAGSIZE_T4 = 0x0, 885 VTAGSIZE_T8 = 0x1, 886 }; 887 #endif /* RVU_STRUCT_H */ 888