1 /* SPDX-License-Identifier: GPL-2.0 */ 2 /* Marvell OcteonTx2 RVU Admin Function driver 3 * 4 * Copyright (C) 2018 Marvell International Ltd. 5 * 6 * This program is free software; you can redistribute it and/or modify 7 * it under the terms of the GNU General Public License version 2 as 8 * published by the Free Software Foundation. 9 */ 10 11 #ifndef RVU_STRUCT_H 12 #define RVU_STRUCT_H 13 14 /* RVU Block revision IDs */ 15 #define RVU_BLK_RVUM_REVID 0x01 16 17 #define RVU_MULTI_BLK_VER 0x7ULL 18 19 /* RVU Block Address Enumeration */ 20 enum rvu_block_addr_e { 21 BLKADDR_RVUM = 0x0ULL, 22 BLKADDR_LMT = 0x1ULL, 23 BLKADDR_MSIX = 0x2ULL, 24 BLKADDR_NPA = 0x3ULL, 25 BLKADDR_NIX0 = 0x4ULL, 26 BLKADDR_NIX1 = 0x5ULL, 27 BLKADDR_NPC = 0x6ULL, 28 BLKADDR_SSO = 0x7ULL, 29 BLKADDR_SSOW = 0x8ULL, 30 BLKADDR_TIM = 0x9ULL, 31 BLKADDR_CPT0 = 0xaULL, 32 BLKADDR_CPT1 = 0xbULL, 33 BLKADDR_NDC_NIX0_RX = 0xcULL, 34 BLKADDR_NDC_NIX0_TX = 0xdULL, 35 BLKADDR_NDC_NPA0 = 0xeULL, 36 BLKADDR_NDC_NIX1_RX = 0x10ULL, 37 BLKADDR_NDC_NIX1_TX = 0x11ULL, 38 BLK_COUNT = 0x12ULL, 39 }; 40 41 /* RVU Block Type Enumeration */ 42 enum rvu_block_type_e { 43 BLKTYPE_RVUM = 0x0, 44 BLKTYPE_MSIX = 0x1, 45 BLKTYPE_LMT = 0x2, 46 BLKTYPE_NIX = 0x3, 47 BLKTYPE_NPA = 0x4, 48 BLKTYPE_NPC = 0x5, 49 BLKTYPE_SSO = 0x6, 50 BLKTYPE_SSOW = 0x7, 51 BLKTYPE_TIM = 0x8, 52 BLKTYPE_CPT = 0x9, 53 BLKTYPE_NDC = 0xa, 54 BLKTYPE_MAX = 0xa, 55 }; 56 57 /* RVU Admin function Interrupt Vector Enumeration */ 58 enum rvu_af_int_vec_e { 59 RVU_AF_INT_VEC_POISON = 0x0, 60 RVU_AF_INT_VEC_PFFLR = 0x1, 61 RVU_AF_INT_VEC_PFME = 0x2, 62 RVU_AF_INT_VEC_GEN = 0x3, 63 RVU_AF_INT_VEC_MBOX = 0x4, 64 RVU_AF_INT_VEC_CNT = 0x5, 65 }; 66 67 /* NPA Admin function Interrupt Vector Enumeration */ 68 enum npa_af_int_vec_e { 69 NPA_AF_INT_VEC_RVU = 0x0, 70 NPA_AF_INT_VEC_GEN = 0x1, 71 NPA_AF_INT_VEC_AQ_DONE = 0x2, 72 NPA_AF_INT_VEC_AF_ERR = 0x3, 73 NPA_AF_INT_VEC_POISON = 0x4, 74 NPA_AF_INT_VEC_CNT = 0x5, 75 }; 76 77 /* NIX Admin function Interrupt Vector Enumeration */ 78 enum nix_af_int_vec_e { 79 NIX_AF_INT_VEC_RVU = 0x0, 80 NIX_AF_INT_VEC_GEN = 0x1, 81 NIX_AF_INT_VEC_AQ_DONE = 0x2, 82 NIX_AF_INT_VEC_AF_ERR = 0x3, 83 NIX_AF_INT_VEC_POISON = 0x4, 84 NIX_AF_INT_VEC_CNT = 0x5, 85 }; 86 87 /** 88 * RVU PF Interrupt Vector Enumeration 89 */ 90 enum rvu_pf_int_vec_e { 91 RVU_PF_INT_VEC_VFFLR0 = 0x0, 92 RVU_PF_INT_VEC_VFFLR1 = 0x1, 93 RVU_PF_INT_VEC_VFME0 = 0x2, 94 RVU_PF_INT_VEC_VFME1 = 0x3, 95 RVU_PF_INT_VEC_VFPF_MBOX0 = 0x4, 96 RVU_PF_INT_VEC_VFPF_MBOX1 = 0x5, 97 RVU_PF_INT_VEC_AFPF_MBOX = 0x6, 98 RVU_PF_INT_VEC_CNT = 0x7, 99 }; 100 101 /* NPA admin queue completion enumeration */ 102 enum npa_aq_comp { 103 NPA_AQ_COMP_NOTDONE = 0x0, 104 NPA_AQ_COMP_GOOD = 0x1, 105 NPA_AQ_COMP_SWERR = 0x2, 106 NPA_AQ_COMP_CTX_POISON = 0x3, 107 NPA_AQ_COMP_CTX_FAULT = 0x4, 108 NPA_AQ_COMP_LOCKERR = 0x5, 109 }; 110 111 /* NPA admin queue context types */ 112 enum npa_aq_ctype { 113 NPA_AQ_CTYPE_AURA = 0x0, 114 NPA_AQ_CTYPE_POOL = 0x1, 115 }; 116 117 /* NPA admin queue instruction opcodes */ 118 enum npa_aq_instop { 119 NPA_AQ_INSTOP_NOP = 0x0, 120 NPA_AQ_INSTOP_INIT = 0x1, 121 NPA_AQ_INSTOP_WRITE = 0x2, 122 NPA_AQ_INSTOP_READ = 0x3, 123 NPA_AQ_INSTOP_LOCK = 0x4, 124 NPA_AQ_INSTOP_UNLOCK = 0x5, 125 }; 126 127 /* ALLOC/FREE input queues Enumeration from coprocessors */ 128 enum npa_inpq { 129 NPA_INPQ_NIX0_RX = 0x0, 130 NPA_INPQ_NIX0_TX = 0x1, 131 NPA_INPQ_NIX1_RX = 0x2, 132 NPA_INPQ_NIX1_TX = 0x3, 133 NPA_INPQ_SSO = 0x4, 134 NPA_INPQ_TIM = 0x5, 135 NPA_INPQ_DPI = 0x6, 136 NPA_INPQ_AURA_OP = 0xe, 137 NPA_INPQ_INTERNAL_RSV = 0xf, 138 }; 139 140 /* NPA admin queue instruction structure */ 141 struct npa_aq_inst_s { 142 u64 op : 4; /* W0 */ 143 u64 ctype : 4; 144 u64 lf : 9; 145 u64 reserved_17_23 : 7; 146 u64 cindex : 20; 147 u64 reserved_44_62 : 19; 148 u64 doneint : 1; 149 u64 res_addr; /* W1 */ 150 }; 151 152 /* NPA admin queue result structure */ 153 struct npa_aq_res_s { 154 u64 op : 4; /* W0 */ 155 u64 ctype : 4; 156 u64 compcode : 8; 157 u64 doneint : 1; 158 u64 reserved_17_63 : 47; 159 u64 reserved_64_127; /* W1 */ 160 }; 161 162 struct npa_aura_s { 163 u64 pool_addr; /* W0 */ 164 u64 ena : 1; /* W1 */ 165 u64 reserved_65 : 2; 166 u64 pool_caching : 1; 167 u64 pool_way_mask : 16; 168 u64 avg_con : 9; 169 u64 reserved_93 : 1; 170 u64 pool_drop_ena : 1; 171 u64 aura_drop_ena : 1; 172 u64 bp_ena : 2; 173 u64 reserved_98_103 : 6; 174 u64 aura_drop : 8; 175 u64 shift : 6; 176 u64 reserved_118_119 : 2; 177 u64 avg_level : 8; 178 u64 count : 36; /* W2 */ 179 u64 reserved_164_167 : 4; 180 u64 nix0_bpid : 9; 181 u64 reserved_177_179 : 3; 182 u64 nix1_bpid : 9; 183 u64 reserved_189_191 : 3; 184 u64 limit : 36; /* W3 */ 185 u64 reserved_228_231 : 4; 186 u64 bp : 8; 187 u64 reserved_241_243 : 3; 188 u64 fc_be : 1; 189 u64 fc_ena : 1; 190 u64 fc_up_crossing : 1; 191 u64 fc_stype : 2; 192 u64 fc_hyst_bits : 4; 193 u64 reserved_252_255 : 4; 194 u64 fc_addr; /* W4 */ 195 u64 pool_drop : 8; /* W5 */ 196 u64 update_time : 16; 197 u64 err_int : 8; 198 u64 err_int_ena : 8; 199 u64 thresh_int : 1; 200 u64 thresh_int_ena : 1; 201 u64 thresh_up : 1; 202 u64 reserved_363 : 1; 203 u64 thresh_qint_idx : 7; 204 u64 reserved_371 : 1; 205 u64 err_qint_idx : 7; 206 u64 reserved_379_383 : 5; 207 u64 thresh : 36; /* W6*/ 208 u64 rsvd_423_420 : 4; 209 u64 fc_msh_dst : 11; 210 u64 reserved_435_447 : 13; 211 u64 reserved_448_511; /* W7 */ 212 }; 213 214 struct npa_pool_s { 215 u64 stack_base; /* W0 */ 216 u64 ena : 1; 217 u64 nat_align : 1; 218 u64 reserved_66_67 : 2; 219 u64 stack_caching : 1; 220 u64 reserved_70_71 : 3; 221 u64 stack_way_mask : 16; 222 u64 buf_offset : 12; 223 u64 reserved_100_103 : 4; 224 u64 buf_size : 11; 225 u64 reserved_115_127 : 13; 226 u64 stack_max_pages : 32; 227 u64 stack_pages : 32; 228 u64 op_pc : 48; 229 u64 reserved_240_255 : 16; 230 u64 stack_offset : 4; 231 u64 reserved_260_263 : 4; 232 u64 shift : 6; 233 u64 reserved_270_271 : 2; 234 u64 avg_level : 8; 235 u64 avg_con : 9; 236 u64 fc_ena : 1; 237 u64 fc_stype : 2; 238 u64 fc_hyst_bits : 4; 239 u64 fc_up_crossing : 1; 240 u64 fc_be : 1; 241 u64 reserved_298_299 : 2; 242 u64 update_time : 16; 243 u64 reserved_316_319 : 4; 244 u64 fc_addr; /* W5 */ 245 u64 ptr_start; /* W6 */ 246 u64 ptr_end; /* W7 */ 247 u64 reserved_512_535 : 24; 248 u64 err_int : 8; 249 u64 err_int_ena : 8; 250 u64 thresh_int : 1; 251 u64 thresh_int_ena : 1; 252 u64 thresh_up : 1; 253 u64 reserved_555 : 1; 254 u64 thresh_qint_idx : 7; 255 u64 reserved_563 : 1; 256 u64 err_qint_idx : 7; 257 u64 reserved_571_575 : 5; 258 u64 thresh : 36; 259 u64 rsvd_615_612 : 4; 260 u64 fc_msh_dst : 11; 261 u64 reserved_627_639 : 13; 262 u64 reserved_640_703; /* W10 */ 263 u64 reserved_704_767; /* W11 */ 264 u64 reserved_768_831; /* W12 */ 265 u64 reserved_832_895; /* W13 */ 266 u64 reserved_896_959; /* W14 */ 267 u64 reserved_960_1023; /* W15 */ 268 }; 269 270 /* NIX admin queue completion status */ 271 enum nix_aq_comp { 272 NIX_AQ_COMP_NOTDONE = 0x0, 273 NIX_AQ_COMP_GOOD = 0x1, 274 NIX_AQ_COMP_SWERR = 0x2, 275 NIX_AQ_COMP_CTX_POISON = 0x3, 276 NIX_AQ_COMP_CTX_FAULT = 0x4, 277 NIX_AQ_COMP_LOCKERR = 0x5, 278 NIX_AQ_COMP_SQB_ALLOC_FAIL = 0x6, 279 }; 280 281 /* NIX admin queue context types */ 282 enum nix_aq_ctype { 283 NIX_AQ_CTYPE_RQ = 0x0, 284 NIX_AQ_CTYPE_SQ = 0x1, 285 NIX_AQ_CTYPE_CQ = 0x2, 286 NIX_AQ_CTYPE_MCE = 0x3, 287 NIX_AQ_CTYPE_RSS = 0x4, 288 NIX_AQ_CTYPE_DYNO = 0x5, 289 NIX_AQ_CTYPE_BAND_PROF = 0x6, 290 }; 291 292 /* NIX admin queue instruction opcodes */ 293 enum nix_aq_instop { 294 NIX_AQ_INSTOP_NOP = 0x0, 295 NIX_AQ_INSTOP_INIT = 0x1, 296 NIX_AQ_INSTOP_WRITE = 0x2, 297 NIX_AQ_INSTOP_READ = 0x3, 298 NIX_AQ_INSTOP_LOCK = 0x4, 299 NIX_AQ_INSTOP_UNLOCK = 0x5, 300 }; 301 302 /* NIX admin queue instruction structure */ 303 struct nix_aq_inst_s { 304 u64 op : 4; 305 u64 ctype : 4; 306 u64 lf : 9; 307 u64 reserved_17_23 : 7; 308 u64 cindex : 20; 309 u64 reserved_44_62 : 19; 310 u64 doneint : 1; 311 u64 res_addr; /* W1 */ 312 }; 313 314 /* NIX admin queue result structure */ 315 struct nix_aq_res_s { 316 u64 op : 4; 317 u64 ctype : 4; 318 u64 compcode : 8; 319 u64 doneint : 1; 320 u64 reserved_17_63 : 47; 321 u64 reserved_64_127; /* W1 */ 322 }; 323 324 /* NIX Completion queue context structure */ 325 struct nix_cq_ctx_s { 326 u64 base; 327 u64 rsvd_64_67 : 4; 328 u64 bp_ena : 1; 329 u64 rsvd_69_71 : 3; 330 u64 bpid : 9; 331 u64 rsvd_81_83 : 3; 332 u64 qint_idx : 7; 333 u64 cq_err : 1; 334 u64 cint_idx : 7; 335 u64 avg_con : 9; 336 u64 wrptr : 20; 337 u64 tail : 20; 338 u64 head : 20; 339 u64 avg_level : 8; 340 u64 update_time : 16; 341 u64 bp : 8; 342 u64 drop : 8; 343 u64 drop_ena : 1; 344 u64 ena : 1; 345 u64 rsvd_210_211 : 2; 346 u64 substream : 20; 347 u64 caching : 1; 348 u64 rsvd_233_235 : 3; 349 u64 qsize : 4; 350 u64 cq_err_int : 8; 351 u64 cq_err_int_ena : 8; 352 }; 353 354 /* CN10K NIX Receive queue context structure */ 355 struct nix_cn10k_rq_ctx_s { 356 u64 ena : 1; 357 u64 sso_ena : 1; 358 u64 ipsech_ena : 1; 359 u64 ena_wqwd : 1; 360 u64 cq : 20; 361 u64 rsvd_36_24 : 13; 362 u64 lenerr_dis : 1; 363 u64 csum_il4_dis : 1; 364 u64 csum_ol4_dis : 1; 365 u64 len_il4_dis : 1; 366 u64 len_il3_dis : 1; 367 u64 len_ol4_dis : 1; 368 u64 len_ol3_dis : 1; 369 u64 wqe_aura : 20; 370 u64 spb_aura : 20; 371 u64 lpb_aura : 20; 372 u64 sso_grp : 10; 373 u64 sso_tt : 2; 374 u64 pb_caching : 2; 375 u64 wqe_caching : 1; 376 u64 xqe_drop_ena : 1; 377 u64 spb_drop_ena : 1; 378 u64 lpb_drop_ena : 1; 379 u64 pb_stashing : 1; 380 u64 ipsecd_drop_ena : 1; 381 u64 chi_ena : 1; 382 u64 rsvd_127_125 : 3; 383 u64 band_prof_id : 10; /* W2 */ 384 u64 rsvd_138 : 1; 385 u64 policer_ena : 1; 386 u64 spb_sizem1 : 6; 387 u64 wqe_skip : 2; 388 u64 rsvd_150_148 : 3; 389 u64 spb_ena : 1; 390 u64 lpb_sizem1 : 12; 391 u64 first_skip : 7; 392 u64 rsvd_171 : 1; 393 u64 later_skip : 6; 394 u64 xqe_imm_size : 6; 395 u64 rsvd_189_184 : 6; 396 u64 xqe_imm_copy : 1; 397 u64 xqe_hdr_split : 1; 398 u64 xqe_drop : 8; /* W3 */ 399 u64 xqe_pass : 8; 400 u64 wqe_pool_drop : 8; 401 u64 wqe_pool_pass : 8; 402 u64 spb_aura_drop : 8; 403 u64 spb_aura_pass : 8; 404 u64 spb_pool_drop : 8; 405 u64 spb_pool_pass : 8; 406 u64 lpb_aura_drop : 8; /* W4 */ 407 u64 lpb_aura_pass : 8; 408 u64 lpb_pool_drop : 8; 409 u64 lpb_pool_pass : 8; 410 u64 rsvd_291_288 : 4; 411 u64 rq_int : 8; 412 u64 rq_int_ena : 8; 413 u64 qint_idx : 7; 414 u64 rsvd_319_315 : 5; 415 u64 ltag : 24; /* W5 */ 416 u64 good_utag : 8; 417 u64 bad_utag : 8; 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654 655 }; 656 657 /* NIX receive multicast/mirror entry structure */ 658 struct nix_rx_mce_s { 659 uint64_t op : 2; 660 uint64_t rsvd_2 : 1; 661 uint64_t eol : 1; 662 uint64_t index : 20; 663 uint64_t rsvd_31_24 : 8; 664 uint64_t pf_func : 16; 665 uint64_t next : 16; 666 }; 667 668 enum nix_lsoalg { 669 NIX_LSOALG_NOP, 670 NIX_LSOALG_ADD_SEGNUM, 671 NIX_LSOALG_ADD_PAYLEN, 672 NIX_LSOALG_ADD_OFFSET, 673 NIX_LSOALG_TCP_FLAGS, 674 }; 675 676 enum nix_txlayer { 677 NIX_TXLAYER_OL3, 678 NIX_TXLAYER_OL4, 679 NIX_TXLAYER_IL3, 680 NIX_TXLAYER_IL4, 681 }; 682 683 struct nix_lso_format { 684 u64 offset : 8; 685 u64 layer : 2; 686 u64 rsvd_10_11 : 2; 687 u64 sizem1 : 2; 688 u64 rsvd_14_15 : 2; 689 u64 alg : 3; 690 u64 rsvd_19_63 : 45; 691 }; 692 693 struct nix_rx_flowkey_alg { 694 u64 key_offset :6; 695 u64 ln_mask :1; 696 u64 fn_mask :1; 697 u64 hdr_offset :8; 698 u64 bytesm1 :5; 699 u64 lid :3; 700 u64 reserved_24_24 :1; 701 u64 ena :1; 702 u64 sel_chan :1; 703 u64 ltype_mask :4; 704 u64 ltype_match :4; 705 u64 reserved_35_63 :29; 706 }; 707 708 /* NIX VTAG size */ 709 enum nix_vtag_size { 710 VTAGSIZE_T4 = 0x0, 711 VTAGSIZE_T8 = 0x1, 712 }; 713 714 enum nix_tx_vtag_op { 715 NOP = 0x0, 716 VTAG_INSERT = 0x1, 717 VTAG_REPLACE = 0x2, 718 }; 719 720 /* NIX RX VTAG actions */ 721 #define VTAG_STRIP BIT_ULL(4) 722 #define VTAG_CAPTURE BIT_ULL(5) 723 724 #endif /* RVU_STRUCT_H */ 725