1 /* 2 * Driver for the Conexant CX25821 PCIe bridge 3 * 4 * Copyright (C) 2009 Conexant Systems Inc. 5 * Authors <shu.lin@conexant.com>, <hiep.huynh@conexant.com> 6 * 7 * This program is free software; you can redistribute it and/or modify 8 * it under the terms of the GNU General Public License as published by 9 * the Free Software Foundation; either version 2 of the License, or 10 * (at your option) any later version. 11 * 12 * This program is distributed in the hope that it will be useful, 13 * but WITHOUT ANY WARRANTY; without even the implied warranty of 14 * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the 15 * 16 * GNU General Public License for more details. 17 */ 18 19 #ifndef __CX25821_REGISTERS__ 20 #define __CX25821_REGISTERS__ 21 22 /* Risc Instructions */ 23 #define RISC_CNT_INC 0x00010000 24 #define RISC_CNT_RESET 0x00030000 25 #define RISC_IRQ1 0x01000000 26 #define RISC_IRQ2 0x02000000 27 #define RISC_EOL 0x04000000 28 #define RISC_SOL 0x08000000 29 #define RISC_WRITE 0x10000000 30 #define RISC_SKIP 0x20000000 31 #define RISC_JUMP 0x70000000 32 #define RISC_SYNC 0x80000000 33 #define RISC_RESYNC 0x80008000 34 #define RISC_READ 0x90000000 35 #define RISC_WRITERM 0xB0000000 36 #define RISC_WRITECM 0xC0000000 37 #define RISC_WRITECR 0xD0000000 38 #define RISC_WRITEC 0x50000000 39 #define RISC_READC 0xA0000000 40 41 #define RISC_SYNC_ODD 0x00000000 42 #define RISC_SYNC_EVEN 0x00000200 43 #define RISC_SYNC_ODD_VBI 0x00000006 44 #define RISC_SYNC_EVEN_VBI 0x00000207 45 #define RISC_NOOP 0xF0000000 46 47 /***************************************************************************** 48 * ASB SRAM 49 *****************************************************************************/ 50 #define TX_SRAM 0x000000 /* Transmit SRAM */ 51 52 /*****************************************************************************/ 53 #define RX_RAM 0x010000 /* Receive SRAM */ 54 55 /***************************************************************************** 56 * Application Layer (AL) 57 *****************************************************************************/ 58 #define DEV_CNTRL2 0x040000 /* Device control */ 59 #define FLD_RUN_RISC 0x00000020 60 61 /* ***************************************************************************** */ 62 #define PCI_INT_MSK 0x040010 /* PCI interrupt mask */ 63 #define PCI_INT_STAT 0x040014 /* PCI interrupt status */ 64 #define PCI_INT_MSTAT 0x040018 /* PCI interrupt masked status */ 65 #define FLD_HAMMERHEAD_INT (1 << 27) 66 #define FLD_UART_INT (1 << 26) 67 #define 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status */ 95 #define VID_A_INT_MSTAT 0x040028 /* Video A interrupt masked status */ 96 #define VID_A_INT_SSTAT 0x04002C /* Video A interrupt set status */ 97 98 /* ***************************************************************************** */ 99 #define VID_B_INT_MSK 0x040030 /* Video B interrupt mask */ 100 #define VID_B_INT_STAT 0x040034 /* Video B interrupt status */ 101 #define VID_B_INT_MSTAT 0x040038 /* Video B interrupt masked status */ 102 #define VID_B_INT_SSTAT 0x04003C /* Video B interrupt set status */ 103 104 /* ***************************************************************************** */ 105 #define VID_C_INT_MSK 0x040040 /* Video C interrupt mask */ 106 #define VID_C_INT_STAT 0x040044 /* Video C interrupt status */ 107 #define VID_C_INT_MSTAT 0x040048 /* Video C interrupt masked status */ 108 #define VID_C_INT_SSTAT 0x04004C /* Video C interrupt set status */ 109 110 /* ***************************************************************************** */ 111 #define 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status */ 127 128 /* ***************************************************************************** */ 129 #define VID_G_INT_MSK 0x040080 /* Video G interrupt mask */ 130 #define VID_G_INT_STAT 0x040084 /* Video G interrupt status */ 131 #define VID_G_INT_MSTAT 0x040088 /* Video G interrupt masked status */ 132 #define VID_G_INT_SSTAT 0x04008C /* Video G interrupt set status */ 133 134 /* ***************************************************************************** */ 135 #define VID_H_INT_MSK 0x040090 /* Video H interrupt mask */ 136 #define VID_H_INT_STAT 0x040094 /* Video H interrupt status */ 137 #define VID_H_INT_MSTAT 0x040098 /* Video H interrupt masked status */ 138 #define VID_H_INT_SSTAT 0x04009C /* Video H interrupt set status */ 139 140 /* ***************************************************************************** */ 141 #define VID_I_INT_MSK 0x0400A0 /* Video I interrupt mask */ 142 #define VID_I_INT_STAT 0x0400A4 /* Video I interrupt status */ 143 #define VID_I_INT_MSTAT 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***************************************************************************** */ 236 #define GPIO_LO 0x110010 /* Lower of GPIO pins [31:0] */ 237 #define GPIO_HI 0x110014 /* Upper WORD of GPIO pins [47:31] */ 238 239 #define GPIO_LO_OE 0x110018 /* Lower of GPIO output enable [31:0] */ 240 #define GPIO_HI_OE 0x11001C /* Upper word of GPIO output enable [47:32] */ 241 242 #define GPIO_LO_INT_MSK 0x11003C /* GPIO interrupt mask */ 243 #define GPIO_LO_INT_STAT 0x110044 /* GPIO interrupt status */ 244 #define GPIO_LO_INT_MSTAT 0x11004C /* GPIO interrupt masked status */ 245 #define GPIO_LO_ISM_SNS 0x110054 /* GPIO interrupt sensitivity */ 246 #define GPIO_LO_ISM_POL 0x11005C /* GPIO interrupt polarity */ 247 248 #define GPIO_HI_INT_MSK 0x110040 /* GPIO interrupt mask */ 249 #define GPIO_HI_INT_STAT 0x110048 /* GPIO interrupt status */ 250 #define GPIO_HI_INT_MSTAT 0x110050 /* GPIO interrupt masked status */ 251 #define GPIO_HI_ISM_SNS 0x110058 /* GPIO interrupt sensitivity */ 252 #define GPIO_HI_ISM_POL 0x110060 /* GPIO interrupt polarity */ 253 254 #define FLD_GPIO43_INT (1 << 11) 255 #define FLD_GPIO42_INT (1 << 10) 256 #define FLD_GPIO41_INT (1 << 9) 257 #define FLD_GPIO40_INT (1 << 8) 258 259 #define FLD_GPIO9_INT (1 << 9) 260 #define FLD_GPIO8_INT (1 << 8) 261 #define FLD_GPIO7_INT (1 << 7) 262 #define FLD_GPIO6_INT (1 << 6) 263 #define FLD_GPIO5_INT (1 << 5) 264 #define FLD_GPIO4_INT (1 << 4) 265 #define FLD_GPIO3_INT (1 << 3) 266 #define FLD_GPIO2_INT (1 << 2) 267 #define FLD_GPIO1_INT (1 << 1) 268 #define FLD_GPIO0_INT (1 << 0) 269 270 /* ***************************************************************************** */ 271 #define TC_REQ 0x040090 /* Rider PCI Express traFFic class request */ 272 273 /* ***************************************************************************** */ 274 #define TC_REQ_SET 0x040094 /* Rider PCI Express traFFic class request set */ 275 276 /* ***************************************************************************** */ 277 /* Rider */ 278 /* ***************************************************************************** */ 279 280 /* PCI Compatible Header */ 281 /* ***************************************************************************** */ 282 #define RDR_CFG0 0x050000 283 #define RDR_VENDOR_DEVICE_ID_CFG 0x050000 284 285 /* ***************************************************************************** */ 286 #define RDR_CFG1 0x050004 287 288 /* ***************************************************************************** */ 289 #define RDR_CFG2 0x050008 290 291 /* ***************************************************************************** */ 292 #define RDR_CFG3 0x05000C 293 294 /* ***************************************************************************** */ 295 #define RDR_CFG4 0x050010 296 297 /* ***************************************************************************** */ 298 #define RDR_CFG5 0x050014 299 300 /* ***************************************************************************** */ 301 #define RDR_CFG6 0x050018 302 303 /* ***************************************************************************** */ 304 #define RDR_CFG7 0x05001C 305 306 /* ***************************************************************************** */ 307 #define RDR_CFG8 0x050020 308 309 /* ***************************************************************************** */ 310 #define RDR_CFG9 0x050024 311 312 /* ***************************************************************************** */ 313 #define RDR_CFGA 0x050028 314 315 /* ***************************************************************************** */ 316 #define RDR_CFGB 0x05002C 317 #define RDR_SUSSYSTEM_ID_CFG 0x05002C 318 319 /* ***************************************************************************** */ 320 #define RDR_CFGC 0x050030 321 322 /* ***************************************************************************** */ 323 #define RDR_CFGD 0x050034 324 325 /* ***************************************************************************** */ 326 #define RDR_CFGE 0x050038 327 328 /* ***************************************************************************** */ 329 #define RDR_CFGF 0x05003C 330 331 /* ***************************************************************************** */ 332 /* PCI-Express Capabilities */ 333 /* ***************************************************************************** */ 334 #define RDR_PECAP 0x050040 335 336 /* ***************************************************************************** */ 337 #define RDR_PEDEVCAP 0x050044 338 339 /* ***************************************************************************** */ 340 #define RDR_PEDEVSC 0x050048 341 342 /* ***************************************************************************** */ 343 #define RDR_PELINKCAP 0x05004C 344 345 /* ***************************************************************************** */ 346 #define RDR_PELINKSC 0x050050 347 348 /* ***************************************************************************** */ 349 #define RDR_PMICAP 0x050080 350 351 /* ***************************************************************************** */ 352 #define RDR_PMCSR 0x050084 353 354 /* ***************************************************************************** */ 355 #define RDR_VPDCAP 0x050090 356 357 /* ***************************************************************************** */ 358 #define RDR_VPDDATA 0x050094 359 360 /* ***************************************************************************** */ 361 #define RDR_MSICAP 0x0500A0 362 363 /* ***************************************************************************** */ 364 #define RDR_MSIARL 0x0500A4 365 366 /* ***************************************************************************** */ 367 #define RDR_MSIARU 0x0500A8 368 369 /* ***************************************************************************** */ 370 #define RDR_MSIDATA 0x0500AC 371 372 /* ***************************************************************************** */ 373 /* PCI Express Extended Capabilities */ 374 /* ***************************************************************************** */ 375 #define RDR_AERXCAP 0x050100 376 377 /* ***************************************************************************** */ 378 #define RDR_AERUESTA 0x050104 379 380 /* ***************************************************************************** */ 381 #define RDR_AERUEMSK 0x050108 382 383 /* ***************************************************************************** */ 384 #define RDR_AERUESEV 0x05010C 385 386 /* ***************************************************************************** */ 387 #define RDR_AERCESTA 0x050110 388 389 /* ***************************************************************************** */ 390 #define RDR_AERCEMSK 0x050114 391 392 /* ***************************************************************************** */ 393 #define RDR_AERCC 0x050118 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***************************************************************************** */ 420 #define RDR_VCR0_CAP 0x050210 421 422 /* ***************************************************************************** */ 423 #define RDR_VCR0_CTRL 0x050214 424 425 /* ***************************************************************************** */ 426 #define RDR_VCR0_STAT 0x050218 427 428 /* ***************************************************************************** */ 429 #define RDR_VCR1_CAP 0x05021C 430 431 /* ***************************************************************************** */ 432 #define RDR_VCR1_CTRL 0x050220 433 434 /* ***************************************************************************** */ 435 #define RDR_VCR1_STAT 0x050224 436 437 /* ***************************************************************************** */ 438 #define RDR_VCR2_CAP 0x050228 439 440 /* ***************************************************************************** */ 441 #define RDR_VCR2_CTRL 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RDR_VCARB3 0x05024C 466 467 /* ***************************************************************************** */ 468 #define RDR_VCARB4 0x050250 469 470 /* ***************************************************************************** */ 471 #define RDR_VCARB5 0x050254 472 473 /* ***************************************************************************** */ 474 #define RDR_VCARB6 0x050258 475 476 /* ***************************************************************************** */ 477 #define RDR_VCARB7 0x05025C 478 479 /* ***************************************************************************** */ 480 #define RDR_RDRSTAT0 0x050300 481 482 /* ***************************************************************************** */ 483 #define RDR_RDRSTAT1 0x050304 484 485 /* ***************************************************************************** */ 486 #define RDR_RDRCTL0 0x050308 487 488 /* ***************************************************************************** */ 489 #define RDR_RDRCTL1 0x05030C 490 491 /* ***************************************************************************** */ 492 /* Transaction Layer Registers */ 493 /* ***************************************************************************** */ 494 #define RDR_TLSTAT0 0x050310 495 496 /* ***************************************************************************** */ 497 #define RDR_TLSTAT1 0x050314 498 499 /* ***************************************************************************** */ 500 #define RDR_TLCTL0 0x050318 501 #define FLD_CFG_UR_CPL_MODE 0x00000040 502 #define FLD_CFG_CORR_ERR_QUITE 0x00000020 503 #define FLD_CFG_RCB_CK_EN 0x00000010 504 #define FLD_CFG_BNDRY_CK_EN 0x00000008 505 #define FLD_CFG_BYTE_EN_CK_EN 0x00000004 506 #define FLD_CFG_RELAX_ORDER_MSK 0x00000002 507 #define FLD_CFG_TAG_ORDER_EN 0x00000001 508 509 /* ***************************************************************************** */ 510 #define RDR_TLCTL1 0x05031C 511 512 /* ***************************************************************************** */ 513 #define RDR_REQRCAL 0x050320 514 515 /* ***************************************************************************** */ 516 #define RDR_REQRCAU 0x050324 517 518 /* ***************************************************************************** */ 519 #define RDR_REQEPA 0x050328 520 521 /* ***************************************************************************** */ 522 #define RDR_REQCTRL 0x05032C 523 524 /* ***************************************************************************** */ 525 #define RDR_REQSTAT 0x050330 526 527 /* ***************************************************************************** */ 528 #define RDR_TL_TEST 0x050334 529 530 /* ***************************************************************************** */ 531 #define RDR_VCR01_CTL 0x050348 532 533 /* ***************************************************************************** */ 534 #define RDR_VCR23_CTL 0x05034C 535 536 /* ***************************************************************************** */ 537 #define RDR_RX_VCR0_FC 0x050350 538 539 /* ***************************************************************************** */ 540 #define RDR_RX_VCR1_FC 0x050354 541 542 /* ***************************************************************************** */ 543 #define RDR_RX_VCR2_FC 0x050358 544 545 /* ***************************************************************************** */ 546 #define RDR_RX_VCR3_FC 0x05035C 547 548 /* ***************************************************************************** */ 549 /* Data Link Layer Registers */ 550 /* ***************************************************************************** */ 551 #define RDR_DLLSTAT 0x050360 552 553 /* ***************************************************************************** */ 554 #define RDR_DLLCTRL 0x050364 555 556 /* ***************************************************************************** */ 557 #define RDR_REPLAYTO 0x050368 558 559 /* ***************************************************************************** */ 560 #define RDR_ACKLATTO 0x05036C 561 562 /* ***************************************************************************** */ 563 /* MAC Layer Registers */ 564 /* ***************************************************************************** */ 565 #define RDR_MACSTAT0 0x050380 566 567 /* ***************************************************************************** */ 568 #define RDR_MACSTAT1 0x050384 569 570 /* ***************************************************************************** */ 571 #define RDR_MACCTRL0 0x050388 572 573 /* ***************************************************************************** */ 574 #define RDR_MACCTRL1 0x05038C 575 576 /* ***************************************************************************** */ 577 #define RDR_MACCTRL2 0x050390 578 579 /* ***************************************************************************** */ 580 #define RDR_MAC_LB_DATA 0x050394 581 582 /* ***************************************************************************** */ 583 #define RDR_L0S_EXIT_LAT 0x050398 584 585 /* ***************************************************************************** */ 586 /* DMAC */ 587 /* ***************************************************************************** */ 588 #define DMA1_PTR1 0x100000 /* DMA Current Ptr : Ch#1 */ 589 590 /* ***************************************************************************** */ 591 #define DMA2_PTR1 0x100004 /* DMA Current Ptr : Ch#2 */ 592 593 /* ***************************************************************************** */ 594 #define DMA3_PTR1 0x100008 /* DMA Current Ptr : Ch#3 */ 595 596 /* ***************************************************************************** */ 597 #define DMA4_PTR1 0x10000C /* DMA Current Ptr : Ch#4 */ 598 599 /* ***************************************************************************** */ 600 #define DMA5_PTR1 0x100010 /* DMA Current Ptr : Ch#5 */ 601 602 /* ***************************************************************************** */ 603 #define DMA6_PTR1 0x100014 /* DMA Current Ptr : Ch#6 */ 604 605 /* ***************************************************************************** */ 606 #define DMA7_PTR1 0x100018 /* DMA Current Ptr : Ch#7 */ 607 608 /* ***************************************************************************** */ 609 #define DMA8_PTR1 0x10001C /* DMA Current Ptr : Ch#8 */ 610 611 /* ***************************************************************************** */ 612 #define DMA9_PTR1 0x100020 /* DMA Current Ptr : Ch#9 */ 613 614 /* ***************************************************************************** */ 615 #define DMA10_PTR1 0x100024 /* DMA Current Ptr : Ch#10 */ 616 617 /* ***************************************************************************** */ 618 #define DMA11_PTR1 0x100028 /* DMA Current Ptr : Ch#11 */ 619 620 /* ***************************************************************************** */ 621 #define DMA12_PTR1 0x10002C /* DMA Current Ptr : Ch#12 */ 622 623 /* ***************************************************************************** */ 624 #define DMA13_PTR1 0x100030 /* DMA Current Ptr : Ch#13 */ 625 626 /* ***************************************************************************** */ 627 #define DMA14_PTR1 0x100034 /* DMA Current Ptr : Ch#14 */ 628 629 /* ***************************************************************************** */ 630 #define DMA15_PTR1 0x100038 /* DMA Current Ptr : Ch#15 */ 631 632 /* ***************************************************************************** */ 633 #define DMA16_PTR1 0x10003C /* DMA Current Ptr : Ch#16 */ 634 635 /* ***************************************************************************** */ 636 #define DMA17_PTR1 0x100040 /* DMA Current Ptr : Ch#17 */ 637 638 /* ***************************************************************************** */ 639 #define DMA18_PTR1 0x100044 /* DMA Current Ptr : Ch#18 */ 640 641 /* ***************************************************************************** */ 642 #define DMA19_PTR1 0x100048 /* DMA Current Ptr : Ch#19 */ 643 644 /* ***************************************************************************** */ 645 #define DMA20_PTR1 0x10004C /* DMA Current Ptr : Ch#20 */ 646 647 /* ***************************************************************************** */ 648 #define DMA21_PTR1 0x100050 /* DMA Current Ptr : Ch#21 */ 649 650 /* ***************************************************************************** */ 651 #define DMA22_PTR1 0x100054 /* DMA Current Ptr : Ch#22 */ 652 653 /* ***************************************************************************** */ 654 #define DMA23_PTR1 0x100058 /* DMA Current Ptr : Ch#23 */ 655 656 /* ***************************************************************************** */ 657 #define DMA24_PTR1 0x10005C /* DMA Current Ptr : Ch#24 */ 658 659 /* ***************************************************************************** */ 660 #define DMA25_PTR1 0x100060 /* DMA Current Ptr : Ch#25 */ 661 662 /* ***************************************************************************** */ 663 #define DMA26_PTR1 0x100064 /* DMA Current Ptr : Ch#26 */ 664 665 /* ***************************************************************************** */ 666 #define DMA1_PTR2 0x100080 /* DMA Tab Ptr : Ch#1 */ 667 668 /* ***************************************************************************** */ 669 #define DMA2_PTR2 0x100084 /* DMA Tab Ptr : Ch#2 */ 670 671 /* ***************************************************************************** */ 672 #define DMA3_PTR2 0x100088 /* DMA Tab Ptr : Ch#3 */ 673 674 /* ***************************************************************************** */ 675 #define DMA4_PTR2 0x10008C /* DMA Tab Ptr : Ch#4 */ 676 677 /* ***************************************************************************** */ 678 #define DMA5_PTR2 0x100090 /* DMA Tab Ptr : Ch#5 */ 679 680 /* ***************************************************************************** */ 681 #define DMA6_PTR2 0x100094 /* DMA Tab Ptr : Ch#6 */ 682 683 /* ***************************************************************************** */ 684 #define DMA7_PTR2 0x100098 /* DMA Tab Ptr : Ch#7 */ 685 686 /* ***************************************************************************** */ 687 #define DMA8_PTR2 0x10009C /* DMA Tab Ptr : Ch#8 */ 688 689 /* ***************************************************************************** */ 690 #define DMA9_PTR2 0x1000A0 /* DMA Tab Ptr : Ch#9 */ 691 692 /* ***************************************************************************** */ 693 #define DMA10_PTR2 0x1000A4 /* DMA Tab Ptr : Ch#10 */ 694 695 /* ***************************************************************************** */ 696 #define DMA11_PTR2 0x1000A8 /* DMA Tab Ptr : Ch#11 */ 697 698 /* ***************************************************************************** */ 699 #define DMA12_PTR2 0x1000AC /* DMA Tab Ptr : Ch#12 */ 700 701 /* ***************************************************************************** */ 702 #define DMA13_PTR2 0x1000B0 /* DMA Tab Ptr : Ch#13 */ 703 704 /* ***************************************************************************** */ 705 #define DMA14_PTR2 0x1000B4 /* DMA Tab Ptr : Ch#14 */ 706 707 /* ***************************************************************************** */ 708 #define DMA15_PTR2 0x1000B8 /* DMA Tab Ptr : Ch#15 */ 709 710 /* ***************************************************************************** */ 711 #define DMA16_PTR2 0x1000BC /* DMA Tab Ptr : Ch#16 */ 712 713 /* ***************************************************************************** */ 714 #define DMA17_PTR2 0x1000C0 /* DMA Tab Ptr : Ch#17 */ 715 716 /* ***************************************************************************** */ 717 #define DMA18_PTR2 0x1000C4 /* DMA Tab Ptr : Ch#18 */ 718 719 /* ***************************************************************************** */ 720 #define DMA19_PTR2 0x1000C8 /* DMA Tab Ptr : Ch#19 */ 721 722 /* ***************************************************************************** */ 723 #define DMA20_PTR2 0x1000CC /* DMA Tab Ptr : Ch#20 */ 724 725 /* ***************************************************************************** */ 726 #define DMA21_PTR2 0x1000D0 /* DMA Tab Ptr : Ch#21 */ 727 728 /* ***************************************************************************** */ 729 #define DMA22_PTR2 0x1000D4 /* DMA Tab Ptr : Ch#22 */ 730 731 /* ***************************************************************************** */ 732 #define DMA23_PTR2 0x1000D8 /* DMA Tab Ptr : Ch#23 */ 733 734 /* ***************************************************************************** */ 735 #define DMA24_PTR2 0x1000DC /* DMA Tab Ptr : Ch#24 */ 736 737 /* ***************************************************************************** */ 738 #define DMA25_PTR2 0x1000E0 /* DMA Tab Ptr : Ch#25 */ 739 740 /* ***************************************************************************** */ 741 #define DMA26_PTR2 0x1000E4 /* DMA Tab Ptr : Ch#26 */ 742 743 /* ***************************************************************************** */ 744 #define DMA1_CNT1 0x100100 /* DMA BuFFer Size : Ch#1 */ 745 746 /* ***************************************************************************** */ 747 #define DMA2_CNT1 0x100104 /* DMA BuFFer Size : Ch#2 */ 748 749 /* ***************************************************************************** */ 750 #define DMA3_CNT1 0x100108 /* DMA BuFFer Size : Ch#3 */ 751 752 /* ***************************************************************************** */ 753 #define DMA4_CNT1 0x10010C /* DMA BuFFer Size : Ch#4 */ 754 755 /* ***************************************************************************** */ 756 #define DMA5_CNT1 0x100110 /* DMA BuFFer Size : Ch#5 */ 757 758 /* ***************************************************************************** */ 759 #define DMA6_CNT1 0x100114 /* DMA BuFFer Size : Ch#6 */ 760 761 /* ***************************************************************************** */ 762 #define DMA7_CNT1 0x100118 /* DMA BuFFer Size : Ch#7 */ 763 764 /* ***************************************************************************** */ 765 #define DMA8_CNT1 0x10011C /* DMA BuFFer Size : Ch#8 */ 766 767 /* ***************************************************************************** */ 768 #define DMA9_CNT1 0x100120 /* DMA BuFFer Size : Ch#9 */ 769 770 /* ***************************************************************************** */ 771 #define DMA10_CNT1 0x100124 /* DMA BuFFer Size : Ch#10 */ 772 773 /* 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***************************************************************************** */ 810 #define DMA23_CNT1 0x100158 /* DMA BuFFer Size : Ch#23 */ 811 812 /* ***************************************************************************** */ 813 #define DMA24_CNT1 0x10015C /* DMA BuFFer Size : Ch#24 */ 814 815 /* ***************************************************************************** */ 816 #define DMA25_CNT1 0x100160 /* DMA BuFFer Size : Ch#25 */ 817 818 /* ***************************************************************************** */ 819 #define DMA26_CNT1 0x100164 /* DMA BuFFer Size : Ch#26 */ 820 821 /* ***************************************************************************** */ 822 #define DMA1_CNT2 0x100180 /* DMA Table Size : Ch#1 */ 823 824 /* ***************************************************************************** */ 825 #define DMA2_CNT2 0x100184 /* DMA Table Size : Ch#2 */ 826 827 /* ***************************************************************************** */ 828 #define DMA3_CNT2 0x100188 /* DMA Table Size : Ch#3 */ 829 830 /* ***************************************************************************** */ 831 #define DMA4_CNT2 0x10018C /* DMA Table Size : Ch#4 */ 832 833 /* ***************************************************************************** */ 834 #define DMA5_CNT2 0x100190 /* DMA Table Size : Ch#5 */ 835 836 /* ***************************************************************************** */ 837 #define DMA6_CNT2 0x100194 /* DMA Table Size : Ch#6 */ 838 839 /* ***************************************************************************** */ 840 #define DMA7_CNT2 0x100198 /* DMA Table Size : Ch#7 */ 841 842 /* ***************************************************************************** */ 843 #define DMA8_CNT2 0x10019C /* DMA Table Size : Ch#8 */ 844 845 /* ***************************************************************************** */ 846 #define DMA9_CNT2 0x1001A0 /* DMA Table Size : Ch#9 */ 847 848 /* ***************************************************************************** */ 849 #define DMA10_CNT2 0x1001A4 /* DMA Table Size : Ch#10 */ 850 851 /* ***************************************************************************** */ 852 #define DMA11_CNT2 0x1001A8 /* DMA Table Size : Ch#11 */ 853 854 /* ***************************************************************************** */ 855 #define DMA12_CNT2 0x1001AC /* DMA Table Size : Ch#12 */ 856 857 /* ***************************************************************************** */ 858 #define DMA13_CNT2 0x1001B0 /* DMA Table Size : Ch#13 */ 859 860 /* ***************************************************************************** */ 861 #define DMA14_CNT2 0x1001B4 /* DMA Table Size : Ch#14 */ 862 863 /* ***************************************************************************** */ 864 #define DMA15_CNT2 0x1001B8 /* DMA Table Size : Ch#15 */ 865 866 /* ***************************************************************************** */ 867 #define DMA16_CNT2 0x1001BC /* DMA Table Size : Ch#16 */ 868 869 /* ***************************************************************************** */ 870 #define DMA17_CNT2 0x1001C0 /* DMA Table Size : Ch#17 */ 871 872 /* ***************************************************************************** */ 873 #define DMA18_CNT2 0x1001C4 /* DMA Table Size : Ch#18 */ 874 875 /* ***************************************************************************** */ 876 #define DMA19_CNT2 0x1001C8 /* DMA Table Size : Ch#19 */ 877 878 /* ***************************************************************************** */ 879 #define DMA20_CNT2 0x1001CC /* DMA Table Size : Ch#20 */ 880 881 /* ***************************************************************************** */ 882 #define DMA21_CNT2 0x1001D0 /* DMA Table Size : Ch#21 */ 883 884 /* ***************************************************************************** */ 885 #define DMA22_CNT2 0x1001D4 /* DMA Table Size : Ch#22 */ 886 887 /* ***************************************************************************** */ 888 #define DMA23_CNT2 0x1001D8 /* DMA Table Size : Ch#23 */ 889 890 /* ***************************************************************************** */ 891 #define DMA24_CNT2 0x1001DC /* DMA Table Size : Ch#24 */ 892 893 /* ***************************************************************************** */ 894 #define DMA25_CNT2 0x1001E0 /* DMA Table Size : Ch#25 */ 895 896 /* ***************************************************************************** */ 897 #define DMA26_CNT2 0x1001E4 /* DMA Table Size : Ch#26 */ 898 899 /* ***************************************************************************** */ 900 /* ITG */ 901 /* ***************************************************************************** */ 902 #define TM_CNT_LDW 0x110000 /* Timer : Counter low */ 903 904 /* ***************************************************************************** */ 905 #define TM_CNT_UW 0x110004 /* Timer : Counter high word */ 906 907 /* ***************************************************************************** */ 908 #define TM_LMT_LDW 0x110008 /* Timer : Limit low */ 909 910 /* ***************************************************************************** */ 911 #define TM_LMT_UW 0x11000C /* Timer : Limit high word */ 912 913 /* ***************************************************************************** */ 914 #define GP0_IO 0x110010 /* GPIO output enables data I/O */ 915 #define FLD_GP_OE 0x00FF0000 /* GPIO: GP_OE output enable */ 916 #define FLD_GP_IN 0x0000FF00 /* GPIO: GP_IN status */ 917 #define FLD_GP_OUT 0x000000FF /* GPIO: GP_OUT control */ 918 919 /* ***************************************************************************** */ 920 #define GPIO_ISM 0x110014 /* GPIO interrupt sensitivity mode */ 921 #define FLD_GP_ISM_SNS 0x00000070 922 #define FLD_GP_ISM_POL 0x00000007 923 924 /* ***************************************************************************** */ 925 #define SOFT_RESET 0x11001C /* Output system reset reg */ 926 #define FLD_PECOS_SOFT_RESET 0x00000001 927 928 /* ***************************************************************************** */ 929 #define MC416_RWD 0x110020 /* MC416 GPIO[18:3] pin */ 930 #define MC416_OEN 0x110024 /* Output enable of GPIO[18:3] */ 931 #define MC416_CTL 0x110028 932 933 /* ***************************************************************************** */ 934 #define ALT_PIN_OUT_SEL 0x11002C /* Alternate GPIO output select */ 935 936 #define FLD_ALT_GPIO_OUT_SEL 0xF0000000 937 /* 0 Disabled <-- default */ 938 /* 1 GPIO[0] */ 939 /* 2 GPIO[10] */ 940 /* 3 VIP_656_DATA_VAL */ 941 /* 4 VIP_656_DATA[0] */ 942 /* 5 VIP_656_CLK */ 943 /* 6 VIP_656_DATA_EXT[1] */ 944 /* 7 VIP_656_DATA_EXT[0] */ 945 /* 8 ATT_IF */ 946 947 #define FLD_AUX_PLL_CLK_ALT_SEL 0x0F000000 948 /* 0 AUX_PLL_CLK<-- default */ 949 /* 1 GPIO[2] */ 950 /* 2 GPIO[10] */ 951 /* 3 VIP_656_DATA_VAL */ 952 /* 4 VIP_656_DATA[0] */ 953 /* 5 VIP_656_CLK */ 954 /* 6 VIP_656_DATA_EXT[1] */ 955 /* 7 VIP_656_DATA_EXT[0] */ 956 957 #define FLD_IR_TX_ALT_SEL 0x00F00000 958 /* 0 IR_TX <-- default */ 959 /* 1 GPIO[1] */ 960 /* 2 GPIO[10] */ 961 /* 3 VIP_656_DATA_VAL */ 962 /* 4 VIP_656_DATA[0] */ 963 /* 5 VIP_656_CLK */ 964 /* 6 VIP_656_DATA_EXT[1] */ 965 /* 7 VIP_656_DATA_EXT[0] */ 966 967 #define FLD_IR_RX_ALT_SEL 0x000F0000 968 /* 0 IR_RX <-- default */ 969 /* 1 GPIO[0] */ 970 /* 2 GPIO[10] */ 971 /* 3 VIP_656_DATA_VAL */ 972 /* 4 VIP_656_DATA[0] */ 973 /* 5 VIP_656_CLK */ 974 /* 6 VIP_656_DATA_EXT[1] */ 975 /* 7 VIP_656_DATA_EXT[0] */ 976 977 #define FLD_GPIO10_ALT_SEL 0x0000F000 978 /* 0 GPIO[10] <-- default */ 979 /* 1 GPIO[0] */ 980 /* 2 GPIO[10] */ 981 /* 3 VIP_656_DATA_VAL */ 982 /* 4 VIP_656_DATA[0] */ 983 /* 5 VIP_656_CLK */ 984 /* 6 VIP_656_DATA_EXT[1] */ 985 /* 7 VIP_656_DATA_EXT[0] */ 986 987 #define FLD_GPIO2_ALT_SEL 0x00000F00 988 /* 0 GPIO[2] <-- default */ 989 /* 1 GPIO[1] */ 990 /* 2 GPIO[10] */ 991 /* 3 VIP_656_DATA_VAL */ 992 /* 4 VIP_656_DATA[0] */ 993 /* 5 VIP_656_CLK */ 994 /* 6 VIP_656_DATA_EXT[1] */ 995 /* 7 VIP_656_DATA_EXT[0] */ 996 997 #define FLD_GPIO1_ALT_SEL 0x000000F0 998 /* 0 GPIO[1] <-- default */ 999 /* 1 GPIO[0] */ 1000 /* 2 GPIO[10] */ 1001 /* 3 VIP_656_DATA_VAL */ 1002 /* 4 VIP_656_DATA[0] */ 1003 /* 5 VIP_656_CLK */ 1004 /* 6 VIP_656_DATA_EXT[1] */ 1005 /* 7 VIP_656_DATA_EXT[0] */ 1006 1007 #define FLD_GPIO0_ALT_SEL 0x0000000F 1008 /* 0 GPIO[0] <-- default */ 1009 /* 1 GPIO[1] */ 1010 /* 2 GPIO[10] */ 1011 /* 3 VIP_656_DATA_VAL */ 1012 /* 4 VIP_656_DATA[0] */ 1013 /* 5 VIP_656_CLK */ 1014 /* 6 VIP_656_DATA_EXT[1] */ 1015 /* 7 VIP_656_DATA_EXT[0] */ 1016 1017 #define ALT_PIN_IN_SEL 0x110030 /* Alternate GPIO input select */ 1018 1019 #define FLD_GPIO10_ALT_IN_SEL 0x0000F000 1020 /* 0 GPIO[10] <-- default */ 1021 /* 1 IR_RX */ 1022 /* 2 IR_TX */ 1023 /* 3 AUX_PLL_CLK */ 1024 /* 4 IF_ATT_SEL */ 1025 /* 5 GPIO[0] */ 1026 /* 6 GPIO[1] */ 1027 /* 7 GPIO[2] */ 1028 1029 #define FLD_GPIO2_ALT_IN_SEL 0x00000F00 1030 /* 0 GPIO[2] <-- default */ 1031 /* 1 IR_RX */ 1032 /* 2 IR_TX */ 1033 /* 3 AUX_PLL_CLK */ 1034 /* 4 IF_ATT_SEL */ 1035 1036 #define FLD_GPIO1_ALT_IN_SEL 0x000000F0 1037 /* 0 GPIO[1] <-- default */ 1038 /* 1 IR_RX */ 1039 /* 2 IR_TX */ 1040 /* 3 AUX_PLL_CLK */ 1041 /* 4 IF_ATT_SEL */ 1042 1043 #define FLD_GPIO0_ALT_IN_SEL 0x0000000F 1044 /* 0 GPIO[0] <-- default */ 1045 /* 1 IR_RX */ 1046 /* 2 IR_TX */ 1047 /* 3 AUX_PLL_CLK */ 1048 /* 4 IF_ATT_SEL */ 1049 1050 /* ***************************************************************************** */ 1051 #define TEST_BUS_CTL1 0x110040 /* Test bus control register #1 */ 1052 1053 /* ***************************************************************************** */ 1054 #define TEST_BUS_CTL2 0x110044 /* Test bus control register #2 */ 1055 1056 /* ***************************************************************************** */ 1057 #define CLK_DELAY 0x110048 /* Clock delay */ 1058 #define FLD_MOE_CLK_DIS 0x80000000 /* Disable MoE clock */ 1059 1060 /* ***************************************************************************** */ 1061 #define PAD_CTRL 0x110068 /* Pad drive strength control */ 1062 1063 /* ***************************************************************************** */ 1064 #define MBIST_CTRL 0x110050 /* SRAM memory built-in self test control */ 1065 1066 /* ***************************************************************************** */ 1067 #define MBIST_STAT 0x110054 /* SRAM memory built-in self test status */ 1068 1069 /* ***************************************************************************** */ 1070 /* PLL registers */ 1071 /* ***************************************************************************** */ 1072 #define PLL_A_INT_FRAC 0x110088 1073 #define PLL_A_POST_STAT_BIST 0x11008C 1074 #define PLL_B_INT_FRAC 0x110090 1075 #define PLL_B_POST_STAT_BIST 0x110094 1076 #define PLL_C_INT_FRAC 0x110098 1077 #define PLL_C_POST_STAT_BIST 0x11009C 1078 #define PLL_D_INT_FRAC 0x1100A0 1079 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***************************************************************************** */ 1103 #define VID_A_VBI_CTL 0x130088 /* Video A VBI miscellaneous control */ 1104 #define FLD_VID_A_VIP_EXT 0x00000003 1105 1106 /* ***************************************************************************** */ 1107 #define VID_B_DMA 0x130100 /* Video B DMA data port */ 1108 1109 /* ***************************************************************************** */ 1110 #define VBI_B_DMA 0x130108 /* VBI B DMA data port */ 1111 1112 /* ***************************************************************************** */ 1113 #define VID_B_SRC_SEL 0x130144 /* Video B source select */ 1114 #define FLD_VID_B_SRC_SEL 0x00000000 1115 1116 /* ***************************************************************************** */ 1117 #define VID_B_LNGTH 0x130150 /* Video B line length */ 1118 #define FLD_VID_B_LN_LNGTH 0x00000FFF 1119 1120 /* ***************************************************************************** */ 1121 #define VID_B_VIP_CTL 0x130180 /* Video B VIP format control */ 1122 1123 /* ***************************************************************************** */ 1124 #define VID_B_PIXEL_FRMT 0x130184 /* Video B pixel format */ 1125 #define FLD_VID_B_GAMMA_DIS 0x00000008 1126 #define FLD_VID_B_FORMAT 0x00000007 1127 #define FLD_VID_B_GAMMA_FACTOR 0x00000010 1128 1129 /* ***************************************************************************** */ 1130 #define VID_C_DMA 0x130200 /* Video C DMA data port */ 1131 1132 /* ***************************************************************************** */ 1133 #define VID_C_LNGTH 0x130250 /* Video C line length */ 1134 #define FLD_VID_C_LN_LNGTH 0x00000FFF 1135 1136 /* ***************************************************************************** */ 1137 /* Video Destination Channels */ 1138 /* ***************************************************************************** */ 1139 1140 #define VID_DST_A_GPCNT 0x130020 /* Video A general purpose counter */ 1141 #define VID_DST_B_GPCNT 0x130120 /* Video B general purpose counter */ 1142 #define VID_DST_C_GPCNT 0x130220 /* Video C general purpose counter */ 1143 #define VID_DST_D_GPCNT 0x130320 /* Video D general purpose counter */ 1144 #define VID_DST_E_GPCNT 0x130420 /* Video E general purpose counter */ 1145 #define VID_DST_F_GPCNT 0x130520 /* Video F general purpose counter */ 1146 #define VID_DST_G_GPCNT 0x130620 /* Video G general purpose counter */ 1147 #define VID_DST_H_GPCNT 0x130720 /* Video H general purpose counter */ 1148 1149 /* ***************************************************************************** */ 1150 1151 #define VID_DST_A_GPCNT_CTL 0x130030 /* Video A general purpose control */ 1152 #define VID_DST_B_GPCNT_CTL 0x130130 /* Video B general purpose control */ 1153 #define VID_DST_C_GPCNT_CTL 0x130230 /* Video C general purpose control */ 1154 #define VID_DST_D_GPCNT_CTL 0x130330 /* Video D general purpose control */ 1155 #define VID_DST_E_GPCNT_CTL 0x130430 /* Video E general purpose control */ 1156 #define VID_DST_F_GPCNT_CTL 0x130530 /* Video F general purpose control */ 1157 #define VID_DST_G_GPCNT_CTL 0x130630 /* Video G general purpose control */ 1158 #define VID_DST_H_GPCNT_CTL 0x130730 /* Video H general purpose control */ 1159 1160 /* ***************************************************************************** */ 1161 1162 #define VID_DST_A_DMA_CTL 0x130040 /* Video A DMA control */ 1163 #define VID_DST_B_DMA_CTL 0x130140 /* Video B DMA control */ 1164 #define VID_DST_C_DMA_CTL 0x130240 /* Video C DMA control */ 1165 #define VID_DST_D_DMA_CTL 0x130340 /* Video D DMA control */ 1166 #define VID_DST_E_DMA_CTL 0x130440 /* Video E DMA control */ 1167 #define VID_DST_F_DMA_CTL 0x130540 /* Video F DMA control */ 1168 #define VID_DST_G_DMA_CTL 0x130640 /* Video G DMA control */ 1169 #define VID_DST_H_DMA_CTL 0x130740 /* Video H DMA control */ 1170 1171 #define FLD_VID_RISC_EN 0x00000010 1172 #define FLD_VID_FIFO_EN 0x00000001 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format control */ 1241 #define VID_SRC_F_FMT_CTL 0x130D10 /* Video F format control */ 1242 #define VID_SRC_I_FMT_CTL 0x130E10 /* Video I format control */ 1243 #define VID_SRC_J_FMT_CTL 0x130F10 /* Video J format control */ 1244 1245 /* ***************************************************************************** */ 1246 1247 #define VID_SRC_A_ACTIVE_CTL1 0x130814 /* Video A active control 1 */ 1248 #define VID_SRC_B_ACTIVE_CTL1 0x130914 /* Video B active control 1 */ 1249 #define VID_SRC_C_ACTIVE_CTL1 0x130A14 /* Video C active control 1 */ 1250 #define VID_SRC_D_ACTIVE_CTL1 0x130B14 /* Video D active control 1 */ 1251 #define VID_SRC_E_ACTIVE_CTL1 0x130C14 /* Video E active control 1 */ 1252 #define VID_SRC_F_ACTIVE_CTL1 0x130D14 /* Video F active control 1 */ 1253 #define VID_SRC_I_ACTIVE_CTL1 0x130E14 /* Video I active control 1 */ 1254 #define VID_SRC_J_ACTIVE_CTL1 0x130F14 /* Video J active control 1 */ 1255 1256 /* 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