1e1d5b659SRichard Röjfors /* 2e1d5b659SRichard Röjfors * i2c-xiic.c 3e1d5b659SRichard Röjfors * Copyright (c) 2002-2007 Xilinx Inc. 4e1d5b659SRichard Röjfors * Copyright (c) 2009-2010 Intel Corporation 5e1d5b659SRichard Röjfors * 6e1d5b659SRichard Röjfors * This program is free software; you can redistribute it and/or modify 7e1d5b659SRichard Röjfors * it under the terms of the GNU General Public License version 2 as 8e1d5b659SRichard Röjfors * published by the Free Software Foundation. 9e1d5b659SRichard Röjfors * 10e1d5b659SRichard Röjfors * This program is distributed in the hope that it will be useful, 11e1d5b659SRichard Röjfors * but WITHOUT ANY WARRANTY; without even the implied warranty of 12e1d5b659SRichard Röjfors * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the 13e1d5b659SRichard Röjfors * GNU General Public License for more details. 14e1d5b659SRichard Röjfors * 15e1d5b659SRichard Röjfors * 16e1d5b659SRichard Röjfors * This code was implemented by Mocean Laboratories AB when porting linux 17e1d5b659SRichard Röjfors * to the automotive development board Russellville. The copyright holder 18e1d5b659SRichard Röjfors * as seen in the header is Intel corporation. 19e1d5b659SRichard Röjfors * Mocean Laboratories forked off the GNU/Linux platform work into a 2025985edcSLucas De Marchi * separate company called Pelagicore AB, which committed the code to the 21e1d5b659SRichard Röjfors * kernel. 22e1d5b659SRichard Röjfors */ 23e1d5b659SRichard Röjfors 24e1d5b659SRichard Röjfors /* Supports: 25e1d5b659SRichard Röjfors * Xilinx IIC 26e1d5b659SRichard Röjfors */ 27e1d5b659SRichard Röjfors #include <linux/kernel.h> 28e1d5b659SRichard Röjfors #include <linux/module.h> 29e1d5b659SRichard Röjfors #include <linux/errno.h> 30168e722dSKedareswara rao Appana #include <linux/err.h> 3102ca6c40SRandy Dunlap #include <linux/delay.h> 32e1d5b659SRichard Röjfors #include <linux/platform_device.h> 33e1d5b659SRichard Röjfors #include <linux/i2c.h> 34e1d5b659SRichard Röjfors #include <linux/interrupt.h> 35e1d5b659SRichard Röjfors #include <linux/wait.h> 36e1d5b659SRichard Röjfors #include <linux/i2c-xiic.h> 37e1d5b659SRichard Röjfors #include <linux/io.h> 385a0e3ad6STejun Heo #include <linux/slab.h> 394edd65e6SSachin Kamat #include <linux/of.h> 40e1d5b659SRichard Röjfors 41e1d5b659SRichard Röjfors #define DRIVER_NAME "xiic-i2c" 42e1d5b659SRichard Röjfors 43e1d5b659SRichard Röjfors enum xilinx_i2c_state { 44e1d5b659SRichard Röjfors STATE_DONE, 45e1d5b659SRichard Röjfors STATE_ERROR, 46e1d5b659SRichard Röjfors STATE_START 47e1d5b659SRichard Röjfors }; 48e1d5b659SRichard Röjfors 4948ef3ca9SThomas Gessler enum xiic_endian { 5048ef3ca9SThomas Gessler LITTLE, 5148ef3ca9SThomas Gessler BIG 5248ef3ca9SThomas Gessler }; 5348ef3ca9SThomas Gessler 54e1d5b659SRichard Röjfors /** 55e1d5b659SRichard Röjfors * struct xiic_i2c - Internal representation of the XIIC I2C bus 56e1d5b659SRichard Röjfors * @base: Memory base of the HW registers 57e1d5b659SRichard Röjfors * @wait: Wait queue for callers 58e1d5b659SRichard Röjfors * @adap: Kernel adapter representation 59e1d5b659SRichard Röjfors * @tx_msg: Messages from above to be sent 60e1d5b659SRichard Röjfors * @lock: Mutual exclusion 61e1d5b659SRichard Röjfors * @tx_pos: Current pos in TX message 62e1d5b659SRichard Röjfors * @nmsgs: Number of messages in tx_msg 63e1d5b659SRichard Röjfors * @state: See STATE_ 64e1d5b659SRichard Röjfors * @rx_msg: Current RX message 65e1d5b659SRichard Röjfors * @rx_pos: Position within current RX message 66bea6ff02SShubhrajyoti Datta * @endianness: big/little-endian byte order 67e1d5b659SRichard Röjfors */ 68e1d5b659SRichard Röjfors struct xiic_i2c { 69e1d5b659SRichard Röjfors void __iomem *base; 70e1d5b659SRichard Röjfors wait_queue_head_t wait; 71e1d5b659SRichard Röjfors struct i2c_adapter adap; 72e1d5b659SRichard Röjfors struct i2c_msg *tx_msg; 73e1d5b659SRichard Röjfors spinlock_t lock; 74e1d5b659SRichard Röjfors unsigned int tx_pos; 75e1d5b659SRichard Röjfors unsigned int nmsgs; 76e1d5b659SRichard Röjfors enum xilinx_i2c_state state; 77e1d5b659SRichard Röjfors struct i2c_msg *rx_msg; 78e1d5b659SRichard Röjfors int rx_pos; 7948ef3ca9SThomas Gessler enum xiic_endian endianness; 80e1d5b659SRichard Röjfors }; 81e1d5b659SRichard Röjfors 82e1d5b659SRichard Röjfors 83e1d5b659SRichard Röjfors #define XIIC_MSB_OFFSET 0 84e1d5b659SRichard Röjfors #define XIIC_REG_OFFSET (0x100+XIIC_MSB_OFFSET) 85e1d5b659SRichard Röjfors 86e1d5b659SRichard Röjfors /* 87e1d5b659SRichard Röjfors * Register offsets in bytes from RegisterBase. Three is added to the 88e1d5b659SRichard Röjfors * base offset to access LSB (IBM style) of the word 89e1d5b659SRichard Röjfors */ 90e1d5b659SRichard Röjfors #define XIIC_CR_REG_OFFSET (0x00+XIIC_REG_OFFSET) /* Control Register */ 91e1d5b659SRichard Röjfors #define XIIC_SR_REG_OFFSET (0x04+XIIC_REG_OFFSET) /* Status Register */ 92e1d5b659SRichard Röjfors #define XIIC_DTR_REG_OFFSET (0x08+XIIC_REG_OFFSET) /* Data Tx Register */ 93e1d5b659SRichard Röjfors #define XIIC_DRR_REG_OFFSET (0x0C+XIIC_REG_OFFSET) /* Data Rx Register */ 94e1d5b659SRichard Röjfors #define XIIC_ADR_REG_OFFSET (0x10+XIIC_REG_OFFSET) /* Address Register */ 95e1d5b659SRichard Röjfors #define XIIC_TFO_REG_OFFSET (0x14+XIIC_REG_OFFSET) /* Tx FIFO Occupancy */ 96e1d5b659SRichard Röjfors #define XIIC_RFO_REG_OFFSET (0x18+XIIC_REG_OFFSET) /* Rx FIFO Occupancy */ 97e1d5b659SRichard Röjfors #define XIIC_TBA_REG_OFFSET (0x1C+XIIC_REG_OFFSET) /* 10 Bit Address reg */ 98e1d5b659SRichard Röjfors #define XIIC_RFD_REG_OFFSET (0x20+XIIC_REG_OFFSET) /* Rx FIFO Depth reg */ 99e1d5b659SRichard Röjfors #define XIIC_GPO_REG_OFFSET (0x24+XIIC_REG_OFFSET) /* Output Register */ 100e1d5b659SRichard Röjfors 101e1d5b659SRichard Röjfors /* Control Register masks */ 102e1d5b659SRichard Röjfors #define XIIC_CR_ENABLE_DEVICE_MASK 0x01 /* Device enable = 1 */ 103e1d5b659SRichard Röjfors #define XIIC_CR_TX_FIFO_RESET_MASK 0x02 /* Transmit FIFO reset=1 */ 104e1d5b659SRichard Röjfors #define XIIC_CR_MSMS_MASK 0x04 /* Master starts Txing=1 */ 105e1d5b659SRichard Röjfors #define XIIC_CR_DIR_IS_TX_MASK 0x08 /* Dir of tx. Txing=1 */ 106e1d5b659SRichard Röjfors #define XIIC_CR_NO_ACK_MASK 0x10 /* Tx Ack. NO ack = 1 */ 107e1d5b659SRichard Röjfors #define XIIC_CR_REPEATED_START_MASK 0x20 /* Repeated start = 1 */ 108e1d5b659SRichard Röjfors #define XIIC_CR_GENERAL_CALL_MASK 0x40 /* Gen Call enabled = 1 */ 109e1d5b659SRichard Röjfors 110e1d5b659SRichard Röjfors /* Status Register masks */ 111e1d5b659SRichard Röjfors #define XIIC_SR_GEN_CALL_MASK 0x01 /* 1=a mstr issued a GC */ 112e1d5b659SRichard Röjfors #define XIIC_SR_ADDR_AS_SLAVE_MASK 0x02 /* 1=when addr as slave */ 113e1d5b659SRichard Röjfors #define XIIC_SR_BUS_BUSY_MASK 0x04 /* 1 = bus is busy */ 114e1d5b659SRichard Röjfors #define XIIC_SR_MSTR_RDING_SLAVE_MASK 0x08 /* 1=Dir: mstr <-- slave */ 115e1d5b659SRichard Röjfors #define XIIC_SR_TX_FIFO_FULL_MASK 0x10 /* 1 = Tx FIFO full */ 116e1d5b659SRichard Röjfors #define XIIC_SR_RX_FIFO_FULL_MASK 0x20 /* 1 = Rx FIFO full */ 117e1d5b659SRichard Röjfors #define XIIC_SR_RX_FIFO_EMPTY_MASK 0x40 /* 1 = Rx FIFO empty */ 118e1d5b659SRichard Röjfors #define XIIC_SR_TX_FIFO_EMPTY_MASK 0x80 /* 1 = Tx FIFO empty */ 119e1d5b659SRichard Röjfors 120e1d5b659SRichard Röjfors /* Interrupt Status Register masks Interrupt occurs when... */ 121e1d5b659SRichard Röjfors #define XIIC_INTR_ARB_LOST_MASK 0x01 /* 1 = arbitration lost */ 122e1d5b659SRichard Röjfors #define XIIC_INTR_TX_ERROR_MASK 0x02 /* 1=Tx error/msg complete */ 123e1d5b659SRichard Röjfors #define XIIC_INTR_TX_EMPTY_MASK 0x04 /* 1 = Tx FIFO/reg empty */ 124e1d5b659SRichard Röjfors #define XIIC_INTR_RX_FULL_MASK 0x08 /* 1=Rx FIFO/reg=OCY level */ 125e1d5b659SRichard Röjfors #define XIIC_INTR_BNB_MASK 0x10 /* 1 = Bus not busy */ 126e1d5b659SRichard Röjfors #define XIIC_INTR_AAS_MASK 0x20 /* 1 = when addr as slave */ 127e1d5b659SRichard Röjfors #define XIIC_INTR_NAAS_MASK 0x40 /* 1 = not addr as slave */ 128e1d5b659SRichard Röjfors #define XIIC_INTR_TX_HALF_MASK 0x80 /* 1 = TX FIFO half empty */ 129e1d5b659SRichard Röjfors 130e1d5b659SRichard Röjfors /* The following constants specify the depth of the FIFOs */ 131e1d5b659SRichard Röjfors #define IIC_RX_FIFO_DEPTH 16 /* Rx fifo capacity */ 132e1d5b659SRichard Röjfors #define IIC_TX_FIFO_DEPTH 16 /* Tx fifo capacity */ 133e1d5b659SRichard Röjfors 134e1d5b659SRichard Röjfors /* The following constants specify groups of interrupts that are typically 135e1d5b659SRichard Röjfors * enabled or disables at the same time 136e1d5b659SRichard Röjfors */ 137e1d5b659SRichard Röjfors #define XIIC_TX_INTERRUPTS \ 138e1d5b659SRichard Röjfors (XIIC_INTR_TX_ERROR_MASK | XIIC_INTR_TX_EMPTY_MASK | XIIC_INTR_TX_HALF_MASK) 139e1d5b659SRichard Röjfors 140e1d5b659SRichard Röjfors #define XIIC_TX_RX_INTERRUPTS (XIIC_INTR_RX_FULL_MASK | XIIC_TX_INTERRUPTS) 141e1d5b659SRichard Röjfors 142e1d5b659SRichard Röjfors /* The following constants are used with the following macros to specify the 143e1d5b659SRichard Röjfors * operation, a read or write operation. 144e1d5b659SRichard Röjfors */ 145e1d5b659SRichard Röjfors #define XIIC_READ_OPERATION 1 146e1d5b659SRichard Röjfors #define XIIC_WRITE_OPERATION 0 147e1d5b659SRichard Röjfors 148e1d5b659SRichard Röjfors /* 149e1d5b659SRichard Röjfors * Tx Fifo upper bit masks. 150e1d5b659SRichard Röjfors */ 151e1d5b659SRichard Röjfors #define XIIC_TX_DYN_START_MASK 0x0100 /* 1 = Set dynamic start */ 152e1d5b659SRichard Röjfors #define XIIC_TX_DYN_STOP_MASK 0x0200 /* 1 = Set dynamic stop */ 153e1d5b659SRichard Röjfors 154e1d5b659SRichard Röjfors /* 155e1d5b659SRichard Röjfors * The following constants define the register offsets for the Interrupt 156e1d5b659SRichard Röjfors * registers. There are some holes in the memory map for reserved addresses 157e1d5b659SRichard Röjfors * to allow other registers to be added and still match the memory map of the 158e1d5b659SRichard Röjfors * interrupt controller registers 159e1d5b659SRichard Röjfors */ 160e1d5b659SRichard Röjfors #define XIIC_DGIER_OFFSET 0x1C /* Device Global Interrupt Enable Register */ 161e1d5b659SRichard Röjfors #define XIIC_IISR_OFFSET 0x20 /* Interrupt Status Register */ 162e1d5b659SRichard Röjfors #define XIIC_IIER_OFFSET 0x28 /* Interrupt Enable Register */ 163e1d5b659SRichard Röjfors #define XIIC_RESETR_OFFSET 0x40 /* Reset Register */ 164e1d5b659SRichard Röjfors 165e1d5b659SRichard Röjfors #define XIIC_RESET_MASK 0xAUL 166e1d5b659SRichard Röjfors 167e1d5b659SRichard Röjfors /* 168e1d5b659SRichard Röjfors * The following constant is used for the device global interrupt enable 169e1d5b659SRichard Röjfors * register, to enable all interrupts for the device, this is the only bit 170e1d5b659SRichard Röjfors * in the register 171e1d5b659SRichard Röjfors */ 172e1d5b659SRichard Röjfors #define XIIC_GINTR_ENABLE_MASK 0x80000000UL 173e1d5b659SRichard Röjfors 174e1d5b659SRichard Röjfors #define xiic_tx_space(i2c) ((i2c)->tx_msg->len - (i2c)->tx_pos) 175e1d5b659SRichard Röjfors #define xiic_rx_space(i2c) ((i2c)->rx_msg->len - (i2c)->rx_pos) 176e1d5b659SRichard Röjfors 177e1d5b659SRichard Röjfors static void xiic_start_xfer(struct xiic_i2c *i2c); 178e1d5b659SRichard Röjfors static void __xiic_start_xfer(struct xiic_i2c *i2c); 179e1d5b659SRichard Röjfors 18048ef3ca9SThomas Gessler /* 18148ef3ca9SThomas Gessler * For the register read and write functions, a little-endian and big-endian 18248ef3ca9SThomas Gessler * version are necessary. Endianness is detected during the probe function. 18348ef3ca9SThomas Gessler * Only the least significant byte [doublet] of the register are ever 18448ef3ca9SThomas Gessler * accessed. This requires an offset of 3 [2] from the base address for 18548ef3ca9SThomas Gessler * big-endian systems. 18648ef3ca9SThomas Gessler */ 18748ef3ca9SThomas Gessler 188e1d5b659SRichard Röjfors static inline void xiic_setreg8(struct xiic_i2c *i2c, int reg, u8 value) 189e1d5b659SRichard Röjfors { 19048ef3ca9SThomas Gessler if (i2c->endianness == LITTLE) 191e1d5b659SRichard Röjfors iowrite8(value, i2c->base + reg); 19248ef3ca9SThomas Gessler else 19348ef3ca9SThomas Gessler iowrite8(value, i2c->base + reg + 3); 194e1d5b659SRichard Röjfors } 195e1d5b659SRichard Röjfors 196e1d5b659SRichard Röjfors static inline u8 xiic_getreg8(struct xiic_i2c *i2c, int reg) 197e1d5b659SRichard Röjfors { 19848ef3ca9SThomas Gessler u8 ret; 19948ef3ca9SThomas Gessler 20048ef3ca9SThomas Gessler if (i2c->endianness == LITTLE) 20148ef3ca9SThomas Gessler ret = ioread8(i2c->base + reg); 20248ef3ca9SThomas Gessler else 20348ef3ca9SThomas Gessler ret = ioread8(i2c->base + reg + 3); 20448ef3ca9SThomas Gessler return ret; 205e1d5b659SRichard Röjfors } 206e1d5b659SRichard Röjfors 207e1d5b659SRichard Röjfors static inline void xiic_setreg16(struct xiic_i2c *i2c, int reg, u16 value) 208e1d5b659SRichard Röjfors { 20948ef3ca9SThomas Gessler if (i2c->endianness == LITTLE) 210e1d5b659SRichard Röjfors iowrite16(value, i2c->base + reg); 21148ef3ca9SThomas Gessler else 21248ef3ca9SThomas Gessler iowrite16be(value, i2c->base + reg + 2); 213e1d5b659SRichard Röjfors } 214e1d5b659SRichard Röjfors 215e1d5b659SRichard Röjfors static inline void xiic_setreg32(struct xiic_i2c *i2c, int reg, int value) 216e1d5b659SRichard Röjfors { 21748ef3ca9SThomas Gessler if (i2c->endianness == LITTLE) 218e1d5b659SRichard Röjfors iowrite32(value, i2c->base + reg); 21948ef3ca9SThomas Gessler else 22048ef3ca9SThomas Gessler iowrite32be(value, i2c->base + reg); 221e1d5b659SRichard Röjfors } 222e1d5b659SRichard Röjfors 223e1d5b659SRichard Röjfors static inline int xiic_getreg32(struct xiic_i2c *i2c, int reg) 224e1d5b659SRichard Röjfors { 22548ef3ca9SThomas Gessler u32 ret; 22648ef3ca9SThomas Gessler 22748ef3ca9SThomas Gessler if (i2c->endianness == LITTLE) 22848ef3ca9SThomas Gessler ret = ioread32(i2c->base + reg); 22948ef3ca9SThomas Gessler else 23048ef3ca9SThomas Gessler ret = ioread32be(i2c->base + reg); 23148ef3ca9SThomas Gessler return ret; 232e1d5b659SRichard Röjfors } 233e1d5b659SRichard Röjfors 234e1d5b659SRichard Röjfors static inline void xiic_irq_dis(struct xiic_i2c *i2c, u32 mask) 235e1d5b659SRichard Röjfors { 236e1d5b659SRichard Röjfors u32 ier = xiic_getreg32(i2c, XIIC_IIER_OFFSET); 237e1d5b659SRichard Röjfors xiic_setreg32(i2c, XIIC_IIER_OFFSET, ier & ~mask); 238e1d5b659SRichard Röjfors } 239e1d5b659SRichard Röjfors 240e1d5b659SRichard Röjfors static inline void xiic_irq_en(struct xiic_i2c *i2c, u32 mask) 241e1d5b659SRichard Röjfors { 242e1d5b659SRichard Röjfors u32 ier = xiic_getreg32(i2c, XIIC_IIER_OFFSET); 243e1d5b659SRichard Röjfors xiic_setreg32(i2c, XIIC_IIER_OFFSET, ier | mask); 244e1d5b659SRichard Röjfors } 245e1d5b659SRichard Röjfors 246e1d5b659SRichard Röjfors static inline void xiic_irq_clr(struct xiic_i2c *i2c, u32 mask) 247e1d5b659SRichard Röjfors { 248e1d5b659SRichard Röjfors u32 isr = xiic_getreg32(i2c, XIIC_IISR_OFFSET); 249e1d5b659SRichard Röjfors xiic_setreg32(i2c, XIIC_IISR_OFFSET, isr & mask); 250e1d5b659SRichard Röjfors } 251e1d5b659SRichard Röjfors 252e1d5b659SRichard Röjfors static inline void xiic_irq_clr_en(struct xiic_i2c *i2c, u32 mask) 253e1d5b659SRichard Röjfors { 254e1d5b659SRichard Röjfors xiic_irq_clr(i2c, mask); 255e1d5b659SRichard Röjfors xiic_irq_en(i2c, mask); 256e1d5b659SRichard Röjfors } 257e1d5b659SRichard Röjfors 258e1d5b659SRichard Röjfors static void xiic_clear_rx_fifo(struct xiic_i2c *i2c) 259e1d5b659SRichard Röjfors { 260e1d5b659SRichard Röjfors u8 sr; 261e1d5b659SRichard Röjfors for (sr = xiic_getreg8(i2c, XIIC_SR_REG_OFFSET); 262e1d5b659SRichard Röjfors !(sr & XIIC_SR_RX_FIFO_EMPTY_MASK); 263e1d5b659SRichard Röjfors sr = xiic_getreg8(i2c, XIIC_SR_REG_OFFSET)) 264e1d5b659SRichard Röjfors xiic_getreg8(i2c, XIIC_DRR_REG_OFFSET); 265e1d5b659SRichard Röjfors } 266e1d5b659SRichard Röjfors 267e1d5b659SRichard Röjfors static void xiic_reinit(struct xiic_i2c *i2c) 268e1d5b659SRichard Röjfors { 269e1d5b659SRichard Röjfors xiic_setreg32(i2c, XIIC_RESETR_OFFSET, XIIC_RESET_MASK); 270e1d5b659SRichard Röjfors 271e1d5b659SRichard Röjfors /* Set receive Fifo depth to maximum (zero based). */ 272e1d5b659SRichard Röjfors xiic_setreg8(i2c, XIIC_RFD_REG_OFFSET, IIC_RX_FIFO_DEPTH - 1); 273e1d5b659SRichard Röjfors 274e1d5b659SRichard Röjfors /* Reset Tx Fifo. */ 275e1d5b659SRichard Röjfors xiic_setreg8(i2c, XIIC_CR_REG_OFFSET, XIIC_CR_TX_FIFO_RESET_MASK); 276e1d5b659SRichard Röjfors 277e1d5b659SRichard Röjfors /* Enable IIC Device, remove Tx Fifo reset & disable general call. */ 278e1d5b659SRichard Röjfors xiic_setreg8(i2c, XIIC_CR_REG_OFFSET, XIIC_CR_ENABLE_DEVICE_MASK); 279e1d5b659SRichard Röjfors 280e1d5b659SRichard Röjfors /* make sure RX fifo is empty */ 281e1d5b659SRichard Röjfors xiic_clear_rx_fifo(i2c); 282e1d5b659SRichard Röjfors 283e1d5b659SRichard Röjfors /* Enable interrupts */ 284e1d5b659SRichard Röjfors xiic_setreg32(i2c, XIIC_DGIER_OFFSET, XIIC_GINTR_ENABLE_MASK); 285e1d5b659SRichard Röjfors 286e1d5b659SRichard Röjfors xiic_irq_clr_en(i2c, XIIC_INTR_AAS_MASK | XIIC_INTR_ARB_LOST_MASK); 287e1d5b659SRichard Röjfors } 288e1d5b659SRichard Röjfors 289e1d5b659SRichard Röjfors static void xiic_deinit(struct xiic_i2c *i2c) 290e1d5b659SRichard Röjfors { 291e1d5b659SRichard Röjfors u8 cr; 292e1d5b659SRichard Röjfors 293e1d5b659SRichard Röjfors xiic_setreg32(i2c, XIIC_RESETR_OFFSET, XIIC_RESET_MASK); 294e1d5b659SRichard Röjfors 295e1d5b659SRichard Röjfors /* Disable IIC Device. */ 296e1d5b659SRichard Röjfors cr = xiic_getreg8(i2c, XIIC_CR_REG_OFFSET); 297e1d5b659SRichard Röjfors xiic_setreg8(i2c, XIIC_CR_REG_OFFSET, cr & ~XIIC_CR_ENABLE_DEVICE_MASK); 298e1d5b659SRichard Röjfors } 299e1d5b659SRichard Röjfors 300e1d5b659SRichard Röjfors static void xiic_read_rx(struct xiic_i2c *i2c) 301e1d5b659SRichard Röjfors { 302e1d5b659SRichard Röjfors u8 bytes_in_fifo; 303e1d5b659SRichard Röjfors int i; 304e1d5b659SRichard Röjfors 305e1d5b659SRichard Röjfors bytes_in_fifo = xiic_getreg8(i2c, XIIC_RFO_REG_OFFSET) + 1; 306e1d5b659SRichard Röjfors 307f1e9f89aSKedareswara rao Appana dev_dbg(i2c->adap.dev.parent, 308f1e9f89aSKedareswara rao Appana "%s entry, bytes in fifo: %d, msg: %d, SR: 0x%x, CR: 0x%x\n", 309e1d5b659SRichard Röjfors __func__, bytes_in_fifo, xiic_rx_space(i2c), 310e1d5b659SRichard Röjfors xiic_getreg8(i2c, XIIC_SR_REG_OFFSET), 311e1d5b659SRichard Röjfors xiic_getreg8(i2c, XIIC_CR_REG_OFFSET)); 312e1d5b659SRichard Röjfors 313e1d5b659SRichard Röjfors if (bytes_in_fifo > xiic_rx_space(i2c)) 314e1d5b659SRichard Röjfors bytes_in_fifo = xiic_rx_space(i2c); 315e1d5b659SRichard Röjfors 316e1d5b659SRichard Röjfors for (i = 0; i < bytes_in_fifo; i++) 317e1d5b659SRichard Röjfors i2c->rx_msg->buf[i2c->rx_pos++] = 318e1d5b659SRichard Röjfors xiic_getreg8(i2c, XIIC_DRR_REG_OFFSET); 319e1d5b659SRichard Röjfors 320e1d5b659SRichard Röjfors xiic_setreg8(i2c, XIIC_RFD_REG_OFFSET, 321e1d5b659SRichard Röjfors (xiic_rx_space(i2c) > IIC_RX_FIFO_DEPTH) ? 322e1d5b659SRichard Röjfors IIC_RX_FIFO_DEPTH - 1 : xiic_rx_space(i2c) - 1); 323e1d5b659SRichard Röjfors } 324e1d5b659SRichard Röjfors 325e1d5b659SRichard Röjfors static int xiic_tx_fifo_space(struct xiic_i2c *i2c) 326e1d5b659SRichard Röjfors { 327e1d5b659SRichard Röjfors /* return the actual space left in the FIFO */ 328e1d5b659SRichard Röjfors return IIC_TX_FIFO_DEPTH - xiic_getreg8(i2c, XIIC_TFO_REG_OFFSET) - 1; 329e1d5b659SRichard Röjfors } 330e1d5b659SRichard Röjfors 331e1d5b659SRichard Röjfors static void xiic_fill_tx_fifo(struct xiic_i2c *i2c) 332e1d5b659SRichard Röjfors { 333e1d5b659SRichard Röjfors u8 fifo_space = xiic_tx_fifo_space(i2c); 334e1d5b659SRichard Röjfors int len = xiic_tx_space(i2c); 335e1d5b659SRichard Röjfors 336e1d5b659SRichard Röjfors len = (len > fifo_space) ? fifo_space : len; 337e1d5b659SRichard Röjfors 338e1d5b659SRichard Röjfors dev_dbg(i2c->adap.dev.parent, "%s entry, len: %d, fifo space: %d\n", 339e1d5b659SRichard Röjfors __func__, len, fifo_space); 340e1d5b659SRichard Röjfors 341e1d5b659SRichard Röjfors while (len--) { 342e1d5b659SRichard Röjfors u16 data = i2c->tx_msg->buf[i2c->tx_pos++]; 343e1d5b659SRichard Röjfors if ((xiic_tx_space(i2c) == 0) && (i2c->nmsgs == 1)) { 344e1d5b659SRichard Röjfors /* last message in transfer -> STOP */ 345e1d5b659SRichard Röjfors data |= XIIC_TX_DYN_STOP_MASK; 346e1d5b659SRichard Röjfors dev_dbg(i2c->adap.dev.parent, "%s TX STOP\n", __func__); 347c39e8e43SSteven A. Falco } 348e1d5b659SRichard Röjfors xiic_setreg16(i2c, XIIC_DTR_REG_OFFSET, data); 349e1d5b659SRichard Röjfors } 350e1d5b659SRichard Röjfors } 351e1d5b659SRichard Röjfors 352e1d5b659SRichard Röjfors static void xiic_wakeup(struct xiic_i2c *i2c, int code) 353e1d5b659SRichard Röjfors { 354e1d5b659SRichard Röjfors i2c->tx_msg = NULL; 355e1d5b659SRichard Röjfors i2c->rx_msg = NULL; 356e1d5b659SRichard Röjfors i2c->nmsgs = 0; 357e1d5b659SRichard Röjfors i2c->state = code; 358e1d5b659SRichard Röjfors wake_up(&i2c->wait); 359e1d5b659SRichard Röjfors } 360e1d5b659SRichard Röjfors 361fcc2fac6SShubhrajyoti Datta static irqreturn_t xiic_process(int irq, void *dev_id) 362e1d5b659SRichard Röjfors { 363fcc2fac6SShubhrajyoti Datta struct xiic_i2c *i2c = dev_id; 364e1d5b659SRichard Röjfors u32 pend, isr, ier; 365e1d5b659SRichard Röjfors u32 clr = 0; 366e1d5b659SRichard Röjfors 367e1d5b659SRichard Röjfors /* Get the interrupt Status from the IPIF. There is no clearing of 368e1d5b659SRichard Röjfors * interrupts in the IPIF. Interrupts must be cleared at the source. 369e1d5b659SRichard Röjfors * To find which interrupts are pending; AND interrupts pending with 370e1d5b659SRichard Röjfors * interrupts masked. 371e1d5b659SRichard Röjfors */ 372fcc2fac6SShubhrajyoti Datta spin_lock(&i2c->lock); 373e1d5b659SRichard Röjfors isr = xiic_getreg32(i2c, XIIC_IISR_OFFSET); 374e1d5b659SRichard Röjfors ier = xiic_getreg32(i2c, XIIC_IIER_OFFSET); 375e1d5b659SRichard Röjfors pend = isr & ier; 376e1d5b659SRichard Röjfors 377f1e9f89aSKedareswara rao Appana dev_dbg(i2c->adap.dev.parent, "%s: IER: 0x%x, ISR: 0x%x, pend: 0x%x\n", 378f1e9f89aSKedareswara rao Appana __func__, ier, isr, pend); 379f1e9f89aSKedareswara rao Appana dev_dbg(i2c->adap.dev.parent, "%s: SR: 0x%x, msg: %p, nmsgs: %d\n", 380f1e9f89aSKedareswara rao Appana __func__, xiic_getreg8(i2c, XIIC_SR_REG_OFFSET), 381e1d5b659SRichard Röjfors i2c->tx_msg, i2c->nmsgs); 382e1d5b659SRichard Röjfors 383e1d5b659SRichard Röjfors 384e1d5b659SRichard Röjfors /* Service requesting interrupt */ 385e1d5b659SRichard Röjfors if ((pend & XIIC_INTR_ARB_LOST_MASK) || 386e1d5b659SRichard Röjfors ((pend & XIIC_INTR_TX_ERROR_MASK) && 387e1d5b659SRichard Röjfors !(pend & XIIC_INTR_RX_FULL_MASK))) { 388e1d5b659SRichard Röjfors /* bus arbritration lost, or... 389e1d5b659SRichard Röjfors * Transmit error _OR_ RX completed 390e1d5b659SRichard Röjfors * if this happens when RX_FULL is not set 391e1d5b659SRichard Röjfors * this is probably a TX error 392e1d5b659SRichard Röjfors */ 393e1d5b659SRichard Röjfors 394e1d5b659SRichard Röjfors dev_dbg(i2c->adap.dev.parent, "%s error\n", __func__); 395e1d5b659SRichard Röjfors 396e1d5b659SRichard Röjfors /* dynamic mode seem to suffer from problems if we just flushes 397e1d5b659SRichard Röjfors * fifos and the next message is a TX with len 0 (only addr) 398e1d5b659SRichard Röjfors * reset the IP instead of just flush fifos 399e1d5b659SRichard Röjfors */ 400e1d5b659SRichard Röjfors xiic_reinit(i2c); 401e1d5b659SRichard Röjfors 402e1d5b659SRichard Röjfors if (i2c->tx_msg) 403e1d5b659SRichard Röjfors xiic_wakeup(i2c, STATE_ERROR); 404e1d5b659SRichard Röjfors 405e1d5b659SRichard Röjfors } else if (pend & XIIC_INTR_RX_FULL_MASK) { 406e1d5b659SRichard Röjfors /* Receive register/FIFO is full */ 407e1d5b659SRichard Röjfors 408e1d5b659SRichard Röjfors clr = XIIC_INTR_RX_FULL_MASK; 409e1d5b659SRichard Röjfors if (!i2c->rx_msg) { 410e1d5b659SRichard Röjfors dev_dbg(i2c->adap.dev.parent, 411e1d5b659SRichard Röjfors "%s unexpexted RX IRQ\n", __func__); 412e1d5b659SRichard Röjfors xiic_clear_rx_fifo(i2c); 413e1d5b659SRichard Röjfors goto out; 414e1d5b659SRichard Röjfors } 415e1d5b659SRichard Röjfors 416e1d5b659SRichard Röjfors xiic_read_rx(i2c); 417e1d5b659SRichard Röjfors if (xiic_rx_space(i2c) == 0) { 418e1d5b659SRichard Röjfors /* this is the last part of the message */ 419e1d5b659SRichard Röjfors i2c->rx_msg = NULL; 420e1d5b659SRichard Röjfors 421e1d5b659SRichard Röjfors /* also clear TX error if there (RX complete) */ 422e1d5b659SRichard Röjfors clr |= (isr & XIIC_INTR_TX_ERROR_MASK); 423e1d5b659SRichard Röjfors 424e1d5b659SRichard Röjfors dev_dbg(i2c->adap.dev.parent, 425e1d5b659SRichard Röjfors "%s end of message, nmsgs: %d\n", 426e1d5b659SRichard Röjfors __func__, i2c->nmsgs); 427e1d5b659SRichard Röjfors 428e1d5b659SRichard Röjfors /* send next message if this wasn't the last, 429e1d5b659SRichard Röjfors * otherwise the transfer will be finialise when 430e1d5b659SRichard Röjfors * receiving the bus not busy interrupt 431e1d5b659SRichard Röjfors */ 432e1d5b659SRichard Röjfors if (i2c->nmsgs > 1) { 433e1d5b659SRichard Röjfors i2c->nmsgs--; 434e1d5b659SRichard Röjfors i2c->tx_msg++; 435e1d5b659SRichard Röjfors dev_dbg(i2c->adap.dev.parent, 436e1d5b659SRichard Röjfors "%s will start next...\n", __func__); 437e1d5b659SRichard Röjfors 438e1d5b659SRichard Röjfors __xiic_start_xfer(i2c); 439e1d5b659SRichard Röjfors } 440e1d5b659SRichard Röjfors } 441e1d5b659SRichard Röjfors } else if (pend & XIIC_INTR_BNB_MASK) { 442e1d5b659SRichard Röjfors /* IIC bus has transitioned to not busy */ 443e1d5b659SRichard Röjfors clr = XIIC_INTR_BNB_MASK; 444e1d5b659SRichard Röjfors 445e1d5b659SRichard Röjfors /* The bus is not busy, disable BusNotBusy interrupt */ 446e1d5b659SRichard Röjfors xiic_irq_dis(i2c, XIIC_INTR_BNB_MASK); 447e1d5b659SRichard Röjfors 448e1d5b659SRichard Röjfors if (!i2c->tx_msg) 449e1d5b659SRichard Röjfors goto out; 450e1d5b659SRichard Röjfors 451e1d5b659SRichard Röjfors if ((i2c->nmsgs == 1) && !i2c->rx_msg && 452e1d5b659SRichard Röjfors xiic_tx_space(i2c) == 0) 453e1d5b659SRichard Röjfors xiic_wakeup(i2c, STATE_DONE); 454e1d5b659SRichard Röjfors else 455e1d5b659SRichard Röjfors xiic_wakeup(i2c, STATE_ERROR); 456e1d5b659SRichard Röjfors 457e1d5b659SRichard Röjfors } else if (pend & (XIIC_INTR_TX_EMPTY_MASK | XIIC_INTR_TX_HALF_MASK)) { 458d36b6910SAl Viro /* Transmit register/FIFO is empty or ½ empty */ 459e1d5b659SRichard Röjfors 460e1d5b659SRichard Röjfors clr = pend & 461e1d5b659SRichard Röjfors (XIIC_INTR_TX_EMPTY_MASK | XIIC_INTR_TX_HALF_MASK); 462e1d5b659SRichard Röjfors 463e1d5b659SRichard Röjfors if (!i2c->tx_msg) { 464e1d5b659SRichard Röjfors dev_dbg(i2c->adap.dev.parent, 465e1d5b659SRichard Röjfors "%s unexpexted TX IRQ\n", __func__); 466e1d5b659SRichard Röjfors goto out; 467e1d5b659SRichard Röjfors } 468e1d5b659SRichard Röjfors 469e1d5b659SRichard Röjfors xiic_fill_tx_fifo(i2c); 470e1d5b659SRichard Röjfors 471e1d5b659SRichard Röjfors /* current message sent and there is space in the fifo */ 472e1d5b659SRichard Röjfors if (!xiic_tx_space(i2c) && xiic_tx_fifo_space(i2c) >= 2) { 473e1d5b659SRichard Röjfors dev_dbg(i2c->adap.dev.parent, 474e1d5b659SRichard Röjfors "%s end of message sent, nmsgs: %d\n", 475e1d5b659SRichard Röjfors __func__, i2c->nmsgs); 476e1d5b659SRichard Röjfors if (i2c->nmsgs > 1) { 477e1d5b659SRichard Röjfors i2c->nmsgs--; 478e1d5b659SRichard Röjfors i2c->tx_msg++; 479e1d5b659SRichard Röjfors __xiic_start_xfer(i2c); 480e1d5b659SRichard Röjfors } else { 481e1d5b659SRichard Röjfors xiic_irq_dis(i2c, XIIC_INTR_TX_HALF_MASK); 482e1d5b659SRichard Röjfors 483e1d5b659SRichard Röjfors dev_dbg(i2c->adap.dev.parent, 484e1d5b659SRichard Röjfors "%s Got TX IRQ but no more to do...\n", 485e1d5b659SRichard Röjfors __func__); 486e1d5b659SRichard Röjfors } 487e1d5b659SRichard Röjfors } else if (!xiic_tx_space(i2c) && (i2c->nmsgs == 1)) 488e1d5b659SRichard Röjfors /* current frame is sent and is last, 489e1d5b659SRichard Röjfors * make sure to disable tx half 490e1d5b659SRichard Röjfors */ 491e1d5b659SRichard Röjfors xiic_irq_dis(i2c, XIIC_INTR_TX_HALF_MASK); 492e1d5b659SRichard Röjfors } else { 493e1d5b659SRichard Röjfors /* got IRQ which is not acked */ 494e1d5b659SRichard Röjfors dev_err(i2c->adap.dev.parent, "%s Got unexpected IRQ\n", 495e1d5b659SRichard Röjfors __func__); 496e1d5b659SRichard Röjfors clr = pend; 497e1d5b659SRichard Röjfors } 498e1d5b659SRichard Röjfors out: 499e1d5b659SRichard Röjfors dev_dbg(i2c->adap.dev.parent, "%s clr: 0x%x\n", __func__, clr); 500e1d5b659SRichard Röjfors 501e1d5b659SRichard Röjfors xiic_setreg32(i2c, XIIC_IISR_OFFSET, clr); 502fcc2fac6SShubhrajyoti Datta spin_unlock(&i2c->lock); 503fcc2fac6SShubhrajyoti Datta return IRQ_HANDLED; 504e1d5b659SRichard Röjfors } 505e1d5b659SRichard Röjfors 506e1d5b659SRichard Röjfors static int xiic_bus_busy(struct xiic_i2c *i2c) 507e1d5b659SRichard Röjfors { 508e1d5b659SRichard Röjfors u8 sr = xiic_getreg8(i2c, XIIC_SR_REG_OFFSET); 509e1d5b659SRichard Röjfors 510e1d5b659SRichard Röjfors return (sr & XIIC_SR_BUS_BUSY_MASK) ? -EBUSY : 0; 511e1d5b659SRichard Röjfors } 512e1d5b659SRichard Röjfors 513e1d5b659SRichard Röjfors static int xiic_busy(struct xiic_i2c *i2c) 514e1d5b659SRichard Röjfors { 515e1d5b659SRichard Röjfors int tries = 3; 516e1d5b659SRichard Röjfors int err; 517e1d5b659SRichard Röjfors 518e1d5b659SRichard Röjfors if (i2c->tx_msg) 519e1d5b659SRichard Röjfors return -EBUSY; 520e1d5b659SRichard Röjfors 521e1d5b659SRichard Röjfors /* for instance if previous transfer was terminated due to TX error 522e1d5b659SRichard Röjfors * it might be that the bus is on it's way to become available 523e1d5b659SRichard Röjfors * give it at most 3 ms to wake 524e1d5b659SRichard Röjfors */ 525e1d5b659SRichard Röjfors err = xiic_bus_busy(i2c); 526e1d5b659SRichard Röjfors while (err && tries--) { 527e1d5b659SRichard Röjfors mdelay(1); 528e1d5b659SRichard Röjfors err = xiic_bus_busy(i2c); 529e1d5b659SRichard Röjfors } 530e1d5b659SRichard Röjfors 531e1d5b659SRichard Röjfors return err; 532e1d5b659SRichard Röjfors } 533e1d5b659SRichard Röjfors 534e1d5b659SRichard Röjfors static void xiic_start_recv(struct xiic_i2c *i2c) 535e1d5b659SRichard Röjfors { 536e1d5b659SRichard Röjfors u8 rx_watermark; 537e1d5b659SRichard Röjfors struct i2c_msg *msg = i2c->rx_msg = i2c->tx_msg; 538e1d5b659SRichard Röjfors 539e1d5b659SRichard Röjfors /* Clear and enable Rx full interrupt. */ 540e1d5b659SRichard Röjfors xiic_irq_clr_en(i2c, XIIC_INTR_RX_FULL_MASK | XIIC_INTR_TX_ERROR_MASK); 541e1d5b659SRichard Röjfors 542e1d5b659SRichard Röjfors /* we want to get all but last byte, because the TX_ERROR IRQ is used 543e1d5b659SRichard Röjfors * to inidicate error ACK on the address, and negative ack on the last 544e1d5b659SRichard Röjfors * received byte, so to not mix them receive all but last. 545e1d5b659SRichard Röjfors * In the case where there is only one byte to receive 546e1d5b659SRichard Röjfors * we can check if ERROR and RX full is set at the same time 547e1d5b659SRichard Röjfors */ 548e1d5b659SRichard Röjfors rx_watermark = msg->len; 549e1d5b659SRichard Röjfors if (rx_watermark > IIC_RX_FIFO_DEPTH) 550e1d5b659SRichard Röjfors rx_watermark = IIC_RX_FIFO_DEPTH; 551e1d5b659SRichard Röjfors xiic_setreg8(i2c, XIIC_RFD_REG_OFFSET, rx_watermark - 1); 552e1d5b659SRichard Röjfors 553e1d5b659SRichard Röjfors if (!(msg->flags & I2C_M_NOSTART)) 554e1d5b659SRichard Röjfors /* write the address */ 555e1d5b659SRichard Röjfors xiic_setreg16(i2c, XIIC_DTR_REG_OFFSET, 556e1d5b659SRichard Röjfors (msg->addr << 1) | XIIC_READ_OPERATION | 557e1d5b659SRichard Röjfors XIIC_TX_DYN_START_MASK); 558e1d5b659SRichard Röjfors 559e1d5b659SRichard Röjfors xiic_irq_clr_en(i2c, XIIC_INTR_BNB_MASK); 560e1d5b659SRichard Röjfors 561e1d5b659SRichard Röjfors xiic_setreg16(i2c, XIIC_DTR_REG_OFFSET, 562e1d5b659SRichard Röjfors msg->len | ((i2c->nmsgs == 1) ? XIIC_TX_DYN_STOP_MASK : 0)); 563e1d5b659SRichard Röjfors if (i2c->nmsgs == 1) 564e1d5b659SRichard Röjfors /* very last, enable bus not busy as well */ 565e1d5b659SRichard Röjfors xiic_irq_clr_en(i2c, XIIC_INTR_BNB_MASK); 566e1d5b659SRichard Röjfors 567e1d5b659SRichard Röjfors /* the message is tx:ed */ 568e1d5b659SRichard Röjfors i2c->tx_pos = msg->len; 569e1d5b659SRichard Röjfors } 570e1d5b659SRichard Röjfors 571e1d5b659SRichard Röjfors static void xiic_start_send(struct xiic_i2c *i2c) 572e1d5b659SRichard Röjfors { 573e1d5b659SRichard Röjfors struct i2c_msg *msg = i2c->tx_msg; 574e1d5b659SRichard Röjfors 575e1d5b659SRichard Röjfors xiic_irq_clr(i2c, XIIC_INTR_TX_ERROR_MASK); 576e1d5b659SRichard Röjfors 577f1e9f89aSKedareswara rao Appana dev_dbg(i2c->adap.dev.parent, "%s entry, msg: %p, len: %d", 578f1e9f89aSKedareswara rao Appana __func__, msg, msg->len); 579f1e9f89aSKedareswara rao Appana dev_dbg(i2c->adap.dev.parent, "%s entry, ISR: 0x%x, CR: 0x%x\n", 580f1e9f89aSKedareswara rao Appana __func__, xiic_getreg32(i2c, XIIC_IISR_OFFSET), 581e1d5b659SRichard Röjfors xiic_getreg8(i2c, XIIC_CR_REG_OFFSET)); 582e1d5b659SRichard Röjfors 583e1d5b659SRichard Röjfors if (!(msg->flags & I2C_M_NOSTART)) { 584e1d5b659SRichard Röjfors /* write the address */ 585e1d5b659SRichard Röjfors u16 data = ((msg->addr << 1) & 0xfe) | XIIC_WRITE_OPERATION | 586e1d5b659SRichard Röjfors XIIC_TX_DYN_START_MASK; 587e1d5b659SRichard Röjfors if ((i2c->nmsgs == 1) && msg->len == 0) 588e1d5b659SRichard Röjfors /* no data and last message -> add STOP */ 589e1d5b659SRichard Röjfors data |= XIIC_TX_DYN_STOP_MASK; 590e1d5b659SRichard Röjfors 591e1d5b659SRichard Röjfors xiic_setreg16(i2c, XIIC_DTR_REG_OFFSET, data); 592e1d5b659SRichard Röjfors } 593e1d5b659SRichard Röjfors 594e1d5b659SRichard Röjfors xiic_fill_tx_fifo(i2c); 595e1d5b659SRichard Röjfors 596e1d5b659SRichard Röjfors /* Clear any pending Tx empty, Tx Error and then enable them. */ 597e1d5b659SRichard Röjfors xiic_irq_clr_en(i2c, XIIC_INTR_TX_EMPTY_MASK | XIIC_INTR_TX_ERROR_MASK | 598e1d5b659SRichard Röjfors XIIC_INTR_BNB_MASK); 599e1d5b659SRichard Röjfors } 600e1d5b659SRichard Röjfors 601e1d5b659SRichard Röjfors static irqreturn_t xiic_isr(int irq, void *dev_id) 602e1d5b659SRichard Röjfors { 603e1d5b659SRichard Röjfors struct xiic_i2c *i2c = dev_id; 604fcc2fac6SShubhrajyoti Datta u32 pend, isr, ier; 605fcc2fac6SShubhrajyoti Datta irqreturn_t ret = IRQ_NONE; 606fcc2fac6SShubhrajyoti Datta /* Do not processes a devices interrupts if the device has no 607fcc2fac6SShubhrajyoti Datta * interrupts pending 608fcc2fac6SShubhrajyoti Datta */ 609e1d5b659SRichard Röjfors 610e1d5b659SRichard Röjfors dev_dbg(i2c->adap.dev.parent, "%s entry\n", __func__); 611e1d5b659SRichard Röjfors 612fcc2fac6SShubhrajyoti Datta isr = xiic_getreg32(i2c, XIIC_IISR_OFFSET); 613fcc2fac6SShubhrajyoti Datta ier = xiic_getreg32(i2c, XIIC_IIER_OFFSET); 614fcc2fac6SShubhrajyoti Datta pend = isr & ier; 615fcc2fac6SShubhrajyoti Datta if (pend) 616fcc2fac6SShubhrajyoti Datta ret = IRQ_WAKE_THREAD; 617e1d5b659SRichard Röjfors 618fcc2fac6SShubhrajyoti Datta return ret; 619e1d5b659SRichard Röjfors } 620e1d5b659SRichard Röjfors 621e1d5b659SRichard Röjfors static void __xiic_start_xfer(struct xiic_i2c *i2c) 622e1d5b659SRichard Röjfors { 623e1d5b659SRichard Röjfors int first = 1; 624e1d5b659SRichard Röjfors int fifo_space = xiic_tx_fifo_space(i2c); 625e1d5b659SRichard Röjfors dev_dbg(i2c->adap.dev.parent, "%s entry, msg: %p, fifos space: %d\n", 626e1d5b659SRichard Röjfors __func__, i2c->tx_msg, fifo_space); 627e1d5b659SRichard Röjfors 628e1d5b659SRichard Röjfors if (!i2c->tx_msg) 629e1d5b659SRichard Röjfors return; 630e1d5b659SRichard Röjfors 631e1d5b659SRichard Röjfors i2c->rx_pos = 0; 632e1d5b659SRichard Röjfors i2c->tx_pos = 0; 633e1d5b659SRichard Röjfors i2c->state = STATE_START; 634e1d5b659SRichard Röjfors while ((fifo_space >= 2) && (first || (i2c->nmsgs > 1))) { 635e1d5b659SRichard Röjfors if (!first) { 636e1d5b659SRichard Röjfors i2c->nmsgs--; 637e1d5b659SRichard Röjfors i2c->tx_msg++; 638e1d5b659SRichard Röjfors i2c->tx_pos = 0; 639e1d5b659SRichard Röjfors } else 640e1d5b659SRichard Röjfors first = 0; 641e1d5b659SRichard Röjfors 642e1d5b659SRichard Röjfors if (i2c->tx_msg->flags & I2C_M_RD) { 643e1d5b659SRichard Röjfors /* we dont date putting several reads in the FIFO */ 644e1d5b659SRichard Röjfors xiic_start_recv(i2c); 645e1d5b659SRichard Röjfors return; 646e1d5b659SRichard Röjfors } else { 647e1d5b659SRichard Röjfors xiic_start_send(i2c); 648e1d5b659SRichard Röjfors if (xiic_tx_space(i2c) != 0) { 649e1d5b659SRichard Röjfors /* the message could not be completely sent */ 650e1d5b659SRichard Röjfors break; 651e1d5b659SRichard Röjfors } 652e1d5b659SRichard Röjfors } 653e1d5b659SRichard Röjfors 654e1d5b659SRichard Röjfors fifo_space = xiic_tx_fifo_space(i2c); 655e1d5b659SRichard Röjfors } 656e1d5b659SRichard Röjfors 657e1d5b659SRichard Röjfors /* there are more messages or the current one could not be completely 658e1d5b659SRichard Röjfors * put into the FIFO, also enable the half empty interrupt 659e1d5b659SRichard Röjfors */ 660e1d5b659SRichard Röjfors if (i2c->nmsgs > 1 || xiic_tx_space(i2c)) 661e1d5b659SRichard Röjfors xiic_irq_clr_en(i2c, XIIC_INTR_TX_HALF_MASK); 662e1d5b659SRichard Röjfors 663e1d5b659SRichard Röjfors } 664e1d5b659SRichard Röjfors 665e1d5b659SRichard Röjfors static void xiic_start_xfer(struct xiic_i2c *i2c) 666e1d5b659SRichard Röjfors { 667e1d5b659SRichard Röjfors unsigned long flags; 668e1d5b659SRichard Röjfors 669e1d5b659SRichard Röjfors spin_lock_irqsave(&i2c->lock, flags); 670e1d5b659SRichard Röjfors xiic_reinit(i2c); 671e1d5b659SRichard Röjfors /* disable interrupts globally */ 672e1d5b659SRichard Röjfors xiic_setreg32(i2c, XIIC_DGIER_OFFSET, 0); 673e1d5b659SRichard Röjfors spin_unlock_irqrestore(&i2c->lock, flags); 674e1d5b659SRichard Röjfors 675e1d5b659SRichard Röjfors __xiic_start_xfer(i2c); 676e1d5b659SRichard Röjfors xiic_setreg32(i2c, XIIC_DGIER_OFFSET, XIIC_GINTR_ENABLE_MASK); 677e1d5b659SRichard Röjfors } 678e1d5b659SRichard Röjfors 679e1d5b659SRichard Röjfors static int xiic_xfer(struct i2c_adapter *adap, struct i2c_msg *msgs, int num) 680e1d5b659SRichard Röjfors { 681e1d5b659SRichard Röjfors struct xiic_i2c *i2c = i2c_get_adapdata(adap); 682e1d5b659SRichard Röjfors int err; 683e1d5b659SRichard Röjfors 684e1d5b659SRichard Röjfors dev_dbg(adap->dev.parent, "%s entry SR: 0x%x\n", __func__, 685e1d5b659SRichard Röjfors xiic_getreg8(i2c, XIIC_SR_REG_OFFSET)); 686e1d5b659SRichard Röjfors 687e1d5b659SRichard Röjfors err = xiic_busy(i2c); 688e1d5b659SRichard Röjfors if (err) 689e1d5b659SRichard Röjfors return err; 690e1d5b659SRichard Röjfors 691e1d5b659SRichard Röjfors i2c->tx_msg = msgs; 692e1d5b659SRichard Röjfors i2c->nmsgs = num; 693e1d5b659SRichard Röjfors 694e1d5b659SRichard Röjfors xiic_start_xfer(i2c); 695e1d5b659SRichard Röjfors 696e1d5b659SRichard Röjfors if (wait_event_timeout(i2c->wait, (i2c->state == STATE_ERROR) || 697e1d5b659SRichard Röjfors (i2c->state == STATE_DONE), HZ)) 698e1d5b659SRichard Röjfors return (i2c->state == STATE_DONE) ? num : -EIO; 699e1d5b659SRichard Röjfors else { 700e1d5b659SRichard Röjfors i2c->tx_msg = NULL; 701e1d5b659SRichard Röjfors i2c->rx_msg = NULL; 702e1d5b659SRichard Röjfors i2c->nmsgs = 0; 703e1d5b659SRichard Röjfors return -ETIMEDOUT; 704e1d5b659SRichard Röjfors } 705e1d5b659SRichard Röjfors } 706e1d5b659SRichard Röjfors 707e1d5b659SRichard Röjfors static u32 xiic_func(struct i2c_adapter *adap) 708e1d5b659SRichard Röjfors { 709e1d5b659SRichard Röjfors return I2C_FUNC_I2C | I2C_FUNC_SMBUS_EMUL; 710e1d5b659SRichard Röjfors } 711e1d5b659SRichard Röjfors 712e1d5b659SRichard Röjfors static const struct i2c_algorithm xiic_algorithm = { 713e1d5b659SRichard Röjfors .master_xfer = xiic_xfer, 714e1d5b659SRichard Röjfors .functionality = xiic_func, 715e1d5b659SRichard Röjfors }; 716e1d5b659SRichard Röjfors 717e1d5b659SRichard Röjfors static struct i2c_adapter xiic_adapter = { 718e1d5b659SRichard Röjfors .owner = THIS_MODULE, 719e1d5b659SRichard Röjfors .name = DRIVER_NAME, 7204db5beedSWolfram Sang .class = I2C_CLASS_DEPRECATED, 721e1d5b659SRichard Röjfors .algo = &xiic_algorithm, 722e1d5b659SRichard Röjfors }; 723e1d5b659SRichard Röjfors 724e1d5b659SRichard Röjfors 7250b255e92SBill Pemberton static int xiic_i2c_probe(struct platform_device *pdev) 726e1d5b659SRichard Röjfors { 727e1d5b659SRichard Röjfors struct xiic_i2c *i2c; 728e1d5b659SRichard Röjfors struct xiic_i2c_platform_data *pdata; 729e1d5b659SRichard Röjfors struct resource *res; 730e1d5b659SRichard Röjfors int ret, irq; 731e1d5b659SRichard Röjfors u8 i; 73248ef3ca9SThomas Gessler u32 sr; 733e1d5b659SRichard Röjfors 734168e722dSKedareswara rao Appana i2c = devm_kzalloc(&pdev->dev, sizeof(*i2c), GFP_KERNEL); 735e1d5b659SRichard Röjfors if (!i2c) 736e1d5b659SRichard Röjfors return -ENOMEM; 737e1d5b659SRichard Röjfors 738168e722dSKedareswara rao Appana res = platform_get_resource(pdev, IORESOURCE_MEM, 0); 739168e722dSKedareswara rao Appana i2c->base = devm_ioremap_resource(&pdev->dev, res); 740168e722dSKedareswara rao Appana if (IS_ERR(i2c->base)) 741168e722dSKedareswara rao Appana return PTR_ERR(i2c->base); 742e1d5b659SRichard Röjfors 743168e722dSKedareswara rao Appana irq = platform_get_irq(pdev, 0); 744168e722dSKedareswara rao Appana if (irq < 0) 745168e722dSKedareswara rao Appana return irq; 746168e722dSKedareswara rao Appana 747168e722dSKedareswara rao Appana pdata = dev_get_platdata(&pdev->dev); 748e1d5b659SRichard Röjfors 749e1d5b659SRichard Röjfors /* hook up driver to tree */ 750e1d5b659SRichard Röjfors platform_set_drvdata(pdev, i2c); 751e1d5b659SRichard Röjfors i2c->adap = xiic_adapter; 752e1d5b659SRichard Röjfors i2c_set_adapdata(&i2c->adap, i2c); 753e1d5b659SRichard Röjfors i2c->adap.dev.parent = &pdev->dev; 7543ac0b337SLars-Peter Clausen i2c->adap.dev.of_node = pdev->dev.of_node; 755e1d5b659SRichard Röjfors 756e1d5b659SRichard Röjfors spin_lock_init(&i2c->lock); 757e1d5b659SRichard Röjfors init_waitqueue_head(&i2c->wait); 758168e722dSKedareswara rao Appana 759fcc2fac6SShubhrajyoti Datta ret = devm_request_threaded_irq(&pdev->dev, irq, xiic_isr, 760fcc2fac6SShubhrajyoti Datta xiic_process, IRQF_ONESHOT, 761fcc2fac6SShubhrajyoti Datta pdev->name, i2c); 762fcc2fac6SShubhrajyoti Datta 763168e722dSKedareswara rao Appana if (ret < 0) { 764e1d5b659SRichard Röjfors dev_err(&pdev->dev, "Cannot claim IRQ\n"); 765168e722dSKedareswara rao Appana return ret; 766e1d5b659SRichard Röjfors } 767e1d5b659SRichard Röjfors 76848ef3ca9SThomas Gessler /* 76948ef3ca9SThomas Gessler * Detect endianness 77048ef3ca9SThomas Gessler * Try to reset the TX FIFO. Then check the EMPTY flag. If it is not 77148ef3ca9SThomas Gessler * set, assume that the endianness was wrong and swap. 77248ef3ca9SThomas Gessler */ 77348ef3ca9SThomas Gessler i2c->endianness = LITTLE; 77448ef3ca9SThomas Gessler xiic_setreg32(i2c, XIIC_CR_REG_OFFSET, XIIC_CR_TX_FIFO_RESET_MASK); 77548ef3ca9SThomas Gessler /* Reset is cleared in xiic_reinit */ 77648ef3ca9SThomas Gessler sr = xiic_getreg32(i2c, XIIC_SR_REG_OFFSET); 77748ef3ca9SThomas Gessler if (!(sr & XIIC_SR_TX_FIFO_EMPTY_MASK)) 77848ef3ca9SThomas Gessler i2c->endianness = BIG; 77948ef3ca9SThomas Gessler 780617bdcbcSMichal Simek xiic_reinit(i2c); 781617bdcbcSMichal Simek 782e1d5b659SRichard Röjfors /* add i2c adapter to i2c tree */ 783e1d5b659SRichard Röjfors ret = i2c_add_adapter(&i2c->adap); 784e1d5b659SRichard Röjfors if (ret) { 785e1d5b659SRichard Röjfors dev_err(&pdev->dev, "Failed to add adapter\n"); 786168e722dSKedareswara rao Appana xiic_deinit(i2c); 787168e722dSKedareswara rao Appana return ret; 788e1d5b659SRichard Röjfors } 789e1d5b659SRichard Röjfors 7903ac0b337SLars-Peter Clausen if (pdata) { 791e1d5b659SRichard Röjfors /* add in known devices to the bus */ 792e1d5b659SRichard Röjfors for (i = 0; i < pdata->num_devices; i++) 793e1d5b659SRichard Röjfors i2c_new_device(&i2c->adap, pdata->devices + i); 7943ac0b337SLars-Peter Clausen } 7953ac0b337SLars-Peter Clausen 796e1d5b659SRichard Röjfors return 0; 797e1d5b659SRichard Röjfors } 798e1d5b659SRichard Röjfors 7990b255e92SBill Pemberton static int xiic_i2c_remove(struct platform_device *pdev) 800e1d5b659SRichard Röjfors { 801e1d5b659SRichard Röjfors struct xiic_i2c *i2c = platform_get_drvdata(pdev); 802e1d5b659SRichard Röjfors 803e1d5b659SRichard Röjfors /* remove adapter & data */ 804e1d5b659SRichard Röjfors i2c_del_adapter(&i2c->adap); 805e1d5b659SRichard Röjfors 806e1d5b659SRichard Röjfors xiic_deinit(i2c); 807e1d5b659SRichard Röjfors 808e1d5b659SRichard Röjfors return 0; 809e1d5b659SRichard Röjfors } 810e1d5b659SRichard Röjfors 8113ac0b337SLars-Peter Clausen #if defined(CONFIG_OF) 8120b255e92SBill Pemberton static const struct of_device_id xiic_of_match[] = { 8133ac0b337SLars-Peter Clausen { .compatible = "xlnx,xps-iic-2.00.a", }, 8143ac0b337SLars-Peter Clausen {}, 8153ac0b337SLars-Peter Clausen }; 8163ac0b337SLars-Peter Clausen MODULE_DEVICE_TABLE(of, xiic_of_match); 8173ac0b337SLars-Peter Clausen #endif 8183ac0b337SLars-Peter Clausen 819e1d5b659SRichard Röjfors static struct platform_driver xiic_i2c_driver = { 820e1d5b659SRichard Röjfors .probe = xiic_i2c_probe, 8210b255e92SBill Pemberton .remove = xiic_i2c_remove, 822e1d5b659SRichard Röjfors .driver = { 823e1d5b659SRichard Röjfors .name = DRIVER_NAME, 8243ac0b337SLars-Peter Clausen .of_match_table = of_match_ptr(xiic_of_match), 825e1d5b659SRichard Röjfors }, 826e1d5b659SRichard Röjfors }; 827e1d5b659SRichard Röjfors 828a3664b51SAxel Lin module_platform_driver(xiic_i2c_driver); 829e1d5b659SRichard Röjfors 830e1d5b659SRichard Röjfors MODULE_AUTHOR("info@mocean-labs.com"); 831e1d5b659SRichard Röjfors MODULE_DESCRIPTION("Xilinx I2C bus driver"); 832e1d5b659SRichard Röjfors MODULE_LICENSE("GPL v2"); 833a3664b51SAxel Lin MODULE_ALIAS("platform:"DRIVER_NAME); 834