1 // SPDX-License-Identifier: MIT 2 /* 3 * Copyright (C) 2021 Advanced Micro Devices, Inc. 4 * 5 * Authors: AMD 6 */ 7 8 #ifndef __DCN303_DCCG_H__ 9 #define __DCN303_DCCG_H__ 10 11 #include "dcn30/dcn30_dccg.h" 12 13 14 #define DCCG_REG_LIST_DCN3_03() \ 15 SR(DPPCLK_DTO_CTRL),\ 16 DCCG_SRII(DTO_PARAM, DPPCLK, 0),\ 17 DCCG_SRII(DTO_PARAM, DPPCLK, 1),\ 18 SR(REFCLK_CNTL) 19 20 #define DCCG_MASK_SH_LIST_DCN3_03(mask_sh) \ 21 DCCG_SFI(DPPCLK_DTO_CTRL, DTO_ENABLE, DPPCLK, 0, mask_sh),\ 22 DCCG_SFI(DPPCLK_DTO_CTRL, DTO_DB_EN, DPPCLK, 0, mask_sh),\ 23 DCCG_SFI(DPPCLK_DTO_CTRL, DTO_ENABLE, DPPCLK, 1, mask_sh),\ 24 DCCG_SFI(DPPCLK_DTO_CTRL, DTO_DB_EN, DPPCLK, 1, mask_sh),\ 25 DCCG_SF(DPPCLK0_DTO_PARAM, DPPCLK0_DTO_PHASE, mask_sh),\ 26 DCCG_SF(DPPCLK0_DTO_PARAM, DPPCLK0_DTO_MODULO, mask_sh),\ 27 DCCG_SF(REFCLK_CNTL, REFCLK_CLOCK_EN, mask_sh),\ 28 DCCG_SF(REFCLK_CNTL, REFCLK_SRC_SEL, mask_sh) 29 30 #endif //__DCN303_DCCG_H__ 31