12cb5efefSPeter De Schrijver /* 22cb5efefSPeter De Schrijver * Copyright (c) 2012, 2013, NVIDIA CORPORATION. All rights reserved. 32cb5efefSPeter De Schrijver * 42cb5efefSPeter De Schrijver * This program is free software; you can redistribute it and/or modify it 52cb5efefSPeter De Schrijver * under the terms and conditions of the GNU General Public License, 62cb5efefSPeter De Schrijver * version 2, as published by the Free Software Foundation. 72cb5efefSPeter De Schrijver * 82cb5efefSPeter De Schrijver * This program is distributed in the hope it will be useful, but WITHOUT 92cb5efefSPeter De Schrijver * ANY WARRANTY; without even the implied warranty of MERCHANTABILITY or 102cb5efefSPeter De Schrijver * FITNESS FOR A PARTICULAR PURPOSE. See the GNU General Public License for 112cb5efefSPeter De Schrijver * more details. 122cb5efefSPeter De Schrijver * 132cb5efefSPeter De Schrijver * You should have received a copy of the GNU General Public License 142cb5efefSPeter De Schrijver * along with this program. If not, see <http://www.gnu.org/licenses/>. 152cb5efefSPeter De Schrijver */ 162cb5efefSPeter De Schrijver 172cb5efefSPeter De Schrijver #include <linux/io.h> 182cb5efefSPeter De Schrijver #include <linux/clk.h> 192cb5efefSPeter De Schrijver #include <linux/clk-provider.h> 202cb5efefSPeter De Schrijver #include <linux/clkdev.h> 212cb5efefSPeter De Schrijver #include <linux/of.h> 222cb5efefSPeter De Schrijver #include <linux/of_address.h> 232cb5efefSPeter De Schrijver #include <linux/delay.h> 2425c9ded6SPaul Walmsley #include <linux/export.h> 252cb5efefSPeter De Schrijver #include <linux/clk/tegra.h> 26c9e2d69aSPeter De Schrijver #include <dt-bindings/clock/tegra114-car.h> 272cb5efefSPeter De Schrijver 282cb5efefSPeter De Schrijver #include "clk.h" 292cb5efefSPeter De Schrijver 302cb5efefSPeter De Schrijver #define RST_DEVICES_L 0x004 312cb5efefSPeter De Schrijver #define RST_DEVICES_H 0x008 322cb5efefSPeter De Schrijver #define RST_DEVICES_U 0x00C 331c472d8eSPaul Walmsley #define RST_DFLL_DVCO 0x2F4 342cb5efefSPeter De Schrijver #define RST_DEVICES_V 0x358 352cb5efefSPeter De Schrijver #define RST_DEVICES_W 0x35C 362cb5efefSPeter De Schrijver #define RST_DEVICES_X 0x28C 372cb5efefSPeter De Schrijver #define RST_DEVICES_SET_L 0x300 382cb5efefSPeter De Schrijver #define RST_DEVICES_CLR_L 0x304 392cb5efefSPeter De Schrijver #define RST_DEVICES_SET_H 0x308 402cb5efefSPeter De Schrijver #define RST_DEVICES_CLR_H 0x30c 412cb5efefSPeter De Schrijver #define RST_DEVICES_SET_U 0x310 422cb5efefSPeter De Schrijver #define RST_DEVICES_CLR_U 0x314 432cb5efefSPeter De Schrijver #define RST_DEVICES_SET_V 0x430 442cb5efefSPeter De Schrijver #define RST_DEVICES_CLR_V 0x434 452cb5efefSPeter De Schrijver #define RST_DEVICES_SET_W 0x438 462cb5efefSPeter De Schrijver #define RST_DEVICES_CLR_W 0x43c 4725c9ded6SPaul Walmsley #define CPU_FINETRIM_SELECT 0x4d4 /* override default prop dlys */ 4825c9ded6SPaul Walmsley #define CPU_FINETRIM_DR 0x4d8 /* rise->rise prop dly A */ 4925c9ded6SPaul Walmsley #define CPU_FINETRIM_R 0x4e4 /* rise->rise prop dly inc A */ 502cb5efefSPeter De Schrijver #define RST_DEVICES_NUM 5 512cb5efefSPeter De Schrijver 521c472d8eSPaul Walmsley /* RST_DFLL_DVCO bitfields */ 531c472d8eSPaul Walmsley #define DVFS_DFLL_RESET_SHIFT 0 541c472d8eSPaul Walmsley 5525c9ded6SPaul Walmsley /* CPU_FINETRIM_SELECT and CPU_FINETRIM_DR bitfields */ 5625c9ded6SPaul Walmsley #define CPU_FINETRIM_1_FCPU_1 BIT(0) /* fcpu0 */ 5725c9ded6SPaul Walmsley #define CPU_FINETRIM_1_FCPU_2 BIT(1) /* fcpu1 */ 5825c9ded6SPaul Walmsley #define CPU_FINETRIM_1_FCPU_3 BIT(2) /* fcpu2 */ 5925c9ded6SPaul Walmsley #define CPU_FINETRIM_1_FCPU_4 BIT(3) /* fcpu3 */ 6025c9ded6SPaul Walmsley #define CPU_FINETRIM_1_FCPU_5 BIT(4) /* fl2 */ 6125c9ded6SPaul Walmsley #define CPU_FINETRIM_1_FCPU_6 BIT(5) /* ftop */ 6225c9ded6SPaul Walmsley 6325c9ded6SPaul Walmsley /* CPU_FINETRIM_R bitfields */ 6425c9ded6SPaul Walmsley #define CPU_FINETRIM_R_FCPU_1_SHIFT 0 /* fcpu0 */ 6525c9ded6SPaul Walmsley #define CPU_FINETRIM_R_FCPU_1_MASK (0x3 << CPU_FINETRIM_R_FCPU_1_SHIFT) 6625c9ded6SPaul Walmsley #define CPU_FINETRIM_R_FCPU_2_SHIFT 2 /* fcpu1 */ 6725c9ded6SPaul Walmsley #define CPU_FINETRIM_R_FCPU_2_MASK (0x3 << CPU_FINETRIM_R_FCPU_2_SHIFT) 6825c9ded6SPaul Walmsley #define CPU_FINETRIM_R_FCPU_3_SHIFT 4 /* fcpu2 */ 6925c9ded6SPaul Walmsley #define CPU_FINETRIM_R_FCPU_3_MASK (0x3 << CPU_FINETRIM_R_FCPU_3_SHIFT) 7025c9ded6SPaul Walmsley #define CPU_FINETRIM_R_FCPU_4_SHIFT 6 /* fcpu3 */ 7125c9ded6SPaul Walmsley #define CPU_FINETRIM_R_FCPU_4_MASK (0x3 << CPU_FINETRIM_R_FCPU_4_SHIFT) 7225c9ded6SPaul Walmsley #define CPU_FINETRIM_R_FCPU_5_SHIFT 8 /* fl2 */ 7325c9ded6SPaul Walmsley #define CPU_FINETRIM_R_FCPU_5_MASK (0x3 << CPU_FINETRIM_R_FCPU_5_SHIFT) 7425c9ded6SPaul Walmsley #define CPU_FINETRIM_R_FCPU_6_SHIFT 10 /* ftop */ 7525c9ded6SPaul Walmsley #define CPU_FINETRIM_R_FCPU_6_MASK (0x3 << CPU_FINETRIM_R_FCPU_6_SHIFT) 7625c9ded6SPaul Walmsley 772cb5efefSPeter De Schrijver #define CLK_OUT_ENB_L 0x010 782cb5efefSPeter De Schrijver #define CLK_OUT_ENB_H 0x014 792cb5efefSPeter De Schrijver #define CLK_OUT_ENB_U 0x018 802cb5efefSPeter De Schrijver #define CLK_OUT_ENB_V 0x360 812cb5efefSPeter De Schrijver #define CLK_OUT_ENB_W 0x364 822cb5efefSPeter De Schrijver #define CLK_OUT_ENB_X 0x280 832cb5efefSPeter De Schrijver #define CLK_OUT_ENB_SET_L 0x320 842cb5efefSPeter De Schrijver #define CLK_OUT_ENB_CLR_L 0x324 852cb5efefSPeter De Schrijver #define CLK_OUT_ENB_SET_H 0x328 862cb5efefSPeter De Schrijver #define CLK_OUT_ENB_CLR_H 0x32c 872cb5efefSPeter De Schrijver #define CLK_OUT_ENB_SET_U 0x330 882cb5efefSPeter De Schrijver #define CLK_OUT_ENB_CLR_U 0x334 892cb5efefSPeter De Schrijver #define CLK_OUT_ENB_SET_V 0x440 902cb5efefSPeter De Schrijver #define CLK_OUT_ENB_CLR_V 0x444 912cb5efefSPeter De Schrijver #define CLK_OUT_ENB_SET_W 0x448 922cb5efefSPeter De Schrijver #define CLK_OUT_ENB_CLR_W 0x44c 932cb5efefSPeter De Schrijver #define CLK_OUT_ENB_SET_X 0x284 942cb5efefSPeter De Schrijver #define CLK_OUT_ENB_CLR_X 0x288 952cb5efefSPeter De Schrijver #define CLK_OUT_ENB_NUM 6 962cb5efefSPeter De Schrijver 972cb5efefSPeter De Schrijver #define PLLC_BASE 0x80 982cb5efefSPeter De Schrijver #define PLLC_MISC2 0x88 992cb5efefSPeter De Schrijver #define PLLC_MISC 0x8c 1002cb5efefSPeter De Schrijver #define PLLC2_BASE 0x4e8 1012cb5efefSPeter De Schrijver #define PLLC2_MISC 0x4ec 1022cb5efefSPeter De Schrijver #define PLLC3_BASE 0x4fc 1032cb5efefSPeter De Schrijver #define PLLC3_MISC 0x500 1042cb5efefSPeter De Schrijver #define PLLM_BASE 0x90 1052cb5efefSPeter De Schrijver #define PLLM_MISC 0x9c 1062cb5efefSPeter De Schrijver #define PLLP_BASE 0xa0 1072cb5efefSPeter De Schrijver #define PLLP_MISC 0xac 1082cb5efefSPeter De Schrijver #define PLLX_BASE 0xe0 1092cb5efefSPeter De Schrijver #define PLLX_MISC 0xe4 1102cb5efefSPeter De Schrijver #define PLLX_MISC2 0x514 1112cb5efefSPeter De Schrijver #define PLLX_MISC3 0x518 1122cb5efefSPeter De Schrijver #define PLLD_BASE 0xd0 1132cb5efefSPeter De Schrijver #define PLLD_MISC 0xdc 1142cb5efefSPeter De Schrijver #define PLLD2_BASE 0x4b8 1152cb5efefSPeter De Schrijver #define PLLD2_MISC 0x4bc 1162cb5efefSPeter De Schrijver #define PLLE_BASE 0xe8 1172cb5efefSPeter De Schrijver #define PLLE_MISC 0xec 1182cb5efefSPeter De Schrijver #define PLLA_BASE 0xb0 1192cb5efefSPeter De Schrijver #define PLLA_MISC 0xbc 1202cb5efefSPeter De Schrijver #define PLLU_BASE 0xc0 1212cb5efefSPeter De Schrijver #define PLLU_MISC 0xcc 1222cb5efefSPeter De Schrijver #define PLLRE_BASE 0x4c4 1232cb5efefSPeter De Schrijver #define PLLRE_MISC 0x4c8 1242cb5efefSPeter De Schrijver 1252cb5efefSPeter De Schrijver #define PLL_MISC_LOCK_ENABLE 18 1262cb5efefSPeter De Schrijver #define PLLC_MISC_LOCK_ENABLE 24 1272cb5efefSPeter De Schrijver #define PLLDU_MISC_LOCK_ENABLE 22 1282cb5efefSPeter De Schrijver #define PLLE_MISC_LOCK_ENABLE 9 1292cb5efefSPeter De Schrijver #define PLLRE_MISC_LOCK_ENABLE 30 1302cb5efefSPeter De Schrijver 1312cb5efefSPeter De Schrijver #define PLLC_IDDQ_BIT 26 1322cb5efefSPeter De Schrijver #define PLLX_IDDQ_BIT 3 1332cb5efefSPeter De Schrijver #define PLLRE_IDDQ_BIT 16 1342cb5efefSPeter De Schrijver 1352cb5efefSPeter De Schrijver #define PLL_BASE_LOCK BIT(27) 1362cb5efefSPeter De Schrijver #define PLLE_MISC_LOCK BIT(11) 1372cb5efefSPeter De Schrijver #define PLLRE_MISC_LOCK BIT(24) 1382cb5efefSPeter De Schrijver #define PLLCX_BASE_LOCK (BIT(26)|BIT(27)) 1392cb5efefSPeter De Schrijver 1402cb5efefSPeter De Schrijver #define PLLE_AUX 0x48c 1412cb5efefSPeter De Schrijver #define PLLC_OUT 0x84 1422cb5efefSPeter De Schrijver #define PLLM_OUT 0x94 1432cb5efefSPeter De Schrijver #define PLLP_OUTA 0xa4 1442cb5efefSPeter De Schrijver #define PLLP_OUTB 0xa8 1452cb5efefSPeter De Schrijver #define PLLA_OUT 0xb4 1462cb5efefSPeter De Schrijver 1472cb5efefSPeter De Schrijver #define AUDIO_SYNC_CLK_I2S0 0x4a0 1482cb5efefSPeter De Schrijver #define AUDIO_SYNC_CLK_I2S1 0x4a4 1492cb5efefSPeter De Schrijver #define AUDIO_SYNC_CLK_I2S2 0x4a8 1502cb5efefSPeter De Schrijver #define AUDIO_SYNC_CLK_I2S3 0x4ac 1512cb5efefSPeter De Schrijver #define AUDIO_SYNC_CLK_I2S4 0x4b0 1522cb5efefSPeter De Schrijver #define AUDIO_SYNC_CLK_SPDIF 0x4b4 1532cb5efefSPeter De Schrijver 1542cb5efefSPeter De Schrijver #define AUDIO_SYNC_DOUBLER 0x49c 1552cb5efefSPeter De Schrijver 1562cb5efefSPeter De Schrijver #define PMC_CLK_OUT_CNTRL 0x1a8 1572cb5efefSPeter De Schrijver #define PMC_DPD_PADS_ORIDE 0x1c 1582cb5efefSPeter De Schrijver #define PMC_DPD_PADS_ORIDE_BLINK_ENB 20 1592cb5efefSPeter De Schrijver #define PMC_CTRL 0 1602cb5efefSPeter De Schrijver #define PMC_CTRL_BLINK_ENB 7 1619139227dSAlexandre Courbot #define PMC_BLINK_TIMER 0x40 1622cb5efefSPeter De Schrijver 1632cb5efefSPeter De Schrijver #define OSC_CTRL 0x50 1642cb5efefSPeter De Schrijver #define OSC_CTRL_OSC_FREQ_SHIFT 28 1652cb5efefSPeter De Schrijver #define OSC_CTRL_PLL_REF_DIV_SHIFT 26 1662cb5efefSPeter De Schrijver 1672cb5efefSPeter De Schrijver #define PLLXC_SW_MAX_P 6 1682cb5efefSPeter De Schrijver 1692cb5efefSPeter De Schrijver #define CCLKG_BURST_POLICY 0x368 1702cb5efefSPeter De Schrijver #define CCLKLP_BURST_POLICY 0x370 1712cb5efefSPeter De Schrijver #define SCLK_BURST_POLICY 0x028 1722cb5efefSPeter De Schrijver #define SYSTEM_CLK_RATE 0x030 1732cb5efefSPeter De Schrijver 1742cb5efefSPeter De Schrijver #define UTMIP_PLL_CFG2 0x488 1752cb5efefSPeter De Schrijver #define UTMIP_PLL_CFG2_STABLE_COUNT(x) (((x) & 0xffff) << 6) 1762cb5efefSPeter De Schrijver #define UTMIP_PLL_CFG2_ACTIVE_DLY_COUNT(x) (((x) & 0x3f) << 18) 1772cb5efefSPeter De Schrijver #define UTMIP_PLL_CFG2_FORCE_PD_SAMP_A_POWERDOWN BIT(0) 1782cb5efefSPeter De Schrijver #define UTMIP_PLL_CFG2_FORCE_PD_SAMP_B_POWERDOWN BIT(2) 1792cb5efefSPeter De Schrijver #define UTMIP_PLL_CFG2_FORCE_PD_SAMP_C_POWERDOWN BIT(4) 1802cb5efefSPeter De Schrijver 1812cb5efefSPeter De Schrijver #define UTMIP_PLL_CFG1 0x484 1822cb5efefSPeter De Schrijver #define UTMIP_PLL_CFG1_ENABLE_DLY_COUNT(x) (((x) & 0x1f) << 6) 1832cb5efefSPeter De Schrijver #define UTMIP_PLL_CFG1_XTAL_FREQ_COUNT(x) (((x) & 0xfff) << 0) 1842cb5efefSPeter De Schrijver #define UTMIP_PLL_CFG1_FORCE_PLLU_POWERUP BIT(17) 1852cb5efefSPeter De Schrijver #define UTMIP_PLL_CFG1_FORCE_PLLU_POWERDOWN BIT(16) 1862cb5efefSPeter De Schrijver #define UTMIP_PLL_CFG1_FORCE_PLL_ENABLE_POWERUP BIT(15) 1872cb5efefSPeter De Schrijver #define UTMIP_PLL_CFG1_FORCE_PLL_ENABLE_POWERDOWN BIT(14) 1882cb5efefSPeter De Schrijver #define UTMIP_PLL_CFG1_FORCE_PLL_ACTIVE_POWERDOWN BIT(12) 1892cb5efefSPeter De Schrijver 1902cb5efefSPeter De Schrijver #define UTMIPLL_HW_PWRDN_CFG0 0x52c 1912cb5efefSPeter De Schrijver #define UTMIPLL_HW_PWRDN_CFG0_SEQ_START_STATE BIT(25) 1922cb5efefSPeter De Schrijver #define UTMIPLL_HW_PWRDN_CFG0_SEQ_ENABLE BIT(24) 1932cb5efefSPeter De Schrijver #define UTMIPLL_HW_PWRDN_CFG0_USE_LOCKDET BIT(6) 1942cb5efefSPeter De Schrijver #define UTMIPLL_HW_PWRDN_CFG0_SEQ_RESET_INPUT_VALUE BIT(5) 1952cb5efefSPeter De Schrijver #define UTMIPLL_HW_PWRDN_CFG0_SEQ_IN_SWCTL BIT(4) 1962cb5efefSPeter De Schrijver #define UTMIPLL_HW_PWRDN_CFG0_CLK_ENABLE_SWCTL BIT(2) 1972cb5efefSPeter De Schrijver #define UTMIPLL_HW_PWRDN_CFG0_IDDQ_OVERRIDE BIT(1) 1982cb5efefSPeter De Schrijver #define UTMIPLL_HW_PWRDN_CFG0_IDDQ_SWCTL BIT(0) 1992cb5efefSPeter De Schrijver 2002cb5efefSPeter De Schrijver #define CLK_SOURCE_I2S0 0x1d8 2012cb5efefSPeter De Schrijver #define CLK_SOURCE_I2S1 0x100 2022cb5efefSPeter De Schrijver #define CLK_SOURCE_I2S2 0x104 2032cb5efefSPeter De Schrijver #define CLK_SOURCE_NDFLASH 0x160 2042cb5efefSPeter De Schrijver #define CLK_SOURCE_I2S3 0x3bc 2052cb5efefSPeter De Schrijver #define CLK_SOURCE_I2S4 0x3c0 2062cb5efefSPeter De Schrijver #define CLK_SOURCE_SPDIF_OUT 0x108 2072cb5efefSPeter De Schrijver #define CLK_SOURCE_SPDIF_IN 0x10c 2082cb5efefSPeter De Schrijver #define CLK_SOURCE_PWM 0x110 2092cb5efefSPeter De Schrijver #define CLK_SOURCE_ADX 0x638 2102cb5efefSPeter De Schrijver #define CLK_SOURCE_AMX 0x63c 2112cb5efefSPeter De Schrijver #define CLK_SOURCE_HDA 0x428 2122cb5efefSPeter De Schrijver #define CLK_SOURCE_HDA2CODEC_2X 0x3e4 2132cb5efefSPeter De Schrijver #define CLK_SOURCE_SBC1 0x134 2142cb5efefSPeter De Schrijver #define CLK_SOURCE_SBC2 0x118 2152cb5efefSPeter De Schrijver #define CLK_SOURCE_SBC3 0x11c 2162cb5efefSPeter De Schrijver #define CLK_SOURCE_SBC4 0x1b4 2172cb5efefSPeter De Schrijver #define CLK_SOURCE_SBC5 0x3c8 2182cb5efefSPeter De Schrijver #define CLK_SOURCE_SBC6 0x3cc 2192cb5efefSPeter De Schrijver #define CLK_SOURCE_SATA_OOB 0x420 2202cb5efefSPeter De Schrijver #define CLK_SOURCE_SATA 0x424 2212cb5efefSPeter De Schrijver #define CLK_SOURCE_NDSPEED 0x3f8 2222cb5efefSPeter De Schrijver #define CLK_SOURCE_VFIR 0x168 2232cb5efefSPeter De Schrijver #define CLK_SOURCE_SDMMC1 0x150 2242cb5efefSPeter De Schrijver #define CLK_SOURCE_SDMMC2 0x154 2252cb5efefSPeter De Schrijver #define CLK_SOURCE_SDMMC3 0x1bc 2262cb5efefSPeter De Schrijver #define CLK_SOURCE_SDMMC4 0x164 2272cb5efefSPeter De Schrijver #define CLK_SOURCE_VDE 0x1c8 2282cb5efefSPeter De Schrijver #define CLK_SOURCE_CSITE 0x1d4 2292cb5efefSPeter De Schrijver #define CLK_SOURCE_LA 0x1f8 2302cb5efefSPeter De Schrijver #define CLK_SOURCE_TRACE 0x634 2312cb5efefSPeter De Schrijver #define CLK_SOURCE_OWR 0x1cc 2322cb5efefSPeter De Schrijver #define CLK_SOURCE_NOR 0x1d0 2332cb5efefSPeter De Schrijver #define CLK_SOURCE_MIPI 0x174 2342cb5efefSPeter De Schrijver #define CLK_SOURCE_I2C1 0x124 2352cb5efefSPeter De Schrijver #define CLK_SOURCE_I2C2 0x198 2362cb5efefSPeter De Schrijver #define CLK_SOURCE_I2C3 0x1b8 2372cb5efefSPeter De Schrijver #define CLK_SOURCE_I2C4 0x3c4 2382cb5efefSPeter De Schrijver #define CLK_SOURCE_I2C5 0x128 2392cb5efefSPeter De Schrijver #define CLK_SOURCE_UARTA 0x178 2402cb5efefSPeter De Schrijver #define CLK_SOURCE_UARTB 0x17c 2412cb5efefSPeter De Schrijver #define CLK_SOURCE_UARTC 0x1a0 2422cb5efefSPeter De Schrijver #define CLK_SOURCE_UARTD 0x1c0 2432cb5efefSPeter De Schrijver #define CLK_SOURCE_UARTE 0x1c4 2442cb5efefSPeter De Schrijver #define CLK_SOURCE_UARTA_DBG 0x178 2452cb5efefSPeter De Schrijver #define CLK_SOURCE_UARTB_DBG 0x17c 2462cb5efefSPeter De Schrijver #define CLK_SOURCE_UARTC_DBG 0x1a0 2472cb5efefSPeter De Schrijver #define CLK_SOURCE_UARTD_DBG 0x1c0 2482cb5efefSPeter De Schrijver #define CLK_SOURCE_UARTE_DBG 0x1c4 2492cb5efefSPeter De Schrijver #define CLK_SOURCE_3D 0x158 2502cb5efefSPeter De Schrijver #define CLK_SOURCE_2D 0x15c 2512cb5efefSPeter De Schrijver #define CLK_SOURCE_VI_SENSOR 0x1a8 2522cb5efefSPeter De Schrijver #define CLK_SOURCE_VI 0x148 2532cb5efefSPeter De Schrijver #define CLK_SOURCE_EPP 0x16c 2542cb5efefSPeter De Schrijver #define CLK_SOURCE_MSENC 0x1f0 2552cb5efefSPeter De Schrijver #define CLK_SOURCE_TSEC 0x1f4 2562cb5efefSPeter De Schrijver #define CLK_SOURCE_HOST1X 0x180 2572cb5efefSPeter De Schrijver #define CLK_SOURCE_HDMI 0x18c 2582cb5efefSPeter De Schrijver #define CLK_SOURCE_DISP1 0x138 2592cb5efefSPeter De Schrijver #define CLK_SOURCE_DISP2 0x13c 2602cb5efefSPeter De Schrijver #define CLK_SOURCE_CILAB 0x614 2612cb5efefSPeter De Schrijver #define CLK_SOURCE_CILCD 0x618 2622cb5efefSPeter De Schrijver #define CLK_SOURCE_CILE 0x61c 2632cb5efefSPeter De Schrijver #define CLK_SOURCE_DSIALP 0x620 2642cb5efefSPeter De Schrijver #define CLK_SOURCE_DSIBLP 0x624 2652cb5efefSPeter De Schrijver #define CLK_SOURCE_TSENSOR 0x3b8 2662cb5efefSPeter De Schrijver #define CLK_SOURCE_D_AUDIO 0x3d0 2672cb5efefSPeter De Schrijver #define CLK_SOURCE_DAM0 0x3d8 2682cb5efefSPeter De Schrijver #define CLK_SOURCE_DAM1 0x3dc 2692cb5efefSPeter De Schrijver #define CLK_SOURCE_DAM2 0x3e0 2702cb5efefSPeter De Schrijver #define CLK_SOURCE_ACTMON 0x3e8 2712cb5efefSPeter De Schrijver #define CLK_SOURCE_EXTERN1 0x3ec 2722cb5efefSPeter De Schrijver #define CLK_SOURCE_EXTERN2 0x3f0 2732cb5efefSPeter De Schrijver #define CLK_SOURCE_EXTERN3 0x3f4 2742cb5efefSPeter De Schrijver #define CLK_SOURCE_I2CSLOW 0x3fc 2752cb5efefSPeter De Schrijver #define CLK_SOURCE_SE 0x42c 2762cb5efefSPeter De Schrijver #define CLK_SOURCE_MSELECT 0x3b4 2779e60121fSPaul Walmsley #define CLK_SOURCE_DFLL_REF 0x62c 2789e60121fSPaul Walmsley #define CLK_SOURCE_DFLL_SOC 0x630 2792cb5efefSPeter De Schrijver #define CLK_SOURCE_SOC_THERM 0x644 2802cb5efefSPeter De Schrijver #define CLK_SOURCE_XUSB_HOST_SRC 0x600 2812cb5efefSPeter De Schrijver #define CLK_SOURCE_XUSB_FALCON_SRC 0x604 2822cb5efefSPeter De Schrijver #define CLK_SOURCE_XUSB_FS_SRC 0x608 2832cb5efefSPeter De Schrijver #define CLK_SOURCE_XUSB_SS_SRC 0x610 2842cb5efefSPeter De Schrijver #define CLK_SOURCE_XUSB_DEV_SRC 0x60c 2852cb5efefSPeter De Schrijver #define CLK_SOURCE_EMC 0x19c 2862cb5efefSPeter De Schrijver 287d53442e9SPeter De Schrijver /* PLLM override registers */ 288d53442e9SPeter De Schrijver #define PMC_PLLM_WB0_OVERRIDE 0x1dc 289d53442e9SPeter De Schrijver #define PMC_PLLM_WB0_OVERRIDE_2 0x2b0 290d53442e9SPeter De Schrijver 29131972fd9SJoseph Lo /* Tegra CPU clock and reset control regs */ 29231972fd9SJoseph Lo #define CLK_RST_CONTROLLER_CPU_CMPLX_STATUS 0x470 29331972fd9SJoseph Lo 294ad7d1140SJoseph Lo #ifdef CONFIG_PM_SLEEP 295ad7d1140SJoseph Lo static struct cpu_clk_suspend_context { 296ad7d1140SJoseph Lo u32 clk_csite_src; 2970017f447SJoseph Lo u32 cclkg_burst; 2980017f447SJoseph Lo u32 cclkg_divider; 299ad7d1140SJoseph Lo } tegra114_cpu_clk_sctx; 300ad7d1140SJoseph Lo #endif 301ad7d1140SJoseph Lo 3022cb5efefSPeter De Schrijver static int periph_clk_enb_refcnt[CLK_OUT_ENB_NUM * 32]; 3032cb5efefSPeter De Schrijver 3042cb5efefSPeter De Schrijver static void __iomem *clk_base; 3052cb5efefSPeter De Schrijver static void __iomem *pmc_base; 3062cb5efefSPeter De Schrijver 3072cb5efefSPeter De Schrijver static DEFINE_SPINLOCK(pll_d_lock); 3082cb5efefSPeter De Schrijver static DEFINE_SPINLOCK(pll_d2_lock); 3092cb5efefSPeter De Schrijver static DEFINE_SPINLOCK(pll_u_lock); 3102cb5efefSPeter De Schrijver static DEFINE_SPINLOCK(pll_div_lock); 3112cb5efefSPeter De Schrijver static DEFINE_SPINLOCK(pll_re_lock); 3122cb5efefSPeter De Schrijver static DEFINE_SPINLOCK(clk_doubler_lock); 3132cb5efefSPeter De Schrijver static DEFINE_SPINLOCK(clk_out_lock); 3142cb5efefSPeter De Schrijver static DEFINE_SPINLOCK(sysrate_lock); 3152cb5efefSPeter De Schrijver 316fd428ad8SPeter De Schrijver static struct div_nmp pllxc_nmp = { 317fd428ad8SPeter De Schrijver .divm_shift = 0, 318fd428ad8SPeter De Schrijver .divm_width = 8, 319fd428ad8SPeter De Schrijver .divn_shift = 8, 320fd428ad8SPeter De Schrijver .divn_width = 8, 321fd428ad8SPeter De Schrijver .divp_shift = 20, 322fd428ad8SPeter De Schrijver .divp_width = 4, 323fd428ad8SPeter De Schrijver }; 324fd428ad8SPeter De Schrijver 3252cb5efefSPeter De Schrijver static struct pdiv_map pllxc_p[] = { 3262cb5efefSPeter De Schrijver { .pdiv = 1, .hw_val = 0 }, 3272cb5efefSPeter De Schrijver { .pdiv = 2, .hw_val = 1 }, 3282cb5efefSPeter De Schrijver { .pdiv = 3, .hw_val = 2 }, 3292cb5efefSPeter De Schrijver { .pdiv = 4, .hw_val = 3 }, 3302cb5efefSPeter De Schrijver { .pdiv = 5, .hw_val = 4 }, 3312cb5efefSPeter De Schrijver { .pdiv = 6, .hw_val = 5 }, 3322cb5efefSPeter De Schrijver { .pdiv = 8, .hw_val = 6 }, 3332cb5efefSPeter De Schrijver { .pdiv = 10, .hw_val = 7 }, 3342cb5efefSPeter De Schrijver { .pdiv = 12, .hw_val = 8 }, 3352cb5efefSPeter De Schrijver { .pdiv = 16, .hw_val = 9 }, 3362cb5efefSPeter De Schrijver { .pdiv = 12, .hw_val = 10 }, 3372cb5efefSPeter De Schrijver { .pdiv = 16, .hw_val = 11 }, 3382cb5efefSPeter De Schrijver { .pdiv = 20, .hw_val = 12 }, 3392cb5efefSPeter De Schrijver { .pdiv = 24, .hw_val = 13 }, 3402cb5efefSPeter De Schrijver { .pdiv = 32, .hw_val = 14 }, 3412cb5efefSPeter De Schrijver { .pdiv = 0, .hw_val = 0 }, 3422cb5efefSPeter De Schrijver }; 3432cb5efefSPeter De Schrijver 3442cb5efefSPeter De Schrijver static struct tegra_clk_pll_freq_table pll_c_freq_table[] = { 3452cb5efefSPeter De Schrijver { 12000000, 624000000, 104, 0, 2}, 3462cb5efefSPeter De Schrijver { 12000000, 600000000, 100, 0, 2}, 3472cb5efefSPeter De Schrijver { 13000000, 600000000, 92, 0, 2}, /* actual: 598.0 MHz */ 3482cb5efefSPeter De Schrijver { 16800000, 600000000, 71, 0, 2}, /* actual: 596.4 MHz */ 3492cb5efefSPeter De Schrijver { 19200000, 600000000, 62, 0, 2}, /* actual: 595.2 MHz */ 3502cb5efefSPeter De Schrijver { 26000000, 600000000, 92, 1, 2}, /* actual: 598.0 MHz */ 3512cb5efefSPeter De Schrijver { 0, 0, 0, 0, 0, 0 }, 3522cb5efefSPeter De Schrijver }; 3532cb5efefSPeter De Schrijver 3542cb5efefSPeter De Schrijver static struct tegra_clk_pll_params pll_c_params = { 3552cb5efefSPeter De Schrijver .input_min = 12000000, 3562cb5efefSPeter De Schrijver .input_max = 800000000, 3572cb5efefSPeter De Schrijver .cf_min = 12000000, 3582cb5efefSPeter De Schrijver .cf_max = 19200000, /* s/w policy, h/w capability 50 MHz */ 3592cb5efefSPeter De Schrijver .vco_min = 600000000, 3602cb5efefSPeter De Schrijver .vco_max = 1400000000, 3612cb5efefSPeter De Schrijver .base_reg = PLLC_BASE, 3622cb5efefSPeter De Schrijver .misc_reg = PLLC_MISC, 3632cb5efefSPeter De Schrijver .lock_mask = PLL_BASE_LOCK, 3642cb5efefSPeter De Schrijver .lock_enable_bit_idx = PLLC_MISC_LOCK_ENABLE, 3652cb5efefSPeter De Schrijver .lock_delay = 300, 3662cb5efefSPeter De Schrijver .iddq_reg = PLLC_MISC, 3672cb5efefSPeter De Schrijver .iddq_bit_idx = PLLC_IDDQ_BIT, 3682cb5efefSPeter De Schrijver .max_p = PLLXC_SW_MAX_P, 3692cb5efefSPeter De Schrijver .dyn_ramp_reg = PLLC_MISC2, 3702cb5efefSPeter De Schrijver .stepa_shift = 17, 3712cb5efefSPeter De Schrijver .stepb_shift = 9, 3722cb5efefSPeter De Schrijver .pdiv_tohw = pllxc_p, 373fd428ad8SPeter De Schrijver .div_nmp = &pllxc_nmp, 374fd428ad8SPeter De Schrijver }; 375fd428ad8SPeter De Schrijver 376fd428ad8SPeter De Schrijver static struct div_nmp pllcx_nmp = { 377fd428ad8SPeter De Schrijver .divm_shift = 0, 378fd428ad8SPeter De Schrijver .divm_width = 2, 379fd428ad8SPeter De Schrijver .divn_shift = 8, 380fd428ad8SPeter De Schrijver .divn_width = 8, 381fd428ad8SPeter De Schrijver .divp_shift = 20, 382fd428ad8SPeter De Schrijver .divp_width = 3, 3832cb5efefSPeter De Schrijver }; 3842cb5efefSPeter De Schrijver 3852cb5efefSPeter De Schrijver static struct pdiv_map pllc_p[] = { 3862cb5efefSPeter De Schrijver { .pdiv = 1, .hw_val = 0 }, 3872cb5efefSPeter De Schrijver { .pdiv = 2, .hw_val = 1 }, 3882cb5efefSPeter De Schrijver { .pdiv = 4, .hw_val = 3 }, 3892cb5efefSPeter De Schrijver { .pdiv = 8, .hw_val = 5 }, 3902cb5efefSPeter De Schrijver { .pdiv = 16, .hw_val = 7 }, 3912cb5efefSPeter De Schrijver { .pdiv = 0, .hw_val = 0 }, 3922cb5efefSPeter De Schrijver }; 3932cb5efefSPeter De Schrijver 3942cb5efefSPeter De Schrijver static struct tegra_clk_pll_freq_table pll_cx_freq_table[] = { 3952cb5efefSPeter De Schrijver {12000000, 600000000, 100, 0, 2}, 3962cb5efefSPeter De Schrijver {13000000, 600000000, 92, 0, 2}, /* actual: 598.0 MHz */ 3972cb5efefSPeter De Schrijver {16800000, 600000000, 71, 0, 2}, /* actual: 596.4 MHz */ 3982cb5efefSPeter De Schrijver {19200000, 600000000, 62, 0, 2}, /* actual: 595.2 MHz */ 3992cb5efefSPeter De Schrijver {26000000, 600000000, 92, 1, 2}, /* actual: 598.0 MHz */ 4002cb5efefSPeter De Schrijver {0, 0, 0, 0, 0, 0}, 4012cb5efefSPeter De Schrijver }; 4022cb5efefSPeter De Schrijver 4032cb5efefSPeter De Schrijver static struct tegra_clk_pll_params pll_c2_params = { 4042cb5efefSPeter De Schrijver .input_min = 12000000, 4052cb5efefSPeter De Schrijver .input_max = 48000000, 4062cb5efefSPeter De Schrijver .cf_min = 12000000, 4072cb5efefSPeter De Schrijver .cf_max = 19200000, 4082cb5efefSPeter De Schrijver .vco_min = 600000000, 4092cb5efefSPeter De Schrijver .vco_max = 1200000000, 4102cb5efefSPeter De Schrijver .base_reg = PLLC2_BASE, 4112cb5efefSPeter De Schrijver .misc_reg = PLLC2_MISC, 4122cb5efefSPeter De Schrijver .lock_mask = PLL_BASE_LOCK, 4132cb5efefSPeter De Schrijver .lock_enable_bit_idx = PLL_MISC_LOCK_ENABLE, 4142cb5efefSPeter De Schrijver .lock_delay = 300, 4152cb5efefSPeter De Schrijver .pdiv_tohw = pllc_p, 416fd428ad8SPeter De Schrijver .div_nmp = &pllcx_nmp, 417fd428ad8SPeter De Schrijver .max_p = 7, 4182cb5efefSPeter De Schrijver .ext_misc_reg[0] = 0x4f0, 4192cb5efefSPeter De Schrijver .ext_misc_reg[1] = 0x4f4, 4202cb5efefSPeter De Schrijver .ext_misc_reg[2] = 0x4f8, 4212cb5efefSPeter De Schrijver }; 4222cb5efefSPeter De Schrijver 4232cb5efefSPeter De Schrijver static struct tegra_clk_pll_params pll_c3_params = { 4242cb5efefSPeter De Schrijver .input_min = 12000000, 4252cb5efefSPeter De Schrijver .input_max = 48000000, 4262cb5efefSPeter De Schrijver .cf_min = 12000000, 4272cb5efefSPeter De Schrijver .cf_max = 19200000, 4282cb5efefSPeter De Schrijver .vco_min = 600000000, 4292cb5efefSPeter De Schrijver .vco_max = 1200000000, 4302cb5efefSPeter De Schrijver .base_reg = PLLC3_BASE, 4312cb5efefSPeter De Schrijver .misc_reg = PLLC3_MISC, 4322cb5efefSPeter De Schrijver .lock_mask = PLL_BASE_LOCK, 4332cb5efefSPeter De Schrijver .lock_enable_bit_idx = PLL_MISC_LOCK_ENABLE, 4342cb5efefSPeter De Schrijver .lock_delay = 300, 4352cb5efefSPeter De Schrijver .pdiv_tohw = pllc_p, 436fd428ad8SPeter De Schrijver .div_nmp = &pllcx_nmp, 437fd428ad8SPeter De Schrijver .max_p = 7, 4382cb5efefSPeter De Schrijver .ext_misc_reg[0] = 0x504, 4392cb5efefSPeter De Schrijver .ext_misc_reg[1] = 0x508, 4402cb5efefSPeter De Schrijver .ext_misc_reg[2] = 0x50c, 4412cb5efefSPeter De Schrijver }; 4422cb5efefSPeter De Schrijver 443fd428ad8SPeter De Schrijver static struct div_nmp pllm_nmp = { 444fd428ad8SPeter De Schrijver .divm_shift = 0, 445fd428ad8SPeter De Schrijver .divm_width = 8, 446d53442e9SPeter De Schrijver .override_divm_shift = 0, 447fd428ad8SPeter De Schrijver .divn_shift = 8, 448fd428ad8SPeter De Schrijver .divn_width = 8, 449d53442e9SPeter De Schrijver .override_divn_shift = 8, 450fd428ad8SPeter De Schrijver .divp_shift = 20, 451fd428ad8SPeter De Schrijver .divp_width = 1, 452d53442e9SPeter De Schrijver .override_divp_shift = 27, 453fd428ad8SPeter De Schrijver }; 454fd428ad8SPeter De Schrijver 4552cb5efefSPeter De Schrijver static struct pdiv_map pllm_p[] = { 4562cb5efefSPeter De Schrijver { .pdiv = 1, .hw_val = 0 }, 4572cb5efefSPeter De Schrijver { .pdiv = 2, .hw_val = 1 }, 4582cb5efefSPeter De Schrijver { .pdiv = 0, .hw_val = 0 }, 4592cb5efefSPeter De Schrijver }; 4602cb5efefSPeter De Schrijver 4612cb5efefSPeter De Schrijver static struct tegra_clk_pll_freq_table pll_m_freq_table[] = { 4622cb5efefSPeter De Schrijver {12000000, 800000000, 66, 0, 1}, /* actual: 792.0 MHz */ 4632cb5efefSPeter De Schrijver {13000000, 800000000, 61, 0, 1}, /* actual: 793.0 MHz */ 4642cb5efefSPeter De Schrijver {16800000, 800000000, 47, 0, 1}, /* actual: 789.6 MHz */ 4652cb5efefSPeter De Schrijver {19200000, 800000000, 41, 0, 1}, /* actual: 787.2 MHz */ 4662cb5efefSPeter De Schrijver {26000000, 800000000, 61, 1, 1}, /* actual: 793.0 MHz */ 4672cb5efefSPeter De Schrijver {0, 0, 0, 0, 0, 0}, 4682cb5efefSPeter De Schrijver }; 4692cb5efefSPeter De Schrijver 4702cb5efefSPeter De Schrijver static struct tegra_clk_pll_params pll_m_params = { 4712cb5efefSPeter De Schrijver .input_min = 12000000, 4722cb5efefSPeter De Schrijver .input_max = 500000000, 4732cb5efefSPeter De Schrijver .cf_min = 12000000, 4742cb5efefSPeter De Schrijver .cf_max = 19200000, /* s/w policy, h/w capability 50 MHz */ 4752cb5efefSPeter De Schrijver .vco_min = 400000000, 4762cb5efefSPeter De Schrijver .vco_max = 1066000000, 4772cb5efefSPeter De Schrijver .base_reg = PLLM_BASE, 4782cb5efefSPeter De Schrijver .misc_reg = PLLM_MISC, 4792cb5efefSPeter De Schrijver .lock_mask = PLL_BASE_LOCK, 4802cb5efefSPeter De Schrijver .lock_enable_bit_idx = PLL_MISC_LOCK_ENABLE, 4812cb5efefSPeter De Schrijver .lock_delay = 300, 4822cb5efefSPeter De Schrijver .max_p = 2, 4832cb5efefSPeter De Schrijver .pdiv_tohw = pllm_p, 484fd428ad8SPeter De Schrijver .div_nmp = &pllm_nmp, 485d53442e9SPeter De Schrijver .pmc_divnm_reg = PMC_PLLM_WB0_OVERRIDE, 486d53442e9SPeter De Schrijver .pmc_divp_reg = PMC_PLLM_WB0_OVERRIDE_2, 487fd428ad8SPeter De Schrijver }; 488fd428ad8SPeter De Schrijver 489fd428ad8SPeter De Schrijver static struct div_nmp pllp_nmp = { 490fd428ad8SPeter De Schrijver .divm_shift = 0, 491fd428ad8SPeter De Schrijver .divm_width = 5, 492fd428ad8SPeter De Schrijver .divn_shift = 8, 493fd428ad8SPeter De Schrijver .divn_width = 10, 494fd428ad8SPeter De Schrijver .divp_shift = 20, 495fd428ad8SPeter De Schrijver .divp_width = 3, 4962cb5efefSPeter De Schrijver }; 4972cb5efefSPeter De Schrijver 4982cb5efefSPeter De Schrijver static struct tegra_clk_pll_freq_table pll_p_freq_table[] = { 4992cb5efefSPeter De Schrijver {12000000, 216000000, 432, 12, 1, 8}, 5002cb5efefSPeter De Schrijver {13000000, 216000000, 432, 13, 1, 8}, 5012cb5efefSPeter De Schrijver {16800000, 216000000, 360, 14, 1, 8}, 5022cb5efefSPeter De Schrijver {19200000, 216000000, 360, 16, 1, 8}, 5032cb5efefSPeter De Schrijver {26000000, 216000000, 432, 26, 1, 8}, 5042cb5efefSPeter De Schrijver {0, 0, 0, 0, 0, 0}, 5052cb5efefSPeter De Schrijver }; 5062cb5efefSPeter De Schrijver 5072cb5efefSPeter De Schrijver static struct tegra_clk_pll_params pll_p_params = { 5082cb5efefSPeter De Schrijver .input_min = 2000000, 5092cb5efefSPeter De Schrijver .input_max = 31000000, 5102cb5efefSPeter De Schrijver .cf_min = 1000000, 5112cb5efefSPeter De Schrijver .cf_max = 6000000, 5122cb5efefSPeter De Schrijver .vco_min = 200000000, 5132cb5efefSPeter De Schrijver .vco_max = 700000000, 5142cb5efefSPeter De Schrijver .base_reg = PLLP_BASE, 5152cb5efefSPeter De Schrijver .misc_reg = PLLP_MISC, 5162cb5efefSPeter De Schrijver .lock_mask = PLL_BASE_LOCK, 5172cb5efefSPeter De Schrijver .lock_enable_bit_idx = PLL_MISC_LOCK_ENABLE, 5182cb5efefSPeter De Schrijver .lock_delay = 300, 519fd428ad8SPeter De Schrijver .div_nmp = &pllp_nmp, 5202cb5efefSPeter De Schrijver }; 5212cb5efefSPeter De Schrijver 5222cb5efefSPeter De Schrijver static struct tegra_clk_pll_freq_table pll_a_freq_table[] = { 5232cb5efefSPeter De Schrijver {9600000, 282240000, 147, 5, 0, 4}, 5242cb5efefSPeter De Schrijver {9600000, 368640000, 192, 5, 0, 4}, 5252cb5efefSPeter De Schrijver {9600000, 240000000, 200, 8, 0, 8}, 5262cb5efefSPeter De Schrijver 5272cb5efefSPeter De Schrijver {28800000, 282240000, 245, 25, 0, 8}, 5282cb5efefSPeter De Schrijver {28800000, 368640000, 320, 25, 0, 8}, 5292cb5efefSPeter De Schrijver {28800000, 240000000, 200, 24, 0, 8}, 5302cb5efefSPeter De Schrijver {0, 0, 0, 0, 0, 0}, 5312cb5efefSPeter De Schrijver }; 5322cb5efefSPeter De Schrijver 5332cb5efefSPeter De Schrijver 5342cb5efefSPeter De Schrijver static struct tegra_clk_pll_params pll_a_params = { 5352cb5efefSPeter De Schrijver .input_min = 2000000, 5362cb5efefSPeter De Schrijver .input_max = 31000000, 5372cb5efefSPeter De Schrijver .cf_min = 1000000, 5382cb5efefSPeter De Schrijver .cf_max = 6000000, 5392cb5efefSPeter De Schrijver .vco_min = 200000000, 5402cb5efefSPeter De Schrijver .vco_max = 700000000, 5412cb5efefSPeter De Schrijver .base_reg = PLLA_BASE, 5422cb5efefSPeter De Schrijver .misc_reg = PLLA_MISC, 5432cb5efefSPeter De Schrijver .lock_mask = PLL_BASE_LOCK, 5442cb5efefSPeter De Schrijver .lock_enable_bit_idx = PLL_MISC_LOCK_ENABLE, 5452cb5efefSPeter De Schrijver .lock_delay = 300, 546fd428ad8SPeter De Schrijver .div_nmp = &pllp_nmp, 5472cb5efefSPeter De Schrijver }; 5482cb5efefSPeter De Schrijver 5492cb5efefSPeter De Schrijver static struct tegra_clk_pll_freq_table pll_d_freq_table[] = { 5502cb5efefSPeter De Schrijver {12000000, 216000000, 864, 12, 2, 12}, 5512cb5efefSPeter De Schrijver {13000000, 216000000, 864, 13, 2, 12}, 5522cb5efefSPeter De Schrijver {16800000, 216000000, 720, 14, 2, 12}, 5532cb5efefSPeter De Schrijver {19200000, 216000000, 720, 16, 2, 12}, 5542cb5efefSPeter De Schrijver {26000000, 216000000, 864, 26, 2, 12}, 5552cb5efefSPeter De Schrijver 5562cb5efefSPeter De Schrijver {12000000, 594000000, 594, 12, 0, 12}, 5572cb5efefSPeter De Schrijver {13000000, 594000000, 594, 13, 0, 12}, 5582cb5efefSPeter De Schrijver {16800000, 594000000, 495, 14, 0, 12}, 5592cb5efefSPeter De Schrijver {19200000, 594000000, 495, 16, 0, 12}, 5602cb5efefSPeter De Schrijver {26000000, 594000000, 594, 26, 0, 12}, 5612cb5efefSPeter De Schrijver 5622cb5efefSPeter De Schrijver {12000000, 1000000000, 1000, 12, 0, 12}, 5632cb5efefSPeter De Schrijver {13000000, 1000000000, 1000, 13, 0, 12}, 5642cb5efefSPeter De Schrijver {19200000, 1000000000, 625, 12, 0, 12}, 5652cb5efefSPeter De Schrijver {26000000, 1000000000, 1000, 26, 0, 12}, 5662cb5efefSPeter De Schrijver 5672cb5efefSPeter De Schrijver {0, 0, 0, 0, 0, 0}, 5682cb5efefSPeter De Schrijver }; 5692cb5efefSPeter De Schrijver 5702cb5efefSPeter De Schrijver static struct tegra_clk_pll_params pll_d_params = { 5712cb5efefSPeter De Schrijver .input_min = 2000000, 5722cb5efefSPeter De Schrijver .input_max = 40000000, 5732cb5efefSPeter De Schrijver .cf_min = 1000000, 5742cb5efefSPeter De Schrijver .cf_max = 6000000, 5752cb5efefSPeter De Schrijver .vco_min = 500000000, 5762cb5efefSPeter De Schrijver .vco_max = 1000000000, 5772cb5efefSPeter De Schrijver .base_reg = PLLD_BASE, 5782cb5efefSPeter De Schrijver .misc_reg = PLLD_MISC, 5792cb5efefSPeter De Schrijver .lock_mask = PLL_BASE_LOCK, 5802cb5efefSPeter De Schrijver .lock_enable_bit_idx = PLLDU_MISC_LOCK_ENABLE, 5812cb5efefSPeter De Schrijver .lock_delay = 1000, 582fd428ad8SPeter De Schrijver .div_nmp = &pllp_nmp, 5832cb5efefSPeter De Schrijver }; 5842cb5efefSPeter De Schrijver 5852cb5efefSPeter De Schrijver static struct tegra_clk_pll_params pll_d2_params = { 5862cb5efefSPeter De Schrijver .input_min = 2000000, 5872cb5efefSPeter De Schrijver .input_max = 40000000, 5882cb5efefSPeter De Schrijver .cf_min = 1000000, 5892cb5efefSPeter De Schrijver .cf_max = 6000000, 5902cb5efefSPeter De Schrijver .vco_min = 500000000, 5912cb5efefSPeter De Schrijver .vco_max = 1000000000, 5922cb5efefSPeter De Schrijver .base_reg = PLLD2_BASE, 5932cb5efefSPeter De Schrijver .misc_reg = PLLD2_MISC, 5942cb5efefSPeter De Schrijver .lock_mask = PLL_BASE_LOCK, 5952cb5efefSPeter De Schrijver .lock_enable_bit_idx = PLLDU_MISC_LOCK_ENABLE, 5962cb5efefSPeter De Schrijver .lock_delay = 1000, 597fd428ad8SPeter De Schrijver .div_nmp = &pllp_nmp, 5982cb5efefSPeter De Schrijver }; 5992cb5efefSPeter De Schrijver 6002cb5efefSPeter De Schrijver static struct pdiv_map pllu_p[] = { 6012cb5efefSPeter De Schrijver { .pdiv = 1, .hw_val = 1 }, 6022cb5efefSPeter De Schrijver { .pdiv = 2, .hw_val = 0 }, 6032cb5efefSPeter De Schrijver { .pdiv = 0, .hw_val = 0 }, 6042cb5efefSPeter De Schrijver }; 6052cb5efefSPeter De Schrijver 606fd428ad8SPeter De Schrijver static struct div_nmp pllu_nmp = { 607fd428ad8SPeter De Schrijver .divm_shift = 0, 608fd428ad8SPeter De Schrijver .divm_width = 5, 609fd428ad8SPeter De Schrijver .divn_shift = 8, 610fd428ad8SPeter De Schrijver .divn_width = 10, 611fd428ad8SPeter De Schrijver .divp_shift = 20, 612fd428ad8SPeter De Schrijver .divp_width = 1, 613fd428ad8SPeter De Schrijver }; 614fd428ad8SPeter De Schrijver 6152cb5efefSPeter De Schrijver static struct tegra_clk_pll_freq_table pll_u_freq_table[] = { 6162cb5efefSPeter De Schrijver {12000000, 480000000, 960, 12, 0, 12}, 6172cb5efefSPeter De Schrijver {13000000, 480000000, 960, 13, 0, 12}, 6182cb5efefSPeter De Schrijver {16800000, 480000000, 400, 7, 0, 5}, 6192cb5efefSPeter De Schrijver {19200000, 480000000, 200, 4, 0, 3}, 6202cb5efefSPeter De Schrijver {26000000, 480000000, 960, 26, 0, 12}, 6212cb5efefSPeter De Schrijver {0, 0, 0, 0, 0, 0}, 6222cb5efefSPeter De Schrijver }; 6232cb5efefSPeter De Schrijver 6242cb5efefSPeter De Schrijver static struct tegra_clk_pll_params pll_u_params = { 6252cb5efefSPeter De Schrijver .input_min = 2000000, 6262cb5efefSPeter De Schrijver .input_max = 40000000, 6272cb5efefSPeter De Schrijver .cf_min = 1000000, 6282cb5efefSPeter De Schrijver .cf_max = 6000000, 6292cb5efefSPeter De Schrijver .vco_min = 480000000, 6302cb5efefSPeter De Schrijver .vco_max = 960000000, 6312cb5efefSPeter De Schrijver .base_reg = PLLU_BASE, 6322cb5efefSPeter De Schrijver .misc_reg = PLLU_MISC, 6332cb5efefSPeter De Schrijver .lock_mask = PLL_BASE_LOCK, 6342cb5efefSPeter De Schrijver .lock_enable_bit_idx = PLLDU_MISC_LOCK_ENABLE, 6352cb5efefSPeter De Schrijver .lock_delay = 1000, 6362cb5efefSPeter De Schrijver .pdiv_tohw = pllu_p, 637fd428ad8SPeter De Schrijver .div_nmp = &pllu_nmp, 6382cb5efefSPeter De Schrijver }; 6392cb5efefSPeter De Schrijver 6402cb5efefSPeter De Schrijver static struct tegra_clk_pll_freq_table pll_x_freq_table[] = { 6412cb5efefSPeter De Schrijver /* 1 GHz */ 6422cb5efefSPeter De Schrijver {12000000, 1000000000, 83, 0, 1}, /* actual: 996.0 MHz */ 6432cb5efefSPeter De Schrijver {13000000, 1000000000, 76, 0, 1}, /* actual: 988.0 MHz */ 6442cb5efefSPeter De Schrijver {16800000, 1000000000, 59, 0, 1}, /* actual: 991.2 MHz */ 6452cb5efefSPeter De Schrijver {19200000, 1000000000, 52, 0, 1}, /* actual: 998.4 MHz */ 6462cb5efefSPeter De Schrijver {26000000, 1000000000, 76, 1, 1}, /* actual: 988.0 MHz */ 6472cb5efefSPeter De Schrijver 6482cb5efefSPeter De Schrijver {0, 0, 0, 0, 0, 0}, 6492cb5efefSPeter De Schrijver }; 6502cb5efefSPeter De Schrijver 6512cb5efefSPeter De Schrijver static struct tegra_clk_pll_params pll_x_params = { 6522cb5efefSPeter De Schrijver .input_min = 12000000, 6532cb5efefSPeter De Schrijver .input_max = 800000000, 6542cb5efefSPeter De Schrijver .cf_min = 12000000, 6552cb5efefSPeter De Schrijver .cf_max = 19200000, /* s/w policy, h/w capability 50 MHz */ 6562cb5efefSPeter De Schrijver .vco_min = 700000000, 6572cb5efefSPeter De Schrijver .vco_max = 2400000000U, 6582cb5efefSPeter De Schrijver .base_reg = PLLX_BASE, 6592cb5efefSPeter De Schrijver .misc_reg = PLLX_MISC, 6602cb5efefSPeter De Schrijver .lock_mask = PLL_BASE_LOCK, 6612cb5efefSPeter De Schrijver .lock_enable_bit_idx = PLL_MISC_LOCK_ENABLE, 6622cb5efefSPeter De Schrijver .lock_delay = 300, 6632cb5efefSPeter De Schrijver .iddq_reg = PLLX_MISC3, 6642cb5efefSPeter De Schrijver .iddq_bit_idx = PLLX_IDDQ_BIT, 6652cb5efefSPeter De Schrijver .max_p = PLLXC_SW_MAX_P, 6662cb5efefSPeter De Schrijver .dyn_ramp_reg = PLLX_MISC2, 6672cb5efefSPeter De Schrijver .stepa_shift = 16, 6682cb5efefSPeter De Schrijver .stepb_shift = 24, 6692cb5efefSPeter De Schrijver .pdiv_tohw = pllxc_p, 670fd428ad8SPeter De Schrijver .div_nmp = &pllxc_nmp, 6712cb5efefSPeter De Schrijver }; 6722cb5efefSPeter De Schrijver 6732cb5efefSPeter De Schrijver static struct tegra_clk_pll_freq_table pll_e_freq_table[] = { 6742cb5efefSPeter De Schrijver /* PLLE special case: use cpcon field to store cml divider value */ 6752cb5efefSPeter De Schrijver {336000000, 100000000, 100, 21, 16, 11}, 6762cb5efefSPeter De Schrijver {312000000, 100000000, 200, 26, 24, 13}, 6772cb5efefSPeter De Schrijver {0, 0, 0, 0, 0, 0}, 6782cb5efefSPeter De Schrijver }; 6792cb5efefSPeter De Schrijver 680fd428ad8SPeter De Schrijver static struct div_nmp plle_nmp = { 681fd428ad8SPeter De Schrijver .divm_shift = 0, 682fd428ad8SPeter De Schrijver .divm_width = 8, 683fd428ad8SPeter De Schrijver .divn_shift = 8, 684fd428ad8SPeter De Schrijver .divn_width = 8, 685fd428ad8SPeter De Schrijver .divp_shift = 24, 686fd428ad8SPeter De Schrijver .divp_width = 4, 687fd428ad8SPeter De Schrijver }; 688fd428ad8SPeter De Schrijver 6892cb5efefSPeter De Schrijver static struct tegra_clk_pll_params pll_e_params = { 6902cb5efefSPeter De Schrijver .input_min = 12000000, 6912cb5efefSPeter De Schrijver .input_max = 1000000000, 6922cb5efefSPeter De Schrijver .cf_min = 12000000, 6932cb5efefSPeter De Schrijver .cf_max = 75000000, 6942cb5efefSPeter De Schrijver .vco_min = 1600000000, 6952cb5efefSPeter De Schrijver .vco_max = 2400000000U, 6962cb5efefSPeter De Schrijver .base_reg = PLLE_BASE, 6972cb5efefSPeter De Schrijver .misc_reg = PLLE_MISC, 6982cb5efefSPeter De Schrijver .aux_reg = PLLE_AUX, 6992cb5efefSPeter De Schrijver .lock_mask = PLLE_MISC_LOCK, 7002cb5efefSPeter De Schrijver .lock_enable_bit_idx = PLLE_MISC_LOCK_ENABLE, 7012cb5efefSPeter De Schrijver .lock_delay = 300, 702fd428ad8SPeter De Schrijver .div_nmp = &plle_nmp, 703fd428ad8SPeter De Schrijver }; 704fd428ad8SPeter De Schrijver 705fd428ad8SPeter De Schrijver static struct div_nmp pllre_nmp = { 706fd428ad8SPeter De Schrijver .divm_shift = 0, 707fd428ad8SPeter De Schrijver .divm_width = 8, 708fd428ad8SPeter De Schrijver .divn_shift = 8, 709fd428ad8SPeter De Schrijver .divn_width = 8, 710fd428ad8SPeter De Schrijver .divp_shift = 16, 711fd428ad8SPeter De Schrijver .divp_width = 4, 7122cb5efefSPeter De Schrijver }; 7132cb5efefSPeter De Schrijver 7142cb5efefSPeter De Schrijver static struct tegra_clk_pll_params pll_re_vco_params = { 7152cb5efefSPeter De Schrijver .input_min = 12000000, 7162cb5efefSPeter De Schrijver .input_max = 1000000000, 7172cb5efefSPeter De Schrijver .cf_min = 12000000, 7182cb5efefSPeter De Schrijver .cf_max = 19200000, /* s/w policy, h/w capability 38 MHz */ 7192cb5efefSPeter De Schrijver .vco_min = 300000000, 7202cb5efefSPeter De Schrijver .vco_max = 600000000, 7212cb5efefSPeter De Schrijver .base_reg = PLLRE_BASE, 7222cb5efefSPeter De Schrijver .misc_reg = PLLRE_MISC, 7232cb5efefSPeter De Schrijver .lock_mask = PLLRE_MISC_LOCK, 7242cb5efefSPeter De Schrijver .lock_enable_bit_idx = PLLRE_MISC_LOCK_ENABLE, 7252cb5efefSPeter De Schrijver .lock_delay = 300, 7262cb5efefSPeter De Schrijver .iddq_reg = PLLRE_MISC, 7272cb5efefSPeter De Schrijver .iddq_bit_idx = PLLRE_IDDQ_BIT, 728fd428ad8SPeter De Schrijver .div_nmp = &pllre_nmp, 7292cb5efefSPeter De Schrijver }; 7302cb5efefSPeter De Schrijver 7312cb5efefSPeter De Schrijver /* Peripheral clock registers */ 7322cb5efefSPeter De Schrijver 7332cb5efefSPeter De Schrijver static struct tegra_clk_periph_regs periph_l_regs = { 7342cb5efefSPeter De Schrijver .enb_reg = CLK_OUT_ENB_L, 7352cb5efefSPeter De Schrijver .enb_set_reg = CLK_OUT_ENB_SET_L, 7362cb5efefSPeter De Schrijver .enb_clr_reg = CLK_OUT_ENB_CLR_L, 7372cb5efefSPeter De Schrijver .rst_reg = RST_DEVICES_L, 7382cb5efefSPeter De Schrijver .rst_set_reg = RST_DEVICES_SET_L, 7392cb5efefSPeter De Schrijver .rst_clr_reg = RST_DEVICES_CLR_L, 7402cb5efefSPeter De Schrijver }; 7412cb5efefSPeter De Schrijver 7422cb5efefSPeter De Schrijver static struct tegra_clk_periph_regs periph_h_regs = { 7432cb5efefSPeter De Schrijver .enb_reg = CLK_OUT_ENB_H, 7442cb5efefSPeter De Schrijver .enb_set_reg = CLK_OUT_ENB_SET_H, 7452cb5efefSPeter De Schrijver .enb_clr_reg = CLK_OUT_ENB_CLR_H, 7462cb5efefSPeter De Schrijver .rst_reg = RST_DEVICES_H, 7472cb5efefSPeter De Schrijver .rst_set_reg = RST_DEVICES_SET_H, 7482cb5efefSPeter De Schrijver .rst_clr_reg = RST_DEVICES_CLR_H, 7492cb5efefSPeter De Schrijver }; 7502cb5efefSPeter De Schrijver 7512cb5efefSPeter De Schrijver static struct tegra_clk_periph_regs periph_u_regs = { 7522cb5efefSPeter De Schrijver .enb_reg = CLK_OUT_ENB_U, 7532cb5efefSPeter De Schrijver .enb_set_reg = CLK_OUT_ENB_SET_U, 7542cb5efefSPeter De Schrijver .enb_clr_reg = CLK_OUT_ENB_CLR_U, 7552cb5efefSPeter De Schrijver .rst_reg = RST_DEVICES_U, 7562cb5efefSPeter De Schrijver .rst_set_reg = RST_DEVICES_SET_U, 7572cb5efefSPeter De Schrijver .rst_clr_reg = RST_DEVICES_CLR_U, 7582cb5efefSPeter De Schrijver }; 7592cb5efefSPeter De Schrijver 7602cb5efefSPeter De Schrijver static struct tegra_clk_periph_regs periph_v_regs = { 7612cb5efefSPeter De Schrijver .enb_reg = CLK_OUT_ENB_V, 7622cb5efefSPeter De Schrijver .enb_set_reg = CLK_OUT_ENB_SET_V, 7632cb5efefSPeter De Schrijver .enb_clr_reg = CLK_OUT_ENB_CLR_V, 7642cb5efefSPeter De Schrijver .rst_reg = RST_DEVICES_V, 7652cb5efefSPeter De Schrijver .rst_set_reg = RST_DEVICES_SET_V, 7662cb5efefSPeter De Schrijver .rst_clr_reg = RST_DEVICES_CLR_V, 7672cb5efefSPeter De Schrijver }; 7682cb5efefSPeter De Schrijver 7692cb5efefSPeter De Schrijver static struct tegra_clk_periph_regs periph_w_regs = { 7702cb5efefSPeter De Schrijver .enb_reg = CLK_OUT_ENB_W, 7712cb5efefSPeter De Schrijver .enb_set_reg = CLK_OUT_ENB_SET_W, 7722cb5efefSPeter De Schrijver .enb_clr_reg = CLK_OUT_ENB_CLR_W, 7732cb5efefSPeter De Schrijver .rst_reg = RST_DEVICES_W, 7742cb5efefSPeter De Schrijver .rst_set_reg = RST_DEVICES_SET_W, 7752cb5efefSPeter De Schrijver .rst_clr_reg = RST_DEVICES_CLR_W, 7762cb5efefSPeter De Schrijver }; 7772cb5efefSPeter De Schrijver 7782cb5efefSPeter De Schrijver /* possible OSC frequencies in Hz */ 7792cb5efefSPeter De Schrijver static unsigned long tegra114_input_freq[] = { 7802cb5efefSPeter De Schrijver [0] = 13000000, 7812cb5efefSPeter De Schrijver [1] = 16800000, 7822cb5efefSPeter De Schrijver [4] = 19200000, 7832cb5efefSPeter De Schrijver [5] = 38400000, 7842cb5efefSPeter De Schrijver [8] = 12000000, 7852cb5efefSPeter De Schrijver [9] = 48000000, 7862cb5efefSPeter De Schrijver [12] = 260000000, 7872cb5efefSPeter De Schrijver }; 7882cb5efefSPeter De Schrijver 7892cb5efefSPeter De Schrijver #define MASK(x) (BIT(x) - 1) 7902cb5efefSPeter De Schrijver 7912cb5efefSPeter De Schrijver #define TEGRA_INIT_DATA_MUX(_name, _con_id, _dev_id, _parents, _offset, \ 7922cb5efefSPeter De Schrijver _clk_num, _regs, _gate_flags, _clk_id) \ 7932cb5efefSPeter De Schrijver TEGRA_INIT_DATA_TABLE(_name, _con_id, _dev_id, _parents, _offset,\ 794252d0d2bSPeter De Schrijver 30, MASK(2), 0, 0, 8, 1, TEGRA_DIVIDER_ROUND_UP, \ 795252d0d2bSPeter De Schrijver _regs, _clk_num, periph_clk_enb_refcnt, _gate_flags,\ 796252d0d2bSPeter De Schrijver _clk_id, _parents##_idx, 0) 7972cb5efefSPeter De Schrijver 7982cb5efefSPeter De Schrijver #define TEGRA_INIT_DATA_MUX_FLAGS(_name, _con_id, _dev_id, _parents, _offset,\ 7992cb5efefSPeter De Schrijver _clk_num, _regs, _gate_flags, _clk_id, flags)\ 8002cb5efefSPeter De Schrijver TEGRA_INIT_DATA_TABLE(_name, _con_id, _dev_id, _parents, _offset,\ 801252d0d2bSPeter De Schrijver 30, MASK(2), 0, 0, 8, 1, TEGRA_DIVIDER_ROUND_UP,\ 802252d0d2bSPeter De Schrijver _regs, _clk_num, periph_clk_enb_refcnt, _gate_flags,\ 803252d0d2bSPeter De Schrijver _clk_id, _parents##_idx, flags) 8042cb5efefSPeter De Schrijver 8052cb5efefSPeter De Schrijver #define TEGRA_INIT_DATA_MUX8(_name, _con_id, _dev_id, _parents, _offset, \ 8062cb5efefSPeter De Schrijver _clk_num, _regs, _gate_flags, _clk_id) \ 8072cb5efefSPeter De Schrijver TEGRA_INIT_DATA_TABLE(_name, _con_id, _dev_id, _parents, _offset,\ 808252d0d2bSPeter De Schrijver 29, MASK(3), 0, 0, 8, 1, TEGRA_DIVIDER_ROUND_UP,\ 809252d0d2bSPeter De Schrijver _regs, _clk_num, periph_clk_enb_refcnt, _gate_flags,\ 810252d0d2bSPeter De Schrijver _clk_id, _parents##_idx, 0) 8112cb5efefSPeter De Schrijver 8122cb5efefSPeter De Schrijver #define TEGRA_INIT_DATA_INT_FLAGS(_name, _con_id, _dev_id, _parents, _offset,\ 8132cb5efefSPeter De Schrijver _clk_num, _regs, _gate_flags, _clk_id, flags)\ 8142cb5efefSPeter De Schrijver TEGRA_INIT_DATA_TABLE(_name, _con_id, _dev_id, _parents, _offset,\ 815252d0d2bSPeter De Schrijver 30, MASK(2), 0, 0, 8, 1, TEGRA_DIVIDER_INT | \ 816252d0d2bSPeter De Schrijver TEGRA_DIVIDER_ROUND_UP, _regs, _clk_num, \ 817252d0d2bSPeter De Schrijver periph_clk_enb_refcnt, _gate_flags, _clk_id, \ 818252d0d2bSPeter De Schrijver _parents##_idx, flags) 8192cb5efefSPeter De Schrijver 8202cb5efefSPeter De Schrijver #define TEGRA_INIT_DATA_INT8(_name, _con_id, _dev_id, _parents, _offset,\ 8212cb5efefSPeter De Schrijver _clk_num, _regs, _gate_flags, _clk_id) \ 8222cb5efefSPeter De Schrijver TEGRA_INIT_DATA_TABLE(_name, _con_id, _dev_id, _parents, _offset,\ 823252d0d2bSPeter De Schrijver 29, MASK(3), 0, 0, 8, 1, TEGRA_DIVIDER_INT | \ 824252d0d2bSPeter De Schrijver TEGRA_DIVIDER_ROUND_UP, _regs, _clk_num, \ 825252d0d2bSPeter De Schrijver periph_clk_enb_refcnt, _gate_flags, _clk_id, \ 826252d0d2bSPeter De Schrijver _parents##_idx, 0) 8272cb5efefSPeter De Schrijver 8282cb5efefSPeter De Schrijver #define TEGRA_INIT_DATA_UART(_name, _con_id, _dev_id, _parents, _offset,\ 8292cb5efefSPeter De Schrijver _clk_num, _regs, _clk_id) \ 8302cb5efefSPeter De Schrijver TEGRA_INIT_DATA_TABLE(_name, _con_id, _dev_id, _parents, _offset,\ 831252d0d2bSPeter De Schrijver 30, MASK(2), 0, 0, 16, 1, TEGRA_DIVIDER_UART | \ 832252d0d2bSPeter De Schrijver TEGRA_DIVIDER_ROUND_UP, _regs, _clk_num, \ 833252d0d2bSPeter De Schrijver periph_clk_enb_refcnt, 0, _clk_id, _parents##_idx, 0) 8342cb5efefSPeter De Schrijver 8352cb5efefSPeter De Schrijver #define TEGRA_INIT_DATA_I2C(_name, _con_id, _dev_id, _parents, _offset,\ 8362cb5efefSPeter De Schrijver _clk_num, _regs, _clk_id) \ 8372cb5efefSPeter De Schrijver TEGRA_INIT_DATA_TABLE(_name, _con_id, _dev_id, _parents, _offset,\ 838252d0d2bSPeter De Schrijver 30, MASK(2), 0, 0, 16, 0, TEGRA_DIVIDER_ROUND_UP,\ 839252d0d2bSPeter De Schrijver _regs, _clk_num, periph_clk_enb_refcnt, 0, _clk_id,\ 840252d0d2bSPeter De Schrijver _parents##_idx, 0) 8412cb5efefSPeter De Schrijver 8422cb5efefSPeter De Schrijver #define TEGRA_INIT_DATA_NODIV(_name, _con_id, _dev_id, _parents, _offset, \ 8432cb5efefSPeter De Schrijver _mux_shift, _mux_mask, _clk_num, _regs, \ 8442cb5efefSPeter De Schrijver _gate_flags, _clk_id) \ 8452cb5efefSPeter De Schrijver TEGRA_INIT_DATA_TABLE(_name, _con_id, _dev_id, _parents, _offset,\ 8462cb5efefSPeter De Schrijver _mux_shift, _mux_mask, 0, 0, 0, 0, 0, _regs, \ 8472cb5efefSPeter De Schrijver _clk_num, periph_clk_enb_refcnt, _gate_flags, \ 8482cb5efefSPeter De Schrijver _clk_id, _parents##_idx, 0) 8492cb5efefSPeter De Schrijver 8502cb5efefSPeter De Schrijver #define TEGRA_INIT_DATA_XUSB(_name, _con_id, _dev_id, _parents, _offset, \ 8512cb5efefSPeter De Schrijver _clk_num, _regs, _gate_flags, _clk_id) \ 8522cb5efefSPeter De Schrijver TEGRA_INIT_DATA_TABLE(_name, _con_id, _dev_id, _parents, _offset, \ 853252d0d2bSPeter De Schrijver 29, MASK(3), 0, 0, 8, 1, TEGRA_DIVIDER_INT | \ 854252d0d2bSPeter De Schrijver TEGRA_DIVIDER_ROUND_UP, _regs, _clk_num, \ 855252d0d2bSPeter De Schrijver periph_clk_enb_refcnt, _gate_flags, _clk_id, \ 856252d0d2bSPeter De Schrijver _parents##_idx, 0) 8572cb5efefSPeter De Schrijver 8582cb5efefSPeter De Schrijver #define TEGRA_INIT_DATA_AUDIO(_name, _con_id, _dev_id, _offset, _clk_num,\ 8592cb5efefSPeter De Schrijver _regs, _gate_flags, _clk_id) \ 8602cb5efefSPeter De Schrijver TEGRA_INIT_DATA_TABLE(_name, _con_id, _dev_id, mux_d_audio_clk, \ 861252d0d2bSPeter De Schrijver _offset, 16, 0xE01F, 0, 0, 8, 1, \ 862252d0d2bSPeter De Schrijver TEGRA_DIVIDER_ROUND_UP, _regs, _clk_num, \ 8632cb5efefSPeter De Schrijver periph_clk_enb_refcnt, _gate_flags , _clk_id, \ 8642cb5efefSPeter De Schrijver mux_d_audio_clk_idx, 0) 8652cb5efefSPeter De Schrijver 8662cb5efefSPeter De Schrijver struct utmi_clk_param { 8672cb5efefSPeter De Schrijver /* Oscillator Frequency in KHz */ 8682cb5efefSPeter De Schrijver u32 osc_frequency; 8692cb5efefSPeter De Schrijver /* UTMIP PLL Enable Delay Count */ 8702cb5efefSPeter De Schrijver u8 enable_delay_count; 8712cb5efefSPeter De Schrijver /* UTMIP PLL Stable count */ 8722cb5efefSPeter De Schrijver u8 stable_count; 8732cb5efefSPeter De Schrijver /* UTMIP PLL Active delay count */ 8742cb5efefSPeter De Schrijver u8 active_delay_count; 8752cb5efefSPeter De Schrijver /* UTMIP PLL Xtal frequency count */ 8762cb5efefSPeter De Schrijver u8 xtal_freq_count; 8772cb5efefSPeter De Schrijver }; 8782cb5efefSPeter De Schrijver 8792cb5efefSPeter De Schrijver static const struct utmi_clk_param utmi_parameters[] = { 8802cb5efefSPeter De Schrijver {.osc_frequency = 13000000, .enable_delay_count = 0x02, 8812cb5efefSPeter De Schrijver .stable_count = 0x33, .active_delay_count = 0x05, 8822cb5efefSPeter De Schrijver .xtal_freq_count = 0x7F}, 8832cb5efefSPeter De Schrijver {.osc_frequency = 19200000, .enable_delay_count = 0x03, 8842cb5efefSPeter De Schrijver .stable_count = 0x4B, .active_delay_count = 0x06, 8852cb5efefSPeter De Schrijver .xtal_freq_count = 0xBB}, 8862cb5efefSPeter De Schrijver {.osc_frequency = 12000000, .enable_delay_count = 0x02, 8872cb5efefSPeter De Schrijver .stable_count = 0x2F, .active_delay_count = 0x04, 8882cb5efefSPeter De Schrijver .xtal_freq_count = 0x76}, 8892cb5efefSPeter De Schrijver {.osc_frequency = 26000000, .enable_delay_count = 0x04, 8902cb5efefSPeter De Schrijver .stable_count = 0x66, .active_delay_count = 0x09, 8912cb5efefSPeter De Schrijver .xtal_freq_count = 0xFE}, 8922cb5efefSPeter De Schrijver {.osc_frequency = 16800000, .enable_delay_count = 0x03, 8932cb5efefSPeter De Schrijver .stable_count = 0x41, .active_delay_count = 0x0A, 8942cb5efefSPeter De Schrijver .xtal_freq_count = 0xA4}, 8952cb5efefSPeter De Schrijver }; 8962cb5efefSPeter De Schrijver 8972cb5efefSPeter De Schrijver /* peripheral mux definitions */ 8982cb5efefSPeter De Schrijver 8992cb5efefSPeter De Schrijver #define MUX_I2S_SPDIF(_id) \ 9002cb5efefSPeter De Schrijver static const char *mux_pllaout0_##_id##_2x_pllp_clkm[] = { "pll_a_out0", \ 9012cb5efefSPeter De Schrijver #_id, "pll_p",\ 9022cb5efefSPeter De Schrijver "clk_m"}; 9032cb5efefSPeter De Schrijver MUX_I2S_SPDIF(audio0) 9042cb5efefSPeter De Schrijver MUX_I2S_SPDIF(audio1) 9052cb5efefSPeter De Schrijver MUX_I2S_SPDIF(audio2) 9062cb5efefSPeter De Schrijver MUX_I2S_SPDIF(audio3) 9072cb5efefSPeter De Schrijver MUX_I2S_SPDIF(audio4) 9082cb5efefSPeter De Schrijver MUX_I2S_SPDIF(audio) 9092cb5efefSPeter De Schrijver 9102cb5efefSPeter De Schrijver #define mux_pllaout0_audio0_2x_pllp_clkm_idx NULL 9112cb5efefSPeter De Schrijver #define mux_pllaout0_audio1_2x_pllp_clkm_idx NULL 9122cb5efefSPeter De Schrijver #define mux_pllaout0_audio2_2x_pllp_clkm_idx NULL 9132cb5efefSPeter De Schrijver #define mux_pllaout0_audio3_2x_pllp_clkm_idx NULL 9142cb5efefSPeter De Schrijver #define mux_pllaout0_audio4_2x_pllp_clkm_idx NULL 9152cb5efefSPeter De Schrijver #define mux_pllaout0_audio_2x_pllp_clkm_idx NULL 9162cb5efefSPeter De Schrijver 9172cb5efefSPeter De Schrijver static const char *mux_pllp_pllc_pllm_clkm[] = { 9182cb5efefSPeter De Schrijver "pll_p", "pll_c", "pll_m", "clk_m" 9192cb5efefSPeter De Schrijver }; 9202cb5efefSPeter De Schrijver #define mux_pllp_pllc_pllm_clkm_idx NULL 9212cb5efefSPeter De Schrijver 9222cb5efefSPeter De Schrijver static const char *mux_pllp_pllc_pllm[] = { "pll_p", "pll_c", "pll_m" }; 9232cb5efefSPeter De Schrijver #define mux_pllp_pllc_pllm_idx NULL 9242cb5efefSPeter De Schrijver 9252cb5efefSPeter De Schrijver static const char *mux_pllp_pllc_clk32_clkm[] = { 9262cb5efefSPeter De Schrijver "pll_p", "pll_c", "clk_32k", "clk_m" 9272cb5efefSPeter De Schrijver }; 9282cb5efefSPeter De Schrijver #define mux_pllp_pllc_clk32_clkm_idx NULL 9292cb5efefSPeter De Schrijver 9302cb5efefSPeter De Schrijver static const char *mux_plla_pllc_pllp_clkm[] = { 9312cb5efefSPeter De Schrijver "pll_a_out0", "pll_c", "pll_p", "clk_m" 9322cb5efefSPeter De Schrijver }; 9332cb5efefSPeter De Schrijver #define mux_plla_pllc_pllp_clkm_idx mux_pllp_pllc_pllm_clkm_idx 9342cb5efefSPeter De Schrijver 9352cb5efefSPeter De Schrijver static const char *mux_pllp_pllc2_c_c3_pllm_clkm[] = { 9362cb5efefSPeter De Schrijver "pll_p", "pll_c2", "pll_c", "pll_c3", "pll_m", "clk_m" 9372cb5efefSPeter De Schrijver }; 9382cb5efefSPeter De Schrijver static u32 mux_pllp_pllc2_c_c3_pllm_clkm_idx[] = { 9392cb5efefSPeter De Schrijver [0] = 0, [1] = 1, [2] = 2, [3] = 3, [4] = 4, [5] = 6, 9402cb5efefSPeter De Schrijver }; 9412cb5efefSPeter De Schrijver 9422cb5efefSPeter De Schrijver static const char *mux_pllp_clkm[] = { 9432cb5efefSPeter De Schrijver "pll_p", "clk_m" 9442cb5efefSPeter De Schrijver }; 9452cb5efefSPeter De Schrijver static u32 mux_pllp_clkm_idx[] = { 9462cb5efefSPeter De Schrijver [0] = 0, [1] = 3, 9472cb5efefSPeter De Schrijver }; 9482cb5efefSPeter De Schrijver 9492cb5efefSPeter De Schrijver static const char *mux_pllm_pllc2_c_c3_pllp_plla[] = { 9502cb5efefSPeter De Schrijver "pll_m", "pll_c2", "pll_c", "pll_c3", "pll_p", "pll_a_out0" 9512cb5efefSPeter De Schrijver }; 9522cb5efefSPeter De Schrijver #define mux_pllm_pllc2_c_c3_pllp_plla_idx mux_pllp_pllc2_c_c3_pllm_clkm_idx 9532cb5efefSPeter De Schrijver 9542cb5efefSPeter De Schrijver static const char *mux_pllp_pllm_plld_plla_pllc_plld2_clkm[] = { 9552cb5efefSPeter De Schrijver "pll_p", "pll_m", "pll_d_out0", "pll_a_out0", "pll_c", 9562cb5efefSPeter De Schrijver "pll_d2_out0", "clk_m" 9572cb5efefSPeter De Schrijver }; 9582cb5efefSPeter De Schrijver #define mux_pllp_pllm_plld_plla_pllc_plld2_clkm_idx NULL 9592cb5efefSPeter De Schrijver 9602cb5efefSPeter De Schrijver static const char *mux_pllm_pllc_pllp_plla[] = { 9612cb5efefSPeter De Schrijver "pll_m", "pll_c", "pll_p", "pll_a_out0" 9622cb5efefSPeter De Schrijver }; 9632cb5efefSPeter De Schrijver #define mux_pllm_pllc_pllp_plla_idx mux_pllp_pllc_pllm_clkm_idx 9642cb5efefSPeter De Schrijver 9652cb5efefSPeter De Schrijver static const char *mux_pllp_pllc_clkm[] = { 9662cb5efefSPeter De Schrijver "pll_p", "pll_c", "pll_m" 9672cb5efefSPeter De Schrijver }; 9682cb5efefSPeter De Schrijver static u32 mux_pllp_pllc_clkm_idx[] = { 9692cb5efefSPeter De Schrijver [0] = 0, [1] = 1, [2] = 3, 9702cb5efefSPeter De Schrijver }; 9712cb5efefSPeter De Schrijver 9722cb5efefSPeter De Schrijver static const char *mux_pllp_pllc_clkm_clk32[] = { 9732cb5efefSPeter De Schrijver "pll_p", "pll_c", "clk_m", "clk_32k" 9742cb5efefSPeter De Schrijver }; 9752cb5efefSPeter De Schrijver #define mux_pllp_pllc_clkm_clk32_idx NULL 9762cb5efefSPeter De Schrijver 9772cb5efefSPeter De Schrijver static const char *mux_plla_clk32_pllp_clkm_plle[] = { 9782cb5efefSPeter De Schrijver "pll_a_out0", "clk_32k", "pll_p", "clk_m", "pll_e_out0" 9792cb5efefSPeter De Schrijver }; 9802cb5efefSPeter De Schrijver #define mux_plla_clk32_pllp_clkm_plle_idx NULL 9812cb5efefSPeter De Schrijver 9822cb5efefSPeter De Schrijver static const char *mux_clkm_pllp_pllc_pllre[] = { 9832cb5efefSPeter De Schrijver "clk_m", "pll_p", "pll_c", "pll_re_out" 9842cb5efefSPeter De Schrijver }; 9852cb5efefSPeter De Schrijver static u32 mux_clkm_pllp_pllc_pllre_idx[] = { 9862cb5efefSPeter De Schrijver [0] = 0, [1] = 1, [2] = 3, [3] = 5, 9872cb5efefSPeter De Schrijver }; 9882cb5efefSPeter De Schrijver 9892cb5efefSPeter De Schrijver static const char *mux_clkm_48M_pllp_480M[] = { 9902cb5efefSPeter De Schrijver "clk_m", "pll_u_48M", "pll_p", "pll_u_480M" 9912cb5efefSPeter De Schrijver }; 9922cb5efefSPeter De Schrijver #define mux_clkm_48M_pllp_480M_idx NULL 9932cb5efefSPeter De Schrijver 9942cb5efefSPeter De Schrijver static const char *mux_clkm_pllre_clk32_480M_pllc_ref[] = { 9952cb5efefSPeter De Schrijver "clk_m", "pll_re_out", "clk_32k", "pll_u_480M", "pll_c", "pll_ref" 9962cb5efefSPeter De Schrijver }; 9972cb5efefSPeter De Schrijver static u32 mux_clkm_pllre_clk32_480M_pllc_ref_idx[] = { 9982cb5efefSPeter De Schrijver [0] = 0, [1] = 1, [2] = 3, [3] = 3, [4] = 4, [5] = 7, 9992cb5efefSPeter De Schrijver }; 10002cb5efefSPeter De Schrijver 10012cb5efefSPeter De Schrijver static const char *mux_plld_out0_plld2_out0[] = { 10022cb5efefSPeter De Schrijver "pll_d_out0", "pll_d2_out0", 10032cb5efefSPeter De Schrijver }; 10042cb5efefSPeter De Schrijver #define mux_plld_out0_plld2_out0_idx NULL 10052cb5efefSPeter De Schrijver 10062cb5efefSPeter De Schrijver static const char *mux_d_audio_clk[] = { 10072cb5efefSPeter De Schrijver "pll_a_out0", "pll_p", "clk_m", "spdif_in_sync", "i2s0_sync", 10082cb5efefSPeter De Schrijver "i2s1_sync", "i2s2_sync", "i2s3_sync", "i2s4_sync", "vimclk_sync", 10092cb5efefSPeter De Schrijver }; 10102cb5efefSPeter De Schrijver static u32 mux_d_audio_clk_idx[] = { 10112cb5efefSPeter De Schrijver [0] = 0, [1] = 0x8000, [2] = 0xc000, [3] = 0xE000, [4] = 0xE001, 10122cb5efefSPeter De Schrijver [5] = 0xE002, [6] = 0xE003, [7] = 0xE004, [8] = 0xE005, [9] = 0xE007, 10132cb5efefSPeter De Schrijver }; 10142cb5efefSPeter De Schrijver 10152cb5efefSPeter De Schrijver static const char *mux_pllmcp_clkm[] = { 10162cb5efefSPeter De Schrijver "pll_m_out0", "pll_c_out0", "pll_p_out0", "clk_m", "pll_m_ud", 10172cb5efefSPeter De Schrijver }; 10182cb5efefSPeter De Schrijver 10192cb5efefSPeter De Schrijver static const struct clk_div_table pll_re_div_table[] = { 10202cb5efefSPeter De Schrijver { .val = 0, .div = 1 }, 10212cb5efefSPeter De Schrijver { .val = 1, .div = 2 }, 10222cb5efefSPeter De Schrijver { .val = 2, .div = 3 }, 10232cb5efefSPeter De Schrijver { .val = 3, .div = 4 }, 10242cb5efefSPeter De Schrijver { .val = 4, .div = 5 }, 10252cb5efefSPeter De Schrijver { .val = 5, .div = 6 }, 10262cb5efefSPeter De Schrijver { .val = 0, .div = 0 }, 10272cb5efefSPeter De Schrijver }; 10282cb5efefSPeter De Schrijver 1029c9e2d69aSPeter De Schrijver static struct clk *clks[TEGRA114_CLK_CLK_MAX]; 10302cb5efefSPeter De Schrijver static struct clk_onecell_data clk_data; 10312cb5efefSPeter De Schrijver 10322cb5efefSPeter De Schrijver static unsigned long osc_freq; 10332cb5efefSPeter De Schrijver static unsigned long pll_ref_freq; 10342cb5efefSPeter De Schrijver 10352cb5efefSPeter De Schrijver static int __init tegra114_osc_clk_init(void __iomem *clk_base) 10362cb5efefSPeter De Schrijver { 10372cb5efefSPeter De Schrijver struct clk *clk; 10382cb5efefSPeter De Schrijver u32 val, pll_ref_div; 10392cb5efefSPeter De Schrijver 10402cb5efefSPeter De Schrijver val = readl_relaxed(clk_base + OSC_CTRL); 10412cb5efefSPeter De Schrijver 10422cb5efefSPeter De Schrijver osc_freq = tegra114_input_freq[val >> OSC_CTRL_OSC_FREQ_SHIFT]; 10432cb5efefSPeter De Schrijver if (!osc_freq) { 10442cb5efefSPeter De Schrijver WARN_ON(1); 10452cb5efefSPeter De Schrijver return -EINVAL; 10462cb5efefSPeter De Schrijver } 10472cb5efefSPeter De Schrijver 10482cb5efefSPeter De Schrijver /* clk_m */ 10492cb5efefSPeter De Schrijver clk = clk_register_fixed_rate(NULL, "clk_m", NULL, CLK_IS_ROOT, 10502cb5efefSPeter De Schrijver osc_freq); 10512cb5efefSPeter De Schrijver clk_register_clkdev(clk, "clk_m", NULL); 1052c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_CLK_M] = clk; 10532cb5efefSPeter De Schrijver 10542cb5efefSPeter De Schrijver /* pll_ref */ 10552cb5efefSPeter De Schrijver val = (val >> OSC_CTRL_PLL_REF_DIV_SHIFT) & 3; 10562cb5efefSPeter De Schrijver pll_ref_div = 1 << val; 10572cb5efefSPeter De Schrijver clk = clk_register_fixed_factor(NULL, "pll_ref", "clk_m", 10582cb5efefSPeter De Schrijver CLK_SET_RATE_PARENT, 1, pll_ref_div); 10592cb5efefSPeter De Schrijver clk_register_clkdev(clk, "pll_ref", NULL); 1060c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_PLL_REF] = clk; 10612cb5efefSPeter De Schrijver 10622cb5efefSPeter De Schrijver pll_ref_freq = osc_freq / pll_ref_div; 10632cb5efefSPeter De Schrijver 10642cb5efefSPeter De Schrijver return 0; 10652cb5efefSPeter De Schrijver } 10662cb5efefSPeter De Schrijver 10672cb5efefSPeter De Schrijver static void __init tegra114_fixed_clk_init(void __iomem *clk_base) 10682cb5efefSPeter De Schrijver { 10692cb5efefSPeter De Schrijver struct clk *clk; 10702cb5efefSPeter De Schrijver 10712cb5efefSPeter De Schrijver /* clk_32k */ 10722cb5efefSPeter De Schrijver clk = clk_register_fixed_rate(NULL, "clk_32k", NULL, CLK_IS_ROOT, 10732cb5efefSPeter De Schrijver 32768); 10742cb5efefSPeter De Schrijver clk_register_clkdev(clk, "clk_32k", NULL); 1075c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_CLK_32K] = clk; 10762cb5efefSPeter De Schrijver 10772cb5efefSPeter De Schrijver /* clk_m_div2 */ 10782cb5efefSPeter De Schrijver clk = clk_register_fixed_factor(NULL, "clk_m_div2", "clk_m", 10792cb5efefSPeter De Schrijver CLK_SET_RATE_PARENT, 1, 2); 10802cb5efefSPeter De Schrijver clk_register_clkdev(clk, "clk_m_div2", NULL); 1081c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_CLK_M_DIV2] = clk; 10822cb5efefSPeter De Schrijver 10832cb5efefSPeter De Schrijver /* clk_m_div4 */ 10842cb5efefSPeter De Schrijver clk = clk_register_fixed_factor(NULL, "clk_m_div4", "clk_m", 10852cb5efefSPeter De Schrijver CLK_SET_RATE_PARENT, 1, 4); 10862cb5efefSPeter De Schrijver clk_register_clkdev(clk, "clk_m_div4", NULL); 1087c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_CLK_M_DIV4] = clk; 10882cb5efefSPeter De Schrijver 10892cb5efefSPeter De Schrijver } 10902cb5efefSPeter De Schrijver 10912cb5efefSPeter De Schrijver static __init void tegra114_utmi_param_configure(void __iomem *clk_base) 10922cb5efefSPeter De Schrijver { 10932cb5efefSPeter De Schrijver u32 reg; 10942cb5efefSPeter De Schrijver int i; 10952cb5efefSPeter De Schrijver 10962cb5efefSPeter De Schrijver for (i = 0; i < ARRAY_SIZE(utmi_parameters); i++) { 10972cb5efefSPeter De Schrijver if (osc_freq == utmi_parameters[i].osc_frequency) 10982cb5efefSPeter De Schrijver break; 10992cb5efefSPeter De Schrijver } 11002cb5efefSPeter De Schrijver 11012cb5efefSPeter De Schrijver if (i >= ARRAY_SIZE(utmi_parameters)) { 11022cb5efefSPeter De Schrijver pr_err("%s: Unexpected oscillator freq %lu\n", __func__, 11032cb5efefSPeter De Schrijver osc_freq); 11042cb5efefSPeter De Schrijver return; 11052cb5efefSPeter De Schrijver } 11062cb5efefSPeter De Schrijver 11072cb5efefSPeter De Schrijver reg = readl_relaxed(clk_base + UTMIP_PLL_CFG2); 11082cb5efefSPeter De Schrijver 11092cb5efefSPeter De Schrijver /* Program UTMIP PLL stable and active counts */ 11102cb5efefSPeter De Schrijver /* [FIXME] arclk_rst.h says WRONG! This should be 1ms -> 0x50 Check! */ 11112cb5efefSPeter De Schrijver reg &= ~UTMIP_PLL_CFG2_STABLE_COUNT(~0); 11122cb5efefSPeter De Schrijver reg |= UTMIP_PLL_CFG2_STABLE_COUNT(utmi_parameters[i].stable_count); 11132cb5efefSPeter De Schrijver 11142cb5efefSPeter De Schrijver reg &= ~UTMIP_PLL_CFG2_ACTIVE_DLY_COUNT(~0); 11152cb5efefSPeter De Schrijver 11162cb5efefSPeter De Schrijver reg |= UTMIP_PLL_CFG2_ACTIVE_DLY_COUNT(utmi_parameters[i]. 11172cb5efefSPeter De Schrijver active_delay_count); 11182cb5efefSPeter De Schrijver 11192cb5efefSPeter De Schrijver /* Remove power downs from UTMIP PLL control bits */ 11202cb5efefSPeter De Schrijver reg &= ~UTMIP_PLL_CFG2_FORCE_PD_SAMP_A_POWERDOWN; 11212cb5efefSPeter De Schrijver reg &= ~UTMIP_PLL_CFG2_FORCE_PD_SAMP_B_POWERDOWN; 11222cb5efefSPeter De Schrijver reg &= ~UTMIP_PLL_CFG2_FORCE_PD_SAMP_C_POWERDOWN; 11232cb5efefSPeter De Schrijver 11242cb5efefSPeter De Schrijver writel_relaxed(reg, clk_base + UTMIP_PLL_CFG2); 11252cb5efefSPeter De Schrijver 11262cb5efefSPeter De Schrijver /* Program UTMIP PLL delay and oscillator frequency counts */ 11272cb5efefSPeter De Schrijver reg = readl_relaxed(clk_base + UTMIP_PLL_CFG1); 11282cb5efefSPeter De Schrijver reg &= ~UTMIP_PLL_CFG1_ENABLE_DLY_COUNT(~0); 11292cb5efefSPeter De Schrijver 11302cb5efefSPeter De Schrijver reg |= UTMIP_PLL_CFG1_ENABLE_DLY_COUNT(utmi_parameters[i]. 11312cb5efefSPeter De Schrijver enable_delay_count); 11322cb5efefSPeter De Schrijver 11332cb5efefSPeter De Schrijver reg &= ~UTMIP_PLL_CFG1_XTAL_FREQ_COUNT(~0); 11342cb5efefSPeter De Schrijver reg |= UTMIP_PLL_CFG1_XTAL_FREQ_COUNT(utmi_parameters[i]. 11352cb5efefSPeter De Schrijver xtal_freq_count); 11362cb5efefSPeter De Schrijver 11372cb5efefSPeter De Schrijver /* Remove power downs from UTMIP PLL control bits */ 11382cb5efefSPeter De Schrijver reg &= ~UTMIP_PLL_CFG1_FORCE_PLL_ENABLE_POWERDOWN; 11392cb5efefSPeter De Schrijver reg &= ~UTMIP_PLL_CFG1_FORCE_PLL_ACTIVE_POWERDOWN; 11402cb5efefSPeter De Schrijver reg &= ~UTMIP_PLL_CFG1_FORCE_PLLU_POWERUP; 11412cb5efefSPeter De Schrijver reg &= ~UTMIP_PLL_CFG1_FORCE_PLLU_POWERDOWN; 11422cb5efefSPeter De Schrijver writel_relaxed(reg, clk_base + UTMIP_PLL_CFG1); 11432cb5efefSPeter De Schrijver 11442cb5efefSPeter De Schrijver /* Setup HW control of UTMIPLL */ 11452cb5efefSPeter De Schrijver reg = readl_relaxed(clk_base + UTMIPLL_HW_PWRDN_CFG0); 11462cb5efefSPeter De Schrijver reg |= UTMIPLL_HW_PWRDN_CFG0_USE_LOCKDET; 11472cb5efefSPeter De Schrijver reg &= ~UTMIPLL_HW_PWRDN_CFG0_CLK_ENABLE_SWCTL; 11482cb5efefSPeter De Schrijver reg |= UTMIPLL_HW_PWRDN_CFG0_SEQ_START_STATE; 11492cb5efefSPeter De Schrijver writel_relaxed(reg, clk_base + UTMIPLL_HW_PWRDN_CFG0); 11502cb5efefSPeter De Schrijver 11512cb5efefSPeter De Schrijver reg = readl_relaxed(clk_base + UTMIP_PLL_CFG1); 11522cb5efefSPeter De Schrijver reg &= ~UTMIP_PLL_CFG1_FORCE_PLL_ENABLE_POWERUP; 11532cb5efefSPeter De Schrijver reg &= ~UTMIP_PLL_CFG1_FORCE_PLL_ENABLE_POWERDOWN; 11542cb5efefSPeter De Schrijver writel_relaxed(reg, clk_base + UTMIP_PLL_CFG1); 11552cb5efefSPeter De Schrijver 11562cb5efefSPeter De Schrijver udelay(1); 11572cb5efefSPeter De Schrijver 11582cb5efefSPeter De Schrijver /* Setup SW override of UTMIPLL assuming USB2.0 11592cb5efefSPeter De Schrijver ports are assigned to USB2 */ 11602cb5efefSPeter De Schrijver reg = readl_relaxed(clk_base + UTMIPLL_HW_PWRDN_CFG0); 11612cb5efefSPeter De Schrijver reg |= UTMIPLL_HW_PWRDN_CFG0_IDDQ_SWCTL; 11622cb5efefSPeter De Schrijver reg &= ~UTMIPLL_HW_PWRDN_CFG0_IDDQ_OVERRIDE; 11632cb5efefSPeter De Schrijver writel_relaxed(reg, clk_base + UTMIPLL_HW_PWRDN_CFG0); 11642cb5efefSPeter De Schrijver 11652cb5efefSPeter De Schrijver udelay(1); 11662cb5efefSPeter De Schrijver 11672cb5efefSPeter De Schrijver /* Enable HW control UTMIPLL */ 11682cb5efefSPeter De Schrijver reg = readl_relaxed(clk_base + UTMIPLL_HW_PWRDN_CFG0); 11692cb5efefSPeter De Schrijver reg |= UTMIPLL_HW_PWRDN_CFG0_SEQ_ENABLE; 11702cb5efefSPeter De Schrijver writel_relaxed(reg, clk_base + UTMIPLL_HW_PWRDN_CFG0); 11712cb5efefSPeter De Schrijver } 11722cb5efefSPeter De Schrijver 11732cb5efefSPeter De Schrijver static void __init _clip_vco_min(struct tegra_clk_pll_params *pll_params) 11742cb5efefSPeter De Schrijver { 11752cb5efefSPeter De Schrijver pll_params->vco_min = 11762cb5efefSPeter De Schrijver DIV_ROUND_UP(pll_params->vco_min, pll_ref_freq) * pll_ref_freq; 11772cb5efefSPeter De Schrijver } 11782cb5efefSPeter De Schrijver 11792cb5efefSPeter De Schrijver static int __init _setup_dynamic_ramp(struct tegra_clk_pll_params *pll_params, 11802cb5efefSPeter De Schrijver void __iomem *clk_base) 11812cb5efefSPeter De Schrijver { 11822cb5efefSPeter De Schrijver u32 val; 11832cb5efefSPeter De Schrijver u32 step_a, step_b; 11842cb5efefSPeter De Schrijver 11852cb5efefSPeter De Schrijver switch (pll_ref_freq) { 11862cb5efefSPeter De Schrijver case 12000000: 11872cb5efefSPeter De Schrijver case 13000000: 11882cb5efefSPeter De Schrijver case 26000000: 11892cb5efefSPeter De Schrijver step_a = 0x2B; 11902cb5efefSPeter De Schrijver step_b = 0x0B; 11912cb5efefSPeter De Schrijver break; 11922cb5efefSPeter De Schrijver case 16800000: 11932cb5efefSPeter De Schrijver step_a = 0x1A; 11942cb5efefSPeter De Schrijver step_b = 0x09; 11952cb5efefSPeter De Schrijver break; 11962cb5efefSPeter De Schrijver case 19200000: 11972cb5efefSPeter De Schrijver step_a = 0x12; 11982cb5efefSPeter De Schrijver step_b = 0x08; 11992cb5efefSPeter De Schrijver break; 12002cb5efefSPeter De Schrijver default: 12012cb5efefSPeter De Schrijver pr_err("%s: Unexpected reference rate %lu\n", 12022cb5efefSPeter De Schrijver __func__, pll_ref_freq); 12032cb5efefSPeter De Schrijver WARN_ON(1); 12042cb5efefSPeter De Schrijver return -EINVAL; 12052cb5efefSPeter De Schrijver } 12062cb5efefSPeter De Schrijver 12072cb5efefSPeter De Schrijver val = step_a << pll_params->stepa_shift; 12082cb5efefSPeter De Schrijver val |= step_b << pll_params->stepb_shift; 12092cb5efefSPeter De Schrijver writel_relaxed(val, clk_base + pll_params->dyn_ramp_reg); 12102cb5efefSPeter De Schrijver 12112cb5efefSPeter De Schrijver return 0; 12122cb5efefSPeter De Schrijver } 12132cb5efefSPeter De Schrijver 12142cb5efefSPeter De Schrijver static void __init _init_iddq(struct tegra_clk_pll_params *pll_params, 12152cb5efefSPeter De Schrijver void __iomem *clk_base) 12162cb5efefSPeter De Schrijver { 12172cb5efefSPeter De Schrijver u32 val, val_iddq; 12182cb5efefSPeter De Schrijver 12192cb5efefSPeter De Schrijver val = readl_relaxed(clk_base + pll_params->base_reg); 12202cb5efefSPeter De Schrijver val_iddq = readl_relaxed(clk_base + pll_params->iddq_reg); 12212cb5efefSPeter De Schrijver 12222cb5efefSPeter De Schrijver if (val & BIT(30)) 12232cb5efefSPeter De Schrijver WARN_ON(val_iddq & BIT(pll_params->iddq_bit_idx)); 12242cb5efefSPeter De Schrijver else { 12252cb5efefSPeter De Schrijver val_iddq |= BIT(pll_params->iddq_bit_idx); 12262cb5efefSPeter De Schrijver writel_relaxed(val_iddq, clk_base + pll_params->iddq_reg); 12272cb5efefSPeter De Schrijver } 12282cb5efefSPeter De Schrijver } 12292cb5efefSPeter De Schrijver 12302cb5efefSPeter De Schrijver static void __init tegra114_pll_init(void __iomem *clk_base, 12312cb5efefSPeter De Schrijver void __iomem *pmc) 12322cb5efefSPeter De Schrijver { 12332cb5efefSPeter De Schrijver u32 val; 12342cb5efefSPeter De Schrijver struct clk *clk; 12352cb5efefSPeter De Schrijver 12362cb5efefSPeter De Schrijver /* PLLC */ 12372cb5efefSPeter De Schrijver _clip_vco_min(&pll_c_params); 12382cb5efefSPeter De Schrijver if (_setup_dynamic_ramp(&pll_c_params, clk_base) >= 0) { 12392cb5efefSPeter De Schrijver _init_iddq(&pll_c_params, clk_base); 12402cb5efefSPeter De Schrijver clk = tegra_clk_register_pllxc("pll_c", "pll_ref", clk_base, 12412cb5efefSPeter De Schrijver pmc, 0, 0, &pll_c_params, TEGRA_PLL_USE_LOCK, 12422cb5efefSPeter De Schrijver pll_c_freq_table, NULL); 12432cb5efefSPeter De Schrijver clk_register_clkdev(clk, "pll_c", NULL); 1244c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_PLL_C] = clk; 12452cb5efefSPeter De Schrijver 12462cb5efefSPeter De Schrijver /* PLLC_OUT1 */ 12472cb5efefSPeter De Schrijver clk = tegra_clk_register_divider("pll_c_out1_div", "pll_c", 12482cb5efefSPeter De Schrijver clk_base + PLLC_OUT, 0, TEGRA_DIVIDER_ROUND_UP, 12492cb5efefSPeter De Schrijver 8, 8, 1, NULL); 12502cb5efefSPeter De Schrijver clk = tegra_clk_register_pll_out("pll_c_out1", "pll_c_out1_div", 12512cb5efefSPeter De Schrijver clk_base + PLLC_OUT, 1, 0, 12522cb5efefSPeter De Schrijver CLK_SET_RATE_PARENT, 0, NULL); 12532cb5efefSPeter De Schrijver clk_register_clkdev(clk, "pll_c_out1", NULL); 1254c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_PLL_C_OUT1] = clk; 12552cb5efefSPeter De Schrijver } 12562cb5efefSPeter De Schrijver 12572cb5efefSPeter De Schrijver /* PLLC2 */ 12582cb5efefSPeter De Schrijver _clip_vco_min(&pll_c2_params); 12592cb5efefSPeter De Schrijver clk = tegra_clk_register_pllc("pll_c2", "pll_ref", clk_base, pmc, 0, 0, 12602cb5efefSPeter De Schrijver &pll_c2_params, TEGRA_PLL_USE_LOCK, 12612cb5efefSPeter De Schrijver pll_cx_freq_table, NULL); 12622cb5efefSPeter De Schrijver clk_register_clkdev(clk, "pll_c2", NULL); 1263c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_PLL_C2] = clk; 12642cb5efefSPeter De Schrijver 12652cb5efefSPeter De Schrijver /* PLLC3 */ 12662cb5efefSPeter De Schrijver _clip_vco_min(&pll_c3_params); 12672cb5efefSPeter De Schrijver clk = tegra_clk_register_pllc("pll_c3", "pll_ref", clk_base, pmc, 0, 0, 12682cb5efefSPeter De Schrijver &pll_c3_params, TEGRA_PLL_USE_LOCK, 12692cb5efefSPeter De Schrijver pll_cx_freq_table, NULL); 12702cb5efefSPeter De Schrijver clk_register_clkdev(clk, "pll_c3", NULL); 1271c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_PLL_C3] = clk; 12722cb5efefSPeter De Schrijver 12732cb5efefSPeter De Schrijver /* PLLP */ 12742cb5efefSPeter De Schrijver clk = tegra_clk_register_pll("pll_p", "pll_ref", clk_base, pmc, 0, 12752cb5efefSPeter De Schrijver 408000000, &pll_p_params, 12762cb5efefSPeter De Schrijver TEGRA_PLL_FIXED | TEGRA_PLL_USE_LOCK, 12772cb5efefSPeter De Schrijver pll_p_freq_table, NULL); 12782cb5efefSPeter De Schrijver clk_register_clkdev(clk, "pll_p", NULL); 1279c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_PLL_P] = clk; 12802cb5efefSPeter De Schrijver 12812cb5efefSPeter De Schrijver /* PLLP_OUT1 */ 12822cb5efefSPeter De Schrijver clk = tegra_clk_register_divider("pll_p_out1_div", "pll_p", 12832cb5efefSPeter De Schrijver clk_base + PLLP_OUTA, 0, TEGRA_DIVIDER_FIXED | 12842cb5efefSPeter De Schrijver TEGRA_DIVIDER_ROUND_UP, 8, 8, 1, &pll_div_lock); 12852cb5efefSPeter De Schrijver clk = tegra_clk_register_pll_out("pll_p_out1", "pll_p_out1_div", 12862cb5efefSPeter De Schrijver clk_base + PLLP_OUTA, 1, 0, 12872cb5efefSPeter De Schrijver CLK_IGNORE_UNUSED | CLK_SET_RATE_PARENT, 0, 12882cb5efefSPeter De Schrijver &pll_div_lock); 12892cb5efefSPeter De Schrijver clk_register_clkdev(clk, "pll_p_out1", NULL); 1290c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_PLL_P_OUT1] = clk; 12912cb5efefSPeter De Schrijver 12922cb5efefSPeter De Schrijver /* PLLP_OUT2 */ 12932cb5efefSPeter De Schrijver clk = tegra_clk_register_divider("pll_p_out2_div", "pll_p", 12942cb5efefSPeter De Schrijver clk_base + PLLP_OUTA, 0, TEGRA_DIVIDER_FIXED | 1295c388eee2SPeter De Schrijver TEGRA_DIVIDER_ROUND_UP | TEGRA_DIVIDER_INT, 24, 1296c388eee2SPeter De Schrijver 8, 1, &pll_div_lock); 12972cb5efefSPeter De Schrijver clk = tegra_clk_register_pll_out("pll_p_out2", "pll_p_out2_div", 12982cb5efefSPeter De Schrijver clk_base + PLLP_OUTA, 17, 16, 12992cb5efefSPeter De Schrijver CLK_IGNORE_UNUSED | CLK_SET_RATE_PARENT, 0, 13002cb5efefSPeter De Schrijver &pll_div_lock); 13012cb5efefSPeter De Schrijver clk_register_clkdev(clk, "pll_p_out2", NULL); 1302c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_PLL_P_OUT2] = clk; 13032cb5efefSPeter De Schrijver 13042cb5efefSPeter De Schrijver /* PLLP_OUT3 */ 13052cb5efefSPeter De Schrijver clk = tegra_clk_register_divider("pll_p_out3_div", "pll_p", 13062cb5efefSPeter De Schrijver clk_base + PLLP_OUTB, 0, TEGRA_DIVIDER_FIXED | 13072cb5efefSPeter De Schrijver TEGRA_DIVIDER_ROUND_UP, 8, 8, 1, &pll_div_lock); 13082cb5efefSPeter De Schrijver clk = tegra_clk_register_pll_out("pll_p_out3", "pll_p_out3_div", 13092cb5efefSPeter De Schrijver clk_base + PLLP_OUTB, 1, 0, 13102cb5efefSPeter De Schrijver CLK_IGNORE_UNUSED | CLK_SET_RATE_PARENT, 0, 13112cb5efefSPeter De Schrijver &pll_div_lock); 13122cb5efefSPeter De Schrijver clk_register_clkdev(clk, "pll_p_out3", NULL); 1313c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_PLL_P_OUT3] = clk; 13142cb5efefSPeter De Schrijver 13152cb5efefSPeter De Schrijver /* PLLP_OUT4 */ 13162cb5efefSPeter De Schrijver clk = tegra_clk_register_divider("pll_p_out4_div", "pll_p", 13172cb5efefSPeter De Schrijver clk_base + PLLP_OUTB, 0, TEGRA_DIVIDER_FIXED | 13182cb5efefSPeter De Schrijver TEGRA_DIVIDER_ROUND_UP, 24, 8, 1, 13192cb5efefSPeter De Schrijver &pll_div_lock); 13202cb5efefSPeter De Schrijver clk = tegra_clk_register_pll_out("pll_p_out4", "pll_p_out4_div", 13212cb5efefSPeter De Schrijver clk_base + PLLP_OUTB, 17, 16, 13222cb5efefSPeter De Schrijver CLK_IGNORE_UNUSED | CLK_SET_RATE_PARENT, 0, 13232cb5efefSPeter De Schrijver &pll_div_lock); 13242cb5efefSPeter De Schrijver clk_register_clkdev(clk, "pll_p_out4", NULL); 1325c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_PLL_P_OUT4] = clk; 13262cb5efefSPeter De Schrijver 13272cb5efefSPeter De Schrijver /* PLLM */ 13282cb5efefSPeter De Schrijver _clip_vco_min(&pll_m_params); 13292cb5efefSPeter De Schrijver clk = tegra_clk_register_pllm("pll_m", "pll_ref", clk_base, pmc, 13302cb5efefSPeter De Schrijver CLK_IGNORE_UNUSED | CLK_SET_RATE_GATE, 0, 13312cb5efefSPeter De Schrijver &pll_m_params, TEGRA_PLL_USE_LOCK, 13322cb5efefSPeter De Schrijver pll_m_freq_table, NULL); 13332cb5efefSPeter De Schrijver clk_register_clkdev(clk, "pll_m", NULL); 1334c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_PLL_M] = clk; 13352cb5efefSPeter De Schrijver 13362cb5efefSPeter De Schrijver /* PLLM_OUT1 */ 13372cb5efefSPeter De Schrijver clk = tegra_clk_register_divider("pll_m_out1_div", "pll_m", 13382cb5efefSPeter De Schrijver clk_base + PLLM_OUT, 0, TEGRA_DIVIDER_ROUND_UP, 13392cb5efefSPeter De Schrijver 8, 8, 1, NULL); 13402cb5efefSPeter De Schrijver clk = tegra_clk_register_pll_out("pll_m_out1", "pll_m_out1_div", 13412cb5efefSPeter De Schrijver clk_base + PLLM_OUT, 1, 0, CLK_IGNORE_UNUSED | 13422cb5efefSPeter De Schrijver CLK_SET_RATE_PARENT, 0, NULL); 13432cb5efefSPeter De Schrijver clk_register_clkdev(clk, "pll_m_out1", NULL); 1344c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_PLL_M_OUT1] = clk; 13452cb5efefSPeter De Schrijver 13462cb5efefSPeter De Schrijver /* PLLM_UD */ 13472cb5efefSPeter De Schrijver clk = clk_register_fixed_factor(NULL, "pll_m_ud", "pll_m", 13482cb5efefSPeter De Schrijver CLK_SET_RATE_PARENT, 1, 1); 13492cb5efefSPeter De Schrijver 13502cb5efefSPeter De Schrijver /* PLLX */ 13512cb5efefSPeter De Schrijver _clip_vco_min(&pll_x_params); 13522cb5efefSPeter De Schrijver if (_setup_dynamic_ramp(&pll_x_params, clk_base) >= 0) { 13532cb5efefSPeter De Schrijver _init_iddq(&pll_x_params, clk_base); 13542cb5efefSPeter De Schrijver clk = tegra_clk_register_pllxc("pll_x", "pll_ref", clk_base, 13552cb5efefSPeter De Schrijver pmc, CLK_IGNORE_UNUSED, 0, &pll_x_params, 13562cb5efefSPeter De Schrijver TEGRA_PLL_USE_LOCK, pll_x_freq_table, NULL); 13572cb5efefSPeter De Schrijver clk_register_clkdev(clk, "pll_x", NULL); 1358c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_PLL_X] = clk; 13592cb5efefSPeter De Schrijver } 13602cb5efefSPeter De Schrijver 13612cb5efefSPeter De Schrijver /* PLLX_OUT0 */ 13622cb5efefSPeter De Schrijver clk = clk_register_fixed_factor(NULL, "pll_x_out0", "pll_x", 13632cb5efefSPeter De Schrijver CLK_SET_RATE_PARENT, 1, 2); 13642cb5efefSPeter De Schrijver clk_register_clkdev(clk, "pll_x_out0", NULL); 1365c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_PLL_X_OUT0] = clk; 13662cb5efefSPeter De Schrijver 13672cb5efefSPeter De Schrijver /* PLLU */ 13682cb5efefSPeter De Schrijver val = readl(clk_base + pll_u_params.base_reg); 13692cb5efefSPeter De Schrijver val &= ~BIT(24); /* disable PLLU_OVERRIDE */ 13702cb5efefSPeter De Schrijver writel(val, clk_base + pll_u_params.base_reg); 13712cb5efefSPeter De Schrijver 13722cb5efefSPeter De Schrijver clk = tegra_clk_register_pll("pll_u", "pll_ref", clk_base, pmc, 0, 13732cb5efefSPeter De Schrijver 0, &pll_u_params, TEGRA_PLLU | 13742cb5efefSPeter De Schrijver TEGRA_PLL_HAS_CPCON | TEGRA_PLL_SET_LFCON | 13752cb5efefSPeter De Schrijver TEGRA_PLL_USE_LOCK, pll_u_freq_table, &pll_u_lock); 13762cb5efefSPeter De Schrijver clk_register_clkdev(clk, "pll_u", NULL); 1377c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_PLL_U] = clk; 13782cb5efefSPeter De Schrijver 13792cb5efefSPeter De Schrijver tegra114_utmi_param_configure(clk_base); 13802cb5efefSPeter De Schrijver 13812cb5efefSPeter De Schrijver /* PLLU_480M */ 13822cb5efefSPeter De Schrijver clk = clk_register_gate(NULL, "pll_u_480M", "pll_u", 13832cb5efefSPeter De Schrijver CLK_SET_RATE_PARENT, clk_base + PLLU_BASE, 13842cb5efefSPeter De Schrijver 22, 0, &pll_u_lock); 13852cb5efefSPeter De Schrijver clk_register_clkdev(clk, "pll_u_480M", NULL); 1386c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_PLL_U_480M] = clk; 13872cb5efefSPeter De Schrijver 13882cb5efefSPeter De Schrijver /* PLLU_60M */ 13892cb5efefSPeter De Schrijver clk = clk_register_fixed_factor(NULL, "pll_u_60M", "pll_u", 13902cb5efefSPeter De Schrijver CLK_SET_RATE_PARENT, 1, 8); 13912cb5efefSPeter De Schrijver clk_register_clkdev(clk, "pll_u_60M", NULL); 1392c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_PLL_U_60M] = clk; 13932cb5efefSPeter De Schrijver 13942cb5efefSPeter De Schrijver /* PLLU_48M */ 13952cb5efefSPeter De Schrijver clk = clk_register_fixed_factor(NULL, "pll_u_48M", "pll_u", 13962cb5efefSPeter De Schrijver CLK_SET_RATE_PARENT, 1, 10); 13972cb5efefSPeter De Schrijver clk_register_clkdev(clk, "pll_u_48M", NULL); 1398c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_PLL_U_48M] = clk; 13992cb5efefSPeter De Schrijver 14002cb5efefSPeter De Schrijver /* PLLU_12M */ 14012cb5efefSPeter De Schrijver clk = clk_register_fixed_factor(NULL, "pll_u_12M", "pll_u", 14022cb5efefSPeter De Schrijver CLK_SET_RATE_PARENT, 1, 40); 14032cb5efefSPeter De Schrijver clk_register_clkdev(clk, "pll_u_12M", NULL); 1404c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_PLL_U_12M] = clk; 14052cb5efefSPeter De Schrijver 14062cb5efefSPeter De Schrijver /* PLLD */ 14072cb5efefSPeter De Schrijver clk = tegra_clk_register_pll("pll_d", "pll_ref", clk_base, pmc, 0, 14082cb5efefSPeter De Schrijver 0, &pll_d_params, 14092cb5efefSPeter De Schrijver TEGRA_PLL_HAS_CPCON | TEGRA_PLL_SET_LFCON | 14102cb5efefSPeter De Schrijver TEGRA_PLL_USE_LOCK, pll_d_freq_table, &pll_d_lock); 14112cb5efefSPeter De Schrijver clk_register_clkdev(clk, "pll_d", NULL); 1412c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_PLL_D] = clk; 14132cb5efefSPeter De Schrijver 14142cb5efefSPeter De Schrijver /* PLLD_OUT0 */ 14152cb5efefSPeter De Schrijver clk = clk_register_fixed_factor(NULL, "pll_d_out0", "pll_d", 14162cb5efefSPeter De Schrijver CLK_SET_RATE_PARENT, 1, 2); 14172cb5efefSPeter De Schrijver clk_register_clkdev(clk, "pll_d_out0", NULL); 1418c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_PLL_D_OUT0] = clk; 14192cb5efefSPeter De Schrijver 14202cb5efefSPeter De Schrijver /* PLLD2 */ 14212cb5efefSPeter De Schrijver clk = tegra_clk_register_pll("pll_d2", "pll_ref", clk_base, pmc, 0, 14222cb5efefSPeter De Schrijver 0, &pll_d2_params, 14232cb5efefSPeter De Schrijver TEGRA_PLL_HAS_CPCON | TEGRA_PLL_SET_LFCON | 14242cb5efefSPeter De Schrijver TEGRA_PLL_USE_LOCK, pll_d_freq_table, &pll_d2_lock); 14252cb5efefSPeter De Schrijver clk_register_clkdev(clk, "pll_d2", NULL); 1426c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_PLL_D2] = clk; 14272cb5efefSPeter De Schrijver 14282cb5efefSPeter De Schrijver /* PLLD2_OUT0 */ 14292cb5efefSPeter De Schrijver clk = clk_register_fixed_factor(NULL, "pll_d2_out0", "pll_d2", 14302cb5efefSPeter De Schrijver CLK_SET_RATE_PARENT, 1, 2); 14312cb5efefSPeter De Schrijver clk_register_clkdev(clk, "pll_d2_out0", NULL); 1432c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_PLL_D2_OUT0] = clk; 14332cb5efefSPeter De Schrijver 14342cb5efefSPeter De Schrijver /* PLLA */ 14352cb5efefSPeter De Schrijver clk = tegra_clk_register_pll("pll_a", "pll_p_out1", clk_base, pmc, 0, 14362cb5efefSPeter De Schrijver 0, &pll_a_params, TEGRA_PLL_HAS_CPCON | 14372cb5efefSPeter De Schrijver TEGRA_PLL_USE_LOCK, pll_a_freq_table, NULL); 14382cb5efefSPeter De Schrijver clk_register_clkdev(clk, "pll_a", NULL); 1439c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_PLL_A] = clk; 14402cb5efefSPeter De Schrijver 14412cb5efefSPeter De Schrijver /* PLLA_OUT0 */ 14422cb5efefSPeter De Schrijver clk = tegra_clk_register_divider("pll_a_out0_div", "pll_a", 14432cb5efefSPeter De Schrijver clk_base + PLLA_OUT, 0, TEGRA_DIVIDER_ROUND_UP, 14442cb5efefSPeter De Schrijver 8, 8, 1, NULL); 14452cb5efefSPeter De Schrijver clk = tegra_clk_register_pll_out("pll_a_out0", "pll_a_out0_div", 14462cb5efefSPeter De Schrijver clk_base + PLLA_OUT, 1, 0, CLK_IGNORE_UNUSED | 14472cb5efefSPeter De Schrijver CLK_SET_RATE_PARENT, 0, NULL); 14482cb5efefSPeter De Schrijver clk_register_clkdev(clk, "pll_a_out0", NULL); 1449c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_PLL_A_OUT0] = clk; 14502cb5efefSPeter De Schrijver 14512cb5efefSPeter De Schrijver /* PLLRE */ 14522cb5efefSPeter De Schrijver _clip_vco_min(&pll_re_vco_params); 14532cb5efefSPeter De Schrijver clk = tegra_clk_register_pllre("pll_re_vco", "pll_ref", clk_base, pmc, 14542cb5efefSPeter De Schrijver 0, 0, &pll_re_vco_params, TEGRA_PLL_USE_LOCK, 14552cb5efefSPeter De Schrijver NULL, &pll_re_lock, pll_ref_freq); 14562cb5efefSPeter De Schrijver clk_register_clkdev(clk, "pll_re_vco", NULL); 1457c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_PLL_RE_VCO] = clk; 14582cb5efefSPeter De Schrijver 14592cb5efefSPeter De Schrijver clk = clk_register_divider_table(NULL, "pll_re_out", "pll_re_vco", 0, 14602cb5efefSPeter De Schrijver clk_base + PLLRE_BASE, 16, 4, 0, 14612cb5efefSPeter De Schrijver pll_re_div_table, &pll_re_lock); 14622cb5efefSPeter De Schrijver clk_register_clkdev(clk, "pll_re_out", NULL); 1463c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_PLL_RE_OUT] = clk; 14642cb5efefSPeter De Schrijver 14652cb5efefSPeter De Schrijver /* PLLE */ 14662cb5efefSPeter De Schrijver clk = tegra_clk_register_plle_tegra114("pll_e_out0", "pll_re_vco", 14672cb5efefSPeter De Schrijver clk_base, 0, 100000000, &pll_e_params, 14682cb5efefSPeter De Schrijver pll_e_freq_table, NULL); 14692cb5efefSPeter De Schrijver clk_register_clkdev(clk, "pll_e_out0", NULL); 1470c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_PLL_E_OUT0] = clk; 14712cb5efefSPeter De Schrijver } 14722cb5efefSPeter De Schrijver 14732cb5efefSPeter De Schrijver static const char *mux_audio_sync_clk[] = { "spdif_in_sync", "i2s0_sync", 14742cb5efefSPeter De Schrijver "i2s1_sync", "i2s2_sync", "i2s3_sync", "i2s4_sync", "vimclk_sync", 14752cb5efefSPeter De Schrijver }; 14762cb5efefSPeter De Schrijver 14772cb5efefSPeter De Schrijver static const char *clk_out1_parents[] = { "clk_m", "clk_m_div2", 14782cb5efefSPeter De Schrijver "clk_m_div4", "extern1", 14792cb5efefSPeter De Schrijver }; 14802cb5efefSPeter De Schrijver 14812cb5efefSPeter De Schrijver static const char *clk_out2_parents[] = { "clk_m", "clk_m_div2", 14822cb5efefSPeter De Schrijver "clk_m_div4", "extern2", 14832cb5efefSPeter De Schrijver }; 14842cb5efefSPeter De Schrijver 14852cb5efefSPeter De Schrijver static const char *clk_out3_parents[] = { "clk_m", "clk_m_div2", 14862cb5efefSPeter De Schrijver "clk_m_div4", "extern3", 14872cb5efefSPeter De Schrijver }; 14882cb5efefSPeter De Schrijver 14892cb5efefSPeter De Schrijver static void __init tegra114_audio_clk_init(void __iomem *clk_base) 14902cb5efefSPeter De Schrijver { 14912cb5efefSPeter De Schrijver struct clk *clk; 14922cb5efefSPeter De Schrijver 14932cb5efefSPeter De Schrijver /* spdif_in_sync */ 14942cb5efefSPeter De Schrijver clk = tegra_clk_register_sync_source("spdif_in_sync", 24000000, 14952cb5efefSPeter De Schrijver 24000000); 14962cb5efefSPeter De Schrijver clk_register_clkdev(clk, "spdif_in_sync", NULL); 1497c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_SPDIF_IN_SYNC] = clk; 14982cb5efefSPeter De Schrijver 14992cb5efefSPeter De Schrijver /* i2s0_sync */ 15002cb5efefSPeter De Schrijver clk = tegra_clk_register_sync_source("i2s0_sync", 24000000, 24000000); 15012cb5efefSPeter De Schrijver clk_register_clkdev(clk, "i2s0_sync", NULL); 1502c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_I2S0_SYNC] = clk; 15032cb5efefSPeter De Schrijver 15042cb5efefSPeter De Schrijver /* i2s1_sync */ 15052cb5efefSPeter De Schrijver clk = tegra_clk_register_sync_source("i2s1_sync", 24000000, 24000000); 15062cb5efefSPeter De Schrijver clk_register_clkdev(clk, "i2s1_sync", NULL); 1507c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_I2S1_SYNC] = clk; 15082cb5efefSPeter De Schrijver 15092cb5efefSPeter De Schrijver /* i2s2_sync */ 15102cb5efefSPeter De Schrijver clk = tegra_clk_register_sync_source("i2s2_sync", 24000000, 24000000); 15112cb5efefSPeter De Schrijver clk_register_clkdev(clk, "i2s2_sync", NULL); 1512c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_I2S2_SYNC] = clk; 15132cb5efefSPeter De Schrijver 15142cb5efefSPeter De Schrijver /* i2s3_sync */ 15152cb5efefSPeter De Schrijver clk = tegra_clk_register_sync_source("i2s3_sync", 24000000, 24000000); 15162cb5efefSPeter De Schrijver clk_register_clkdev(clk, "i2s3_sync", NULL); 1517c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_I2S3_SYNC] = clk; 15182cb5efefSPeter De Schrijver 15192cb5efefSPeter De Schrijver /* i2s4_sync */ 15202cb5efefSPeter De Schrijver clk = tegra_clk_register_sync_source("i2s4_sync", 24000000, 24000000); 15212cb5efefSPeter De Schrijver clk_register_clkdev(clk, "i2s4_sync", NULL); 1522c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_I2S4_SYNC] = clk; 15232cb5efefSPeter De Schrijver 15242cb5efefSPeter De Schrijver /* vimclk_sync */ 15252cb5efefSPeter De Schrijver clk = tegra_clk_register_sync_source("vimclk_sync", 24000000, 24000000); 15262cb5efefSPeter De Schrijver clk_register_clkdev(clk, "vimclk_sync", NULL); 1527c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_VIMCLK_SYNC] = clk; 15282cb5efefSPeter De Schrijver 15292cb5efefSPeter De Schrijver /* audio0 */ 15302cb5efefSPeter De Schrijver clk = clk_register_mux(NULL, "audio0_mux", mux_audio_sync_clk, 1531819c1de3SJames Hogan ARRAY_SIZE(mux_audio_sync_clk), 1532819c1de3SJames Hogan CLK_SET_RATE_NO_REPARENT, 15332cb5efefSPeter De Schrijver clk_base + AUDIO_SYNC_CLK_I2S0, 0, 3, 0, 15342cb5efefSPeter De Schrijver NULL); 1535c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_AUDIO0_MUX] = clk; 15362cb5efefSPeter De Schrijver clk = clk_register_gate(NULL, "audio0", "audio0_mux", 0, 15372cb5efefSPeter De Schrijver clk_base + AUDIO_SYNC_CLK_I2S0, 4, 15382cb5efefSPeter De Schrijver CLK_GATE_SET_TO_DISABLE, NULL); 15392cb5efefSPeter De Schrijver clk_register_clkdev(clk, "audio0", NULL); 1540c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_AUDIO0] = clk; 15412cb5efefSPeter De Schrijver 15422cb5efefSPeter De Schrijver /* audio1 */ 15432cb5efefSPeter De Schrijver clk = clk_register_mux(NULL, "audio1_mux", mux_audio_sync_clk, 1544819c1de3SJames Hogan ARRAY_SIZE(mux_audio_sync_clk), 1545819c1de3SJames Hogan CLK_SET_RATE_NO_REPARENT, 15462cb5efefSPeter De Schrijver clk_base + AUDIO_SYNC_CLK_I2S1, 0, 3, 0, 15472cb5efefSPeter De Schrijver NULL); 1548c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_AUDIO1_MUX] = clk; 15492cb5efefSPeter De Schrijver clk = clk_register_gate(NULL, "audio1", "audio1_mux", 0, 15502cb5efefSPeter De Schrijver clk_base + AUDIO_SYNC_CLK_I2S1, 4, 15512cb5efefSPeter De Schrijver CLK_GATE_SET_TO_DISABLE, NULL); 15522cb5efefSPeter De Schrijver clk_register_clkdev(clk, "audio1", NULL); 1553c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_AUDIO1] = clk; 15542cb5efefSPeter De Schrijver 15552cb5efefSPeter De Schrijver /* audio2 */ 15562cb5efefSPeter De Schrijver clk = clk_register_mux(NULL, "audio2_mux", mux_audio_sync_clk, 1557819c1de3SJames Hogan ARRAY_SIZE(mux_audio_sync_clk), 1558819c1de3SJames Hogan CLK_SET_RATE_NO_REPARENT, 15592cb5efefSPeter De Schrijver clk_base + AUDIO_SYNC_CLK_I2S2, 0, 3, 0, 15602cb5efefSPeter De Schrijver NULL); 1561c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_AUDIO2_MUX] = clk; 15622cb5efefSPeter De Schrijver clk = clk_register_gate(NULL, "audio2", "audio2_mux", 0, 15632cb5efefSPeter De Schrijver clk_base + AUDIO_SYNC_CLK_I2S2, 4, 15642cb5efefSPeter De Schrijver CLK_GATE_SET_TO_DISABLE, NULL); 15652cb5efefSPeter De Schrijver clk_register_clkdev(clk, "audio2", NULL); 1566c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_AUDIO2] = clk; 15672cb5efefSPeter De Schrijver 15682cb5efefSPeter De Schrijver /* audio3 */ 15692cb5efefSPeter De Schrijver clk = clk_register_mux(NULL, "audio3_mux", mux_audio_sync_clk, 1570819c1de3SJames Hogan ARRAY_SIZE(mux_audio_sync_clk), 1571819c1de3SJames Hogan CLK_SET_RATE_NO_REPARENT, 15722cb5efefSPeter De Schrijver clk_base + AUDIO_SYNC_CLK_I2S3, 0, 3, 0, 15732cb5efefSPeter De Schrijver NULL); 1574c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_AUDIO3_MUX] = clk; 15752cb5efefSPeter De Schrijver clk = clk_register_gate(NULL, "audio3", "audio3_mux", 0, 15762cb5efefSPeter De Schrijver clk_base + AUDIO_SYNC_CLK_I2S3, 4, 15772cb5efefSPeter De Schrijver CLK_GATE_SET_TO_DISABLE, NULL); 15782cb5efefSPeter De Schrijver clk_register_clkdev(clk, "audio3", NULL); 1579c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_AUDIO3] = clk; 15802cb5efefSPeter De Schrijver 15812cb5efefSPeter De Schrijver /* audio4 */ 15822cb5efefSPeter De Schrijver clk = clk_register_mux(NULL, "audio4_mux", mux_audio_sync_clk, 1583819c1de3SJames Hogan ARRAY_SIZE(mux_audio_sync_clk), 1584819c1de3SJames Hogan CLK_SET_RATE_NO_REPARENT, 15852cb5efefSPeter De Schrijver clk_base + AUDIO_SYNC_CLK_I2S4, 0, 3, 0, 15862cb5efefSPeter De Schrijver NULL); 1587c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_AUDIO4_MUX] = clk; 15882cb5efefSPeter De Schrijver clk = clk_register_gate(NULL, "audio4", "audio4_mux", 0, 15892cb5efefSPeter De Schrijver clk_base + AUDIO_SYNC_CLK_I2S4, 4, 15902cb5efefSPeter De Schrijver CLK_GATE_SET_TO_DISABLE, NULL); 15912cb5efefSPeter De Schrijver clk_register_clkdev(clk, "audio4", NULL); 1592c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_AUDIO4] = clk; 15932cb5efefSPeter De Schrijver 15942cb5efefSPeter De Schrijver /* spdif */ 15952cb5efefSPeter De Schrijver clk = clk_register_mux(NULL, "spdif_mux", mux_audio_sync_clk, 1596819c1de3SJames Hogan ARRAY_SIZE(mux_audio_sync_clk), 1597819c1de3SJames Hogan CLK_SET_RATE_NO_REPARENT, 15982cb5efefSPeter De Schrijver clk_base + AUDIO_SYNC_CLK_SPDIF, 0, 3, 0, 15992cb5efefSPeter De Schrijver NULL); 1600c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_SPDIF_MUX] = clk; 16012cb5efefSPeter De Schrijver clk = clk_register_gate(NULL, "spdif", "spdif_mux", 0, 16022cb5efefSPeter De Schrijver clk_base + AUDIO_SYNC_CLK_SPDIF, 4, 16032cb5efefSPeter De Schrijver CLK_GATE_SET_TO_DISABLE, NULL); 16042cb5efefSPeter De Schrijver clk_register_clkdev(clk, "spdif", NULL); 1605c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_SPDIF] = clk; 16062cb5efefSPeter De Schrijver 16072cb5efefSPeter De Schrijver /* audio0_2x */ 16082cb5efefSPeter De Schrijver clk = clk_register_fixed_factor(NULL, "audio0_doubler", "audio0", 16092cb5efefSPeter De Schrijver CLK_SET_RATE_PARENT, 2, 1); 16102cb5efefSPeter De Schrijver clk = tegra_clk_register_divider("audio0_div", "audio0_doubler", 16112cb5efefSPeter De Schrijver clk_base + AUDIO_SYNC_DOUBLER, 0, 0, 24, 1, 16122cb5efefSPeter De Schrijver 0, &clk_doubler_lock); 16132cb5efefSPeter De Schrijver clk = tegra_clk_register_periph_gate("audio0_2x", "audio0_div", 16142cb5efefSPeter De Schrijver TEGRA_PERIPH_NO_RESET, clk_base, 16152cb5efefSPeter De Schrijver CLK_SET_RATE_PARENT, 113, &periph_v_regs, 16162cb5efefSPeter De Schrijver periph_clk_enb_refcnt); 16172cb5efefSPeter De Schrijver clk_register_clkdev(clk, "audio0_2x", NULL); 1618c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_AUDIO0_2X] = clk; 16192cb5efefSPeter De Schrijver 16202cb5efefSPeter De Schrijver /* audio1_2x */ 16212cb5efefSPeter De Schrijver clk = clk_register_fixed_factor(NULL, "audio1_doubler", "audio1", 16222cb5efefSPeter De Schrijver CLK_SET_RATE_PARENT, 2, 1); 16232cb5efefSPeter De Schrijver clk = tegra_clk_register_divider("audio1_div", "audio1_doubler", 16242cb5efefSPeter De Schrijver clk_base + AUDIO_SYNC_DOUBLER, 0, 0, 25, 1, 16252cb5efefSPeter De Schrijver 0, &clk_doubler_lock); 16262cb5efefSPeter De Schrijver clk = tegra_clk_register_periph_gate("audio1_2x", "audio1_div", 16272cb5efefSPeter De Schrijver TEGRA_PERIPH_NO_RESET, clk_base, 16282cb5efefSPeter De Schrijver CLK_SET_RATE_PARENT, 114, &periph_v_regs, 16292cb5efefSPeter De Schrijver periph_clk_enb_refcnt); 16302cb5efefSPeter De Schrijver clk_register_clkdev(clk, "audio1_2x", NULL); 1631c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_AUDIO1_2X] = clk; 16322cb5efefSPeter De Schrijver 16332cb5efefSPeter De Schrijver /* audio2_2x */ 16342cb5efefSPeter De Schrijver clk = clk_register_fixed_factor(NULL, "audio2_doubler", "audio2", 16352cb5efefSPeter De Schrijver CLK_SET_RATE_PARENT, 2, 1); 16362cb5efefSPeter De Schrijver clk = tegra_clk_register_divider("audio2_div", "audio2_doubler", 16372cb5efefSPeter De Schrijver clk_base + AUDIO_SYNC_DOUBLER, 0, 0, 26, 1, 16382cb5efefSPeter De Schrijver 0, &clk_doubler_lock); 16392cb5efefSPeter De Schrijver clk = tegra_clk_register_periph_gate("audio2_2x", "audio2_div", 16402cb5efefSPeter De Schrijver TEGRA_PERIPH_NO_RESET, clk_base, 16412cb5efefSPeter De Schrijver CLK_SET_RATE_PARENT, 115, &periph_v_regs, 16422cb5efefSPeter De Schrijver periph_clk_enb_refcnt); 16432cb5efefSPeter De Schrijver clk_register_clkdev(clk, "audio2_2x", NULL); 1644c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_AUDIO2_2X] = clk; 16452cb5efefSPeter De Schrijver 16462cb5efefSPeter De Schrijver /* audio3_2x */ 16472cb5efefSPeter De Schrijver clk = clk_register_fixed_factor(NULL, "audio3_doubler", "audio3", 16482cb5efefSPeter De Schrijver CLK_SET_RATE_PARENT, 2, 1); 16492cb5efefSPeter De Schrijver clk = tegra_clk_register_divider("audio3_div", "audio3_doubler", 16502cb5efefSPeter De Schrijver clk_base + AUDIO_SYNC_DOUBLER, 0, 0, 27, 1, 16512cb5efefSPeter De Schrijver 0, &clk_doubler_lock); 16522cb5efefSPeter De Schrijver clk = tegra_clk_register_periph_gate("audio3_2x", "audio3_div", 16532cb5efefSPeter De Schrijver TEGRA_PERIPH_NO_RESET, clk_base, 16542cb5efefSPeter De Schrijver CLK_SET_RATE_PARENT, 116, &periph_v_regs, 16552cb5efefSPeter De Schrijver periph_clk_enb_refcnt); 16562cb5efefSPeter De Schrijver clk_register_clkdev(clk, "audio3_2x", NULL); 1657c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_AUDIO3_2X] = clk; 16582cb5efefSPeter De Schrijver 16592cb5efefSPeter De Schrijver /* audio4_2x */ 16602cb5efefSPeter De Schrijver clk = clk_register_fixed_factor(NULL, "audio4_doubler", "audio4", 16612cb5efefSPeter De Schrijver CLK_SET_RATE_PARENT, 2, 1); 16622cb5efefSPeter De Schrijver clk = tegra_clk_register_divider("audio4_div", "audio4_doubler", 16632cb5efefSPeter De Schrijver clk_base + AUDIO_SYNC_DOUBLER, 0, 0, 28, 1, 16642cb5efefSPeter De Schrijver 0, &clk_doubler_lock); 16652cb5efefSPeter De Schrijver clk = tegra_clk_register_periph_gate("audio4_2x", "audio4_div", 16662cb5efefSPeter De Schrijver TEGRA_PERIPH_NO_RESET, clk_base, 16672cb5efefSPeter De Schrijver CLK_SET_RATE_PARENT, 117, &periph_v_regs, 16682cb5efefSPeter De Schrijver periph_clk_enb_refcnt); 16692cb5efefSPeter De Schrijver clk_register_clkdev(clk, "audio4_2x", NULL); 1670c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_AUDIO4_2X] = clk; 16712cb5efefSPeter De Schrijver 16722cb5efefSPeter De Schrijver /* spdif_2x */ 16732cb5efefSPeter De Schrijver clk = clk_register_fixed_factor(NULL, "spdif_doubler", "spdif", 16742cb5efefSPeter De Schrijver CLK_SET_RATE_PARENT, 2, 1); 16752cb5efefSPeter De Schrijver clk = tegra_clk_register_divider("spdif_div", "spdif_doubler", 16762cb5efefSPeter De Schrijver clk_base + AUDIO_SYNC_DOUBLER, 0, 0, 29, 1, 16772cb5efefSPeter De Schrijver 0, &clk_doubler_lock); 16782cb5efefSPeter De Schrijver clk = tegra_clk_register_periph_gate("spdif_2x", "spdif_div", 16792cb5efefSPeter De Schrijver TEGRA_PERIPH_NO_RESET, clk_base, 16802cb5efefSPeter De Schrijver CLK_SET_RATE_PARENT, 118, 16812cb5efefSPeter De Schrijver &periph_v_regs, periph_clk_enb_refcnt); 16822cb5efefSPeter De Schrijver clk_register_clkdev(clk, "spdif_2x", NULL); 1683c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_SPDIF_2X] = clk; 16842cb5efefSPeter De Schrijver } 16852cb5efefSPeter De Schrijver 16862cb5efefSPeter De Schrijver static void __init tegra114_pmc_clk_init(void __iomem *pmc_base) 16872cb5efefSPeter De Schrijver { 16882cb5efefSPeter De Schrijver struct clk *clk; 16892cb5efefSPeter De Schrijver 16902cb5efefSPeter De Schrijver /* clk_out_1 */ 16912cb5efefSPeter De Schrijver clk = clk_register_mux(NULL, "clk_out_1_mux", clk_out1_parents, 1692819c1de3SJames Hogan ARRAY_SIZE(clk_out1_parents), 1693819c1de3SJames Hogan CLK_SET_RATE_NO_REPARENT, 16942cb5efefSPeter De Schrijver pmc_base + PMC_CLK_OUT_CNTRL, 6, 3, 0, 16952cb5efefSPeter De Schrijver &clk_out_lock); 1696c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_CLK_OUT_1_MUX] = clk; 16972cb5efefSPeter De Schrijver clk = clk_register_gate(NULL, "clk_out_1", "clk_out_1_mux", 0, 16982cb5efefSPeter De Schrijver pmc_base + PMC_CLK_OUT_CNTRL, 2, 0, 16992cb5efefSPeter De Schrijver &clk_out_lock); 17002cb5efefSPeter De Schrijver clk_register_clkdev(clk, "extern1", "clk_out_1"); 1701c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_CLK_OUT_1] = clk; 17022cb5efefSPeter De Schrijver 17032cb5efefSPeter De Schrijver /* clk_out_2 */ 17042cb5efefSPeter De Schrijver clk = clk_register_mux(NULL, "clk_out_2_mux", clk_out2_parents, 1705819c1de3SJames Hogan ARRAY_SIZE(clk_out2_parents), 1706819c1de3SJames Hogan CLK_SET_RATE_NO_REPARENT, 17072cb5efefSPeter De Schrijver pmc_base + PMC_CLK_OUT_CNTRL, 14, 3, 0, 17082cb5efefSPeter De Schrijver &clk_out_lock); 1709c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_CLK_OUT_2_MUX] = clk; 17102cb5efefSPeter De Schrijver clk = clk_register_gate(NULL, "clk_out_2", "clk_out_2_mux", 0, 17112cb5efefSPeter De Schrijver pmc_base + PMC_CLK_OUT_CNTRL, 10, 0, 17122cb5efefSPeter De Schrijver &clk_out_lock); 17132cb5efefSPeter De Schrijver clk_register_clkdev(clk, "extern2", "clk_out_2"); 1714c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_CLK_OUT_2] = clk; 17152cb5efefSPeter De Schrijver 17162cb5efefSPeter De Schrijver /* clk_out_3 */ 17172cb5efefSPeter De Schrijver clk = clk_register_mux(NULL, "clk_out_3_mux", clk_out3_parents, 1718819c1de3SJames Hogan ARRAY_SIZE(clk_out3_parents), 1719819c1de3SJames Hogan CLK_SET_RATE_NO_REPARENT, 17202cb5efefSPeter De Schrijver pmc_base + PMC_CLK_OUT_CNTRL, 22, 3, 0, 17212cb5efefSPeter De Schrijver &clk_out_lock); 1722c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_CLK_OUT_3_MUX] = clk; 17232cb5efefSPeter De Schrijver clk = clk_register_gate(NULL, "clk_out_3", "clk_out_3_mux", 0, 17242cb5efefSPeter De Schrijver pmc_base + PMC_CLK_OUT_CNTRL, 18, 0, 17252cb5efefSPeter De Schrijver &clk_out_lock); 17262cb5efefSPeter De Schrijver clk_register_clkdev(clk, "extern3", "clk_out_3"); 1727c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_CLK_OUT_3] = clk; 17282cb5efefSPeter De Schrijver 17292cb5efefSPeter De Schrijver /* blink */ 17309139227dSAlexandre Courbot /* clear the blink timer register to directly output clk_32k */ 17319139227dSAlexandre Courbot writel_relaxed(0, pmc_base + PMC_BLINK_TIMER); 17322cb5efefSPeter De Schrijver clk = clk_register_gate(NULL, "blink_override", "clk_32k", 0, 17332cb5efefSPeter De Schrijver pmc_base + PMC_DPD_PADS_ORIDE, 17342cb5efefSPeter De Schrijver PMC_DPD_PADS_ORIDE_BLINK_ENB, 0, NULL); 17352cb5efefSPeter De Schrijver clk = clk_register_gate(NULL, "blink", "blink_override", 0, 17362cb5efefSPeter De Schrijver pmc_base + PMC_CTRL, 17372cb5efefSPeter De Schrijver PMC_CTRL_BLINK_ENB, 0, NULL); 17382cb5efefSPeter De Schrijver clk_register_clkdev(clk, "blink", NULL); 1739c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_BLINK] = clk; 17402cb5efefSPeter De Schrijver 17412cb5efefSPeter De Schrijver } 17422cb5efefSPeter De Schrijver 17432cb5efefSPeter De Schrijver static const char *sclk_parents[] = { "clk_m", "pll_c_out1", "pll_p_out4", 174429b09447SPeter De Schrijver "pll_p", "pll_p_out2", "unused", 17452cb5efefSPeter De Schrijver "clk_32k", "pll_m_out1" }; 17462cb5efefSPeter De Schrijver 17472cb5efefSPeter De Schrijver static const char *cclk_g_parents[] = { "clk_m", "pll_c", "clk_32k", "pll_m", 17482cb5efefSPeter De Schrijver "pll_p", "pll_p_out4", "unused", 17492cb5efefSPeter De Schrijver "unused", "pll_x" }; 17502cb5efefSPeter De Schrijver 17512cb5efefSPeter De Schrijver static const char *cclk_lp_parents[] = { "clk_m", "pll_c", "clk_32k", "pll_m", 17522cb5efefSPeter De Schrijver "pll_p", "pll_p_out4", "unused", 17532cb5efefSPeter De Schrijver "unused", "pll_x", "pll_x_out0" }; 17542cb5efefSPeter De Schrijver 17552cb5efefSPeter De Schrijver static void __init tegra114_super_clk_init(void __iomem *clk_base) 17562cb5efefSPeter De Schrijver { 17572cb5efefSPeter De Schrijver struct clk *clk; 17582cb5efefSPeter De Schrijver 17592cb5efefSPeter De Schrijver /* CCLKG */ 17602cb5efefSPeter De Schrijver clk = tegra_clk_register_super_mux("cclk_g", cclk_g_parents, 17612cb5efefSPeter De Schrijver ARRAY_SIZE(cclk_g_parents), 17622cb5efefSPeter De Schrijver CLK_SET_RATE_PARENT, 17632cb5efefSPeter De Schrijver clk_base + CCLKG_BURST_POLICY, 17642cb5efefSPeter De Schrijver 0, 4, 0, 0, NULL); 17652cb5efefSPeter De Schrijver clk_register_clkdev(clk, "cclk_g", NULL); 1766c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_CCLK_G] = clk; 17672cb5efefSPeter De Schrijver 17682cb5efefSPeter De Schrijver /* CCLKLP */ 17692cb5efefSPeter De Schrijver clk = tegra_clk_register_super_mux("cclk_lp", cclk_lp_parents, 17702cb5efefSPeter De Schrijver ARRAY_SIZE(cclk_lp_parents), 17712cb5efefSPeter De Schrijver CLK_SET_RATE_PARENT, 17722cb5efefSPeter De Schrijver clk_base + CCLKLP_BURST_POLICY, 17732cb5efefSPeter De Schrijver 0, 4, 8, 9, NULL); 17742cb5efefSPeter De Schrijver clk_register_clkdev(clk, "cclk_lp", NULL); 1775c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_CCLK_LP] = clk; 17762cb5efefSPeter De Schrijver 17772cb5efefSPeter De Schrijver /* SCLK */ 17782cb5efefSPeter De Schrijver clk = tegra_clk_register_super_mux("sclk", sclk_parents, 17792cb5efefSPeter De Schrijver ARRAY_SIZE(sclk_parents), 17802cb5efefSPeter De Schrijver CLK_SET_RATE_PARENT, 17812cb5efefSPeter De Schrijver clk_base + SCLK_BURST_POLICY, 17822cb5efefSPeter De Schrijver 0, 4, 0, 0, NULL); 17832cb5efefSPeter De Schrijver clk_register_clkdev(clk, "sclk", NULL); 1784c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_SCLK] = clk; 17852cb5efefSPeter De Schrijver 17862cb5efefSPeter De Schrijver /* HCLK */ 17872cb5efefSPeter De Schrijver clk = clk_register_divider(NULL, "hclk_div", "sclk", 0, 17882cb5efefSPeter De Schrijver clk_base + SYSTEM_CLK_RATE, 4, 2, 0, 17892cb5efefSPeter De Schrijver &sysrate_lock); 17902cb5efefSPeter De Schrijver clk = clk_register_gate(NULL, "hclk", "hclk_div", CLK_SET_RATE_PARENT | 17912cb5efefSPeter De Schrijver CLK_IGNORE_UNUSED, clk_base + SYSTEM_CLK_RATE, 17922cb5efefSPeter De Schrijver 7, CLK_GATE_SET_TO_DISABLE, &sysrate_lock); 17932cb5efefSPeter De Schrijver clk_register_clkdev(clk, "hclk", NULL); 1794c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_HCLK] = clk; 17952cb5efefSPeter De Schrijver 17962cb5efefSPeter De Schrijver /* PCLK */ 17972cb5efefSPeter De Schrijver clk = clk_register_divider(NULL, "pclk_div", "hclk", 0, 17982cb5efefSPeter De Schrijver clk_base + SYSTEM_CLK_RATE, 0, 2, 0, 17992cb5efefSPeter De Schrijver &sysrate_lock); 18002cb5efefSPeter De Schrijver clk = clk_register_gate(NULL, "pclk", "pclk_div", CLK_SET_RATE_PARENT | 18012cb5efefSPeter De Schrijver CLK_IGNORE_UNUSED, clk_base + SYSTEM_CLK_RATE, 18022cb5efefSPeter De Schrijver 3, CLK_GATE_SET_TO_DISABLE, &sysrate_lock); 18032cb5efefSPeter De Schrijver clk_register_clkdev(clk, "pclk", NULL); 1804c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_PCLK] = clk; 18052cb5efefSPeter De Schrijver } 18062cb5efefSPeter De Schrijver 18072cb5efefSPeter De Schrijver static struct tegra_periph_init_data tegra_periph_clk_list[] = { 1808c9e2d69aSPeter De Schrijver TEGRA_INIT_DATA_MUX("i2s0", NULL, "tegra30-i2s.0", mux_pllaout0_audio0_2x_pllp_clkm, CLK_SOURCE_I2S0, 30, &periph_l_regs, TEGRA_PERIPH_ON_APB, TEGRA114_CLK_I2S0), 1809c9e2d69aSPeter De Schrijver TEGRA_INIT_DATA_MUX("i2s1", NULL, "tegra30-i2s.1", mux_pllaout0_audio1_2x_pllp_clkm, CLK_SOURCE_I2S1, 11, &periph_l_regs, TEGRA_PERIPH_ON_APB, TEGRA114_CLK_I2S1), 1810c9e2d69aSPeter De Schrijver TEGRA_INIT_DATA_MUX("i2s2", NULL, "tegra30-i2s.2", mux_pllaout0_audio2_2x_pllp_clkm, CLK_SOURCE_I2S2, 18, &periph_l_regs, TEGRA_PERIPH_ON_APB, TEGRA114_CLK_I2S2), 1811c9e2d69aSPeter De Schrijver TEGRA_INIT_DATA_MUX("i2s3", NULL, "tegra30-i2s.3", mux_pllaout0_audio3_2x_pllp_clkm, CLK_SOURCE_I2S3, 101, &periph_v_regs, TEGRA_PERIPH_ON_APB, TEGRA114_CLK_I2S3), 1812c9e2d69aSPeter De Schrijver TEGRA_INIT_DATA_MUX("i2s4", NULL, "tegra30-i2s.4", mux_pllaout0_audio4_2x_pllp_clkm, CLK_SOURCE_I2S4, 102, &periph_v_regs, TEGRA_PERIPH_ON_APB, TEGRA114_CLK_I2S4), 1813c9e2d69aSPeter De Schrijver TEGRA_INIT_DATA_MUX("spdif_out", "spdif_out", "tegra30-spdif", mux_pllaout0_audio_2x_pllp_clkm, CLK_SOURCE_SPDIF_OUT, 10, &periph_l_regs, TEGRA_PERIPH_ON_APB, TEGRA114_CLK_SPDIF_OUT), 1814c9e2d69aSPeter De Schrijver TEGRA_INIT_DATA_MUX("spdif_in", "spdif_in", "tegra30-spdif", mux_pllp_pllc_pllm, CLK_SOURCE_SPDIF_IN, 10, &periph_l_regs, TEGRA_PERIPH_ON_APB, TEGRA114_CLK_SPDIF_IN), 1815c9e2d69aSPeter De Schrijver TEGRA_INIT_DATA_MUX("pwm", NULL, "pwm", mux_pllp_pllc_clk32_clkm, CLK_SOURCE_PWM, 17, &periph_l_regs, TEGRA_PERIPH_ON_APB, TEGRA114_CLK_PWM), 1816c9e2d69aSPeter De Schrijver TEGRA_INIT_DATA_MUX("adx", NULL, "adx", mux_plla_pllc_pllp_clkm, CLK_SOURCE_ADX, 154, &periph_w_regs, TEGRA_PERIPH_ON_APB, TEGRA114_CLK_ADX), 1817c9e2d69aSPeter De Schrijver TEGRA_INIT_DATA_MUX("amx", NULL, "amx", mux_plla_pllc_pllp_clkm, CLK_SOURCE_AMX, 153, &periph_w_regs, TEGRA_PERIPH_ON_APB, TEGRA114_CLK_AMX), 1818c9e2d69aSPeter De Schrijver TEGRA_INIT_DATA_MUX("hda", "hda", "tegra30-hda", mux_pllp_pllc_pllm_clkm, CLK_SOURCE_HDA, 125, &periph_v_regs, TEGRA_PERIPH_ON_APB, TEGRA114_CLK_HDA), 1819c9e2d69aSPeter De Schrijver TEGRA_INIT_DATA_MUX("hda2codec_2x", "hda2codec", "tegra30-hda", mux_pllp_pllc_pllm_clkm, CLK_SOURCE_HDA2CODEC_2X, 111, &periph_v_regs, TEGRA_PERIPH_ON_APB, TEGRA114_CLK_HDA2CODEC_2X), 18202b54ffc2SMark Zhang TEGRA_INIT_DATA_MUX8("sbc1", NULL, "tegra11-spi.0", mux_pllp_pllc2_c_c3_pllm_clkm, CLK_SOURCE_SBC1, 41, &periph_h_regs, TEGRA_PERIPH_ON_APB, TEGRA114_CLK_SBC1), 18212b54ffc2SMark Zhang TEGRA_INIT_DATA_MUX8("sbc2", NULL, "tegra11-spi.1", mux_pllp_pllc2_c_c3_pllm_clkm, CLK_SOURCE_SBC2, 44, &periph_h_regs, TEGRA_PERIPH_ON_APB, TEGRA114_CLK_SBC2), 18222b54ffc2SMark Zhang TEGRA_INIT_DATA_MUX8("sbc3", NULL, "tegra11-spi.2", mux_pllp_pllc2_c_c3_pllm_clkm, CLK_SOURCE_SBC3, 46, &periph_h_regs, TEGRA_PERIPH_ON_APB, TEGRA114_CLK_SBC3), 18232b54ffc2SMark Zhang TEGRA_INIT_DATA_MUX8("sbc4", NULL, "tegra11-spi.3", mux_pllp_pllc2_c_c3_pllm_clkm, CLK_SOURCE_SBC4, 68, &periph_u_regs, TEGRA_PERIPH_ON_APB, TEGRA114_CLK_SBC4), 18242b54ffc2SMark Zhang TEGRA_INIT_DATA_MUX8("sbc5", NULL, "tegra11-spi.4", mux_pllp_pllc2_c_c3_pllm_clkm, CLK_SOURCE_SBC5, 104, &periph_v_regs, TEGRA_PERIPH_ON_APB, TEGRA114_CLK_SBC5), 18252b54ffc2SMark Zhang TEGRA_INIT_DATA_MUX8("sbc6", NULL, "tegra11-spi.5", mux_pllp_pllc2_c_c3_pllm_clkm, CLK_SOURCE_SBC6, 105, &periph_v_regs, TEGRA_PERIPH_ON_APB, TEGRA114_CLK_SBC6), 1826c9e2d69aSPeter De Schrijver TEGRA_INIT_DATA_MUX8("ndflash", NULL, "tegra_nand", mux_pllp_pllc2_c_c3_pllm_clkm, CLK_SOURCE_NDFLASH, 13, &periph_u_regs, TEGRA_PERIPH_ON_APB, TEGRA114_CLK_NDSPEED), 1827c9e2d69aSPeter De Schrijver TEGRA_INIT_DATA_MUX8("ndspeed", NULL, "tegra_nand_speed", mux_pllp_pllc2_c_c3_pllm_clkm, CLK_SOURCE_NDSPEED, 80, &periph_u_regs, TEGRA_PERIPH_ON_APB, TEGRA114_CLK_NDSPEED), 1828c9e2d69aSPeter De Schrijver TEGRA_INIT_DATA_MUX("vfir", NULL, "vfir", mux_pllp_pllc_pllm_clkm, CLK_SOURCE_VFIR, 7, &periph_l_regs, TEGRA_PERIPH_ON_APB, TEGRA114_CLK_VFIR), 1829c9e2d69aSPeter De Schrijver TEGRA_INIT_DATA_MUX("sdmmc1", NULL, "sdhci-tegra.0", mux_pllp_pllc_pllm_clkm, CLK_SOURCE_SDMMC1, 14, &periph_l_regs, 0, TEGRA114_CLK_SDMMC1), 1830c9e2d69aSPeter De Schrijver TEGRA_INIT_DATA_MUX("sdmmc2", NULL, "sdhci-tegra.1", mux_pllp_pllc_pllm_clkm, CLK_SOURCE_SDMMC2, 9, &periph_l_regs, 0, TEGRA114_CLK_SDMMC2), 1831c9e2d69aSPeter De Schrijver TEGRA_INIT_DATA_MUX("sdmmc3", NULL, "sdhci-tegra.2", mux_pllp_pllc_pllm_clkm, CLK_SOURCE_SDMMC3, 69, &periph_u_regs, 0, TEGRA114_CLK_SDMMC3), 1832c9e2d69aSPeter De Schrijver TEGRA_INIT_DATA_MUX("sdmmc4", NULL, "sdhci-tegra.3", mux_pllp_pllc_pllm_clkm, CLK_SOURCE_SDMMC4, 15, &periph_l_regs, 0, TEGRA114_CLK_SDMMC4), 1833d17cb95fSMark Zhang TEGRA_INIT_DATA_INT8("vde", NULL, "vde", mux_pllp_pllc2_c_c3_pllm_clkm, CLK_SOURCE_VDE, 61, &periph_h_regs, 0, TEGRA114_CLK_VDE), 1834c9e2d69aSPeter De Schrijver TEGRA_INIT_DATA_MUX_FLAGS("csite", NULL, "csite", mux_pllp_pllc_pllm_clkm, CLK_SOURCE_CSITE, 73, &periph_u_regs, TEGRA_PERIPH_ON_APB, TEGRA114_CLK_CSITE, CLK_IGNORE_UNUSED), 1835c9e2d69aSPeter De Schrijver TEGRA_INIT_DATA_MUX("la", NULL, "la", mux_pllp_pllc_pllm_clkm, CLK_SOURCE_LA, 76, &periph_u_regs, TEGRA_PERIPH_ON_APB, TEGRA114_CLK_LA), 1836c9e2d69aSPeter De Schrijver TEGRA_INIT_DATA_MUX("trace", NULL, "trace", mux_pllp_pllc_pllm_clkm, CLK_SOURCE_TRACE, 77, &periph_u_regs, TEGRA_PERIPH_ON_APB, TEGRA114_CLK_TRACE), 1837c9e2d69aSPeter De Schrijver TEGRA_INIT_DATA_MUX("owr", NULL, "tegra_w1", mux_pllp_pllc_pllm_clkm, CLK_SOURCE_OWR, 71, &periph_u_regs, TEGRA_PERIPH_ON_APB, TEGRA114_CLK_OWR), 1838c9e2d69aSPeter De Schrijver TEGRA_INIT_DATA_MUX("nor", NULL, "tegra-nor", mux_pllp_pllc_pllm_clkm, CLK_SOURCE_NOR, 42, &periph_h_regs, 0, TEGRA114_CLK_NOR), 1839c9e2d69aSPeter De Schrijver TEGRA_INIT_DATA_MUX("mipi", NULL, "mipi", mux_pllp_pllc_pllm_clkm, CLK_SOURCE_MIPI, 50, &periph_h_regs, TEGRA_PERIPH_ON_APB, TEGRA114_CLK_MIPI), 1840c9e2d69aSPeter De Schrijver TEGRA_INIT_DATA_I2C("i2c1", "div-clk", "tegra11-i2c.0", mux_pllp_clkm, CLK_SOURCE_I2C1, 12, &periph_l_regs, TEGRA114_CLK_I2C1), 1841c9e2d69aSPeter De Schrijver TEGRA_INIT_DATA_I2C("i2c2", "div-clk", "tegra11-i2c.1", mux_pllp_clkm, CLK_SOURCE_I2C2, 54, &periph_h_regs, TEGRA114_CLK_I2C2), 1842c9e2d69aSPeter De Schrijver TEGRA_INIT_DATA_I2C("i2c3", "div-clk", "tegra11-i2c.2", mux_pllp_clkm, CLK_SOURCE_I2C3, 67, &periph_u_regs, TEGRA114_CLK_I2C3), 1843c9e2d69aSPeter De Schrijver TEGRA_INIT_DATA_I2C("i2c4", "div-clk", "tegra11-i2c.3", mux_pllp_clkm, CLK_SOURCE_I2C4, 103, &periph_v_regs, TEGRA114_CLK_I2C4), 1844c9e2d69aSPeter De Schrijver TEGRA_INIT_DATA_I2C("i2c5", "div-clk", "tegra11-i2c.4", mux_pllp_clkm, CLK_SOURCE_I2C5, 47, &periph_h_regs, TEGRA114_CLK_I2C5), 1845c9e2d69aSPeter De Schrijver TEGRA_INIT_DATA_UART("uarta", NULL, "tegra_uart.0", mux_pllp_pllc_pllm_clkm, CLK_SOURCE_UARTA, 6, &periph_l_regs, TEGRA114_CLK_UARTA), 1846c9e2d69aSPeter De Schrijver TEGRA_INIT_DATA_UART("uartb", NULL, "tegra_uart.1", mux_pllp_pllc_pllm_clkm, CLK_SOURCE_UARTB, 7, &periph_l_regs, TEGRA114_CLK_UARTB), 1847c9e2d69aSPeter De Schrijver TEGRA_INIT_DATA_UART("uartc", NULL, "tegra_uart.2", mux_pllp_pllc_pllm_clkm, CLK_SOURCE_UARTC, 55, &periph_h_regs, TEGRA114_CLK_UARTC), 1848c9e2d69aSPeter De Schrijver TEGRA_INIT_DATA_UART("uartd", NULL, "tegra_uart.3", mux_pllp_pllc_pllm_clkm, CLK_SOURCE_UARTD, 65, &periph_u_regs, TEGRA114_CLK_UARTD), 1849f67a8d21SThierry Reding TEGRA_INIT_DATA_INT8("3d", NULL, "3d", mux_pllm_pllc2_c_c3_pllp_plla, CLK_SOURCE_3D, 24, &periph_l_regs, 0, TEGRA114_CLK_GR3D), 1850f67a8d21SThierry Reding TEGRA_INIT_DATA_INT8("2d", NULL, "2d", mux_pllm_pllc2_c_c3_pllp_plla, CLK_SOURCE_2D, 21, &periph_l_regs, 0, TEGRA114_CLK_GR2D), 1851c9e2d69aSPeter De Schrijver TEGRA_INIT_DATA_MUX("vi_sensor", "vi_sensor", "tegra_camera", mux_pllm_pllc2_c_c3_pllp_plla, CLK_SOURCE_VI_SENSOR, 20, &periph_l_regs, TEGRA_PERIPH_NO_RESET, TEGRA114_CLK_VI_SENSOR), 1852c9e2d69aSPeter De Schrijver TEGRA_INIT_DATA_INT8("vi", "vi", "tegra_camera", mux_pllm_pllc2_c_c3_pllp_plla, CLK_SOURCE_VI, 20, &periph_l_regs, 0, TEGRA114_CLK_VI), 1853c9e2d69aSPeter De Schrijver TEGRA_INIT_DATA_INT8("epp", NULL, "epp", mux_pllm_pllc2_c_c3_pllp_plla, CLK_SOURCE_EPP, 19, &periph_l_regs, 0, TEGRA114_CLK_EPP), 1854c9e2d69aSPeter De Schrijver TEGRA_INIT_DATA_INT8("msenc", NULL, "msenc", mux_pllm_pllc2_c_c3_pllp_plla, CLK_SOURCE_MSENC, 91, &periph_u_regs, TEGRA_PERIPH_WAR_1005168, TEGRA114_CLK_MSENC), 1855c9e2d69aSPeter De Schrijver TEGRA_INIT_DATA_INT8("tsec", NULL, "tsec", mux_pllp_pllc2_c_c3_pllm_clkm, CLK_SOURCE_TSEC, 83, &periph_u_regs, 0, TEGRA114_CLK_TSEC), 1856c9e2d69aSPeter De Schrijver TEGRA_INIT_DATA_INT8("host1x", NULL, "host1x", mux_pllm_pllc2_c_c3_pllp_plla, CLK_SOURCE_HOST1X, 28, &periph_l_regs, 0, TEGRA114_CLK_HOST1X), 1857c9e2d69aSPeter De Schrijver TEGRA_INIT_DATA_MUX8("hdmi", NULL, "hdmi", mux_pllp_pllm_plld_plla_pllc_plld2_clkm, CLK_SOURCE_HDMI, 51, &periph_h_regs, 0, TEGRA114_CLK_HDMI), 1858c9e2d69aSPeter De Schrijver TEGRA_INIT_DATA_MUX("cilab", "cilab", "tegra_camera", mux_pllp_pllc_clkm, CLK_SOURCE_CILAB, 144, &periph_w_regs, 0, TEGRA114_CLK_CILAB), 1859c9e2d69aSPeter De Schrijver TEGRA_INIT_DATA_MUX("cilcd", "cilcd", "tegra_camera", mux_pllp_pllc_clkm, CLK_SOURCE_CILCD, 145, &periph_w_regs, 0, TEGRA114_CLK_CILCD), 1860c9e2d69aSPeter De Schrijver TEGRA_INIT_DATA_MUX("cile", "cile", "tegra_camera", mux_pllp_pllc_clkm, CLK_SOURCE_CILE, 146, &periph_w_regs, 0, TEGRA114_CLK_CILE), 1861c9e2d69aSPeter De Schrijver TEGRA_INIT_DATA_MUX("dsialp", "dsialp", "tegradc.0", mux_pllp_pllc_clkm, CLK_SOURCE_DSIALP, 147, &periph_w_regs, 0, TEGRA114_CLK_DSIALP), 1862c9e2d69aSPeter De Schrijver TEGRA_INIT_DATA_MUX("dsiblp", "dsiblp", "tegradc.1", mux_pllp_pllc_clkm, CLK_SOURCE_DSIBLP, 148, &periph_w_regs, 0, TEGRA114_CLK_DSIBLP), 1863c9e2d69aSPeter De Schrijver TEGRA_INIT_DATA_MUX("tsensor", NULL, "tegra-tsensor", mux_pllp_pllc_clkm_clk32, CLK_SOURCE_TSENSOR, 100, &periph_v_regs, TEGRA_PERIPH_ON_APB, TEGRA114_CLK_TSENSOR), 1864c9e2d69aSPeter De Schrijver TEGRA_INIT_DATA_MUX("actmon", NULL, "actmon", mux_pllp_pllc_clk32_clkm, CLK_SOURCE_ACTMON, 119, &periph_v_regs, 0, TEGRA114_CLK_ACTMON), 1865c9e2d69aSPeter De Schrijver TEGRA_INIT_DATA_MUX8("extern1", NULL, "extern1", mux_plla_clk32_pllp_clkm_plle, CLK_SOURCE_EXTERN1, 120, &periph_v_regs, 0, TEGRA114_CLK_EXTERN1), 1866c9e2d69aSPeter De Schrijver TEGRA_INIT_DATA_MUX8("extern2", NULL, "extern2", mux_plla_clk32_pllp_clkm_plle, CLK_SOURCE_EXTERN2, 121, &periph_v_regs, 0, TEGRA114_CLK_EXTERN2), 1867c9e2d69aSPeter De Schrijver TEGRA_INIT_DATA_MUX8("extern3", NULL, "extern3", mux_plla_clk32_pllp_clkm_plle, CLK_SOURCE_EXTERN3, 122, &periph_v_regs, 0, TEGRA114_CLK_EXTERN3), 1868c9e2d69aSPeter De Schrijver TEGRA_INIT_DATA_MUX("i2cslow", NULL, "i2cslow", mux_pllp_pllc_clk32_clkm, CLK_SOURCE_I2CSLOW, 81, &periph_u_regs, TEGRA_PERIPH_ON_APB, TEGRA114_CLK_I2CSLOW), 1869c9e2d69aSPeter De Schrijver TEGRA_INIT_DATA_INT8("se", NULL, "se", mux_pllp_pllc2_c_c3_pllm_clkm, CLK_SOURCE_SE, 127, &periph_v_regs, TEGRA_PERIPH_ON_APB, TEGRA114_CLK_SE), 1870c9e2d69aSPeter De Schrijver TEGRA_INIT_DATA_INT_FLAGS("mselect", NULL, "mselect", mux_pllp_clkm, CLK_SOURCE_MSELECT, 99, &periph_v_regs, 0, TEGRA114_CLK_MSELECT, CLK_IGNORE_UNUSED), 1871c9e2d69aSPeter De Schrijver TEGRA_INIT_DATA_MUX("dfll_ref", "ref", "t114_dfll", mux_pllp_clkm, CLK_SOURCE_DFLL_REF, 155, &periph_w_regs, TEGRA_PERIPH_ON_APB, TEGRA114_CLK_DFLL_REF), 1872c9e2d69aSPeter De Schrijver TEGRA_INIT_DATA_MUX("dfll_soc", "soc", "t114_dfll", mux_pllp_clkm, CLK_SOURCE_DFLL_SOC, 155, &periph_w_regs, TEGRA_PERIPH_ON_APB, TEGRA114_CLK_DFLL_SOC), 1873c9e2d69aSPeter De Schrijver TEGRA_INIT_DATA_MUX8("soc_therm", NULL, "soc_therm", mux_pllm_pllc_pllp_plla, CLK_SOURCE_SOC_THERM, 78, &periph_u_regs, TEGRA_PERIPH_ON_APB, TEGRA114_CLK_SOC_THERM), 1874c9e2d69aSPeter De Schrijver TEGRA_INIT_DATA_XUSB("xusb_host_src", "host_src", "tegra_xhci", mux_clkm_pllp_pllc_pllre, CLK_SOURCE_XUSB_HOST_SRC, 143, &periph_w_regs, TEGRA_PERIPH_ON_APB | TEGRA_PERIPH_NO_RESET, TEGRA114_CLK_XUSB_HOST_SRC), 1875c9e2d69aSPeter De Schrijver TEGRA_INIT_DATA_XUSB("xusb_falcon_src", "falcon_src", "tegra_xhci", mux_clkm_pllp_pllc_pllre, CLK_SOURCE_XUSB_FALCON_SRC, 143, &periph_w_regs, TEGRA_PERIPH_NO_RESET, TEGRA114_CLK_XUSB_FALCON_SRC), 1876c9e2d69aSPeter De Schrijver TEGRA_INIT_DATA_XUSB("xusb_fs_src", "fs_src", "tegra_xhci", mux_clkm_48M_pllp_480M, CLK_SOURCE_XUSB_FS_SRC, 143, &periph_w_regs, TEGRA_PERIPH_NO_RESET, TEGRA114_CLK_XUSB_FS_SRC), 1877c9e2d69aSPeter De Schrijver TEGRA_INIT_DATA_XUSB("xusb_ss_src", "ss_src", "tegra_xhci", mux_clkm_pllre_clk32_480M_pllc_ref, CLK_SOURCE_XUSB_SS_SRC, 143, &periph_w_regs, TEGRA_PERIPH_NO_RESET, TEGRA114_CLK_XUSB_SS_SRC), 1878c9e2d69aSPeter De Schrijver TEGRA_INIT_DATA_XUSB("xusb_dev_src", "dev_src", "tegra_xhci", mux_clkm_pllp_pllc_pllre, CLK_SOURCE_XUSB_DEV_SRC, 95, &periph_u_regs, TEGRA_PERIPH_ON_APB | TEGRA_PERIPH_NO_RESET, TEGRA114_CLK_XUSB_DEV_SRC), 1879c9e2d69aSPeter De Schrijver TEGRA_INIT_DATA_AUDIO("d_audio", "d_audio", "tegra30-ahub", CLK_SOURCE_D_AUDIO, 106, &periph_v_regs, TEGRA_PERIPH_ON_APB, TEGRA114_CLK_D_AUDIO), 1880c9e2d69aSPeter De Schrijver TEGRA_INIT_DATA_AUDIO("dam0", NULL, "tegra30-dam.0", CLK_SOURCE_DAM0, 108, &periph_v_regs, TEGRA_PERIPH_ON_APB, TEGRA114_CLK_DAM0), 1881c9e2d69aSPeter De Schrijver TEGRA_INIT_DATA_AUDIO("dam1", NULL, "tegra30-dam.1", CLK_SOURCE_DAM1, 109, &periph_v_regs, TEGRA_PERIPH_ON_APB, TEGRA114_CLK_DAM1), 1882c9e2d69aSPeter De Schrijver TEGRA_INIT_DATA_AUDIO("dam2", NULL, "tegra30-dam.2", CLK_SOURCE_DAM2, 110, &periph_v_regs, TEGRA_PERIPH_ON_APB, TEGRA114_CLK_DAM2), 18832cb5efefSPeter De Schrijver }; 18842cb5efefSPeter De Schrijver 18852cb5efefSPeter De Schrijver static struct tegra_periph_init_data tegra_periph_nodiv_clk_list[] = { 1886c9e2d69aSPeter De Schrijver TEGRA_INIT_DATA_NODIV("disp1", NULL, "tegradc.0", mux_pllp_pllm_plld_plla_pllc_plld2_clkm, CLK_SOURCE_DISP1, 29, 7, 27, &periph_l_regs, 0, TEGRA114_CLK_DISP1), 1887c9e2d69aSPeter De Schrijver TEGRA_INIT_DATA_NODIV("disp2", NULL, "tegradc.1", mux_pllp_pllm_plld_plla_pllc_plld2_clkm, CLK_SOURCE_DISP2, 29, 7, 26, &periph_l_regs, 0, TEGRA114_CLK_DISP2), 18882cb5efefSPeter De Schrijver }; 18892cb5efefSPeter De Schrijver 18902cb5efefSPeter De Schrijver static __init void tegra114_periph_clk_init(void __iomem *clk_base) 18912cb5efefSPeter De Schrijver { 18922cb5efefSPeter De Schrijver struct tegra_periph_init_data *data; 18932cb5efefSPeter De Schrijver struct clk *clk; 18942cb5efefSPeter De Schrijver int i; 18952cb5efefSPeter De Schrijver u32 val; 18962cb5efefSPeter De Schrijver 18972cb5efefSPeter De Schrijver /* apbdma */ 18982cb5efefSPeter De Schrijver clk = tegra_clk_register_periph_gate("apbdma", "clk_m", 0, clk_base, 18992cb5efefSPeter De Schrijver 0, 34, &periph_h_regs, 19002cb5efefSPeter De Schrijver periph_clk_enb_refcnt); 1901c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_APBDMA] = clk; 19022cb5efefSPeter De Schrijver 19032cb5efefSPeter De Schrijver /* rtc */ 19042cb5efefSPeter De Schrijver clk = tegra_clk_register_periph_gate("rtc", "clk_32k", 19052cb5efefSPeter De Schrijver TEGRA_PERIPH_ON_APB | 19062cb5efefSPeter De Schrijver TEGRA_PERIPH_NO_RESET, clk_base, 19072cb5efefSPeter De Schrijver 0, 4, &periph_l_regs, 19082cb5efefSPeter De Schrijver periph_clk_enb_refcnt); 19092cb5efefSPeter De Schrijver clk_register_clkdev(clk, NULL, "rtc-tegra"); 1910c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_RTC] = clk; 19112cb5efefSPeter De Schrijver 19122cb5efefSPeter De Schrijver /* kbc */ 19132cb5efefSPeter De Schrijver clk = tegra_clk_register_periph_gate("kbc", "clk_32k", 19142cb5efefSPeter De Schrijver TEGRA_PERIPH_ON_APB | 19152cb5efefSPeter De Schrijver TEGRA_PERIPH_NO_RESET, clk_base, 19162cb5efefSPeter De Schrijver 0, 36, &periph_h_regs, 19172cb5efefSPeter De Schrijver periph_clk_enb_refcnt); 1918c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_KBC] = clk; 19192cb5efefSPeter De Schrijver 19202cb5efefSPeter De Schrijver /* timer */ 19212cb5efefSPeter De Schrijver clk = tegra_clk_register_periph_gate("timer", "clk_m", 0, clk_base, 19222cb5efefSPeter De Schrijver 0, 5, &periph_l_regs, 19232cb5efefSPeter De Schrijver periph_clk_enb_refcnt); 19242cb5efefSPeter De Schrijver clk_register_clkdev(clk, NULL, "timer"); 1925c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_TIMER] = clk; 19262cb5efefSPeter De Schrijver 19272cb5efefSPeter De Schrijver /* kfuse */ 19282cb5efefSPeter De Schrijver clk = tegra_clk_register_periph_gate("kfuse", "clk_m", 19292cb5efefSPeter De Schrijver TEGRA_PERIPH_ON_APB, clk_base, 0, 40, 19302cb5efefSPeter De Schrijver &periph_h_regs, periph_clk_enb_refcnt); 1931c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_KFUSE] = clk; 19322cb5efefSPeter De Schrijver 19332cb5efefSPeter De Schrijver /* fuse */ 19342cb5efefSPeter De Schrijver clk = tegra_clk_register_periph_gate("fuse", "clk_m", 19352cb5efefSPeter De Schrijver TEGRA_PERIPH_ON_APB, clk_base, 0, 39, 19362cb5efefSPeter De Schrijver &periph_h_regs, periph_clk_enb_refcnt); 1937c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_FUSE] = clk; 19382cb5efefSPeter De Schrijver 19392cb5efefSPeter De Schrijver /* fuse_burn */ 19402cb5efefSPeter De Schrijver clk = tegra_clk_register_periph_gate("fuse_burn", "clk_m", 19412cb5efefSPeter De Schrijver TEGRA_PERIPH_ON_APB, clk_base, 0, 39, 19422cb5efefSPeter De Schrijver &periph_h_regs, periph_clk_enb_refcnt); 1943c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_FUSE_BURN] = clk; 19442cb5efefSPeter De Schrijver 19452cb5efefSPeter De Schrijver /* apbif */ 19462cb5efefSPeter De Schrijver clk = tegra_clk_register_periph_gate("apbif", "clk_m", 19472cb5efefSPeter De Schrijver TEGRA_PERIPH_ON_APB, clk_base, 0, 107, 19482cb5efefSPeter De Schrijver &periph_v_regs, periph_clk_enb_refcnt); 1949c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_APBIF] = clk; 19502cb5efefSPeter De Schrijver 19512cb5efefSPeter De Schrijver /* hda2hdmi */ 19522cb5efefSPeter De Schrijver clk = tegra_clk_register_periph_gate("hda2hdmi", "clk_m", 19532cb5efefSPeter De Schrijver TEGRA_PERIPH_ON_APB, clk_base, 0, 128, 19542cb5efefSPeter De Schrijver &periph_w_regs, periph_clk_enb_refcnt); 1955c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_HDA2HDMI] = clk; 19562cb5efefSPeter De Schrijver 19572cb5efefSPeter De Schrijver /* vcp */ 19582cb5efefSPeter De Schrijver clk = tegra_clk_register_periph_gate("vcp", "clk_m", 0, clk_base, 0, 19592cb5efefSPeter De Schrijver 29, &periph_l_regs, 19602cb5efefSPeter De Schrijver periph_clk_enb_refcnt); 1961c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_VCP] = clk; 19622cb5efefSPeter De Schrijver 19632cb5efefSPeter De Schrijver /* bsea */ 19642cb5efefSPeter De Schrijver clk = tegra_clk_register_periph_gate("bsea", "clk_m", 0, clk_base, 19652cb5efefSPeter De Schrijver 0, 62, &periph_h_regs, 19662cb5efefSPeter De Schrijver periph_clk_enb_refcnt); 1967c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_BSEA] = clk; 19682cb5efefSPeter De Schrijver 19692cb5efefSPeter De Schrijver /* bsev */ 19702cb5efefSPeter De Schrijver clk = tegra_clk_register_periph_gate("bsev", "clk_m", 0, clk_base, 19712cb5efefSPeter De Schrijver 0, 63, &periph_h_regs, 19722cb5efefSPeter De Schrijver periph_clk_enb_refcnt); 1973c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_BSEV] = clk; 19742cb5efefSPeter De Schrijver 19752cb5efefSPeter De Schrijver /* mipi-cal */ 19762cb5efefSPeter De Schrijver clk = tegra_clk_register_periph_gate("mipi-cal", "clk_m", 0, clk_base, 19772cb5efefSPeter De Schrijver 0, 56, &periph_h_regs, 19782cb5efefSPeter De Schrijver periph_clk_enb_refcnt); 1979c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_MIPI_CAL] = clk; 19802cb5efefSPeter De Schrijver 19812cb5efefSPeter De Schrijver /* usbd */ 19822cb5efefSPeter De Schrijver clk = tegra_clk_register_periph_gate("usbd", "clk_m", 0, clk_base, 19832cb5efefSPeter De Schrijver 0, 22, &periph_l_regs, 19842cb5efefSPeter De Schrijver periph_clk_enb_refcnt); 1985c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_USBD] = clk; 19862cb5efefSPeter De Schrijver 19872cb5efefSPeter De Schrijver /* usb2 */ 19882cb5efefSPeter De Schrijver clk = tegra_clk_register_periph_gate("usb2", "clk_m", 0, clk_base, 19892cb5efefSPeter De Schrijver 0, 58, &periph_h_regs, 19902cb5efefSPeter De Schrijver periph_clk_enb_refcnt); 1991c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_USB2] = clk; 19922cb5efefSPeter De Schrijver 19932cb5efefSPeter De Schrijver /* usb3 */ 19942cb5efefSPeter De Schrijver clk = tegra_clk_register_periph_gate("usb3", "clk_m", 0, clk_base, 19952cb5efefSPeter De Schrijver 0, 59, &periph_h_regs, 19962cb5efefSPeter De Schrijver periph_clk_enb_refcnt); 1997c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_USB3] = clk; 19982cb5efefSPeter De Schrijver 19992cb5efefSPeter De Schrijver /* csi */ 20002cb5efefSPeter De Schrijver clk = tegra_clk_register_periph_gate("csi", "pll_p_out3", 0, clk_base, 20012cb5efefSPeter De Schrijver 0, 52, &periph_h_regs, 20022cb5efefSPeter De Schrijver periph_clk_enb_refcnt); 2003c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_CSI] = clk; 20042cb5efefSPeter De Schrijver 20052cb5efefSPeter De Schrijver /* isp */ 20062cb5efefSPeter De Schrijver clk = tegra_clk_register_periph_gate("isp", "clk_m", 0, clk_base, 0, 20072cb5efefSPeter De Schrijver 23, &periph_l_regs, 20082cb5efefSPeter De Schrijver periph_clk_enb_refcnt); 2009c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_ISP] = clk; 20102cb5efefSPeter De Schrijver 20112cb5efefSPeter De Schrijver /* csus */ 20122cb5efefSPeter De Schrijver clk = tegra_clk_register_periph_gate("csus", "clk_m", 20132cb5efefSPeter De Schrijver TEGRA_PERIPH_NO_RESET, clk_base, 0, 92, 20142cb5efefSPeter De Schrijver &periph_u_regs, periph_clk_enb_refcnt); 2015c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_CSUS] = clk; 20162cb5efefSPeter De Schrijver 20172cb5efefSPeter De Schrijver /* dds */ 20182cb5efefSPeter De Schrijver clk = tegra_clk_register_periph_gate("dds", "clk_m", 20192cb5efefSPeter De Schrijver TEGRA_PERIPH_ON_APB, clk_base, 0, 150, 20202cb5efefSPeter De Schrijver &periph_w_regs, periph_clk_enb_refcnt); 2021c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_DDS] = clk; 20222cb5efefSPeter De Schrijver 20232cb5efefSPeter De Schrijver /* dp2 */ 20242cb5efefSPeter De Schrijver clk = tegra_clk_register_periph_gate("dp2", "clk_m", 20252cb5efefSPeter De Schrijver TEGRA_PERIPH_ON_APB, clk_base, 0, 152, 20262cb5efefSPeter De Schrijver &periph_w_regs, periph_clk_enb_refcnt); 2027c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_DP2] = clk; 20282cb5efefSPeter De Schrijver 20292cb5efefSPeter De Schrijver /* dtv */ 20302cb5efefSPeter De Schrijver clk = tegra_clk_register_periph_gate("dtv", "clk_m", 20312cb5efefSPeter De Schrijver TEGRA_PERIPH_ON_APB, clk_base, 0, 79, 20322cb5efefSPeter De Schrijver &periph_u_regs, periph_clk_enb_refcnt); 2033c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_DTV] = clk; 20342cb5efefSPeter De Schrijver 20352cb5efefSPeter De Schrijver /* dsia */ 20362cb5efefSPeter De Schrijver clk = clk_register_mux(NULL, "dsia_mux", mux_plld_out0_plld2_out0, 2037819c1de3SJames Hogan ARRAY_SIZE(mux_plld_out0_plld2_out0), 2038819c1de3SJames Hogan CLK_SET_RATE_NO_REPARENT, 20392cb5efefSPeter De Schrijver clk_base + PLLD_BASE, 25, 1, 0, &pll_d_lock); 2040c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_DSIA_MUX] = clk; 20412cb5efefSPeter De Schrijver clk = tegra_clk_register_periph_gate("dsia", "dsia_mux", 0, clk_base, 20422cb5efefSPeter De Schrijver 0, 48, &periph_h_regs, 20432cb5efefSPeter De Schrijver periph_clk_enb_refcnt); 2044c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_DSIA] = clk; 20452cb5efefSPeter De Schrijver 20462cb5efefSPeter De Schrijver /* dsib */ 20472cb5efefSPeter De Schrijver clk = clk_register_mux(NULL, "dsib_mux", mux_plld_out0_plld2_out0, 2048819c1de3SJames Hogan ARRAY_SIZE(mux_plld_out0_plld2_out0), 2049819c1de3SJames Hogan CLK_SET_RATE_NO_REPARENT, 20502cb5efefSPeter De Schrijver clk_base + PLLD2_BASE, 25, 1, 0, &pll_d2_lock); 2051c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_DSIB_MUX] = clk; 20522cb5efefSPeter De Schrijver clk = tegra_clk_register_periph_gate("dsib", "dsib_mux", 0, clk_base, 20532cb5efefSPeter De Schrijver 0, 82, &periph_u_regs, 20542cb5efefSPeter De Schrijver periph_clk_enb_refcnt); 2055c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_DSIB] = clk; 20562cb5efefSPeter De Schrijver 20572cb5efefSPeter De Schrijver /* xusb_hs_src */ 20582cb5efefSPeter De Schrijver val = readl(clk_base + CLK_SOURCE_XUSB_SS_SRC); 20592cb5efefSPeter De Schrijver val |= BIT(25); /* always select PLLU_60M */ 20602cb5efefSPeter De Schrijver writel(val, clk_base + CLK_SOURCE_XUSB_SS_SRC); 20612cb5efefSPeter De Schrijver 20622cb5efefSPeter De Schrijver clk = clk_register_fixed_factor(NULL, "xusb_hs_src", "pll_u_60M", 0, 20632cb5efefSPeter De Schrijver 1, 1); 2064c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_XUSB_HS_SRC] = clk; 20652cb5efefSPeter De Schrijver 20662cb5efefSPeter De Schrijver /* xusb_host */ 20672cb5efefSPeter De Schrijver clk = tegra_clk_register_periph_gate("xusb_host", "xusb_host_src", 0, 20682cb5efefSPeter De Schrijver clk_base, 0, 89, &periph_u_regs, 20692cb5efefSPeter De Schrijver periph_clk_enb_refcnt); 2070c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_XUSB_HOST] = clk; 20712cb5efefSPeter De Schrijver 20722cb5efefSPeter De Schrijver /* xusb_ss */ 20732cb5efefSPeter De Schrijver clk = tegra_clk_register_periph_gate("xusb_ss", "xusb_ss_src", 0, 20742cb5efefSPeter De Schrijver clk_base, 0, 156, &periph_w_regs, 20752cb5efefSPeter De Schrijver periph_clk_enb_refcnt); 2076c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_XUSB_HOST] = clk; 20772cb5efefSPeter De Schrijver 20782cb5efefSPeter De Schrijver /* xusb_dev */ 20792cb5efefSPeter De Schrijver clk = tegra_clk_register_periph_gate("xusb_dev", "xusb_dev_src", 0, 20802cb5efefSPeter De Schrijver clk_base, 0, 95, &periph_u_regs, 20812cb5efefSPeter De Schrijver periph_clk_enb_refcnt); 2082c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_XUSB_DEV] = clk; 20832cb5efefSPeter De Schrijver 20842cb5efefSPeter De Schrijver /* emc */ 20852cb5efefSPeter De Schrijver clk = clk_register_mux(NULL, "emc_mux", mux_pllmcp_clkm, 2086819c1de3SJames Hogan ARRAY_SIZE(mux_pllmcp_clkm), 2087819c1de3SJames Hogan CLK_SET_RATE_NO_REPARENT, 20882cb5efefSPeter De Schrijver clk_base + CLK_SOURCE_EMC, 20892cb5efefSPeter De Schrijver 29, 3, 0, NULL); 20902cb5efefSPeter De Schrijver clk = tegra_clk_register_periph_gate("emc", "emc_mux", 0, clk_base, 20912cb5efefSPeter De Schrijver CLK_IGNORE_UNUSED, 57, &periph_h_regs, 20922cb5efefSPeter De Schrijver periph_clk_enb_refcnt); 2093c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_EMC] = clk; 20942cb5efefSPeter De Schrijver 20952cb5efefSPeter De Schrijver for (i = 0; i < ARRAY_SIZE(tegra_periph_clk_list); i++) { 20962cb5efefSPeter De Schrijver data = &tegra_periph_clk_list[i]; 20972cb5efefSPeter De Schrijver clk = tegra_clk_register_periph(data->name, data->parent_names, 20982cb5efefSPeter De Schrijver data->num_parents, &data->periph, 20992cb5efefSPeter De Schrijver clk_base, data->offset, data->flags); 21002cb5efefSPeter De Schrijver clks[data->clk_id] = clk; 21012cb5efefSPeter De Schrijver } 21022cb5efefSPeter De Schrijver 21032cb5efefSPeter De Schrijver for (i = 0; i < ARRAY_SIZE(tegra_periph_nodiv_clk_list); i++) { 21042cb5efefSPeter De Schrijver data = &tegra_periph_nodiv_clk_list[i]; 21052cb5efefSPeter De Schrijver clk = tegra_clk_register_periph_nodiv(data->name, 21062cb5efefSPeter De Schrijver data->parent_names, data->num_parents, 21072cb5efefSPeter De Schrijver &data->periph, clk_base, data->offset); 21082cb5efefSPeter De Schrijver clks[data->clk_id] = clk; 21092cb5efefSPeter De Schrijver } 21102cb5efefSPeter De Schrijver } 21112cb5efefSPeter De Schrijver 211231972fd9SJoseph Lo /* Tegra114 CPU clock and reset control functions */ 211331972fd9SJoseph Lo static void tegra114_wait_cpu_in_reset(u32 cpu) 211431972fd9SJoseph Lo { 211531972fd9SJoseph Lo unsigned int reg; 211631972fd9SJoseph Lo 211731972fd9SJoseph Lo do { 211831972fd9SJoseph Lo reg = readl(clk_base + CLK_RST_CONTROLLER_CPU_CMPLX_STATUS); 211931972fd9SJoseph Lo cpu_relax(); 212031972fd9SJoseph Lo } while (!(reg & (1 << cpu))); /* check CPU been reset or not */ 212131972fd9SJoseph Lo } 212231972fd9SJoseph Lo static void tegra114_disable_cpu_clock(u32 cpu) 212331972fd9SJoseph Lo { 212431972fd9SJoseph Lo /* flow controller would take care in the power sequence. */ 212531972fd9SJoseph Lo } 212631972fd9SJoseph Lo 2127ad7d1140SJoseph Lo #ifdef CONFIG_PM_SLEEP 2128ad7d1140SJoseph Lo static void tegra114_cpu_clock_suspend(void) 2129ad7d1140SJoseph Lo { 2130ad7d1140SJoseph Lo /* switch coresite to clk_m, save off original source */ 2131ad7d1140SJoseph Lo tegra114_cpu_clk_sctx.clk_csite_src = 2132ad7d1140SJoseph Lo readl(clk_base + CLK_SOURCE_CSITE); 2133ad7d1140SJoseph Lo writel(3 << 30, clk_base + CLK_SOURCE_CSITE); 21340017f447SJoseph Lo 21350017f447SJoseph Lo tegra114_cpu_clk_sctx.cclkg_burst = 21360017f447SJoseph Lo readl(clk_base + CCLKG_BURST_POLICY); 21370017f447SJoseph Lo tegra114_cpu_clk_sctx.cclkg_divider = 21380017f447SJoseph Lo readl(clk_base + CCLKG_BURST_POLICY + 4); 2139ad7d1140SJoseph Lo } 2140ad7d1140SJoseph Lo 2141ad7d1140SJoseph Lo static void tegra114_cpu_clock_resume(void) 2142ad7d1140SJoseph Lo { 2143ad7d1140SJoseph Lo writel(tegra114_cpu_clk_sctx.clk_csite_src, 2144ad7d1140SJoseph Lo clk_base + CLK_SOURCE_CSITE); 21450017f447SJoseph Lo 21460017f447SJoseph Lo writel(tegra114_cpu_clk_sctx.cclkg_burst, 21470017f447SJoseph Lo clk_base + CCLKG_BURST_POLICY); 21480017f447SJoseph Lo writel(tegra114_cpu_clk_sctx.cclkg_divider, 21490017f447SJoseph Lo clk_base + CCLKG_BURST_POLICY + 4); 2150ad7d1140SJoseph Lo } 2151ad7d1140SJoseph Lo #endif 2152ad7d1140SJoseph Lo 215331972fd9SJoseph Lo static struct tegra_cpu_car_ops tegra114_cpu_car_ops = { 215431972fd9SJoseph Lo .wait_for_reset = tegra114_wait_cpu_in_reset, 215531972fd9SJoseph Lo .disable_clock = tegra114_disable_cpu_clock, 2156ad7d1140SJoseph Lo #ifdef CONFIG_PM_SLEEP 2157ad7d1140SJoseph Lo .suspend = tegra114_cpu_clock_suspend, 2158ad7d1140SJoseph Lo .resume = tegra114_cpu_clock_resume, 2159ad7d1140SJoseph Lo #endif 216031972fd9SJoseph Lo }; 21612cb5efefSPeter De Schrijver 21622cb5efefSPeter De Schrijver static const struct of_device_id pmc_match[] __initconst = { 21632cb5efefSPeter De Schrijver { .compatible = "nvidia,tegra114-pmc" }, 21642cb5efefSPeter De Schrijver {}, 21652cb5efefSPeter De Schrijver }; 21662cb5efefSPeter De Schrijver 21679e60121fSPaul Walmsley /* 21689e60121fSPaul Walmsley * dfll_soc/dfll_ref apparently must be kept enabled, otherwise I2C5 21699e60121fSPaul Walmsley * breaks 21709e60121fSPaul Walmsley */ 2171056dfcf6SSachin Kamat static struct tegra_clk_init_table init_table[] __initdata = { 2172c9e2d69aSPeter De Schrijver {TEGRA114_CLK_UARTA, TEGRA114_CLK_PLL_P, 408000000, 0}, 2173c9e2d69aSPeter De Schrijver {TEGRA114_CLK_UARTB, TEGRA114_CLK_PLL_P, 408000000, 0}, 2174c9e2d69aSPeter De Schrijver {TEGRA114_CLK_UARTC, TEGRA114_CLK_PLL_P, 408000000, 0}, 2175c9e2d69aSPeter De Schrijver {TEGRA114_CLK_UARTD, TEGRA114_CLK_PLL_P, 408000000, 0}, 2176c9e2d69aSPeter De Schrijver {TEGRA114_CLK_PLL_A, TEGRA114_CLK_CLK_MAX, 564480000, 1}, 2177c9e2d69aSPeter De Schrijver {TEGRA114_CLK_PLL_A_OUT0, TEGRA114_CLK_CLK_MAX, 11289600, 1}, 2178c9e2d69aSPeter De Schrijver {TEGRA114_CLK_EXTERN1, TEGRA114_CLK_PLL_A_OUT0, 0, 1}, 2179c9e2d69aSPeter De Schrijver {TEGRA114_CLK_CLK_OUT_1_MUX, TEGRA114_CLK_EXTERN1, 0, 1}, 2180c9e2d69aSPeter De Schrijver {TEGRA114_CLK_CLK_OUT_1, TEGRA114_CLK_CLK_MAX, 0, 1}, 2181c9e2d69aSPeter De Schrijver {TEGRA114_CLK_I2S0, TEGRA114_CLK_PLL_A_OUT0, 11289600, 0}, 2182c9e2d69aSPeter De Schrijver {TEGRA114_CLK_I2S1, TEGRA114_CLK_PLL_A_OUT0, 11289600, 0}, 2183c9e2d69aSPeter De Schrijver {TEGRA114_CLK_I2S2, TEGRA114_CLK_PLL_A_OUT0, 11289600, 0}, 2184c9e2d69aSPeter De Schrijver {TEGRA114_CLK_I2S3, TEGRA114_CLK_PLL_A_OUT0, 11289600, 0}, 2185c9e2d69aSPeter De Schrijver {TEGRA114_CLK_I2S4, TEGRA114_CLK_PLL_A_OUT0, 11289600, 0}, 2186897e1ddeSAndrew Chew {TEGRA114_CLK_HOST1X, TEGRA114_CLK_PLL_P, 136000000, 0}, 2187c9e2d69aSPeter De Schrijver {TEGRA114_CLK_DFLL_SOC, TEGRA114_CLK_PLL_P, 51000000, 1}, 2188c9e2d69aSPeter De Schrijver {TEGRA114_CLK_DFLL_REF, TEGRA114_CLK_PLL_P, 51000000, 1}, 2189f67a8d21SThierry Reding {TEGRA114_CLK_GR2D, TEGRA114_CLK_PLL_C2, 300000000, 0}, 2190f67a8d21SThierry Reding {TEGRA114_CLK_GR3D, TEGRA114_CLK_PLL_C2, 300000000, 0}, 2191fc20eeffSMark Zhang 2192c9e2d69aSPeter De Schrijver /* This MUST be the last entry. */ 2193c9e2d69aSPeter De Schrijver {TEGRA114_CLK_CLK_MAX, TEGRA114_CLK_CLK_MAX, 0, 0}, 21942cb5efefSPeter De Schrijver }; 21952cb5efefSPeter De Schrijver 21962cb5efefSPeter De Schrijver static void __init tegra114_clock_apply_init_table(void) 21972cb5efefSPeter De Schrijver { 2198c9e2d69aSPeter De Schrijver tegra_init_from_table(init_table, clks, TEGRA114_CLK_CLK_MAX); 21992cb5efefSPeter De Schrijver } 22002cb5efefSPeter De Schrijver 220125c9ded6SPaul Walmsley 220225c9ded6SPaul Walmsley /** 220325c9ded6SPaul Walmsley * tegra114_car_barrier - wait for pending writes to the CAR to complete 220425c9ded6SPaul Walmsley * 220525c9ded6SPaul Walmsley * Wait for any outstanding writes to the CAR MMIO space from this CPU 220625c9ded6SPaul Walmsley * to complete before continuing execution. No return value. 220725c9ded6SPaul Walmsley */ 220825c9ded6SPaul Walmsley static void tegra114_car_barrier(void) 220925c9ded6SPaul Walmsley { 221025c9ded6SPaul Walmsley wmb(); /* probably unnecessary */ 221125c9ded6SPaul Walmsley readl_relaxed(clk_base + CPU_FINETRIM_SELECT); 221225c9ded6SPaul Walmsley } 221325c9ded6SPaul Walmsley 221425c9ded6SPaul Walmsley /** 221525c9ded6SPaul Walmsley * tegra114_clock_tune_cpu_trimmers_high - use high-voltage propagation delays 221625c9ded6SPaul Walmsley * 221725c9ded6SPaul Walmsley * When the CPU rail voltage is in the high-voltage range, use the 221825c9ded6SPaul Walmsley * built-in hardwired clock propagation delays in the CPU clock 221925c9ded6SPaul Walmsley * shaper. No return value. 222025c9ded6SPaul Walmsley */ 222125c9ded6SPaul Walmsley void tegra114_clock_tune_cpu_trimmers_high(void) 222225c9ded6SPaul Walmsley { 222325c9ded6SPaul Walmsley u32 select = 0; 222425c9ded6SPaul Walmsley 222525c9ded6SPaul Walmsley /* Use hardwired rise->rise & fall->fall clock propagation delays */ 222625c9ded6SPaul Walmsley select |= ~(CPU_FINETRIM_1_FCPU_1 | CPU_FINETRIM_1_FCPU_2 | 222725c9ded6SPaul Walmsley CPU_FINETRIM_1_FCPU_3 | CPU_FINETRIM_1_FCPU_4 | 222825c9ded6SPaul Walmsley CPU_FINETRIM_1_FCPU_5 | CPU_FINETRIM_1_FCPU_6); 222925c9ded6SPaul Walmsley writel_relaxed(select, clk_base + CPU_FINETRIM_SELECT); 223025c9ded6SPaul Walmsley 223125c9ded6SPaul Walmsley tegra114_car_barrier(); 223225c9ded6SPaul Walmsley } 223325c9ded6SPaul Walmsley EXPORT_SYMBOL(tegra114_clock_tune_cpu_trimmers_high); 223425c9ded6SPaul Walmsley 223525c9ded6SPaul Walmsley /** 223625c9ded6SPaul Walmsley * tegra114_clock_tune_cpu_trimmers_low - use low-voltage propagation delays 223725c9ded6SPaul Walmsley * 223825c9ded6SPaul Walmsley * When the CPU rail voltage is in the low-voltage range, use the 223925c9ded6SPaul Walmsley * extended clock propagation delays set by 224025c9ded6SPaul Walmsley * tegra114_clock_tune_cpu_trimmers_init(). The intention is to 224125c9ded6SPaul Walmsley * maintain the input clock duty cycle that the FCPU subsystem 224225c9ded6SPaul Walmsley * expects. No return value. 224325c9ded6SPaul Walmsley */ 224425c9ded6SPaul Walmsley void tegra114_clock_tune_cpu_trimmers_low(void) 224525c9ded6SPaul Walmsley { 224625c9ded6SPaul Walmsley u32 select = 0; 224725c9ded6SPaul Walmsley 224825c9ded6SPaul Walmsley /* 224925c9ded6SPaul Walmsley * Use software-specified rise->rise & fall->fall clock 225025c9ded6SPaul Walmsley * propagation delays (from 225125c9ded6SPaul Walmsley * tegra114_clock_tune_cpu_trimmers_init() 225225c9ded6SPaul Walmsley */ 225325c9ded6SPaul Walmsley select |= (CPU_FINETRIM_1_FCPU_1 | CPU_FINETRIM_1_FCPU_2 | 225425c9ded6SPaul Walmsley CPU_FINETRIM_1_FCPU_3 | CPU_FINETRIM_1_FCPU_4 | 225525c9ded6SPaul Walmsley CPU_FINETRIM_1_FCPU_5 | CPU_FINETRIM_1_FCPU_6); 225625c9ded6SPaul Walmsley writel_relaxed(select, clk_base + CPU_FINETRIM_SELECT); 225725c9ded6SPaul Walmsley 225825c9ded6SPaul Walmsley tegra114_car_barrier(); 225925c9ded6SPaul Walmsley } 226025c9ded6SPaul Walmsley EXPORT_SYMBOL(tegra114_clock_tune_cpu_trimmers_low); 226125c9ded6SPaul Walmsley 226225c9ded6SPaul Walmsley /** 226325c9ded6SPaul Walmsley * tegra114_clock_tune_cpu_trimmers_init - set up and enable clk prop delays 226425c9ded6SPaul Walmsley * 226525c9ded6SPaul Walmsley * Program extended clock propagation delays into the FCPU clock 226625c9ded6SPaul Walmsley * shaper and enable them. XXX Define the purpose - peak current 226725c9ded6SPaul Walmsley * reduction? No return value. 226825c9ded6SPaul Walmsley */ 226925c9ded6SPaul Walmsley /* XXX Initial voltage rail state assumption issues? */ 227025c9ded6SPaul Walmsley void tegra114_clock_tune_cpu_trimmers_init(void) 227125c9ded6SPaul Walmsley { 227225c9ded6SPaul Walmsley u32 dr = 0, r = 0; 227325c9ded6SPaul Walmsley 227425c9ded6SPaul Walmsley /* Increment the rise->rise clock delay by four steps */ 227525c9ded6SPaul Walmsley r |= (CPU_FINETRIM_R_FCPU_1_MASK | CPU_FINETRIM_R_FCPU_2_MASK | 227625c9ded6SPaul Walmsley CPU_FINETRIM_R_FCPU_3_MASK | CPU_FINETRIM_R_FCPU_4_MASK | 227725c9ded6SPaul Walmsley CPU_FINETRIM_R_FCPU_5_MASK | CPU_FINETRIM_R_FCPU_6_MASK); 227825c9ded6SPaul Walmsley writel_relaxed(r, clk_base + CPU_FINETRIM_R); 227925c9ded6SPaul Walmsley 228025c9ded6SPaul Walmsley /* 228125c9ded6SPaul Walmsley * Use the rise->rise clock propagation delay specified in the 228225c9ded6SPaul Walmsley * r field 228325c9ded6SPaul Walmsley */ 228425c9ded6SPaul Walmsley dr |= (CPU_FINETRIM_1_FCPU_1 | CPU_FINETRIM_1_FCPU_2 | 228525c9ded6SPaul Walmsley CPU_FINETRIM_1_FCPU_3 | CPU_FINETRIM_1_FCPU_4 | 228625c9ded6SPaul Walmsley CPU_FINETRIM_1_FCPU_5 | CPU_FINETRIM_1_FCPU_6); 228725c9ded6SPaul Walmsley writel_relaxed(dr, clk_base + CPU_FINETRIM_DR); 228825c9ded6SPaul Walmsley 228925c9ded6SPaul Walmsley tegra114_clock_tune_cpu_trimmers_low(); 229025c9ded6SPaul Walmsley } 229125c9ded6SPaul Walmsley EXPORT_SYMBOL(tegra114_clock_tune_cpu_trimmers_init); 229225c9ded6SPaul Walmsley 22931c472d8eSPaul Walmsley /** 22941c472d8eSPaul Walmsley * tegra114_clock_assert_dfll_dvco_reset - assert the DFLL's DVCO reset 22951c472d8eSPaul Walmsley * 22961c472d8eSPaul Walmsley * Assert the reset line of the DFLL's DVCO. No return value. 22971c472d8eSPaul Walmsley */ 22981c472d8eSPaul Walmsley void tegra114_clock_assert_dfll_dvco_reset(void) 22991c472d8eSPaul Walmsley { 23001c472d8eSPaul Walmsley u32 v; 23011c472d8eSPaul Walmsley 23021c472d8eSPaul Walmsley v = readl_relaxed(clk_base + RST_DFLL_DVCO); 23031c472d8eSPaul Walmsley v |= (1 << DVFS_DFLL_RESET_SHIFT); 23041c472d8eSPaul Walmsley writel_relaxed(v, clk_base + RST_DFLL_DVCO); 23051c472d8eSPaul Walmsley tegra114_car_barrier(); 23061c472d8eSPaul Walmsley } 23071c472d8eSPaul Walmsley EXPORT_SYMBOL(tegra114_clock_assert_dfll_dvco_reset); 23081c472d8eSPaul Walmsley 23091c472d8eSPaul Walmsley /** 23101c472d8eSPaul Walmsley * tegra114_clock_deassert_dfll_dvco_reset - deassert the DFLL's DVCO reset 23111c472d8eSPaul Walmsley * 23121c472d8eSPaul Walmsley * Deassert the reset line of the DFLL's DVCO, allowing the DVCO to 23131c472d8eSPaul Walmsley * operate. No return value. 23141c472d8eSPaul Walmsley */ 23151c472d8eSPaul Walmsley void tegra114_clock_deassert_dfll_dvco_reset(void) 23161c472d8eSPaul Walmsley { 23171c472d8eSPaul Walmsley u32 v; 23181c472d8eSPaul Walmsley 23191c472d8eSPaul Walmsley v = readl_relaxed(clk_base + RST_DFLL_DVCO); 23201c472d8eSPaul Walmsley v &= ~(1 << DVFS_DFLL_RESET_SHIFT); 23211c472d8eSPaul Walmsley writel_relaxed(v, clk_base + RST_DFLL_DVCO); 23221c472d8eSPaul Walmsley tegra114_car_barrier(); 23231c472d8eSPaul Walmsley } 23241c472d8eSPaul Walmsley EXPORT_SYMBOL(tegra114_clock_deassert_dfll_dvco_reset); 23251c472d8eSPaul Walmsley 2326061cec92SPrashant Gaikwad static void __init tegra114_clock_init(struct device_node *np) 23272cb5efefSPeter De Schrijver { 23282cb5efefSPeter De Schrijver struct device_node *node; 23292cb5efefSPeter De Schrijver int i; 23302cb5efefSPeter De Schrijver 23312cb5efefSPeter De Schrijver clk_base = of_iomap(np, 0); 23322cb5efefSPeter De Schrijver if (!clk_base) { 23332cb5efefSPeter De Schrijver pr_err("ioremap tegra114 CAR failed\n"); 23342cb5efefSPeter De Schrijver return; 23352cb5efefSPeter De Schrijver } 23362cb5efefSPeter De Schrijver 23372cb5efefSPeter De Schrijver node = of_find_matching_node(NULL, pmc_match); 23382cb5efefSPeter De Schrijver if (!node) { 23392cb5efefSPeter De Schrijver pr_err("Failed to find pmc node\n"); 23402cb5efefSPeter De Schrijver WARN_ON(1); 23412cb5efefSPeter De Schrijver return; 23422cb5efefSPeter De Schrijver } 23432cb5efefSPeter De Schrijver 23442cb5efefSPeter De Schrijver pmc_base = of_iomap(node, 0); 23452cb5efefSPeter De Schrijver if (!pmc_base) { 23462cb5efefSPeter De Schrijver pr_err("Can't map pmc registers\n"); 23472cb5efefSPeter De Schrijver WARN_ON(1); 23482cb5efefSPeter De Schrijver return; 23492cb5efefSPeter De Schrijver } 23502cb5efefSPeter De Schrijver 23512cb5efefSPeter De Schrijver if (tegra114_osc_clk_init(clk_base) < 0) 23522cb5efefSPeter De Schrijver return; 23532cb5efefSPeter De Schrijver 23542cb5efefSPeter De Schrijver tegra114_fixed_clk_init(clk_base); 23552cb5efefSPeter De Schrijver tegra114_pll_init(clk_base, pmc_base); 23562cb5efefSPeter De Schrijver tegra114_periph_clk_init(clk_base); 23572cb5efefSPeter De Schrijver tegra114_audio_clk_init(clk_base); 23582cb5efefSPeter De Schrijver tegra114_pmc_clk_init(pmc_base); 23592cb5efefSPeter De Schrijver tegra114_super_clk_init(clk_base); 23602cb5efefSPeter De Schrijver 23612cb5efefSPeter De Schrijver for (i = 0; i < ARRAY_SIZE(clks); i++) { 23622cb5efefSPeter De Schrijver if (IS_ERR(clks[i])) { 23632cb5efefSPeter De Schrijver pr_err 23642cb5efefSPeter De Schrijver ("Tegra114 clk %d: register failed with %ld\n", 23652cb5efefSPeter De Schrijver i, PTR_ERR(clks[i])); 23662cb5efefSPeter De Schrijver } 23672cb5efefSPeter De Schrijver if (!clks[i]) 23682cb5efefSPeter De Schrijver clks[i] = ERR_PTR(-EINVAL); 23692cb5efefSPeter De Schrijver } 23702cb5efefSPeter De Schrijver 23712cb5efefSPeter De Schrijver clk_data.clks = clks; 23722cb5efefSPeter De Schrijver clk_data.clk_num = ARRAY_SIZE(clks); 23732cb5efefSPeter De Schrijver of_clk_add_provider(np, of_clk_src_onecell_get, &clk_data); 23742cb5efefSPeter De Schrijver 23752cb5efefSPeter De Schrijver tegra_clk_apply_init_table = tegra114_clock_apply_init_table; 23762cb5efefSPeter De Schrijver 23772cb5efefSPeter De Schrijver tegra_cpu_car_ops = &tegra114_cpu_car_ops; 23782cb5efefSPeter De Schrijver } 2379061cec92SPrashant Gaikwad CLK_OF_DECLARE(tegra114, "nvidia,tegra114-car", tegra114_clock_init); 2380