12cb5efefSPeter De Schrijver /* 22cb5efefSPeter De Schrijver * Copyright (c) 2012, 2013, NVIDIA CORPORATION. All rights reserved. 32cb5efefSPeter De Schrijver * 42cb5efefSPeter De Schrijver * This program is free software; you can redistribute it and/or modify it 52cb5efefSPeter De Schrijver * under the terms and conditions of the GNU General Public License, 62cb5efefSPeter De Schrijver * version 2, as published by the Free Software Foundation. 72cb5efefSPeter De Schrijver * 82cb5efefSPeter De Schrijver * This program is distributed in the hope it will be useful, but WITHOUT 92cb5efefSPeter De Schrijver * ANY WARRANTY; without even the implied warranty of MERCHANTABILITY or 102cb5efefSPeter De Schrijver * FITNESS FOR A PARTICULAR PURPOSE. See the GNU General Public License for 112cb5efefSPeter De Schrijver * more details. 122cb5efefSPeter De Schrijver * 132cb5efefSPeter De Schrijver * You should have received a copy of the GNU General Public License 142cb5efefSPeter De Schrijver * along with this program. If not, see <http://www.gnu.org/licenses/>. 152cb5efefSPeter De Schrijver */ 162cb5efefSPeter De Schrijver 172cb5efefSPeter De Schrijver #include <linux/io.h> 182cb5efefSPeter De Schrijver #include <linux/clk.h> 192cb5efefSPeter De Schrijver #include <linux/clk-provider.h> 202cb5efefSPeter De Schrijver #include <linux/clkdev.h> 212cb5efefSPeter De Schrijver #include <linux/of.h> 222cb5efefSPeter De Schrijver #include <linux/of_address.h> 232cb5efefSPeter De Schrijver #include <linux/delay.h> 2425c9ded6SPaul Walmsley #include <linux/export.h> 252cb5efefSPeter De Schrijver #include <linux/clk/tegra.h> 26c9e2d69aSPeter De Schrijver #include <dt-bindings/clock/tegra114-car.h> 272cb5efefSPeter De Schrijver 282cb5efefSPeter De Schrijver #include "clk.h" 292cb5efefSPeter De Schrijver 301c472d8eSPaul Walmsley #define RST_DFLL_DVCO 0x2F4 3125c9ded6SPaul Walmsley #define CPU_FINETRIM_SELECT 0x4d4 /* override default prop dlys */ 3225c9ded6SPaul Walmsley #define CPU_FINETRIM_DR 0x4d8 /* rise->rise prop dly A */ 3325c9ded6SPaul Walmsley #define CPU_FINETRIM_R 0x4e4 /* rise->rise prop dly inc A */ 342cb5efefSPeter De Schrijver 351c472d8eSPaul Walmsley /* RST_DFLL_DVCO bitfields */ 361c472d8eSPaul Walmsley #define DVFS_DFLL_RESET_SHIFT 0 371c472d8eSPaul Walmsley 3825c9ded6SPaul Walmsley /* CPU_FINETRIM_SELECT and CPU_FINETRIM_DR bitfields */ 3925c9ded6SPaul Walmsley #define CPU_FINETRIM_1_FCPU_1 BIT(0) /* fcpu0 */ 4025c9ded6SPaul Walmsley #define CPU_FINETRIM_1_FCPU_2 BIT(1) /* fcpu1 */ 4125c9ded6SPaul Walmsley #define CPU_FINETRIM_1_FCPU_3 BIT(2) /* fcpu2 */ 4225c9ded6SPaul Walmsley #define CPU_FINETRIM_1_FCPU_4 BIT(3) /* fcpu3 */ 4325c9ded6SPaul Walmsley #define CPU_FINETRIM_1_FCPU_5 BIT(4) /* fl2 */ 4425c9ded6SPaul Walmsley #define CPU_FINETRIM_1_FCPU_6 BIT(5) /* ftop */ 4525c9ded6SPaul Walmsley 4625c9ded6SPaul Walmsley /* CPU_FINETRIM_R bitfields */ 4725c9ded6SPaul Walmsley #define CPU_FINETRIM_R_FCPU_1_SHIFT 0 /* fcpu0 */ 4825c9ded6SPaul Walmsley #define CPU_FINETRIM_R_FCPU_1_MASK (0x3 << CPU_FINETRIM_R_FCPU_1_SHIFT) 4925c9ded6SPaul Walmsley #define CPU_FINETRIM_R_FCPU_2_SHIFT 2 /* fcpu1 */ 5025c9ded6SPaul Walmsley #define CPU_FINETRIM_R_FCPU_2_MASK (0x3 << CPU_FINETRIM_R_FCPU_2_SHIFT) 5125c9ded6SPaul Walmsley #define CPU_FINETRIM_R_FCPU_3_SHIFT 4 /* fcpu2 */ 5225c9ded6SPaul Walmsley #define CPU_FINETRIM_R_FCPU_3_MASK (0x3 << CPU_FINETRIM_R_FCPU_3_SHIFT) 5325c9ded6SPaul Walmsley #define CPU_FINETRIM_R_FCPU_4_SHIFT 6 /* fcpu3 */ 5425c9ded6SPaul Walmsley #define CPU_FINETRIM_R_FCPU_4_MASK (0x3 << CPU_FINETRIM_R_FCPU_4_SHIFT) 5525c9ded6SPaul Walmsley #define CPU_FINETRIM_R_FCPU_5_SHIFT 8 /* fl2 */ 5625c9ded6SPaul Walmsley #define CPU_FINETRIM_R_FCPU_5_MASK (0x3 << CPU_FINETRIM_R_FCPU_5_SHIFT) 5725c9ded6SPaul Walmsley #define CPU_FINETRIM_R_FCPU_6_SHIFT 10 /* ftop */ 5825c9ded6SPaul Walmsley #define CPU_FINETRIM_R_FCPU_6_MASK (0x3 << CPU_FINETRIM_R_FCPU_6_SHIFT) 5925c9ded6SPaul Walmsley 60d5ff89a8SPeter De Schrijver #define TEGRA114_CLK_PERIPH_BANKS 5 61d5ff89a8SPeter De Schrijver 622cb5efefSPeter De Schrijver #define PLLC_BASE 0x80 632cb5efefSPeter De Schrijver #define PLLC_MISC2 0x88 642cb5efefSPeter De Schrijver #define PLLC_MISC 0x8c 652cb5efefSPeter De Schrijver #define PLLC2_BASE 0x4e8 662cb5efefSPeter De Schrijver #define PLLC2_MISC 0x4ec 672cb5efefSPeter De Schrijver #define PLLC3_BASE 0x4fc 682cb5efefSPeter De Schrijver #define PLLC3_MISC 0x500 692cb5efefSPeter De Schrijver #define PLLM_BASE 0x90 702cb5efefSPeter De Schrijver #define PLLM_MISC 0x9c 712cb5efefSPeter De Schrijver #define PLLP_BASE 0xa0 722cb5efefSPeter De Schrijver #define PLLP_MISC 0xac 732cb5efefSPeter De Schrijver #define PLLX_BASE 0xe0 742cb5efefSPeter De Schrijver #define PLLX_MISC 0xe4 752cb5efefSPeter De Schrijver #define PLLX_MISC2 0x514 762cb5efefSPeter De Schrijver #define PLLX_MISC3 0x518 772cb5efefSPeter De Schrijver #define PLLD_BASE 0xd0 782cb5efefSPeter De Schrijver #define PLLD_MISC 0xdc 792cb5efefSPeter De Schrijver #define PLLD2_BASE 0x4b8 802cb5efefSPeter De Schrijver #define PLLD2_MISC 0x4bc 812cb5efefSPeter De Schrijver #define PLLE_BASE 0xe8 822cb5efefSPeter De Schrijver #define PLLE_MISC 0xec 832cb5efefSPeter De Schrijver #define PLLA_BASE 0xb0 842cb5efefSPeter De Schrijver #define PLLA_MISC 0xbc 852cb5efefSPeter De Schrijver #define PLLU_BASE 0xc0 862cb5efefSPeter De Schrijver #define PLLU_MISC 0xcc 872cb5efefSPeter De Schrijver #define PLLRE_BASE 0x4c4 882cb5efefSPeter De Schrijver #define PLLRE_MISC 0x4c8 892cb5efefSPeter De Schrijver 902cb5efefSPeter De Schrijver #define PLL_MISC_LOCK_ENABLE 18 912cb5efefSPeter De Schrijver #define PLLC_MISC_LOCK_ENABLE 24 922cb5efefSPeter De Schrijver #define PLLDU_MISC_LOCK_ENABLE 22 932cb5efefSPeter De Schrijver #define PLLE_MISC_LOCK_ENABLE 9 942cb5efefSPeter De Schrijver #define PLLRE_MISC_LOCK_ENABLE 30 952cb5efefSPeter De Schrijver 962cb5efefSPeter De Schrijver #define PLLC_IDDQ_BIT 26 972cb5efefSPeter De Schrijver #define PLLX_IDDQ_BIT 3 982cb5efefSPeter De Schrijver #define PLLRE_IDDQ_BIT 16 992cb5efefSPeter De Schrijver 1002cb5efefSPeter De Schrijver #define PLL_BASE_LOCK BIT(27) 1012cb5efefSPeter De Schrijver #define PLLE_MISC_LOCK BIT(11) 1022cb5efefSPeter De Schrijver #define PLLRE_MISC_LOCK BIT(24) 1032cb5efefSPeter De Schrijver #define PLLCX_BASE_LOCK (BIT(26)|BIT(27)) 1042cb5efefSPeter De Schrijver 1052cb5efefSPeter De Schrijver #define PLLE_AUX 0x48c 1062cb5efefSPeter De Schrijver #define PLLC_OUT 0x84 1072cb5efefSPeter De Schrijver #define PLLM_OUT 0x94 1082cb5efefSPeter De Schrijver #define PLLP_OUTA 0xa4 1092cb5efefSPeter De Schrijver #define PLLP_OUTB 0xa8 1102cb5efefSPeter De Schrijver #define PLLA_OUT 0xb4 1112cb5efefSPeter De Schrijver 1122cb5efefSPeter De Schrijver #define AUDIO_SYNC_CLK_I2S0 0x4a0 1132cb5efefSPeter De Schrijver #define AUDIO_SYNC_CLK_I2S1 0x4a4 1142cb5efefSPeter De Schrijver #define AUDIO_SYNC_CLK_I2S2 0x4a8 1152cb5efefSPeter De Schrijver #define AUDIO_SYNC_CLK_I2S3 0x4ac 1162cb5efefSPeter De Schrijver #define AUDIO_SYNC_CLK_I2S4 0x4b0 1172cb5efefSPeter De Schrijver #define AUDIO_SYNC_CLK_SPDIF 0x4b4 1182cb5efefSPeter De Schrijver 1192cb5efefSPeter De Schrijver #define AUDIO_SYNC_DOUBLER 0x49c 1202cb5efefSPeter De Schrijver 1212cb5efefSPeter De Schrijver #define PMC_CLK_OUT_CNTRL 0x1a8 1222cb5efefSPeter De Schrijver #define PMC_DPD_PADS_ORIDE 0x1c 1232cb5efefSPeter De Schrijver #define PMC_DPD_PADS_ORIDE_BLINK_ENB 20 1242cb5efefSPeter De Schrijver #define PMC_CTRL 0 1252cb5efefSPeter De Schrijver #define PMC_CTRL_BLINK_ENB 7 1269139227dSAlexandre Courbot #define PMC_BLINK_TIMER 0x40 1272cb5efefSPeter De Schrijver 1282cb5efefSPeter De Schrijver #define OSC_CTRL 0x50 1292cb5efefSPeter De Schrijver #define OSC_CTRL_OSC_FREQ_SHIFT 28 1302cb5efefSPeter De Schrijver #define OSC_CTRL_PLL_REF_DIV_SHIFT 26 1312cb5efefSPeter De Schrijver 1322cb5efefSPeter De Schrijver #define PLLXC_SW_MAX_P 6 1332cb5efefSPeter De Schrijver 1342cb5efefSPeter De Schrijver #define CCLKG_BURST_POLICY 0x368 1352cb5efefSPeter De Schrijver #define CCLKLP_BURST_POLICY 0x370 1362cb5efefSPeter De Schrijver #define SCLK_BURST_POLICY 0x028 1372cb5efefSPeter De Schrijver #define SYSTEM_CLK_RATE 0x030 1382cb5efefSPeter De Schrijver 1392cb5efefSPeter De Schrijver #define UTMIP_PLL_CFG2 0x488 1402cb5efefSPeter De Schrijver #define UTMIP_PLL_CFG2_STABLE_COUNT(x) (((x) & 0xffff) << 6) 1412cb5efefSPeter De Schrijver #define UTMIP_PLL_CFG2_ACTIVE_DLY_COUNT(x) (((x) & 0x3f) << 18) 1422cb5efefSPeter De Schrijver #define UTMIP_PLL_CFG2_FORCE_PD_SAMP_A_POWERDOWN BIT(0) 1432cb5efefSPeter De Schrijver #define UTMIP_PLL_CFG2_FORCE_PD_SAMP_B_POWERDOWN BIT(2) 1442cb5efefSPeter De Schrijver #define UTMIP_PLL_CFG2_FORCE_PD_SAMP_C_POWERDOWN BIT(4) 1452cb5efefSPeter De Schrijver 1462cb5efefSPeter De Schrijver #define UTMIP_PLL_CFG1 0x484 1472cb5efefSPeter De Schrijver #define UTMIP_PLL_CFG1_ENABLE_DLY_COUNT(x) (((x) & 0x1f) << 6) 1482cb5efefSPeter De Schrijver #define UTMIP_PLL_CFG1_XTAL_FREQ_COUNT(x) (((x) & 0xfff) << 0) 1492cb5efefSPeter De Schrijver #define UTMIP_PLL_CFG1_FORCE_PLLU_POWERUP BIT(17) 1502cb5efefSPeter De Schrijver #define UTMIP_PLL_CFG1_FORCE_PLLU_POWERDOWN BIT(16) 1512cb5efefSPeter De Schrijver #define UTMIP_PLL_CFG1_FORCE_PLL_ENABLE_POWERUP BIT(15) 1522cb5efefSPeter De Schrijver #define UTMIP_PLL_CFG1_FORCE_PLL_ENABLE_POWERDOWN BIT(14) 1532cb5efefSPeter De Schrijver #define UTMIP_PLL_CFG1_FORCE_PLL_ACTIVE_POWERDOWN BIT(12) 1542cb5efefSPeter De Schrijver 1552cb5efefSPeter De Schrijver #define UTMIPLL_HW_PWRDN_CFG0 0x52c 1562cb5efefSPeter De Schrijver #define UTMIPLL_HW_PWRDN_CFG0_SEQ_START_STATE BIT(25) 1572cb5efefSPeter De Schrijver #define UTMIPLL_HW_PWRDN_CFG0_SEQ_ENABLE BIT(24) 1582cb5efefSPeter De Schrijver #define UTMIPLL_HW_PWRDN_CFG0_USE_LOCKDET BIT(6) 1592cb5efefSPeter De Schrijver #define UTMIPLL_HW_PWRDN_CFG0_SEQ_RESET_INPUT_VALUE BIT(5) 1602cb5efefSPeter De Schrijver #define UTMIPLL_HW_PWRDN_CFG0_SEQ_IN_SWCTL BIT(4) 1612cb5efefSPeter De Schrijver #define UTMIPLL_HW_PWRDN_CFG0_CLK_ENABLE_SWCTL BIT(2) 1622cb5efefSPeter De Schrijver #define UTMIPLL_HW_PWRDN_CFG0_IDDQ_OVERRIDE BIT(1) 1632cb5efefSPeter De Schrijver #define UTMIPLL_HW_PWRDN_CFG0_IDDQ_SWCTL BIT(0) 1642cb5efefSPeter De Schrijver 1652cb5efefSPeter De Schrijver #define CLK_SOURCE_I2S0 0x1d8 1662cb5efefSPeter De Schrijver #define CLK_SOURCE_I2S1 0x100 1672cb5efefSPeter De Schrijver #define CLK_SOURCE_I2S2 0x104 1682cb5efefSPeter De Schrijver #define CLK_SOURCE_NDFLASH 0x160 1692cb5efefSPeter De Schrijver #define CLK_SOURCE_I2S3 0x3bc 1702cb5efefSPeter De Schrijver #define CLK_SOURCE_I2S4 0x3c0 1712cb5efefSPeter De Schrijver #define CLK_SOURCE_SPDIF_OUT 0x108 1722cb5efefSPeter De Schrijver #define CLK_SOURCE_SPDIF_IN 0x10c 1732cb5efefSPeter De Schrijver #define CLK_SOURCE_PWM 0x110 1742cb5efefSPeter De Schrijver #define CLK_SOURCE_ADX 0x638 1752cb5efefSPeter De Schrijver #define CLK_SOURCE_AMX 0x63c 1762cb5efefSPeter De Schrijver #define CLK_SOURCE_HDA 0x428 1772cb5efefSPeter De Schrijver #define CLK_SOURCE_HDA2CODEC_2X 0x3e4 1782cb5efefSPeter De Schrijver #define CLK_SOURCE_SBC1 0x134 1792cb5efefSPeter De Schrijver #define CLK_SOURCE_SBC2 0x118 1802cb5efefSPeter De Schrijver #define CLK_SOURCE_SBC3 0x11c 1812cb5efefSPeter De Schrijver #define CLK_SOURCE_SBC4 0x1b4 1822cb5efefSPeter De Schrijver #define CLK_SOURCE_SBC5 0x3c8 1832cb5efefSPeter De Schrijver #define CLK_SOURCE_SBC6 0x3cc 1842cb5efefSPeter De Schrijver #define CLK_SOURCE_SATA_OOB 0x420 1852cb5efefSPeter De Schrijver #define CLK_SOURCE_SATA 0x424 1862cb5efefSPeter De Schrijver #define CLK_SOURCE_NDSPEED 0x3f8 1872cb5efefSPeter De Schrijver #define CLK_SOURCE_VFIR 0x168 1882cb5efefSPeter De Schrijver #define CLK_SOURCE_SDMMC1 0x150 1892cb5efefSPeter De Schrijver #define CLK_SOURCE_SDMMC2 0x154 1902cb5efefSPeter De Schrijver #define CLK_SOURCE_SDMMC3 0x1bc 1912cb5efefSPeter De Schrijver #define CLK_SOURCE_SDMMC4 0x164 1922cb5efefSPeter De Schrijver #define CLK_SOURCE_VDE 0x1c8 1932cb5efefSPeter De Schrijver #define CLK_SOURCE_CSITE 0x1d4 1942cb5efefSPeter De Schrijver #define CLK_SOURCE_LA 0x1f8 1952cb5efefSPeter De Schrijver #define CLK_SOURCE_TRACE 0x634 1962cb5efefSPeter De Schrijver #define CLK_SOURCE_OWR 0x1cc 1972cb5efefSPeter De Schrijver #define CLK_SOURCE_NOR 0x1d0 1982cb5efefSPeter De Schrijver #define CLK_SOURCE_MIPI 0x174 1992cb5efefSPeter De Schrijver #define CLK_SOURCE_I2C1 0x124 2002cb5efefSPeter De Schrijver #define CLK_SOURCE_I2C2 0x198 2012cb5efefSPeter De Schrijver #define CLK_SOURCE_I2C3 0x1b8 2022cb5efefSPeter De Schrijver #define CLK_SOURCE_I2C4 0x3c4 2032cb5efefSPeter De Schrijver #define CLK_SOURCE_I2C5 0x128 2042cb5efefSPeter De Schrijver #define CLK_SOURCE_UARTA 0x178 2052cb5efefSPeter De Schrijver #define CLK_SOURCE_UARTB 0x17c 2062cb5efefSPeter De Schrijver #define CLK_SOURCE_UARTC 0x1a0 2072cb5efefSPeter De Schrijver #define CLK_SOURCE_UARTD 0x1c0 2082cb5efefSPeter De Schrijver #define CLK_SOURCE_UARTE 0x1c4 2092cb5efefSPeter De Schrijver #define CLK_SOURCE_UARTA_DBG 0x178 2102cb5efefSPeter De Schrijver #define CLK_SOURCE_UARTB_DBG 0x17c 2112cb5efefSPeter De Schrijver #define CLK_SOURCE_UARTC_DBG 0x1a0 2122cb5efefSPeter De Schrijver #define CLK_SOURCE_UARTD_DBG 0x1c0 2132cb5efefSPeter De Schrijver #define CLK_SOURCE_UARTE_DBG 0x1c4 2142cb5efefSPeter De Schrijver #define CLK_SOURCE_3D 0x158 2152cb5efefSPeter De Schrijver #define CLK_SOURCE_2D 0x15c 2162cb5efefSPeter De Schrijver #define CLK_SOURCE_VI_SENSOR 0x1a8 2172cb5efefSPeter De Schrijver #define CLK_SOURCE_VI 0x148 2182cb5efefSPeter De Schrijver #define CLK_SOURCE_EPP 0x16c 2192cb5efefSPeter De Schrijver #define CLK_SOURCE_MSENC 0x1f0 2202cb5efefSPeter De Schrijver #define CLK_SOURCE_TSEC 0x1f4 2212cb5efefSPeter De Schrijver #define CLK_SOURCE_HOST1X 0x180 2222cb5efefSPeter De Schrijver #define CLK_SOURCE_HDMI 0x18c 2232cb5efefSPeter De Schrijver #define CLK_SOURCE_DISP1 0x138 2242cb5efefSPeter De Schrijver #define CLK_SOURCE_DISP2 0x13c 2252cb5efefSPeter De Schrijver #define CLK_SOURCE_CILAB 0x614 2262cb5efefSPeter De Schrijver #define CLK_SOURCE_CILCD 0x618 2272cb5efefSPeter De Schrijver #define CLK_SOURCE_CILE 0x61c 2282cb5efefSPeter De Schrijver #define CLK_SOURCE_DSIALP 0x620 2292cb5efefSPeter De Schrijver #define CLK_SOURCE_DSIBLP 0x624 2302cb5efefSPeter De Schrijver #define CLK_SOURCE_TSENSOR 0x3b8 2312cb5efefSPeter De Schrijver #define CLK_SOURCE_D_AUDIO 0x3d0 2322cb5efefSPeter De Schrijver #define CLK_SOURCE_DAM0 0x3d8 2332cb5efefSPeter De Schrijver #define CLK_SOURCE_DAM1 0x3dc 2342cb5efefSPeter De Schrijver #define CLK_SOURCE_DAM2 0x3e0 2352cb5efefSPeter De Schrijver #define CLK_SOURCE_ACTMON 0x3e8 2362cb5efefSPeter De Schrijver #define CLK_SOURCE_EXTERN1 0x3ec 2372cb5efefSPeter De Schrijver #define CLK_SOURCE_EXTERN2 0x3f0 2382cb5efefSPeter De Schrijver #define CLK_SOURCE_EXTERN3 0x3f4 2392cb5efefSPeter De Schrijver #define CLK_SOURCE_I2CSLOW 0x3fc 2402cb5efefSPeter De Schrijver #define CLK_SOURCE_SE 0x42c 2412cb5efefSPeter De Schrijver #define CLK_SOURCE_MSELECT 0x3b4 2429e60121fSPaul Walmsley #define CLK_SOURCE_DFLL_REF 0x62c 2439e60121fSPaul Walmsley #define CLK_SOURCE_DFLL_SOC 0x630 2442cb5efefSPeter De Schrijver #define CLK_SOURCE_SOC_THERM 0x644 2452cb5efefSPeter De Schrijver #define CLK_SOURCE_XUSB_HOST_SRC 0x600 2462cb5efefSPeter De Schrijver #define CLK_SOURCE_XUSB_FALCON_SRC 0x604 2472cb5efefSPeter De Schrijver #define CLK_SOURCE_XUSB_FS_SRC 0x608 2482cb5efefSPeter De Schrijver #define CLK_SOURCE_XUSB_SS_SRC 0x610 2492cb5efefSPeter De Schrijver #define CLK_SOURCE_XUSB_DEV_SRC 0x60c 2502cb5efefSPeter De Schrijver #define CLK_SOURCE_EMC 0x19c 2512cb5efefSPeter De Schrijver 252d53442e9SPeter De Schrijver /* PLLM override registers */ 253d53442e9SPeter De Schrijver #define PMC_PLLM_WB0_OVERRIDE 0x1dc 254d53442e9SPeter De Schrijver #define PMC_PLLM_WB0_OVERRIDE_2 0x2b0 255d53442e9SPeter De Schrijver 25631972fd9SJoseph Lo /* Tegra CPU clock and reset control regs */ 25731972fd9SJoseph Lo #define CLK_RST_CONTROLLER_CPU_CMPLX_STATUS 0x470 25831972fd9SJoseph Lo 259ad7d1140SJoseph Lo #ifdef CONFIG_PM_SLEEP 260ad7d1140SJoseph Lo static struct cpu_clk_suspend_context { 261ad7d1140SJoseph Lo u32 clk_csite_src; 2620017f447SJoseph Lo u32 cclkg_burst; 2630017f447SJoseph Lo u32 cclkg_divider; 264ad7d1140SJoseph Lo } tegra114_cpu_clk_sctx; 265ad7d1140SJoseph Lo #endif 266ad7d1140SJoseph Lo 2672cb5efefSPeter De Schrijver static void __iomem *clk_base; 2682cb5efefSPeter De Schrijver static void __iomem *pmc_base; 2692cb5efefSPeter De Schrijver 2702cb5efefSPeter De Schrijver static DEFINE_SPINLOCK(pll_d_lock); 2712cb5efefSPeter De Schrijver static DEFINE_SPINLOCK(pll_d2_lock); 2722cb5efefSPeter De Schrijver static DEFINE_SPINLOCK(pll_u_lock); 2732cb5efefSPeter De Schrijver static DEFINE_SPINLOCK(pll_div_lock); 2742cb5efefSPeter De Schrijver static DEFINE_SPINLOCK(pll_re_lock); 2752cb5efefSPeter De Schrijver static DEFINE_SPINLOCK(clk_doubler_lock); 2762cb5efefSPeter De Schrijver static DEFINE_SPINLOCK(clk_out_lock); 2772cb5efefSPeter De Schrijver static DEFINE_SPINLOCK(sysrate_lock); 2782cb5efefSPeter De Schrijver 279fd428ad8SPeter De Schrijver static struct div_nmp pllxc_nmp = { 280fd428ad8SPeter De Schrijver .divm_shift = 0, 281fd428ad8SPeter De Schrijver .divm_width = 8, 282fd428ad8SPeter De Schrijver .divn_shift = 8, 283fd428ad8SPeter De Schrijver .divn_width = 8, 284fd428ad8SPeter De Schrijver .divp_shift = 20, 285fd428ad8SPeter De Schrijver .divp_width = 4, 286fd428ad8SPeter De Schrijver }; 287fd428ad8SPeter De Schrijver 2882cb5efefSPeter De Schrijver static struct pdiv_map pllxc_p[] = { 2892cb5efefSPeter De Schrijver { .pdiv = 1, .hw_val = 0 }, 2902cb5efefSPeter De Schrijver { .pdiv = 2, .hw_val = 1 }, 2912cb5efefSPeter De Schrijver { .pdiv = 3, .hw_val = 2 }, 2922cb5efefSPeter De Schrijver { .pdiv = 4, .hw_val = 3 }, 2932cb5efefSPeter De Schrijver { .pdiv = 5, .hw_val = 4 }, 2942cb5efefSPeter De Schrijver { .pdiv = 6, .hw_val = 5 }, 2952cb5efefSPeter De Schrijver { .pdiv = 8, .hw_val = 6 }, 2962cb5efefSPeter De Schrijver { .pdiv = 10, .hw_val = 7 }, 2972cb5efefSPeter De Schrijver { .pdiv = 12, .hw_val = 8 }, 2982cb5efefSPeter De Schrijver { .pdiv = 16, .hw_val = 9 }, 2992cb5efefSPeter De Schrijver { .pdiv = 12, .hw_val = 10 }, 3002cb5efefSPeter De Schrijver { .pdiv = 16, .hw_val = 11 }, 3012cb5efefSPeter De Schrijver { .pdiv = 20, .hw_val = 12 }, 3022cb5efefSPeter De Schrijver { .pdiv = 24, .hw_val = 13 }, 3032cb5efefSPeter De Schrijver { .pdiv = 32, .hw_val = 14 }, 3042cb5efefSPeter De Schrijver { .pdiv = 0, .hw_val = 0 }, 3052cb5efefSPeter De Schrijver }; 3062cb5efefSPeter De Schrijver 3072cb5efefSPeter De Schrijver static struct tegra_clk_pll_freq_table pll_c_freq_table[] = { 3082cb5efefSPeter De Schrijver { 12000000, 624000000, 104, 0, 2}, 3092cb5efefSPeter De Schrijver { 12000000, 600000000, 100, 0, 2}, 3102cb5efefSPeter De Schrijver { 13000000, 600000000, 92, 0, 2}, /* actual: 598.0 MHz */ 3112cb5efefSPeter De Schrijver { 16800000, 600000000, 71, 0, 2}, /* actual: 596.4 MHz */ 3122cb5efefSPeter De Schrijver { 19200000, 600000000, 62, 0, 2}, /* actual: 595.2 MHz */ 3132cb5efefSPeter De Schrijver { 26000000, 600000000, 92, 1, 2}, /* actual: 598.0 MHz */ 3142cb5efefSPeter De Schrijver { 0, 0, 0, 0, 0, 0 }, 3152cb5efefSPeter De Schrijver }; 3162cb5efefSPeter De Schrijver 3172cb5efefSPeter De Schrijver static struct tegra_clk_pll_params pll_c_params = { 3182cb5efefSPeter De Schrijver .input_min = 12000000, 3192cb5efefSPeter De Schrijver .input_max = 800000000, 3202cb5efefSPeter De Schrijver .cf_min = 12000000, 3212cb5efefSPeter De Schrijver .cf_max = 19200000, /* s/w policy, h/w capability 50 MHz */ 3222cb5efefSPeter De Schrijver .vco_min = 600000000, 3232cb5efefSPeter De Schrijver .vco_max = 1400000000, 3242cb5efefSPeter De Schrijver .base_reg = PLLC_BASE, 3252cb5efefSPeter De Schrijver .misc_reg = PLLC_MISC, 3262cb5efefSPeter De Schrijver .lock_mask = PLL_BASE_LOCK, 3272cb5efefSPeter De Schrijver .lock_enable_bit_idx = PLLC_MISC_LOCK_ENABLE, 3282cb5efefSPeter De Schrijver .lock_delay = 300, 3292cb5efefSPeter De Schrijver .iddq_reg = PLLC_MISC, 3302cb5efefSPeter De Schrijver .iddq_bit_idx = PLLC_IDDQ_BIT, 3312cb5efefSPeter De Schrijver .max_p = PLLXC_SW_MAX_P, 3322cb5efefSPeter De Schrijver .dyn_ramp_reg = PLLC_MISC2, 3332cb5efefSPeter De Schrijver .stepa_shift = 17, 3342cb5efefSPeter De Schrijver .stepb_shift = 9, 3352cb5efefSPeter De Schrijver .pdiv_tohw = pllxc_p, 336fd428ad8SPeter De Schrijver .div_nmp = &pllxc_nmp, 337ebe142b2SPeter De Schrijver .freq_table = pll_c_freq_table, 338ebe142b2SPeter De Schrijver .flags = TEGRA_PLL_USE_LOCK, 339fd428ad8SPeter De Schrijver }; 340fd428ad8SPeter De Schrijver 341fd428ad8SPeter De Schrijver static struct div_nmp pllcx_nmp = { 342fd428ad8SPeter De Schrijver .divm_shift = 0, 343fd428ad8SPeter De Schrijver .divm_width = 2, 344fd428ad8SPeter De Schrijver .divn_shift = 8, 345fd428ad8SPeter De Schrijver .divn_width = 8, 346fd428ad8SPeter De Schrijver .divp_shift = 20, 347fd428ad8SPeter De Schrijver .divp_width = 3, 3482cb5efefSPeter De Schrijver }; 3492cb5efefSPeter De Schrijver 3502cb5efefSPeter De Schrijver static struct pdiv_map pllc_p[] = { 3512cb5efefSPeter De Schrijver { .pdiv = 1, .hw_val = 0 }, 3522cb5efefSPeter De Schrijver { .pdiv = 2, .hw_val = 1 }, 3532cb5efefSPeter De Schrijver { .pdiv = 4, .hw_val = 3 }, 3542cb5efefSPeter De Schrijver { .pdiv = 8, .hw_val = 5 }, 3552cb5efefSPeter De Schrijver { .pdiv = 16, .hw_val = 7 }, 3562cb5efefSPeter De Schrijver { .pdiv = 0, .hw_val = 0 }, 3572cb5efefSPeter De Schrijver }; 3582cb5efefSPeter De Schrijver 3592cb5efefSPeter De Schrijver static struct tegra_clk_pll_freq_table pll_cx_freq_table[] = { 3602cb5efefSPeter De Schrijver {12000000, 600000000, 100, 0, 2}, 3612cb5efefSPeter De Schrijver {13000000, 600000000, 92, 0, 2}, /* actual: 598.0 MHz */ 3622cb5efefSPeter De Schrijver {16800000, 600000000, 71, 0, 2}, /* actual: 596.4 MHz */ 3632cb5efefSPeter De Schrijver {19200000, 600000000, 62, 0, 2}, /* actual: 595.2 MHz */ 3642cb5efefSPeter De Schrijver {26000000, 600000000, 92, 1, 2}, /* actual: 598.0 MHz */ 3652cb5efefSPeter De Schrijver {0, 0, 0, 0, 0, 0}, 3662cb5efefSPeter De Schrijver }; 3672cb5efefSPeter De Schrijver 3682cb5efefSPeter De Schrijver static struct tegra_clk_pll_params pll_c2_params = { 3692cb5efefSPeter De Schrijver .input_min = 12000000, 3702cb5efefSPeter De Schrijver .input_max = 48000000, 3712cb5efefSPeter De Schrijver .cf_min = 12000000, 3722cb5efefSPeter De Schrijver .cf_max = 19200000, 3732cb5efefSPeter De Schrijver .vco_min = 600000000, 3742cb5efefSPeter De Schrijver .vco_max = 1200000000, 3752cb5efefSPeter De Schrijver .base_reg = PLLC2_BASE, 3762cb5efefSPeter De Schrijver .misc_reg = PLLC2_MISC, 3772cb5efefSPeter De Schrijver .lock_mask = PLL_BASE_LOCK, 3782cb5efefSPeter De Schrijver .lock_enable_bit_idx = PLL_MISC_LOCK_ENABLE, 3792cb5efefSPeter De Schrijver .lock_delay = 300, 3802cb5efefSPeter De Schrijver .pdiv_tohw = pllc_p, 381fd428ad8SPeter De Schrijver .div_nmp = &pllcx_nmp, 382fd428ad8SPeter De Schrijver .max_p = 7, 3832cb5efefSPeter De Schrijver .ext_misc_reg[0] = 0x4f0, 3842cb5efefSPeter De Schrijver .ext_misc_reg[1] = 0x4f4, 3852cb5efefSPeter De Schrijver .ext_misc_reg[2] = 0x4f8, 386ebe142b2SPeter De Schrijver .freq_table = pll_cx_freq_table, 387ebe142b2SPeter De Schrijver .flags = TEGRA_PLL_USE_LOCK, 3882cb5efefSPeter De Schrijver }; 3892cb5efefSPeter De Schrijver 3902cb5efefSPeter De Schrijver static struct tegra_clk_pll_params pll_c3_params = { 3912cb5efefSPeter De Schrijver .input_min = 12000000, 3922cb5efefSPeter De Schrijver .input_max = 48000000, 3932cb5efefSPeter De Schrijver .cf_min = 12000000, 3942cb5efefSPeter De Schrijver .cf_max = 19200000, 3952cb5efefSPeter De Schrijver .vco_min = 600000000, 3962cb5efefSPeter De Schrijver .vco_max = 1200000000, 3972cb5efefSPeter De Schrijver .base_reg = PLLC3_BASE, 3982cb5efefSPeter De Schrijver .misc_reg = PLLC3_MISC, 3992cb5efefSPeter De Schrijver .lock_mask = PLL_BASE_LOCK, 4002cb5efefSPeter De Schrijver .lock_enable_bit_idx = PLL_MISC_LOCK_ENABLE, 4012cb5efefSPeter De Schrijver .lock_delay = 300, 4022cb5efefSPeter De Schrijver .pdiv_tohw = pllc_p, 403fd428ad8SPeter De Schrijver .div_nmp = &pllcx_nmp, 404fd428ad8SPeter De Schrijver .max_p = 7, 4052cb5efefSPeter De Schrijver .ext_misc_reg[0] = 0x504, 4062cb5efefSPeter De Schrijver .ext_misc_reg[1] = 0x508, 4072cb5efefSPeter De Schrijver .ext_misc_reg[2] = 0x50c, 408ebe142b2SPeter De Schrijver .freq_table = pll_cx_freq_table, 409ebe142b2SPeter De Schrijver .flags = TEGRA_PLL_USE_LOCK, 4102cb5efefSPeter De Schrijver }; 4112cb5efefSPeter De Schrijver 412fd428ad8SPeter De Schrijver static struct div_nmp pllm_nmp = { 413fd428ad8SPeter De Schrijver .divm_shift = 0, 414fd428ad8SPeter De Schrijver .divm_width = 8, 415d53442e9SPeter De Schrijver .override_divm_shift = 0, 416fd428ad8SPeter De Schrijver .divn_shift = 8, 417fd428ad8SPeter De Schrijver .divn_width = 8, 418d53442e9SPeter De Schrijver .override_divn_shift = 8, 419fd428ad8SPeter De Schrijver .divp_shift = 20, 420fd428ad8SPeter De Schrijver .divp_width = 1, 421d53442e9SPeter De Schrijver .override_divp_shift = 27, 422fd428ad8SPeter De Schrijver }; 423fd428ad8SPeter De Schrijver 4242cb5efefSPeter De Schrijver static struct pdiv_map pllm_p[] = { 4252cb5efefSPeter De Schrijver { .pdiv = 1, .hw_val = 0 }, 4262cb5efefSPeter De Schrijver { .pdiv = 2, .hw_val = 1 }, 4272cb5efefSPeter De Schrijver { .pdiv = 0, .hw_val = 0 }, 4282cb5efefSPeter De Schrijver }; 4292cb5efefSPeter De Schrijver 4302cb5efefSPeter De Schrijver static struct tegra_clk_pll_freq_table pll_m_freq_table[] = { 4312cb5efefSPeter De Schrijver {12000000, 800000000, 66, 0, 1}, /* actual: 792.0 MHz */ 4322cb5efefSPeter De Schrijver {13000000, 800000000, 61, 0, 1}, /* actual: 793.0 MHz */ 4332cb5efefSPeter De Schrijver {16800000, 800000000, 47, 0, 1}, /* actual: 789.6 MHz */ 4342cb5efefSPeter De Schrijver {19200000, 800000000, 41, 0, 1}, /* actual: 787.2 MHz */ 4352cb5efefSPeter De Schrijver {26000000, 800000000, 61, 1, 1}, /* actual: 793.0 MHz */ 4362cb5efefSPeter De Schrijver {0, 0, 0, 0, 0, 0}, 4372cb5efefSPeter De Schrijver }; 4382cb5efefSPeter De Schrijver 4392cb5efefSPeter De Schrijver static struct tegra_clk_pll_params pll_m_params = { 4402cb5efefSPeter De Schrijver .input_min = 12000000, 4412cb5efefSPeter De Schrijver .input_max = 500000000, 4422cb5efefSPeter De Schrijver .cf_min = 12000000, 4432cb5efefSPeter De Schrijver .cf_max = 19200000, /* s/w policy, h/w capability 50 MHz */ 4442cb5efefSPeter De Schrijver .vco_min = 400000000, 4452cb5efefSPeter De Schrijver .vco_max = 1066000000, 4462cb5efefSPeter De Schrijver .base_reg = PLLM_BASE, 4472cb5efefSPeter De Schrijver .misc_reg = PLLM_MISC, 4482cb5efefSPeter De Schrijver .lock_mask = PLL_BASE_LOCK, 4492cb5efefSPeter De Schrijver .lock_enable_bit_idx = PLL_MISC_LOCK_ENABLE, 4502cb5efefSPeter De Schrijver .lock_delay = 300, 4512cb5efefSPeter De Schrijver .max_p = 2, 4522cb5efefSPeter De Schrijver .pdiv_tohw = pllm_p, 453fd428ad8SPeter De Schrijver .div_nmp = &pllm_nmp, 454d53442e9SPeter De Schrijver .pmc_divnm_reg = PMC_PLLM_WB0_OVERRIDE, 455d53442e9SPeter De Schrijver .pmc_divp_reg = PMC_PLLM_WB0_OVERRIDE_2, 456ebe142b2SPeter De Schrijver .freq_table = pll_m_freq_table, 457ebe142b2SPeter De Schrijver .flags = TEGRA_PLL_USE_LOCK, 458fd428ad8SPeter De Schrijver }; 459fd428ad8SPeter De Schrijver 460fd428ad8SPeter De Schrijver static struct div_nmp pllp_nmp = { 461fd428ad8SPeter De Schrijver .divm_shift = 0, 462fd428ad8SPeter De Schrijver .divm_width = 5, 463fd428ad8SPeter De Schrijver .divn_shift = 8, 464fd428ad8SPeter De Schrijver .divn_width = 10, 465fd428ad8SPeter De Schrijver .divp_shift = 20, 466fd428ad8SPeter De Schrijver .divp_width = 3, 4672cb5efefSPeter De Schrijver }; 4682cb5efefSPeter De Schrijver 4692cb5efefSPeter De Schrijver static struct tegra_clk_pll_freq_table pll_p_freq_table[] = { 4702cb5efefSPeter De Schrijver {12000000, 216000000, 432, 12, 1, 8}, 4712cb5efefSPeter De Schrijver {13000000, 216000000, 432, 13, 1, 8}, 4722cb5efefSPeter De Schrijver {16800000, 216000000, 360, 14, 1, 8}, 4732cb5efefSPeter De Schrijver {19200000, 216000000, 360, 16, 1, 8}, 4742cb5efefSPeter De Schrijver {26000000, 216000000, 432, 26, 1, 8}, 4752cb5efefSPeter De Schrijver {0, 0, 0, 0, 0, 0}, 4762cb5efefSPeter De Schrijver }; 4772cb5efefSPeter De Schrijver 4782cb5efefSPeter De Schrijver static struct tegra_clk_pll_params pll_p_params = { 4792cb5efefSPeter De Schrijver .input_min = 2000000, 4802cb5efefSPeter De Schrijver .input_max = 31000000, 4812cb5efefSPeter De Schrijver .cf_min = 1000000, 4822cb5efefSPeter De Schrijver .cf_max = 6000000, 4832cb5efefSPeter De Schrijver .vco_min = 200000000, 4842cb5efefSPeter De Schrijver .vco_max = 700000000, 4852cb5efefSPeter De Schrijver .base_reg = PLLP_BASE, 4862cb5efefSPeter De Schrijver .misc_reg = PLLP_MISC, 4872cb5efefSPeter De Schrijver .lock_mask = PLL_BASE_LOCK, 4882cb5efefSPeter De Schrijver .lock_enable_bit_idx = PLL_MISC_LOCK_ENABLE, 4892cb5efefSPeter De Schrijver .lock_delay = 300, 490fd428ad8SPeter De Schrijver .div_nmp = &pllp_nmp, 491ebe142b2SPeter De Schrijver .freq_table = pll_p_freq_table, 492ebe142b2SPeter De Schrijver .flags = TEGRA_PLL_FIXED | TEGRA_PLL_USE_LOCK, 493ebe142b2SPeter De Schrijver .fixed_rate = 408000000, 4942cb5efefSPeter De Schrijver }; 4952cb5efefSPeter De Schrijver 4962cb5efefSPeter De Schrijver static struct tegra_clk_pll_freq_table pll_a_freq_table[] = { 4972cb5efefSPeter De Schrijver {9600000, 282240000, 147, 5, 0, 4}, 4982cb5efefSPeter De Schrijver {9600000, 368640000, 192, 5, 0, 4}, 4992cb5efefSPeter De Schrijver {9600000, 240000000, 200, 8, 0, 8}, 5002cb5efefSPeter De Schrijver 5012cb5efefSPeter De Schrijver {28800000, 282240000, 245, 25, 0, 8}, 5022cb5efefSPeter De Schrijver {28800000, 368640000, 320, 25, 0, 8}, 5032cb5efefSPeter De Schrijver {28800000, 240000000, 200, 24, 0, 8}, 5042cb5efefSPeter De Schrijver {0, 0, 0, 0, 0, 0}, 5052cb5efefSPeter De Schrijver }; 5062cb5efefSPeter De Schrijver 5072cb5efefSPeter De Schrijver 5082cb5efefSPeter De Schrijver static struct tegra_clk_pll_params pll_a_params = { 5092cb5efefSPeter De Schrijver .input_min = 2000000, 5102cb5efefSPeter De Schrijver .input_max = 31000000, 5112cb5efefSPeter De Schrijver .cf_min = 1000000, 5122cb5efefSPeter De Schrijver .cf_max = 6000000, 5132cb5efefSPeter De Schrijver .vco_min = 200000000, 5142cb5efefSPeter De Schrijver .vco_max = 700000000, 5152cb5efefSPeter De Schrijver .base_reg = PLLA_BASE, 5162cb5efefSPeter De Schrijver .misc_reg = PLLA_MISC, 5172cb5efefSPeter De Schrijver .lock_mask = PLL_BASE_LOCK, 5182cb5efefSPeter De Schrijver .lock_enable_bit_idx = PLL_MISC_LOCK_ENABLE, 5192cb5efefSPeter De Schrijver .lock_delay = 300, 520fd428ad8SPeter De Schrijver .div_nmp = &pllp_nmp, 521ebe142b2SPeter De Schrijver .freq_table = pll_a_freq_table, 522ebe142b2SPeter De Schrijver .flags = TEGRA_PLL_HAS_CPCON | TEGRA_PLL_USE_LOCK, 5232cb5efefSPeter De Schrijver }; 5242cb5efefSPeter De Schrijver 5252cb5efefSPeter De Schrijver static struct tegra_clk_pll_freq_table pll_d_freq_table[] = { 5262cb5efefSPeter De Schrijver {12000000, 216000000, 864, 12, 2, 12}, 5272cb5efefSPeter De Schrijver {13000000, 216000000, 864, 13, 2, 12}, 5282cb5efefSPeter De Schrijver {16800000, 216000000, 720, 14, 2, 12}, 5292cb5efefSPeter De Schrijver {19200000, 216000000, 720, 16, 2, 12}, 5302cb5efefSPeter De Schrijver {26000000, 216000000, 864, 26, 2, 12}, 5312cb5efefSPeter De Schrijver 5322cb5efefSPeter De Schrijver {12000000, 594000000, 594, 12, 0, 12}, 5332cb5efefSPeter De Schrijver {13000000, 594000000, 594, 13, 0, 12}, 5342cb5efefSPeter De Schrijver {16800000, 594000000, 495, 14, 0, 12}, 5352cb5efefSPeter De Schrijver {19200000, 594000000, 495, 16, 0, 12}, 5362cb5efefSPeter De Schrijver {26000000, 594000000, 594, 26, 0, 12}, 5372cb5efefSPeter De Schrijver 5382cb5efefSPeter De Schrijver {12000000, 1000000000, 1000, 12, 0, 12}, 5392cb5efefSPeter De Schrijver {13000000, 1000000000, 1000, 13, 0, 12}, 5402cb5efefSPeter De Schrijver {19200000, 1000000000, 625, 12, 0, 12}, 5412cb5efefSPeter De Schrijver {26000000, 1000000000, 1000, 26, 0, 12}, 5422cb5efefSPeter De Schrijver 5432cb5efefSPeter De Schrijver {0, 0, 0, 0, 0, 0}, 5442cb5efefSPeter De Schrijver }; 5452cb5efefSPeter De Schrijver 5462cb5efefSPeter De Schrijver static struct tegra_clk_pll_params pll_d_params = { 5472cb5efefSPeter De Schrijver .input_min = 2000000, 5482cb5efefSPeter De Schrijver .input_max = 40000000, 5492cb5efefSPeter De Schrijver .cf_min = 1000000, 5502cb5efefSPeter De Schrijver .cf_max = 6000000, 5512cb5efefSPeter De Schrijver .vco_min = 500000000, 5522cb5efefSPeter De Schrijver .vco_max = 1000000000, 5532cb5efefSPeter De Schrijver .base_reg = PLLD_BASE, 5542cb5efefSPeter De Schrijver .misc_reg = PLLD_MISC, 5552cb5efefSPeter De Schrijver .lock_mask = PLL_BASE_LOCK, 5562cb5efefSPeter De Schrijver .lock_enable_bit_idx = PLLDU_MISC_LOCK_ENABLE, 5572cb5efefSPeter De Schrijver .lock_delay = 1000, 558fd428ad8SPeter De Schrijver .div_nmp = &pllp_nmp, 559ebe142b2SPeter De Schrijver .freq_table = pll_d_freq_table, 560ebe142b2SPeter De Schrijver .flags = TEGRA_PLL_HAS_CPCON | TEGRA_PLL_SET_LFCON | 561ebe142b2SPeter De Schrijver TEGRA_PLL_USE_LOCK, 5622cb5efefSPeter De Schrijver }; 5632cb5efefSPeter De Schrijver 5642cb5efefSPeter De Schrijver static struct tegra_clk_pll_params pll_d2_params = { 5652cb5efefSPeter De Schrijver .input_min = 2000000, 5662cb5efefSPeter De Schrijver .input_max = 40000000, 5672cb5efefSPeter De Schrijver .cf_min = 1000000, 5682cb5efefSPeter De Schrijver .cf_max = 6000000, 5692cb5efefSPeter De Schrijver .vco_min = 500000000, 5702cb5efefSPeter De Schrijver .vco_max = 1000000000, 5712cb5efefSPeter De Schrijver .base_reg = PLLD2_BASE, 5722cb5efefSPeter De Schrijver .misc_reg = PLLD2_MISC, 5732cb5efefSPeter De Schrijver .lock_mask = PLL_BASE_LOCK, 5742cb5efefSPeter De Schrijver .lock_enable_bit_idx = PLLDU_MISC_LOCK_ENABLE, 5752cb5efefSPeter De Schrijver .lock_delay = 1000, 576fd428ad8SPeter De Schrijver .div_nmp = &pllp_nmp, 577ebe142b2SPeter De Schrijver .freq_table = pll_d_freq_table, 578ebe142b2SPeter De Schrijver .flags = TEGRA_PLL_HAS_CPCON | TEGRA_PLL_SET_LFCON | 579ebe142b2SPeter De Schrijver TEGRA_PLL_USE_LOCK, 5802cb5efefSPeter De Schrijver }; 5812cb5efefSPeter De Schrijver 5822cb5efefSPeter De Schrijver static struct pdiv_map pllu_p[] = { 5832cb5efefSPeter De Schrijver { .pdiv = 1, .hw_val = 1 }, 5842cb5efefSPeter De Schrijver { .pdiv = 2, .hw_val = 0 }, 5852cb5efefSPeter De Schrijver { .pdiv = 0, .hw_val = 0 }, 5862cb5efefSPeter De Schrijver }; 5872cb5efefSPeter De Schrijver 588fd428ad8SPeter De Schrijver static struct div_nmp pllu_nmp = { 589fd428ad8SPeter De Schrijver .divm_shift = 0, 590fd428ad8SPeter De Schrijver .divm_width = 5, 591fd428ad8SPeter De Schrijver .divn_shift = 8, 592fd428ad8SPeter De Schrijver .divn_width = 10, 593fd428ad8SPeter De Schrijver .divp_shift = 20, 594fd428ad8SPeter De Schrijver .divp_width = 1, 595fd428ad8SPeter De Schrijver }; 596fd428ad8SPeter De Schrijver 5972cb5efefSPeter De Schrijver static struct tegra_clk_pll_freq_table pll_u_freq_table[] = { 5982cb5efefSPeter De Schrijver {12000000, 480000000, 960, 12, 0, 12}, 5992cb5efefSPeter De Schrijver {13000000, 480000000, 960, 13, 0, 12}, 6002cb5efefSPeter De Schrijver {16800000, 480000000, 400, 7, 0, 5}, 6012cb5efefSPeter De Schrijver {19200000, 480000000, 200, 4, 0, 3}, 6022cb5efefSPeter De Schrijver {26000000, 480000000, 960, 26, 0, 12}, 6032cb5efefSPeter De Schrijver {0, 0, 0, 0, 0, 0}, 6042cb5efefSPeter De Schrijver }; 6052cb5efefSPeter De Schrijver 6062cb5efefSPeter De Schrijver static struct tegra_clk_pll_params pll_u_params = { 6072cb5efefSPeter De Schrijver .input_min = 2000000, 6082cb5efefSPeter De Schrijver .input_max = 40000000, 6092cb5efefSPeter De Schrijver .cf_min = 1000000, 6102cb5efefSPeter De Schrijver .cf_max = 6000000, 6112cb5efefSPeter De Schrijver .vco_min = 480000000, 6122cb5efefSPeter De Schrijver .vco_max = 960000000, 6132cb5efefSPeter De Schrijver .base_reg = PLLU_BASE, 6142cb5efefSPeter De Schrijver .misc_reg = PLLU_MISC, 6152cb5efefSPeter De Schrijver .lock_mask = PLL_BASE_LOCK, 6162cb5efefSPeter De Schrijver .lock_enable_bit_idx = PLLDU_MISC_LOCK_ENABLE, 6172cb5efefSPeter De Schrijver .lock_delay = 1000, 6182cb5efefSPeter De Schrijver .pdiv_tohw = pllu_p, 619fd428ad8SPeter De Schrijver .div_nmp = &pllu_nmp, 620ebe142b2SPeter De Schrijver .freq_table = pll_u_freq_table, 621ebe142b2SPeter De Schrijver .flags = TEGRA_PLLU | TEGRA_PLL_HAS_CPCON | TEGRA_PLL_SET_LFCON | 622ebe142b2SPeter De Schrijver TEGRA_PLL_USE_LOCK, 6232cb5efefSPeter De Schrijver }; 6242cb5efefSPeter De Schrijver 6252cb5efefSPeter De Schrijver static struct tegra_clk_pll_freq_table pll_x_freq_table[] = { 6262cb5efefSPeter De Schrijver /* 1 GHz */ 6272cb5efefSPeter De Schrijver {12000000, 1000000000, 83, 0, 1}, /* actual: 996.0 MHz */ 6282cb5efefSPeter De Schrijver {13000000, 1000000000, 76, 0, 1}, /* actual: 988.0 MHz */ 6292cb5efefSPeter De Schrijver {16800000, 1000000000, 59, 0, 1}, /* actual: 991.2 MHz */ 6302cb5efefSPeter De Schrijver {19200000, 1000000000, 52, 0, 1}, /* actual: 998.4 MHz */ 6312cb5efefSPeter De Schrijver {26000000, 1000000000, 76, 1, 1}, /* actual: 988.0 MHz */ 6322cb5efefSPeter De Schrijver 6332cb5efefSPeter De Schrijver {0, 0, 0, 0, 0, 0}, 6342cb5efefSPeter De Schrijver }; 6352cb5efefSPeter De Schrijver 6362cb5efefSPeter De Schrijver static struct tegra_clk_pll_params pll_x_params = { 6372cb5efefSPeter De Schrijver .input_min = 12000000, 6382cb5efefSPeter De Schrijver .input_max = 800000000, 6392cb5efefSPeter De Schrijver .cf_min = 12000000, 6402cb5efefSPeter De Schrijver .cf_max = 19200000, /* s/w policy, h/w capability 50 MHz */ 6412cb5efefSPeter De Schrijver .vco_min = 700000000, 6422cb5efefSPeter De Schrijver .vco_max = 2400000000U, 6432cb5efefSPeter De Schrijver .base_reg = PLLX_BASE, 6442cb5efefSPeter De Schrijver .misc_reg = PLLX_MISC, 6452cb5efefSPeter De Schrijver .lock_mask = PLL_BASE_LOCK, 6462cb5efefSPeter De Schrijver .lock_enable_bit_idx = PLL_MISC_LOCK_ENABLE, 6472cb5efefSPeter De Schrijver .lock_delay = 300, 6482cb5efefSPeter De Schrijver .iddq_reg = PLLX_MISC3, 6492cb5efefSPeter De Schrijver .iddq_bit_idx = PLLX_IDDQ_BIT, 6502cb5efefSPeter De Schrijver .max_p = PLLXC_SW_MAX_P, 6512cb5efefSPeter De Schrijver .dyn_ramp_reg = PLLX_MISC2, 6522cb5efefSPeter De Schrijver .stepa_shift = 16, 6532cb5efefSPeter De Schrijver .stepb_shift = 24, 6542cb5efefSPeter De Schrijver .pdiv_tohw = pllxc_p, 655fd428ad8SPeter De Schrijver .div_nmp = &pllxc_nmp, 656ebe142b2SPeter De Schrijver .freq_table = pll_x_freq_table, 657ebe142b2SPeter De Schrijver .flags = TEGRA_PLL_USE_LOCK, 6582cb5efefSPeter De Schrijver }; 6592cb5efefSPeter De Schrijver 6602cb5efefSPeter De Schrijver static struct tegra_clk_pll_freq_table pll_e_freq_table[] = { 6612cb5efefSPeter De Schrijver /* PLLE special case: use cpcon field to store cml divider value */ 6622cb5efefSPeter De Schrijver {336000000, 100000000, 100, 21, 16, 11}, 6632cb5efefSPeter De Schrijver {312000000, 100000000, 200, 26, 24, 13}, 6648e9cc80aSPeter De Schrijver {12000000, 100000000, 200, 1, 24, 13}, 6652cb5efefSPeter De Schrijver {0, 0, 0, 0, 0, 0}, 6662cb5efefSPeter De Schrijver }; 6672cb5efefSPeter De Schrijver 668fd428ad8SPeter De Schrijver static struct div_nmp plle_nmp = { 669fd428ad8SPeter De Schrijver .divm_shift = 0, 670fd428ad8SPeter De Schrijver .divm_width = 8, 671fd428ad8SPeter De Schrijver .divn_shift = 8, 672fd428ad8SPeter De Schrijver .divn_width = 8, 673fd428ad8SPeter De Schrijver .divp_shift = 24, 674fd428ad8SPeter De Schrijver .divp_width = 4, 675fd428ad8SPeter De Schrijver }; 676fd428ad8SPeter De Schrijver 6772cb5efefSPeter De Schrijver static struct tegra_clk_pll_params pll_e_params = { 6782cb5efefSPeter De Schrijver .input_min = 12000000, 6792cb5efefSPeter De Schrijver .input_max = 1000000000, 6802cb5efefSPeter De Schrijver .cf_min = 12000000, 6812cb5efefSPeter De Schrijver .cf_max = 75000000, 6822cb5efefSPeter De Schrijver .vco_min = 1600000000, 6832cb5efefSPeter De Schrijver .vco_max = 2400000000U, 6842cb5efefSPeter De Schrijver .base_reg = PLLE_BASE, 6852cb5efefSPeter De Schrijver .misc_reg = PLLE_MISC, 6862cb5efefSPeter De Schrijver .aux_reg = PLLE_AUX, 6872cb5efefSPeter De Schrijver .lock_mask = PLLE_MISC_LOCK, 6882cb5efefSPeter De Schrijver .lock_enable_bit_idx = PLLE_MISC_LOCK_ENABLE, 6892cb5efefSPeter De Schrijver .lock_delay = 300, 690fd428ad8SPeter De Schrijver .div_nmp = &plle_nmp, 691ebe142b2SPeter De Schrijver .freq_table = pll_e_freq_table, 692ebe142b2SPeter De Schrijver .flags = TEGRA_PLL_FIXED, 693ebe142b2SPeter De Schrijver .fixed_rate = 100000000, 694fd428ad8SPeter De Schrijver }; 695fd428ad8SPeter De Schrijver 696fd428ad8SPeter De Schrijver static struct div_nmp pllre_nmp = { 697fd428ad8SPeter De Schrijver .divm_shift = 0, 698fd428ad8SPeter De Schrijver .divm_width = 8, 699fd428ad8SPeter De Schrijver .divn_shift = 8, 700fd428ad8SPeter De Schrijver .divn_width = 8, 701fd428ad8SPeter De Schrijver .divp_shift = 16, 702fd428ad8SPeter De Schrijver .divp_width = 4, 7032cb5efefSPeter De Schrijver }; 7042cb5efefSPeter De Schrijver 7052cb5efefSPeter De Schrijver static struct tegra_clk_pll_params pll_re_vco_params = { 7062cb5efefSPeter De Schrijver .input_min = 12000000, 7072cb5efefSPeter De Schrijver .input_max = 1000000000, 7082cb5efefSPeter De Schrijver .cf_min = 12000000, 7092cb5efefSPeter De Schrijver .cf_max = 19200000, /* s/w policy, h/w capability 38 MHz */ 7102cb5efefSPeter De Schrijver .vco_min = 300000000, 7112cb5efefSPeter De Schrijver .vco_max = 600000000, 7122cb5efefSPeter De Schrijver .base_reg = PLLRE_BASE, 7132cb5efefSPeter De Schrijver .misc_reg = PLLRE_MISC, 7142cb5efefSPeter De Schrijver .lock_mask = PLLRE_MISC_LOCK, 7152cb5efefSPeter De Schrijver .lock_enable_bit_idx = PLLRE_MISC_LOCK_ENABLE, 7162cb5efefSPeter De Schrijver .lock_delay = 300, 7172cb5efefSPeter De Schrijver .iddq_reg = PLLRE_MISC, 7182cb5efefSPeter De Schrijver .iddq_bit_idx = PLLRE_IDDQ_BIT, 719fd428ad8SPeter De Schrijver .div_nmp = &pllre_nmp, 720ebe142b2SPeter De Schrijver .flags = TEGRA_PLL_USE_LOCK, 7212cb5efefSPeter De Schrijver }; 7222cb5efefSPeter De Schrijver 7232cb5efefSPeter De Schrijver /* possible OSC frequencies in Hz */ 7242cb5efefSPeter De Schrijver static unsigned long tegra114_input_freq[] = { 7252cb5efefSPeter De Schrijver [0] = 13000000, 7262cb5efefSPeter De Schrijver [1] = 16800000, 7272cb5efefSPeter De Schrijver [4] = 19200000, 7282cb5efefSPeter De Schrijver [5] = 38400000, 7292cb5efefSPeter De Schrijver [8] = 12000000, 7302cb5efefSPeter De Schrijver [9] = 48000000, 7312cb5efefSPeter De Schrijver [12] = 260000000, 7322cb5efefSPeter De Schrijver }; 7332cb5efefSPeter De Schrijver 7342cb5efefSPeter De Schrijver #define MASK(x) (BIT(x) - 1) 7352cb5efefSPeter De Schrijver 73673d37e4cSPeter De Schrijver #define TEGRA_INIT_DATA_MUX(_name, _parents, _offset, \ 737d5ff89a8SPeter De Schrijver _clk_num, _gate_flags, _clk_id) \ 73873d37e4cSPeter De Schrijver TEGRA_INIT_DATA_TABLE(_name, NULL, NULL, _parents, _offset,\ 739252d0d2bSPeter De Schrijver 30, MASK(2), 0, 0, 8, 1, TEGRA_DIVIDER_ROUND_UP, \ 740343a607cSPeter De Schrijver _clk_num, _gate_flags, _clk_id, _parents##_idx, 0) 7412cb5efefSPeter De Schrijver 74273d37e4cSPeter De Schrijver #define TEGRA_INIT_DATA_MUX_FLAGS(_name, _parents, _offset,\ 743d5ff89a8SPeter De Schrijver _clk_num, _gate_flags, _clk_id, flags)\ 74473d37e4cSPeter De Schrijver TEGRA_INIT_DATA_TABLE(_name, NULL, NULL, _parents, _offset,\ 745252d0d2bSPeter De Schrijver 30, MASK(2), 0, 0, 8, 1, TEGRA_DIVIDER_ROUND_UP,\ 746343a607cSPeter De Schrijver _clk_num, _gate_flags, _clk_id, _parents##_idx, flags) 7472cb5efefSPeter De Schrijver 74873d37e4cSPeter De Schrijver #define TEGRA_INIT_DATA_MUX8(_name, _parents, _offset, \ 749d5ff89a8SPeter De Schrijver _clk_num, _gate_flags, _clk_id) \ 75073d37e4cSPeter De Schrijver TEGRA_INIT_DATA_TABLE(_name, NULL, NULL, _parents, _offset,\ 751252d0d2bSPeter De Schrijver 29, MASK(3), 0, 0, 8, 1, TEGRA_DIVIDER_ROUND_UP,\ 752343a607cSPeter De Schrijver _clk_num, _gate_flags, _clk_id, _parents##_idx, 0) 7532cb5efefSPeter De Schrijver 75473d37e4cSPeter De Schrijver #define TEGRA_INIT_DATA_INT_FLAGS(_name, _parents, _offset,\ 755d5ff89a8SPeter De Schrijver _clk_num, _gate_flags, _clk_id, flags)\ 75673d37e4cSPeter De Schrijver TEGRA_INIT_DATA_TABLE(_name, NULL, NULL, _parents, _offset,\ 757252d0d2bSPeter De Schrijver 30, MASK(2), 0, 0, 8, 1, TEGRA_DIVIDER_INT | \ 758d5ff89a8SPeter De Schrijver TEGRA_DIVIDER_ROUND_UP, _clk_num, \ 759343a607cSPeter De Schrijver _gate_flags, _clk_id, _parents##_idx, flags) 7602cb5efefSPeter De Schrijver 76173d37e4cSPeter De Schrijver #define TEGRA_INIT_DATA_INT8(_name, _parents, _offset,\ 762d5ff89a8SPeter De Schrijver _clk_num, _gate_flags, _clk_id) \ 76373d37e4cSPeter De Schrijver TEGRA_INIT_DATA_TABLE(_name, NULL, NULL, _parents, _offset,\ 764252d0d2bSPeter De Schrijver 29, MASK(3), 0, 0, 8, 1, TEGRA_DIVIDER_INT | \ 765d5ff89a8SPeter De Schrijver TEGRA_DIVIDER_ROUND_UP, _clk_num, \ 766343a607cSPeter De Schrijver _gate_flags, _clk_id, _parents##_idx, 0) 7672cb5efefSPeter De Schrijver 76873d37e4cSPeter De Schrijver #define TEGRA_INIT_DATA_UART(_name, _parents, _offset,\ 769d5ff89a8SPeter De Schrijver _clk_num, _clk_id) \ 77073d37e4cSPeter De Schrijver TEGRA_INIT_DATA_TABLE(_name, NULL, NULL, _parents, _offset,\ 771252d0d2bSPeter De Schrijver 30, MASK(2), 0, 0, 16, 1, TEGRA_DIVIDER_UART | \ 772d5ff89a8SPeter De Schrijver TEGRA_DIVIDER_ROUND_UP, _clk_num, \ 773343a607cSPeter De Schrijver 0, _clk_id, _parents##_idx, 0) 7742cb5efefSPeter De Schrijver 77573d37e4cSPeter De Schrijver #define TEGRA_INIT_DATA_I2C(_name, _parents, _offset,\ 776d5ff89a8SPeter De Schrijver _clk_num, _clk_id) \ 77773d37e4cSPeter De Schrijver TEGRA_INIT_DATA_TABLE(_name, NULL, NULL, _parents, _offset,\ 778252d0d2bSPeter De Schrijver 30, MASK(2), 0, 0, 16, 0, TEGRA_DIVIDER_ROUND_UP,\ 779343a607cSPeter De Schrijver _clk_num, 0, _clk_id, _parents##_idx, 0) 7802cb5efefSPeter De Schrijver 78173d37e4cSPeter De Schrijver #define TEGRA_INIT_DATA_NODIV(_name, _parents, _offset, \ 782d5ff89a8SPeter De Schrijver _mux_shift, _mux_mask, _clk_num, \ 7832cb5efefSPeter De Schrijver _gate_flags, _clk_id) \ 78473d37e4cSPeter De Schrijver TEGRA_INIT_DATA_TABLE(_name, NULL, NULL, _parents, _offset,\ 785d5ff89a8SPeter De Schrijver _mux_shift, _mux_mask, 0, 0, 0, 0, 0,\ 786343a607cSPeter De Schrijver _clk_num, _gate_flags, \ 7872cb5efefSPeter De Schrijver _clk_id, _parents##_idx, 0) 7882cb5efefSPeter De Schrijver 78973d37e4cSPeter De Schrijver #define TEGRA_INIT_DATA_XUSB(_name, _parents, _offset, \ 790d5ff89a8SPeter De Schrijver _clk_num, _gate_flags, _clk_id) \ 79173d37e4cSPeter De Schrijver TEGRA_INIT_DATA_TABLE(_name, NULL, NULL, _parents, _offset, \ 792252d0d2bSPeter De Schrijver 29, MASK(3), 0, 0, 8, 1, TEGRA_DIVIDER_INT | \ 793d5ff89a8SPeter De Schrijver TEGRA_DIVIDER_ROUND_UP, _clk_num, \ 794343a607cSPeter De Schrijver _gate_flags, _clk_id, _parents##_idx, 0) 7952cb5efefSPeter De Schrijver 79673d37e4cSPeter De Schrijver #define TEGRA_INIT_DATA_AUDIO(_name, _offset, _clk_num,\ 797d5ff89a8SPeter De Schrijver _gate_flags, _clk_id) \ 79873d37e4cSPeter De Schrijver TEGRA_INIT_DATA_TABLE(_name, NULL, NULL, mux_d_audio_clk, \ 799252d0d2bSPeter De Schrijver _offset, 16, 0xE01F, 0, 0, 8, 1, \ 800d5ff89a8SPeter De Schrijver TEGRA_DIVIDER_ROUND_UP, _clk_num, \ 801343a607cSPeter De Schrijver _gate_flags , _clk_id, mux_d_audio_clk_idx, 0) 8022cb5efefSPeter De Schrijver 8032cb5efefSPeter De Schrijver struct utmi_clk_param { 8042cb5efefSPeter De Schrijver /* Oscillator Frequency in KHz */ 8052cb5efefSPeter De Schrijver u32 osc_frequency; 8062cb5efefSPeter De Schrijver /* UTMIP PLL Enable Delay Count */ 8072cb5efefSPeter De Schrijver u8 enable_delay_count; 8082cb5efefSPeter De Schrijver /* UTMIP PLL Stable count */ 8092cb5efefSPeter De Schrijver u8 stable_count; 8102cb5efefSPeter De Schrijver /* UTMIP PLL Active delay count */ 8112cb5efefSPeter De Schrijver u8 active_delay_count; 8122cb5efefSPeter De Schrijver /* UTMIP PLL Xtal frequency count */ 8132cb5efefSPeter De Schrijver u8 xtal_freq_count; 8142cb5efefSPeter De Schrijver }; 8152cb5efefSPeter De Schrijver 8162cb5efefSPeter De Schrijver static const struct utmi_clk_param utmi_parameters[] = { 8172cb5efefSPeter De Schrijver {.osc_frequency = 13000000, .enable_delay_count = 0x02, 8182cb5efefSPeter De Schrijver .stable_count = 0x33, .active_delay_count = 0x05, 8192cb5efefSPeter De Schrijver .xtal_freq_count = 0x7F}, 8202cb5efefSPeter De Schrijver {.osc_frequency = 19200000, .enable_delay_count = 0x03, 8212cb5efefSPeter De Schrijver .stable_count = 0x4B, .active_delay_count = 0x06, 8222cb5efefSPeter De Schrijver .xtal_freq_count = 0xBB}, 8232cb5efefSPeter De Schrijver {.osc_frequency = 12000000, .enable_delay_count = 0x02, 8242cb5efefSPeter De Schrijver .stable_count = 0x2F, .active_delay_count = 0x04, 8252cb5efefSPeter De Schrijver .xtal_freq_count = 0x76}, 8262cb5efefSPeter De Schrijver {.osc_frequency = 26000000, .enable_delay_count = 0x04, 8272cb5efefSPeter De Schrijver .stable_count = 0x66, .active_delay_count = 0x09, 8282cb5efefSPeter De Schrijver .xtal_freq_count = 0xFE}, 8292cb5efefSPeter De Schrijver {.osc_frequency = 16800000, .enable_delay_count = 0x03, 8302cb5efefSPeter De Schrijver .stable_count = 0x41, .active_delay_count = 0x0A, 8312cb5efefSPeter De Schrijver .xtal_freq_count = 0xA4}, 8322cb5efefSPeter De Schrijver }; 8332cb5efefSPeter De Schrijver 8342cb5efefSPeter De Schrijver /* peripheral mux definitions */ 8352cb5efefSPeter De Schrijver 8362cb5efefSPeter De Schrijver #define MUX_I2S_SPDIF(_id) \ 8372cb5efefSPeter De Schrijver static const char *mux_pllaout0_##_id##_2x_pllp_clkm[] = { "pll_a_out0", \ 8382cb5efefSPeter De Schrijver #_id, "pll_p",\ 8392cb5efefSPeter De Schrijver "clk_m"}; 8402cb5efefSPeter De Schrijver MUX_I2S_SPDIF(audio0) 8412cb5efefSPeter De Schrijver MUX_I2S_SPDIF(audio1) 8422cb5efefSPeter De Schrijver MUX_I2S_SPDIF(audio2) 8432cb5efefSPeter De Schrijver MUX_I2S_SPDIF(audio3) 8442cb5efefSPeter De Schrijver MUX_I2S_SPDIF(audio4) 8452cb5efefSPeter De Schrijver MUX_I2S_SPDIF(audio) 8462cb5efefSPeter De Schrijver 8472cb5efefSPeter De Schrijver #define mux_pllaout0_audio0_2x_pllp_clkm_idx NULL 8482cb5efefSPeter De Schrijver #define mux_pllaout0_audio1_2x_pllp_clkm_idx NULL 8492cb5efefSPeter De Schrijver #define mux_pllaout0_audio2_2x_pllp_clkm_idx NULL 8502cb5efefSPeter De Schrijver #define mux_pllaout0_audio3_2x_pllp_clkm_idx NULL 8512cb5efefSPeter De Schrijver #define mux_pllaout0_audio4_2x_pllp_clkm_idx NULL 8522cb5efefSPeter De Schrijver #define mux_pllaout0_audio_2x_pllp_clkm_idx NULL 8532cb5efefSPeter De Schrijver 8542cb5efefSPeter De Schrijver static const char *mux_pllp_pllc_pllm_clkm[] = { 8552cb5efefSPeter De Schrijver "pll_p", "pll_c", "pll_m", "clk_m" 8562cb5efefSPeter De Schrijver }; 8572cb5efefSPeter De Schrijver #define mux_pllp_pllc_pllm_clkm_idx NULL 8582cb5efefSPeter De Schrijver 8592cb5efefSPeter De Schrijver static const char *mux_pllp_pllc_pllm[] = { "pll_p", "pll_c", "pll_m" }; 8602cb5efefSPeter De Schrijver #define mux_pllp_pllc_pllm_idx NULL 8612cb5efefSPeter De Schrijver 8622cb5efefSPeter De Schrijver static const char *mux_pllp_pllc_clk32_clkm[] = { 8632cb5efefSPeter De Schrijver "pll_p", "pll_c", "clk_32k", "clk_m" 8642cb5efefSPeter De Schrijver }; 8652cb5efefSPeter De Schrijver #define mux_pllp_pllc_clk32_clkm_idx NULL 8662cb5efefSPeter De Schrijver 8672cb5efefSPeter De Schrijver static const char *mux_plla_pllc_pllp_clkm[] = { 8682cb5efefSPeter De Schrijver "pll_a_out0", "pll_c", "pll_p", "clk_m" 8692cb5efefSPeter De Schrijver }; 8702cb5efefSPeter De Schrijver #define mux_plla_pllc_pllp_clkm_idx mux_pllp_pllc_pllm_clkm_idx 8712cb5efefSPeter De Schrijver 8722cb5efefSPeter De Schrijver static const char *mux_pllp_pllc2_c_c3_pllm_clkm[] = { 8732cb5efefSPeter De Schrijver "pll_p", "pll_c2", "pll_c", "pll_c3", "pll_m", "clk_m" 8742cb5efefSPeter De Schrijver }; 8752cb5efefSPeter De Schrijver static u32 mux_pllp_pllc2_c_c3_pllm_clkm_idx[] = { 8762cb5efefSPeter De Schrijver [0] = 0, [1] = 1, [2] = 2, [3] = 3, [4] = 4, [5] = 6, 8772cb5efefSPeter De Schrijver }; 8782cb5efefSPeter De Schrijver 8792cb5efefSPeter De Schrijver static const char *mux_pllp_clkm[] = { 8802cb5efefSPeter De Schrijver "pll_p", "clk_m" 8812cb5efefSPeter De Schrijver }; 8822cb5efefSPeter De Schrijver static u32 mux_pllp_clkm_idx[] = { 8832cb5efefSPeter De Schrijver [0] = 0, [1] = 3, 8842cb5efefSPeter De Schrijver }; 8852cb5efefSPeter De Schrijver 8862cb5efefSPeter De Schrijver static const char *mux_pllm_pllc2_c_c3_pllp_plla[] = { 8872cb5efefSPeter De Schrijver "pll_m", "pll_c2", "pll_c", "pll_c3", "pll_p", "pll_a_out0" 8882cb5efefSPeter De Schrijver }; 8892cb5efefSPeter De Schrijver #define mux_pllm_pllc2_c_c3_pllp_plla_idx mux_pllp_pllc2_c_c3_pllm_clkm_idx 8902cb5efefSPeter De Schrijver 8912cb5efefSPeter De Schrijver static const char *mux_pllp_pllm_plld_plla_pllc_plld2_clkm[] = { 8922cb5efefSPeter De Schrijver "pll_p", "pll_m", "pll_d_out0", "pll_a_out0", "pll_c", 8932cb5efefSPeter De Schrijver "pll_d2_out0", "clk_m" 8942cb5efefSPeter De Schrijver }; 8952cb5efefSPeter De Schrijver #define mux_pllp_pllm_plld_plla_pllc_plld2_clkm_idx NULL 8962cb5efefSPeter De Schrijver 8972cb5efefSPeter De Schrijver static const char *mux_pllm_pllc_pllp_plla[] = { 8982cb5efefSPeter De Schrijver "pll_m", "pll_c", "pll_p", "pll_a_out0" 8992cb5efefSPeter De Schrijver }; 9002cb5efefSPeter De Schrijver #define mux_pllm_pllc_pllp_plla_idx mux_pllp_pllc_pllm_clkm_idx 9012cb5efefSPeter De Schrijver 9022cb5efefSPeter De Schrijver static const char *mux_pllp_pllc_clkm[] = { 9032cb5efefSPeter De Schrijver "pll_p", "pll_c", "pll_m" 9042cb5efefSPeter De Schrijver }; 9052cb5efefSPeter De Schrijver static u32 mux_pllp_pllc_clkm_idx[] = { 9062cb5efefSPeter De Schrijver [0] = 0, [1] = 1, [2] = 3, 9072cb5efefSPeter De Schrijver }; 9082cb5efefSPeter De Schrijver 9092cb5efefSPeter De Schrijver static const char *mux_pllp_pllc_clkm_clk32[] = { 9102cb5efefSPeter De Schrijver "pll_p", "pll_c", "clk_m", "clk_32k" 9112cb5efefSPeter De Schrijver }; 9122cb5efefSPeter De Schrijver #define mux_pllp_pllc_clkm_clk32_idx NULL 9132cb5efefSPeter De Schrijver 9142cb5efefSPeter De Schrijver static const char *mux_plla_clk32_pllp_clkm_plle[] = { 9152cb5efefSPeter De Schrijver "pll_a_out0", "clk_32k", "pll_p", "clk_m", "pll_e_out0" 9162cb5efefSPeter De Schrijver }; 9172cb5efefSPeter De Schrijver #define mux_plla_clk32_pllp_clkm_plle_idx NULL 9182cb5efefSPeter De Schrijver 9192cb5efefSPeter De Schrijver static const char *mux_clkm_pllp_pllc_pllre[] = { 9202cb5efefSPeter De Schrijver "clk_m", "pll_p", "pll_c", "pll_re_out" 9212cb5efefSPeter De Schrijver }; 9222cb5efefSPeter De Schrijver static u32 mux_clkm_pllp_pllc_pllre_idx[] = { 9232cb5efefSPeter De Schrijver [0] = 0, [1] = 1, [2] = 3, [3] = 5, 9242cb5efefSPeter De Schrijver }; 9252cb5efefSPeter De Schrijver 9262cb5efefSPeter De Schrijver static const char *mux_clkm_48M_pllp_480M[] = { 9272cb5efefSPeter De Schrijver "clk_m", "pll_u_48M", "pll_p", "pll_u_480M" 9282cb5efefSPeter De Schrijver }; 9292cb5efefSPeter De Schrijver #define mux_clkm_48M_pllp_480M_idx NULL 9302cb5efefSPeter De Schrijver 9312cb5efefSPeter De Schrijver static const char *mux_clkm_pllre_clk32_480M_pllc_ref[] = { 9322cb5efefSPeter De Schrijver "clk_m", "pll_re_out", "clk_32k", "pll_u_480M", "pll_c", "pll_ref" 9332cb5efefSPeter De Schrijver }; 9342cb5efefSPeter De Schrijver static u32 mux_clkm_pllre_clk32_480M_pllc_ref_idx[] = { 9352cb5efefSPeter De Schrijver [0] = 0, [1] = 1, [2] = 3, [3] = 3, [4] = 4, [5] = 7, 9362cb5efefSPeter De Schrijver }; 9372cb5efefSPeter De Schrijver 9382cb5efefSPeter De Schrijver static const char *mux_plld_out0_plld2_out0[] = { 9392cb5efefSPeter De Schrijver "pll_d_out0", "pll_d2_out0", 9402cb5efefSPeter De Schrijver }; 9412cb5efefSPeter De Schrijver #define mux_plld_out0_plld2_out0_idx NULL 9422cb5efefSPeter De Schrijver 9432cb5efefSPeter De Schrijver static const char *mux_d_audio_clk[] = { 9442cb5efefSPeter De Schrijver "pll_a_out0", "pll_p", "clk_m", "spdif_in_sync", "i2s0_sync", 9452cb5efefSPeter De Schrijver "i2s1_sync", "i2s2_sync", "i2s3_sync", "i2s4_sync", "vimclk_sync", 9462cb5efefSPeter De Schrijver }; 9472cb5efefSPeter De Schrijver static u32 mux_d_audio_clk_idx[] = { 9482cb5efefSPeter De Schrijver [0] = 0, [1] = 0x8000, [2] = 0xc000, [3] = 0xE000, [4] = 0xE001, 9492cb5efefSPeter De Schrijver [5] = 0xE002, [6] = 0xE003, [7] = 0xE004, [8] = 0xE005, [9] = 0xE007, 9502cb5efefSPeter De Schrijver }; 9512cb5efefSPeter De Schrijver 9522cb5efefSPeter De Schrijver static const char *mux_pllmcp_clkm[] = { 9532cb5efefSPeter De Schrijver "pll_m_out0", "pll_c_out0", "pll_p_out0", "clk_m", "pll_m_ud", 9542cb5efefSPeter De Schrijver }; 9552cb5efefSPeter De Schrijver 9562cb5efefSPeter De Schrijver static const struct clk_div_table pll_re_div_table[] = { 9572cb5efefSPeter De Schrijver { .val = 0, .div = 1 }, 9582cb5efefSPeter De Schrijver { .val = 1, .div = 2 }, 9592cb5efefSPeter De Schrijver { .val = 2, .div = 3 }, 9602cb5efefSPeter De Schrijver { .val = 3, .div = 4 }, 9612cb5efefSPeter De Schrijver { .val = 4, .div = 5 }, 9622cb5efefSPeter De Schrijver { .val = 5, .div = 6 }, 9632cb5efefSPeter De Schrijver { .val = 0, .div = 0 }, 9642cb5efefSPeter De Schrijver }; 9652cb5efefSPeter De Schrijver 96673d37e4cSPeter De Schrijver static struct tegra_devclk devclks[] __initdata = { 96773d37e4cSPeter De Schrijver { .con_id = "clk_m", .dt_id = TEGRA114_CLK_CLK_M }, 96873d37e4cSPeter De Schrijver { .con_id = "pll_ref", .dt_id = TEGRA114_CLK_PLL_REF }, 96973d37e4cSPeter De Schrijver { .con_id = "clk_32k", .dt_id = TEGRA114_CLK_CLK_32K }, 97073d37e4cSPeter De Schrijver { .con_id = "clk_m_div2", .dt_id = TEGRA114_CLK_CLK_M_DIV2 }, 97173d37e4cSPeter De Schrijver { .con_id = "clk_m_div4", .dt_id = TEGRA114_CLK_CLK_M_DIV4 }, 97273d37e4cSPeter De Schrijver { .con_id = "pll_c", .dt_id = TEGRA114_CLK_PLL_C }, 97373d37e4cSPeter De Schrijver { .con_id = "pll_c_out1", .dt_id = TEGRA114_CLK_PLL_C_OUT1 }, 97473d37e4cSPeter De Schrijver { .con_id = "pll_c2", .dt_id = TEGRA114_CLK_PLL_C2 }, 97573d37e4cSPeter De Schrijver { .con_id = "pll_c3", .dt_id = TEGRA114_CLK_PLL_C3 }, 97673d37e4cSPeter De Schrijver { .con_id = "pll_p", .dt_id = TEGRA114_CLK_PLL_P }, 97773d37e4cSPeter De Schrijver { .con_id = "pll_p_out1", .dt_id = TEGRA114_CLK_PLL_P_OUT1 }, 97873d37e4cSPeter De Schrijver { .con_id = "pll_p_out2", .dt_id = TEGRA114_CLK_PLL_P_OUT2 }, 97973d37e4cSPeter De Schrijver { .con_id = "pll_p_out3", .dt_id = TEGRA114_CLK_PLL_P_OUT3 }, 98073d37e4cSPeter De Schrijver { .con_id = "pll_p_out4", .dt_id = TEGRA114_CLK_PLL_P_OUT4 }, 98173d37e4cSPeter De Schrijver { .con_id = "pll_m", .dt_id = TEGRA114_CLK_PLL_M }, 98273d37e4cSPeter De Schrijver { .con_id = "pll_m_out1", .dt_id = TEGRA114_CLK_PLL_M_OUT1 }, 98373d37e4cSPeter De Schrijver { .con_id = "pll_x", .dt_id = TEGRA114_CLK_PLL_X }, 98473d37e4cSPeter De Schrijver { .con_id = "pll_x_out0", .dt_id = TEGRA114_CLK_PLL_X_OUT0 }, 98573d37e4cSPeter De Schrijver { .con_id = "pll_u", .dt_id = TEGRA114_CLK_PLL_U }, 98673d37e4cSPeter De Schrijver { .con_id = "pll_u_480M", .dt_id = TEGRA114_CLK_PLL_U_480M }, 98773d37e4cSPeter De Schrijver { .con_id = "pll_u_60M", .dt_id = TEGRA114_CLK_PLL_U_60M }, 98873d37e4cSPeter De Schrijver { .con_id = "pll_u_48M", .dt_id = TEGRA114_CLK_PLL_U_48M }, 98973d37e4cSPeter De Schrijver { .con_id = "pll_u_12M", .dt_id = TEGRA114_CLK_PLL_U_12M }, 99073d37e4cSPeter De Schrijver { .con_id = "pll_d", .dt_id = TEGRA114_CLK_PLL_D }, 99173d37e4cSPeter De Schrijver { .con_id = "pll_d_out0", .dt_id = TEGRA114_CLK_PLL_D_OUT0 }, 99273d37e4cSPeter De Schrijver { .con_id = "pll_d2", .dt_id = TEGRA114_CLK_PLL_D2 }, 99373d37e4cSPeter De Schrijver { .con_id = "pll_d2_out0", .dt_id = TEGRA114_CLK_PLL_D2_OUT0 }, 99473d37e4cSPeter De Schrijver { .con_id = "pll_a", .dt_id = TEGRA114_CLK_PLL_A }, 99573d37e4cSPeter De Schrijver { .con_id = "pll_a_out0", .dt_id = TEGRA114_CLK_PLL_A_OUT0 }, 99673d37e4cSPeter De Schrijver { .con_id = "pll_re_vco", .dt_id = TEGRA114_CLK_PLL_RE_VCO }, 99773d37e4cSPeter De Schrijver { .con_id = "pll_re_out", .dt_id = TEGRA114_CLK_PLL_RE_OUT }, 99873d37e4cSPeter De Schrijver { .con_id = "pll_e_out0", .dt_id = TEGRA114_CLK_PLL_E_OUT0 }, 99973d37e4cSPeter De Schrijver { .con_id = "spdif_in_sync", .dt_id = TEGRA114_CLK_SPDIF_IN_SYNC }, 100073d37e4cSPeter De Schrijver { .con_id = "i2s0_sync", .dt_id = TEGRA114_CLK_I2S0_SYNC }, 100173d37e4cSPeter De Schrijver { .con_id = "i2s1_sync", .dt_id = TEGRA114_CLK_I2S1_SYNC }, 100273d37e4cSPeter De Schrijver { .con_id = "i2s2_sync", .dt_id = TEGRA114_CLK_I2S2_SYNC }, 100373d37e4cSPeter De Schrijver { .con_id = "i2s3_sync", .dt_id = TEGRA114_CLK_I2S3_SYNC }, 100473d37e4cSPeter De Schrijver { .con_id = "i2s4_sync", .dt_id = TEGRA114_CLK_I2S4_SYNC }, 100573d37e4cSPeter De Schrijver { .con_id = "vimclk_sync", .dt_id = TEGRA114_CLK_VIMCLK_SYNC }, 100673d37e4cSPeter De Schrijver { .con_id = "audio0", .dt_id = TEGRA114_CLK_AUDIO0 }, 100773d37e4cSPeter De Schrijver { .con_id = "audio1", .dt_id = TEGRA114_CLK_AUDIO1 }, 100873d37e4cSPeter De Schrijver { .con_id = "audio2", .dt_id = TEGRA114_CLK_AUDIO2 }, 100973d37e4cSPeter De Schrijver { .con_id = "audio3", .dt_id = TEGRA114_CLK_AUDIO3 }, 101073d37e4cSPeter De Schrijver { .con_id = "audio4", .dt_id = TEGRA114_CLK_AUDIO4 }, 101173d37e4cSPeter De Schrijver { .con_id = "spdif", .dt_id = TEGRA114_CLK_SPDIF }, 101273d37e4cSPeter De Schrijver { .con_id = "audio0_2x", .dt_id = TEGRA114_CLK_AUDIO0_2X }, 101373d37e4cSPeter De Schrijver { .con_id = "audio1_2x", .dt_id = TEGRA114_CLK_AUDIO1_2X }, 101473d37e4cSPeter De Schrijver { .con_id = "audio2_2x", .dt_id = TEGRA114_CLK_AUDIO2_2X }, 101573d37e4cSPeter De Schrijver { .con_id = "audio3_2x", .dt_id = TEGRA114_CLK_AUDIO3_2X }, 101673d37e4cSPeter De Schrijver { .con_id = "audio4_2x", .dt_id = TEGRA114_CLK_AUDIO4_2X }, 101773d37e4cSPeter De Schrijver { .con_id = "spdif_2x", .dt_id = TEGRA114_CLK_SPDIF_2X }, 101873d37e4cSPeter De Schrijver { .con_id = "extern1", .dev_id = "clk_out_1", .dt_id = TEGRA114_CLK_EXTERN1 }, 101973d37e4cSPeter De Schrijver { .con_id = "extern2", .dev_id = "clk_out_2", .dt_id = TEGRA114_CLK_EXTERN2 }, 102073d37e4cSPeter De Schrijver { .con_id = "extern3", .dev_id = "clk_out_3", .dt_id = TEGRA114_CLK_EXTERN3 }, 102173d37e4cSPeter De Schrijver { .con_id = "blink", .dt_id = TEGRA114_CLK_BLINK }, 102273d37e4cSPeter De Schrijver { .con_id = "cclk_g", .dt_id = TEGRA114_CLK_CCLK_G }, 102373d37e4cSPeter De Schrijver { .con_id = "cclk_lp", .dt_id = TEGRA114_CLK_CCLK_LP }, 102473d37e4cSPeter De Schrijver { .con_id = "sclk", .dt_id = TEGRA114_CLK_SCLK }, 102573d37e4cSPeter De Schrijver { .con_id = "hclk", .dt_id = TEGRA114_CLK_HCLK }, 102673d37e4cSPeter De Schrijver { .con_id = "pclk", .dt_id = TEGRA114_CLK_PCLK }, 102773d37e4cSPeter De Schrijver { .dev_id = "rtc-tegra", .dt_id = TEGRA114_CLK_RTC }, 102873d37e4cSPeter De Schrijver { .dev_id = "timer", .dt_id = TEGRA114_CLK_TIMER }, 102973d37e4cSPeter De Schrijver }; 103073d37e4cSPeter De Schrijver 1031343a607cSPeter De Schrijver static struct clk **clks; 10322cb5efefSPeter De Schrijver 10332cb5efefSPeter De Schrijver static unsigned long osc_freq; 10342cb5efefSPeter De Schrijver static unsigned long pll_ref_freq; 10352cb5efefSPeter De Schrijver 10362cb5efefSPeter De Schrijver static int __init tegra114_osc_clk_init(void __iomem *clk_base) 10372cb5efefSPeter De Schrijver { 10382cb5efefSPeter De Schrijver struct clk *clk; 10392cb5efefSPeter De Schrijver u32 val, pll_ref_div; 10402cb5efefSPeter De Schrijver 10412cb5efefSPeter De Schrijver val = readl_relaxed(clk_base + OSC_CTRL); 10422cb5efefSPeter De Schrijver 10432cb5efefSPeter De Schrijver osc_freq = tegra114_input_freq[val >> OSC_CTRL_OSC_FREQ_SHIFT]; 10442cb5efefSPeter De Schrijver if (!osc_freq) { 10452cb5efefSPeter De Schrijver WARN_ON(1); 10462cb5efefSPeter De Schrijver return -EINVAL; 10472cb5efefSPeter De Schrijver } 10482cb5efefSPeter De Schrijver 10492cb5efefSPeter De Schrijver /* clk_m */ 10502cb5efefSPeter De Schrijver clk = clk_register_fixed_rate(NULL, "clk_m", NULL, CLK_IS_ROOT, 10512cb5efefSPeter De Schrijver osc_freq); 1052c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_CLK_M] = clk; 10532cb5efefSPeter De Schrijver 10542cb5efefSPeter De Schrijver /* pll_ref */ 10552cb5efefSPeter De Schrijver val = (val >> OSC_CTRL_PLL_REF_DIV_SHIFT) & 3; 10562cb5efefSPeter De Schrijver pll_ref_div = 1 << val; 10572cb5efefSPeter De Schrijver clk = clk_register_fixed_factor(NULL, "pll_ref", "clk_m", 10582cb5efefSPeter De Schrijver CLK_SET_RATE_PARENT, 1, pll_ref_div); 1059c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_PLL_REF] = clk; 10602cb5efefSPeter De Schrijver 10612cb5efefSPeter De Schrijver pll_ref_freq = osc_freq / pll_ref_div; 10622cb5efefSPeter De Schrijver 10632cb5efefSPeter De Schrijver return 0; 10642cb5efefSPeter De Schrijver } 10652cb5efefSPeter De Schrijver 10662cb5efefSPeter De Schrijver static void __init tegra114_fixed_clk_init(void __iomem *clk_base) 10672cb5efefSPeter De Schrijver { 10682cb5efefSPeter De Schrijver struct clk *clk; 10692cb5efefSPeter De Schrijver 10702cb5efefSPeter De Schrijver /* clk_32k */ 10712cb5efefSPeter De Schrijver clk = clk_register_fixed_rate(NULL, "clk_32k", NULL, CLK_IS_ROOT, 10722cb5efefSPeter De Schrijver 32768); 1073c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_CLK_32K] = clk; 10742cb5efefSPeter De Schrijver 10752cb5efefSPeter De Schrijver /* clk_m_div2 */ 10762cb5efefSPeter De Schrijver clk = clk_register_fixed_factor(NULL, "clk_m_div2", "clk_m", 10772cb5efefSPeter De Schrijver CLK_SET_RATE_PARENT, 1, 2); 1078c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_CLK_M_DIV2] = clk; 10792cb5efefSPeter De Schrijver 10802cb5efefSPeter De Schrijver /* clk_m_div4 */ 10812cb5efefSPeter De Schrijver clk = clk_register_fixed_factor(NULL, "clk_m_div4", "clk_m", 10822cb5efefSPeter De Schrijver CLK_SET_RATE_PARENT, 1, 4); 1083c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_CLK_M_DIV4] = clk; 10842cb5efefSPeter De Schrijver 10852cb5efefSPeter De Schrijver } 10862cb5efefSPeter De Schrijver 10872cb5efefSPeter De Schrijver static __init void tegra114_utmi_param_configure(void __iomem *clk_base) 10882cb5efefSPeter De Schrijver { 10892cb5efefSPeter De Schrijver u32 reg; 10902cb5efefSPeter De Schrijver int i; 10912cb5efefSPeter De Schrijver 10922cb5efefSPeter De Schrijver for (i = 0; i < ARRAY_SIZE(utmi_parameters); i++) { 10932cb5efefSPeter De Schrijver if (osc_freq == utmi_parameters[i].osc_frequency) 10942cb5efefSPeter De Schrijver break; 10952cb5efefSPeter De Schrijver } 10962cb5efefSPeter De Schrijver 10972cb5efefSPeter De Schrijver if (i >= ARRAY_SIZE(utmi_parameters)) { 10982cb5efefSPeter De Schrijver pr_err("%s: Unexpected oscillator freq %lu\n", __func__, 10992cb5efefSPeter De Schrijver osc_freq); 11002cb5efefSPeter De Schrijver return; 11012cb5efefSPeter De Schrijver } 11022cb5efefSPeter De Schrijver 11032cb5efefSPeter De Schrijver reg = readl_relaxed(clk_base + UTMIP_PLL_CFG2); 11042cb5efefSPeter De Schrijver 11052cb5efefSPeter De Schrijver /* Program UTMIP PLL stable and active counts */ 11062cb5efefSPeter De Schrijver /* [FIXME] arclk_rst.h says WRONG! This should be 1ms -> 0x50 Check! */ 11072cb5efefSPeter De Schrijver reg &= ~UTMIP_PLL_CFG2_STABLE_COUNT(~0); 11082cb5efefSPeter De Schrijver reg |= UTMIP_PLL_CFG2_STABLE_COUNT(utmi_parameters[i].stable_count); 11092cb5efefSPeter De Schrijver 11102cb5efefSPeter De Schrijver reg &= ~UTMIP_PLL_CFG2_ACTIVE_DLY_COUNT(~0); 11112cb5efefSPeter De Schrijver 11122cb5efefSPeter De Schrijver reg |= UTMIP_PLL_CFG2_ACTIVE_DLY_COUNT(utmi_parameters[i]. 11132cb5efefSPeter De Schrijver active_delay_count); 11142cb5efefSPeter De Schrijver 11152cb5efefSPeter De Schrijver /* Remove power downs from UTMIP PLL control bits */ 11162cb5efefSPeter De Schrijver reg &= ~UTMIP_PLL_CFG2_FORCE_PD_SAMP_A_POWERDOWN; 11172cb5efefSPeter De Schrijver reg &= ~UTMIP_PLL_CFG2_FORCE_PD_SAMP_B_POWERDOWN; 11182cb5efefSPeter De Schrijver reg &= ~UTMIP_PLL_CFG2_FORCE_PD_SAMP_C_POWERDOWN; 11192cb5efefSPeter De Schrijver 11202cb5efefSPeter De Schrijver writel_relaxed(reg, clk_base + UTMIP_PLL_CFG2); 11212cb5efefSPeter De Schrijver 11222cb5efefSPeter De Schrijver /* Program UTMIP PLL delay and oscillator frequency counts */ 11232cb5efefSPeter De Schrijver reg = readl_relaxed(clk_base + UTMIP_PLL_CFG1); 11242cb5efefSPeter De Schrijver reg &= ~UTMIP_PLL_CFG1_ENABLE_DLY_COUNT(~0); 11252cb5efefSPeter De Schrijver 11262cb5efefSPeter De Schrijver reg |= UTMIP_PLL_CFG1_ENABLE_DLY_COUNT(utmi_parameters[i]. 11272cb5efefSPeter De Schrijver enable_delay_count); 11282cb5efefSPeter De Schrijver 11292cb5efefSPeter De Schrijver reg &= ~UTMIP_PLL_CFG1_XTAL_FREQ_COUNT(~0); 11302cb5efefSPeter De Schrijver reg |= UTMIP_PLL_CFG1_XTAL_FREQ_COUNT(utmi_parameters[i]. 11312cb5efefSPeter De Schrijver xtal_freq_count); 11322cb5efefSPeter De Schrijver 11332cb5efefSPeter De Schrijver /* Remove power downs from UTMIP PLL control bits */ 11342cb5efefSPeter De Schrijver reg &= ~UTMIP_PLL_CFG1_FORCE_PLL_ENABLE_POWERDOWN; 11352cb5efefSPeter De Schrijver reg &= ~UTMIP_PLL_CFG1_FORCE_PLL_ACTIVE_POWERDOWN; 11362cb5efefSPeter De Schrijver reg &= ~UTMIP_PLL_CFG1_FORCE_PLLU_POWERUP; 11372cb5efefSPeter De Schrijver reg &= ~UTMIP_PLL_CFG1_FORCE_PLLU_POWERDOWN; 11382cb5efefSPeter De Schrijver writel_relaxed(reg, clk_base + UTMIP_PLL_CFG1); 11392cb5efefSPeter De Schrijver 11402cb5efefSPeter De Schrijver /* Setup HW control of UTMIPLL */ 11412cb5efefSPeter De Schrijver reg = readl_relaxed(clk_base + UTMIPLL_HW_PWRDN_CFG0); 11422cb5efefSPeter De Schrijver reg |= UTMIPLL_HW_PWRDN_CFG0_USE_LOCKDET; 11432cb5efefSPeter De Schrijver reg &= ~UTMIPLL_HW_PWRDN_CFG0_CLK_ENABLE_SWCTL; 11442cb5efefSPeter De Schrijver reg |= UTMIPLL_HW_PWRDN_CFG0_SEQ_START_STATE; 11452cb5efefSPeter De Schrijver writel_relaxed(reg, clk_base + UTMIPLL_HW_PWRDN_CFG0); 11462cb5efefSPeter De Schrijver 11472cb5efefSPeter De Schrijver reg = readl_relaxed(clk_base + UTMIP_PLL_CFG1); 11482cb5efefSPeter De Schrijver reg &= ~UTMIP_PLL_CFG1_FORCE_PLL_ENABLE_POWERUP; 11492cb5efefSPeter De Schrijver reg &= ~UTMIP_PLL_CFG1_FORCE_PLL_ENABLE_POWERDOWN; 11502cb5efefSPeter De Schrijver writel_relaxed(reg, clk_base + UTMIP_PLL_CFG1); 11512cb5efefSPeter De Schrijver 11522cb5efefSPeter De Schrijver udelay(1); 11532cb5efefSPeter De Schrijver 11542cb5efefSPeter De Schrijver /* Setup SW override of UTMIPLL assuming USB2.0 11552cb5efefSPeter De Schrijver ports are assigned to USB2 */ 11562cb5efefSPeter De Schrijver reg = readl_relaxed(clk_base + UTMIPLL_HW_PWRDN_CFG0); 11572cb5efefSPeter De Schrijver reg |= UTMIPLL_HW_PWRDN_CFG0_IDDQ_SWCTL; 11582cb5efefSPeter De Schrijver reg &= ~UTMIPLL_HW_PWRDN_CFG0_IDDQ_OVERRIDE; 11592cb5efefSPeter De Schrijver writel_relaxed(reg, clk_base + UTMIPLL_HW_PWRDN_CFG0); 11602cb5efefSPeter De Schrijver 11612cb5efefSPeter De Schrijver udelay(1); 11622cb5efefSPeter De Schrijver 11632cb5efefSPeter De Schrijver /* Enable HW control UTMIPLL */ 11642cb5efefSPeter De Schrijver reg = readl_relaxed(clk_base + UTMIPLL_HW_PWRDN_CFG0); 11652cb5efefSPeter De Schrijver reg |= UTMIPLL_HW_PWRDN_CFG0_SEQ_ENABLE; 11662cb5efefSPeter De Schrijver writel_relaxed(reg, clk_base + UTMIPLL_HW_PWRDN_CFG0); 11672cb5efefSPeter De Schrijver } 11682cb5efefSPeter De Schrijver 11692cb5efefSPeter De Schrijver static void __init tegra114_pll_init(void __iomem *clk_base, 11702cb5efefSPeter De Schrijver void __iomem *pmc) 11712cb5efefSPeter De Schrijver { 11722cb5efefSPeter De Schrijver u32 val; 11732cb5efefSPeter De Schrijver struct clk *clk; 11742cb5efefSPeter De Schrijver 11752cb5efefSPeter De Schrijver /* PLLC */ 11762cb5efefSPeter De Schrijver clk = tegra_clk_register_pllxc("pll_c", "pll_ref", clk_base, 1177ebe142b2SPeter De Schrijver pmc, 0, &pll_c_params, NULL); 1178c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_PLL_C] = clk; 11792cb5efefSPeter De Schrijver 11802cb5efefSPeter De Schrijver /* PLLC_OUT1 */ 11812cb5efefSPeter De Schrijver clk = tegra_clk_register_divider("pll_c_out1_div", "pll_c", 11822cb5efefSPeter De Schrijver clk_base + PLLC_OUT, 0, TEGRA_DIVIDER_ROUND_UP, 11832cb5efefSPeter De Schrijver 8, 8, 1, NULL); 11842cb5efefSPeter De Schrijver clk = tegra_clk_register_pll_out("pll_c_out1", "pll_c_out1_div", 11852cb5efefSPeter De Schrijver clk_base + PLLC_OUT, 1, 0, 11862cb5efefSPeter De Schrijver CLK_SET_RATE_PARENT, 0, NULL); 1187c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_PLL_C_OUT1] = clk; 11882cb5efefSPeter De Schrijver 11892cb5efefSPeter De Schrijver /* PLLC2 */ 1190ebe142b2SPeter De Schrijver clk = tegra_clk_register_pllc("pll_c2", "pll_ref", clk_base, pmc, 0, 1191ebe142b2SPeter De Schrijver &pll_c2_params, NULL); 1192c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_PLL_C2] = clk; 11932cb5efefSPeter De Schrijver 11942cb5efefSPeter De Schrijver /* PLLC3 */ 1195ebe142b2SPeter De Schrijver clk = tegra_clk_register_pllc("pll_c3", "pll_ref", clk_base, pmc, 0, 1196ebe142b2SPeter De Schrijver &pll_c3_params, NULL); 1197c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_PLL_C3] = clk; 11982cb5efefSPeter De Schrijver 11992cb5efefSPeter De Schrijver /* PLLP */ 12002cb5efefSPeter De Schrijver clk = tegra_clk_register_pll("pll_p", "pll_ref", clk_base, pmc, 0, 1201ebe142b2SPeter De Schrijver &pll_p_params, NULL); 1202c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_PLL_P] = clk; 12032cb5efefSPeter De Schrijver 12042cb5efefSPeter De Schrijver /* PLLP_OUT1 */ 12052cb5efefSPeter De Schrijver clk = tegra_clk_register_divider("pll_p_out1_div", "pll_p", 12062cb5efefSPeter De Schrijver clk_base + PLLP_OUTA, 0, TEGRA_DIVIDER_FIXED | 12072cb5efefSPeter De Schrijver TEGRA_DIVIDER_ROUND_UP, 8, 8, 1, &pll_div_lock); 12082cb5efefSPeter De Schrijver clk = tegra_clk_register_pll_out("pll_p_out1", "pll_p_out1_div", 12092cb5efefSPeter De Schrijver clk_base + PLLP_OUTA, 1, 0, 12102cb5efefSPeter De Schrijver CLK_IGNORE_UNUSED | CLK_SET_RATE_PARENT, 0, 12112cb5efefSPeter De Schrijver &pll_div_lock); 1212c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_PLL_P_OUT1] = clk; 12132cb5efefSPeter De Schrijver 12142cb5efefSPeter De Schrijver /* PLLP_OUT2 */ 12152cb5efefSPeter De Schrijver clk = tegra_clk_register_divider("pll_p_out2_div", "pll_p", 12162cb5efefSPeter De Schrijver clk_base + PLLP_OUTA, 0, TEGRA_DIVIDER_FIXED | 1217c388eee2SPeter De Schrijver TEGRA_DIVIDER_ROUND_UP | TEGRA_DIVIDER_INT, 24, 1218c388eee2SPeter De Schrijver 8, 1, &pll_div_lock); 12192cb5efefSPeter De Schrijver clk = tegra_clk_register_pll_out("pll_p_out2", "pll_p_out2_div", 12202cb5efefSPeter De Schrijver clk_base + PLLP_OUTA, 17, 16, 12212cb5efefSPeter De Schrijver CLK_IGNORE_UNUSED | CLK_SET_RATE_PARENT, 0, 12222cb5efefSPeter De Schrijver &pll_div_lock); 1223c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_PLL_P_OUT2] = clk; 12242cb5efefSPeter De Schrijver 12252cb5efefSPeter De Schrijver /* PLLP_OUT3 */ 12262cb5efefSPeter De Schrijver clk = tegra_clk_register_divider("pll_p_out3_div", "pll_p", 12272cb5efefSPeter De Schrijver clk_base + PLLP_OUTB, 0, TEGRA_DIVIDER_FIXED | 12282cb5efefSPeter De Schrijver TEGRA_DIVIDER_ROUND_UP, 8, 8, 1, &pll_div_lock); 12292cb5efefSPeter De Schrijver clk = tegra_clk_register_pll_out("pll_p_out3", "pll_p_out3_div", 12302cb5efefSPeter De Schrijver clk_base + PLLP_OUTB, 1, 0, 12312cb5efefSPeter De Schrijver CLK_IGNORE_UNUSED | CLK_SET_RATE_PARENT, 0, 12322cb5efefSPeter De Schrijver &pll_div_lock); 1233c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_PLL_P_OUT3] = clk; 12342cb5efefSPeter De Schrijver 12352cb5efefSPeter De Schrijver /* PLLP_OUT4 */ 12362cb5efefSPeter De Schrijver clk = tegra_clk_register_divider("pll_p_out4_div", "pll_p", 12372cb5efefSPeter De Schrijver clk_base + PLLP_OUTB, 0, TEGRA_DIVIDER_FIXED | 12382cb5efefSPeter De Schrijver TEGRA_DIVIDER_ROUND_UP, 24, 8, 1, 12392cb5efefSPeter De Schrijver &pll_div_lock); 12402cb5efefSPeter De Schrijver clk = tegra_clk_register_pll_out("pll_p_out4", "pll_p_out4_div", 12412cb5efefSPeter De Schrijver clk_base + PLLP_OUTB, 17, 16, 12422cb5efefSPeter De Schrijver CLK_IGNORE_UNUSED | CLK_SET_RATE_PARENT, 0, 12432cb5efefSPeter De Schrijver &pll_div_lock); 1244c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_PLL_P_OUT4] = clk; 12452cb5efefSPeter De Schrijver 12462cb5efefSPeter De Schrijver /* PLLM */ 12472cb5efefSPeter De Schrijver clk = tegra_clk_register_pllm("pll_m", "pll_ref", clk_base, pmc, 1248ebe142b2SPeter De Schrijver CLK_IGNORE_UNUSED | CLK_SET_RATE_GATE, 1249ebe142b2SPeter De Schrijver &pll_m_params, NULL); 1250c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_PLL_M] = clk; 12512cb5efefSPeter De Schrijver 12522cb5efefSPeter De Schrijver /* PLLM_OUT1 */ 12532cb5efefSPeter De Schrijver clk = tegra_clk_register_divider("pll_m_out1_div", "pll_m", 12542cb5efefSPeter De Schrijver clk_base + PLLM_OUT, 0, TEGRA_DIVIDER_ROUND_UP, 12552cb5efefSPeter De Schrijver 8, 8, 1, NULL); 12562cb5efefSPeter De Schrijver clk = tegra_clk_register_pll_out("pll_m_out1", "pll_m_out1_div", 12572cb5efefSPeter De Schrijver clk_base + PLLM_OUT, 1, 0, CLK_IGNORE_UNUSED | 12582cb5efefSPeter De Schrijver CLK_SET_RATE_PARENT, 0, NULL); 1259c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_PLL_M_OUT1] = clk; 12602cb5efefSPeter De Schrijver 12612cb5efefSPeter De Schrijver /* PLLM_UD */ 12622cb5efefSPeter De Schrijver clk = clk_register_fixed_factor(NULL, "pll_m_ud", "pll_m", 12632cb5efefSPeter De Schrijver CLK_SET_RATE_PARENT, 1, 1); 12642cb5efefSPeter De Schrijver 12652cb5efefSPeter De Schrijver /* PLLX */ 12662cb5efefSPeter De Schrijver clk = tegra_clk_register_pllxc("pll_x", "pll_ref", clk_base, 1267ebe142b2SPeter De Schrijver pmc, CLK_IGNORE_UNUSED, &pll_x_params, NULL); 1268c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_PLL_X] = clk; 12692cb5efefSPeter De Schrijver 12702cb5efefSPeter De Schrijver /* PLLX_OUT0 */ 12712cb5efefSPeter De Schrijver clk = clk_register_fixed_factor(NULL, "pll_x_out0", "pll_x", 12722cb5efefSPeter De Schrijver CLK_SET_RATE_PARENT, 1, 2); 1273c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_PLL_X_OUT0] = clk; 12742cb5efefSPeter De Schrijver 12752cb5efefSPeter De Schrijver /* PLLU */ 12762cb5efefSPeter De Schrijver val = readl(clk_base + pll_u_params.base_reg); 12772cb5efefSPeter De Schrijver val &= ~BIT(24); /* disable PLLU_OVERRIDE */ 12782cb5efefSPeter De Schrijver writel(val, clk_base + pll_u_params.base_reg); 12792cb5efefSPeter De Schrijver 12802cb5efefSPeter De Schrijver clk = tegra_clk_register_pll("pll_u", "pll_ref", clk_base, pmc, 0, 1281ebe142b2SPeter De Schrijver &pll_u_params, &pll_u_lock); 1282c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_PLL_U] = clk; 12832cb5efefSPeter De Schrijver 12842cb5efefSPeter De Schrijver tegra114_utmi_param_configure(clk_base); 12852cb5efefSPeter De Schrijver 12862cb5efefSPeter De Schrijver /* PLLU_480M */ 12872cb5efefSPeter De Schrijver clk = clk_register_gate(NULL, "pll_u_480M", "pll_u", 12882cb5efefSPeter De Schrijver CLK_SET_RATE_PARENT, clk_base + PLLU_BASE, 12892cb5efefSPeter De Schrijver 22, 0, &pll_u_lock); 1290c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_PLL_U_480M] = clk; 12912cb5efefSPeter De Schrijver 12922cb5efefSPeter De Schrijver /* PLLU_60M */ 12932cb5efefSPeter De Schrijver clk = clk_register_fixed_factor(NULL, "pll_u_60M", "pll_u", 12942cb5efefSPeter De Schrijver CLK_SET_RATE_PARENT, 1, 8); 1295c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_PLL_U_60M] = clk; 12962cb5efefSPeter De Schrijver 12972cb5efefSPeter De Schrijver /* PLLU_48M */ 12982cb5efefSPeter De Schrijver clk = clk_register_fixed_factor(NULL, "pll_u_48M", "pll_u", 12992cb5efefSPeter De Schrijver CLK_SET_RATE_PARENT, 1, 10); 1300c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_PLL_U_48M] = clk; 13012cb5efefSPeter De Schrijver 13022cb5efefSPeter De Schrijver /* PLLU_12M */ 13032cb5efefSPeter De Schrijver clk = clk_register_fixed_factor(NULL, "pll_u_12M", "pll_u", 13042cb5efefSPeter De Schrijver CLK_SET_RATE_PARENT, 1, 40); 1305c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_PLL_U_12M] = clk; 13062cb5efefSPeter De Schrijver 13072cb5efefSPeter De Schrijver /* PLLD */ 13082cb5efefSPeter De Schrijver clk = tegra_clk_register_pll("pll_d", "pll_ref", clk_base, pmc, 0, 1309ebe142b2SPeter De Schrijver &pll_d_params, &pll_d_lock); 1310c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_PLL_D] = clk; 13112cb5efefSPeter De Schrijver 13122cb5efefSPeter De Schrijver /* PLLD_OUT0 */ 13132cb5efefSPeter De Schrijver clk = clk_register_fixed_factor(NULL, "pll_d_out0", "pll_d", 13142cb5efefSPeter De Schrijver CLK_SET_RATE_PARENT, 1, 2); 1315c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_PLL_D_OUT0] = clk; 13162cb5efefSPeter De Schrijver 13172cb5efefSPeter De Schrijver /* PLLD2 */ 13182cb5efefSPeter De Schrijver clk = tegra_clk_register_pll("pll_d2", "pll_ref", clk_base, pmc, 0, 1319ebe142b2SPeter De Schrijver &pll_d2_params, &pll_d2_lock); 1320c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_PLL_D2] = clk; 13212cb5efefSPeter De Schrijver 13222cb5efefSPeter De Schrijver /* PLLD2_OUT0 */ 13232cb5efefSPeter De Schrijver clk = clk_register_fixed_factor(NULL, "pll_d2_out0", "pll_d2", 13242cb5efefSPeter De Schrijver CLK_SET_RATE_PARENT, 1, 2); 1325c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_PLL_D2_OUT0] = clk; 13262cb5efefSPeter De Schrijver 13272cb5efefSPeter De Schrijver /* PLLA */ 13282cb5efefSPeter De Schrijver clk = tegra_clk_register_pll("pll_a", "pll_p_out1", clk_base, pmc, 0, 1329ebe142b2SPeter De Schrijver &pll_a_params, NULL); 1330c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_PLL_A] = clk; 13312cb5efefSPeter De Schrijver 13322cb5efefSPeter De Schrijver /* PLLA_OUT0 */ 13332cb5efefSPeter De Schrijver clk = tegra_clk_register_divider("pll_a_out0_div", "pll_a", 13342cb5efefSPeter De Schrijver clk_base + PLLA_OUT, 0, TEGRA_DIVIDER_ROUND_UP, 13352cb5efefSPeter De Schrijver 8, 8, 1, NULL); 13362cb5efefSPeter De Schrijver clk = tegra_clk_register_pll_out("pll_a_out0", "pll_a_out0_div", 13372cb5efefSPeter De Schrijver clk_base + PLLA_OUT, 1, 0, CLK_IGNORE_UNUSED | 13382cb5efefSPeter De Schrijver CLK_SET_RATE_PARENT, 0, NULL); 1339c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_PLL_A_OUT0] = clk; 13402cb5efefSPeter De Schrijver 13412cb5efefSPeter De Schrijver /* PLLRE */ 13422cb5efefSPeter De Schrijver clk = tegra_clk_register_pllre("pll_re_vco", "pll_ref", clk_base, pmc, 1343ebe142b2SPeter De Schrijver 0, &pll_re_vco_params, &pll_re_lock, pll_ref_freq); 1344c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_PLL_RE_VCO] = clk; 13452cb5efefSPeter De Schrijver 13462cb5efefSPeter De Schrijver clk = clk_register_divider_table(NULL, "pll_re_out", "pll_re_vco", 0, 13472cb5efefSPeter De Schrijver clk_base + PLLRE_BASE, 16, 4, 0, 13482cb5efefSPeter De Schrijver pll_re_div_table, &pll_re_lock); 1349c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_PLL_RE_OUT] = clk; 13502cb5efefSPeter De Schrijver 13512cb5efefSPeter De Schrijver /* PLLE */ 13528e9cc80aSPeter De Schrijver clk = tegra_clk_register_plle_tegra114("pll_e_out0", "pll_ref", 1353ebe142b2SPeter De Schrijver clk_base, 0, &pll_e_params, NULL); 1354c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_PLL_E_OUT0] = clk; 13552cb5efefSPeter De Schrijver } 13562cb5efefSPeter De Schrijver 13572cb5efefSPeter De Schrijver static const char *mux_audio_sync_clk[] = { "spdif_in_sync", "i2s0_sync", 13582cb5efefSPeter De Schrijver "i2s1_sync", "i2s2_sync", "i2s3_sync", "i2s4_sync", "vimclk_sync", 13592cb5efefSPeter De Schrijver }; 13602cb5efefSPeter De Schrijver 13612cb5efefSPeter De Schrijver static const char *clk_out1_parents[] = { "clk_m", "clk_m_div2", 13622cb5efefSPeter De Schrijver "clk_m_div4", "extern1", 13632cb5efefSPeter De Schrijver }; 13642cb5efefSPeter De Schrijver 13652cb5efefSPeter De Schrijver static const char *clk_out2_parents[] = { "clk_m", "clk_m_div2", 13662cb5efefSPeter De Schrijver "clk_m_div4", "extern2", 13672cb5efefSPeter De Schrijver }; 13682cb5efefSPeter De Schrijver 13692cb5efefSPeter De Schrijver static const char *clk_out3_parents[] = { "clk_m", "clk_m_div2", 13702cb5efefSPeter De Schrijver "clk_m_div4", "extern3", 13712cb5efefSPeter De Schrijver }; 13722cb5efefSPeter De Schrijver 13732cb5efefSPeter De Schrijver static void __init tegra114_audio_clk_init(void __iomem *clk_base) 13742cb5efefSPeter De Schrijver { 13752cb5efefSPeter De Schrijver struct clk *clk; 13762cb5efefSPeter De Schrijver 13772cb5efefSPeter De Schrijver /* spdif_in_sync */ 13782cb5efefSPeter De Schrijver clk = tegra_clk_register_sync_source("spdif_in_sync", 24000000, 13792cb5efefSPeter De Schrijver 24000000); 1380c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_SPDIF_IN_SYNC] = clk; 13812cb5efefSPeter De Schrijver 13822cb5efefSPeter De Schrijver /* i2s0_sync */ 13832cb5efefSPeter De Schrijver clk = tegra_clk_register_sync_source("i2s0_sync", 24000000, 24000000); 1384c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_I2S0_SYNC] = clk; 13852cb5efefSPeter De Schrijver 13862cb5efefSPeter De Schrijver /* i2s1_sync */ 13872cb5efefSPeter De Schrijver clk = tegra_clk_register_sync_source("i2s1_sync", 24000000, 24000000); 1388c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_I2S1_SYNC] = clk; 13892cb5efefSPeter De Schrijver 13902cb5efefSPeter De Schrijver /* i2s2_sync */ 13912cb5efefSPeter De Schrijver clk = tegra_clk_register_sync_source("i2s2_sync", 24000000, 24000000); 1392c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_I2S2_SYNC] = clk; 13932cb5efefSPeter De Schrijver 13942cb5efefSPeter De Schrijver /* i2s3_sync */ 13952cb5efefSPeter De Schrijver clk = tegra_clk_register_sync_source("i2s3_sync", 24000000, 24000000); 1396c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_I2S3_SYNC] = clk; 13972cb5efefSPeter De Schrijver 13982cb5efefSPeter De Schrijver /* i2s4_sync */ 13992cb5efefSPeter De Schrijver clk = tegra_clk_register_sync_source("i2s4_sync", 24000000, 24000000); 1400c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_I2S4_SYNC] = clk; 14012cb5efefSPeter De Schrijver 14022cb5efefSPeter De Schrijver /* vimclk_sync */ 14032cb5efefSPeter De Schrijver clk = tegra_clk_register_sync_source("vimclk_sync", 24000000, 24000000); 1404c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_VIMCLK_SYNC] = clk; 14052cb5efefSPeter De Schrijver 14062cb5efefSPeter De Schrijver /* audio0 */ 14072cb5efefSPeter De Schrijver clk = clk_register_mux(NULL, "audio0_mux", mux_audio_sync_clk, 1408819c1de3SJames Hogan ARRAY_SIZE(mux_audio_sync_clk), 1409819c1de3SJames Hogan CLK_SET_RATE_NO_REPARENT, 14102cb5efefSPeter De Schrijver clk_base + AUDIO_SYNC_CLK_I2S0, 0, 3, 0, 14112cb5efefSPeter De Schrijver NULL); 1412c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_AUDIO0_MUX] = clk; 14132cb5efefSPeter De Schrijver clk = clk_register_gate(NULL, "audio0", "audio0_mux", 0, 14142cb5efefSPeter De Schrijver clk_base + AUDIO_SYNC_CLK_I2S0, 4, 14152cb5efefSPeter De Schrijver CLK_GATE_SET_TO_DISABLE, NULL); 1416c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_AUDIO0] = clk; 14172cb5efefSPeter De Schrijver 14182cb5efefSPeter De Schrijver /* audio1 */ 14192cb5efefSPeter De Schrijver clk = clk_register_mux(NULL, "audio1_mux", mux_audio_sync_clk, 1420819c1de3SJames Hogan ARRAY_SIZE(mux_audio_sync_clk), 1421819c1de3SJames Hogan CLK_SET_RATE_NO_REPARENT, 14222cb5efefSPeter De Schrijver clk_base + AUDIO_SYNC_CLK_I2S1, 0, 3, 0, 14232cb5efefSPeter De Schrijver NULL); 1424c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_AUDIO1_MUX] = clk; 14252cb5efefSPeter De Schrijver clk = clk_register_gate(NULL, "audio1", "audio1_mux", 0, 14262cb5efefSPeter De Schrijver clk_base + AUDIO_SYNC_CLK_I2S1, 4, 14272cb5efefSPeter De Schrijver CLK_GATE_SET_TO_DISABLE, NULL); 1428c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_AUDIO1] = clk; 14292cb5efefSPeter De Schrijver 14302cb5efefSPeter De Schrijver /* audio2 */ 14312cb5efefSPeter De Schrijver clk = clk_register_mux(NULL, "audio2_mux", mux_audio_sync_clk, 1432819c1de3SJames Hogan ARRAY_SIZE(mux_audio_sync_clk), 1433819c1de3SJames Hogan CLK_SET_RATE_NO_REPARENT, 14342cb5efefSPeter De Schrijver clk_base + AUDIO_SYNC_CLK_I2S2, 0, 3, 0, 14352cb5efefSPeter De Schrijver NULL); 1436c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_AUDIO2_MUX] = clk; 14372cb5efefSPeter De Schrijver clk = clk_register_gate(NULL, "audio2", "audio2_mux", 0, 14382cb5efefSPeter De Schrijver clk_base + AUDIO_SYNC_CLK_I2S2, 4, 14392cb5efefSPeter De Schrijver CLK_GATE_SET_TO_DISABLE, NULL); 1440c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_AUDIO2] = clk; 14412cb5efefSPeter De Schrijver 14422cb5efefSPeter De Schrijver /* audio3 */ 14432cb5efefSPeter De Schrijver clk = clk_register_mux(NULL, "audio3_mux", mux_audio_sync_clk, 1444819c1de3SJames Hogan ARRAY_SIZE(mux_audio_sync_clk), 1445819c1de3SJames Hogan CLK_SET_RATE_NO_REPARENT, 14462cb5efefSPeter De Schrijver clk_base + AUDIO_SYNC_CLK_I2S3, 0, 3, 0, 14472cb5efefSPeter De Schrijver NULL); 1448c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_AUDIO3_MUX] = clk; 14492cb5efefSPeter De Schrijver clk = clk_register_gate(NULL, "audio3", "audio3_mux", 0, 14502cb5efefSPeter De Schrijver clk_base + AUDIO_SYNC_CLK_I2S3, 4, 14512cb5efefSPeter De Schrijver CLK_GATE_SET_TO_DISABLE, NULL); 1452c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_AUDIO3] = clk; 14532cb5efefSPeter De Schrijver 14542cb5efefSPeter De Schrijver /* audio4 */ 14552cb5efefSPeter De Schrijver clk = clk_register_mux(NULL, "audio4_mux", mux_audio_sync_clk, 1456819c1de3SJames Hogan ARRAY_SIZE(mux_audio_sync_clk), 1457819c1de3SJames Hogan CLK_SET_RATE_NO_REPARENT, 14582cb5efefSPeter De Schrijver clk_base + AUDIO_SYNC_CLK_I2S4, 0, 3, 0, 14592cb5efefSPeter De Schrijver NULL); 1460c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_AUDIO4_MUX] = clk; 14612cb5efefSPeter De Schrijver clk = clk_register_gate(NULL, "audio4", "audio4_mux", 0, 14622cb5efefSPeter De Schrijver clk_base + AUDIO_SYNC_CLK_I2S4, 4, 14632cb5efefSPeter De Schrijver CLK_GATE_SET_TO_DISABLE, NULL); 1464c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_AUDIO4] = clk; 14652cb5efefSPeter De Schrijver 14662cb5efefSPeter De Schrijver /* spdif */ 14672cb5efefSPeter De Schrijver clk = clk_register_mux(NULL, "spdif_mux", mux_audio_sync_clk, 1468819c1de3SJames Hogan ARRAY_SIZE(mux_audio_sync_clk), 1469819c1de3SJames Hogan CLK_SET_RATE_NO_REPARENT, 14702cb5efefSPeter De Schrijver clk_base + AUDIO_SYNC_CLK_SPDIF, 0, 3, 0, 14712cb5efefSPeter De Schrijver NULL); 1472c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_SPDIF_MUX] = clk; 14732cb5efefSPeter De Schrijver clk = clk_register_gate(NULL, "spdif", "spdif_mux", 0, 14742cb5efefSPeter De Schrijver clk_base + AUDIO_SYNC_CLK_SPDIF, 4, 14752cb5efefSPeter De Schrijver CLK_GATE_SET_TO_DISABLE, NULL); 1476c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_SPDIF] = clk; 14772cb5efefSPeter De Schrijver 14782cb5efefSPeter De Schrijver /* audio0_2x */ 14792cb5efefSPeter De Schrijver clk = clk_register_fixed_factor(NULL, "audio0_doubler", "audio0", 14802cb5efefSPeter De Schrijver CLK_SET_RATE_PARENT, 2, 1); 14812cb5efefSPeter De Schrijver clk = tegra_clk_register_divider("audio0_div", "audio0_doubler", 14822cb5efefSPeter De Schrijver clk_base + AUDIO_SYNC_DOUBLER, 0, 0, 24, 1, 14832cb5efefSPeter De Schrijver 0, &clk_doubler_lock); 14842cb5efefSPeter De Schrijver clk = tegra_clk_register_periph_gate("audio0_2x", "audio0_div", 14852cb5efefSPeter De Schrijver TEGRA_PERIPH_NO_RESET, clk_base, 1486d5ff89a8SPeter De Schrijver CLK_SET_RATE_PARENT, 113, 14872cb5efefSPeter De Schrijver periph_clk_enb_refcnt); 1488c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_AUDIO0_2X] = clk; 14892cb5efefSPeter De Schrijver 14902cb5efefSPeter De Schrijver /* audio1_2x */ 14912cb5efefSPeter De Schrijver clk = clk_register_fixed_factor(NULL, "audio1_doubler", "audio1", 14922cb5efefSPeter De Schrijver CLK_SET_RATE_PARENT, 2, 1); 14932cb5efefSPeter De Schrijver clk = tegra_clk_register_divider("audio1_div", "audio1_doubler", 14942cb5efefSPeter De Schrijver clk_base + AUDIO_SYNC_DOUBLER, 0, 0, 25, 1, 14952cb5efefSPeter De Schrijver 0, &clk_doubler_lock); 14962cb5efefSPeter De Schrijver clk = tegra_clk_register_periph_gate("audio1_2x", "audio1_div", 14972cb5efefSPeter De Schrijver TEGRA_PERIPH_NO_RESET, clk_base, 1498d5ff89a8SPeter De Schrijver CLK_SET_RATE_PARENT, 114, 14992cb5efefSPeter De Schrijver periph_clk_enb_refcnt); 1500c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_AUDIO1_2X] = clk; 15012cb5efefSPeter De Schrijver 15022cb5efefSPeter De Schrijver /* audio2_2x */ 15032cb5efefSPeter De Schrijver clk = clk_register_fixed_factor(NULL, "audio2_doubler", "audio2", 15042cb5efefSPeter De Schrijver CLK_SET_RATE_PARENT, 2, 1); 15052cb5efefSPeter De Schrijver clk = tegra_clk_register_divider("audio2_div", "audio2_doubler", 15062cb5efefSPeter De Schrijver clk_base + AUDIO_SYNC_DOUBLER, 0, 0, 26, 1, 15072cb5efefSPeter De Schrijver 0, &clk_doubler_lock); 15082cb5efefSPeter De Schrijver clk = tegra_clk_register_periph_gate("audio2_2x", "audio2_div", 15092cb5efefSPeter De Schrijver TEGRA_PERIPH_NO_RESET, clk_base, 1510d5ff89a8SPeter De Schrijver CLK_SET_RATE_PARENT, 115, 15112cb5efefSPeter De Schrijver periph_clk_enb_refcnt); 1512c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_AUDIO2_2X] = clk; 15132cb5efefSPeter De Schrijver 15142cb5efefSPeter De Schrijver /* audio3_2x */ 15152cb5efefSPeter De Schrijver clk = clk_register_fixed_factor(NULL, "audio3_doubler", "audio3", 15162cb5efefSPeter De Schrijver CLK_SET_RATE_PARENT, 2, 1); 15172cb5efefSPeter De Schrijver clk = tegra_clk_register_divider("audio3_div", "audio3_doubler", 15182cb5efefSPeter De Schrijver clk_base + AUDIO_SYNC_DOUBLER, 0, 0, 27, 1, 15192cb5efefSPeter De Schrijver 0, &clk_doubler_lock); 15202cb5efefSPeter De Schrijver clk = tegra_clk_register_periph_gate("audio3_2x", "audio3_div", 15212cb5efefSPeter De Schrijver TEGRA_PERIPH_NO_RESET, clk_base, 1522d5ff89a8SPeter De Schrijver CLK_SET_RATE_PARENT, 116, 15232cb5efefSPeter De Schrijver periph_clk_enb_refcnt); 1524c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_AUDIO3_2X] = clk; 15252cb5efefSPeter De Schrijver 15262cb5efefSPeter De Schrijver /* audio4_2x */ 15272cb5efefSPeter De Schrijver clk = clk_register_fixed_factor(NULL, "audio4_doubler", "audio4", 15282cb5efefSPeter De Schrijver CLK_SET_RATE_PARENT, 2, 1); 15292cb5efefSPeter De Schrijver clk = tegra_clk_register_divider("audio4_div", "audio4_doubler", 15302cb5efefSPeter De Schrijver clk_base + AUDIO_SYNC_DOUBLER, 0, 0, 28, 1, 15312cb5efefSPeter De Schrijver 0, &clk_doubler_lock); 15322cb5efefSPeter De Schrijver clk = tegra_clk_register_periph_gate("audio4_2x", "audio4_div", 15332cb5efefSPeter De Schrijver TEGRA_PERIPH_NO_RESET, clk_base, 1534d5ff89a8SPeter De Schrijver CLK_SET_RATE_PARENT, 117, 15352cb5efefSPeter De Schrijver periph_clk_enb_refcnt); 1536c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_AUDIO4_2X] = clk; 15372cb5efefSPeter De Schrijver 15382cb5efefSPeter De Schrijver /* spdif_2x */ 15392cb5efefSPeter De Schrijver clk = clk_register_fixed_factor(NULL, "spdif_doubler", "spdif", 15402cb5efefSPeter De Schrijver CLK_SET_RATE_PARENT, 2, 1); 15412cb5efefSPeter De Schrijver clk = tegra_clk_register_divider("spdif_div", "spdif_doubler", 15422cb5efefSPeter De Schrijver clk_base + AUDIO_SYNC_DOUBLER, 0, 0, 29, 1, 15432cb5efefSPeter De Schrijver 0, &clk_doubler_lock); 15442cb5efefSPeter De Schrijver clk = tegra_clk_register_periph_gate("spdif_2x", "spdif_div", 15452cb5efefSPeter De Schrijver TEGRA_PERIPH_NO_RESET, clk_base, 15462cb5efefSPeter De Schrijver CLK_SET_RATE_PARENT, 118, 1547d5ff89a8SPeter De Schrijver periph_clk_enb_refcnt); 1548c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_SPDIF_2X] = clk; 15492cb5efefSPeter De Schrijver } 15502cb5efefSPeter De Schrijver 15512cb5efefSPeter De Schrijver static void __init tegra114_pmc_clk_init(void __iomem *pmc_base) 15522cb5efefSPeter De Schrijver { 15532cb5efefSPeter De Schrijver struct clk *clk; 15542cb5efefSPeter De Schrijver 15552cb5efefSPeter De Schrijver /* clk_out_1 */ 15562cb5efefSPeter De Schrijver clk = clk_register_mux(NULL, "clk_out_1_mux", clk_out1_parents, 1557819c1de3SJames Hogan ARRAY_SIZE(clk_out1_parents), 1558819c1de3SJames Hogan CLK_SET_RATE_NO_REPARENT, 15592cb5efefSPeter De Schrijver pmc_base + PMC_CLK_OUT_CNTRL, 6, 3, 0, 15602cb5efefSPeter De Schrijver &clk_out_lock); 1561c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_CLK_OUT_1_MUX] = clk; 15622cb5efefSPeter De Schrijver clk = clk_register_gate(NULL, "clk_out_1", "clk_out_1_mux", 0, 15632cb5efefSPeter De Schrijver pmc_base + PMC_CLK_OUT_CNTRL, 2, 0, 15642cb5efefSPeter De Schrijver &clk_out_lock); 1565c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_CLK_OUT_1] = clk; 15662cb5efefSPeter De Schrijver 15672cb5efefSPeter De Schrijver /* clk_out_2 */ 15682cb5efefSPeter De Schrijver clk = clk_register_mux(NULL, "clk_out_2_mux", clk_out2_parents, 1569819c1de3SJames Hogan ARRAY_SIZE(clk_out2_parents), 1570819c1de3SJames Hogan CLK_SET_RATE_NO_REPARENT, 15712cb5efefSPeter De Schrijver pmc_base + PMC_CLK_OUT_CNTRL, 14, 3, 0, 15722cb5efefSPeter De Schrijver &clk_out_lock); 1573c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_CLK_OUT_2_MUX] = clk; 15742cb5efefSPeter De Schrijver clk = clk_register_gate(NULL, "clk_out_2", "clk_out_2_mux", 0, 15752cb5efefSPeter De Schrijver pmc_base + PMC_CLK_OUT_CNTRL, 10, 0, 15762cb5efefSPeter De Schrijver &clk_out_lock); 1577c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_CLK_OUT_2] = clk; 15782cb5efefSPeter De Schrijver 15792cb5efefSPeter De Schrijver /* clk_out_3 */ 15802cb5efefSPeter De Schrijver clk = clk_register_mux(NULL, "clk_out_3_mux", clk_out3_parents, 1581819c1de3SJames Hogan ARRAY_SIZE(clk_out3_parents), 1582819c1de3SJames Hogan CLK_SET_RATE_NO_REPARENT, 15832cb5efefSPeter De Schrijver pmc_base + PMC_CLK_OUT_CNTRL, 22, 3, 0, 15842cb5efefSPeter De Schrijver &clk_out_lock); 1585c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_CLK_OUT_3_MUX] = clk; 15862cb5efefSPeter De Schrijver clk = clk_register_gate(NULL, "clk_out_3", "clk_out_3_mux", 0, 15872cb5efefSPeter De Schrijver pmc_base + PMC_CLK_OUT_CNTRL, 18, 0, 15882cb5efefSPeter De Schrijver &clk_out_lock); 1589c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_CLK_OUT_3] = clk; 15902cb5efefSPeter De Schrijver 15912cb5efefSPeter De Schrijver /* blink */ 15929139227dSAlexandre Courbot /* clear the blink timer register to directly output clk_32k */ 15939139227dSAlexandre Courbot writel_relaxed(0, pmc_base + PMC_BLINK_TIMER); 15942cb5efefSPeter De Schrijver clk = clk_register_gate(NULL, "blink_override", "clk_32k", 0, 15952cb5efefSPeter De Schrijver pmc_base + PMC_DPD_PADS_ORIDE, 15962cb5efefSPeter De Schrijver PMC_DPD_PADS_ORIDE_BLINK_ENB, 0, NULL); 15972cb5efefSPeter De Schrijver clk = clk_register_gate(NULL, "blink", "blink_override", 0, 15982cb5efefSPeter De Schrijver pmc_base + PMC_CTRL, 15992cb5efefSPeter De Schrijver PMC_CTRL_BLINK_ENB, 0, NULL); 1600c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_BLINK] = clk; 16012cb5efefSPeter De Schrijver 16022cb5efefSPeter De Schrijver } 16032cb5efefSPeter De Schrijver 16042cb5efefSPeter De Schrijver static const char *sclk_parents[] = { "clk_m", "pll_c_out1", "pll_p_out4", 160529b09447SPeter De Schrijver "pll_p", "pll_p_out2", "unused", 16062cb5efefSPeter De Schrijver "clk_32k", "pll_m_out1" }; 16072cb5efefSPeter De Schrijver 16082cb5efefSPeter De Schrijver static const char *cclk_g_parents[] = { "clk_m", "pll_c", "clk_32k", "pll_m", 16092cb5efefSPeter De Schrijver "pll_p", "pll_p_out4", "unused", 16102cb5efefSPeter De Schrijver "unused", "pll_x" }; 16112cb5efefSPeter De Schrijver 16122cb5efefSPeter De Schrijver static const char *cclk_lp_parents[] = { "clk_m", "pll_c", "clk_32k", "pll_m", 16132cb5efefSPeter De Schrijver "pll_p", "pll_p_out4", "unused", 16142cb5efefSPeter De Schrijver "unused", "pll_x", "pll_x_out0" }; 16152cb5efefSPeter De Schrijver 16162cb5efefSPeter De Schrijver static void __init tegra114_super_clk_init(void __iomem *clk_base) 16172cb5efefSPeter De Schrijver { 16182cb5efefSPeter De Schrijver struct clk *clk; 16192cb5efefSPeter De Schrijver 16202cb5efefSPeter De Schrijver /* CCLKG */ 16212cb5efefSPeter De Schrijver clk = tegra_clk_register_super_mux("cclk_g", cclk_g_parents, 16222cb5efefSPeter De Schrijver ARRAY_SIZE(cclk_g_parents), 16232cb5efefSPeter De Schrijver CLK_SET_RATE_PARENT, 16242cb5efefSPeter De Schrijver clk_base + CCLKG_BURST_POLICY, 16252cb5efefSPeter De Schrijver 0, 4, 0, 0, NULL); 1626c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_CCLK_G] = clk; 16272cb5efefSPeter De Schrijver 16282cb5efefSPeter De Schrijver /* CCLKLP */ 16292cb5efefSPeter De Schrijver clk = tegra_clk_register_super_mux("cclk_lp", cclk_lp_parents, 16302cb5efefSPeter De Schrijver ARRAY_SIZE(cclk_lp_parents), 16312cb5efefSPeter De Schrijver CLK_SET_RATE_PARENT, 16322cb5efefSPeter De Schrijver clk_base + CCLKLP_BURST_POLICY, 16332cb5efefSPeter De Schrijver 0, 4, 8, 9, NULL); 1634c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_CCLK_LP] = clk; 16352cb5efefSPeter De Schrijver 16362cb5efefSPeter De Schrijver /* SCLK */ 16372cb5efefSPeter De Schrijver clk = tegra_clk_register_super_mux("sclk", sclk_parents, 16382cb5efefSPeter De Schrijver ARRAY_SIZE(sclk_parents), 16392cb5efefSPeter De Schrijver CLK_SET_RATE_PARENT, 16402cb5efefSPeter De Schrijver clk_base + SCLK_BURST_POLICY, 16412cb5efefSPeter De Schrijver 0, 4, 0, 0, NULL); 1642c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_SCLK] = clk; 16432cb5efefSPeter De Schrijver 16442cb5efefSPeter De Schrijver /* HCLK */ 16452cb5efefSPeter De Schrijver clk = clk_register_divider(NULL, "hclk_div", "sclk", 0, 16462cb5efefSPeter De Schrijver clk_base + SYSTEM_CLK_RATE, 4, 2, 0, 16472cb5efefSPeter De Schrijver &sysrate_lock); 16482cb5efefSPeter De Schrijver clk = clk_register_gate(NULL, "hclk", "hclk_div", CLK_SET_RATE_PARENT | 16492cb5efefSPeter De Schrijver CLK_IGNORE_UNUSED, clk_base + SYSTEM_CLK_RATE, 16502cb5efefSPeter De Schrijver 7, CLK_GATE_SET_TO_DISABLE, &sysrate_lock); 1651c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_HCLK] = clk; 16522cb5efefSPeter De Schrijver 16532cb5efefSPeter De Schrijver /* PCLK */ 16542cb5efefSPeter De Schrijver clk = clk_register_divider(NULL, "pclk_div", "hclk", 0, 16552cb5efefSPeter De Schrijver clk_base + SYSTEM_CLK_RATE, 0, 2, 0, 16562cb5efefSPeter De Schrijver &sysrate_lock); 16572cb5efefSPeter De Schrijver clk = clk_register_gate(NULL, "pclk", "pclk_div", CLK_SET_RATE_PARENT | 16582cb5efefSPeter De Schrijver CLK_IGNORE_UNUSED, clk_base + SYSTEM_CLK_RATE, 16592cb5efefSPeter De Schrijver 3, CLK_GATE_SET_TO_DISABLE, &sysrate_lock); 1660c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_PCLK] = clk; 16612cb5efefSPeter De Schrijver } 16622cb5efefSPeter De Schrijver 16632cb5efefSPeter De Schrijver static struct tegra_periph_init_data tegra_periph_clk_list[] = { 166473d37e4cSPeter De Schrijver TEGRA_INIT_DATA_MUX("i2s0", mux_pllaout0_audio0_2x_pllp_clkm, CLK_SOURCE_I2S0, 30, TEGRA_PERIPH_ON_APB, TEGRA114_CLK_I2S0), 166573d37e4cSPeter De Schrijver TEGRA_INIT_DATA_MUX("i2s1", mux_pllaout0_audio1_2x_pllp_clkm, CLK_SOURCE_I2S1, 11, TEGRA_PERIPH_ON_APB, TEGRA114_CLK_I2S1), 166673d37e4cSPeter De Schrijver TEGRA_INIT_DATA_MUX("i2s2", mux_pllaout0_audio2_2x_pllp_clkm, CLK_SOURCE_I2S2, 18, TEGRA_PERIPH_ON_APB, TEGRA114_CLK_I2S2), 166773d37e4cSPeter De Schrijver TEGRA_INIT_DATA_MUX("i2s3", mux_pllaout0_audio3_2x_pllp_clkm, CLK_SOURCE_I2S3, 101, TEGRA_PERIPH_ON_APB, TEGRA114_CLK_I2S3), 166873d37e4cSPeter De Schrijver TEGRA_INIT_DATA_MUX("i2s4", mux_pllaout0_audio4_2x_pllp_clkm, CLK_SOURCE_I2S4, 102, TEGRA_PERIPH_ON_APB, TEGRA114_CLK_I2S4), 166973d37e4cSPeter De Schrijver TEGRA_INIT_DATA_MUX("spdif_out", mux_pllaout0_audio_2x_pllp_clkm, CLK_SOURCE_SPDIF_OUT, 10, TEGRA_PERIPH_ON_APB, TEGRA114_CLK_SPDIF_OUT), 167073d37e4cSPeter De Schrijver TEGRA_INIT_DATA_MUX("spdif_in", mux_pllp_pllc_pllm, CLK_SOURCE_SPDIF_IN, 10, TEGRA_PERIPH_ON_APB, TEGRA114_CLK_SPDIF_IN), 167173d37e4cSPeter De Schrijver TEGRA_INIT_DATA_MUX("pwm", mux_pllp_pllc_clk32_clkm, CLK_SOURCE_PWM, 17, TEGRA_PERIPH_ON_APB, TEGRA114_CLK_PWM), 167273d37e4cSPeter De Schrijver TEGRA_INIT_DATA_MUX("adx", mux_plla_pllc_pllp_clkm, CLK_SOURCE_ADX, 154, TEGRA_PERIPH_ON_APB, TEGRA114_CLK_ADX), 167373d37e4cSPeter De Schrijver TEGRA_INIT_DATA_MUX("amx", mux_plla_pllc_pllp_clkm, CLK_SOURCE_AMX, 153, TEGRA_PERIPH_ON_APB, TEGRA114_CLK_AMX), 167473d37e4cSPeter De Schrijver TEGRA_INIT_DATA_MUX("hda", mux_pllp_pllc_pllm_clkm, CLK_SOURCE_HDA, 125, TEGRA_PERIPH_ON_APB, TEGRA114_CLK_HDA), 167573d37e4cSPeter De Schrijver TEGRA_INIT_DATA_MUX("hda2codec_2x", mux_pllp_pllc_pllm_clkm, CLK_SOURCE_HDA2CODEC_2X, 111, TEGRA_PERIPH_ON_APB, TEGRA114_CLK_HDA2CODEC_2X), 167673d37e4cSPeter De Schrijver TEGRA_INIT_DATA_MUX8("sbc1", mux_pllp_pllc2_c_c3_pllm_clkm, CLK_SOURCE_SBC1, 41, TEGRA_PERIPH_ON_APB, TEGRA114_CLK_SBC1), 167773d37e4cSPeter De Schrijver TEGRA_INIT_DATA_MUX8("sbc2", mux_pllp_pllc2_c_c3_pllm_clkm, CLK_SOURCE_SBC2, 44, TEGRA_PERIPH_ON_APB, TEGRA114_CLK_SBC2), 167873d37e4cSPeter De Schrijver TEGRA_INIT_DATA_MUX8("sbc3", mux_pllp_pllc2_c_c3_pllm_clkm, CLK_SOURCE_SBC3, 46, TEGRA_PERIPH_ON_APB, TEGRA114_CLK_SBC3), 167973d37e4cSPeter De Schrijver TEGRA_INIT_DATA_MUX8("sbc4", mux_pllp_pllc2_c_c3_pllm_clkm, CLK_SOURCE_SBC4, 68, TEGRA_PERIPH_ON_APB, TEGRA114_CLK_SBC4), 168073d37e4cSPeter De Schrijver TEGRA_INIT_DATA_MUX8("sbc5", mux_pllp_pllc2_c_c3_pllm_clkm, CLK_SOURCE_SBC5, 104, TEGRA_PERIPH_ON_APB, TEGRA114_CLK_SBC5), 168173d37e4cSPeter De Schrijver TEGRA_INIT_DATA_MUX8("sbc6", mux_pllp_pllc2_c_c3_pllm_clkm, CLK_SOURCE_SBC6, 105, TEGRA_PERIPH_ON_APB, TEGRA114_CLK_SBC6), 168273d37e4cSPeter De Schrijver TEGRA_INIT_DATA_MUX8("ndflash", mux_pllp_pllc2_c_c3_pllm_clkm, CLK_SOURCE_NDFLASH, 13, TEGRA_PERIPH_ON_APB, TEGRA114_CLK_NDSPEED), 168373d37e4cSPeter De Schrijver TEGRA_INIT_DATA_MUX8("ndspeed", mux_pllp_pllc2_c_c3_pllm_clkm, CLK_SOURCE_NDSPEED, 80, TEGRA_PERIPH_ON_APB, TEGRA114_CLK_NDSPEED), 168473d37e4cSPeter De Schrijver TEGRA_INIT_DATA_MUX("vfir", mux_pllp_pllc_pllm_clkm, CLK_SOURCE_VFIR, 7, TEGRA_PERIPH_ON_APB, TEGRA114_CLK_VFIR), 168573d37e4cSPeter De Schrijver TEGRA_INIT_DATA_MUX("sdmmc1", mux_pllp_pllc_pllm_clkm, CLK_SOURCE_SDMMC1, 14, 0, TEGRA114_CLK_SDMMC1), 168673d37e4cSPeter De Schrijver TEGRA_INIT_DATA_MUX("sdmmc2", mux_pllp_pllc_pllm_clkm, CLK_SOURCE_SDMMC2, 9, 0, TEGRA114_CLK_SDMMC2), 168773d37e4cSPeter De Schrijver TEGRA_INIT_DATA_MUX("sdmmc3", mux_pllp_pllc_pllm_clkm, CLK_SOURCE_SDMMC3, 69, 0, TEGRA114_CLK_SDMMC3), 168873d37e4cSPeter De Schrijver TEGRA_INIT_DATA_MUX("sdmmc4", mux_pllp_pllc_pllm_clkm, CLK_SOURCE_SDMMC4, 15, 0, TEGRA114_CLK_SDMMC4), 168973d37e4cSPeter De Schrijver TEGRA_INIT_DATA_INT8("vde", mux_pllp_pllc2_c_c3_pllm_clkm, CLK_SOURCE_VDE, 61, 0, TEGRA114_CLK_VDE), 169073d37e4cSPeter De Schrijver TEGRA_INIT_DATA_MUX_FLAGS("csite", mux_pllp_pllc_pllm_clkm, CLK_SOURCE_CSITE, 73, TEGRA_PERIPH_ON_APB, TEGRA114_CLK_CSITE, CLK_IGNORE_UNUSED), 169173d37e4cSPeter De Schrijver TEGRA_INIT_DATA_MUX("la", mux_pllp_pllc_pllm_clkm, CLK_SOURCE_LA, 76, TEGRA_PERIPH_ON_APB, TEGRA114_CLK_LA), 169273d37e4cSPeter De Schrijver TEGRA_INIT_DATA_MUX("trace", mux_pllp_pllc_pllm_clkm, CLK_SOURCE_TRACE, 77, TEGRA_PERIPH_ON_APB, TEGRA114_CLK_TRACE), 169373d37e4cSPeter De Schrijver TEGRA_INIT_DATA_MUX("owr", mux_pllp_pllc_pllm_clkm, CLK_SOURCE_OWR, 71, TEGRA_PERIPH_ON_APB, TEGRA114_CLK_OWR), 169473d37e4cSPeter De Schrijver TEGRA_INIT_DATA_MUX("nor", mux_pllp_pllc_pllm_clkm, CLK_SOURCE_NOR, 42, 0, TEGRA114_CLK_NOR), 169573d37e4cSPeter De Schrijver TEGRA_INIT_DATA_MUX("mipi", mux_pllp_pllc_pllm_clkm, CLK_SOURCE_MIPI, 50, TEGRA_PERIPH_ON_APB, TEGRA114_CLK_MIPI), 169673d37e4cSPeter De Schrijver TEGRA_INIT_DATA_I2C("i2c1", mux_pllp_clkm, CLK_SOURCE_I2C1, 12, TEGRA114_CLK_I2C1), 169773d37e4cSPeter De Schrijver TEGRA_INIT_DATA_I2C("i2c2", mux_pllp_clkm, CLK_SOURCE_I2C2, 54, TEGRA114_CLK_I2C2), 169873d37e4cSPeter De Schrijver TEGRA_INIT_DATA_I2C("i2c3", mux_pllp_clkm, CLK_SOURCE_I2C3, 67, TEGRA114_CLK_I2C3), 169973d37e4cSPeter De Schrijver TEGRA_INIT_DATA_I2C("i2c4", mux_pllp_clkm, CLK_SOURCE_I2C4, 103, TEGRA114_CLK_I2C4), 170073d37e4cSPeter De Schrijver TEGRA_INIT_DATA_I2C("i2c5", mux_pllp_clkm, CLK_SOURCE_I2C5, 47, TEGRA114_CLK_I2C5), 170173d37e4cSPeter De Schrijver TEGRA_INIT_DATA_UART("uarta", mux_pllp_pllc_pllm_clkm, CLK_SOURCE_UARTA, 6, TEGRA114_CLK_UARTA), 170273d37e4cSPeter De Schrijver TEGRA_INIT_DATA_UART("uartb", mux_pllp_pllc_pllm_clkm, CLK_SOURCE_UARTB, 7, TEGRA114_CLK_UARTB), 170373d37e4cSPeter De Schrijver TEGRA_INIT_DATA_UART("uartc", mux_pllp_pllc_pllm_clkm, CLK_SOURCE_UARTC, 55, TEGRA114_CLK_UARTC), 170473d37e4cSPeter De Schrijver TEGRA_INIT_DATA_UART("uartd", mux_pllp_pllc_pllm_clkm, CLK_SOURCE_UARTD, 65, TEGRA114_CLK_UARTD), 170573d37e4cSPeter De Schrijver TEGRA_INIT_DATA_INT8("3d", mux_pllm_pllc2_c_c3_pllp_plla, CLK_SOURCE_3D, 24, 0, TEGRA114_CLK_GR3D), 170673d37e4cSPeter De Schrijver TEGRA_INIT_DATA_INT8("2d", mux_pllm_pllc2_c_c3_pllp_plla, CLK_SOURCE_2D, 21, 0, TEGRA114_CLK_GR2D), 170773d37e4cSPeter De Schrijver TEGRA_INIT_DATA_MUX("vi_sensor", mux_pllm_pllc2_c_c3_pllp_plla, CLK_SOURCE_VI_SENSOR, 20, TEGRA_PERIPH_NO_RESET, TEGRA114_CLK_VI_SENSOR), 170873d37e4cSPeter De Schrijver TEGRA_INIT_DATA_INT8("vi", mux_pllm_pllc2_c_c3_pllp_plla, CLK_SOURCE_VI, 20, 0, TEGRA114_CLK_VI), 170973d37e4cSPeter De Schrijver TEGRA_INIT_DATA_INT8("epp", mux_pllm_pllc2_c_c3_pllp_plla, CLK_SOURCE_EPP, 19, 0, TEGRA114_CLK_EPP), 171073d37e4cSPeter De Schrijver TEGRA_INIT_DATA_INT8("msenc", mux_pllm_pllc2_c_c3_pllp_plla, CLK_SOURCE_MSENC, 91, TEGRA_PERIPH_WAR_1005168, TEGRA114_CLK_MSENC), 171173d37e4cSPeter De Schrijver TEGRA_INIT_DATA_INT8("tsec", mux_pllp_pllc2_c_c3_pllm_clkm, CLK_SOURCE_TSEC, 83, 0, TEGRA114_CLK_TSEC), 171273d37e4cSPeter De Schrijver TEGRA_INIT_DATA_INT8("host1x", mux_pllm_pllc2_c_c3_pllp_plla, CLK_SOURCE_HOST1X, 28, 0, TEGRA114_CLK_HOST1X), 171373d37e4cSPeter De Schrijver TEGRA_INIT_DATA_MUX8("hdmi", mux_pllp_pllm_plld_plla_pllc_plld2_clkm, CLK_SOURCE_HDMI, 51, 0, TEGRA114_CLK_HDMI), 171473d37e4cSPeter De Schrijver TEGRA_INIT_DATA_MUX("cilab", mux_pllp_pllc_clkm, CLK_SOURCE_CILAB, 144, 0, TEGRA114_CLK_CILAB), 171573d37e4cSPeter De Schrijver TEGRA_INIT_DATA_MUX("cilcd", mux_pllp_pllc_clkm, CLK_SOURCE_CILCD, 145, 0, TEGRA114_CLK_CILCD), 171673d37e4cSPeter De Schrijver TEGRA_INIT_DATA_MUX("cile", mux_pllp_pllc_clkm, CLK_SOURCE_CILE, 146, 0, TEGRA114_CLK_CILE), 171773d37e4cSPeter De Schrijver TEGRA_INIT_DATA_MUX("dsialp", mux_pllp_pllc_clkm, CLK_SOURCE_DSIALP, 147, 0, TEGRA114_CLK_DSIALP), 171873d37e4cSPeter De Schrijver TEGRA_INIT_DATA_MUX("dsiblp", mux_pllp_pllc_clkm, CLK_SOURCE_DSIBLP, 148, 0, TEGRA114_CLK_DSIBLP), 171973d37e4cSPeter De Schrijver TEGRA_INIT_DATA_MUX("tsensor", mux_pllp_pllc_clkm_clk32, CLK_SOURCE_TSENSOR, 100, TEGRA_PERIPH_ON_APB, TEGRA114_CLK_TSENSOR), 172073d37e4cSPeter De Schrijver TEGRA_INIT_DATA_MUX("actmon", mux_pllp_pllc_clk32_clkm, CLK_SOURCE_ACTMON, 119, 0, TEGRA114_CLK_ACTMON), 172173d37e4cSPeter De Schrijver TEGRA_INIT_DATA_MUX8("extern1", mux_plla_clk32_pllp_clkm_plle, CLK_SOURCE_EXTERN1, 120, 0, TEGRA114_CLK_EXTERN1), 172273d37e4cSPeter De Schrijver TEGRA_INIT_DATA_MUX8("extern2", mux_plla_clk32_pllp_clkm_plle, CLK_SOURCE_EXTERN2, 121, 0, TEGRA114_CLK_EXTERN2), 172373d37e4cSPeter De Schrijver TEGRA_INIT_DATA_MUX8("extern3", mux_plla_clk32_pllp_clkm_plle, CLK_SOURCE_EXTERN3, 122, 0, TEGRA114_CLK_EXTERN3), 172473d37e4cSPeter De Schrijver TEGRA_INIT_DATA_MUX("i2cslow", mux_pllp_pllc_clk32_clkm, CLK_SOURCE_I2CSLOW, 81, TEGRA_PERIPH_ON_APB, TEGRA114_CLK_I2CSLOW), 172573d37e4cSPeter De Schrijver TEGRA_INIT_DATA_INT8("se", mux_pllp_pllc2_c_c3_pllm_clkm, CLK_SOURCE_SE, 127, TEGRA_PERIPH_ON_APB, TEGRA114_CLK_SE), 172673d37e4cSPeter De Schrijver TEGRA_INIT_DATA_INT_FLAGS("mselect", mux_pllp_clkm, CLK_SOURCE_MSELECT, 99, 0, TEGRA114_CLK_MSELECT, CLK_IGNORE_UNUSED), 172773d37e4cSPeter De Schrijver TEGRA_INIT_DATA_MUX("dfll_ref", mux_pllp_clkm, CLK_SOURCE_DFLL_REF, 155, TEGRA_PERIPH_ON_APB, TEGRA114_CLK_DFLL_REF), 172873d37e4cSPeter De Schrijver TEGRA_INIT_DATA_MUX("dfll_soc", mux_pllp_clkm, CLK_SOURCE_DFLL_SOC, 155, TEGRA_PERIPH_ON_APB, TEGRA114_CLK_DFLL_SOC), 172973d37e4cSPeter De Schrijver TEGRA_INIT_DATA_MUX8("soc_therm", mux_pllm_pllc_pllp_plla, CLK_SOURCE_SOC_THERM, 78, TEGRA_PERIPH_ON_APB, TEGRA114_CLK_SOC_THERM), 173073d37e4cSPeter De Schrijver TEGRA_INIT_DATA_XUSB("xusb_host_src", mux_clkm_pllp_pllc_pllre, CLK_SOURCE_XUSB_HOST_SRC, 143, TEGRA_PERIPH_ON_APB | TEGRA_PERIPH_NO_RESET, TEGRA114_CLK_XUSB_HOST_SRC), 173173d37e4cSPeter De Schrijver TEGRA_INIT_DATA_XUSB("xusb_falcon_src", mux_clkm_pllp_pllc_pllre, CLK_SOURCE_XUSB_FALCON_SRC, 143, TEGRA_PERIPH_NO_RESET, TEGRA114_CLK_XUSB_FALCON_SRC), 173273d37e4cSPeter De Schrijver TEGRA_INIT_DATA_XUSB("xusb_fs_src", mux_clkm_48M_pllp_480M, CLK_SOURCE_XUSB_FS_SRC, 143, TEGRA_PERIPH_NO_RESET, TEGRA114_CLK_XUSB_FS_SRC), 173373d37e4cSPeter De Schrijver TEGRA_INIT_DATA_XUSB("xusb_ss_src", mux_clkm_pllre_clk32_480M_pllc_ref, CLK_SOURCE_XUSB_SS_SRC, 143, TEGRA_PERIPH_NO_RESET, TEGRA114_CLK_XUSB_SS_SRC), 173473d37e4cSPeter De Schrijver TEGRA_INIT_DATA_XUSB("xusb_dev_src", mux_clkm_pllp_pllc_pllre, CLK_SOURCE_XUSB_DEV_SRC, 95, TEGRA_PERIPH_ON_APB | TEGRA_PERIPH_NO_RESET, TEGRA114_CLK_XUSB_DEV_SRC), 173573d37e4cSPeter De Schrijver TEGRA_INIT_DATA_AUDIO("d_audio", CLK_SOURCE_D_AUDIO, 106, TEGRA_PERIPH_ON_APB, TEGRA114_CLK_D_AUDIO), 173673d37e4cSPeter De Schrijver TEGRA_INIT_DATA_AUDIO("dam0", CLK_SOURCE_DAM0, 108, TEGRA_PERIPH_ON_APB, TEGRA114_CLK_DAM0), 173773d37e4cSPeter De Schrijver TEGRA_INIT_DATA_AUDIO("dam1", CLK_SOURCE_DAM1, 109, TEGRA_PERIPH_ON_APB, TEGRA114_CLK_DAM1), 173873d37e4cSPeter De Schrijver TEGRA_INIT_DATA_AUDIO("dam2", CLK_SOURCE_DAM2, 110, TEGRA_PERIPH_ON_APB, TEGRA114_CLK_DAM2), 17392cb5efefSPeter De Schrijver }; 17402cb5efefSPeter De Schrijver 17412cb5efefSPeter De Schrijver static struct tegra_periph_init_data tegra_periph_nodiv_clk_list[] = { 174273d37e4cSPeter De Schrijver TEGRA_INIT_DATA_NODIV("disp1", mux_pllp_pllm_plld_plla_pllc_plld2_clkm, CLK_SOURCE_DISP1, 29, 7, 27, 0, TEGRA114_CLK_DISP1), 174373d37e4cSPeter De Schrijver TEGRA_INIT_DATA_NODIV("disp2", mux_pllp_pllm_plld_plla_pllc_plld2_clkm, CLK_SOURCE_DISP2, 29, 7, 26, 0, TEGRA114_CLK_DISP2), 17442cb5efefSPeter De Schrijver }; 17452cb5efefSPeter De Schrijver 17462cb5efefSPeter De Schrijver static __init void tegra114_periph_clk_init(void __iomem *clk_base) 17472cb5efefSPeter De Schrijver { 17482cb5efefSPeter De Schrijver struct tegra_periph_init_data *data; 17492cb5efefSPeter De Schrijver struct clk *clk; 17502cb5efefSPeter De Schrijver int i; 17512cb5efefSPeter De Schrijver u32 val; 17522cb5efefSPeter De Schrijver 17532cb5efefSPeter De Schrijver /* apbdma */ 17542cb5efefSPeter De Schrijver clk = tegra_clk_register_periph_gate("apbdma", "clk_m", 0, clk_base, 1755d5ff89a8SPeter De Schrijver 0, 34, periph_clk_enb_refcnt); 1756c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_APBDMA] = clk; 17572cb5efefSPeter De Schrijver 17582cb5efefSPeter De Schrijver /* rtc */ 17592cb5efefSPeter De Schrijver clk = tegra_clk_register_periph_gate("rtc", "clk_32k", 17602cb5efefSPeter De Schrijver TEGRA_PERIPH_ON_APB | 17612cb5efefSPeter De Schrijver TEGRA_PERIPH_NO_RESET, clk_base, 1762d5ff89a8SPeter De Schrijver 0, 4, periph_clk_enb_refcnt); 1763c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_RTC] = clk; 17642cb5efefSPeter De Schrijver 17652cb5efefSPeter De Schrijver /* kbc */ 17662cb5efefSPeter De Schrijver clk = tegra_clk_register_periph_gate("kbc", "clk_32k", 17672cb5efefSPeter De Schrijver TEGRA_PERIPH_ON_APB | 17682cb5efefSPeter De Schrijver TEGRA_PERIPH_NO_RESET, clk_base, 1769d5ff89a8SPeter De Schrijver 0, 36, periph_clk_enb_refcnt); 1770c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_KBC] = clk; 17712cb5efefSPeter De Schrijver 17722cb5efefSPeter De Schrijver /* timer */ 17732cb5efefSPeter De Schrijver clk = tegra_clk_register_periph_gate("timer", "clk_m", 0, clk_base, 1774d5ff89a8SPeter De Schrijver 0, 5, periph_clk_enb_refcnt); 1775c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_TIMER] = clk; 17762cb5efefSPeter De Schrijver 17772cb5efefSPeter De Schrijver /* kfuse */ 17782cb5efefSPeter De Schrijver clk = tegra_clk_register_periph_gate("kfuse", "clk_m", 17792cb5efefSPeter De Schrijver TEGRA_PERIPH_ON_APB, clk_base, 0, 40, 1780d5ff89a8SPeter De Schrijver periph_clk_enb_refcnt); 1781c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_KFUSE] = clk; 17822cb5efefSPeter De Schrijver 17832cb5efefSPeter De Schrijver /* fuse */ 17842cb5efefSPeter De Schrijver clk = tegra_clk_register_periph_gate("fuse", "clk_m", 17852cb5efefSPeter De Schrijver TEGRA_PERIPH_ON_APB, clk_base, 0, 39, 1786d5ff89a8SPeter De Schrijver periph_clk_enb_refcnt); 1787c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_FUSE] = clk; 17882cb5efefSPeter De Schrijver 17892cb5efefSPeter De Schrijver /* fuse_burn */ 17902cb5efefSPeter De Schrijver clk = tegra_clk_register_periph_gate("fuse_burn", "clk_m", 17912cb5efefSPeter De Schrijver TEGRA_PERIPH_ON_APB, clk_base, 0, 39, 1792d5ff89a8SPeter De Schrijver periph_clk_enb_refcnt); 1793c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_FUSE_BURN] = clk; 17942cb5efefSPeter De Schrijver 17952cb5efefSPeter De Schrijver /* apbif */ 17962cb5efefSPeter De Schrijver clk = tegra_clk_register_periph_gate("apbif", "clk_m", 17972cb5efefSPeter De Schrijver TEGRA_PERIPH_ON_APB, clk_base, 0, 107, 1798d5ff89a8SPeter De Schrijver periph_clk_enb_refcnt); 1799c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_APBIF] = clk; 18002cb5efefSPeter De Schrijver 18012cb5efefSPeter De Schrijver /* hda2hdmi */ 18022cb5efefSPeter De Schrijver clk = tegra_clk_register_periph_gate("hda2hdmi", "clk_m", 18032cb5efefSPeter De Schrijver TEGRA_PERIPH_ON_APB, clk_base, 0, 128, 1804d5ff89a8SPeter De Schrijver periph_clk_enb_refcnt); 1805c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_HDA2HDMI] = clk; 18062cb5efefSPeter De Schrijver 18072cb5efefSPeter De Schrijver /* vcp */ 18082cb5efefSPeter De Schrijver clk = tegra_clk_register_periph_gate("vcp", "clk_m", 0, clk_base, 0, 1809d5ff89a8SPeter De Schrijver 29, periph_clk_enb_refcnt); 1810c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_VCP] = clk; 18112cb5efefSPeter De Schrijver 18122cb5efefSPeter De Schrijver /* bsea */ 18132cb5efefSPeter De Schrijver clk = tegra_clk_register_periph_gate("bsea", "clk_m", 0, clk_base, 1814d5ff89a8SPeter De Schrijver 0, 62, periph_clk_enb_refcnt); 1815c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_BSEA] = clk; 18162cb5efefSPeter De Schrijver 18172cb5efefSPeter De Schrijver /* bsev */ 18182cb5efefSPeter De Schrijver clk = tegra_clk_register_periph_gate("bsev", "clk_m", 0, clk_base, 1819d5ff89a8SPeter De Schrijver 0, 63, periph_clk_enb_refcnt); 1820c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_BSEV] = clk; 18212cb5efefSPeter De Schrijver 18222cb5efefSPeter De Schrijver /* mipi-cal */ 18232cb5efefSPeter De Schrijver clk = tegra_clk_register_periph_gate("mipi-cal", "clk_m", 0, clk_base, 1824d5ff89a8SPeter De Schrijver 0, 56, periph_clk_enb_refcnt); 1825c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_MIPI_CAL] = clk; 18262cb5efefSPeter De Schrijver 18272cb5efefSPeter De Schrijver /* usbd */ 18282cb5efefSPeter De Schrijver clk = tegra_clk_register_periph_gate("usbd", "clk_m", 0, clk_base, 1829d5ff89a8SPeter De Schrijver 0, 22, periph_clk_enb_refcnt); 1830c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_USBD] = clk; 18312cb5efefSPeter De Schrijver 18322cb5efefSPeter De Schrijver /* usb2 */ 18332cb5efefSPeter De Schrijver clk = tegra_clk_register_periph_gate("usb2", "clk_m", 0, clk_base, 1834d5ff89a8SPeter De Schrijver 0, 58, periph_clk_enb_refcnt); 1835c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_USB2] = clk; 18362cb5efefSPeter De Schrijver 18372cb5efefSPeter De Schrijver /* usb3 */ 18382cb5efefSPeter De Schrijver clk = tegra_clk_register_periph_gate("usb3", "clk_m", 0, clk_base, 1839d5ff89a8SPeter De Schrijver 0, 59, periph_clk_enb_refcnt); 1840c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_USB3] = clk; 18412cb5efefSPeter De Schrijver 18422cb5efefSPeter De Schrijver /* csi */ 18432cb5efefSPeter De Schrijver clk = tegra_clk_register_periph_gate("csi", "pll_p_out3", 0, clk_base, 1844d5ff89a8SPeter De Schrijver 0, 52, periph_clk_enb_refcnt); 1845c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_CSI] = clk; 18462cb5efefSPeter De Schrijver 18472cb5efefSPeter De Schrijver /* isp */ 18482cb5efefSPeter De Schrijver clk = tegra_clk_register_periph_gate("isp", "clk_m", 0, clk_base, 0, 1849d5ff89a8SPeter De Schrijver 23, periph_clk_enb_refcnt); 1850c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_ISP] = clk; 18512cb5efefSPeter De Schrijver 18522cb5efefSPeter De Schrijver /* csus */ 18532cb5efefSPeter De Schrijver clk = tegra_clk_register_periph_gate("csus", "clk_m", 18542cb5efefSPeter De Schrijver TEGRA_PERIPH_NO_RESET, clk_base, 0, 92, 1855d5ff89a8SPeter De Schrijver periph_clk_enb_refcnt); 1856c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_CSUS] = clk; 18572cb5efefSPeter De Schrijver 18582cb5efefSPeter De Schrijver /* dds */ 18592cb5efefSPeter De Schrijver clk = tegra_clk_register_periph_gate("dds", "clk_m", 18602cb5efefSPeter De Schrijver TEGRA_PERIPH_ON_APB, clk_base, 0, 150, 1861d5ff89a8SPeter De Schrijver periph_clk_enb_refcnt); 1862c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_DDS] = clk; 18632cb5efefSPeter De Schrijver 18642cb5efefSPeter De Schrijver /* dp2 */ 18652cb5efefSPeter De Schrijver clk = tegra_clk_register_periph_gate("dp2", "clk_m", 18662cb5efefSPeter De Schrijver TEGRA_PERIPH_ON_APB, clk_base, 0, 152, 1867d5ff89a8SPeter De Schrijver periph_clk_enb_refcnt); 1868c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_DP2] = clk; 18692cb5efefSPeter De Schrijver 18702cb5efefSPeter De Schrijver /* dtv */ 18712cb5efefSPeter De Schrijver clk = tegra_clk_register_periph_gate("dtv", "clk_m", 18722cb5efefSPeter De Schrijver TEGRA_PERIPH_ON_APB, clk_base, 0, 79, 1873d5ff89a8SPeter De Schrijver periph_clk_enb_refcnt); 1874c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_DTV] = clk; 18752cb5efefSPeter De Schrijver 18762cb5efefSPeter De Schrijver /* dsia */ 18772cb5efefSPeter De Schrijver clk = clk_register_mux(NULL, "dsia_mux", mux_plld_out0_plld2_out0, 1878819c1de3SJames Hogan ARRAY_SIZE(mux_plld_out0_plld2_out0), 1879819c1de3SJames Hogan CLK_SET_RATE_NO_REPARENT, 18802cb5efefSPeter De Schrijver clk_base + PLLD_BASE, 25, 1, 0, &pll_d_lock); 1881c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_DSIA_MUX] = clk; 18822cb5efefSPeter De Schrijver clk = tegra_clk_register_periph_gate("dsia", "dsia_mux", 0, clk_base, 1883d5ff89a8SPeter De Schrijver 0, 48, periph_clk_enb_refcnt); 1884c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_DSIA] = clk; 18852cb5efefSPeter De Schrijver 18862cb5efefSPeter De Schrijver /* dsib */ 18872cb5efefSPeter De Schrijver clk = clk_register_mux(NULL, "dsib_mux", mux_plld_out0_plld2_out0, 1888819c1de3SJames Hogan ARRAY_SIZE(mux_plld_out0_plld2_out0), 1889819c1de3SJames Hogan CLK_SET_RATE_NO_REPARENT, 18902cb5efefSPeter De Schrijver clk_base + PLLD2_BASE, 25, 1, 0, &pll_d2_lock); 1891c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_DSIB_MUX] = clk; 18922cb5efefSPeter De Schrijver clk = tegra_clk_register_periph_gate("dsib", "dsib_mux", 0, clk_base, 1893d5ff89a8SPeter De Schrijver 0, 82, periph_clk_enb_refcnt); 1894c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_DSIB] = clk; 18952cb5efefSPeter De Schrijver 18962cb5efefSPeter De Schrijver /* xusb_hs_src */ 18972cb5efefSPeter De Schrijver val = readl(clk_base + CLK_SOURCE_XUSB_SS_SRC); 18982cb5efefSPeter De Schrijver val |= BIT(25); /* always select PLLU_60M */ 18992cb5efefSPeter De Schrijver writel(val, clk_base + CLK_SOURCE_XUSB_SS_SRC); 19002cb5efefSPeter De Schrijver 19012cb5efefSPeter De Schrijver clk = clk_register_fixed_factor(NULL, "xusb_hs_src", "pll_u_60M", 0, 19022cb5efefSPeter De Schrijver 1, 1); 1903c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_XUSB_HS_SRC] = clk; 19042cb5efefSPeter De Schrijver 19052cb5efefSPeter De Schrijver /* xusb_host */ 19062cb5efefSPeter De Schrijver clk = tegra_clk_register_periph_gate("xusb_host", "xusb_host_src", 0, 1907d5ff89a8SPeter De Schrijver clk_base, 0, 89, periph_clk_enb_refcnt); 1908c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_XUSB_HOST] = clk; 19092cb5efefSPeter De Schrijver 19102cb5efefSPeter De Schrijver /* xusb_ss */ 19112cb5efefSPeter De Schrijver clk = tegra_clk_register_periph_gate("xusb_ss", "xusb_ss_src", 0, 1912d5ff89a8SPeter De Schrijver clk_base, 0, 156, periph_clk_enb_refcnt); 1913c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_XUSB_HOST] = clk; 19142cb5efefSPeter De Schrijver 19152cb5efefSPeter De Schrijver /* xusb_dev */ 19162cb5efefSPeter De Schrijver clk = tegra_clk_register_periph_gate("xusb_dev", "xusb_dev_src", 0, 1917d5ff89a8SPeter De Schrijver clk_base, 0, 95, periph_clk_enb_refcnt); 1918c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_XUSB_DEV] = clk; 19192cb5efefSPeter De Schrijver 19202cb5efefSPeter De Schrijver /* emc */ 19212cb5efefSPeter De Schrijver clk = clk_register_mux(NULL, "emc_mux", mux_pllmcp_clkm, 1922819c1de3SJames Hogan ARRAY_SIZE(mux_pllmcp_clkm), 1923819c1de3SJames Hogan CLK_SET_RATE_NO_REPARENT, 19242cb5efefSPeter De Schrijver clk_base + CLK_SOURCE_EMC, 19252cb5efefSPeter De Schrijver 29, 3, 0, NULL); 19262cb5efefSPeter De Schrijver clk = tegra_clk_register_periph_gate("emc", "emc_mux", 0, clk_base, 1927d5ff89a8SPeter De Schrijver CLK_IGNORE_UNUSED, 57, periph_clk_enb_refcnt); 1928c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_EMC] = clk; 19292cb5efefSPeter De Schrijver 19302cb5efefSPeter De Schrijver for (i = 0; i < ARRAY_SIZE(tegra_periph_clk_list); i++) { 19312cb5efefSPeter De Schrijver data = &tegra_periph_clk_list[i]; 1932d5ff89a8SPeter De Schrijver 1933d5ff89a8SPeter De Schrijver clk = tegra_clk_register_periph(data->name, 1934d5ff89a8SPeter De Schrijver data->parent_names, data->num_parents, &data->periph, 19352cb5efefSPeter De Schrijver clk_base, data->offset, data->flags); 19362cb5efefSPeter De Schrijver clks[data->clk_id] = clk; 19372cb5efefSPeter De Schrijver } 19382cb5efefSPeter De Schrijver 19392cb5efefSPeter De Schrijver for (i = 0; i < ARRAY_SIZE(tegra_periph_nodiv_clk_list); i++) { 19402cb5efefSPeter De Schrijver data = &tegra_periph_nodiv_clk_list[i]; 1941d5ff89a8SPeter De Schrijver 19422cb5efefSPeter De Schrijver clk = tegra_clk_register_periph_nodiv(data->name, 19432cb5efefSPeter De Schrijver data->parent_names, data->num_parents, 19442cb5efefSPeter De Schrijver &data->periph, clk_base, data->offset); 19452cb5efefSPeter De Schrijver clks[data->clk_id] = clk; 19462cb5efefSPeter De Schrijver } 19472cb5efefSPeter De Schrijver } 19482cb5efefSPeter De Schrijver 194931972fd9SJoseph Lo /* Tegra114 CPU clock and reset control functions */ 195031972fd9SJoseph Lo static void tegra114_wait_cpu_in_reset(u32 cpu) 195131972fd9SJoseph Lo { 195231972fd9SJoseph Lo unsigned int reg; 195331972fd9SJoseph Lo 195431972fd9SJoseph Lo do { 195531972fd9SJoseph Lo reg = readl(clk_base + CLK_RST_CONTROLLER_CPU_CMPLX_STATUS); 195631972fd9SJoseph Lo cpu_relax(); 195731972fd9SJoseph Lo } while (!(reg & (1 << cpu))); /* check CPU been reset or not */ 195831972fd9SJoseph Lo } 195931972fd9SJoseph Lo static void tegra114_disable_cpu_clock(u32 cpu) 196031972fd9SJoseph Lo { 196131972fd9SJoseph Lo /* flow controller would take care in the power sequence. */ 196231972fd9SJoseph Lo } 196331972fd9SJoseph Lo 1964ad7d1140SJoseph Lo #ifdef CONFIG_PM_SLEEP 1965ad7d1140SJoseph Lo static void tegra114_cpu_clock_suspend(void) 1966ad7d1140SJoseph Lo { 1967ad7d1140SJoseph Lo /* switch coresite to clk_m, save off original source */ 1968ad7d1140SJoseph Lo tegra114_cpu_clk_sctx.clk_csite_src = 1969ad7d1140SJoseph Lo readl(clk_base + CLK_SOURCE_CSITE); 1970ad7d1140SJoseph Lo writel(3 << 30, clk_base + CLK_SOURCE_CSITE); 19710017f447SJoseph Lo 19720017f447SJoseph Lo tegra114_cpu_clk_sctx.cclkg_burst = 19730017f447SJoseph Lo readl(clk_base + CCLKG_BURST_POLICY); 19740017f447SJoseph Lo tegra114_cpu_clk_sctx.cclkg_divider = 19750017f447SJoseph Lo readl(clk_base + CCLKG_BURST_POLICY + 4); 1976ad7d1140SJoseph Lo } 1977ad7d1140SJoseph Lo 1978ad7d1140SJoseph Lo static void tegra114_cpu_clock_resume(void) 1979ad7d1140SJoseph Lo { 1980ad7d1140SJoseph Lo writel(tegra114_cpu_clk_sctx.clk_csite_src, 1981ad7d1140SJoseph Lo clk_base + CLK_SOURCE_CSITE); 19820017f447SJoseph Lo 19830017f447SJoseph Lo writel(tegra114_cpu_clk_sctx.cclkg_burst, 19840017f447SJoseph Lo clk_base + CCLKG_BURST_POLICY); 19850017f447SJoseph Lo writel(tegra114_cpu_clk_sctx.cclkg_divider, 19860017f447SJoseph Lo clk_base + CCLKG_BURST_POLICY + 4); 1987ad7d1140SJoseph Lo } 1988ad7d1140SJoseph Lo #endif 1989ad7d1140SJoseph Lo 199031972fd9SJoseph Lo static struct tegra_cpu_car_ops tegra114_cpu_car_ops = { 199131972fd9SJoseph Lo .wait_for_reset = tegra114_wait_cpu_in_reset, 199231972fd9SJoseph Lo .disable_clock = tegra114_disable_cpu_clock, 1993ad7d1140SJoseph Lo #ifdef CONFIG_PM_SLEEP 1994ad7d1140SJoseph Lo .suspend = tegra114_cpu_clock_suspend, 1995ad7d1140SJoseph Lo .resume = tegra114_cpu_clock_resume, 1996ad7d1140SJoseph Lo #endif 199731972fd9SJoseph Lo }; 19982cb5efefSPeter De Schrijver 19992cb5efefSPeter De Schrijver static const struct of_device_id pmc_match[] __initconst = { 20002cb5efefSPeter De Schrijver { .compatible = "nvidia,tegra114-pmc" }, 20012cb5efefSPeter De Schrijver {}, 20022cb5efefSPeter De Schrijver }; 20032cb5efefSPeter De Schrijver 20049e60121fSPaul Walmsley /* 20059e60121fSPaul Walmsley * dfll_soc/dfll_ref apparently must be kept enabled, otherwise I2C5 20069e60121fSPaul Walmsley * breaks 20079e60121fSPaul Walmsley */ 2008056dfcf6SSachin Kamat static struct tegra_clk_init_table init_table[] __initdata = { 2009c9e2d69aSPeter De Schrijver {TEGRA114_CLK_UARTA, TEGRA114_CLK_PLL_P, 408000000, 0}, 2010c9e2d69aSPeter De Schrijver {TEGRA114_CLK_UARTB, TEGRA114_CLK_PLL_P, 408000000, 0}, 2011c9e2d69aSPeter De Schrijver {TEGRA114_CLK_UARTC, TEGRA114_CLK_PLL_P, 408000000, 0}, 2012c9e2d69aSPeter De Schrijver {TEGRA114_CLK_UARTD, TEGRA114_CLK_PLL_P, 408000000, 0}, 2013c9e2d69aSPeter De Schrijver {TEGRA114_CLK_PLL_A, TEGRA114_CLK_CLK_MAX, 564480000, 1}, 2014c9e2d69aSPeter De Schrijver {TEGRA114_CLK_PLL_A_OUT0, TEGRA114_CLK_CLK_MAX, 11289600, 1}, 2015c9e2d69aSPeter De Schrijver {TEGRA114_CLK_EXTERN1, TEGRA114_CLK_PLL_A_OUT0, 0, 1}, 2016c9e2d69aSPeter De Schrijver {TEGRA114_CLK_CLK_OUT_1_MUX, TEGRA114_CLK_EXTERN1, 0, 1}, 2017c9e2d69aSPeter De Schrijver {TEGRA114_CLK_CLK_OUT_1, TEGRA114_CLK_CLK_MAX, 0, 1}, 2018c9e2d69aSPeter De Schrijver {TEGRA114_CLK_I2S0, TEGRA114_CLK_PLL_A_OUT0, 11289600, 0}, 2019c9e2d69aSPeter De Schrijver {TEGRA114_CLK_I2S1, TEGRA114_CLK_PLL_A_OUT0, 11289600, 0}, 2020c9e2d69aSPeter De Schrijver {TEGRA114_CLK_I2S2, TEGRA114_CLK_PLL_A_OUT0, 11289600, 0}, 2021c9e2d69aSPeter De Schrijver {TEGRA114_CLK_I2S3, TEGRA114_CLK_PLL_A_OUT0, 11289600, 0}, 2022c9e2d69aSPeter De Schrijver {TEGRA114_CLK_I2S4, TEGRA114_CLK_PLL_A_OUT0, 11289600, 0}, 2023897e1ddeSAndrew Chew {TEGRA114_CLK_HOST1X, TEGRA114_CLK_PLL_P, 136000000, 0}, 2024c9e2d69aSPeter De Schrijver {TEGRA114_CLK_DFLL_SOC, TEGRA114_CLK_PLL_P, 51000000, 1}, 2025c9e2d69aSPeter De Schrijver {TEGRA114_CLK_DFLL_REF, TEGRA114_CLK_PLL_P, 51000000, 1}, 2026f67a8d21SThierry Reding {TEGRA114_CLK_GR2D, TEGRA114_CLK_PLL_C2, 300000000, 0}, 2027f67a8d21SThierry Reding {TEGRA114_CLK_GR3D, TEGRA114_CLK_PLL_C2, 300000000, 0}, 2028fc20eeffSMark Zhang 2029c9e2d69aSPeter De Schrijver /* This MUST be the last entry. */ 2030c9e2d69aSPeter De Schrijver {TEGRA114_CLK_CLK_MAX, TEGRA114_CLK_CLK_MAX, 0, 0}, 20312cb5efefSPeter De Schrijver }; 20322cb5efefSPeter De Schrijver 20332cb5efefSPeter De Schrijver static void __init tegra114_clock_apply_init_table(void) 20342cb5efefSPeter De Schrijver { 2035c9e2d69aSPeter De Schrijver tegra_init_from_table(init_table, clks, TEGRA114_CLK_CLK_MAX); 20362cb5efefSPeter De Schrijver } 20372cb5efefSPeter De Schrijver 203825c9ded6SPaul Walmsley 203925c9ded6SPaul Walmsley /** 204025c9ded6SPaul Walmsley * tegra114_car_barrier - wait for pending writes to the CAR to complete 204125c9ded6SPaul Walmsley * 204225c9ded6SPaul Walmsley * Wait for any outstanding writes to the CAR MMIO space from this CPU 204325c9ded6SPaul Walmsley * to complete before continuing execution. No return value. 204425c9ded6SPaul Walmsley */ 204525c9ded6SPaul Walmsley static void tegra114_car_barrier(void) 204625c9ded6SPaul Walmsley { 204725c9ded6SPaul Walmsley wmb(); /* probably unnecessary */ 204825c9ded6SPaul Walmsley readl_relaxed(clk_base + CPU_FINETRIM_SELECT); 204925c9ded6SPaul Walmsley } 205025c9ded6SPaul Walmsley 205125c9ded6SPaul Walmsley /** 205225c9ded6SPaul Walmsley * tegra114_clock_tune_cpu_trimmers_high - use high-voltage propagation delays 205325c9ded6SPaul Walmsley * 205425c9ded6SPaul Walmsley * When the CPU rail voltage is in the high-voltage range, use the 205525c9ded6SPaul Walmsley * built-in hardwired clock propagation delays in the CPU clock 205625c9ded6SPaul Walmsley * shaper. No return value. 205725c9ded6SPaul Walmsley */ 205825c9ded6SPaul Walmsley void tegra114_clock_tune_cpu_trimmers_high(void) 205925c9ded6SPaul Walmsley { 206025c9ded6SPaul Walmsley u32 select = 0; 206125c9ded6SPaul Walmsley 206225c9ded6SPaul Walmsley /* Use hardwired rise->rise & fall->fall clock propagation delays */ 206325c9ded6SPaul Walmsley select |= ~(CPU_FINETRIM_1_FCPU_1 | CPU_FINETRIM_1_FCPU_2 | 206425c9ded6SPaul Walmsley CPU_FINETRIM_1_FCPU_3 | CPU_FINETRIM_1_FCPU_4 | 206525c9ded6SPaul Walmsley CPU_FINETRIM_1_FCPU_5 | CPU_FINETRIM_1_FCPU_6); 206625c9ded6SPaul Walmsley writel_relaxed(select, clk_base + CPU_FINETRIM_SELECT); 206725c9ded6SPaul Walmsley 206825c9ded6SPaul Walmsley tegra114_car_barrier(); 206925c9ded6SPaul Walmsley } 207025c9ded6SPaul Walmsley EXPORT_SYMBOL(tegra114_clock_tune_cpu_trimmers_high); 207125c9ded6SPaul Walmsley 207225c9ded6SPaul Walmsley /** 207325c9ded6SPaul Walmsley * tegra114_clock_tune_cpu_trimmers_low - use low-voltage propagation delays 207425c9ded6SPaul Walmsley * 207525c9ded6SPaul Walmsley * When the CPU rail voltage is in the low-voltage range, use the 207625c9ded6SPaul Walmsley * extended clock propagation delays set by 207725c9ded6SPaul Walmsley * tegra114_clock_tune_cpu_trimmers_init(). The intention is to 207825c9ded6SPaul Walmsley * maintain the input clock duty cycle that the FCPU subsystem 207925c9ded6SPaul Walmsley * expects. No return value. 208025c9ded6SPaul Walmsley */ 208125c9ded6SPaul Walmsley void tegra114_clock_tune_cpu_trimmers_low(void) 208225c9ded6SPaul Walmsley { 208325c9ded6SPaul Walmsley u32 select = 0; 208425c9ded6SPaul Walmsley 208525c9ded6SPaul Walmsley /* 208625c9ded6SPaul Walmsley * Use software-specified rise->rise & fall->fall clock 208725c9ded6SPaul Walmsley * propagation delays (from 208825c9ded6SPaul Walmsley * tegra114_clock_tune_cpu_trimmers_init() 208925c9ded6SPaul Walmsley */ 209025c9ded6SPaul Walmsley select |= (CPU_FINETRIM_1_FCPU_1 | CPU_FINETRIM_1_FCPU_2 | 209125c9ded6SPaul Walmsley CPU_FINETRIM_1_FCPU_3 | CPU_FINETRIM_1_FCPU_4 | 209225c9ded6SPaul Walmsley CPU_FINETRIM_1_FCPU_5 | CPU_FINETRIM_1_FCPU_6); 209325c9ded6SPaul Walmsley writel_relaxed(select, clk_base + CPU_FINETRIM_SELECT); 209425c9ded6SPaul Walmsley 209525c9ded6SPaul Walmsley tegra114_car_barrier(); 209625c9ded6SPaul Walmsley } 209725c9ded6SPaul Walmsley EXPORT_SYMBOL(tegra114_clock_tune_cpu_trimmers_low); 209825c9ded6SPaul Walmsley 209925c9ded6SPaul Walmsley /** 210025c9ded6SPaul Walmsley * tegra114_clock_tune_cpu_trimmers_init - set up and enable clk prop delays 210125c9ded6SPaul Walmsley * 210225c9ded6SPaul Walmsley * Program extended clock propagation delays into the FCPU clock 210325c9ded6SPaul Walmsley * shaper and enable them. XXX Define the purpose - peak current 210425c9ded6SPaul Walmsley * reduction? No return value. 210525c9ded6SPaul Walmsley */ 210625c9ded6SPaul Walmsley /* XXX Initial voltage rail state assumption issues? */ 210725c9ded6SPaul Walmsley void tegra114_clock_tune_cpu_trimmers_init(void) 210825c9ded6SPaul Walmsley { 210925c9ded6SPaul Walmsley u32 dr = 0, r = 0; 211025c9ded6SPaul Walmsley 211125c9ded6SPaul Walmsley /* Increment the rise->rise clock delay by four steps */ 211225c9ded6SPaul Walmsley r |= (CPU_FINETRIM_R_FCPU_1_MASK | CPU_FINETRIM_R_FCPU_2_MASK | 211325c9ded6SPaul Walmsley CPU_FINETRIM_R_FCPU_3_MASK | CPU_FINETRIM_R_FCPU_4_MASK | 211425c9ded6SPaul Walmsley CPU_FINETRIM_R_FCPU_5_MASK | CPU_FINETRIM_R_FCPU_6_MASK); 211525c9ded6SPaul Walmsley writel_relaxed(r, clk_base + CPU_FINETRIM_R); 211625c9ded6SPaul Walmsley 211725c9ded6SPaul Walmsley /* 211825c9ded6SPaul Walmsley * Use the rise->rise clock propagation delay specified in the 211925c9ded6SPaul Walmsley * r field 212025c9ded6SPaul Walmsley */ 212125c9ded6SPaul Walmsley dr |= (CPU_FINETRIM_1_FCPU_1 | CPU_FINETRIM_1_FCPU_2 | 212225c9ded6SPaul Walmsley CPU_FINETRIM_1_FCPU_3 | CPU_FINETRIM_1_FCPU_4 | 212325c9ded6SPaul Walmsley CPU_FINETRIM_1_FCPU_5 | CPU_FINETRIM_1_FCPU_6); 212425c9ded6SPaul Walmsley writel_relaxed(dr, clk_base + CPU_FINETRIM_DR); 212525c9ded6SPaul Walmsley 212625c9ded6SPaul Walmsley tegra114_clock_tune_cpu_trimmers_low(); 212725c9ded6SPaul Walmsley } 212825c9ded6SPaul Walmsley EXPORT_SYMBOL(tegra114_clock_tune_cpu_trimmers_init); 212925c9ded6SPaul Walmsley 21301c472d8eSPaul Walmsley /** 21311c472d8eSPaul Walmsley * tegra114_clock_assert_dfll_dvco_reset - assert the DFLL's DVCO reset 21321c472d8eSPaul Walmsley * 21331c472d8eSPaul Walmsley * Assert the reset line of the DFLL's DVCO. No return value. 21341c472d8eSPaul Walmsley */ 21351c472d8eSPaul Walmsley void tegra114_clock_assert_dfll_dvco_reset(void) 21361c472d8eSPaul Walmsley { 21371c472d8eSPaul Walmsley u32 v; 21381c472d8eSPaul Walmsley 21391c472d8eSPaul Walmsley v = readl_relaxed(clk_base + RST_DFLL_DVCO); 21401c472d8eSPaul Walmsley v |= (1 << DVFS_DFLL_RESET_SHIFT); 21411c472d8eSPaul Walmsley writel_relaxed(v, clk_base + RST_DFLL_DVCO); 21421c472d8eSPaul Walmsley tegra114_car_barrier(); 21431c472d8eSPaul Walmsley } 21441c472d8eSPaul Walmsley EXPORT_SYMBOL(tegra114_clock_assert_dfll_dvco_reset); 21451c472d8eSPaul Walmsley 21461c472d8eSPaul Walmsley /** 21471c472d8eSPaul Walmsley * tegra114_clock_deassert_dfll_dvco_reset - deassert the DFLL's DVCO reset 21481c472d8eSPaul Walmsley * 21491c472d8eSPaul Walmsley * Deassert the reset line of the DFLL's DVCO, allowing the DVCO to 21501c472d8eSPaul Walmsley * operate. No return value. 21511c472d8eSPaul Walmsley */ 21521c472d8eSPaul Walmsley void tegra114_clock_deassert_dfll_dvco_reset(void) 21531c472d8eSPaul Walmsley { 21541c472d8eSPaul Walmsley u32 v; 21551c472d8eSPaul Walmsley 21561c472d8eSPaul Walmsley v = readl_relaxed(clk_base + RST_DFLL_DVCO); 21571c472d8eSPaul Walmsley v &= ~(1 << DVFS_DFLL_RESET_SHIFT); 21581c472d8eSPaul Walmsley writel_relaxed(v, clk_base + RST_DFLL_DVCO); 21591c472d8eSPaul Walmsley tegra114_car_barrier(); 21601c472d8eSPaul Walmsley } 21611c472d8eSPaul Walmsley EXPORT_SYMBOL(tegra114_clock_deassert_dfll_dvco_reset); 21621c472d8eSPaul Walmsley 2163061cec92SPrashant Gaikwad static void __init tegra114_clock_init(struct device_node *np) 21642cb5efefSPeter De Schrijver { 21652cb5efefSPeter De Schrijver struct device_node *node; 21662cb5efefSPeter De Schrijver 21672cb5efefSPeter De Schrijver clk_base = of_iomap(np, 0); 21682cb5efefSPeter De Schrijver if (!clk_base) { 21692cb5efefSPeter De Schrijver pr_err("ioremap tegra114 CAR failed\n"); 21702cb5efefSPeter De Schrijver return; 21712cb5efefSPeter De Schrijver } 21722cb5efefSPeter De Schrijver 21732cb5efefSPeter De Schrijver node = of_find_matching_node(NULL, pmc_match); 21742cb5efefSPeter De Schrijver if (!node) { 21752cb5efefSPeter De Schrijver pr_err("Failed to find pmc node\n"); 21762cb5efefSPeter De Schrijver WARN_ON(1); 21772cb5efefSPeter De Schrijver return; 21782cb5efefSPeter De Schrijver } 21792cb5efefSPeter De Schrijver 21802cb5efefSPeter De Schrijver pmc_base = of_iomap(node, 0); 21812cb5efefSPeter De Schrijver if (!pmc_base) { 21822cb5efefSPeter De Schrijver pr_err("Can't map pmc registers\n"); 21832cb5efefSPeter De Schrijver WARN_ON(1); 21842cb5efefSPeter De Schrijver return; 21852cb5efefSPeter De Schrijver } 21862cb5efefSPeter De Schrijver 2187343a607cSPeter De Schrijver clks = tegra_clk_init(TEGRA114_CLK_CLK_MAX, TEGRA114_CLK_PERIPH_BANKS); 2188343a607cSPeter De Schrijver if (!clks) 21892cb5efefSPeter De Schrijver return; 21902cb5efefSPeter De Schrijver 2191343a607cSPeter De Schrijver if (tegra114_osc_clk_init(clk_base) < 0) 2192d5ff89a8SPeter De Schrijver return; 2193d5ff89a8SPeter De Schrijver 21942cb5efefSPeter De Schrijver tegra114_fixed_clk_init(clk_base); 21952cb5efefSPeter De Schrijver tegra114_pll_init(clk_base, pmc_base); 21962cb5efefSPeter De Schrijver tegra114_periph_clk_init(clk_base); 21972cb5efefSPeter De Schrijver tegra114_audio_clk_init(clk_base); 21982cb5efefSPeter De Schrijver tegra114_pmc_clk_init(pmc_base); 21992cb5efefSPeter De Schrijver tegra114_super_clk_init(clk_base); 22002cb5efefSPeter De Schrijver 2201343a607cSPeter De Schrijver tegra_add_of_provider(np); 220273d37e4cSPeter De Schrijver tegra_register_devclks(devclks, ARRAY_SIZE(devclks)); 22032cb5efefSPeter De Schrijver 22042cb5efefSPeter De Schrijver tegra_clk_apply_init_table = tegra114_clock_apply_init_table; 22052cb5efefSPeter De Schrijver 22062cb5efefSPeter De Schrijver tegra_cpu_car_ops = &tegra114_cpu_car_ops; 22072cb5efefSPeter De Schrijver } 2208061cec92SPrashant Gaikwad CLK_OF_DECLARE(tegra114, "nvidia,tegra114-car", tegra114_clock_init); 2209