12cb5efefSPeter De Schrijver /* 22cb5efefSPeter De Schrijver * Copyright (c) 2012, 2013, NVIDIA CORPORATION. All rights reserved. 32cb5efefSPeter De Schrijver * 42cb5efefSPeter De Schrijver * This program is free software; you can redistribute it and/or modify it 52cb5efefSPeter De Schrijver * under the terms and conditions of the GNU General Public License, 62cb5efefSPeter De Schrijver * version 2, as published by the Free Software Foundation. 72cb5efefSPeter De Schrijver * 82cb5efefSPeter De Schrijver * This program is distributed in the hope it will be useful, but WITHOUT 92cb5efefSPeter De Schrijver * ANY WARRANTY; without even the implied warranty of MERCHANTABILITY or 102cb5efefSPeter De Schrijver * FITNESS FOR A PARTICULAR PURPOSE. See the GNU General Public License for 112cb5efefSPeter De Schrijver * more details. 122cb5efefSPeter De Schrijver * 132cb5efefSPeter De Schrijver * You should have received a copy of the GNU General Public License 142cb5efefSPeter De Schrijver * along with this program. If not, see <http://www.gnu.org/licenses/>. 152cb5efefSPeter De Schrijver */ 162cb5efefSPeter De Schrijver 172cb5efefSPeter De Schrijver #include <linux/io.h> 182cb5efefSPeter De Schrijver #include <linux/clk-provider.h> 192cb5efefSPeter De Schrijver #include <linux/of.h> 202cb5efefSPeter De Schrijver #include <linux/of_address.h> 212cb5efefSPeter De Schrijver #include <linux/delay.h> 2225c9ded6SPaul Walmsley #include <linux/export.h> 232cb5efefSPeter De Schrijver #include <linux/clk/tegra.h> 24c9e2d69aSPeter De Schrijver #include <dt-bindings/clock/tegra114-car.h> 252cb5efefSPeter De Schrijver 262cb5efefSPeter De Schrijver #include "clk.h" 276609dbe4SPeter De Schrijver #include "clk-id.h" 282cb5efefSPeter De Schrijver 291c472d8eSPaul Walmsley #define RST_DFLL_DVCO 0x2F4 3025c9ded6SPaul Walmsley #define CPU_FINETRIM_SELECT 0x4d4 /* override default prop dlys */ 3125c9ded6SPaul Walmsley #define CPU_FINETRIM_DR 0x4d8 /* rise->rise prop dly A */ 3225c9ded6SPaul Walmsley #define CPU_FINETRIM_R 0x4e4 /* rise->rise prop dly inc A */ 332cb5efefSPeter De Schrijver 341c472d8eSPaul Walmsley /* RST_DFLL_DVCO bitfields */ 351c472d8eSPaul Walmsley #define DVFS_DFLL_RESET_SHIFT 0 361c472d8eSPaul Walmsley 3725c9ded6SPaul Walmsley /* CPU_FINETRIM_SELECT and CPU_FINETRIM_DR bitfields */ 3825c9ded6SPaul Walmsley #define CPU_FINETRIM_1_FCPU_1 BIT(0) /* fcpu0 */ 3925c9ded6SPaul Walmsley #define CPU_FINETRIM_1_FCPU_2 BIT(1) /* fcpu1 */ 4025c9ded6SPaul Walmsley #define CPU_FINETRIM_1_FCPU_3 BIT(2) /* fcpu2 */ 4125c9ded6SPaul Walmsley #define CPU_FINETRIM_1_FCPU_4 BIT(3) /* fcpu3 */ 4225c9ded6SPaul Walmsley #define CPU_FINETRIM_1_FCPU_5 BIT(4) /* fl2 */ 4325c9ded6SPaul Walmsley #define CPU_FINETRIM_1_FCPU_6 BIT(5) /* ftop */ 4425c9ded6SPaul Walmsley 4525c9ded6SPaul Walmsley /* CPU_FINETRIM_R bitfields */ 4625c9ded6SPaul Walmsley #define CPU_FINETRIM_R_FCPU_1_SHIFT 0 /* fcpu0 */ 4725c9ded6SPaul Walmsley #define CPU_FINETRIM_R_FCPU_1_MASK (0x3 << CPU_FINETRIM_R_FCPU_1_SHIFT) 4825c9ded6SPaul Walmsley #define CPU_FINETRIM_R_FCPU_2_SHIFT 2 /* fcpu1 */ 4925c9ded6SPaul Walmsley #define CPU_FINETRIM_R_FCPU_2_MASK (0x3 << CPU_FINETRIM_R_FCPU_2_SHIFT) 5025c9ded6SPaul Walmsley #define CPU_FINETRIM_R_FCPU_3_SHIFT 4 /* fcpu2 */ 5125c9ded6SPaul Walmsley #define CPU_FINETRIM_R_FCPU_3_MASK (0x3 << CPU_FINETRIM_R_FCPU_3_SHIFT) 5225c9ded6SPaul Walmsley #define CPU_FINETRIM_R_FCPU_4_SHIFT 6 /* fcpu3 */ 5325c9ded6SPaul Walmsley #define CPU_FINETRIM_R_FCPU_4_MASK (0x3 << CPU_FINETRIM_R_FCPU_4_SHIFT) 5425c9ded6SPaul Walmsley #define CPU_FINETRIM_R_FCPU_5_SHIFT 8 /* fl2 */ 5525c9ded6SPaul Walmsley #define CPU_FINETRIM_R_FCPU_5_MASK (0x3 << CPU_FINETRIM_R_FCPU_5_SHIFT) 5625c9ded6SPaul Walmsley #define CPU_FINETRIM_R_FCPU_6_SHIFT 10 /* ftop */ 5725c9ded6SPaul Walmsley #define CPU_FINETRIM_R_FCPU_6_MASK (0x3 << CPU_FINETRIM_R_FCPU_6_SHIFT) 5825c9ded6SPaul Walmsley 59d5ff89a8SPeter De Schrijver #define TEGRA114_CLK_PERIPH_BANKS 5 60d5ff89a8SPeter De Schrijver 612cb5efefSPeter De Schrijver #define PLLC_BASE 0x80 622cb5efefSPeter De Schrijver #define PLLC_MISC2 0x88 632cb5efefSPeter De Schrijver #define PLLC_MISC 0x8c 642cb5efefSPeter De Schrijver #define PLLC2_BASE 0x4e8 652cb5efefSPeter De Schrijver #define PLLC2_MISC 0x4ec 662cb5efefSPeter De Schrijver #define PLLC3_BASE 0x4fc 672cb5efefSPeter De Schrijver #define PLLC3_MISC 0x500 682cb5efefSPeter De Schrijver #define PLLM_BASE 0x90 692cb5efefSPeter De Schrijver #define PLLM_MISC 0x9c 702cb5efefSPeter De Schrijver #define PLLP_BASE 0xa0 712cb5efefSPeter De Schrijver #define PLLP_MISC 0xac 722cb5efefSPeter De Schrijver #define PLLX_BASE 0xe0 732cb5efefSPeter De Schrijver #define PLLX_MISC 0xe4 742cb5efefSPeter De Schrijver #define PLLX_MISC2 0x514 752cb5efefSPeter De Schrijver #define PLLX_MISC3 0x518 762cb5efefSPeter De Schrijver #define PLLD_BASE 0xd0 772cb5efefSPeter De Schrijver #define PLLD_MISC 0xdc 782cb5efefSPeter De Schrijver #define PLLD2_BASE 0x4b8 792cb5efefSPeter De Schrijver #define PLLD2_MISC 0x4bc 802cb5efefSPeter De Schrijver #define PLLE_BASE 0xe8 812cb5efefSPeter De Schrijver #define PLLE_MISC 0xec 822cb5efefSPeter De Schrijver #define PLLA_BASE 0xb0 832cb5efefSPeter De Schrijver #define PLLA_MISC 0xbc 842cb5efefSPeter De Schrijver #define PLLU_BASE 0xc0 852cb5efefSPeter De Schrijver #define PLLU_MISC 0xcc 862cb5efefSPeter De Schrijver #define PLLRE_BASE 0x4c4 872cb5efefSPeter De Schrijver #define PLLRE_MISC 0x4c8 882cb5efefSPeter De Schrijver 892cb5efefSPeter De Schrijver #define PLL_MISC_LOCK_ENABLE 18 902cb5efefSPeter De Schrijver #define PLLC_MISC_LOCK_ENABLE 24 912cb5efefSPeter De Schrijver #define PLLDU_MISC_LOCK_ENABLE 22 922cb5efefSPeter De Schrijver #define PLLE_MISC_LOCK_ENABLE 9 932cb5efefSPeter De Schrijver #define PLLRE_MISC_LOCK_ENABLE 30 942cb5efefSPeter De Schrijver 952cb5efefSPeter De Schrijver #define PLLC_IDDQ_BIT 26 962cb5efefSPeter De Schrijver #define PLLX_IDDQ_BIT 3 972cb5efefSPeter De Schrijver #define PLLRE_IDDQ_BIT 16 982cb5efefSPeter De Schrijver 992cb5efefSPeter De Schrijver #define PLL_BASE_LOCK BIT(27) 1002cb5efefSPeter De Schrijver #define PLLE_MISC_LOCK BIT(11) 1012cb5efefSPeter De Schrijver #define PLLRE_MISC_LOCK BIT(24) 1022cb5efefSPeter De Schrijver #define PLLCX_BASE_LOCK (BIT(26)|BIT(27)) 1032cb5efefSPeter De Schrijver 1042cb5efefSPeter De Schrijver #define PLLE_AUX 0x48c 1052cb5efefSPeter De Schrijver #define PLLC_OUT 0x84 1062cb5efefSPeter De Schrijver #define PLLM_OUT 0x94 1072cb5efefSPeter De Schrijver 1082cb5efefSPeter De Schrijver #define OSC_CTRL 0x50 1092cb5efefSPeter De Schrijver #define OSC_CTRL_OSC_FREQ_SHIFT 28 1102cb5efefSPeter De Schrijver #define OSC_CTRL_PLL_REF_DIV_SHIFT 26 1112cb5efefSPeter De Schrijver 1122cb5efefSPeter De Schrijver #define PLLXC_SW_MAX_P 6 1132cb5efefSPeter De Schrijver 1142cb5efefSPeter De Schrijver #define CCLKG_BURST_POLICY 0x368 1152cb5efefSPeter De Schrijver 1162cb5efefSPeter De Schrijver #define UTMIP_PLL_CFG2 0x488 1172cb5efefSPeter De Schrijver #define UTMIP_PLL_CFG2_STABLE_COUNT(x) (((x) & 0xffff) << 6) 1182cb5efefSPeter De Schrijver #define UTMIP_PLL_CFG2_ACTIVE_DLY_COUNT(x) (((x) & 0x3f) << 18) 1192cb5efefSPeter De Schrijver #define UTMIP_PLL_CFG2_FORCE_PD_SAMP_A_POWERDOWN BIT(0) 1202cb5efefSPeter De Schrijver #define UTMIP_PLL_CFG2_FORCE_PD_SAMP_B_POWERDOWN BIT(2) 1212cb5efefSPeter De Schrijver #define UTMIP_PLL_CFG2_FORCE_PD_SAMP_C_POWERDOWN BIT(4) 1222cb5efefSPeter De Schrijver 1232cb5efefSPeter De Schrijver #define UTMIP_PLL_CFG1 0x484 1242cb5efefSPeter De Schrijver #define UTMIP_PLL_CFG1_ENABLE_DLY_COUNT(x) (((x) & 0x1f) << 6) 1252cb5efefSPeter De Schrijver #define UTMIP_PLL_CFG1_XTAL_FREQ_COUNT(x) (((x) & 0xfff) << 0) 1262cb5efefSPeter De Schrijver #define UTMIP_PLL_CFG1_FORCE_PLLU_POWERUP BIT(17) 1272cb5efefSPeter De Schrijver #define UTMIP_PLL_CFG1_FORCE_PLLU_POWERDOWN BIT(16) 1282cb5efefSPeter De Schrijver #define UTMIP_PLL_CFG1_FORCE_PLL_ENABLE_POWERUP BIT(15) 1292cb5efefSPeter De Schrijver #define UTMIP_PLL_CFG1_FORCE_PLL_ENABLE_POWERDOWN BIT(14) 1302cb5efefSPeter De Schrijver #define UTMIP_PLL_CFG1_FORCE_PLL_ACTIVE_POWERDOWN BIT(12) 1312cb5efefSPeter De Schrijver 1322cb5efefSPeter De Schrijver #define UTMIPLL_HW_PWRDN_CFG0 0x52c 1332cb5efefSPeter De Schrijver #define UTMIPLL_HW_PWRDN_CFG0_SEQ_START_STATE BIT(25) 1342cb5efefSPeter De Schrijver #define UTMIPLL_HW_PWRDN_CFG0_SEQ_ENABLE BIT(24) 1352cb5efefSPeter De Schrijver #define UTMIPLL_HW_PWRDN_CFG0_USE_LOCKDET BIT(6) 1362cb5efefSPeter De Schrijver #define UTMIPLL_HW_PWRDN_CFG0_SEQ_RESET_INPUT_VALUE BIT(5) 1372cb5efefSPeter De Schrijver #define UTMIPLL_HW_PWRDN_CFG0_SEQ_IN_SWCTL BIT(4) 1382cb5efefSPeter De Schrijver #define UTMIPLL_HW_PWRDN_CFG0_CLK_ENABLE_SWCTL BIT(2) 1392cb5efefSPeter De Schrijver #define UTMIPLL_HW_PWRDN_CFG0_IDDQ_OVERRIDE BIT(1) 1402cb5efefSPeter De Schrijver #define UTMIPLL_HW_PWRDN_CFG0_IDDQ_SWCTL BIT(0) 1412cb5efefSPeter De Schrijver 1422cb5efefSPeter De Schrijver #define CLK_SOURCE_CSITE 0x1d4 1432cb5efefSPeter De Schrijver #define CLK_SOURCE_EMC 0x19c 1442cb5efefSPeter De Schrijver 145d53442e9SPeter De Schrijver /* PLLM override registers */ 146d53442e9SPeter De Schrijver #define PMC_PLLM_WB0_OVERRIDE 0x1dc 147d53442e9SPeter De Schrijver #define PMC_PLLM_WB0_OVERRIDE_2 0x2b0 148d53442e9SPeter De Schrijver 14931972fd9SJoseph Lo /* Tegra CPU clock and reset control regs */ 15031972fd9SJoseph Lo #define CLK_RST_CONTROLLER_CPU_CMPLX_STATUS 0x470 15131972fd9SJoseph Lo 152167d5366SPeter De Schrijver #define MUX8(_name, _parents, _offset, \ 153167d5366SPeter De Schrijver _clk_num, _gate_flags, _clk_id) \ 154167d5366SPeter De Schrijver TEGRA_INIT_DATA_TABLE(_name, NULL, NULL, _parents, _offset,\ 155167d5366SPeter De Schrijver 29, MASK(3), 0, 0, 8, 1, TEGRA_DIVIDER_ROUND_UP,\ 156167d5366SPeter De Schrijver _clk_num, _gate_flags, _clk_id, _parents##_idx, 0,\ 157167d5366SPeter De Schrijver NULL) 158167d5366SPeter De Schrijver 159ad7d1140SJoseph Lo #ifdef CONFIG_PM_SLEEP 160ad7d1140SJoseph Lo static struct cpu_clk_suspend_context { 161ad7d1140SJoseph Lo u32 clk_csite_src; 1620017f447SJoseph Lo u32 cclkg_burst; 1630017f447SJoseph Lo u32 cclkg_divider; 164ad7d1140SJoseph Lo } tegra114_cpu_clk_sctx; 165ad7d1140SJoseph Lo #endif 166ad7d1140SJoseph Lo 1672cb5efefSPeter De Schrijver static void __iomem *clk_base; 1682cb5efefSPeter De Schrijver static void __iomem *pmc_base; 1692cb5efefSPeter De Schrijver 1702cb5efefSPeter De Schrijver static DEFINE_SPINLOCK(pll_d_lock); 1712cb5efefSPeter De Schrijver static DEFINE_SPINLOCK(pll_d2_lock); 1722cb5efefSPeter De Schrijver static DEFINE_SPINLOCK(pll_u_lock); 1732cb5efefSPeter De Schrijver static DEFINE_SPINLOCK(pll_re_lock); 1744f4f85faSThierry Reding static DEFINE_SPINLOCK(emc_lock); 1752cb5efefSPeter De Schrijver 176fd428ad8SPeter De Schrijver static struct div_nmp pllxc_nmp = { 177fd428ad8SPeter De Schrijver .divm_shift = 0, 178fd428ad8SPeter De Schrijver .divm_width = 8, 179fd428ad8SPeter De Schrijver .divn_shift = 8, 180fd428ad8SPeter De Schrijver .divn_width = 8, 181fd428ad8SPeter De Schrijver .divp_shift = 20, 182fd428ad8SPeter De Schrijver .divp_width = 4, 183fd428ad8SPeter De Schrijver }; 184fd428ad8SPeter De Schrijver 185385f9adfSThierry Reding static const struct pdiv_map pllxc_p[] = { 1862cb5efefSPeter De Schrijver { .pdiv = 1, .hw_val = 0 }, 1872cb5efefSPeter De Schrijver { .pdiv = 2, .hw_val = 1 }, 1882cb5efefSPeter De Schrijver { .pdiv = 3, .hw_val = 2 }, 1892cb5efefSPeter De Schrijver { .pdiv = 4, .hw_val = 3 }, 1902cb5efefSPeter De Schrijver { .pdiv = 5, .hw_val = 4 }, 1912cb5efefSPeter De Schrijver { .pdiv = 6, .hw_val = 5 }, 1922cb5efefSPeter De Schrijver { .pdiv = 8, .hw_val = 6 }, 1932cb5efefSPeter De Schrijver { .pdiv = 10, .hw_val = 7 }, 1942cb5efefSPeter De Schrijver { .pdiv = 12, .hw_val = 8 }, 1952cb5efefSPeter De Schrijver { .pdiv = 16, .hw_val = 9 }, 1962cb5efefSPeter De Schrijver { .pdiv = 12, .hw_val = 10 }, 1972cb5efefSPeter De Schrijver { .pdiv = 16, .hw_val = 11 }, 1982cb5efefSPeter De Schrijver { .pdiv = 20, .hw_val = 12 }, 1992cb5efefSPeter De Schrijver { .pdiv = 24, .hw_val = 13 }, 2002cb5efefSPeter De Schrijver { .pdiv = 32, .hw_val = 14 }, 2012cb5efefSPeter De Schrijver { .pdiv = 0, .hw_val = 0 }, 2022cb5efefSPeter De Schrijver }; 2032cb5efefSPeter De Schrijver 2042cb5efefSPeter De Schrijver static struct tegra_clk_pll_freq_table pll_c_freq_table[] = { 20586c679a5SRhyland Klein { 12000000, 624000000, 104, 1, 2, 0 }, 20686c679a5SRhyland Klein { 12000000, 600000000, 100, 1, 2, 0 }, 20786c679a5SRhyland Klein { 13000000, 600000000, 92, 1, 2, 0 }, /* actual: 598.0 MHz */ 20886c679a5SRhyland Klein { 16800000, 600000000, 71, 1, 2, 0 }, /* actual: 596.4 MHz */ 20986c679a5SRhyland Klein { 19200000, 600000000, 62, 1, 2, 0 }, /* actual: 595.2 MHz */ 21086c679a5SRhyland Klein { 26000000, 600000000, 92, 2, 2, 0 }, /* actual: 598.0 MHz */ 2112cb5efefSPeter De Schrijver { 0, 0, 0, 0, 0, 0 }, 2122cb5efefSPeter De Schrijver }; 2132cb5efefSPeter De Schrijver 2142cb5efefSPeter De Schrijver static struct tegra_clk_pll_params pll_c_params = { 2152cb5efefSPeter De Schrijver .input_min = 12000000, 2162cb5efefSPeter De Schrijver .input_max = 800000000, 2172cb5efefSPeter De Schrijver .cf_min = 12000000, 2182cb5efefSPeter De Schrijver .cf_max = 19200000, /* s/w policy, h/w capability 50 MHz */ 2192cb5efefSPeter De Schrijver .vco_min = 600000000, 2202cb5efefSPeter De Schrijver .vco_max = 1400000000, 2212cb5efefSPeter De Schrijver .base_reg = PLLC_BASE, 2222cb5efefSPeter De Schrijver .misc_reg = PLLC_MISC, 2232cb5efefSPeter De Schrijver .lock_mask = PLL_BASE_LOCK, 2242cb5efefSPeter De Schrijver .lock_enable_bit_idx = PLLC_MISC_LOCK_ENABLE, 2252cb5efefSPeter De Schrijver .lock_delay = 300, 2262cb5efefSPeter De Schrijver .iddq_reg = PLLC_MISC, 2272cb5efefSPeter De Schrijver .iddq_bit_idx = PLLC_IDDQ_BIT, 2282cb5efefSPeter De Schrijver .max_p = PLLXC_SW_MAX_P, 2292cb5efefSPeter De Schrijver .dyn_ramp_reg = PLLC_MISC2, 2302cb5efefSPeter De Schrijver .stepa_shift = 17, 2312cb5efefSPeter De Schrijver .stepb_shift = 9, 2322cb5efefSPeter De Schrijver .pdiv_tohw = pllxc_p, 233fd428ad8SPeter De Schrijver .div_nmp = &pllxc_nmp, 234ebe142b2SPeter De Schrijver .freq_table = pll_c_freq_table, 2353706b436SRhyland Klein .flags = TEGRA_PLL_USE_LOCK | TEGRA_PLL_HAS_LOCK_ENABLE, 236fd428ad8SPeter De Schrijver }; 237fd428ad8SPeter De Schrijver 238fd428ad8SPeter De Schrijver static struct div_nmp pllcx_nmp = { 239fd428ad8SPeter De Schrijver .divm_shift = 0, 240fd428ad8SPeter De Schrijver .divm_width = 2, 241fd428ad8SPeter De Schrijver .divn_shift = 8, 242fd428ad8SPeter De Schrijver .divn_width = 8, 243fd428ad8SPeter De Schrijver .divp_shift = 20, 244fd428ad8SPeter De Schrijver .divp_width = 3, 2452cb5efefSPeter De Schrijver }; 2462cb5efefSPeter De Schrijver 247385f9adfSThierry Reding static const struct pdiv_map pllc_p[] = { 2482cb5efefSPeter De Schrijver { .pdiv = 1, .hw_val = 0 }, 2492cb5efefSPeter De Schrijver { .pdiv = 2, .hw_val = 1 }, 2502cb5efefSPeter De Schrijver { .pdiv = 4, .hw_val = 3 }, 2512cb5efefSPeter De Schrijver { .pdiv = 8, .hw_val = 5 }, 2522cb5efefSPeter De Schrijver { .pdiv = 16, .hw_val = 7 }, 2532cb5efefSPeter De Schrijver { .pdiv = 0, .hw_val = 0 }, 2542cb5efefSPeter De Schrijver }; 2552cb5efefSPeter De Schrijver 2562cb5efefSPeter De Schrijver static struct tegra_clk_pll_freq_table pll_cx_freq_table[] = { 25786c679a5SRhyland Klein { 12000000, 600000000, 100, 1, 2, 0 }, 25886c679a5SRhyland Klein { 13000000, 600000000, 92, 1, 2, 0 }, /* actual: 598.0 MHz */ 25986c679a5SRhyland Klein { 16800000, 600000000, 71, 1, 2, 0 }, /* actual: 596.4 MHz */ 26086c679a5SRhyland Klein { 19200000, 600000000, 62, 1, 2, 0 }, /* actual: 595.2 MHz */ 26186c679a5SRhyland Klein { 26000000, 600000000, 92, 2, 2, 0 }, /* actual: 598.0 MHz */ 2622cb5efefSPeter De Schrijver { 0, 0, 0, 0, 0, 0 }, 2632cb5efefSPeter De Schrijver }; 2642cb5efefSPeter De Schrijver 2652cb5efefSPeter De Schrijver static struct tegra_clk_pll_params pll_c2_params = { 2662cb5efefSPeter De Schrijver .input_min = 12000000, 2672cb5efefSPeter De Schrijver .input_max = 48000000, 2682cb5efefSPeter De Schrijver .cf_min = 12000000, 2692cb5efefSPeter De Schrijver .cf_max = 19200000, 2702cb5efefSPeter De Schrijver .vco_min = 600000000, 2712cb5efefSPeter De Schrijver .vco_max = 1200000000, 2722cb5efefSPeter De Schrijver .base_reg = PLLC2_BASE, 2732cb5efefSPeter De Schrijver .misc_reg = PLLC2_MISC, 2742cb5efefSPeter De Schrijver .lock_mask = PLL_BASE_LOCK, 2752cb5efefSPeter De Schrijver .lock_enable_bit_idx = PLL_MISC_LOCK_ENABLE, 2762cb5efefSPeter De Schrijver .lock_delay = 300, 2772cb5efefSPeter De Schrijver .pdiv_tohw = pllc_p, 278fd428ad8SPeter De Schrijver .div_nmp = &pllcx_nmp, 279fd428ad8SPeter De Schrijver .max_p = 7, 2802cb5efefSPeter De Schrijver .ext_misc_reg[0] = 0x4f0, 2812cb5efefSPeter De Schrijver .ext_misc_reg[1] = 0x4f4, 2822cb5efefSPeter De Schrijver .ext_misc_reg[2] = 0x4f8, 283ebe142b2SPeter De Schrijver .freq_table = pll_cx_freq_table, 284ebe142b2SPeter De Schrijver .flags = TEGRA_PLL_USE_LOCK, 2852cb5efefSPeter De Schrijver }; 2862cb5efefSPeter De Schrijver 2872cb5efefSPeter De Schrijver static struct tegra_clk_pll_params pll_c3_params = { 2882cb5efefSPeter De Schrijver .input_min = 12000000, 2892cb5efefSPeter De Schrijver .input_max = 48000000, 2902cb5efefSPeter De Schrijver .cf_min = 12000000, 2912cb5efefSPeter De Schrijver .cf_max = 19200000, 2922cb5efefSPeter De Schrijver .vco_min = 600000000, 2932cb5efefSPeter De Schrijver .vco_max = 1200000000, 2942cb5efefSPeter De Schrijver .base_reg = PLLC3_BASE, 2952cb5efefSPeter De Schrijver .misc_reg = PLLC3_MISC, 2962cb5efefSPeter De Schrijver .lock_mask = PLL_BASE_LOCK, 2972cb5efefSPeter De Schrijver .lock_enable_bit_idx = PLL_MISC_LOCK_ENABLE, 2982cb5efefSPeter De Schrijver .lock_delay = 300, 2992cb5efefSPeter De Schrijver .pdiv_tohw = pllc_p, 300fd428ad8SPeter De Schrijver .div_nmp = &pllcx_nmp, 301fd428ad8SPeter De Schrijver .max_p = 7, 3022cb5efefSPeter De Schrijver .ext_misc_reg[0] = 0x504, 3032cb5efefSPeter De Schrijver .ext_misc_reg[1] = 0x508, 3042cb5efefSPeter De Schrijver .ext_misc_reg[2] = 0x50c, 305ebe142b2SPeter De Schrijver .freq_table = pll_cx_freq_table, 306ebe142b2SPeter De Schrijver .flags = TEGRA_PLL_USE_LOCK, 3072cb5efefSPeter De Schrijver }; 3082cb5efefSPeter De Schrijver 309fd428ad8SPeter De Schrijver static struct div_nmp pllm_nmp = { 310fd428ad8SPeter De Schrijver .divm_shift = 0, 311fd428ad8SPeter De Schrijver .divm_width = 8, 312d53442e9SPeter De Schrijver .override_divm_shift = 0, 313fd428ad8SPeter De Schrijver .divn_shift = 8, 314fd428ad8SPeter De Schrijver .divn_width = 8, 315d53442e9SPeter De Schrijver .override_divn_shift = 8, 316fd428ad8SPeter De Schrijver .divp_shift = 20, 317fd428ad8SPeter De Schrijver .divp_width = 1, 318d53442e9SPeter De Schrijver .override_divp_shift = 27, 319fd428ad8SPeter De Schrijver }; 320fd428ad8SPeter De Schrijver 321385f9adfSThierry Reding static const struct pdiv_map pllm_p[] = { 3222cb5efefSPeter De Schrijver { .pdiv = 1, .hw_val = 0 }, 3232cb5efefSPeter De Schrijver { .pdiv = 2, .hw_val = 1 }, 3242cb5efefSPeter De Schrijver { .pdiv = 0, .hw_val = 0 }, 3252cb5efefSPeter De Schrijver }; 3262cb5efefSPeter De Schrijver 3272cb5efefSPeter De Schrijver static struct tegra_clk_pll_freq_table pll_m_freq_table[] = { 32886c679a5SRhyland Klein { 12000000, 800000000, 66, 1, 1, 0 }, /* actual: 792.0 MHz */ 32986c679a5SRhyland Klein { 13000000, 800000000, 61, 1, 1, 0 }, /* actual: 793.0 MHz */ 33086c679a5SRhyland Klein { 16800000, 800000000, 47, 1, 1, 0 }, /* actual: 789.6 MHz */ 33186c679a5SRhyland Klein { 19200000, 800000000, 41, 1, 1, 0 }, /* actual: 787.2 MHz */ 33286c679a5SRhyland Klein { 26000000, 800000000, 61, 2, 1, 0 }, /* actual: 793.0 MHz */ 3332cb5efefSPeter De Schrijver { 0, 0, 0, 0, 0, 0 }, 3342cb5efefSPeter De Schrijver }; 3352cb5efefSPeter De Schrijver 3362cb5efefSPeter De Schrijver static struct tegra_clk_pll_params pll_m_params = { 3372cb5efefSPeter De Schrijver .input_min = 12000000, 3382cb5efefSPeter De Schrijver .input_max = 500000000, 3392cb5efefSPeter De Schrijver .cf_min = 12000000, 3402cb5efefSPeter De Schrijver .cf_max = 19200000, /* s/w policy, h/w capability 50 MHz */ 3412cb5efefSPeter De Schrijver .vco_min = 400000000, 3422cb5efefSPeter De Schrijver .vco_max = 1066000000, 3432cb5efefSPeter De Schrijver .base_reg = PLLM_BASE, 3442cb5efefSPeter De Schrijver .misc_reg = PLLM_MISC, 3452cb5efefSPeter De Schrijver .lock_mask = PLL_BASE_LOCK, 3462cb5efefSPeter De Schrijver .lock_enable_bit_idx = PLL_MISC_LOCK_ENABLE, 3472cb5efefSPeter De Schrijver .lock_delay = 300, 3482cb5efefSPeter De Schrijver .max_p = 2, 3492cb5efefSPeter De Schrijver .pdiv_tohw = pllm_p, 350fd428ad8SPeter De Schrijver .div_nmp = &pllm_nmp, 351d53442e9SPeter De Schrijver .pmc_divnm_reg = PMC_PLLM_WB0_OVERRIDE, 352d53442e9SPeter De Schrijver .pmc_divp_reg = PMC_PLLM_WB0_OVERRIDE_2, 353ebe142b2SPeter De Schrijver .freq_table = pll_m_freq_table, 354267b62a9SDanny Huang .flags = TEGRA_PLL_USE_LOCK | TEGRA_PLL_HAS_LOCK_ENABLE | 355267b62a9SDanny Huang TEGRA_PLL_FIXED, 356fd428ad8SPeter De Schrijver }; 357fd428ad8SPeter De Schrijver 358fd428ad8SPeter De Schrijver static struct div_nmp pllp_nmp = { 359fd428ad8SPeter De Schrijver .divm_shift = 0, 360fd428ad8SPeter De Schrijver .divm_width = 5, 361fd428ad8SPeter De Schrijver .divn_shift = 8, 362fd428ad8SPeter De Schrijver .divn_width = 10, 363fd428ad8SPeter De Schrijver .divp_shift = 20, 364fd428ad8SPeter De Schrijver .divp_width = 3, 3652cb5efefSPeter De Schrijver }; 3662cb5efefSPeter De Schrijver 3672cb5efefSPeter De Schrijver static struct tegra_clk_pll_freq_table pll_p_freq_table[] = { 36886c679a5SRhyland Klein { 12000000, 216000000, 432, 12, 2, 8 }, 36986c679a5SRhyland Klein { 13000000, 216000000, 432, 13, 2, 8 }, 37086c679a5SRhyland Klein { 16800000, 216000000, 360, 14, 2, 8 }, 37186c679a5SRhyland Klein { 19200000, 216000000, 360, 16, 2, 8 }, 37286c679a5SRhyland Klein { 26000000, 216000000, 432, 26, 2, 8 }, 3732cb5efefSPeter De Schrijver { 0, 0, 0, 0, 0, 0 }, 3742cb5efefSPeter De Schrijver }; 3752cb5efefSPeter De Schrijver 3762cb5efefSPeter De Schrijver static struct tegra_clk_pll_params pll_p_params = { 3772cb5efefSPeter De Schrijver .input_min = 2000000, 3782cb5efefSPeter De Schrijver .input_max = 31000000, 3792cb5efefSPeter De Schrijver .cf_min = 1000000, 3802cb5efefSPeter De Schrijver .cf_max = 6000000, 3812cb5efefSPeter De Schrijver .vco_min = 200000000, 3822cb5efefSPeter De Schrijver .vco_max = 700000000, 3832cb5efefSPeter De Schrijver .base_reg = PLLP_BASE, 3842cb5efefSPeter De Schrijver .misc_reg = PLLP_MISC, 3852cb5efefSPeter De Schrijver .lock_mask = PLL_BASE_LOCK, 3862cb5efefSPeter De Schrijver .lock_enable_bit_idx = PLL_MISC_LOCK_ENABLE, 3872cb5efefSPeter De Schrijver .lock_delay = 300, 388fd428ad8SPeter De Schrijver .div_nmp = &pllp_nmp, 389ebe142b2SPeter De Schrijver .freq_table = pll_p_freq_table, 3903706b436SRhyland Klein .flags = TEGRA_PLL_FIXED | TEGRA_PLL_USE_LOCK | 3913706b436SRhyland Klein TEGRA_PLL_HAS_LOCK_ENABLE, 392ebe142b2SPeter De Schrijver .fixed_rate = 408000000, 3932cb5efefSPeter De Schrijver }; 3942cb5efefSPeter De Schrijver 3952cb5efefSPeter De Schrijver static struct tegra_clk_pll_freq_table pll_a_freq_table[] = { 39686c679a5SRhyland Klein { 9600000, 282240000, 147, 5, 1, 4 }, 39786c679a5SRhyland Klein { 9600000, 368640000, 192, 5, 1, 4 }, 39886c679a5SRhyland Klein { 9600000, 240000000, 200, 8, 1, 8 }, 39986c679a5SRhyland Klein { 28800000, 282240000, 245, 25, 1, 8 }, 40086c679a5SRhyland Klein { 28800000, 368640000, 320, 25, 1, 8 }, 40186c679a5SRhyland Klein { 28800000, 240000000, 200, 24, 1, 8 }, 4022cb5efefSPeter De Schrijver { 0, 0, 0, 0, 0, 0 }, 4032cb5efefSPeter De Schrijver }; 4042cb5efefSPeter De Schrijver 4052cb5efefSPeter De Schrijver 4062cb5efefSPeter De Schrijver static struct tegra_clk_pll_params pll_a_params = { 4072cb5efefSPeter De Schrijver .input_min = 2000000, 4082cb5efefSPeter De Schrijver .input_max = 31000000, 4092cb5efefSPeter De Schrijver .cf_min = 1000000, 4102cb5efefSPeter De Schrijver .cf_max = 6000000, 4112cb5efefSPeter De Schrijver .vco_min = 200000000, 4122cb5efefSPeter De Schrijver .vco_max = 700000000, 4132cb5efefSPeter De Schrijver .base_reg = PLLA_BASE, 4142cb5efefSPeter De Schrijver .misc_reg = PLLA_MISC, 4152cb5efefSPeter De Schrijver .lock_mask = PLL_BASE_LOCK, 4162cb5efefSPeter De Schrijver .lock_enable_bit_idx = PLL_MISC_LOCK_ENABLE, 4172cb5efefSPeter De Schrijver .lock_delay = 300, 418fd428ad8SPeter De Schrijver .div_nmp = &pllp_nmp, 419ebe142b2SPeter De Schrijver .freq_table = pll_a_freq_table, 4203706b436SRhyland Klein .flags = TEGRA_PLL_HAS_CPCON | TEGRA_PLL_USE_LOCK | 4213706b436SRhyland Klein TEGRA_PLL_HAS_LOCK_ENABLE, 4222cb5efefSPeter De Schrijver }; 4232cb5efefSPeter De Schrijver 4242cb5efefSPeter De Schrijver static struct tegra_clk_pll_freq_table pll_d_freq_table[] = { 42586c679a5SRhyland Klein { 12000000, 216000000, 864, 12, 4, 12 }, 42686c679a5SRhyland Klein { 13000000, 216000000, 864, 13, 4, 12 }, 42786c679a5SRhyland Klein { 16800000, 216000000, 720, 14, 4, 12 }, 42886c679a5SRhyland Klein { 19200000, 216000000, 720, 16, 4, 12 }, 42986c679a5SRhyland Klein { 26000000, 216000000, 864, 26, 4, 12 }, 43086c679a5SRhyland Klein { 12000000, 594000000, 594, 12, 1, 12 }, 43186c679a5SRhyland Klein { 13000000, 594000000, 594, 13, 1, 12 }, 43286c679a5SRhyland Klein { 16800000, 594000000, 495, 14, 1, 12 }, 43386c679a5SRhyland Klein { 19200000, 594000000, 495, 16, 1, 12 }, 43486c679a5SRhyland Klein { 26000000, 594000000, 594, 26, 1, 12 }, 43586c679a5SRhyland Klein { 12000000, 1000000000, 1000, 12, 1, 12 }, 43686c679a5SRhyland Klein { 13000000, 1000000000, 1000, 13, 1, 12 }, 43786c679a5SRhyland Klein { 19200000, 1000000000, 625, 12, 1, 12 }, 43886c679a5SRhyland Klein { 26000000, 1000000000, 1000, 26, 1, 12 }, 4392cb5efefSPeter De Schrijver { 0, 0, 0, 0, 0, 0 }, 4402cb5efefSPeter De Schrijver }; 4412cb5efefSPeter De Schrijver 4422cb5efefSPeter De Schrijver static struct tegra_clk_pll_params pll_d_params = { 4432cb5efefSPeter De Schrijver .input_min = 2000000, 4442cb5efefSPeter De Schrijver .input_max = 40000000, 4452cb5efefSPeter De Schrijver .cf_min = 1000000, 4462cb5efefSPeter De Schrijver .cf_max = 6000000, 4472cb5efefSPeter De Schrijver .vco_min = 500000000, 4482cb5efefSPeter De Schrijver .vco_max = 1000000000, 4492cb5efefSPeter De Schrijver .base_reg = PLLD_BASE, 4502cb5efefSPeter De Schrijver .misc_reg = PLLD_MISC, 4512cb5efefSPeter De Schrijver .lock_mask = PLL_BASE_LOCK, 4522cb5efefSPeter De Schrijver .lock_enable_bit_idx = PLLDU_MISC_LOCK_ENABLE, 4532cb5efefSPeter De Schrijver .lock_delay = 1000, 454fd428ad8SPeter De Schrijver .div_nmp = &pllp_nmp, 455ebe142b2SPeter De Schrijver .freq_table = pll_d_freq_table, 456ebe142b2SPeter De Schrijver .flags = TEGRA_PLL_HAS_CPCON | TEGRA_PLL_SET_LFCON | 4573706b436SRhyland Klein TEGRA_PLL_USE_LOCK | TEGRA_PLL_HAS_LOCK_ENABLE, 4582cb5efefSPeter De Schrijver }; 4592cb5efefSPeter De Schrijver 4602cb5efefSPeter De Schrijver static struct tegra_clk_pll_params pll_d2_params = { 4612cb5efefSPeter De Schrijver .input_min = 2000000, 4622cb5efefSPeter De Schrijver .input_max = 40000000, 4632cb5efefSPeter De Schrijver .cf_min = 1000000, 4642cb5efefSPeter De Schrijver .cf_max = 6000000, 4652cb5efefSPeter De Schrijver .vco_min = 500000000, 4662cb5efefSPeter De Schrijver .vco_max = 1000000000, 4672cb5efefSPeter De Schrijver .base_reg = PLLD2_BASE, 4682cb5efefSPeter De Schrijver .misc_reg = PLLD2_MISC, 4692cb5efefSPeter De Schrijver .lock_mask = PLL_BASE_LOCK, 4702cb5efefSPeter De Schrijver .lock_enable_bit_idx = PLLDU_MISC_LOCK_ENABLE, 4712cb5efefSPeter De Schrijver .lock_delay = 1000, 472fd428ad8SPeter De Schrijver .div_nmp = &pllp_nmp, 473ebe142b2SPeter De Schrijver .freq_table = pll_d_freq_table, 474ebe142b2SPeter De Schrijver .flags = TEGRA_PLL_HAS_CPCON | TEGRA_PLL_SET_LFCON | 4753706b436SRhyland Klein TEGRA_PLL_USE_LOCK | TEGRA_PLL_HAS_LOCK_ENABLE, 4762cb5efefSPeter De Schrijver }; 4772cb5efefSPeter De Schrijver 478385f9adfSThierry Reding static const struct pdiv_map pllu_p[] = { 4792cb5efefSPeter De Schrijver { .pdiv = 1, .hw_val = 1 }, 4802cb5efefSPeter De Schrijver { .pdiv = 2, .hw_val = 0 }, 4812cb5efefSPeter De Schrijver { .pdiv = 0, .hw_val = 0 }, 4822cb5efefSPeter De Schrijver }; 4832cb5efefSPeter De Schrijver 484fd428ad8SPeter De Schrijver static struct div_nmp pllu_nmp = { 485fd428ad8SPeter De Schrijver .divm_shift = 0, 486fd428ad8SPeter De Schrijver .divm_width = 5, 487fd428ad8SPeter De Schrijver .divn_shift = 8, 488fd428ad8SPeter De Schrijver .divn_width = 10, 489fd428ad8SPeter De Schrijver .divp_shift = 20, 490fd428ad8SPeter De Schrijver .divp_width = 1, 491fd428ad8SPeter De Schrijver }; 492fd428ad8SPeter De Schrijver 4932cb5efefSPeter De Schrijver static struct tegra_clk_pll_freq_table pll_u_freq_table[] = { 49486c679a5SRhyland Klein { 12000000, 480000000, 960, 12, 2, 12 }, 49586c679a5SRhyland Klein { 13000000, 480000000, 960, 13, 2, 12 }, 49686c679a5SRhyland Klein { 16800000, 480000000, 400, 7, 2, 5 }, 49786c679a5SRhyland Klein { 19200000, 480000000, 200, 4, 2, 3 }, 49886c679a5SRhyland Klein { 26000000, 480000000, 960, 26, 2, 12 }, 4992cb5efefSPeter De Schrijver { 0, 0, 0, 0, 0, 0 }, 5002cb5efefSPeter De Schrijver }; 5012cb5efefSPeter De Schrijver 5022cb5efefSPeter De Schrijver static struct tegra_clk_pll_params pll_u_params = { 5032cb5efefSPeter De Schrijver .input_min = 2000000, 5042cb5efefSPeter De Schrijver .input_max = 40000000, 5052cb5efefSPeter De Schrijver .cf_min = 1000000, 5062cb5efefSPeter De Schrijver .cf_max = 6000000, 5072cb5efefSPeter De Schrijver .vco_min = 480000000, 5082cb5efefSPeter De Schrijver .vco_max = 960000000, 5092cb5efefSPeter De Schrijver .base_reg = PLLU_BASE, 5102cb5efefSPeter De Schrijver .misc_reg = PLLU_MISC, 5112cb5efefSPeter De Schrijver .lock_mask = PLL_BASE_LOCK, 5122cb5efefSPeter De Schrijver .lock_enable_bit_idx = PLLDU_MISC_LOCK_ENABLE, 5132cb5efefSPeter De Schrijver .lock_delay = 1000, 5142cb5efefSPeter De Schrijver .pdiv_tohw = pllu_p, 515fd428ad8SPeter De Schrijver .div_nmp = &pllu_nmp, 516ebe142b2SPeter De Schrijver .freq_table = pll_u_freq_table, 517ebe142b2SPeter De Schrijver .flags = TEGRA_PLLU | TEGRA_PLL_HAS_CPCON | TEGRA_PLL_SET_LFCON | 5183706b436SRhyland Klein TEGRA_PLL_USE_LOCK | TEGRA_PLL_HAS_LOCK_ENABLE, 5192cb5efefSPeter De Schrijver }; 5202cb5efefSPeter De Schrijver 5212cb5efefSPeter De Schrijver static struct tegra_clk_pll_freq_table pll_x_freq_table[] = { 5222cb5efefSPeter De Schrijver /* 1 GHz */ 52386c679a5SRhyland Klein { 12000000, 1000000000, 83, 1, 1, 0 }, /* actual: 996.0 MHz */ 52486c679a5SRhyland Klein { 13000000, 1000000000, 76, 1, 1, 0 }, /* actual: 988.0 MHz */ 52586c679a5SRhyland Klein { 16800000, 1000000000, 59, 1, 1, 0 }, /* actual: 991.2 MHz */ 52686c679a5SRhyland Klein { 19200000, 1000000000, 52, 1, 1, 0 }, /* actual: 998.4 MHz */ 52786c679a5SRhyland Klein { 26000000, 1000000000, 76, 2, 1, 0 }, /* actual: 988.0 MHz */ 5282cb5efefSPeter De Schrijver { 0, 0, 0, 0, 0, 0 }, 5292cb5efefSPeter De Schrijver }; 5302cb5efefSPeter De Schrijver 5312cb5efefSPeter De Schrijver static struct tegra_clk_pll_params pll_x_params = { 5322cb5efefSPeter De Schrijver .input_min = 12000000, 5332cb5efefSPeter De Schrijver .input_max = 800000000, 5342cb5efefSPeter De Schrijver .cf_min = 12000000, 5352cb5efefSPeter De Schrijver .cf_max = 19200000, /* s/w policy, h/w capability 50 MHz */ 5362cb5efefSPeter De Schrijver .vco_min = 700000000, 5372cb5efefSPeter De Schrijver .vco_max = 2400000000U, 5382cb5efefSPeter De Schrijver .base_reg = PLLX_BASE, 5392cb5efefSPeter De Schrijver .misc_reg = PLLX_MISC, 5402cb5efefSPeter De Schrijver .lock_mask = PLL_BASE_LOCK, 5412cb5efefSPeter De Schrijver .lock_enable_bit_idx = PLL_MISC_LOCK_ENABLE, 5422cb5efefSPeter De Schrijver .lock_delay = 300, 5432cb5efefSPeter De Schrijver .iddq_reg = PLLX_MISC3, 5442cb5efefSPeter De Schrijver .iddq_bit_idx = PLLX_IDDQ_BIT, 5452cb5efefSPeter De Schrijver .max_p = PLLXC_SW_MAX_P, 5462cb5efefSPeter De Schrijver .dyn_ramp_reg = PLLX_MISC2, 5472cb5efefSPeter De Schrijver .stepa_shift = 16, 5482cb5efefSPeter De Schrijver .stepb_shift = 24, 5492cb5efefSPeter De Schrijver .pdiv_tohw = pllxc_p, 550fd428ad8SPeter De Schrijver .div_nmp = &pllxc_nmp, 551ebe142b2SPeter De Schrijver .freq_table = pll_x_freq_table, 5523706b436SRhyland Klein .flags = TEGRA_PLL_USE_LOCK | TEGRA_PLL_HAS_LOCK_ENABLE, 5532cb5efefSPeter De Schrijver }; 5542cb5efefSPeter De Schrijver 5552cb5efefSPeter De Schrijver static struct tegra_clk_pll_freq_table pll_e_freq_table[] = { 5562cb5efefSPeter De Schrijver /* PLLE special case: use cpcon field to store cml divider value */ 5572cb5efefSPeter De Schrijver { 336000000, 100000000, 100, 21, 16, 11 }, 5582cb5efefSPeter De Schrijver { 312000000, 100000000, 200, 26, 24, 13 }, 5598e9cc80aSPeter De Schrijver { 12000000, 100000000, 200, 1, 24, 13 }, 5602cb5efefSPeter De Schrijver { 0, 0, 0, 0, 0, 0 }, 5612cb5efefSPeter De Schrijver }; 5622cb5efefSPeter De Schrijver 56386c679a5SRhyland Klein static const struct pdiv_map plle_p[] = { 56486c679a5SRhyland Klein { .pdiv = 1, .hw_val = 0 }, 56586c679a5SRhyland Klein { .pdiv = 2, .hw_val = 1 }, 56686c679a5SRhyland Klein { .pdiv = 3, .hw_val = 2 }, 56786c679a5SRhyland Klein { .pdiv = 4, .hw_val = 3 }, 56886c679a5SRhyland Klein { .pdiv = 5, .hw_val = 4 }, 56986c679a5SRhyland Klein { .pdiv = 6, .hw_val = 5 }, 57086c679a5SRhyland Klein { .pdiv = 8, .hw_val = 6 }, 57186c679a5SRhyland Klein { .pdiv = 10, .hw_val = 7 }, 57286c679a5SRhyland Klein { .pdiv = 12, .hw_val = 8 }, 57386c679a5SRhyland Klein { .pdiv = 16, .hw_val = 9 }, 57486c679a5SRhyland Klein { .pdiv = 12, .hw_val = 10 }, 57586c679a5SRhyland Klein { .pdiv = 16, .hw_val = 11 }, 57686c679a5SRhyland Klein { .pdiv = 20, .hw_val = 12 }, 57786c679a5SRhyland Klein { .pdiv = 24, .hw_val = 13 }, 57886c679a5SRhyland Klein { .pdiv = 32, .hw_val = 14 }, 57986c679a5SRhyland Klein { .pdiv = 0, .hw_val = 0 } 58086c679a5SRhyland Klein }; 58186c679a5SRhyland Klein 582fd428ad8SPeter De Schrijver static struct div_nmp plle_nmp = { 583fd428ad8SPeter De Schrijver .divm_shift = 0, 584fd428ad8SPeter De Schrijver .divm_width = 8, 585fd428ad8SPeter De Schrijver .divn_shift = 8, 586fd428ad8SPeter De Schrijver .divn_width = 8, 587fd428ad8SPeter De Schrijver .divp_shift = 24, 588fd428ad8SPeter De Schrijver .divp_width = 4, 589fd428ad8SPeter De Schrijver }; 590fd428ad8SPeter De Schrijver 5912cb5efefSPeter De Schrijver static struct tegra_clk_pll_params pll_e_params = { 5922cb5efefSPeter De Schrijver .input_min = 12000000, 5932cb5efefSPeter De Schrijver .input_max = 1000000000, 5942cb5efefSPeter De Schrijver .cf_min = 12000000, 5952cb5efefSPeter De Schrijver .cf_max = 75000000, 5962cb5efefSPeter De Schrijver .vco_min = 1600000000, 5972cb5efefSPeter De Schrijver .vco_max = 2400000000U, 5982cb5efefSPeter De Schrijver .base_reg = PLLE_BASE, 5992cb5efefSPeter De Schrijver .misc_reg = PLLE_MISC, 6002cb5efefSPeter De Schrijver .aux_reg = PLLE_AUX, 6012cb5efefSPeter De Schrijver .lock_mask = PLLE_MISC_LOCK, 6022cb5efefSPeter De Schrijver .lock_enable_bit_idx = PLLE_MISC_LOCK_ENABLE, 6032cb5efefSPeter De Schrijver .lock_delay = 300, 60486c679a5SRhyland Klein .pdiv_tohw = plle_p, 605fd428ad8SPeter De Schrijver .div_nmp = &plle_nmp, 606ebe142b2SPeter De Schrijver .freq_table = pll_e_freq_table, 6073706b436SRhyland Klein .flags = TEGRA_PLL_FIXED | TEGRA_PLL_HAS_LOCK_ENABLE, 608ebe142b2SPeter De Schrijver .fixed_rate = 100000000, 609fd428ad8SPeter De Schrijver }; 610fd428ad8SPeter De Schrijver 611fd428ad8SPeter De Schrijver static struct div_nmp pllre_nmp = { 612fd428ad8SPeter De Schrijver .divm_shift = 0, 613fd428ad8SPeter De Schrijver .divm_width = 8, 614fd428ad8SPeter De Schrijver .divn_shift = 8, 615fd428ad8SPeter De Schrijver .divn_width = 8, 616fd428ad8SPeter De Schrijver .divp_shift = 16, 617fd428ad8SPeter De Schrijver .divp_width = 4, 6182cb5efefSPeter De Schrijver }; 6192cb5efefSPeter De Schrijver 6202cb5efefSPeter De Schrijver static struct tegra_clk_pll_params pll_re_vco_params = { 6212cb5efefSPeter De Schrijver .input_min = 12000000, 6222cb5efefSPeter De Schrijver .input_max = 1000000000, 6232cb5efefSPeter De Schrijver .cf_min = 12000000, 6242cb5efefSPeter De Schrijver .cf_max = 19200000, /* s/w policy, h/w capability 38 MHz */ 6252cb5efefSPeter De Schrijver .vco_min = 300000000, 6262cb5efefSPeter De Schrijver .vco_max = 600000000, 6272cb5efefSPeter De Schrijver .base_reg = PLLRE_BASE, 6282cb5efefSPeter De Schrijver .misc_reg = PLLRE_MISC, 6292cb5efefSPeter De Schrijver .lock_mask = PLLRE_MISC_LOCK, 6302cb5efefSPeter De Schrijver .lock_enable_bit_idx = PLLRE_MISC_LOCK_ENABLE, 6312cb5efefSPeter De Schrijver .lock_delay = 300, 6322cb5efefSPeter De Schrijver .iddq_reg = PLLRE_MISC, 6332cb5efefSPeter De Schrijver .iddq_bit_idx = PLLRE_IDDQ_BIT, 634fd428ad8SPeter De Schrijver .div_nmp = &pllre_nmp, 6353706b436SRhyland Klein .flags = TEGRA_PLL_USE_LOCK | TEGRA_PLL_HAS_LOCK_ENABLE | 6363706b436SRhyland Klein TEGRA_PLL_LOCK_MISC, 6372cb5efefSPeter De Schrijver }; 6382cb5efefSPeter De Schrijver 6392cb5efefSPeter De Schrijver /* possible OSC frequencies in Hz */ 6402cb5efefSPeter De Schrijver static unsigned long tegra114_input_freq[] = { 6412cb5efefSPeter De Schrijver [ 0] = 13000000, 6422cb5efefSPeter De Schrijver [ 1] = 16800000, 6432cb5efefSPeter De Schrijver [ 4] = 19200000, 6442cb5efefSPeter De Schrijver [ 5] = 38400000, 6452cb5efefSPeter De Schrijver [ 8] = 12000000, 6462cb5efefSPeter De Schrijver [ 9] = 48000000, 647c4947e36SThierry Reding [12] = 26000000, 6482cb5efefSPeter De Schrijver }; 6492cb5efefSPeter De Schrijver 6502cb5efefSPeter De Schrijver #define MASK(x) (BIT(x) - 1) 6512cb5efefSPeter De Schrijver 6522cb5efefSPeter De Schrijver struct utmi_clk_param { 6532cb5efefSPeter De Schrijver /* Oscillator Frequency in KHz */ 6542cb5efefSPeter De Schrijver u32 osc_frequency; 6552cb5efefSPeter De Schrijver /* UTMIP PLL Enable Delay Count */ 6562cb5efefSPeter De Schrijver u8 enable_delay_count; 6572cb5efefSPeter De Schrijver /* UTMIP PLL Stable count */ 6582cb5efefSPeter De Schrijver u8 stable_count; 6592cb5efefSPeter De Schrijver /* UTMIP PLL Active delay count */ 6602cb5efefSPeter De Schrijver u8 active_delay_count; 6612cb5efefSPeter De Schrijver /* UTMIP PLL Xtal frequency count */ 6622cb5efefSPeter De Schrijver u8 xtal_freq_count; 6632cb5efefSPeter De Schrijver }; 6642cb5efefSPeter De Schrijver 6652cb5efefSPeter De Schrijver static const struct utmi_clk_param utmi_parameters[] = { 6668d99704fSThierry Reding { 6678d99704fSThierry Reding .osc_frequency = 13000000, .enable_delay_count = 0x02, 6682cb5efefSPeter De Schrijver .stable_count = 0x33, .active_delay_count = 0x05, 6698d99704fSThierry Reding .xtal_freq_count = 0x7f 6708d99704fSThierry Reding }, { 6718d99704fSThierry Reding .osc_frequency = 19200000, .enable_delay_count = 0x03, 6728d99704fSThierry Reding .stable_count = 0x4b, .active_delay_count = 0x06, 6738d99704fSThierry Reding .xtal_freq_count = 0xbb 6748d99704fSThierry Reding }, { 6758d99704fSThierry Reding .osc_frequency = 12000000, .enable_delay_count = 0x02, 6768d99704fSThierry Reding .stable_count = 0x2f, .active_delay_count = 0x04, 6778d99704fSThierry Reding .xtal_freq_count = 0x76 6788d99704fSThierry Reding }, { 6798d99704fSThierry Reding .osc_frequency = 26000000, .enable_delay_count = 0x04, 6802cb5efefSPeter De Schrijver .stable_count = 0x66, .active_delay_count = 0x09, 6818d99704fSThierry Reding .xtal_freq_count = 0xfe 6828d99704fSThierry Reding }, { 6838d99704fSThierry Reding .osc_frequency = 16800000, .enable_delay_count = 0x03, 6848d99704fSThierry Reding .stable_count = 0x41, .active_delay_count = 0x0a, 6858d99704fSThierry Reding .xtal_freq_count = 0xa4 6868d99704fSThierry Reding }, 6872cb5efefSPeter De Schrijver }; 6882cb5efefSPeter De Schrijver 6892cb5efefSPeter De Schrijver /* peripheral mux definitions */ 6902cb5efefSPeter De Schrijver 6912cb5efefSPeter De Schrijver static const char *mux_plld_out0_plld2_out0[] = { 6922cb5efefSPeter De Schrijver "pll_d_out0", "pll_d2_out0", 6932cb5efefSPeter De Schrijver }; 6942cb5efefSPeter De Schrijver #define mux_plld_out0_plld2_out0_idx NULL 6952cb5efefSPeter De Schrijver 6962cb5efefSPeter De Schrijver static const char *mux_pllmcp_clkm[] = { 6972cb5efefSPeter De Schrijver "pll_m_out0", "pll_c_out0", "pll_p_out0", "clk_m", "pll_m_ud", 6982cb5efefSPeter De Schrijver }; 6992cb5efefSPeter De Schrijver 7002cb5efefSPeter De Schrijver static const struct clk_div_table pll_re_div_table[] = { 7012cb5efefSPeter De Schrijver { .val = 0, .div = 1 }, 7022cb5efefSPeter De Schrijver { .val = 1, .div = 2 }, 7032cb5efefSPeter De Schrijver { .val = 2, .div = 3 }, 7042cb5efefSPeter De Schrijver { .val = 3, .div = 4 }, 7052cb5efefSPeter De Schrijver { .val = 4, .div = 5 }, 7062cb5efefSPeter De Schrijver { .val = 5, .div = 6 }, 7072cb5efefSPeter De Schrijver { .val = 0, .div = 0 }, 7082cb5efefSPeter De Schrijver }; 7092cb5efefSPeter De Schrijver 7106609dbe4SPeter De Schrijver static struct tegra_clk tegra114_clks[tegra_clk_max] __initdata = { 7116609dbe4SPeter De Schrijver [tegra_clk_rtc] = { .dt_id = TEGRA114_CLK_RTC, .present = true }, 7126609dbe4SPeter De Schrijver [tegra_clk_timer] = { .dt_id = TEGRA114_CLK_TIMER, .present = true }, 7136609dbe4SPeter De Schrijver [tegra_clk_uarta] = { .dt_id = TEGRA114_CLK_UARTA, .present = true }, 7146609dbe4SPeter De Schrijver [tegra_clk_uartd] = { .dt_id = TEGRA114_CLK_UARTD, .present = true }, 71520e7c323SAndrew Bresticker [tegra_clk_sdmmc2_8] = { .dt_id = TEGRA114_CLK_SDMMC2, .present = true }, 7166609dbe4SPeter De Schrijver [tegra_clk_i2s1] = { .dt_id = TEGRA114_CLK_I2S1, .present = true }, 7176609dbe4SPeter De Schrijver [tegra_clk_i2c1] = { .dt_id = TEGRA114_CLK_I2C1, .present = true }, 7186609dbe4SPeter De Schrijver [tegra_clk_ndflash] = { .dt_id = TEGRA114_CLK_NDFLASH, .present = true }, 71920e7c323SAndrew Bresticker [tegra_clk_sdmmc1_8] = { .dt_id = TEGRA114_CLK_SDMMC1, .present = true }, 72020e7c323SAndrew Bresticker [tegra_clk_sdmmc4_8] = { .dt_id = TEGRA114_CLK_SDMMC4, .present = true }, 7216609dbe4SPeter De Schrijver [tegra_clk_pwm] = { .dt_id = TEGRA114_CLK_PWM, .present = true }, 7226609dbe4SPeter De Schrijver [tegra_clk_i2s0] = { .dt_id = TEGRA114_CLK_I2S0, .present = true }, 7236609dbe4SPeter De Schrijver [tegra_clk_i2s2] = { .dt_id = TEGRA114_CLK_I2S2, .present = true }, 7246609dbe4SPeter De Schrijver [tegra_clk_epp_8] = { .dt_id = TEGRA114_CLK_EPP, .present = true }, 7256609dbe4SPeter De Schrijver [tegra_clk_gr2d_8] = { .dt_id = TEGRA114_CLK_GR2D, .present = true }, 7266609dbe4SPeter De Schrijver [tegra_clk_usbd] = { .dt_id = TEGRA114_CLK_USBD, .present = true }, 7276609dbe4SPeter De Schrijver [tegra_clk_isp] = { .dt_id = TEGRA114_CLK_ISP, .present = true }, 7286609dbe4SPeter De Schrijver [tegra_clk_gr3d_8] = { .dt_id = TEGRA114_CLK_GR3D, .present = true }, 7296609dbe4SPeter De Schrijver [tegra_clk_disp2] = { .dt_id = TEGRA114_CLK_DISP2, .present = true }, 7306609dbe4SPeter De Schrijver [tegra_clk_disp1] = { .dt_id = TEGRA114_CLK_DISP1, .present = true }, 7316609dbe4SPeter De Schrijver [tegra_clk_host1x_8] = { .dt_id = TEGRA114_CLK_HOST1X, .present = true }, 7326609dbe4SPeter De Schrijver [tegra_clk_vcp] = { .dt_id = TEGRA114_CLK_VCP, .present = true }, 7336609dbe4SPeter De Schrijver [tegra_clk_apbdma] = { .dt_id = TEGRA114_CLK_APBDMA, .present = true }, 7346609dbe4SPeter De Schrijver [tegra_clk_kbc] = { .dt_id = TEGRA114_CLK_KBC, .present = true }, 7356609dbe4SPeter De Schrijver [tegra_clk_kfuse] = { .dt_id = TEGRA114_CLK_KFUSE, .present = true }, 7366609dbe4SPeter De Schrijver [tegra_clk_sbc1_8] = { .dt_id = TEGRA114_CLK_SBC1, .present = true }, 7376609dbe4SPeter De Schrijver [tegra_clk_nor] = { .dt_id = TEGRA114_CLK_NOR, .present = true }, 7386609dbe4SPeter De Schrijver [tegra_clk_sbc2_8] = { .dt_id = TEGRA114_CLK_SBC2, .present = true }, 7396609dbe4SPeter De Schrijver [tegra_clk_sbc3_8] = { .dt_id = TEGRA114_CLK_SBC3, .present = true }, 7406609dbe4SPeter De Schrijver [tegra_clk_i2c5] = { .dt_id = TEGRA114_CLK_I2C5, .present = true }, 7416609dbe4SPeter De Schrijver [tegra_clk_mipi] = { .dt_id = TEGRA114_CLK_MIPI, .present = true }, 7426609dbe4SPeter De Schrijver [tegra_clk_hdmi] = { .dt_id = TEGRA114_CLK_HDMI, .present = true }, 7436609dbe4SPeter De Schrijver [tegra_clk_csi] = { .dt_id = TEGRA114_CLK_CSI, .present = true }, 7446609dbe4SPeter De Schrijver [tegra_clk_i2c2] = { .dt_id = TEGRA114_CLK_I2C2, .present = true }, 7456609dbe4SPeter De Schrijver [tegra_clk_uartc] = { .dt_id = TEGRA114_CLK_UARTC, .present = true }, 7466609dbe4SPeter De Schrijver [tegra_clk_mipi_cal] = { .dt_id = TEGRA114_CLK_MIPI_CAL, .present = true }, 7476609dbe4SPeter De Schrijver [tegra_clk_emc] = { .dt_id = TEGRA114_CLK_EMC, .present = true }, 7486609dbe4SPeter De Schrijver [tegra_clk_usb2] = { .dt_id = TEGRA114_CLK_USB2, .present = true }, 7496609dbe4SPeter De Schrijver [tegra_clk_usb3] = { .dt_id = TEGRA114_CLK_USB3, .present = true }, 7506609dbe4SPeter De Schrijver [tegra_clk_vde_8] = { .dt_id = TEGRA114_CLK_VDE, .present = true }, 7516609dbe4SPeter De Schrijver [tegra_clk_bsea] = { .dt_id = TEGRA114_CLK_BSEA, .present = true }, 7526609dbe4SPeter De Schrijver [tegra_clk_bsev] = { .dt_id = TEGRA114_CLK_BSEV, .present = true }, 7536609dbe4SPeter De Schrijver [tegra_clk_i2c3] = { .dt_id = TEGRA114_CLK_I2C3, .present = true }, 7546609dbe4SPeter De Schrijver [tegra_clk_sbc4_8] = { .dt_id = TEGRA114_CLK_SBC4, .present = true }, 75520e7c323SAndrew Bresticker [tegra_clk_sdmmc3_8] = { .dt_id = TEGRA114_CLK_SDMMC3, .present = true }, 7566609dbe4SPeter De Schrijver [tegra_clk_owr] = { .dt_id = TEGRA114_CLK_OWR, .present = true }, 7576609dbe4SPeter De Schrijver [tegra_clk_csite] = { .dt_id = TEGRA114_CLK_CSITE, .present = true }, 7586609dbe4SPeter De Schrijver [tegra_clk_la] = { .dt_id = TEGRA114_CLK_LA, .present = true }, 7596609dbe4SPeter De Schrijver [tegra_clk_trace] = { .dt_id = TEGRA114_CLK_TRACE, .present = true }, 7606609dbe4SPeter De Schrijver [tegra_clk_soc_therm] = { .dt_id = TEGRA114_CLK_SOC_THERM, .present = true }, 7616609dbe4SPeter De Schrijver [tegra_clk_dtv] = { .dt_id = TEGRA114_CLK_DTV, .present = true }, 7626609dbe4SPeter De Schrijver [tegra_clk_ndspeed] = { .dt_id = TEGRA114_CLK_NDSPEED, .present = true }, 7636609dbe4SPeter De Schrijver [tegra_clk_i2cslow] = { .dt_id = TEGRA114_CLK_I2CSLOW, .present = true }, 7646609dbe4SPeter De Schrijver [tegra_clk_tsec] = { .dt_id = TEGRA114_CLK_TSEC, .present = true }, 7656609dbe4SPeter De Schrijver [tegra_clk_xusb_host] = { .dt_id = TEGRA114_CLK_XUSB_HOST, .present = true }, 7666609dbe4SPeter De Schrijver [tegra_clk_msenc] = { .dt_id = TEGRA114_CLK_MSENC, .present = true }, 7676609dbe4SPeter De Schrijver [tegra_clk_csus] = { .dt_id = TEGRA114_CLK_CSUS, .present = true }, 7686609dbe4SPeter De Schrijver [tegra_clk_mselect] = { .dt_id = TEGRA114_CLK_MSELECT, .present = true }, 7696609dbe4SPeter De Schrijver [tegra_clk_tsensor] = { .dt_id = TEGRA114_CLK_TSENSOR, .present = true }, 7706609dbe4SPeter De Schrijver [tegra_clk_i2s3] = { .dt_id = TEGRA114_CLK_I2S3, .present = true }, 7716609dbe4SPeter De Schrijver [tegra_clk_i2s4] = { .dt_id = TEGRA114_CLK_I2S4, .present = true }, 7726609dbe4SPeter De Schrijver [tegra_clk_i2c4] = { .dt_id = TEGRA114_CLK_I2C4, .present = true }, 7736609dbe4SPeter De Schrijver [tegra_clk_sbc5_8] = { .dt_id = TEGRA114_CLK_SBC5, .present = true }, 7746609dbe4SPeter De Schrijver [tegra_clk_sbc6_8] = { .dt_id = TEGRA114_CLK_SBC6, .present = true }, 7756609dbe4SPeter De Schrijver [tegra_clk_d_audio] = { .dt_id = TEGRA114_CLK_D_AUDIO, .present = true }, 7766609dbe4SPeter De Schrijver [tegra_clk_apbif] = { .dt_id = TEGRA114_CLK_APBIF, .present = true }, 7776609dbe4SPeter De Schrijver [tegra_clk_dam0] = { .dt_id = TEGRA114_CLK_DAM0, .present = true }, 7786609dbe4SPeter De Schrijver [tegra_clk_dam1] = { .dt_id = TEGRA114_CLK_DAM1, .present = true }, 7796609dbe4SPeter De Schrijver [tegra_clk_dam2] = { .dt_id = TEGRA114_CLK_DAM2, .present = true }, 7806609dbe4SPeter De Schrijver [tegra_clk_hda2codec_2x] = { .dt_id = TEGRA114_CLK_HDA2CODEC_2X, .present = true }, 7816609dbe4SPeter De Schrijver [tegra_clk_audio0_2x] = { .dt_id = TEGRA114_CLK_AUDIO0_2X, .present = true }, 7826609dbe4SPeter De Schrijver [tegra_clk_audio1_2x] = { .dt_id = TEGRA114_CLK_AUDIO1_2X, .present = true }, 7836609dbe4SPeter De Schrijver [tegra_clk_audio2_2x] = { .dt_id = TEGRA114_CLK_AUDIO2_2X, .present = true }, 7846609dbe4SPeter De Schrijver [tegra_clk_audio3_2x] = { .dt_id = TEGRA114_CLK_AUDIO3_2X, .present = true }, 7856609dbe4SPeter De Schrijver [tegra_clk_audio4_2x] = { .dt_id = TEGRA114_CLK_AUDIO4_2X, .present = true }, 7866609dbe4SPeter De Schrijver [tegra_clk_spdif_2x] = { .dt_id = TEGRA114_CLK_SPDIF_2X, .present = true }, 7876609dbe4SPeter De Schrijver [tegra_clk_actmon] = { .dt_id = TEGRA114_CLK_ACTMON, .present = true }, 7886609dbe4SPeter De Schrijver [tegra_clk_extern1] = { .dt_id = TEGRA114_CLK_EXTERN1, .present = true }, 7896609dbe4SPeter De Schrijver [tegra_clk_extern2] = { .dt_id = TEGRA114_CLK_EXTERN2, .present = true }, 7906609dbe4SPeter De Schrijver [tegra_clk_extern3] = { .dt_id = TEGRA114_CLK_EXTERN3, .present = true }, 7916609dbe4SPeter De Schrijver [tegra_clk_hda] = { .dt_id = TEGRA114_CLK_HDA, .present = true }, 7926609dbe4SPeter De Schrijver [tegra_clk_se] = { .dt_id = TEGRA114_CLK_SE, .present = true }, 7936609dbe4SPeter De Schrijver [tegra_clk_hda2hdmi] = { .dt_id = TEGRA114_CLK_HDA2HDMI, .present = true }, 7946609dbe4SPeter De Schrijver [tegra_clk_cilab] = { .dt_id = TEGRA114_CLK_CILAB, .present = true }, 7956609dbe4SPeter De Schrijver [tegra_clk_cilcd] = { .dt_id = TEGRA114_CLK_CILCD, .present = true }, 7966609dbe4SPeter De Schrijver [tegra_clk_cile] = { .dt_id = TEGRA114_CLK_CILE, .present = true }, 7976609dbe4SPeter De Schrijver [tegra_clk_dsialp] = { .dt_id = TEGRA114_CLK_DSIALP, .present = true }, 7986609dbe4SPeter De Schrijver [tegra_clk_dsiblp] = { .dt_id = TEGRA114_CLK_DSIBLP, .present = true }, 7996609dbe4SPeter De Schrijver [tegra_clk_dds] = { .dt_id = TEGRA114_CLK_DDS, .present = true }, 8006609dbe4SPeter De Schrijver [tegra_clk_dp2] = { .dt_id = TEGRA114_CLK_DP2, .present = true }, 8016609dbe4SPeter De Schrijver [tegra_clk_amx] = { .dt_id = TEGRA114_CLK_AMX, .present = true }, 8026609dbe4SPeter De Schrijver [tegra_clk_adx] = { .dt_id = TEGRA114_CLK_ADX, .present = true }, 8036609dbe4SPeter De Schrijver [tegra_clk_xusb_ss] = { .dt_id = TEGRA114_CLK_XUSB_SS, .present = true }, 8046609dbe4SPeter De Schrijver [tegra_clk_uartb] = { .dt_id = TEGRA114_CLK_UARTB, .present = true }, 8056609dbe4SPeter De Schrijver [tegra_clk_vfir] = { .dt_id = TEGRA114_CLK_VFIR, .present = true }, 8066609dbe4SPeter De Schrijver [tegra_clk_spdif_in] = { .dt_id = TEGRA114_CLK_SPDIF_IN, .present = true }, 8076609dbe4SPeter De Schrijver [tegra_clk_spdif_out] = { .dt_id = TEGRA114_CLK_SPDIF_OUT, .present = true }, 8086609dbe4SPeter De Schrijver [tegra_clk_vi_8] = { .dt_id = TEGRA114_CLK_VI, .present = true }, 8096609dbe4SPeter De Schrijver [tegra_clk_fuse] = { .dt_id = TEGRA114_CLK_FUSE, .present = true }, 8106609dbe4SPeter De Schrijver [tegra_clk_fuse_burn] = { .dt_id = TEGRA114_CLK_FUSE_BURN, .present = true }, 8116609dbe4SPeter De Schrijver [tegra_clk_clk_32k] = { .dt_id = TEGRA114_CLK_CLK_32K, .present = true }, 8126609dbe4SPeter De Schrijver [tegra_clk_clk_m] = { .dt_id = TEGRA114_CLK_CLK_M, .present = true }, 8136609dbe4SPeter De Schrijver [tegra_clk_clk_m_div2] = { .dt_id = TEGRA114_CLK_CLK_M_DIV2, .present = true }, 8146609dbe4SPeter De Schrijver [tegra_clk_clk_m_div4] = { .dt_id = TEGRA114_CLK_CLK_M_DIV4, .present = true }, 8156609dbe4SPeter De Schrijver [tegra_clk_pll_ref] = { .dt_id = TEGRA114_CLK_PLL_REF, .present = true }, 8166609dbe4SPeter De Schrijver [tegra_clk_pll_c] = { .dt_id = TEGRA114_CLK_PLL_C, .present = true }, 8176609dbe4SPeter De Schrijver [tegra_clk_pll_c_out1] = { .dt_id = TEGRA114_CLK_PLL_C_OUT1, .present = true }, 8186609dbe4SPeter De Schrijver [tegra_clk_pll_c2] = { .dt_id = TEGRA114_CLK_PLL_C2, .present = true }, 8196609dbe4SPeter De Schrijver [tegra_clk_pll_c3] = { .dt_id = TEGRA114_CLK_PLL_C3, .present = true }, 8206609dbe4SPeter De Schrijver [tegra_clk_pll_m] = { .dt_id = TEGRA114_CLK_PLL_M, .present = true }, 8216609dbe4SPeter De Schrijver [tegra_clk_pll_m_out1] = { .dt_id = TEGRA114_CLK_PLL_M_OUT1, .present = true }, 8226609dbe4SPeter De Schrijver [tegra_clk_pll_p] = { .dt_id = TEGRA114_CLK_PLL_P, .present = true }, 8236609dbe4SPeter De Schrijver [tegra_clk_pll_p_out1] = { .dt_id = TEGRA114_CLK_PLL_P_OUT1, .present = true }, 8246609dbe4SPeter De Schrijver [tegra_clk_pll_p_out2_int] = { .dt_id = TEGRA114_CLK_PLL_P_OUT2, .present = true }, 8256609dbe4SPeter De Schrijver [tegra_clk_pll_p_out3] = { .dt_id = TEGRA114_CLK_PLL_P_OUT3, .present = true }, 8266609dbe4SPeter De Schrijver [tegra_clk_pll_p_out4] = { .dt_id = TEGRA114_CLK_PLL_P_OUT4, .present = true }, 8276609dbe4SPeter De Schrijver [tegra_clk_pll_a] = { .dt_id = TEGRA114_CLK_PLL_A, .present = true }, 8286609dbe4SPeter De Schrijver [tegra_clk_pll_a_out0] = { .dt_id = TEGRA114_CLK_PLL_A_OUT0, .present = true }, 8296609dbe4SPeter De Schrijver [tegra_clk_pll_d] = { .dt_id = TEGRA114_CLK_PLL_D, .present = true }, 8306609dbe4SPeter De Schrijver [tegra_clk_pll_d_out0] = { .dt_id = TEGRA114_CLK_PLL_D_OUT0, .present = true }, 8316609dbe4SPeter De Schrijver [tegra_clk_pll_d2] = { .dt_id = TEGRA114_CLK_PLL_D2, .present = true }, 8326609dbe4SPeter De Schrijver [tegra_clk_pll_d2_out0] = { .dt_id = TEGRA114_CLK_PLL_D2_OUT0, .present = true }, 8336609dbe4SPeter De Schrijver [tegra_clk_pll_u] = { .dt_id = TEGRA114_CLK_PLL_U, .present = true }, 8346609dbe4SPeter De Schrijver [tegra_clk_pll_u_480m] = { .dt_id = TEGRA114_CLK_PLL_U_480M, .present = true }, 8356609dbe4SPeter De Schrijver [tegra_clk_pll_u_60m] = { .dt_id = TEGRA114_CLK_PLL_U_60M, .present = true }, 8366609dbe4SPeter De Schrijver [tegra_clk_pll_u_48m] = { .dt_id = TEGRA114_CLK_PLL_U_48M, .present = true }, 8376609dbe4SPeter De Schrijver [tegra_clk_pll_u_12m] = { .dt_id = TEGRA114_CLK_PLL_U_12M, .present = true }, 8386609dbe4SPeter De Schrijver [tegra_clk_pll_x] = { .dt_id = TEGRA114_CLK_PLL_X, .present = true }, 8396609dbe4SPeter De Schrijver [tegra_clk_pll_x_out0] = { .dt_id = TEGRA114_CLK_PLL_X_OUT0, .present = true }, 8406609dbe4SPeter De Schrijver [tegra_clk_pll_re_vco] = { .dt_id = TEGRA114_CLK_PLL_RE_VCO, .present = true }, 8416609dbe4SPeter De Schrijver [tegra_clk_pll_re_out] = { .dt_id = TEGRA114_CLK_PLL_RE_OUT, .present = true }, 8426609dbe4SPeter De Schrijver [tegra_clk_pll_e_out0] = { .dt_id = TEGRA114_CLK_PLL_E_OUT0, .present = true }, 8436609dbe4SPeter De Schrijver [tegra_clk_spdif_in_sync] = { .dt_id = TEGRA114_CLK_SPDIF_IN_SYNC, .present = true }, 8446609dbe4SPeter De Schrijver [tegra_clk_i2s0_sync] = { .dt_id = TEGRA114_CLK_I2S0_SYNC, .present = true }, 8456609dbe4SPeter De Schrijver [tegra_clk_i2s1_sync] = { .dt_id = TEGRA114_CLK_I2S1_SYNC, .present = true }, 8466609dbe4SPeter De Schrijver [tegra_clk_i2s2_sync] = { .dt_id = TEGRA114_CLK_I2S2_SYNC, .present = true }, 8476609dbe4SPeter De Schrijver [tegra_clk_i2s3_sync] = { .dt_id = TEGRA114_CLK_I2S3_SYNC, .present = true }, 8486609dbe4SPeter De Schrijver [tegra_clk_i2s4_sync] = { .dt_id = TEGRA114_CLK_I2S4_SYNC, .present = true }, 8496609dbe4SPeter De Schrijver [tegra_clk_vimclk_sync] = { .dt_id = TEGRA114_CLK_VIMCLK_SYNC, .present = true }, 8506609dbe4SPeter De Schrijver [tegra_clk_audio0] = { .dt_id = TEGRA114_CLK_AUDIO0, .present = true }, 8516609dbe4SPeter De Schrijver [tegra_clk_audio1] = { .dt_id = TEGRA114_CLK_AUDIO1, .present = true }, 8526609dbe4SPeter De Schrijver [tegra_clk_audio2] = { .dt_id = TEGRA114_CLK_AUDIO2, .present = true }, 8536609dbe4SPeter De Schrijver [tegra_clk_audio3] = { .dt_id = TEGRA114_CLK_AUDIO3, .present = true }, 8546609dbe4SPeter De Schrijver [tegra_clk_audio4] = { .dt_id = TEGRA114_CLK_AUDIO4, .present = true }, 8556609dbe4SPeter De Schrijver [tegra_clk_spdif] = { .dt_id = TEGRA114_CLK_SPDIF, .present = true }, 8566609dbe4SPeter De Schrijver [tegra_clk_clk_out_1] = { .dt_id = TEGRA114_CLK_CLK_OUT_1, .present = true }, 8576609dbe4SPeter De Schrijver [tegra_clk_clk_out_2] = { .dt_id = TEGRA114_CLK_CLK_OUT_2, .present = true }, 8586609dbe4SPeter De Schrijver [tegra_clk_clk_out_3] = { .dt_id = TEGRA114_CLK_CLK_OUT_3, .present = true }, 8596609dbe4SPeter De Schrijver [tegra_clk_blink] = { .dt_id = TEGRA114_CLK_BLINK, .present = true }, 8606609dbe4SPeter De Schrijver [tegra_clk_xusb_host_src] = { .dt_id = TEGRA114_CLK_XUSB_HOST_SRC, .present = true }, 8616609dbe4SPeter De Schrijver [tegra_clk_xusb_falcon_src] = { .dt_id = TEGRA114_CLK_XUSB_FALCON_SRC, .present = true }, 8626609dbe4SPeter De Schrijver [tegra_clk_xusb_fs_src] = { .dt_id = TEGRA114_CLK_XUSB_FS_SRC, .present = true }, 8636609dbe4SPeter De Schrijver [tegra_clk_xusb_ss_src] = { .dt_id = TEGRA114_CLK_XUSB_SS_SRC, .present = true }, 8645c992afcSAndrew Bresticker [tegra_clk_xusb_ss_div2] = { .dt_id = TEGRA114_CLK_XUSB_SS_DIV2, .present = true}, 8656609dbe4SPeter De Schrijver [tegra_clk_xusb_dev_src] = { .dt_id = TEGRA114_CLK_XUSB_DEV_SRC, .present = true }, 8666609dbe4SPeter De Schrijver [tegra_clk_xusb_dev] = { .dt_id = TEGRA114_CLK_XUSB_DEV, .present = true }, 8676609dbe4SPeter De Schrijver [tegra_clk_xusb_hs_src] = { .dt_id = TEGRA114_CLK_XUSB_HS_SRC, .present = true }, 8686609dbe4SPeter De Schrijver [tegra_clk_sclk] = { .dt_id = TEGRA114_CLK_SCLK, .present = true }, 8696609dbe4SPeter De Schrijver [tegra_clk_hclk] = { .dt_id = TEGRA114_CLK_HCLK, .present = true }, 8706609dbe4SPeter De Schrijver [tegra_clk_pclk] = { .dt_id = TEGRA114_CLK_PCLK, .present = true }, 8716609dbe4SPeter De Schrijver [tegra_clk_cclk_g] = { .dt_id = TEGRA114_CLK_CCLK_G, .present = true }, 8726609dbe4SPeter De Schrijver [tegra_clk_cclk_lp] = { .dt_id = TEGRA114_CLK_CCLK_LP, .present = true }, 8736609dbe4SPeter De Schrijver [tegra_clk_dfll_ref] = { .dt_id = TEGRA114_CLK_DFLL_REF, .present = true }, 8746609dbe4SPeter De Schrijver [tegra_clk_dfll_soc] = { .dt_id = TEGRA114_CLK_DFLL_SOC, .present = true }, 8756609dbe4SPeter De Schrijver [tegra_clk_audio0_mux] = { .dt_id = TEGRA114_CLK_AUDIO0_MUX, .present = true }, 8766609dbe4SPeter De Schrijver [tegra_clk_audio1_mux] = { .dt_id = TEGRA114_CLK_AUDIO1_MUX, .present = true }, 8776609dbe4SPeter De Schrijver [tegra_clk_audio2_mux] = { .dt_id = TEGRA114_CLK_AUDIO2_MUX, .present = true }, 8786609dbe4SPeter De Schrijver [tegra_clk_audio3_mux] = { .dt_id = TEGRA114_CLK_AUDIO3_MUX, .present = true }, 8796609dbe4SPeter De Schrijver [tegra_clk_audio4_mux] = { .dt_id = TEGRA114_CLK_AUDIO4_MUX, .present = true }, 8806609dbe4SPeter De Schrijver [tegra_clk_spdif_mux] = { .dt_id = TEGRA114_CLK_SPDIF_MUX, .present = true }, 8816609dbe4SPeter De Schrijver [tegra_clk_clk_out_1_mux] = { .dt_id = TEGRA114_CLK_CLK_OUT_1_MUX, .present = true }, 8826609dbe4SPeter De Schrijver [tegra_clk_clk_out_2_mux] = { .dt_id = TEGRA114_CLK_CLK_OUT_2_MUX, .present = true }, 8836609dbe4SPeter De Schrijver [tegra_clk_clk_out_3_mux] = { .dt_id = TEGRA114_CLK_CLK_OUT_3_MUX, .present = true }, 8846609dbe4SPeter De Schrijver [tegra_clk_dsia_mux] = { .dt_id = TEGRA114_CLK_DSIA_MUX, .present = true }, 8856609dbe4SPeter De Schrijver [tegra_clk_dsib_mux] = { .dt_id = TEGRA114_CLK_DSIB_MUX, .present = true }, 8866609dbe4SPeter De Schrijver }; 8876609dbe4SPeter De Schrijver 88873d37e4cSPeter De Schrijver static struct tegra_devclk devclks[] __initdata = { 88973d37e4cSPeter De Schrijver { .con_id = "clk_m", .dt_id = TEGRA114_CLK_CLK_M }, 89073d37e4cSPeter De Schrijver { .con_id = "pll_ref", .dt_id = TEGRA114_CLK_PLL_REF }, 89173d37e4cSPeter De Schrijver { .con_id = "clk_32k", .dt_id = TEGRA114_CLK_CLK_32K }, 89273d37e4cSPeter De Schrijver { .con_id = "clk_m_div2", .dt_id = TEGRA114_CLK_CLK_M_DIV2 }, 89373d37e4cSPeter De Schrijver { .con_id = "clk_m_div4", .dt_id = TEGRA114_CLK_CLK_M_DIV4 }, 89473d37e4cSPeter De Schrijver { .con_id = "pll_c", .dt_id = TEGRA114_CLK_PLL_C }, 89573d37e4cSPeter De Schrijver { .con_id = "pll_c_out1", .dt_id = TEGRA114_CLK_PLL_C_OUT1 }, 89673d37e4cSPeter De Schrijver { .con_id = "pll_c2", .dt_id = TEGRA114_CLK_PLL_C2 }, 89773d37e4cSPeter De Schrijver { .con_id = "pll_c3", .dt_id = TEGRA114_CLK_PLL_C3 }, 89873d37e4cSPeter De Schrijver { .con_id = "pll_p", .dt_id = TEGRA114_CLK_PLL_P }, 89973d37e4cSPeter De Schrijver { .con_id = "pll_p_out1", .dt_id = TEGRA114_CLK_PLL_P_OUT1 }, 90073d37e4cSPeter De Schrijver { .con_id = "pll_p_out2", .dt_id = TEGRA114_CLK_PLL_P_OUT2 }, 90173d37e4cSPeter De Schrijver { .con_id = "pll_p_out3", .dt_id = TEGRA114_CLK_PLL_P_OUT3 }, 90273d37e4cSPeter De Schrijver { .con_id = "pll_p_out4", .dt_id = TEGRA114_CLK_PLL_P_OUT4 }, 90373d37e4cSPeter De Schrijver { .con_id = "pll_m", .dt_id = TEGRA114_CLK_PLL_M }, 90473d37e4cSPeter De Schrijver { .con_id = "pll_m_out1", .dt_id = TEGRA114_CLK_PLL_M_OUT1 }, 90573d37e4cSPeter De Schrijver { .con_id = "pll_x", .dt_id = TEGRA114_CLK_PLL_X }, 90673d37e4cSPeter De Schrijver { .con_id = "pll_x_out0", .dt_id = TEGRA114_CLK_PLL_X_OUT0 }, 90773d37e4cSPeter De Schrijver { .con_id = "pll_u", .dt_id = TEGRA114_CLK_PLL_U }, 90873d37e4cSPeter De Schrijver { .con_id = "pll_u_480M", .dt_id = TEGRA114_CLK_PLL_U_480M }, 90973d37e4cSPeter De Schrijver { .con_id = "pll_u_60M", .dt_id = TEGRA114_CLK_PLL_U_60M }, 91073d37e4cSPeter De Schrijver { .con_id = "pll_u_48M", .dt_id = TEGRA114_CLK_PLL_U_48M }, 91173d37e4cSPeter De Schrijver { .con_id = "pll_u_12M", .dt_id = TEGRA114_CLK_PLL_U_12M }, 91273d37e4cSPeter De Schrijver { .con_id = "pll_d", .dt_id = TEGRA114_CLK_PLL_D }, 91373d37e4cSPeter De Schrijver { .con_id = "pll_d_out0", .dt_id = TEGRA114_CLK_PLL_D_OUT0 }, 91473d37e4cSPeter De Schrijver { .con_id = "pll_d2", .dt_id = TEGRA114_CLK_PLL_D2 }, 91573d37e4cSPeter De Schrijver { .con_id = "pll_d2_out0", .dt_id = TEGRA114_CLK_PLL_D2_OUT0 }, 91673d37e4cSPeter De Schrijver { .con_id = "pll_a", .dt_id = TEGRA114_CLK_PLL_A }, 91773d37e4cSPeter De Schrijver { .con_id = "pll_a_out0", .dt_id = TEGRA114_CLK_PLL_A_OUT0 }, 91873d37e4cSPeter De Schrijver { .con_id = "pll_re_vco", .dt_id = TEGRA114_CLK_PLL_RE_VCO }, 91973d37e4cSPeter De Schrijver { .con_id = "pll_re_out", .dt_id = TEGRA114_CLK_PLL_RE_OUT }, 92073d37e4cSPeter De Schrijver { .con_id = "pll_e_out0", .dt_id = TEGRA114_CLK_PLL_E_OUT0 }, 92173d37e4cSPeter De Schrijver { .con_id = "spdif_in_sync", .dt_id = TEGRA114_CLK_SPDIF_IN_SYNC }, 92273d37e4cSPeter De Schrijver { .con_id = "i2s0_sync", .dt_id = TEGRA114_CLK_I2S0_SYNC }, 92373d37e4cSPeter De Schrijver { .con_id = "i2s1_sync", .dt_id = TEGRA114_CLK_I2S1_SYNC }, 92473d37e4cSPeter De Schrijver { .con_id = "i2s2_sync", .dt_id = TEGRA114_CLK_I2S2_SYNC }, 92573d37e4cSPeter De Schrijver { .con_id = "i2s3_sync", .dt_id = TEGRA114_CLK_I2S3_SYNC }, 92673d37e4cSPeter De Schrijver { .con_id = "i2s4_sync", .dt_id = TEGRA114_CLK_I2S4_SYNC }, 92773d37e4cSPeter De Schrijver { .con_id = "vimclk_sync", .dt_id = TEGRA114_CLK_VIMCLK_SYNC }, 92873d37e4cSPeter De Schrijver { .con_id = "audio0", .dt_id = TEGRA114_CLK_AUDIO0 }, 92973d37e4cSPeter De Schrijver { .con_id = "audio1", .dt_id = TEGRA114_CLK_AUDIO1 }, 93073d37e4cSPeter De Schrijver { .con_id = "audio2", .dt_id = TEGRA114_CLK_AUDIO2 }, 93173d37e4cSPeter De Schrijver { .con_id = "audio3", .dt_id = TEGRA114_CLK_AUDIO3 }, 93273d37e4cSPeter De Schrijver { .con_id = "audio4", .dt_id = TEGRA114_CLK_AUDIO4 }, 93373d37e4cSPeter De Schrijver { .con_id = "spdif", .dt_id = TEGRA114_CLK_SPDIF }, 93473d37e4cSPeter De Schrijver { .con_id = "audio0_2x", .dt_id = TEGRA114_CLK_AUDIO0_2X }, 93573d37e4cSPeter De Schrijver { .con_id = "audio1_2x", .dt_id = TEGRA114_CLK_AUDIO1_2X }, 93673d37e4cSPeter De Schrijver { .con_id = "audio2_2x", .dt_id = TEGRA114_CLK_AUDIO2_2X }, 93773d37e4cSPeter De Schrijver { .con_id = "audio3_2x", .dt_id = TEGRA114_CLK_AUDIO3_2X }, 93873d37e4cSPeter De Schrijver { .con_id = "audio4_2x", .dt_id = TEGRA114_CLK_AUDIO4_2X }, 93973d37e4cSPeter De Schrijver { .con_id = "spdif_2x", .dt_id = TEGRA114_CLK_SPDIF_2X }, 94073d37e4cSPeter De Schrijver { .con_id = "extern1", .dev_id = "clk_out_1", .dt_id = TEGRA114_CLK_EXTERN1 }, 94173d37e4cSPeter De Schrijver { .con_id = "extern2", .dev_id = "clk_out_2", .dt_id = TEGRA114_CLK_EXTERN2 }, 94273d37e4cSPeter De Schrijver { .con_id = "extern3", .dev_id = "clk_out_3", .dt_id = TEGRA114_CLK_EXTERN3 }, 94373d37e4cSPeter De Schrijver { .con_id = "blink", .dt_id = TEGRA114_CLK_BLINK }, 94473d37e4cSPeter De Schrijver { .con_id = "cclk_g", .dt_id = TEGRA114_CLK_CCLK_G }, 94573d37e4cSPeter De Schrijver { .con_id = "cclk_lp", .dt_id = TEGRA114_CLK_CCLK_LP }, 94673d37e4cSPeter De Schrijver { .con_id = "sclk", .dt_id = TEGRA114_CLK_SCLK }, 94773d37e4cSPeter De Schrijver { .con_id = "hclk", .dt_id = TEGRA114_CLK_HCLK }, 94873d37e4cSPeter De Schrijver { .con_id = "pclk", .dt_id = TEGRA114_CLK_PCLK }, 9495ab5d404SAlexandre Courbot { .con_id = "fuse", .dt_id = TEGRA114_CLK_FUSE }, 95073d37e4cSPeter De Schrijver { .dev_id = "rtc-tegra", .dt_id = TEGRA114_CLK_RTC }, 95173d37e4cSPeter De Schrijver { .dev_id = "timer", .dt_id = TEGRA114_CLK_TIMER }, 95273d37e4cSPeter De Schrijver }; 95373d37e4cSPeter De Schrijver 954167d5366SPeter De Schrijver static const char *mux_pllm_pllc2_c_c3_pllp_plla[] = { 955167d5366SPeter De Schrijver "pll_m", "pll_c2", "pll_c", "pll_c3", "pll_p", "pll_a_out0" 956167d5366SPeter De Schrijver }; 957167d5366SPeter De Schrijver static u32 mux_pllm_pllc2_c_c3_pllp_plla_idx[] = { 958167d5366SPeter De Schrijver [0] = 0, [1] = 1, [2] = 2, [3] = 3, [4] = 4, [5] = 6, 959167d5366SPeter De Schrijver }; 960167d5366SPeter De Schrijver 96188d909beSRhyland Klein static struct tegra_audio_clk_info tegra114_audio_plls[] = { 96288d909beSRhyland Klein { "pll_a", &pll_a_params, tegra_clk_pll_a, "pll_p_out1" }, 96388d909beSRhyland Klein }; 96488d909beSRhyland Klein 965343a607cSPeter De Schrijver static struct clk **clks; 9662cb5efefSPeter De Schrijver 9672cb5efefSPeter De Schrijver static unsigned long osc_freq; 9682cb5efefSPeter De Schrijver static unsigned long pll_ref_freq; 9692cb5efefSPeter De Schrijver 9702cb5efefSPeter De Schrijver static void __init tegra114_fixed_clk_init(void __iomem *clk_base) 9712cb5efefSPeter De Schrijver { 9722cb5efefSPeter De Schrijver struct clk *clk; 9732cb5efefSPeter De Schrijver 9742cb5efefSPeter De Schrijver /* clk_32k */ 9752cb5efefSPeter De Schrijver clk = clk_register_fixed_rate(NULL, "clk_32k", NULL, CLK_IS_ROOT, 9762cb5efefSPeter De Schrijver 32768); 977c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_CLK_32K] = clk; 9782cb5efefSPeter De Schrijver 9792cb5efefSPeter De Schrijver /* clk_m_div2 */ 9802cb5efefSPeter De Schrijver clk = clk_register_fixed_factor(NULL, "clk_m_div2", "clk_m", 9812cb5efefSPeter De Schrijver CLK_SET_RATE_PARENT, 1, 2); 982c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_CLK_M_DIV2] = clk; 9832cb5efefSPeter De Schrijver 9842cb5efefSPeter De Schrijver /* clk_m_div4 */ 9852cb5efefSPeter De Schrijver clk = clk_register_fixed_factor(NULL, "clk_m_div4", "clk_m", 9862cb5efefSPeter De Schrijver CLK_SET_RATE_PARENT, 1, 4); 987c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_CLK_M_DIV4] = clk; 9882cb5efefSPeter De Schrijver 9892cb5efefSPeter De Schrijver } 9902cb5efefSPeter De Schrijver 9912cb5efefSPeter De Schrijver static __init void tegra114_utmi_param_configure(void __iomem *clk_base) 9922cb5efefSPeter De Schrijver { 993e52d7c04SThierry Reding unsigned int i; 9942cb5efefSPeter De Schrijver u32 reg; 9952cb5efefSPeter De Schrijver 9962cb5efefSPeter De Schrijver for (i = 0; i < ARRAY_SIZE(utmi_parameters); i++) { 9972cb5efefSPeter De Schrijver if (osc_freq == utmi_parameters[i].osc_frequency) 9982cb5efefSPeter De Schrijver break; 9992cb5efefSPeter De Schrijver } 10002cb5efefSPeter De Schrijver 10012cb5efefSPeter De Schrijver if (i >= ARRAY_SIZE(utmi_parameters)) { 10022cb5efefSPeter De Schrijver pr_err("%s: Unexpected oscillator freq %lu\n", __func__, 10032cb5efefSPeter De Schrijver osc_freq); 10042cb5efefSPeter De Schrijver return; 10052cb5efefSPeter De Schrijver } 10062cb5efefSPeter De Schrijver 10072cb5efefSPeter De Schrijver reg = readl_relaxed(clk_base + UTMIP_PLL_CFG2); 10082cb5efefSPeter De Schrijver 10092cb5efefSPeter De Schrijver /* Program UTMIP PLL stable and active counts */ 10102cb5efefSPeter De Schrijver /* [FIXME] arclk_rst.h says WRONG! This should be 1ms -> 0x50 Check! */ 10112cb5efefSPeter De Schrijver reg &= ~UTMIP_PLL_CFG2_STABLE_COUNT(~0); 10122cb5efefSPeter De Schrijver reg |= UTMIP_PLL_CFG2_STABLE_COUNT(utmi_parameters[i].stable_count); 10132cb5efefSPeter De Schrijver 10142cb5efefSPeter De Schrijver reg &= ~UTMIP_PLL_CFG2_ACTIVE_DLY_COUNT(~0); 10152cb5efefSPeter De Schrijver 10162cb5efefSPeter De Schrijver reg |= UTMIP_PLL_CFG2_ACTIVE_DLY_COUNT(utmi_parameters[i]. 10172cb5efefSPeter De Schrijver active_delay_count); 10182cb5efefSPeter De Schrijver 10192cb5efefSPeter De Schrijver /* Remove power downs from UTMIP PLL control bits */ 10202cb5efefSPeter De Schrijver reg &= ~UTMIP_PLL_CFG2_FORCE_PD_SAMP_A_POWERDOWN; 10212cb5efefSPeter De Schrijver reg &= ~UTMIP_PLL_CFG2_FORCE_PD_SAMP_B_POWERDOWN; 10222cb5efefSPeter De Schrijver reg &= ~UTMIP_PLL_CFG2_FORCE_PD_SAMP_C_POWERDOWN; 10232cb5efefSPeter De Schrijver 10242cb5efefSPeter De Schrijver writel_relaxed(reg, clk_base + UTMIP_PLL_CFG2); 10252cb5efefSPeter De Schrijver 10262cb5efefSPeter De Schrijver /* Program UTMIP PLL delay and oscillator frequency counts */ 10272cb5efefSPeter De Schrijver reg = readl_relaxed(clk_base + UTMIP_PLL_CFG1); 10282cb5efefSPeter De Schrijver reg &= ~UTMIP_PLL_CFG1_ENABLE_DLY_COUNT(~0); 10292cb5efefSPeter De Schrijver 10302cb5efefSPeter De Schrijver reg |= UTMIP_PLL_CFG1_ENABLE_DLY_COUNT(utmi_parameters[i]. 10312cb5efefSPeter De Schrijver enable_delay_count); 10322cb5efefSPeter De Schrijver 10332cb5efefSPeter De Schrijver reg &= ~UTMIP_PLL_CFG1_XTAL_FREQ_COUNT(~0); 10342cb5efefSPeter De Schrijver reg |= UTMIP_PLL_CFG1_XTAL_FREQ_COUNT(utmi_parameters[i]. 10352cb5efefSPeter De Schrijver xtal_freq_count); 10362cb5efefSPeter De Schrijver 10372cb5efefSPeter De Schrijver /* Remove power downs from UTMIP PLL control bits */ 10382cb5efefSPeter De Schrijver reg &= ~UTMIP_PLL_CFG1_FORCE_PLL_ENABLE_POWERDOWN; 10392cb5efefSPeter De Schrijver reg &= ~UTMIP_PLL_CFG1_FORCE_PLL_ACTIVE_POWERDOWN; 10402cb5efefSPeter De Schrijver reg &= ~UTMIP_PLL_CFG1_FORCE_PLLU_POWERUP; 10412cb5efefSPeter De Schrijver reg &= ~UTMIP_PLL_CFG1_FORCE_PLLU_POWERDOWN; 10422cb5efefSPeter De Schrijver writel_relaxed(reg, clk_base + UTMIP_PLL_CFG1); 10432cb5efefSPeter De Schrijver 10442cb5efefSPeter De Schrijver /* Setup HW control of UTMIPLL */ 10452cb5efefSPeter De Schrijver reg = readl_relaxed(clk_base + UTMIPLL_HW_PWRDN_CFG0); 10462cb5efefSPeter De Schrijver reg |= UTMIPLL_HW_PWRDN_CFG0_USE_LOCKDET; 10472cb5efefSPeter De Schrijver reg &= ~UTMIPLL_HW_PWRDN_CFG0_CLK_ENABLE_SWCTL; 10482cb5efefSPeter De Schrijver reg |= UTMIPLL_HW_PWRDN_CFG0_SEQ_START_STATE; 10492cb5efefSPeter De Schrijver writel_relaxed(reg, clk_base + UTMIPLL_HW_PWRDN_CFG0); 10502cb5efefSPeter De Schrijver 10512cb5efefSPeter De Schrijver reg = readl_relaxed(clk_base + UTMIP_PLL_CFG1); 10522cb5efefSPeter De Schrijver reg &= ~UTMIP_PLL_CFG1_FORCE_PLL_ENABLE_POWERUP; 10532cb5efefSPeter De Schrijver reg &= ~UTMIP_PLL_CFG1_FORCE_PLL_ENABLE_POWERDOWN; 10542cb5efefSPeter De Schrijver writel_relaxed(reg, clk_base + UTMIP_PLL_CFG1); 10552cb5efefSPeter De Schrijver 10562cb5efefSPeter De Schrijver udelay(1); 10572cb5efefSPeter De Schrijver 10582cb5efefSPeter De Schrijver /* Setup SW override of UTMIPLL assuming USB2.0 10592cb5efefSPeter De Schrijver ports are assigned to USB2 */ 10602cb5efefSPeter De Schrijver reg = readl_relaxed(clk_base + UTMIPLL_HW_PWRDN_CFG0); 10612cb5efefSPeter De Schrijver reg |= UTMIPLL_HW_PWRDN_CFG0_IDDQ_SWCTL; 10622cb5efefSPeter De Schrijver reg &= ~UTMIPLL_HW_PWRDN_CFG0_IDDQ_OVERRIDE; 10632cb5efefSPeter De Schrijver writel_relaxed(reg, clk_base + UTMIPLL_HW_PWRDN_CFG0); 10642cb5efefSPeter De Schrijver 10652cb5efefSPeter De Schrijver udelay(1); 10662cb5efefSPeter De Schrijver 10672cb5efefSPeter De Schrijver /* Enable HW control UTMIPLL */ 10682cb5efefSPeter De Schrijver reg = readl_relaxed(clk_base + UTMIPLL_HW_PWRDN_CFG0); 10692cb5efefSPeter De Schrijver reg |= UTMIPLL_HW_PWRDN_CFG0_SEQ_ENABLE; 10702cb5efefSPeter De Schrijver writel_relaxed(reg, clk_base + UTMIPLL_HW_PWRDN_CFG0); 10712cb5efefSPeter De Schrijver } 10722cb5efefSPeter De Schrijver 10732cb5efefSPeter De Schrijver static void __init tegra114_pll_init(void __iomem *clk_base, 10742cb5efefSPeter De Schrijver void __iomem *pmc) 10752cb5efefSPeter De Schrijver { 10762cb5efefSPeter De Schrijver u32 val; 10772cb5efefSPeter De Schrijver struct clk *clk; 10782cb5efefSPeter De Schrijver 10792cb5efefSPeter De Schrijver /* PLLC */ 10802cb5efefSPeter De Schrijver clk = tegra_clk_register_pllxc("pll_c", "pll_ref", clk_base, 1081ebe142b2SPeter De Schrijver pmc, 0, &pll_c_params, NULL); 1082c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_PLL_C] = clk; 10832cb5efefSPeter De Schrijver 10842cb5efefSPeter De Schrijver /* PLLC_OUT1 */ 10852cb5efefSPeter De Schrijver clk = tegra_clk_register_divider("pll_c_out1_div", "pll_c", 10862cb5efefSPeter De Schrijver clk_base + PLLC_OUT, 0, TEGRA_DIVIDER_ROUND_UP, 10872cb5efefSPeter De Schrijver 8, 8, 1, NULL); 10882cb5efefSPeter De Schrijver clk = tegra_clk_register_pll_out("pll_c_out1", "pll_c_out1_div", 10892cb5efefSPeter De Schrijver clk_base + PLLC_OUT, 1, 0, 10902cb5efefSPeter De Schrijver CLK_SET_RATE_PARENT, 0, NULL); 1091c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_PLL_C_OUT1] = clk; 10922cb5efefSPeter De Schrijver 10932cb5efefSPeter De Schrijver /* PLLC2 */ 1094ebe142b2SPeter De Schrijver clk = tegra_clk_register_pllc("pll_c2", "pll_ref", clk_base, pmc, 0, 1095ebe142b2SPeter De Schrijver &pll_c2_params, NULL); 1096c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_PLL_C2] = clk; 10972cb5efefSPeter De Schrijver 10982cb5efefSPeter De Schrijver /* PLLC3 */ 1099ebe142b2SPeter De Schrijver clk = tegra_clk_register_pllc("pll_c3", "pll_ref", clk_base, pmc, 0, 1100ebe142b2SPeter De Schrijver &pll_c3_params, NULL); 1101c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_PLL_C3] = clk; 11022cb5efefSPeter De Schrijver 11032cb5efefSPeter De Schrijver /* PLLM */ 11042cb5efefSPeter De Schrijver clk = tegra_clk_register_pllm("pll_m", "pll_ref", clk_base, pmc, 1105ebe142b2SPeter De Schrijver CLK_IGNORE_UNUSED | CLK_SET_RATE_GATE, 1106ebe142b2SPeter De Schrijver &pll_m_params, NULL); 1107c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_PLL_M] = clk; 11082cb5efefSPeter De Schrijver 11092cb5efefSPeter De Schrijver /* PLLM_OUT1 */ 11102cb5efefSPeter De Schrijver clk = tegra_clk_register_divider("pll_m_out1_div", "pll_m", 11112cb5efefSPeter De Schrijver clk_base + PLLM_OUT, 0, TEGRA_DIVIDER_ROUND_UP, 11122cb5efefSPeter De Schrijver 8, 8, 1, NULL); 11132cb5efefSPeter De Schrijver clk = tegra_clk_register_pll_out("pll_m_out1", "pll_m_out1_div", 11142cb5efefSPeter De Schrijver clk_base + PLLM_OUT, 1, 0, CLK_IGNORE_UNUSED | 11152cb5efefSPeter De Schrijver CLK_SET_RATE_PARENT, 0, NULL); 1116c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_PLL_M_OUT1] = clk; 11172cb5efefSPeter De Schrijver 11182cb5efefSPeter De Schrijver /* PLLM_UD */ 11192cb5efefSPeter De Schrijver clk = clk_register_fixed_factor(NULL, "pll_m_ud", "pll_m", 11202cb5efefSPeter De Schrijver CLK_SET_RATE_PARENT, 1, 1); 11212cb5efefSPeter De Schrijver 11222cb5efefSPeter De Schrijver /* PLLU */ 11232cb5efefSPeter De Schrijver val = readl(clk_base + pll_u_params.base_reg); 11242cb5efefSPeter De Schrijver val &= ~BIT(24); /* disable PLLU_OVERRIDE */ 11252cb5efefSPeter De Schrijver writel(val, clk_base + pll_u_params.base_reg); 11262cb5efefSPeter De Schrijver 11272cb5efefSPeter De Schrijver clk = tegra_clk_register_pll("pll_u", "pll_ref", clk_base, pmc, 0, 1128ebe142b2SPeter De Schrijver &pll_u_params, &pll_u_lock); 1129c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_PLL_U] = clk; 11302cb5efefSPeter De Schrijver 11312cb5efefSPeter De Schrijver tegra114_utmi_param_configure(clk_base); 11322cb5efefSPeter De Schrijver 11332cb5efefSPeter De Schrijver /* PLLU_480M */ 11342cb5efefSPeter De Schrijver clk = clk_register_gate(NULL, "pll_u_480M", "pll_u", 11352cb5efefSPeter De Schrijver CLK_SET_RATE_PARENT, clk_base + PLLU_BASE, 11362cb5efefSPeter De Schrijver 22, 0, &pll_u_lock); 1137c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_PLL_U_480M] = clk; 11382cb5efefSPeter De Schrijver 11392cb5efefSPeter De Schrijver /* PLLU_60M */ 11402cb5efefSPeter De Schrijver clk = clk_register_fixed_factor(NULL, "pll_u_60M", "pll_u", 11412cb5efefSPeter De Schrijver CLK_SET_RATE_PARENT, 1, 8); 1142c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_PLL_U_60M] = clk; 11432cb5efefSPeter De Schrijver 11442cb5efefSPeter De Schrijver /* PLLU_48M */ 11452cb5efefSPeter De Schrijver clk = clk_register_fixed_factor(NULL, "pll_u_48M", "pll_u", 11462cb5efefSPeter De Schrijver CLK_SET_RATE_PARENT, 1, 10); 1147c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_PLL_U_48M] = clk; 11482cb5efefSPeter De Schrijver 11492cb5efefSPeter De Schrijver /* PLLU_12M */ 11502cb5efefSPeter De Schrijver clk = clk_register_fixed_factor(NULL, "pll_u_12M", "pll_u", 11512cb5efefSPeter De Schrijver CLK_SET_RATE_PARENT, 1, 40); 1152c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_PLL_U_12M] = clk; 11532cb5efefSPeter De Schrijver 11542cb5efefSPeter De Schrijver /* PLLD */ 11552cb5efefSPeter De Schrijver clk = tegra_clk_register_pll("pll_d", "pll_ref", clk_base, pmc, 0, 1156ebe142b2SPeter De Schrijver &pll_d_params, &pll_d_lock); 1157c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_PLL_D] = clk; 11582cb5efefSPeter De Schrijver 11592cb5efefSPeter De Schrijver /* PLLD_OUT0 */ 11602cb5efefSPeter De Schrijver clk = clk_register_fixed_factor(NULL, "pll_d_out0", "pll_d", 11612cb5efefSPeter De Schrijver CLK_SET_RATE_PARENT, 1, 2); 1162c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_PLL_D_OUT0] = clk; 11632cb5efefSPeter De Schrijver 11642cb5efefSPeter De Schrijver /* PLLD2 */ 11652cb5efefSPeter De Schrijver clk = tegra_clk_register_pll("pll_d2", "pll_ref", clk_base, pmc, 0, 1166ebe142b2SPeter De Schrijver &pll_d2_params, &pll_d2_lock); 1167c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_PLL_D2] = clk; 11682cb5efefSPeter De Schrijver 11692cb5efefSPeter De Schrijver /* PLLD2_OUT0 */ 11702cb5efefSPeter De Schrijver clk = clk_register_fixed_factor(NULL, "pll_d2_out0", "pll_d2", 11712cb5efefSPeter De Schrijver CLK_SET_RATE_PARENT, 1, 2); 1172c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_PLL_D2_OUT0] = clk; 11732cb5efefSPeter De Schrijver 11742cb5efefSPeter De Schrijver /* PLLRE */ 11752cb5efefSPeter De Schrijver clk = tegra_clk_register_pllre("pll_re_vco", "pll_ref", clk_base, pmc, 1176ebe142b2SPeter De Schrijver 0, &pll_re_vco_params, &pll_re_lock, pll_ref_freq); 1177c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_PLL_RE_VCO] = clk; 11782cb5efefSPeter De Schrijver 11792cb5efefSPeter De Schrijver clk = clk_register_divider_table(NULL, "pll_re_out", "pll_re_vco", 0, 11802cb5efefSPeter De Schrijver clk_base + PLLRE_BASE, 16, 4, 0, 11812cb5efefSPeter De Schrijver pll_re_div_table, &pll_re_lock); 1182c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_PLL_RE_OUT] = clk; 11832cb5efefSPeter De Schrijver 11842cb5efefSPeter De Schrijver /* PLLE */ 11858e9cc80aSPeter De Schrijver clk = tegra_clk_register_plle_tegra114("pll_e_out0", "pll_ref", 1186ebe142b2SPeter De Schrijver clk_base, 0, &pll_e_params, NULL); 1187c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_PLL_E_OUT0] = clk; 11882cb5efefSPeter De Schrijver } 11892cb5efefSPeter De Schrijver 1190167d5366SPeter De Schrijver #define CLK_SOURCE_VI_SENSOR 0x1a8 1191167d5366SPeter De Schrijver 1192167d5366SPeter De Schrijver static struct tegra_periph_init_data tegra_periph_clk_list[] = { 1193167d5366SPeter De Schrijver MUX8("vi_sensor", mux_pllm_pllc2_c_c3_pllp_plla, CLK_SOURCE_VI_SENSOR, 20, TEGRA_PERIPH_NO_RESET, TEGRA114_CLK_VI_SENSOR), 1194167d5366SPeter De Schrijver }; 1195167d5366SPeter De Schrijver 119676ebc134SPeter De Schrijver static __init void tegra114_periph_clk_init(void __iomem *clk_base, 119776ebc134SPeter De Schrijver void __iomem *pmc_base) 11982cb5efefSPeter De Schrijver { 11992cb5efefSPeter De Schrijver struct clk *clk; 1200167d5366SPeter De Schrijver struct tegra_periph_init_data *data; 1201e52d7c04SThierry Reding unsigned int i; 12022cb5efefSPeter De Schrijver 12035c992afcSAndrew Bresticker /* xusb_ss_div2 */ 12045c992afcSAndrew Bresticker clk = clk_register_fixed_factor(NULL, "xusb_ss_div2", "xusb_ss_src", 0, 12055c992afcSAndrew Bresticker 1, 2); 12065c992afcSAndrew Bresticker clks[TEGRA114_CLK_XUSB_SS_DIV2] = clk; 12072cb5efefSPeter De Schrijver 120876ebc134SPeter De Schrijver /* dsia mux */ 120976ebc134SPeter De Schrijver clk = clk_register_mux(NULL, "dsia_mux", mux_plld_out0_plld2_out0, 121076ebc134SPeter De Schrijver ARRAY_SIZE(mux_plld_out0_plld2_out0), 121176ebc134SPeter De Schrijver CLK_SET_RATE_NO_REPARENT, 121276ebc134SPeter De Schrijver clk_base + PLLD_BASE, 25, 1, 0, &pll_d_lock); 121376ebc134SPeter De Schrijver clks[TEGRA114_CLK_DSIA_MUX] = clk; 12142cb5efefSPeter De Schrijver 121576ebc134SPeter De Schrijver /* dsib mux */ 121676ebc134SPeter De Schrijver clk = clk_register_mux(NULL, "dsib_mux", mux_plld_out0_plld2_out0, 121776ebc134SPeter De Schrijver ARRAY_SIZE(mux_plld_out0_plld2_out0), 121876ebc134SPeter De Schrijver CLK_SET_RATE_NO_REPARENT, 121976ebc134SPeter De Schrijver clk_base + PLLD2_BASE, 25, 1, 0, &pll_d2_lock); 122076ebc134SPeter De Schrijver clks[TEGRA114_CLK_DSIB_MUX] = clk; 12212cb5efefSPeter De Schrijver 1222b270491eSMark Zhang clk = tegra_clk_register_periph_gate("dsia", "dsia_mux", 0, clk_base, 1223b270491eSMark Zhang 0, 48, periph_clk_enb_refcnt); 1224b270491eSMark Zhang clks[TEGRA114_CLK_DSIA] = clk; 1225b270491eSMark Zhang 1226b270491eSMark Zhang clk = tegra_clk_register_periph_gate("dsib", "dsib_mux", 0, clk_base, 1227b270491eSMark Zhang 0, 82, periph_clk_enb_refcnt); 1228b270491eSMark Zhang clks[TEGRA114_CLK_DSIB] = clk; 1229b270491eSMark Zhang 123076ebc134SPeter De Schrijver /* emc mux */ 12312cb5efefSPeter De Schrijver clk = clk_register_mux(NULL, "emc_mux", mux_pllmcp_clkm, 1232819c1de3SJames Hogan ARRAY_SIZE(mux_pllmcp_clkm), 1233819c1de3SJames Hogan CLK_SET_RATE_NO_REPARENT, 12342cb5efefSPeter De Schrijver clk_base + CLK_SOURCE_EMC, 12354f4f85faSThierry Reding 29, 3, 0, &emc_lock); 12364f4f85faSThierry Reding 12374f4f85faSThierry Reding clk = tegra_clk_register_mc("mc", "emc_mux", clk_base + CLK_SOURCE_EMC, 12384f4f85faSThierry Reding &emc_lock); 12394f4f85faSThierry Reding clks[TEGRA114_CLK_MC] = clk; 12402cb5efefSPeter De Schrijver 1241167d5366SPeter De Schrijver for (i = 0; i < ARRAY_SIZE(tegra_periph_clk_list); i++) { 1242167d5366SPeter De Schrijver data = &tegra_periph_clk_list[i]; 1243167d5366SPeter De Schrijver clk = tegra_clk_register_periph(data->name, 1244167d5366SPeter De Schrijver data->p.parent_names, data->num_parents, 1245167d5366SPeter De Schrijver &data->periph, clk_base, data->offset, data->flags); 1246167d5366SPeter De Schrijver clks[data->clk_id] = clk; 1247167d5366SPeter De Schrijver } 1248167d5366SPeter De Schrijver 124976ebc134SPeter De Schrijver tegra_periph_clk_init(clk_base, pmc_base, tegra114_clks, 125076ebc134SPeter De Schrijver &pll_p_params); 12512cb5efefSPeter De Schrijver } 12522cb5efefSPeter De Schrijver 125331972fd9SJoseph Lo /* Tegra114 CPU clock and reset control functions */ 125431972fd9SJoseph Lo static void tegra114_wait_cpu_in_reset(u32 cpu) 125531972fd9SJoseph Lo { 125631972fd9SJoseph Lo unsigned int reg; 125731972fd9SJoseph Lo 125831972fd9SJoseph Lo do { 125931972fd9SJoseph Lo reg = readl(clk_base + CLK_RST_CONTROLLER_CPU_CMPLX_STATUS); 126031972fd9SJoseph Lo cpu_relax(); 126131972fd9SJoseph Lo } while (!(reg & (1 << cpu))); /* check CPU been reset or not */ 126231972fd9SJoseph Lo } 12636bb18c53SThierry Reding 126431972fd9SJoseph Lo static void tegra114_disable_cpu_clock(u32 cpu) 126531972fd9SJoseph Lo { 126631972fd9SJoseph Lo /* flow controller would take care in the power sequence. */ 126731972fd9SJoseph Lo } 126831972fd9SJoseph Lo 1269ad7d1140SJoseph Lo #ifdef CONFIG_PM_SLEEP 1270ad7d1140SJoseph Lo static void tegra114_cpu_clock_suspend(void) 1271ad7d1140SJoseph Lo { 1272ad7d1140SJoseph Lo /* switch coresite to clk_m, save off original source */ 1273ad7d1140SJoseph Lo tegra114_cpu_clk_sctx.clk_csite_src = 1274ad7d1140SJoseph Lo readl(clk_base + CLK_SOURCE_CSITE); 1275ad7d1140SJoseph Lo writel(3 << 30, clk_base + CLK_SOURCE_CSITE); 12760017f447SJoseph Lo 12770017f447SJoseph Lo tegra114_cpu_clk_sctx.cclkg_burst = 12780017f447SJoseph Lo readl(clk_base + CCLKG_BURST_POLICY); 12790017f447SJoseph Lo tegra114_cpu_clk_sctx.cclkg_divider = 12800017f447SJoseph Lo readl(clk_base + CCLKG_BURST_POLICY + 4); 1281ad7d1140SJoseph Lo } 1282ad7d1140SJoseph Lo 1283ad7d1140SJoseph Lo static void tegra114_cpu_clock_resume(void) 1284ad7d1140SJoseph Lo { 1285ad7d1140SJoseph Lo writel(tegra114_cpu_clk_sctx.clk_csite_src, 1286ad7d1140SJoseph Lo clk_base + CLK_SOURCE_CSITE); 12870017f447SJoseph Lo 12880017f447SJoseph Lo writel(tegra114_cpu_clk_sctx.cclkg_burst, 12890017f447SJoseph Lo clk_base + CCLKG_BURST_POLICY); 12900017f447SJoseph Lo writel(tegra114_cpu_clk_sctx.cclkg_divider, 12910017f447SJoseph Lo clk_base + CCLKG_BURST_POLICY + 4); 1292ad7d1140SJoseph Lo } 1293ad7d1140SJoseph Lo #endif 1294ad7d1140SJoseph Lo 129531972fd9SJoseph Lo static struct tegra_cpu_car_ops tegra114_cpu_car_ops = { 129631972fd9SJoseph Lo .wait_for_reset = tegra114_wait_cpu_in_reset, 129731972fd9SJoseph Lo .disable_clock = tegra114_disable_cpu_clock, 1298ad7d1140SJoseph Lo #ifdef CONFIG_PM_SLEEP 1299ad7d1140SJoseph Lo .suspend = tegra114_cpu_clock_suspend, 1300ad7d1140SJoseph Lo .resume = tegra114_cpu_clock_resume, 1301ad7d1140SJoseph Lo #endif 130231972fd9SJoseph Lo }; 13032cb5efefSPeter De Schrijver 13042cb5efefSPeter De Schrijver static const struct of_device_id pmc_match[] __initconst = { 13052cb5efefSPeter De Schrijver { .compatible = "nvidia,tegra114-pmc" }, 13062cb5efefSPeter De Schrijver { }, 13072cb5efefSPeter De Schrijver }; 13082cb5efefSPeter De Schrijver 13099e60121fSPaul Walmsley /* 13109e60121fSPaul Walmsley * dfll_soc/dfll_ref apparently must be kept enabled, otherwise I2C5 13119e60121fSPaul Walmsley * breaks 13129e60121fSPaul Walmsley */ 1313056dfcf6SSachin Kamat static struct tegra_clk_init_table init_table[] __initdata = { 1314c9e2d69aSPeter De Schrijver { TEGRA114_CLK_UARTA, TEGRA114_CLK_PLL_P, 408000000, 0 }, 1315c9e2d69aSPeter De Schrijver { TEGRA114_CLK_UARTB, TEGRA114_CLK_PLL_P, 408000000, 0 }, 1316c9e2d69aSPeter De Schrijver { TEGRA114_CLK_UARTC, TEGRA114_CLK_PLL_P, 408000000, 0 }, 1317c9e2d69aSPeter De Schrijver { TEGRA114_CLK_UARTD, TEGRA114_CLK_PLL_P, 408000000, 0 }, 1318c9e2d69aSPeter De Schrijver { TEGRA114_CLK_PLL_A, TEGRA114_CLK_CLK_MAX, 564480000, 1 }, 1319c9e2d69aSPeter De Schrijver { TEGRA114_CLK_PLL_A_OUT0, TEGRA114_CLK_CLK_MAX, 11289600, 1 }, 1320c9e2d69aSPeter De Schrijver { TEGRA114_CLK_EXTERN1, TEGRA114_CLK_PLL_A_OUT0, 0, 1 }, 1321c9e2d69aSPeter De Schrijver { TEGRA114_CLK_CLK_OUT_1_MUX, TEGRA114_CLK_EXTERN1, 0, 1 }, 1322c9e2d69aSPeter De Schrijver { TEGRA114_CLK_CLK_OUT_1, TEGRA114_CLK_CLK_MAX, 0, 1 }, 1323c9e2d69aSPeter De Schrijver { TEGRA114_CLK_I2S0, TEGRA114_CLK_PLL_A_OUT0, 11289600, 0 }, 1324c9e2d69aSPeter De Schrijver { TEGRA114_CLK_I2S1, TEGRA114_CLK_PLL_A_OUT0, 11289600, 0 }, 1325c9e2d69aSPeter De Schrijver { TEGRA114_CLK_I2S2, TEGRA114_CLK_PLL_A_OUT0, 11289600, 0 }, 1326c9e2d69aSPeter De Schrijver { TEGRA114_CLK_I2S3, TEGRA114_CLK_PLL_A_OUT0, 11289600, 0 }, 1327c9e2d69aSPeter De Schrijver { TEGRA114_CLK_I2S4, TEGRA114_CLK_PLL_A_OUT0, 11289600, 0 }, 1328897e1ddeSAndrew Chew { TEGRA114_CLK_HOST1X, TEGRA114_CLK_PLL_P, 136000000, 0 }, 1329c9e2d69aSPeter De Schrijver { TEGRA114_CLK_DFLL_SOC, TEGRA114_CLK_PLL_P, 51000000, 1 }, 1330c9e2d69aSPeter De Schrijver { TEGRA114_CLK_DFLL_REF, TEGRA114_CLK_PLL_P, 51000000, 1 }, 133177f71730SMikko Perttunen { TEGRA114_CLK_DISP1, TEGRA114_CLK_PLL_P, 0, 0 }, 133277f71730SMikko Perttunen { TEGRA114_CLK_DISP2, TEGRA114_CLK_PLL_P, 0, 0 }, 1333f67a8d21SThierry Reding { TEGRA114_CLK_GR2D, TEGRA114_CLK_PLL_C2, 300000000, 0 }, 1334f67a8d21SThierry Reding { TEGRA114_CLK_GR3D, TEGRA114_CLK_PLL_C2, 300000000, 0 }, 133539409aa4SThierry Reding { TEGRA114_CLK_DSIALP, TEGRA114_CLK_PLL_P, 68000000, 0 }, 133639409aa4SThierry Reding { TEGRA114_CLK_DSIBLP, TEGRA114_CLK_PLL_P, 68000000, 0 }, 13374a7f10d6SAndrew Bresticker { TEGRA114_CLK_PLL_RE_VCO, TEGRA114_CLK_CLK_MAX, 612000000, 0 }, 13384a7f10d6SAndrew Bresticker { TEGRA114_CLK_XUSB_SS_SRC, TEGRA114_CLK_PLL_RE_OUT, 122400000, 0 }, 13394a7f10d6SAndrew Bresticker { TEGRA114_CLK_XUSB_FS_SRC, TEGRA114_CLK_PLL_U_48M, 48000000, 0 }, 13404a7f10d6SAndrew Bresticker { TEGRA114_CLK_XUSB_HS_SRC, TEGRA114_CLK_XUSB_SS_DIV2, 61200000, 0 }, 13414a7f10d6SAndrew Bresticker { TEGRA114_CLK_XUSB_FALCON_SRC, TEGRA114_CLK_PLL_P, 204000000, 0 }, 13424a7f10d6SAndrew Bresticker { TEGRA114_CLK_XUSB_HOST_SRC, TEGRA114_CLK_PLL_P, 102000000, 0 }, 13438d99704fSThierry Reding /* must be the last entry */ 1344c9e2d69aSPeter De Schrijver { TEGRA114_CLK_CLK_MAX, TEGRA114_CLK_CLK_MAX, 0, 0 }, 13452cb5efefSPeter De Schrijver }; 13462cb5efefSPeter De Schrijver 13472cb5efefSPeter De Schrijver static void __init tegra114_clock_apply_init_table(void) 13482cb5efefSPeter De Schrijver { 1349c9e2d69aSPeter De Schrijver tegra_init_from_table(init_table, clks, TEGRA114_CLK_CLK_MAX); 13502cb5efefSPeter De Schrijver } 13512cb5efefSPeter De Schrijver 135225c9ded6SPaul Walmsley /** 135325c9ded6SPaul Walmsley * tegra114_car_barrier - wait for pending writes to the CAR to complete 135425c9ded6SPaul Walmsley * 135525c9ded6SPaul Walmsley * Wait for any outstanding writes to the CAR MMIO space from this CPU 135625c9ded6SPaul Walmsley * to complete before continuing execution. No return value. 135725c9ded6SPaul Walmsley */ 135825c9ded6SPaul Walmsley static void tegra114_car_barrier(void) 135925c9ded6SPaul Walmsley { 136025c9ded6SPaul Walmsley wmb(); /* probably unnecessary */ 136125c9ded6SPaul Walmsley readl_relaxed(clk_base + CPU_FINETRIM_SELECT); 136225c9ded6SPaul Walmsley } 136325c9ded6SPaul Walmsley 136425c9ded6SPaul Walmsley /** 136525c9ded6SPaul Walmsley * tegra114_clock_tune_cpu_trimmers_high - use high-voltage propagation delays 136625c9ded6SPaul Walmsley * 136725c9ded6SPaul Walmsley * When the CPU rail voltage is in the high-voltage range, use the 136825c9ded6SPaul Walmsley * built-in hardwired clock propagation delays in the CPU clock 136925c9ded6SPaul Walmsley * shaper. No return value. 137025c9ded6SPaul Walmsley */ 137125c9ded6SPaul Walmsley void tegra114_clock_tune_cpu_trimmers_high(void) 137225c9ded6SPaul Walmsley { 137325c9ded6SPaul Walmsley u32 select = 0; 137425c9ded6SPaul Walmsley 137525c9ded6SPaul Walmsley /* Use hardwired rise->rise & fall->fall clock propagation delays */ 137625c9ded6SPaul Walmsley select |= ~(CPU_FINETRIM_1_FCPU_1 | CPU_FINETRIM_1_FCPU_2 | 137725c9ded6SPaul Walmsley CPU_FINETRIM_1_FCPU_3 | CPU_FINETRIM_1_FCPU_4 | 137825c9ded6SPaul Walmsley CPU_FINETRIM_1_FCPU_5 | CPU_FINETRIM_1_FCPU_6); 137925c9ded6SPaul Walmsley writel_relaxed(select, clk_base + CPU_FINETRIM_SELECT); 138025c9ded6SPaul Walmsley 138125c9ded6SPaul Walmsley tegra114_car_barrier(); 138225c9ded6SPaul Walmsley } 138325c9ded6SPaul Walmsley EXPORT_SYMBOL(tegra114_clock_tune_cpu_trimmers_high); 138425c9ded6SPaul Walmsley 138525c9ded6SPaul Walmsley /** 138625c9ded6SPaul Walmsley * tegra114_clock_tune_cpu_trimmers_low - use low-voltage propagation delays 138725c9ded6SPaul Walmsley * 138825c9ded6SPaul Walmsley * When the CPU rail voltage is in the low-voltage range, use the 138925c9ded6SPaul Walmsley * extended clock propagation delays set by 139025c9ded6SPaul Walmsley * tegra114_clock_tune_cpu_trimmers_init(). The intention is to 139125c9ded6SPaul Walmsley * maintain the input clock duty cycle that the FCPU subsystem 139225c9ded6SPaul Walmsley * expects. No return value. 139325c9ded6SPaul Walmsley */ 139425c9ded6SPaul Walmsley void tegra114_clock_tune_cpu_trimmers_low(void) 139525c9ded6SPaul Walmsley { 139625c9ded6SPaul Walmsley u32 select = 0; 139725c9ded6SPaul Walmsley 139825c9ded6SPaul Walmsley /* 139925c9ded6SPaul Walmsley * Use software-specified rise->rise & fall->fall clock 140025c9ded6SPaul Walmsley * propagation delays (from 140125c9ded6SPaul Walmsley * tegra114_clock_tune_cpu_trimmers_init() 140225c9ded6SPaul Walmsley */ 140325c9ded6SPaul Walmsley select |= (CPU_FINETRIM_1_FCPU_1 | CPU_FINETRIM_1_FCPU_2 | 140425c9ded6SPaul Walmsley CPU_FINETRIM_1_FCPU_3 | CPU_FINETRIM_1_FCPU_4 | 140525c9ded6SPaul Walmsley CPU_FINETRIM_1_FCPU_5 | CPU_FINETRIM_1_FCPU_6); 140625c9ded6SPaul Walmsley writel_relaxed(select, clk_base + CPU_FINETRIM_SELECT); 140725c9ded6SPaul Walmsley 140825c9ded6SPaul Walmsley tegra114_car_barrier(); 140925c9ded6SPaul Walmsley } 141025c9ded6SPaul Walmsley EXPORT_SYMBOL(tegra114_clock_tune_cpu_trimmers_low); 141125c9ded6SPaul Walmsley 141225c9ded6SPaul Walmsley /** 141325c9ded6SPaul Walmsley * tegra114_clock_tune_cpu_trimmers_init - set up and enable clk prop delays 141425c9ded6SPaul Walmsley * 141525c9ded6SPaul Walmsley * Program extended clock propagation delays into the FCPU clock 141625c9ded6SPaul Walmsley * shaper and enable them. XXX Define the purpose - peak current 141725c9ded6SPaul Walmsley * reduction? No return value. 141825c9ded6SPaul Walmsley */ 141925c9ded6SPaul Walmsley /* XXX Initial voltage rail state assumption issues? */ 142025c9ded6SPaul Walmsley void tegra114_clock_tune_cpu_trimmers_init(void) 142125c9ded6SPaul Walmsley { 142225c9ded6SPaul Walmsley u32 dr = 0, r = 0; 142325c9ded6SPaul Walmsley 142425c9ded6SPaul Walmsley /* Increment the rise->rise clock delay by four steps */ 142525c9ded6SPaul Walmsley r |= (CPU_FINETRIM_R_FCPU_1_MASK | CPU_FINETRIM_R_FCPU_2_MASK | 142625c9ded6SPaul Walmsley CPU_FINETRIM_R_FCPU_3_MASK | CPU_FINETRIM_R_FCPU_4_MASK | 142725c9ded6SPaul Walmsley CPU_FINETRIM_R_FCPU_5_MASK | CPU_FINETRIM_R_FCPU_6_MASK); 142825c9ded6SPaul Walmsley writel_relaxed(r, clk_base + CPU_FINETRIM_R); 142925c9ded6SPaul Walmsley 143025c9ded6SPaul Walmsley /* 143125c9ded6SPaul Walmsley * Use the rise->rise clock propagation delay specified in the 143225c9ded6SPaul Walmsley * r field 143325c9ded6SPaul Walmsley */ 143425c9ded6SPaul Walmsley dr |= (CPU_FINETRIM_1_FCPU_1 | CPU_FINETRIM_1_FCPU_2 | 143525c9ded6SPaul Walmsley CPU_FINETRIM_1_FCPU_3 | CPU_FINETRIM_1_FCPU_4 | 143625c9ded6SPaul Walmsley CPU_FINETRIM_1_FCPU_5 | CPU_FINETRIM_1_FCPU_6); 143725c9ded6SPaul Walmsley writel_relaxed(dr, clk_base + CPU_FINETRIM_DR); 143825c9ded6SPaul Walmsley 143925c9ded6SPaul Walmsley tegra114_clock_tune_cpu_trimmers_low(); 144025c9ded6SPaul Walmsley } 144125c9ded6SPaul Walmsley EXPORT_SYMBOL(tegra114_clock_tune_cpu_trimmers_init); 144225c9ded6SPaul Walmsley 14431c472d8eSPaul Walmsley /** 14441c472d8eSPaul Walmsley * tegra114_clock_assert_dfll_dvco_reset - assert the DFLL's DVCO reset 14451c472d8eSPaul Walmsley * 14461c472d8eSPaul Walmsley * Assert the reset line of the DFLL's DVCO. No return value. 14471c472d8eSPaul Walmsley */ 14481c472d8eSPaul Walmsley void tegra114_clock_assert_dfll_dvco_reset(void) 14491c472d8eSPaul Walmsley { 14501c472d8eSPaul Walmsley u32 v; 14511c472d8eSPaul Walmsley 14521c472d8eSPaul Walmsley v = readl_relaxed(clk_base + RST_DFLL_DVCO); 14531c472d8eSPaul Walmsley v |= (1 << DVFS_DFLL_RESET_SHIFT); 14541c472d8eSPaul Walmsley writel_relaxed(v, clk_base + RST_DFLL_DVCO); 14551c472d8eSPaul Walmsley tegra114_car_barrier(); 14561c472d8eSPaul Walmsley } 14571c472d8eSPaul Walmsley EXPORT_SYMBOL(tegra114_clock_assert_dfll_dvco_reset); 14581c472d8eSPaul Walmsley 14591c472d8eSPaul Walmsley /** 14601c472d8eSPaul Walmsley * tegra114_clock_deassert_dfll_dvco_reset - deassert the DFLL's DVCO reset 14611c472d8eSPaul Walmsley * 14621c472d8eSPaul Walmsley * Deassert the reset line of the DFLL's DVCO, allowing the DVCO to 14631c472d8eSPaul Walmsley * operate. No return value. 14641c472d8eSPaul Walmsley */ 14651c472d8eSPaul Walmsley void tegra114_clock_deassert_dfll_dvco_reset(void) 14661c472d8eSPaul Walmsley { 14671c472d8eSPaul Walmsley u32 v; 14681c472d8eSPaul Walmsley 14691c472d8eSPaul Walmsley v = readl_relaxed(clk_base + RST_DFLL_DVCO); 14701c472d8eSPaul Walmsley v &= ~(1 << DVFS_DFLL_RESET_SHIFT); 14711c472d8eSPaul Walmsley writel_relaxed(v, clk_base + RST_DFLL_DVCO); 14721c472d8eSPaul Walmsley tegra114_car_barrier(); 14731c472d8eSPaul Walmsley } 14741c472d8eSPaul Walmsley EXPORT_SYMBOL(tegra114_clock_deassert_dfll_dvco_reset); 14751c472d8eSPaul Walmsley 1476061cec92SPrashant Gaikwad static void __init tegra114_clock_init(struct device_node *np) 14772cb5efefSPeter De Schrijver { 14782cb5efefSPeter De Schrijver struct device_node *node; 14792cb5efefSPeter De Schrijver 14802cb5efefSPeter De Schrijver clk_base = of_iomap(np, 0); 14812cb5efefSPeter De Schrijver if (!clk_base) { 14822cb5efefSPeter De Schrijver pr_err("ioremap tegra114 CAR failed\n"); 14832cb5efefSPeter De Schrijver return; 14842cb5efefSPeter De Schrijver } 14852cb5efefSPeter De Schrijver 14862cb5efefSPeter De Schrijver node = of_find_matching_node(NULL, pmc_match); 14872cb5efefSPeter De Schrijver if (!node) { 14882cb5efefSPeter De Schrijver pr_err("Failed to find pmc node\n"); 14892cb5efefSPeter De Schrijver WARN_ON(1); 14902cb5efefSPeter De Schrijver return; 14912cb5efefSPeter De Schrijver } 14922cb5efefSPeter De Schrijver 14932cb5efefSPeter De Schrijver pmc_base = of_iomap(node, 0); 14942cb5efefSPeter De Schrijver if (!pmc_base) { 14952cb5efefSPeter De Schrijver pr_err("Can't map pmc registers\n"); 14962cb5efefSPeter De Schrijver WARN_ON(1); 14972cb5efefSPeter De Schrijver return; 14982cb5efefSPeter De Schrijver } 14992cb5efefSPeter De Schrijver 15006d5b988eSStephen Warren clks = tegra_clk_init(clk_base, TEGRA114_CLK_CLK_MAX, 15016d5b988eSStephen Warren TEGRA114_CLK_PERIPH_BANKS); 1502343a607cSPeter De Schrijver if (!clks) 15032cb5efefSPeter De Schrijver return; 15042cb5efefSPeter De Schrijver 1505a84724a1SThierry Reding if (tegra_osc_clk_init(clk_base, tegra114_clks, tegra114_input_freq, 1506a84724a1SThierry Reding ARRAY_SIZE(tegra114_input_freq), 1, &osc_freq, 1507a84724a1SThierry Reding &pll_ref_freq) < 0) 1508d5ff89a8SPeter De Schrijver return; 1509d5ff89a8SPeter De Schrijver 15102cb5efefSPeter De Schrijver tegra114_fixed_clk_init(clk_base); 15112cb5efefSPeter De Schrijver tegra114_pll_init(clk_base, pmc_base); 151276ebc134SPeter De Schrijver tegra114_periph_clk_init(clk_base, pmc_base); 151388d909beSRhyland Klein tegra_audio_clk_init(clk_base, pmc_base, tegra114_clks, 151488d909beSRhyland Klein tegra114_audio_plls, 151588d909beSRhyland Klein ARRAY_SIZE(tegra114_audio_plls)); 1516de4f30fdSPeter De Schrijver tegra_pmc_clk_init(pmc_base, tegra114_clks); 1517a7c8485aSPeter De Schrijver tegra_super_clk_gen4_init(clk_base, pmc_base, tegra114_clks, 1518a7c8485aSPeter De Schrijver &pll_x_params); 15192cb5efefSPeter De Schrijver 1520343a607cSPeter De Schrijver tegra_add_of_provider(np); 152173d37e4cSPeter De Schrijver tegra_register_devclks(devclks, ARRAY_SIZE(devclks)); 15222cb5efefSPeter De Schrijver 15232cb5efefSPeter De Schrijver tegra_clk_apply_init_table = tegra114_clock_apply_init_table; 15242cb5efefSPeter De Schrijver 15252cb5efefSPeter De Schrijver tegra_cpu_car_ops = &tegra114_cpu_car_ops; 15262cb5efefSPeter De Schrijver } 1527061cec92SPrashant Gaikwad CLK_OF_DECLARE(tegra114, "nvidia,tegra114-car", tegra114_clock_init); 1528