12cb5efefSPeter De Schrijver /* 22cb5efefSPeter De Schrijver * Copyright (c) 2012, 2013, NVIDIA CORPORATION. All rights reserved. 32cb5efefSPeter De Schrijver * 42cb5efefSPeter De Schrijver * This program is free software; you can redistribute it and/or modify it 52cb5efefSPeter De Schrijver * under the terms and conditions of the GNU General Public License, 62cb5efefSPeter De Schrijver * version 2, as published by the Free Software Foundation. 72cb5efefSPeter De Schrijver * 82cb5efefSPeter De Schrijver * This program is distributed in the hope it will be useful, but WITHOUT 92cb5efefSPeter De Schrijver * ANY WARRANTY; without even the implied warranty of MERCHANTABILITY or 102cb5efefSPeter De Schrijver * FITNESS FOR A PARTICULAR PURPOSE. See the GNU General Public License for 112cb5efefSPeter De Schrijver * more details. 122cb5efefSPeter De Schrijver * 132cb5efefSPeter De Schrijver * You should have received a copy of the GNU General Public License 142cb5efefSPeter De Schrijver * along with this program. If not, see <http://www.gnu.org/licenses/>. 152cb5efefSPeter De Schrijver */ 162cb5efefSPeter De Schrijver 172cb5efefSPeter De Schrijver #include <linux/io.h> 182cb5efefSPeter De Schrijver #include <linux/clk-provider.h> 192cb5efefSPeter De Schrijver #include <linux/of.h> 202cb5efefSPeter De Schrijver #include <linux/of_address.h> 212cb5efefSPeter De Schrijver #include <linux/delay.h> 2225c9ded6SPaul Walmsley #include <linux/export.h> 232cb5efefSPeter De Schrijver #include <linux/clk/tegra.h> 24c9e2d69aSPeter De Schrijver #include <dt-bindings/clock/tegra114-car.h> 252cb5efefSPeter De Schrijver 262cb5efefSPeter De Schrijver #include "clk.h" 276609dbe4SPeter De Schrijver #include "clk-id.h" 282cb5efefSPeter De Schrijver 291c472d8eSPaul Walmsley #define RST_DFLL_DVCO 0x2F4 3025c9ded6SPaul Walmsley #define CPU_FINETRIM_SELECT 0x4d4 /* override default prop dlys */ 3125c9ded6SPaul Walmsley #define CPU_FINETRIM_DR 0x4d8 /* rise->rise prop dly A */ 3225c9ded6SPaul Walmsley #define CPU_FINETRIM_R 0x4e4 /* rise->rise prop dly inc A */ 332cb5efefSPeter De Schrijver 341c472d8eSPaul Walmsley /* RST_DFLL_DVCO bitfields */ 351c472d8eSPaul Walmsley #define DVFS_DFLL_RESET_SHIFT 0 361c472d8eSPaul Walmsley 3725c9ded6SPaul Walmsley /* CPU_FINETRIM_SELECT and CPU_FINETRIM_DR bitfields */ 3825c9ded6SPaul Walmsley #define CPU_FINETRIM_1_FCPU_1 BIT(0) /* fcpu0 */ 3925c9ded6SPaul Walmsley #define CPU_FINETRIM_1_FCPU_2 BIT(1) /* fcpu1 */ 4025c9ded6SPaul Walmsley #define CPU_FINETRIM_1_FCPU_3 BIT(2) /* fcpu2 */ 4125c9ded6SPaul Walmsley #define CPU_FINETRIM_1_FCPU_4 BIT(3) /* fcpu3 */ 4225c9ded6SPaul Walmsley #define CPU_FINETRIM_1_FCPU_5 BIT(4) /* fl2 */ 4325c9ded6SPaul Walmsley #define CPU_FINETRIM_1_FCPU_6 BIT(5) /* ftop */ 4425c9ded6SPaul Walmsley 4525c9ded6SPaul Walmsley /* CPU_FINETRIM_R bitfields */ 4625c9ded6SPaul Walmsley #define CPU_FINETRIM_R_FCPU_1_SHIFT 0 /* fcpu0 */ 4725c9ded6SPaul Walmsley #define CPU_FINETRIM_R_FCPU_1_MASK (0x3 << CPU_FINETRIM_R_FCPU_1_SHIFT) 4825c9ded6SPaul Walmsley #define CPU_FINETRIM_R_FCPU_2_SHIFT 2 /* fcpu1 */ 4925c9ded6SPaul Walmsley #define CPU_FINETRIM_R_FCPU_2_MASK (0x3 << CPU_FINETRIM_R_FCPU_2_SHIFT) 5025c9ded6SPaul Walmsley #define CPU_FINETRIM_R_FCPU_3_SHIFT 4 /* fcpu2 */ 5125c9ded6SPaul Walmsley #define CPU_FINETRIM_R_FCPU_3_MASK (0x3 << CPU_FINETRIM_R_FCPU_3_SHIFT) 5225c9ded6SPaul Walmsley #define CPU_FINETRIM_R_FCPU_4_SHIFT 6 /* fcpu3 */ 5325c9ded6SPaul Walmsley #define CPU_FINETRIM_R_FCPU_4_MASK (0x3 << CPU_FINETRIM_R_FCPU_4_SHIFT) 5425c9ded6SPaul Walmsley #define CPU_FINETRIM_R_FCPU_5_SHIFT 8 /* fl2 */ 5525c9ded6SPaul Walmsley #define CPU_FINETRIM_R_FCPU_5_MASK (0x3 << CPU_FINETRIM_R_FCPU_5_SHIFT) 5625c9ded6SPaul Walmsley #define CPU_FINETRIM_R_FCPU_6_SHIFT 10 /* ftop */ 5725c9ded6SPaul Walmsley #define CPU_FINETRIM_R_FCPU_6_MASK (0x3 << CPU_FINETRIM_R_FCPU_6_SHIFT) 5825c9ded6SPaul Walmsley 59d5ff89a8SPeter De Schrijver #define TEGRA114_CLK_PERIPH_BANKS 5 60d5ff89a8SPeter De Schrijver 612cb5efefSPeter De Schrijver #define PLLC_BASE 0x80 622cb5efefSPeter De Schrijver #define PLLC_MISC2 0x88 632cb5efefSPeter De Schrijver #define PLLC_MISC 0x8c 642cb5efefSPeter De Schrijver #define PLLC2_BASE 0x4e8 652cb5efefSPeter De Schrijver #define PLLC2_MISC 0x4ec 662cb5efefSPeter De Schrijver #define PLLC3_BASE 0x4fc 672cb5efefSPeter De Schrijver #define PLLC3_MISC 0x500 682cb5efefSPeter De Schrijver #define PLLM_BASE 0x90 692cb5efefSPeter De Schrijver #define PLLM_MISC 0x9c 702cb5efefSPeter De Schrijver #define PLLP_BASE 0xa0 712cb5efefSPeter De Schrijver #define PLLP_MISC 0xac 722cb5efefSPeter De Schrijver #define PLLX_BASE 0xe0 732cb5efefSPeter De Schrijver #define PLLX_MISC 0xe4 742cb5efefSPeter De Schrijver #define PLLX_MISC2 0x514 752cb5efefSPeter De Schrijver #define PLLX_MISC3 0x518 762cb5efefSPeter De Schrijver #define PLLD_BASE 0xd0 772cb5efefSPeter De Schrijver #define PLLD_MISC 0xdc 782cb5efefSPeter De Schrijver #define PLLD2_BASE 0x4b8 792cb5efefSPeter De Schrijver #define PLLD2_MISC 0x4bc 802cb5efefSPeter De Schrijver #define PLLE_BASE 0xe8 812cb5efefSPeter De Schrijver #define PLLE_MISC 0xec 822cb5efefSPeter De Schrijver #define PLLA_BASE 0xb0 832cb5efefSPeter De Schrijver #define PLLA_MISC 0xbc 842cb5efefSPeter De Schrijver #define PLLU_BASE 0xc0 852cb5efefSPeter De Schrijver #define PLLU_MISC 0xcc 862cb5efefSPeter De Schrijver #define PLLRE_BASE 0x4c4 872cb5efefSPeter De Schrijver #define PLLRE_MISC 0x4c8 882cb5efefSPeter De Schrijver 892cb5efefSPeter De Schrijver #define PLL_MISC_LOCK_ENABLE 18 902cb5efefSPeter De Schrijver #define PLLC_MISC_LOCK_ENABLE 24 912cb5efefSPeter De Schrijver #define PLLDU_MISC_LOCK_ENABLE 22 922cb5efefSPeter De Schrijver #define PLLE_MISC_LOCK_ENABLE 9 932cb5efefSPeter De Schrijver #define PLLRE_MISC_LOCK_ENABLE 30 942cb5efefSPeter De Schrijver 952cb5efefSPeter De Schrijver #define PLLC_IDDQ_BIT 26 962cb5efefSPeter De Schrijver #define PLLX_IDDQ_BIT 3 972cb5efefSPeter De Schrijver #define PLLRE_IDDQ_BIT 16 982cb5efefSPeter De Schrijver 992cb5efefSPeter De Schrijver #define PLL_BASE_LOCK BIT(27) 1002cb5efefSPeter De Schrijver #define PLLE_MISC_LOCK BIT(11) 1012cb5efefSPeter De Schrijver #define PLLRE_MISC_LOCK BIT(24) 1022cb5efefSPeter De Schrijver #define PLLCX_BASE_LOCK (BIT(26)|BIT(27)) 1032cb5efefSPeter De Schrijver 1042cb5efefSPeter De Schrijver #define PLLE_AUX 0x48c 1052cb5efefSPeter De Schrijver #define PLLC_OUT 0x84 1062cb5efefSPeter De Schrijver #define PLLM_OUT 0x94 1072cb5efefSPeter De Schrijver 1082cb5efefSPeter De Schrijver #define OSC_CTRL 0x50 1092cb5efefSPeter De Schrijver #define OSC_CTRL_OSC_FREQ_SHIFT 28 1102cb5efefSPeter De Schrijver #define OSC_CTRL_PLL_REF_DIV_SHIFT 26 1112cb5efefSPeter De Schrijver 1122cb5efefSPeter De Schrijver #define PLLXC_SW_MAX_P 6 1132cb5efefSPeter De Schrijver 1142cb5efefSPeter De Schrijver #define CCLKG_BURST_POLICY 0x368 1152cb5efefSPeter De Schrijver 1162cb5efefSPeter De Schrijver #define CLK_SOURCE_CSITE 0x1d4 1172cb5efefSPeter De Schrijver #define CLK_SOURCE_EMC 0x19c 1182cb5efefSPeter De Schrijver 119d53442e9SPeter De Schrijver /* PLLM override registers */ 120d53442e9SPeter De Schrijver #define PMC_PLLM_WB0_OVERRIDE 0x1dc 121d53442e9SPeter De Schrijver #define PMC_PLLM_WB0_OVERRIDE_2 0x2b0 122d53442e9SPeter De Schrijver 12331972fd9SJoseph Lo /* Tegra CPU clock and reset control regs */ 12431972fd9SJoseph Lo #define CLK_RST_CONTROLLER_CPU_CMPLX_STATUS 0x470 12531972fd9SJoseph Lo 126167d5366SPeter De Schrijver #define MUX8(_name, _parents, _offset, \ 127167d5366SPeter De Schrijver _clk_num, _gate_flags, _clk_id) \ 128167d5366SPeter De Schrijver TEGRA_INIT_DATA_TABLE(_name, NULL, NULL, _parents, _offset,\ 129167d5366SPeter De Schrijver 29, MASK(3), 0, 0, 8, 1, TEGRA_DIVIDER_ROUND_UP,\ 130167d5366SPeter De Schrijver _clk_num, _gate_flags, _clk_id, _parents##_idx, 0,\ 131167d5366SPeter De Schrijver NULL) 132167d5366SPeter De Schrijver 133ad7d1140SJoseph Lo #ifdef CONFIG_PM_SLEEP 134ad7d1140SJoseph Lo static struct cpu_clk_suspend_context { 135ad7d1140SJoseph Lo u32 clk_csite_src; 1360017f447SJoseph Lo u32 cclkg_burst; 1370017f447SJoseph Lo u32 cclkg_divider; 138ad7d1140SJoseph Lo } tegra114_cpu_clk_sctx; 139ad7d1140SJoseph Lo #endif 140ad7d1140SJoseph Lo 1412cb5efefSPeter De Schrijver static void __iomem *clk_base; 1422cb5efefSPeter De Schrijver static void __iomem *pmc_base; 1432cb5efefSPeter De Schrijver 1442cb5efefSPeter De Schrijver static DEFINE_SPINLOCK(pll_d_lock); 1452cb5efefSPeter De Schrijver static DEFINE_SPINLOCK(pll_d2_lock); 1462cb5efefSPeter De Schrijver static DEFINE_SPINLOCK(pll_u_lock); 1472cb5efefSPeter De Schrijver static DEFINE_SPINLOCK(pll_re_lock); 1484f4f85faSThierry Reding static DEFINE_SPINLOCK(emc_lock); 1492cb5efefSPeter De Schrijver 150fd428ad8SPeter De Schrijver static struct div_nmp pllxc_nmp = { 151fd428ad8SPeter De Schrijver .divm_shift = 0, 152fd428ad8SPeter De Schrijver .divm_width = 8, 153fd428ad8SPeter De Schrijver .divn_shift = 8, 154fd428ad8SPeter De Schrijver .divn_width = 8, 155fd428ad8SPeter De Schrijver .divp_shift = 20, 156fd428ad8SPeter De Schrijver .divp_width = 4, 157fd428ad8SPeter De Schrijver }; 158fd428ad8SPeter De Schrijver 159385f9adfSThierry Reding static const struct pdiv_map pllxc_p[] = { 1602cb5efefSPeter De Schrijver { .pdiv = 1, .hw_val = 0 }, 1612cb5efefSPeter De Schrijver { .pdiv = 2, .hw_val = 1 }, 1622cb5efefSPeter De Schrijver { .pdiv = 3, .hw_val = 2 }, 1632cb5efefSPeter De Schrijver { .pdiv = 4, .hw_val = 3 }, 1642cb5efefSPeter De Schrijver { .pdiv = 5, .hw_val = 4 }, 1652cb5efefSPeter De Schrijver { .pdiv = 6, .hw_val = 5 }, 1662cb5efefSPeter De Schrijver { .pdiv = 8, .hw_val = 6 }, 1672cb5efefSPeter De Schrijver { .pdiv = 10, .hw_val = 7 }, 1682cb5efefSPeter De Schrijver { .pdiv = 12, .hw_val = 8 }, 1692cb5efefSPeter De Schrijver { .pdiv = 16, .hw_val = 9 }, 1702cb5efefSPeter De Schrijver { .pdiv = 12, .hw_val = 10 }, 1712cb5efefSPeter De Schrijver { .pdiv = 16, .hw_val = 11 }, 1722cb5efefSPeter De Schrijver { .pdiv = 20, .hw_val = 12 }, 1732cb5efefSPeter De Schrijver { .pdiv = 24, .hw_val = 13 }, 1742cb5efefSPeter De Schrijver { .pdiv = 32, .hw_val = 14 }, 1752cb5efefSPeter De Schrijver { .pdiv = 0, .hw_val = 0 }, 1762cb5efefSPeter De Schrijver }; 1772cb5efefSPeter De Schrijver 1782cb5efefSPeter De Schrijver static struct tegra_clk_pll_freq_table pll_c_freq_table[] = { 17986c679a5SRhyland Klein { 12000000, 624000000, 104, 1, 2, 0 }, 18086c679a5SRhyland Klein { 12000000, 600000000, 100, 1, 2, 0 }, 18186c679a5SRhyland Klein { 13000000, 600000000, 92, 1, 2, 0 }, /* actual: 598.0 MHz */ 18286c679a5SRhyland Klein { 16800000, 600000000, 71, 1, 2, 0 }, /* actual: 596.4 MHz */ 18386c679a5SRhyland Klein { 19200000, 600000000, 62, 1, 2, 0 }, /* actual: 595.2 MHz */ 18486c679a5SRhyland Klein { 26000000, 600000000, 92, 2, 2, 0 }, /* actual: 598.0 MHz */ 1852cb5efefSPeter De Schrijver { 0, 0, 0, 0, 0, 0 }, 1862cb5efefSPeter De Schrijver }; 1872cb5efefSPeter De Schrijver 1882cb5efefSPeter De Schrijver static struct tegra_clk_pll_params pll_c_params = { 1892cb5efefSPeter De Schrijver .input_min = 12000000, 1902cb5efefSPeter De Schrijver .input_max = 800000000, 1912cb5efefSPeter De Schrijver .cf_min = 12000000, 1922cb5efefSPeter De Schrijver .cf_max = 19200000, /* s/w policy, h/w capability 50 MHz */ 1932cb5efefSPeter De Schrijver .vco_min = 600000000, 1942cb5efefSPeter De Schrijver .vco_max = 1400000000, 1952cb5efefSPeter De Schrijver .base_reg = PLLC_BASE, 1962cb5efefSPeter De Schrijver .misc_reg = PLLC_MISC, 1972cb5efefSPeter De Schrijver .lock_mask = PLL_BASE_LOCK, 1982cb5efefSPeter De Schrijver .lock_enable_bit_idx = PLLC_MISC_LOCK_ENABLE, 1992cb5efefSPeter De Schrijver .lock_delay = 300, 2002cb5efefSPeter De Schrijver .iddq_reg = PLLC_MISC, 2012cb5efefSPeter De Schrijver .iddq_bit_idx = PLLC_IDDQ_BIT, 2022cb5efefSPeter De Schrijver .max_p = PLLXC_SW_MAX_P, 2032cb5efefSPeter De Schrijver .dyn_ramp_reg = PLLC_MISC2, 2042cb5efefSPeter De Schrijver .stepa_shift = 17, 2052cb5efefSPeter De Schrijver .stepb_shift = 9, 2062cb5efefSPeter De Schrijver .pdiv_tohw = pllxc_p, 207fd428ad8SPeter De Schrijver .div_nmp = &pllxc_nmp, 208ebe142b2SPeter De Schrijver .freq_table = pll_c_freq_table, 2093706b436SRhyland Klein .flags = TEGRA_PLL_USE_LOCK | TEGRA_PLL_HAS_LOCK_ENABLE, 210fd428ad8SPeter De Schrijver }; 211fd428ad8SPeter De Schrijver 212fd428ad8SPeter De Schrijver static struct div_nmp pllcx_nmp = { 213fd428ad8SPeter De Schrijver .divm_shift = 0, 214fd428ad8SPeter De Schrijver .divm_width = 2, 215fd428ad8SPeter De Schrijver .divn_shift = 8, 216fd428ad8SPeter De Schrijver .divn_width = 8, 217fd428ad8SPeter De Schrijver .divp_shift = 20, 218fd428ad8SPeter De Schrijver .divp_width = 3, 2192cb5efefSPeter De Schrijver }; 2202cb5efefSPeter De Schrijver 221385f9adfSThierry Reding static const struct pdiv_map pllc_p[] = { 2222cb5efefSPeter De Schrijver { .pdiv = 1, .hw_val = 0 }, 2232cb5efefSPeter De Schrijver { .pdiv = 2, .hw_val = 1 }, 2242cb5efefSPeter De Schrijver { .pdiv = 4, .hw_val = 3 }, 2252cb5efefSPeter De Schrijver { .pdiv = 8, .hw_val = 5 }, 2262cb5efefSPeter De Schrijver { .pdiv = 16, .hw_val = 7 }, 2272cb5efefSPeter De Schrijver { .pdiv = 0, .hw_val = 0 }, 2282cb5efefSPeter De Schrijver }; 2292cb5efefSPeter De Schrijver 2302cb5efefSPeter De Schrijver static struct tegra_clk_pll_freq_table pll_cx_freq_table[] = { 23186c679a5SRhyland Klein { 12000000, 600000000, 100, 1, 2, 0 }, 23286c679a5SRhyland Klein { 13000000, 600000000, 92, 1, 2, 0 }, /* actual: 598.0 MHz */ 23386c679a5SRhyland Klein { 16800000, 600000000, 71, 1, 2, 0 }, /* actual: 596.4 MHz */ 23486c679a5SRhyland Klein { 19200000, 600000000, 62, 1, 2, 0 }, /* actual: 595.2 MHz */ 23586c679a5SRhyland Klein { 26000000, 600000000, 92, 2, 2, 0 }, /* actual: 598.0 MHz */ 2362cb5efefSPeter De Schrijver { 0, 0, 0, 0, 0, 0 }, 2372cb5efefSPeter De Schrijver }; 2382cb5efefSPeter De Schrijver 2392cb5efefSPeter De Schrijver static struct tegra_clk_pll_params pll_c2_params = { 2402cb5efefSPeter De Schrijver .input_min = 12000000, 2412cb5efefSPeter De Schrijver .input_max = 48000000, 2422cb5efefSPeter De Schrijver .cf_min = 12000000, 2432cb5efefSPeter De Schrijver .cf_max = 19200000, 2442cb5efefSPeter De Schrijver .vco_min = 600000000, 2452cb5efefSPeter De Schrijver .vco_max = 1200000000, 2462cb5efefSPeter De Schrijver .base_reg = PLLC2_BASE, 2472cb5efefSPeter De Schrijver .misc_reg = PLLC2_MISC, 2482cb5efefSPeter De Schrijver .lock_mask = PLL_BASE_LOCK, 2492cb5efefSPeter De Schrijver .lock_enable_bit_idx = PLL_MISC_LOCK_ENABLE, 2502cb5efefSPeter De Schrijver .lock_delay = 300, 2512cb5efefSPeter De Schrijver .pdiv_tohw = pllc_p, 252fd428ad8SPeter De Schrijver .div_nmp = &pllcx_nmp, 253fd428ad8SPeter De Schrijver .max_p = 7, 2542cb5efefSPeter De Schrijver .ext_misc_reg[0] = 0x4f0, 2552cb5efefSPeter De Schrijver .ext_misc_reg[1] = 0x4f4, 2562cb5efefSPeter De Schrijver .ext_misc_reg[2] = 0x4f8, 257ebe142b2SPeter De Schrijver .freq_table = pll_cx_freq_table, 258ebe142b2SPeter De Schrijver .flags = TEGRA_PLL_USE_LOCK, 2592cb5efefSPeter De Schrijver }; 2602cb5efefSPeter De Schrijver 2612cb5efefSPeter De Schrijver static struct tegra_clk_pll_params pll_c3_params = { 2622cb5efefSPeter De Schrijver .input_min = 12000000, 2632cb5efefSPeter De Schrijver .input_max = 48000000, 2642cb5efefSPeter De Schrijver .cf_min = 12000000, 2652cb5efefSPeter De Schrijver .cf_max = 19200000, 2662cb5efefSPeter De Schrijver .vco_min = 600000000, 2672cb5efefSPeter De Schrijver .vco_max = 1200000000, 2682cb5efefSPeter De Schrijver .base_reg = PLLC3_BASE, 2692cb5efefSPeter De Schrijver .misc_reg = PLLC3_MISC, 2702cb5efefSPeter De Schrijver .lock_mask = PLL_BASE_LOCK, 2712cb5efefSPeter De Schrijver .lock_enable_bit_idx = PLL_MISC_LOCK_ENABLE, 2722cb5efefSPeter De Schrijver .lock_delay = 300, 2732cb5efefSPeter De Schrijver .pdiv_tohw = pllc_p, 274fd428ad8SPeter De Schrijver .div_nmp = &pllcx_nmp, 275fd428ad8SPeter De Schrijver .max_p = 7, 2762cb5efefSPeter De Schrijver .ext_misc_reg[0] = 0x504, 2772cb5efefSPeter De Schrijver .ext_misc_reg[1] = 0x508, 2782cb5efefSPeter De Schrijver .ext_misc_reg[2] = 0x50c, 279ebe142b2SPeter De Schrijver .freq_table = pll_cx_freq_table, 280ebe142b2SPeter De Schrijver .flags = TEGRA_PLL_USE_LOCK, 2812cb5efefSPeter De Schrijver }; 2822cb5efefSPeter De Schrijver 283fd428ad8SPeter De Schrijver static struct div_nmp pllm_nmp = { 284fd428ad8SPeter De Schrijver .divm_shift = 0, 285fd428ad8SPeter De Schrijver .divm_width = 8, 286d53442e9SPeter De Schrijver .override_divm_shift = 0, 287fd428ad8SPeter De Schrijver .divn_shift = 8, 288fd428ad8SPeter De Schrijver .divn_width = 8, 289d53442e9SPeter De Schrijver .override_divn_shift = 8, 290fd428ad8SPeter De Schrijver .divp_shift = 20, 291fd428ad8SPeter De Schrijver .divp_width = 1, 292d53442e9SPeter De Schrijver .override_divp_shift = 27, 293fd428ad8SPeter De Schrijver }; 294fd428ad8SPeter De Schrijver 295385f9adfSThierry Reding static const struct pdiv_map pllm_p[] = { 2962cb5efefSPeter De Schrijver { .pdiv = 1, .hw_val = 0 }, 2972cb5efefSPeter De Schrijver { .pdiv = 2, .hw_val = 1 }, 2982cb5efefSPeter De Schrijver { .pdiv = 0, .hw_val = 0 }, 2992cb5efefSPeter De Schrijver }; 3002cb5efefSPeter De Schrijver 3012cb5efefSPeter De Schrijver static struct tegra_clk_pll_freq_table pll_m_freq_table[] = { 30286c679a5SRhyland Klein { 12000000, 800000000, 66, 1, 1, 0 }, /* actual: 792.0 MHz */ 30386c679a5SRhyland Klein { 13000000, 800000000, 61, 1, 1, 0 }, /* actual: 793.0 MHz */ 30486c679a5SRhyland Klein { 16800000, 800000000, 47, 1, 1, 0 }, /* actual: 789.6 MHz */ 30586c679a5SRhyland Klein { 19200000, 800000000, 41, 1, 1, 0 }, /* actual: 787.2 MHz */ 30686c679a5SRhyland Klein { 26000000, 800000000, 61, 2, 1, 0 }, /* actual: 793.0 MHz */ 3072cb5efefSPeter De Schrijver { 0, 0, 0, 0, 0, 0 }, 3082cb5efefSPeter De Schrijver }; 3092cb5efefSPeter De Schrijver 3102cb5efefSPeter De Schrijver static struct tegra_clk_pll_params pll_m_params = { 3112cb5efefSPeter De Schrijver .input_min = 12000000, 3122cb5efefSPeter De Schrijver .input_max = 500000000, 3132cb5efefSPeter De Schrijver .cf_min = 12000000, 3142cb5efefSPeter De Schrijver .cf_max = 19200000, /* s/w policy, h/w capability 50 MHz */ 3152cb5efefSPeter De Schrijver .vco_min = 400000000, 3162cb5efefSPeter De Schrijver .vco_max = 1066000000, 3172cb5efefSPeter De Schrijver .base_reg = PLLM_BASE, 3182cb5efefSPeter De Schrijver .misc_reg = PLLM_MISC, 3192cb5efefSPeter De Schrijver .lock_mask = PLL_BASE_LOCK, 3202cb5efefSPeter De Schrijver .lock_enable_bit_idx = PLL_MISC_LOCK_ENABLE, 3212cb5efefSPeter De Schrijver .lock_delay = 300, 3222cb5efefSPeter De Schrijver .max_p = 2, 3232cb5efefSPeter De Schrijver .pdiv_tohw = pllm_p, 324fd428ad8SPeter De Schrijver .div_nmp = &pllm_nmp, 325d53442e9SPeter De Schrijver .pmc_divnm_reg = PMC_PLLM_WB0_OVERRIDE, 326d53442e9SPeter De Schrijver .pmc_divp_reg = PMC_PLLM_WB0_OVERRIDE_2, 327ebe142b2SPeter De Schrijver .freq_table = pll_m_freq_table, 328267b62a9SDanny Huang .flags = TEGRA_PLL_USE_LOCK | TEGRA_PLL_HAS_LOCK_ENABLE | 329267b62a9SDanny Huang TEGRA_PLL_FIXED, 330fd428ad8SPeter De Schrijver }; 331fd428ad8SPeter De Schrijver 332fd428ad8SPeter De Schrijver static struct div_nmp pllp_nmp = { 333fd428ad8SPeter De Schrijver .divm_shift = 0, 334fd428ad8SPeter De Schrijver .divm_width = 5, 335fd428ad8SPeter De Schrijver .divn_shift = 8, 336fd428ad8SPeter De Schrijver .divn_width = 10, 337fd428ad8SPeter De Schrijver .divp_shift = 20, 338fd428ad8SPeter De Schrijver .divp_width = 3, 3392cb5efefSPeter De Schrijver }; 3402cb5efefSPeter De Schrijver 3412cb5efefSPeter De Schrijver static struct tegra_clk_pll_freq_table pll_p_freq_table[] = { 34286c679a5SRhyland Klein { 12000000, 216000000, 432, 12, 2, 8 }, 34386c679a5SRhyland Klein { 13000000, 216000000, 432, 13, 2, 8 }, 34486c679a5SRhyland Klein { 16800000, 216000000, 360, 14, 2, 8 }, 34586c679a5SRhyland Klein { 19200000, 216000000, 360, 16, 2, 8 }, 34686c679a5SRhyland Klein { 26000000, 216000000, 432, 26, 2, 8 }, 3472cb5efefSPeter De Schrijver { 0, 0, 0, 0, 0, 0 }, 3482cb5efefSPeter De Schrijver }; 3492cb5efefSPeter De Schrijver 3502cb5efefSPeter De Schrijver static struct tegra_clk_pll_params pll_p_params = { 3512cb5efefSPeter De Schrijver .input_min = 2000000, 3522cb5efefSPeter De Schrijver .input_max = 31000000, 3532cb5efefSPeter De Schrijver .cf_min = 1000000, 3542cb5efefSPeter De Schrijver .cf_max = 6000000, 3552cb5efefSPeter De Schrijver .vco_min = 200000000, 3562cb5efefSPeter De Schrijver .vco_max = 700000000, 3572cb5efefSPeter De Schrijver .base_reg = PLLP_BASE, 3582cb5efefSPeter De Schrijver .misc_reg = PLLP_MISC, 3592cb5efefSPeter De Schrijver .lock_mask = PLL_BASE_LOCK, 3602cb5efefSPeter De Schrijver .lock_enable_bit_idx = PLL_MISC_LOCK_ENABLE, 3612cb5efefSPeter De Schrijver .lock_delay = 300, 362fd428ad8SPeter De Schrijver .div_nmp = &pllp_nmp, 363ebe142b2SPeter De Schrijver .freq_table = pll_p_freq_table, 3643706b436SRhyland Klein .flags = TEGRA_PLL_FIXED | TEGRA_PLL_USE_LOCK | 3653706b436SRhyland Klein TEGRA_PLL_HAS_LOCK_ENABLE, 366ebe142b2SPeter De Schrijver .fixed_rate = 408000000, 3672cb5efefSPeter De Schrijver }; 3682cb5efefSPeter De Schrijver 3692cb5efefSPeter De Schrijver static struct tegra_clk_pll_freq_table pll_a_freq_table[] = { 37086c679a5SRhyland Klein { 9600000, 282240000, 147, 5, 1, 4 }, 37186c679a5SRhyland Klein { 9600000, 368640000, 192, 5, 1, 4 }, 37286c679a5SRhyland Klein { 9600000, 240000000, 200, 8, 1, 8 }, 37386c679a5SRhyland Klein { 28800000, 282240000, 245, 25, 1, 8 }, 37486c679a5SRhyland Klein { 28800000, 368640000, 320, 25, 1, 8 }, 37586c679a5SRhyland Klein { 28800000, 240000000, 200, 24, 1, 8 }, 3762cb5efefSPeter De Schrijver { 0, 0, 0, 0, 0, 0 }, 3772cb5efefSPeter De Schrijver }; 3782cb5efefSPeter De Schrijver 3792cb5efefSPeter De Schrijver 3802cb5efefSPeter De Schrijver static struct tegra_clk_pll_params pll_a_params = { 3812cb5efefSPeter De Schrijver .input_min = 2000000, 3822cb5efefSPeter De Schrijver .input_max = 31000000, 3832cb5efefSPeter De Schrijver .cf_min = 1000000, 3842cb5efefSPeter De Schrijver .cf_max = 6000000, 3852cb5efefSPeter De Schrijver .vco_min = 200000000, 3862cb5efefSPeter De Schrijver .vco_max = 700000000, 3872cb5efefSPeter De Schrijver .base_reg = PLLA_BASE, 3882cb5efefSPeter De Schrijver .misc_reg = PLLA_MISC, 3892cb5efefSPeter De Schrijver .lock_mask = PLL_BASE_LOCK, 3902cb5efefSPeter De Schrijver .lock_enable_bit_idx = PLL_MISC_LOCK_ENABLE, 3912cb5efefSPeter De Schrijver .lock_delay = 300, 392fd428ad8SPeter De Schrijver .div_nmp = &pllp_nmp, 393ebe142b2SPeter De Schrijver .freq_table = pll_a_freq_table, 3943706b436SRhyland Klein .flags = TEGRA_PLL_HAS_CPCON | TEGRA_PLL_USE_LOCK | 3953706b436SRhyland Klein TEGRA_PLL_HAS_LOCK_ENABLE, 3962cb5efefSPeter De Schrijver }; 3972cb5efefSPeter De Schrijver 3982cb5efefSPeter De Schrijver static struct tegra_clk_pll_freq_table pll_d_freq_table[] = { 39986c679a5SRhyland Klein { 12000000, 216000000, 864, 12, 4, 12 }, 40086c679a5SRhyland Klein { 13000000, 216000000, 864, 13, 4, 12 }, 40186c679a5SRhyland Klein { 16800000, 216000000, 720, 14, 4, 12 }, 40286c679a5SRhyland Klein { 19200000, 216000000, 720, 16, 4, 12 }, 40386c679a5SRhyland Klein { 26000000, 216000000, 864, 26, 4, 12 }, 40486c679a5SRhyland Klein { 12000000, 594000000, 594, 12, 1, 12 }, 40586c679a5SRhyland Klein { 13000000, 594000000, 594, 13, 1, 12 }, 40686c679a5SRhyland Klein { 16800000, 594000000, 495, 14, 1, 12 }, 40786c679a5SRhyland Klein { 19200000, 594000000, 495, 16, 1, 12 }, 40886c679a5SRhyland Klein { 26000000, 594000000, 594, 26, 1, 12 }, 40986c679a5SRhyland Klein { 12000000, 1000000000, 1000, 12, 1, 12 }, 41086c679a5SRhyland Klein { 13000000, 1000000000, 1000, 13, 1, 12 }, 41186c679a5SRhyland Klein { 19200000, 1000000000, 625, 12, 1, 12 }, 41286c679a5SRhyland Klein { 26000000, 1000000000, 1000, 26, 1, 12 }, 4132cb5efefSPeter De Schrijver { 0, 0, 0, 0, 0, 0 }, 4142cb5efefSPeter De Schrijver }; 4152cb5efefSPeter De Schrijver 4162cb5efefSPeter De Schrijver static struct tegra_clk_pll_params pll_d_params = { 4172cb5efefSPeter De Schrijver .input_min = 2000000, 4182cb5efefSPeter De Schrijver .input_max = 40000000, 4192cb5efefSPeter De Schrijver .cf_min = 1000000, 4202cb5efefSPeter De Schrijver .cf_max = 6000000, 4212cb5efefSPeter De Schrijver .vco_min = 500000000, 4222cb5efefSPeter De Schrijver .vco_max = 1000000000, 4232cb5efefSPeter De Schrijver .base_reg = PLLD_BASE, 4242cb5efefSPeter De Schrijver .misc_reg = PLLD_MISC, 4252cb5efefSPeter De Schrijver .lock_mask = PLL_BASE_LOCK, 4262cb5efefSPeter De Schrijver .lock_enable_bit_idx = PLLDU_MISC_LOCK_ENABLE, 4272cb5efefSPeter De Schrijver .lock_delay = 1000, 428fd428ad8SPeter De Schrijver .div_nmp = &pllp_nmp, 429ebe142b2SPeter De Schrijver .freq_table = pll_d_freq_table, 430ebe142b2SPeter De Schrijver .flags = TEGRA_PLL_HAS_CPCON | TEGRA_PLL_SET_LFCON | 4313706b436SRhyland Klein TEGRA_PLL_USE_LOCK | TEGRA_PLL_HAS_LOCK_ENABLE, 4322cb5efefSPeter De Schrijver }; 4332cb5efefSPeter De Schrijver 4342cb5efefSPeter De Schrijver static struct tegra_clk_pll_params pll_d2_params = { 4352cb5efefSPeter De Schrijver .input_min = 2000000, 4362cb5efefSPeter De Schrijver .input_max = 40000000, 4372cb5efefSPeter De Schrijver .cf_min = 1000000, 4382cb5efefSPeter De Schrijver .cf_max = 6000000, 4392cb5efefSPeter De Schrijver .vco_min = 500000000, 4402cb5efefSPeter De Schrijver .vco_max = 1000000000, 4412cb5efefSPeter De Schrijver .base_reg = PLLD2_BASE, 4422cb5efefSPeter De Schrijver .misc_reg = PLLD2_MISC, 4432cb5efefSPeter De Schrijver .lock_mask = PLL_BASE_LOCK, 4442cb5efefSPeter De Schrijver .lock_enable_bit_idx = PLLDU_MISC_LOCK_ENABLE, 4452cb5efefSPeter De Schrijver .lock_delay = 1000, 446fd428ad8SPeter De Schrijver .div_nmp = &pllp_nmp, 447ebe142b2SPeter De Schrijver .freq_table = pll_d_freq_table, 448ebe142b2SPeter De Schrijver .flags = TEGRA_PLL_HAS_CPCON | TEGRA_PLL_SET_LFCON | 4493706b436SRhyland Klein TEGRA_PLL_USE_LOCK | TEGRA_PLL_HAS_LOCK_ENABLE, 4502cb5efefSPeter De Schrijver }; 4512cb5efefSPeter De Schrijver 452385f9adfSThierry Reding static const struct pdiv_map pllu_p[] = { 4532cb5efefSPeter De Schrijver { .pdiv = 1, .hw_val = 1 }, 4542cb5efefSPeter De Schrijver { .pdiv = 2, .hw_val = 0 }, 4552cb5efefSPeter De Schrijver { .pdiv = 0, .hw_val = 0 }, 4562cb5efefSPeter De Schrijver }; 4572cb5efefSPeter De Schrijver 458fd428ad8SPeter De Schrijver static struct div_nmp pllu_nmp = { 459fd428ad8SPeter De Schrijver .divm_shift = 0, 460fd428ad8SPeter De Schrijver .divm_width = 5, 461fd428ad8SPeter De Schrijver .divn_shift = 8, 462fd428ad8SPeter De Schrijver .divn_width = 10, 463fd428ad8SPeter De Schrijver .divp_shift = 20, 464fd428ad8SPeter De Schrijver .divp_width = 1, 465fd428ad8SPeter De Schrijver }; 466fd428ad8SPeter De Schrijver 4672cb5efefSPeter De Schrijver static struct tegra_clk_pll_freq_table pll_u_freq_table[] = { 46886c679a5SRhyland Klein { 12000000, 480000000, 960, 12, 2, 12 }, 46986c679a5SRhyland Klein { 13000000, 480000000, 960, 13, 2, 12 }, 47086c679a5SRhyland Klein { 16800000, 480000000, 400, 7, 2, 5 }, 47186c679a5SRhyland Klein { 19200000, 480000000, 200, 4, 2, 3 }, 47286c679a5SRhyland Klein { 26000000, 480000000, 960, 26, 2, 12 }, 4732cb5efefSPeter De Schrijver { 0, 0, 0, 0, 0, 0 }, 4742cb5efefSPeter De Schrijver }; 4752cb5efefSPeter De Schrijver 4762cb5efefSPeter De Schrijver static struct tegra_clk_pll_params pll_u_params = { 4772cb5efefSPeter De Schrijver .input_min = 2000000, 4782cb5efefSPeter De Schrijver .input_max = 40000000, 4792cb5efefSPeter De Schrijver .cf_min = 1000000, 4802cb5efefSPeter De Schrijver .cf_max = 6000000, 4812cb5efefSPeter De Schrijver .vco_min = 480000000, 4822cb5efefSPeter De Schrijver .vco_max = 960000000, 4832cb5efefSPeter De Schrijver .base_reg = PLLU_BASE, 4842cb5efefSPeter De Schrijver .misc_reg = PLLU_MISC, 4852cb5efefSPeter De Schrijver .lock_mask = PLL_BASE_LOCK, 4862cb5efefSPeter De Schrijver .lock_enable_bit_idx = PLLDU_MISC_LOCK_ENABLE, 4872cb5efefSPeter De Schrijver .lock_delay = 1000, 4882cb5efefSPeter De Schrijver .pdiv_tohw = pllu_p, 489fd428ad8SPeter De Schrijver .div_nmp = &pllu_nmp, 490ebe142b2SPeter De Schrijver .freq_table = pll_u_freq_table, 491ebe142b2SPeter De Schrijver .flags = TEGRA_PLLU | TEGRA_PLL_HAS_CPCON | TEGRA_PLL_SET_LFCON | 4923706b436SRhyland Klein TEGRA_PLL_USE_LOCK | TEGRA_PLL_HAS_LOCK_ENABLE, 4932cb5efefSPeter De Schrijver }; 4942cb5efefSPeter De Schrijver 4952cb5efefSPeter De Schrijver static struct tegra_clk_pll_freq_table pll_x_freq_table[] = { 4962cb5efefSPeter De Schrijver /* 1 GHz */ 49786c679a5SRhyland Klein { 12000000, 1000000000, 83, 1, 1, 0 }, /* actual: 996.0 MHz */ 49886c679a5SRhyland Klein { 13000000, 1000000000, 76, 1, 1, 0 }, /* actual: 988.0 MHz */ 49986c679a5SRhyland Klein { 16800000, 1000000000, 59, 1, 1, 0 }, /* actual: 991.2 MHz */ 50086c679a5SRhyland Klein { 19200000, 1000000000, 52, 1, 1, 0 }, /* actual: 998.4 MHz */ 50186c679a5SRhyland Klein { 26000000, 1000000000, 76, 2, 1, 0 }, /* actual: 988.0 MHz */ 5022cb5efefSPeter De Schrijver { 0, 0, 0, 0, 0, 0 }, 5032cb5efefSPeter De Schrijver }; 5042cb5efefSPeter De Schrijver 5052cb5efefSPeter De Schrijver static struct tegra_clk_pll_params pll_x_params = { 5062cb5efefSPeter De Schrijver .input_min = 12000000, 5072cb5efefSPeter De Schrijver .input_max = 800000000, 5082cb5efefSPeter De Schrijver .cf_min = 12000000, 5092cb5efefSPeter De Schrijver .cf_max = 19200000, /* s/w policy, h/w capability 50 MHz */ 5102cb5efefSPeter De Schrijver .vco_min = 700000000, 5112cb5efefSPeter De Schrijver .vco_max = 2400000000U, 5122cb5efefSPeter De Schrijver .base_reg = PLLX_BASE, 5132cb5efefSPeter De Schrijver .misc_reg = PLLX_MISC, 5142cb5efefSPeter De Schrijver .lock_mask = PLL_BASE_LOCK, 5152cb5efefSPeter De Schrijver .lock_enable_bit_idx = PLL_MISC_LOCK_ENABLE, 5162cb5efefSPeter De Schrijver .lock_delay = 300, 5172cb5efefSPeter De Schrijver .iddq_reg = PLLX_MISC3, 5182cb5efefSPeter De Schrijver .iddq_bit_idx = PLLX_IDDQ_BIT, 5192cb5efefSPeter De Schrijver .max_p = PLLXC_SW_MAX_P, 5202cb5efefSPeter De Schrijver .dyn_ramp_reg = PLLX_MISC2, 5212cb5efefSPeter De Schrijver .stepa_shift = 16, 5222cb5efefSPeter De Schrijver .stepb_shift = 24, 5232cb5efefSPeter De Schrijver .pdiv_tohw = pllxc_p, 524fd428ad8SPeter De Schrijver .div_nmp = &pllxc_nmp, 525ebe142b2SPeter De Schrijver .freq_table = pll_x_freq_table, 5263706b436SRhyland Klein .flags = TEGRA_PLL_USE_LOCK | TEGRA_PLL_HAS_LOCK_ENABLE, 5272cb5efefSPeter De Schrijver }; 5282cb5efefSPeter De Schrijver 5292cb5efefSPeter De Schrijver static struct tegra_clk_pll_freq_table pll_e_freq_table[] = { 5302cb5efefSPeter De Schrijver /* PLLE special case: use cpcon field to store cml divider value */ 5312cb5efefSPeter De Schrijver { 336000000, 100000000, 100, 21, 16, 11 }, 5322cb5efefSPeter De Schrijver { 312000000, 100000000, 200, 26, 24, 13 }, 5338e9cc80aSPeter De Schrijver { 12000000, 100000000, 200, 1, 24, 13 }, 5342cb5efefSPeter De Schrijver { 0, 0, 0, 0, 0, 0 }, 5352cb5efefSPeter De Schrijver }; 5362cb5efefSPeter De Schrijver 53786c679a5SRhyland Klein static const struct pdiv_map plle_p[] = { 53886c679a5SRhyland Klein { .pdiv = 1, .hw_val = 0 }, 53986c679a5SRhyland Klein { .pdiv = 2, .hw_val = 1 }, 54086c679a5SRhyland Klein { .pdiv = 3, .hw_val = 2 }, 54186c679a5SRhyland Klein { .pdiv = 4, .hw_val = 3 }, 54286c679a5SRhyland Klein { .pdiv = 5, .hw_val = 4 }, 54386c679a5SRhyland Klein { .pdiv = 6, .hw_val = 5 }, 54486c679a5SRhyland Klein { .pdiv = 8, .hw_val = 6 }, 54586c679a5SRhyland Klein { .pdiv = 10, .hw_val = 7 }, 54686c679a5SRhyland Klein { .pdiv = 12, .hw_val = 8 }, 54786c679a5SRhyland Klein { .pdiv = 16, .hw_val = 9 }, 54886c679a5SRhyland Klein { .pdiv = 12, .hw_val = 10 }, 54986c679a5SRhyland Klein { .pdiv = 16, .hw_val = 11 }, 55086c679a5SRhyland Klein { .pdiv = 20, .hw_val = 12 }, 55186c679a5SRhyland Klein { .pdiv = 24, .hw_val = 13 }, 55286c679a5SRhyland Klein { .pdiv = 32, .hw_val = 14 }, 55386c679a5SRhyland Klein { .pdiv = 0, .hw_val = 0 } 55486c679a5SRhyland Klein }; 55586c679a5SRhyland Klein 556fd428ad8SPeter De Schrijver static struct div_nmp plle_nmp = { 557fd428ad8SPeter De Schrijver .divm_shift = 0, 558fd428ad8SPeter De Schrijver .divm_width = 8, 559fd428ad8SPeter De Schrijver .divn_shift = 8, 560fd428ad8SPeter De Schrijver .divn_width = 8, 561fd428ad8SPeter De Schrijver .divp_shift = 24, 562fd428ad8SPeter De Schrijver .divp_width = 4, 563fd428ad8SPeter De Schrijver }; 564fd428ad8SPeter De Schrijver 5652cb5efefSPeter De Schrijver static struct tegra_clk_pll_params pll_e_params = { 5662cb5efefSPeter De Schrijver .input_min = 12000000, 5672cb5efefSPeter De Schrijver .input_max = 1000000000, 5682cb5efefSPeter De Schrijver .cf_min = 12000000, 5692cb5efefSPeter De Schrijver .cf_max = 75000000, 5702cb5efefSPeter De Schrijver .vco_min = 1600000000, 5712cb5efefSPeter De Schrijver .vco_max = 2400000000U, 5722cb5efefSPeter De Schrijver .base_reg = PLLE_BASE, 5732cb5efefSPeter De Schrijver .misc_reg = PLLE_MISC, 5742cb5efefSPeter De Schrijver .aux_reg = PLLE_AUX, 5752cb5efefSPeter De Schrijver .lock_mask = PLLE_MISC_LOCK, 5762cb5efefSPeter De Schrijver .lock_enable_bit_idx = PLLE_MISC_LOCK_ENABLE, 5772cb5efefSPeter De Schrijver .lock_delay = 300, 57886c679a5SRhyland Klein .pdiv_tohw = plle_p, 579fd428ad8SPeter De Schrijver .div_nmp = &plle_nmp, 580ebe142b2SPeter De Schrijver .freq_table = pll_e_freq_table, 5813706b436SRhyland Klein .flags = TEGRA_PLL_FIXED | TEGRA_PLL_HAS_LOCK_ENABLE, 582ebe142b2SPeter De Schrijver .fixed_rate = 100000000, 583fd428ad8SPeter De Schrijver }; 584fd428ad8SPeter De Schrijver 585fd428ad8SPeter De Schrijver static struct div_nmp pllre_nmp = { 586fd428ad8SPeter De Schrijver .divm_shift = 0, 587fd428ad8SPeter De Schrijver .divm_width = 8, 588fd428ad8SPeter De Schrijver .divn_shift = 8, 589fd428ad8SPeter De Schrijver .divn_width = 8, 590fd428ad8SPeter De Schrijver .divp_shift = 16, 591fd428ad8SPeter De Schrijver .divp_width = 4, 5922cb5efefSPeter De Schrijver }; 5932cb5efefSPeter De Schrijver 5942cb5efefSPeter De Schrijver static struct tegra_clk_pll_params pll_re_vco_params = { 5952cb5efefSPeter De Schrijver .input_min = 12000000, 5962cb5efefSPeter De Schrijver .input_max = 1000000000, 5972cb5efefSPeter De Schrijver .cf_min = 12000000, 5982cb5efefSPeter De Schrijver .cf_max = 19200000, /* s/w policy, h/w capability 38 MHz */ 5992cb5efefSPeter De Schrijver .vco_min = 300000000, 6002cb5efefSPeter De Schrijver .vco_max = 600000000, 6012cb5efefSPeter De Schrijver .base_reg = PLLRE_BASE, 6022cb5efefSPeter De Schrijver .misc_reg = PLLRE_MISC, 6032cb5efefSPeter De Schrijver .lock_mask = PLLRE_MISC_LOCK, 6042cb5efefSPeter De Schrijver .lock_enable_bit_idx = PLLRE_MISC_LOCK_ENABLE, 6052cb5efefSPeter De Schrijver .lock_delay = 300, 6062cb5efefSPeter De Schrijver .iddq_reg = PLLRE_MISC, 6072cb5efefSPeter De Schrijver .iddq_bit_idx = PLLRE_IDDQ_BIT, 608fd428ad8SPeter De Schrijver .div_nmp = &pllre_nmp, 6093706b436SRhyland Klein .flags = TEGRA_PLL_USE_LOCK | TEGRA_PLL_HAS_LOCK_ENABLE | 6103706b436SRhyland Klein TEGRA_PLL_LOCK_MISC, 6112cb5efefSPeter De Schrijver }; 6122cb5efefSPeter De Schrijver 6132cb5efefSPeter De Schrijver /* possible OSC frequencies in Hz */ 6142cb5efefSPeter De Schrijver static unsigned long tegra114_input_freq[] = { 6152cb5efefSPeter De Schrijver [ 0] = 13000000, 6162cb5efefSPeter De Schrijver [ 1] = 16800000, 6172cb5efefSPeter De Schrijver [ 4] = 19200000, 6182cb5efefSPeter De Schrijver [ 5] = 38400000, 6192cb5efefSPeter De Schrijver [ 8] = 12000000, 6202cb5efefSPeter De Schrijver [ 9] = 48000000, 621c4947e36SThierry Reding [12] = 26000000, 6222cb5efefSPeter De Schrijver }; 6232cb5efefSPeter De Schrijver 6242cb5efefSPeter De Schrijver #define MASK(x) (BIT(x) - 1) 6252cb5efefSPeter De Schrijver 6262cb5efefSPeter De Schrijver /* peripheral mux definitions */ 6272cb5efefSPeter De Schrijver 6282cb5efefSPeter De Schrijver static const char *mux_plld_out0_plld2_out0[] = { 6292cb5efefSPeter De Schrijver "pll_d_out0", "pll_d2_out0", 6302cb5efefSPeter De Schrijver }; 6312cb5efefSPeter De Schrijver #define mux_plld_out0_plld2_out0_idx NULL 6322cb5efefSPeter De Schrijver 6332cb5efefSPeter De Schrijver static const char *mux_pllmcp_clkm[] = { 6342cb5efefSPeter De Schrijver "pll_m_out0", "pll_c_out0", "pll_p_out0", "clk_m", "pll_m_ud", 6352cb5efefSPeter De Schrijver }; 6362cb5efefSPeter De Schrijver 6372cb5efefSPeter De Schrijver static const struct clk_div_table pll_re_div_table[] = { 6382cb5efefSPeter De Schrijver { .val = 0, .div = 1 }, 6392cb5efefSPeter De Schrijver { .val = 1, .div = 2 }, 6402cb5efefSPeter De Schrijver { .val = 2, .div = 3 }, 6412cb5efefSPeter De Schrijver { .val = 3, .div = 4 }, 6422cb5efefSPeter De Schrijver { .val = 4, .div = 5 }, 6432cb5efefSPeter De Schrijver { .val = 5, .div = 6 }, 6442cb5efefSPeter De Schrijver { .val = 0, .div = 0 }, 6452cb5efefSPeter De Schrijver }; 6462cb5efefSPeter De Schrijver 6476609dbe4SPeter De Schrijver static struct tegra_clk tegra114_clks[tegra_clk_max] __initdata = { 6486609dbe4SPeter De Schrijver [tegra_clk_rtc] = { .dt_id = TEGRA114_CLK_RTC, .present = true }, 6496609dbe4SPeter De Schrijver [tegra_clk_timer] = { .dt_id = TEGRA114_CLK_TIMER, .present = true }, 6506609dbe4SPeter De Schrijver [tegra_clk_uarta] = { .dt_id = TEGRA114_CLK_UARTA, .present = true }, 6516609dbe4SPeter De Schrijver [tegra_clk_uartd] = { .dt_id = TEGRA114_CLK_UARTD, .present = true }, 65220e7c323SAndrew Bresticker [tegra_clk_sdmmc2_8] = { .dt_id = TEGRA114_CLK_SDMMC2, .present = true }, 6536609dbe4SPeter De Schrijver [tegra_clk_i2s1] = { .dt_id = TEGRA114_CLK_I2S1, .present = true }, 6546609dbe4SPeter De Schrijver [tegra_clk_i2c1] = { .dt_id = TEGRA114_CLK_I2C1, .present = true }, 6556609dbe4SPeter De Schrijver [tegra_clk_ndflash] = { .dt_id = TEGRA114_CLK_NDFLASH, .present = true }, 65620e7c323SAndrew Bresticker [tegra_clk_sdmmc1_8] = { .dt_id = TEGRA114_CLK_SDMMC1, .present = true }, 65720e7c323SAndrew Bresticker [tegra_clk_sdmmc4_8] = { .dt_id = TEGRA114_CLK_SDMMC4, .present = true }, 6586609dbe4SPeter De Schrijver [tegra_clk_pwm] = { .dt_id = TEGRA114_CLK_PWM, .present = true }, 6596609dbe4SPeter De Schrijver [tegra_clk_i2s0] = { .dt_id = TEGRA114_CLK_I2S0, .present = true }, 6606609dbe4SPeter De Schrijver [tegra_clk_i2s2] = { .dt_id = TEGRA114_CLK_I2S2, .present = true }, 6616609dbe4SPeter De Schrijver [tegra_clk_epp_8] = { .dt_id = TEGRA114_CLK_EPP, .present = true }, 6626609dbe4SPeter De Schrijver [tegra_clk_gr2d_8] = { .dt_id = TEGRA114_CLK_GR2D, .present = true }, 6636609dbe4SPeter De Schrijver [tegra_clk_usbd] = { .dt_id = TEGRA114_CLK_USBD, .present = true }, 6646609dbe4SPeter De Schrijver [tegra_clk_isp] = { .dt_id = TEGRA114_CLK_ISP, .present = true }, 6656609dbe4SPeter De Schrijver [tegra_clk_gr3d_8] = { .dt_id = TEGRA114_CLK_GR3D, .present = true }, 6666609dbe4SPeter De Schrijver [tegra_clk_disp2] = { .dt_id = TEGRA114_CLK_DISP2, .present = true }, 6676609dbe4SPeter De Schrijver [tegra_clk_disp1] = { .dt_id = TEGRA114_CLK_DISP1, .present = true }, 6686609dbe4SPeter De Schrijver [tegra_clk_host1x_8] = { .dt_id = TEGRA114_CLK_HOST1X, .present = true }, 6696609dbe4SPeter De Schrijver [tegra_clk_vcp] = { .dt_id = TEGRA114_CLK_VCP, .present = true }, 6706609dbe4SPeter De Schrijver [tegra_clk_apbdma] = { .dt_id = TEGRA114_CLK_APBDMA, .present = true }, 6716609dbe4SPeter De Schrijver [tegra_clk_kbc] = { .dt_id = TEGRA114_CLK_KBC, .present = true }, 6726609dbe4SPeter De Schrijver [tegra_clk_kfuse] = { .dt_id = TEGRA114_CLK_KFUSE, .present = true }, 6736609dbe4SPeter De Schrijver [tegra_clk_sbc1_8] = { .dt_id = TEGRA114_CLK_SBC1, .present = true }, 6746609dbe4SPeter De Schrijver [tegra_clk_nor] = { .dt_id = TEGRA114_CLK_NOR, .present = true }, 6756609dbe4SPeter De Schrijver [tegra_clk_sbc2_8] = { .dt_id = TEGRA114_CLK_SBC2, .present = true }, 6766609dbe4SPeter De Schrijver [tegra_clk_sbc3_8] = { .dt_id = TEGRA114_CLK_SBC3, .present = true }, 6776609dbe4SPeter De Schrijver [tegra_clk_i2c5] = { .dt_id = TEGRA114_CLK_I2C5, .present = true }, 6786609dbe4SPeter De Schrijver [tegra_clk_mipi] = { .dt_id = TEGRA114_CLK_MIPI, .present = true }, 6796609dbe4SPeter De Schrijver [tegra_clk_hdmi] = { .dt_id = TEGRA114_CLK_HDMI, .present = true }, 6806609dbe4SPeter De Schrijver [tegra_clk_csi] = { .dt_id = TEGRA114_CLK_CSI, .present = true }, 6816609dbe4SPeter De Schrijver [tegra_clk_i2c2] = { .dt_id = TEGRA114_CLK_I2C2, .present = true }, 6826609dbe4SPeter De Schrijver [tegra_clk_uartc] = { .dt_id = TEGRA114_CLK_UARTC, .present = true }, 6836609dbe4SPeter De Schrijver [tegra_clk_emc] = { .dt_id = TEGRA114_CLK_EMC, .present = true }, 6846609dbe4SPeter De Schrijver [tegra_clk_usb2] = { .dt_id = TEGRA114_CLK_USB2, .present = true }, 6856609dbe4SPeter De Schrijver [tegra_clk_usb3] = { .dt_id = TEGRA114_CLK_USB3, .present = true }, 6866609dbe4SPeter De Schrijver [tegra_clk_vde_8] = { .dt_id = TEGRA114_CLK_VDE, .present = true }, 6876609dbe4SPeter De Schrijver [tegra_clk_bsea] = { .dt_id = TEGRA114_CLK_BSEA, .present = true }, 6886609dbe4SPeter De Schrijver [tegra_clk_bsev] = { .dt_id = TEGRA114_CLK_BSEV, .present = true }, 6896609dbe4SPeter De Schrijver [tegra_clk_i2c3] = { .dt_id = TEGRA114_CLK_I2C3, .present = true }, 6906609dbe4SPeter De Schrijver [tegra_clk_sbc4_8] = { .dt_id = TEGRA114_CLK_SBC4, .present = true }, 69120e7c323SAndrew Bresticker [tegra_clk_sdmmc3_8] = { .dt_id = TEGRA114_CLK_SDMMC3, .present = true }, 6926609dbe4SPeter De Schrijver [tegra_clk_owr] = { .dt_id = TEGRA114_CLK_OWR, .present = true }, 6936609dbe4SPeter De Schrijver [tegra_clk_csite] = { .dt_id = TEGRA114_CLK_CSITE, .present = true }, 6946609dbe4SPeter De Schrijver [tegra_clk_la] = { .dt_id = TEGRA114_CLK_LA, .present = true }, 6956609dbe4SPeter De Schrijver [tegra_clk_trace] = { .dt_id = TEGRA114_CLK_TRACE, .present = true }, 6966609dbe4SPeter De Schrijver [tegra_clk_soc_therm] = { .dt_id = TEGRA114_CLK_SOC_THERM, .present = true }, 6976609dbe4SPeter De Schrijver [tegra_clk_dtv] = { .dt_id = TEGRA114_CLK_DTV, .present = true }, 6986609dbe4SPeter De Schrijver [tegra_clk_ndspeed] = { .dt_id = TEGRA114_CLK_NDSPEED, .present = true }, 6996609dbe4SPeter De Schrijver [tegra_clk_i2cslow] = { .dt_id = TEGRA114_CLK_I2CSLOW, .present = true }, 7006609dbe4SPeter De Schrijver [tegra_clk_tsec] = { .dt_id = TEGRA114_CLK_TSEC, .present = true }, 7016609dbe4SPeter De Schrijver [tegra_clk_xusb_host] = { .dt_id = TEGRA114_CLK_XUSB_HOST, .present = true }, 7026609dbe4SPeter De Schrijver [tegra_clk_msenc] = { .dt_id = TEGRA114_CLK_MSENC, .present = true }, 7036609dbe4SPeter De Schrijver [tegra_clk_csus] = { .dt_id = TEGRA114_CLK_CSUS, .present = true }, 7046609dbe4SPeter De Schrijver [tegra_clk_mselect] = { .dt_id = TEGRA114_CLK_MSELECT, .present = true }, 7056609dbe4SPeter De Schrijver [tegra_clk_tsensor] = { .dt_id = TEGRA114_CLK_TSENSOR, .present = true }, 7066609dbe4SPeter De Schrijver [tegra_clk_i2s3] = { .dt_id = TEGRA114_CLK_I2S3, .present = true }, 7076609dbe4SPeter De Schrijver [tegra_clk_i2s4] = { .dt_id = TEGRA114_CLK_I2S4, .present = true }, 7086609dbe4SPeter De Schrijver [tegra_clk_i2c4] = { .dt_id = TEGRA114_CLK_I2C4, .present = true }, 7096609dbe4SPeter De Schrijver [tegra_clk_sbc5_8] = { .dt_id = TEGRA114_CLK_SBC5, .present = true }, 7106609dbe4SPeter De Schrijver [tegra_clk_sbc6_8] = { .dt_id = TEGRA114_CLK_SBC6, .present = true }, 7116609dbe4SPeter De Schrijver [tegra_clk_d_audio] = { .dt_id = TEGRA114_CLK_D_AUDIO, .present = true }, 7126609dbe4SPeter De Schrijver [tegra_clk_apbif] = { .dt_id = TEGRA114_CLK_APBIF, .present = true }, 7136609dbe4SPeter De Schrijver [tegra_clk_dam0] = { .dt_id = TEGRA114_CLK_DAM0, .present = true }, 7146609dbe4SPeter De Schrijver [tegra_clk_dam1] = { .dt_id = TEGRA114_CLK_DAM1, .present = true }, 7156609dbe4SPeter De Schrijver [tegra_clk_dam2] = { .dt_id = TEGRA114_CLK_DAM2, .present = true }, 7166609dbe4SPeter De Schrijver [tegra_clk_hda2codec_2x] = { .dt_id = TEGRA114_CLK_HDA2CODEC_2X, .present = true }, 7176609dbe4SPeter De Schrijver [tegra_clk_audio0_2x] = { .dt_id = TEGRA114_CLK_AUDIO0_2X, .present = true }, 7186609dbe4SPeter De Schrijver [tegra_clk_audio1_2x] = { .dt_id = TEGRA114_CLK_AUDIO1_2X, .present = true }, 7196609dbe4SPeter De Schrijver [tegra_clk_audio2_2x] = { .dt_id = TEGRA114_CLK_AUDIO2_2X, .present = true }, 7206609dbe4SPeter De Schrijver [tegra_clk_audio3_2x] = { .dt_id = TEGRA114_CLK_AUDIO3_2X, .present = true }, 7216609dbe4SPeter De Schrijver [tegra_clk_audio4_2x] = { .dt_id = TEGRA114_CLK_AUDIO4_2X, .present = true }, 7226609dbe4SPeter De Schrijver [tegra_clk_spdif_2x] = { .dt_id = TEGRA114_CLK_SPDIF_2X, .present = true }, 7236609dbe4SPeter De Schrijver [tegra_clk_actmon] = { .dt_id = TEGRA114_CLK_ACTMON, .present = true }, 7246609dbe4SPeter De Schrijver [tegra_clk_extern1] = { .dt_id = TEGRA114_CLK_EXTERN1, .present = true }, 7256609dbe4SPeter De Schrijver [tegra_clk_extern2] = { .dt_id = TEGRA114_CLK_EXTERN2, .present = true }, 7266609dbe4SPeter De Schrijver [tegra_clk_extern3] = { .dt_id = TEGRA114_CLK_EXTERN3, .present = true }, 7276609dbe4SPeter De Schrijver [tegra_clk_hda] = { .dt_id = TEGRA114_CLK_HDA, .present = true }, 7286609dbe4SPeter De Schrijver [tegra_clk_se] = { .dt_id = TEGRA114_CLK_SE, .present = true }, 7296609dbe4SPeter De Schrijver [tegra_clk_hda2hdmi] = { .dt_id = TEGRA114_CLK_HDA2HDMI, .present = true }, 7306609dbe4SPeter De Schrijver [tegra_clk_cilab] = { .dt_id = TEGRA114_CLK_CILAB, .present = true }, 7316609dbe4SPeter De Schrijver [tegra_clk_cilcd] = { .dt_id = TEGRA114_CLK_CILCD, .present = true }, 7326609dbe4SPeter De Schrijver [tegra_clk_cile] = { .dt_id = TEGRA114_CLK_CILE, .present = true }, 7336609dbe4SPeter De Schrijver [tegra_clk_dsialp] = { .dt_id = TEGRA114_CLK_DSIALP, .present = true }, 7346609dbe4SPeter De Schrijver [tegra_clk_dsiblp] = { .dt_id = TEGRA114_CLK_DSIBLP, .present = true }, 7356609dbe4SPeter De Schrijver [tegra_clk_dds] = { .dt_id = TEGRA114_CLK_DDS, .present = true }, 7366609dbe4SPeter De Schrijver [tegra_clk_dp2] = { .dt_id = TEGRA114_CLK_DP2, .present = true }, 7376609dbe4SPeter De Schrijver [tegra_clk_amx] = { .dt_id = TEGRA114_CLK_AMX, .present = true }, 7386609dbe4SPeter De Schrijver [tegra_clk_adx] = { .dt_id = TEGRA114_CLK_ADX, .present = true }, 7396609dbe4SPeter De Schrijver [tegra_clk_xusb_ss] = { .dt_id = TEGRA114_CLK_XUSB_SS, .present = true }, 7406609dbe4SPeter De Schrijver [tegra_clk_uartb] = { .dt_id = TEGRA114_CLK_UARTB, .present = true }, 7416609dbe4SPeter De Schrijver [tegra_clk_vfir] = { .dt_id = TEGRA114_CLK_VFIR, .present = true }, 7426609dbe4SPeter De Schrijver [tegra_clk_spdif_in] = { .dt_id = TEGRA114_CLK_SPDIF_IN, .present = true }, 7436609dbe4SPeter De Schrijver [tegra_clk_spdif_out] = { .dt_id = TEGRA114_CLK_SPDIF_OUT, .present = true }, 7446609dbe4SPeter De Schrijver [tegra_clk_vi_8] = { .dt_id = TEGRA114_CLK_VI, .present = true }, 7456609dbe4SPeter De Schrijver [tegra_clk_fuse] = { .dt_id = TEGRA114_CLK_FUSE, .present = true }, 7466609dbe4SPeter De Schrijver [tegra_clk_fuse_burn] = { .dt_id = TEGRA114_CLK_FUSE_BURN, .present = true }, 7476609dbe4SPeter De Schrijver [tegra_clk_clk_32k] = { .dt_id = TEGRA114_CLK_CLK_32K, .present = true }, 7486609dbe4SPeter De Schrijver [tegra_clk_clk_m] = { .dt_id = TEGRA114_CLK_CLK_M, .present = true }, 7496609dbe4SPeter De Schrijver [tegra_clk_clk_m_div2] = { .dt_id = TEGRA114_CLK_CLK_M_DIV2, .present = true }, 7506609dbe4SPeter De Schrijver [tegra_clk_clk_m_div4] = { .dt_id = TEGRA114_CLK_CLK_M_DIV4, .present = true }, 7516609dbe4SPeter De Schrijver [tegra_clk_pll_ref] = { .dt_id = TEGRA114_CLK_PLL_REF, .present = true }, 7526609dbe4SPeter De Schrijver [tegra_clk_pll_c] = { .dt_id = TEGRA114_CLK_PLL_C, .present = true }, 7536609dbe4SPeter De Schrijver [tegra_clk_pll_c_out1] = { .dt_id = TEGRA114_CLK_PLL_C_OUT1, .present = true }, 7546609dbe4SPeter De Schrijver [tegra_clk_pll_c2] = { .dt_id = TEGRA114_CLK_PLL_C2, .present = true }, 7556609dbe4SPeter De Schrijver [tegra_clk_pll_c3] = { .dt_id = TEGRA114_CLK_PLL_C3, .present = true }, 7566609dbe4SPeter De Schrijver [tegra_clk_pll_m] = { .dt_id = TEGRA114_CLK_PLL_M, .present = true }, 7576609dbe4SPeter De Schrijver [tegra_clk_pll_m_out1] = { .dt_id = TEGRA114_CLK_PLL_M_OUT1, .present = true }, 7586609dbe4SPeter De Schrijver [tegra_clk_pll_p] = { .dt_id = TEGRA114_CLK_PLL_P, .present = true }, 7596609dbe4SPeter De Schrijver [tegra_clk_pll_p_out1] = { .dt_id = TEGRA114_CLK_PLL_P_OUT1, .present = true }, 7606609dbe4SPeter De Schrijver [tegra_clk_pll_p_out2_int] = { .dt_id = TEGRA114_CLK_PLL_P_OUT2, .present = true }, 7616609dbe4SPeter De Schrijver [tegra_clk_pll_p_out3] = { .dt_id = TEGRA114_CLK_PLL_P_OUT3, .present = true }, 7626609dbe4SPeter De Schrijver [tegra_clk_pll_p_out4] = { .dt_id = TEGRA114_CLK_PLL_P_OUT4, .present = true }, 7636609dbe4SPeter De Schrijver [tegra_clk_pll_a] = { .dt_id = TEGRA114_CLK_PLL_A, .present = true }, 7646609dbe4SPeter De Schrijver [tegra_clk_pll_a_out0] = { .dt_id = TEGRA114_CLK_PLL_A_OUT0, .present = true }, 7656609dbe4SPeter De Schrijver [tegra_clk_pll_d] = { .dt_id = TEGRA114_CLK_PLL_D, .present = true }, 7666609dbe4SPeter De Schrijver [tegra_clk_pll_d_out0] = { .dt_id = TEGRA114_CLK_PLL_D_OUT0, .present = true }, 7676609dbe4SPeter De Schrijver [tegra_clk_pll_d2] = { .dt_id = TEGRA114_CLK_PLL_D2, .present = true }, 7686609dbe4SPeter De Schrijver [tegra_clk_pll_d2_out0] = { .dt_id = TEGRA114_CLK_PLL_D2_OUT0, .present = true }, 7696609dbe4SPeter De Schrijver [tegra_clk_pll_u] = { .dt_id = TEGRA114_CLK_PLL_U, .present = true }, 7706609dbe4SPeter De Schrijver [tegra_clk_pll_u_480m] = { .dt_id = TEGRA114_CLK_PLL_U_480M, .present = true }, 7716609dbe4SPeter De Schrijver [tegra_clk_pll_u_60m] = { .dt_id = TEGRA114_CLK_PLL_U_60M, .present = true }, 7726609dbe4SPeter De Schrijver [tegra_clk_pll_u_48m] = { .dt_id = TEGRA114_CLK_PLL_U_48M, .present = true }, 7736609dbe4SPeter De Schrijver [tegra_clk_pll_u_12m] = { .dt_id = TEGRA114_CLK_PLL_U_12M, .present = true }, 7746609dbe4SPeter De Schrijver [tegra_clk_pll_x] = { .dt_id = TEGRA114_CLK_PLL_X, .present = true }, 7756609dbe4SPeter De Schrijver [tegra_clk_pll_x_out0] = { .dt_id = TEGRA114_CLK_PLL_X_OUT0, .present = true }, 7766609dbe4SPeter De Schrijver [tegra_clk_pll_re_vco] = { .dt_id = TEGRA114_CLK_PLL_RE_VCO, .present = true }, 7776609dbe4SPeter De Schrijver [tegra_clk_pll_re_out] = { .dt_id = TEGRA114_CLK_PLL_RE_OUT, .present = true }, 7786609dbe4SPeter De Schrijver [tegra_clk_pll_e_out0] = { .dt_id = TEGRA114_CLK_PLL_E_OUT0, .present = true }, 7796609dbe4SPeter De Schrijver [tegra_clk_spdif_in_sync] = { .dt_id = TEGRA114_CLK_SPDIF_IN_SYNC, .present = true }, 7806609dbe4SPeter De Schrijver [tegra_clk_i2s0_sync] = { .dt_id = TEGRA114_CLK_I2S0_SYNC, .present = true }, 7816609dbe4SPeter De Schrijver [tegra_clk_i2s1_sync] = { .dt_id = TEGRA114_CLK_I2S1_SYNC, .present = true }, 7826609dbe4SPeter De Schrijver [tegra_clk_i2s2_sync] = { .dt_id = TEGRA114_CLK_I2S2_SYNC, .present = true }, 7836609dbe4SPeter De Schrijver [tegra_clk_i2s3_sync] = { .dt_id = TEGRA114_CLK_I2S3_SYNC, .present = true }, 7846609dbe4SPeter De Schrijver [tegra_clk_i2s4_sync] = { .dt_id = TEGRA114_CLK_I2S4_SYNC, .present = true }, 7856609dbe4SPeter De Schrijver [tegra_clk_vimclk_sync] = { .dt_id = TEGRA114_CLK_VIMCLK_SYNC, .present = true }, 7866609dbe4SPeter De Schrijver [tegra_clk_audio0] = { .dt_id = TEGRA114_CLK_AUDIO0, .present = true }, 7876609dbe4SPeter De Schrijver [tegra_clk_audio1] = { .dt_id = TEGRA114_CLK_AUDIO1, .present = true }, 7886609dbe4SPeter De Schrijver [tegra_clk_audio2] = { .dt_id = TEGRA114_CLK_AUDIO2, .present = true }, 7896609dbe4SPeter De Schrijver [tegra_clk_audio3] = { .dt_id = TEGRA114_CLK_AUDIO3, .present = true }, 7906609dbe4SPeter De Schrijver [tegra_clk_audio4] = { .dt_id = TEGRA114_CLK_AUDIO4, .present = true }, 7916609dbe4SPeter De Schrijver [tegra_clk_spdif] = { .dt_id = TEGRA114_CLK_SPDIF, .present = true }, 7926609dbe4SPeter De Schrijver [tegra_clk_clk_out_1] = { .dt_id = TEGRA114_CLK_CLK_OUT_1, .present = true }, 7936609dbe4SPeter De Schrijver [tegra_clk_clk_out_2] = { .dt_id = TEGRA114_CLK_CLK_OUT_2, .present = true }, 7946609dbe4SPeter De Schrijver [tegra_clk_clk_out_3] = { .dt_id = TEGRA114_CLK_CLK_OUT_3, .present = true }, 7956609dbe4SPeter De Schrijver [tegra_clk_blink] = { .dt_id = TEGRA114_CLK_BLINK, .present = true }, 7966609dbe4SPeter De Schrijver [tegra_clk_xusb_host_src] = { .dt_id = TEGRA114_CLK_XUSB_HOST_SRC, .present = true }, 7976609dbe4SPeter De Schrijver [tegra_clk_xusb_falcon_src] = { .dt_id = TEGRA114_CLK_XUSB_FALCON_SRC, .present = true }, 7986609dbe4SPeter De Schrijver [tegra_clk_xusb_fs_src] = { .dt_id = TEGRA114_CLK_XUSB_FS_SRC, .present = true }, 7996609dbe4SPeter De Schrijver [tegra_clk_xusb_ss_src] = { .dt_id = TEGRA114_CLK_XUSB_SS_SRC, .present = true }, 8005c992afcSAndrew Bresticker [tegra_clk_xusb_ss_div2] = { .dt_id = TEGRA114_CLK_XUSB_SS_DIV2, .present = true}, 8016609dbe4SPeter De Schrijver [tegra_clk_xusb_dev_src] = { .dt_id = TEGRA114_CLK_XUSB_DEV_SRC, .present = true }, 8026609dbe4SPeter De Schrijver [tegra_clk_xusb_dev] = { .dt_id = TEGRA114_CLK_XUSB_DEV, .present = true }, 8036609dbe4SPeter De Schrijver [tegra_clk_xusb_hs_src] = { .dt_id = TEGRA114_CLK_XUSB_HS_SRC, .present = true }, 8046609dbe4SPeter De Schrijver [tegra_clk_sclk] = { .dt_id = TEGRA114_CLK_SCLK, .present = true }, 8056609dbe4SPeter De Schrijver [tegra_clk_hclk] = { .dt_id = TEGRA114_CLK_HCLK, .present = true }, 8066609dbe4SPeter De Schrijver [tegra_clk_pclk] = { .dt_id = TEGRA114_CLK_PCLK, .present = true }, 8076609dbe4SPeter De Schrijver [tegra_clk_cclk_g] = { .dt_id = TEGRA114_CLK_CCLK_G, .present = true }, 8086609dbe4SPeter De Schrijver [tegra_clk_cclk_lp] = { .dt_id = TEGRA114_CLK_CCLK_LP, .present = true }, 8096609dbe4SPeter De Schrijver [tegra_clk_dfll_ref] = { .dt_id = TEGRA114_CLK_DFLL_REF, .present = true }, 8106609dbe4SPeter De Schrijver [tegra_clk_dfll_soc] = { .dt_id = TEGRA114_CLK_DFLL_SOC, .present = true }, 8116609dbe4SPeter De Schrijver [tegra_clk_audio0_mux] = { .dt_id = TEGRA114_CLK_AUDIO0_MUX, .present = true }, 8126609dbe4SPeter De Schrijver [tegra_clk_audio1_mux] = { .dt_id = TEGRA114_CLK_AUDIO1_MUX, .present = true }, 8136609dbe4SPeter De Schrijver [tegra_clk_audio2_mux] = { .dt_id = TEGRA114_CLK_AUDIO2_MUX, .present = true }, 8146609dbe4SPeter De Schrijver [tegra_clk_audio3_mux] = { .dt_id = TEGRA114_CLK_AUDIO3_MUX, .present = true }, 8156609dbe4SPeter De Schrijver [tegra_clk_audio4_mux] = { .dt_id = TEGRA114_CLK_AUDIO4_MUX, .present = true }, 8166609dbe4SPeter De Schrijver [tegra_clk_spdif_mux] = { .dt_id = TEGRA114_CLK_SPDIF_MUX, .present = true }, 8176609dbe4SPeter De Schrijver [tegra_clk_clk_out_1_mux] = { .dt_id = TEGRA114_CLK_CLK_OUT_1_MUX, .present = true }, 8186609dbe4SPeter De Schrijver [tegra_clk_clk_out_2_mux] = { .dt_id = TEGRA114_CLK_CLK_OUT_2_MUX, .present = true }, 8196609dbe4SPeter De Schrijver [tegra_clk_clk_out_3_mux] = { .dt_id = TEGRA114_CLK_CLK_OUT_3_MUX, .present = true }, 8206609dbe4SPeter De Schrijver [tegra_clk_dsia_mux] = { .dt_id = TEGRA114_CLK_DSIA_MUX, .present = true }, 8216609dbe4SPeter De Schrijver [tegra_clk_dsib_mux] = { .dt_id = TEGRA114_CLK_DSIB_MUX, .present = true }, 8226609dbe4SPeter De Schrijver }; 8236609dbe4SPeter De Schrijver 82473d37e4cSPeter De Schrijver static struct tegra_devclk devclks[] __initdata = { 82573d37e4cSPeter De Schrijver { .con_id = "clk_m", .dt_id = TEGRA114_CLK_CLK_M }, 82673d37e4cSPeter De Schrijver { .con_id = "pll_ref", .dt_id = TEGRA114_CLK_PLL_REF }, 82773d37e4cSPeter De Schrijver { .con_id = "clk_32k", .dt_id = TEGRA114_CLK_CLK_32K }, 82873d37e4cSPeter De Schrijver { .con_id = "clk_m_div2", .dt_id = TEGRA114_CLK_CLK_M_DIV2 }, 82973d37e4cSPeter De Schrijver { .con_id = "clk_m_div4", .dt_id = TEGRA114_CLK_CLK_M_DIV4 }, 83073d37e4cSPeter De Schrijver { .con_id = "pll_c", .dt_id = TEGRA114_CLK_PLL_C }, 83173d37e4cSPeter De Schrijver { .con_id = "pll_c_out1", .dt_id = TEGRA114_CLK_PLL_C_OUT1 }, 83273d37e4cSPeter De Schrijver { .con_id = "pll_c2", .dt_id = TEGRA114_CLK_PLL_C2 }, 83373d37e4cSPeter De Schrijver { .con_id = "pll_c3", .dt_id = TEGRA114_CLK_PLL_C3 }, 83473d37e4cSPeter De Schrijver { .con_id = "pll_p", .dt_id = TEGRA114_CLK_PLL_P }, 83573d37e4cSPeter De Schrijver { .con_id = "pll_p_out1", .dt_id = TEGRA114_CLK_PLL_P_OUT1 }, 83673d37e4cSPeter De Schrijver { .con_id = "pll_p_out2", .dt_id = TEGRA114_CLK_PLL_P_OUT2 }, 83773d37e4cSPeter De Schrijver { .con_id = "pll_p_out3", .dt_id = TEGRA114_CLK_PLL_P_OUT3 }, 83873d37e4cSPeter De Schrijver { .con_id = "pll_p_out4", .dt_id = TEGRA114_CLK_PLL_P_OUT4 }, 83973d37e4cSPeter De Schrijver { .con_id = "pll_m", .dt_id = TEGRA114_CLK_PLL_M }, 84073d37e4cSPeter De Schrijver { .con_id = "pll_m_out1", .dt_id = TEGRA114_CLK_PLL_M_OUT1 }, 84173d37e4cSPeter De Schrijver { .con_id = "pll_x", .dt_id = TEGRA114_CLK_PLL_X }, 84273d37e4cSPeter De Schrijver { .con_id = "pll_x_out0", .dt_id = TEGRA114_CLK_PLL_X_OUT0 }, 84373d37e4cSPeter De Schrijver { .con_id = "pll_u", .dt_id = TEGRA114_CLK_PLL_U }, 84473d37e4cSPeter De Schrijver { .con_id = "pll_u_480M", .dt_id = TEGRA114_CLK_PLL_U_480M }, 84573d37e4cSPeter De Schrijver { .con_id = "pll_u_60M", .dt_id = TEGRA114_CLK_PLL_U_60M }, 84673d37e4cSPeter De Schrijver { .con_id = "pll_u_48M", .dt_id = TEGRA114_CLK_PLL_U_48M }, 84773d37e4cSPeter De Schrijver { .con_id = "pll_u_12M", .dt_id = TEGRA114_CLK_PLL_U_12M }, 84873d37e4cSPeter De Schrijver { .con_id = "pll_d", .dt_id = TEGRA114_CLK_PLL_D }, 84973d37e4cSPeter De Schrijver { .con_id = "pll_d_out0", .dt_id = TEGRA114_CLK_PLL_D_OUT0 }, 85073d37e4cSPeter De Schrijver { .con_id = "pll_d2", .dt_id = TEGRA114_CLK_PLL_D2 }, 85173d37e4cSPeter De Schrijver { .con_id = "pll_d2_out0", .dt_id = TEGRA114_CLK_PLL_D2_OUT0 }, 85273d37e4cSPeter De Schrijver { .con_id = "pll_a", .dt_id = TEGRA114_CLK_PLL_A }, 85373d37e4cSPeter De Schrijver { .con_id = "pll_a_out0", .dt_id = TEGRA114_CLK_PLL_A_OUT0 }, 85473d37e4cSPeter De Schrijver { .con_id = "pll_re_vco", .dt_id = TEGRA114_CLK_PLL_RE_VCO }, 85573d37e4cSPeter De Schrijver { .con_id = "pll_re_out", .dt_id = TEGRA114_CLK_PLL_RE_OUT }, 85673d37e4cSPeter De Schrijver { .con_id = "pll_e_out0", .dt_id = TEGRA114_CLK_PLL_E_OUT0 }, 85773d37e4cSPeter De Schrijver { .con_id = "spdif_in_sync", .dt_id = TEGRA114_CLK_SPDIF_IN_SYNC }, 85873d37e4cSPeter De Schrijver { .con_id = "i2s0_sync", .dt_id = TEGRA114_CLK_I2S0_SYNC }, 85973d37e4cSPeter De Schrijver { .con_id = "i2s1_sync", .dt_id = TEGRA114_CLK_I2S1_SYNC }, 86073d37e4cSPeter De Schrijver { .con_id = "i2s2_sync", .dt_id = TEGRA114_CLK_I2S2_SYNC }, 86173d37e4cSPeter De Schrijver { .con_id = "i2s3_sync", .dt_id = TEGRA114_CLK_I2S3_SYNC }, 86273d37e4cSPeter De Schrijver { .con_id = "i2s4_sync", .dt_id = TEGRA114_CLK_I2S4_SYNC }, 86373d37e4cSPeter De Schrijver { .con_id = "vimclk_sync", .dt_id = TEGRA114_CLK_VIMCLK_SYNC }, 86473d37e4cSPeter De Schrijver { .con_id = "audio0", .dt_id = TEGRA114_CLK_AUDIO0 }, 86573d37e4cSPeter De Schrijver { .con_id = "audio1", .dt_id = TEGRA114_CLK_AUDIO1 }, 86673d37e4cSPeter De Schrijver { .con_id = "audio2", .dt_id = TEGRA114_CLK_AUDIO2 }, 86773d37e4cSPeter De Schrijver { .con_id = "audio3", .dt_id = TEGRA114_CLK_AUDIO3 }, 86873d37e4cSPeter De Schrijver { .con_id = "audio4", .dt_id = TEGRA114_CLK_AUDIO4 }, 86973d37e4cSPeter De Schrijver { .con_id = "spdif", .dt_id = TEGRA114_CLK_SPDIF }, 87073d37e4cSPeter De Schrijver { .con_id = "audio0_2x", .dt_id = TEGRA114_CLK_AUDIO0_2X }, 87173d37e4cSPeter De Schrijver { .con_id = "audio1_2x", .dt_id = TEGRA114_CLK_AUDIO1_2X }, 87273d37e4cSPeter De Schrijver { .con_id = "audio2_2x", .dt_id = TEGRA114_CLK_AUDIO2_2X }, 87373d37e4cSPeter De Schrijver { .con_id = "audio3_2x", .dt_id = TEGRA114_CLK_AUDIO3_2X }, 87473d37e4cSPeter De Schrijver { .con_id = "audio4_2x", .dt_id = TEGRA114_CLK_AUDIO4_2X }, 87573d37e4cSPeter De Schrijver { .con_id = "spdif_2x", .dt_id = TEGRA114_CLK_SPDIF_2X }, 87673d37e4cSPeter De Schrijver { .con_id = "extern1", .dev_id = "clk_out_1", .dt_id = TEGRA114_CLK_EXTERN1 }, 87773d37e4cSPeter De Schrijver { .con_id = "extern2", .dev_id = "clk_out_2", .dt_id = TEGRA114_CLK_EXTERN2 }, 87873d37e4cSPeter De Schrijver { .con_id = "extern3", .dev_id = "clk_out_3", .dt_id = TEGRA114_CLK_EXTERN3 }, 87973d37e4cSPeter De Schrijver { .con_id = "blink", .dt_id = TEGRA114_CLK_BLINK }, 88073d37e4cSPeter De Schrijver { .con_id = "cclk_g", .dt_id = TEGRA114_CLK_CCLK_G }, 88173d37e4cSPeter De Schrijver { .con_id = "cclk_lp", .dt_id = TEGRA114_CLK_CCLK_LP }, 88273d37e4cSPeter De Schrijver { .con_id = "sclk", .dt_id = TEGRA114_CLK_SCLK }, 88373d37e4cSPeter De Schrijver { .con_id = "hclk", .dt_id = TEGRA114_CLK_HCLK }, 88473d37e4cSPeter De Schrijver { .con_id = "pclk", .dt_id = TEGRA114_CLK_PCLK }, 8855ab5d404SAlexandre Courbot { .con_id = "fuse", .dt_id = TEGRA114_CLK_FUSE }, 88673d37e4cSPeter De Schrijver { .dev_id = "rtc-tegra", .dt_id = TEGRA114_CLK_RTC }, 88773d37e4cSPeter De Schrijver { .dev_id = "timer", .dt_id = TEGRA114_CLK_TIMER }, 88873d37e4cSPeter De Schrijver }; 88973d37e4cSPeter De Schrijver 890167d5366SPeter De Schrijver static const char *mux_pllm_pllc2_c_c3_pllp_plla[] = { 891167d5366SPeter De Schrijver "pll_m", "pll_c2", "pll_c", "pll_c3", "pll_p", "pll_a_out0" 892167d5366SPeter De Schrijver }; 893167d5366SPeter De Schrijver static u32 mux_pllm_pllc2_c_c3_pllp_plla_idx[] = { 894167d5366SPeter De Schrijver [0] = 0, [1] = 1, [2] = 2, [3] = 3, [4] = 4, [5] = 6, 895167d5366SPeter De Schrijver }; 896167d5366SPeter De Schrijver 89788d909beSRhyland Klein static struct tegra_audio_clk_info tegra114_audio_plls[] = { 89888d909beSRhyland Klein { "pll_a", &pll_a_params, tegra_clk_pll_a, "pll_p_out1" }, 89988d909beSRhyland Klein }; 90088d909beSRhyland Klein 901343a607cSPeter De Schrijver static struct clk **clks; 9022cb5efefSPeter De Schrijver 9032cb5efefSPeter De Schrijver static unsigned long osc_freq; 9042cb5efefSPeter De Schrijver static unsigned long pll_ref_freq; 9052cb5efefSPeter De Schrijver 9062cb5efefSPeter De Schrijver static void __init tegra114_fixed_clk_init(void __iomem *clk_base) 9072cb5efefSPeter De Schrijver { 9082cb5efefSPeter De Schrijver struct clk *clk; 9092cb5efefSPeter De Schrijver 9102cb5efefSPeter De Schrijver /* clk_32k */ 911f6da46a3SStephen Boyd clk = clk_register_fixed_rate(NULL, "clk_32k", NULL, 0, 32768); 912c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_CLK_32K] = clk; 9132cb5efefSPeter De Schrijver 9142cb5efefSPeter De Schrijver /* clk_m_div2 */ 9152cb5efefSPeter De Schrijver clk = clk_register_fixed_factor(NULL, "clk_m_div2", "clk_m", 9162cb5efefSPeter De Schrijver CLK_SET_RATE_PARENT, 1, 2); 917c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_CLK_M_DIV2] = clk; 9182cb5efefSPeter De Schrijver 9192cb5efefSPeter De Schrijver /* clk_m_div4 */ 9202cb5efefSPeter De Schrijver clk = clk_register_fixed_factor(NULL, "clk_m_div4", "clk_m", 9212cb5efefSPeter De Schrijver CLK_SET_RATE_PARENT, 1, 4); 922c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_CLK_M_DIV4] = clk; 9232cb5efefSPeter De Schrijver 9242cb5efefSPeter De Schrijver } 9252cb5efefSPeter De Schrijver 9262cb5efefSPeter De Schrijver static void __init tegra114_pll_init(void __iomem *clk_base, 9272cb5efefSPeter De Schrijver void __iomem *pmc) 9282cb5efefSPeter De Schrijver { 9292cb5efefSPeter De Schrijver struct clk *clk; 9302cb5efefSPeter De Schrijver 9312cb5efefSPeter De Schrijver /* PLLC */ 9322cb5efefSPeter De Schrijver clk = tegra_clk_register_pllxc("pll_c", "pll_ref", clk_base, 933ebe142b2SPeter De Schrijver pmc, 0, &pll_c_params, NULL); 934c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_PLL_C] = clk; 9352cb5efefSPeter De Schrijver 9362cb5efefSPeter De Schrijver /* PLLC_OUT1 */ 9372cb5efefSPeter De Schrijver clk = tegra_clk_register_divider("pll_c_out1_div", "pll_c", 9382cb5efefSPeter De Schrijver clk_base + PLLC_OUT, 0, TEGRA_DIVIDER_ROUND_UP, 9392cb5efefSPeter De Schrijver 8, 8, 1, NULL); 9402cb5efefSPeter De Schrijver clk = tegra_clk_register_pll_out("pll_c_out1", "pll_c_out1_div", 9412cb5efefSPeter De Schrijver clk_base + PLLC_OUT, 1, 0, 9422cb5efefSPeter De Schrijver CLK_SET_RATE_PARENT, 0, NULL); 943c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_PLL_C_OUT1] = clk; 9442cb5efefSPeter De Schrijver 9452cb5efefSPeter De Schrijver /* PLLC2 */ 946ebe142b2SPeter De Schrijver clk = tegra_clk_register_pllc("pll_c2", "pll_ref", clk_base, pmc, 0, 947ebe142b2SPeter De Schrijver &pll_c2_params, NULL); 948c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_PLL_C2] = clk; 9492cb5efefSPeter De Schrijver 9502cb5efefSPeter De Schrijver /* PLLC3 */ 951ebe142b2SPeter De Schrijver clk = tegra_clk_register_pllc("pll_c3", "pll_ref", clk_base, pmc, 0, 952ebe142b2SPeter De Schrijver &pll_c3_params, NULL); 953c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_PLL_C3] = clk; 9542cb5efefSPeter De Schrijver 9552cb5efefSPeter De Schrijver /* PLLM */ 9562cb5efefSPeter De Schrijver clk = tegra_clk_register_pllm("pll_m", "pll_ref", clk_base, pmc, 957ebe142b2SPeter De Schrijver CLK_IGNORE_UNUSED | CLK_SET_RATE_GATE, 958ebe142b2SPeter De Schrijver &pll_m_params, NULL); 959c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_PLL_M] = clk; 9602cb5efefSPeter De Schrijver 9612cb5efefSPeter De Schrijver /* PLLM_OUT1 */ 9622cb5efefSPeter De Schrijver clk = tegra_clk_register_divider("pll_m_out1_div", "pll_m", 9632cb5efefSPeter De Schrijver clk_base + PLLM_OUT, 0, TEGRA_DIVIDER_ROUND_UP, 9642cb5efefSPeter De Schrijver 8, 8, 1, NULL); 9652cb5efefSPeter De Schrijver clk = tegra_clk_register_pll_out("pll_m_out1", "pll_m_out1_div", 9662cb5efefSPeter De Schrijver clk_base + PLLM_OUT, 1, 0, CLK_IGNORE_UNUSED | 9672cb5efefSPeter De Schrijver CLK_SET_RATE_PARENT, 0, NULL); 968c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_PLL_M_OUT1] = clk; 9692cb5efefSPeter De Schrijver 9702cb5efefSPeter De Schrijver /* PLLM_UD */ 9712cb5efefSPeter De Schrijver clk = clk_register_fixed_factor(NULL, "pll_m_ud", "pll_m", 9722cb5efefSPeter De Schrijver CLK_SET_RATE_PARENT, 1, 1); 9732cb5efefSPeter De Schrijver 9742cb5efefSPeter De Schrijver /* PLLU */ 97515d68e8cSAndrew Bresticker clk = tegra_clk_register_pllu_tegra114("pll_u", "pll_ref", clk_base, 0, 976ebe142b2SPeter De Schrijver &pll_u_params, &pll_u_lock); 977c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_PLL_U] = clk; 9782cb5efefSPeter De Schrijver 9792cb5efefSPeter De Schrijver /* PLLU_480M */ 9802cb5efefSPeter De Schrijver clk = clk_register_gate(NULL, "pll_u_480M", "pll_u", 9812cb5efefSPeter De Schrijver CLK_SET_RATE_PARENT, clk_base + PLLU_BASE, 9822cb5efefSPeter De Schrijver 22, 0, &pll_u_lock); 983c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_PLL_U_480M] = clk; 9842cb5efefSPeter De Schrijver 9852cb5efefSPeter De Schrijver /* PLLU_60M */ 9862cb5efefSPeter De Schrijver clk = clk_register_fixed_factor(NULL, "pll_u_60M", "pll_u", 9872cb5efefSPeter De Schrijver CLK_SET_RATE_PARENT, 1, 8); 988c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_PLL_U_60M] = clk; 9892cb5efefSPeter De Schrijver 9902cb5efefSPeter De Schrijver /* PLLU_48M */ 9912cb5efefSPeter De Schrijver clk = clk_register_fixed_factor(NULL, "pll_u_48M", "pll_u", 9922cb5efefSPeter De Schrijver CLK_SET_RATE_PARENT, 1, 10); 993c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_PLL_U_48M] = clk; 9942cb5efefSPeter De Schrijver 9952cb5efefSPeter De Schrijver /* PLLU_12M */ 9962cb5efefSPeter De Schrijver clk = clk_register_fixed_factor(NULL, "pll_u_12M", "pll_u", 9972cb5efefSPeter De Schrijver CLK_SET_RATE_PARENT, 1, 40); 998c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_PLL_U_12M] = clk; 9992cb5efefSPeter De Schrijver 10002cb5efefSPeter De Schrijver /* PLLD */ 10012cb5efefSPeter De Schrijver clk = tegra_clk_register_pll("pll_d", "pll_ref", clk_base, pmc, 0, 1002ebe142b2SPeter De Schrijver &pll_d_params, &pll_d_lock); 1003c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_PLL_D] = clk; 10042cb5efefSPeter De Schrijver 10052cb5efefSPeter De Schrijver /* PLLD_OUT0 */ 10062cb5efefSPeter De Schrijver clk = clk_register_fixed_factor(NULL, "pll_d_out0", "pll_d", 10072cb5efefSPeter De Schrijver CLK_SET_RATE_PARENT, 1, 2); 1008c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_PLL_D_OUT0] = clk; 10092cb5efefSPeter De Schrijver 10102cb5efefSPeter De Schrijver /* PLLD2 */ 10112cb5efefSPeter De Schrijver clk = tegra_clk_register_pll("pll_d2", "pll_ref", clk_base, pmc, 0, 1012ebe142b2SPeter De Schrijver &pll_d2_params, &pll_d2_lock); 1013c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_PLL_D2] = clk; 10142cb5efefSPeter De Schrijver 10152cb5efefSPeter De Schrijver /* PLLD2_OUT0 */ 10162cb5efefSPeter De Schrijver clk = clk_register_fixed_factor(NULL, "pll_d2_out0", "pll_d2", 10172cb5efefSPeter De Schrijver CLK_SET_RATE_PARENT, 1, 2); 1018c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_PLL_D2_OUT0] = clk; 10192cb5efefSPeter De Schrijver 10202cb5efefSPeter De Schrijver /* PLLRE */ 10212cb5efefSPeter De Schrijver clk = tegra_clk_register_pllre("pll_re_vco", "pll_ref", clk_base, pmc, 1022ebe142b2SPeter De Schrijver 0, &pll_re_vco_params, &pll_re_lock, pll_ref_freq); 1023c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_PLL_RE_VCO] = clk; 10242cb5efefSPeter De Schrijver 10252cb5efefSPeter De Schrijver clk = clk_register_divider_table(NULL, "pll_re_out", "pll_re_vco", 0, 10262cb5efefSPeter De Schrijver clk_base + PLLRE_BASE, 16, 4, 0, 10272cb5efefSPeter De Schrijver pll_re_div_table, &pll_re_lock); 1028c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_PLL_RE_OUT] = clk; 10292cb5efefSPeter De Schrijver 10302cb5efefSPeter De Schrijver /* PLLE */ 10318e9cc80aSPeter De Schrijver clk = tegra_clk_register_plle_tegra114("pll_e_out0", "pll_ref", 1032ebe142b2SPeter De Schrijver clk_base, 0, &pll_e_params, NULL); 1033c9e2d69aSPeter De Schrijver clks[TEGRA114_CLK_PLL_E_OUT0] = clk; 10342cb5efefSPeter De Schrijver } 10352cb5efefSPeter De Schrijver 1036167d5366SPeter De Schrijver #define CLK_SOURCE_VI_SENSOR 0x1a8 1037167d5366SPeter De Schrijver 1038167d5366SPeter De Schrijver static struct tegra_periph_init_data tegra_periph_clk_list[] = { 1039167d5366SPeter De Schrijver MUX8("vi_sensor", mux_pllm_pllc2_c_c3_pllp_plla, CLK_SOURCE_VI_SENSOR, 20, TEGRA_PERIPH_NO_RESET, TEGRA114_CLK_VI_SENSOR), 1040167d5366SPeter De Schrijver }; 1041167d5366SPeter De Schrijver 104276ebc134SPeter De Schrijver static __init void tegra114_periph_clk_init(void __iomem *clk_base, 104376ebc134SPeter De Schrijver void __iomem *pmc_base) 10442cb5efefSPeter De Schrijver { 10452cb5efefSPeter De Schrijver struct clk *clk; 1046167d5366SPeter De Schrijver struct tegra_periph_init_data *data; 1047e52d7c04SThierry Reding unsigned int i; 10482cb5efefSPeter De Schrijver 10495c992afcSAndrew Bresticker /* xusb_ss_div2 */ 10505c992afcSAndrew Bresticker clk = clk_register_fixed_factor(NULL, "xusb_ss_div2", "xusb_ss_src", 0, 10515c992afcSAndrew Bresticker 1, 2); 10525c992afcSAndrew Bresticker clks[TEGRA114_CLK_XUSB_SS_DIV2] = clk; 10532cb5efefSPeter De Schrijver 105476ebc134SPeter De Schrijver /* dsia mux */ 105576ebc134SPeter De Schrijver clk = clk_register_mux(NULL, "dsia_mux", mux_plld_out0_plld2_out0, 105676ebc134SPeter De Schrijver ARRAY_SIZE(mux_plld_out0_plld2_out0), 105776ebc134SPeter De Schrijver CLK_SET_RATE_NO_REPARENT, 105876ebc134SPeter De Schrijver clk_base + PLLD_BASE, 25, 1, 0, &pll_d_lock); 105976ebc134SPeter De Schrijver clks[TEGRA114_CLK_DSIA_MUX] = clk; 10602cb5efefSPeter De Schrijver 106176ebc134SPeter De Schrijver /* dsib mux */ 106276ebc134SPeter De Schrijver clk = clk_register_mux(NULL, "dsib_mux", mux_plld_out0_plld2_out0, 106376ebc134SPeter De Schrijver ARRAY_SIZE(mux_plld_out0_plld2_out0), 106476ebc134SPeter De Schrijver CLK_SET_RATE_NO_REPARENT, 106576ebc134SPeter De Schrijver clk_base + PLLD2_BASE, 25, 1, 0, &pll_d2_lock); 106676ebc134SPeter De Schrijver clks[TEGRA114_CLK_DSIB_MUX] = clk; 10672cb5efefSPeter De Schrijver 1068b270491eSMark Zhang clk = tegra_clk_register_periph_gate("dsia", "dsia_mux", 0, clk_base, 1069b270491eSMark Zhang 0, 48, periph_clk_enb_refcnt); 1070b270491eSMark Zhang clks[TEGRA114_CLK_DSIA] = clk; 1071b270491eSMark Zhang 1072b270491eSMark Zhang clk = tegra_clk_register_periph_gate("dsib", "dsib_mux", 0, clk_base, 1073b270491eSMark Zhang 0, 82, periph_clk_enb_refcnt); 1074b270491eSMark Zhang clks[TEGRA114_CLK_DSIB] = clk; 1075b270491eSMark Zhang 107676ebc134SPeter De Schrijver /* emc mux */ 10772cb5efefSPeter De Schrijver clk = clk_register_mux(NULL, "emc_mux", mux_pllmcp_clkm, 1078819c1de3SJames Hogan ARRAY_SIZE(mux_pllmcp_clkm), 1079819c1de3SJames Hogan CLK_SET_RATE_NO_REPARENT, 10802cb5efefSPeter De Schrijver clk_base + CLK_SOURCE_EMC, 10814f4f85faSThierry Reding 29, 3, 0, &emc_lock); 10824f4f85faSThierry Reding 10834f4f85faSThierry Reding clk = tegra_clk_register_mc("mc", "emc_mux", clk_base + CLK_SOURCE_EMC, 10844f4f85faSThierry Reding &emc_lock); 10854f4f85faSThierry Reding clks[TEGRA114_CLK_MC] = clk; 10862cb5efefSPeter De Schrijver 108707314fc1SThierry Reding clk = tegra_clk_register_periph_gate("mipi-cal", "clk_m", 0, clk_base, 108807314fc1SThierry Reding CLK_SET_RATE_PARENT, 56, 108907314fc1SThierry Reding periph_clk_enb_refcnt); 109007314fc1SThierry Reding clks[TEGRA114_CLK_MIPI_CAL] = clk; 109107314fc1SThierry Reding 1092167d5366SPeter De Schrijver for (i = 0; i < ARRAY_SIZE(tegra_periph_clk_list); i++) { 1093167d5366SPeter De Schrijver data = &tegra_periph_clk_list[i]; 1094167d5366SPeter De Schrijver clk = tegra_clk_register_periph(data->name, 1095167d5366SPeter De Schrijver data->p.parent_names, data->num_parents, 1096167d5366SPeter De Schrijver &data->periph, clk_base, data->offset, data->flags); 1097167d5366SPeter De Schrijver clks[data->clk_id] = clk; 1098167d5366SPeter De Schrijver } 1099167d5366SPeter De Schrijver 110076ebc134SPeter De Schrijver tegra_periph_clk_init(clk_base, pmc_base, tegra114_clks, 110176ebc134SPeter De Schrijver &pll_p_params); 11022cb5efefSPeter De Schrijver } 11032cb5efefSPeter De Schrijver 110431972fd9SJoseph Lo /* Tegra114 CPU clock and reset control functions */ 110531972fd9SJoseph Lo static void tegra114_wait_cpu_in_reset(u32 cpu) 110631972fd9SJoseph Lo { 110731972fd9SJoseph Lo unsigned int reg; 110831972fd9SJoseph Lo 110931972fd9SJoseph Lo do { 111031972fd9SJoseph Lo reg = readl(clk_base + CLK_RST_CONTROLLER_CPU_CMPLX_STATUS); 111131972fd9SJoseph Lo cpu_relax(); 111231972fd9SJoseph Lo } while (!(reg & (1 << cpu))); /* check CPU been reset or not */ 111331972fd9SJoseph Lo } 11146bb18c53SThierry Reding 111531972fd9SJoseph Lo static void tegra114_disable_cpu_clock(u32 cpu) 111631972fd9SJoseph Lo { 111731972fd9SJoseph Lo /* flow controller would take care in the power sequence. */ 111831972fd9SJoseph Lo } 111931972fd9SJoseph Lo 1120ad7d1140SJoseph Lo #ifdef CONFIG_PM_SLEEP 1121ad7d1140SJoseph Lo static void tegra114_cpu_clock_suspend(void) 1122ad7d1140SJoseph Lo { 1123ad7d1140SJoseph Lo /* switch coresite to clk_m, save off original source */ 1124ad7d1140SJoseph Lo tegra114_cpu_clk_sctx.clk_csite_src = 1125ad7d1140SJoseph Lo readl(clk_base + CLK_SOURCE_CSITE); 1126ad7d1140SJoseph Lo writel(3 << 30, clk_base + CLK_SOURCE_CSITE); 11270017f447SJoseph Lo 11280017f447SJoseph Lo tegra114_cpu_clk_sctx.cclkg_burst = 11290017f447SJoseph Lo readl(clk_base + CCLKG_BURST_POLICY); 11300017f447SJoseph Lo tegra114_cpu_clk_sctx.cclkg_divider = 11310017f447SJoseph Lo readl(clk_base + CCLKG_BURST_POLICY + 4); 1132ad7d1140SJoseph Lo } 1133ad7d1140SJoseph Lo 1134ad7d1140SJoseph Lo static void tegra114_cpu_clock_resume(void) 1135ad7d1140SJoseph Lo { 1136ad7d1140SJoseph Lo writel(tegra114_cpu_clk_sctx.clk_csite_src, 1137ad7d1140SJoseph Lo clk_base + CLK_SOURCE_CSITE); 11380017f447SJoseph Lo 11390017f447SJoseph Lo writel(tegra114_cpu_clk_sctx.cclkg_burst, 11400017f447SJoseph Lo clk_base + CCLKG_BURST_POLICY); 11410017f447SJoseph Lo writel(tegra114_cpu_clk_sctx.cclkg_divider, 11420017f447SJoseph Lo clk_base + CCLKG_BURST_POLICY + 4); 1143ad7d1140SJoseph Lo } 1144ad7d1140SJoseph Lo #endif 1145ad7d1140SJoseph Lo 114631972fd9SJoseph Lo static struct tegra_cpu_car_ops tegra114_cpu_car_ops = { 114731972fd9SJoseph Lo .wait_for_reset = tegra114_wait_cpu_in_reset, 114831972fd9SJoseph Lo .disable_clock = tegra114_disable_cpu_clock, 1149ad7d1140SJoseph Lo #ifdef CONFIG_PM_SLEEP 1150ad7d1140SJoseph Lo .suspend = tegra114_cpu_clock_suspend, 1151ad7d1140SJoseph Lo .resume = tegra114_cpu_clock_resume, 1152ad7d1140SJoseph Lo #endif 115331972fd9SJoseph Lo }; 11542cb5efefSPeter De Schrijver 11552cb5efefSPeter De Schrijver static const struct of_device_id pmc_match[] __initconst = { 11562cb5efefSPeter De Schrijver { .compatible = "nvidia,tegra114-pmc" }, 11572cb5efefSPeter De Schrijver { }, 11582cb5efefSPeter De Schrijver }; 11592cb5efefSPeter De Schrijver 11609e60121fSPaul Walmsley /* 11619e60121fSPaul Walmsley * dfll_soc/dfll_ref apparently must be kept enabled, otherwise I2C5 11629e60121fSPaul Walmsley * breaks 11639e60121fSPaul Walmsley */ 1164056dfcf6SSachin Kamat static struct tegra_clk_init_table init_table[] __initdata = { 1165c9e2d69aSPeter De Schrijver { TEGRA114_CLK_UARTA, TEGRA114_CLK_PLL_P, 408000000, 0 }, 1166c9e2d69aSPeter De Schrijver { TEGRA114_CLK_UARTB, TEGRA114_CLK_PLL_P, 408000000, 0 }, 1167c9e2d69aSPeter De Schrijver { TEGRA114_CLK_UARTC, TEGRA114_CLK_PLL_P, 408000000, 0 }, 1168c9e2d69aSPeter De Schrijver { TEGRA114_CLK_UARTD, TEGRA114_CLK_PLL_P, 408000000, 0 }, 1169c9e2d69aSPeter De Schrijver { TEGRA114_CLK_PLL_A, TEGRA114_CLK_CLK_MAX, 564480000, 1 }, 1170c9e2d69aSPeter De Schrijver { TEGRA114_CLK_PLL_A_OUT0, TEGRA114_CLK_CLK_MAX, 11289600, 1 }, 1171c9e2d69aSPeter De Schrijver { TEGRA114_CLK_EXTERN1, TEGRA114_CLK_PLL_A_OUT0, 0, 1 }, 1172c9e2d69aSPeter De Schrijver { TEGRA114_CLK_CLK_OUT_1_MUX, TEGRA114_CLK_EXTERN1, 0, 1 }, 1173c9e2d69aSPeter De Schrijver { TEGRA114_CLK_CLK_OUT_1, TEGRA114_CLK_CLK_MAX, 0, 1 }, 1174c9e2d69aSPeter De Schrijver { TEGRA114_CLK_I2S0, TEGRA114_CLK_PLL_A_OUT0, 11289600, 0 }, 1175c9e2d69aSPeter De Schrijver { TEGRA114_CLK_I2S1, TEGRA114_CLK_PLL_A_OUT0, 11289600, 0 }, 1176c9e2d69aSPeter De Schrijver { TEGRA114_CLK_I2S2, TEGRA114_CLK_PLL_A_OUT0, 11289600, 0 }, 1177c9e2d69aSPeter De Schrijver { TEGRA114_CLK_I2S3, TEGRA114_CLK_PLL_A_OUT0, 11289600, 0 }, 1178c9e2d69aSPeter De Schrijver { TEGRA114_CLK_I2S4, TEGRA114_CLK_PLL_A_OUT0, 11289600, 0 }, 1179897e1ddeSAndrew Chew { TEGRA114_CLK_HOST1X, TEGRA114_CLK_PLL_P, 136000000, 0 }, 1180c9e2d69aSPeter De Schrijver { TEGRA114_CLK_DFLL_SOC, TEGRA114_CLK_PLL_P, 51000000, 1 }, 1181c9e2d69aSPeter De Schrijver { TEGRA114_CLK_DFLL_REF, TEGRA114_CLK_PLL_P, 51000000, 1 }, 118277f71730SMikko Perttunen { TEGRA114_CLK_DISP1, TEGRA114_CLK_PLL_P, 0, 0 }, 118377f71730SMikko Perttunen { TEGRA114_CLK_DISP2, TEGRA114_CLK_PLL_P, 0, 0 }, 1184f67a8d21SThierry Reding { TEGRA114_CLK_GR2D, TEGRA114_CLK_PLL_C2, 300000000, 0 }, 1185f67a8d21SThierry Reding { TEGRA114_CLK_GR3D, TEGRA114_CLK_PLL_C2, 300000000, 0 }, 118639409aa4SThierry Reding { TEGRA114_CLK_DSIALP, TEGRA114_CLK_PLL_P, 68000000, 0 }, 118739409aa4SThierry Reding { TEGRA114_CLK_DSIBLP, TEGRA114_CLK_PLL_P, 68000000, 0 }, 11884a7f10d6SAndrew Bresticker { TEGRA114_CLK_PLL_RE_VCO, TEGRA114_CLK_CLK_MAX, 612000000, 0 }, 11894a7f10d6SAndrew Bresticker { TEGRA114_CLK_XUSB_SS_SRC, TEGRA114_CLK_PLL_RE_OUT, 122400000, 0 }, 11904a7f10d6SAndrew Bresticker { TEGRA114_CLK_XUSB_FS_SRC, TEGRA114_CLK_PLL_U_48M, 48000000, 0 }, 11914a7f10d6SAndrew Bresticker { TEGRA114_CLK_XUSB_HS_SRC, TEGRA114_CLK_XUSB_SS_DIV2, 61200000, 0 }, 11924a7f10d6SAndrew Bresticker { TEGRA114_CLK_XUSB_FALCON_SRC, TEGRA114_CLK_PLL_P, 204000000, 0 }, 11934a7f10d6SAndrew Bresticker { TEGRA114_CLK_XUSB_HOST_SRC, TEGRA114_CLK_PLL_P, 102000000, 0 }, 11948d99704fSThierry Reding /* must be the last entry */ 1195c9e2d69aSPeter De Schrijver { TEGRA114_CLK_CLK_MAX, TEGRA114_CLK_CLK_MAX, 0, 0 }, 11962cb5efefSPeter De Schrijver }; 11972cb5efefSPeter De Schrijver 11982cb5efefSPeter De Schrijver static void __init tegra114_clock_apply_init_table(void) 11992cb5efefSPeter De Schrijver { 1200c9e2d69aSPeter De Schrijver tegra_init_from_table(init_table, clks, TEGRA114_CLK_CLK_MAX); 12012cb5efefSPeter De Schrijver } 12022cb5efefSPeter De Schrijver 120325c9ded6SPaul Walmsley /** 120425c9ded6SPaul Walmsley * tegra114_car_barrier - wait for pending writes to the CAR to complete 120525c9ded6SPaul Walmsley * 120625c9ded6SPaul Walmsley * Wait for any outstanding writes to the CAR MMIO space from this CPU 120725c9ded6SPaul Walmsley * to complete before continuing execution. No return value. 120825c9ded6SPaul Walmsley */ 120925c9ded6SPaul Walmsley static void tegra114_car_barrier(void) 121025c9ded6SPaul Walmsley { 121125c9ded6SPaul Walmsley wmb(); /* probably unnecessary */ 121225c9ded6SPaul Walmsley readl_relaxed(clk_base + CPU_FINETRIM_SELECT); 121325c9ded6SPaul Walmsley } 121425c9ded6SPaul Walmsley 121525c9ded6SPaul Walmsley /** 121625c9ded6SPaul Walmsley * tegra114_clock_tune_cpu_trimmers_high - use high-voltage propagation delays 121725c9ded6SPaul Walmsley * 121825c9ded6SPaul Walmsley * When the CPU rail voltage is in the high-voltage range, use the 121925c9ded6SPaul Walmsley * built-in hardwired clock propagation delays in the CPU clock 122025c9ded6SPaul Walmsley * shaper. No return value. 122125c9ded6SPaul Walmsley */ 122225c9ded6SPaul Walmsley void tegra114_clock_tune_cpu_trimmers_high(void) 122325c9ded6SPaul Walmsley { 122425c9ded6SPaul Walmsley u32 select = 0; 122525c9ded6SPaul Walmsley 122625c9ded6SPaul Walmsley /* Use hardwired rise->rise & fall->fall clock propagation delays */ 122725c9ded6SPaul Walmsley select |= ~(CPU_FINETRIM_1_FCPU_1 | CPU_FINETRIM_1_FCPU_2 | 122825c9ded6SPaul Walmsley CPU_FINETRIM_1_FCPU_3 | CPU_FINETRIM_1_FCPU_4 | 122925c9ded6SPaul Walmsley CPU_FINETRIM_1_FCPU_5 | CPU_FINETRIM_1_FCPU_6); 123025c9ded6SPaul Walmsley writel_relaxed(select, clk_base + CPU_FINETRIM_SELECT); 123125c9ded6SPaul Walmsley 123225c9ded6SPaul Walmsley tegra114_car_barrier(); 123325c9ded6SPaul Walmsley } 123425c9ded6SPaul Walmsley EXPORT_SYMBOL(tegra114_clock_tune_cpu_trimmers_high); 123525c9ded6SPaul Walmsley 123625c9ded6SPaul Walmsley /** 123725c9ded6SPaul Walmsley * tegra114_clock_tune_cpu_trimmers_low - use low-voltage propagation delays 123825c9ded6SPaul Walmsley * 123925c9ded6SPaul Walmsley * When the CPU rail voltage is in the low-voltage range, use the 124025c9ded6SPaul Walmsley * extended clock propagation delays set by 124125c9ded6SPaul Walmsley * tegra114_clock_tune_cpu_trimmers_init(). The intention is to 124225c9ded6SPaul Walmsley * maintain the input clock duty cycle that the FCPU subsystem 124325c9ded6SPaul Walmsley * expects. No return value. 124425c9ded6SPaul Walmsley */ 124525c9ded6SPaul Walmsley void tegra114_clock_tune_cpu_trimmers_low(void) 124625c9ded6SPaul Walmsley { 124725c9ded6SPaul Walmsley u32 select = 0; 124825c9ded6SPaul Walmsley 124925c9ded6SPaul Walmsley /* 125025c9ded6SPaul Walmsley * Use software-specified rise->rise & fall->fall clock 125125c9ded6SPaul Walmsley * propagation delays (from 125225c9ded6SPaul Walmsley * tegra114_clock_tune_cpu_trimmers_init() 125325c9ded6SPaul Walmsley */ 125425c9ded6SPaul Walmsley select |= (CPU_FINETRIM_1_FCPU_1 | CPU_FINETRIM_1_FCPU_2 | 125525c9ded6SPaul Walmsley CPU_FINETRIM_1_FCPU_3 | CPU_FINETRIM_1_FCPU_4 | 125625c9ded6SPaul Walmsley CPU_FINETRIM_1_FCPU_5 | CPU_FINETRIM_1_FCPU_6); 125725c9ded6SPaul Walmsley writel_relaxed(select, clk_base + CPU_FINETRIM_SELECT); 125825c9ded6SPaul Walmsley 125925c9ded6SPaul Walmsley tegra114_car_barrier(); 126025c9ded6SPaul Walmsley } 126125c9ded6SPaul Walmsley EXPORT_SYMBOL(tegra114_clock_tune_cpu_trimmers_low); 126225c9ded6SPaul Walmsley 126325c9ded6SPaul Walmsley /** 126425c9ded6SPaul Walmsley * tegra114_clock_tune_cpu_trimmers_init - set up and enable clk prop delays 126525c9ded6SPaul Walmsley * 126625c9ded6SPaul Walmsley * Program extended clock propagation delays into the FCPU clock 126725c9ded6SPaul Walmsley * shaper and enable them. XXX Define the purpose - peak current 126825c9ded6SPaul Walmsley * reduction? No return value. 126925c9ded6SPaul Walmsley */ 127025c9ded6SPaul Walmsley /* XXX Initial voltage rail state assumption issues? */ 127125c9ded6SPaul Walmsley void tegra114_clock_tune_cpu_trimmers_init(void) 127225c9ded6SPaul Walmsley { 127325c9ded6SPaul Walmsley u32 dr = 0, r = 0; 127425c9ded6SPaul Walmsley 127525c9ded6SPaul Walmsley /* Increment the rise->rise clock delay by four steps */ 127625c9ded6SPaul Walmsley r |= (CPU_FINETRIM_R_FCPU_1_MASK | CPU_FINETRIM_R_FCPU_2_MASK | 127725c9ded6SPaul Walmsley CPU_FINETRIM_R_FCPU_3_MASK | CPU_FINETRIM_R_FCPU_4_MASK | 127825c9ded6SPaul Walmsley CPU_FINETRIM_R_FCPU_5_MASK | CPU_FINETRIM_R_FCPU_6_MASK); 127925c9ded6SPaul Walmsley writel_relaxed(r, clk_base + CPU_FINETRIM_R); 128025c9ded6SPaul Walmsley 128125c9ded6SPaul Walmsley /* 128225c9ded6SPaul Walmsley * Use the rise->rise clock propagation delay specified in the 128325c9ded6SPaul Walmsley * r field 128425c9ded6SPaul Walmsley */ 128525c9ded6SPaul Walmsley dr |= (CPU_FINETRIM_1_FCPU_1 | CPU_FINETRIM_1_FCPU_2 | 128625c9ded6SPaul Walmsley CPU_FINETRIM_1_FCPU_3 | CPU_FINETRIM_1_FCPU_4 | 128725c9ded6SPaul Walmsley CPU_FINETRIM_1_FCPU_5 | CPU_FINETRIM_1_FCPU_6); 128825c9ded6SPaul Walmsley writel_relaxed(dr, clk_base + CPU_FINETRIM_DR); 128925c9ded6SPaul Walmsley 129025c9ded6SPaul Walmsley tegra114_clock_tune_cpu_trimmers_low(); 129125c9ded6SPaul Walmsley } 129225c9ded6SPaul Walmsley EXPORT_SYMBOL(tegra114_clock_tune_cpu_trimmers_init); 129325c9ded6SPaul Walmsley 12941c472d8eSPaul Walmsley /** 12951c472d8eSPaul Walmsley * tegra114_clock_assert_dfll_dvco_reset - assert the DFLL's DVCO reset 12961c472d8eSPaul Walmsley * 12971c472d8eSPaul Walmsley * Assert the reset line of the DFLL's DVCO. No return value. 12981c472d8eSPaul Walmsley */ 12991c472d8eSPaul Walmsley void tegra114_clock_assert_dfll_dvco_reset(void) 13001c472d8eSPaul Walmsley { 13011c472d8eSPaul Walmsley u32 v; 13021c472d8eSPaul Walmsley 13031c472d8eSPaul Walmsley v = readl_relaxed(clk_base + RST_DFLL_DVCO); 13041c472d8eSPaul Walmsley v |= (1 << DVFS_DFLL_RESET_SHIFT); 13051c472d8eSPaul Walmsley writel_relaxed(v, clk_base + RST_DFLL_DVCO); 13061c472d8eSPaul Walmsley tegra114_car_barrier(); 13071c472d8eSPaul Walmsley } 13081c472d8eSPaul Walmsley EXPORT_SYMBOL(tegra114_clock_assert_dfll_dvco_reset); 13091c472d8eSPaul Walmsley 13101c472d8eSPaul Walmsley /** 13111c472d8eSPaul Walmsley * tegra114_clock_deassert_dfll_dvco_reset - deassert the DFLL's DVCO reset 13121c472d8eSPaul Walmsley * 13131c472d8eSPaul Walmsley * Deassert the reset line of the DFLL's DVCO, allowing the DVCO to 13141c472d8eSPaul Walmsley * operate. No return value. 13151c472d8eSPaul Walmsley */ 13161c472d8eSPaul Walmsley void tegra114_clock_deassert_dfll_dvco_reset(void) 13171c472d8eSPaul Walmsley { 13181c472d8eSPaul Walmsley u32 v; 13191c472d8eSPaul Walmsley 13201c472d8eSPaul Walmsley v = readl_relaxed(clk_base + RST_DFLL_DVCO); 13211c472d8eSPaul Walmsley v &= ~(1 << DVFS_DFLL_RESET_SHIFT); 13221c472d8eSPaul Walmsley writel_relaxed(v, clk_base + RST_DFLL_DVCO); 13231c472d8eSPaul Walmsley tegra114_car_barrier(); 13241c472d8eSPaul Walmsley } 13251c472d8eSPaul Walmsley EXPORT_SYMBOL(tegra114_clock_deassert_dfll_dvco_reset); 13261c472d8eSPaul Walmsley 1327061cec92SPrashant Gaikwad static void __init tegra114_clock_init(struct device_node *np) 13282cb5efefSPeter De Schrijver { 13292cb5efefSPeter De Schrijver struct device_node *node; 13302cb5efefSPeter De Schrijver 13312cb5efefSPeter De Schrijver clk_base = of_iomap(np, 0); 13322cb5efefSPeter De Schrijver if (!clk_base) { 13332cb5efefSPeter De Schrijver pr_err("ioremap tegra114 CAR failed\n"); 13342cb5efefSPeter De Schrijver return; 13352cb5efefSPeter De Schrijver } 13362cb5efefSPeter De Schrijver 13372cb5efefSPeter De Schrijver node = of_find_matching_node(NULL, pmc_match); 13382cb5efefSPeter De Schrijver if (!node) { 13392cb5efefSPeter De Schrijver pr_err("Failed to find pmc node\n"); 13402cb5efefSPeter De Schrijver WARN_ON(1); 13412cb5efefSPeter De Schrijver return; 13422cb5efefSPeter De Schrijver } 13432cb5efefSPeter De Schrijver 13442cb5efefSPeter De Schrijver pmc_base = of_iomap(node, 0); 13452cb5efefSPeter De Schrijver if (!pmc_base) { 13462cb5efefSPeter De Schrijver pr_err("Can't map pmc registers\n"); 13472cb5efefSPeter De Schrijver WARN_ON(1); 13482cb5efefSPeter De Schrijver return; 13492cb5efefSPeter De Schrijver } 13502cb5efefSPeter De Schrijver 13516d5b988eSStephen Warren clks = tegra_clk_init(clk_base, TEGRA114_CLK_CLK_MAX, 13526d5b988eSStephen Warren TEGRA114_CLK_PERIPH_BANKS); 1353343a607cSPeter De Schrijver if (!clks) 13542cb5efefSPeter De Schrijver return; 13552cb5efefSPeter De Schrijver 1356a84724a1SThierry Reding if (tegra_osc_clk_init(clk_base, tegra114_clks, tegra114_input_freq, 1357a84724a1SThierry Reding ARRAY_SIZE(tegra114_input_freq), 1, &osc_freq, 1358a84724a1SThierry Reding &pll_ref_freq) < 0) 1359d5ff89a8SPeter De Schrijver return; 1360d5ff89a8SPeter De Schrijver 13612cb5efefSPeter De Schrijver tegra114_fixed_clk_init(clk_base); 13622cb5efefSPeter De Schrijver tegra114_pll_init(clk_base, pmc_base); 136376ebc134SPeter De Schrijver tegra114_periph_clk_init(clk_base, pmc_base); 136488d909beSRhyland Klein tegra_audio_clk_init(clk_base, pmc_base, tegra114_clks, 136588d909beSRhyland Klein tegra114_audio_plls, 136688d909beSRhyland Klein ARRAY_SIZE(tegra114_audio_plls)); 1367de4f30fdSPeter De Schrijver tegra_pmc_clk_init(pmc_base, tegra114_clks); 1368a7c8485aSPeter De Schrijver tegra_super_clk_gen4_init(clk_base, pmc_base, tegra114_clks, 1369a7c8485aSPeter De Schrijver &pll_x_params); 13702cb5efefSPeter De Schrijver 1371343a607cSPeter De Schrijver tegra_add_of_provider(np); 137273d37e4cSPeter De Schrijver tegra_register_devclks(devclks, ARRAY_SIZE(devclks)); 13732cb5efefSPeter De Schrijver 13742cb5efefSPeter De Schrijver tegra_clk_apply_init_table = tegra114_clock_apply_init_table; 13752cb5efefSPeter De Schrijver 13762cb5efefSPeter De Schrijver tegra_cpu_car_ops = &tegra114_cpu_car_ops; 13772cb5efefSPeter De Schrijver } 1378061cec92SPrashant Gaikwad CLK_OF_DECLARE(tegra114, "nvidia,tegra114-car", tegra114_clock_init); 1379