12cb5efefSPeter De Schrijver /* 22cb5efefSPeter De Schrijver * Copyright (c) 2012, 2013, NVIDIA CORPORATION. All rights reserved. 32cb5efefSPeter De Schrijver * 42cb5efefSPeter De Schrijver * This program is free software; you can redistribute it and/or modify it 52cb5efefSPeter De Schrijver * under the terms and conditions of the GNU General Public License, 62cb5efefSPeter De Schrijver * version 2, as published by the Free Software Foundation. 72cb5efefSPeter De Schrijver * 82cb5efefSPeter De Schrijver * This program is distributed in the hope it will be useful, but WITHOUT 92cb5efefSPeter De Schrijver * ANY WARRANTY; without even the implied warranty of MERCHANTABILITY or 102cb5efefSPeter De Schrijver * FITNESS FOR A PARTICULAR PURPOSE. See the GNU General Public License for 112cb5efefSPeter De Schrijver * more details. 122cb5efefSPeter De Schrijver * 132cb5efefSPeter De Schrijver * You should have received a copy of the GNU General Public License 142cb5efefSPeter De Schrijver * along with this program. If not, see <http://www.gnu.org/licenses/>. 152cb5efefSPeter De Schrijver */ 162cb5efefSPeter De Schrijver 172cb5efefSPeter De Schrijver #include <linux/io.h> 182cb5efefSPeter De Schrijver #include <linux/clk.h> 192cb5efefSPeter De Schrijver #include <linux/clk-provider.h> 202cb5efefSPeter De Schrijver #include <linux/clkdev.h> 212cb5efefSPeter De Schrijver #include <linux/of.h> 222cb5efefSPeter De Schrijver #include <linux/of_address.h> 232cb5efefSPeter De Schrijver #include <linux/delay.h> 2425c9ded6SPaul Walmsley #include <linux/export.h> 252cb5efefSPeter De Schrijver #include <linux/clk/tegra.h> 262cb5efefSPeter De Schrijver 272cb5efefSPeter De Schrijver #include "clk.h" 282cb5efefSPeter De Schrijver 292cb5efefSPeter De Schrijver #define RST_DEVICES_L 0x004 302cb5efefSPeter De Schrijver #define RST_DEVICES_H 0x008 312cb5efefSPeter De Schrijver #define RST_DEVICES_U 0x00C 321c472d8eSPaul Walmsley #define RST_DFLL_DVCO 0x2F4 332cb5efefSPeter De Schrijver #define RST_DEVICES_V 0x358 342cb5efefSPeter De Schrijver #define RST_DEVICES_W 0x35C 352cb5efefSPeter De Schrijver #define RST_DEVICES_X 0x28C 362cb5efefSPeter De Schrijver #define RST_DEVICES_SET_L 0x300 372cb5efefSPeter De Schrijver #define RST_DEVICES_CLR_L 0x304 382cb5efefSPeter De Schrijver #define RST_DEVICES_SET_H 0x308 392cb5efefSPeter De Schrijver #define RST_DEVICES_CLR_H 0x30c 402cb5efefSPeter De Schrijver #define RST_DEVICES_SET_U 0x310 412cb5efefSPeter De Schrijver #define RST_DEVICES_CLR_U 0x314 422cb5efefSPeter De Schrijver #define RST_DEVICES_SET_V 0x430 432cb5efefSPeter De Schrijver #define RST_DEVICES_CLR_V 0x434 442cb5efefSPeter De Schrijver #define RST_DEVICES_SET_W 0x438 452cb5efefSPeter De Schrijver #define RST_DEVICES_CLR_W 0x43c 4625c9ded6SPaul Walmsley #define CPU_FINETRIM_SELECT 0x4d4 /* override default prop dlys */ 4725c9ded6SPaul Walmsley #define CPU_FINETRIM_DR 0x4d8 /* rise->rise prop dly A */ 4825c9ded6SPaul Walmsley #define CPU_FINETRIM_R 0x4e4 /* rise->rise prop dly inc A */ 492cb5efefSPeter De Schrijver #define RST_DEVICES_NUM 5 502cb5efefSPeter De Schrijver 511c472d8eSPaul Walmsley /* RST_DFLL_DVCO bitfields */ 521c472d8eSPaul Walmsley #define DVFS_DFLL_RESET_SHIFT 0 531c472d8eSPaul Walmsley 5425c9ded6SPaul Walmsley /* CPU_FINETRIM_SELECT and CPU_FINETRIM_DR bitfields */ 5525c9ded6SPaul Walmsley #define CPU_FINETRIM_1_FCPU_1 BIT(0) /* fcpu0 */ 5625c9ded6SPaul Walmsley #define CPU_FINETRIM_1_FCPU_2 BIT(1) /* fcpu1 */ 5725c9ded6SPaul Walmsley #define CPU_FINETRIM_1_FCPU_3 BIT(2) /* fcpu2 */ 5825c9ded6SPaul Walmsley #define CPU_FINETRIM_1_FCPU_4 BIT(3) /* fcpu3 */ 5925c9ded6SPaul Walmsley #define CPU_FINETRIM_1_FCPU_5 BIT(4) /* fl2 */ 6025c9ded6SPaul Walmsley #define CPU_FINETRIM_1_FCPU_6 BIT(5) /* ftop */ 6125c9ded6SPaul Walmsley 6225c9ded6SPaul Walmsley /* CPU_FINETRIM_R bitfields */ 6325c9ded6SPaul Walmsley #define CPU_FINETRIM_R_FCPU_1_SHIFT 0 /* fcpu0 */ 6425c9ded6SPaul Walmsley #define CPU_FINETRIM_R_FCPU_1_MASK (0x3 << CPU_FINETRIM_R_FCPU_1_SHIFT) 6525c9ded6SPaul Walmsley #define CPU_FINETRIM_R_FCPU_2_SHIFT 2 /* fcpu1 */ 6625c9ded6SPaul Walmsley #define CPU_FINETRIM_R_FCPU_2_MASK (0x3 << CPU_FINETRIM_R_FCPU_2_SHIFT) 6725c9ded6SPaul Walmsley #define CPU_FINETRIM_R_FCPU_3_SHIFT 4 /* fcpu2 */ 6825c9ded6SPaul Walmsley #define CPU_FINETRIM_R_FCPU_3_MASK (0x3 << CPU_FINETRIM_R_FCPU_3_SHIFT) 6925c9ded6SPaul Walmsley #define CPU_FINETRIM_R_FCPU_4_SHIFT 6 /* fcpu3 */ 7025c9ded6SPaul Walmsley #define CPU_FINETRIM_R_FCPU_4_MASK (0x3 << CPU_FINETRIM_R_FCPU_4_SHIFT) 7125c9ded6SPaul Walmsley #define CPU_FINETRIM_R_FCPU_5_SHIFT 8 /* fl2 */ 7225c9ded6SPaul Walmsley #define CPU_FINETRIM_R_FCPU_5_MASK (0x3 << CPU_FINETRIM_R_FCPU_5_SHIFT) 7325c9ded6SPaul Walmsley #define CPU_FINETRIM_R_FCPU_6_SHIFT 10 /* ftop */ 7425c9ded6SPaul Walmsley #define CPU_FINETRIM_R_FCPU_6_MASK (0x3 << CPU_FINETRIM_R_FCPU_6_SHIFT) 7525c9ded6SPaul Walmsley 762cb5efefSPeter De Schrijver #define CLK_OUT_ENB_L 0x010 772cb5efefSPeter De Schrijver #define CLK_OUT_ENB_H 0x014 782cb5efefSPeter De Schrijver #define CLK_OUT_ENB_U 0x018 792cb5efefSPeter De Schrijver #define CLK_OUT_ENB_V 0x360 802cb5efefSPeter De Schrijver #define CLK_OUT_ENB_W 0x364 812cb5efefSPeter De Schrijver #define CLK_OUT_ENB_X 0x280 822cb5efefSPeter De Schrijver #define CLK_OUT_ENB_SET_L 0x320 832cb5efefSPeter De Schrijver #define CLK_OUT_ENB_CLR_L 0x324 842cb5efefSPeter De Schrijver #define CLK_OUT_ENB_SET_H 0x328 852cb5efefSPeter De Schrijver #define CLK_OUT_ENB_CLR_H 0x32c 862cb5efefSPeter De Schrijver #define CLK_OUT_ENB_SET_U 0x330 872cb5efefSPeter De Schrijver #define CLK_OUT_ENB_CLR_U 0x334 882cb5efefSPeter De Schrijver #define CLK_OUT_ENB_SET_V 0x440 892cb5efefSPeter De Schrijver #define CLK_OUT_ENB_CLR_V 0x444 902cb5efefSPeter De Schrijver #define CLK_OUT_ENB_SET_W 0x448 912cb5efefSPeter De Schrijver #define CLK_OUT_ENB_CLR_W 0x44c 922cb5efefSPeter De Schrijver #define CLK_OUT_ENB_SET_X 0x284 932cb5efefSPeter De Schrijver #define CLK_OUT_ENB_CLR_X 0x288 942cb5efefSPeter De Schrijver #define CLK_OUT_ENB_NUM 6 952cb5efefSPeter De Schrijver 962cb5efefSPeter De Schrijver #define PLLC_BASE 0x80 972cb5efefSPeter De Schrijver #define PLLC_MISC2 0x88 982cb5efefSPeter De Schrijver #define PLLC_MISC 0x8c 992cb5efefSPeter De Schrijver #define PLLC2_BASE 0x4e8 1002cb5efefSPeter De Schrijver #define PLLC2_MISC 0x4ec 1012cb5efefSPeter De Schrijver #define PLLC3_BASE 0x4fc 1022cb5efefSPeter De Schrijver #define PLLC3_MISC 0x500 1032cb5efefSPeter De Schrijver #define PLLM_BASE 0x90 1042cb5efefSPeter De Schrijver #define PLLM_MISC 0x9c 1052cb5efefSPeter De Schrijver #define PLLP_BASE 0xa0 1062cb5efefSPeter De Schrijver #define PLLP_MISC 0xac 1072cb5efefSPeter De Schrijver #define PLLX_BASE 0xe0 1082cb5efefSPeter De Schrijver #define PLLX_MISC 0xe4 1092cb5efefSPeter De Schrijver #define PLLX_MISC2 0x514 1102cb5efefSPeter De Schrijver #define PLLX_MISC3 0x518 1112cb5efefSPeter De Schrijver #define PLLD_BASE 0xd0 1122cb5efefSPeter De Schrijver #define PLLD_MISC 0xdc 1132cb5efefSPeter De Schrijver #define PLLD2_BASE 0x4b8 1142cb5efefSPeter De Schrijver #define PLLD2_MISC 0x4bc 1152cb5efefSPeter De Schrijver #define PLLE_BASE 0xe8 1162cb5efefSPeter De Schrijver #define PLLE_MISC 0xec 1172cb5efefSPeter De Schrijver #define PLLA_BASE 0xb0 1182cb5efefSPeter De Schrijver #define PLLA_MISC 0xbc 1192cb5efefSPeter De Schrijver #define PLLU_BASE 0xc0 1202cb5efefSPeter De Schrijver #define PLLU_MISC 0xcc 1212cb5efefSPeter De Schrijver #define PLLRE_BASE 0x4c4 1222cb5efefSPeter De Schrijver #define PLLRE_MISC 0x4c8 1232cb5efefSPeter De Schrijver 1242cb5efefSPeter De Schrijver #define PLL_MISC_LOCK_ENABLE 18 1252cb5efefSPeter De Schrijver #define PLLC_MISC_LOCK_ENABLE 24 1262cb5efefSPeter De Schrijver #define PLLDU_MISC_LOCK_ENABLE 22 1272cb5efefSPeter De Schrijver #define PLLE_MISC_LOCK_ENABLE 9 1282cb5efefSPeter De Schrijver #define PLLRE_MISC_LOCK_ENABLE 30 1292cb5efefSPeter De Schrijver 1302cb5efefSPeter De Schrijver #define PLLC_IDDQ_BIT 26 1312cb5efefSPeter De Schrijver #define PLLX_IDDQ_BIT 3 1322cb5efefSPeter De Schrijver #define PLLRE_IDDQ_BIT 16 1332cb5efefSPeter De Schrijver 1342cb5efefSPeter De Schrijver #define PLL_BASE_LOCK BIT(27) 1352cb5efefSPeter De Schrijver #define PLLE_MISC_LOCK BIT(11) 1362cb5efefSPeter De Schrijver #define PLLRE_MISC_LOCK BIT(24) 1372cb5efefSPeter De Schrijver #define PLLCX_BASE_LOCK (BIT(26)|BIT(27)) 1382cb5efefSPeter De Schrijver 1392cb5efefSPeter De Schrijver #define PLLE_AUX 0x48c 1402cb5efefSPeter De Schrijver #define PLLC_OUT 0x84 1412cb5efefSPeter De Schrijver #define PLLM_OUT 0x94 1422cb5efefSPeter De Schrijver #define PLLP_OUTA 0xa4 1432cb5efefSPeter De Schrijver #define PLLP_OUTB 0xa8 1442cb5efefSPeter De Schrijver #define PLLA_OUT 0xb4 1452cb5efefSPeter De Schrijver 1462cb5efefSPeter De Schrijver #define AUDIO_SYNC_CLK_I2S0 0x4a0 1472cb5efefSPeter De Schrijver #define AUDIO_SYNC_CLK_I2S1 0x4a4 1482cb5efefSPeter De Schrijver #define AUDIO_SYNC_CLK_I2S2 0x4a8 1492cb5efefSPeter De Schrijver #define AUDIO_SYNC_CLK_I2S3 0x4ac 1502cb5efefSPeter De Schrijver #define AUDIO_SYNC_CLK_I2S4 0x4b0 1512cb5efefSPeter De Schrijver #define AUDIO_SYNC_CLK_SPDIF 0x4b4 1522cb5efefSPeter De Schrijver 1532cb5efefSPeter De Schrijver #define AUDIO_SYNC_DOUBLER 0x49c 1542cb5efefSPeter De Schrijver 1552cb5efefSPeter De Schrijver #define PMC_CLK_OUT_CNTRL 0x1a8 1562cb5efefSPeter De Schrijver #define PMC_DPD_PADS_ORIDE 0x1c 1572cb5efefSPeter De Schrijver #define PMC_DPD_PADS_ORIDE_BLINK_ENB 20 1582cb5efefSPeter De Schrijver #define PMC_CTRL 0 1592cb5efefSPeter De Schrijver #define PMC_CTRL_BLINK_ENB 7 1609139227dSAlexandre Courbot #define PMC_BLINK_TIMER 0x40 1612cb5efefSPeter De Schrijver 1622cb5efefSPeter De Schrijver #define OSC_CTRL 0x50 1632cb5efefSPeter De Schrijver #define OSC_CTRL_OSC_FREQ_SHIFT 28 1642cb5efefSPeter De Schrijver #define OSC_CTRL_PLL_REF_DIV_SHIFT 26 1652cb5efefSPeter De Schrijver 1662cb5efefSPeter De Schrijver #define PLLXC_SW_MAX_P 6 1672cb5efefSPeter De Schrijver 1682cb5efefSPeter De Schrijver #define CCLKG_BURST_POLICY 0x368 1692cb5efefSPeter De Schrijver #define CCLKLP_BURST_POLICY 0x370 1702cb5efefSPeter De Schrijver #define SCLK_BURST_POLICY 0x028 1712cb5efefSPeter De Schrijver #define SYSTEM_CLK_RATE 0x030 1722cb5efefSPeter De Schrijver 1732cb5efefSPeter De Schrijver #define UTMIP_PLL_CFG2 0x488 1742cb5efefSPeter De Schrijver #define UTMIP_PLL_CFG2_STABLE_COUNT(x) (((x) & 0xffff) << 6) 1752cb5efefSPeter De Schrijver #define UTMIP_PLL_CFG2_ACTIVE_DLY_COUNT(x) (((x) & 0x3f) << 18) 1762cb5efefSPeter De Schrijver #define UTMIP_PLL_CFG2_FORCE_PD_SAMP_A_POWERDOWN BIT(0) 1772cb5efefSPeter De Schrijver #define UTMIP_PLL_CFG2_FORCE_PD_SAMP_B_POWERDOWN BIT(2) 1782cb5efefSPeter De Schrijver #define UTMIP_PLL_CFG2_FORCE_PD_SAMP_C_POWERDOWN BIT(4) 1792cb5efefSPeter De Schrijver 1802cb5efefSPeter De Schrijver #define UTMIP_PLL_CFG1 0x484 1812cb5efefSPeter De Schrijver #define UTMIP_PLL_CFG1_ENABLE_DLY_COUNT(x) (((x) & 0x1f) << 6) 1822cb5efefSPeter De Schrijver #define UTMIP_PLL_CFG1_XTAL_FREQ_COUNT(x) (((x) & 0xfff) << 0) 1832cb5efefSPeter De Schrijver #define UTMIP_PLL_CFG1_FORCE_PLLU_POWERUP BIT(17) 1842cb5efefSPeter De Schrijver #define UTMIP_PLL_CFG1_FORCE_PLLU_POWERDOWN BIT(16) 1852cb5efefSPeter De Schrijver #define UTMIP_PLL_CFG1_FORCE_PLL_ENABLE_POWERUP BIT(15) 1862cb5efefSPeter De Schrijver #define UTMIP_PLL_CFG1_FORCE_PLL_ENABLE_POWERDOWN BIT(14) 1872cb5efefSPeter De Schrijver #define UTMIP_PLL_CFG1_FORCE_PLL_ACTIVE_POWERDOWN BIT(12) 1882cb5efefSPeter De Schrijver 1892cb5efefSPeter De Schrijver #define UTMIPLL_HW_PWRDN_CFG0 0x52c 1902cb5efefSPeter De Schrijver #define UTMIPLL_HW_PWRDN_CFG0_SEQ_START_STATE BIT(25) 1912cb5efefSPeter De Schrijver #define UTMIPLL_HW_PWRDN_CFG0_SEQ_ENABLE BIT(24) 1922cb5efefSPeter De Schrijver #define UTMIPLL_HW_PWRDN_CFG0_USE_LOCKDET BIT(6) 1932cb5efefSPeter De Schrijver #define UTMIPLL_HW_PWRDN_CFG0_SEQ_RESET_INPUT_VALUE BIT(5) 1942cb5efefSPeter De Schrijver #define UTMIPLL_HW_PWRDN_CFG0_SEQ_IN_SWCTL BIT(4) 1952cb5efefSPeter De Schrijver #define UTMIPLL_HW_PWRDN_CFG0_CLK_ENABLE_SWCTL BIT(2) 1962cb5efefSPeter De Schrijver #define UTMIPLL_HW_PWRDN_CFG0_IDDQ_OVERRIDE BIT(1) 1972cb5efefSPeter De Schrijver #define UTMIPLL_HW_PWRDN_CFG0_IDDQ_SWCTL BIT(0) 1982cb5efefSPeter De Schrijver 1992cb5efefSPeter De Schrijver #define CLK_SOURCE_I2S0 0x1d8 2002cb5efefSPeter De Schrijver #define CLK_SOURCE_I2S1 0x100 2012cb5efefSPeter De Schrijver #define CLK_SOURCE_I2S2 0x104 2022cb5efefSPeter De Schrijver #define CLK_SOURCE_NDFLASH 0x160 2032cb5efefSPeter De Schrijver #define CLK_SOURCE_I2S3 0x3bc 2042cb5efefSPeter De Schrijver #define CLK_SOURCE_I2S4 0x3c0 2052cb5efefSPeter De Schrijver #define CLK_SOURCE_SPDIF_OUT 0x108 2062cb5efefSPeter De Schrijver #define CLK_SOURCE_SPDIF_IN 0x10c 2072cb5efefSPeter De Schrijver #define CLK_SOURCE_PWM 0x110 2082cb5efefSPeter De Schrijver #define CLK_SOURCE_ADX 0x638 2092cb5efefSPeter De Schrijver #define CLK_SOURCE_AMX 0x63c 2102cb5efefSPeter De Schrijver #define CLK_SOURCE_HDA 0x428 2112cb5efefSPeter De Schrijver #define CLK_SOURCE_HDA2CODEC_2X 0x3e4 2122cb5efefSPeter De Schrijver #define CLK_SOURCE_SBC1 0x134 2132cb5efefSPeter De Schrijver #define CLK_SOURCE_SBC2 0x118 2142cb5efefSPeter De Schrijver #define CLK_SOURCE_SBC3 0x11c 2152cb5efefSPeter De Schrijver #define CLK_SOURCE_SBC4 0x1b4 2162cb5efefSPeter De Schrijver #define CLK_SOURCE_SBC5 0x3c8 2172cb5efefSPeter De Schrijver #define CLK_SOURCE_SBC6 0x3cc 2182cb5efefSPeter De Schrijver #define CLK_SOURCE_SATA_OOB 0x420 2192cb5efefSPeter De Schrijver #define CLK_SOURCE_SATA 0x424 2202cb5efefSPeter De Schrijver #define CLK_SOURCE_NDSPEED 0x3f8 2212cb5efefSPeter De Schrijver #define CLK_SOURCE_VFIR 0x168 2222cb5efefSPeter De Schrijver #define CLK_SOURCE_SDMMC1 0x150 2232cb5efefSPeter De Schrijver #define CLK_SOURCE_SDMMC2 0x154 2242cb5efefSPeter De Schrijver #define CLK_SOURCE_SDMMC3 0x1bc 2252cb5efefSPeter De Schrijver #define CLK_SOURCE_SDMMC4 0x164 2262cb5efefSPeter De Schrijver #define CLK_SOURCE_VDE 0x1c8 2272cb5efefSPeter De Schrijver #define CLK_SOURCE_CSITE 0x1d4 2282cb5efefSPeter De Schrijver #define CLK_SOURCE_LA 0x1f8 2292cb5efefSPeter De Schrijver #define CLK_SOURCE_TRACE 0x634 2302cb5efefSPeter De Schrijver #define CLK_SOURCE_OWR 0x1cc 2312cb5efefSPeter De Schrijver #define CLK_SOURCE_NOR 0x1d0 2322cb5efefSPeter De Schrijver #define CLK_SOURCE_MIPI 0x174 2332cb5efefSPeter De Schrijver #define CLK_SOURCE_I2C1 0x124 2342cb5efefSPeter De Schrijver #define CLK_SOURCE_I2C2 0x198 2352cb5efefSPeter De Schrijver #define CLK_SOURCE_I2C3 0x1b8 2362cb5efefSPeter De Schrijver #define CLK_SOURCE_I2C4 0x3c4 2372cb5efefSPeter De Schrijver #define CLK_SOURCE_I2C5 0x128 2382cb5efefSPeter De Schrijver #define CLK_SOURCE_UARTA 0x178 2392cb5efefSPeter De Schrijver #define CLK_SOURCE_UARTB 0x17c 2402cb5efefSPeter De Schrijver #define CLK_SOURCE_UARTC 0x1a0 2412cb5efefSPeter De Schrijver #define CLK_SOURCE_UARTD 0x1c0 2422cb5efefSPeter De Schrijver #define CLK_SOURCE_UARTE 0x1c4 2432cb5efefSPeter De Schrijver #define CLK_SOURCE_UARTA_DBG 0x178 2442cb5efefSPeter De Schrijver #define CLK_SOURCE_UARTB_DBG 0x17c 2452cb5efefSPeter De Schrijver #define CLK_SOURCE_UARTC_DBG 0x1a0 2462cb5efefSPeter De Schrijver #define CLK_SOURCE_UARTD_DBG 0x1c0 2472cb5efefSPeter De Schrijver #define CLK_SOURCE_UARTE_DBG 0x1c4 2482cb5efefSPeter De Schrijver #define CLK_SOURCE_3D 0x158 2492cb5efefSPeter De Schrijver #define CLK_SOURCE_2D 0x15c 2502cb5efefSPeter De Schrijver #define CLK_SOURCE_VI_SENSOR 0x1a8 2512cb5efefSPeter De Schrijver #define CLK_SOURCE_VI 0x148 2522cb5efefSPeter De Schrijver #define CLK_SOURCE_EPP 0x16c 2532cb5efefSPeter De Schrijver #define CLK_SOURCE_MSENC 0x1f0 2542cb5efefSPeter De Schrijver #define CLK_SOURCE_TSEC 0x1f4 2552cb5efefSPeter De Schrijver #define CLK_SOURCE_HOST1X 0x180 2562cb5efefSPeter De Schrijver #define CLK_SOURCE_HDMI 0x18c 2572cb5efefSPeter De Schrijver #define CLK_SOURCE_DISP1 0x138 2582cb5efefSPeter De Schrijver #define CLK_SOURCE_DISP2 0x13c 2592cb5efefSPeter De Schrijver #define CLK_SOURCE_CILAB 0x614 2602cb5efefSPeter De Schrijver #define CLK_SOURCE_CILCD 0x618 2612cb5efefSPeter De Schrijver #define CLK_SOURCE_CILE 0x61c 2622cb5efefSPeter De Schrijver #define CLK_SOURCE_DSIALP 0x620 2632cb5efefSPeter De Schrijver #define CLK_SOURCE_DSIBLP 0x624 2642cb5efefSPeter De Schrijver #define CLK_SOURCE_TSENSOR 0x3b8 2652cb5efefSPeter De Schrijver #define CLK_SOURCE_D_AUDIO 0x3d0 2662cb5efefSPeter De Schrijver #define CLK_SOURCE_DAM0 0x3d8 2672cb5efefSPeter De Schrijver #define CLK_SOURCE_DAM1 0x3dc 2682cb5efefSPeter De Schrijver #define CLK_SOURCE_DAM2 0x3e0 2692cb5efefSPeter De Schrijver #define CLK_SOURCE_ACTMON 0x3e8 2702cb5efefSPeter De Schrijver #define CLK_SOURCE_EXTERN1 0x3ec 2712cb5efefSPeter De Schrijver #define CLK_SOURCE_EXTERN2 0x3f0 2722cb5efefSPeter De Schrijver #define CLK_SOURCE_EXTERN3 0x3f4 2732cb5efefSPeter De Schrijver #define CLK_SOURCE_I2CSLOW 0x3fc 2742cb5efefSPeter De Schrijver #define CLK_SOURCE_SE 0x42c 2752cb5efefSPeter De Schrijver #define CLK_SOURCE_MSELECT 0x3b4 2769e60121fSPaul Walmsley #define CLK_SOURCE_DFLL_REF 0x62c 2779e60121fSPaul Walmsley #define CLK_SOURCE_DFLL_SOC 0x630 2782cb5efefSPeter De Schrijver #define CLK_SOURCE_SOC_THERM 0x644 2792cb5efefSPeter De Schrijver #define CLK_SOURCE_XUSB_HOST_SRC 0x600 2802cb5efefSPeter De Schrijver #define CLK_SOURCE_XUSB_FALCON_SRC 0x604 2812cb5efefSPeter De Schrijver #define CLK_SOURCE_XUSB_FS_SRC 0x608 2822cb5efefSPeter De Schrijver #define CLK_SOURCE_XUSB_SS_SRC 0x610 2832cb5efefSPeter De Schrijver #define CLK_SOURCE_XUSB_DEV_SRC 0x60c 2842cb5efefSPeter De Schrijver #define CLK_SOURCE_EMC 0x19c 2852cb5efefSPeter De Schrijver 286d53442e9SPeter De Schrijver /* PLLM override registers */ 287d53442e9SPeter De Schrijver #define PMC_PLLM_WB0_OVERRIDE 0x1dc 288d53442e9SPeter De Schrijver #define PMC_PLLM_WB0_OVERRIDE_2 0x2b0 289d53442e9SPeter De Schrijver 29031972fd9SJoseph Lo /* Tegra CPU clock and reset control regs */ 29131972fd9SJoseph Lo #define CLK_RST_CONTROLLER_CPU_CMPLX_STATUS 0x470 29231972fd9SJoseph Lo 293ad7d1140SJoseph Lo #ifdef CONFIG_PM_SLEEP 294ad7d1140SJoseph Lo static struct cpu_clk_suspend_context { 295ad7d1140SJoseph Lo u32 clk_csite_src; 2960017f447SJoseph Lo u32 cclkg_burst; 2970017f447SJoseph Lo u32 cclkg_divider; 298ad7d1140SJoseph Lo } tegra114_cpu_clk_sctx; 299ad7d1140SJoseph Lo #endif 300ad7d1140SJoseph Lo 3012cb5efefSPeter De Schrijver static int periph_clk_enb_refcnt[CLK_OUT_ENB_NUM * 32]; 3022cb5efefSPeter De Schrijver 3032cb5efefSPeter De Schrijver static void __iomem *clk_base; 3042cb5efefSPeter De Schrijver static void __iomem *pmc_base; 3052cb5efefSPeter De Schrijver 3062cb5efefSPeter De Schrijver static DEFINE_SPINLOCK(pll_d_lock); 3072cb5efefSPeter De Schrijver static DEFINE_SPINLOCK(pll_d2_lock); 3082cb5efefSPeter De Schrijver static DEFINE_SPINLOCK(pll_u_lock); 3092cb5efefSPeter De Schrijver static DEFINE_SPINLOCK(pll_div_lock); 3102cb5efefSPeter De Schrijver static DEFINE_SPINLOCK(pll_re_lock); 3112cb5efefSPeter De Schrijver static DEFINE_SPINLOCK(clk_doubler_lock); 3122cb5efefSPeter De Schrijver static DEFINE_SPINLOCK(clk_out_lock); 3132cb5efefSPeter De Schrijver static DEFINE_SPINLOCK(sysrate_lock); 3142cb5efefSPeter De Schrijver 315fd428ad8SPeter De Schrijver static struct div_nmp pllxc_nmp = { 316fd428ad8SPeter De Schrijver .divm_shift = 0, 317fd428ad8SPeter De Schrijver .divm_width = 8, 318fd428ad8SPeter De Schrijver .divn_shift = 8, 319fd428ad8SPeter De Schrijver .divn_width = 8, 320fd428ad8SPeter De Schrijver .divp_shift = 20, 321fd428ad8SPeter De Schrijver .divp_width = 4, 322fd428ad8SPeter De Schrijver }; 323fd428ad8SPeter De Schrijver 3242cb5efefSPeter De Schrijver static struct pdiv_map pllxc_p[] = { 3252cb5efefSPeter De Schrijver { .pdiv = 1, .hw_val = 0 }, 3262cb5efefSPeter De Schrijver { .pdiv = 2, .hw_val = 1 }, 3272cb5efefSPeter De Schrijver { .pdiv = 3, .hw_val = 2 }, 3282cb5efefSPeter De Schrijver { .pdiv = 4, .hw_val = 3 }, 3292cb5efefSPeter De Schrijver { .pdiv = 5, .hw_val = 4 }, 3302cb5efefSPeter De Schrijver { .pdiv = 6, .hw_val = 5 }, 3312cb5efefSPeter De Schrijver { .pdiv = 8, .hw_val = 6 }, 3322cb5efefSPeter De Schrijver { .pdiv = 10, .hw_val = 7 }, 3332cb5efefSPeter De Schrijver { .pdiv = 12, .hw_val = 8 }, 3342cb5efefSPeter De Schrijver { .pdiv = 16, .hw_val = 9 }, 3352cb5efefSPeter De Schrijver { .pdiv = 12, .hw_val = 10 }, 3362cb5efefSPeter De Schrijver { .pdiv = 16, .hw_val = 11 }, 3372cb5efefSPeter De Schrijver { .pdiv = 20, .hw_val = 12 }, 3382cb5efefSPeter De Schrijver { .pdiv = 24, .hw_val = 13 }, 3392cb5efefSPeter De Schrijver { .pdiv = 32, .hw_val = 14 }, 3402cb5efefSPeter De Schrijver { .pdiv = 0, .hw_val = 0 }, 3412cb5efefSPeter De Schrijver }; 3422cb5efefSPeter De Schrijver 3432cb5efefSPeter De Schrijver static struct tegra_clk_pll_freq_table pll_c_freq_table[] = { 3442cb5efefSPeter De Schrijver { 12000000, 624000000, 104, 0, 2}, 3452cb5efefSPeter De Schrijver { 12000000, 600000000, 100, 0, 2}, 3462cb5efefSPeter De Schrijver { 13000000, 600000000, 92, 0, 2}, /* actual: 598.0 MHz */ 3472cb5efefSPeter De Schrijver { 16800000, 600000000, 71, 0, 2}, /* actual: 596.4 MHz */ 3482cb5efefSPeter De Schrijver { 19200000, 600000000, 62, 0, 2}, /* actual: 595.2 MHz */ 3492cb5efefSPeter De Schrijver { 26000000, 600000000, 92, 1, 2}, /* actual: 598.0 MHz */ 3502cb5efefSPeter De Schrijver { 0, 0, 0, 0, 0, 0 }, 3512cb5efefSPeter De Schrijver }; 3522cb5efefSPeter De Schrijver 3532cb5efefSPeter De Schrijver static struct tegra_clk_pll_params pll_c_params = { 3542cb5efefSPeter De Schrijver .input_min = 12000000, 3552cb5efefSPeter De Schrijver .input_max = 800000000, 3562cb5efefSPeter De Schrijver .cf_min = 12000000, 3572cb5efefSPeter De Schrijver .cf_max = 19200000, /* s/w policy, h/w capability 50 MHz */ 3582cb5efefSPeter De Schrijver .vco_min = 600000000, 3592cb5efefSPeter De Schrijver .vco_max = 1400000000, 3602cb5efefSPeter De Schrijver .base_reg = PLLC_BASE, 3612cb5efefSPeter De Schrijver .misc_reg = PLLC_MISC, 3622cb5efefSPeter De Schrijver .lock_mask = PLL_BASE_LOCK, 3632cb5efefSPeter De Schrijver .lock_enable_bit_idx = PLLC_MISC_LOCK_ENABLE, 3642cb5efefSPeter De Schrijver .lock_delay = 300, 3652cb5efefSPeter De Schrijver .iddq_reg = PLLC_MISC, 3662cb5efefSPeter De Schrijver .iddq_bit_idx = PLLC_IDDQ_BIT, 3672cb5efefSPeter De Schrijver .max_p = PLLXC_SW_MAX_P, 3682cb5efefSPeter De Schrijver .dyn_ramp_reg = PLLC_MISC2, 3692cb5efefSPeter De Schrijver .stepa_shift = 17, 3702cb5efefSPeter De Schrijver .stepb_shift = 9, 3712cb5efefSPeter De Schrijver .pdiv_tohw = pllxc_p, 372fd428ad8SPeter De Schrijver .div_nmp = &pllxc_nmp, 373fd428ad8SPeter De Schrijver }; 374fd428ad8SPeter De Schrijver 375fd428ad8SPeter De Schrijver static struct div_nmp pllcx_nmp = { 376fd428ad8SPeter De Schrijver .divm_shift = 0, 377fd428ad8SPeter De Schrijver .divm_width = 2, 378fd428ad8SPeter De Schrijver .divn_shift = 8, 379fd428ad8SPeter De Schrijver .divn_width = 8, 380fd428ad8SPeter De Schrijver .divp_shift = 20, 381fd428ad8SPeter De Schrijver .divp_width = 3, 3822cb5efefSPeter De Schrijver }; 3832cb5efefSPeter De Schrijver 3842cb5efefSPeter De Schrijver static struct pdiv_map pllc_p[] = { 3852cb5efefSPeter De Schrijver { .pdiv = 1, .hw_val = 0 }, 3862cb5efefSPeter De Schrijver { .pdiv = 2, .hw_val = 1 }, 3872cb5efefSPeter De Schrijver { .pdiv = 4, .hw_val = 3 }, 3882cb5efefSPeter De Schrijver { .pdiv = 8, .hw_val = 5 }, 3892cb5efefSPeter De Schrijver { .pdiv = 16, .hw_val = 7 }, 3902cb5efefSPeter De Schrijver { .pdiv = 0, .hw_val = 0 }, 3912cb5efefSPeter De Schrijver }; 3922cb5efefSPeter De Schrijver 3932cb5efefSPeter De Schrijver static struct tegra_clk_pll_freq_table pll_cx_freq_table[] = { 3942cb5efefSPeter De Schrijver {12000000, 600000000, 100, 0, 2}, 3952cb5efefSPeter De Schrijver {13000000, 600000000, 92, 0, 2}, /* actual: 598.0 MHz */ 3962cb5efefSPeter De Schrijver {16800000, 600000000, 71, 0, 2}, /* actual: 596.4 MHz */ 3972cb5efefSPeter De Schrijver {19200000, 600000000, 62, 0, 2}, /* actual: 595.2 MHz */ 3982cb5efefSPeter De Schrijver {26000000, 600000000, 92, 1, 2}, /* actual: 598.0 MHz */ 3992cb5efefSPeter De Schrijver {0, 0, 0, 0, 0, 0}, 4002cb5efefSPeter De Schrijver }; 4012cb5efefSPeter De Schrijver 4022cb5efefSPeter De Schrijver static struct tegra_clk_pll_params pll_c2_params = { 4032cb5efefSPeter De Schrijver .input_min = 12000000, 4042cb5efefSPeter De Schrijver .input_max = 48000000, 4052cb5efefSPeter De Schrijver .cf_min = 12000000, 4062cb5efefSPeter De Schrijver .cf_max = 19200000, 4072cb5efefSPeter De Schrijver .vco_min = 600000000, 4082cb5efefSPeter De Schrijver .vco_max = 1200000000, 4092cb5efefSPeter De Schrijver .base_reg = PLLC2_BASE, 4102cb5efefSPeter De Schrijver .misc_reg = PLLC2_MISC, 4112cb5efefSPeter De Schrijver .lock_mask = PLL_BASE_LOCK, 4122cb5efefSPeter De Schrijver .lock_enable_bit_idx = PLL_MISC_LOCK_ENABLE, 4132cb5efefSPeter De Schrijver .lock_delay = 300, 4142cb5efefSPeter De Schrijver .pdiv_tohw = pllc_p, 415fd428ad8SPeter De Schrijver .div_nmp = &pllcx_nmp, 416fd428ad8SPeter De Schrijver .max_p = 7, 4172cb5efefSPeter De Schrijver .ext_misc_reg[0] = 0x4f0, 4182cb5efefSPeter De Schrijver .ext_misc_reg[1] = 0x4f4, 4192cb5efefSPeter De Schrijver .ext_misc_reg[2] = 0x4f8, 4202cb5efefSPeter De Schrijver }; 4212cb5efefSPeter De Schrijver 4222cb5efefSPeter De Schrijver static struct tegra_clk_pll_params pll_c3_params = { 4232cb5efefSPeter De Schrijver .input_min = 12000000, 4242cb5efefSPeter De Schrijver .input_max = 48000000, 4252cb5efefSPeter De Schrijver .cf_min = 12000000, 4262cb5efefSPeter De Schrijver .cf_max = 19200000, 4272cb5efefSPeter De Schrijver .vco_min = 600000000, 4282cb5efefSPeter De Schrijver .vco_max = 1200000000, 4292cb5efefSPeter De Schrijver .base_reg = PLLC3_BASE, 4302cb5efefSPeter De Schrijver .misc_reg = PLLC3_MISC, 4312cb5efefSPeter De Schrijver .lock_mask = PLL_BASE_LOCK, 4322cb5efefSPeter De Schrijver .lock_enable_bit_idx = PLL_MISC_LOCK_ENABLE, 4332cb5efefSPeter De Schrijver .lock_delay = 300, 4342cb5efefSPeter De Schrijver .pdiv_tohw = pllc_p, 435fd428ad8SPeter De Schrijver .div_nmp = &pllcx_nmp, 436fd428ad8SPeter De Schrijver .max_p = 7, 4372cb5efefSPeter De Schrijver .ext_misc_reg[0] = 0x504, 4382cb5efefSPeter De Schrijver .ext_misc_reg[1] = 0x508, 4392cb5efefSPeter De Schrijver .ext_misc_reg[2] = 0x50c, 4402cb5efefSPeter De Schrijver }; 4412cb5efefSPeter De Schrijver 442fd428ad8SPeter De Schrijver static struct div_nmp pllm_nmp = { 443fd428ad8SPeter De Schrijver .divm_shift = 0, 444fd428ad8SPeter De Schrijver .divm_width = 8, 445d53442e9SPeter De Schrijver .override_divm_shift = 0, 446fd428ad8SPeter De Schrijver .divn_shift = 8, 447fd428ad8SPeter De Schrijver .divn_width = 8, 448d53442e9SPeter De Schrijver .override_divn_shift = 8, 449fd428ad8SPeter De Schrijver .divp_shift = 20, 450fd428ad8SPeter De Schrijver .divp_width = 1, 451d53442e9SPeter De Schrijver .override_divp_shift = 27, 452fd428ad8SPeter De Schrijver }; 453fd428ad8SPeter De Schrijver 4542cb5efefSPeter De Schrijver static struct pdiv_map pllm_p[] = { 4552cb5efefSPeter De Schrijver { .pdiv = 1, .hw_val = 0 }, 4562cb5efefSPeter De Schrijver { .pdiv = 2, .hw_val = 1 }, 4572cb5efefSPeter De Schrijver { .pdiv = 0, .hw_val = 0 }, 4582cb5efefSPeter De Schrijver }; 4592cb5efefSPeter De Schrijver 4602cb5efefSPeter De Schrijver static struct tegra_clk_pll_freq_table pll_m_freq_table[] = { 4612cb5efefSPeter De Schrijver {12000000, 800000000, 66, 0, 1}, /* actual: 792.0 MHz */ 4622cb5efefSPeter De Schrijver {13000000, 800000000, 61, 0, 1}, /* actual: 793.0 MHz */ 4632cb5efefSPeter De Schrijver {16800000, 800000000, 47, 0, 1}, /* actual: 789.6 MHz */ 4642cb5efefSPeter De Schrijver {19200000, 800000000, 41, 0, 1}, /* actual: 787.2 MHz */ 4652cb5efefSPeter De Schrijver {26000000, 800000000, 61, 1, 1}, /* actual: 793.0 MHz */ 4662cb5efefSPeter De Schrijver {0, 0, 0, 0, 0, 0}, 4672cb5efefSPeter De Schrijver }; 4682cb5efefSPeter De Schrijver 4692cb5efefSPeter De Schrijver static struct tegra_clk_pll_params pll_m_params = { 4702cb5efefSPeter De Schrijver .input_min = 12000000, 4712cb5efefSPeter De Schrijver .input_max = 500000000, 4722cb5efefSPeter De Schrijver .cf_min = 12000000, 4732cb5efefSPeter De Schrijver .cf_max = 19200000, /* s/w policy, h/w capability 50 MHz */ 4742cb5efefSPeter De Schrijver .vco_min = 400000000, 4752cb5efefSPeter De Schrijver .vco_max = 1066000000, 4762cb5efefSPeter De Schrijver .base_reg = PLLM_BASE, 4772cb5efefSPeter De Schrijver .misc_reg = PLLM_MISC, 4782cb5efefSPeter De Schrijver .lock_mask = PLL_BASE_LOCK, 4792cb5efefSPeter De Schrijver .lock_enable_bit_idx = PLL_MISC_LOCK_ENABLE, 4802cb5efefSPeter De Schrijver .lock_delay = 300, 4812cb5efefSPeter De Schrijver .max_p = 2, 4822cb5efefSPeter De Schrijver .pdiv_tohw = pllm_p, 483fd428ad8SPeter De Schrijver .div_nmp = &pllm_nmp, 484d53442e9SPeter De Schrijver .pmc_divnm_reg = PMC_PLLM_WB0_OVERRIDE, 485d53442e9SPeter De Schrijver .pmc_divp_reg = PMC_PLLM_WB0_OVERRIDE_2, 486fd428ad8SPeter De Schrijver }; 487fd428ad8SPeter De Schrijver 488fd428ad8SPeter De Schrijver static struct div_nmp pllp_nmp = { 489fd428ad8SPeter De Schrijver .divm_shift = 0, 490fd428ad8SPeter De Schrijver .divm_width = 5, 491fd428ad8SPeter De Schrijver .divn_shift = 8, 492fd428ad8SPeter De Schrijver .divn_width = 10, 493fd428ad8SPeter De Schrijver .divp_shift = 20, 494fd428ad8SPeter De Schrijver .divp_width = 3, 4952cb5efefSPeter De Schrijver }; 4962cb5efefSPeter De Schrijver 4972cb5efefSPeter De Schrijver static struct tegra_clk_pll_freq_table pll_p_freq_table[] = { 4982cb5efefSPeter De Schrijver {12000000, 216000000, 432, 12, 1, 8}, 4992cb5efefSPeter De Schrijver {13000000, 216000000, 432, 13, 1, 8}, 5002cb5efefSPeter De Schrijver {16800000, 216000000, 360, 14, 1, 8}, 5012cb5efefSPeter De Schrijver {19200000, 216000000, 360, 16, 1, 8}, 5022cb5efefSPeter De Schrijver {26000000, 216000000, 432, 26, 1, 8}, 5032cb5efefSPeter De Schrijver {0, 0, 0, 0, 0, 0}, 5042cb5efefSPeter De Schrijver }; 5052cb5efefSPeter De Schrijver 5062cb5efefSPeter De Schrijver static struct tegra_clk_pll_params pll_p_params = { 5072cb5efefSPeter De Schrijver .input_min = 2000000, 5082cb5efefSPeter De Schrijver .input_max = 31000000, 5092cb5efefSPeter De Schrijver .cf_min = 1000000, 5102cb5efefSPeter De Schrijver .cf_max = 6000000, 5112cb5efefSPeter De Schrijver .vco_min = 200000000, 5122cb5efefSPeter De Schrijver .vco_max = 700000000, 5132cb5efefSPeter De Schrijver .base_reg = PLLP_BASE, 5142cb5efefSPeter De Schrijver .misc_reg = PLLP_MISC, 5152cb5efefSPeter De Schrijver .lock_mask = PLL_BASE_LOCK, 5162cb5efefSPeter De Schrijver .lock_enable_bit_idx = PLL_MISC_LOCK_ENABLE, 5172cb5efefSPeter De Schrijver .lock_delay = 300, 518fd428ad8SPeter De Schrijver .div_nmp = &pllp_nmp, 5192cb5efefSPeter De Schrijver }; 5202cb5efefSPeter De Schrijver 5212cb5efefSPeter De Schrijver static struct tegra_clk_pll_freq_table pll_a_freq_table[] = { 5222cb5efefSPeter De Schrijver {9600000, 282240000, 147, 5, 0, 4}, 5232cb5efefSPeter De Schrijver {9600000, 368640000, 192, 5, 0, 4}, 5242cb5efefSPeter De Schrijver {9600000, 240000000, 200, 8, 0, 8}, 5252cb5efefSPeter De Schrijver 5262cb5efefSPeter De Schrijver {28800000, 282240000, 245, 25, 0, 8}, 5272cb5efefSPeter De Schrijver {28800000, 368640000, 320, 25, 0, 8}, 5282cb5efefSPeter De Schrijver {28800000, 240000000, 200, 24, 0, 8}, 5292cb5efefSPeter De Schrijver {0, 0, 0, 0, 0, 0}, 5302cb5efefSPeter De Schrijver }; 5312cb5efefSPeter De Schrijver 5322cb5efefSPeter De Schrijver 5332cb5efefSPeter De Schrijver static struct tegra_clk_pll_params pll_a_params = { 5342cb5efefSPeter De Schrijver .input_min = 2000000, 5352cb5efefSPeter De Schrijver .input_max = 31000000, 5362cb5efefSPeter De Schrijver .cf_min = 1000000, 5372cb5efefSPeter De Schrijver .cf_max = 6000000, 5382cb5efefSPeter De Schrijver .vco_min = 200000000, 5392cb5efefSPeter De Schrijver .vco_max = 700000000, 5402cb5efefSPeter De Schrijver .base_reg = PLLA_BASE, 5412cb5efefSPeter De Schrijver .misc_reg = PLLA_MISC, 5422cb5efefSPeter De Schrijver .lock_mask = PLL_BASE_LOCK, 5432cb5efefSPeter De Schrijver .lock_enable_bit_idx = PLL_MISC_LOCK_ENABLE, 5442cb5efefSPeter De Schrijver .lock_delay = 300, 545fd428ad8SPeter De Schrijver .div_nmp = &pllp_nmp, 5462cb5efefSPeter De Schrijver }; 5472cb5efefSPeter De Schrijver 5482cb5efefSPeter De Schrijver static struct tegra_clk_pll_freq_table pll_d_freq_table[] = { 5492cb5efefSPeter De Schrijver {12000000, 216000000, 864, 12, 2, 12}, 5502cb5efefSPeter De Schrijver {13000000, 216000000, 864, 13, 2, 12}, 5512cb5efefSPeter De Schrijver {16800000, 216000000, 720, 14, 2, 12}, 5522cb5efefSPeter De Schrijver {19200000, 216000000, 720, 16, 2, 12}, 5532cb5efefSPeter De Schrijver {26000000, 216000000, 864, 26, 2, 12}, 5542cb5efefSPeter De Schrijver 5552cb5efefSPeter De Schrijver {12000000, 594000000, 594, 12, 0, 12}, 5562cb5efefSPeter De Schrijver {13000000, 594000000, 594, 13, 0, 12}, 5572cb5efefSPeter De Schrijver {16800000, 594000000, 495, 14, 0, 12}, 5582cb5efefSPeter De Schrijver {19200000, 594000000, 495, 16, 0, 12}, 5592cb5efefSPeter De Schrijver {26000000, 594000000, 594, 26, 0, 12}, 5602cb5efefSPeter De Schrijver 5612cb5efefSPeter De Schrijver {12000000, 1000000000, 1000, 12, 0, 12}, 5622cb5efefSPeter De Schrijver {13000000, 1000000000, 1000, 13, 0, 12}, 5632cb5efefSPeter De Schrijver {19200000, 1000000000, 625, 12, 0, 12}, 5642cb5efefSPeter De Schrijver {26000000, 1000000000, 1000, 26, 0, 12}, 5652cb5efefSPeter De Schrijver 5662cb5efefSPeter De Schrijver {0, 0, 0, 0, 0, 0}, 5672cb5efefSPeter De Schrijver }; 5682cb5efefSPeter De Schrijver 5692cb5efefSPeter De Schrijver static struct tegra_clk_pll_params pll_d_params = { 5702cb5efefSPeter De Schrijver .input_min = 2000000, 5712cb5efefSPeter De Schrijver .input_max = 40000000, 5722cb5efefSPeter De Schrijver .cf_min = 1000000, 5732cb5efefSPeter De Schrijver .cf_max = 6000000, 5742cb5efefSPeter De Schrijver .vco_min = 500000000, 5752cb5efefSPeter De Schrijver .vco_max = 1000000000, 5762cb5efefSPeter De Schrijver .base_reg = PLLD_BASE, 5772cb5efefSPeter De Schrijver .misc_reg = PLLD_MISC, 5782cb5efefSPeter De Schrijver .lock_mask = PLL_BASE_LOCK, 5792cb5efefSPeter De Schrijver .lock_enable_bit_idx = PLLDU_MISC_LOCK_ENABLE, 5802cb5efefSPeter De Schrijver .lock_delay = 1000, 581fd428ad8SPeter De Schrijver .div_nmp = &pllp_nmp, 5822cb5efefSPeter De Schrijver }; 5832cb5efefSPeter De Schrijver 5842cb5efefSPeter De Schrijver static struct tegra_clk_pll_params pll_d2_params = { 5852cb5efefSPeter De Schrijver .input_min = 2000000, 5862cb5efefSPeter De Schrijver .input_max = 40000000, 5872cb5efefSPeter De Schrijver .cf_min = 1000000, 5882cb5efefSPeter De Schrijver .cf_max = 6000000, 5892cb5efefSPeter De Schrijver .vco_min = 500000000, 5902cb5efefSPeter De Schrijver .vco_max = 1000000000, 5912cb5efefSPeter De Schrijver .base_reg = PLLD2_BASE, 5922cb5efefSPeter De Schrijver .misc_reg = PLLD2_MISC, 5932cb5efefSPeter De Schrijver .lock_mask = PLL_BASE_LOCK, 5942cb5efefSPeter De Schrijver .lock_enable_bit_idx = PLLDU_MISC_LOCK_ENABLE, 5952cb5efefSPeter De Schrijver .lock_delay = 1000, 596fd428ad8SPeter De Schrijver .div_nmp = &pllp_nmp, 5972cb5efefSPeter De Schrijver }; 5982cb5efefSPeter De Schrijver 5992cb5efefSPeter De Schrijver static struct pdiv_map pllu_p[] = { 6002cb5efefSPeter De Schrijver { .pdiv = 1, .hw_val = 1 }, 6012cb5efefSPeter De Schrijver { .pdiv = 2, .hw_val = 0 }, 6022cb5efefSPeter De Schrijver { .pdiv = 0, .hw_val = 0 }, 6032cb5efefSPeter De Schrijver }; 6042cb5efefSPeter De Schrijver 605fd428ad8SPeter De Schrijver static struct div_nmp pllu_nmp = { 606fd428ad8SPeter De Schrijver .divm_shift = 0, 607fd428ad8SPeter De Schrijver .divm_width = 5, 608fd428ad8SPeter De Schrijver .divn_shift = 8, 609fd428ad8SPeter De Schrijver .divn_width = 10, 610fd428ad8SPeter De Schrijver .divp_shift = 20, 611fd428ad8SPeter De Schrijver .divp_width = 1, 612fd428ad8SPeter De Schrijver }; 613fd428ad8SPeter De Schrijver 6142cb5efefSPeter De Schrijver static struct tegra_clk_pll_freq_table pll_u_freq_table[] = { 6152cb5efefSPeter De Schrijver {12000000, 480000000, 960, 12, 0, 12}, 6162cb5efefSPeter De Schrijver {13000000, 480000000, 960, 13, 0, 12}, 6172cb5efefSPeter De Schrijver {16800000, 480000000, 400, 7, 0, 5}, 6182cb5efefSPeter De Schrijver {19200000, 480000000, 200, 4, 0, 3}, 6192cb5efefSPeter De Schrijver {26000000, 480000000, 960, 26, 0, 12}, 6202cb5efefSPeter De Schrijver {0, 0, 0, 0, 0, 0}, 6212cb5efefSPeter De Schrijver }; 6222cb5efefSPeter De Schrijver 6232cb5efefSPeter De Schrijver static struct tegra_clk_pll_params pll_u_params = { 6242cb5efefSPeter De Schrijver .input_min = 2000000, 6252cb5efefSPeter De Schrijver .input_max = 40000000, 6262cb5efefSPeter De Schrijver .cf_min = 1000000, 6272cb5efefSPeter De Schrijver .cf_max = 6000000, 6282cb5efefSPeter De Schrijver .vco_min = 480000000, 6292cb5efefSPeter De Schrijver .vco_max = 960000000, 6302cb5efefSPeter De Schrijver .base_reg = PLLU_BASE, 6312cb5efefSPeter De Schrijver .misc_reg = PLLU_MISC, 6322cb5efefSPeter De Schrijver .lock_mask = PLL_BASE_LOCK, 6332cb5efefSPeter De Schrijver .lock_enable_bit_idx = PLLDU_MISC_LOCK_ENABLE, 6342cb5efefSPeter De Schrijver .lock_delay = 1000, 6352cb5efefSPeter De Schrijver .pdiv_tohw = pllu_p, 636fd428ad8SPeter De Schrijver .div_nmp = &pllu_nmp, 6372cb5efefSPeter De Schrijver }; 6382cb5efefSPeter De Schrijver 6392cb5efefSPeter De Schrijver static struct tegra_clk_pll_freq_table pll_x_freq_table[] = { 6402cb5efefSPeter De Schrijver /* 1 GHz */ 6412cb5efefSPeter De Schrijver {12000000, 1000000000, 83, 0, 1}, /* actual: 996.0 MHz */ 6422cb5efefSPeter De Schrijver {13000000, 1000000000, 76, 0, 1}, /* actual: 988.0 MHz */ 6432cb5efefSPeter De Schrijver {16800000, 1000000000, 59, 0, 1}, /* actual: 991.2 MHz */ 6442cb5efefSPeter De Schrijver {19200000, 1000000000, 52, 0, 1}, /* actual: 998.4 MHz */ 6452cb5efefSPeter De Schrijver {26000000, 1000000000, 76, 1, 1}, /* actual: 988.0 MHz */ 6462cb5efefSPeter De Schrijver 6472cb5efefSPeter De Schrijver {0, 0, 0, 0, 0, 0}, 6482cb5efefSPeter De Schrijver }; 6492cb5efefSPeter De Schrijver 6502cb5efefSPeter De Schrijver static struct tegra_clk_pll_params pll_x_params = { 6512cb5efefSPeter De Schrijver .input_min = 12000000, 6522cb5efefSPeter De Schrijver .input_max = 800000000, 6532cb5efefSPeter De Schrijver .cf_min = 12000000, 6542cb5efefSPeter De Schrijver .cf_max = 19200000, /* s/w policy, h/w capability 50 MHz */ 6552cb5efefSPeter De Schrijver .vco_min = 700000000, 6562cb5efefSPeter De Schrijver .vco_max = 2400000000U, 6572cb5efefSPeter De Schrijver .base_reg = PLLX_BASE, 6582cb5efefSPeter De Schrijver .misc_reg = PLLX_MISC, 6592cb5efefSPeter De Schrijver .lock_mask = PLL_BASE_LOCK, 6602cb5efefSPeter De Schrijver .lock_enable_bit_idx = PLL_MISC_LOCK_ENABLE, 6612cb5efefSPeter De Schrijver .lock_delay = 300, 6622cb5efefSPeter De Schrijver .iddq_reg = PLLX_MISC3, 6632cb5efefSPeter De Schrijver .iddq_bit_idx = PLLX_IDDQ_BIT, 6642cb5efefSPeter De Schrijver .max_p = PLLXC_SW_MAX_P, 6652cb5efefSPeter De Schrijver .dyn_ramp_reg = PLLX_MISC2, 6662cb5efefSPeter De Schrijver .stepa_shift = 16, 6672cb5efefSPeter De Schrijver .stepb_shift = 24, 6682cb5efefSPeter De Schrijver .pdiv_tohw = pllxc_p, 669fd428ad8SPeter De Schrijver .div_nmp = &pllxc_nmp, 6702cb5efefSPeter De Schrijver }; 6712cb5efefSPeter De Schrijver 6722cb5efefSPeter De Schrijver static struct tegra_clk_pll_freq_table pll_e_freq_table[] = { 6732cb5efefSPeter De Schrijver /* PLLE special case: use cpcon field to store cml divider value */ 6742cb5efefSPeter De Schrijver {336000000, 100000000, 100, 21, 16, 11}, 6752cb5efefSPeter De Schrijver {312000000, 100000000, 200, 26, 24, 13}, 6762cb5efefSPeter De Schrijver {0, 0, 0, 0, 0, 0}, 6772cb5efefSPeter De Schrijver }; 6782cb5efefSPeter De Schrijver 679fd428ad8SPeter De Schrijver static struct div_nmp plle_nmp = { 680fd428ad8SPeter De Schrijver .divm_shift = 0, 681fd428ad8SPeter De Schrijver .divm_width = 8, 682fd428ad8SPeter De Schrijver .divn_shift = 8, 683fd428ad8SPeter De Schrijver .divn_width = 8, 684fd428ad8SPeter De Schrijver .divp_shift = 24, 685fd428ad8SPeter De Schrijver .divp_width = 4, 686fd428ad8SPeter De Schrijver }; 687fd428ad8SPeter De Schrijver 6882cb5efefSPeter De Schrijver static struct tegra_clk_pll_params pll_e_params = { 6892cb5efefSPeter De Schrijver .input_min = 12000000, 6902cb5efefSPeter De Schrijver .input_max = 1000000000, 6912cb5efefSPeter De Schrijver .cf_min = 12000000, 6922cb5efefSPeter De Schrijver .cf_max = 75000000, 6932cb5efefSPeter De Schrijver .vco_min = 1600000000, 6942cb5efefSPeter De Schrijver .vco_max = 2400000000U, 6952cb5efefSPeter De Schrijver .base_reg = PLLE_BASE, 6962cb5efefSPeter De Schrijver .misc_reg = PLLE_MISC, 6972cb5efefSPeter De Schrijver .aux_reg = PLLE_AUX, 6982cb5efefSPeter De Schrijver .lock_mask = PLLE_MISC_LOCK, 6992cb5efefSPeter De Schrijver .lock_enable_bit_idx = PLLE_MISC_LOCK_ENABLE, 7002cb5efefSPeter De Schrijver .lock_delay = 300, 701fd428ad8SPeter De Schrijver .div_nmp = &plle_nmp, 702fd428ad8SPeter De Schrijver }; 703fd428ad8SPeter De Schrijver 704fd428ad8SPeter De Schrijver static struct div_nmp pllre_nmp = { 705fd428ad8SPeter De Schrijver .divm_shift = 0, 706fd428ad8SPeter De Schrijver .divm_width = 8, 707fd428ad8SPeter De Schrijver .divn_shift = 8, 708fd428ad8SPeter De Schrijver .divn_width = 8, 709fd428ad8SPeter De Schrijver .divp_shift = 16, 710fd428ad8SPeter De Schrijver .divp_width = 4, 7112cb5efefSPeter De Schrijver }; 7122cb5efefSPeter De Schrijver 7132cb5efefSPeter De Schrijver static struct tegra_clk_pll_params pll_re_vco_params = { 7142cb5efefSPeter De Schrijver .input_min = 12000000, 7152cb5efefSPeter De Schrijver .input_max = 1000000000, 7162cb5efefSPeter De Schrijver .cf_min = 12000000, 7172cb5efefSPeter De Schrijver .cf_max = 19200000, /* s/w policy, h/w capability 38 MHz */ 7182cb5efefSPeter De Schrijver .vco_min = 300000000, 7192cb5efefSPeter De Schrijver .vco_max = 600000000, 7202cb5efefSPeter De Schrijver .base_reg = PLLRE_BASE, 7212cb5efefSPeter De Schrijver .misc_reg = PLLRE_MISC, 7222cb5efefSPeter De Schrijver .lock_mask = PLLRE_MISC_LOCK, 7232cb5efefSPeter De Schrijver .lock_enable_bit_idx = PLLRE_MISC_LOCK_ENABLE, 7242cb5efefSPeter De Schrijver .lock_delay = 300, 7252cb5efefSPeter De Schrijver .iddq_reg = PLLRE_MISC, 7262cb5efefSPeter De Schrijver .iddq_bit_idx = PLLRE_IDDQ_BIT, 727fd428ad8SPeter De Schrijver .div_nmp = &pllre_nmp, 7282cb5efefSPeter De Schrijver }; 7292cb5efefSPeter De Schrijver 7302cb5efefSPeter De Schrijver /* Peripheral clock registers */ 7312cb5efefSPeter De Schrijver 7322cb5efefSPeter De Schrijver static struct tegra_clk_periph_regs periph_l_regs = { 7332cb5efefSPeter De Schrijver .enb_reg = CLK_OUT_ENB_L, 7342cb5efefSPeter De Schrijver .enb_set_reg = CLK_OUT_ENB_SET_L, 7352cb5efefSPeter De Schrijver .enb_clr_reg = CLK_OUT_ENB_CLR_L, 7362cb5efefSPeter De Schrijver .rst_reg = RST_DEVICES_L, 7372cb5efefSPeter De Schrijver .rst_set_reg = RST_DEVICES_SET_L, 7382cb5efefSPeter De Schrijver .rst_clr_reg = RST_DEVICES_CLR_L, 7392cb5efefSPeter De Schrijver }; 7402cb5efefSPeter De Schrijver 7412cb5efefSPeter De Schrijver static struct tegra_clk_periph_regs periph_h_regs = { 7422cb5efefSPeter De Schrijver .enb_reg = CLK_OUT_ENB_H, 7432cb5efefSPeter De Schrijver .enb_set_reg = CLK_OUT_ENB_SET_H, 7442cb5efefSPeter De Schrijver .enb_clr_reg = CLK_OUT_ENB_CLR_H, 7452cb5efefSPeter De Schrijver .rst_reg = RST_DEVICES_H, 7462cb5efefSPeter De Schrijver .rst_set_reg = RST_DEVICES_SET_H, 7472cb5efefSPeter De Schrijver .rst_clr_reg = RST_DEVICES_CLR_H, 7482cb5efefSPeter De Schrijver }; 7492cb5efefSPeter De Schrijver 7502cb5efefSPeter De Schrijver static struct tegra_clk_periph_regs periph_u_regs = { 7512cb5efefSPeter De Schrijver .enb_reg = CLK_OUT_ENB_U, 7522cb5efefSPeter De Schrijver .enb_set_reg = CLK_OUT_ENB_SET_U, 7532cb5efefSPeter De Schrijver .enb_clr_reg = CLK_OUT_ENB_CLR_U, 7542cb5efefSPeter De Schrijver .rst_reg = RST_DEVICES_U, 7552cb5efefSPeter De Schrijver .rst_set_reg = RST_DEVICES_SET_U, 7562cb5efefSPeter De Schrijver .rst_clr_reg = RST_DEVICES_CLR_U, 7572cb5efefSPeter De Schrijver }; 7582cb5efefSPeter De Schrijver 7592cb5efefSPeter De Schrijver static struct tegra_clk_periph_regs periph_v_regs = { 7602cb5efefSPeter De Schrijver .enb_reg = CLK_OUT_ENB_V, 7612cb5efefSPeter De Schrijver .enb_set_reg = CLK_OUT_ENB_SET_V, 7622cb5efefSPeter De Schrijver .enb_clr_reg = CLK_OUT_ENB_CLR_V, 7632cb5efefSPeter De Schrijver .rst_reg = RST_DEVICES_V, 7642cb5efefSPeter De Schrijver .rst_set_reg = RST_DEVICES_SET_V, 7652cb5efefSPeter De Schrijver .rst_clr_reg = RST_DEVICES_CLR_V, 7662cb5efefSPeter De Schrijver }; 7672cb5efefSPeter De Schrijver 7682cb5efefSPeter De Schrijver static struct tegra_clk_periph_regs periph_w_regs = { 7692cb5efefSPeter De Schrijver .enb_reg = CLK_OUT_ENB_W, 7702cb5efefSPeter De Schrijver .enb_set_reg = CLK_OUT_ENB_SET_W, 7712cb5efefSPeter De Schrijver .enb_clr_reg = CLK_OUT_ENB_CLR_W, 7722cb5efefSPeter De Schrijver .rst_reg = RST_DEVICES_W, 7732cb5efefSPeter De Schrijver .rst_set_reg = RST_DEVICES_SET_W, 7742cb5efefSPeter De Schrijver .rst_clr_reg = RST_DEVICES_CLR_W, 7752cb5efefSPeter De Schrijver }; 7762cb5efefSPeter De Schrijver 7772cb5efefSPeter De Schrijver /* possible OSC frequencies in Hz */ 7782cb5efefSPeter De Schrijver static unsigned long tegra114_input_freq[] = { 7792cb5efefSPeter De Schrijver [0] = 13000000, 7802cb5efefSPeter De Schrijver [1] = 16800000, 7812cb5efefSPeter De Schrijver [4] = 19200000, 7822cb5efefSPeter De Schrijver [5] = 38400000, 7832cb5efefSPeter De Schrijver [8] = 12000000, 7842cb5efefSPeter De Schrijver [9] = 48000000, 7852cb5efefSPeter De Schrijver [12] = 260000000, 7862cb5efefSPeter De Schrijver }; 7872cb5efefSPeter De Schrijver 7882cb5efefSPeter De Schrijver #define MASK(x) (BIT(x) - 1) 7892cb5efefSPeter De Schrijver 7902cb5efefSPeter De Schrijver #define TEGRA_INIT_DATA_MUX(_name, _con_id, _dev_id, _parents, _offset, \ 7912cb5efefSPeter De Schrijver _clk_num, _regs, _gate_flags, _clk_id) \ 7922cb5efefSPeter De Schrijver TEGRA_INIT_DATA_TABLE(_name, _con_id, _dev_id, _parents, _offset,\ 7932cb5efefSPeter De Schrijver 30, MASK(2), 0, 0, 8, 1, 0, _regs, _clk_num, \ 7942cb5efefSPeter De Schrijver periph_clk_enb_refcnt, _gate_flags, _clk_id, \ 7952cb5efefSPeter De Schrijver _parents##_idx, 0) 7962cb5efefSPeter De Schrijver 7972cb5efefSPeter De Schrijver #define TEGRA_INIT_DATA_MUX_FLAGS(_name, _con_id, _dev_id, _parents, _offset,\ 7982cb5efefSPeter De Schrijver _clk_num, _regs, _gate_flags, _clk_id, flags)\ 7992cb5efefSPeter De Schrijver TEGRA_INIT_DATA_TABLE(_name, _con_id, _dev_id, _parents, _offset,\ 8002cb5efefSPeter De Schrijver 30, MASK(2), 0, 0, 8, 1, 0, _regs, _clk_num, \ 8012cb5efefSPeter De Schrijver periph_clk_enb_refcnt, _gate_flags, _clk_id, \ 8022cb5efefSPeter De Schrijver _parents##_idx, flags) 8032cb5efefSPeter De Schrijver 8042cb5efefSPeter De Schrijver #define TEGRA_INIT_DATA_MUX8(_name, _con_id, _dev_id, _parents, _offset, \ 8052cb5efefSPeter De Schrijver _clk_num, _regs, _gate_flags, _clk_id) \ 8062cb5efefSPeter De Schrijver TEGRA_INIT_DATA_TABLE(_name, _con_id, _dev_id, _parents, _offset,\ 8072cb5efefSPeter De Schrijver 29, MASK(3), 0, 0, 8, 1, 0, _regs, _clk_num, \ 8082cb5efefSPeter De Schrijver periph_clk_enb_refcnt, _gate_flags, _clk_id, \ 8092cb5efefSPeter De Schrijver _parents##_idx, 0) 8102cb5efefSPeter De Schrijver 8112cb5efefSPeter De Schrijver #define TEGRA_INIT_DATA_INT(_name, _con_id, _dev_id, _parents, _offset, \ 8122cb5efefSPeter De Schrijver _clk_num, _regs, _gate_flags, _clk_id) \ 8132cb5efefSPeter De Schrijver TEGRA_INIT_DATA_TABLE(_name, _con_id, _dev_id, _parents, _offset,\ 8142cb5efefSPeter De Schrijver 30, MASK(2), 0, 0, 8, 1, TEGRA_DIVIDER_INT, _regs,\ 8152cb5efefSPeter De Schrijver _clk_num, periph_clk_enb_refcnt, _gate_flags, \ 8162cb5efefSPeter De Schrijver _clk_id, _parents##_idx, 0) 8172cb5efefSPeter De Schrijver 8182cb5efefSPeter De Schrijver #define TEGRA_INIT_DATA_INT_FLAGS(_name, _con_id, _dev_id, _parents, _offset,\ 8192cb5efefSPeter De Schrijver _clk_num, _regs, _gate_flags, _clk_id, flags)\ 8202cb5efefSPeter De Schrijver TEGRA_INIT_DATA_TABLE(_name, _con_id, _dev_id, _parents, _offset,\ 8212cb5efefSPeter De Schrijver 30, MASK(2), 0, 0, 8, 1, TEGRA_DIVIDER_INT, _regs,\ 8222cb5efefSPeter De Schrijver _clk_num, periph_clk_enb_refcnt, _gate_flags, \ 8232cb5efefSPeter De Schrijver _clk_id, _parents##_idx, flags) 8242cb5efefSPeter De Schrijver 8252cb5efefSPeter De Schrijver #define TEGRA_INIT_DATA_INT8(_name, _con_id, _dev_id, _parents, _offset,\ 8262cb5efefSPeter De Schrijver _clk_num, _regs, _gate_flags, _clk_id) \ 8272cb5efefSPeter De Schrijver TEGRA_INIT_DATA_TABLE(_name, _con_id, _dev_id, _parents, _offset,\ 8282cb5efefSPeter De Schrijver 29, MASK(3), 0, 0, 8, 1, TEGRA_DIVIDER_INT, _regs,\ 8292cb5efefSPeter De Schrijver _clk_num, periph_clk_enb_refcnt, _gate_flags, \ 8302cb5efefSPeter De Schrijver _clk_id, _parents##_idx, 0) 8312cb5efefSPeter De Schrijver 8322cb5efefSPeter De Schrijver #define TEGRA_INIT_DATA_UART(_name, _con_id, _dev_id, _parents, _offset,\ 8332cb5efefSPeter De Schrijver _clk_num, _regs, _clk_id) \ 8342cb5efefSPeter De Schrijver TEGRA_INIT_DATA_TABLE(_name, _con_id, _dev_id, _parents, _offset,\ 8352cb5efefSPeter De Schrijver 30, MASK(2), 0, 0, 16, 1, TEGRA_DIVIDER_UART, _regs,\ 8362cb5efefSPeter De Schrijver _clk_num, periph_clk_enb_refcnt, 0, _clk_id, \ 8372cb5efefSPeter De Schrijver _parents##_idx, 0) 8382cb5efefSPeter De Schrijver 8392cb5efefSPeter De Schrijver #define TEGRA_INIT_DATA_I2C(_name, _con_id, _dev_id, _parents, _offset,\ 8402cb5efefSPeter De Schrijver _clk_num, _regs, _clk_id) \ 8412cb5efefSPeter De Schrijver TEGRA_INIT_DATA_TABLE(_name, _con_id, _dev_id, _parents, _offset,\ 8422cb5efefSPeter De Schrijver 30, MASK(2), 0, 0, 16, 0, 0, _regs, _clk_num, \ 8432cb5efefSPeter De Schrijver periph_clk_enb_refcnt, 0, _clk_id, _parents##_idx, 0) 8442cb5efefSPeter De Schrijver 8452cb5efefSPeter De Schrijver #define TEGRA_INIT_DATA_NODIV(_name, _con_id, _dev_id, _parents, _offset, \ 8462cb5efefSPeter De Schrijver _mux_shift, _mux_mask, _clk_num, _regs, \ 8472cb5efefSPeter De Schrijver _gate_flags, _clk_id) \ 8482cb5efefSPeter De Schrijver TEGRA_INIT_DATA_TABLE(_name, _con_id, _dev_id, _parents, _offset,\ 8492cb5efefSPeter De Schrijver _mux_shift, _mux_mask, 0, 0, 0, 0, 0, _regs, \ 8502cb5efefSPeter De Schrijver _clk_num, periph_clk_enb_refcnt, _gate_flags, \ 8512cb5efefSPeter De Schrijver _clk_id, _parents##_idx, 0) 8522cb5efefSPeter De Schrijver 8532cb5efefSPeter De Schrijver #define TEGRA_INIT_DATA_XUSB(_name, _con_id, _dev_id, _parents, _offset, \ 8542cb5efefSPeter De Schrijver _clk_num, _regs, _gate_flags, _clk_id) \ 8552cb5efefSPeter De Schrijver TEGRA_INIT_DATA_TABLE(_name, _con_id, _dev_id, _parents, _offset, \ 8562cb5efefSPeter De Schrijver 29, MASK(3), 0, 0, 8, 1, TEGRA_DIVIDER_INT, _regs, \ 8572cb5efefSPeter De Schrijver _clk_num, periph_clk_enb_refcnt, _gate_flags, \ 8582cb5efefSPeter De Schrijver _clk_id, _parents##_idx, 0) 8592cb5efefSPeter De Schrijver 8602cb5efefSPeter De Schrijver #define TEGRA_INIT_DATA_AUDIO(_name, _con_id, _dev_id, _offset, _clk_num,\ 8612cb5efefSPeter De Schrijver _regs, _gate_flags, _clk_id) \ 8622cb5efefSPeter De Schrijver TEGRA_INIT_DATA_TABLE(_name, _con_id, _dev_id, mux_d_audio_clk, \ 8632cb5efefSPeter De Schrijver _offset, 16, 0xE01F, 0, 0, 8, 1, 0, _regs, _clk_num, \ 8642cb5efefSPeter De Schrijver periph_clk_enb_refcnt, _gate_flags , _clk_id, \ 8652cb5efefSPeter De Schrijver mux_d_audio_clk_idx, 0) 8662cb5efefSPeter De Schrijver 8672cb5efefSPeter De Schrijver enum tegra114_clk { 8682cb5efefSPeter De Schrijver rtc = 4, timer = 5, uarta = 6, sdmmc2 = 9, i2s1 = 11, i2c1 = 12, 8692cb5efefSPeter De Schrijver ndflash = 13, sdmmc1 = 14, sdmmc4 = 15, pwm = 17, i2s2 = 18, epp = 19, 8702cb5efefSPeter De Schrijver gr_2d = 21, usbd = 22, isp = 23, gr_3d = 24, disp2 = 26, disp1 = 27, 8712cb5efefSPeter De Schrijver host1x = 28, vcp = 29, i2s0 = 30, apbdma = 34, kbc = 36, kfuse = 40, 8722cb5efefSPeter De Schrijver sbc1 = 41, nor = 42, sbc2 = 44, sbc3 = 46, i2c5 = 47, dsia = 48, 8732cb5efefSPeter De Schrijver mipi = 50, hdmi = 51, csi = 52, i2c2 = 54, uartc = 55, mipi_cal = 56, 8742cb5efefSPeter De Schrijver emc, usb2, usb3, vde = 61, bsea = 62, bsev = 63, uartd = 65, 8752cb5efefSPeter De Schrijver i2c3 = 67, sbc4 = 68, sdmmc3 = 69, owr = 71, csite = 73, 8762cb5efefSPeter De Schrijver la = 76, trace = 77, soc_therm = 78, dtv = 79, ndspeed = 80, 8772cb5efefSPeter De Schrijver i2cslow = 81, dsib = 82, tsec = 83, xusb_host = 89, msenc = 91, 8782cb5efefSPeter De Schrijver csus = 92, mselect = 99, tsensor = 100, i2s3 = 101, i2s4 = 102, 8792cb5efefSPeter De Schrijver i2c4 = 103, sbc5 = 104, sbc6 = 105, d_audio, apbif = 107, dam0, dam1, 8802cb5efefSPeter De Schrijver dam2, hda2codec_2x = 111, audio0_2x = 113, audio1_2x, audio2_2x, 8812cb5efefSPeter De Schrijver audio3_2x, audio4_2x, spdif_2x, actmon = 119, extern1 = 120, 8822cb5efefSPeter De Schrijver extern2 = 121, extern3 = 122, hda = 125, se = 127, hda2hdmi = 128, 8832cb5efefSPeter De Schrijver cilab = 144, cilcd = 145, cile = 146, dsialp = 147, dsiblp = 148, 8842cb5efefSPeter De Schrijver dds = 150, dp2 = 152, amx = 153, adx = 154, xusb_ss = 156, uartb = 192, 8852cb5efefSPeter De Schrijver vfir, spdif_in, spdif_out, vi, vi_sensor, fuse, fuse_burn, clk_32k, 8862cb5efefSPeter De Schrijver clk_m, clk_m_div2, clk_m_div4, pll_ref, pll_c, pll_c_out1, pll_c2, 8872cb5efefSPeter De Schrijver pll_c3, pll_m, pll_m_out1, pll_p, pll_p_out1, pll_p_out2, pll_p_out3, 8882cb5efefSPeter De Schrijver pll_p_out4, pll_a, pll_a_out0, pll_d, pll_d_out0, pll_d2, pll_d2_out0, 8892cb5efefSPeter De Schrijver pll_u, pll_u_480M, pll_u_60M, pll_u_48M, pll_u_12M, pll_x, pll_x_out0, 8902cb5efefSPeter De Schrijver pll_re_vco, pll_re_out, pll_e_out0, spdif_in_sync, i2s0_sync, 8912cb5efefSPeter De Schrijver i2s1_sync, i2s2_sync, i2s3_sync, i2s4_sync, vimclk_sync, audio0, 8922cb5efefSPeter De Schrijver audio1, audio2, audio3, audio4, spdif, clk_out_1, clk_out_2, clk_out_3, 893964ea475SStephen Warren blink, xusb_host_src = 252, xusb_falcon_src, xusb_fs_src, xusb_ss_src, 8942cb5efefSPeter De Schrijver xusb_dev_src, xusb_dev, xusb_hs_src, sclk, hclk, pclk, cclk_g, cclk_lp, 8959e60121fSPaul Walmsley dfll_ref = 264, dfll_soc, 8962cb5efefSPeter De Schrijver 8972cb5efefSPeter De Schrijver /* Mux clocks */ 8982cb5efefSPeter De Schrijver 8992cb5efefSPeter De Schrijver audio0_mux = 300, audio1_mux, audio2_mux, audio3_mux, audio4_mux, 9002cb5efefSPeter De Schrijver spdif_mux, clk_out_1_mux, clk_out_2_mux, clk_out_3_mux, dsia_mux, 9012cb5efefSPeter De Schrijver dsib_mux, clk_max, 9022cb5efefSPeter De Schrijver }; 9032cb5efefSPeter De Schrijver 9042cb5efefSPeter De Schrijver struct utmi_clk_param { 9052cb5efefSPeter De Schrijver /* Oscillator Frequency in KHz */ 9062cb5efefSPeter De Schrijver u32 osc_frequency; 9072cb5efefSPeter De Schrijver /* UTMIP PLL Enable Delay Count */ 9082cb5efefSPeter De Schrijver u8 enable_delay_count; 9092cb5efefSPeter De Schrijver /* UTMIP PLL Stable count */ 9102cb5efefSPeter De Schrijver u8 stable_count; 9112cb5efefSPeter De Schrijver /* UTMIP PLL Active delay count */ 9122cb5efefSPeter De Schrijver u8 active_delay_count; 9132cb5efefSPeter De Schrijver /* UTMIP PLL Xtal frequency count */ 9142cb5efefSPeter De Schrijver u8 xtal_freq_count; 9152cb5efefSPeter De Schrijver }; 9162cb5efefSPeter De Schrijver 9172cb5efefSPeter De Schrijver static const struct utmi_clk_param utmi_parameters[] = { 9182cb5efefSPeter De Schrijver {.osc_frequency = 13000000, .enable_delay_count = 0x02, 9192cb5efefSPeter De Schrijver .stable_count = 0x33, .active_delay_count = 0x05, 9202cb5efefSPeter De Schrijver .xtal_freq_count = 0x7F}, 9212cb5efefSPeter De Schrijver {.osc_frequency = 19200000, .enable_delay_count = 0x03, 9222cb5efefSPeter De Schrijver .stable_count = 0x4B, .active_delay_count = 0x06, 9232cb5efefSPeter De Schrijver .xtal_freq_count = 0xBB}, 9242cb5efefSPeter De Schrijver {.osc_frequency = 12000000, .enable_delay_count = 0x02, 9252cb5efefSPeter De Schrijver .stable_count = 0x2F, .active_delay_count = 0x04, 9262cb5efefSPeter De Schrijver .xtal_freq_count = 0x76}, 9272cb5efefSPeter De Schrijver {.osc_frequency = 26000000, .enable_delay_count = 0x04, 9282cb5efefSPeter De Schrijver .stable_count = 0x66, .active_delay_count = 0x09, 9292cb5efefSPeter De Schrijver .xtal_freq_count = 0xFE}, 9302cb5efefSPeter De Schrijver {.osc_frequency = 16800000, .enable_delay_count = 0x03, 9312cb5efefSPeter De Schrijver .stable_count = 0x41, .active_delay_count = 0x0A, 9322cb5efefSPeter De Schrijver .xtal_freq_count = 0xA4}, 9332cb5efefSPeter De Schrijver }; 9342cb5efefSPeter De Schrijver 9352cb5efefSPeter De Schrijver /* peripheral mux definitions */ 9362cb5efefSPeter De Schrijver 9372cb5efefSPeter De Schrijver #define MUX_I2S_SPDIF(_id) \ 9382cb5efefSPeter De Schrijver static const char *mux_pllaout0_##_id##_2x_pllp_clkm[] = { "pll_a_out0", \ 9392cb5efefSPeter De Schrijver #_id, "pll_p",\ 9402cb5efefSPeter De Schrijver "clk_m"}; 9412cb5efefSPeter De Schrijver MUX_I2S_SPDIF(audio0) 9422cb5efefSPeter De Schrijver MUX_I2S_SPDIF(audio1) 9432cb5efefSPeter De Schrijver MUX_I2S_SPDIF(audio2) 9442cb5efefSPeter De Schrijver MUX_I2S_SPDIF(audio3) 9452cb5efefSPeter De Schrijver MUX_I2S_SPDIF(audio4) 9462cb5efefSPeter De Schrijver MUX_I2S_SPDIF(audio) 9472cb5efefSPeter De Schrijver 9482cb5efefSPeter De Schrijver #define mux_pllaout0_audio0_2x_pllp_clkm_idx NULL 9492cb5efefSPeter De Schrijver #define mux_pllaout0_audio1_2x_pllp_clkm_idx NULL 9502cb5efefSPeter De Schrijver #define mux_pllaout0_audio2_2x_pllp_clkm_idx NULL 9512cb5efefSPeter De Schrijver #define mux_pllaout0_audio3_2x_pllp_clkm_idx NULL 9522cb5efefSPeter De Schrijver #define mux_pllaout0_audio4_2x_pllp_clkm_idx NULL 9532cb5efefSPeter De Schrijver #define mux_pllaout0_audio_2x_pllp_clkm_idx NULL 9542cb5efefSPeter De Schrijver 9552cb5efefSPeter De Schrijver static const char *mux_pllp_pllc_pllm_clkm[] = { 9562cb5efefSPeter De Schrijver "pll_p", "pll_c", "pll_m", "clk_m" 9572cb5efefSPeter De Schrijver }; 9582cb5efefSPeter De Schrijver #define mux_pllp_pllc_pllm_clkm_idx NULL 9592cb5efefSPeter De Schrijver 9602cb5efefSPeter De Schrijver static const char *mux_pllp_pllc_pllm[] = { "pll_p", "pll_c", "pll_m" }; 9612cb5efefSPeter De Schrijver #define mux_pllp_pllc_pllm_idx NULL 9622cb5efefSPeter De Schrijver 9632cb5efefSPeter De Schrijver static const char *mux_pllp_pllc_clk32_clkm[] = { 9642cb5efefSPeter De Schrijver "pll_p", "pll_c", "clk_32k", "clk_m" 9652cb5efefSPeter De Schrijver }; 9662cb5efefSPeter De Schrijver #define mux_pllp_pllc_clk32_clkm_idx NULL 9672cb5efefSPeter De Schrijver 9682cb5efefSPeter De Schrijver static const char *mux_plla_pllc_pllp_clkm[] = { 9692cb5efefSPeter De Schrijver "pll_a_out0", "pll_c", "pll_p", "clk_m" 9702cb5efefSPeter De Schrijver }; 9712cb5efefSPeter De Schrijver #define mux_plla_pllc_pllp_clkm_idx mux_pllp_pllc_pllm_clkm_idx 9722cb5efefSPeter De Schrijver 9732cb5efefSPeter De Schrijver static const char *mux_pllp_pllc2_c_c3_pllm_clkm[] = { 9742cb5efefSPeter De Schrijver "pll_p", "pll_c2", "pll_c", "pll_c3", "pll_m", "clk_m" 9752cb5efefSPeter De Schrijver }; 9762cb5efefSPeter De Schrijver static u32 mux_pllp_pllc2_c_c3_pllm_clkm_idx[] = { 9772cb5efefSPeter De Schrijver [0] = 0, [1] = 1, [2] = 2, [3] = 3, [4] = 4, [5] = 6, 9782cb5efefSPeter De Schrijver }; 9792cb5efefSPeter De Schrijver 9802cb5efefSPeter De Schrijver static const char *mux_pllp_clkm[] = { 9812cb5efefSPeter De Schrijver "pll_p", "clk_m" 9822cb5efefSPeter De Schrijver }; 9832cb5efefSPeter De Schrijver static u32 mux_pllp_clkm_idx[] = { 9842cb5efefSPeter De Schrijver [0] = 0, [1] = 3, 9852cb5efefSPeter De Schrijver }; 9862cb5efefSPeter De Schrijver 9872cb5efefSPeter De Schrijver static const char *mux_pllm_pllc2_c_c3_pllp_plla[] = { 9882cb5efefSPeter De Schrijver "pll_m", "pll_c2", "pll_c", "pll_c3", "pll_p", "pll_a_out0" 9892cb5efefSPeter De Schrijver }; 9902cb5efefSPeter De Schrijver #define mux_pllm_pllc2_c_c3_pllp_plla_idx mux_pllp_pllc2_c_c3_pllm_clkm_idx 9912cb5efefSPeter De Schrijver 9922cb5efefSPeter De Schrijver static const char *mux_pllp_pllm_plld_plla_pllc_plld2_clkm[] = { 9932cb5efefSPeter De Schrijver "pll_p", "pll_m", "pll_d_out0", "pll_a_out0", "pll_c", 9942cb5efefSPeter De Schrijver "pll_d2_out0", "clk_m" 9952cb5efefSPeter De Schrijver }; 9962cb5efefSPeter De Schrijver #define mux_pllp_pllm_plld_plla_pllc_plld2_clkm_idx NULL 9972cb5efefSPeter De Schrijver 9982cb5efefSPeter De Schrijver static const char *mux_pllm_pllc_pllp_plla[] = { 9992cb5efefSPeter De Schrijver "pll_m", "pll_c", "pll_p", "pll_a_out0" 10002cb5efefSPeter De Schrijver }; 10012cb5efefSPeter De Schrijver #define mux_pllm_pllc_pllp_plla_idx mux_pllp_pllc_pllm_clkm_idx 10022cb5efefSPeter De Schrijver 10032cb5efefSPeter De Schrijver static const char *mux_pllp_pllc_clkm[] = { 10042cb5efefSPeter De Schrijver "pll_p", "pll_c", "pll_m" 10052cb5efefSPeter De Schrijver }; 10062cb5efefSPeter De Schrijver static u32 mux_pllp_pllc_clkm_idx[] = { 10072cb5efefSPeter De Schrijver [0] = 0, [1] = 1, [2] = 3, 10082cb5efefSPeter De Schrijver }; 10092cb5efefSPeter De Schrijver 10102cb5efefSPeter De Schrijver static const char *mux_pllp_pllc_clkm_clk32[] = { 10112cb5efefSPeter De Schrijver "pll_p", "pll_c", "clk_m", "clk_32k" 10122cb5efefSPeter De Schrijver }; 10132cb5efefSPeter De Schrijver #define mux_pllp_pllc_clkm_clk32_idx NULL 10142cb5efefSPeter De Schrijver 10152cb5efefSPeter De Schrijver static const char *mux_plla_clk32_pllp_clkm_plle[] = { 10162cb5efefSPeter De Schrijver "pll_a_out0", "clk_32k", "pll_p", "clk_m", "pll_e_out0" 10172cb5efefSPeter De Schrijver }; 10182cb5efefSPeter De Schrijver #define mux_plla_clk32_pllp_clkm_plle_idx NULL 10192cb5efefSPeter De Schrijver 10202cb5efefSPeter De Schrijver static const char *mux_clkm_pllp_pllc_pllre[] = { 10212cb5efefSPeter De Schrijver "clk_m", "pll_p", "pll_c", "pll_re_out" 10222cb5efefSPeter De Schrijver }; 10232cb5efefSPeter De Schrijver static u32 mux_clkm_pllp_pllc_pllre_idx[] = { 10242cb5efefSPeter De Schrijver [0] = 0, [1] = 1, [2] = 3, [3] = 5, 10252cb5efefSPeter De Schrijver }; 10262cb5efefSPeter De Schrijver 10272cb5efefSPeter De Schrijver static const char *mux_clkm_48M_pllp_480M[] = { 10282cb5efefSPeter De Schrijver "clk_m", "pll_u_48M", "pll_p", "pll_u_480M" 10292cb5efefSPeter De Schrijver }; 10302cb5efefSPeter De Schrijver #define mux_clkm_48M_pllp_480M_idx NULL 10312cb5efefSPeter De Schrijver 10322cb5efefSPeter De Schrijver static const char *mux_clkm_pllre_clk32_480M_pllc_ref[] = { 10332cb5efefSPeter De Schrijver "clk_m", "pll_re_out", "clk_32k", "pll_u_480M", "pll_c", "pll_ref" 10342cb5efefSPeter De Schrijver }; 10352cb5efefSPeter De Schrijver static u32 mux_clkm_pllre_clk32_480M_pllc_ref_idx[] = { 10362cb5efefSPeter De Schrijver [0] = 0, [1] = 1, [2] = 3, [3] = 3, [4] = 4, [5] = 7, 10372cb5efefSPeter De Schrijver }; 10382cb5efefSPeter De Schrijver 10392cb5efefSPeter De Schrijver static const char *mux_plld_out0_plld2_out0[] = { 10402cb5efefSPeter De Schrijver "pll_d_out0", "pll_d2_out0", 10412cb5efefSPeter De Schrijver }; 10422cb5efefSPeter De Schrijver #define mux_plld_out0_plld2_out0_idx NULL 10432cb5efefSPeter De Schrijver 10442cb5efefSPeter De Schrijver static const char *mux_d_audio_clk[] = { 10452cb5efefSPeter De Schrijver "pll_a_out0", "pll_p", "clk_m", "spdif_in_sync", "i2s0_sync", 10462cb5efefSPeter De Schrijver "i2s1_sync", "i2s2_sync", "i2s3_sync", "i2s4_sync", "vimclk_sync", 10472cb5efefSPeter De Schrijver }; 10482cb5efefSPeter De Schrijver static u32 mux_d_audio_clk_idx[] = { 10492cb5efefSPeter De Schrijver [0] = 0, [1] = 0x8000, [2] = 0xc000, [3] = 0xE000, [4] = 0xE001, 10502cb5efefSPeter De Schrijver [5] = 0xE002, [6] = 0xE003, [7] = 0xE004, [8] = 0xE005, [9] = 0xE007, 10512cb5efefSPeter De Schrijver }; 10522cb5efefSPeter De Schrijver 10532cb5efefSPeter De Schrijver static const char *mux_pllmcp_clkm[] = { 10542cb5efefSPeter De Schrijver "pll_m_out0", "pll_c_out0", "pll_p_out0", "clk_m", "pll_m_ud", 10552cb5efefSPeter De Schrijver }; 10562cb5efefSPeter De Schrijver 10572cb5efefSPeter De Schrijver static const struct clk_div_table pll_re_div_table[] = { 10582cb5efefSPeter De Schrijver { .val = 0, .div = 1 }, 10592cb5efefSPeter De Schrijver { .val = 1, .div = 2 }, 10602cb5efefSPeter De Schrijver { .val = 2, .div = 3 }, 10612cb5efefSPeter De Schrijver { .val = 3, .div = 4 }, 10622cb5efefSPeter De Schrijver { .val = 4, .div = 5 }, 10632cb5efefSPeter De Schrijver { .val = 5, .div = 6 }, 10642cb5efefSPeter De Schrijver { .val = 0, .div = 0 }, 10652cb5efefSPeter De Schrijver }; 10662cb5efefSPeter De Schrijver 10672cb5efefSPeter De Schrijver static struct clk *clks[clk_max]; 10682cb5efefSPeter De Schrijver static struct clk_onecell_data clk_data; 10692cb5efefSPeter De Schrijver 10702cb5efefSPeter De Schrijver static unsigned long osc_freq; 10712cb5efefSPeter De Schrijver static unsigned long pll_ref_freq; 10722cb5efefSPeter De Schrijver 10732cb5efefSPeter De Schrijver static int __init tegra114_osc_clk_init(void __iomem *clk_base) 10742cb5efefSPeter De Schrijver { 10752cb5efefSPeter De Schrijver struct clk *clk; 10762cb5efefSPeter De Schrijver u32 val, pll_ref_div; 10772cb5efefSPeter De Schrijver 10782cb5efefSPeter De Schrijver val = readl_relaxed(clk_base + OSC_CTRL); 10792cb5efefSPeter De Schrijver 10802cb5efefSPeter De Schrijver osc_freq = tegra114_input_freq[val >> OSC_CTRL_OSC_FREQ_SHIFT]; 10812cb5efefSPeter De Schrijver if (!osc_freq) { 10822cb5efefSPeter De Schrijver WARN_ON(1); 10832cb5efefSPeter De Schrijver return -EINVAL; 10842cb5efefSPeter De Schrijver } 10852cb5efefSPeter De Schrijver 10862cb5efefSPeter De Schrijver /* clk_m */ 10872cb5efefSPeter De Schrijver clk = clk_register_fixed_rate(NULL, "clk_m", NULL, CLK_IS_ROOT, 10882cb5efefSPeter De Schrijver osc_freq); 10892cb5efefSPeter De Schrijver clk_register_clkdev(clk, "clk_m", NULL); 10902cb5efefSPeter De Schrijver clks[clk_m] = clk; 10912cb5efefSPeter De Schrijver 10922cb5efefSPeter De Schrijver /* pll_ref */ 10932cb5efefSPeter De Schrijver val = (val >> OSC_CTRL_PLL_REF_DIV_SHIFT) & 3; 10942cb5efefSPeter De Schrijver pll_ref_div = 1 << val; 10952cb5efefSPeter De Schrijver clk = clk_register_fixed_factor(NULL, "pll_ref", "clk_m", 10962cb5efefSPeter De Schrijver CLK_SET_RATE_PARENT, 1, pll_ref_div); 10972cb5efefSPeter De Schrijver clk_register_clkdev(clk, "pll_ref", NULL); 10982cb5efefSPeter De Schrijver clks[pll_ref] = clk; 10992cb5efefSPeter De Schrijver 11002cb5efefSPeter De Schrijver pll_ref_freq = osc_freq / pll_ref_div; 11012cb5efefSPeter De Schrijver 11022cb5efefSPeter De Schrijver return 0; 11032cb5efefSPeter De Schrijver } 11042cb5efefSPeter De Schrijver 11052cb5efefSPeter De Schrijver static void __init tegra114_fixed_clk_init(void __iomem *clk_base) 11062cb5efefSPeter De Schrijver { 11072cb5efefSPeter De Schrijver struct clk *clk; 11082cb5efefSPeter De Schrijver 11092cb5efefSPeter De Schrijver /* clk_32k */ 11102cb5efefSPeter De Schrijver clk = clk_register_fixed_rate(NULL, "clk_32k", NULL, CLK_IS_ROOT, 11112cb5efefSPeter De Schrijver 32768); 11122cb5efefSPeter De Schrijver clk_register_clkdev(clk, "clk_32k", NULL); 11132cb5efefSPeter De Schrijver clks[clk_32k] = clk; 11142cb5efefSPeter De Schrijver 11152cb5efefSPeter De Schrijver /* clk_m_div2 */ 11162cb5efefSPeter De Schrijver clk = clk_register_fixed_factor(NULL, "clk_m_div2", "clk_m", 11172cb5efefSPeter De Schrijver CLK_SET_RATE_PARENT, 1, 2); 11182cb5efefSPeter De Schrijver clk_register_clkdev(clk, "clk_m_div2", NULL); 11192cb5efefSPeter De Schrijver clks[clk_m_div2] = clk; 11202cb5efefSPeter De Schrijver 11212cb5efefSPeter De Schrijver /* clk_m_div4 */ 11222cb5efefSPeter De Schrijver clk = clk_register_fixed_factor(NULL, "clk_m_div4", "clk_m", 11232cb5efefSPeter De Schrijver CLK_SET_RATE_PARENT, 1, 4); 11242cb5efefSPeter De Schrijver clk_register_clkdev(clk, "clk_m_div4", NULL); 11252cb5efefSPeter De Schrijver clks[clk_m_div4] = clk; 11262cb5efefSPeter De Schrijver 11272cb5efefSPeter De Schrijver } 11282cb5efefSPeter De Schrijver 11292cb5efefSPeter De Schrijver static __init void tegra114_utmi_param_configure(void __iomem *clk_base) 11302cb5efefSPeter De Schrijver { 11312cb5efefSPeter De Schrijver u32 reg; 11322cb5efefSPeter De Schrijver int i; 11332cb5efefSPeter De Schrijver 11342cb5efefSPeter De Schrijver for (i = 0; i < ARRAY_SIZE(utmi_parameters); i++) { 11352cb5efefSPeter De Schrijver if (osc_freq == utmi_parameters[i].osc_frequency) 11362cb5efefSPeter De Schrijver break; 11372cb5efefSPeter De Schrijver } 11382cb5efefSPeter De Schrijver 11392cb5efefSPeter De Schrijver if (i >= ARRAY_SIZE(utmi_parameters)) { 11402cb5efefSPeter De Schrijver pr_err("%s: Unexpected oscillator freq %lu\n", __func__, 11412cb5efefSPeter De Schrijver osc_freq); 11422cb5efefSPeter De Schrijver return; 11432cb5efefSPeter De Schrijver } 11442cb5efefSPeter De Schrijver 11452cb5efefSPeter De Schrijver reg = readl_relaxed(clk_base + UTMIP_PLL_CFG2); 11462cb5efefSPeter De Schrijver 11472cb5efefSPeter De Schrijver /* Program UTMIP PLL stable and active counts */ 11482cb5efefSPeter De Schrijver /* [FIXME] arclk_rst.h says WRONG! This should be 1ms -> 0x50 Check! */ 11492cb5efefSPeter De Schrijver reg &= ~UTMIP_PLL_CFG2_STABLE_COUNT(~0); 11502cb5efefSPeter De Schrijver reg |= UTMIP_PLL_CFG2_STABLE_COUNT(utmi_parameters[i].stable_count); 11512cb5efefSPeter De Schrijver 11522cb5efefSPeter De Schrijver reg &= ~UTMIP_PLL_CFG2_ACTIVE_DLY_COUNT(~0); 11532cb5efefSPeter De Schrijver 11542cb5efefSPeter De Schrijver reg |= UTMIP_PLL_CFG2_ACTIVE_DLY_COUNT(utmi_parameters[i]. 11552cb5efefSPeter De Schrijver active_delay_count); 11562cb5efefSPeter De Schrijver 11572cb5efefSPeter De Schrijver /* Remove power downs from UTMIP PLL control bits */ 11582cb5efefSPeter De Schrijver reg &= ~UTMIP_PLL_CFG2_FORCE_PD_SAMP_A_POWERDOWN; 11592cb5efefSPeter De Schrijver reg &= ~UTMIP_PLL_CFG2_FORCE_PD_SAMP_B_POWERDOWN; 11602cb5efefSPeter De Schrijver reg &= ~UTMIP_PLL_CFG2_FORCE_PD_SAMP_C_POWERDOWN; 11612cb5efefSPeter De Schrijver 11622cb5efefSPeter De Schrijver writel_relaxed(reg, clk_base + UTMIP_PLL_CFG2); 11632cb5efefSPeter De Schrijver 11642cb5efefSPeter De Schrijver /* Program UTMIP PLL delay and oscillator frequency counts */ 11652cb5efefSPeter De Schrijver reg = readl_relaxed(clk_base + UTMIP_PLL_CFG1); 11662cb5efefSPeter De Schrijver reg &= ~UTMIP_PLL_CFG1_ENABLE_DLY_COUNT(~0); 11672cb5efefSPeter De Schrijver 11682cb5efefSPeter De Schrijver reg |= UTMIP_PLL_CFG1_ENABLE_DLY_COUNT(utmi_parameters[i]. 11692cb5efefSPeter De Schrijver enable_delay_count); 11702cb5efefSPeter De Schrijver 11712cb5efefSPeter De Schrijver reg &= ~UTMIP_PLL_CFG1_XTAL_FREQ_COUNT(~0); 11722cb5efefSPeter De Schrijver reg |= UTMIP_PLL_CFG1_XTAL_FREQ_COUNT(utmi_parameters[i]. 11732cb5efefSPeter De Schrijver xtal_freq_count); 11742cb5efefSPeter De Schrijver 11752cb5efefSPeter De Schrijver /* Remove power downs from UTMIP PLL control bits */ 11762cb5efefSPeter De Schrijver reg &= ~UTMIP_PLL_CFG1_FORCE_PLL_ENABLE_POWERDOWN; 11772cb5efefSPeter De Schrijver reg &= ~UTMIP_PLL_CFG1_FORCE_PLL_ACTIVE_POWERDOWN; 11782cb5efefSPeter De Schrijver reg &= ~UTMIP_PLL_CFG1_FORCE_PLLU_POWERUP; 11792cb5efefSPeter De Schrijver reg &= ~UTMIP_PLL_CFG1_FORCE_PLLU_POWERDOWN; 11802cb5efefSPeter De Schrijver writel_relaxed(reg, clk_base + UTMIP_PLL_CFG1); 11812cb5efefSPeter De Schrijver 11822cb5efefSPeter De Schrijver /* Setup HW control of UTMIPLL */ 11832cb5efefSPeter De Schrijver reg = readl_relaxed(clk_base + UTMIPLL_HW_PWRDN_CFG0); 11842cb5efefSPeter De Schrijver reg |= UTMIPLL_HW_PWRDN_CFG0_USE_LOCKDET; 11852cb5efefSPeter De Schrijver reg &= ~UTMIPLL_HW_PWRDN_CFG0_CLK_ENABLE_SWCTL; 11862cb5efefSPeter De Schrijver reg |= UTMIPLL_HW_PWRDN_CFG0_SEQ_START_STATE; 11872cb5efefSPeter De Schrijver writel_relaxed(reg, clk_base + UTMIPLL_HW_PWRDN_CFG0); 11882cb5efefSPeter De Schrijver 11892cb5efefSPeter De Schrijver reg = readl_relaxed(clk_base + UTMIP_PLL_CFG1); 11902cb5efefSPeter De Schrijver reg &= ~UTMIP_PLL_CFG1_FORCE_PLL_ENABLE_POWERUP; 11912cb5efefSPeter De Schrijver reg &= ~UTMIP_PLL_CFG1_FORCE_PLL_ENABLE_POWERDOWN; 11922cb5efefSPeter De Schrijver writel_relaxed(reg, clk_base + UTMIP_PLL_CFG1); 11932cb5efefSPeter De Schrijver 11942cb5efefSPeter De Schrijver udelay(1); 11952cb5efefSPeter De Schrijver 11962cb5efefSPeter De Schrijver /* Setup SW override of UTMIPLL assuming USB2.0 11972cb5efefSPeter De Schrijver ports are assigned to USB2 */ 11982cb5efefSPeter De Schrijver reg = readl_relaxed(clk_base + UTMIPLL_HW_PWRDN_CFG0); 11992cb5efefSPeter De Schrijver reg |= UTMIPLL_HW_PWRDN_CFG0_IDDQ_SWCTL; 12002cb5efefSPeter De Schrijver reg &= ~UTMIPLL_HW_PWRDN_CFG0_IDDQ_OVERRIDE; 12012cb5efefSPeter De Schrijver writel_relaxed(reg, clk_base + UTMIPLL_HW_PWRDN_CFG0); 12022cb5efefSPeter De Schrijver 12032cb5efefSPeter De Schrijver udelay(1); 12042cb5efefSPeter De Schrijver 12052cb5efefSPeter De Schrijver /* Enable HW control UTMIPLL */ 12062cb5efefSPeter De Schrijver reg = readl_relaxed(clk_base + UTMIPLL_HW_PWRDN_CFG0); 12072cb5efefSPeter De Schrijver reg |= UTMIPLL_HW_PWRDN_CFG0_SEQ_ENABLE; 12082cb5efefSPeter De Schrijver writel_relaxed(reg, clk_base + UTMIPLL_HW_PWRDN_CFG0); 12092cb5efefSPeter De Schrijver } 12102cb5efefSPeter De Schrijver 12112cb5efefSPeter De Schrijver static void __init _clip_vco_min(struct tegra_clk_pll_params *pll_params) 12122cb5efefSPeter De Schrijver { 12132cb5efefSPeter De Schrijver pll_params->vco_min = 12142cb5efefSPeter De Schrijver DIV_ROUND_UP(pll_params->vco_min, pll_ref_freq) * pll_ref_freq; 12152cb5efefSPeter De Schrijver } 12162cb5efefSPeter De Schrijver 12172cb5efefSPeter De Schrijver static int __init _setup_dynamic_ramp(struct tegra_clk_pll_params *pll_params, 12182cb5efefSPeter De Schrijver void __iomem *clk_base) 12192cb5efefSPeter De Schrijver { 12202cb5efefSPeter De Schrijver u32 val; 12212cb5efefSPeter De Schrijver u32 step_a, step_b; 12222cb5efefSPeter De Schrijver 12232cb5efefSPeter De Schrijver switch (pll_ref_freq) { 12242cb5efefSPeter De Schrijver case 12000000: 12252cb5efefSPeter De Schrijver case 13000000: 12262cb5efefSPeter De Schrijver case 26000000: 12272cb5efefSPeter De Schrijver step_a = 0x2B; 12282cb5efefSPeter De Schrijver step_b = 0x0B; 12292cb5efefSPeter De Schrijver break; 12302cb5efefSPeter De Schrijver case 16800000: 12312cb5efefSPeter De Schrijver step_a = 0x1A; 12322cb5efefSPeter De Schrijver step_b = 0x09; 12332cb5efefSPeter De Schrijver break; 12342cb5efefSPeter De Schrijver case 19200000: 12352cb5efefSPeter De Schrijver step_a = 0x12; 12362cb5efefSPeter De Schrijver step_b = 0x08; 12372cb5efefSPeter De Schrijver break; 12382cb5efefSPeter De Schrijver default: 12392cb5efefSPeter De Schrijver pr_err("%s: Unexpected reference rate %lu\n", 12402cb5efefSPeter De Schrijver __func__, pll_ref_freq); 12412cb5efefSPeter De Schrijver WARN_ON(1); 12422cb5efefSPeter De Schrijver return -EINVAL; 12432cb5efefSPeter De Schrijver } 12442cb5efefSPeter De Schrijver 12452cb5efefSPeter De Schrijver val = step_a << pll_params->stepa_shift; 12462cb5efefSPeter De Schrijver val |= step_b << pll_params->stepb_shift; 12472cb5efefSPeter De Schrijver writel_relaxed(val, clk_base + pll_params->dyn_ramp_reg); 12482cb5efefSPeter De Schrijver 12492cb5efefSPeter De Schrijver return 0; 12502cb5efefSPeter De Schrijver } 12512cb5efefSPeter De Schrijver 12522cb5efefSPeter De Schrijver static void __init _init_iddq(struct tegra_clk_pll_params *pll_params, 12532cb5efefSPeter De Schrijver void __iomem *clk_base) 12542cb5efefSPeter De Schrijver { 12552cb5efefSPeter De Schrijver u32 val, val_iddq; 12562cb5efefSPeter De Schrijver 12572cb5efefSPeter De Schrijver val = readl_relaxed(clk_base + pll_params->base_reg); 12582cb5efefSPeter De Schrijver val_iddq = readl_relaxed(clk_base + pll_params->iddq_reg); 12592cb5efefSPeter De Schrijver 12602cb5efefSPeter De Schrijver if (val & BIT(30)) 12612cb5efefSPeter De Schrijver WARN_ON(val_iddq & BIT(pll_params->iddq_bit_idx)); 12622cb5efefSPeter De Schrijver else { 12632cb5efefSPeter De Schrijver val_iddq |= BIT(pll_params->iddq_bit_idx); 12642cb5efefSPeter De Schrijver writel_relaxed(val_iddq, clk_base + pll_params->iddq_reg); 12652cb5efefSPeter De Schrijver } 12662cb5efefSPeter De Schrijver } 12672cb5efefSPeter De Schrijver 12682cb5efefSPeter De Schrijver static void __init tegra114_pll_init(void __iomem *clk_base, 12692cb5efefSPeter De Schrijver void __iomem *pmc) 12702cb5efefSPeter De Schrijver { 12712cb5efefSPeter De Schrijver u32 val; 12722cb5efefSPeter De Schrijver struct clk *clk; 12732cb5efefSPeter De Schrijver 12742cb5efefSPeter De Schrijver /* PLLC */ 12752cb5efefSPeter De Schrijver _clip_vco_min(&pll_c_params); 12762cb5efefSPeter De Schrijver if (_setup_dynamic_ramp(&pll_c_params, clk_base) >= 0) { 12772cb5efefSPeter De Schrijver _init_iddq(&pll_c_params, clk_base); 12782cb5efefSPeter De Schrijver clk = tegra_clk_register_pllxc("pll_c", "pll_ref", clk_base, 12792cb5efefSPeter De Schrijver pmc, 0, 0, &pll_c_params, TEGRA_PLL_USE_LOCK, 12802cb5efefSPeter De Schrijver pll_c_freq_table, NULL); 12812cb5efefSPeter De Schrijver clk_register_clkdev(clk, "pll_c", NULL); 12822cb5efefSPeter De Schrijver clks[pll_c] = clk; 12832cb5efefSPeter De Schrijver 12842cb5efefSPeter De Schrijver /* PLLC_OUT1 */ 12852cb5efefSPeter De Schrijver clk = tegra_clk_register_divider("pll_c_out1_div", "pll_c", 12862cb5efefSPeter De Schrijver clk_base + PLLC_OUT, 0, TEGRA_DIVIDER_ROUND_UP, 12872cb5efefSPeter De Schrijver 8, 8, 1, NULL); 12882cb5efefSPeter De Schrijver clk = tegra_clk_register_pll_out("pll_c_out1", "pll_c_out1_div", 12892cb5efefSPeter De Schrijver clk_base + PLLC_OUT, 1, 0, 12902cb5efefSPeter De Schrijver CLK_SET_RATE_PARENT, 0, NULL); 12912cb5efefSPeter De Schrijver clk_register_clkdev(clk, "pll_c_out1", NULL); 12922cb5efefSPeter De Schrijver clks[pll_c_out1] = clk; 12932cb5efefSPeter De Schrijver } 12942cb5efefSPeter De Schrijver 12952cb5efefSPeter De Schrijver /* PLLC2 */ 12962cb5efefSPeter De Schrijver _clip_vco_min(&pll_c2_params); 12972cb5efefSPeter De Schrijver clk = tegra_clk_register_pllc("pll_c2", "pll_ref", clk_base, pmc, 0, 0, 12982cb5efefSPeter De Schrijver &pll_c2_params, TEGRA_PLL_USE_LOCK, 12992cb5efefSPeter De Schrijver pll_cx_freq_table, NULL); 13002cb5efefSPeter De Schrijver clk_register_clkdev(clk, "pll_c2", NULL); 13012cb5efefSPeter De Schrijver clks[pll_c2] = clk; 13022cb5efefSPeter De Schrijver 13032cb5efefSPeter De Schrijver /* PLLC3 */ 13042cb5efefSPeter De Schrijver _clip_vco_min(&pll_c3_params); 13052cb5efefSPeter De Schrijver clk = tegra_clk_register_pllc("pll_c3", "pll_ref", clk_base, pmc, 0, 0, 13062cb5efefSPeter De Schrijver &pll_c3_params, TEGRA_PLL_USE_LOCK, 13072cb5efefSPeter De Schrijver pll_cx_freq_table, NULL); 13082cb5efefSPeter De Schrijver clk_register_clkdev(clk, "pll_c3", NULL); 13092cb5efefSPeter De Schrijver clks[pll_c3] = clk; 13102cb5efefSPeter De Schrijver 13112cb5efefSPeter De Schrijver /* PLLP */ 13122cb5efefSPeter De Schrijver clk = tegra_clk_register_pll("pll_p", "pll_ref", clk_base, pmc, 0, 13132cb5efefSPeter De Schrijver 408000000, &pll_p_params, 13142cb5efefSPeter De Schrijver TEGRA_PLL_FIXED | TEGRA_PLL_USE_LOCK, 13152cb5efefSPeter De Schrijver pll_p_freq_table, NULL); 13162cb5efefSPeter De Schrijver clk_register_clkdev(clk, "pll_p", NULL); 13172cb5efefSPeter De Schrijver clks[pll_p] = clk; 13182cb5efefSPeter De Schrijver 13192cb5efefSPeter De Schrijver /* PLLP_OUT1 */ 13202cb5efefSPeter De Schrijver clk = tegra_clk_register_divider("pll_p_out1_div", "pll_p", 13212cb5efefSPeter De Schrijver clk_base + PLLP_OUTA, 0, TEGRA_DIVIDER_FIXED | 13222cb5efefSPeter De Schrijver TEGRA_DIVIDER_ROUND_UP, 8, 8, 1, &pll_div_lock); 13232cb5efefSPeter De Schrijver clk = tegra_clk_register_pll_out("pll_p_out1", "pll_p_out1_div", 13242cb5efefSPeter De Schrijver clk_base + PLLP_OUTA, 1, 0, 13252cb5efefSPeter De Schrijver CLK_IGNORE_UNUSED | CLK_SET_RATE_PARENT, 0, 13262cb5efefSPeter De Schrijver &pll_div_lock); 13272cb5efefSPeter De Schrijver clk_register_clkdev(clk, "pll_p_out1", NULL); 13282cb5efefSPeter De Schrijver clks[pll_p_out1] = clk; 13292cb5efefSPeter De Schrijver 13302cb5efefSPeter De Schrijver /* PLLP_OUT2 */ 13312cb5efefSPeter De Schrijver clk = tegra_clk_register_divider("pll_p_out2_div", "pll_p", 13322cb5efefSPeter De Schrijver clk_base + PLLP_OUTA, 0, TEGRA_DIVIDER_FIXED | 1333c388eee2SPeter De Schrijver TEGRA_DIVIDER_ROUND_UP | TEGRA_DIVIDER_INT, 24, 1334c388eee2SPeter De Schrijver 8, 1, &pll_div_lock); 13352cb5efefSPeter De Schrijver clk = tegra_clk_register_pll_out("pll_p_out2", "pll_p_out2_div", 13362cb5efefSPeter De Schrijver clk_base + PLLP_OUTA, 17, 16, 13372cb5efefSPeter De Schrijver CLK_IGNORE_UNUSED | CLK_SET_RATE_PARENT, 0, 13382cb5efefSPeter De Schrijver &pll_div_lock); 13392cb5efefSPeter De Schrijver clk_register_clkdev(clk, "pll_p_out2", NULL); 13402cb5efefSPeter De Schrijver clks[pll_p_out2] = clk; 13412cb5efefSPeter De Schrijver 13422cb5efefSPeter De Schrijver /* PLLP_OUT3 */ 13432cb5efefSPeter De Schrijver clk = tegra_clk_register_divider("pll_p_out3_div", "pll_p", 13442cb5efefSPeter De Schrijver clk_base + PLLP_OUTB, 0, TEGRA_DIVIDER_FIXED | 13452cb5efefSPeter De Schrijver TEGRA_DIVIDER_ROUND_UP, 8, 8, 1, &pll_div_lock); 13462cb5efefSPeter De Schrijver clk = tegra_clk_register_pll_out("pll_p_out3", "pll_p_out3_div", 13472cb5efefSPeter De Schrijver clk_base + PLLP_OUTB, 1, 0, 13482cb5efefSPeter De Schrijver CLK_IGNORE_UNUSED | CLK_SET_RATE_PARENT, 0, 13492cb5efefSPeter De Schrijver &pll_div_lock); 13502cb5efefSPeter De Schrijver clk_register_clkdev(clk, "pll_p_out3", NULL); 13512cb5efefSPeter De Schrijver clks[pll_p_out3] = clk; 13522cb5efefSPeter De Schrijver 13532cb5efefSPeter De Schrijver /* PLLP_OUT4 */ 13542cb5efefSPeter De Schrijver clk = tegra_clk_register_divider("pll_p_out4_div", "pll_p", 13552cb5efefSPeter De Schrijver clk_base + PLLP_OUTB, 0, TEGRA_DIVIDER_FIXED | 13562cb5efefSPeter De Schrijver TEGRA_DIVIDER_ROUND_UP, 24, 8, 1, 13572cb5efefSPeter De Schrijver &pll_div_lock); 13582cb5efefSPeter De Schrijver clk = tegra_clk_register_pll_out("pll_p_out4", "pll_p_out4_div", 13592cb5efefSPeter De Schrijver clk_base + PLLP_OUTB, 17, 16, 13602cb5efefSPeter De Schrijver CLK_IGNORE_UNUSED | CLK_SET_RATE_PARENT, 0, 13612cb5efefSPeter De Schrijver &pll_div_lock); 13622cb5efefSPeter De Schrijver clk_register_clkdev(clk, "pll_p_out4", NULL); 13632cb5efefSPeter De Schrijver clks[pll_p_out4] = clk; 13642cb5efefSPeter De Schrijver 13652cb5efefSPeter De Schrijver /* PLLM */ 13662cb5efefSPeter De Schrijver _clip_vco_min(&pll_m_params); 13672cb5efefSPeter De Schrijver clk = tegra_clk_register_pllm("pll_m", "pll_ref", clk_base, pmc, 13682cb5efefSPeter De Schrijver CLK_IGNORE_UNUSED | CLK_SET_RATE_GATE, 0, 13692cb5efefSPeter De Schrijver &pll_m_params, TEGRA_PLL_USE_LOCK, 13702cb5efefSPeter De Schrijver pll_m_freq_table, NULL); 13712cb5efefSPeter De Schrijver clk_register_clkdev(clk, "pll_m", NULL); 13722cb5efefSPeter De Schrijver clks[pll_m] = clk; 13732cb5efefSPeter De Schrijver 13742cb5efefSPeter De Schrijver /* PLLM_OUT1 */ 13752cb5efefSPeter De Schrijver clk = tegra_clk_register_divider("pll_m_out1_div", "pll_m", 13762cb5efefSPeter De Schrijver clk_base + PLLM_OUT, 0, TEGRA_DIVIDER_ROUND_UP, 13772cb5efefSPeter De Schrijver 8, 8, 1, NULL); 13782cb5efefSPeter De Schrijver clk = tegra_clk_register_pll_out("pll_m_out1", "pll_m_out1_div", 13792cb5efefSPeter De Schrijver clk_base + PLLM_OUT, 1, 0, CLK_IGNORE_UNUSED | 13802cb5efefSPeter De Schrijver CLK_SET_RATE_PARENT, 0, NULL); 13812cb5efefSPeter De Schrijver clk_register_clkdev(clk, "pll_m_out1", NULL); 13822cb5efefSPeter De Schrijver clks[pll_m_out1] = clk; 13832cb5efefSPeter De Schrijver 13842cb5efefSPeter De Schrijver /* PLLM_UD */ 13852cb5efefSPeter De Schrijver clk = clk_register_fixed_factor(NULL, "pll_m_ud", "pll_m", 13862cb5efefSPeter De Schrijver CLK_SET_RATE_PARENT, 1, 1); 13872cb5efefSPeter De Schrijver 13882cb5efefSPeter De Schrijver /* PLLX */ 13892cb5efefSPeter De Schrijver _clip_vco_min(&pll_x_params); 13902cb5efefSPeter De Schrijver if (_setup_dynamic_ramp(&pll_x_params, clk_base) >= 0) { 13912cb5efefSPeter De Schrijver _init_iddq(&pll_x_params, clk_base); 13922cb5efefSPeter De Schrijver clk = tegra_clk_register_pllxc("pll_x", "pll_ref", clk_base, 13932cb5efefSPeter De Schrijver pmc, CLK_IGNORE_UNUSED, 0, &pll_x_params, 13942cb5efefSPeter De Schrijver TEGRA_PLL_USE_LOCK, pll_x_freq_table, NULL); 13952cb5efefSPeter De Schrijver clk_register_clkdev(clk, "pll_x", NULL); 13962cb5efefSPeter De Schrijver clks[pll_x] = clk; 13972cb5efefSPeter De Schrijver } 13982cb5efefSPeter De Schrijver 13992cb5efefSPeter De Schrijver /* PLLX_OUT0 */ 14002cb5efefSPeter De Schrijver clk = clk_register_fixed_factor(NULL, "pll_x_out0", "pll_x", 14012cb5efefSPeter De Schrijver CLK_SET_RATE_PARENT, 1, 2); 14022cb5efefSPeter De Schrijver clk_register_clkdev(clk, "pll_x_out0", NULL); 14032cb5efefSPeter De Schrijver clks[pll_x_out0] = clk; 14042cb5efefSPeter De Schrijver 14052cb5efefSPeter De Schrijver /* PLLU */ 14062cb5efefSPeter De Schrijver val = readl(clk_base + pll_u_params.base_reg); 14072cb5efefSPeter De Schrijver val &= ~BIT(24); /* disable PLLU_OVERRIDE */ 14082cb5efefSPeter De Schrijver writel(val, clk_base + pll_u_params.base_reg); 14092cb5efefSPeter De Schrijver 14102cb5efefSPeter De Schrijver clk = tegra_clk_register_pll("pll_u", "pll_ref", clk_base, pmc, 0, 14112cb5efefSPeter De Schrijver 0, &pll_u_params, TEGRA_PLLU | 14122cb5efefSPeter De Schrijver TEGRA_PLL_HAS_CPCON | TEGRA_PLL_SET_LFCON | 14132cb5efefSPeter De Schrijver TEGRA_PLL_USE_LOCK, pll_u_freq_table, &pll_u_lock); 14142cb5efefSPeter De Schrijver clk_register_clkdev(clk, "pll_u", NULL); 14152cb5efefSPeter De Schrijver clks[pll_u] = clk; 14162cb5efefSPeter De Schrijver 14172cb5efefSPeter De Schrijver tegra114_utmi_param_configure(clk_base); 14182cb5efefSPeter De Schrijver 14192cb5efefSPeter De Schrijver /* PLLU_480M */ 14202cb5efefSPeter De Schrijver clk = clk_register_gate(NULL, "pll_u_480M", "pll_u", 14212cb5efefSPeter De Schrijver CLK_SET_RATE_PARENT, clk_base + PLLU_BASE, 14222cb5efefSPeter De Schrijver 22, 0, &pll_u_lock); 14232cb5efefSPeter De Schrijver clk_register_clkdev(clk, "pll_u_480M", NULL); 14242cb5efefSPeter De Schrijver clks[pll_u_480M] = clk; 14252cb5efefSPeter De Schrijver 14262cb5efefSPeter De Schrijver /* PLLU_60M */ 14272cb5efefSPeter De Schrijver clk = clk_register_fixed_factor(NULL, "pll_u_60M", "pll_u", 14282cb5efefSPeter De Schrijver CLK_SET_RATE_PARENT, 1, 8); 14292cb5efefSPeter De Schrijver clk_register_clkdev(clk, "pll_u_60M", NULL); 14302cb5efefSPeter De Schrijver clks[pll_u_60M] = clk; 14312cb5efefSPeter De Schrijver 14322cb5efefSPeter De Schrijver /* PLLU_48M */ 14332cb5efefSPeter De Schrijver clk = clk_register_fixed_factor(NULL, "pll_u_48M", "pll_u", 14342cb5efefSPeter De Schrijver CLK_SET_RATE_PARENT, 1, 10); 14352cb5efefSPeter De Schrijver clk_register_clkdev(clk, "pll_u_48M", NULL); 14362cb5efefSPeter De Schrijver clks[pll_u_48M] = clk; 14372cb5efefSPeter De Schrijver 14382cb5efefSPeter De Schrijver /* PLLU_12M */ 14392cb5efefSPeter De Schrijver clk = clk_register_fixed_factor(NULL, "pll_u_12M", "pll_u", 14402cb5efefSPeter De Schrijver CLK_SET_RATE_PARENT, 1, 40); 14412cb5efefSPeter De Schrijver clk_register_clkdev(clk, "pll_u_12M", NULL); 14422cb5efefSPeter De Schrijver clks[pll_u_12M] = clk; 14432cb5efefSPeter De Schrijver 14442cb5efefSPeter De Schrijver /* PLLD */ 14452cb5efefSPeter De Schrijver clk = tegra_clk_register_pll("pll_d", "pll_ref", clk_base, pmc, 0, 14462cb5efefSPeter De Schrijver 0, &pll_d_params, 14472cb5efefSPeter De Schrijver TEGRA_PLL_HAS_CPCON | TEGRA_PLL_SET_LFCON | 14482cb5efefSPeter De Schrijver TEGRA_PLL_USE_LOCK, pll_d_freq_table, &pll_d_lock); 14492cb5efefSPeter De Schrijver clk_register_clkdev(clk, "pll_d", NULL); 14502cb5efefSPeter De Schrijver clks[pll_d] = clk; 14512cb5efefSPeter De Schrijver 14522cb5efefSPeter De Schrijver /* PLLD_OUT0 */ 14532cb5efefSPeter De Schrijver clk = clk_register_fixed_factor(NULL, "pll_d_out0", "pll_d", 14542cb5efefSPeter De Schrijver CLK_SET_RATE_PARENT, 1, 2); 14552cb5efefSPeter De Schrijver clk_register_clkdev(clk, "pll_d_out0", NULL); 14562cb5efefSPeter De Schrijver clks[pll_d_out0] = clk; 14572cb5efefSPeter De Schrijver 14582cb5efefSPeter De Schrijver /* PLLD2 */ 14592cb5efefSPeter De Schrijver clk = tegra_clk_register_pll("pll_d2", "pll_ref", clk_base, pmc, 0, 14602cb5efefSPeter De Schrijver 0, &pll_d2_params, 14612cb5efefSPeter De Schrijver TEGRA_PLL_HAS_CPCON | TEGRA_PLL_SET_LFCON | 14622cb5efefSPeter De Schrijver TEGRA_PLL_USE_LOCK, pll_d_freq_table, &pll_d2_lock); 14632cb5efefSPeter De Schrijver clk_register_clkdev(clk, "pll_d2", NULL); 14642cb5efefSPeter De Schrijver clks[pll_d2] = clk; 14652cb5efefSPeter De Schrijver 14662cb5efefSPeter De Schrijver /* PLLD2_OUT0 */ 14672cb5efefSPeter De Schrijver clk = clk_register_fixed_factor(NULL, "pll_d2_out0", "pll_d2", 14682cb5efefSPeter De Schrijver CLK_SET_RATE_PARENT, 1, 2); 14692cb5efefSPeter De Schrijver clk_register_clkdev(clk, "pll_d2_out0", NULL); 14702cb5efefSPeter De Schrijver clks[pll_d2_out0] = clk; 14712cb5efefSPeter De Schrijver 14722cb5efefSPeter De Schrijver /* PLLA */ 14732cb5efefSPeter De Schrijver clk = tegra_clk_register_pll("pll_a", "pll_p_out1", clk_base, pmc, 0, 14742cb5efefSPeter De Schrijver 0, &pll_a_params, TEGRA_PLL_HAS_CPCON | 14752cb5efefSPeter De Schrijver TEGRA_PLL_USE_LOCK, pll_a_freq_table, NULL); 14762cb5efefSPeter De Schrijver clk_register_clkdev(clk, "pll_a", NULL); 14772cb5efefSPeter De Schrijver clks[pll_a] = clk; 14782cb5efefSPeter De Schrijver 14792cb5efefSPeter De Schrijver /* PLLA_OUT0 */ 14802cb5efefSPeter De Schrijver clk = tegra_clk_register_divider("pll_a_out0_div", "pll_a", 14812cb5efefSPeter De Schrijver clk_base + PLLA_OUT, 0, TEGRA_DIVIDER_ROUND_UP, 14822cb5efefSPeter De Schrijver 8, 8, 1, NULL); 14832cb5efefSPeter De Schrijver clk = tegra_clk_register_pll_out("pll_a_out0", "pll_a_out0_div", 14842cb5efefSPeter De Schrijver clk_base + PLLA_OUT, 1, 0, CLK_IGNORE_UNUSED | 14852cb5efefSPeter De Schrijver CLK_SET_RATE_PARENT, 0, NULL); 14862cb5efefSPeter De Schrijver clk_register_clkdev(clk, "pll_a_out0", NULL); 14872cb5efefSPeter De Schrijver clks[pll_a_out0] = clk; 14882cb5efefSPeter De Schrijver 14892cb5efefSPeter De Schrijver /* PLLRE */ 14902cb5efefSPeter De Schrijver _clip_vco_min(&pll_re_vco_params); 14912cb5efefSPeter De Schrijver clk = tegra_clk_register_pllre("pll_re_vco", "pll_ref", clk_base, pmc, 14922cb5efefSPeter De Schrijver 0, 0, &pll_re_vco_params, TEGRA_PLL_USE_LOCK, 14932cb5efefSPeter De Schrijver NULL, &pll_re_lock, pll_ref_freq); 14942cb5efefSPeter De Schrijver clk_register_clkdev(clk, "pll_re_vco", NULL); 14952cb5efefSPeter De Schrijver clks[pll_re_vco] = clk; 14962cb5efefSPeter De Schrijver 14972cb5efefSPeter De Schrijver clk = clk_register_divider_table(NULL, "pll_re_out", "pll_re_vco", 0, 14982cb5efefSPeter De Schrijver clk_base + PLLRE_BASE, 16, 4, 0, 14992cb5efefSPeter De Schrijver pll_re_div_table, &pll_re_lock); 15002cb5efefSPeter De Schrijver clk_register_clkdev(clk, "pll_re_out", NULL); 15012cb5efefSPeter De Schrijver clks[pll_re_out] = clk; 15022cb5efefSPeter De Schrijver 15032cb5efefSPeter De Schrijver /* PLLE */ 15042cb5efefSPeter De Schrijver clk = tegra_clk_register_plle_tegra114("pll_e_out0", "pll_re_vco", 15052cb5efefSPeter De Schrijver clk_base, 0, 100000000, &pll_e_params, 15062cb5efefSPeter De Schrijver pll_e_freq_table, NULL); 15072cb5efefSPeter De Schrijver clk_register_clkdev(clk, "pll_e_out0", NULL); 15082cb5efefSPeter De Schrijver clks[pll_e_out0] = clk; 15092cb5efefSPeter De Schrijver } 15102cb5efefSPeter De Schrijver 15112cb5efefSPeter De Schrijver static const char *mux_audio_sync_clk[] = { "spdif_in_sync", "i2s0_sync", 15122cb5efefSPeter De Schrijver "i2s1_sync", "i2s2_sync", "i2s3_sync", "i2s4_sync", "vimclk_sync", 15132cb5efefSPeter De Schrijver }; 15142cb5efefSPeter De Schrijver 15152cb5efefSPeter De Schrijver static const char *clk_out1_parents[] = { "clk_m", "clk_m_div2", 15162cb5efefSPeter De Schrijver "clk_m_div4", "extern1", 15172cb5efefSPeter De Schrijver }; 15182cb5efefSPeter De Schrijver 15192cb5efefSPeter De Schrijver static const char *clk_out2_parents[] = { "clk_m", "clk_m_div2", 15202cb5efefSPeter De Schrijver "clk_m_div4", "extern2", 15212cb5efefSPeter De Schrijver }; 15222cb5efefSPeter De Schrijver 15232cb5efefSPeter De Schrijver static const char *clk_out3_parents[] = { "clk_m", "clk_m_div2", 15242cb5efefSPeter De Schrijver "clk_m_div4", "extern3", 15252cb5efefSPeter De Schrijver }; 15262cb5efefSPeter De Schrijver 15272cb5efefSPeter De Schrijver static void __init tegra114_audio_clk_init(void __iomem *clk_base) 15282cb5efefSPeter De Schrijver { 15292cb5efefSPeter De Schrijver struct clk *clk; 15302cb5efefSPeter De Schrijver 15312cb5efefSPeter De Schrijver /* spdif_in_sync */ 15322cb5efefSPeter De Schrijver clk = tegra_clk_register_sync_source("spdif_in_sync", 24000000, 15332cb5efefSPeter De Schrijver 24000000); 15342cb5efefSPeter De Schrijver clk_register_clkdev(clk, "spdif_in_sync", NULL); 15352cb5efefSPeter De Schrijver clks[spdif_in_sync] = clk; 15362cb5efefSPeter De Schrijver 15372cb5efefSPeter De Schrijver /* i2s0_sync */ 15382cb5efefSPeter De Schrijver clk = tegra_clk_register_sync_source("i2s0_sync", 24000000, 24000000); 15392cb5efefSPeter De Schrijver clk_register_clkdev(clk, "i2s0_sync", NULL); 15402cb5efefSPeter De Schrijver clks[i2s0_sync] = clk; 15412cb5efefSPeter De Schrijver 15422cb5efefSPeter De Schrijver /* i2s1_sync */ 15432cb5efefSPeter De Schrijver clk = tegra_clk_register_sync_source("i2s1_sync", 24000000, 24000000); 15442cb5efefSPeter De Schrijver clk_register_clkdev(clk, "i2s1_sync", NULL); 15452cb5efefSPeter De Schrijver clks[i2s1_sync] = clk; 15462cb5efefSPeter De Schrijver 15472cb5efefSPeter De Schrijver /* i2s2_sync */ 15482cb5efefSPeter De Schrijver clk = tegra_clk_register_sync_source("i2s2_sync", 24000000, 24000000); 15492cb5efefSPeter De Schrijver clk_register_clkdev(clk, "i2s2_sync", NULL); 15502cb5efefSPeter De Schrijver clks[i2s2_sync] = clk; 15512cb5efefSPeter De Schrijver 15522cb5efefSPeter De Schrijver /* i2s3_sync */ 15532cb5efefSPeter De Schrijver clk = tegra_clk_register_sync_source("i2s3_sync", 24000000, 24000000); 15542cb5efefSPeter De Schrijver clk_register_clkdev(clk, "i2s3_sync", NULL); 15552cb5efefSPeter De Schrijver clks[i2s3_sync] = clk; 15562cb5efefSPeter De Schrijver 15572cb5efefSPeter De Schrijver /* i2s4_sync */ 15582cb5efefSPeter De Schrijver clk = tegra_clk_register_sync_source("i2s4_sync", 24000000, 24000000); 15592cb5efefSPeter De Schrijver clk_register_clkdev(clk, "i2s4_sync", NULL); 15602cb5efefSPeter De Schrijver clks[i2s4_sync] = clk; 15612cb5efefSPeter De Schrijver 15622cb5efefSPeter De Schrijver /* vimclk_sync */ 15632cb5efefSPeter De Schrijver clk = tegra_clk_register_sync_source("vimclk_sync", 24000000, 24000000); 15642cb5efefSPeter De Schrijver clk_register_clkdev(clk, "vimclk_sync", NULL); 15652cb5efefSPeter De Schrijver clks[vimclk_sync] = clk; 15662cb5efefSPeter De Schrijver 15672cb5efefSPeter De Schrijver /* audio0 */ 15682cb5efefSPeter De Schrijver clk = clk_register_mux(NULL, "audio0_mux", mux_audio_sync_clk, 15692cb5efefSPeter De Schrijver ARRAY_SIZE(mux_audio_sync_clk), 0, 15702cb5efefSPeter De Schrijver clk_base + AUDIO_SYNC_CLK_I2S0, 0, 3, 0, 15712cb5efefSPeter De Schrijver NULL); 15722cb5efefSPeter De Schrijver clks[audio0_mux] = clk; 15732cb5efefSPeter De Schrijver clk = clk_register_gate(NULL, "audio0", "audio0_mux", 0, 15742cb5efefSPeter De Schrijver clk_base + AUDIO_SYNC_CLK_I2S0, 4, 15752cb5efefSPeter De Schrijver CLK_GATE_SET_TO_DISABLE, NULL); 15762cb5efefSPeter De Schrijver clk_register_clkdev(clk, "audio0", NULL); 15772cb5efefSPeter De Schrijver clks[audio0] = clk; 15782cb5efefSPeter De Schrijver 15792cb5efefSPeter De Schrijver /* audio1 */ 15802cb5efefSPeter De Schrijver clk = clk_register_mux(NULL, "audio1_mux", mux_audio_sync_clk, 15812cb5efefSPeter De Schrijver ARRAY_SIZE(mux_audio_sync_clk), 0, 15822cb5efefSPeter De Schrijver clk_base + AUDIO_SYNC_CLK_I2S1, 0, 3, 0, 15832cb5efefSPeter De Schrijver NULL); 15842cb5efefSPeter De Schrijver clks[audio1_mux] = clk; 15852cb5efefSPeter De Schrijver clk = clk_register_gate(NULL, "audio1", "audio1_mux", 0, 15862cb5efefSPeter De Schrijver clk_base + AUDIO_SYNC_CLK_I2S1, 4, 15872cb5efefSPeter De Schrijver CLK_GATE_SET_TO_DISABLE, NULL); 15882cb5efefSPeter De Schrijver clk_register_clkdev(clk, "audio1", NULL); 15892cb5efefSPeter De Schrijver clks[audio1] = clk; 15902cb5efefSPeter De Schrijver 15912cb5efefSPeter De Schrijver /* audio2 */ 15922cb5efefSPeter De Schrijver clk = clk_register_mux(NULL, "audio2_mux", mux_audio_sync_clk, 15932cb5efefSPeter De Schrijver ARRAY_SIZE(mux_audio_sync_clk), 0, 15942cb5efefSPeter De Schrijver clk_base + AUDIO_SYNC_CLK_I2S2, 0, 3, 0, 15952cb5efefSPeter De Schrijver NULL); 15962cb5efefSPeter De Schrijver clks[audio2_mux] = clk; 15972cb5efefSPeter De Schrijver clk = clk_register_gate(NULL, "audio2", "audio2_mux", 0, 15982cb5efefSPeter De Schrijver clk_base + AUDIO_SYNC_CLK_I2S2, 4, 15992cb5efefSPeter De Schrijver CLK_GATE_SET_TO_DISABLE, NULL); 16002cb5efefSPeter De Schrijver clk_register_clkdev(clk, "audio2", NULL); 16012cb5efefSPeter De Schrijver clks[audio2] = clk; 16022cb5efefSPeter De Schrijver 16032cb5efefSPeter De Schrijver /* audio3 */ 16042cb5efefSPeter De Schrijver clk = clk_register_mux(NULL, "audio3_mux", mux_audio_sync_clk, 16052cb5efefSPeter De Schrijver ARRAY_SIZE(mux_audio_sync_clk), 0, 16062cb5efefSPeter De Schrijver clk_base + AUDIO_SYNC_CLK_I2S3, 0, 3, 0, 16072cb5efefSPeter De Schrijver NULL); 16082cb5efefSPeter De Schrijver clks[audio3_mux] = clk; 16092cb5efefSPeter De Schrijver clk = clk_register_gate(NULL, "audio3", "audio3_mux", 0, 16102cb5efefSPeter De Schrijver clk_base + AUDIO_SYNC_CLK_I2S3, 4, 16112cb5efefSPeter De Schrijver CLK_GATE_SET_TO_DISABLE, NULL); 16122cb5efefSPeter De Schrijver clk_register_clkdev(clk, "audio3", NULL); 16132cb5efefSPeter De Schrijver clks[audio3] = clk; 16142cb5efefSPeter De Schrijver 16152cb5efefSPeter De Schrijver /* audio4 */ 16162cb5efefSPeter De Schrijver clk = clk_register_mux(NULL, "audio4_mux", mux_audio_sync_clk, 16172cb5efefSPeter De Schrijver ARRAY_SIZE(mux_audio_sync_clk), 0, 16182cb5efefSPeter De Schrijver clk_base + AUDIO_SYNC_CLK_I2S4, 0, 3, 0, 16192cb5efefSPeter De Schrijver NULL); 16202cb5efefSPeter De Schrijver clks[audio4_mux] = clk; 16212cb5efefSPeter De Schrijver clk = clk_register_gate(NULL, "audio4", "audio4_mux", 0, 16222cb5efefSPeter De Schrijver clk_base + AUDIO_SYNC_CLK_I2S4, 4, 16232cb5efefSPeter De Schrijver CLK_GATE_SET_TO_DISABLE, NULL); 16242cb5efefSPeter De Schrijver clk_register_clkdev(clk, "audio4", NULL); 16252cb5efefSPeter De Schrijver clks[audio4] = clk; 16262cb5efefSPeter De Schrijver 16272cb5efefSPeter De Schrijver /* spdif */ 16282cb5efefSPeter De Schrijver clk = clk_register_mux(NULL, "spdif_mux", mux_audio_sync_clk, 16292cb5efefSPeter De Schrijver ARRAY_SIZE(mux_audio_sync_clk), 0, 16302cb5efefSPeter De Schrijver clk_base + AUDIO_SYNC_CLK_SPDIF, 0, 3, 0, 16312cb5efefSPeter De Schrijver NULL); 16322cb5efefSPeter De Schrijver clks[spdif_mux] = clk; 16332cb5efefSPeter De Schrijver clk = clk_register_gate(NULL, "spdif", "spdif_mux", 0, 16342cb5efefSPeter De Schrijver clk_base + AUDIO_SYNC_CLK_SPDIF, 4, 16352cb5efefSPeter De Schrijver CLK_GATE_SET_TO_DISABLE, NULL); 16362cb5efefSPeter De Schrijver clk_register_clkdev(clk, "spdif", NULL); 16372cb5efefSPeter De Schrijver clks[spdif] = clk; 16382cb5efefSPeter De Schrijver 16392cb5efefSPeter De Schrijver /* audio0_2x */ 16402cb5efefSPeter De Schrijver clk = clk_register_fixed_factor(NULL, "audio0_doubler", "audio0", 16412cb5efefSPeter De Schrijver CLK_SET_RATE_PARENT, 2, 1); 16422cb5efefSPeter De Schrijver clk = tegra_clk_register_divider("audio0_div", "audio0_doubler", 16432cb5efefSPeter De Schrijver clk_base + AUDIO_SYNC_DOUBLER, 0, 0, 24, 1, 16442cb5efefSPeter De Schrijver 0, &clk_doubler_lock); 16452cb5efefSPeter De Schrijver clk = tegra_clk_register_periph_gate("audio0_2x", "audio0_div", 16462cb5efefSPeter De Schrijver TEGRA_PERIPH_NO_RESET, clk_base, 16472cb5efefSPeter De Schrijver CLK_SET_RATE_PARENT, 113, &periph_v_regs, 16482cb5efefSPeter De Schrijver periph_clk_enb_refcnt); 16492cb5efefSPeter De Schrijver clk_register_clkdev(clk, "audio0_2x", NULL); 16502cb5efefSPeter De Schrijver clks[audio0_2x] = clk; 16512cb5efefSPeter De Schrijver 16522cb5efefSPeter De Schrijver /* audio1_2x */ 16532cb5efefSPeter De Schrijver clk = clk_register_fixed_factor(NULL, "audio1_doubler", "audio1", 16542cb5efefSPeter De Schrijver CLK_SET_RATE_PARENT, 2, 1); 16552cb5efefSPeter De Schrijver clk = tegra_clk_register_divider("audio1_div", "audio1_doubler", 16562cb5efefSPeter De Schrijver clk_base + AUDIO_SYNC_DOUBLER, 0, 0, 25, 1, 16572cb5efefSPeter De Schrijver 0, &clk_doubler_lock); 16582cb5efefSPeter De Schrijver clk = tegra_clk_register_periph_gate("audio1_2x", "audio1_div", 16592cb5efefSPeter De Schrijver TEGRA_PERIPH_NO_RESET, clk_base, 16602cb5efefSPeter De Schrijver CLK_SET_RATE_PARENT, 114, &periph_v_regs, 16612cb5efefSPeter De Schrijver periph_clk_enb_refcnt); 16622cb5efefSPeter De Schrijver clk_register_clkdev(clk, "audio1_2x", NULL); 16632cb5efefSPeter De Schrijver clks[audio1_2x] = clk; 16642cb5efefSPeter De Schrijver 16652cb5efefSPeter De Schrijver /* audio2_2x */ 16662cb5efefSPeter De Schrijver clk = clk_register_fixed_factor(NULL, "audio2_doubler", "audio2", 16672cb5efefSPeter De Schrijver CLK_SET_RATE_PARENT, 2, 1); 16682cb5efefSPeter De Schrijver clk = tegra_clk_register_divider("audio2_div", "audio2_doubler", 16692cb5efefSPeter De Schrijver clk_base + AUDIO_SYNC_DOUBLER, 0, 0, 26, 1, 16702cb5efefSPeter De Schrijver 0, &clk_doubler_lock); 16712cb5efefSPeter De Schrijver clk = tegra_clk_register_periph_gate("audio2_2x", "audio2_div", 16722cb5efefSPeter De Schrijver TEGRA_PERIPH_NO_RESET, clk_base, 16732cb5efefSPeter De Schrijver CLK_SET_RATE_PARENT, 115, &periph_v_regs, 16742cb5efefSPeter De Schrijver periph_clk_enb_refcnt); 16752cb5efefSPeter De Schrijver clk_register_clkdev(clk, "audio2_2x", NULL); 16762cb5efefSPeter De Schrijver clks[audio2_2x] = clk; 16772cb5efefSPeter De Schrijver 16782cb5efefSPeter De Schrijver /* audio3_2x */ 16792cb5efefSPeter De Schrijver clk = clk_register_fixed_factor(NULL, "audio3_doubler", "audio3", 16802cb5efefSPeter De Schrijver CLK_SET_RATE_PARENT, 2, 1); 16812cb5efefSPeter De Schrijver clk = tegra_clk_register_divider("audio3_div", "audio3_doubler", 16822cb5efefSPeter De Schrijver clk_base + AUDIO_SYNC_DOUBLER, 0, 0, 27, 1, 16832cb5efefSPeter De Schrijver 0, &clk_doubler_lock); 16842cb5efefSPeter De Schrijver clk = tegra_clk_register_periph_gate("audio3_2x", "audio3_div", 16852cb5efefSPeter De Schrijver TEGRA_PERIPH_NO_RESET, clk_base, 16862cb5efefSPeter De Schrijver CLK_SET_RATE_PARENT, 116, &periph_v_regs, 16872cb5efefSPeter De Schrijver periph_clk_enb_refcnt); 16882cb5efefSPeter De Schrijver clk_register_clkdev(clk, "audio3_2x", NULL); 16892cb5efefSPeter De Schrijver clks[audio3_2x] = clk; 16902cb5efefSPeter De Schrijver 16912cb5efefSPeter De Schrijver /* audio4_2x */ 16922cb5efefSPeter De Schrijver clk = clk_register_fixed_factor(NULL, "audio4_doubler", "audio4", 16932cb5efefSPeter De Schrijver CLK_SET_RATE_PARENT, 2, 1); 16942cb5efefSPeter De Schrijver clk = tegra_clk_register_divider("audio4_div", "audio4_doubler", 16952cb5efefSPeter De Schrijver clk_base + AUDIO_SYNC_DOUBLER, 0, 0, 28, 1, 16962cb5efefSPeter De Schrijver 0, &clk_doubler_lock); 16972cb5efefSPeter De Schrijver clk = tegra_clk_register_periph_gate("audio4_2x", "audio4_div", 16982cb5efefSPeter De Schrijver TEGRA_PERIPH_NO_RESET, clk_base, 16992cb5efefSPeter De Schrijver CLK_SET_RATE_PARENT, 117, &periph_v_regs, 17002cb5efefSPeter De Schrijver periph_clk_enb_refcnt); 17012cb5efefSPeter De Schrijver clk_register_clkdev(clk, "audio4_2x", NULL); 17022cb5efefSPeter De Schrijver clks[audio4_2x] = clk; 17032cb5efefSPeter De Schrijver 17042cb5efefSPeter De Schrijver /* spdif_2x */ 17052cb5efefSPeter De Schrijver clk = clk_register_fixed_factor(NULL, "spdif_doubler", "spdif", 17062cb5efefSPeter De Schrijver CLK_SET_RATE_PARENT, 2, 1); 17072cb5efefSPeter De Schrijver clk = tegra_clk_register_divider("spdif_div", "spdif_doubler", 17082cb5efefSPeter De Schrijver clk_base + AUDIO_SYNC_DOUBLER, 0, 0, 29, 1, 17092cb5efefSPeter De Schrijver 0, &clk_doubler_lock); 17102cb5efefSPeter De Schrijver clk = tegra_clk_register_periph_gate("spdif_2x", "spdif_div", 17112cb5efefSPeter De Schrijver TEGRA_PERIPH_NO_RESET, clk_base, 17122cb5efefSPeter De Schrijver CLK_SET_RATE_PARENT, 118, 17132cb5efefSPeter De Schrijver &periph_v_regs, periph_clk_enb_refcnt); 17142cb5efefSPeter De Schrijver clk_register_clkdev(clk, "spdif_2x", NULL); 17152cb5efefSPeter De Schrijver clks[spdif_2x] = clk; 17162cb5efefSPeter De Schrijver } 17172cb5efefSPeter De Schrijver 17182cb5efefSPeter De Schrijver static void __init tegra114_pmc_clk_init(void __iomem *pmc_base) 17192cb5efefSPeter De Schrijver { 17202cb5efefSPeter De Schrijver struct clk *clk; 17212cb5efefSPeter De Schrijver 17222cb5efefSPeter De Schrijver /* clk_out_1 */ 17232cb5efefSPeter De Schrijver clk = clk_register_mux(NULL, "clk_out_1_mux", clk_out1_parents, 17242cb5efefSPeter De Schrijver ARRAY_SIZE(clk_out1_parents), 0, 17252cb5efefSPeter De Schrijver pmc_base + PMC_CLK_OUT_CNTRL, 6, 3, 0, 17262cb5efefSPeter De Schrijver &clk_out_lock); 17272cb5efefSPeter De Schrijver clks[clk_out_1_mux] = clk; 17282cb5efefSPeter De Schrijver clk = clk_register_gate(NULL, "clk_out_1", "clk_out_1_mux", 0, 17292cb5efefSPeter De Schrijver pmc_base + PMC_CLK_OUT_CNTRL, 2, 0, 17302cb5efefSPeter De Schrijver &clk_out_lock); 17312cb5efefSPeter De Schrijver clk_register_clkdev(clk, "extern1", "clk_out_1"); 17322cb5efefSPeter De Schrijver clks[clk_out_1] = clk; 17332cb5efefSPeter De Schrijver 17342cb5efefSPeter De Schrijver /* clk_out_2 */ 17352cb5efefSPeter De Schrijver clk = clk_register_mux(NULL, "clk_out_2_mux", clk_out2_parents, 1736995968e4SPrashant Gaikwad ARRAY_SIZE(clk_out2_parents), 0, 17372cb5efefSPeter De Schrijver pmc_base + PMC_CLK_OUT_CNTRL, 14, 3, 0, 17382cb5efefSPeter De Schrijver &clk_out_lock); 17392cb5efefSPeter De Schrijver clks[clk_out_2_mux] = clk; 17402cb5efefSPeter De Schrijver clk = clk_register_gate(NULL, "clk_out_2", "clk_out_2_mux", 0, 17412cb5efefSPeter De Schrijver pmc_base + PMC_CLK_OUT_CNTRL, 10, 0, 17422cb5efefSPeter De Schrijver &clk_out_lock); 17432cb5efefSPeter De Schrijver clk_register_clkdev(clk, "extern2", "clk_out_2"); 17442cb5efefSPeter De Schrijver clks[clk_out_2] = clk; 17452cb5efefSPeter De Schrijver 17462cb5efefSPeter De Schrijver /* clk_out_3 */ 17472cb5efefSPeter De Schrijver clk = clk_register_mux(NULL, "clk_out_3_mux", clk_out3_parents, 1748995968e4SPrashant Gaikwad ARRAY_SIZE(clk_out3_parents), 0, 17492cb5efefSPeter De Schrijver pmc_base + PMC_CLK_OUT_CNTRL, 22, 3, 0, 17502cb5efefSPeter De Schrijver &clk_out_lock); 17512cb5efefSPeter De Schrijver clks[clk_out_3_mux] = clk; 17522cb5efefSPeter De Schrijver clk = clk_register_gate(NULL, "clk_out_3", "clk_out_3_mux", 0, 17532cb5efefSPeter De Schrijver pmc_base + PMC_CLK_OUT_CNTRL, 18, 0, 17542cb5efefSPeter De Schrijver &clk_out_lock); 17552cb5efefSPeter De Schrijver clk_register_clkdev(clk, "extern3", "clk_out_3"); 17562cb5efefSPeter De Schrijver clks[clk_out_3] = clk; 17572cb5efefSPeter De Schrijver 17582cb5efefSPeter De Schrijver /* blink */ 17599139227dSAlexandre Courbot /* clear the blink timer register to directly output clk_32k */ 17609139227dSAlexandre Courbot writel_relaxed(0, pmc_base + PMC_BLINK_TIMER); 17612cb5efefSPeter De Schrijver clk = clk_register_gate(NULL, "blink_override", "clk_32k", 0, 17622cb5efefSPeter De Schrijver pmc_base + PMC_DPD_PADS_ORIDE, 17632cb5efefSPeter De Schrijver PMC_DPD_PADS_ORIDE_BLINK_ENB, 0, NULL); 17642cb5efefSPeter De Schrijver clk = clk_register_gate(NULL, "blink", "blink_override", 0, 17652cb5efefSPeter De Schrijver pmc_base + PMC_CTRL, 17662cb5efefSPeter De Schrijver PMC_CTRL_BLINK_ENB, 0, NULL); 17672cb5efefSPeter De Schrijver clk_register_clkdev(clk, "blink", NULL); 17682cb5efefSPeter De Schrijver clks[blink] = clk; 17692cb5efefSPeter De Schrijver 17702cb5efefSPeter De Schrijver } 17712cb5efefSPeter De Schrijver 17722cb5efefSPeter De Schrijver static const char *sclk_parents[] = { "clk_m", "pll_c_out1", "pll_p_out4", 177329b09447SPeter De Schrijver "pll_p", "pll_p_out2", "unused", 17742cb5efefSPeter De Schrijver "clk_32k", "pll_m_out1" }; 17752cb5efefSPeter De Schrijver 17762cb5efefSPeter De Schrijver static const char *cclk_g_parents[] = { "clk_m", "pll_c", "clk_32k", "pll_m", 17772cb5efefSPeter De Schrijver "pll_p", "pll_p_out4", "unused", 17782cb5efefSPeter De Schrijver "unused", "pll_x" }; 17792cb5efefSPeter De Schrijver 17802cb5efefSPeter De Schrijver static const char *cclk_lp_parents[] = { "clk_m", "pll_c", "clk_32k", "pll_m", 17812cb5efefSPeter De Schrijver "pll_p", "pll_p_out4", "unused", 17822cb5efefSPeter De Schrijver "unused", "pll_x", "pll_x_out0" }; 17832cb5efefSPeter De Schrijver 17842cb5efefSPeter De Schrijver static void __init tegra114_super_clk_init(void __iomem *clk_base) 17852cb5efefSPeter De Schrijver { 17862cb5efefSPeter De Schrijver struct clk *clk; 17872cb5efefSPeter De Schrijver 17882cb5efefSPeter De Schrijver /* CCLKG */ 17892cb5efefSPeter De Schrijver clk = tegra_clk_register_super_mux("cclk_g", cclk_g_parents, 17902cb5efefSPeter De Schrijver ARRAY_SIZE(cclk_g_parents), 17912cb5efefSPeter De Schrijver CLK_SET_RATE_PARENT, 17922cb5efefSPeter De Schrijver clk_base + CCLKG_BURST_POLICY, 17932cb5efefSPeter De Schrijver 0, 4, 0, 0, NULL); 17942cb5efefSPeter De Schrijver clk_register_clkdev(clk, "cclk_g", NULL); 17952cb5efefSPeter De Schrijver clks[cclk_g] = clk; 17962cb5efefSPeter De Schrijver 17972cb5efefSPeter De Schrijver /* CCLKLP */ 17982cb5efefSPeter De Schrijver clk = tegra_clk_register_super_mux("cclk_lp", cclk_lp_parents, 17992cb5efefSPeter De Schrijver ARRAY_SIZE(cclk_lp_parents), 18002cb5efefSPeter De Schrijver CLK_SET_RATE_PARENT, 18012cb5efefSPeter De Schrijver clk_base + CCLKLP_BURST_POLICY, 18022cb5efefSPeter De Schrijver 0, 4, 8, 9, NULL); 18032cb5efefSPeter De Schrijver clk_register_clkdev(clk, "cclk_lp", NULL); 18042cb5efefSPeter De Schrijver clks[cclk_lp] = clk; 18052cb5efefSPeter De Schrijver 18062cb5efefSPeter De Schrijver /* SCLK */ 18072cb5efefSPeter De Schrijver clk = tegra_clk_register_super_mux("sclk", sclk_parents, 18082cb5efefSPeter De Schrijver ARRAY_SIZE(sclk_parents), 18092cb5efefSPeter De Schrijver CLK_SET_RATE_PARENT, 18102cb5efefSPeter De Schrijver clk_base + SCLK_BURST_POLICY, 18112cb5efefSPeter De Schrijver 0, 4, 0, 0, NULL); 18122cb5efefSPeter De Schrijver clk_register_clkdev(clk, "sclk", NULL); 18132cb5efefSPeter De Schrijver clks[sclk] = clk; 18142cb5efefSPeter De Schrijver 18152cb5efefSPeter De Schrijver /* HCLK */ 18162cb5efefSPeter De Schrijver clk = clk_register_divider(NULL, "hclk_div", "sclk", 0, 18172cb5efefSPeter De Schrijver clk_base + SYSTEM_CLK_RATE, 4, 2, 0, 18182cb5efefSPeter De Schrijver &sysrate_lock); 18192cb5efefSPeter De Schrijver clk = clk_register_gate(NULL, "hclk", "hclk_div", CLK_SET_RATE_PARENT | 18202cb5efefSPeter De Schrijver CLK_IGNORE_UNUSED, clk_base + SYSTEM_CLK_RATE, 18212cb5efefSPeter De Schrijver 7, CLK_GATE_SET_TO_DISABLE, &sysrate_lock); 18222cb5efefSPeter De Schrijver clk_register_clkdev(clk, "hclk", NULL); 18232cb5efefSPeter De Schrijver clks[hclk] = clk; 18242cb5efefSPeter De Schrijver 18252cb5efefSPeter De Schrijver /* PCLK */ 18262cb5efefSPeter De Schrijver clk = clk_register_divider(NULL, "pclk_div", "hclk", 0, 18272cb5efefSPeter De Schrijver clk_base + SYSTEM_CLK_RATE, 0, 2, 0, 18282cb5efefSPeter De Schrijver &sysrate_lock); 18292cb5efefSPeter De Schrijver clk = clk_register_gate(NULL, "pclk", "pclk_div", CLK_SET_RATE_PARENT | 18302cb5efefSPeter De Schrijver CLK_IGNORE_UNUSED, clk_base + SYSTEM_CLK_RATE, 18312cb5efefSPeter De Schrijver 3, CLK_GATE_SET_TO_DISABLE, &sysrate_lock); 18322cb5efefSPeter De Schrijver clk_register_clkdev(clk, "pclk", NULL); 18332cb5efefSPeter De Schrijver clks[pclk] = clk; 18342cb5efefSPeter De Schrijver } 18352cb5efefSPeter De Schrijver 18362cb5efefSPeter De Schrijver static struct tegra_periph_init_data tegra_periph_clk_list[] = { 18372cb5efefSPeter De Schrijver TEGRA_INIT_DATA_MUX("i2s0", NULL, "tegra30-i2s.0", mux_pllaout0_audio0_2x_pllp_clkm, CLK_SOURCE_I2S0, 30, &periph_l_regs, TEGRA_PERIPH_ON_APB, i2s0), 18382cb5efefSPeter De Schrijver TEGRA_INIT_DATA_MUX("i2s1", NULL, "tegra30-i2s.1", mux_pllaout0_audio1_2x_pllp_clkm, CLK_SOURCE_I2S1, 11, &periph_l_regs, TEGRA_PERIPH_ON_APB, i2s1), 18392cb5efefSPeter De Schrijver TEGRA_INIT_DATA_MUX("i2s2", NULL, "tegra30-i2s.2", mux_pllaout0_audio2_2x_pllp_clkm, CLK_SOURCE_I2S2, 18, &periph_l_regs, TEGRA_PERIPH_ON_APB, i2s2), 18402cb5efefSPeter De Schrijver TEGRA_INIT_DATA_MUX("i2s3", NULL, "tegra30-i2s.3", mux_pllaout0_audio3_2x_pllp_clkm, CLK_SOURCE_I2S3, 101, &periph_v_regs, TEGRA_PERIPH_ON_APB, i2s3), 18412cb5efefSPeter De Schrijver TEGRA_INIT_DATA_MUX("i2s4", NULL, "tegra30-i2s.4", mux_pllaout0_audio4_2x_pllp_clkm, CLK_SOURCE_I2S4, 102, &periph_v_regs, TEGRA_PERIPH_ON_APB, i2s4), 18422cb5efefSPeter De Schrijver TEGRA_INIT_DATA_MUX("spdif_out", "spdif_out", "tegra30-spdif", mux_pllaout0_audio_2x_pllp_clkm, CLK_SOURCE_SPDIF_OUT, 10, &periph_l_regs, TEGRA_PERIPH_ON_APB, spdif_out), 18432cb5efefSPeter De Schrijver TEGRA_INIT_DATA_MUX("spdif_in", "spdif_in", "tegra30-spdif", mux_pllp_pllc_pllm, CLK_SOURCE_SPDIF_IN, 10, &periph_l_regs, TEGRA_PERIPH_ON_APB, spdif_in), 18442cb5efefSPeter De Schrijver TEGRA_INIT_DATA_MUX("pwm", NULL, "pwm", mux_pllp_pllc_clk32_clkm, CLK_SOURCE_PWM, 17, &periph_l_regs, TEGRA_PERIPH_ON_APB, pwm), 18452cb5efefSPeter De Schrijver TEGRA_INIT_DATA_MUX("adx", NULL, "adx", mux_plla_pllc_pllp_clkm, CLK_SOURCE_ADX, 154, &periph_w_regs, TEGRA_PERIPH_ON_APB, adx), 18462cb5efefSPeter De Schrijver TEGRA_INIT_DATA_MUX("amx", NULL, "amx", mux_plla_pllc_pllp_clkm, CLK_SOURCE_AMX, 153, &periph_w_regs, TEGRA_PERIPH_ON_APB, amx), 18472cb5efefSPeter De Schrijver TEGRA_INIT_DATA_MUX("hda", "hda", "tegra30-hda", mux_pllp_pllc_pllm_clkm, CLK_SOURCE_HDA, 125, &periph_v_regs, TEGRA_PERIPH_ON_APB, hda), 18482cb5efefSPeter De Schrijver TEGRA_INIT_DATA_MUX("hda2codec_2x", "hda2codec", "tegra30-hda", mux_pllp_pllc_pllm_clkm, CLK_SOURCE_HDA2CODEC_2X, 111, &periph_v_regs, TEGRA_PERIPH_ON_APB, hda2codec_2x), 18492cb5efefSPeter De Schrijver TEGRA_INIT_DATA_MUX("sbc1", NULL, "tegra11-spi.0", mux_pllp_pllc_pllm_clkm, CLK_SOURCE_SBC1, 41, &periph_h_regs, TEGRA_PERIPH_ON_APB, sbc1), 18502cb5efefSPeter De Schrijver TEGRA_INIT_DATA_MUX("sbc2", NULL, "tegra11-spi.1", mux_pllp_pllc_pllm_clkm, CLK_SOURCE_SBC2, 44, &periph_h_regs, TEGRA_PERIPH_ON_APB, sbc2), 18512cb5efefSPeter De Schrijver TEGRA_INIT_DATA_MUX("sbc3", NULL, "tegra11-spi.2", mux_pllp_pllc_pllm_clkm, CLK_SOURCE_SBC3, 46, &periph_h_regs, TEGRA_PERIPH_ON_APB, sbc3), 18522cb5efefSPeter De Schrijver TEGRA_INIT_DATA_MUX("sbc4", NULL, "tegra11-spi.3", mux_pllp_pllc_pllm_clkm, CLK_SOURCE_SBC4, 68, &periph_u_regs, TEGRA_PERIPH_ON_APB, sbc4), 18532cb5efefSPeter De Schrijver TEGRA_INIT_DATA_MUX("sbc5", NULL, "tegra11-spi.4", mux_pllp_pllc_pllm_clkm, CLK_SOURCE_SBC5, 104, &periph_v_regs, TEGRA_PERIPH_ON_APB, sbc5), 18542cb5efefSPeter De Schrijver TEGRA_INIT_DATA_MUX("sbc6", NULL, "tegra11-spi.5", mux_pllp_pllc_pllm_clkm, CLK_SOURCE_SBC6, 105, &periph_v_regs, TEGRA_PERIPH_ON_APB, sbc6), 18552cb5efefSPeter De Schrijver TEGRA_INIT_DATA_MUX8("ndflash", NULL, "tegra_nand", mux_pllp_pllc2_c_c3_pllm_clkm, CLK_SOURCE_NDFLASH, 13, &periph_u_regs, TEGRA_PERIPH_ON_APB, ndspeed), 18562cb5efefSPeter De Schrijver TEGRA_INIT_DATA_MUX8("ndspeed", NULL, "tegra_nand_speed", mux_pllp_pllc2_c_c3_pllm_clkm, CLK_SOURCE_NDSPEED, 80, &periph_u_regs, TEGRA_PERIPH_ON_APB, ndspeed), 18572cb5efefSPeter De Schrijver TEGRA_INIT_DATA_MUX("vfir", NULL, "vfir", mux_pllp_pllc_pllm_clkm, CLK_SOURCE_VFIR, 7, &periph_l_regs, TEGRA_PERIPH_ON_APB, vfir), 18582cb5efefSPeter De Schrijver TEGRA_INIT_DATA_MUX("sdmmc1", NULL, "sdhci-tegra.0", mux_pllp_pllc_pllm_clkm, CLK_SOURCE_SDMMC1, 14, &periph_l_regs, 0, sdmmc1), 18592cb5efefSPeter De Schrijver TEGRA_INIT_DATA_MUX("sdmmc2", NULL, "sdhci-tegra.1", mux_pllp_pllc_pllm_clkm, CLK_SOURCE_SDMMC2, 9, &periph_l_regs, 0, sdmmc2), 18602cb5efefSPeter De Schrijver TEGRA_INIT_DATA_MUX("sdmmc3", NULL, "sdhci-tegra.2", mux_pllp_pllc_pllm_clkm, CLK_SOURCE_SDMMC3, 69, &periph_u_regs, 0, sdmmc3), 18612cb5efefSPeter De Schrijver TEGRA_INIT_DATA_MUX("sdmmc4", NULL, "sdhci-tegra.3", mux_pllp_pllc_pllm_clkm, CLK_SOURCE_SDMMC4, 15, &periph_l_regs, 0, sdmmc4), 18622cb5efefSPeter De Schrijver TEGRA_INIT_DATA_INT("vde", NULL, "vde", mux_pllp_pllc2_c_c3_pllm_clkm, CLK_SOURCE_VDE, 61, &periph_h_regs, 0, vde), 18632cb5efefSPeter De Schrijver TEGRA_INIT_DATA_MUX_FLAGS("csite", NULL, "csite", mux_pllp_pllc_pllm_clkm, CLK_SOURCE_CSITE, 73, &periph_u_regs, TEGRA_PERIPH_ON_APB, csite, CLK_IGNORE_UNUSED), 18642cb5efefSPeter De Schrijver TEGRA_INIT_DATA_MUX("la", NULL, "la", mux_pllp_pllc_pllm_clkm, CLK_SOURCE_LA, 76, &periph_u_regs, TEGRA_PERIPH_ON_APB, la), 18652cb5efefSPeter De Schrijver TEGRA_INIT_DATA_MUX("trace", NULL, "trace", mux_pllp_pllc_pllm_clkm, CLK_SOURCE_TRACE, 77, &periph_u_regs, TEGRA_PERIPH_ON_APB, trace), 18662cb5efefSPeter De Schrijver TEGRA_INIT_DATA_MUX("owr", NULL, "tegra_w1", mux_pllp_pllc_pllm_clkm, CLK_SOURCE_OWR, 71, &periph_u_regs, TEGRA_PERIPH_ON_APB, owr), 18672cb5efefSPeter De Schrijver TEGRA_INIT_DATA_MUX("nor", NULL, "tegra-nor", mux_pllp_pllc_pllm_clkm, CLK_SOURCE_NOR, 42, &periph_h_regs, 0, nor), 18682cb5efefSPeter De Schrijver TEGRA_INIT_DATA_MUX("mipi", NULL, "mipi", mux_pllp_pllc_pllm_clkm, CLK_SOURCE_MIPI, 50, &periph_h_regs, TEGRA_PERIPH_ON_APB, mipi), 18692cb5efefSPeter De Schrijver TEGRA_INIT_DATA_I2C("i2c1", "div-clk", "tegra11-i2c.0", mux_pllp_clkm, CLK_SOURCE_I2C1, 12, &periph_l_regs, i2c1), 18702cb5efefSPeter De Schrijver TEGRA_INIT_DATA_I2C("i2c2", "div-clk", "tegra11-i2c.1", mux_pllp_clkm, CLK_SOURCE_I2C2, 54, &periph_h_regs, i2c2), 18712cb5efefSPeter De Schrijver TEGRA_INIT_DATA_I2C("i2c3", "div-clk", "tegra11-i2c.2", mux_pllp_clkm, CLK_SOURCE_I2C3, 67, &periph_u_regs, i2c3), 18722cb5efefSPeter De Schrijver TEGRA_INIT_DATA_I2C("i2c4", "div-clk", "tegra11-i2c.3", mux_pllp_clkm, CLK_SOURCE_I2C4, 103, &periph_v_regs, i2c4), 18732cb5efefSPeter De Schrijver TEGRA_INIT_DATA_I2C("i2c5", "div-clk", "tegra11-i2c.4", mux_pllp_clkm, CLK_SOURCE_I2C5, 47, &periph_h_regs, i2c5), 18742cb5efefSPeter De Schrijver TEGRA_INIT_DATA_UART("uarta", NULL, "tegra_uart.0", mux_pllp_pllc_pllm_clkm, CLK_SOURCE_UARTA, 6, &periph_l_regs, uarta), 18752cb5efefSPeter De Schrijver TEGRA_INIT_DATA_UART("uartb", NULL, "tegra_uart.1", mux_pllp_pllc_pllm_clkm, CLK_SOURCE_UARTB, 7, &periph_l_regs, uartb), 18762cb5efefSPeter De Schrijver TEGRA_INIT_DATA_UART("uartc", NULL, "tegra_uart.2", mux_pllp_pllc_pllm_clkm, CLK_SOURCE_UARTC, 55, &periph_h_regs, uartc), 18772cb5efefSPeter De Schrijver TEGRA_INIT_DATA_UART("uartd", NULL, "tegra_uart.3", mux_pllp_pllc_pllm_clkm, CLK_SOURCE_UARTD, 65, &periph_u_regs, uartd), 18782cb5efefSPeter De Schrijver TEGRA_INIT_DATA_INT("3d", NULL, "3d", mux_pllm_pllc2_c_c3_pllp_plla, CLK_SOURCE_3D, 24, &periph_l_regs, 0, gr_3d), 18792cb5efefSPeter De Schrijver TEGRA_INIT_DATA_INT("2d", NULL, "2d", mux_pllm_pllc2_c_c3_pllp_plla, CLK_SOURCE_2D, 21, &periph_l_regs, 0, gr_2d), 18802cb5efefSPeter De Schrijver TEGRA_INIT_DATA_MUX("vi_sensor", "vi_sensor", "tegra_camera", mux_pllm_pllc2_c_c3_pllp_plla, CLK_SOURCE_VI_SENSOR, 20, &periph_l_regs, TEGRA_PERIPH_NO_RESET, vi_sensor), 18812cb5efefSPeter De Schrijver TEGRA_INIT_DATA_INT8("vi", "vi", "tegra_camera", mux_pllm_pllc2_c_c3_pllp_plla, CLK_SOURCE_VI, 20, &periph_l_regs, 0, vi), 18822cb5efefSPeter De Schrijver TEGRA_INIT_DATA_INT8("epp", NULL, "epp", mux_pllm_pllc2_c_c3_pllp_plla, CLK_SOURCE_EPP, 19, &periph_l_regs, 0, epp), 188388235988SMikko Perttunen TEGRA_INIT_DATA_INT8("msenc", NULL, "msenc", mux_pllm_pllc2_c_c3_pllp_plla, CLK_SOURCE_MSENC, 91, &periph_u_regs, TEGRA_PERIPH_WAR_1005168, msenc), 18842cb5efefSPeter De Schrijver TEGRA_INIT_DATA_INT8("tsec", NULL, "tsec", mux_pllp_pllc2_c_c3_pllm_clkm, CLK_SOURCE_TSEC, 83, &periph_u_regs, 0, tsec), 18852cb5efefSPeter De Schrijver TEGRA_INIT_DATA_INT8("host1x", NULL, "host1x", mux_pllm_pllc2_c_c3_pllp_plla, CLK_SOURCE_HOST1X, 28, &periph_l_regs, 0, host1x), 18862cb5efefSPeter De Schrijver TEGRA_INIT_DATA_MUX8("hdmi", NULL, "hdmi", mux_pllp_pllm_plld_plla_pllc_plld2_clkm, CLK_SOURCE_HDMI, 51, &periph_h_regs, 0, hdmi), 18872cb5efefSPeter De Schrijver TEGRA_INIT_DATA_MUX("cilab", "cilab", "tegra_camera", mux_pllp_pllc_clkm, CLK_SOURCE_CILAB, 144, &periph_w_regs, 0, cilab), 18882cb5efefSPeter De Schrijver TEGRA_INIT_DATA_MUX("cilcd", "cilcd", "tegra_camera", mux_pllp_pllc_clkm, CLK_SOURCE_CILCD, 145, &periph_w_regs, 0, cilcd), 18892cb5efefSPeter De Schrijver TEGRA_INIT_DATA_MUX("cile", "cile", "tegra_camera", mux_pllp_pllc_clkm, CLK_SOURCE_CILE, 146, &periph_w_regs, 0, cile), 18902cb5efefSPeter De Schrijver TEGRA_INIT_DATA_MUX("dsialp", "dsialp", "tegradc.0", mux_pllp_pllc_clkm, CLK_SOURCE_DSIALP, 147, &periph_w_regs, 0, dsialp), 18912cb5efefSPeter De Schrijver TEGRA_INIT_DATA_MUX("dsiblp", "dsiblp", "tegradc.1", mux_pllp_pllc_clkm, CLK_SOURCE_DSIBLP, 148, &periph_w_regs, 0, dsiblp), 18922cb5efefSPeter De Schrijver TEGRA_INIT_DATA_MUX("tsensor", NULL, "tegra-tsensor", mux_pllp_pllc_clkm_clk32, CLK_SOURCE_TSENSOR, 100, &periph_v_regs, TEGRA_PERIPH_ON_APB, tsensor), 18932cb5efefSPeter De Schrijver TEGRA_INIT_DATA_MUX("actmon", NULL, "actmon", mux_pllp_pllc_clk32_clkm, CLK_SOURCE_ACTMON, 119, &periph_v_regs, 0, actmon), 18942cb5efefSPeter De Schrijver TEGRA_INIT_DATA_MUX8("extern1", NULL, "extern1", mux_plla_clk32_pllp_clkm_plle, CLK_SOURCE_EXTERN1, 120, &periph_v_regs, 0, extern1), 18952cb5efefSPeter De Schrijver TEGRA_INIT_DATA_MUX8("extern2", NULL, "extern2", mux_plla_clk32_pllp_clkm_plle, CLK_SOURCE_EXTERN2, 121, &periph_v_regs, 0, extern2), 18962cb5efefSPeter De Schrijver TEGRA_INIT_DATA_MUX8("extern3", NULL, "extern3", mux_plla_clk32_pllp_clkm_plle, CLK_SOURCE_EXTERN3, 122, &periph_v_regs, 0, extern3), 18972cb5efefSPeter De Schrijver TEGRA_INIT_DATA_MUX("i2cslow", NULL, "i2cslow", mux_pllp_pllc_clk32_clkm, CLK_SOURCE_I2CSLOW, 81, &periph_u_regs, TEGRA_PERIPH_ON_APB, i2cslow), 18982cb5efefSPeter De Schrijver TEGRA_INIT_DATA_INT8("se", NULL, "se", mux_pllp_pllc2_c_c3_pllm_clkm, CLK_SOURCE_SE, 127, &periph_v_regs, TEGRA_PERIPH_ON_APB, se), 18992cb5efefSPeter De Schrijver TEGRA_INIT_DATA_INT_FLAGS("mselect", NULL, "mselect", mux_pllp_clkm, CLK_SOURCE_MSELECT, 99, &periph_v_regs, 0, mselect, CLK_IGNORE_UNUSED), 19009e60121fSPaul Walmsley TEGRA_INIT_DATA_MUX("dfll_ref", "ref", "t114_dfll", mux_pllp_clkm, CLK_SOURCE_DFLL_REF, 155, &periph_w_regs, TEGRA_PERIPH_ON_APB, dfll_ref), 19019e60121fSPaul Walmsley TEGRA_INIT_DATA_MUX("dfll_soc", "soc", "t114_dfll", mux_pllp_clkm, CLK_SOURCE_DFLL_SOC, 155, &periph_w_regs, TEGRA_PERIPH_ON_APB, dfll_soc), 19022cb5efefSPeter De Schrijver TEGRA_INIT_DATA_MUX8("soc_therm", NULL, "soc_therm", mux_pllm_pllc_pllp_plla, CLK_SOURCE_SOC_THERM, 78, &periph_u_regs, TEGRA_PERIPH_ON_APB, soc_therm), 19032cb5efefSPeter De Schrijver TEGRA_INIT_DATA_XUSB("xusb_host_src", "host_src", "tegra_xhci", mux_clkm_pllp_pllc_pllre, CLK_SOURCE_XUSB_HOST_SRC, 143, &periph_w_regs, TEGRA_PERIPH_ON_APB | TEGRA_PERIPH_NO_RESET, xusb_host_src), 19042cb5efefSPeter De Schrijver TEGRA_INIT_DATA_XUSB("xusb_falcon_src", "falcon_src", "tegra_xhci", mux_clkm_pllp_pllc_pllre, CLK_SOURCE_XUSB_FALCON_SRC, 143, &periph_w_regs, TEGRA_PERIPH_NO_RESET, xusb_falcon_src), 19052cb5efefSPeter De Schrijver TEGRA_INIT_DATA_XUSB("xusb_fs_src", "fs_src", "tegra_xhci", mux_clkm_48M_pllp_480M, CLK_SOURCE_XUSB_FS_SRC, 143, &periph_w_regs, TEGRA_PERIPH_NO_RESET, xusb_fs_src), 19062cb5efefSPeter De Schrijver TEGRA_INIT_DATA_XUSB("xusb_ss_src", "ss_src", "tegra_xhci", mux_clkm_pllre_clk32_480M_pllc_ref, CLK_SOURCE_XUSB_SS_SRC, 143, &periph_w_regs, TEGRA_PERIPH_NO_RESET, xusb_ss_src), 19072cb5efefSPeter De Schrijver TEGRA_INIT_DATA_XUSB("xusb_dev_src", "dev_src", "tegra_xhci", mux_clkm_pllp_pllc_pllre, CLK_SOURCE_XUSB_DEV_SRC, 95, &periph_u_regs, TEGRA_PERIPH_ON_APB | TEGRA_PERIPH_NO_RESET, xusb_dev_src), 19082cb5efefSPeter De Schrijver TEGRA_INIT_DATA_AUDIO("d_audio", "d_audio", "tegra30-ahub", CLK_SOURCE_D_AUDIO, 106, &periph_v_regs, TEGRA_PERIPH_ON_APB, d_audio), 19092cb5efefSPeter De Schrijver TEGRA_INIT_DATA_AUDIO("dam0", NULL, "tegra30-dam.0", CLK_SOURCE_DAM0, 108, &periph_v_regs, TEGRA_PERIPH_ON_APB, dam0), 19102cb5efefSPeter De Schrijver TEGRA_INIT_DATA_AUDIO("dam1", NULL, "tegra30-dam.1", CLK_SOURCE_DAM1, 109, &periph_v_regs, TEGRA_PERIPH_ON_APB, dam1), 19112cb5efefSPeter De Schrijver TEGRA_INIT_DATA_AUDIO("dam2", NULL, "tegra30-dam.2", CLK_SOURCE_DAM2, 110, &periph_v_regs, TEGRA_PERIPH_ON_APB, dam2), 19122cb5efefSPeter De Schrijver }; 19132cb5efefSPeter De Schrijver 19142cb5efefSPeter De Schrijver static struct tegra_periph_init_data tegra_periph_nodiv_clk_list[] = { 19152cb5efefSPeter De Schrijver TEGRA_INIT_DATA_NODIV("disp1", NULL, "tegradc.0", mux_pllp_pllm_plld_plla_pllc_plld2_clkm, CLK_SOURCE_DISP1, 29, 7, 27, &periph_l_regs, 0, disp1), 19162cb5efefSPeter De Schrijver TEGRA_INIT_DATA_NODIV("disp2", NULL, "tegradc.1", mux_pllp_pllm_plld_plla_pllc_plld2_clkm, CLK_SOURCE_DISP2, 29, 7, 26, &periph_l_regs, 0, disp2), 19172cb5efefSPeter De Schrijver }; 19182cb5efefSPeter De Schrijver 19192cb5efefSPeter De Schrijver static __init void tegra114_periph_clk_init(void __iomem *clk_base) 19202cb5efefSPeter De Schrijver { 19212cb5efefSPeter De Schrijver struct tegra_periph_init_data *data; 19222cb5efefSPeter De Schrijver struct clk *clk; 19232cb5efefSPeter De Schrijver int i; 19242cb5efefSPeter De Schrijver u32 val; 19252cb5efefSPeter De Schrijver 19262cb5efefSPeter De Schrijver /* apbdma */ 19272cb5efefSPeter De Schrijver clk = tegra_clk_register_periph_gate("apbdma", "clk_m", 0, clk_base, 19282cb5efefSPeter De Schrijver 0, 34, &periph_h_regs, 19292cb5efefSPeter De Schrijver periph_clk_enb_refcnt); 19302cb5efefSPeter De Schrijver clks[apbdma] = clk; 19312cb5efefSPeter De Schrijver 19322cb5efefSPeter De Schrijver /* rtc */ 19332cb5efefSPeter De Schrijver clk = tegra_clk_register_periph_gate("rtc", "clk_32k", 19342cb5efefSPeter De Schrijver TEGRA_PERIPH_ON_APB | 19352cb5efefSPeter De Schrijver TEGRA_PERIPH_NO_RESET, clk_base, 19362cb5efefSPeter De Schrijver 0, 4, &periph_l_regs, 19372cb5efefSPeter De Schrijver periph_clk_enb_refcnt); 19382cb5efefSPeter De Schrijver clk_register_clkdev(clk, NULL, "rtc-tegra"); 19392cb5efefSPeter De Schrijver clks[rtc] = clk; 19402cb5efefSPeter De Schrijver 19412cb5efefSPeter De Schrijver /* kbc */ 19422cb5efefSPeter De Schrijver clk = tegra_clk_register_periph_gate("kbc", "clk_32k", 19432cb5efefSPeter De Schrijver TEGRA_PERIPH_ON_APB | 19442cb5efefSPeter De Schrijver TEGRA_PERIPH_NO_RESET, clk_base, 19452cb5efefSPeter De Schrijver 0, 36, &periph_h_regs, 19462cb5efefSPeter De Schrijver periph_clk_enb_refcnt); 19472cb5efefSPeter De Schrijver clks[kbc] = clk; 19482cb5efefSPeter De Schrijver 19492cb5efefSPeter De Schrijver /* timer */ 19502cb5efefSPeter De Schrijver clk = tegra_clk_register_periph_gate("timer", "clk_m", 0, clk_base, 19512cb5efefSPeter De Schrijver 0, 5, &periph_l_regs, 19522cb5efefSPeter De Schrijver periph_clk_enb_refcnt); 19532cb5efefSPeter De Schrijver clk_register_clkdev(clk, NULL, "timer"); 19542cb5efefSPeter De Schrijver clks[timer] = clk; 19552cb5efefSPeter De Schrijver 19562cb5efefSPeter De Schrijver /* kfuse */ 19572cb5efefSPeter De Schrijver clk = tegra_clk_register_periph_gate("kfuse", "clk_m", 19582cb5efefSPeter De Schrijver TEGRA_PERIPH_ON_APB, clk_base, 0, 40, 19592cb5efefSPeter De Schrijver &periph_h_regs, periph_clk_enb_refcnt); 19602cb5efefSPeter De Schrijver clks[kfuse] = clk; 19612cb5efefSPeter De Schrijver 19622cb5efefSPeter De Schrijver /* fuse */ 19632cb5efefSPeter De Schrijver clk = tegra_clk_register_periph_gate("fuse", "clk_m", 19642cb5efefSPeter De Schrijver TEGRA_PERIPH_ON_APB, clk_base, 0, 39, 19652cb5efefSPeter De Schrijver &periph_h_regs, periph_clk_enb_refcnt); 19662cb5efefSPeter De Schrijver clks[fuse] = clk; 19672cb5efefSPeter De Schrijver 19682cb5efefSPeter De Schrijver /* fuse_burn */ 19692cb5efefSPeter De Schrijver clk = tegra_clk_register_periph_gate("fuse_burn", "clk_m", 19702cb5efefSPeter De Schrijver TEGRA_PERIPH_ON_APB, clk_base, 0, 39, 19712cb5efefSPeter De Schrijver &periph_h_regs, periph_clk_enb_refcnt); 19722cb5efefSPeter De Schrijver clks[fuse_burn] = clk; 19732cb5efefSPeter De Schrijver 19742cb5efefSPeter De Schrijver /* apbif */ 19752cb5efefSPeter De Schrijver clk = tegra_clk_register_periph_gate("apbif", "clk_m", 19762cb5efefSPeter De Schrijver TEGRA_PERIPH_ON_APB, clk_base, 0, 107, 19772cb5efefSPeter De Schrijver &periph_v_regs, periph_clk_enb_refcnt); 19782cb5efefSPeter De Schrijver clks[apbif] = clk; 19792cb5efefSPeter De Schrijver 19802cb5efefSPeter De Schrijver /* hda2hdmi */ 19812cb5efefSPeter De Schrijver clk = tegra_clk_register_periph_gate("hda2hdmi", "clk_m", 19822cb5efefSPeter De Schrijver TEGRA_PERIPH_ON_APB, clk_base, 0, 128, 19832cb5efefSPeter De Schrijver &periph_w_regs, periph_clk_enb_refcnt); 19842cb5efefSPeter De Schrijver clks[hda2hdmi] = clk; 19852cb5efefSPeter De Schrijver 19862cb5efefSPeter De Schrijver /* vcp */ 19872cb5efefSPeter De Schrijver clk = tegra_clk_register_periph_gate("vcp", "clk_m", 0, clk_base, 0, 19882cb5efefSPeter De Schrijver 29, &periph_l_regs, 19892cb5efefSPeter De Schrijver periph_clk_enb_refcnt); 19902cb5efefSPeter De Schrijver clks[vcp] = clk; 19912cb5efefSPeter De Schrijver 19922cb5efefSPeter De Schrijver /* bsea */ 19932cb5efefSPeter De Schrijver clk = tegra_clk_register_periph_gate("bsea", "clk_m", 0, clk_base, 19942cb5efefSPeter De Schrijver 0, 62, &periph_h_regs, 19952cb5efefSPeter De Schrijver periph_clk_enb_refcnt); 19962cb5efefSPeter De Schrijver clks[bsea] = clk; 19972cb5efefSPeter De Schrijver 19982cb5efefSPeter De Schrijver /* bsev */ 19992cb5efefSPeter De Schrijver clk = tegra_clk_register_periph_gate("bsev", "clk_m", 0, clk_base, 20002cb5efefSPeter De Schrijver 0, 63, &periph_h_regs, 20012cb5efefSPeter De Schrijver periph_clk_enb_refcnt); 20022cb5efefSPeter De Schrijver clks[bsev] = clk; 20032cb5efefSPeter De Schrijver 20042cb5efefSPeter De Schrijver /* mipi-cal */ 20052cb5efefSPeter De Schrijver clk = tegra_clk_register_periph_gate("mipi-cal", "clk_m", 0, clk_base, 20062cb5efefSPeter De Schrijver 0, 56, &periph_h_regs, 20072cb5efefSPeter De Schrijver periph_clk_enb_refcnt); 20082cb5efefSPeter De Schrijver clks[mipi_cal] = clk; 20092cb5efefSPeter De Schrijver 20102cb5efefSPeter De Schrijver /* usbd */ 20112cb5efefSPeter De Schrijver clk = tegra_clk_register_periph_gate("usbd", "clk_m", 0, clk_base, 20122cb5efefSPeter De Schrijver 0, 22, &periph_l_regs, 20132cb5efefSPeter De Schrijver periph_clk_enb_refcnt); 20142cb5efefSPeter De Schrijver clks[usbd] = clk; 20152cb5efefSPeter De Schrijver 20162cb5efefSPeter De Schrijver /* usb2 */ 20172cb5efefSPeter De Schrijver clk = tegra_clk_register_periph_gate("usb2", "clk_m", 0, clk_base, 20182cb5efefSPeter De Schrijver 0, 58, &periph_h_regs, 20192cb5efefSPeter De Schrijver periph_clk_enb_refcnt); 20202cb5efefSPeter De Schrijver clks[usb2] = clk; 20212cb5efefSPeter De Schrijver 20222cb5efefSPeter De Schrijver /* usb3 */ 20232cb5efefSPeter De Schrijver clk = tegra_clk_register_periph_gate("usb3", "clk_m", 0, clk_base, 20242cb5efefSPeter De Schrijver 0, 59, &periph_h_regs, 20252cb5efefSPeter De Schrijver periph_clk_enb_refcnt); 20262cb5efefSPeter De Schrijver clks[usb3] = clk; 20272cb5efefSPeter De Schrijver 20282cb5efefSPeter De Schrijver /* csi */ 20292cb5efefSPeter De Schrijver clk = tegra_clk_register_periph_gate("csi", "pll_p_out3", 0, clk_base, 20302cb5efefSPeter De Schrijver 0, 52, &periph_h_regs, 20312cb5efefSPeter De Schrijver periph_clk_enb_refcnt); 20322cb5efefSPeter De Schrijver clks[csi] = clk; 20332cb5efefSPeter De Schrijver 20342cb5efefSPeter De Schrijver /* isp */ 20352cb5efefSPeter De Schrijver clk = tegra_clk_register_periph_gate("isp", "clk_m", 0, clk_base, 0, 20362cb5efefSPeter De Schrijver 23, &periph_l_regs, 20372cb5efefSPeter De Schrijver periph_clk_enb_refcnt); 20382cb5efefSPeter De Schrijver clks[isp] = clk; 20392cb5efefSPeter De Schrijver 20402cb5efefSPeter De Schrijver /* csus */ 20412cb5efefSPeter De Schrijver clk = tegra_clk_register_periph_gate("csus", "clk_m", 20422cb5efefSPeter De Schrijver TEGRA_PERIPH_NO_RESET, clk_base, 0, 92, 20432cb5efefSPeter De Schrijver &periph_u_regs, periph_clk_enb_refcnt); 20442cb5efefSPeter De Schrijver clks[csus] = clk; 20452cb5efefSPeter De Schrijver 20462cb5efefSPeter De Schrijver /* dds */ 20472cb5efefSPeter De Schrijver clk = tegra_clk_register_periph_gate("dds", "clk_m", 20482cb5efefSPeter De Schrijver TEGRA_PERIPH_ON_APB, clk_base, 0, 150, 20492cb5efefSPeter De Schrijver &periph_w_regs, periph_clk_enb_refcnt); 20502cb5efefSPeter De Schrijver clks[dds] = clk; 20512cb5efefSPeter De Schrijver 20522cb5efefSPeter De Schrijver /* dp2 */ 20532cb5efefSPeter De Schrijver clk = tegra_clk_register_periph_gate("dp2", "clk_m", 20542cb5efefSPeter De Schrijver TEGRA_PERIPH_ON_APB, clk_base, 0, 152, 20552cb5efefSPeter De Schrijver &periph_w_regs, periph_clk_enb_refcnt); 20562cb5efefSPeter De Schrijver clks[dp2] = clk; 20572cb5efefSPeter De Schrijver 20582cb5efefSPeter De Schrijver /* dtv */ 20592cb5efefSPeter De Schrijver clk = tegra_clk_register_periph_gate("dtv", "clk_m", 20602cb5efefSPeter De Schrijver TEGRA_PERIPH_ON_APB, clk_base, 0, 79, 20612cb5efefSPeter De Schrijver &periph_u_regs, periph_clk_enb_refcnt); 20622cb5efefSPeter De Schrijver clks[dtv] = clk; 20632cb5efefSPeter De Schrijver 20642cb5efefSPeter De Schrijver /* dsia */ 20652cb5efefSPeter De Schrijver clk = clk_register_mux(NULL, "dsia_mux", mux_plld_out0_plld2_out0, 20662cb5efefSPeter De Schrijver ARRAY_SIZE(mux_plld_out0_plld2_out0), 0, 20672cb5efefSPeter De Schrijver clk_base + PLLD_BASE, 25, 1, 0, &pll_d_lock); 20682cb5efefSPeter De Schrijver clks[dsia_mux] = clk; 20692cb5efefSPeter De Schrijver clk = tegra_clk_register_periph_gate("dsia", "dsia_mux", 0, clk_base, 20702cb5efefSPeter De Schrijver 0, 48, &periph_h_regs, 20712cb5efefSPeter De Schrijver periph_clk_enb_refcnt); 20722cb5efefSPeter De Schrijver clks[dsia] = clk; 20732cb5efefSPeter De Schrijver 20742cb5efefSPeter De Schrijver /* dsib */ 20752cb5efefSPeter De Schrijver clk = clk_register_mux(NULL, "dsib_mux", mux_plld_out0_plld2_out0, 20762cb5efefSPeter De Schrijver ARRAY_SIZE(mux_plld_out0_plld2_out0), 0, 20772cb5efefSPeter De Schrijver clk_base + PLLD2_BASE, 25, 1, 0, &pll_d2_lock); 20782cb5efefSPeter De Schrijver clks[dsib_mux] = clk; 20792cb5efefSPeter De Schrijver clk = tegra_clk_register_periph_gate("dsib", "dsib_mux", 0, clk_base, 20802cb5efefSPeter De Schrijver 0, 82, &periph_u_regs, 20812cb5efefSPeter De Schrijver periph_clk_enb_refcnt); 20822cb5efefSPeter De Schrijver clks[dsib] = clk; 20832cb5efefSPeter De Schrijver 20842cb5efefSPeter De Schrijver /* xusb_hs_src */ 20852cb5efefSPeter De Schrijver val = readl(clk_base + CLK_SOURCE_XUSB_SS_SRC); 20862cb5efefSPeter De Schrijver val |= BIT(25); /* always select PLLU_60M */ 20872cb5efefSPeter De Schrijver writel(val, clk_base + CLK_SOURCE_XUSB_SS_SRC); 20882cb5efefSPeter De Schrijver 20892cb5efefSPeter De Schrijver clk = clk_register_fixed_factor(NULL, "xusb_hs_src", "pll_u_60M", 0, 20902cb5efefSPeter De Schrijver 1, 1); 20912cb5efefSPeter De Schrijver clks[xusb_hs_src] = clk; 20922cb5efefSPeter De Schrijver 20932cb5efefSPeter De Schrijver /* xusb_host */ 20942cb5efefSPeter De Schrijver clk = tegra_clk_register_periph_gate("xusb_host", "xusb_host_src", 0, 20952cb5efefSPeter De Schrijver clk_base, 0, 89, &periph_u_regs, 20962cb5efefSPeter De Schrijver periph_clk_enb_refcnt); 20972cb5efefSPeter De Schrijver clks[xusb_host] = clk; 20982cb5efefSPeter De Schrijver 20992cb5efefSPeter De Schrijver /* xusb_ss */ 21002cb5efefSPeter De Schrijver clk = tegra_clk_register_periph_gate("xusb_ss", "xusb_ss_src", 0, 21012cb5efefSPeter De Schrijver clk_base, 0, 156, &periph_w_regs, 21022cb5efefSPeter De Schrijver periph_clk_enb_refcnt); 21032cb5efefSPeter De Schrijver clks[xusb_host] = clk; 21042cb5efefSPeter De Schrijver 21052cb5efefSPeter De Schrijver /* xusb_dev */ 21062cb5efefSPeter De Schrijver clk = tegra_clk_register_periph_gate("xusb_dev", "xusb_dev_src", 0, 21072cb5efefSPeter De Schrijver clk_base, 0, 95, &periph_u_regs, 21082cb5efefSPeter De Schrijver periph_clk_enb_refcnt); 21092cb5efefSPeter De Schrijver clks[xusb_dev] = clk; 21102cb5efefSPeter De Schrijver 21112cb5efefSPeter De Schrijver /* emc */ 21122cb5efefSPeter De Schrijver clk = clk_register_mux(NULL, "emc_mux", mux_pllmcp_clkm, 21132cb5efefSPeter De Schrijver ARRAY_SIZE(mux_pllmcp_clkm), 0, 21142cb5efefSPeter De Schrijver clk_base + CLK_SOURCE_EMC, 21152cb5efefSPeter De Schrijver 29, 3, 0, NULL); 21162cb5efefSPeter De Schrijver clk = tegra_clk_register_periph_gate("emc", "emc_mux", 0, clk_base, 21172cb5efefSPeter De Schrijver CLK_IGNORE_UNUSED, 57, &periph_h_regs, 21182cb5efefSPeter De Schrijver periph_clk_enb_refcnt); 21192cb5efefSPeter De Schrijver clks[emc] = clk; 21202cb5efefSPeter De Schrijver 21212cb5efefSPeter De Schrijver for (i = 0; i < ARRAY_SIZE(tegra_periph_clk_list); i++) { 21222cb5efefSPeter De Schrijver data = &tegra_periph_clk_list[i]; 21232cb5efefSPeter De Schrijver clk = tegra_clk_register_periph(data->name, data->parent_names, 21242cb5efefSPeter De Schrijver data->num_parents, &data->periph, 21252cb5efefSPeter De Schrijver clk_base, data->offset, data->flags); 21262cb5efefSPeter De Schrijver clks[data->clk_id] = clk; 21272cb5efefSPeter De Schrijver } 21282cb5efefSPeter De Schrijver 21292cb5efefSPeter De Schrijver for (i = 0; i < ARRAY_SIZE(tegra_periph_nodiv_clk_list); i++) { 21302cb5efefSPeter De Schrijver data = &tegra_periph_nodiv_clk_list[i]; 21312cb5efefSPeter De Schrijver clk = tegra_clk_register_periph_nodiv(data->name, 21322cb5efefSPeter De Schrijver data->parent_names, data->num_parents, 21332cb5efefSPeter De Schrijver &data->periph, clk_base, data->offset); 21342cb5efefSPeter De Schrijver clks[data->clk_id] = clk; 21352cb5efefSPeter De Schrijver } 21362cb5efefSPeter De Schrijver } 21372cb5efefSPeter De Schrijver 213831972fd9SJoseph Lo /* Tegra114 CPU clock and reset control functions */ 213931972fd9SJoseph Lo static void tegra114_wait_cpu_in_reset(u32 cpu) 214031972fd9SJoseph Lo { 214131972fd9SJoseph Lo unsigned int reg; 214231972fd9SJoseph Lo 214331972fd9SJoseph Lo do { 214431972fd9SJoseph Lo reg = readl(clk_base + CLK_RST_CONTROLLER_CPU_CMPLX_STATUS); 214531972fd9SJoseph Lo cpu_relax(); 214631972fd9SJoseph Lo } while (!(reg & (1 << cpu))); /* check CPU been reset or not */ 214731972fd9SJoseph Lo } 214831972fd9SJoseph Lo static void tegra114_disable_cpu_clock(u32 cpu) 214931972fd9SJoseph Lo { 215031972fd9SJoseph Lo /* flow controller would take care in the power sequence. */ 215131972fd9SJoseph Lo } 215231972fd9SJoseph Lo 2153ad7d1140SJoseph Lo #ifdef CONFIG_PM_SLEEP 2154ad7d1140SJoseph Lo static void tegra114_cpu_clock_suspend(void) 2155ad7d1140SJoseph Lo { 2156ad7d1140SJoseph Lo /* switch coresite to clk_m, save off original source */ 2157ad7d1140SJoseph Lo tegra114_cpu_clk_sctx.clk_csite_src = 2158ad7d1140SJoseph Lo readl(clk_base + CLK_SOURCE_CSITE); 2159ad7d1140SJoseph Lo writel(3 << 30, clk_base + CLK_SOURCE_CSITE); 21600017f447SJoseph Lo 21610017f447SJoseph Lo tegra114_cpu_clk_sctx.cclkg_burst = 21620017f447SJoseph Lo readl(clk_base + CCLKG_BURST_POLICY); 21630017f447SJoseph Lo tegra114_cpu_clk_sctx.cclkg_divider = 21640017f447SJoseph Lo readl(clk_base + CCLKG_BURST_POLICY + 4); 2165ad7d1140SJoseph Lo } 2166ad7d1140SJoseph Lo 2167ad7d1140SJoseph Lo static void tegra114_cpu_clock_resume(void) 2168ad7d1140SJoseph Lo { 2169ad7d1140SJoseph Lo writel(tegra114_cpu_clk_sctx.clk_csite_src, 2170ad7d1140SJoseph Lo clk_base + CLK_SOURCE_CSITE); 21710017f447SJoseph Lo 21720017f447SJoseph Lo writel(tegra114_cpu_clk_sctx.cclkg_burst, 21730017f447SJoseph Lo clk_base + CCLKG_BURST_POLICY); 21740017f447SJoseph Lo writel(tegra114_cpu_clk_sctx.cclkg_divider, 21750017f447SJoseph Lo clk_base + CCLKG_BURST_POLICY + 4); 2176ad7d1140SJoseph Lo } 2177ad7d1140SJoseph Lo #endif 2178ad7d1140SJoseph Lo 217931972fd9SJoseph Lo static struct tegra_cpu_car_ops tegra114_cpu_car_ops = { 218031972fd9SJoseph Lo .wait_for_reset = tegra114_wait_cpu_in_reset, 218131972fd9SJoseph Lo .disable_clock = tegra114_disable_cpu_clock, 2182ad7d1140SJoseph Lo #ifdef CONFIG_PM_SLEEP 2183ad7d1140SJoseph Lo .suspend = tegra114_cpu_clock_suspend, 2184ad7d1140SJoseph Lo .resume = tegra114_cpu_clock_resume, 2185ad7d1140SJoseph Lo #endif 218631972fd9SJoseph Lo }; 21872cb5efefSPeter De Schrijver 21882cb5efefSPeter De Schrijver static const struct of_device_id pmc_match[] __initconst = { 21892cb5efefSPeter De Schrijver { .compatible = "nvidia,tegra114-pmc" }, 21902cb5efefSPeter De Schrijver {}, 21912cb5efefSPeter De Schrijver }; 21922cb5efefSPeter De Schrijver 21939e60121fSPaul Walmsley /* 21949e60121fSPaul Walmsley * dfll_soc/dfll_ref apparently must be kept enabled, otherwise I2C5 21959e60121fSPaul Walmsley * breaks 21969e60121fSPaul Walmsley */ 21972cb5efefSPeter De Schrijver static __initdata struct tegra_clk_init_table init_table[] = { 21982cb5efefSPeter De Schrijver {uarta, pll_p, 408000000, 0}, 21992cb5efefSPeter De Schrijver {uartb, pll_p, 408000000, 0}, 22002cb5efefSPeter De Schrijver {uartc, pll_p, 408000000, 0}, 2201c604283fSPeter De Schrijver {uartd, pll_p, 408000000, 0}, 22022cb5efefSPeter De Schrijver {pll_a, clk_max, 564480000, 1}, 22032cb5efefSPeter De Schrijver {pll_a_out0, clk_max, 11289600, 1}, 22042cb5efefSPeter De Schrijver {extern1, pll_a_out0, 0, 1}, 22052cb5efefSPeter De Schrijver {clk_out_1_mux, extern1, 0, 1}, 22062cb5efefSPeter De Schrijver {clk_out_1, clk_max, 0, 1}, 22072cb5efefSPeter De Schrijver {i2s0, pll_a_out0, 11289600, 0}, 22082cb5efefSPeter De Schrijver {i2s1, pll_a_out0, 11289600, 0}, 22092cb5efefSPeter De Schrijver {i2s2, pll_a_out0, 11289600, 0}, 22102cb5efefSPeter De Schrijver {i2s3, pll_a_out0, 11289600, 0}, 22112cb5efefSPeter De Schrijver {i2s4, pll_a_out0, 11289600, 0}, 22129e60121fSPaul Walmsley {dfll_soc, pll_p, 51000000, 1}, 22139e60121fSPaul Walmsley {dfll_ref, pll_p, 51000000, 1}, 22142cb5efefSPeter De Schrijver {clk_max, clk_max, 0, 0}, /* This MUST be the last entry. */ 22152cb5efefSPeter De Schrijver }; 22162cb5efefSPeter De Schrijver 22172cb5efefSPeter De Schrijver static void __init tegra114_clock_apply_init_table(void) 22182cb5efefSPeter De Schrijver { 22192cb5efefSPeter De Schrijver tegra_init_from_table(init_table, clks, clk_max); 22202cb5efefSPeter De Schrijver } 22212cb5efefSPeter De Schrijver 222225c9ded6SPaul Walmsley 222325c9ded6SPaul Walmsley /** 222425c9ded6SPaul Walmsley * tegra114_car_barrier - wait for pending writes to the CAR to complete 222525c9ded6SPaul Walmsley * 222625c9ded6SPaul Walmsley * Wait for any outstanding writes to the CAR MMIO space from this CPU 222725c9ded6SPaul Walmsley * to complete before continuing execution. No return value. 222825c9ded6SPaul Walmsley */ 222925c9ded6SPaul Walmsley static void tegra114_car_barrier(void) 223025c9ded6SPaul Walmsley { 223125c9ded6SPaul Walmsley wmb(); /* probably unnecessary */ 223225c9ded6SPaul Walmsley readl_relaxed(clk_base + CPU_FINETRIM_SELECT); 223325c9ded6SPaul Walmsley } 223425c9ded6SPaul Walmsley 223525c9ded6SPaul Walmsley /** 223625c9ded6SPaul Walmsley * tegra114_clock_tune_cpu_trimmers_high - use high-voltage propagation delays 223725c9ded6SPaul Walmsley * 223825c9ded6SPaul Walmsley * When the CPU rail voltage is in the high-voltage range, use the 223925c9ded6SPaul Walmsley * built-in hardwired clock propagation delays in the CPU clock 224025c9ded6SPaul Walmsley * shaper. No return value. 224125c9ded6SPaul Walmsley */ 224225c9ded6SPaul Walmsley void tegra114_clock_tune_cpu_trimmers_high(void) 224325c9ded6SPaul Walmsley { 224425c9ded6SPaul Walmsley u32 select = 0; 224525c9ded6SPaul Walmsley 224625c9ded6SPaul Walmsley /* Use hardwired rise->rise & fall->fall clock propagation delays */ 224725c9ded6SPaul Walmsley select |= ~(CPU_FINETRIM_1_FCPU_1 | CPU_FINETRIM_1_FCPU_2 | 224825c9ded6SPaul Walmsley CPU_FINETRIM_1_FCPU_3 | CPU_FINETRIM_1_FCPU_4 | 224925c9ded6SPaul Walmsley CPU_FINETRIM_1_FCPU_5 | CPU_FINETRIM_1_FCPU_6); 225025c9ded6SPaul Walmsley writel_relaxed(select, clk_base + CPU_FINETRIM_SELECT); 225125c9ded6SPaul Walmsley 225225c9ded6SPaul Walmsley tegra114_car_barrier(); 225325c9ded6SPaul Walmsley } 225425c9ded6SPaul Walmsley EXPORT_SYMBOL(tegra114_clock_tune_cpu_trimmers_high); 225525c9ded6SPaul Walmsley 225625c9ded6SPaul Walmsley /** 225725c9ded6SPaul Walmsley * tegra114_clock_tune_cpu_trimmers_low - use low-voltage propagation delays 225825c9ded6SPaul Walmsley * 225925c9ded6SPaul Walmsley * When the CPU rail voltage is in the low-voltage range, use the 226025c9ded6SPaul Walmsley * extended clock propagation delays set by 226125c9ded6SPaul Walmsley * tegra114_clock_tune_cpu_trimmers_init(). The intention is to 226225c9ded6SPaul Walmsley * maintain the input clock duty cycle that the FCPU subsystem 226325c9ded6SPaul Walmsley * expects. No return value. 226425c9ded6SPaul Walmsley */ 226525c9ded6SPaul Walmsley void tegra114_clock_tune_cpu_trimmers_low(void) 226625c9ded6SPaul Walmsley { 226725c9ded6SPaul Walmsley u32 select = 0; 226825c9ded6SPaul Walmsley 226925c9ded6SPaul Walmsley /* 227025c9ded6SPaul Walmsley * Use software-specified rise->rise & fall->fall clock 227125c9ded6SPaul Walmsley * propagation delays (from 227225c9ded6SPaul Walmsley * tegra114_clock_tune_cpu_trimmers_init() 227325c9ded6SPaul Walmsley */ 227425c9ded6SPaul Walmsley select |= (CPU_FINETRIM_1_FCPU_1 | CPU_FINETRIM_1_FCPU_2 | 227525c9ded6SPaul Walmsley CPU_FINETRIM_1_FCPU_3 | CPU_FINETRIM_1_FCPU_4 | 227625c9ded6SPaul Walmsley CPU_FINETRIM_1_FCPU_5 | CPU_FINETRIM_1_FCPU_6); 227725c9ded6SPaul Walmsley writel_relaxed(select, clk_base + CPU_FINETRIM_SELECT); 227825c9ded6SPaul Walmsley 227925c9ded6SPaul Walmsley tegra114_car_barrier(); 228025c9ded6SPaul Walmsley } 228125c9ded6SPaul Walmsley EXPORT_SYMBOL(tegra114_clock_tune_cpu_trimmers_low); 228225c9ded6SPaul Walmsley 228325c9ded6SPaul Walmsley /** 228425c9ded6SPaul Walmsley * tegra114_clock_tune_cpu_trimmers_init - set up and enable clk prop delays 228525c9ded6SPaul Walmsley * 228625c9ded6SPaul Walmsley * Program extended clock propagation delays into the FCPU clock 228725c9ded6SPaul Walmsley * shaper and enable them. XXX Define the purpose - peak current 228825c9ded6SPaul Walmsley * reduction? No return value. 228925c9ded6SPaul Walmsley */ 229025c9ded6SPaul Walmsley /* XXX Initial voltage rail state assumption issues? */ 229125c9ded6SPaul Walmsley void tegra114_clock_tune_cpu_trimmers_init(void) 229225c9ded6SPaul Walmsley { 229325c9ded6SPaul Walmsley u32 dr = 0, r = 0; 229425c9ded6SPaul Walmsley 229525c9ded6SPaul Walmsley /* Increment the rise->rise clock delay by four steps */ 229625c9ded6SPaul Walmsley r |= (CPU_FINETRIM_R_FCPU_1_MASK | CPU_FINETRIM_R_FCPU_2_MASK | 229725c9ded6SPaul Walmsley CPU_FINETRIM_R_FCPU_3_MASK | CPU_FINETRIM_R_FCPU_4_MASK | 229825c9ded6SPaul Walmsley CPU_FINETRIM_R_FCPU_5_MASK | CPU_FINETRIM_R_FCPU_6_MASK); 229925c9ded6SPaul Walmsley writel_relaxed(r, clk_base + CPU_FINETRIM_R); 230025c9ded6SPaul Walmsley 230125c9ded6SPaul Walmsley /* 230225c9ded6SPaul Walmsley * Use the rise->rise clock propagation delay specified in the 230325c9ded6SPaul Walmsley * r field 230425c9ded6SPaul Walmsley */ 230525c9ded6SPaul Walmsley dr |= (CPU_FINETRIM_1_FCPU_1 | CPU_FINETRIM_1_FCPU_2 | 230625c9ded6SPaul Walmsley CPU_FINETRIM_1_FCPU_3 | CPU_FINETRIM_1_FCPU_4 | 230725c9ded6SPaul Walmsley CPU_FINETRIM_1_FCPU_5 | CPU_FINETRIM_1_FCPU_6); 230825c9ded6SPaul Walmsley writel_relaxed(dr, clk_base + CPU_FINETRIM_DR); 230925c9ded6SPaul Walmsley 231025c9ded6SPaul Walmsley tegra114_clock_tune_cpu_trimmers_low(); 231125c9ded6SPaul Walmsley } 231225c9ded6SPaul Walmsley EXPORT_SYMBOL(tegra114_clock_tune_cpu_trimmers_init); 231325c9ded6SPaul Walmsley 23141c472d8eSPaul Walmsley /** 23151c472d8eSPaul Walmsley * tegra114_clock_assert_dfll_dvco_reset - assert the DFLL's DVCO reset 23161c472d8eSPaul Walmsley * 23171c472d8eSPaul Walmsley * Assert the reset line of the DFLL's DVCO. No return value. 23181c472d8eSPaul Walmsley */ 23191c472d8eSPaul Walmsley void tegra114_clock_assert_dfll_dvco_reset(void) 23201c472d8eSPaul Walmsley { 23211c472d8eSPaul Walmsley u32 v; 23221c472d8eSPaul Walmsley 23231c472d8eSPaul Walmsley v = readl_relaxed(clk_base + RST_DFLL_DVCO); 23241c472d8eSPaul Walmsley v |= (1 << DVFS_DFLL_RESET_SHIFT); 23251c472d8eSPaul Walmsley writel_relaxed(v, clk_base + RST_DFLL_DVCO); 23261c472d8eSPaul Walmsley tegra114_car_barrier(); 23271c472d8eSPaul Walmsley } 23281c472d8eSPaul Walmsley EXPORT_SYMBOL(tegra114_clock_assert_dfll_dvco_reset); 23291c472d8eSPaul Walmsley 23301c472d8eSPaul Walmsley /** 23311c472d8eSPaul Walmsley * tegra114_clock_deassert_dfll_dvco_reset - deassert the DFLL's DVCO reset 23321c472d8eSPaul Walmsley * 23331c472d8eSPaul Walmsley * Deassert the reset line of the DFLL's DVCO, allowing the DVCO to 23341c472d8eSPaul Walmsley * operate. No return value. 23351c472d8eSPaul Walmsley */ 23361c472d8eSPaul Walmsley void tegra114_clock_deassert_dfll_dvco_reset(void) 23371c472d8eSPaul Walmsley { 23381c472d8eSPaul Walmsley u32 v; 23391c472d8eSPaul Walmsley 23401c472d8eSPaul Walmsley v = readl_relaxed(clk_base + RST_DFLL_DVCO); 23411c472d8eSPaul Walmsley v &= ~(1 << DVFS_DFLL_RESET_SHIFT); 23421c472d8eSPaul Walmsley writel_relaxed(v, clk_base + RST_DFLL_DVCO); 23431c472d8eSPaul Walmsley tegra114_car_barrier(); 23441c472d8eSPaul Walmsley } 23451c472d8eSPaul Walmsley EXPORT_SYMBOL(tegra114_clock_deassert_dfll_dvco_reset); 23461c472d8eSPaul Walmsley 2347061cec92SPrashant Gaikwad static void __init tegra114_clock_init(struct device_node *np) 23482cb5efefSPeter De Schrijver { 23492cb5efefSPeter De Schrijver struct device_node *node; 23502cb5efefSPeter De Schrijver int i; 23512cb5efefSPeter De Schrijver 23522cb5efefSPeter De Schrijver clk_base = of_iomap(np, 0); 23532cb5efefSPeter De Schrijver if (!clk_base) { 23542cb5efefSPeter De Schrijver pr_err("ioremap tegra114 CAR failed\n"); 23552cb5efefSPeter De Schrijver return; 23562cb5efefSPeter De Schrijver } 23572cb5efefSPeter De Schrijver 23582cb5efefSPeter De Schrijver node = of_find_matching_node(NULL, pmc_match); 23592cb5efefSPeter De Schrijver if (!node) { 23602cb5efefSPeter De Schrijver pr_err("Failed to find pmc node\n"); 23612cb5efefSPeter De Schrijver WARN_ON(1); 23622cb5efefSPeter De Schrijver return; 23632cb5efefSPeter De Schrijver } 23642cb5efefSPeter De Schrijver 23652cb5efefSPeter De Schrijver pmc_base = of_iomap(node, 0); 23662cb5efefSPeter De Schrijver if (!pmc_base) { 23672cb5efefSPeter De Schrijver pr_err("Can't map pmc registers\n"); 23682cb5efefSPeter De Schrijver WARN_ON(1); 23692cb5efefSPeter De Schrijver return; 23702cb5efefSPeter De Schrijver } 23712cb5efefSPeter De Schrijver 23722cb5efefSPeter De Schrijver if (tegra114_osc_clk_init(clk_base) < 0) 23732cb5efefSPeter De Schrijver return; 23742cb5efefSPeter De Schrijver 23752cb5efefSPeter De Schrijver tegra114_fixed_clk_init(clk_base); 23762cb5efefSPeter De Schrijver tegra114_pll_init(clk_base, pmc_base); 23772cb5efefSPeter De Schrijver tegra114_periph_clk_init(clk_base); 23782cb5efefSPeter De Schrijver tegra114_audio_clk_init(clk_base); 23792cb5efefSPeter De Schrijver tegra114_pmc_clk_init(pmc_base); 23802cb5efefSPeter De Schrijver tegra114_super_clk_init(clk_base); 23812cb5efefSPeter De Schrijver 23822cb5efefSPeter De Schrijver for (i = 0; i < ARRAY_SIZE(clks); i++) { 23832cb5efefSPeter De Schrijver if (IS_ERR(clks[i])) { 23842cb5efefSPeter De Schrijver pr_err 23852cb5efefSPeter De Schrijver ("Tegra114 clk %d: register failed with %ld\n", 23862cb5efefSPeter De Schrijver i, PTR_ERR(clks[i])); 23872cb5efefSPeter De Schrijver } 23882cb5efefSPeter De Schrijver if (!clks[i]) 23892cb5efefSPeter De Schrijver clks[i] = ERR_PTR(-EINVAL); 23902cb5efefSPeter De Schrijver } 23912cb5efefSPeter De Schrijver 23922cb5efefSPeter De Schrijver clk_data.clks = clks; 23932cb5efefSPeter De Schrijver clk_data.clk_num = ARRAY_SIZE(clks); 23942cb5efefSPeter De Schrijver of_clk_add_provider(np, of_clk_src_onecell_get, &clk_data); 23952cb5efefSPeter De Schrijver 23962cb5efefSPeter De Schrijver tegra_clk_apply_init_table = tegra114_clock_apply_init_table; 23972cb5efefSPeter De Schrijver 23982cb5efefSPeter De Schrijver tegra_cpu_car_ops = &tegra114_cpu_car_ops; 23992cb5efefSPeter De Schrijver } 2400061cec92SPrashant Gaikwad CLK_OF_DECLARE(tegra114, "nvidia,tegra114-car", tegra114_clock_init); 2401