1d65530caSNishad Kamdar /* SPDX-License-Identifier: GPL-2.0+ */ 2d65530caSNishad Kamdar /* 30380126eSMesih Kilinc * Copyright 2017 Icenowy Zheng <icenowy@aosc.io> 40380126eSMesih Kilinc * 50380126eSMesih Kilinc */ 60380126eSMesih Kilinc 70380126eSMesih Kilinc #ifndef _CCU_SUNIV_F1C100S_H_ 80380126eSMesih Kilinc #define _CCU_SUNIV_F1C100S_H_ 90380126eSMesih Kilinc 100380126eSMesih Kilinc #include <dt-bindings/clock/suniv-ccu-f1c100s.h> 110380126eSMesih Kilinc #include <dt-bindings/reset/suniv-ccu-f1c100s.h> 120380126eSMesih Kilinc 130380126eSMesih Kilinc #define CLK_PLL_CPU 0 140380126eSMesih Kilinc #define CLK_PLL_AUDIO_BASE 1 150380126eSMesih Kilinc #define CLK_PLL_AUDIO 2 160380126eSMesih Kilinc #define CLK_PLL_AUDIO_2X 3 170380126eSMesih Kilinc #define CLK_PLL_AUDIO_4X 4 180380126eSMesih Kilinc #define CLK_PLL_AUDIO_8X 5 190380126eSMesih Kilinc #define CLK_PLL_VIDEO 6 200380126eSMesih Kilinc #define CLK_PLL_VIDEO_2X 7 210380126eSMesih Kilinc #define CLK_PLL_VE 8 220380126eSMesih Kilinc #define CLK_PLL_DDR0 9 230380126eSMesih Kilinc #define CLK_PLL_PERIPH 10 240380126eSMesih Kilinc 250380126eSMesih Kilinc /* CPU clock is exported */ 260380126eSMesih Kilinc 270380126eSMesih Kilinc #define CLK_AHB 12 280380126eSMesih Kilinc #define CLK_APB 13 290380126eSMesih Kilinc 300380126eSMesih Kilinc /* All bus gates, DRAM gates and mod clocks are exported */ 310380126eSMesih Kilinc 32*f64603c9SAndre Przywara #define CLK_NUMBER (CLK_IR + 1) 330380126eSMesih Kilinc 340380126eSMesih Kilinc #endif /* _CCU_SUNIV_F1C100S_H_ */ 35