11e627317SFelix Fietkau // SPDX-License-Identifier: GPL-2.0-only
21e627317SFelix Fietkau
31e627317SFelix Fietkau #include <linux/delay.h>
41e627317SFelix Fietkau #include <linux/clk-provider.h>
5*a96cbb14SRob Herring #include <linux/io.h>
61e627317SFelix Fietkau #include <linux/of.h>
71e627317SFelix Fietkau #include <linux/platform_device.h>
81e627317SFelix Fietkau #include <dt-bindings/clock/en7523-clk.h>
91e627317SFelix Fietkau
101e627317SFelix Fietkau #define REG_PCI_CONTROL 0x88
111e627317SFelix Fietkau #define REG_PCI_CONTROL_PERSTOUT BIT(29)
121e627317SFelix Fietkau #define REG_PCI_CONTROL_PERSTOUT1 BIT(26)
131e627317SFelix Fietkau #define REG_PCI_CONTROL_REFCLK_EN1 BIT(22)
141e627317SFelix Fietkau #define REG_GSW_CLK_DIV_SEL 0x1b4
151e627317SFelix Fietkau #define REG_EMI_CLK_DIV_SEL 0x1b8
161e627317SFelix Fietkau #define REG_BUS_CLK_DIV_SEL 0x1bc
171e627317SFelix Fietkau #define REG_SPI_CLK_DIV_SEL 0x1c4
181e627317SFelix Fietkau #define REG_SPI_CLK_FREQ_SEL 0x1c8
191e627317SFelix Fietkau #define REG_NPU_CLK_DIV_SEL 0x1fc
201e627317SFelix Fietkau #define REG_CRYPTO_CLKSRC 0x200
211e627317SFelix Fietkau #define REG_RESET_CONTROL 0x834
221e627317SFelix Fietkau #define REG_RESET_CONTROL_PCIEHB BIT(29)
231e627317SFelix Fietkau #define REG_RESET_CONTROL_PCIE1 BIT(27)
241e627317SFelix Fietkau #define REG_RESET_CONTROL_PCIE2 BIT(26)
251e627317SFelix Fietkau
261e627317SFelix Fietkau struct en_clk_desc {
271e627317SFelix Fietkau int id;
281e627317SFelix Fietkau const char *name;
291e627317SFelix Fietkau u32 base_reg;
301e627317SFelix Fietkau u8 base_bits;
311e627317SFelix Fietkau u8 base_shift;
321e627317SFelix Fietkau union {
331e627317SFelix Fietkau const unsigned int *base_values;
341e627317SFelix Fietkau unsigned int base_value;
351e627317SFelix Fietkau };
361e627317SFelix Fietkau size_t n_base_values;
371e627317SFelix Fietkau
381e627317SFelix Fietkau u16 div_reg;
391e627317SFelix Fietkau u8 div_bits;
401e627317SFelix Fietkau u8 div_shift;
411e627317SFelix Fietkau u16 div_val0;
421e627317SFelix Fietkau u8 div_step;
431e627317SFelix Fietkau };
441e627317SFelix Fietkau
451e627317SFelix Fietkau struct en_clk_gate {
461e627317SFelix Fietkau void __iomem *base;
471e627317SFelix Fietkau struct clk_hw hw;
481e627317SFelix Fietkau };
491e627317SFelix Fietkau
501e627317SFelix Fietkau static const u32 gsw_base[] = { 400000000, 500000000 };
511e627317SFelix Fietkau static const u32 emi_base[] = { 333000000, 400000000 };
521e627317SFelix Fietkau static const u32 bus_base[] = { 500000000, 540000000 };
531e627317SFelix Fietkau static const u32 slic_base[] = { 100000000, 3125000 };
541e627317SFelix Fietkau static const u32 npu_base[] = { 333000000, 400000000, 500000000 };
551e627317SFelix Fietkau
561e627317SFelix Fietkau static const struct en_clk_desc en7523_base_clks[] = {
571e627317SFelix Fietkau {
581e627317SFelix Fietkau .id = EN7523_CLK_GSW,
591e627317SFelix Fietkau .name = "gsw",
601e627317SFelix Fietkau
611e627317SFelix Fietkau .base_reg = REG_GSW_CLK_DIV_SEL,
621e627317SFelix Fietkau .base_bits = 1,
631e627317SFelix Fietkau .base_shift = 8,
641e627317SFelix Fietkau .base_values = gsw_base,
651e627317SFelix Fietkau .n_base_values = ARRAY_SIZE(gsw_base),
661e627317SFelix Fietkau
671e627317SFelix Fietkau .div_bits = 3,
681e627317SFelix Fietkau .div_shift = 0,
691e627317SFelix Fietkau .div_step = 1,
701e627317SFelix Fietkau }, {
711e627317SFelix Fietkau .id = EN7523_CLK_EMI,
721e627317SFelix Fietkau .name = "emi",
731e627317SFelix Fietkau
741e627317SFelix Fietkau .base_reg = REG_EMI_CLK_DIV_SEL,
751e627317SFelix Fietkau .base_bits = 1,
761e627317SFelix Fietkau .base_shift = 8,
771e627317SFelix Fietkau .base_values = emi_base,
781e627317SFelix Fietkau .n_base_values = ARRAY_SIZE(emi_base),
791e627317SFelix Fietkau
801e627317SFelix Fietkau .div_bits = 3,
811e627317SFelix Fietkau .div_shift = 0,
821e627317SFelix Fietkau .div_step = 1,
831e627317SFelix Fietkau }, {
841e627317SFelix Fietkau .id = EN7523_CLK_BUS,
851e627317SFelix Fietkau .name = "bus",
861e627317SFelix Fietkau
871e627317SFelix Fietkau .base_reg = REG_BUS_CLK_DIV_SEL,
881e627317SFelix Fietkau .base_bits = 1,
891e627317SFelix Fietkau .base_shift = 8,
901e627317SFelix Fietkau .base_values = bus_base,
911e627317SFelix Fietkau .n_base_values = ARRAY_SIZE(bus_base),
921e627317SFelix Fietkau
931e627317SFelix Fietkau .div_bits = 3,
941e627317SFelix Fietkau .div_shift = 0,
951e627317SFelix Fietkau .div_step = 1,
961e627317SFelix Fietkau }, {
971e627317SFelix Fietkau .id = EN7523_CLK_SLIC,
981e627317SFelix Fietkau .name = "slic",
991e627317SFelix Fietkau
1001e627317SFelix Fietkau .base_reg = REG_SPI_CLK_FREQ_SEL,
1011e627317SFelix Fietkau .base_bits = 1,
1021e627317SFelix Fietkau .base_shift = 0,
1031e627317SFelix Fietkau .base_values = slic_base,
1041e627317SFelix Fietkau .n_base_values = ARRAY_SIZE(slic_base),
1051e627317SFelix Fietkau
1061e627317SFelix Fietkau .div_reg = REG_SPI_CLK_DIV_SEL,
1071e627317SFelix Fietkau .div_bits = 5,
1081e627317SFelix Fietkau .div_shift = 24,
1091e627317SFelix Fietkau .div_val0 = 20,
1101e627317SFelix Fietkau .div_step = 2,
1111e627317SFelix Fietkau }, {
1121e627317SFelix Fietkau .id = EN7523_CLK_SPI,
1131e627317SFelix Fietkau .name = "spi",
1141e627317SFelix Fietkau
1151e627317SFelix Fietkau .base_reg = REG_SPI_CLK_DIV_SEL,
1161e627317SFelix Fietkau
1171e627317SFelix Fietkau .base_value = 400000000,
1181e627317SFelix Fietkau
1191e627317SFelix Fietkau .div_bits = 5,
1201e627317SFelix Fietkau .div_shift = 8,
1211e627317SFelix Fietkau .div_val0 = 40,
1221e627317SFelix Fietkau .div_step = 2,
1231e627317SFelix Fietkau }, {
1241e627317SFelix Fietkau .id = EN7523_CLK_NPU,
1251e627317SFelix Fietkau .name = "npu",
1261e627317SFelix Fietkau
1271e627317SFelix Fietkau .base_reg = REG_NPU_CLK_DIV_SEL,
1281e627317SFelix Fietkau .base_bits = 2,
1291e627317SFelix Fietkau .base_shift = 8,
1301e627317SFelix Fietkau .base_values = npu_base,
1311e627317SFelix Fietkau .n_base_values = ARRAY_SIZE(npu_base),
1321e627317SFelix Fietkau
1331e627317SFelix Fietkau .div_bits = 3,
1341e627317SFelix Fietkau .div_shift = 0,
1351e627317SFelix Fietkau .div_step = 1,
1361e627317SFelix Fietkau }, {
1371e627317SFelix Fietkau .id = EN7523_CLK_CRYPTO,
1381e627317SFelix Fietkau .name = "crypto",
1391e627317SFelix Fietkau
1401e627317SFelix Fietkau .base_reg = REG_CRYPTO_CLKSRC,
1411e627317SFelix Fietkau .base_bits = 1,
1421e627317SFelix Fietkau .base_shift = 8,
1431e627317SFelix Fietkau .base_values = emi_base,
1441e627317SFelix Fietkau .n_base_values = ARRAY_SIZE(emi_base),
1451e627317SFelix Fietkau }
1461e627317SFelix Fietkau };
1471e627317SFelix Fietkau
1481e627317SFelix Fietkau static const struct of_device_id of_match_clk_en7523[] = {
1491e627317SFelix Fietkau { .compatible = "airoha,en7523-scu", },
1501e627317SFelix Fietkau { /* sentinel */ }
1511e627317SFelix Fietkau };
1521e627317SFelix Fietkau
en7523_get_base_rate(void __iomem * base,unsigned int i)1531e627317SFelix Fietkau static unsigned int en7523_get_base_rate(void __iomem *base, unsigned int i)
1541e627317SFelix Fietkau {
1551e627317SFelix Fietkau const struct en_clk_desc *desc = &en7523_base_clks[i];
1561e627317SFelix Fietkau u32 val;
1571e627317SFelix Fietkau
1581e627317SFelix Fietkau if (!desc->base_bits)
1591e627317SFelix Fietkau return desc->base_value;
1601e627317SFelix Fietkau
1611e627317SFelix Fietkau val = readl(base + desc->base_reg);
1621e627317SFelix Fietkau val >>= desc->base_shift;
1631e627317SFelix Fietkau val &= (1 << desc->base_bits) - 1;
1641e627317SFelix Fietkau
1651e627317SFelix Fietkau if (val >= desc->n_base_values)
1661e627317SFelix Fietkau return 0;
1671e627317SFelix Fietkau
1681e627317SFelix Fietkau return desc->base_values[val];
1691e627317SFelix Fietkau }
1701e627317SFelix Fietkau
en7523_get_div(void __iomem * base,int i)1711e627317SFelix Fietkau static u32 en7523_get_div(void __iomem *base, int i)
1721e627317SFelix Fietkau {
1731e627317SFelix Fietkau const struct en_clk_desc *desc = &en7523_base_clks[i];
1741e627317SFelix Fietkau u32 reg, val;
1751e627317SFelix Fietkau
1761e627317SFelix Fietkau if (!desc->div_bits)
1771e627317SFelix Fietkau return 1;
1781e627317SFelix Fietkau
1791e627317SFelix Fietkau reg = desc->div_reg ? desc->div_reg : desc->base_reg;
1801e627317SFelix Fietkau val = readl(base + reg);
1811e627317SFelix Fietkau val >>= desc->div_shift;
1821e627317SFelix Fietkau val &= (1 << desc->div_bits) - 1;
1831e627317SFelix Fietkau
1841e627317SFelix Fietkau if (!val && desc->div_val0)
1851e627317SFelix Fietkau return desc->div_val0;
1861e627317SFelix Fietkau
1871e627317SFelix Fietkau return (val + 1) * desc->div_step;
1881e627317SFelix Fietkau }
1891e627317SFelix Fietkau
en7523_pci_is_enabled(struct clk_hw * hw)1901e627317SFelix Fietkau static int en7523_pci_is_enabled(struct clk_hw *hw)
1911e627317SFelix Fietkau {
1921e627317SFelix Fietkau struct en_clk_gate *cg = container_of(hw, struct en_clk_gate, hw);
1931e627317SFelix Fietkau
1941e627317SFelix Fietkau return !!(readl(cg->base + REG_PCI_CONTROL) & REG_PCI_CONTROL_REFCLK_EN1);
1951e627317SFelix Fietkau }
1961e627317SFelix Fietkau
en7523_pci_prepare(struct clk_hw * hw)1971e627317SFelix Fietkau static int en7523_pci_prepare(struct clk_hw *hw)
1981e627317SFelix Fietkau {
1991e627317SFelix Fietkau struct en_clk_gate *cg = container_of(hw, struct en_clk_gate, hw);
2001e627317SFelix Fietkau void __iomem *np_base = cg->base;
2011e627317SFelix Fietkau u32 val, mask;
2021e627317SFelix Fietkau
2031e627317SFelix Fietkau /* Need to pull device low before reset */
2041e627317SFelix Fietkau val = readl(np_base + REG_PCI_CONTROL);
2051e627317SFelix Fietkau val &= ~(REG_PCI_CONTROL_PERSTOUT1 | REG_PCI_CONTROL_PERSTOUT);
2061e627317SFelix Fietkau writel(val, np_base + REG_PCI_CONTROL);
2071e627317SFelix Fietkau usleep_range(1000, 2000);
2081e627317SFelix Fietkau
2091e627317SFelix Fietkau /* Enable PCIe port 1 */
2101e627317SFelix Fietkau val |= REG_PCI_CONTROL_REFCLK_EN1;
2111e627317SFelix Fietkau writel(val, np_base + REG_PCI_CONTROL);
2121e627317SFelix Fietkau usleep_range(1000, 2000);
2131e627317SFelix Fietkau
2141e627317SFelix Fietkau /* Reset to default */
2151e627317SFelix Fietkau val = readl(np_base + REG_RESET_CONTROL);
2161e627317SFelix Fietkau mask = REG_RESET_CONTROL_PCIE1 | REG_RESET_CONTROL_PCIE2 |
2171e627317SFelix Fietkau REG_RESET_CONTROL_PCIEHB;
2181e627317SFelix Fietkau writel(val & ~mask, np_base + REG_RESET_CONTROL);
2191e627317SFelix Fietkau usleep_range(1000, 2000);
2201e627317SFelix Fietkau writel(val | mask, np_base + REG_RESET_CONTROL);
2211e627317SFelix Fietkau msleep(100);
2221e627317SFelix Fietkau writel(val & ~mask, np_base + REG_RESET_CONTROL);
2231e627317SFelix Fietkau usleep_range(5000, 10000);
2241e627317SFelix Fietkau
2251e627317SFelix Fietkau /* Release device */
2261e627317SFelix Fietkau mask = REG_PCI_CONTROL_PERSTOUT1 | REG_PCI_CONTROL_PERSTOUT;
2271e627317SFelix Fietkau val = readl(np_base + REG_PCI_CONTROL);
2281e627317SFelix Fietkau writel(val & ~mask, np_base + REG_PCI_CONTROL);
2291e627317SFelix Fietkau usleep_range(1000, 2000);
2301e627317SFelix Fietkau writel(val | mask, np_base + REG_PCI_CONTROL);
2311e627317SFelix Fietkau msleep(250);
2321e627317SFelix Fietkau
2331e627317SFelix Fietkau return 0;
2341e627317SFelix Fietkau }
2351e627317SFelix Fietkau
en7523_pci_unprepare(struct clk_hw * hw)2361e627317SFelix Fietkau static void en7523_pci_unprepare(struct clk_hw *hw)
2371e627317SFelix Fietkau {
2381e627317SFelix Fietkau struct en_clk_gate *cg = container_of(hw, struct en_clk_gate, hw);
2391e627317SFelix Fietkau void __iomem *np_base = cg->base;
2401e627317SFelix Fietkau u32 val;
2411e627317SFelix Fietkau
2421e627317SFelix Fietkau val = readl(np_base + REG_PCI_CONTROL);
2431e627317SFelix Fietkau val &= ~REG_PCI_CONTROL_REFCLK_EN1;
2441e627317SFelix Fietkau writel(val, np_base + REG_PCI_CONTROL);
2451e627317SFelix Fietkau }
2461e627317SFelix Fietkau
en7523_register_pcie_clk(struct device * dev,void __iomem * np_base)2471e627317SFelix Fietkau static struct clk_hw *en7523_register_pcie_clk(struct device *dev,
2481e627317SFelix Fietkau void __iomem *np_base)
2491e627317SFelix Fietkau {
2501e627317SFelix Fietkau static const struct clk_ops pcie_gate_ops = {
2511e627317SFelix Fietkau .is_enabled = en7523_pci_is_enabled,
2521e627317SFelix Fietkau .prepare = en7523_pci_prepare,
2531e627317SFelix Fietkau .unprepare = en7523_pci_unprepare,
2541e627317SFelix Fietkau };
2551e627317SFelix Fietkau struct clk_init_data init = {
2561e627317SFelix Fietkau .name = "pcie",
2571e627317SFelix Fietkau .ops = &pcie_gate_ops,
2581e627317SFelix Fietkau };
2591e627317SFelix Fietkau struct en_clk_gate *cg;
2601e627317SFelix Fietkau
2611e627317SFelix Fietkau cg = devm_kzalloc(dev, sizeof(*cg), GFP_KERNEL);
2621e627317SFelix Fietkau if (!cg)
2631e627317SFelix Fietkau return NULL;
2641e627317SFelix Fietkau
2651e627317SFelix Fietkau cg->base = np_base;
2661e627317SFelix Fietkau cg->hw.init = &init;
2671e627317SFelix Fietkau en7523_pci_unprepare(&cg->hw);
2681e627317SFelix Fietkau
2691e627317SFelix Fietkau if (clk_hw_register(dev, &cg->hw))
2701e627317SFelix Fietkau return NULL;
2711e627317SFelix Fietkau
2721e627317SFelix Fietkau return &cg->hw;
2731e627317SFelix Fietkau }
2741e627317SFelix Fietkau
en7523_register_clocks(struct device * dev,struct clk_hw_onecell_data * clk_data,void __iomem * base,void __iomem * np_base)2751e627317SFelix Fietkau static void en7523_register_clocks(struct device *dev, struct clk_hw_onecell_data *clk_data,
2761e627317SFelix Fietkau void __iomem *base, void __iomem *np_base)
2771e627317SFelix Fietkau {
2781e627317SFelix Fietkau struct clk_hw *hw;
2791e627317SFelix Fietkau u32 rate;
2801e627317SFelix Fietkau int i;
2811e627317SFelix Fietkau
2821e627317SFelix Fietkau for (i = 0; i < ARRAY_SIZE(en7523_base_clks); i++) {
2831e627317SFelix Fietkau const struct en_clk_desc *desc = &en7523_base_clks[i];
2841e627317SFelix Fietkau
2851e627317SFelix Fietkau rate = en7523_get_base_rate(base, i);
2861e627317SFelix Fietkau rate /= en7523_get_div(base, i);
2871e627317SFelix Fietkau
2881e627317SFelix Fietkau hw = clk_hw_register_fixed_rate(dev, desc->name, NULL, 0, rate);
2891e627317SFelix Fietkau if (IS_ERR(hw)) {
2901e627317SFelix Fietkau pr_err("Failed to register clk %s: %ld\n",
2911e627317SFelix Fietkau desc->name, PTR_ERR(hw));
2921e627317SFelix Fietkau continue;
2931e627317SFelix Fietkau }
2941e627317SFelix Fietkau
2951e627317SFelix Fietkau clk_data->hws[desc->id] = hw;
2961e627317SFelix Fietkau }
2971e627317SFelix Fietkau
2981e627317SFelix Fietkau hw = en7523_register_pcie_clk(dev, np_base);
2991e627317SFelix Fietkau clk_data->hws[EN7523_CLK_PCIE] = hw;
3001e627317SFelix Fietkau
3011e627317SFelix Fietkau clk_data->num = EN7523_NUM_CLOCKS;
3021e627317SFelix Fietkau }
3031e627317SFelix Fietkau
en7523_clk_probe(struct platform_device * pdev)3041e627317SFelix Fietkau static int en7523_clk_probe(struct platform_device *pdev)
3051e627317SFelix Fietkau {
3061e627317SFelix Fietkau struct device_node *node = pdev->dev.of_node;
3071e627317SFelix Fietkau struct clk_hw_onecell_data *clk_data;
3081e627317SFelix Fietkau void __iomem *base, *np_base;
3091e627317SFelix Fietkau int r;
3101e627317SFelix Fietkau
3111e627317SFelix Fietkau base = devm_platform_ioremap_resource(pdev, 0);
3121e627317SFelix Fietkau if (IS_ERR(base))
3131e627317SFelix Fietkau return PTR_ERR(base);
3141e627317SFelix Fietkau
3151e627317SFelix Fietkau np_base = devm_platform_ioremap_resource(pdev, 1);
316c6b61d48SYang Yingliang if (IS_ERR(np_base))
3171e627317SFelix Fietkau return PTR_ERR(np_base);
3181e627317SFelix Fietkau
3191e627317SFelix Fietkau clk_data = devm_kzalloc(&pdev->dev,
3201e627317SFelix Fietkau struct_size(clk_data, hws, EN7523_NUM_CLOCKS),
3211e627317SFelix Fietkau GFP_KERNEL);
3221e627317SFelix Fietkau if (!clk_data)
3231e627317SFelix Fietkau return -ENOMEM;
3241e627317SFelix Fietkau
3251e627317SFelix Fietkau en7523_register_clocks(&pdev->dev, clk_data, base, np_base);
3261e627317SFelix Fietkau
3271e627317SFelix Fietkau r = of_clk_add_hw_provider(node, of_clk_hw_onecell_get, clk_data);
3281e627317SFelix Fietkau if (r)
3291e627317SFelix Fietkau dev_err(&pdev->dev,
3301e627317SFelix Fietkau "could not register clock provider: %s: %d\n",
3311e627317SFelix Fietkau pdev->name, r);
3321e627317SFelix Fietkau
3331e627317SFelix Fietkau return r;
3341e627317SFelix Fietkau }
3351e627317SFelix Fietkau
3361e627317SFelix Fietkau static struct platform_driver clk_en7523_drv = {
3371e627317SFelix Fietkau .probe = en7523_clk_probe,
3381e627317SFelix Fietkau .driver = {
3391e627317SFelix Fietkau .name = "clk-en7523",
3401e627317SFelix Fietkau .of_match_table = of_match_clk_en7523,
3411e627317SFelix Fietkau .suppress_bind_attrs = true,
3421e627317SFelix Fietkau },
3431e627317SFelix Fietkau };
3441e627317SFelix Fietkau
clk_en7523_init(void)3451e627317SFelix Fietkau static int __init clk_en7523_init(void)
3461e627317SFelix Fietkau {
3471e627317SFelix Fietkau return platform_driver_register(&clk_en7523_drv);
3481e627317SFelix Fietkau }
3491e627317SFelix Fietkau
3501e627317SFelix Fietkau arch_initcall(clk_en7523_init);
351