1 /* SPDX-License-Identifier: GPL-2.0
2  *
3  * Copyright 2016-2020 HabanaLabs, Ltd.
4  * All Rights Reserved.
5  *
6  */
7 
8 /************************************
9  ** This is an auto-generated file **
10  **       DO NOT EDIT BELOW        **
11  ************************************/
12 
13 #ifndef ASIC_REG_PCIE_WRAP_REGS_H_
14 #define ASIC_REG_PCIE_WRAP_REGS_H_
15 
16 /*
17  *****************************************
18  *   PCIE_WRAP
19  *   (Prototype: PCIE_WRAP)
20  *****************************************
21  */
22 
23 #define mmPCIE_WRAP_INTR_GEN_MASK_MIN_ADDR_0 0x4C01000
24 
25 #define mmPCIE_WRAP_INTR_GEN_MASK_MIN_ADDR_1 0x4C01004
26 
27 #define mmPCIE_WRAP_INTR_GEN_MASK_MAX_ADDR_0 0x4C01008
28 
29 #define mmPCIE_WRAP_INTR_GEN_MASK_MAX_ADDR_1 0x4C0100C
30 
31 #define mmPCIE_WRAP_INTR_GEN_MASK_TIMER 0x4C01010
32 
33 #define mmPCIE_WRAP_INTR_GEN_MASK_CTRL 0x4C01014
34 
35 #define mmPCIE_WRAP_MSIX_DOORBELL_OFF_ADDR 0x4C01018
36 
37 #define mmPCIE_WRAP_MSIX_MASK_CTRL 0x4C0101C
38 
39 #define mmPCIE_WRAP_PHY_FW_SRAM_ADDR_L_0 0x4C01020
40 
41 #define mmPCIE_WRAP_PHY_FW_SRAM_ADDR_L_1 0x4C01024
42 
43 #define mmPCIE_WRAP_PHY_FW_SRAM_ADDR_H_0 0x4C01028
44 
45 #define mmPCIE_WRAP_PHY_FW_SRAM_ADDR_H_1 0x4C0102C
46 
47 #define mmPCIE_WRAP_PHY_FW_SRAM_CFG_ADDR 0x4C01030
48 
49 #define mmPCIE_WRAP_MSIX_GW 0x4C01034
50 
51 #define mmPCIE_WRAP_MSIX_GW_VEC 0x4C01038
52 
53 #define mmPCIE_WRAP_MSIX_GW_INTR 0x4C0103C
54 
55 #define mmPCIE_WRAP_MSIX_GW_TABLE_0 0x4C01040
56 
57 #define mmPCIE_WRAP_MSIX_GW_TABLE_1 0x4C01044
58 
59 #define mmPCIE_WRAP_MSIX_GW_TABLE_2 0x4C01048
60 
61 #define mmPCIE_WRAP_MSIX_GW_TABLE_3 0x4C0104C
62 
63 #define mmPCIE_WRAP_MSIX_GW_TABLE_4 0x4C01050
64 
65 #define mmPCIE_WRAP_MSIX_GW_TABLE_5 0x4C01054
66 
67 #define mmPCIE_WRAP_MSIX_GW_TABLE_6 0x4C01058
68 
69 #define mmPCIE_WRAP_MSIX_GW_TABLE_7 0x4C0105C
70 
71 #define mmPCIE_WRAP_MSIX_GW_TABLE_8 0x4C01060
72 
73 #define mmPCIE_WRAP_MSIX_GW_TABLE_9 0x4C01064
74 
75 #define mmPCIE_WRAP_MSIX_GW_TABLE_10 0x4C01068
76 
77 #define mmPCIE_WRAP_MSIX_GW_TABLE_11 0x4C0106C
78 
79 #define mmPCIE_WRAP_MSIX_GW_TABLE_12 0x4C01070
80 
81 #define mmPCIE_WRAP_MSIX_GW_TABLE_13 0x4C01074
82 
83 #define mmPCIE_WRAP_MSIX_GW_TABLE_14 0x4C01078
84 
85 #define mmPCIE_WRAP_MSIX_GW_TABLE_15 0x4C0107C
86 
87 #define mmPCIE_WRAP_VUART_RX_0 0x4C01100
88 
89 #define mmPCIE_WRAP_VUART_RX_1 0x4C01104
90 
91 #define mmPCIE_WRAP_VUART_RX_2 0x4C01108
92 
93 #define mmPCIE_WRAP_VUART_TX_0 0x4C0110C
94 
95 #define mmPCIE_WRAP_VUART_TX_1 0x4C01110
96 
97 #define mmPCIE_WRAP_VUART_TX_2 0x4C01114
98 
99 #define mmPCIE_WRAP_MSI_GW_BLOCK 0x4C01120
100 
101 #define mmPCIE_WRAP_PHY_FW_FSM_SIZE 0x4C0120C
102 
103 #define mmPCIE_WRAP_HOST_ACCESS_TERMINATION 0x4C01210
104 
105 #define mmPCIE_WRAP_ILLEGAL_LBW_REQ_CTRL 0x4C01214
106 
107 #define mmPCIE_WRAP_ILLEGAL_LBW_REQ_ADDR_0 0x4C01218
108 
109 #define mmPCIE_WRAP_ILLEGAL_LBW_REQ_ADDR_1 0x4C0121C
110 
111 #define mmPCIE_WRAP_ILLEGAL_LBW_REQ_INTR 0x4C01220
112 
113 #define mmPCIE_WRAP_OUTBOUND_ADDR_LSB 0x4C01224
114 
115 #define mmPCIE_WRAP_LBW_WSTRB_OVRD 0x4C01228
116 
117 #define mmPCIE_WRAP_LBW_GW_ADDR_0 0x4C01304
118 
119 #define mmPCIE_WRAP_LBW_GW_ADDR_1 0x4C01308
120 
121 #define mmPCIE_WRAP_LBW_GW_ADDR_2 0x4C0130C
122 
123 #define mmPCIE_WRAP_LBW_GW_ADDR_3 0x4C01310
124 
125 #define mmPCIE_WRAP_LBW_GW_ADDR_4 0x4C01314
126 
127 #define mmPCIE_WRAP_LBW_GW_ADDR_5 0x4C01318
128 
129 #define mmPCIE_WRAP_LBW_GW_ADDR_6 0x4C0131C
130 
131 #define mmPCIE_WRAP_LBW_GW_ADDR_7 0x4C01320
132 
133 #define mmPCIE_WRAP_LBW_GW_DATA_0 0x4C01324
134 
135 #define mmPCIE_WRAP_LBW_GW_DATA_1 0x4C01328
136 
137 #define mmPCIE_WRAP_LBW_GW_DATA_2 0x4C0132C
138 
139 #define mmPCIE_WRAP_LBW_GW_DATA_3 0x4C01330
140 
141 #define mmPCIE_WRAP_LBW_GW_DATA_4 0x4C01334
142 
143 #define mmPCIE_WRAP_LBW_GW_DATA_5 0x4C01338
144 
145 #define mmPCIE_WRAP_LBW_GW_DATA_6 0x4C0133C
146 
147 #define mmPCIE_WRAP_LBW_GW_DATA_7 0x4C01340
148 
149 #define mmPCIE_WRAP_LBW_GW_GO_0 0x4C01344
150 
151 #define mmPCIE_WRAP_LBW_GW_GO_1 0x4C01348
152 
153 #define mmPCIE_WRAP_LBW_GW_GO_2 0x4C0134C
154 
155 #define mmPCIE_WRAP_LBW_GW_GO_3 0x4C01350
156 
157 #define mmPCIE_WRAP_LBW_GW_GO_4 0x4C01354
158 
159 #define mmPCIE_WRAP_LBW_GW_GO_5 0x4C01358
160 
161 #define mmPCIE_WRAP_LBW_GW_GO_6 0x4C0135C
162 
163 #define mmPCIE_WRAP_LBW_GW_GO_7 0x4C01360
164 
165 #define mmPCIE_WRAP_LBW_GW_STATUS_0 0x4C01364
166 
167 #define mmPCIE_WRAP_LBW_GW_STATUS_1 0x4C01368
168 
169 #define mmPCIE_WRAP_LBW_GW_STATUS_2 0x4C0136C
170 
171 #define mmPCIE_WRAP_LBW_GW_STATUS_3 0x4C01370
172 
173 #define mmPCIE_WRAP_LBW_GW_STATUS_4 0x4C01374
174 
175 #define mmPCIE_WRAP_LBW_GW_STATUS_5 0x4C01378
176 
177 #define mmPCIE_WRAP_LBW_GW_STATUS_6 0x4C0137C
178 
179 #define mmPCIE_WRAP_LBW_GW_STATUS_7 0x4C01380
180 
181 #define mmPCIE_WRAP_OUTBOUND_OUTSTANDING 0x4C013F4
182 
183 #define mmPCIE_WRAP_MASK_REQ 0x4C01404
184 
185 #define mmPCIE_WRAP_ONE_IN_FLIGHT 0x4C01408
186 
187 #define mmPCIE_WRAP_IND_AWPROT 0x4C0140C
188 
189 #define mmPCIE_WRAP_SLV_AWMISC_INFO 0x4C01500
190 
191 #define mmPCIE_WRAP_SLV_AWMISC_INFO_HDR_34DW_0 0x4C01504
192 
193 #define mmPCIE_WRAP_SLV_AWMISC_INFO_HDR_34DW_1 0x4C01508
194 
195 #define mmPCIE_WRAP_SLV_AWMISC_INFO_P_TAG 0x4C0150C
196 
197 #define mmPCIE_WRAP_SLV_AWMISC_INFO_ATU_BYPAS 0x4C01510
198 
199 #define mmPCIE_WRAP_SLV_AWMISC_INFO_FUNC_NUM 0x4C01514
200 
201 #define mmPCIE_WRAP_SLV_AWMISC_INFO_VFUNC_ACT 0x4C01518
202 
203 #define mmPCIE_WRAP_SLV_AWMISC_INFO_VFUNC_NUM 0x4C0151C
204 
205 #define mmPCIE_WRAP_SLV_AWMISC_INFO_TLPPRFX 0x4C01520
206 
207 #define mmPCIE_WRAP_SLV_ARMISC_INFO 0x4C01524
208 
209 #define mmPCIE_WRAP_SLV_ARMISC_INFO_TLPPRFX 0x4C01528
210 
211 #define mmPCIE_WRAP_SLV_ARMISC_INFO_ATU_BYP 0x4C0152C
212 
213 #define mmPCIE_WRAP_SLV_ARMISC_INFO_FUNC_NUM 0x4C01530
214 
215 #define mmPCIE_WRAP_SLV_ARMISC_INFO_VFUNC_ACT 0x4C01534
216 
217 #define mmPCIE_WRAP_SLV_ARMISC_INFO_VFUNC_NUM 0x4C01538
218 
219 #define mmPCIE_WRAP_MESO_FIFO_CTRL_0 0x4C01640
220 
221 #define mmPCIE_WRAP_MESO_FIFO_CTRL_1 0x4C01644
222 
223 #define mmPCIE_WRAP_MESO_FIFO_W_LFSR_POLY_0 0x4C01648
224 
225 #define mmPCIE_WRAP_MESO_FIFO_W_LFSR_POLY_1 0x4C0164C
226 
227 #define mmPCIE_WRAP_MESO_FIFO_R_LFSR_POLY_0 0x4C01650
228 
229 #define mmPCIE_WRAP_MESO_FIFO_R_LFSR_POLY_1 0x4C01654
230 
231 #define mmPCIE_WRAP_MESO_FIFO_W_PUSH_CNT_0 0x4C01658
232 
233 #define mmPCIE_WRAP_MESO_FIFO_W_PUSH_CNT_1 0x4C0165C
234 
235 #define mmPCIE_WRAP_MESO_FIFO_W_BP_CNT_0 0x4C01660
236 
237 #define mmPCIE_WRAP_MESO_FIFO_W_BP_CNT_1 0x4C01664
238 
239 #define mmPCIE_WRAP_MESO_FIFO_R_ERR_CNT_0 0x4C01668
240 
241 #define mmPCIE_WRAP_MESO_FIFO_R_ERR_CNT_1 0x4C0166C
242 
243 #define mmPCIE_WRAP_MESO_FIFO_R_POP_CNT_0 0x4C01670
244 
245 #define mmPCIE_WRAP_MESO_FIFO_R_POP_CNT_1 0x4C01674
246 
247 #define mmPCIE_WRAP_MESO_FIFO_W_LFSR_0 0x4C01678
248 
249 #define mmPCIE_WRAP_MESO_FIFO_W_LFSR_1 0x4C0167C
250 
251 #define mmPCIE_WRAP_MESO_FIFO_R_LFSR_0 0x4C01680
252 
253 #define mmPCIE_WRAP_MESO_FIFO_R_LFSR_1 0x4C01684
254 
255 #define mmPCIE_WRAP_MESO_FIFO_W_PUSH_LFSR_0 0x4C01688
256 
257 #define mmPCIE_WRAP_MESO_FIFO_W_PUSH_LFSR_1 0x4C0168C
258 
259 #define mmPCIE_WRAP_MESO_FIFO_R_POP_LFSR_0 0x4C01690
260 
261 #define mmPCIE_WRAP_MESO_FIFO_R_POP_LFSR_1 0x4C01694
262 
263 #define mmPCIE_WRAP_MESO_FIFO_W_BP_PERIOD_0 0x4C01698
264 
265 #define mmPCIE_WRAP_MESO_FIFO_W_BP_PERIOD_1 0x4C0169C
266 
267 #define mmPCIE_WRAP_MESO_FIFO_R_BP_PERIOD_0 0x4C016A0
268 
269 #define mmPCIE_WRAP_MESO_FIFO_R_BP_PERIOD_1 0x4C016A4
270 
271 #define mmPCIE_WRAP_MESO_FIFO_W_USED_CNT_0 0x4C016A8
272 
273 #define mmPCIE_WRAP_MESO_FIFO_W_USED_CNT_1 0x4C016AC
274 
275 #define mmPCIE_WRAP_MESO_FIFO_R_USED_CNT_0 0x4C016B0
276 
277 #define mmPCIE_WRAP_MESO_FIFO_R_USED_CNT_1 0x4C016B4
278 
279 #define mmPCIE_WRAP_P2P_TABLE_0 0x4C01900
280 
281 #define mmPCIE_WRAP_P2P_TABLE_1 0x4C01904
282 
283 #define mmPCIE_WRAP_P2P_TABLE_2 0x4C01908
284 
285 #define mmPCIE_WRAP_P2P_TABLE_3 0x4C0190C
286 
287 #define mmPCIE_WRAP_P2P_TABLE_4 0x4C01910
288 
289 #define mmPCIE_WRAP_P2P_TABLE_5 0x4C01914
290 
291 #define mmPCIE_WRAP_P2P_TABLE_6 0x4C01918
292 
293 #define mmPCIE_WRAP_P2P_TABLE_7 0x4C0191C
294 
295 #define mmPCIE_WRAP_P2P_TABLE_8 0x4C01920
296 
297 #define mmPCIE_WRAP_P2P_TABLE_9 0x4C01924
298 
299 #define mmPCIE_WRAP_P2P_TABLE_10 0x4C01928
300 
301 #define mmPCIE_WRAP_P2P_TABLE_11 0x4C0192C
302 
303 #define mmPCIE_WRAP_P2P_TABLE_12 0x4C01930
304 
305 #define mmPCIE_WRAP_P2P_TABLE_13 0x4C01934
306 
307 #define mmPCIE_WRAP_P2P_TABLE_14 0x4C01938
308 
309 #define mmPCIE_WRAP_P2P_TABLE_15 0x4C0193C
310 
311 #define mmPCIE_WRAP_P2P_TABLE_16 0x4C01940
312 
313 #define mmPCIE_WRAP_P2P_TABLE_17 0x4C01944
314 
315 #define mmPCIE_WRAP_P2P_TABLE_18 0x4C01948
316 
317 #define mmPCIE_WRAP_P2P_TABLE_19 0x4C0194C
318 
319 #define mmPCIE_WRAP_P2P_TABLE_20 0x4C01950
320 
321 #define mmPCIE_WRAP_P2P_TABLE_21 0x4C01954
322 
323 #define mmPCIE_WRAP_P2P_TABLE_22 0x4C01958
324 
325 #define mmPCIE_WRAP_P2P_TABLE_23 0x4C0195C
326 
327 #define mmPCIE_WRAP_P2P_TABLE_24 0x4C01960
328 
329 #define mmPCIE_WRAP_P2P_TABLE_25 0x4C01964
330 
331 #define mmPCIE_WRAP_P2P_TABLE_26 0x4C01968
332 
333 #define mmPCIE_WRAP_P2P_TABLE_27 0x4C0196C
334 
335 #define mmPCIE_WRAP_P2P_TABLE_28 0x4C01970
336 
337 #define mmPCIE_WRAP_P2P_TABLE_29 0x4C01974
338 
339 #define mmPCIE_WRAP_P2P_TABLE_30 0x4C01978
340 
341 #define mmPCIE_WRAP_P2P_TABLE_31 0x4C0197C
342 
343 #define mmPCIE_WRAP_P2P_TABLE_32 0x4C01980
344 
345 #define mmPCIE_WRAP_P2P_TABLE_33 0x4C01984
346 
347 #define mmPCIE_WRAP_P2P_TABLE_34 0x4C01988
348 
349 #define mmPCIE_WRAP_P2P_TABLE_35 0x4C0198C
350 
351 #define mmPCIE_WRAP_P2P_TABLE_36 0x4C01990
352 
353 #define mmPCIE_WRAP_P2P_TABLE_37 0x4C01994
354 
355 #define mmPCIE_WRAP_P2P_TABLE_38 0x4C01998
356 
357 #define mmPCIE_WRAP_P2P_TABLE_39 0x4C0199C
358 
359 #define mmPCIE_WRAP_P2P_TABLE_40 0x4C019A0
360 
361 #define mmPCIE_WRAP_P2P_TABLE_41 0x4C019A4
362 
363 #define mmPCIE_WRAP_P2P_TABLE_42 0x4C019A8
364 
365 #define mmPCIE_WRAP_P2P_TABLE_43 0x4C019AC
366 
367 #define mmPCIE_WRAP_P2P_TABLE_44 0x4C019B0
368 
369 #define mmPCIE_WRAP_P2P_TABLE_45 0x4C019B4
370 
371 #define mmPCIE_WRAP_P2P_TABLE_46 0x4C019B8
372 
373 #define mmPCIE_WRAP_P2P_TABLE_47 0x4C019BC
374 
375 #define mmPCIE_WRAP_P2P_TABLE_48 0x4C019C0
376 
377 #define mmPCIE_WRAP_P2P_TABLE_49 0x4C019C4
378 
379 #define mmPCIE_WRAP_P2P_TABLE_50 0x4C019C8
380 
381 #define mmPCIE_WRAP_P2P_TABLE_51 0x4C019CC
382 
383 #define mmPCIE_WRAP_P2P_TABLE_52 0x4C019D0
384 
385 #define mmPCIE_WRAP_P2P_TABLE_53 0x4C019D4
386 
387 #define mmPCIE_WRAP_P2P_TABLE_54 0x4C019D8
388 
389 #define mmPCIE_WRAP_P2P_TABLE_55 0x4C019DC
390 
391 #define mmPCIE_WRAP_P2P_TABLE_56 0x4C019E0
392 
393 #define mmPCIE_WRAP_P2P_TABLE_57 0x4C019E4
394 
395 #define mmPCIE_WRAP_P2P_TABLE_58 0x4C019E8
396 
397 #define mmPCIE_WRAP_P2P_TABLE_59 0x4C019EC
398 
399 #define mmPCIE_WRAP_P2P_TABLE_60 0x4C019F0
400 
401 #define mmPCIE_WRAP_P2P_TABLE_61 0x4C019F4
402 
403 #define mmPCIE_WRAP_P2P_TABLE_62 0x4C019F8
404 
405 #define mmPCIE_WRAP_P2P_TABLE_63 0x4C019FC
406 
407 #define mmPCIE_WRAP_P2P_EN 0x4C01A00
408 
409 #define mmPCIE_WRAP_P2P_REQ_ID 0x4C01A04
410 
411 #define mmPCIE_WRAP_P2P_INTR 0x4C01A08
412 
413 #define mmPCIE_WRAP_P2P_TERMINATE_RESP 0x4C01A0C
414 
415 #define mmPCIE_WRAP_GIC_INTR_TERMINATE_CTRL 0x4C01A10
416 
417 #define mmPCIE_WRAP_GIC_INTR_TERMINATE_CNT 0x4C01A14
418 
419 #define mmPCIE_WRAP_CPU_HOT_RST 0x4C01AE0
420 
421 #define mmPCIE_WRAP_LBW_AXI_SPLIT_MAX_OUTSTAN 0x4C01B2C
422 
423 #define mmPCIE_WRAP_AXI_SPLIT_NO_WR_INFLIGHT 0x4C01B30
424 
425 #define mmPCIE_WRAP_PCIE_WR_BUF 0x4C01B34
426 
427 #define mmPCIE_WRAP_PCIE_CACHE_OVR 0x4C01B38
428 
429 #define mmPCIE_WRAP_PCIE_LOCK_OVR 0x4C01B3C
430 
431 #define mmPCIE_WRAP_PCIE_PROT_OVR 0x4C01B40
432 
433 #define mmPCIE_WRAP_PCIE_ARUSER_OVR_0 0x4C01B44
434 
435 #define mmPCIE_WRAP_PCIE_ARUSER_OVR_1 0x4C01B48
436 
437 #define mmPCIE_WRAP_PCIE_AWUSER_OVR_0 0x4C01B4C
438 
439 #define mmPCIE_WRAP_PCIE_AWUSER_OVR_1 0x4C01B50
440 
441 #define mmPCIE_WRAP_PCIE_ARUSER_OVR_EN_0 0x4C01B54
442 
443 #define mmPCIE_WRAP_PCIE_ARUSER_OVR_EN_1 0x4C01B58
444 
445 #define mmPCIE_WRAP_PCIE_AWUSER_OVR_EN_0 0x4C01B5C
446 
447 #define mmPCIE_WRAP_PCIE_AWUSER_OVR_EN_1 0x4C01B60
448 
449 #define mmPCIE_WRAP_PCIE_MAX_OUTSTAND 0x4C01B64
450 
451 #define mmPCIE_WRAP_PCIE_MST_IN 0x4C01B68
452 
453 #define mmPCIE_WRAP_PCIE_RSP_OK 0x4C01B6C
454 
455 #define mmPCIE_WRAP_AXI_SPLIT_INTR_0 0x4C01B70
456 
457 #define mmPCIE_WRAP_AXI_SPLIT_INTR_1 0x4C01B74
458 
459 #define mmPCIE_WRAP_AXI_DRAIN_MSTR_IF_CFG_0 0x4C01B7C
460 
461 #define mmPCIE_WRAP_AXI_DRAIN_EXTMEM_POLY_H3_0 0x4C01B80
462 
463 #define mmPCIE_WRAP_AXI_DRAIN_EXTMEM_POLY_H3_1 0x4C01B84
464 
465 #define mmPCIE_WRAP_AXI_DRAIN_EXTMEM_POLY_H3_2 0x4C01B88
466 
467 #define mmPCIE_WRAP_AXI_DRAIN_EXTMEM_POLY_H3_3 0x4C01B8C
468 
469 #define mmPCIE_WRAP_AXI_DRAIN_EXTMEM_POLY_H3_4 0x4C01B90
470 
471 #define mmPCIE_WRAP_AXI_DRAIN_EXTMEM_POLY_H3_5 0x4C01B94
472 
473 #define mmPCIE_WRAP_AXI_DRAIN_EXTMEM_POLY_H3_6 0x4C01B98
474 
475 #define mmPCIE_WRAP_AXI_DRAIN_EXTMEM_POLY_H3_7 0x4C01B9C
476 
477 #define mmPCIE_WRAP_AXI_DRAIN_EXTMEM_POLY_H3_8 0x4C01BA0
478 
479 #define mmPCIE_WRAP_AXI_DRAIN_EXTMEM_POLY_H3_9 0x4C01BA4
480 
481 #define mmPCIE_WRAP_AXI_DRAIN_EXTMEM_POLY_H3_10 0x4C01BA8
482 
483 #define mmPCIE_WRAP_AXI_DRAIN_EXTMEM_POLY_H3_11 0x4C01BAC
484 
485 #define mmPCIE_WRAP_AXI_DRAIN_EXTMEM_POLY_H3_12 0x4C01BB0
486 
487 #define mmPCIE_WRAP_AXI_DRAIN_EXTMEM_POLY_H3_13 0x4C01BB4
488 
489 #define mmPCIE_WRAP_AXI_DRAIN_EXTMEM_POLY_H3_14 0x4C01BB8
490 
491 #define mmPCIE_WRAP_AXI_DRAIN_EXTMEM_POLY_H3_15 0x4C01BBC
492 
493 #define mmPCIE_WRAP_AXI_DRAIN_EXTMEM_POLY_H3_16 0x4C01BC0
494 
495 #define mmPCIE_WRAP_AXI_DRAIN_EXTMEM_POLY_H3_17 0x4C01BC4
496 
497 #define mmPCIE_WRAP_AXI_DRAIN_EXTMEM_POLY_H3_18 0x4C01BC8
498 
499 #define mmPCIE_WRAP_AXI_DRAIN_EXTMEM_POLY_H3_19 0x4C01BCC
500 
501 #define mmPCIE_WRAP_AXI_DRAIN_EXTMEM_POLY_H3_20 0x4C01BD0
502 
503 #define mmPCIE_WRAP_AXI_DRAIN_EXTMEM_POLY_H3_21 0x4C01BD4
504 
505 #define mmPCIE_WRAP_AXI_DRAIN_EXTMEM_POLY_H3_22 0x4C01BD8
506 
507 #define mmPCIE_WRAP_AXI_DRAIN_EXTMEM_POLY_H3_23 0x4C01BDC
508 
509 #define mmPCIE_WRAP_AXI_DRAIN_EXTMEM_POLY_H3_24 0x4C01BE0
510 
511 #define mmPCIE_WRAP_AXI_DRAIN_EXTMEM_POLY_H3_25 0x4C01BE4
512 
513 #define mmPCIE_WRAP_AXI_DRAIN_EXTMEM_POLY_H3_26 0x4C01BE8
514 
515 #define mmPCIE_WRAP_AXI_DRAIN_EXTMEM_POLY_H3_27 0x4C01BEC
516 
517 #define mmPCIE_WRAP_AXI_DRAIN_EXTMEM_POLY_H3_28 0x4C01BF0
518 
519 #define mmPCIE_WRAP_AXI_DRAIN_ACTIVE 0x4C01D48
520 
521 #define mmPCIE_WRAP_AXI_DRAIN_IND 0x4C01D4C
522 
523 #define mmPCIE_WRAP_HBW_DRAIN_TIMEOUT 0x4C01D50
524 
525 #define mmPCIE_WRAP_HBW_DRAIN_CFG 0x4C01D54
526 
527 #define mmPCIE_WRAP_LBW_DRAIN_TIMEOUT 0x4C01D58
528 
529 #define mmPCIE_WRAP_LBW_DRAIN_CFG 0x4C01D5C
530 
531 #define mmPCIE_WRAP_LBW_DRAIN_DELAY_EN_CNT 0x4C01D60
532 
533 #define mmPCIE_WRAP_PHY_FW_FSM 0x4C01D64
534 
535 #define mmPCIE_WRAP_PCIE_PHY_BASE_ADDR_L 0x4C01D68
536 
537 #define mmPCIE_WRAP_PCIE_PHY_BASE_ADDR_H 0x4C01D6C
538 
539 #define mmPCIE_WRAP_PCIE_CORE_BASE_ADDR_L 0x4C01D70
540 
541 #define mmPCIE_WRAP_PCIE_CORE_BASE_ADDR_H 0x4C01D74
542 
543 #define mmPCIE_WRAP_SPMU_INTR 0x4C01DE4
544 
545 #define mmPCIE_WRAP_AXI_INTR 0x4C01DE8
546 
547 #define mmPCIE_WRAP_PCIE_IC_SEI_INTR_IND 0x4C01DEC
548 
549 #define mmPCIE_WRAP_PMMU_RTR_CFG 0x4C01DF0
550 
551 #define mmPCIE_WRAP_PSOC_RST_CTRL 0x4C01DF4
552 
553 #define mmPCIE_WRAP_PSOC_BOOT_MNG_DONE 0x4C01DF8
554 
555 #define mmPCIE_WRAP_ASID_MOD_CTRL 0x4C01DFC
556 
557 #define mmPCIE_WRAP_ASID_MOD_ADDR_L_0 0x4C01E00
558 
559 #define mmPCIE_WRAP_ASID_MOD_ADDR_L_1 0x4C01E04
560 
561 #define mmPCIE_WRAP_ASID_MOD_ADDR_H_0 0x4C01E08
562 
563 #define mmPCIE_WRAP_ASID_MOD_ADDR_H_1 0x4C01E0C
564 
565 #define mmPCIE_WRAP_CS_TRACE_AXI_CTRL 0x4C01E10
566 
567 #define mmPCIE_WRAP_FLR_FSM_CTRL 0x4C01E14
568 
569 #define mmPCIE_WRAP_HBW_DRAIN_WR_ADDR_0 0x4C01E18
570 
571 #define mmPCIE_WRAP_HBW_DRAIN_WR_ADDR_1 0x4C01E1C
572 
573 #define mmPCIE_WRAP_HBW_DRAIN_RD_ADDR_0 0x4C01E20
574 
575 #define mmPCIE_WRAP_HBW_DRAIN_RD_ADDR_1 0x4C01E24
576 
577 #define mmPCIE_WRAP_HBW_DRAIN_STAMP 0x4C01E28
578 
579 #define mmPCIE_WRAP_LBW_DRAIN_WR_ADDR_0 0x4C01E2C
580 
581 #define mmPCIE_WRAP_LBW_DRAIN_WR_ADDR_1 0x4C01E30
582 
583 #define mmPCIE_WRAP_LBW_DRAIN_RD_ADDR_0 0x4C01E34
584 
585 #define mmPCIE_WRAP_LBW_DRAIN_RD_ADDR_1 0x4C01E38
586 
587 #define mmPCIE_WRAP_LBW_DRAIN_STAMP 0x4C01E3C
588 
589 #define mmPCIE_WRAP_EXTMEM_HBM_LOC 0x4C01E40
590 
591 #define mmPCIE_WRAP_EXTMEM_PC_LOC 0x4C01E44
592 
593 #define mmPCIE_WRAP_EXTMEM_NONLIN_HBM 0x4C01E48
594 
595 #define mmPCIE_WRAP_EXTMEM_NONLIN_PC 0x4C01E4C
596 
597 #define mmPCIE_WRAP_EXTMEM_NONLIN_HBM_NUM 0x4C01E50
598 
599 #define mmPCIE_WRAP_EXTMEM_NONLIN_HBM_MAP 0x4C01E54
600 
601 #endif /* ASIC_REG_PCIE_WRAP_REGS_H_ */
602