xref: /openbmc/linux/drivers/accel/habanalabs/include/gaudi2/asic_reg/pcie_dec0_cmd_masks.h (revision e65e175b)

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 */

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 ************************************/

#ifndef ASIC_REG_PCIE_DEC0_CMD_MASKS_H_
#define ASIC_REG_PCIE_DEC0_CMD_MASKS_H_

/*
 *****************************************
 *   PCIE_DEC0_CMD
 *   (Prototype: VSI_CMD)
 *****************************************
 */

/* PCIE_DEC0_CMD_SWREG0 */
#define PCIE_DEC0_CMD_SWREG0_SW_HW_VERSION_SHIFT 0
#define PCIE_DEC0_CMD_SWREG0_SW_HW_VERSION_MASK 0xFFFF
#define PCIE_DEC0_CMD_SWREG0_SW_HW_ID_SHIFT 16
#define PCIE_DEC0_CMD_SWREG0_SW_HW_ID_MASK 0xFFFF0000

/* PCIE_DEC0_CMD_SWREG1 */
#define PCIE_DEC0_CMD_SWREG1_SW_HW_BUILDDATE_SHIFT 0
#define PCIE_DEC0_CMD_SWREG1_SW_HW_BUILDDATE_MASK 0xFFFFFFFF

/* PCIE_DEC0_CMD_SWREG2 */
#define PCIE_DEC0_CMD_SWREG2_SW_EXT_NORM_INTR_SRC_SHIFT 0
#define PCIE_DEC0_CMD_SWREG2_SW_EXT_NORM_INTR_SRC_MASK 0xFFFF
#define PCIE_DEC0_CMD_SWREG2_SW_EXT_ABN_INTR_SRC_SHIFT 16
#define PCIE_DEC0_CMD_SWREG2_SW_EXT_ABN_INTR_SRC_MASK 0xFFFF0000

/* PCIE_DEC0_CMD_SWREG3 */
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#define PCIE_DEC0_CMD_SWREG3_SW_EXE_CMDBUF_COUNT_MASK 0xFFFFFFFF

/* PCIE_DEC0_CMD_SWREG4 */
#define PCIE_DEC0_CMD_SWREG4_SW_CMD_EXE_LSB_SHIFT 0
#define PCIE_DEC0_CMD_SWREG4_SW_CMD_EXE_LSB_MASK 0xFFFFFFFF

/* PCIE_DEC0_CMD_SWREG5 */
#define PCIE_DEC0_CMD_SWREG5_SW_CMD_EXE_MSB_SHIFT 0
#define PCIE_DEC0_CMD_SWREG5_SW_CMD_EXE_MSB_MASK 0xFFFFFFFF

/* PCIE_DEC0_CMD_SWREG6 */
#define PCIE_DEC0_CMD_SWREG6_SW_AXI_TOTALARLEN_SHIFT 0
#define PCIE_DEC0_CMD_SWREG6_SW_AXI_TOTALARLEN_MASK 0xFFFFFFFF

/* PCIE_DEC0_CMD_SWREG7 */
#define PCIE_DEC0_CMD_SWREG7_SW_AXI_TOTALR_SHIFT 0
#define PCIE_DEC0_CMD_SWREG7_SW_AXI_TOTALR_MASK 0xFFFFFFFF

/* PCIE_DEC0_CMD_SWREG8 */
#define PCIE_DEC0_CMD_SWREG8_SW_AXI_TOTALAR_SHIFT 0
#define PCIE_DEC0_CMD_SWREG8_SW_AXI_TOTALAR_MASK 0xFFFFFFFF

/* PCIE_DEC0_CMD_SWREG9 */
#define PCIE_DEC0_CMD_SWREG9_SW_AXI_TOTALRLAST_SHIFT 0
#define PCIE_DEC0_CMD_SWREG9_SW_AXI_TOTALRLAST_MASK 0xFFFFFFFF

/* PCIE_DEC0_CMD_SWREG10 */
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#define PCIE_DEC0_CMD_SWREG10_SW_AXI_TOTALAWLEN_MASK 0xFFFFFFFF

/* PCIE_DEC0_CMD_SWREG11 */
#define PCIE_DEC0_CMD_SWREG11_SW_AXI_TOTALW_SHIFT 0
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/* PCIE_DEC0_CMD_SWREG12 */
#define PCIE_DEC0_CMD_SWREG12_SW_AXI_TOTALAW_SHIFT 0
#define PCIE_DEC0_CMD_SWREG12_SW_AXI_TOTALAW_MASK 0xFFFFFFFF

/* PCIE_DEC0_CMD_SWREG13 */
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#define PCIE_DEC0_CMD_SWREG13_SW_AXI_TOTALWLAST_MASK 0xFFFFFFFF

/* PCIE_DEC0_CMD_SWREG14 */
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#define PCIE_DEC0_CMD_SWREG14_SW_AXI_TOTALB_MASK 0xFFFFFFFF

/* PCIE_DEC0_CMD_SWREG15 */
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#define PCIE_DEC0_CMD_SWREG15_SW_AXI_AWREADY_MASK 0x4000000
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#define PCIE_DEC0_CMD_SWREG15_SW_AXI_ARVALID_MASK 0x80000000

/* PCIE_DEC0_CMD_SWREG16 */
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#define PCIE_DEC0_CMD_SWREG16_SW_START_TRIGGER_MASK 0x1
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#define PCIE_DEC0_CMD_SWREG16_SW_AXI_CLK_GATE_DISABLE_MASK 0x40
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/* PCIE_DEC0_CMD_SWREG17 */
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#define PCIE_DEC0_CMD_SWREG17_SW_IRQ_ENDCMD_MASK 0x1
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#define PCIE_DEC0_CMD_SWREG17_SW_IRQ_ABORT_MASK 0x10
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#define PCIE_DEC0_CMD_SWREG17_RSV_1_MASK 0x20
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#define PCIE_DEC0_CMD_SWREG17_SW_IRQ_JMP_MASK 0x40
#define PCIE_DEC0_CMD_SWREG17_RSV_SHIFT 7
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/* PCIE_DEC0_CMD_SWREG18 */
#define PCIE_DEC0_CMD_SWREG18_SW_IRQ_ENDCMD_EN_SHIFT 0
#define PCIE_DEC0_CMD_SWREG18_SW_IRQ_ENDCMD_EN_MASK 0x1
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#define PCIE_DEC0_CMD_SWREG18_SW_IRQ_CMDERR_EN_MASK 0x8
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#define PCIE_DEC0_CMD_SWREG18_SW_IRQ_ABORT_EN_MASK 0x10
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#define PCIE_DEC0_CMD_SWREG18_RSV_1_MASK 0x20
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#define PCIE_DEC0_CMD_SWREG18_SW_IRQ_JMP_EN_MASK 0x40
#define PCIE_DEC0_CMD_SWREG18_RSV_SHIFT 7
#define PCIE_DEC0_CMD_SWREG18_RSV_MASK 0xFFFFFF80

/* PCIE_DEC0_CMD_SWREG19 */
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#define PCIE_DEC0_CMD_SWREG19_SW_TIMEOUT_CYCLES_MASK 0x7FFFFFFF
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#define PCIE_DEC0_CMD_SWREG19_SW_TIMEOUT_ENABLE_MASK 0x80000000

/* PCIE_DEC0_CMD_SWREG20 */
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#define PCIE_DEC0_CMD_SWREG20_SW_CMDBUF_EXE_ADDR_LSB_MASK 0xFFFFFFFF

/* PCIE_DEC0_CMD_SWREG21 */
#define PCIE_DEC0_CMD_SWREG21_SW_CMDBUF_EXE_ADDR_MSB_SHIFT 0
#define PCIE_DEC0_CMD_SWREG21_SW_CMDBUF_EXE_ADDR_MSB_MASK 0xFFFFFFFF

/* PCIE_DEC0_CMD_SWREG22 */
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#define PCIE_DEC0_CMD_SWREG22_SW_CMDBUF_EXE_LENGTH_MASK 0xFFFF
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/* PCIE_DEC0_CMD_SWREG23 */
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#define PCIE_DEC0_CMD_SWREG23_SW_AXI_ID_WR_MASK 0xFF
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#define PCIE_DEC0_CMD_SWREG23_SW_AXI_ID_RD_MASK 0xFF00
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#define PCIE_DEC0_CMD_SWREG23_SW_MAX_BURST_LEN_MASK 0xFF0000
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#define PCIE_DEC0_CMD_SWREG23_RSV_MASK 0xF000000
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#define PCIE_DEC0_CMD_SWREG23_SW_CMD_SWAP_MASK 0xF0000000

/* PCIE_DEC0_CMD_SWREG24 */
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#define PCIE_DEC0_CMD_SWREG24_SW_RDY_CMDBUF_COUNT_MASK 0xFFFFFFFF

/* PCIE_DEC0_CMD_SWREG25 */
#define PCIE_DEC0_CMD_SWREG25_SW_EXT_NORM_INTR_GATE_SHIFT 0
#define PCIE_DEC0_CMD_SWREG25_SW_EXT_NORM_INTR_GATE_MASK 0xFFFF
#define PCIE_DEC0_CMD_SWREG25_SW_EXT_ABN_INTR_GATE_SHIFT 16
#define PCIE_DEC0_CMD_SWREG25_SW_EXT_ABN_INTR_GATE_MASK 0xFFFF0000

/* PCIE_DEC0_CMD_SWREG26 */
#define PCIE_DEC0_CMD_SWREG26_SW_CMDBUF_EXE_ID_SHIFT 0
#define PCIE_DEC0_CMD_SWREG26_SW_CMDBUF_EXE_ID_MASK 0xFFFFFFFF

/* PCIE_DEC0_CMD_SWREG64 */
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/* PCIE_DEC0_CMD_SWREG65 */
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#define PCIE_DEC0_CMD_SWREG65_SW_DUMMY1_MASK 0xFFFFFFFF

/* PCIE_DEC0_CMD_SWREG66 */
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#define PCIE_DEC0_CMD_SWREG66_SW_DUMMY2_MASK 0xFFFFFFFF

/* PCIE_DEC0_CMD_SWREG67 */
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#define PCIE_DEC0_CMD_SWREG67_SW_DUMMY3_MASK 0xFFFFFFFF

#endif /* ASIC_REG_PCIE_DEC0_CMD_MASKS_H_ */